08VDEC年報H1-4.indd 1

08.8.6 10:56:57 AM

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2007年度活動報告をお送りします．
2007年度，VDEC のチップ試作事業では CMOS 90 nmの試作ラン（スターシャトル）を11月にて終了し，新たに CMOS 65 nmの試作ランを開始すべく準備作業をいたしました．結果的に昨年 11月の 90 nm 終了
から新たな 65nmの開始までやや期間があき，利用者の方々にはご迷惑をおかけしましたが，本年 5月にはSTARC ／㈱イーシャトルのご協力によるCMOS 65 nmのテストランを実施することができ，本年 8月からは広くご利用いただける予定です．この CMOS 65 nmは従来のものより倍近い配線層を有する先端プロセスであり，これによりわが国の大学から優れた性能のLSI が設計試作されることを期待しています．
VDEC の研究組織面では 2007年 10月に㈱アドバンテストからの寄付研究部門（D2T：Design-to-Test）
が設置され，広く設計テスト技術の共同研究が開始されました．この寄付研究部門には海外の著名な研究者を招聘するとともに，アドバンテストからの研究員の方も常駐し，同部門の准教授ポストに着任された小松聡
さんとともに研究教育活動を開始しています．これに関連して 2008 年 1月には内外の著名な研究者をお招きした設立記念講演会を開催しました．そのあらましも本年報に掲載しております．
2008 年度からは「最後のVDEC 流 動教官」となった北海道大学の吉澤先生も母校にもどられ，「新
VDEC 協力教員システム」が正式にスタートしました．これは全国拠点校から選出された協力教員の方々が，VDEC 特認准教授の名倉徹さんを軸としVDEC 活動を分担支援するシステムであり，各種セミナーやワーク
ショップを企画運営していく予定です．第一歩として VDEC デザイナーズフォーラムも企画を一新し，本年は6月にVDEC で開催する予定で準備を進めています．今後，VDEC デザイナーズフォーラムは色々な新しい企画を取り込んでゆき「VDEC 活動の総会」として位置づけていきたいと考えています．新企画は順次お知らせ
していく予定でいますが，皆さんの引き続きのご協力をお願いいたします．
2007年度はチップ試作数の面では，一昨年度終了した CMOS 0.35 um から新規 CMOS 0.18 um への利用者の移行がやや低調に推移し，25％程度減少いたしました．しかし当初手間取った新 CMOS 0.18 umの

平成 19 年度
東京大学大規模集積システム設計教育研究センター年報

試作組立フローも現在では計画通り順調に進むようになり，今後一層のご利用を期待しています．VDEC で2008 年 8月

はできるだけ高性能かつ安価な CMOS 試作ランを提供すべく努力してまいりましたが，ご案内のように生活協同組合的試作システムであるため，一定数の利用が安定してあることが必要条件でございます．是非，ご

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒113 - 0032 東京都文京区弥生 2 - 11 - 16
武田先端知ビル 4階401号室
電話 03 - 5841 - 8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5 - 9 - 8
電話 03 - 3803 - 3131（大代表）

協力のほどお願い申し上げます．
政府も昨年度，産学の人材需給ギャップを心配し「人材育成パートナーシップ」プログラムを開始しました．
LSI 設計分野は依然として多くの先端産業の要となる分野ですが，この分野の教育・研究を高度化し優れた人材を多数育成するためも，皆様からの引き続きのご支援ご支持をお願い申し上げる次第です．
2008 年 6月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

08VDEC年報H2-3.indd 1

08.8.7 11:49:53 AM

VLSI Design and Education Center
The University of Tokyo

2008「アドバンテスト D2T 寄附研究部門」設立記念特集 ………

2

第 1 章 VDEC 事業の紹介と平成 19 年度事業報告 ……… 15
1.1 VDEC の活動概況
1.2 CAD ソフトウェアの整備
1.3 平成 19 年度 VDEC 事業報告
1.4 CAD セミナー
1.5 装置の整備・運用・利用公開
1.6 VDEC 利用者に関する発表文献リスト
1.7 平成 20 年度の活動計画
1.8 VDEC 発ベンチャー
第 2 章 チップ試作報告 ………………………………………… 83
2.1 試作ラン別一覧
2.2 チップ種別一覧
2.3 各チップの詳細
第 3 章 VDEC 概要 …………………………………………… 207
3.1 組織概要
3.2 人事報告
3.3 決算報告第 4 章 研究報告 ………………………………………………… 212
4.1 全体概況
4.2 研究室構成員（平成 19 年度）
4.3 研究概要
4.4 研究発表
4.5 特許・受賞等
第 5 章 付録 ……………………………………………………… 256
5.1 VDEC の利用規定・申し込みガイド
5.2 IP データベースの整備

08VDEC̲目次.indd 1

08.8.6 10:55:49 AM「アドバンテスト D2T 寄附研究部門」設立特集
S. 1 アドバンテスト D2T 寄附研究部門について

S-1﹁アドバンテストD2T寄附研究部門﹂設立特集

2

S. 1. 1 アドバンテスト D2T 寄附研究部門
設立趣旨

目的としております．従来，VDEC では VLSI の「設計・東京大学大規模集積システム設計教育研究センター

したが，「設計」だけでなく「テスト」の観点からも研（VDEC）は 1996 年 5 月に，全国の大学・高専の VLSI 設

究・教育の中心拠点となるべく”Design to Test（D2T）”

計研究・教育を高度化し，社会に優秀な技術者を数多くの理念のもと，下図に示すような国内の大学・高専にお輩出することを目的として発足いたしました．VDEC でける「テスト研究・教育」の拠点として，「テスト COEはこれらの目的の実現に向け，（Center of Excellence）」を目標として活動を行ってま・VLSI チップ試作支援システム

試作」という面からの活動を重点的に行ってまいりま

いります．

・VLSI 用 CAD ソフトウェア環境整備の 3 つの柱を中心として活動してまいりました．

S. 1. 2 アドバンテスト D2T 寄附研究部門
構成員

これまでの 11 年余の活動を通じ，多くの大学・高専

スタッフ

・VLSI 教育情報発信

で VLSI 設計・試作文化が根付き，活発な設計研究・教特任教授 Kwng-Ting（Tim）Cheng（University of

育活動が始まっていることが，VDEC 利用ユーザ数など

California, Santa Barbara，2007 年 10 月〜 2008 年 6 月非の推移から伺い知ることができます．

常勤，2008 年 7 月〜常勤）

このような状況の中，株式会社アドバンテストからの寄附金により，「アドバンテスト D2T 寄附研究部門」が特任准教授 Görschwin Fey（University of Bremen,
2007 年 12 月〜 2008 年 6 月）

2007 年 10 月 1 日付で VDEC 内に設立されました．
「アド

特任准教授 小松 聡

バンテスト D2T 寄附研究部門」は，全国の学生に VLSI

リサーチフェロー Mai Khanh Nguyen Ngoc（2008 年の設計からテストまで一貫した研究・教育環境を提供す1 月〜 2008 年 3 月）

ることで，テスト設計の専門家となりえる人材を育成す

共同研究員 古川 靖夫（株式会社アドバンテスト）

るとともに，SoC の設計に関する研究を支援することを

事務補佐員 岡崎 真紀子

08VDEC年報0S.indd 2

08.8.7 11:28:26 AM

新任の挨拶・抱負

presentation at the Workshop on Silicon Debug andKwng-Ting（Tim）Cheng

Diagnosis 2008. Hopefully this is the start of a longer

It is my great pleasure and honor to be a new

running cooperation.

member in VDEC and to have the opportunity towork with a group of dedicated researchers and小松聡educators in Japanʼs VLSI design, test and verification2007 年 11 月より，アドバンテスト D2T 寄附研究部門

communities. This unique opportunity creates aの客員准教授（2008 年 4 月より特任准教授）として着任

foundation for our long-term, close collaboration which

致しました．2001 年 4 月から VDEC の助手，助教として

I believe will last for many years.

主に CAD 関連のサポートを中心に活動してまいりましThe fast and continuing evolution of design and

たが，2007 年 10 月のアドバンテスト D2T 寄附研究部門

test technologies and the enormous growth in theの設立に伴い，“設計”，“CAD” だけでなく “テスト” にcomplexity and sophistication of VLSI systems has

ついての研究・教育活動を行っていきたいと考えており

made it such that very few organizations can support

ます．
1996 年の VDEC 設立当初，VDEC および各サブセン

fronts of this field. Establishing an international,

ターに試作 LSI の評価環境として LSI テスター，EB プ

collaborative research and education program is one

ローバー等が配備されましたが，設備の老朽化とともにsolution to addressing such challenges. One of my

その稼働状況が芳しくないケースも聞き及んでおりま

goals at VDEC is to establish collaborative research

す．これらの装置の有効利用のためのサポート，LSI テ

projects with University of California Santa Barbara,

ストの重要性についての啓蒙，などを通じ，国内の大学

as well as with other major research centers with

等での LSI のテスト環境の向上を進めていきたいと思い

which I have been involved, including SRC Focus

ます．

Center Research Program and NSF International

本寄附研究部門は，国内／海外，大学／産業界の研究

Center on Design for Nanotechnologies. These者で構成されており，非常に刺激的な研究環境であり，efforts should be a key step towards the objective of

ここで活動できることは非常に光栄に感じております．

enhancing the education for the next generation of

今後もこれまでに引き続き，国内における LSI 研究・教

leaders in VLSI design and test, as well as providing

育のさらなる向上に貢献できるよう努力してまいりますthe cultural experiences and awareness required of an

ので，よろしくお願いいたします．

increasingly globalized workforce.
I am really excited about a productive year at
VDEC!!

古川 靖夫
従来テストは設計と製造の狭間にあり，あまり表舞台

S-1﹁アドバンテストD2T寄附研究部門﹂設立特集

the equipment, facilities and R&D required on all3に立つことが無い業界でした．しかし，近年の LSI はウ
Görschwin Fey

イルスの大きさ以下の微細加工が行われるようになり，Görschwin Fey received his Diploma in Computer

不良モードやプロセスバラツキが増加しつつあるため，

Science from the Martin-Luther University, Halle-

新たな試験手法・装置が必要となっています．また，携Wittenberg, Germany in 2001. Since then he has been

帯電話などの機能が一つのチップに入ってしまうというwith the research group of computer architecture

SoC（System On Chip）が現実のものとなり，試験はat the University of Bremen, Germany, where he

複雑になる一方です．従って，試験の課題は回路設計，

received the Dr.-Ing. degree in 2006. He continued

プロセス技術，DFT などの広範囲に渡る技術の協調が

his research in Bremen as a post-doctoral researcher.

なければ解決することができません．

Since December 2007 he is also with the VLSI Design

LSI 設計教育の総本山ともいうべき VDEC に D2T とand Education Center at the University of Tokyo

いう試験研究部門を設けて頂き，微力ながら，そのお手

where he serves as a visiting professor. His main

伝いができるということは大変光栄に存じております．

research interests are in testing, formal verification

今後，新試験手法の研究にチャレンジするとともに，試and debugging of digital circuits and systems.

験技術者の育成にも貢献していきたいと思います．

Working at VDEC is an excellent opportunity toinitiate cooperative research. In part, this has alreadyhappened: First results of the cooperation between
Advantest, Todai and Bremen were accepted for

08VDEC年報0S.indd 3

08.8.7 11:28:26 AM

S. 2 「アドバンテスト D2T 寄附研究部門
設立記念シンポジウム」開催報告
アドバンテスト D2T 寄附研究部門の設立を記念し，2008

産業界からの 9 件の招待講演（うち 3 件は東京大学 VDEC）

年 1 月 24 日（木）に「アドバンテスト D2T 寄附研究部門設を行った．いずれも，LSI のテスト，検証の分野での第一人

立記念シンポジウム」を開催致しました．

者であり，大学・企業から 150 名を超える方々の参加により，

第 1 部の東京大学副学長の岡村定矩 教授，株式会社アド

大変盛況でした．

バンテスト表取締役 執行役員社長の丸山利雄氏，東京大学

VDEC では，今後も継続的に LSI のテストに関連したシン

大規模集積システム設計教育研究センター長の浅田邦博センポジウム，講演会を予定しておりますので，是非ともご参加

ター長からの挨拶に引き続き，第 2 部では国内／海外，大学／

ください．

S-1

﹁アドバンテストD2T寄附研究部門﹂設立特集

4

08VDEC年報0S.indd 4

08.8.7 11:28:26 AMシンポジウムプログラム / Symposium Program
10:00

開会の挨拶

10:05

副学長挨拶
東京大学副学長 岡村 定矩

10:15

アドバンテスト社長 挨拶
株式会社アドバンテスト代表取締役 執行役員社長

10:25

10:35

丸山 利雄

VDEC センター長 挨拶
東京大学大規模集積システム設計教育研究センター長

浅田 邦博

招待講演（1）/ Invited Talks（1）“Digitally-Assisted Analog Testing for Mixed-Signal SoC,” Professor Kwang-Ting Cheng（University of California,
Santa Barbara / University of Tokyo）“A Theoretical Approach to the Research on ATPG and DFT,” Professor Hideo Fujiwara（Nara Institute of Scienceand Technology）

11:55

昼食 / Lunch

14:00

招待講演（2）/ Invited Talks（2）

S-1

16:10

休憩 / Coffee Break

16:40

招待講演（3）/ Invited Talks（3）“Automated Debugging from Design to Silicon: Advances, Perspectives and Solutions,” Professor Andreas Veneris（University of Toronto）“Correctness of Unreliable Systems? A Basis for Formal Robustness Checking,” Professor Goerschwin Fey（University of Tokyo, Bremen University）“VLSI Design and Test Education in VDEC,” Professor Satoshi Komatsu（University of Tokyo）

18:10

閉会の挨拶

18:15

懇親会 / Banquet

08VDEC年報0S.indd 5﹁アドバンテストD2T寄附研究部門﹂設立特集“Synergy between Manufacturing Test, Silicon Validation / Debug and Fault Tolerance,” Mr. Rajesh Galivanche（Intel Corporation）“Gradual and Steady Change on Logic Testing,” Dr. Yasuo Sato（Hitachi, Ltd.）“Test Pattern Generation using Boolean Proof Engines,” Professor Rolf Drechsler（Bremen University）“Toward Unification of Testing and Verification of VLSI,” Professor Masahiro Fujita（University of Tokyo）

5

08.8.7 11:28:27 AM

Digitally-Assisted Analog Testing for Mixed-Signal SoC
K.-T. Tim Cheng
Univ. of California, Santa Barbara

Abstract:
We present a methodology called digitally-assisted analog testing designed for characterizing, silicon-debugging
and testing digitally-enhanced analog circuitry in mixed-signal systems-on-a-chip（SoCs）. This methodology canbe applied to various devices such as modern A/D converters, adaptive equalizers in high-speed serial links, andRF transceivers that have built-in digital circuitry for improving performance and decreasing power dissipation.
By observing the digital data captured, we can thoroughly test the analog circuitry to achieve high fault coverage
S-1

without directly accessing any analog signal. We demonstrate the effectiveness and the generality of this﹁アドバンテストD2T寄附研究部門﹂設立特集

methodology using several examples including a state-of-the-art pipelined A/D converter, an adaptive equalizer in

6

serial link transceivers, and an image-reject RF receiver.
Biography:
Tim Cheng received the Ph.D. degree in Electrical Engineering andComputer Science from the University of California, Berkeley in 1988.
He worked at Bell Laboratories in Murray Hill, NJ, from 1988 to 1993
and joined the faculty at the University of California, Santa Barbara in1993 where he is currently Professor and Chair of the Electrical andComputer Engineering Department. He was the founding director of UCSB's
Computer Engineering program. His current research interests include
design verification, test, silicon debug, and multimedia computing. He has
published over 300 technical papers, co-authored three books and holds ten
U.S. Patents in these areas. Cheng serves on the Executive Committee ofthe MARCO/DARPA Gigascale System Research Center（sponsored by
the Semiconductor Industry Association, U.S. semiconductor equipment,materials, software and services industries, and the U.S. Dept. of Defense）and Co-Director of the International
Center of System-on-Chip and International Center on Design for Nanotechnologies（jointly sponsored by National
Science Foundation, USA and Chinese National Science Foundation, China）and leading their design, test andverification research efforts.
Cheng, a fellow of IEEE, received Best Paper Awards at the 1994 Design Automation Conference and1999 Design Automation Conference, 2001 Annual Best Paper Award in Journal of Information Science andEngineering, Best Paper Award in 2003 Conference of Design Automation and Test in Europe（DATE 2003）, andthe Best Paper award at 1987 AT&T Conference on Electronic Testing. He currently serves as Editor-in-Chief
for IEEE Design and Test of Computers, Editor for IEEE Transactions on Very Large Scale Integration（VLSI）
Systems, Associate Editor for ACM Transactions on Design Automation of Electronic Systems, Associate Editor
for Formal Methods in System Design, Editor for Journal of Electronic Testing: Theory and Applications, andEditor for Foundations and Trends in Electronic Design Automation. He has been General Chairs and Program
Chairs for a number of international conferences on design, design automation and test.

08VDEC年報0S.indd 6

08.8.7 11:28:27 AM

A Theoretical Approach to the Researchon ATPG and DFT
Hideo Fujiwara
Graduate School of Information Science Nara Institute of Science and Technology

Abstract:
The basis is necessary for development in general. Although the research on testing should be practical,
theoretical approach to the research on testing is also important. Theoretical research is dispensable for practicalresearch. The fundamental problems of testing can be categorized into two; practical synthesis problems andtheoretical analysis problems. The practical synthesis problems include test generation（ATPG）and designfor testability（DFT）. The theoretical analysis problems include analysis of test generation complexity andS-1

research on ATPG and DFT by introducing two cases of theoretical analysis problems; complexity of test

7

generation and classification of sequential circuits.
Biography:
Prof. Hideo Fujiwara received the B.E., M.E., and Ph.D. degrees
in electronic engineering from Osaka University, Osaka, Japan, in
1969, 1971, and 1974, respectively. He was with Osaka University
from 1974 to 1985 and Meiji University from 1985 to 1993, and joined
Nara Institute of Science and Technology in 1993. Presently he is
a Professor at the Graduate School of Information Science, Nara
Institute of Science and Technology, Nara, Japan.
Prof. Fujiwara's research interests include VLSI design andtest, VLSI CAD, and fault tolerant computing. He has over 300
publications, and 9 books including the book from the MIT Press
entitled "Logic Testing and Design for Testability". He received﹁アドバンテストD2T寄附研究部門﹂設立特集

classification of sequential logic circuits. This talk will address the importance of theoretical approach to themany awards including Okawa Prize for Publication, IEEE Computer
Society Meritorious Service Awards, IEEE Computer Society
Continuing Service Award, and IEEE Computer Society Outstanding Contribution Award.
Dr. Fujiwara is a fellow of the IEEE, a Golden Core member of the IEEE Computer Society, a fellow of the
IEICE（the Institute of Electronics, Information and Communication Engineers of Japan）and a fellow of the IPSJ（the Information Processing Society of Japan）.

08VDEC年報0S.indd 7

08.8.7 11:28:27 AM

Mainstream Computing With Mainframe-Class Reliability:
Opportunities and Challenges
Rajesh GalivancheIntel Corporation

Abstract:
Traditionally, reliability requirements of mission critical applications such as military, space, automotive andmainframe computer systems have driven the design and deployment of fault tolerant solutions. Such systems
employed expensive techniques such as duplicate and compare, n-modular redundancy etc., to detect errors
and, in some cases, avoid catastrophic system failures. In the future, main stream computing systems employing
semiconductor products manufactured in advanced process technologies are likely to face significant reliability
S-1

challenges with issues related to minimum Vcc, aging, soft errors, process variations etc., and will necessitate﹁アドバンテストD2T寄附研究部門﹂設立特集

the use of fault tolerance features. Some traditional fault tolerant solutions may be unacceptable for mainstream

8

products due to their high cost. This talk will focus on the current industry trend in process technology,
reliability challenges facing mainstream products in the future, and the various opportunities to lower the cost offault tolerant solutions.
Biography:
Rajesh Galivanche is a Senior Principal Engineer and Manager ofAdvanced Test Technology development team in the Technology and
Manufacturing Group at Intel. His group researches into Advanced Test
and CAD methods for manufacturing test, debug and fault diagnosis ofsemiconductor devices. Rajesh has been with Intel for the last 12 years andbefore that he worked at Motorola, LSI Logic Corporation, and Sunrise Test
Systems.

08VDEC年報0S.indd 8

08.8.7 11:28:27 AM

Gradual and Steady Changes on Logic Testing
Yasuo Sato
Chief Engineer, Design & Development Operation, Micro Device Division, Hitachi Ltd.

Abstract:
Current design of SoC includes various cores such as logic, memory, high speed serial interface or analog
cores. Test design for those SoCs requires deep understanding of design structure and making test strategy atthe early phase of the design. However, the process is not automated well and be done by DFT engineers in an
ad-hoc way. Current semiconductor process technologies are suffering from imperfect lithography and increaseof variation, which will cause “parametric defects”. Conventional deterministic tests based on the stuck-at and theS-1

new parametric and statistical approaches with low test cost are strongly needed. DFT and ATE structures

9

should change to tackle these challenges. The speaker introduces gradual and steady changes of design andprocess, and addresses the challenges of testing that include the feedback of design structure to test, and theapproach of non-deterministic test. He also introduces briefly the current Japanese contribution to the testingworld and expects new advances that are based on “Design to Test（D2T）”.
Biography:
Yasuo Sato is a chief engineer of the Micro Device Division, Hitachi
Ltd. The Micro Device Division is responsible for developing custom
ASICs that target high performance and high reliability for network
systems or other high-performance devices. He joined Hitachi in 1978,and began working in computer-aided design that includes logic,
layout, mask and test design. He had been the senior manager of Test
Methodology Group of Semiconductor Technology Academic ResearchCenter（STARC）from 2003 to 2005. His research includes BIST, delay﹁アドバンテストD2T寄附研究部門﹂設立特集

transition delay fault models are not enough to guarantee high quality of the shipped chips any more. Therefore,

testing（especially interested in small delay testing）and fault diagnosis.
He holds B.S. and M.S. in mathematics from Tokyo University. He
received Ph.D. in engineering from Tokyo Metropolitan University
in 2005. Yasuo is also a visiting professor of Faculty of Computer
Science and Systems Engineering, Kyusyu Institute of Technology, theco-general chair of Asian Test Symposium 2008 at Sapporo, a member of test working group of Semiconductor
Technology Roadmap Committee of Japan（STRJ）and a member of test & ATE working group of International
Technology Roadmap for Semiconductors（ITRS）.

08VDEC年報0S.indd 9

08.8.7 11:28:27 AM

Test Pattern Generation using Boolean Proof Engines
Rolf Drechsler
Institute of Computer Science, University of Bremen

Abstract:
The postproduction test of integrated circuits is crucial to ensure a high quality of the final product. This test
is carried out by checking the correct response of the chip under predefined input stimuli - or test patterns.
These patterns are calculated by algorithms for Automatic Test Pattern Generation（ATPG）. Due to the rapidly
growing size of integrated circuits, there is a need for new algorithms. While classical algorithms reach their limit,
there have been recent advances in algorithms to solve Boolean satisfiability（SAT）. Because SAT solvers are
S-1﹁アドバンテストD2T寄附研究部門﹂設立特集

10

working on Conjunctive Normal Forms（CNF）,the problem has to be transformed.
In this talk, the core techniques of SAT-based ATPG are presented. Methods are shown that apply structural
knowledge about the circuit during the transformation. As a result, the size of the problem instances decreases
as well as the run time of the ATPG process. The techniques were implemented and experimental results arepresented. The approach was combined with the ATPG framework AMSAL of NXP Semiconductors. It is shownthat the overall performance of an industrial framework can be significantly improved. The experiments show
the benefits regarding efficiency and robustness of the combined approach.
Biography:
Rolf Drechsler received the Diploma and Dr. Phil. Nat. degrees incomputer science from the J.W. Goethe-University, Frankfurt am Main,
Germany, in 1992 and 1995, respectively. He was with the Instituteof Computer Science at the Albert-Ludwigs-University, Freiburg im
Breisgau, Germany, from 1995 to 2000. He joined the Corporate Technology
Department of Siemens AG, Munich, in 2000, where he worked as a SeniorEngineer in the Formal Verification Group. Since October 2001, he has
been with the University of Bremen, Bremen, Germany, where he is now
a Full Professor for Computer Architecture. His research interests include
verification, testing, logic synthesis, and evolutionary algorithms.

08VDEC年報0S.indd 10

08.8.7 11:28:27 AM

Toward Unification of Testing and Verification of VLSI
Masahiro Fujita
VLSI Design and Education Center（VDEC）, University of Tokyo

Abstract:
Functional verification processes and test designs of VLSI have been separated. In other words, test
designs start only after logic designs have been finished, i.e., logic circuits have been obtained. Verification andmanufacturing test of VLSI are, however, essentially targeting the same goal, the correct behavior of VLSI. In
this talk, ways to unify the two are discussed. One way to do so is to introduce testing design processes in very
early design stages. Recently system level design methodologies, which deal with both hardware and software
S-1

of test benches for verification purposes, components which perform manufacturing test can be introduced.

11

Those components may be realized as a VLSI tester equipment, a software of the processor in the VLSI, or someexternal hardware such as FPGA board. On the other hand, when testing manufactured VLSI chips, functionalverification processes can also be performed. Such post silicon verification techniques are also discussed.
Biography:
Masahiro Fujita received his Ph.D. degree in Information Engineering fromthe University of Tokyo in 1985 and shortly after joined Fujitsu Laboratories
Ltd. From 1993 to 2000, he had been assigned to Fujitsu's US research officeand directed the CAD research and development group. In March 2000, hejoined the department of Electronic Engineering in the University of Tokyo
as a professor. He is now a professor at VLSI Design and Education Center（VDEC）in the university. He has co-authored 7 books, and has over 150
publications. He has received several awards from Japanese major scientificsocieties on his works in formal verification and logic synthesis. His doctor﹁アドバンテストD2T寄附研究部門﹂設立特集

aspects of target VLSI, and their associated tools have been researched and developed. Just like the descriptions

degree thesis was written in early 80's and on model checking. Since thenhe has been involved in many research projects on various aspects of formal
verification. His current research interests include synthesis and verificationin higher level design stages, hardware/software co-designs and also digital/analog co-designs.

08VDEC年報0S.indd 11

08.8.7 11:28:28 AM

Automating Debugging from Design to Silicon: Needs,
Solutions and Perspectives
Andreas Veneris
University of Toronto, Department of Electrical and Computer Engineering

Abstract:
The design and test of advanced semiconductor chips is an extremely laborious and expensive process. In
this cycle, RTL debugging and Silicon debug take as much as 70% of the complete time. Although many steps
have been automated, designers, verification and test engineers today must manually debug design errors andfunctional defects. This is a resource-intensive and time-consuming manual work that may jeopardize the time-tomarket and it adds significant non-recurring costs.
S-1

In this talk, we review the intricate details of the debugging problem and we emphasize the urgent need for﹁アドバンテストD2T寄附研究部門﹂設立特集

automation during RTL and silicon debug. Next, we present past methodologies for automated debug using

12

simulation and BDD based techniques. The main focus of the talk will be on Boolean satisfiability as we present
the first SAT-based algorithm to automate this process. Later, we will generalize the method using Quantified
Boolean Formula（QBF）satisfiability to tackle the intractable nature of the problem. We conclude with a setof studies for the above methodologies on a wide variety of benchmark and industrial designs. These results
suggest that satisfiability captures significant characteristics of the problem of debugging. They also encourage
novel research in satisfiability-based debugging approaches as a complementary process to this of design
verification and silicon test.
Biography:
Andreas Veneris received the Diploma in Computer Engineering andInformatics from the University of Patras in 1991, the M.S. degree in
Computer Science from the University of Southern California, Los Angeles
in 1992 and the Ph.D. degree in Computer Science from the University
of Illinois at Urbana-Champaign in 1998. He currently is an Associate
Professor cross-appointed with the Department of Electrical and Computer
Engineering and the Department of Computer Science at the University ofToronto. His research interests include algorithms and CAD tools for debug,
verification and test of digital systems and circuits. He is co-recipient of abest paper award in ASP-DAC'01, co-author of a book and member of IEEE,
ACM, AAAS, Technical Chamber of Greece and The Planetary Society.

08VDEC年報0S.indd 12

08.8.7 11:28:28 AM

Correctness of Unreliable Systems? A Basis for Formal
Robustness Checking
Görschwin Fey
VDEC & University of Bremen, Bremen, Germany

Abstract:
The steady increase of the number of components in integrated circuits（ICs）is achieved by continuously
shrinking the feature sizes. This trend is believed to continue within the next years. As a result ICs become moresensitive to transient faults or aging effects. During IC design robustness against these types of failures can be
implemented e.g. by using redundancy or gate hardening techniques. As a result the design continues to function
correctly in the presence of failing components. But this is a manual and therefore error prone task. Formal
S-1

the application of formal methods to ensure and quantify the robustness of a design. After a brief motivation, a13

formal basis to measure robustness of a given circuit is presented. First algorithmic approaches to evaluate themeasure are proposed and experimental results are discussed.
Biography:
Görschwin Fey received his Diploma in Computer Science from theMartin-Luther University, Halle-Wittenberg, Germany in 2001. Since then hehas been with the research group of computer architecture at the Universityof Bremen, where he received the Dr.-Ing. degree in 2006. He continued his
research in Bremen on a permanent position as a post-doctoral researcher.
Since December 2007 he is also with the VLSI Design and Education Centerat the University of Tokyo where serves as a visiting professor. His researchinterests are in testing and formal verification of circuits and systems.

08VDEC年報0S.indd 13﹁アドバンテストD2T寄附研究部門﹂設立特集

methods are commonly applied to proof correctness of systems and design transformations. The talk considers

08.8.7 11:28:28 AM

VLSI Design and Test Education in VDEC
Satoshi Komatsu
VLSI Design and Education Center（VDEC）, University of Tokyo

Abstract:
As the complexity of hardware functionality continues to increase, a test of VLSI chips becomes much more
important. To meet this trend, education on the test of VLSI chip with System-on-Chip（SOC）test system isessential even in EE department. In VLSI Design and Education Center（VDEC）, the University of Tokyo,
several courses complementally cover whole of VLSI design and fabrication. In particular, education with physicalpractice is important and emphasized so that the students are educated for skillful engineer with practicalS-1﹁アドバンテストD2T寄附研究部門﹂設立特集

14

experience of VLSI design, fabrication, and measurement. In this talk, a new trial on VLSI test course forgraduate / undergraduate students as well as brief introduction of VDEC and D2T Research Division which wasestablished in October 2007 will be presented.
Biography:
Satoshi Komatsu received the B. S., M.S, and Ph. D. in Electronic
Engineering from the University of Tokyo, Tokyo, Japan, in 1996, 1998 and2001, respectively. He has been a member of VLSI Design and Education
Center（VDEC）in University of Tokyo since 2001. He is now a Visiting
Associate Professor in VDEC, the University of Tokyo. His current researchinterests are low-power / high-speed data transmission methods on VLSIand system level VLSI design methodologies. He is a member of Instituteof Electrical and Electronics Engineers（IEEE）, Institute of Electronics,
Information and Communication Engineers, and Information Processing
Society of Japan（IPSJ）.

08VDEC年報0S.indd 14

08.8.7 11:28:28 AM

第1章

VDEC 事業の紹介と平成 19 年度事業報告

1. 1

VDEC 事業の紹介と平成 19 年度事業報告

東京大学大規模集積システム設計教育研究センター

複数の CAD ツールを連携する実用的設計例の体験教育（VDEC）は発足後 11 年が過ぎた．平成 19 年度も『LSIである．この目的で VDEC では社会人のリフレッシュ

教育情報の発信拠点形成』，『VLSI 設計支援教育用 CAD

教育プログラムと兼ねて LSI 設計教育セミナーを年 1

ソフトウェアの整備』，『VLSI チップ試作支援』を 3 つ

回（12 月〜 1 月）開催している．このコースは “ディの柱として，円滑な運営を目指した事業を展開した．図

ジタル設計コース”，“アナログ設計コース”，“RF 設計コー

1. 1 に示す VDEC の活動内容に基づき，以下に平成 19

ス”，“最先端設計事例コース”の 4 コースからなっている．

年度の概要を報告する．

前 3 者は演習を伴う体験教育コースであり，主要大学のVDEC の使命は全国の国公私立大学および高専の LSI

経験豊かな教官を講師に招いて実施している．最先端設設計研究・教育を高度化し，産業界に対しても優秀な計事例コースは講義主体のコースであるが，大学およびLSI 設計技術者を数多く送り出すことである．しかし，企業から第一線の講師を招き，設計経験をもとにした講

VDEC 発足当初，我が国の大学には CAD ソフトウェア

演を行っている．
これらセミナーに加えて VDEC では年 1 回，若手教1-1

ラムはほとんど存在していなかったため VDEC にとっ

官と学生を中心とした VDEC デザイナー・フォーラム

15てはこれらの整備が急務の課題であった．CAD ソフトを開催している．これはワークショップ形式の会合であウェアの利用技術に関しては CAD ベンダーが独自の設

り，企業・大学からの招待講演に交えて，参加者が設計計技術を有しており，これを導入することとした．大学

事例を持ち寄ってその成功談，失敗談を交換する．これ

院学生，若手教官を対象として CAD ベンダーから講師

から設計を始めたいと考えている学生・教官もここでさを招き，それぞれの CAD ソフトウェア毎に年 2 回のセ

まざまなノウハウを得ることができる．

んだ．これまで年 2 回の内 1 回は VDEC で，残り一回ムにより LSI 設計の基本的項目を学習できるようになっは地方拠点校で実施している．参加定員は設備の関係でているが，それでも実際の LSI 設計の場面では，さまそれぞれ 20 〜 50 名程度であり必ずしも十分とはいえな

ざまな困難に直面することが多い．初心者にとってはいが，VDEC としては各ユーザ研究室内で “技術伝承”

CAD ソフトウェアのセットアップは最大の問題である．

され，VDEC 主催のセミナーがトリガーとなって CAD

セットアップの後も CAD ソフトウェアが発する “難解利用技術が全国的に広がることを期待している（1. 3 章

なエラーメッセージ” でとまどうことも多い．このよう参照）．

な場合に力を発揮するものが VDEC メールグループで

LSI 設計フローセミナーは LSI 設計の基本概念教育と図 1. 108VDEC年報01章.indd 15

ある．VDEC ユーザは VDEC のホームページから CAD

19

年度事業報告このようなセミナー，フォーラムを通じた教育システ

1

ＶＤＥＣ事業の紹介と平成ミナーを開催することとし，CAD ベンダーと契約を結

第 章

利用技術教育や実用的 LSI 設計フロー教育のカリキュ

VDEC の活動内容

08.8.6 9:59:13 AM

メールグループや試作技術対応のユーザグループに登録いる．

することができ，そこに直面する疑問点を投稿し，助けまた，一流の LSI 設計者を目指す学生に対してインを求めることができる．メールグループの登録ユーザはセンティブを与える仕組みとして LSI IP アワードを実それに回答する義務を負っているわけではないが，ほと施している．本アワードは半導体各社と日経 BP 社の支

んどの場合，数時間から数日以内に経験豊かなユーザか

援でスタートした IP 開発支援のしくみである，平成 19らの支援を得ることができる．また，今まで蓄積されて年度は従来に加え，東芝 MeP 賞が新設され，MeP コア

きたメールグループの情報が VDEC の WEB 上で認証を利用した設計事例に対する表彰が予定されている．
（図された VDEC ユーザへ公開され，教育上の資産として

1. 3）．

残していく仕組みになっている．
（図 1. 2）．

10 月にはアドバンテスト社から寄付部門「Design To

VLSI チップ試作支援に関しては，従来のオンセミ 1.2

Test（D2T）」が設置され，平成 20 年 1 月 24 日にはオー

μm CMOS，NEC 0.8μm Bipolar，90nm CMOS 試作

プニング記念式典を開催した．この寄付部門では，LSI（ASPLA/STARC）およびローム 0.18μm CMOS 試作のテストに関する教育の充実とともに，設計とテストのを実施した．さらに，VDEC では現在のサービス項目

架け橋を目指した研究が進められることになっている．

に載っていない BiCMOS，SiGe 等について，アメリカの

これまでの活動を振り返ると，VDEC 発足以来 10 年余MOSIS との連携で，アカデミック価格で試作を行っての活動の中で LSI 設計文化が根付いた研究室や大学では

1-1

第 章

16

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

図 1. 2

VDEC メーリングリスト検索システム

図 1. 308VDEC年報01章.indd 16

LSI IP 賞

08.8.6 9:59:13 AM

すでに活発な設計研究・教育がスタートしている．図 1. 4

図 1. 5 に VDEC に関係する発表文献の VDEC ファに VDEC を利用した研究成果の指標として，VDEC にシリティー利用状況を示す．論文執筆にあたり CAD ソ

関係する発表文件数の推移を示す．単純に比較はできな

フトウェアが幅広く利用されていることが確認できる．

いが発表文献の数は増加傾向にあり，VDEC 発足以来，

CAD ソフトウェアはチップ設計だけでなくチップ試作

集積回路に関係する研究が活性化されていることが確認の準備段階で利用される場合が多いため，研究の基本アできる .

イデアを実証するツールとしての貢献度も大きい．また，研究論文には最先端のプロセステクノロジが好んで利用される傾向にあり世界的には 65nm CMOS から 45nm
CMOS による設計事例報告が増加しており，VDEC においても最先端プロセステクノロジメニューの充実をはかっていきたい．そのほかのファシリティーとして，
LSI テスターや FIB 加工装置，EB 描画装置などが研究目的に幅広く利用されることを期待する．

1-1

図 1. 4

VDEC を利用した発表文献数の推移

第 章

17

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

図 1. 508VDEC年報01章.indd 17

VDEC ファシリティー利用状況

08.8.6 9:59:14 AM

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエアており，全国の国・公・私立大学・高専において教育・は，平成 19 年度は表 1. 1 に示すツール群を全国の大学

研究目的に限り利用できるようになっている．

に提供している．CAD ソフトウエアの利用は，図 1. 2

VDEC の CAD の利用，および「1. 3 章 」のチップに示す全国地域拠点校 10 箇所にライセンスサーバを設

試作の利用のためには，あらかじめユーザ登録が必要と置し，全国各大学の利用者が手許の計算機にインストー

なっているが，これまで VDEC に利用登録をしている

ルした CAD ソフトウエアを，最寄のライセンスサーバ（a）全国教官数および（b）その所属する大学数および（c）

において認証を行うことで，ネットワークを利用した運CAD の利用申請があった研究室（教官）数の推移は図

用形態となっている．ライセンス数は CAD の項目ごと

1. 7 の通りである．

に 100 から 1000 程度のフローティングライセンスとなっ
表 1. 1

導入された CAD システム

名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ
ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出

Cadence Design Systems, Inc.

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，
テスト生成．マクロセルを含むセルベースの配置
配線設計とバックアノテーション , 回路シミュレー
ション , デバイスシミュレーション

Synopsys, Inc.

レイアウト検証システム

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，

Silvaco高周波回路設計検証システム

通信機器や関連デバイスなどの高周波回路 / システ
ムの設計，検証

Agilent Technologies

C 言語ベース設計システム

Handel-C でシステム設計，合成，検証

Celoxica/Agility

C 言語ベース設計システム

BachC 設計ツール

Sharp

1-2

第 章

18

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

図 1. 608VDEC年報01章.indd 18

全国地域拠点校

08.8.6 9:59:15 AM

（a）利用登録教官数（c）CAD 申し込み研究室数

1-2

第 章

19

1

図 1. 7（d）CAD 申し込み数
ユーザ登録数および CAD 申込数の推移

ＶＤＥＣ事業の紹介と平成（b）利用登録大学・高専数

年度事業報告19

08VDEC年報01章.indd 19

08.8.6 9:59:15 AM

1. 3
1. 3. 1

平成 19 年度 VDEC 事業報告

VLSI チップ試作

図 1. 3. 1 は，VDEC および，それに先行して行われこで，図 1. 3. 1（c）に試作面積をそれぞれの試作プロ
セスにおける特性寸法で規格化した，規格化試作面積の傾向も併せて示す．

たパイロットプロジェクトでのチップ試作数の推移を示したものである．
VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリはNEL 社の CMOS 0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度（1996 年度）の VDEC 発足後，日本モトローラ社のCMOS 1.2μm（平成 11 年度からは，オン・セミコンダ
クターにて継続）が協力を開始し，
平成 9 年度からはローム社の CMOS 0.6μm が加わった．さらに平成 10 年度には日立製作所の CMOS 0.35μm，平成 11 年度にはローム社 0.35μm がそれぞれ加わった．また，IP 開発プロジェ

20

クトの一環として STARC 0.13μm の試作を行った．平

第 章

1-3

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

成 13 年度から，日立製作所の CMOS 0.18μm のサービ（a）設計チップ品種数スを実施している．平成 14 年度は，広島大学岩田先生の主導の下に，VDEC と MOSIS の協力による試作サー
ビスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，
東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスおよび ASPLA
90nm（現在は STARC において継続）プロセスの試作を開始し，90nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μm SiGeBiCMOS のテスト試作を実施した．

（b）設計チップ面積

図 1. 3. 1（a）は設計されたチップ品種数を示す．図中の棒グラフは，
試作品種数の順調な増加を表しており，
VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，02 年度に減少しているが，これは ROHM
社の 0.6um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また昨年度で 0.35 μ m が修了し，0.18μm への移行が完全に出来ていないことから，試作数が 100 品種程度減少する結果となっている．
図 1. 3. 1（b）に設計されたチップ面積を示す．試作プロセスが微細化すると，集積度が向上することで，見かけ上試作面積が減少するように見える場合がある．そ08VDEC年報01章.indd 20（c）規格化した設計チップ面積
図 1. 3. 1チップ試作数・面積推移

08.8.6 9:59:15 AM

また，図 1. 3. 2 にこれまでに試作に参加した教員数，
大学数の推移およびその累計を示す．また，チップ試作に必要な設計規則などの，試作会社固有の機密情報にアクセスするための「機密保持契約」締結教員数は，オンセミコンダクタが 153 名，ロームの 0.18um プロセスが132 名，ASPLA/STARC 90nm が 55 名となっている．
なお，ローム 0.35um プロセスに対する守秘契約締結教
員数は 207 名であった．

1. 3. 2

平成 19 年度チップ試作概況

平成 18 年度は，表 1. 3. 1 に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第 2 章のチップ試作報告を参照されたい．

表 1. 3. 1

図 1. 3. 2

VDEC チップ試作参加教員数・大学数の推移とその累計

平成 19 年度チップ試作日程● CMOS 1.2um（オンセミコンダクタ：旧 日本モトローラ）

納品・試作完了

平成 18 年度第 2 回

2006/10/ 2

2006/ 1/ 9

2007/ 4/ 2

2007/ 7/17

平成 19 年度第 1 回

2007/ 4/ 2

2007/ 7/ 2

2007/10/ 1

2008/ 1/ 8

平成 19 年度第 2 回

2007/10/ 1

2008/ 1/ 7

2008/ 3/31

2008/ 7/14（予定）

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 18 年度第 3 回

2006/ 8/28

2006/11/27

2007/ 2/26

2007/ 7/17

平成 19 年度第 1 回

2005/11/ 5

2007/ 2/13

2007/ 5/14

2007/ 9/ 7

平成 19 年度第 2 回

2007/ 1/ 9

2007/ 5/ 7

2007/ 6/18

2007/ 9/ 7

平成 19 年度第 3 回

2007/ 2/ 5

2007/ 6/11

2007/ 7/17

2007/11/20

平成 19 年度第 4 回

2007/ 3/12

2007/ 7/10

2007/ 8/20

2007/12/19

平成 19 年度第 5 回

2007/ 4/ 9

2007/ 8/13

2007/ 9/18

2008/ 1/23

平成 19 年度第 6 回

2007/ 5/ 7

2007/ 9/10

2007/10/15

2008/ 2/29

平成 19 年度第 7 回

2007/ 6/11

2007/10/ 9

2007/11/19

2008/ 2/29

平成 19 年度第 8 回

2007/ 7/10

2007/11/12

2007/12/10

2008/ 4/21（予定）平成 19 年度第 9 回

2007/ 8/13

2007/12/ 3

2008/ 1/15

2008/ 5/26（予定）

平 成 19 年 度 第10回

2007/ 9/10

2008/ 1/ 7

2008/ 2/29

2008/ 6/30（予定）

申込開始

申込〆切

設計〆切

チップ納品

2007/ 9/29

2008/ 2/26

試作申込締切設計締切

納品・試作完了

平成 19 年度第 1 回

2006/12/18

2007/ 4/23

2007/ 8/16

平成 19 年度第 2 回

2007/ 3/19

2007/ 7/20

2007/10/19

平成 19 年度第 3 回

2007/ 7/18

2007/10/22

2008/ 1/31

● CMOS 0.35um（ローム）

1-3
21

1

19

年度事業報告設計締切

ＶＤＥＣ事業の紹介と平成

試作申込締切

第 章

試作申込開始● Bipolar（NEC）

第1回● CMOS 90nm（STARC）

試作申込開始08VDEC年報01章.indd 21

08.8.6 9:59:16 AM

1. 3. 3

ルを利用して，平成 8 年度から順次ライブラリ整備事業

ライブラリ整備状況を行ってきている．現状では，VDEC における各プロ

VDEC におけるチップ試作（主にディジタル LSI 試作）
では，設計ライブラリの整備が重要である．VDEC では，セスの試作において，利用可能なライブラリは表 1. 3. 2に示すとおりとなっている．

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー
表 1. 3. 2

VDEC で利用可能なライブラリ

プロセス

名称

作成者

内容

HHS
（NEL）
0.5μm

P2lib

京都大学小野寺研究室

・Synopsys 用論理合成ライブラリ
試作チップの動・VerilogXL 用シミュレーションライブラリ 作検証完了
・CellEnsamble 用配置配線ライブラリ状況

http://www.vdec.u-tokyo.ac.jp/DesignLib/P2lib/NEL05/index.html
EXDlib

九州大学安浦研究室

・Synopsys 用論理合成ライブラリ
試作チップの動・VerilogXL 用シミュレーションライブラリ 作検証完了
・VHDL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ・CellEnsamble 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/DesignLib/Kyushu/NEL05/index.html
1-3

MOT（On Semi） P2lib
1.2μm

22

京都大学 小野寺研究室

・Synopsys 用論理合成ライブラリ
試作チップの動・VerilogXL 用シミュレーションライブラリ 作検証完了
・CellEnsamble 用配置配線ライブラリ

第 章

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/MOT15/rule.html
EXDlib1

東京大学 VDEC

ＶＤＥＣ事業の紹介と平成

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/MOT15/rule.html
日立0.35μm

EXDlib東京大学 VDEC
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT035/rule.html

日立ゲート
アレイ

日立提供

日立から提供のセルを ApolloGAに移植

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT35/rule.html
ROHM0.35μm

EXDlib

年度事業報告19東京大学 VDEC

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html
京大 lib京都大学

小野寺研究室

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html
パスポート
ライブラリ

ローム提供

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

CDROM にて配布
日立0.18μm

京大 lib京都大学

小野寺研究室・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・ApolloII 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT18/rule.html
EXDlib東京大学 VDEC

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT18/rule.html
ローム0.18μm

ローム提供
ライブラリ

ローム提供
・Synopsys 用論理合成ライブラリ
スタンダードセル，IO セ ・VerilogXL 用シミュレーションライブラリ
ル，RAM（セルはすべて ・配置配線用 LEF/DEF ファイルブラックボックス）
CDROM にて配布

08VDEC年報01章.indd 22

08.8.6 9:59:16 AM

1．4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができな

月と 9 月に初心者を対象とした第 1 回の CAD 利用のたい存在である．平成 19 年度には，CAD 利用のためのめの技術セミナーを東京大学 VDEC で実施した．この技術セミナー，社会人のためのリフレッシュセミナー，

技術セミナーでは，Cadence のツールを 3 種・5 日間，

若手教官・学生のためのデザイナーズフォーラム等のセSynopsys ツールを 3 種・3 日間，Agilent のツールを 1

ミナー，フォーラムを企画，実施した．

種・2 日間，東芝ツールを 1 種・3 日間，ASIP Solution【CAD 利用のための技術セミナー】のツールを 1 種・2 日間に加え，VDEC 環境での設計フローに関する講習会を 2 日間行った．各コースに 40 名

CAD 利用のための技術セミナーでは，VDEC で使までの教官・学生の受講があり，各ツールの使用方法や用可能な Cadence，Synopsys，Agilent など CAD ベン

VDEC ライブラリを用いた VLSI 設計フローを修得しダーのそれぞれの CAD ツールの操作方法等を各ツーている．また 3 月には上級者を対象とした CAD 技術セ

ルベンダーから講師を派遣していただき講習を行ってミナーとして Cadence 3 種・6 日間，Synopsys 2 種・3いる．また，VDEC 環境での設計フローに関する講習

日間，Agilent 2 種・3 日間，VDEC 環境での設計フロー

も VDEC スタッフで実施している．平成 19 年度は，8を 2 日間行った（表 1. 4. 1）．

表 1. 4. 1

平成 19 年度 CAD 技術セミナー開催状況

講習項目

開催地

開催時期

Synopsys Chip Synthesis
講習会

東京大学

2007 年
8/8

33

論理合成ツールによる，合成条件，結果の解析，階層設計を行う場合のストラテジなどを学習

Synopsys Star-RCXT 講習会

東京大学

2007 年
8/7

34

配線 RC 抽出の概念の学習とツールの使用方法を学習

Synopsys NanoSim 講習会

東京大学

2007 年
8/8

32

トランジスタレベルの解析ツール NanoSimの使用方
法，パワー解析，タイミング解析等についての学習

Cadence SoC Encounter
講習会

東京大学

2007 年
8/20-2123

自動配置配線ツール SoC Encounte のデザインフ
ローと各フェーズでの機能の習得

Cadence Artist/Composer
講習会

東京大学

2007 年
8/22

41

手書き回路設計および，そのシミュレーション制御
方法の習得

Cadence Virtuoso 講習会

東京大学

2007 年
8/23-2445

Layout Editor の使用方法，Pcell（ParameterizedCell）の概念と作成方法の学習

Agilent RFDE 講習会

名古屋大学

2007 年
9/3-4

13

RF/mixed signal IC 設計プラットフォーム RF
Design Environment の操作を学習

ＶＤＥＣ事業の紹介と平成

VDEC 環境におけるトラン
ジスタレベル設計方法講習会

東京大学

2007 年
9/5-6

46

VDEC 環境で回路設計を進めるための一連のフローを学習する．

19

東芝 MeP 講習会

東京大学

2007 年
8/19-21

5

MeP のプロセッサアーキテクチャ，機能拡張について学習する．

ASIP Solution, ASIP
Meister 講習会

東京大学

2007 年
9/25-267

特定用途向き命令セットプロセッサ開発環境 ASIP
Meister について学習する．

Synopsys, Astro 講習会

東京大学

2008 年
2/25-2618

自動配置配線コアツール Astro のデザインフローと各フェーズでの機能の習得

Cadence SoC Encounter
講習会

東京大学

2008 年
2/27-2814

自動配置配線ツール SoC Encounter のデザインフ
ローと各フェーズでの機能の習得

Cadence Verilog-A 講習会

東京大学

2008 年
3/4-5

13

Verilog-A による回路記述方法，Artist，若しくはコ
マンドラインからのシミュレーションの実行方法の学
習．

Agilent GoldenGate 講習会

東京大学

2008 年
3/11-12

10GoldenGate の基本的な使用法と，能動回路の設計に必要な知識の学習．

Agilent Momentum 講習会

東京大学

2008 年
3/13

9

Momentum の基本的な使用法と，GoldenGate と統合されたモーメンタムの基本操作の実習

Synopsys HSPICE

東京大学

2008 年
3/14

22

回路シミュレータの基本である SPICE シミュレーションの基礎を学習する．

VDEC 環境におけるトラン
ジスタレベル設計方法講習会

東京大学

2008 年
9/24-25

15

VDEC 環境で回路設計を進めるための一連のフローを学習する．

Cadence Skill 講習会

東京大学

2008 年
3/26-27

11

Cadence SKILL 記述言語の入門コース

23

第 章

1

年度事業報告08VDEC年報01章.indd 23

1-4

参加人数 講習内容

08.8.6 9:59:17 AM

これら CAD 技術セミナーへの参加要望は非常に大きこのセミナーは主に社会人を対象として，演習を伴う

く，地方からの参加者も多い．これは CAD 技術セミ

最新の VLSI 設計技術の実践的教育を行うもので，平成

ナーに対する需要が依然として大きなことを表してお10 年度に文部省専門教育課の支援のもとでスタートしり，VDEC はこの状況に対応し，大規模な CAD 技術セ

たが，今年度は（財）電気電子情報振興財団の協力（共催）

ミナー開催の仕組みの整備を行ってきた．また，これまを得，また文部省高等教育局専門教育課，日本電子機械

で春には各地方拠点（北大・東北大・金沢大・東工大・協会（EIAJ），システム LSI 開発支援センター（VSAC），

名大・京大・阪大・広大・九大）で開催していたが，全半導体理工学研究センター（STARC），日本応用物理学

国ユーザの満足度の和が最大になるのではないかと，今会，情報処理学会，電気学会，電子情報通信学会の協賛

年は試験的に春のセミナーも東大で実施した．

をあわせて得ることができ，大変効果的で有意義なセミナーとなった．

平成 19 年度 12 月〜 1 月には平成 18 年度に引き続き，

本年度は VLSI 設計に関する 4 つのコース（コース R

集積回路産業に携わる職業人を対象にリフレッシュ教育：CMOS-RF 集積回路設計と演習（12/5 〜 12/15 実施），

として VLSI 設計に関する最新かつ高度の知識・技術のコース D ：HDL によるディジタル集積回路設計と演習習得を目的として，社会人向けの「VLSI 設計リフレッ（12/18 〜 12/21 実施），コース A ：アナログ集積回路

シュセミナー」を拠点大学教官および企業の第一線の設設計と演習（1/7 〜 1/9 実施），コース S ：最先端 VLSI

計者を講師に招き開催した（表 1. 4. 2）．

設計実例（1/10, 1/11）を開催し，講師として大学・企1-4【社会人のためのリフレッシュセミナー】

第 章

24

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

図 1. 4. 2

08VDEC年報01章.indd 24

平成 19 年度リフレッシュ教育ポスター

08.8.6 9:59:17 AM

業の集積回路研究・教育に携わる教官や研究者 19 名を介を行った．参加者はコース R, A, D, S はそれぞれ 24

招聘し，VLSI 設計に関する講義や最新の CAD ツール

名 ,37 名 ,44 名 ,100 名あり，延べ 205 名となった．

を使用した実習をはじめ，最先端の VLSI 設計技術の紹

1-4

図 1. 4. 3

第 章

25

平成 18 年度リフレッシュ教育会場風景（東大 VDEC セミナー室）

1
リフレッシュセミナー開催状況
参加
人数

開催日

コース R：
CMOS-RF 集積回路設計と演習平成 19 年 12 月 5-15 日
先端知 1F セミナー室24

松岡 俊匡（大阪大学）, ・基礎，分布定数回路
藤島 実（東京大学）
・RF CMOS 回路の基礎
・RF オンウェハ測定・RF オンウェハ測定実習

コース D：HDL によるディジタル集積回路設計と演習

平成 19 年 12 月 18-21 日
先端知 1F セミナー室37

今井 正治（大阪大学）, ・VerilogHDL の文法解説とシミュレー
越智 裕之（広島市立大ション演習学）, 小林 和淑（京都大 ・VerilogHDL による論理合成／シミュ学）,池田誠（東京大学）
レーションと FPGA 実装演習
・ハードウェア記述言語（HDL）による ,ディジタル集積回路設計
・LSI 配置配線設計演習

講師

講習概要

19

コース A：
アナログ集積回路
設計と演習

平成 20 年 1 月 7-9 日
先端知 1F セミナー室44

杉本泰博（中央大学）， ・回路設計，回路シミュレーション
小野寺 秀俊（京都大学）, ・アナログ集積回路の特徴と役割
小谷 光司（東北大学） ・レイアウト設計，検証（DRC，LVS）

コース S ：
最先端 VLSI 設計実
例

平成 20 年 1 月 10, 11 日
先端知 1F セミナー室

100

益子耕一郎（STARC）， ・先端アナログ設計
石原亨（九大）, 井上弘‒ CMOS RF 回路と無線通信用 LSI の士（九大）, 石原 昇（群設計馬大）, 松澤 昭（東京工‒ CMOS アナログ回路設計の基礎 ―だれもが簡単に設計できるようにな
業大学）, 田中 聡（日立る―製作所）, 笠原 博徳（早‒ PLL 設計の基礎
稲田大学）, 本田 晋也（名古屋大学）, 中村 宏 ・先端デジタル設計‒ 高性能低消費電力マルチコアのため（東京大学）, 服部 俊洋の最先端並列化コンパイラ技術（ルネサステクノロジ）,‒ 組込み向けマルチプロセッサ OS 技
佐藤 寿倫（九州大学）,
術‒ アーキテクチャレベルの低消費電力化技術‒ 組み込み用途マイクロプロセッサ
SuperH における高性能低電力技術‒ マイクロプロセッサのディペンダブ
ル技術

08VDEC年報01章.indd 25

年度事業報告講習項目

ＶＤＥＣ事業の紹介と平成

表 1.4.2

08.8.6 9:59:17 AM

【若手教官・学生のためのデザイナーズフォーラム】などでは得ることのできない情報を共有し，大学または研究室の枠を越えて研究者が連携を深めることを目的と学生および若手教官を対象とした VDEC LSI デザイしている．2007 年は，9 月 17 日，18 日に北海道新篠津

ナーフォーラム（VDEC LSI Designers Forum）を開催

村で開催された．昨年に引き続き，Ph.D. 企画セッショしている．VDEC LSI デザイナーフォーラムは，LSI 設ンが企画，実行された．また，
本フォーラム開催にあたっ計者が，互いの研究成果だけではなく，チップ設計で苦て，会場・宿泊設備その他の準備，スタッフの手配等は，労した点，失敗事例と解決策，CAD 業界の裏話，研究幹事大学のご協力により実現されている．平成 19 年度

室に於ける設計環境の構築法など，通常の研究会や学会

は，京都大学の土谷先生に幹事を務めて頂いた．

1-4

第 章

26

1

ＶＤＥＣ事業の紹介と平成
図 1. 4. 3

年度事業報告19

平成 18 年度リフレッシュ教育会場風景（東大 VDEC セミナー室）

表 1.4.3

平成 18 年度デザイナーズフォーラムプログラム

9/17

14:00-14:10

開会の挨拶

14:10-14:40

VDEC の活動紹介

池田 誠（東大）

14:40-15:10

益研での高周波 CMOS 回路設計事例

伊藤 浩之（東工大）

15:10-15:20

休憩 10 分

15:30-17:00

Ph.D 企画セッション「世界で活躍できる LSI 研究者を目指して」

17:00-18:30

チェックイン・風呂

18:30-20:00

夕食・懇親会

20:00-22:00

ポスターセッション

10:00-10:30

ゼロから始めた LSI 設計 〜雨宮研究室の設計事例を通して〜

上野 憲一（北大 雨宮研）

10:30-11:00

埋め込み型検出回路によるプロセッサの電源雑音評価

深澤 光弥 （神戸大 永田研）

11:00-11:30

半導体業界の歩き方

名倉 徹（東大）

11:30-11:4

休憩（10 分）

11:40-12:00

表彰式，閉会の挨拶

9/18

08VDEC年報01章.indd 26

08.8.6 9:59:19 AM

1. 5装置の整備・運用・利用公開
および拠点校の LSI テスターにより評価が行える体制

理するとともに，全国大学教員に対し公開している（一が整っている．さらに，今後新たな品種の試作が可能に部装置は，試験公開中）．表 1.5.1 に装置の一覧と利用公なった場合においても，品種に応じたドーターボードを開の状況を示す．装置は，VLSI 用大型テスターと，そ1 種類準備することで，全国の各大学における LSI テスの他若干のプロセス装置とに大別できる．VDEC 発足

ターに対応可能な体制が整っている．今後，LSI テスト

以来，東京大学工学部各号館へ分散配置されてきたが，法および LSI テスター利用法のセミナーを頻繁に開催す

平成 16 年度末までに「武田先端知ビル」内の 1 階実験ることで一層の利用の促進を図り，試作した LSI の特室ならびに地下スーパークリーンルームに装置の移設が性・性能評価が容易に行える環境の整備に努めたい．試

完了し，これまで以上に有機的な連携をもって利用する

作チップの評価に関しては，発足当初より QFP や BGAことができるようになった．また，平成 16 年度に株式パッケージを実装できるソケットの頒布およびソケット

会社アドバンテストより最新鋭のテスター（T2000）とのピンを標準 2.54mm ピッチに変換する変換ボードを開電子線描画装置（F5112+VD01）とが寄附された． 電

発してきた．WEB 経由の申し込みにより購入すること

子線描画装置の 19 年 4 月 ~20 年 1 月の利用実績は，3ができる．電子線描画装置，集束イオンビーム加工装置

大学・研究機構のスタッフと学生により，合計 999 回のは，限られたスタッフのなかで，できるだけ多く利用機

描画（うちマスク 613 枚，直接描画 386 回）であった．

会を設けたいという思想から，免許を持っている人間か

1-6

昨年度より EB 描画装置は全国公開の準備が整い，同時ら一定期間装置利用法を習得し，試験に合格したのち利27に必要経費の一部を競争的資金等から負担いただく仕組用資格を与える「徒弟免許制度」を考案し，試験運用をみが整備された．さらに本年度より文部科学省「ナノテ行っている．

に対する支援体制を整備しつつある．

1

公開されている装置に関しては，セミナーの受講者に対して利用者資格を認定し，利用は，利用者資格を有す

平成 9 年度より各種治具の標準化に取り組んだ結果，る者もしくはその同伴の場合による利用を原則としてい

VDEC が推奨する標準ピン配置に基づき試作したデジる．必要に応じ，VDEC の職員などが対応することで，タル LSI は，治具をその都度作製することなく，VDEC

利用を認める場合もあるので，個別に相談いただきたい．

表 1.5.1

装置一覧および利用公開状況
装置名

説明

利用公開状況

連絡先

ロジック
LSI テストシステム

ミックスシ
グナル LSI テ
スター : ITS
9000Exa

100MHz/200MHz320 ピンのデジタルピンおよび 4チャネルのアナログピンを有している．VDEC において標準ピン配置で試作したチップを測定するための治具を揃えている

公開中

ITS9000@vdec.
u-tokyo.ac.jp

EB テスター :IDS5000ZX

動作状態におけるチップ表面の電位を観測すること 公開中
で動作・不良解析を行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキン
グ治具を備える
384ピン，1GHzまでのデジタル回路のテストを行える．

IDS5000@vdec.
u-tokyo.ac.jp

LSI テスター：
HP8300384 ピン，1GHz までのデジタル回路のテストを行える．

HP83000@vdec.
u-tokyo.ac.jp

LSI テスター：
ADVANTEST
T2000

256 ピン，512MHz までのデジタル回路のテストを行 試験公開中
える．アナログオプションを整備中．

equipment@vdec.
u-tokyo.ac.jp

回路修正用
FIB: IDSP2X

LSI パターンの設計ミス等による配線ショート，オー 公開中
プンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能

IDSP2X@vdec.
u-tokyo.ac.jp

オートプロー
バ : PM-90-A

ウエハ上での LSI の動作検証を行うためのオートプ
ローバ．上述の LSI テスターとドッキングして使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブカードを備えている

equipment@vdec.
u-tokyo.ac.jp

08VDEC年報01章.indd 27

公開中

希望に応じ利用可能

19

年度事業報告項目

ＶＤＥＣ事業の紹介と平成

クネットワーク」に参加したことで，より多くのユーザー

第 章

VDEC では，発足以来導入されてきた装置を維持管

08.8.6 9:59:20 AM1-6

希望に応じ利用可能．但しVDEC の業務による利用を優先とする

equipment@vdec.
u-tokyo.ac.jp

5 インチウエハを 25K まで冷やした測定が可能

要相談

equipment@vdec.
u-tokyo.ac.jp

マスク描画・ウエハ直描装置 :F5112+VD01

半導体製造用 2.3mm 厚 4,5 インチマスクの描画およびエッチング，2-4 インチ並びに不定形ウエハへの直接描画が可能．性能保障描画寸法 0.1 μ m．

公開中equipment@vdec.
u-tokyo.ac.jp

FIB 装置：SMI9800MSP

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能

試験的に公開中equipment@vdec.
u-tokyo.ac.jp

アナログ・RF
測定装置一式 : HP4156B,
HP4284, etc

DC パラメータ測定，容量測定，ネットワークアナ
ライザ，スペクトラムアナライザ等の測定装置

低雑音マニュ
アルプローバ :Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6 本まで）のほか，50GHz までの測定が可能な高周波プローブ
を 2 本備える

低雑音・温度
制御機構付きセミオートプ
ローバ : Süss
Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウ
エハ温度を− 50 ℃から 200 ℃まで制御可能．プロー
ブカードによる測定．GPIB を介した制御を行うこと
で半自動測定も可能

極低温プロー
バ：長瀬産業
株式会社
電子線描画
システム
汎用 FIB シ
ステム

アナログ・
RF 測定シ
ステム

第 章

28

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

08VDEC年報01章.indd 28

08.8.6 9:59:20 AM

1. 6

VDEC 利用者に関する発表文献リスト[11] K. Ishida, A. Tamtrakarn, H. Ishikuro, M.

1. 研究論文

Takamiya, and T. Sakurai, “An Outside-[1] B.B.M.W. Badalawa and M. Fujishima, “60 GHz

Rail Opamp Design Relaxing Low-Voltage

CMOS pulse generator,” Electronics Letters,

Constraint on Future Scaled Transistors,”

Vol. 43, No. 2, pp. 100-102, 2007

IEICE Transaction on Electronics, E90-C, No. 4,[2] M. Motoyoshi and M. Fujishima, “58.8/39.2 GHz

pp. 786-792, April 2007.

dual-modulus CMOS frequency divider with

[12] Y. Masui, T. Yoshida, M. Sasaki, A. Iwata,

9.2x5.2 um core size,” Electronics Letters, Vol.

“0.6V Supply Complementary Metal Oxide

43, No. 2, pp. 98-100, 2007

Semiconductor Amplifier Using Noise Reduction[3] I.C.H. Lai and M. Fujishima, “Analysis of on-chip

Technique of Autozeroing and Chopper

asymmetric coaxial waveguide structure for

Stabilization,” pp. 2252-2256, Japanese Journal ofchip area reduction,” Japanese Journal ofApplied Physics, Vol. 46, No. 4B, 2007

Applied Physics, Vol. 46, No. 4B, pp. 2261-2264,
2007.

[13] T. Yoshida, N. Ishida, M. Sasaki, A. Iwata,“Low-Voltage, Low-Phase-Noise Ring VoltageControlled Oscillator Using 1/f-Noise Reduction

1-6

on-chip stacked Marchand balun for millimeter-

Techniques,” pp. 2257-2260, Japanese Journal of29

wave applications,” IEICE Electronics Express,
Vol. 4, No. 2, pp. 48-53, 2007

Applied Physics, Vol. 46, No. 4B, 2007.
[14] A. Iwata, T. Yoshida, M. Sasaki, “Low-Voltage
and Low-Noise CMOS Analog Circuits Using

computing emulation system with unitary

Scaled Devices,” pp. 1149-1155, IEICE Trans.

macro-operations,” Japanese Journal of Applied

Electron., Vol. E90-C, No. 6, 2007.

Physics, Vol. 46, No. 4B, pp. 2278-2282, 2007.

[15] T.Choi, T.Sakamoto and Y.Sugimoto, “A Study[6] I.C.H. Lai and M. Fujishima, “An integrated low-

to Realize a 1-V Operational Passibve Σ - Δ

power CMOS up-conversion mixer using new

Modulator by Using a 90nm CMOS Process,”

stacked Marchand baluns,” IEICE TRANS.

IEICE Trans. Electron., Vol. E90-C, No. 6, pp.

ELECTRON, Vol. E90-C, No. 4, pp. 823-828, 2007

1304-1306, June 2007.
[16] T. Iizuka, M. Ikeda, and K. Asada, “Timing-“22-29 GHz ultra-wideband CMOS pulse genera-

Aware Cell Layout De-Compaction for Yield

tor for short-range radar applications,” IEEE

Optimization by Critical Area Minimization,”

Journal of Solid-State Cirsuits, Vol. 42, No. 7, pp.

Very Large Scale Integration（VLSI）Systems,

1464-1471 July 2007

IEEE Transactions, Vol. 15, Issue 6, pp. 716-720,[8] K. Ishibashi, I.C.H. Lai, K Takano, and M.
Fujishima, “A scalable model of shielded capaci-[17] 谷内出悠介 , 池田

誠 , 浅田邦博 , “時分割投射光

tors using mirror image effects,” IEICE Trans.

による実時間高速高精度 3 次元モデル取得のたElectron, Vol. E90-C No. 12 pp. 2237-2244 Dec

めの複数視点システム ,” 映像情報メディア学会 ,2007

Vol. 62, No. 3, pp. 392-397, 2008 年 3 月 .

[9] 染谷隆夫 , 桜井貴康 , 高宮

毅 , “ワイヤ[18] Atsushi Iwashita, Takashi Komuro, Masatoshi

レス電力伝送シート ,” 応用物理 , 第 76 巻 , 第 10 号 ,真 , 関谷Ishikawa, “An Image-Moment Sensor with

pp. 1159-1163, 2007 年 10 月 .

Variable-Length Pipeline Structure,” IEICE[10] K. Onizuka, K. Inagaki, H. Kawaguchi, M.
Takamiya, and T. Sakurai, “Stacked-Chip

08VDEC年報01章.indd 29

Jun. 2007.

19

年度事業報告[7] A. Oncu, B.B.M.W. Badalawa, and M. Fujishima,

1

ＶＤＥＣ事業の紹介と平成[5] Y. Goto and M. Fujishima, “Efficient quantum

第 章[4] I.C.H. Lai, C. Inui and M. Fujishima, “CMOS

Transactions on Electronics, Vol. E90-C, No. 10,
pp. 1876-1883（2007）

Implementation of On-Chip Buck Converter[19] T. Ohzone, T. Sadamoto, T. Morishita, K.

for Distributed Power Supply System in SiPs,”

Komoku, T. Matsuda and H. Iwata, “A CMOS

IEEE Journal of Solid-State Circuits, Vol. 42, No.

Temperature Sensor Circuit,” IEICE Trans.

11, pp. 2404 - 2410, Nov. 2007.

Electron., Vol. E90-C, No. 4, pp. 895-902, April

08.8.6 9:59:20 AM

2007.

Mattausch, Y. Kuroda, H. Noda, K. Dosaka,[20] M. Miyata, Y. Shibata, K. Oguri, “An optimiza-

K. Arimoto, and K.Saito, “Acceleration oftion method focusing on fixed-point arithmetic

DCT Processing with Massive-Parallelin applications for dynamically reconfigurable

Memory-Embedded SIMD Matrix Processor,”

processor,” Systems and Computers in Japan 38

IEICETrans. on Information & Systems, Vol.

（14）
, pp. 20-28,（2007）.

E90-D, No. 8, pp. 1312-1315（2007.8）[21] N. Kanda, K. Konishi, and M. Kuwata-Gonokami,[30] K. Johguchi, H. J. Mattausch, T. Koide and T.

“Terahertz wave polarization rotation with dou-

Hironaka, “4-port unifieddata/instruction cache

ble layered metal grating of complimentary chi-design with distributed crossbar and inter-ral patterns,” Optics Express 15, 11117（2007）

leaved cache-linewords,” IEICE Transactions[22] Myoren H., Kishita N., Taino T., Takada S.,

on Electronics, Vol. E90-C, No. 11, pp. 2157-2160“Minimization of Parasitic Inductances in SFQ（2007.11）

Circuits Using Over- and Under-Ground Planes,”[31] 大窪啓太 , 神戸尚志 , “特定用途向け低ビット複合

IEEE Trans. Appl. Supercond., Vol. 17, pp.

演算回路の一設計法 ,” 情報処理学会論文誌第 48

462-465（2007）.

巻 , 第 5 号 , pp1918-1925, 2007 年 5 月 .

[23] Taino T., Ishii H., Yoshimura S., Otani C.,[32] 中川 , 上津 , 神戸 , “2 次元ジグザグ走査による相関
値計算回路の設計とその評価 ,” 第 21 巻 , 第 1 号 ,Sato H., Shimizu M. H., Takada S., “Terahertz

pp18-27, システム制御情報学会論文誌 , 2008

30

Electromagnetic-waves Detector Using[33] J.Akita, H.Takagi, K.Doumae, A.Kitagawa,Nb-based Superconducting Tunnel Junction

M.Toda, T.Nagasaki, T.Kawashima, “Column-

on LiNbO3 Substrate Absorber,” Physica C,

Parallel Vision Chip Architecture for High-463-465, pp. 1119-1122（2007）.

Resolution Line-of-Sight Detection Including

第 章

Ariyoshi S., Myoren H., Kawase K., Shibuya T.,
1-6

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

19[24] Kenji Ide, Ryusuke Kawahara, Satoshi Shimizu,
Takayuki Hamamoto, “Wide View Imaging

Saccade,” IEICE Trans. on Electronics, Vol.
E90-C, No. 10, pp. 1869-1875, 2007.10.

System Using Eight Random Access Image[34] N. Ishihara, “Vdd Gate Biasing RF CMOS

Sensors,” IEICE trans. on Electron, Vol. E90-C,

Amplifier Design Technique Based on theNo. 10, pp. 1884-1891（2007）.

Effect of Carrier Velocity Saturation,” IEICE[25] 樽木久征 , 大野英 , 小野文枝 , 浜本隆之 , 佐々木朋
詩 , 白井稔人 , 坂井正善 , “環境光の影響を抑制しTrans. Electron., Vol. E90-C, No. 9, pp. 1702-1707,
2007.

た物体検出用イメージセンサ ,” 映像情報メディ[35] Hashimoto, Yamaguchi, Onodera, “Timing

ア学会誌 , Vol. 61, No. 12, pp. 1810-1817（2007）.

Analysis Considering Spatial Power/Ground[26] 池岡宏 , 柏山英輝 , 浜本隆之 , 児玉和也 , “多重Level Variation,” pp. 2661-2668, Vol. E90-A, No.

フォーカス画像を用いたスマートイメージセン

12, IEICE Trans. on Electronics（2007）

サによる距離計測 ,” 映像情報メディア学会誌 ,[36] Muta, Onodera, “Manufacturability-Aware

Vol. 62, No. 3, pp. 384-391（2008）.
[27] M.A. Abedin, Y. Tanaka, A. Ahmadi, T. Koide,
and H.J. Mattausch, “Mixed Digital-Analog

Design of Standard Cells,” pp. 2682-2960, Vol.
E90-A, No. 12, IEICE Trans. on Electronics（2007）

AssociativeMemory Enabling Fully-Parallel[37] Kobayashi, Katsuki, Kotani, Sugihara, Kume,

Nearest Euclidean Distance Search,” Japanese

Onodera, “A 90nm 48 × 48 LUT-Based FPGA

Journal of Applied Physics（JJAP）, Vol. 46, No.

Enhancing Speed and Yield Utilizing Within-Die

4B, pp. 2231-2237,（2007）

Delay Variations,” pp. 1919-1926, Vol. E90-C, No.

[28] M . A . A b e d i n , Y . T a n a k a , A . A h m a d i , S .

10, IEICE Trans. on Electronics（2007）

Sakakibara, T. Koide, and H.J. Mattausch,[38] Kuboki, Tsuchiya, Onodera, “Low-Power Design“Realization ofK-Nearest-Matches Searchof CML Driver for On-Chip Transmission-

Capability in Fully-Parallel Associative

Lines using Impedance-Unmatched Driver,” pp.

Memories,” IEICE Trans. on Fundamentals, Vol.

1274-1281, Vol. E90-C, No. 6, IEICE Trans. on

E90-A, pp. 1240-1243,（2007.5）

Electronics（2007）[29] T . K u m a k i , M . I s h i z a k i , T . K o i d e , H . J .

08VDEC年報01章.indd 30[39] Tsuchiya, Hashimoto, Onodera, “Optimal

08.8.6 9:59:20 AM

Termination of On-Chip Transmission-Lines for

超低消費電力ΔΣモジュレータ ,” 電子情報通信

High-Speed Signaling,” pp. 1267-1273, Vol. E90-C,

学会論文誌 C, Vol. J90-C, No. 10, pp. 662-670, Oct.

No. 6, IEICE Trans. on Electronics（2007）2007.

[40] Katsuki, Kotani, Kobayashi, Onodera, “A 90 nm[49] Y. Namatame, M. Maezawa, M. Moriya, K.

LUT Array for Speed and Yield Enhancement

Usami, T. Kobayashi, and Y. Mizugaki, “Voltage

by Utilizing Within-Die Delay Variations,” pp.

Doubler Cell for Rapid Single Flux Quantum

699-707, Vol. E90-C, No. 4, IEICE Trans. on

Digital-to-Analog Converter,” Japanese Jounral

Electronics（2007）

of Applied Physics, part 2, Vol. 46, No. 18, pp.

[41] N.Okada, M.Kameyama, “Low-Power Multiple-

L430-L432, April, 2007.

Valued Reconfigurable VLSI Using Series-[50] Y. Mizugaki, R. Kashiwa, M. Moriya, K. Usami,

Gating Differential-Pair Circuits,” Journal of

and T. Kobayashi, “Grounding positions ofMultiple-Valued Logic & Soft Computing, Vol.

superconducting layer for effective magnetic

13, pp. 619-631（2007）

isolation in Josephson integrated circuits,”[42] Y. Morita, H. Fujiwara, H. Noguchi, Y. Iguchi,
K. Nii, H. Kawaguchi, and M. Yoshimoto, “Area

Journal of Applied Physics, Vol. 101, No. 11, pp.
114509-1-114509-4, June, 2007.
[51] Y. Mizugaki, Y. Namatame, and M. Maezawa,in Dual-Vdd Scheme and DVS scheme,” IEICE“Design and operation of series array of volt-

Trans. Fundamentals, Vol. E90-A, No. 12, pp.

age doubler cells for rapid-single-flux-quantum

1-6

2695-2702, Dec. 2007.

digital-to-analog converters,” Superconductor

31[43] Y. Morita, H. Fujiwara, H. Noguchi, Y. Iguchi,
K. Nii, H. Kawaguchi, and M. Yoshimoto,

Science and Technology, Vol. 20, No. 11, pp.

1

S315-S317, October, 2007.
[52] Y. Ogasahara, M. Hashimoto, and T. Onoye,

Considering Vth Variation in Future Processes,”“Measurement and Analysis of Inductive

IEICE Trans. Electron., Vol. E90-C, No. 10, pp.

Coupling Noise in 90nm Global Interconnects,”

1949-1956, Oct. 2007.

Vol. 43, No. 3, pp. 718-728, IEEE Journal of SolidState Circuits（2008）.

Hiroyuki Ochi, and Yukihiro Nakamura, “A[53] M. Hashimoto, J. Yamaguchi, T. Sato, andRetargetable Compiler for Cell-Array-Based

H. Onodera, “Timing Analysis Considering

Self-Reconfigurable Architecture,” International

Temporal Supply Voltage Fluctuation,” Vol.

Journal of Computer Science and Network

E91-D, No. 3, pp. 655-660, IEICE Trans. on

Security, Vol. 7, No. 4, pp. 131-139, Apr. 2007.

Information and Systems（2008）.

[45] Shin'ichi Kouyama, Tomonori Izumi, Hiroyuki[54] M. Hashimoto, J. Yamaguchi, and H. Onodera,Ochi, and Yukihiro Nakamura, “A Simulation“Timing Analysis Considering Spatial Power/

Platform for Designing Cell-Array-Based Self-

Ground Level Variation,” Vol. E90-A, No. 12,

Reconfigurable Architecture,” IEICE Trans. on

pp. 2661-2668, IEICE Trans. on Fundamentals

Fundamentals of Electronics, Communications（2007）.

and Computer Sciences, Vol. E90-A, No. 4, pp.
784-791, Apr. 2007.

Tsukiyama, and I. Shirakawa, “Transistor
Sizing of LCD Driver Circuit for Technology

ンドウ手法に基づく高精度ステレオマッチング

Migration,” Vol. E90-A, No. 12, pp. 2712-2717,

プロセッサ ,” 画像電子学会誌 , Vol. 36, No. 3, pp.

IEICE Trans. on Fundamentals（2007）.
[56] Y. Ogasahara, T. Enami, M. Hashimoto, T.

[47] J. Wang, T. Matsuoka, and K. Taniguchi,

Sato, and T. Onoye, “Validation of a Full-Chip“A Switched-Capacitor Programmable Gain

Simulation Model for Supply Noise and Delay

Amplifier Using Dynamic Element Matching,”

Dependence on Average Voltage Drop withIEEJ Transactions on Electrical and Electronic

On-Chip Delay Measurement,” Vol. 54, No. 10,

Engineering, Vol. 2, No. 6, pp. 600-607, Nov. 2007.

pp. 868-872, IEEE Trans. on CAS-II（2007）.

[48] 井田 , 田中 , 松岡 , 谷口 , “生体センシング用途向け

08VDEC年報01章.indd 3119[55] M. Hashimoto, T. Ijichi, S. Takahashi, S.

[46] 宮本 龍介, 劉 載勲, 筒井 弘, 中村 行宏, “可変ウィ210-218, 2007 年 5 月 .

ＶＤＥＣ事業の紹介と平成 年度事業報告“Area Optimization in 6T and 8T SRAM Cells[44] M a s a y u k i H i r o m o t o , S h i n ' i c h i K o u y a m a ,第 章Comparison between 6T and 8T SRAM cells[57] Y. Ogasahara, M. Hashimoto, and T. Onoye,

08.8.6 9:59:20 AM

“Quantitative Prediction of On-Chip Capacitive[65] M. Fukase, H. Takeda, and T. Sato, “Hardware/and Inductive Crosstalk Noise and Tradeoff

Software Co-design of a Secure Ubiquitous

between Wire Cross-Sectional Area andSystem,” LNAI, Springer, Vol. 4456, pp. 385-395,

Inductive Crosstalk Effect,” Vol. E90-A, No. 4,（2007）.

pp. 724-731, IEICE Trans. on Fundamentals（2007）.

[66] T. Ohzone, T. Sadamoto, T. Morishita, K.
K o m o k u , T . M a t s u d a a n d H . I w a t a , “A[58] K. Ohhata, K. Yayama, Y. Shimizu, and K.

CMOS temperature sensor circuit,” IEICE

Yamashita, “A 1-GHz, 56.3-dB SFDR CMOS

Transactions on Electronics, Vol. E90-C, No. 4,

track-and-hold circuit with body-bias control cir-

pp. 895-902, 2007.

cuit,” IEICE Electronics Express, Vol. 4, No. 22,
pp. 701-706.

[67] K. Obata, K. Takagi, and N. Takagi, “A methodof sequential circuit synthesis using one-hot[59] K . N a k a y a m a , M . T a k a t a , T . K a s a i , A .

encoding for single-flux-quantum digital cir-

Kitagawa, J. Akita, “Pulse number control ofcuits,” IEICE Trans. Electron., Vol. E90-C, No.

electrical resistance for multi-level storage

12, pp. 2278-2284, Dec. 2007.

based on phase change,” J. Physics D, Vol. 40,
pp5061-5065（2007）.

[68] Y. Murachi, H. Ishihara, Y. Fukuyama, R.
Yamamoto, M. Miyama, H. Kawaguchi,
Y. Matsuda, and M. Yoshimoto, “A VGA

Kubota, and Tadashi Shibata, “Deep-Trench

30-fps Realtime Optical-Flow Processor Core

32

Vertical Si Photodiodes for Improved Efficiency

f o r M o v i n g P i c t u r e R e c o g n i t i o n ,” I E I C E

第 章[60] Yoshio Mita, Kenichiro Hirose, Masanori
1-6

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

and Crosstalk,” IEEE Journal of Selected Topics

TRANSACTIONS ON ELECTRONICS

on Quantum Electronics, Vol. 13, No. 2, March/（2008.04）.

April（2007.3）.

[69] 冨安 , 岡本 , 西川 , “ネットワーキング向きイベン[61] Wada, Y.; Tsutsui, K.; Nakata, M.; Morita,

ト駆動型チップマルチプロセッサ CUE-v3 の性能

M.; Tokuda, M.; Nagatsuma, K.; Onozato, H.;

予測,” 情報処理学会論文誌, 48巻, SIG13（ACS19）

Kaneko, T.; Edura, T.; Mita, Y.; Koinuma, H.,

号 , pp. 49-57（2007 年 8 月）.

“Novel fabrication technologies of planar nano-[70] K. Hirose, Y. Manzawa, M. Goshima, and S.

gap electrodes for single molecule evaluation,”

Sakai, “Delay-Compensation Flip-Flop withCurrent Applied Physics, v 7, n 4, May 2007, p

In-situ Error Monitoring for Low-Power329-333（2007.05）

and Timing-Error-Tolerant Circuit Design,”[62] Kenichiro Hirose, Fumitaka Shiraishi, andYoshio Mita, “Simultaneous vertical and hori-Japanese Journal of Applied Physics Vol. 47, No.
4 2008zontal as-deposition self-patterning method on[71] H i r o a k i O n o e , K i y o s h i M a t s u m o t o , I s a odeep three-dimensional micro structures applied

Shimoyama, “Three-Dimensional Sequential Self-

to vertically buried inductors,” Journal of

Assembly of Micro-Scale Objects,” Vol. 3, No. 8,

Micromechanics and Microengineering, Vol. 17,

pp. 1383-1389, Small, 2007.

No. 7, pp. S68-S76（2007.07）doi!10.1088/0960-131
7/17/7/S02.

[72] Hiroaki Onoe, Eiji Iwase, Kiyoshi Matsumoto,I s a o S h i m o y a m a , “T h r e e - D i m e n s i o n a l[63] Y.-A. Chapuis, Lingfei Zhou, Yamato Fukuta,

Integration of Heterogeneous Silicon Micro-

Yoshio Mita, and Hiroyuki Fujita, “FPGA-based

Structures by Liftoff and Stamping trans-

decentralized control of arrayed MEMS forfer,” Vol. 17, No. 9, pp. 1818-1827, Journal of

microrobotic application,” IEEE Transactions on

Micromechanics and Microengineering, 2007.

Industrial Electronics, Vol. 54, No. 4, Aug. 2007,[73] Tetsuji Dohi, Isao Shimoyama, “Micro Monitor

p 1926-36（2007.08）

of the Blood,” Vol. 3, No. 11, pp. 27, The Japan[64] K. Nagato, Y. Kojima, K. Kasuya, H. Moritani,

Journal, 2007, Atsushi Takei, Eiji Iwase, Kiyoshi

T. Hamaguchi, M. Nakao, “Local Synthesis of

Matsumoto, Isao Shimoyama, Angle tunable

Tungsten Oxide Nanowires by Currect Heating

liquid wedge prism driven by electrowet-of Designed Micropatterned Wires,” Appl. Phys.

ting, Vol. 16, No. 6, pp. 1537-1542, Journal of

Express 1（2008）014005.

Microelectromechanical Systems, 2007.

08VDEC年報01章.indd 32

08.8.6 9:59:21 AM

[74] Hiroto Tanaka, Kiyoshi Matsumoto and Isao

Extraction Based on Merged Analog/Digital

Shimoyama, “Fabrication of a three-dimensional

Architecture,” J. Signal Processing, Vol. 11, No.

insect-wing model by micromolding of thermo-

4, pp. 317-320, July, 2007.

setting resin with a thin elastmeric mold,” Vol.

[84] H. Tanaka, T. Morie and K. Aihara, “A CMOS

17, pp. 2485-2490, Journal of Micromechanics

Circuit for STDP with a Symmetric Time

Microengineering, 2007.

Window,” Brain-Inspired IT III, International[75] T e t s u o K a n , K i y o s h i M a t s u m o t o , I s a o
Shimoyama, “Piezoresistor-equipped fluores-

Congress Series, Vol. 1301, pp. 152-155, Elsevier,July, 2007.

cence-based cantilever probe for near-field scan-[85] D. Atuti, T. Morie, T. Nakano and K. Nakada,ning,” Vol. 78, No. 8, 083106, Review of Scientific“An Element Circuit for Nonlinear Dynamical

Instruments, 2007.

Systems Using Phase Variables,” Brain-Inspired[76] Daisuke Kosaka, Masaki Fujiwara, Takumi
Danjo, Makoto Nagata, “On-Die Monitoring of

IT III, International Congress Series, Vol. 1301,
pp. 156-159, Elsevier, July, 2007.

Substrate Coupling for Mixed-Signal Circuit[86] 石川 , “高専におけるアナログ LSI 設計教育環境のIsolation,” Japanese Journal of Applied Physics,

構築 ,” pp. 47-50, 有明工業高等専門学校紀要 43 号

Vol. 46, No. 4B, pp. 2244-2251, 2007.04.

（2007）[87] K. Kagawa, S. Sanshiro, T. Sasaki et al., “A

Nagata, “On-Chip Analog Circuit Diagnosis

Low-Voltage PWM CMOS Imager with Small

1-6

i n S y s t e m s - o n - C h i p I n t e g r a t i o n ,” I E I C E

Pixel Size Using an In-Pixel Gate-Common

33

Transactions on Electronics, Vol. E90-C, No. 6,

Comparator,” IEICE Electronics Express, Vol. 4,

pp. 1189-1196, 2007.06.

No. 8, pp. 271-276, Apr. 2007.

1[88] K . K a g a w a , M . S h o u h o , K . H a s h i g u c h i ,“Experimental Verification of Power Supply

M. Nunoshita, and J. Ohta, “Preliminary

Noise Modeling for EMI Analysis through

Demonstration of 1.0 V CMOS Imager with

On-Board and On-Chip Noise Measurements,”

Semi-Pixel-Level ADC Based on Pulse-Width-

IEICE Transactions on Electronics, Vol. E90-C,

Modulation Pixel Readout,” IEICE Trans.

No. 6, pp. 1282-1290, 2007.06.

Electronics, Vol. E90-C, No. 10, 2007-2011, 2007.
[89] K. Kagawa, H. Asazu, M. Nunoshita, and J.

Kazuo Taki, “A Mixed Circuit and System

Ohta, “A vision chip with column-level amplifi-

Level Simulation Technique of Collision-

cation of optical data signals for indoor optical

Resistant RFID Systems,” IEICE Transactions

wireless local area networks,” Optical Review,

on Electronics, Vol. E90-C, No. 6, pp. 1299-1303,

Vol. 15, No. 1, pp. 6-10, 2008.
[90] D. C. Ng, T. Nakagawa, T. Mizuno, T. Tokuda,[80] Koichiro Noguchi, Makoto Nagata, “An On-Chip

M. Nunoshita, H. Tamura, Y. Ishikawa, S.

Multi-Channel Waveform Monitor for Diagnosis

Shiosaka, J. Ohta, “Integrated in vivo neuralo f S y s t e m s - o n - C h i p I n t e g r a t i o n ,” I E E E

imaging and interface CMOS devices! design,

Transactions on VLSI Systems, Vol. 15, No. 10,

packaging, and implementation,” IEEE Sensors

pp. 1101-1110, 2007. 10.

J, 8（1）, 121-130, 2008.

[81] Hirose, Asai, Amemiya, “Pulsed neural net-

[91] T . T o k u d a , K . T a n a k a , M . M a t s u o , K .

works consisting of single-flux-quantum spiking

Kagawa, M. Nunoshita, J. Ohta, “Optical andneurons,” Physica C, Vol. 463-465, pp. 1072-1075,

Electrochemical dual-image CMOS sensor for（2007）.

on-chip biomolecular sensing applications,”[82] Ueno, Hirose, Asai, Amemiya, “CMOS smart

Sensors & Actuators A, .135（2）315-322, 2007.

sensor for monitoring the quality of perish-[92] T. Tokuda, S. Sugitani, M. Taniyama, A. Uehara,

ables,” IEEE journal of solid-state circuits, Vol.

Y. Terasawa, K. Kagawa, M. Nunoshita, Y.

42, No. 4, pp. 798-803,（2007）.

Tano, J. Ohta, “Fabrication and validation of a[83] N. Kato and T. Morie, “Design of a CMOS

multi-chip neural stimulator for in vivo experi-

Pixel Circuit for Coarse Region Segmentation/

ments toward retinal prosthesis,” Jpn. J. Appl.

08VDEC年報01章.indd 33

19

年度事業報告[79] Yohei Fukumizu, Naoki Gochi, Makoto Nagata,

ＶＤＥＣ事業の紹介と平成[78] Koji Ichikawa, Yuki Takahashi, Makoto Nagata,2007.06.

第 章[77] Koichiro Noguchi, Takushi Hashida, Makoto

08.8.6 9:59:21 AM

Phys., 46（4B）, 2792-2798, 2007.

Bootstrap,” pp. 2226-2230, Vol. 46, JJAP（2007）[93] T . T o k u d a , I . K a d o w a k i , . K K a g a w a , M .

[102] Watanabe, Kobayashi, Komiya, Fukushima,

Nunoshita, J. Ohta, “A new imaging scheme for

Tomita, Sugano, Kurino, Tanaka, Tamai,

on-chip DNA spots with optical / potential dual-

Koyanagi, “Evaluation of Platinum-Black

image CMOS sensor in dry situation,” Jpn. J.

（Pt-b）Stimulus Electrobe Array for ElecticalAppl. Phys., 46（4B）, 2806-2810, 2007.

Stimulation to Retinal Cells in Retinal Prosthesis[94] D . C . N g , T . N a k a g a w a , T . T o k u d a , M .

System,” pp. 2785-2791, Vol. 46, JJAP（2007）

Nunoshita, H. Tamura, Y. Ishikawa, S. Shiosaka,[103] Kazuma Ohashi, Tackya Yammouch, Makoto

J. Ohta, “Development of a Fully Integrated

Kimura, Hiroyuki Ito, Kenichi Okada, Kazuhisa

Complementary Metal-Oxide Semiconductor

Itoi, Masakazu Sato, Tatsuya Ito, Ryozo

Image Sensor-based Device for Real-time In

Yamauchi, and Kazuya Masu, “On-Chip Yagi-

vivo Fluorescence Imaging inside the Mouse

Uda Antenna for Horizontal Wireless Signal

Hippocampus,” Jpn. J. Appl. Phys., 46（4B）,

Transmission in Stacked Multi Chip Packaging,”

2811-2819, 2007.

Japanese Journal of Applied Physics, Vol. 46,[95] M a s a s h i K A T O , N o b u y u k i T E R A D A ,No. 4B, pp. 2283-2286, April, 2007.

Hirofumi OHATA, and Eisuke ARAI, “Low-[104] Shiyun Lin, Yosuke Kobayashi, Yasuhiko
Ishikawa, and Kazumi Wada, “Luminescence

CMOS-type Configuration” IEICE TRANS.

Enhancement by Si Ring Resonator Structures

34

ELECTRON., Vol. E91-C, No. 1, pp. 120-121, Jan.

on Silicon on Insulator,” Appl. Phys. Lett., 92,

1[96] Y.Takahashi, T.Sekine, and M.Yokoyama, “A 70[105] S . S U E N A G A , Y . H A Y A K A W A , K .

MHz multiplierless FIR Hilbert transformer in

NAKAJIMA, “Design of a Neural Network

0.35 &#181;m standard CMOS library,” IEICE

Chip for the Burst ID Model with Ability ofTrans. Fundamentals, Vol. E90-A, No. 7, pp.

Burst Firing,” IEICE Trans. Fundamentals, Vol.

1376-1383, July 2007.

E90-A, No. 4, pp. 715-723（2007）

第 章

Power Switched Current Memory Cell with
1-6

2008.

021113-5, 2008.

[106] K. Maezawa, Y. Ohkawa, S. Kishimoto, T.

implementation of a 4 × 4-bit multiplier in a two

Mizutani, M. Takakusaki, H. Nakata, “High-phase drive adiabatic dynamic CMOS logic,”

Power Oscillations in Resonant Tunneling

IEICE Trans. Electron., Vol. E90-C, No. 10, pp.

Diode Pair Oscillator ICs Fabricated with

2002-2006, Oct. 2007.

Metamorphic devices,” Jpn. J. Appl. Phys., Vol.

19[98] H. Yoshizawa and G.C. Temes, “Switched-

年度事業報告ＶＤＥＣ事業の紹介と平成[97] Y.Takahashi, T.Sekine, and M.Yokoyama, “VLSI

46, 2306-2308（2007）

capacitor track-and-hold amplifiers with low[107] W . C h a i v i p a s , A . M a t s u z a w a , “A n a l y s i ssensitivity,” IEEE Transactions on Circuits andand Design of Direct Reference Feed-

Systems I, Vol. 54, No. 1, pp. 193-199, 2007.

Forward Compensation for Fast-Settling All-[99] Yin, Bea, Murugesan, Oogane, Fukushima,

Digital Phase-Locked Loop,” IEICE TRANS.

Tanaka, Miyao, Samukawa, Koyanagi, “NewELECTRON, Vol. E90-C, No. 4, p.793-801, April.

Magnetic Nanodot Memory with FePt

2007.

Nanodots,” pp. 2167-2171, Vol. 46, JJAP（2007）[108] P. C. Oh, A. Matsuzawa, “A Study on Fully[100] F u j i w a r a , S h i r a t o , O w a r i , W a t a n a b e ,Digital Clock Data Recovery Utilizing Time to

Matsuyama, Takahama, Mori, Miyao, Choki,

Digital Converter,” IEICE TRANS. ELECTRON,F u k u s h i m a , T a n a k a , K o y a n a g i , “N o v e lVol. E90-C, No. 6, pp. 1311-1314, June. 2007.

Optical/Electrical Printed Circuit Board with[109] Y. Ikeda, A. Matsuzawa, “Digital Calibration

Polynorbornene Optical Waveguide,” pp.

Method for Binary-Weighted Current-Steering

2395-2400, Vol. 46, JJAP（2007）

D/A-Converters without Calibration ADC,”[101] Sugimura, Sakaguchi, Fukushima, Tanaka,
K o y a n g i , “L o w - P o w e r S p i n - T r a n s f e r

IEICE TRANS. ELECTRON, Vol. E90-C, No. 6,
pp. 1172-1180, June. 2007.

Magnetoresistive Random Access Memory[110] M. Miyahara, A. Matsuzawa, “The Effects

Writing Scheme with Selective Word Lineof Switch Resistances on Pipelined ADC

08VDEC年報01章.indd 34

08.8.6 9:59:21 AM

Performances and the Optimization for the

Scaled Transistors,” IEICE Transactions on

Settling Time,” IEICE TRANS. ELECTRON,

Electronics, Vol. Vol. E90-C, No. 4, pp. 786-792,

Vol. E90-C, No. 6, pp. 1165-1171, June. 2007.

Apr. 2007[111] 吉澤真吾 , 西一斗 , 宮永喜一 , “OFDM 方式コグニ[119] K. Onizuka, K. Inagaki, H. Kawaguchi, M.

ティブ無線における 2 次元動的アーキテクチャを

Takamiya, and T. Sakurai, “Stacked-Chip

持つパイプライン型 FFT プロセッサの設計 ,” 電Implementation of On-Chip Buck Converter

子情報通信学会論文誌 D, Vol. J91-D, No. 3, Mar.

for Distributed Power Supply System in SiPs,”

2008.

IEEE Journal of Solid-State Circuits, Vol. 42, No.

[112] M.A. Abedin, Y. Tanaka, A. Ahmadi, T. Koide,

11, pp. 2404-2410, Nov. 2007

and H.J. Mattausch, “Mixed Digital-Analog[120] Hiroshi Kawaguchi, Danardono Dwi Antono,

Associative Memory Enabling Fully-Parallela n d T a k a y a s u S a k u r a i , “C l o s e d - F o r m

Nearest Euclidean Distance Search,” Japanese

Expressions for Crosstalk Noise and Worst-Case

Journal of Applied Physics（JJAP）, Vol. 46, No.

Delay on Capacitively Coupled Distributed RC

4B, pp. 2231-2237,（2007）

Lines,” IEICE Transactions on Electronics, Vol.

[113] M . A . A b e d i n , Y . T a n a k a , A . A h m a d i , S .

Vol. E90-A, No. 12, pp. 2669-2681, Nov. 2007[121] 尼崎太樹 , 中山英明 , 山口良一 , 松山和憲 , 飯田全“Realization of K-Nearest-Matches Search

広 , 末吉敏則 , “粒度可変構造をもつ再構成論理セ

Capability in Fully-Parallel Associative

ルアーキテクチャ ,” 信学論 , Vol. J90-D, No. 6, pp.

1-6

Memories,” IEICE Trans. on Fundamentals, Vol.

1346-1356, Jun. 2007.

35

E90-A, pp. 1240-1243,（2007.5）[122] K. Niitsu, N. Miura, M. Inoue, Y. Nakagawa, M.
Tago, M. Mizuno T. Sakurai, and T .Kuroda,

Mattausch, Y. Kuroda, H. Noda, K. Dosaka, K.

“Daisy Chain Transmitter for Power Reduction

Arimoto, and K. Saito, “Acceleration of DCT

in Inductive-Coupling CMOS Link,” IEICE

Processing with Massive-Parallel Memory-

Transactions on Electronics, Vol. E90-C, No. 4,

Embedded SIMD Matrix Processor,” IEICE

pp. 829-835, Apr., 2007

Trans. on Information & Systems, Vol. E90-D,
No. 8, pp. 1312-1315（2007.8）[123] K. Niitsu, N. Miura, M. Inoue, Y. Nakagawa, M.
Tago, M. Mizuno H. Ishikuro, and T .Kuroda,“60% Power Reduction in Inductive-Coupling

Hironaka, “4-port unified data/instruction cacheInter-Chip Link by Current-Sensing Technique,”design with distributed crossbar and inter-

JSAP Japanese Journal of Applied Physics, Vol.

leaved cache-line words,” IEICE Transactions

46, No. 4B, pp. 2215-2219, Apr., 2007

on Electronics, Vol. E90-C, No. 11, pp. 2157-2160（2007.11）[124] N. Miura, H. Ishikuro, K. Niitsu, T. Sakurai,
and T .Kuroda, “A 0.14pJ/b Inductive-Coupling[116] Bakhtiar Affendi Rosdi, Atsushi Takahashi.

Transceiver With Digitally-Controlled Precise“L o w A r e a P i p e l i n e d C i r c u i t s b y t h e

Pulse Shaping,” IEEE Journal of Solid-State

Replacement of Registers with Delay Elements,”

Circuits（JSSC）, Vol. 43, No. 1, pp. 285-291, Jan.,IEICE Trans. Fundamentals, Vol. E90-A, No. 12,

2008.

pp. 2736-2742, 2007.

[125] 高田謙 , 早川仁 , 柴田直 , “連想プロセッサアーキ[117] Fayez Robert Saliba, Hiroshi Kawaguchi, andテクチャに基づく逐次データソーティング VLSI”

Takayasu Sakurai, “A Self-Alignment Row-

電子情報通信学会論文誌 C Vol. J90-C, No. 5, pp.

by-Row Variable-VDD Scheme Reducing 90%

417-427.（2007）of Active-Leakage Power in SRAM's,” IEICE[126] Jun Chen and Tadashi Shibata, “A Hardware-Transactions on Electronics, Vol. Vol. E90-C, No.

Implementation-Friendly Pulse-Coupled Neural4, pp. 743-748, Apr. 2007

Network Algorithmfor Analog Image-Feature-[118] K o i c h i I s h i d a , A t i t T a m t r a k a r n , H i r o k i

Generation Circuits,” Japanese Journal of

Ishikuro, Makoto Takamiya, and Takayasu

Applied Physics, Vol. 46, Part 1, No. 4B, pp.

Sakurai, “An Outside-Rail Opamp Design

2271-2277,（2007）

Relaxing Low-Voltage Constraint on Future

08VDEC年報01章.indd 35

19

年度事業報告[115] K. Johguchi, H. J. Mattausch, T. Koide and T.

1

ＶＤＥＣ事業の紹介と平成[114] T . K u m a k i , M . I s h i z a k i , T . K o i d e , H . J .

第 章

Sakakibara, T. Koide, and H.J. Mattausch,[127] Hideo Yamasaki and Tadashi Shibata, “A Real-08.8.6 9:59:21 AM

Time Image-Feature-Extraction and Vector-

Suppressor” IEEE Transactions on Magnetics,

Generation VLSI Employing Arrayed-Shift-

Volume 43, Issue 6, pp. 2370 2372（2007）

Register Architecture,” IEEE Journal on Solid[137]“A 0.8-V Syllabic-Companding Log Domain

State Circuits, Vol. 42, No. 9, pp. 2046-2053,

Filter with 78-dB Dynamic Range in 0.35- μ m

September 2007.

CMOS,” Ippei Akita, Kazuyuki Wada, and[128] 宮部 保雄 , 宮代 具隆 , 北村 聡 , 田邊 昇 , 中條 拓
伯 , 天野 英晴 , “MPI 派生データ型通信支援機構

Yoshiaki Tadokoro, IEICE Trans. Electronics,
Vol. E91-C, No. 1, pp. 87-95, Jan. 2008.

の DIMMnet-2 への実装と評価 ,” 情報処理学会論[138] Toshiro Hiramoto, Toshiharu Nagumo, Tetsu

文誌コンピューティングシステム , Vol. 48, SIG

Ohtou, and Kouki Yokoyama（Invited）, “Device

13, pp. 166-177, Aug. 2007.

Design of Nanoscale MOSFETs Considering[129] 松谷 宏紀 , 鯉渕 道紘 , 天野 英晴 , “Network-on-

the Suppression of Short Channel Effects andChip における Fat H-Tree トポロジに関する研Characteristics Variations,” IEICE Transactions

究 ,” 情報処理学会論文誌コンピューティングシ

on Electronics, Vol. E90-C, No. 4, pp. 836-841,

ステム, Vol. 48, No. SIG 13（ACS19）,pp. 178-191,

April, 2007.

Aug 2007.

[139] K. Shimizu, G. Tsutsui, D. Januar, T. Saraya,[130] Asrulnizam, Matsumoto, “One-Side-Electrode-a n d T . H i r a m o t o , “E x p e r i m e n t a l S t u d y
on Breakdown of Mobility Universality in

CMOS Circuitry,” pp. 417-434, Sensors and<100>-directed（110）-oriented pMOSFETs.”

36

Materials, Vol. 19, No. 7（2007）.

IEEE Transactions on Nanotechnology, Vol. 6,

第 章

Type Fluid-Based Inclinometer Combined with
1-6

1

ＶＤＥＣ事業の紹介と平成年度事業報告19[131] 鈴木隆文 , 小竹直樹 , 満渕邦彦 , 竹内昌治 , “束状微小流路を利用した神経再生型電極の開発 ,” 電気

No. 3, pp. 358-361, May, 2007.
[140] K e n S h i m i z u , G e n T s u t s u i , a n d T o s h i r o

学会論文誌 C, 127（10）, 1544-1548（2007）

Hiramoto, “Experimental Study on Mobility[132] Jun PAN, Yasuaki INOUE and Zheng LIANG,

Universality in（100）Ultra Thin Body nMOS-“An Energy Management Circuit for Self-

FET with SOI Thickness of 5nm,” JapanesePowered Ubiquitous Sensor Modules Using

Journal of Applied Physics, Vol. 46, No. 20, pp.

V i b r a t i o n - B a s e d E n e r g y ,” p p . 2116-2123,

L480-L482, May, 2007.

IEICE TRANS. FUNDAMENTALS, Vol.
E90&#8211;A, No. 10 OCTOBER 2007[141] Kousuke Miyaji and Toshiro Hiraoto, “Control
of full width at half maximum of Coulomb oscil-[133] Pan Jun and Yoshihara Tsutomu, “A Charge

lation in silicon single-hole transistors at room

Pump Circuit Without Overstress in Low-

temperature,” Applied Physics Letters, Vol. 91,

Voltage CMOS Standard Process,” Electron

No. 5, 053509, July, 2007.

Devices and Solid-State Circuits, pp. 501-504,[142] Tetsu Ohtou, Nobuyuki Sugii, and Toshiro

2007. EDSSC 2007. IEEE Conference on, Dec.

Hiramoto, “Impact of Parameter Variations and2007

Random Dopant Fluctuations on Short-Channel[134] Pan Jun and Yoshihara Tsutomu, “A Fast

Fully Depleted SOI MOSFETs With Extremely

Lock Phase-Locked Loop Using a Continuous-Thin BOX,” IEEE Electron Devices Letters, Vol.

Time Phase Frequency Detector,” pp. 393-396,

28, No. 8, pp. 740-742, August, 2007.

Electron Devices and Solid-State Circuits, 2007.

[143] G e n T s u t s u i a n d T o s h i r o H i r a m o t o ,EDSSC 2007. IEEE Conference on, Dec. 2007

“Experimental Study on Mobility in （110）[135] .Shuaiqi WANG, Yasuaki INOUE, “A High--Oriented Ultrathin-Body Silicon-on-Insulator

Speed CMOS Blue-Laser Diode Driver for

n-Type Metal Oxide Semiconductor Field-

Multi-speed HD-DVD System,” Far East Journal

Effect Transistor with Single- and Double-

of Electronics and Communications,” Vol. 1, No.

Gate Operations,” Japanese Journal of Applied

2, pp. 167-187, August, 2007.

P h y s i c s , V o l . 46, N o . 9A , p p . 5686-5690,[136] M . Y a m a g u c h i , S . K o y a , H . T o r i z u k a , S .

September, 2007.

Aoyama, S. Kawahito, “Shielded-Loop-Type[144] T. Hiramoto（Invited）, “Transport in Ultrathin

Onchip Magnetic-Field Probe to Evaluate

SOI MOSFETs and Silicon Nanowire

Radiated Emission From Thin-Film NoiseTransistors,” ECS Transactions, Vol. 11, No.

08VDEC年報01章.indd 36

08.8.6 9:59:21 AM

6, ULSI Process Integration 5, pp. 403-411,
October, 2007.

[2] Kazunori Shimizu, Nozomu Togawa, Takeshi
I k e n a g a , S a t o s h i G o t o , “P o w e r - E f f i c i e n t[145] 平本俊郎 , “FinFET とシリコンナノワイヤトラ

LDPC Code Decoder Architecture,” IEEE

ンジスタ ,” 応用物理学会薄膜・表面物理分科会

International Symposium on Low PowerNews Letter, No. 131, pp. 17-22, 2007 年 12 月．

Electronics and Design（ISLPED 2007）, Aug.

[146] Tetsu Ohtou, Takuya Saraya, and Toshiro

2007.

Hiramoto（Invited）, “Variable Body-Factor[3] Zhenyu Liu, Yang Song, Ming Shao, Shen Li,

SOI MOSFET with Ultrathin Buried Oxide

Lingfeng Li, Satoshi goto, Takeshi Ikenaga,

for Adaptive Threshold Voltage and Leakage“32-Parallel SAD Tree Hardwired Engine

Control,” IEEE Transactions on Electron

for Variable Block Size Motion Estimation in

Devices, Vol. 54, No. 1, pp. 40-46, January, 2008.

HDTV1080p Real-Time Encoding Application,”[147] S e j o o n L e e , K o u s u k e M i y a j i , M a s a h a r u
Kobayashi, and Toshiro Hiramoto, “ExtremelyIEEE Workshop on Signal Processing Systems（SiPS 2007）, Oct. 2007.

high flexibilities of Coulomb blockade and[4] Qin Liu, Seiichiro Hiratsuka, Satoshi Goto,

negative differential conductance oscillations in

T a k e s h i I k e n a g a , “A 41m W V G A @30f p s

room-temperature-operating silicon single hole

Quadtree Video Encoder for Video Surveillancetransistor,” Applied Physics Letters, Vol. 92, No.

Systems,” The 7th International Conference on

7, 073502, February, 2008.

ASIC（ASICON2007）, Oct. 2007.

1-6“A Simultaneous Module Selection, Scheduling,

Contact Electrostatic Micro-Bearing Using

and Allocation Method Considering Operation

Polymer Electret,” pp. 511-514, Proc. IEEE Int.

Chaining with Multi-Functional Units,” IEICE

Conf. MEMS 2008,（2008）.

Transactions on Fundamentals, Vol. E90-A, No.
4, pp. 792-799, Apr. 2007.
[149] Maziar Goudarzi and Tohru Ishihara, “Value-[6] Wu, T., Suzuki, Y., and Kasagi, N., “Electrostatic
Droplet Manipulation Using Electret as a
Voltage Source,” pp. 591-594, Proc. IEEE Int.

dependence of SRAM leakage in deca-nanome-

Conf. MEMS 2008, Tucson, Arizona,（2008）.

ter technologies,” IEICE Electoronics Express,[7] Suzuki, Y., “Micro Energy Technology ResearchVol. 5, No. 1, pp. 23-28, Jan. 2008.
[150] Masatomo Miura and Takahiro Hanyu, “Highly

in Japan,” Invited talk, 2nd Fraunhofer Symp.
Micro Energy Technology, Freiburg（2007）.
[8] Tsutsumino, T., Suzuki, Y., and Kasagi, N.,

Comparator Based on Active-Load Dual-Rail“Electromechanical Modeling of Micro Electret

Operation,” IEICE Trans. Electron., Vol. E90-C,

Generator for Energy Harvesting,” Lyon, pp.

No. 4, pp. 589-594, April 2008.

863-866, Proc. 14th Int. Conf. Solid-State Sensors,[151] Kazuyasu Mizusawa, Naoya Onizawa, andActuators and Microsystems, Vol. 2,（2007）.

Takahiro Hanyu, “Power-Aware Asynchronous[9] I.C.H. Lai, Y. Kambayashi and M. Fujishima,

Peer-to-Peer Duplex Communication System“50GHz Double-Balanced Up-Conversion Mixer

Based on Multiple-Valued One-Phase Signaling,”

Using CMOS 90nm Process,” IEEE International

IEICE Trans. Electron., Vol. E90-C, No. 4, pp.

Symposium on Circuits and Systems, pp.

581-588, April 2008.

2542-2545, 2007

1

19

年度事業報告Reliable Multiple-Valued Current-Mode

37

ＶＤＥＣ事業の紹介と平成[5] Tsurumi, Y., Suzuki, Y., and Kasagi, N., “Non-第 章[148] Tsuyoshi Sadakata and Yusuke Matsunaga,[10] K. Ishibashi, M. Motoyoshi, N, kobayashi and M.

2. 国際会議[1] Zhenyu Liu, Yang Song, Ming Shao, Shen
Li, Lingfeng Li, Shunichi Ishiwata, Masaki

08VDEC年報01章.indd 37

Fujishima, “76GHz CMOS Voltage-Controlled
Oscillator with 7% Frequency Tuning Range,”
2007 Symposium on VLSI Circuits, pp. 176-177,
2007.

Nakagawa, Satoshi Goto, Takeshi Ikenaga, “A[11] Y. Goto, and M. Fujishima, “Through-Only

1.41W H.264/AVC Real-Time Encoder SOC

De-embedding for On-Chip Symmetric Devices,”for HDTV1080P,” 2007 Symposium on VLSI2007 International Conference on Solid State

Circuits, June 2007.

Devices and Materials, pp. 490-491, 2007

08.8.6 9:59:21 AM

[12] K. Takano, M. Motoyoshi and M. Fujishima,“4.8GHz CMOS Frequency Multiplier with[21] D . L e v a c q , M . Y a z i d , H . K a w a g u c h i , M .

Subharmonic Pulse-Injection Locking,” 2007

Takamiya, and T. Sakurai, “Half VDD Clock-IEEE Asian Solid-State Circuits Conference, pp.

Swing Flip-Flop with Reduced Contention for

336-338, 2007.

up to 60% Power Saving in Clock Distribution,”[13] M. Fujishima, “New Architecture for CMOS

33rd European Solid-State Circuits Conference

Millimeter-Wave Transceiver,” 2007 IEEE（ESSCIRC）, Munich, Germany, pp. 190-193, Sep.

International Workshop on Radio-Frequency

2007.

Integration Technology, 2007

第 章

38

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

19[22] D. Levacq, T. Minakawa, M. Takamiya, and[14] C. Inui, I.C.H. Lai, and M. Fujishima, “60GHz

T. Sakurai, “A Wide Range Spatial Frequency

CMOS Current-Reuse Cascade Amplifier,” 2007

Analysis of Intra-Die Variations with 4-mm 4000

Asia-Pacific Microwave Conference, pp. 793-796,

x 1 Transistor Arrays in 90nm CMOS,” IEEE

2007

Custom Integrated Circuits Conference（CICC）,[15] Y. Goto, N. Kobayashi and M. Fujishima,

1-6

Circuits, Kyoto, pp. 124-125, June 2007.

San Jose, USA, pp. 257-560, Sep. 2007.

“On-Chip Rat-Race Balun with Stubs for[23] D. Levacq, M. Takamiya and T. Sakurai,

Matching Arbitrary Terminal Impedances,”“Backgate Bias Accelerator for 10ns-order2007 Asia-Pacific Microwave Conference, pp.

Sleep-to-Active Modes Transition Time,”

1847-1850, 2007

IEEE Asian Solid-State Circuits Conference[16] S . N a k a n o , T . S e k i t a n i , S . T a k a t a n i , M .

（A-SSCC）, Jeju, Korea, pp. 296-299, Nov. 2007.

Takamiya, T. Sakurai and T. Someya, “Printed[24] M. Takamiya, T. Sekitani, Y. Miyamoto, Y.

Plastic Switch Array for the Application to

Noguchi, H. Kawaguchi, T. Someya, andHigh Power Electronics,” Material Research

T. Sakurai, “Wireless Power Transmission

Society（MRS）Spring Meeting. Symposium,

Sheet with Organic FETs and Plastic MEMS

N8.9, San Francisco, USA, April 2007.

Switches,” International Display Workshop[17] T. Someya, T. Sekitani, Y. Noguchi, S. Nakano,S. Takatani, M. Takamiya and T. Sakurai,（IDW）, Sapporo, Japan, pp. 95-98, Dec. 2007.
（Invited）“Printed Organic Transistors for Large-area[25] T. Sekitani, Y. Noguchi, S. Nakano, K. Zaitsu, Y.

Sensors and Actuators,” Material Research

Kato, M. Takamiya, T. Sakurai, and T. Someya,

Society（MRS）Spring Meeting. Symposium,“Communication Sheets Using Printed Organic

O10.6, San Francisco, USA, April 2007.

Nonvolatile Memories,” IEEE International[18] K. Onizuka, M. Takamiya, H. Kawaguchi, and
T. Sakurai, “A Design Methodology of Chip-to-

Electron Devices Meeting（IEDM）, Washington
DC, USA, pp. 221 - 224, Dec. 2007.

Chip Wireless Power Transmission System,”[26] L. Liu, M. Takamiya, T. Sekitani, Y. Noguchi,

IEEE International Conference on IC Design

S. Nakano, K. Zaitsu, T. Kuroda, T. Someya,

and Technology（ICICDT）, Austin, USA, pp.

and T. Sakurai, “A 107pJ/b 100kb/s 0.18um

143-146, May 2007.（Invited）

Capacitive-Coupling Transceiver for Printable[19] M. Takamiya, T. Sekitani, Y. Miyamoto, Y.

Communication Sheet,” IEEE International

Noguchi, H. Kawaguchi, T. Someya, and T.

Solid-State Circuits Conference（ISSCC）, San

Sakurai, “Design for Mixed Circuits of Organic

Francisco, USA, pp. 292-293, Feb. 2008.

FETs and Plastic MEMS Switches for Wireless[27] T. Niiyama, P. Zhe, K. Ishida, M. Murakata,Power Transmission Sheet,” IEEE International

M. Takamiya, and T. Sakurai, “Dependence ofConference on IC Design and Technology

Minimum Operating Voltage（VDDmin）on（ICICDT）, Austin, USA, pp. 168-171, May 2007.

Block Size of 90-nm CMOS Ring Oscillators and（Invited）

Its Implications in Low Power DFM,” IEEE

[20] Y. Nakamura, M. Takamiya, and T. Sakurai,International Symposium on Quality Electronic“An On-Chip Noise Canceller with High Voltage

Design（ISQED）, San Jose, USA, March 2008.

Supply Lines for Nanosecond-Range Power（to be presented）

Supply Noise,” IEEE Symposium on VLSI

08VDEC年報01章.indd 38[28] N.Yoshii, K.Mizutani, Y.Sugimoto, “A Current-

08.8.6 9:59:21 AM

mode ADC with Current Exchanging and[36] Imai, Nanya, “A Design Method for 1-out-of-4

Averaging Capabilities by Switching the

Encoded Low-Power Self-Timed Circuits using

Currents and Calculating Data in the Digital

Standard Cell Libraries,” Proc. ACSD2008,

Domain,” IEEE 2007 Custom Intergrated（2008）（to appear）

Circuits Conference（CICC）, September 2007.

[37] S. Shida, Y. Shibata, K. Oguri, D. A. Buell,[29] K.Umimura, H.Sakurai, Y.Sugimoto, “A CMOS

“Implementation of a Barotropic Operator for

Current-mode DC-DC Converter with Input

Ocean Model Simulation Using a Reconfigurable

and Output Voltage-Independent Stability andMachine,” pp. 589-592, Proc. FPL（2007）.

Frequency Characteristics utilizing a Quadratic[38]“A C o m b i n i n g T e c h n i q u e o f R a t e L a w

Slope Compensation Scheme,” Proceedings

Functions for a Cost-effective Reconfigurableof the 33rd European Solid-State Circuits

Biological Simulator,” pp. 808-811, Proc. FPL

Conference, pp. 178-181, September 2007.

（2007）.

[30] Masahiro Sasaki, Makoto Ikeda, Kunihiro Asada,[39] S. Nino, T. Mori, Y. Ko, Y. Shibata, K. Oguri,“3.5-Gb/s extended frequency range wave-pipe-“F P G A I m p l e m e n t a t i o n o f a S t a t i c a l l yline PRBS Generator in 0.18- μ m CMOS,” Proc.

Reconfigurable Java Environment forof the 14th IEEE International Conference on

Embedded Systems,” pp. 317-320, Proc. FPT,Electronics, Circuits, and Systems（ICECS）, pp.

（2007）.

526-529, Marrakech, Maroc, Dec. 2007.
[31] M a s a h i r o S a s a k i , T a k u r o I n o u e , M a k o t o39with FPGA-based stream processing,” p.261,
Proc. FPGA,（2008）1[41] T. Matsumoto, S. Matsufuji, “Code Generator

VLSI chip,” IEEE Asian Solid-State Circuits

Implementation on FPGA for an Optical ZCZ

Conference（A-SSCC）, pp. 264-267, Jeju, Korea,

Code Using a Sylvester Type Hadamard

Nov. 2007.

Matrix,” Proc. of 2007 International Workshop
on Signal Design and Its Applications in
Communications, pp. 228-232,（2007）．

Layout Synthesis for Yield Enhancement in[42] M.Kuwata-Gonokami, “Enhanced optical activity

Nano-Meter CMOS,” Proc. of IEEE Internationalof quasi two-dimensional metal chiral nanograt-

Conference on Electronics, Circuits andings,” The Seventh Finnish-Japanese Joint

Systems（ICECS）, C4L-F04, pp. 1296 - 1299,

Symposium on Optics in Engineering OIE,

Dec., 2007.

Tampere, Finland（Aug., 2007）“Datapath Delay Distributions for Data/[43] M.Kuwata-Gonokami, “Enhanced polarization

Instruction Against PVT Variations in 90nm

effects on quasi-two-dimensional metal chiral

CMOS,” Proc. of IEEE International Conference

nanogratings,” The 7th Pacific Rim Conference

on Electronics, Circuits and Systems（ICECS）,

On Lasers and Electro-Optics, CLEO/Pacific

A4L-E04, pp. 154 - 157, Dec., 2007.

Rim, Korea（Aug., 2007）

Y. Yachide, M. Ikeda, and K. Asada,[44] Hoshino, Morishima, “Cell Self Assembly of“Triangulation-based calibration method

Intracellular Interface Using Cell Migration.,”based on light-section method using spheres,”BB2.12, 2008 Materials Research Society Spring

Proc. of International Conference on Sensing

Meeting, March 26,（2008）.
Takada S., “Magnetic Shield for SFQ Digital

B a s e d 3- D E n g i n e f o r H i g h - s p e e d 3- D

Circuits using Over- and Under Ground Planes

Measurement Based on Light-Section Method,”

Connecting with Wall Structures,” International

Proc. of IEEE International Conference on

Superconductive Electronics Conference 2007,

Field-Programmable Technology（ICFPT）, pp.

（2007.6.11）Washington, DC, USA

08VDEC年報01章.indd 3919[45] Myoren H., Kishita N., Yoshizawa Y., Taino T.,[35] Y. Yachide, M. Ikeda, and K. Asada, “FPGA-

293-296, Dec., 2007.

ＶＤＥＣ事業の紹介と平成 年度事業報告

CMOS for On-line Thermal Monitoring on

Technology（ICST）, pp. 399-403, Nov., 2007.

第 章

Shibata, K. Oguri, “Retrieving 3-d information

16 Temperature Probe Array using 90nm 1V“Process Variation Aware Comprehensive

[34]

1-6

Ikeda, Kunihiro Asada, “40 frames/sec 16 ×

[32] K. Kurihara, T. Iizuka, M. Ikeda, and K. Asada,[33][40] H. Matsubayashi, S. Nino, T. Aramaki, Y.

[46] H i r o a k i M y o r e n , Y u s u k e M a d a , Y u j i

08.8.6 9:59:21 AM

Matsui, Tohru Taino, and Susumu Takada,

33rd European Solid-State CircuitsConference“S u p e r c o n d u c t i n g N b N N a n o w i r e P h o t o（ESSCIRC2007）,pp. 320-323,（2007.9）

Switches for Generating Single Flux Quantum[54] S . S a k a k i b a r a , M . A . A b e d i n , Y . T a n a k a ,Pulses,” Journal of Physics! Conference Series 97

A. Ahmadi, H. J.Mattausch and T. Koide,（2008）p.012329.

“Associative memory design realizing reference-[47] Toshiyuki Sugita, Kenichi Nakayama, Takayuki

patternrecognition and learning based on

Hamamoto, Kazuya Kodama, “High speed 2D

short/long-term storage concept,” Proceedings

motion detection image sensor with veloc-

ofthe 14th Workshop on Synthesis And System

ity filtering function,” IEEE Int. Image Sensor

Integration of Mixed Informationtechnologies

Workshop, P-19, pp. 109-112（2007）.

（SASIMI2007）, pp. 21-25,（2007.10）[48] Takashi Ikeda, Kazuteru Namba and Hideo[55] M . A . A b e d i n , A . A h m a d i , Y . T a n a k a , S .

Ito, “Soft Error Hardened Latch Scheme for

Sakakibara, T. Koide andH. J. Mattausch,

Enhanced Scan Based Delay Fault Testing,”“Hardware realization of two-stage pattern

Proc. 2007 IEEE Int. Symp. Defect and Fault

matching system usingfully-parallel associative

Tolerance in VLSI Systems, pp. 282-290, Sept.,

memories,” Proceedings of the 14th Workshop

2007.

on SynthesisAnd System Integration of Mixed[49] T. Sato, K. Kikuchi and M. Fukase, “Verifying

Information technologies（SASIMI2007）, pp.

Various Generation of Random Number

40

Sequence on Wave-Pipelined PRNG,” Proc. of
ECTI-CON 2007, Vol. 1, pp. 21-24,（2007）.

Koide and H. J.Mattausch, “A fast differential-

1[50] A. Ahmadi, H.J. Mattausch, M.A. Abedin,

amplifier-based winner-search circuit for fully

T. Koide, Y. Shirakawa, and M.A. Ritonga,

parallelassociative memories,” Proceedings“D e v e l o p i n g a R e l i a b l e L e a r n i n g M o d e lof the 14th Workshop on Synthesis And

for Cognitive ClassificationTasks Using an

SystemIntegration of Mixed Information tech-

Associative Memory,” Proceedings of the 2007

nologies（SASIMI2007）, pp. 38-41,（2007.10）

IEEE Symposium onComputational Intelligence[57] K. Okazaki, K. Awane, K. Yamaoka, T. Koide,

in Image and Signal Processing（CIISP2007）,

H. J. Mattausch, “Performance evaluation of

pp. 214-219,（2007.4）

region-growing image segmentation usingtwo-

第 章

1-6

ＶＤＥＣ事業の紹介と平成 年度事業報告

1932-37,（2007.10）[56] Y. Tanaka, M.A. Abedin, S. Sakakibara, T.

[51] T. Kumaki, T. Koide, H.J. Mattausch, Y.

dimensional image-block scanning,” Proceedings

Kuroda, H. Noda, K.Dosaka, K. Arimoto, andof the 14th Workshop onSynthesis And System

K. Saito, “Efficient vertical/horizontal-space

Integration of Mixed Information technologies

1D-DCTprocessing based on massive-parallel（SASIMI2007）, pp. 69-73,（2007.10）

matrix-processing engine,” Proceedings of[58] T . K u m a k i , M . I s h i z a k i , T . K o i d e , H . J .

the2007 IEEE International Symposium on

Mattausch, Y. Kuroda, H.Noda, K. Dosaka, K.

Circuits and Systems（ISCAS2007）, pp. 525-528,

Arimoto and K. Saito, “An effective parallel（2007.5）

coding architectureutilizing characteristics[52] T. Kumaki, Y. Kono, M. Ishizaki, M. Tagami,of multimedia application,” Proceedings ofT. Koide, H.J.Mattausch, T. Gyohten, H. Noda,

the 14th Workshopon Synthesis And System

Y. Kuroda, K. Dosaka, K. Arimoto and K.

Integration of Mixed Information technologies

Saito, “CAM enhanced super parallel SIMD（SASIMI2007）, pp. 74-80,（2007.10）

processor with high-speed pattern matching-[59] M. Tagami, M. Ishizaki, T. Kumaki, Y. Kono, T.

capability,” Proceedings of IEEE International

Koide, H. J.Mattausch, T. Gyohten, H. Noda, K.

MidWest Symposium on Circuits AndSystems

Dosaka, K. Arimoto and K. Saito, “Acceleration（MWSCAS2007）, pp. 803-806,（2007.8）

ofAdvanced Encryption Standard （AES）[53] K . J o h g u c h i , Y . M u k u d a , S . I z u m i , H . J .

processing on a CAM enhanced super paral-

Mattausch and T. Koide, “A 0.6-Tbps, 16-port

lelSIMD processor,” Proceedings of the 14th

SRAM design with 2-stage-pipeline andmulti-

Workshop on Synthesis And SystemIntegration

stage-sensing scheme,” Proceedings of theof Mixed Information technologies

08VDEC年報01章.indd 40

08.8.6 9:59:21 AM

（SASIMI2007）, pp. 26-31,（2007.10）“A Field-Programmable VLSI Based on an[60] S. Izumi, K. Johguchi, H.J. Mattausch and T.

Asynchronous Bit-Serial Architecture,” IEEE

Koide, “Static-noise-margin analysis of major

Asian Solid-State Circuits Conference（A-SSCC）,

SRAM-cell types including productionvaria-

pp. 380-383（2007）

tions for a 90nm CMOS process,” Proceedings[71] N.Okada, M.Kameyama, “Low-Power Multiple-of the 14th Workshop onSynthesis And System

Valued Reconfigurable VLSI Using Series-

Integration of Mixed Information Technologies

Gating Differential-Pair Circuits,” International（SASIMI2007）, pp. 261-265,（2007.10）

Symposium on Multiple-Valued Logic, CDROM-[61] Joe Hashimoto, Akihiko Eguchi, Makoto Saituji,

No. 25（2007）

Akihisa Yamada, Takashi Kambe, “An Output[72] H.M.Waidyasooriya, M.Hariyama, M.Kameyama,

Probability Computation Circuit Design for“Design of a Multi-Context FPVLSI based on

Real Time Speech Recognition,” Proceeding ofan Asynchronous Bit-Serial Architecture,” Sixth

SASIMI2007, pp49-55, 2007.

IEEE Dallas circuits and systems workshop, pp.

[62] Seigo Masuoka, Hiroyuki Terai, Manabu

59-62（2007）[73] K . K o m o r i y a m a , E . Y o s h i d a , M . Y a s h i k i ,Takashi Kambe, “An Object-Oriented Circuit

H.Tanimoto, “A Very Wideband Fully Balanced

Design Method and Its Evaluation,” Proceeding

Active RC Polyphase Filter Based on CMOS

of SASIMI2007, pp. 337-342, 2007.

Invertwes in 0.18 um CMOS Technology,” 2007

1-6

Symp. on VLSI Circuits, June 2007.

41[63] Sugihara, Kume, Kobayashi, Onodera, “Speed[74] Y. Morita, H. Fujiwara, H. Noguchi, Y. Iguchi,

Critical Paths Utilizing Random Variations forK. Nii, H. Kawaguchi, and M. Yoshimoto,FPGAs,” pp. 257-258, FPGA（2008）“An Area-Conscious Low-Voltage-Oriented[64] Kobayashi, Onodera, “Best Ways to Use Billions

8T-SRAM Design under DVS Environment,”of Devices on a Chip - Error Predictive, Defect2007 Symposium on VLSI Circuits Digest ofTolerant and Error Recovery Designs,” pp.

Technical Papers, pp. 256-257, Kyoto, Japan,

811-812, The 13th Asia and South Pacific Design

June 2007.

Automation Conference（2008）[75] H. Fujiwara, S. Okumura, Y. Iguchi, H. Noguchi,[65] Fukuoka, Tsuchiya, Onodera, “Statistical Gate

Y. Morita, H. Kawaguchi, and M. Yoshimoto,

Delay Model for Multiple Input Switching,”“Quality of a Bit （QoB）! A New Concept

pp. 286 - 291, The 13th Asia and South Pacificin Dependable SRAM,” 9th International

Design Automation Conference（2008）

Symposium on Quality Electronic Design[66] Onodera, Muta, “Regularity-Enhanced Layout（ISQED 2008）, San Jose, California, USA, Marchof Standard Cells,” pp., 2nd IEEE International
Workshop on Design for Manufacturability &Yield（2007）2008.
[76] Y. Sakata, K. Kawakami, H. Kawaguchi, and M.
Yoshimoto, “An elastic pipeline architecture for[67] S u g i h a r a , K u m e , K o b a y a s h i , O n o d e r a ,dynamic voltage scaling and its application to“Estimation of Yield Enhancement by Critical

low-power portable H.264/AVC decoder with

Path Reconfiguration Utilizing Random

embedded frame buffer SRAM,” EUROPEAN

Variations on Deep-submicron FPGAs,” pp. 179 -COMPUTING CONFERENCE, Athens, Greece,

183, SASIMI 2007（2007）[77] H. Noguchi, Y. Iguchi, H. Fujiwara, Y. Morita, K.

pp. 92-93, 2007 Symposium on VLSI Technology

Nii, H. Kawaguchi, and M. Yoshimoto, “A 10T（2007）

Non-Precharge Two-Port SRAM for 74% Power[69] T s u c h i y a , O n o d e r a , “ M e a s u r e m e n t o fReduction in Video Processing,” Proc. IEEE

Interconnect Loss Due to Dummy Fills,”

Computer Society Annual Symposium on VLSI

pp. 241-244, 11th IEEE Workshop on Signal

2007（ISVLSI 2007）, pp. 107-112, Porto Alegre,

Propagation on Interconnects（2007）

Brazil, May 2007.

08VDEC年報01章.indd 41

19

Sept. 2007.

[68] Onodera, “Toward Variability-Aware Design,”[70] M.Hariyama, S.Ishihara, C.C.Wei, M.Kameyama,

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

and Yield Enhancement by Track Swapping on

第 章

Koyama, Kazuhiko Nakahara, Akihisa Yamada,[78] Masayuki Hiromoto, Kentaro Nakahara, Hiroki

08.8.6 9:59:22 AM

Sugano, Yukihiro Nakamura, and Ryusuke

Conference（2008）.

Miyamoto, “A Specialized Processor Suitable[86] K. Hamamoto, H. Fuketa, M. Hashimoto, Y.

for Adaboost-Based Detection With Haar-

Mitsuyama, and T. Onoye, “A Study on Body-

Like Features,” in Proc. of IEEE Computer

Biasing Layout Style Focusing on Area

Society Conference on Computer Vision andEfficiency and Speed,” pp. 233-237, in Proc.

Pattern Recognition（CVPR2007）（Minneapolis,

Workshop on Synthesis and System Integration

Minnesota, USA）
, June 2007.

of Mixed Technologies（2007）.

[79] M a s a y u k i H i r o m o t o , S h i n ' i c h i K o u y a m a ,[87] Y. Ogasahara, M. Hashimoto, and T. Onoye,

Hiroyuki Ochi, and Yukihiro Nakamura, “An“Dynamic Supply Noise Measurement with

Asynchronous Single-Precision Floating-PointAll Digital Gated Oscillator for Evaluating

Divider and its Implementation on FPGA,” inDecoupling Capacitance Effect,” pp. 783-786, in

Proc. of the 14th Workshop on Synthesis And

Proc. Custom Integrated Circuits Conference

System Integration of Mixed Information tech-（2007）.

nologies（SASIMI2007）（Hokkaido, Japan）, pp.
294-301, Oct. 2007.

[88] M. Hashimoto, J. Siriporn, A. Tsuchiya, H.
Zhu, and CK Cheng, “Analytical Eye-Diagram[80] J.Hayashi, H.Yamaguchi, S.Matsuoka, A.Kumada

Model for On-Chip Distortionless Transmission
Lines and Its Application to Design Spacesurface discharge phenomena with high spa-

Exploration,” pp. 869-872, in Proc. Custom

42

tial resolution” Japan-Korea Joint Symposium

Integrated Circuits Conference（2007）.

第 章

and K.Hidaka, “Micro sensor for measuring
1-6

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

on Electrical Discharge and High Voltage
Engineering, 17B-p3, 2007.

[89] Caillard, B. Pellet, C.; Touboul, A.; Mita, Y.;
Fujita, H., “Electrical overstress/electrostatic[81] J. Wang, T. Matsuoka, and K. Taniguchi,

discharges（EOS/ESD）specificities in MEMS

“A Switched-Capacitor Programmable Gain

outline of a protection strategy,” Proceedings

Amplifier Using Dynamic Element Matching,”of the 14th International Symposium on theIEEE International Meeting for Future of

Physical & Failure Analysis of Integrated

Electron Devices, Kansai, Apr. 23-24, 2007,

Circuits IPFA 2007, July 2007, p 107-11

Osaka, Japan, pp. 113-114.

[90] Kenichiro Hirose, Yoshio Mita, and Shuichi[82] Y. Mizugaki, Y. Namatame, and M. Maezawa,

Sakai, “Polarization-Transmissive Thin-Film“A Voltage Doubler Based on the Second-

Solar Cell with Photodiode Nanowires,” IEEE/

Order Operation of a Voltage Multiplier Cell,”LEOS International Conference On Optical

International Superconductive Electronics

MEMS and Their Applications（OMEMS 2007）,

Conference 2007（ISEC 2007）, Washington DC,

August 20-24, Taiwan,（2007.8）.

USA, June 10-14, 2007.

[91] Yohei Hamaguchi, Masanori Kubota, Jean-[83] Y . M i z u g a k i a n d R . K a s h i w a , “M a g n e t i c

Bernard Pourciel and Yoshio Mita, “High-

Shielding Effect of Grounded Superconducting

Aspect-Ratio Vertical Surface Profiler

Niobium Layers,” 8th European Conference

using Sensitive Displacement Detection

on Applied Superconductivity（EUCAS 2007）,

b y O p t o m e c a n i c a l P r o b e ,” i n P r o c .

Brussels, Belgium, September 16-20, 2007.

of IEEE International Conference on[84] S. Abe, M. Hashimoto, and T. Onoye, “Clock

MicroElectroMechanical Systems （MEMS

Skew Evaluation Considering Manufacturing2007）, Tuscon AZ, USA, January 14-17, pp.

Variability in Mesh-Style Clock Distribution,”

884-887（2008.01）.

in Proc. International Symposium on Quality
Electronic Design（2008）.

[92] Hamid Noori, Farhad Mehdipour, Kazuaki
Murakami, Koji Inoue, and Morteza Saheb[85] Y. Ogasahara, M. Hashimoto, and T. Onoye,

Zamani, “An architecture framework for an“Dynamic Supply Noise Measurement Circuit

adaptive extensible processor,” The Journal of

Composed of Standard Cells Suitable for In-Site

Supercomputing, Feb. 2008.

Soc Power Integrity Verification,” pp. 107-108, in[93] Y. Kojima, K. Nagato, K. Kasuya, H. Moritani, M.

Proc. Asia and South Pacific Design Automation

Nakao, “Pinpoint Synthesis of Tungsten Oxide

08VDEC年報01章.indd 42

08.8.6 9:59:22 AM

Nanowires using Heat Controlling Layer,” 22ndo f M O S F E T s ,” P r o c . I E E E I n t . C o n f . o nAmerican Society for Precision Engineering

Microelectronic Test Structures, pp. 153-156,（ASPE）Annual Meeting 2008, pp. 105-108.

2007.

[94] Kinya Tsuda, Murat Gel, Hidehiro Oana,[104] Katsuki Kobayashi and Naofumi Takagi,

Boonchai Techaumnat, Hidetoshi, Kotera,“Design of a Combined Circuit for Multiplicationand Masao Washizu, “VERY HIGH YIELD

and Inversion in GF（2^m）,” Proceedings of

ELECTRO CELL-FUSION BASED ON FIELD

The 14th Workshop on Synthesis And System

CONSTRICTION AT A MICROORIFICE,”（SASIMI-2007）, pp. 15-20, Oct. 15-16, 2007.

microTAS 2007, p1375-1377 ISBN[105] H.Ishihara, M.Miyama, Y.Matsuda, Y.Murachi,

978-0-9798064-0-7（Vol. 2）

Y.Fukuyama, R.Yamamoto, J.Miyakoshi,[95] Murat Gel, Osamu Kurosawa, Hidehiro Oana,

H.kawaguchi, and M.Yoshimoto, “A VGA

Masao Washizu, “Fabrication and Operation of

30-fps Optical-Flow Processor Core Baseda micro orifice array chip with with high elec-

on Pyramidal Lucas and Kanade Algorithm,”

troporation efficiency,” The 11th International

A-SSCC2007（2007）.

Conference on

Miniaturized Systems for[106] M.Miyama, Y.Inoie, T.Kasuga, R.Inada, R.Kawai,
M.Nakao, Y.Matsuda, “A 158 MS/S JPEG 2000

[96] H . O a n a , M . O h u c h i a n d M . W a s h i z u ,CODEC WITH A BIT-PLANE AND PASS“Controlling higher-order structures of giant

PARALLEL EMBEDDED BLOCK CODER,”

1-6

genomic DNA molecules in microfluidic chan-

Picture Coding Symposium 2007（2007）.

43

nel” MicroTAS 2007[107] Nishikawa, Tomiyasu, Okamoto, Sugiyama,
Uchida, Mizuno, Ishii, Iwata, “CUE-v3! Data-

and T. Sato, “Ad-hoc Cipher by a Ubiquitous

Driven Chip Multi-Processor for Ad hoc

Processor,” Proc. of ICESIT2008, pp. 118-121

and Ubiquitous Networking Environment,”（2008）.

P r o c e e d i n g s o f t h e 2007 I n t e r n a t i o n a l[98] M. Fukase, K. Noda, H. Takeda, and T. Sato,

Conference on Parallel and Distributed“Multimedia performance of a ubiquitous pro-

Processing Techniques and Applications, pp.

cessor,” Proc. of ISCIT '07, pp. 1464-1469,（2007）.

630-636（June 2007）.

[99] M . F u k a s e a n d T . S a t o , “ C o m p i l a t i o n[108]“Delay-Compensation Flip-Flops for TimingError Tolerant Circuit Design” K. Hirose,

Cryptography-Embedded Multimedia Mobile

Y. Manzawa, M. Goshima, and S. Sakai

Processor,” Proc. of WMSCI2007, Vol. V, pp.

International Conference on Solid State Devices

245-250,（2007）.

and Materials 2007（SSDM 2007）[100] M. Fukase and T. Sato, “Exploring Design[109] T e t s u j i D o h i , K e n t a K u w a n a , K i y o s h i

and Testing Methods of High-Speed Power

Matsumoto, Isao Shimoyama, “A Standing

Conscious Wave-Pipelines,” Proc of 13th NASA

Micro Coil for A High Resolution MRI,” pp.

Symposium on VLSI Design, pp. 5.1.1-5.1.6,

1313-1315, The 14th International Conference（2007）.

on Solid-State Sensors, Actuators and[101] M. Fukase, H. Takeda and T. Sato, “Hardware
Cryptograph-Embedded Multimedia Mobile
Processor,” Proc. of ECTI-CON 2007, Vol. 2, pp.
1128-1131,（2007）.

Microsystems（Transducers '07）
, 2007, Lyon,
France.
[110] Atsushi Takei, Eiji Iwase, Kiyoshi Matsumoto,I s a o S h i m o y a m a , “T h i n E l e c t r o w e t t i n g[102] M. Fukase and T. Sato, “A Stream Cipher

Contraolled Optical Systems with Pan/Tilt

Engine for Ad-hoc Security,” Proc. of CIS 2007,

and Variable Focus Functions,” pp. 1317-1318,

pp. 902-906,（2007）.

The 14th International Conference on Solid-[103] T. Matsuda, Y. Sugiyama, K. Nohara, K.Morita,
H. Iwata, T. Ohzone, T. Morishita and K.

08VDEC年報01章.indd 43

19

年度事業報告Techniques Specific for a Hardware

1

ＶＤＥＣ事業の紹介と平成[97] M. Fukase, H. Takeda, K. Noda, A. Yokoyama,

第 章

Chemistry and Life Sciences, October, 2007

State Sensors, Actuators and Microsystems（Transducers '07）
, 2007, Lyon, France.

Komoku, “A test structure for analysis of[111] Yasumasa Ichikawa, Tetsuo Kan, Hiroaki

asymmetry and orientation dependence

Onoe, Eiji Iwase, Kiyoshi Matsumoto, Isao

08.8.6 9:59:22 AM

Shimoyama, “Experimental Analysis of Liposme

Expandable Display with Conductive-Polymer-

Water Two Phase Flow in Micro Channel for

Coated Nylon Fabric,” pp. 140-143, The 21st

Localizing Reaction System using Liposome,”

IEEE International Conference on Micro Electro

pp. 934-936, The 11th International Conference

Mechanical Systems（MEMS '08）
, 2008, Tucson,on Miniaturized Systems for Chemistry andArizona, USA.

Life Sciences（?TAS2007）, 2007, Paris, France.
[112] Kenta Kuwana, Kiyoshi Matsumoto, Isao

Kiyoshi Matsumoto, Isao Shimoyama, “Liquid

Shimoyama, “Measurementa of Binding Force

Motor Driven by Electrowetting,” pp. 42-45, The

between a Receptor-coated Cantilever and a

21st IEEE International Conference on Micro

Ligand-coated Surface for Protein Sensor,” pp.

Electro Mechanical Systems（MEMS '08）
, 2008,1095-1097, The 11th International Conference on

Tucson, Arizona, USA.

Miniaturized Systems for Chemistry and Life

1-6

第 章

44

1

ＶＤＥＣ事業の紹介と平成年度事業報告19[119] Atsushi Takei, Nguyen Binh-Khiem, Eiji Iwase,[120] Kazuhiko Takagahara, Yusuke Takei, Eiji

Sciences（?TAS2007）, 2007, Paris, France.

Iwase, Kiyoshi Matsumoto, Isao Shimoyama,[113] Tomoyuki Takahata, Kiyoshi Matsumoto,“Batch Fabrication of Carbon Nanotubes

Isao Shimoyama, “Effect of Slab Deflection

at AFM Probe Tips and AFM Imaging,”

on a Mechano-Optic Modulator,” pp. 46-48,

pp. 713-716, The 21st IEEE International

4th International Conference on Group IV

Conference on Micro Electro MechanicalPhotonics, 2007, 港区 , 東京 .

Systems（MEMS '08）, 2008, Tucson, Arizona,[114] T e t s u j i D o h i , H i r o n a o H a y a s h i , H i r o a k i

USA.

Onoe, Kiyoshi Matsumoto, Isao Shimoyama,[121] Hidetosh Takahashi, Eiji Iwase, Kiyoshi“F a b r i c a t i o n M e t h o d o f S u b - M i c r o m e t e r

Matsumoto, Isao Shimoyama, “Air Flow Senser

Size Planar Gap for the Micro Fabry-Perot

for an Insect-Like Flapping Wing,” pp. 916-919,

Interferometer,” pp. 335-338, The 21st IEEE

The 21st IEEE International Conference on

International Conference on Micro Electro

Micro Electro Mechanical Systems（MEMS '08）,

Mechanical Systems（MEMS '08）
, 2008, Tucson,

2008, Tucson, Arizona, USA.

Arizona, USA.

[122] Hisashi Terae, Nguyen Binh-Khiem, Tomoyuki[115] Eiji Iwase, Hiroaki Onoe, Kiyoshi Matsumoto,

Takahata, Eiji Iwase, Kiyoshi Matsumoto, Isao

Isao Shimoyama, “Hidden Vertical Comb-

Shimoyama, “Tapered Waveguide by Liquid for

Drive Actuator on PDMS Fabricated bya Coupler of Optical Fibers to MEMS Devices,”

Parts-Transfer,” pp. 116-119, The 21st IEEE

pp. 794-797, The 21st IEEE International

International Conference on Micro Electro

Conference on Micro Electro Mechanical

Mechanical Systems（MEMS '08）
, 2008, Tucson,

Systems（MEMS '08）, 2008, Tucson, Arizona,

Arizona, USA.

USA.

[116] A k i h i t o N a k a i , K i y o s h i M a t s u m o t o , I s a o[123] Masato Muraki, Seiichi Takamatsu, Kiyoshi

Shimoyama, “Three Dimensional Arrangement

M a t s u m o t o , I s a o S h i m o y a m a , “O r g a n i cof Sensors using Development,” pp. 832-835, The

Semiconductor Based Strain Sensors for Input

21st IEEE International Conference on Micro

System on Flexible OLEDs,” pp. 904-907, The

Electro Mechanical Systems（MEMS '08）
, 2008,

21st IEEE International Conference on Micro

Tucson, Arizona, USA.

Electro Mechanical Systems（MEMS '08）
, 2008,[117] Tetsuo Kan, Nguyen Binh-Khiem, Kiyoshi

Tucson, Arizona, USA.

M a t s u m o t o , I s a o S h i m o y a m a , “T u n a b l e[124] Yuta Yoshihata, Nguyen Binh-Khiem, Atsushi

SPR Coupler by Flexible Polymer Grating,”

Takei, Eiji Iwase, Kiyoshi Matsumoto, Isao

pp. 774-777, The 21st IEEE International

Shimoyama, “Scanning Micromirror using

Conference on Micro Electro Mechanical

Deformation of a Parylene-Encapsulated

Systems（MEMS '08）
, 2008, Tucson, Arizona,

Liquid Structure,” pp. 770-773, The 21st IEEE

USA.

International Conference on Micro Electro[118] Seiichi Takamatsu, Kiyoshi Matsumoto, Isao
S h i m o y a m a , “M e c h a n i c a l l y F l e x i b l e a n d

08VDEC年報01章.indd 44

Mechanical Systems（MEMS '08）
, 2008, Tucson,
Arizona, USA.

08.8.6 9:59:22 AM

[125][126]“On-Chip Measurements Complementary to

26-30, 2007.

Design Flow for Integrity in SoCs,” Makoto[134] M. Watanabe, N. Yamaguchi, “An acceleration

Nagata, Proc. Design Automation Conference

and optimization method for optical reconfigu-

2007, pp. 400-403, 2007.06.

rations,” International Conference on VLSI“A Low-Power Current-Mode Tranceiver with

Design,” pp. 607-612, 2008.

Simultaneous Data and Clock Transmission[135] N. Yamaguchi, M. Watanabe, “An opticala t 625 M b / s , 3 m W i n 1.5 V f o r M o b i l ereconfiguration system with four-contexts,”

Applications,” Tetsuhiro Ogino, Takefumi

International Conference on VLSI Design, pp.

Yoshikawa, Makoto Nagata, IEEE Asian Solid-

601-606, 2008.

State Circuits Conference 2007（A-SSCC）, #5-5,
pp. 160-163, 2007.11.

[136] M. Watanabe, D. Seto, “Reconfigurations ofa dynamic optically reconfigurable architecture under a constant laser exposure,” IEEE

T.Fujino, “Architecture of Via Programmable

International Conference on Electron Devices

Logic using Exclusive-OR Array（VPEX）forand Solid-State Circuits, pp. 405-408, 2007.

EB Direct Writing,” pp. 261-264, IEEE 2007[137] D . S e t o , M . W a t a n a b e , “R e c o n f i g u r a t i o n

Custom Integrated Circuits Conference（2007）

performance analysis of a dynamic opti-[128] Ogawa, Hirose, Asai, Amemiya, “Threshold-logic

cally reconfigurable gate array architecture,”systems consisting of subthreshold CMOS cir-IEEE International Conference on Field

1-6

cuits,” Proc. of IEEJ International Analog VLSIProgrammable Technology, pp. 265-268, 2007.

45

workshop, pp. 78-83,（2007）.

[138] M . N a k a j i m a , M . W a t a n a b e , “A 62.5 n sholographic reconfiguration for an opti-

reference based on the threshold voltage of acally differential reconfigurable gate array,”

MOSFET,” Abst. of International Conference onIEEE International Conference on Field

Solid State Device and Materials, pp. 486-487,

Programmable Technology, pp. 297-300, 2007 .

（2007）.

[139] M. Watanabe, S. Fukagawa, F. Kobayashi,[130] Ueno, Hirose, Asai, Amemiya, “Floating mil-

“D O R G A h o l o g r a p h i c m e m o r y a r c h i t e c -livolt reference for PTAT current generationture,” IEEE International Conference onin subthreshold MOS LSIs,” Proc. of IEEE

Microelectronics, 2007

International Symposium on Circuits andSystems, pp. 3748-3751,（2007）.
Modulation Circuit for Nonlinear Systems withoverhead dynamic optically reconfigurable
gate array VLSI” IEEE International SOC
Conference, pp. 75-78, 2007.

Self Regulatory Threshold Dynamics,” 15th

[141] M. Watanabe, T. Shiki, F. Kobayashi, “Scaling

IEEE Int. Workshop on Nonlinear Dynamics ofRule of Optically Differential Reconfigurable

Electronic Systems（NDES 2007）, pp. 145-148,

G a t e A r r a y V L S I s ,” I E E E I n t e r n a t i o n a l

Tokushima, Japan, July 23-26, 2007.

Midwest Symposium on Circuits & Systems, pp.

[132] H. Tanaka, T. Morie, and K. Aihara, “Evaluation

128-131, 2007.

of a CMOS Spiking Neural Network Circuit[142] M. Watanabe, T. Shiki, F. Kobayashi, “272 gatewith STDP Function,” 15th IEEE Int. Workshop

count optically differential reconfigurable gate

on Nonlinear Dynamics of Electronic Systems

array VLSI,” International Conference on engi-（NDES 2007）, pp. 313-316, Tokushima, Japan,

neering of reconfigurable systems and algo-

July 23-26, 2007.

rithms, CD-ROM, 2007.

[133] D . A t u t i , N . K a t o , K . N a k a d a , a n d T .

[143] M. Watanabe, “Optimization of reconfigu-

Morie, “CMOS Circuit Implementation ofration speed control bits for an Opticallya Coupled Phase Oscillator System Using

Reconfigurable Gate Array,” International

Pulse Modulation Approach,” 2007 European

Conference on engineering of reconfigurable

Conference on Circuit Theory and Design

systems and algorithms, CD-ROM, 2007.

（ECCTD 2007）, pp. 827-830, Seville, Spain, Aug.

[144] M. Watanabe, F. Kobayashi, “Holographic mem-

08VDEC年報01章.indd 45

19

年度事業報告[131] D. Atuti, T. Morie, and K. Aihara, “A Pulse-[140] M. Watanabe, “A 11, 424 gate-count zero-

1

ＶＤＥＣ事業の紹介と平成[129] Ueno, Hirose, Asai, Amemiya, “CMOS voltage

第 章[127] A.Nakamura, M Kawarasaki, M Yohikawa, and08.8.6 9:59:22 AM

ory reconfigurable VLSI,” IEEE International

Hattori, Nishijima, Fukushima, Tanaka, Miyao,

Symposium on Circuits and Systems, pp.

Koyanagi, “Investigation of FePt Nano-Dots

401-404, 2007.

Fabricated by Self-Assembled Nano-Dot[145] M . W a t a n a b e , F . K o b a y a s h i , “ P o w e r

Deposition Method Using X-ray Photoelectron

Consumption Reduction Method of Dynamic

Spectroscopy,” pp. 1026-1027, SSDM2007

Optically Reconfigurable Gate Array VLSIs,”[156] Akiko Mineyama, Hiroyuki Ito, Takahiro Ishii,

IEEE Symposium on Low-Power and High-

Kenichi Okada, Kazuya Masu, “LVDS-type

Speed Chips, p. 145. 2007.

On-Chip Transmision Line Interconnect with[146] Daijyu Masuda, Yosuke Yamanaka, Akira

Passive Equalizers in 90 nm CMOS Process,”

Yasuda, “Low-jitter Digital PLL with Vernier

IEEE/ACM Asia and South Pacific Design

TDC for Reducing Mismatch Effects,” IEEJ

Automation Conference（University LSI Design

AVLSIWS2007, pp. 136-141, Nov.,（2007）.

Contest）,pp. 97-98, Seoul, Korea, Jan. 2008.

[147] K. Kagawa S. Sanshiro, M. Nunoshita, and J.

[157] Susumu Sadoshima, Satoshi Fukuda, Tackya

Ohta, ISSCC Dig. Tech. Papers, pp. 54-55, 2008.

Yammouch, Hiroyuki Ito, Kenichi Okada,[148] Y . T a k a h a s h i , D . T s u z u k i , T . S e k i n e , a n d

K a z u y a M a s u , “S m a l l - A r e a C M O S R F

M.Yokoyama, “Design of a 16-bit RISC CPU

Distributed Mixer Using Multi-Port Inductors,”
IEEE/ACM Asia and South Pacific Design

CMOS logic,” Proc. IEEE TENCON 2007,

Automation Conference（University LSI Design

46

WeSC-O2.1（CD-ROM）, Oct. 2007.

Contest）,pp. 105-106, Seoul, Korea, Jan. 2008.

第 章

core in a two phase drive adiabatic dynamic
1-6

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

19[149] Y.Takahashi, T.Sekine, and M.Yokoyama, “A[158] Kazuya Masu, “On-Chip Global Interconnect

4-bit multiplier using a two phase drive adiabat-

Using Transmission Line”（Invited）,” Paper 2 ofic dynamic CMOS logic,” Proc. ITC-CSCC 2007,

the Day 1, The 2nd Workshop on Interconnect

Vol. 1, pp. 205-206, July 2007.

Design and Variablity（IDV2007）, Bangalore,[150] H. Yoshizawa and G.C. Temes, “Predictive

India, December, 2007.

Switched-Capacitor Track-and-Hold Amplifier[159] Kazuma Ohashi, Yusaku Ito, Hiroyuki Ito,w i t h I m p r o v e d L i n e a r i t y ,” P r o c . I E E E

Kenichi Okada, Hideki Hatakeyama, Naoyuki

International Symposium on Circuits andOzawa, Masakazu Sato, Takuya Aizawa,

Systems., pp. 233-236, 2007.

Tatsuya Ito, Ryozo Yamauchi, and Kazuya[151] K o d a m a , A m a n o , S u g i m u r a , F u k u s h i m a ,Masu, “A Low-Power Low-Phase-Noise CMOS

Tanaka, Koyanagi, “New Reconfigurable

VCO using RF SiP Technology,” Asia-Pacific

Memory Archtecture for Parallel Image

Microwave Conference（APMC）, pp. 1777-1780,

Processing LSI with Three-Dimensional

Bangkok, Thailand, December 2007.

Structure,” pp. 1064-1065, SSDM2007[160] Satoshi Fukuda, Hiroyuki Ito, Kazuhisa Itoi,[152] Fujiwara, Terada, Shirato, Owari, Watanabe,

Masakazu Sato, Tatsuya Ito, Ryozo Yamauchi,

Matsuyama, Takahama, Mori, Miyao, Choki,

Kenichi Okada, and Kazuya Masu, “A 5.2GHz

Fukushima, Tanaka, Koyanagi, “Passive Optical

CMOS Low Noise Amplifier with High-Q

Alignment with High Accuracy for Low-Loss

Inductors Embedded in Wafer-Level Chip-

Optical Interposer,” pp. 988-989, SSDM2007

Scale Package,” International Workshop on[153] Kikuchi, Yamada, Ali, Liang, Fukushima,

RF Integration Technology（RFIT）, pp. 34-37,

Tanaka, Koyanagi, “Tungsten Through-Si Via（TSV） Technology for Three-Dimensional
LSIs,” pp. 482-483, SSDM2007

Singapore, December 2007.
[161] Hideki Hatakeyama, Kenichi Okada, Kazuma
Ohashi, Yusaku Ito, Naoyuki Ozawa, Masakazu[154] K o m i y a , K o b a y a s h i , K o b a y a s h i , S a t o ,Sato, Takuya Aizawa, Tatsuya Ito, Ryozo

Fukushima, Tomita, Kurino, Tanaka, Tamai,

Yamauchi, and Kazuya Masu, “Wafer-level-

Koyanagi, “Development of Power Supply

packaging inductor with extremely highSystem for Three-Dimensionally Staked Retinal

quality factor and its application to 5.8GHz

Prosthesis Chip,” pp. 658-659, SSDM2007

LC-type voltage controlled oscillator,” Advanced[155] M u r u g e s a n , B e a , Y i n , N o h i r a , I k e n a g a ,Metallization Conference （AMC）, pp. 8-9,

08VDEC年報01章.indd 46

08.8.6 9:59:22 AM

Albany, New York, October, 2007; Advanced

I n s p e c t i o n ,” P r o c e e d i n g s o f t h e 22n d

Metallization Conference, Asian Session

Commemorative International Technical（ADMETA）, pp. 108-109, Tokyo, October, 2007.

Conference on Circuits/Systems, Computers[162] Kazuya Miyashita, Hiroyuki Ito, Kenichi

and Communications, Vol. 1, pp. 183-184（2007）

Okada, and Kazuya Masu, “High Frequency[169] S. CHUN, Y. HAYAKAWA, K. NAKAJIMA,

Characteristics of On-Chip Wirings up to 110“A Hardware Neuro-system for High Speed

GHz,” Advanced Metallization Conference

I n s p e c t i o n ,” P r o c e e d i n g s o f T h e J o i n t（A M C）, p p . 103-104, A l b a n y , N e w Y o r k ,International Conference of 4th InternationalO c t o b e r , 2007; A d v a n c e d M e t a l l i z a t i o n

Symposium on System Construction of Global-

Conference, Asian Session（ADMETA）, pp.

Network-Oriented Information Electronics

106-107, Tokyo, October, 2007.

and Student-Organizing International Mini-[163] Yuka Kobayashi, Kazuma Ohashi, Yusaku
Ito, Hiroyuki Ito, Kenichi Okada, and Kazuya

Conference of Inormation Electronics System,
pp. 338-339（2007）[170] K.Maezawa, I.Soga, S.Kishimoto, T.Mizutani,

High-IRR in a 180 nm CMOS Technology,”

K.Akamatsu, H.Nakada, “A GaAs SOI HEMTInternational Conference on Solid State Devices

fabricated using fluidic self-assembly andand Materials（SSDM）, pp. 268-269, Tukuba,

its application to an RF-switch,” 7th Topical

September, 2007.

Workshop on Heterostructure Microelectronics

1-6（2007）.

47[164] H i r o y u k i I t o , M a k o t o K i m u r a , K e n i c h i[171] N. Kamegai, S. Kishimoto, K. Maezawa, T.

Latency Multi-Drop On-Chip Transmission

Mizutani, H. Andoh, K. Akamatsu, H. Nakata,Line Interconnect with 1.2-mW Two-Way“Ultra-Short Pulse Generators Using Resonant

Transceivers,” IEEE Symposium on VLSI

Tunneling Diodes and Their Integration

Circuits, pp. 136-137, Kyoto, June 2007.

with Antennas on Ceramic Substrates,” 2007[165] Hiroyuki Ito, Junki Seita, Takahiro Ishii,
Hideyuki Sugita, Kenichi Okada, and Kazuya

International Conference on

Solid State

Devices and Materials（2007）.

Masu, “A Low-Latency and High-Power-[172] K. Tanimura, R. Nara, S. Kohara, K Shimizu,

Efficient On-Chip LVDS Transmission

Y. Shi, N. Togawa, M. Yanagisawa, T. Ohtsuki,

Line Interconnect for a RC Interconnect“Scalable Unified Dual-Radix Architecture for

Alternative,” IEEE International Interconnect

Montgomery Multiplication in GF（P）and GF

Technology Conference（IITC）, pp. 193-195, San（2^n）,” IEEE ASP-DAC 2008, Jan. 2008.

Francisco, June 2007.

[173] R. Nara, K. Shimizu, S. Kohara, N. Togawa, M.

[166] Masayuki Hiromoto, Kentaro Nakahara, Hiroki

Yanagisawa, T. Ohtsuki, “An Area-Efficient

Sugano, Yukihiro Nakamura, and Ryusuke

GF（2m）MSD Multiplier based on an MSB

Miyamoto, “A Specialized Processor Suitable

Multiplier for Elliptic Curve LSI,” IEICE ITC-

for Adaboost-Based Detection With Haar-

CSCC 2007, Vol. 1, pp. 36-37, Jul. 2007.

Like Features,” in Proc. of IEEE Computer[174] A. Ohchi, S. Kohara, N. Togawa, M. Yanagisawa,Society Conference on Computer Vision and

T . O h t s u k i , “F l o o r p l a n - a w a r e H i g h - l e v e l

Pattern Recognition（CVPR2007）（Minneapolis,

Synthesis for Distributed/Shared-Register

Minnesota, USA）
, June 2007[175] T a k a s h i M o u e , A k i r a M a t s u z a w a

H.Yotsuyanagi, “Interconnect Open Detection“ΣΔ -Modulator with High Nearby Interferers

by Supply Current Testing under AC Electric

Suppression by Transmission Zeroes,” SASIMI,

Field Application,” pp. 25-29, IEEE International

Sapporo, R1-14, Oct. 2007.

Testing（2007）[176] Win Chaivipas, Takeshi Ito, Takashi Kurashina,
Kenichi Okada, and Akira Matsuzawa “Fine[168] S. CHUN, Y. HAYAKAWA, K. NAKAJIMA,

and Wide Frequency Tuning Digital Controlled“A Hardware Neural Network for External

Oscillators Utilizing Capacitance Position

08VDEC年報01章.indd 47

19

Architectures,” ITC-CSCC 2007, Jul. 2007.

[167] M.Hashizume, Y.Ogata, M.Tojo, M.Ichimiya,Workshop on Current and Defect Based

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

Okada, and Kazuya Masu, “A 8-Gbps Low-

第 章

Masu, “A 0.49-6.50GHz Wideband LC-VCO with

08.8.6 9:59:22 AM

Sensitivity in Distributed Resonators” A-SSCC,
16-1, pp 424-427, korea, jeju, Nov, 2007.

第 章

48

1

[185] Y. Ikegami, Y. Arai, et al., “Evaluation of OKI[177] Kota Tanaka, Yasuhide Kuramochi, Takashi

SOI Technology,” Nuclear Instruments andKurashina, Kenichi Okada, and Akira

Methods in Physics Research Section A, Vol.

Matsuzawa “A 0.026mm2 Capacitance-to-Digital

579（2007）706-711.

Converter for Biotelemetry Applications Using[186] Y. Arai, et al., , “SOI Pixel Developments in

a Charge Redistribution Technique” A-SSCC,

a 0.15 μ m Technology,” 2007 IEEE Nuclear

9-1, pp 244-247, korea, jeju, Nov, 2007.

Science Symposium Conference Record, N20-2,[178] Yusuke Ikeda, Matthias Frey, and Akira

1-6

pp. 2287-pp. 2290, May 2007.

pp. 1040-1046.

Matsuzawa, “A 14-bit 100-MS/s Digitally[187] Y. Ikegami, Y. Arai, et al., “Total Dose Effects

Calibrated Binary-Weighted Current-Steering

on 0.15 μ m FD-SOI CMOS Transistors,” 2007

CMOS DAC without Calibration ADC” A-SSCC,

IEEE Nuclear Science Symposium Conference

13-3, pp 356-359, korea, jeju, Nov, 2007.

Record, N44-6, pp. 2173-2177.

[179] M a s a y a M i y a h a r a , H i r o k i E n d o , A k i r a[188] T. Yamanoi, T. Endo, and H. Toshiyoshi,

Matsuzawa “The Effects of Switch Resistances“A Hybrid-Assembled MEMS Fabry-Perot

on Pipelined ADC Performances and theW a v e l e n g t h T u n a b l e F i l t e r ,” S e n s o r s &Optimization for the Settling Time,” SASIMI,

Actuators（2007）

Sapporo, R1-15, Oct. 2007.

[189] K. Yamashita, W. Sun, B. Charlot, K. Kakushima,
H.Fujita, and H. Toshiyoshi, “Vacuum, tempera-

Akira Matsuzawa, “Dynamic Reconfigurable

ture, and time dependencies of field-emission

Si CMOS VCO Using a Transmission-Linecurrent for RF-MEMS applications” Journal

Resonator with PMOS-Bias and PMOS-

of Microelectronic Engineering Vol. 84, pp.

Crosscouple Topology,” IEEE Asia-Pacific1345-1353（2007）[181] Hong Phuc Ninh, Takashi Moue, Takashi

Fujita, and Hiroshi Toshiyoshi, “A silicon

Kurashina, Kenichi Okada, and Akira

micromachined f-thetha microlens scanner

Matsuzawa, “CMOS Direct Sampling Mixer

array by double-deck device design technique,”Using Switched Capacitor Filter Technique

IEEE Journal of Selected Topics in Quantumfor Software-Defined Radio,” IEEE/ACM Asia

Electronics, Vol. 13, No. 2, March/April 2007, pp.

19South Pacific Design Automation Conference277-282（2007）年度事業報告ＶＤＥＣ事業の紹介と平成[180] Takeshi Ito, Win Chaivipas, Kenichi Okada, andMicrowave Conference（APMC）, pp. 1785-1788,
Bangkok, Thailand, Dec. 2007.

[190] Kazuhiro Takahashi, Ho Nam Kwon, Makoto
Mita, Kunihiko Saruta, Jong-Hyun Lee, Hiroyuki（ASP-DAC）, pp. 103-104, Seoul, Korea, Jan. 2008.

[191] M. Nakada, C. Chong, K. Isamoto, A. Morosawa,[182] Kazuto Nishi, Shingo Yoshizawa, Yoshikazu

H. Fujita and H. Toshiyoshi, “Design and

Miyanaga, “A Study of Dynamic Reconfigurable

Fabrication of Silicon Bulk Micromachined

FFT Processor for OFDM Based Cognitive

Optical Scanner for Medical Endoscope,” inRadio,” IEEE International Symposium on

Proc. 14th Int. Display Workshop, Sapporo

Communications and Information Technologies

Convention Center, Sapporo, Japan（2007）.

（ISCIT）,Oct. 2007.

[192] C. Lo, O.-H. Huttunen, J. Petaja, J. Hast, A.

[183] Shingo Yoshizawa, Yoshikazu Miyanaga, “Use

Maaninen, H. Kopola, H. Fujita, H. Toshiyoshi,

of a Variable Wordlength Technique in an“Novel Printing Processes for MEMS Fabry-

OFDM Receiver to Reduce Energy Dissipation,”

Perot Display Pixel,” in Proc. 14th Int. Display

IEEE International Symposium on Circuits andWorkshop, Sapporo Convention Center,

Systems（ISCAS）, pp. 3175-3178, May 2007.

.
Sapporo, Japan（2007）[184] T a k a y u k i S u g a w a r a , S h i n g o Y o s h i z a w a ,[193] C. Lo, H. Fujita, and H. Toshiyoshi, “MEMS

Yoshikazu Miyanaga, “Dynamic Reconfigurable

Fabry-Perot Pixels,” in Proc. 20th Annnual

Architecture for a Low-Power Despreader in

Meeting of the IEEE/LEOS, Buena Vista Resort

VSF-OFCDM Systems,” IEEE International& Spa, Lake Buena Vista, Florida, US（2007）.

Symposium on Circuits and Systems（ISCAS）,

08VDEC年報01章.indd 48[194] K. Takahashi, K. Suzuki, H. Funaki, K. Itaya,

08.8.6 9:59:22 AM

H. Fujita, and H. Toshiyoshi, “A study on opti-

Perot wavelength tunable filter,” The 14th Int.

cal diffraction characteristics of skewed MEMS

Conf. on Solid-State Sensors, Actuators andpitch tunable gratings,” in Proc. IEEE/LEOS

Microsystems（Transducers ʼ 07）, Lyon, France

Int. Conf. on Optical MEMS and Nanophotonics,（3EK10.P）（2007）.

Hualien, Taiwan, pp. 175-176（2007）.

[202] H . K w o n , A . H i g o , a n d H . T o s h i y o s h i ,[195] A . H i g o , H . F u j i t a , Y . N a k a n o , a n d H .

“C h r o m i u m - G o l d - C h r o m i u m L a y e r e d

Toshiyoshi, “Design and fabrication of pho-

Bidirectional Cantilevers by Electro-static andtonic MEMS waveguide modulators,” in Proc.

Electro-thermal Actuation,” in Proc. 6th Korean

IEEE/LEOS Int. Conf. on Optical MEMS and

MEMS Conf., Jeju（2007）.

Nanophotonics, Hualien, Taiwan, pp. 173-174（2007）.

[203] Kazuhiro Takahashi, Makoto Mita, Hiroyuki
Fujita, Hiroshi Toshiyoshi, “Topological Layer[196] C. Lo, O.-H. Huttunen, J. Petaja, J. Hast, A.

Switch Technique for Monolithically Integrated

Maaninen, H. Kopola, H. Fujita, H. Toshiyoshi,

Electrostatic XYZ-stage,” in Proc. 20th IEEE

“Capability of Realization of Roll-to-Roll Printed

Int. Conf. on Micro Electro Mechanical Systems

MEMS Fabry-Perot Display Pixels,” Proc. 2nd（MEMS 2007）, Jan. 21-25, 2007, Kobe Portopia

Student Conference of Printing Future Days,

Hall and Kobe Portopia Hotel, Japan, pp. 651-654

Technical University of Chemnitz, Germany, pp.

（Poster M33）
（2007）.
1-6[197] H. N. Kwon, M. Nakada, Y. Hirabayashi, A.

Toshiyoshi, Kazuhiro Suzuki, Hideyuki Funaki,

49

Higo, M. Ataka, H. Fujita, and H. Toshiyoshi,

and Kazuhiko Itaya, “Tunable Light Grating“Bi-directionally driven metal cantilevers devel-

integrated with High-voltage Driver IC for

oped for optical actuation,” in Proc. IEEE/LEOS

Image Projection Display,” in Proc. 20th IEEE

Int. Conf. on Optical MEMS and Nanophotonics,

Int. Conf. on Micro Electro Mechanical Systems

Hualien, Taiwan, pp. 49-50（2007）.

（MEMS 2007）, Jan. 21-25, 2007, Kobe Portopia

Ataka, Hiroyuki Fujita and Hiroshi Toshiyoshi,

Hall and Kobe Portopia Hotel, Japan, pp. 147-150（TP28）（2007）.
[205] Masanao Tani, Masahiro Akamatsu, Yoshiaki

space applications,” The 14th Int. Conf. on Solid-

Yasuda, and Hiroyuki Fujita, and Hiroshi

State Sensors, Actuators and Microsystems

Toshiyoshi, “Two-Axis Piezoelectric Tilting（Transducers '07）, Lyon, France（2EC13.P）

Micromirror with a Newly Developed PZT-（2007）.

meandering Actuator,” in Proc. 20th IEEE Int.

[199] Makoto Mita, Manabu Ataka, Tadashi Ishida,Conf. on Micro Electro Mechanical Systems

Hiroyuki Fujita, and Hiroshi Toshiyoshi,（MEMS 2007）, Jan. 21-25, 2007, Kobe Portopia“Frequency transition phenomenon of self-oscil-Hall and Kobe Portopia Hotel, Japan（Poster

lated micro cantilever by changing driving volt-

M35）（2007）.

age,” The 14th Int. Conf. on Solid-State Sensors,[206] H o n a m , K w o n , A k i o H i g o , a n d H i r o s h i

Actuators and Microsystems（Transducers ʼToshiyoshi, “Fabrication of Micro-tips by Lift

07）
, Lyon, France（2EL9.P）（2007）.

Off Process with Contact Shadow Masking,”[200] Kazuhiro Takahashi, Makoto Mita, Hiroyuki

in Proc. 2nd IEEE Int. Conf. on Nano/Micro

Fujita, Hiroshi Toshiyoshi, Kazuhiro Suzuki,

Engineered and Molecular Systems（NEMS

Hideyuki Funaki, and Kazuhiko Itaya,

2007）, Jan .16-19, 2007, Bangkok, Thailand“Integrating high voltage driver circuits with

（Poster 149）
（2007）.

bulk micromachined actuators,” in Proc. 14th

[207] A. Ahmadi, H.J. Mattausch, M.A. Abedin,

Int. Conf. on Solid-State Sensors, Actuators andT. Koide, Y. Shirakawa, and M.A. Ritonga,

Microsystems（Transducers ʼ 07）, Lyon, France,“Developing a Reliable Learning Model forpp. 1329-1332（2EP9.P）（2007）.

Cognitive Classification Tasks Using an[201] Toshio Yamanoi, Takashi Endo, and Hiroshi

Associative Memory,” Proceedings of the 2007

Toshiyoshi, “A hybrid-assembled MEMS Fabry-IEEE Symposium on Computational Intelligence

08VDEC年報01章.indd 49

19

年度事業報告“Highly mobile 2D micro impact actuator for

1

ＶＤＥＣ事業の紹介と平成[198] Makoto Mita, Kazuhiro Takahashi, Manabu

第 章[204] Kazuhiro Takahashi, Hiroyuki Fujita, Hiroshi

19-24（2007）.

08.8.6 9:59:22 AM

in Image and Signal Processing（CIISP2007）,

region-growing image segmentation using two-

pp. 214-219,（2007.4）

dimensional image-block scanning,” Proceedings[208] T. Kumaki, T. Koide, H.J. Mattausch, Y. Kuroda,of the 14th Workshop on Synthesis And System

H. Noda, K. Dosaka, K. Arimoto, and K. Saito,

Integration of Mixed Information technologies“Efficient vertical/horizontal-space 1D-DCT（SASIMI2007）, pp. 69-73,（2007.10）

processing based on massive-parallel matrix-[215] T . K u m a k i , M . I s h i z a k i , T . K o i d e , H . J .

processing engine,” Proceedings of the 2007

Mattausch, Y. Kuroda, H. Noda, K. Dosaka, K.

IEEE International Symposium on Circuits andArimoto and K. Saito, “An effective parallel

Systems（ISCAS2007）, pp. 525-528,（2007.5）

coding architecture utilizing characteristics[209] T. Kumaki, Y. Kono, M. Ishizaki, M. Tagami,of multimedia application,” Proceedings of theT. Koide, H.J. Mattausch, T. Gyohten, H. Noda,

14th Workshop on Synthesis And System

Y. Kuroda, K. Dosaka, K. Arimoto and K.

Integration of Mixed Information technologies

Saito, “CAM enhanced super parallel SIMD（SASIMI2007）, pp. 74-80,（2007.10）

processor with high-speed pattern matching[216] M. Tagami, M. Ishizaki, T. Kumaki, Y. Kono, T.

capability,” Proceedings of IEEE International

Koide, H. J. Mattausch, T. Gyohten, H. Noda, K.

MidWest Symposium on Circuits And Systems

Dosaka, K. Arimoto and K. Saito, “Acceleration（MWSCAS2007）, pp. 803-806,（2007.8）

of Advanced Encryption Standard （AES）[210] K . J o h g u c h i , Y . M u k u d a , S . I z u m i , H . J .

processing on a CAM enhanced super par-50

Mattausch and T. Koide, “A 0.6-Tbps, 16-portallel SIMD processor,” Proceedings of the

SRAM design with 2-stage-pipeline and multi-

14th Workshop on Synthesis And System

stage-sensing scheme,” Proceedings of theIntegration of Mixed Information technologies

33rd European Solid-State Circuits Conference（SASIMI2007）, pp. 26-31,（2007.10）

第 章

1-6

1

ＶＤＥＣ事業の紹介と平成年度事業報告19（ESSCIRC2007）, pp. 320-323,（2007.9）[217] S. Izumi, K. Johguchi, H.J. Mattausch and T.

[211] S . S a k a k i b a r a , M . A . A b e d i n , Y . T a n a k a ,Koide, “Static-noise-margin analysis of major

A. Ahmadi, H. J. Mattausch and T. Koide,

SRAM-cell types including production varia-“Associative memory design realizing reference-

tions for a 90nm CMOS process,” Proceedings

pattern recognition and learning based onof the 14th Workshop on Synthesis And Systemshort/long-term storage concept,” Proceedings

Integration of Mixed Information Technologiesof the 14th Workshop on Synthesis And System（SASIMI2007）, pp. 261-265,（2007.10）

Integration of Mixed Information technologies（SASIMI2007）, pp. 21-25,（2007.10）[218] Yosuke Takahashi, Yukihide Kohira, Atsushi
Takahashi, “A Fast Clock Scheduling for Peak[212] M . A . A b e d i n , A . A h m a d i , Y . T a n a k a , S .

Power Reduction in LSI,” In Proc. ACM Great

Sakakibara, T. Koide and H. J. Mattausch,

Lakes Symposium on VLSI（GLSVLSI'07）, pp.

“Hardware realization of two-stage pattern

582-587, March 13, 2007.

matching system using fully-parallel associative[219] M a k o t o T a k a m i y a , T s u y o s h i S e k i t a n i ,memories,” Proceedings of the 14th Workshop

Yoshio Miyamoto, Yoshiaki Noguchi, Hiroshi

on Synthesis And System Integration of Mixed

Kawaguchi, Takao Someya, and Takayasu

Information technologies（SASIMI2007）, pp.

Sakurai, “Design for Mixed Circuits of Organic

32-37,（2007.10）

FETs and Plastic MEMS Switches for Wireless[213] Y. Tanaka, M.A. Abedin, S. Sakakibara, T.

Power Transmission Sheet,” IEEE International

Koide and H. J. Mattausch, “A fast differential-

Conference on Integrated Circuit Design andamplifier-based winner-search circuit for fully

Technology, pp. 168-171, June 1, 2007

parallel associative memories,” Proceedings of[220] Kohei Onizuka, Makoto Takamiya, Hiroshi

the 14th Workshop on Synthesis And System

Kawaguchi, and Takayasu Sakurai, “A design

Integration of Mixed Information technologies

methodology of chip-to-chip wireless power（SASIMI2007）, pp. 38-41,（2007.10）transmission system,” IEEE International[214] K. Okazaki, K. Awane, K. Yamaoka, T. Koide,
H. J. Mattausch, “Performance evaluation of

08VDEC年報01章.indd 50

Conference on Integrated Circuit Design andTechnology, pp. 143-146, June 1, 2007

08.8.6 9:59:23 AM[221] Y a s u m i N a k a m u r a , M a k o t o T a k a m i y a ,and Takayasu Sakurai, “An On-Chip Noise

Conference（TENCON2007）, WeSC-O2.5, Taipei,
Taiwan, Oct. 2007.

Canceller with High Voltage Supply Lines for[229] Y.Satou, M.Amagasaki, H.Miura, K.Matsuyama,

Nanosecond-Range Power Supply Noise,” IEEE

R.Yamaguchi, M.Iida and T.Sueyoshi, “An

Symposium on VLSI Circuits, pp. 124-125, June

EmbeddedReconfigurable Logic Core based

2007

on Variable Grain Logic Cell Architecture,”[222] D . L e v a c q , M . Y a z i d , H . K a w a g u c h i , M .

Proc. International Conference on Field-

Takamiya, and T. Sakurai, “Half VDD Clock-

Programmable Technology 2007（ICFPT'07）,

Swing Flip-Flop with Reduced Contention for

pp. 241-244, Kitakyushu, Japan, Dec. 2007.

up to 60% Power Saving in Clock Distribution,”[230] A. Kumar, N. Miura and T. Kuroda, “Capacitor-

33rd European Solid-State Circuits Conference

Shunted Transmitter for Power Reduction in（ESSCIRC）, Munich, Germany, pp. 190-193, Sep.

Inductive-Coupling Clock Link,” International

2007

Conference on Solid State Devices and[223] D. Levacq, T. Minakawa, M. Takamiya, and
T. Sakurai, “A Wide Range Spatial Frequency

Materials（SSDM'07）, Extended Abstracts, pp.
1068-1069, Sep. 2007.
[231] Y. Yuxiang, Y. Yoshida, N. Yamagishi andx 1 Transistor Arrays in 90nm CMOS,” IEEE

T. Kuroda, “Chip-to-Chip Power Delivery by

Custom Integrated Circuits Conference（CICC）,

Inductive Coupling with Ripple Cancelling

1-6

San Jose, USA, pp. 257-260, Sep. 2007

Scheme,” International Conference on Solid

51[224] D. Levacq, M. Takamiya, and T. Sakurai,State Devices and Materials （SSDM'07）,

1

Extended Abstracts, pp. 502-503, Sep. 2007.

Sleep-to-Active Modes Transition Time,”[232] V. Kulkarni, M. Muqsith, H. Ishikuro, and T.

IEEE Asian Solid-State Circuits Conference

Kuroda, “A 750Mb/s 12pJ/b 6-to-10GHz Digital（A-SSCC）, Jeju, Korea, pp. 296-299, Nov. 2007

UWB Transmitter,” IEEE Custom Integrated[225] M.Amagasaki, R.Yamaguchi, K.Matsuyama,

Circuits Conference （CICC'07）, Dig. Tech.
Papers, pp. 647-650, Sep. 2007.

Cell Architecture for Reconfigurable Logic[233] Y. Yuxiang, Y. Yoshida, and T. Kuroda, “Non-Cores,” Proc. 17th International Conference on

Contact 10% Efficient 36mW Power Delivery

Field Programmable Logic and Applications

Using On-Chip Inductor in 0.18-um CMOS,”IEEE Asian Solid-State Circuits Conference

Netherlands, Aug. 2007.

（A-SSCC'07）, Dig. Tech. Papers, pp. 115-118,[226] R.Yamaguchi, M.Amagasaki, K.Matsuyama,

Nov. 2007.

M.Iida and T.Sueyoshi, “The Effect of Variable[234] Y. Yoshida, N. Miura, and T. Kuroda, “A 2Gb/s

Grain Logic Cell Functionality on Area,”

Bi-Directional Inter-Chip Data TransceiverProc. 2007 Joint Conference of Electrical andwith Differential Inductors for High Density

Electronics Engineers in Kyusyu, 11-2P-02,

Inductive Channel Array,” IEEE Asian Solid-

Okinawa, Japan, Sep. 2007.

State Circuits Conference（A-SSCC'07）, Dig.

[227] K.Matsuyama, M.Amagasaki, R.Yamaguchi,

Tech. Papers, pp. 127-130, Nov. 2007.

M.Iida and T.Sueyoshi, “An Implementation[235] N . M i u r a , Y . K o h a m a , Y . S u g i m o r i , H .

Technique for Variable Grain Logic Cell to

Ishikuro, T. Sakurai, and T. Kuroda, “AnReduce Delay and Configuration Memories,”

11Gb/s Inductive-Coupling Link with Burst

Proc. 2007 Joint Conference of Electrical andTransmission,” IEEE International Solid-StateElectronics Engineers in Kyusyu, 11-2P-03,

Circuits Conference（ISSCCʼ 08）, Dig. Tech.

Okinawa, Japan, Sep. 2007.

Papers, pp. 298-299, Feb. 2008.

[228] R.Yamaguchi, M.Amagasaki, K.Matsuyama,[236] Liem T. Nguyen, Kiyoto Ito, and Tadashi

M.Iida and T.Sueyoshi, “A Novel Variable Grain

Shibata, “A Compact and Power-Efficient

Logic Cell Architecture with Multifunctionality,”

Implementation of Rank Order Filters Using

Proc. IEEE Region 10 International Technical

Time-Domain Digital Computation Technique,”

08VDEC年報01章.indd 51

19

年度事業報告（ F P L 2 0 0 7 ）, p p . 5 5 0 - 5 5 3 , A m s t e r d a m ,ＶＤＥＣ事業の紹介と平成“Backgate Bias Accelerator for 10ns-order

M.Iida and T.Sueyoshi, “A Variable Grain Logic

第 章

Analysis of Intra-Die Variations with 4-mm 4000

08.8.6 9:59:23 AM

in Extended Abstracts of the 2007 International

2007 IEEE Antennas and Propagation Society

Conference on Solid State Devices andI n t e r n a t i o n a l S y m p o s i u m , p p . 2514-2517,

Materials（SSDM 2007）, pp. 494-495, Tsukuba,

Honolulu, Hawaii, USA, June 10-15, 2007.

Japan, Sep. 18-21, 2007[244] X. Xiao, S. Kubota, and T. Kikkawa, “Tumor[237] T r o n g T u B u i a n d T a d a s h i S h i b a t a , “A

Detection in A Multilayer Breast Structure,”Compact Bell-Shaped Analog Matching Cell

Proc. of 2007 International Symposium on

Module for Digital-Memory-Based Associative

Antennas and Propagation, p.92, Niigata, Japan,

Processors,” in Extended Abstracts of the 2007

August 20-24, 2007.

International Conference on Solid State Devices[245] S. Kubota, X. Xiao, K. Kimoto and T. Kikkawa,a n d M a t e r i a l s （S S D M 2007）, p p . 496-497,“UWB Transmission Characteristics of Bow-

Tsukuba, Japan, Sep. 18-21, 2007.

tie Antennas on Si,” Ext. Abst. of the 2007[238] Y u s u k e N i k i , Y a s u o M a n z a w a , S a t o s h i

International Conference on Solid State Devices

Kametani, and Tadashi Shibata, “A Moving-and Materials, Tsukuba, September 19-21, 2007,

Object-Localization Hardware Algorithm

pp. 498-499.

Employing OR-Amplification of Pixel Activities,”[246] X. Xiao and T. Kikkawa, “UWB Imaging forin Extended Abstracts of the 2007 International

Early Breast Cancer Detection by Confocal
Algorithm,” Ext. Abst. of the 2007 International

Materials（SSDM 2007）, pp. 1062-1063, Tsukuba,

Conference on Solid State Devices and52

Japan, Sep. 18-21, 2007.

Materials, Tsukuba, September 19-21, 2007, pp.

第 章

Conference on Solid State Devices and
1-6

1

ＶＤＥＣ事業の紹介と平成年度事業報告19[239] Hirotsugu Shikano, Kiyoto Ito, Kazuhide Fujita,

976-977.

and Tadashi Shibata, “A Real-Time Learning[247] K. Kimoto, N. Sasaki and T. Kikkawa, “Scaling

Processor Based on K-means Algorithm with

Characteristics of Si On-chip Integrated

Automatic Seeds Generation,” in Proceedings of

Antennas,” Ext. Abst. of the 2007 International

the 2007 International Symposium on System-

Conference on Solid State Devices andon-Chip（SoC 2007）, pp. 7-10, Tampere, Finland,Materials, Tsukuba, September 19-21, 2007, pp.

Nov. 19-21, 2007.

1070-1071.

[240] Kiyoto Ito and Tadashi Shibata, “Mixed-[248] N. Sasaki, M. Fukuda, K. Kimoto and T.

Signal Focal-Plane Image Processor Employing

Kikkawa, “CMOS UWB Transmitter andTime-domain Computation Architecture,”

Receiver with Silicon Integrated Antennas forin Proceedings of the 2007 International

Inter-chip Wireless Interconnection,” Proc. of

Symposium on System-on-Chip（SoC 2007）, pp.

the 2008 IEEE Radio and Wireless Symposium,

23-26, Tampere, Finland, Nov. 19-21, 2007.

Orland Florida, January 22-24, 2008, pp. 795-798.

[241] Kazuhide Fujita, Kiyoto Ito, and Tadashi[249] A.Shimizu, Y.Ishimaru, Y.Ishikawa, S.Fukai, “A

Shibata, “A Feature-Based Optical Flowneuron MOS current mirror with a fully dif-

Processor Architecture Featuring Single-

ferential amplifier,” ITC-CSCC, Vol1, MD1-3,

M o t i o n - V e c t o r / C y c l e G e n e r a t i o n ,” i n

pp27-28, 2007.

P r o c e e d i n g s o f t h e 2007 I n t e r n a t i o n a l[250] Y.Ishimaru, A.shimizu, Y.Ishikawa and S.Fukai,

Symposium on System-on-Chip（SoC 2007）, pp.

“Multi-valued SRAM cell with FG-MOSFETs,”

31-34, Tampere, Finland, Nov. 19-21, 2007.

ITC-CSCC, Vol1, ME1-1, pp. 31-32, 2007.

[242] S. Kubota, X. Xiao, K. Kimoto, and T. Kikkawa,[251] 谷 村 , 奈 良 , 小 原 , 史 , 戸 川 , 柳 澤 , 大 附 ,“UWB Transmission Characteristics of Bow-

“Scalable Unified Dual-Radix Architecture fort i e A n t e n n a s o n S i ,” P r o c . o f 2007 I E E E

Montgomery Multiplication in GF（P）and GF

Antennas and Propagation Society International（2n）,” pp. 697-702, ASP-DAC2008（2008）.

Symposium, pp. 769-772, Honolulu, Hawaii, USA,[252] 史 , 中 山 , 戸 川 , 柳 澤 , 大 附 , “A Network

June 10-15, 2007.
[243] K. Kimoto, N. Sasaki, M. Nitta, and T. Kikkawa,“Inter-chip Transmission Characteristics of
Si On-chip Integrated Antennas,” Proc. of

08VDEC年報01章.indd 52

Processor Synthesis System for Task-Chaining
Network Applications,” pp369-374, SASIMI2007（2007）.
[253] 史 , 戸 川 , 柳 澤 , 大 附 , “Design for Secure

08.8.6 9:59:23 AM

Test -- A Case Study on Pipelined Advanced[261] Kazuya Tanigawa, Ryuji Hada, Tetsuo Hironaka

Encryption Standard,” pp. 149-152, ISCAS2007

and Akira Kojima, “A Reconfigurable Processor（2007）.

' P A R S ' a n d i t s C o m p i l e r ' ,” I n t e r n a t i o n a l[254] 史 , 戸 川 , 柳 澤 , 大 附 , “GECOM Test Data

Workshop on Innovative Archi-tecture

Compression Combined with All Unknown

for Future Generation High-Performance

Response Masking,” pp. 577-582, ASP-DAC2008

Processors and Systems（IWIA'07）, pp. 91-100,（2008）.

2007.

[255] Hiroki Matsutani, Michihiro Koibuchi, Daihan[262] T e t s u y a Z u y a m a , K a z u y a T a n i g a w a ,Wang, Hideharu Amano, “Run-Time Power

Tetsuo Hironaka, “Development of DS-HIE

Gating of On-Chip Routers Using Look-Ahead

Architecture,” Proceedings of the ITC-CSCC

Routing,” Proc. of the 13th Asia and South

2007, Vol. 1, pp. 47-48, 2007

Pacific Design Automation Conference（ASPDAC'08）, pp. 55-60, Jan 2008.

[263] Asrulnizam, Matsumoto, “Low voltage chargebalanced capacitance-voltage conversion cir-[256] Hiroki Matsutani, Michihiro Koibuchi, Hideharu

cuit for one-side-electrode-type fluid-based

A m a n o , “T i g h t l y - C o u p l e d M u l t i - L a y e r

inclination sensor,” Proc. of International

Topologies for 3-D NoCs,” Proc. of the 36th

Semiconductor Device Research SymposiumInternational Conference on Parallel Processing

2007, WP9-04-04, December 12, 20071-6[257] Hiroki Matsutani, Michihiro Koibuchi, Hideharu

Taniguchi, Naoki Kotake, Shoji Takeuchi,

53

Amano, “XNoTs! Crossbar-Connected Multi-

Masanari Kunimoto, Kunihiko Mabuchi,

Layer Topologies for 3-D NoCs,” Proc. of the“Development of neural probes and their

10th IEEE International Symposium on Low-

applications to neuroprostheses,” Japan-Italy

Power and High-Speed Chips（COOL Chips X）,

International Seminar,（2007）[265] Takafumi Suzuki, Naoki Kotake, Kunihiko[258] Hideharu Amano, Yohei Hasegawa, Satoshi

Mabuchi, Shoji Takeuchi, “Bundled Microfluidic

Tsutsumi, Takuro Nakamura, Takashi

Channels for Nerve Regeneration Electrodes,

Nishimura, Vasutan Tunbunheng, “MuCCRA

Proc of the 3rd International IEEE EMBS

Chips! Configurable Dynamically Reconfigurable

Conference on Neural Engineering, 17-18（2007）

Processors,” Proc, of 2007 Asian Solid-State[266] Shuaiqi WANG, Fule LI, Yasuaki INOUE, “A
12-bit 3.7-Msample/s Pipelined A/D Converter
Based on the Novel Capacitor Mismatch

Tanbunheng, Takuro Nakamura, Takashi

Calibration Technique,” SASIMI2007, pp. 97-103,

Nishimura, and Hideharu AmaNo., “Design

October, 2007.

Methodology and Trade-offs Analysis for[267] T. Fusayasu, S. Sano, Y. Tanaka, H. Hamagaki,

Parameterized Dynamically Reconfigurable“Development of a Frontend LSI for Radiation

Processor Arrays.,” In Proc. of the 17th IEEE

Imaging Detectors with Gas Electron

Int'l Conf. on Field-Programmable Logic

Multipliers,” 2007 IEEE Nuclear Scienceand Applications （FPL2007）, pp. 796-799,

Symposium Conference, Oct. 27-Nov. 3, 2007,

Amsterdam, Netherlands, August 2007.

Hawaii.

[260] Satoshi Tsutsumi, Vasutan Tunbunheng,[268] K. Kiyoyama, Y. Yanaka, M. Onoda, T. Tanaka,

Yohei Hasegawa, Adepu Parimala, Takuro

M. Koyanagi, “A Passive Telemetry Interface

Nakamura, Takashi Nishimura, and Hideharu

System with Closed loop Power Control

AmaNo. “Overwrite Configuration Technique

Function for Body-implanted Applications,”in Multicast Configuration Scheme for2007 IEEE Biomedical Circuits and Systems

Dynamically Reconfigurable Processor Arrays.,”

Conference in Canada, Nov. 2007, pp. 37-40.

In Proceedings of International Conference on[269] Shoichi Kobayashi, Hideki Torizuka, Masahiro

Field Programmable Technology（ICFPT2007）,

Yamaguchi, “Analysis of High Frequency

pp. 273-276, December 2007.

Electromagnetic Noise above Operating LSI

08VDEC年報01章.indd 53

19

年度事業報告Circuits Conference, pp. 280-284, Nov. 2007.
[259] Yohei Hasegawa, Satoshi Tsutsumi, Vasutan

1

ＶＤＥＣ事業の紹介と平成

Poster session, pp. 136, Apr 2007.

第 章[264] Takafumi Suzuki, Osamu Fukayama, Noriyuki（ICPP'07）,CD-ROM（10 pages）,Sep 2007.

08.8.6 9:59:23 AM

Chip” 4th International Workshop of Tohoku

of Coulomb Blockade Region in Room-

University and Yeungnam University 2007

Temperature Operating Silicon Single-Hole（matushima, 2007）

Transistor,” Silicon Nanoelectronics Workshop,[270] R. Hashimoto, T. Matsumura, Y. Nozato, K.
Watanabe, and T. Onoye, “Implementation[279] Arifin Tamsir Putra, Akio Nishida, Shiro

Attractor Selection,” In Proc. SISB, November

Kamohara and Toshiro Hiramoto, “Random Vth

2007.

Variation Induced by Gate Edge Fluctuations in[271] R. Hashimoto, K. Kato, G. Fujta, and T. Onoye,

Nanoscale MOSFETs,” Silicon Nanoelectronics“VLSI Architecture of H.264 Rdo-Based Block

Workshop, Rihga Royal Hotel Kyoto, pp. 73 4,

Size Decision for 1080 HD,” In Proc. PCS,

June 10, 2007.

[272]

第 章

1

[280] Keisuke Takahashi, Tetsu Ohtou, Arifin Tamsir“Simplified Low-Voltage CMOS Syllabic

Putra, Ken Shimizu, and Toshiro Hiramoto,Companding Log Domain Filter,” Ippei Akita,“Body Factor and Leakage Current Reduction

Kazuyuki Wada, and Yoshiaki Tadokoro, Proc.

in Bulk FinFETs,” Silicon Nanoelectronics

2007 IEEE International Symposium on Circuits

Workshop, Rihga Royal Hotel Kyoto, pp. 95-97,

and Systems, pp. 2244-2247, May 2007.

June 10, 2007.

[273]

54

ＶＤＥＣ事業の紹介と平成年度事業報告19

2007.

of Object Attention Based on Multi-Agent

November 2007.

1-6

Rihga Royal Hotel Kyoto, pp. 115-116, June 10,“A 1.2-V 18-uW Bias Current Reuse Log[281] Ken Shimizu and Toshiro Hiramoto, “Mobility

Domain Filter for Hearing Aid Application,”

Degradation in（110）-Oriented Ultra-thin Body

Ippei Akita, Kazuyuki Wada, and Yoshiaki

Double-Gate pMOSFETs with SOI Thickness

Tadokoro, Proc. 2007 IEEJ Analog VLSIof less than 5nm,” International Conference on

Workshop, pp. 105-108, Nov. 2007.

Solid State Devices and Materials（SSDM）,“Substrate Noise Cancellation Circuit Tolerant

Tsukuba International Congress Center, pp.

of Large Digital Circuit,” Hiroto Suzuki,

732-733, September 20, 2007.

[274]

Kazuyuki Wada, and Yoshiaki Tadokoro,[282] T o s h i r o H i r a m o t o , K o u s u k e M i y a j i , a n d

Proc. of the 3rd International Symposium on

Masaharu Kobayashi（invited）, “Transport

Communications, Control and Signal Processingin Silicon Nanowire and Single-Electron（ISCCSP 2008）, March 2008.

Transistor,” International Conference on[275] T o s h i r o H i r a m o t o , K o u s u k e M i y a j i , a n dSimulation of Semiconductor Devices and

Masaharu Kobayashi（Invited）, “Nanoscale

Processes（SISPAD）, Vienna University of

Silicon Devices Using Nanostructure Physics

Technology, Vienna, Austria, pp. 209-215,

f o r V L S I A p p l i c a t i o n s ,” F i f t h H i r o s h i m a

September 27, 2007.

International Workshop on Nanoelectronics[283] K e n S h i m i z u a n d T o s h i r o H i r a m o t o ,for Tera-Bit Information Processing, Campus“Suppression of Electron Mobility Degradation

Innovation Center（Tokyo）, p. 32-35, Januaryin（100）-Oriented Double-Gate Ultra-Thin Body

29, 2007.

nMOSFETs with SOI Thickness of Less Than[276] Toshiro Hiramoto, “Silicon Single-Electron

2 nm,” IEEE International SOI Conference,

Transistor Operating at Room Temperature,”

Miramonte Resort & Spa, Indian Wells, CA,

The 1st NNL-IIS Workshop on Nanotechnology,

USA, pp. 145-146, October 4, 2007.

Institute of Industrial Science, University ofTokyo, p. 10, May 16, 2007.

[284] T. Hiramoto（Invited）, “Transport in Ultrathin
SOI MOSFETs and Silicon Nanowire[277] Toshiro Hiramoto and Masaharu Kobayashi,Transistors,” The Electrochemical Society“Characteristics Variation in Silicon Nanowire（ECS） Fall Meeting, Symposium on ULSITransistors,” 3rd International Nanotechnology

Integration 5, Washington Hilton, Washington

Conference on Communication and Cooperation,

D. C., USA, No. 1314, October 11, 2007.

Brussels, Bergium, April 17, 2007.

[285] Ken Shimizu and Toshiro Hiramoto, “Mobility[278] S . L e e , K . M i y a j i , M . K o b a y a s h i , a n d T .

Enhancement in Uniaxially Strained（110）ori-

H i r a m o t o , “N o v e l L o n g - R a n g e - E x t e n s i o n

ented Ultra-Thin Body Single- and Double-Gate

08VDEC年報01章.indd 54

08.8.6 9:59:23 AM

MOSFETs with SOI Thickness of less than 4Nakanoa, and S. Takagi, “Control of Lateralnm,” International Electron Devices Meeting

and Vertical Growth of InGaAs on Selective（IEDM）, Washington Hilton, Washington D. C.,

Areas of（111）Si Substrates using MOVPE

USA, pp. 715-718, December 12, 2007.

for III-V FET Applications,” 34th International[286] Keisuke Takahashi, Arifin Tamsir Putra,

Symposium on Compound Semiconductors

and Toshiro Hiramoto, “FinFETs with Both

（ISCS2007）,October 15-18, 2007 Kyoto, Japan.

Large Body Factor and High Drive-Current,”[293] M. Takenaka, K. Takeda, Y. Kanema, M.

International Semiconductor Device Research

Raburn, T. Miyahara, H. Uetsuka, and Y.

Symposium（ISDRS）, University of Maryland,

Nakano, “MMI bistable laser diode optical flip-

College Park, MD, USA, WP9-01-11, December

flops for all-optical packet switching networks,”

12, 2007.

Lasers and Electro-Optics Society（LEOSʼ 07）,[287] Toshiro Hiramoto, Gen Tsutsui, Ken Shimizu,

Florida, October 2007（Invited paper）.

and Masaharu Kobayashi（Invited）, “Transport[294] T. Tanemura, M. Takenaka, A. Abdullah,

in Ultra-Thin-Body SOI and Silicon Nanowire

K. Takeda, T. Shioda, M. Sugiyama, and Y.

MOSFETs,” International Semiconductor

Nakano, “Design and fabrication of integrated

D e v i c e R e s e a r c h S y m p o s i u m （I S D R S）,

1 × 5 optical phased array switch on InP,”

University of Maryland, College Park, MD,

Lasers and Electro-Optics Society（LEOSʼ 07）,

USA, TA6-02, December 13, 2007.

Florida, October 2007.

1-6

Body SOI and Silicon Nanowire MOSFETs,”

S. Sugahara, M. Takenaka, Y. Nakano, and S.

International Symposium on Secure-Life

Takagi, “Formation of InGaAs-On-Insulator

Electronics − Advanced Electronics for Quality

structures by epitaxial lateral over growthLife and Society − , University of Tokyo, Marchfrom（111）Si,” International Conference on

7, 2008.

Solid State Devices and Materials（SSDMʼ 07）,[289] Koji Kotani and Takashi Ito, “High Efficiency

Tsukuba, September 2007.

CMOS Rectifier Circuit with Self-Vth-[296] S. Dissanayake, S. Sugahara, M. Takenaka andCancellation and Power Regulation Functions

S. Takagi, “Fabrication of（110）GOI Layers by

for UHF RFIDs,” IEEE Asian Solid-StateGe Condensation of SiGe/（110）SOI Structure

Circuits Conference 2007（A-SSCC 2007）, pp.

and Application to pMOSFET Devices,” 2nd

119-122, Jeju, Koria, Nov.12-14, 2007

International Conference on Industrial and

Mitsuura Takenaka and Shinichi Takagi,

Information Systems（ICIIS 2007）, University of
Peradeniya, Sri Lanka, 8-11/08/2007.

“F a b r i c a t i o n o f （110） G O I L a y e r s b y G e[297] M. Takenaka, K. Takeda, Y. Kanema, M.

Condensation of SiGe/（110）SOI Structure

Raburn, T. Miyahara, H. Uetsuka, and Y.

a n d A p p l i c a t i o n t o p M O S F E T D e v i c e s ,”Nakano, “MMI-BLD optical flip-flop for all-opti-

International Symposium on Control ofcal packet switching,” Photonics in Switching

S e m i c o n d u c t o r I n t e r f a c e s （I S C S I2007）,（PSʼ 07）, San Francisco, August 2007（Invited

November 12-14, 2007 Hajioji, Japan.

paper）.

[291] S. Takagi, T. Uehara, S. Tanabe, H. Matsubara,[298] Tsuyoshi Sadakata and Yusuke Matsunaga,

R. Nakane, M. Takenaka and S. Sugahara,“An Efficient Performance Improvement“Effects of Atomic Hydrogen Annealing on

Method Utilizing Specialized Functional Units

Reduction of Leakage Current in Ultrathin Si/

in Behavioral Synthesis,” Proceedings of 13th

Ge/Si-On-Insulator Metal Source/Drain p-Chan-

Asia and South Pacific Design Automationnel MOSFETs,” 34th International Symposium

Conference（ASP-DAC 2008）, pp. 32-35, Jan.

on Compound Semiconductors （ISCS2007）,

2008.

October 15-18, 2007 Kyoto, Japan.

19[299] Tsuyoshi Sadakata and Yusuke Matsunaga,[292] T. Hoshiia, M. Deuraa, M. Sugiyamaa, R.

“Performance Improvement Methods Utilizing

Nakanea, S. Sugaharab, M. Takenakaa, Y.

Complex Functional Units in Behavioral

08VDEC年報01章.indd 55

1

年度事業報告[290] Sanjeewa Dissanayake, Satoshi Sugahara,

55

ＶＤＥＣ事業の紹介と平成[295] T. Hoshii, M. Deura, M. Shichijo, M. Sugiyama,

第 章[288] Toshiro Hiramoto, “Advanced Ultra-Thin-

08.8.6 9:59:23 AM

S y n t h e s i s ,” P r o c e e d i n g s o f 2007 I F I PInternational Conference on Very Large Scale[308] Yuriko Ishitobi, Tohru Ishihara and Hiroto

Integration（VLSI-SoC 2007）, pp. 6-7, Oct. 2007.

Yasuura, “Code palcement for Reducing the[300] Tohru Ishihara and Maziar Goudarzi, “[Invited

Energy Consumption of Embedded Processors

Paper]

1-6

第 章

56

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

19

Chips, Vol. 1, pp. 138, Apr. 2007.

System-Level Techniques forwith Scratchpad and Cache Memories,” Proc. of

Estimating and Reducing Energy Consumption

2007 IEEE/ACM/IFIP Workshop on Embedded

in Real-Time Embedded System,” International

Systems for Real-Time Multimedia, pp. 13-18,

SoC Design Conference, pp. 67-72, Oct. 2007.

Oct. 2007.

[301] M a z i a r G o u d a r z i , T a d a y u k i M a t s u m u r a[309] T. Takahashi, K. Mizusawa, and T. Hanyu,

and Tohru Ishihara, “Taking Advantage of“Asynchronous Peer-to-Peer Simplex/Duplex-

Within-Die Delay-Variation to Reduce Cache

Compatible Communication System Using a

Leakage Power Using Additional Cache-

One-Phase Signaling Scheme,” Proc. 37th IEEE

Ways,” International Workshop on Dependable

International Symposium on Multiple-Valued

Embedded Systems, Oct. 2007.

Logic, Vol. 37, May 2007.

[302] Tohru Ishihara, “Energy-Efficient Embedded[310] H. Shirahama, A. Mochizuki, T. Hanyu, M.

System Design at 90nm and Below - A System-

N a k a j i m a , a n d K . A r i m o t o , “D e s i g n o f a

Level Perspective -,” Springer-Verlag LNCS,

Processing Element Based on QuaternaryVol. 4759, pp. 452-465, Jan. 2008.

Differential Logic for a Multi-Core SIMD

[303] Maziar Goudarzi, Tohru Ishihara, and Hamid

Processor,” Proc. 37th IEEE International

Noori, “Variation-Aware Software Techniques

Symposium on Multiple-Valued Logic, Vol. 37,

for Cache Leakage Reduction using Value-

May 2007.

Dependence of SRAM Leakage due to Within-[311] A. Mochizuki, M. Miura, and T. Hanyu, “Active-

Die Process Variation,” High Performance

Load Differential Comparator for Crosstalk-Embedded Architectures and Compilers

Noise Reduction,” Proc. 37th IEEE International（HiPEAC）, Vol. LNCS 4917, pp. 224-239, Jan.

Symposium on Multiple-Valued Logic, Vol. 37,

2008.

May 2007.

[304] Toshinori Sato and Yuji Kunitake, “Exploiting[312] Naoya Onizawa, Tomokazu Ikeda, Takahiro

Input Variations for Energy Reduction,” 17th

Hanyu, and Vincent C. Gaudet, “3.2-Gb/s 1024-b

International Workshop on Power and Timing

Rate-1/2 LDPC Decoder Chip Using a Flooding-Modeling, Optimization and Simulation, pp.

Type Update-Schedule Algorithm,” Proc. 50th

384-393, Sep. 2007.

IEEE Midwest Symposium on Circuits and[305] Toshinori Sato and Yuji Kunitake, “Critical

Systems（MWSCAS）, pp. 217-220, Aug. 2007.

Issues Regarding A Variation Resilient Flip-[313] Kei Kimura and Takahiro Hanyu, “A Standby-

Flop,” 14th Workshop on Synthesis and System

Power-Free TCAM Based on TMR Logic,” Proc.

Integration of Mixed Information Technologies,

50th IEEE Midwest Symposium on Circuits andpp. 280-286, Oct. 2007.

Systems（MWSCAS）,pp. 855-858, Aug. 2007.

[306] Tadayuki Matsumura, Yriko Ishitobi, Tohru
Ishihara, Maziar Goudarzi and Hiroto Yasuura,“A Hybrid Memory Architecture for Low
Power Embedded System Design,” Proceedings

3. 国内学会 , 研究会等
[1] 牛木慎祐、中村浩一、清水一範、後藤敏、池of the Workshop on Synthesis And System

永Integration of Mixed Information Technologies,

メモリマッピング法 ,” 電子情報通信学会総合大pp. 56-62, Oct. 2007.

会 , C-12-21, Mar. 2008.

[307] Yuichiro Oyama, Tohru Ishihara, Toshinori

剛、“メモリベース並列化 FFT 回路における[2] 牛木慎祐、中村浩一、清水一範、王 棋、阿部裕太、Sato and Hiroto Yasuura, “A Multi-Performance

後藤

Processor for Low Power Embedded

における高速ベースバンド処理アーキテクチャ

Applications,” Proc. of COOL Chips X IEEEの提案 ,” 電子情報通信学会集積回路研究会 , Mar.

Symposium on Low-Power and High-Speed

2008.

08VDEC年報01章.indd 56

敏、池永剛、“LDPC 符号化 OFDM 方式

08.8.6 9:59:23 AM

[3] 堤野 匠 , 鈴木 雄二 , 笠木 伸英 , 柏木 王明 , 森澤

力伝送シート向けの回路技術 ,” 電子情報通信学

義富 , “大変形 MEMS 振動構造を有したエレクト会 , 信学技報 , ICD2007-63, pp. 153-158, 神戸 , 2007

レット発電器の開発 ,” pp. 35-36, 日本機械学会第年7月.

12 回動力・エネルギー技術シンポジウム講演論[18] 中村安見 , 高宮

文集（2007）.

真 , 桜井貴康 , “高圧電源線を用いたオンチップ電源線ノイズキャンセラ ,” 電子[4] 鈴木 雄二 , “マイクロ熱流体システム− MEMSと熱工学の接点−,” pp. 9-14, 日本機械学会熱工学
コンファレンス , キーノート ,（2007）.

情報通信学会 , 信学技報 , ICD2007-85, pp. 91-94,
北見 , 2007 年 8 月 .
[19] 関谷

毅 , 野口儀晃 , 中野慎太郎 , 加藤祐作 , 高宮

[5] 乾 , 藤島 , “伝送線路の曲げ部分における実効長の真 , 桜井貴康 , 染谷隆夫 , “印刷技術を用いた有

短縮 ,” 第 12 回シリコンアナログ RF 研究会（群馬）機トランジスタ・接点スイッチと大面積ワイヤ2007 年 6 月

レス電力伝送シート ,” 2007 年秋季第 68 回応用物

[6] 神林 , 藤島 , “高周波ミキサ回路における寄生発
振 ,” 第 12 回シリコンアナログ RF 研究会（群馬）2007 年 6 月

理学会学術講演会 , 8a-D-1, 札幌 , 2007 年 9 月．
[20] 周志偉 , 劉楽昌 , 高宮真 , 桜井貴康 , “線形性に優れたデジタル制御しきい電圧可変コンパ[7] 神林 , 藤島 , “ミリ波ダウンコンバージョンミキサ
の電流ブリーディング ,” 第 13 回シリコンアナロ
グ RF 研究会（札幌）2007 年 9 月

レータ ,” 電子情報通信学会ソサイエティ大会 ,C-12-18, 鳥取 , 2007 年 9 月[21] 王瑶 , 鬼塚浩平 , 高宮

真 , 桜井貴康 , “室内マルチオブジェクトの空間的位置同定システムに関

1-6

による評価誤差 ,” 第 13 回シリコンアナログ RF 研

する一検討 ,” 電子情報通信学会ソサイエティ大

57

会 , C-12-30, 鳥取 , 2007 年 9 月

究会（札幌）2007 年 9 月[9] 本良 , 藤島 , “トレンチ加工による VCO 位相雑音

[22] 新山太郎 , 朴

哲 , 高宮真 , 桜井貴康 , “オンチップ太陽電池駆動 287mV, 13.3MHz リングオ九州）2007 年 11 月

シレータ ,” 電子情報通信学会ソサイエティ大会 ,[10] 乾 , 藤島 , “低消費電力技術を用いた 60GHzCMOS
増幅器 ,” 第 11 回システム LSI ワークショップ（北C-12-36, 鳥取 , 2007 年 9 月[23] 宮本喜生 , 高宮

真 , 桜井貴康 , “UWB インパルス

無線向けパルス生成回路 ,” 電子情報通信学会ソ九州）2007 年 11 月
[11] 神林 , 藤島 , “オンチップバランを用いた 50GHz
帯ダブルバランスアップコンバージョンミキサ ,”サイエティ大会 , C-12-37, 鳥取 , 2007 年 9 月[24] 中村安見 , 高宮

真 , 桜井貴康 , “高圧電源線を用

第 11 回システム LSI ワークショップ（北九州）

いたオンチップ電源線ノイズキャンセラとその2007 年 11 月

設計,” 電子情報通信学会, 信学技報, ICD2007-143,[12] 後藤 , 藤島 , “微小インダクタの精密評価を可能に

pp. 22-27, 東京 , 2008 年 1 月 .

する Through-only De-embed,” 第 11 回システム[25] 池内克之 , 稲垣賢一 , 高宮

真 , 桜井貴康 , “容量LSI ワークショップ（北九州）2007 年 11 月

結合非接触コネクタを実現する集積回路の検討 ,”[13] 高野 , 本良 , 藤島 , “パルス注入同期型周波数逓倍

電子情報通信学会総合大会 , C-12-8, 北九州 , 2008

器,” 第11回システムLSIワークショップ（北九州）

年3月[26] 金ヒョンギョン , 稲垣賢一 , 高宮2007 年 11 月

“チップ間非接触容量結結・誘導結合共用インターシリコン基板のトレンチ加工 ,” 第 14 回シリコン

フェイス回路の可能性の検討 ,” 電子情報通信学

アナログ RF 研究会（千葉）2007 年 11 月

会総合大会 , C-12-9, 北九州 , 2008 年 3 月
大亮 , 稲垣賢一 , 高宮

真 , 桜井貴康 , “CMOS

キサ ,” 電子情報通信学会総合大会（北九州）2008

イメージャ回路の低電圧化の検討 ,” 電子情報通年3月

信学会総合大会 , C-12-24, 北九州 , 2008 年 3 月[16] オウトウ , 藤島 , “CMOS 注入同期用直交出力電圧[28] 柳至善 , 新山太郎 , 高宮

真 , 桜井貴康 , “バルク制御発振器,” 電子情報通信学会総合大会（北九州）

CMOS プロセスで作製したオンチップ太陽電池

2008 年 3 月の SOI との比較と光センサへの応用 ,” 電子情報通[17] 川口博 , 高宮真 , 関谷毅 , 宮本喜生 , 野口儀晃 , 染谷隆夫 , 桜井貴康 , “有機トランジスタと プ
ラスチック MEMS スイッチを集積化した無線電

08VDEC年報01章.indd 57[27] 童19

真 , 桜井貴康 ,[14] 本良 , 藤島 , “VCO フェーズノイズ低減のための[15] 神林 , 藤島 , “60GHz 高利得電流駆動受動 CMOS ミ

1

ＶＤＥＣ事業の紹介と平成 年度事業報告の改善 ,” 第 11 回システム LSI ワークショップ（北第 章[8] 夏苅 , 藤島 , “ショートダミーパターンの寄生抵抗

信学会総合大会 , C-12-26, 北九州 , 2008 年 3 月[29] 安福正，石田光一，高宮

真，竹内

健，桜

井貴康 , “オンチップ昇圧向けブーストコンバー

08.8.6 9:59:23 AMタにおけるインダクタの寄生抵抗の影響 ,” 電子
情報通信学会総合大会 , C-12-32, 北九州 , 2008 年 3月（2007）[41] Hai Dinh Minh Pham・飯塚哲也・池田誠・浅田邦博 , “キャラクタプロジェクションによる電[30] 石田光一 , 安福

正，高宮

真，竹内

健，桜井

子ビーム直描画技術におけるショット削減手法 ,”貴康 , “オンチップ昇圧向けブーストコンバータ

A-3-12, p. 56, 電子情報通信学会ソサイエティ大における MOS ダイオード損失の検討 ,” 電子情報会（2007）

通信学会総合大会 , C-12-33, 北九州 , 2008 年 3 月[42] 猪飼啓太・池田[31] 稲垣賢一 , ダナルドノアントノ , 高宮

誠・浅田邦博 , “縞状シリコン

真 , 桜井貴

薄膜トランジスタのためのデジタル回路設計 ,”康 , “オンチップサンプリングオシロスコープ内

A-3-13, p. 57, 電子情報通信学会ソサイエティ大タイミング生成回路用タイミング分解能測定回路 ,” 電子情報通信学会総合大会 , C-12-38, 北九州 ,2008 年 3 月[32] 朴会（2007）[43] 栗原健一郎・飯塚哲也・池田誠・浅田邦博 , “セルレイアウトに対する光学パターン転写工程の哲 , 新山太郎 , 高宮

真 , 桜井貴康 , “リングオシレータを用いた 90nm CMOS 論理ゲートの動作下限電源電圧の実測 ,” 電子情報通信学会総合大会 , C-12-39, 北九州 , 2008 年 3 月[33] 柵木雄介 , 中村安見 , 高宮

真 , 桜井貴康 , “ユビキばらつき耐性評価 ,” A-3-15, p. 59, 電子情報通信学会ソサイエティ大会（2007）[44] YunKyung Kim・池田誠・浅田邦博 , “CMOS

イメージセンサの多層配線層による光減衰の解析,” A-3-17, p. 61, 電子情報通信学会ソサイエティ

タスエレクトロニクスに向けた直流電源・信号

58

線共用 LSI 回路技術の検討 ,” 電子情報通信学会総1[34] 高橋俊彦 , 杉本泰博 , “高精度な PMOS サンプリ

Suppression Scheme for CMOS Smart Image

ングスイッチの構成に関する検討 ,” 電子情報通Sensors,” Proc. of IEICE Society Conference

信学会 2007 年ソサイエティ大会論文集 , C-12-21,

2007, C-12-7, p. 62, Sep. 2007

第 章

1-6

ＶＤＥＣ事業の紹介と平成年度事業報告19

合大会 , C-12-52, 北九州 , 2008 年 3 月

p.76.

大会（2007）[45] Caner Basci, M. Ikeda, and K. Asada, “A
Current-Mode Pixel-level Ambient Light[46] 中田尚 , 中島康彦 , “異種命令混在実行のための[35] 荻野達也 , 杉本泰博 , “オンチップ・スパイラルイ

VLIW 型命令キューの設計 ,” IPSJ SIG Technical

ンダクタの周辺の磁界分布の検討 ,” 電子情報通Report, 2007-ARC-175, pp89-94, Nov.（2007）

信学会 2007 年ソサイエティ大会論文集 , C-12-40,[47] 鈴木一範, 中田尚, 中西正樹, 山下茂, 中島康彦 “細p.95.

粒度命令分解と少品種セルによる高信頼化アー[36] 川 端 千 尋 , 海 村 静 和 , 杉 本 泰 博 , “ 電 流 モ ー ド
DC-DC コンバータ回路において入出力に依存しキテクチャの提案 ,” IPSJ SIG Technical Report,
2007-ARC-175, pp61-66, Nov.（2007）ない周波数特性を得るためのスロープ補償に関[48] 里山宏平 , 中田尚 , 中西正樹 , 山下茂 , 中島康する検討 ,” 電子情報通信学会 2008 年総合大会論

彦 “SRAM ベ ー ス FPGA に お け る 耐 ソ フ ト エ

文集 , C-12-31, p121.

ラ ー LUT 構 成 法 ,” IEICE Technical Report,[37] 荻野達也, 杉本泰博, “ダミーメタルがオンチップ・

RECONF2007-43, pp. 1-6, Nov.（2007）

スパイラルインダクタに与える影響の検討 ,” 電[49] 片岡晶人, 中田尚, 中島康彦 “アウトオブオーダー

子情報通信学会 2008 年総合大会論文集 , C-12-56,

実行におけるマルチバンク構成レジスタファイ

p146.

ルの評価 ,” 平成 19 年度情報処理学会関西支部大[38] 飯島健太 , 加藤大介 , 杉本泰博 , “CMOS-LNA で会講演論文集 , pp. 121-124, Oct.（2007）

NF を最小とする Tr サイズの最適化に関する検[50] 須賀圭一 , 山原幹雄 , 中田尚 , 中島康彦 “異種命令討 ,” 電子情報通信学会 2008 年総合大会論文集 ,セットを同時に実行するマルチスレッディング・

C-12-63, p153.

プロセッサの構成 ,” SWoPP2007, Aug（2007）[39] 中村裕亮 , 杉本泰博 , “チャージポンプ方式降圧型[51] 鈴木一範 , 中田尚 , 中西正樹 , 山下茂 , 中島康

DC-DC コンバータの高効率化に関する検討 ,” 電

彦 “少品種高信頼セルによる演算器の提案と評子情報通信学会 2007 年ソサイエティ大会論文集 ,価 ,” IEICE Technical Report, DC2008-??, Mar.

C-12-17, p.72.

（2008）
誠・浅田邦博 , “高速三次元[52] 山原幹雄 , 中田尚 , 中島康彦 “異種命令混在実行

計測における三次元演算の FPGA による実現 ,”プロセッサにおけるプロセススケジューリング

A-3-6, p. 50, 電子情報通信学会ソサイエティ大会

手法 ,” 情処研報 2008-ARC-177 pp. 73-78, Mar.

[40] 谷内出悠介・池田

08VDEC年報01章.indd 58

08.8.6 9:59:24 AM

（2008）[53] 金 , 今井 , 中村 , 南谷 , “プロセス変動を考慮した電[67] 五神真 , “電子系の多体量子相関とその光制御機
能−光と物質の科学の新展開−” ST-SORST

流制御による低消費電力化手法 ,” 電子情報通信（物理・情報系）フォーラム 2007 新 “物質・機能”学会技術研究報告 VLD2007-76, pp. 37-42（2007）の開拓と未来への展望 , 日本科学未来館 , 2007-11.

[54] 志田 , 柴田 , 小栗 , “リコンフィギャラブルマシン[68] 五神真 , “人工構造による THz 領域偏波制御” 応SRC-6 における DMA 転送の最適化手法 ,” 信学技用物理学会・量子エレクトロニクス研究会・テ

報 , Vol. 107, No. 418, RECONF2007-55, pp. 25-30,

ラヘルツ電磁波技術研究会 合同研究会 上智大学

（2008）.

軽井沢セミナーハウス , 2008-01[55] 志田 , 柴田 , 小栗 , “リコンフィギャラブルマシ[69] 星野 , 森島 , “微小骨格を有する筋細胞駆動マイク

ン SRC-6 を 用 い た 海 洋 モ デ ル シ ミ ュ レ ー シ ョ

ロマニピュレータ ,” P07, 第 3 回 LSW 研究会シンン の 実 装 検 討 ,” 信 学 技 報 , Vol. 107, No. 41,

ポジウム , 札幌 , 1 月 12 日（2008）

RECONF2007-4, pp. 19-24,（2007）.

[70] 星野 , 森島 , “メカノバイオニックツールの構築 -[56] 山田 , 岩永 , 柴田 , 長名 , 吉見 , 岩岡 , 西川 , 小嶋 ,筋収縮により駆動するマイクロマニピュレータ -,”天野 , 舟橋 , 広井 , 北野 , 小栗 , “生化学シミュレー

3F16, 第 25 回日本ロボット学会学術講演会 , 津田タ ReCSiP における反応速度式共有化 ,” 信学技

沼 , 9 月 15 日（2007）.

報 , Vol. 107, No. 41, RECONF2007-3, pp. 13-18,（2007）.
[57] 松林 , 新野 , 荒巻 , 柴田 , 小栗 , “ストリーム型テン
プレートマッチングを用いた三次元情報抽出 ,”19-24,（2007）.
チトキャパシタ LPF の設計 ,” 06-1p-05, 第 60 回電気関係学会九州支部連合大会（2007）.

の特性 , 電子情報通信学会超伝導エレクトロニク

1-6

ス研究会 , 機械振興会館 ,（2007.7）.

59[72] 松原毅 , 田井野徹 , 明連広昭 , 高田進 , “エピタキシャル成長 Nb 電極を用いた超伝導トンネル接合 ,第 68 回応用物理学学術講演会講演予稿集 , p. 308（2007.9.5）.
[73] 明連広昭 , 馬田祐輔 , 松井雄二 , 田井野徹 , 高田進 ,[59] 松尾 , 杉野 , 中司 , “センサシステム用スイッチト“超伝導ナノワイヤーを用いた光 -SFQ 変換スイッキャパシタノッチフィルタの設計 ,” 06-1p-04, 第

チ , 第 68 回応用物理学学術講演会講演予稿集 , p.

60 回電気関係学会九州支部連合大会（2007）.

313（2007.9.5）.
[74] 藤澤祐介 , 田井野徹 , 明連広昭 , 菊地克弥 , 仲川博 ,ンド用チョッパスタビライズドアンプの設計 ,”青柳昌宏 , 佐藤広海 , 高田進 , “コイル集積型 STJ

06-1P-03, 第 60 回電気関係学会九州支部連合大会

検出器におけるコイル巻き数と発生磁場の関係 ,（2007）.

第 68 回応用物理学学術講演会講演予稿集 , p. 305[61] 河村 , 松元 , 松藤 , “M-ary/ASK-DS-SS 方式の送受信機の試作，” 第 9 回 IEEE 広島支部学生シンポジ
ウム論文集 ,（c）通信 , B-19（2007）．
[62] 洲脇, 松元, 松藤, “光ZCZ-CDMA方式の伝送実験,”
電子情報通信学会技術研究報告 , CS2007-73, pp.
1-4（2008）．

（2007.9.5）.
[75] 鎌田幸佑 , 田井野徹 , 明連広昭 , 高田進 , “Al 系超伝導トンネル接合素子の作製と電気的特性 , 第68 回応用物理学学術講演会講演予稿集 , p. 305（2007.9.5）.
[76] 石井宏和 , 田井野徹 , 大谷知行 , 渋谷孝幸 , 有吉誠[63] 神田夏輝 , 小西邦昭 , 五神真 , “金属薄膜キラル格

一郎 , 佐藤広海 , 明連広昭 , 高田進 , “基板吸収型並子による THz 波の偏光操作” 日本物理学会秋季

列 STJ アレイ検出器による THz 検出器の高感度大会 , 北海道大学 , 2007-09.

化 , 第 68 回応用物理学学術講演会講演予稿集 , p.

[64] 五神真 , “光波を制御する新しい人工物質” 日本物理学会 , 科学セミナー , 電気通信大学 , 2007-08.

305（2007.9.5）.
[77] 松井雄二 , 田井野徹 , 明連広昭 , 高田進 , “光イン[65] 五神真 , “2 次元人工キラル金属格子における巨大ターフェース用 SFQ 発生回路の設計 , 2007 年電旋回性” 豊田理研セミナー , 豊田理化学研究所 ,子情報通信学会ソサイエティ大会講演論文集 , p.

2007-09.

30（2007.9.11）.

[66] 五神真 , “2 次元キラル格子による光波制御” ナノ[78] 吉澤有 , 田井野徹 , 明連広昭 , 高田進 , “超伝導トン

量子情報エレクトロニクスシンポジウム , 駒場

ネル接合素子アレイ用 MUX の設計 , 2007 年電子キャンパス , 2007-10.

情報通信学会ソサイエティ大会講演論文集 , p. 31

08VDEC年報01章.indd 59

19

年度事業報告[60] 杉野 , 中司 , “センサ信号処理アナログフロントエ

1

ＶＤＥＣ事業の紹介と平成[58] 松田, 中司, “0.35μm CMOS 5次バタワーススイッ“超伝導トンネル接合フォトン検出器の構造とそ

第 章

信学技報 , Vol. 107, No. 340, RECONF2007-35, pp.

[71] 田井野徹 , 渡邉穣 , 佐藤広海 , 明連広昭 , 高田進 ,08.8.6 9:59:24 AM

（2007.9.11）.
[79] 飯野智 , 田井野徹 , 明連広昭 , 高田進 , “デジタル応により広ダイナミックレンジ撮像と非線形階

DROS 用 SFQ アップダウン回路の設計 , 2007 年電調圧縮を実現するイメージセンサ ,” 2007 映像情子情報通信学会ソサイエティ大会講演論文集 , p.

報メディア学会年次大会 , 13-5, 2pages（2007）.

32（2007.9.11）.
[80] 鎌田幸佑 , 田井野徹 , 佐藤広海 , 明連広昭 , 高田進 , “Al 系超伝導トンネル接合素子の作製と評価 ,[93] 鈴木 , 中田 , 中西 , 山下 , 中島 , “少品種高信頼セルによる演算器の提案と評価 ,” 信学技法 2007-DC,2008.

電子情報通信学会超伝導エレクトロニクス研究[94] 鈴木 , 中田 , 中西 , 山下 , 中島 , “細粒度命令分解と会 , 電子情報通信学会研究会資料 , 機械振興会館 ,少品種セルによる高信頼化アーキテクチャの提（2008.1）.

案 ,” 情処研報 , 2007-ARC-175, pp. 1-6, 2007.

[81] 吉澤有 , 田井野徹 , 明連広昭 , 高田進 , “超伝導トン[95] 池田 , 難波 , 伊藤 , “SEU/SET 対策 FF を用いた遅ネル接合素子アレイ用 MUX の高速動作 , 2008 年

延故障テスト容易化スキャン構造 ,” 信学 '08 総大 ,電子情報通信学会総合大会講演論文集 ,（2008.3）.

2008 年 3 月 .

[82] 松原毅 , 田井野徹 , 明連広昭 , 高田進 , “MgO（100）[96] 加藤 , 難波 , 伊藤 , “遅延故障テスト容易化 FF 方

基板上の異なる配向性を持つ Nb 電極を用いた超式の下での 2 段階テストデータ圧縮法 ,” 信学技報

伝導トンネル接合 , 第 55 回応用物理学学術講演会

DC2007-25, pp. 1-6, 2007 年 11 月 .

講演予稿集 ,（2008.3）.
[83] 季立源 , 田井野徹 , 明連広昭 , 高田進 , “rf-SQUID

60の状態読み出し用 SFQ セルの設計 , 第 55 回応用

1[84] 中山賢一 , 杉田俊超 , 浜本隆之 , 児玉和也 , “高速

第 章

1-6

ＶＤＥＣ事業の紹介と平成年度事業報告19[92] 加賀美智子 , 鈴木史継 , 浜本隆之 , “明るさ分布適

物理学学術講演会講演予稿集 ,（2008.3）.

[97] 大島 , 難波 , 伊藤 , “SRAM 型 FPGA における LUTの遅延故障テスト ,” FTC, 2007 年 7 月 .
[98] 加藤 , 難波 , 伊藤 , “遅延故障テスト容易化 FF による縮退故障用テストデータ圧縮法 ,” 信学技報 ,FIIS, 2007 年 6 月 .

2 次元動きベクトル検出イメージセンサの設計[99] 池田 , 難波 , 伊藤 , “遅延故障テスト容易化耐ソフと試作 ,” 映情学技報 , Vol. 31, No. 28, pp. 33-36

トエラーラッチの設計 ,” 信学技報 , DC2007-1, pp.

（2007）.

1-6, 2007 年 4 月 .

[85] 大野英 , 樽木久征 , 小野文枝 , 浜本隆之 , 佐々木朋

[100] 田中 , 淡野 , 田村 , 外山 , 村尾 , “弱反転領域で動詩 , 白井稔人 , 坂井正善 , “広ダイナミックレンジ

作する MOSFET を用いた OTA の設計 ,” 第 60 回

物体検出用イメージセンサ ,” 信学技報 , Vol. 107,

電気関係学会九州支部連合大会 , 06-1P-02, p.180,

No. ICD-163, pp. 183-188（2007）.

2007 年 9 月 .

[86] 大野英 , 樽木久征 , 浜本隆之 , 小野文枝 , 佐々木朋

[101] 平野 , 淡野 , 田中 , 田村 , 外山 , “MOSFET の弱反詩 , 白井稔人 , 坂井正善 , “アクティブな物体検出

転領域を用いた低消費電力乗算器の設計 ,” 2007のための広ダイナミックレンジイメージセンサ ,”年度電子情報通信学会九州支部学生会講演論文

Image Media Processing Symposium（IMPS07）,

集 , A-6, 2007 年 9 月 .

I1-03, pp. 23-24（2007）.
[87] 土井俊輔 , 浜本隆之 , “動き検出機能を搭載した広ダイナミックレンジイメージセンサ ,”[88] 原彰宏 , 浜本隆之 , “蓄積時間重心を合わせて明るさや動きに適応するイメージセンサ ,”[102] 上口 光 , 椋田 祐也 , 和泉 伸也 , マタウシュ ハン
ス・ユルゲン , 小出 哲士 , “90-nm CMOS 技術による多段階読出し方式を用いた 128-Kbit, 16 ポー
ト SRAM の 設 計 ,” 信 学 技 報 , ICD2007-97, pp.
149-154,（2007.8）[89] 森田浩之 , 浜本隆之 , “車載用スマートイメージセ[103] 田上 正治 , 石崎 雅勝 , 熊木 武志 , 幸野 豊 , 小出

ンサのための動き方向検出処理 ,” Image Media哲士 , HansJuergen Mattausch, 行天 隆幸 , 野田

Processing Symposium（IMPS07）, I4-10, pp.

英行 , 堂阪 勝己，有本 和民 , 齊藤 和則 , “CAM

91-92（2007）.

を付加した超並列 SIMD プロセッサによる AES[90] 森田浩之 , 浜本隆之 , “動き方向検出機能を有する処理高速化手法（1）〜暗号化方法〜，” 平成 19 年

車載用イメージセンサ ,” 映情学技報 , Vol. 31, No.

度電気・情報関連学会中国支部第 58 回連合大会 ,60, pp. 21-24（2007）.

pp. 93-94, 2007.10）[91] 柳原悠一 , 柏山英輝 , 浜本隆之 , “多重フォーカ[104] 石崎 雅勝 , 田上 正治 , 熊木 武志 , 小出 哲士 ,ス撮像による新たな距離計測方式とイメージセ

Hans Juergen Mattausch, 行天 隆幸 , 野田 英行 ,ンサへの実装 ,” 映情学技報 , Vol. 31, No. 60, pp.

堂阪 勝己，有本 和民 , 齊藤 和則 , “CAM を 付加

45-48（2007）.

した超並列 SIMD プロセッサによる AES 処理高08VDEC年報01章.indd 60

08.8.6 9:59:24 AM

速化手法（2） 〜復号化方法 〜 ,” 平成 19 年度電気・情報関連学会中国支部第 58 回連合大会 , pp.
95-96,（2007.10）

会 , C-12-27, p. 117,（2008.3）[114] 永岡 奈緒美 , 粟根 和俊 , 岡崎 啓太 , 菅原 達也 , 小出 哲士 , Mattausch, Hans Jrgen, “物体認識に向[105] 榊 原 尚 吾 , Abedin Md.Anwarul, 田 中 裕 己 ,けた特徴量マッチングによるグルーピング手法”

Hans JuergenMattausch, 小出 哲士 , “学習機能を2008 年電子情報通信学会総合大会 , 情報・システ実現する連想メモリの LSI 設計 ,” 平成 19 年度 電

ムソサイエティ総合大会特別号 , p.117,（2008.3）

気・情報関連学会中国支部第 58 回連合大会 , pp.
97-98,（2007.10）[106] 粟根 和俊 , 岡崎 啓太 , 永岡 奈緒美 , 菅原 達也 , 小出 哲士 , Hans Juergen Mattausch, “イメージス[115] 橋本

丈 , 才辻誠 , 神戸尚志 , “大語彙連続音

声認識用出力確率計算回路アーキテクチャの一検討 ,” 電子情報通信学会 VLSI 設計技術研究会 ,2007 年 5 月 .

キャン画像分割アーキテクチャの LSI 設計 ,” 平成[116] 神戸 尚志 , 上甲 憲市 , 上津 寛和 , 山田 晃久 , “C

19 年度電気・情報関連学会中国支部第 58 回連合

言語設計におけるアーキテクチャ最適化手法 ,”大会 , pp. 229-230,（2007.10）

電子情報通信学会第 20 回回路とシステムワーク[107] 熊木 武志 , 石崎 雅勝 , 田上 正治 , 今井 雄太 , 小出

ショップ , pp. 685 - 690, 2007 年 4 月 .

哲士 , Hans Juergen Mattausch, “マルチポート連[117] 江口 彰彦 , 才辻 誠 , 橋本 丈 , 神戸 尚志 , “大語

装メモリを用いた効果的な並列符号化処理につ彙連続音声認識用出力確率計算回路アーキテクいて ,” 平成 19 年度電気・情報関連学会中国支部

チャの一検討 ,” 平成 19 年度情報処理学会関西支第 58 回連合大会 , pp. 322-323,（2007.10）

部大会 , 2007 年 10 月 .

1-6

タウシュ ハンス ユルゲン , 行天 隆幸 , 野田 英

用出力確率計算回路の設計と FPGA による評価 ,”行 , 黒田 泰斗 , 堂阪 勝己 , 有本 和民 , 齊藤 和則 ,平成 19 年度電気関連学会関西支部連合大会 , 2007

“CAM を有する超並列 SIMD 型演算プロセッサに

年 11 月 .

よる効果的なマルチメディアデータ処理につい[119] 坂本亘平 , 高窪かをり , 高窪統 , “微小電流で動作て ,” 信学技報 , CPSY2007-27, pp. 19-24,（2007.10）

する低消費電力電圧検出器の検討゛ , 電気学会電[109] 石崎 雅勝 , 熊木 武志 , 田上 正治 , 小出 哲士 , マ

子回路研究会 , ECT-07-66, pp. 1-6,（Oct.2007）

タウシュ ハンス ユルゲン , 行天 隆幸 , 野田 英

[120] 堂前圭祐，北川章夫・秋田純一 , “急速眼球運動

行 , 奥野 義弘 , 有本 和民 , “CAM を有する超並対応の視線検出機能を持つ列並列処理構成高解

列 SIMD 型演算プロセッサによる効果的な AES

像度 Vision Chip の設計 , 映像情報メディア学会

暗号化処理 ,” 信学技報 , CPSY2007-28, pp. 25-30,

技術報告 , Vol. 31, No. 28, pp. 13-16, 2007.6.

（2007.10）[121] 岩淵勇樹，秋田純一 , “非周期的な画素配置を持つ CMOS イメージセンサの基礎検討 , 電子情報

小出 哲士 , マタウシュ ハンスユルゲン , “2 次元通信学会技術報告 , Vol. 107, No. 163, ICD2007-65,

ブロックでスキャンを行う画像分割アーキテク

pp. 165-170, 2007.7.

チャの性能評価” 第 9 回 IEEE 広島支部学生シン[122] 米 田 智 弘， 秋 田 純 一 , “ 擬 似 的 不 規 則 画 素 配 置

ポジウム（HISS2007）, B -07,（2007.11）をもつ撮像素子の空間サンプリング特性 ,” 映[111] 和泉 伸也 , 上口 光 , マタウシュ ハンス・ユルゲ

像情報メディア学会技術報告 , Vol. 31, No. 60,

ン , 小出 哲士 , “90-nm CMOS テクノロジにおけ[123] 秋 田 純 一 , “ 擬 似 的 な 不 規 則 画 素 配 置 を 持 つ

回 IEEE 広島支部学生シンポジウム（HISS2007）,

CMOS イメージセンサ , 映像情報メディア学会技術報告 , Vol. 31, No. 28, pp. 37-40, 2007.6.

[112] 粟根 和俊 , 岡崎 啓太 , 永岡 奈緒美 , 菅原 達也 ,[124] 石田 , 鈴木 , 森戸 , 森川 , “低受信待機電力無線通小出 哲士 , Hans Juergen Mattausch, “スキャン

信のための多段ウェイクアップ機構 ,” 電子情方式画像分割アーキテクチャの効率的な実装 ,”報通信学会技術報告 , 情報ネットワーク研究会

2008 年電子情報通信学会総合大会 , C-12-20, p.

（IN2007-218）（2008）.

110,（2008.3）[113] 和泉 伸也, 上口 光, マタウシュ ハンス・ユルゲン,
小出 哲士 , “微細 CMOS 技術における SRAM セルの安定性評価 ,” 2008 年電子情報通信学会総合大08VDEC年報01章.indd 61

19

IST2007-113, pp. 53-56, 2007.12.

る SRAM-cell の Static-Noise-Margin の評価” 第 9
B-08,（2007.11）

1

年度事業報告[110] 岡崎 啓太 , 粟根 和俊 , 永岡 奈緒美 , 菅原 達也 ,61

ＶＤＥＣ事業の紹介と平成[118] 朝利壮吾 , 才辻誠 , 橋本丈 , 神戸尚志 , “音声認識第 章[108] 熊木 武志 , 石崎 雅勝 , 田上 正治 , 小出 哲士 , マ[125] 石田 , 鈴木 , 森戸 , 森川 , “低受信待機電力無線通信のための階層型ウェイクアップ機構 ,” 電子情報通信学会総合大会 , B-5-112（2008）[126] 久米 , 杉原 , 香月 , 小林 , 小野寺 , “チップ内ばら

08.8.6 9:59:24 AMつきを利用して歩留まりと速度を向上させる
FPGA,” pp. 278-280, 第 11 回システム LSI ワーク
ショップ予稿集（2007）

年 10 月[139]

田中 , 谷本 , “1V 以下で動作する NMOS インバータを用いた全差動OTAの設計,” 平成19年度電気・[127] 杉原 , 久米 , 小林 , 小野寺 , “ランダムばらつきを利用したトラック入れ替えによる FPGA の速度と情報関係学会北海道支部連合大会 , 15, 2007 年 10月

歩留まり向上 ,” pp. 13-18, Vol. 107, No. 340, 電子[140] 森田泰弘 , 藤原英弘 , 野口紘希 , 井口友輔 , 新居浩

情報通信学会技術報告（RECONF2007-34）（2007）

二 , 川口博 , 吉本雅彦 , “DVS 環境下での小面積・[128] 杉原 , 小林 , 小野寺 , “配線自由度によるばらつき

低電圧動作 8T SRAM の設計 ,” 電子情報通信学会を利用した FPGA の速度向上 ,” pp. 139-144, DA

技術研究報告 , ICD2007-95, Vol. 107, No. 195, pp.

シンポジウム 2007（2007）

139-144, 2007 年 8 月[129] 寺田 , 福岡 , 土谷 , 小野寺 , “統計的遅延解析におけ[141] 藤原英弘 , 新居浩二 , 野口紘希 , 宮越純一 , 村

る遅延分布間の最大値計算手法 ,” pp. 7-12, DA シ

地勇一郎 , 森田泰弘 , 川口博 , 吉本雅彦 , “ビッンポジウム 2007（2007）

ト線の電力を削減する実時間動画像処理応用[130] 福岡 , 土谷 , 小野寺 , “同時スイッチングの影響を

2-port SRAM,” 電子情報通信学会技術研究報告 ,考慮した統計的遅延解析 ,” pp. 13-18, DA シンポ

ICD2007-7, Vol. 107, No. 1, pp. 35-40, 2007 年 4 月．

ジウム 2007（2007）[142] 森田泰弘 , 藤原英弘 , 野口紘希 , 井口友輔 , 新居浩
二 , 川口博 , 吉本雅彦 , “DVS 環境下での小面積・た遺伝的アルゴリズムに基づく電源・しきい値

低電圧動作 8T SRAM の設計 -32nm 世代以降で

62

電圧割当 ,” 電子情報通信学会技術報告（信学技

8T セルが小面積・低電圧動作を同時に実現 -,” 第報）, ICD2007-31, pp. 85-90（2007）

11回システムLSIワークショップ ポスタセッショ

1[132] 張山 , 横山 , 吉田 , 亀山 , “超高速ステレオビジョン

第 章[131] ハシタ , 張山 , 亀山 , “相互結合網簡単化を考慮し
1-6

ＶＤＥＣ事業の紹介と平成年度事業報告19

VLSI プロセッサの設計 ,” 第 13 回画像センシング
シンポジウム予稿集 , IN4-28-1（2007）

ン , pp. 222-224, 2007 年 11 月．
[143] 奥村俊介 , 野口紘希 , 井口友輔 , 藤原英弘 , 森田泰
弘 , 新居浩二 , 川口博 , 吉本雅彦 , “ビット線電力を[133] 石原 , 張山 , 亀山 , “非同期ビットシリアルアー

74 ％削減する動画像処理応用 10T 非プリチャー

キテクチャに基づくフィールドプログラマブル

ジ 2-port SRAM の設計 ,” 電子情報通信学会技VLSI の構成” 平成 19 年度 電気関係学会東北支部

術研究報告 , ICD2007-53, Vol. 107, No. 163, pp.

連合大会 , 2E18, p.192（2007）

95-100, 2007 年 7 月．

[134] M.Hariyama, S.Ishihara, M.Kameyama, “A[144] 坂田義典 , 川上健太郎 , 川口博 , 吉本雅彦 , “電源電Field-Programmable VLSI Based on an

圧と周波数の動的制御による H.264/AVC デコー

Asynchronous Bit-Serial Architecture,”

電ダの低消費電力化,” 電子情報通信学会技術研究報

子 情 報 通 信 学 会 技 術 研 究 報 告（ 信 会 技 報 ）,告 , ICD2007-52, Vol. 107, No. 163, pp. 89-94, 2007

ICD2007-133, pp. 83-87（2007）

年 7 月．

[135] 岡田 , 亀山 , “差動対回路を用いた全加算器ベース[145] 坂田義典 , 中田洋平 , 川上健太郎 , 川口博 , 吉本雅

演算セルを構成要素とする多値リコンフィギャ

彦 , “動的電源電圧 / 周波数制御によるフレーム

ラブル VLSI” 多値技報 Vol. MVL-08, No. 1, pp.

バッファ SRAM 内蔵型 H.264/AVC デコーダの低10-15（2008）

消費電力化,” 第11回システムLSIワークショップ[136] N.Okada, M.Kameyama, “Multiple-Valued

ポスタセッション , pp. 204-206, 2007 年 11 月．

Reconfigurable VLSI Using Series-Gating[146] 上農哲也 , 村地勇一郎 , 宮越純一 , 川口博 , 吉本雅D i f f e r e n t i a l - P a i r C i r c u i t s ,” I n t e r n a t i o n a l

彦 , “超並列画像処理プロセッサ応用 任意位置任Workshop of Tohoku University and Yeungnam

意サイズ矩形データの 1 サイクルアクセスが可

University, pp. 75-76（2007）

能なメモリアーキテクチャ” 第 11 回システム LSI[137] 小森山 , 吉田 , 矢舗 , 谷本 , “0.18um CMOS イン
バータを用いた超広帯域全差動能動ポリフェー
ズフィルタ ,”

信学会技術研究報告 , ICD2007-83,

pp. 79-84, 2007 年 8

ワークショップ ポスタセッション , pp. 213-215,
2007 年 11 月．
[147] 水野 孝祐 , 宮越 純一 , 村地 勇一郎 , 濱本 真生 ,飯沼 隆弘 , 石原 朋和 , 川口 博 , 吉本 雅彦 , “サブ[138] 小森山 , 矢舗 , 谷本 , “1V で動作する CMOS イン

100mW H.264 MP@L4.1 HDTV 解像度対応 整数

バータベース全差動 OTA の評価 ,” 平成 19 年度電画素精度動き検出プロセッサコア” 第 11 回シス

気・情報関係学会北海道支部連合大会 , 16, 2007

テム LSI ワークショップ ポスタセッション , pp.

08VDEC年報01章.indd 62

08.8.6 9:59:24 AM

210-212, 2007 年 11 月．

2007 年 12 月 .

[148] 井口友輔 , 野口紘希 , 奥村俊介 , 藤原英弘 , 森田泰[157] 神山 真一 , 廣本 正之 , 越智 裕之 , 中村 行宏 ,弘 , 新居浩二 , 川口博 , 吉本雅彦 , “ビット線電力を“ プ ロ セ ッ サ モ ー ド を 組 み 込 ん だ ALU ベ ー ス

削減する , 動画像処理応用 10T 非プリチャージ

動的再構成デバイス ,” 電子情報通信学会技術

2-port SRAM,” VDEC LSI デザイナーフォーラム

研究報告（於 慶應義塾大学日吉キャンパス）,

2007（若手の会）
ポスターセッション , 2007 年 9 月．

Vol. 107, No. 415, VLD2007-128, CPSY2007-71,[149] 李赫鍾 , 三上真司 , 竹内隆 , 一圓真澄 , 川口博 , 太RECONF2007-74, pp. 64-69, 2008 年 1 月 .

田能 , 吉本雅彦 , “ワイヤレスセンサーネットワー[158] 廣本 正之 , 越智 裕之 , 中村 行宏 , “非同期式設計

ク 応 用 キ ャ リ ア セ ン ス 機 能 を 持 つ 433MHz 帯 ,による FPGA 向け IEEE754 準拠単精度浮動小数

356-uW 電圧増幅器 ,” 電子情報通信学会技術研

点除算器 ,” 電子情報通信学会技術研究報告（於究報告 , ICD2007-50, Vol. 107, No. 163, pp. 77-82,

屋久島 環境文化村センター）, 2008 年 3 月 .

2007 年 7 月．

[159] 池田泰二 , 浅井秀樹 , “動作モデリングとシミュ[150] 村地勇一郎 , 宮越純一 , 上農哲也 , 川口博 , 吉本雅

レーションを用いたΔ∑変調器のトランジスタ

彦 , “超並列画像処理応用 任意位置任意サイズ矩レベル設計仕様の導出 ,” 電子情報通信学会技術

形画素の 1 サイクルアクセスが可能なブロックア

研究報告 , Vol. 107, No. 264, pp. 73-78, oct, 2007[160] 篠宮幸平 , 浅井秀樹 , 鵜生高徳 , “最適化アルゴリ

会技術研究報告 , ICD2007-128, Vol. 107, No. 382,

ズムを用いた車載電子機器のコモンモード電流

pp. 47-52, 2007 年 12 月．

低減手法 ,” 電子情報通信学会技術研究報告 , Vol.

1-6

107, No. 264, pp61-66, , oct, 200763[151] 村地勇一郎 , 福山祐貴 , 山本亮 , 宮越純一 , 川口博, 石原一, 深山正幸, 松田吉雄, 吉本 雅彦, “VGA[161] 楠 , 井瀬 , “横型 pin フォトダイオードの光応答の解析” 計測自動制御学会中部支部

プ ロ セ ッ サ コ ア ,” 第 11 回 シ ス テ ム LSI ワ ー ク

集ショップ ポスタセッション , pp. 216-218, 2007 年
11 月．
[152] 廣本 正之 , 高橋 温子 , 神山 真一 , 越智 裕之 , 中
村 行宏 , “非同期単精度浮動小数点除算器の方

教育工学論文

第 30 号 , pp. 9-11（2007）．

[162] 林純也 , 山口祐樹 , 松岡成居 , 熊田亜紀子 , 日高邦
彦 , 三田吉郎 , “沿面放電測定用マイクロセンサの開発” 電気学会放電 / 開閉保護 / 高電圧合同研究会資 , ED-07-161, 2007.

式検討と FPGA 実装 ,” 電子情報通信学会技術研[163] 山口祐樹 , 林純也 , 松岡成居 , 熊田亜紀子 , 三田吉

究報告（於 京都府 京大会館）, Vol. 107, No. 32,

郎 , 日高邦彦 , “沿面放電測定用マイクロセンサ

VLD2007-10, pp. 19-24, 2007 年 5 月 .

の開発（II）” 平 19 年度電気学会全国大会 , 1-054,[153] 筒 井 弘 , 藤 田 憲 正 , 尾 上 孝 雄 , 中 村 行 宏 ,2008.
[164] 山王 , 高松 , 飯山 , “CMOS プロセスを用いたシリ

情報通信学会技術研究報告（於 北海道稚内市

コン光検出器の試作 ,” 平成 19 年度電気関係学会

日 ロ 友 好 会 館 2F 大 ホ ー ル ）, Vol. 107, No. 93,

北陸支部連合大会 , D-20, 福井工業大学（2007）.

SIS2007-3, pp. 13-18, 2007 年 6 月 .

[165] 水柿義直 , 柏竜太 , “接地点を有する超伝導薄膜[154] 廣本 正之 , 神山 真一 , 越智 裕之 , 中村 行宏 , “非で磁気分離された超伝導ストリップライン間の同期単精度浮動小数点除算器の方式検討と FPGA

相互インダクタンス ,” 電子情報通信学会技術研

実装 ,” 第 30 回パルテノン研究会（於 東京都 青究報告（超伝導エレクトロニクス）, SCE2007-15,

山オーバルビル 15 階 Nasic セミナーホール）, pp.

2007 年 7 月 27 日

43-48, 2007 年 6 月 .

[166] 小笠原 , 橋本 , 尾上 , “バス配線における誘導性ク[155] 今川 隆司 , 廣本 正之 , 神山 真一 , 越智 裕之 , 中村

ロストークノイズによる遅延変動の実測とノイ

行宏 , “ディペンダブル VLSI システム設計のため

ズ重ね合わせ効果の検証 ,” 電子情報通信学会 集の耐故障性評価環境 ,” 第 31 回パルテノン研究会

積回路研究会（2008）（於 東京都 青梅市 ブリヂストン奥多摩園）, pp.
59-63, 2007 年 12 月 .
[156] 神山 真一 , 廣本 正之 , 越智 裕之 , 中村 行宏 , “プロセッサとしても利用可能な ALU ベース動的再08VDEC年報01章.indd 63

19

年度事業報告“JPEG2000 マルチシンボル算術復号器 ,” 電子

1

ＶＤＥＣ事業の紹介と平成

30fps 実時間動画像認識応用オプティカルフロー第 章

クセスメモリアーキテクチャ ,” 電子情報通信学[167] 小笠原 , 橋本 , 尾上 , “スタンダードセルで構成
さ れ た 電 源 ノ イ ズ 波 形 測 定 回 路 の 提 案 ,” No.
ICD2007-142, pp. 17-22, 電子情報通信学会 集積回
路研究会（2008）

構成デバイス ,” 第 31 回パルテノン研究会（於 東[168] 二宮 , 橋本 , “SSTA における空間的相関を持つ製京都 青梅市 ブリヂストン奥多摩園）, pp. 37-44,

造ばらつきのグリッドベースモデル化法の検討 ,”08.8.6 9:59:24 AM

No. VLD2007-91, pp. 13-17, 電 子 情 報 通 信 学 会
VLSI 設計技術研究会（2007）.

ウェア / ソフトウェア協調設計に関する研究 ,” 平回システム LSI ワークショップ（2007）.

成 19 年度電気関係学会東北支部連合大会 , 2007.

[170] 橋本 , “製造・環境ばらつきを考慮したタイミン[185] 武田 , 野田 , 深瀬 , 佐藤 , “HCgorilla の大規模化にグ検証技術 ,” No. VLD2007-65, pp. 21-24, 電子情関する研究 ,” 平成 19 年度電気関係学会東北支部

報通信学会 VLSI 設計技術研究会（2007）.

連合大会 , 2007.

[171] 榎並 , 橋本 , “統計的電源ノイズモデル化に適した[186] 岩本, 天間, 武田, 野田, 深瀬, 佐藤, “マルチメディ

適応的領域分割法 ,” No. A-3-10, 電子情報通信学

アストリーム暗号エンジン ,” 平成 19 年度電気関係学会東北支部連合大会 , 2007.

[172] 阿部 , 橋本 , 尾上 , “製造ばらつきを考慮したメッ[187] 松田 敏弘・杉山 裕也・岩田 栄之 , “ n-MOSFET

シ ュ 型 ク ロ ッ ク 分 配 網 の ス キ ュ ー 評 価 ,” pp.

の非対称性および配置方位依存性の解析 ,” 電子

133-138, DA シンポジウム（2007）.

情報通信学会技術研究報告（シリコン材料・デ[173] 榎並 , 二宮 , 橋本 , “電源ノイズの空間的相関を考慮した統計的タイミング解析 ,” pp. 667-672, 回路とシステム（軽井沢）ワークショップ（2007）.
[174] 新開 , 橋本 , 尾上 , “短距離ブロック内配線の自己発熱 ,” pp. 7-12, 回路とシステム（軽井沢）ワーク

64

ショップ（2007）
.

第 章

1-6

ＶＤＥＣ事業の紹介と平成年度事業報告19[184] 横山 , 武田 , 野田 , 深瀬 , 佐藤 , “HCgorilla のハード

[169] 橋本 , “オンチップノイズ観測 ,” pp. 149-157, 第 11会ソサイエティ大会（2007）.

1

学会東北支部連合大会（2007）.

[175] 橋本 , “製造・環境ばらつきと動的性能補償を考慮したタイミング検証に向けて ,” pp. 661--666, 回路とシステム（軽井沢）ワークショップ（2007）.

バイス研究会 （SDM2007-161）[188] 押山弘樹

鈴木圭一

岩田栄之

松田敏弘 , “微細 CMOS 基準電圧発生回路の設計 ,” 電気関係学会北陸支部連合大会 , D-13, 2007.
[189] 三浦和仁 , 井上浩 , “高周波電圧制御発振器の開発とその応用” 電子情報通信学会技術研究報告
EMCJ2007-75, pp. 123-128, Oct.2007．
[190] 池田 , 堀口 , “基板バイアス効果を用いた低消費電
力リングオシレータ ,” 信学会 ,2008 総合大会[176] 清水 , 矢山 , 大畠 , 山下 , “ボディーバイアス制御回[191] 川島 裕崇 , 中村 一博 , 高木 直史 , 高木 一義 , “部

路付き S/H 回路におけるフィードスルー低減技

分積加算における信号遷移回数の削減による配術 ,” 2007 年電子情報通信学会ソサイエティ大会 ,列型乗算器の低消費エネルギー化設計 ,” 信学技

C-12-20

報 VLD2007-87.

[177] 李, 関, 厚地, 大畠, 山下, “10Gbps 光配線用開ルー[192] 石原一 , 深山正幸 , 山本亮 , 福山祐貴 , 川口博 , 吉

プ型 VCSEL 駆動回路 ,” 2007 年電子情報通信学会

本雅彦 , 松田吉雄 , “実時間オプティカルフロープ

総合大会 , C-12-32

ロセッサの開発と FPGA を用いた検証システム[178] 矢山 , 清水 , 上村 , 大畠 , 山下 , “ボディバイアス制
御回路を具備した高精度 S/H 回路 ,” 2007 年電子情報通信学会総合大会 , C-12-33の構築 ,” 電子情報通信学会スマートインフォー
マティブシステム研究会（2007.06）.
[193] 石原一・深山正幸・村地勇一郎・川口

博・吉[179] 上村 , 堀江 , 大畠 , 山下 , “高速コンパレータのオフ

本雅彦・松田吉雄 , “VGA30fps 実時間動画像認識

セットキャンセル方式の一検討 ,” 2007 年電子情応用オプティカルフロープロセッサコア ,” 電子報通信学会総合大会 , C-12-34

情報通信学会集積回路研究会（2007.12）.

[180] 狩野 , 中野 , 秋田 , 北川 , “生体モニタリング向け[194] 井家佑介・稲田遼一・春日隆文・深山正幸・中パッシブ型センサタグの要素回路 ,” pp. 83-88,

尾政史・松田吉雄 , “低遅延画像伝送システム用

IEICE 集積回路研究会（2007）

JPEG 2000 コーデック LSI の開発 ,” 電子情報通信[181] 島崎 慶太 , 長野 孝昭 , 本田 宏明 , ファラハド メ
ディプー , 井上 弘士 , 村上 和彰 , “大規模再構成

学会スマートインフォメディアシステム研究会（2007.12）.

可能データパスにおけるオンチップ・ネットワー[195] 弓部 良樹 , 深山 正幸 , 松田 吉雄 , “アフィン動き

ク・アーキテクチャの検討 ,” 情報処理学会研究

モデル推定プロセッサ用逆行列計算回路 ,” 電子

報告 , 2007-ARC-173, pp. 115-120, Jun. 2007.

情報通信学会 2008 年総合大会（2008.03）.

[182] 野 田 , 武 田 , 深 瀬 , 佐 藤 , “HCgorilla の マ ル チ[196] 内田 , 岡本 , 冨安 , 西川 , “ネットワーキング向き

メ デ ィ ア 機 能 強 化 ,” 情 報 処 理 学 会 研 究 報 告 ,イベント駆動型チップマルチプロセッサ CUE-v3

2007-DSP-131, pp. 85-90,（2007）.

の開発 ,” 情報処理学会第 70 回全国大会 1A-3, pp.

[183] 野田, 武田, 深瀬, 佐藤, “Multimedia Performanceof a Ubiquitous Processor,” 平成 19 年度電気関係

08VDEC年報01章.indd 64

1-5 〜 1-6（2008 年 3 月）.
[197] 高池, 眞田, “四分の一波長共振器を用いたRFフィ

08.8.6 9:59:25 AM

ルタの検討 ,” 2008 年 IEICE 総合大会

ンと応用システム” シンポジウム, 2007, 江戸川区,[198] 真鍋 , 楳田 , “トランス結合型直列均等分圧ドライ

東京 .

バの動作速度評価 ,” 2008 信学総大 , A-1-3（2008）[210] 田 中 博 人 , 松 本 潔 , 下 山 勲 , “ マ イ ク ロ 樹 脂 成[199] 下垣 , 楳田 , “CMOS 高速変調用集積回路におけ形 に よ る 翅 脈 付 き 翼 を 持 つ 蝶 型 羽 ば た き 機 ,”る多重反射による遅延歪評価 ,” 2008 信学総大 ,Butterfly Ornithopter with Micromolded Wings

A-1-5（2008）

Having Wing Vein Structure, 第 20 回バイオエン[200] 石滝公一 , 岩瀬英治 , 松本潔 , 下山勲 , “せん断応力センサを用いた表面形状の検出 ,” Surface shape

ジニアリング講演会 , 2008, 江東区 , 東京 .
[211]

detection with shear stress sensor, "1A2-A11, ロ

音評価 ,” 深澤光弥 , VDEC LSI デザイナーフォー

ボティクス・メカトロニクス講演会 2007, 2007,
秋田拠点センター ALVE, 秋田 .

“埋め込み型検出回路によるプロセッサの電源雑
ラム 2007, 2007. 09.

[212]“TS-CDMA による超多重 RFID ランスポンダ[201] 田中悠輔 , 森本雄矢 , 岩瀬英治 , 松本潔 , 下山

向け同期回路の検討 ,” 福水洋平 , 郷地直樹 , 永田

勲 , “せん断応力センサを用いた安定した物体把真 , 瀧和男 , 電子情報通信学会ソサイエティ大会

持のための重心検出 , The Detection of Center

B-20-12, 2007.09.

of Gravity for Stable Grasp by Using a Shear[213]“携帯機器向け 625Mbps/3mW/1.5V 電流モード

Stress Sensor,” 1A2-A10, ロボティクス・メカト

通信回路 ,” 荻野哲宏 , 吉河武文 , 永田真 , 電子情報

ロニクス講演会 2007, 2007, " 秋田拠点センター

通信学会技術報告 ICD2007-121, pp. 7-12, 2007.12
1-6[202] 岩瀬英治 , 下山勲 , “東大 IRT 拠点の体制とロボッ

オフチップ電磁雑音の統合評価 ,” 高橋 裕樹 , 市

65

トデバイスグループの成果 ,” 1L11, 第 25 回日本ロ

川 浩司 , 永田 真 , 電子情報通信学会技術報告

ボット学会学術講演会 , 2007, 習志野市 , 千葉 .

ICD2007-140, pp. 5-10, 2008.1.

[214]

1

[215] Chengjie Zang, Shigeki Imai, and Shinji Kimura,

MRI 画像取得のための MEMS 立体コイル ,” 1L12,“Issue Mechanism for Embedded Simultaneous

第 25 回日本ロボット学会学術講演会 , 2007, 習志

Multithreading Processor,” The 20th Workshop

野市 , 千葉 .

on Circuits and Systems in Karuizawa（KARUIZAWA-2007）,pp. 325-330, Apr. 2007.

“距離計測用 MEMS デバイスのための超音波発信[216] 川原崎 , 中村 , 西本智弘 , 下林義明 , 藤野 , “EB 直器 ,” 1L13, 第 25 回日本ロボット学会学術講演会 ,描を使ったマスクレスビアプログラマブルデバ

2007, 習志野市 , 千葉 .

イス VPEX の提案と回路性能評価 ,” 信学技報 ,[205] 高畑智之 , 武居淳 , 松本潔 , 下山勲 , “ブレ補正光ボット学会学術講演会 , 2007, 習志野市 , 千葉 .

Vol. 107, No. 334, VLD2007-80, pp. 61-66, 2007 年
11 月[217] 豊田 , 木戸 , 下林 , 藤野 , “暗号回路の電力差分解析[206] 岩瀬英治 , 松本潔 , 下山勲 , “磁場自己組立てを用攻撃に対して耐性があるドミノ型 RSL 回路の提いたMEMSアクチュエータ,” pp. 329-332, 第24回

案 ,” 信学技報 , Vol. 107, No. 334, VLD2007-77, pp.

“センサ・マイクロマシンと応用システム” シン

43-48, 2007 年 11 月 .

ポジウム , 2007, 江戸川区 , 東京 .
[207] 尾上弘晃 , 岩瀬英治 , 松本潔 , 下山勲 , “順序付き
自己組立てによる 3 次元マイクロチェーン構造 ,”[218] 上野 , 廣瀬 , 浅井 , 雨宮 , “MOSFET の特性バラツ
キ補正にむけた参照電圧源回路 ,” 第 11 回システ
ム LSI ワークショップ ,（2007）.

pp. 321-324, 第 24 回 “センサ・マイクロマシンと[219] 小川 , 廣瀬 , 浅井 , 雨宮 , “低電源電圧動作時におけ応用システム” シンポジウム , 2007, 江戸川区 , 東るマスタースレーブフリップフロップの動作検

京.

討 ,” 第 11 回システム LSI ワークショップ ,（2007）.

[208] 高畑智之, 松本潔, 下山勲, “スラブ駆動によるフォ[220] 平井 , 廣瀬 , 浅井 , 雨宮 , “熱伝導を利用した移送発

トニック結晶光スイッチ ,” pp. 491-494, 第 24 回

振器 ,” VDEC デザイナーフォーラム 2007,（2007）.

“センサ・マイクロマシンと応用システム” シン[221] 平井 , 廣瀬 , 浅井 , 雨宮 , “熱伝導による位相遅れをポジウム , 2007, 江戸川区 , 東京 .
[209] 大堀敬広 , 高畑智之 , 岩瀬英治 , 松本潔 , 下山勲 ,08VDEC年報01章.indd 65

19

年度事業報告学系のための液体プリズム ,” 1L14, 第 25 回日本ロ

ＶＤＥＣ事業の紹介と平成[203] 土肥徹次 , 桑名健太 , 松本潔 , 下山勲 , “高分解能[204] 中井亮仁 , 磯崎瑛宏 , 橋本康史 , 松本潔 , 下山勲 ,第 章“デジタル LSI におけるオンチップ電源雑音とALVE, 秋田 .

利用した CMOS 発振回路 ,” 電子情報通信学会ソサイエティ大会 ,（2007）.

“長方形開口マスクによるシリコン 3 次元形状の[222] 小川 , 廣瀬 , 浅井 , 雨宮 , “マスタースレーブフリッ

製作 ,” pp. 15-18, 第 24 回 “センサ・マイクロマシ

プフロップ回路の低電圧動作解析 ,” 電子情報通08.8.6 9:59:25 AM

信学会ソサイエティ大会 ,（2007）.

[235] 酒井勇士 , 福田陽平 , 高橋康宏 , 関根敏和 , 横山道[223] 上野 , 廣瀬 , 浅井 , 雨宮 , “サブスレッショルド

央 , “2 相 Clocked-CMOS 断熱的論理回路 ,” 第 11 回

CMOS 回路によるしきい値電圧を参照した基準システム LSI ワークショップ講演資料集およびポ

電圧源回路 ,” 電子情報通信学会ソサイエティ大スター資料集 , pp. 249-251, Nov. 2007.

会 ,（2007）.

[236] 福田陽平 , 酒井勇士 , 高橋康宏 , 関根敏和 , 横山道[224] 上野 , 廣瀬 , 浅井 , 雨宮 , “MOSFET のしきい値電

央 , “2 相 Clocked-CMOS 断熱的論理回路用電源の圧を参照した基準電圧源回路 ,” 電子情報通信学

検討 ,” 第 11 回システム LSI ワークショップ講演

会集積回路研究会 ,（2007）.

資料集およびポスター資料集 , pp. 252-254, Nov.

[225] 上野 , 廣瀬 , 浅井 , 雨宮 , “サブスレッショルド

2007.

MOS 特性を利用した PTAT 電流生成のための微[237] 高橋康宏 , 都築大二郎 , 関根敏和 , 横山道央 , “2

小フローティング電圧源回路 ,” 第 20 回回路とシ相駆動断熱的論理回路による 16bit RISC 型 CPU

ステム軽井沢ワークショップ ,（2007）.

の設計 ,” 2007 年信学総大 , p.10（A-1-10）, March[226] 小川 , 廣瀬 , 浅井 , 雨宮 , “サブスレッショルド
MOS 回路によるしきい論理システム ,” 第 20 回回
路とシステム軽井沢ワークショップ ,（2007）.
[227] 田端 , 塩田 , 北村 , “異種命令セット同時実行プロ
セッサの実装に向けた評価 ,” pp. 95&#8210;100,2007.
[238] 小林 , 小宮 , 佐藤 , 福島 , 富田 , 栗野 , 田中 , 玉井 ,小柳 , “人工網膜用データ受信回路の試作と評価 ,”pp. 1307, 秋季応用物理学会予稿集（2007）[239] 小宮 , 小林 , 佐藤 , 小林 , 福島 , 富田 , 栗野 , 田中 ,情処会研究報告 , 2007-ARC-175, Nov（2007）

玉井 , 小柳 , “三次元積層型人工網膜チップへの電

66[228] 川嶋佑輔 , 厚地泰輔 , 中田一紀 , 岡田真人 , 森江隆 ,力供給用 2 次元コイルの開発 ,” pp. 1308, 秋季応用

第 章

1-6

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

19“領域ベース結合 MRF モデルによる大局的画像

物理学会予稿集（2007）

領域分割と CMOS 回路実現 ,” 電子情報通信学会[240] 佐藤 , 小宮 , 小林 , 小林 , 福島 , 富田 , 栗野 , 田中 ,ニューロコンピューティング研究会, NC2007-120,

小柳 , “網膜刺激電極のインピーダンス特性に対Vol. 107, No. 542, pp. 49-54, 2008 年 3 月 12 日 , 玉する電極材料および寸法の影響 ,” pp. 1308, 秋季

川大学（東京）.

応用物理学会予稿集（2007）[229] 田中秀樹 , 森江隆 , 合原一幸 , “STDP を有する

[241] 萩原 汐 , 佐藤 高史 , 益 一哉 , “パワーゲーティン

CMOS スパイキングニューラルネットワーク LSI

グ技術における製造ばらつきの回路特性への影の評価 ,” 電子情報通信学会 ニューロコンピュー響 ,” 情報処理学会第 131 回システム LSI 設計技術

ティング研究会 , NC2007-61, Vol. 107, No. 328,

研究会 , pp. 37-42, 2007 年 10 月 .

pp. 37-42, 2007 年 11 月 18 日 , 佐賀大学（佐賀）.

[242] 萩原 汐 , 上薗 巧 , 佐藤 高史 , 益 一哉 , “相関係数[230] 厚地泰輔 , 加藤直人 , 森江 隆 , 中田一紀 , “パルにもとづく回帰分析の電源改善への適用,” 第20回

ス変調方式による相互結合位相振動子の CMOS

回路とシステム軽井沢ワークショップ , pp. 47-50,

回 路 実 現 と 評 価 ,” 電 気 学 会 電 子 回 路 研 究 会 ,2007 年 4 月 .

ECT-07-107, pp. 25-29, 2007 年 12 月 8 日 , 日本大学
（新潟）.
[231] 金子 , 石川 , 活田 , 清水 , 深井 , “アナログ LSI 設計[243] 上薗 巧 , 佐藤 高史 , 益 一哉 , “電源電圧降下の時
間的・空間的広がり可視化手法 ,” 電子情報通信学会 ソサイエティ大会 , p.61, 2007 年 9 月 .

を支援する e-learning システムの構築と利用例 ,”[244] 萩原 汐 , 佐藤 高史 , 益 一哉 , “電源遮断回路におB12, pp. 23-24, 日本産業技術教育学会第 20 回九州

けるインバータ列遅延時間ばらつきの計算 ,” 電支部大会（ 2007）

子情報通信学会 総合大会 , A-3, 2008 年 3 月 .

[232] 石川 , 清水 , 深井 , “アナログ LSI 設計早期教育 ,”[245] 植山 寛之 , 佐藤 高史 , 中山 範明 , 益 一哉 , “リー

VDEC デザイナーフォーラム , ポスターセッショ

ク電流測定用トランジスタアレイ回路の測定 ,”ン（2007）電子情報通信学会 ソサイエティ大会, 2008年3月.

[233] 平山 , 山本 , 藤田 , “リピータを挿入した LSI 配線[246] 山長 功 佐藤 高史 , 益 一哉 , “測定系の侵襲性をの信号波形解析 ,” A-1-11, 2007 年電子情報通信学

定量化可能なオンチップ電源電圧変動の直接測会 ソサイエティ大会

定手法,” 電子情報通信学会 総合大会, 2008年3月.

[234] 高橋康宏 , 関根敏和 , 横山道央 , “断熱的論理回路[247] 佐藤 , 中野 , “基板ノイズ低減を目的としたアク2PADCL による 4bit アレイ型乗算器 ,” 第 11 回シティブデカップリング回路の検討 ,” 第 14 回シリステム LSI ワークショップ講演資料集およびポス

コンアナログ RF 研究会

ター資料集 , pp. 320-322, Nov. 2007.

08VDEC年報01章.indd 66[248] 樋口 , 森本 , 中野 , “リングオシレータのジッタ解

08.8.6 9:59:25 AM

析を用いたノイズの評価 ,” 第 12 回シリコンアナ器の設計 ,” 情処学 組込みシステムシンポジウム

ログ RF 研究会

2007, Vol. 2007, pp. 90-99, Oct. 2007.

[249] 滝川 , 東條 , 一宮 , 四柳 , 橋爪 , “0.35um CMOS プ[262] 奈良竜太 , 清水一範 , 小原俊逸 , 戸川望 , 柳澤政生 ,ロセスで試作した IC のリード浮きの電流テスト

大附辰夫 , “楕円曲線暗号に適した GF（2^m）上可能性評価 ,” p.83, 電気関係学会四国支部連合大のSIMD型MSD乗算器の設計,” 信学, VLD研究会,

会講演論文集（2007）

VLD2007-11, pp. 25-29, May. 2007.

[250] 窪田 , 橋爪 , 四柳 , “TCAD を用いた隣接信号変化[263] 谷村和幸 , 奈良竜太 , 小原俊逸 , 史

又華 , 小原俊時の断線信号線の信号変化の調査 ,” p.98, 電気関

逸 , 戸川望 , 柳澤政生 , 大附辰夫 , “GF（2n）及び係学会四国支部連合大会講演論文集（2007）.

GF（p）におけるスケーラブル双基数ユニファ[251] 小山田 , 四柳 , 橋爪 , “複数隣接信号線の影響を

イド型モンゴメリ乗算器 ,” 信学 , VLD 研究会 ,用 い る 断 線 故 障 検 査 用 テ ス ト パ タ ー ン 生 成 ,”p.107, 電気関係学会四国支部連合大会講演論文集（2007）VLD2007-42, pp. 43-45, Jun. 2007.
[264] 那須貴文 , 荒木純道 , “ダイレクトサンプリング
ミキサの低雑音化設計手法に関する検討 ,” pp.

[252] 尾形 , 四柳 , 橋爪 , “レイアウトを用いた断線信号
線の電圧解析 ,” p.108, 電気関係学会四国支部連合
大会講演論文集（2007）[253] 小山田, 四柳, 橋爪, “隣接信号線間のフィードバッ
クを考慮する断線故障の影響調査 ,” 第 58 回 FTC研究会（2008）[265] 倉科 隆 , 鄭 明奎 , 白 戴和 , 張 義偉 , 松澤 昭 ,“0.18um CMOS の RF・アナログ特性評価 ,” 電子
情報通信学会 シリコンアナログ RF 研究会（RF）,”
1-6

東京 , Vol. RF2006-4, p. 2, Mar. 2007.
[266] 李寧 , チャイヴィパース

田健一 , 松澤ウィン , 倉科隆, 岡昭 “サンプリングミキサに向けた CMOS トランスコンダクタンスアンプの解析 ,”研究会（2007）

電子情報通信学会 シリコンアナログ RF 研究会[255] 渡邉裕樹 , 本間尚文 , 青木孝文 , 樋口龍雄 , “並列プ（RF）
, 群馬 , Vol. RF2007-1, Jun. 2007.

レフィックス加算器を用いた算術演算モジュー[267] ニン ホンフック , 馬上 崇 , 倉科 隆 , 岡田 健一 , 松ルの自動生成 ,” 信学技報 , Vol. 107, No. 101, pp.

澤 昭 “Switched Capacitor Filter（SCF）技術を

49--54, June 2007.

用いたサンプリングミキサの検討 ,” 電子情報通[256] 前澤 , 亀谷 , 岸本 , 水谷 , 安藤 , 赤松 , 中田 , “共鳴トンネル素子を用いた極短パルス生成器とそのAlN
セラミック基板上アンテナとの集積化 ,” 電子情信学会 シリコンアナログ RF 研究会（RF）, 群馬 ,
Vol. RF2007-1, Jun. 2007.
[268] 宮原

正也 , 松澤昭 “スイッチのオン抵抗がパ研究会 （2007）.

イプライン型 ADC 性能に及ぼす影響とセトリン[257] 室矢 , 前澤 , 水谷 , “MOBILE を用いた NRZ-DFF

グ時間最適設計技術の検討 ,” 電子情報通信学会とその FMDSM への応用 ,” 電子情報通信学会

集積回路研究専門委員会 , ICD2007-43, pp. 35-40,

2007 年ソサイエティ大会 , C-10-8（2007）

Jul. 2007.

報通信学会[258] 大江 , 森 . 前澤 , “共鳴トンネルダイオードペアを[269] 原 翔一 , 伊藤 猛 , 岡田 健一 , 松澤 昭 “分周器を用いた 3 次高調波発振器 ,” 電子情報通信学会 2007

用いた電圧制御発振器に関する検討 ,” 電子情報

年ソサイエティ大会 C-10-12（2007）.

通信学会 ソサイエティ大会 , 鳥取 , C-12-34, Sep.

[259] 奈良竜太 , 小原俊逸 , 清水一範 , 戸川望 , 柳澤政生 ,[270] 伊藤 猛 , チャイヴィパース ウィン , 岡田 健一 ,にした楕円曲線暗号 LSI 向け MSD 乗算器の実装 ,”松澤 昭 “伝送線路を用いた動的再構成可能 Si

信学 回路とシステム軽井沢ワークショップ , pp.

CMOS VCO の検討 ,” 電子情報通信学会 ソサイ

355-360, Apr. 2007.

エティ大会 , 鳥取 , C-12-33, Sep. 2007.

[260] 奈良竜太 , 清水一範 , 小原俊逸 , 戸川望 , 柳澤政生 ,[271] 金丸 正樹 , 伊藤 猛 , 岡田 健一 , 松澤 昭 “差動低大附辰夫 , “GF（2^m）上の SIMD 型 MSD 乗算器

雑音増幅器における利得インバランス改善の検を用いた楕円曲線暗号回路の実装 ,” 情処学 DA

討 ,” 電子情報通信学会 ソサイエティ大会 , 鳥取 ,シンポジウム 2007, Vol. 2007, No. 7, pp. 221-226,

C-12-26, Sep. 2007.
[272] 高山 直輝 , ウィンチャイヴィパース , 岡田 健一 ,[261] 奈良竜太 , 清水一範 , 小原俊逸 , 戸川望 , 柳澤政生 ,松澤 昭 “高調波抑制機能を持つマルチバンド電大附辰夫 , “楕円曲線暗号用 SIMD 型 MSD 乗算

力増幅器の研究 ,” 電子情報通信学会 ソサイエ

08VDEC年報01章.indd 67

19

2007.

大附辰夫 , “GF（2^m）上の MSB 乗算器をベース

Aug. 2007.

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

ストによる試作 IC の断線故障検出 ,” 第 57 回 FTC

67

第 章

[254] 東條 , 一宮 , 四柳 , 橋爪 , “交流電界印加時の電流テ67-72, 信学技報 Vol. 107, No. 504

08.8.6 9:59:25 AM

ティ大会 , 鳥取 , C-12-25, Sep. 2007.

[285] 上口 光 , 椋田 祐也 , 和泉 伸也 , マタウシュ ハ[273] ニン ホンフック , 馬上 崇 , 倉科 隆 , 岡田 健一 ,ンス・ユルゲン , 小出 哲士 , “90-nm CMOS 技術

松澤 昭 “Switched Capacitor Filter（SCF）技術

による多段階読出し方式を用いた 128-Kbit, 16を用いたサンプリングミキサの検討 ,” 電子情報

ポート SRAM の設計” 信学技報 , ICD2007-97, pp.

通信学会 ソサイエティ大会 , 鳥取 , C-12-23, Sep.

149-154,（2007.8）

2007.

[286] 田上 正治 , 石崎 雅勝 , 熊木 武志 , 幸野 豊 , 小出[274] 浅田 友輔 , 宮原 正也 , 岡田 健一 , 松澤 昭 “並列型

哲士 , Hans Juergen Mattausch, 行天 隆幸 , 野田

A/D コンバータにおけるエンコーダの高速化の英行 , 堂阪 勝己，有本 和民 , 齊藤 和則 , “CAM検討,” 電子情報通信学会 ソサイエティ大会, 鳥取,を付加した超並列 SIMD プロセッサによる AES

C-12-22, Sep. 2007.

処理高速化手法（1）〜暗号化方法〜 ,” 平成 19 年

[275] 田中 洪太, 倉持 泰秀, 倉科 隆, 岡田 健一, 松澤 昭,“電荷再配分技術を用いた生体観測のための低消費電力データ変換器 ,” 電子情報通信学会 システ

1-6

第 章

68

1

度電気・情報関連学会中国支部第 58 回連合大会 ,pp. 93-94,（2007.10）[287] 石崎 雅勝 , 田上 正治 , 熊木 武志 , 小出 哲士 ,ム LSI ワークショップ , 福岡 , Nov. 2007.

Hans Juergen Mattausch, 行天 隆幸 , 野田 英行 ,[276] 田中 洪太, 倉持 泰秀, 倉科 隆, 岡田 健一, 松澤 昭,

堂阪 勝己，有本 和民 , 齊藤 和則 , “CAM を付加“バイオメディカル用容量 / デジタル変換器の研した超並列 SIMD プロセッサによる AES 処理高究 ,” 電子情報通信学会シリコンアナログ RF 研究

速化手法（2） 〜復号化方法〜 ,” 平成 19 年度電会 , 千葉 , Vol. RF2007-3, p. 1, Nov. 2007.

気・情報関連学会中国支部第 58 回連合大会 , pp.

[277] 西一斗 , 吉澤真吾 , 宮永喜一 , “OFDM 方式コグニ

95-96,（2007.10）[288] 榊 原 尚 吾 , Abedin Md.Anwarul, 田 中 裕 己 ,セッサの一検討 ,” 電子情報通信学会 SIS 研究会 ,Hans Juergen Mattausch, 小出 哲士 , “学習機能SIS2007-9, pp. 45-48, June. 2007.

を実現する連想メモリの LSI 設計” 平成 19 年度[279] 肥後昭男 , 藤田博之 , 年吉洋 , “シリコン細線光導19[280] 山根大輔 , 高橋一浩 , SUN Winston, 清田晴信 , 川

哲士 , Hans Juergen Mattausch, “マルチポート連

崎繁男 , 藤田博之 , 年吉洋 , “アクティブフェイズ

装メモリを用いた効果的な並列符号化処理につドアレイアンテナの移相器応用RF-MEMSスイッ

いて ,” 平成 19 年度電気・情報関連学会中国支部

チ” 平成 19 年度電気学会センサ・マイクロマシン

第 58 回連合大会 , pp. 322-323,（2007.10）

準部門総合研究会（2007）．

部第 58 回連合大会 , pp. 322-323,（2007.10）

年度事業報告ＶＤＥＣ事業の紹介と平成

ティブ無線における動的再構成可能な FFT プロ[278] 三田 , 水野 , 年吉藤田 , “2 次元走査型 LIDAR 用MEMS スキャナ ,” 信学技報 , Vol. 107, No. 365,
SANE2007-86, pp. 25-28, 2007 年 11 月（2007）

電気・情報関連学会中国支部第 58 回連合大会 ,pp. 97-98,（2007.10）[289] 粟根 和俊 , 岡崎 啓太 , 永岡 奈緒美 , 菅原 達也 , 小出 哲士 , Hans Juergen Mattausch, “イメージス

波路を用いたフォトニック MEMS 変調素子の設キャン画像分割アーキテクチャの LSI 設計 ,” 平成

計と作製方法” 平成 19 年度電気学会センサ・マイ

19 年度電気・情報関連学会中国支部第 58 回連合

クロマシン準部門総合研究会 , 筑波大学大学会館

大会 , pp. 229-230,（2007.10）[290] 熊木 武志 , 石崎 雅勝 , 田上 正治 , 今井 雄太 , 小出（2007）.

[281] YI Yuheon, 中 田 宗 樹 , 藤 田 博 之 , 年 吉 洋 ,[291] 熊木 武志 , 石崎 雅勝 , 田上 正治 , 小出 哲士 , マ“Integration of MEMS Scanning Mirror and Its

タウシュ ハンス ユルゲン , 行天 隆幸 , 野田 英

Control Circuit,” 平成 19 年度電気学会センサ・マ

行 , 黒田 泰斗 , 堂阪 勝己 , 有本 和民 , 齊藤 和則 ,イクロマシン準部門総合研究会 ,（2007）．

“CAM を有する超並列 SIMD 型演算プロセッサに[282] 権鎬楠 , “光励振により上下方向に駆動可能な多よる効果的なマルチメディアデータ処理につい

層金属カンチレバー” 平成 19 年度

神奈川県もの[292] 石崎 雅勝 , 熊木 武志 , 田上 正治 , 小出 哲士 , マ

づくり技術交流会 .（2007）[283] 中田宗樹 , “光駆動型ファイバー内視鏡用 MEMS
スキャナ ,” 平成 19 年度

神奈川県ものづくり技
財団法人神奈川科学技術アカデミー（KAST）研究報告
会（2007）.

08VDEC年報01章.indd 68

タウシュ ハンス ユルゲン , 行天 隆幸 , 野田 英
行 , 奥野 義弘 , 有本 和民 , “CAM を有する超並列 SIMD 型演算プロセッサによる効果的な AES

術交流会（2007）.
[284] 年吉洋 , “光メカトロニクス” 平成 19 年度て” 信学技報 , CPSY2007-27, pp. 19-24,（2007.10）

暗号化処理 ,” 信学技報 , CPSY2007-28, pp. 25-30,（2007.10）[293] 岡崎 啓太 , 粟根 和俊 , 永岡 奈緒美 , 菅原 達也 ,08.8.6 9:59:25 AM小出 哲士 , マタウシュ ハンスユルゲン , “2 次元ネットワークプロセッサ” pp. 37-42, DA シンポジ

ブロックでスキャンを行う画像分割アーキテクウム 2007（2007）

チャの性能評価” 第 9 回 IEEE 広島支部学生シン[304] 大田元則 , 小原俊逸 , 戸川望 , 柳澤政生 , 大附辰夫 ,ポジウム（HISS2007）, B -07,（2007.11）“応用指向動的再構成なネットワークプロセッサ[294] 和泉 伸也 , 上口 光 , マタウシュ ハンス・ユルゲ

設計手法 ,” pp. 141-150, 組込みシステムシンポジ

ン , 小出 哲士 , “90-nm CMOS テクノロジにおけ

ウム 2007

る SRAM-cell の Static-Noise-Margin の評価” 第 9[305] 山崎大輔 , 小原俊逸 , 戸川望 , 柳澤政生 , 大附辰

回 IEEE 広島支部学生シンポジウム（HISS2007）,

夫 , “SIMD プロセッサコアの面積 / 遅延見積もり

B-08,（2007.11）

手法 ,” pp. 233-240, 組込みシステムシンポジウム[295] 粟根 和俊 , 岡崎 啓太 , 永岡 奈緒美 , 菅原 達也 ,2007（2007）

小出 哲士 , Hans Juergen Mattausch, “スキャン[306] 川畑伸幸 , 奈良竜太 , 戸川望 , 柳澤政生 , 大附辰

方式画像分割アーキテクチャの効率的な実装 ,”夫 , “AES における合成体 SubBytes 向けパワーマ

2008 年電子情報通信学会総合大会 , C-12-20, p.

スキング乗算回路の設計” pp. 37-42, VLD 研究会

110,（2008.3）（2007）[296] 和泉 伸也, 上口 光, マタウシュ ハンス・ユルゲン,[307] 今井優太 , 清水一範 , 戸川望 , 柳澤政生 , 大附辰夫 ,小出 哲士 , “微細 CMOS 技術における SRAM セル“列処理演算法に着目したマルチレート対応イレの安定性評価 ,” 2008 年電子情報通信学会総合大ギュラー LDPC 符号復号器 ,” pp. 19-24, RECONF

会 , C-12-27, p. 117,（2008.3）

研究会（2007）

1-6

出 哲士 , Mattausch, Hans Jrgen, “物体認識に向則 , “粒度可変構造論理セル向け算術演算回路のけた特徴量マッチングによるグルーピング手法”

実現 ,” 信学技報 RECONF2007-7, Vol. 107, No. 41,

2008 年電子情報通信学会総合大会 , 情報・システ

pp. 37-42, May 2007.

ムソサイエティ総合大会特別号 , p.117,（2008.3）[298] 小平行秀 , 高橋篤司 , “一般同期方式向けレジスタ
再配置手法の性能評価．DA シンポジウム 2007 論[309] 三浦大 , 尼崎太樹 , 松山和憲 , 飯田全広 , 末吉敏

則 , “粒度可変論理セルの構成に関する一検討 ,”[310] 松山和憲 , 山口良一 , 佐藤嘉晃 , 三浦大，古文集 ,” 情報処理学会シンポジウムシリーズ , Vol.

賀正紘 , 井上万輝 , 尼崎太樹 , 飯田全広 , 末吉敏

2007, No. 7, pp. 193-198, 2007 年 8 月 30 日 .

則 , “粒度可変論理セルのコネクションブロック[299] 橋本浩良 , 小平行秀 , 高橋篤司 , “CAD ツールを用

構造と多入力論理実装手法の一検討 ,” 信学技報

いた一般同期向けクロック木合成法の改良 ,” DA

RECONF2007-33, Vol. 107, No. 340, pp. 7-12, Nov.

シンポジウム 2007 論文集 , 情報処理学会シンポジ
年 8 月 30 日 .

2007.
[310] 松山和憲 , 山口良一 , 佐藤嘉晃 , 三浦

大 , 古賀正紘 , 井上万輝 , 尼崎太樹 , 飯田全広 , 末吉敏則 , “粒[300] Bakhtiar Affendi Rosdi, Atsushi Takahashi.

度可変論理セルのコネクションブロック構造と“Delay Balancing by Min-Cut Algorithm for

多入力論理実装手ヒ , ホー・。ニ、,” ソョウリオ

Reducing the Area of Pipelined Circuits,” 第 20

サハ RECONF2007-33, Vol. 107, No. 340, pp. 7-12,回 回路とシステム軽井沢ワークショップ論文集 ,Nov. 2007.

pp. 643-648, 2007 年 4 月 24 日 .

情報の膨張処理を用いたアナログ動体検出 VLSI“CAD ツ ー ル を 用 い た 一 般 同 期 向 け ク ロ ッ クシステム ,” 電子情報通信学会技術究報告（信学

木の一合成法 ,” 電子情報通信学会技術報告書技報）, Vol. 107, No. 287, 論文番号 SIP2007-114,（VLD2006-127）, Vol. 106, No. 548, pp. 49-53, 2007

ICD2007-103, IE2007-73, pp. 23-28, 2007 年 10 月 .
[312] 馬奕涛 , 柴田直 , “K-Means 学習プロセッサシステ[302] 山崎大輔 , 小原俊逸 , 戸川望 , 柳澤政生 , 大附辰夫 ,ムのためのマルチチップ・アーキテクチャ ,” 電“HW/SW 協調合成における ASIP の面積 / 遅延

子情報通信学会技術研究報告（信学技報）, Vol.

見積もり手法” pp. 31-36, DA シンポジウム 2007

107, No. 287, 論文番号 SIP2007-116, ICD2007-105,（2007）

IE2007-75, pp. 35-40, 2007 年 10 月 .

[303] 大田元則 , 小原俊逸 , 戸川望 , 柳澤政生 , 大附辰夫 ,[313] グエンタンリム , 伊藤潔人 , 柴田直 , “時間領域“アプリケーションに特化した動的再構成可能な演算を用いたランクオーダフィルタおよびソー

08VDEC年報01章.indd 69

19[311] 仁木祐介 , 萬澤康雄 , 亀谷暁 , 柴田直 , “画素差分[301] 原 田 陽 介 , 橋 本 浩 良 , 小 平 行 秀 , 高 橋 篤 司 ,年3月8日.

1

年度事業報告ウムシリーズ , Vol. 2007, No. 7, pp. 199-204, 2007

69

ＶＤＥＣ事業の紹介と平成[308] 佐藤嘉晃 , 尼崎太樹 , 山口良一 , 飯田全広 , 末吉敏

第 章[297] 永岡 奈緒美 , 粟根 和俊 , 岡崎 啓太 , 菅原 達也 , 小

08.8.6 9:59:25 AM

ティングエンジンのコンパクトかつ低消費電力[325] Yoon, Taniguchi, Horikane, Sekine, “Developing

実 装 ,” 電 子 情 報 通 信 学 会 技 術 研 究 報 告（ 信 学

a Hardware Neural Network for Memorizing技報）, Vol. 107, No. 287, 論文番号 SIP2007-117,

T e m p o r a l P a t t e r n s ,” C D - R O M , T h e

ICD2007-106, IE2007-76, pp. 41-46, 2007 年 10 月

International Technical Conference on Circuits/[314] Kyougoku, Sekine, “A Filter Model as Input

System Computers andCommunications（2007）

Section of the ITD Model for Sound Source[326] Akazawa, Sekine, “The Hardware CPG Model

Localization in the Barn Owl,” CD-ROM, The

for Humanoid Robot HOAP2,” CD-ROM, The

International Technical Conference on Circuits/International Technical Conference on Circuits/

System Computers and Communications（2007）

System Computers and Communications（2007.）[315] Takase, Hayashi, Sekine, “Hearing Aid System[327] Takase, Hayashi, Sekine, “Basilar membrane

Using Basilar Hardware membrane Model,”model using Simulink for DSP,” Brain-Inspired

Engineering Application of Nural Network

Information Technology Ⅲ（2007）（2007）[316] Saeki, Hayashi, Sekine, “Noise Tolerance ofa Pulse-type Hardware Nural Network with
STDP Synapses -Thermal Noise and Extractionof Phase Difference Information-,” Proc.2007
IEEJ international Analog VLSI Workshop

70（2007）

第 章

1-6

1

ＶＤＥＣ事業の紹介と平成年度事業報告19[317] Saeki, Hayashi, Sekine, “PULSE-TYPE NEURO[328] 平田 , 石丸 , 清水 , 深井 , “ニューロン MOS を用いた 4 値 SRAM の検討 ,” 信学技報 , Vol. 107, No.
328, NC2007-62, pp. 43-48, 2007.
[329] 平田 , 石丸 , 深井 , “4 値シフトレジスタの検討 ,” 電子情報通信学会総合大会 , 2008[330] 清水 , 石川 , 深井 , “ν MOS カレントミラーの周波数特性について ,” 電子情報通信学会総合大会 ,2008.

DEVICE WITH SPIKE TIMING DEPENDENT[331] 原口 , 清水 , 石川 , 深井 , “完全差動型増幅器を用い

SYNAPTIC PLASTICITY,” International

た改良型ニューロン MOS カレントミラー ,” 電子

Conference on Biomedical Electronics and

情報通信学会九州支部学生会講演会 , C-14, 2007.

Device（2008）[332] 下条 , 清水 , 石川 , 深井 , “ニューロン MOS カレン[318] 清水 , 林 , 佐伯 , 関根 , “メキシカンハット型のトミラーに用いるニューロン MOSFET の入力

時間窓を示すアナログ回路モデルの構築 ,” pp.

ゲート容量比の検討 ,” 電子情報通信学会九州支111-115, 電子情報通信学会第 20 回回路とシステ

部学生会講演会 , 2007.

ム軽井沢ワークショップ（2007）[319] 清水 , 佐伯 , 関根 , “メキシカンハット型の時間窓を示す STDP を用いたシナプス回路に対する検討 ,” pp. 917-922, 電気学会電子・情報・システム部門大会（2007）[320] 関根 , “非線形電子回路の応用技術調査委員会活動報告 ,” ECT-07-08, 電気学会電子回路研究会（2007）[321] 山田 , ハッサワン , 清水 , 関根 , “パルス型ハード
ウェアニューロンモデルの抑制後リバウンド発
火に対する検討 ,” ECT-07-103, 電気学会電子回路研究会（2007）[333] 日浦 , 小原 , 戸川 , 柳澤 , 大附 , “アプリケーショ
ンプロセッサのカーネル記述自動生成手法 ,” pp.
161-166, 情報処理学会研究報告（2008）.
[334] 谷村 , 奈良 , 小原 , 史 , 戸川 , 柳澤 , 大附 , “GF（2^n）
及び GF（P）におけるスケーラブル双基数ユニファイド型モンゴメリ乗算器 ,” pp. 43-48, 情報処
理学会研究報告（2007）.
[335] 小原 , 史 , 戸川 , 柳澤 , 大附 , “命令メモリビット幅削減に基づく低エネルギー ASIP 合成手法 ,” 情報処理学会研究報告（2008）.
[336] 宮部 保雄 , 宮代 具隆 , 北村 聡 , 田邊 昇 , 中條 拓
伯 , 天野 英晴 , “MPI 派生データ型通信支援機構[322] 掘金 , ユン , 関根 , “OTA を用いたシナプスモデルの DIMMnet-2 への実装と評価 ,” 先進的計算基盤の特性改善 ,” ECT-07-104, 電気学会電子回路研究

システムシンポジウム SACSIS2007, pp. 211--218,

会（2007）

May. 2007.

[323] 清水 , 関根 , “能動的樹状突起ハードウェアモデル

[337] 松谷 宏紀 , 鯉渕 道紘 , 天野 英晴 , “Network-on-に対する検討 ,” 電子情報通信学会 2008 年総合大Chip における Fat H-Tree トポロジに関する研会（2008）

究 ,” 第 5 回先進的計算基盤システムシンポジウム[324] 山田 , ハッサワン , 清水 , 関根 , “パルス型ハード（SACSIS'07）論文集 , pp. 201-209, May 2007.

ウェア細胞体モデルの抑制後リバウンド発火特[338] 松谷 宏紀 , 鯉渕 道紘 , 天野 英晴 , “クロスバ接続

性 ,” 電子情報通信学会 2008 年総合大会（2008）による 3 次元 Network-on-Chip 向け多層型トポ

08VDEC年報01章.indd 70

08.8.6 9:59:25 AM

ロジ ,” 情報処理学会研究報告 2007-ARC-173, pp.

結型動的リコンフィギャラブルプロセッサ

109-114, Jun 2007.

MuCCRA-D の提案 ,” リコンフィギャラブルシス[339] 松谷 宏紀 , 鯉渕 道紘 , 王 代涵 , 天野 英晴 , “オンチップルータにおける仮想チャネル単位の走行
時パワーゲーティング ,” 情報処理学会研究報告

テム研究会（RECONF, 5 月 17, 18）, Vol. 107, No.
41, pp. 67-72[349] 加 東

勝 , 長谷川揚平 , 天野英 晴 , “PE 直2007-ARC-175（DesignGaia'07）, pp. 21-26, Nov.

結型動的リコンフィギャラブルプロセッサ

2007.

MuCCRA-D の評価 ,” 第 30 回

[340] 松谷 宏紀 , 鯉渕 道紘 , 王 代涵 , 天野 英晴 , “オパルテノン研究会（6 月 29, 30）,pp. 1-7

ンチップルータにおける仮想チャネル単位の走[350] 長谷川 揚平 , 堤 聡 , タンブンヘン バスタン , 天野行時パワーゲーティング ,” 第 11 回システム LSI

英晴 ., “低消費電力動的リコンフィギャラブルプ

ワークショップ資料集 , ポスタセッション , pp.

ロセッサ向けアーキテクチャ評価環境の構築,” 電

231-233, Nov 2007.

子情報通信学会技術研究報告 RECONF2007-40,[341] 松谷 宏紀 , 鯉渕 道紘 , 王 代涵 , 天野 英晴 , “Look-

pp. 25-30, 2007 年 11 月 .

Ahead ルーティングを用いたオンチップルータ[351] 長谷川 揚平 , 堤 聡 , 中村 拓郎 , 西村 隆 , 佐野 徹 ,の 動的パワーシャットダウン ,” 情報処理学会研加東 勝 , 齊藤 正太郎 , 天野 英晴 , “動的リコン

究報告 2007-ARC-174（SWoPP'07）, pp. 127-132,

フィギャラブルプロセッサ MuCCRA-1 の実装

Aug 2007.

と評価 ,” 先進的計算基盤システムシンポジウム
1-6

天野英晴 , “チップ間無線通信を用いた 3 次元動的[352] 堤 聡 , Vasutan Tunbunheng, 長谷川 揚平 , 松

71

リコンフィギャラブルデバイス MuCCRA-Cube

谷 宏紀 , Adepu Parimala, 中村 拓郎 , 西村 隆 ,の提案 ,” RECONF2007-5, pp. 25-30

佐野 徹 , 加東 勝 , 斎藤 正太郎 , 関 直臣 , 平井 啓
一郎 , 毛 凱毅 , 天野 英晴 , “マルチキャストコ

広， 長 谷 川 揚 平， 天 野 英 晴 , “ チ ッ プ 間 無 線 通ンフィギュレーションのスケジューリングア

信を用いた 3 次元動的リコンフィギャラブルデ

ルゴリズム ,” 電子情報通信学会技術研究報告

バ イ ス の 実 装 ,” VLD2007-123/CPSY2007-66/（RECONF2006-73）, Vol. 106, No. 458, pp. 49--54,

RECONF2007-69, pp. 31-36

January 2007．

[344] 平井 啓一郎 , 武田 清大 , 西村 隆 , 長谷川 揚平 , 堤[353] 堤 聡 , 長谷川 揚平 , 西村 隆 , 天野 英晴 , “動聡 , 宇佐美 公良 , 天野 英晴 , “動的リコンフィギャ

的リコンフィギャラブルプロセッサアレイに

ラブルプロセッサ MuCCRA の低消費電力化 ,” リおける動的周波数制御によるエネルギー削減
手法の検討 ,” 電子情報通信学会技術研究報告

5 月 17, 18）, Vol. 107, No. 41, pp. 61-66.

, Vol. 107, No. 225, pp. 95--100,（RECONF2007-31）[345] 関 直臣 , 長谷川 揚平 , 天野 英晴 , 大久保 直昭 , 武

September 2007．

田 清大 , 香嶋 俊裕 , 白井 利明 , 宇佐美 公良 , 近藤[354] 佐野 徹, 中村 拓郎, 堤 聡, 長谷川 揚平, 天野 英晴,

正章 , 中村 宏 , “MIPS R3000 における細粒度動的“動的リコンフィギャラブルプロセッサ MuCCRA

スリープ方式の提案 ,” 2007-ARC, pp. 49-54, May

におけるコンフィギュレーションデータ転送

2007

時間の削減 ,” RECONF2007-10, Vol. 107, No. 41[346] 関 直臣 , Lei Zhaoy, 徐慧 , 長谷川 揚平 , 天野 英（20070510）pp. 55-60

晴 , 大久保 直昭 , 武田 清大 , 香嶋 俊裕 , 白井 利

[355] 佐野 徹 , 長谷川 揚平 , 堤 聡 , 天野 英晴 . “直接実明 , 宇佐美 公良 , 近藤 正章 , 中村 宏 , “MIPS

行モードを持つ動的リコンフィギャラブルプロ

R3000 における細粒度動的スリープ方式の提案 ,”セッサの提案 ,” 電子情報通信学会技術研究報告2007-SLDM, pp. 91-96, Aug 2007

RECONF2007-29, pp. 83-88, 2007 年 9 月[347] 関直臣 , Lei Zhaoy, 徐慧 , 池淵大輔 , 小島悠 , 長谷[356] 西村 隆 , 長谷川 揚平 , 堤 聡 , 天野 英晴 . “動川揚平 , 天野英晴 , 香嶋俊裕 , 武田清大 , 白井利明 ,的リコンフィギャラブルプロセッサにおける中田光貴 , 宇佐美公良 , 砂田徹也 , 金井遵 , 並木美

電 力 分 析 ,” 電 子 情 報 通 信 学 会 技 術 研 究 報 告

太郎 , 近藤正章 , 中村宏 , “MIPS R3000 プロセッ

RECONF2007-41, pp. 31-36, 2007 年 11 月 .

サにおける細粒度動的スリープ制御の実装と評[357] 中村 拓郎 , 長谷川 揚平 , 堤 聡 , 天野 英晴 , “動的価 ,” 2008-ARC-176, pp. 71-76, Jan 2008[348] 加 東

08VDEC年報01章.indd 71

勝 , 長谷川揚平 , 天野英 晴 , “PE 直19

年度事業報告コンフィギャラブルシステム研究会（RECONF,

1

ＶＤＥＣ事業の紹介と平成[343] 斉 藤 正 太 郎， 杉 森 靖 史， 小 浜 由 範， 黒 田 忠

第 章（SACSIS2007）論文集 , pp. 95-102, May 2007.

[342] 斉藤正太郎，長谷川揚平，小浜由範，杉森靖史，

リコンフィギャラブルプロセッサ MuCCRA における構成情報配送の高速化 ,” 電子情報通信学

08.8.6 9:59:26 AM

会技術研究報告 RECONF2007-39, pp. 19-24, 2007

換機能付きメモリとその応用 ,” 信学技報 , Vol.

年 11 月 .

107, No. 225, RECONF2007-15, pp. 1-6, 2007 年 9[358] 中村 拓郎 , 長谷川 揚平 , 堤 聡 , 松谷 宏紀 , バスタ

月

ン タンブンヘン , アデプ パリマラ , 西村 隆 , 加東[368] 頭山哲也 , 谷川一哉 , 弘中哲夫 , “DS-HIE アーキテ

勝, 斎藤 正太郎, 佐野 徹, 関 直臣, 平井 啓一郎, 毛

クチャにおける配線構造の検討 ,” 信学技報 , Vol.

凱毅, 天野 英晴, “動的リコンフィギャラブルプロ

107, No. 225, RECONF2007-17, pp. 13-18, 2007 年

セッサ MuCCRA の実装 ,” 電子情報通信学会技9月

術研究報告 RECONF2006-72, pp. 43-48, January2007.
[359] 香嶋 俊裕 , 武田 清大 , 大久保 直昭 , 白井 利明 , 宇佐美 公良 , “走行時パワーゲーティングを適用し[369] 山辺裕樹 , 谷川一哉 , 弘中哲夫 , “ディジットシリアル演算器を用いた FIR フィルタの設計と初期評価 ,” 信学技報 , Vol. 107, No. 334, VLD2007-81,
pp. 67-72, 2007 年 11 月

た低消費電力乗算器の試作による電力評価 ,” 電[370] 内田琢郎 , 頭山哲也 , 谷川一哉 , 弘中哲夫 , “ディ子情報通信学会技術研究報告 , VLD2007-80, pp.

ジットシリアル演算を導入した再構成型アーキ

63-68, Aug. 2007.

テクチャの性能評価 ,” 信学技報 , Vol. 107, No.

[360] 中田 光貴 , 白井 利明 , 香嶋 俊裕 , 武田 清大 , 宇佐342, RECONF2007-43 〜 50, pp. 7-12, 2007 年 11 月 .

美 公良 , 長谷川 揚平 , 関 直臣 , 天野 英晴 , “ラン[371] 吉原理記 , 谷川一哉 , 弘中哲夫 , 佐藤正幸 , “プロトタイプ MPLD（Memory Programmable Logic

検証環境と電力見積もり手法の構築 ,” 電子情報

Device）の実装と評価 ,” 第 9 回 IEEE 広島支部

72

通信学会技術研究報告 , VLD2007-111, pp. 37-42,

学生シンポジウム 論文集 , 2007.

1[361] 白井 利明 , 香嶋 俊裕 , 武田 清大 , 中田 光貴 , 宇

作 ,” pp. 25-29, フィジカルセンサ研究会（2007）.

佐美 公良 , 長谷川 揚平 , 関 直臣 , 天野 英晴 , “ラ[373] 井上高宏・Felix Timischl・桝永大輔・常田明

ンタイムパワーゲーティングを適用した MIPS

夫 “低電圧低消費電力かつ電源電圧依存性の低い

R3000 プロセッサの実装設計と評価 ,” 電子情報

CMOS リング発振器の一設計 ,” 電気関係学会九

通信学会技術研究報告 , VLD2007-112, pp. 43-48,

州支部第 60 回連合大会 , 06-1A-04, 2007 年 9 月

第 章

タイムパワーゲーティングを適用した回路での
1-6

ＶＤＥＣ事業の紹介と平成年度事業報告19

Jan. 2008.

Jan. 2008.

[372] 松本 , 原 , 木村 , “可視光 ID 用集積化受光素子の試[374] 宋春奇・池田康浩・早田祐也・山川俊貴・井[362] 会田 真弘 , 宇佐美 公良 , “パワースイッチの実現

上高宏・常田明夫 “CMOS オンチップ化に適した方式が速度と消費電力に及ぼす影響の研究 ,” 電ダイオードチャージポンプ型 AC-DC 変換回路の子情報通信学会総合大会講演論文集 , A-3-9, pp.

一構成” 電気関係学会九州支部第 60 回連合大会 ,xx-xx, Mar. 2008.（to appear）[363] 橋田 達徳 , 宇佐美 公良 , “スタティックタイミン

06-1A-05, 2007 年 9 月[375] 井上高宏・山城昌雄・中島晃・常田明夫 “スマー

グ解析を可能にするパワースイッチ共有化手法 ,”ト RFID タグ用 BPWK 個体識別符号照合回路の電子情報通信学会総合大会講演論文集 , A-3-10,

一設計 ,” 電気関係学会九州支部第 60 回連合大会 ,pp. xx-xx, Mar. 2008.（to appear）

06-1A-06, 2007 年 9 月[364] 大木 亮 , 宇佐美公良 , “パワーゲーティング手法[376] 井上高宏・池田康浩・常田明夫 , “コイル結合型による CPU のレジスタファイルの消費電力低減

受動 IC タグシステムの変復調回路の一設計とそ

化技術 ,” 電子情報通信学会総合大会講演論文集 ,の解析 ,” 電気関係学会九州支部第 60 回連合大会 ,A-3-11, pp. xx-xx, Mar. 2008.（to appear）

06-1A-07, 2007 年 9 月 ,[365] 馬橋 雄祐 , 神林 侑希 , 加東 勝 , 長谷川 揚平 , 天[377] 井上高宏・松尾雅文・山川俊貴・常田明夫 , “RFID

野 英晴 , 宇佐美 公良 , “2 電源電圧手法による動タグ用 BFSK 変調器の一設計” 電気関係学会九州

的リコンフィギャラブル・プロセッサの低消費支部第 60 回連合大会 , 06-1A-08, 2007 年 9 月

電力化 ,” 電子情報通信学会総合大会講演論文集 ,[378] 田中麻子・丸田晃生・井上高宏・常田明夫 “受動D-18-4, pp. xx-xx, Mar. 2008.（to appear）

RFID タグ用クロック再生回路の一設計” 電気関[366] 小山 慧 , 武田 清大 , 宇佐美 公良 , “MTCMOS 回

係学会九州支部第 60 回連合大会 , 06-1A-09, 2007

路を利用したオンチップリークモニタの設計と解析,” 電子情報通信学会技術研究報告, VLD2007xx, pp. xx-xx, Mar. 2008.（to appear）[367] 山辺裕樹 , 谷川一哉 , 弘中哲夫 , “ディジット幅変

08VDEC年報01章.indd 72

年9月[379] 井上高宏・中島嘉紀・糸山寿毅・常田明夫 “パルス幅変換を用いたスマート RFID タグ用体温計測
集積回路の一設計” 電気関係学会九州支部第 60 回

08.8.6 9:59:26 AM

連合大会 , 06-1A-10, 2007 年 9 月[380] 山川俊貴・井上高宏・原田真之・常田明夫 “スマート RFID タグ用心拍パルス検出 CMOS 回路の設計と実験” 電気関係学会九州支部第60回連合大会,
06-1A-11, 2007 年 9 月[381] 中島ers,” 電子情報通信学会第 20 回 回路とシステム軽井沢ワークショップ論文集 , pp. 529-533, 2007 年 4月．
[391] Jun Pan and Yasuaki Inoue, “A high efficiency
all PMOS charge pump circuit without over-晃・井上高宏・常田明夫 “スマート RFID

stress in low-voltage CMOS process,” 電子情報

タグ用 ID コード生成 CMOS 回路の設計と実験”

通信学会第 20 回 回路とシステム軽井沢ワーク

電気関係学会九州支部第 60 回連合大会 , 05-1P-01,

ショップ論文集 , pp. 541-546, 2007 年 4 月．

2007 年 9 月[392] 清山 浩司 田中 義人 , 水野 裕志 小野田 政弘 , “電[382] 井上高宏・前村耕太郎・原田真行・常田明夫 “生力受動型医療器向け電力制御システムの設計 ,”体信号処理用低周波連続時間オンチップ高域通

平成 19 年度電気・情報関係学会北海道支部連合

過フィルタの一設計” 電気関係学会九州支部第 60

大会 , 2007 年 11 月

回連合大会 , 06-1P-07, 2007 年 9 月[383] 鈴木隆文 , 竹内昌治 , 満渕邦彦 , “多機能柔軟神
経 電 極 の 開 発 と BMI へ の 応 用 ,” 第 1 回 Motor
Control 研究会 ,（2007）[393] 佐野哲 , 浜垣秀樹 , 田中義人 , 房安貴弘 , 清山浩司 ,“GEM を用いた 2 次元イメージングに向けた LSIの設計 ,” 日本物理学会年次大会 , 2007 年 9 月[394] 佐野哲 , 浜垣秀樹 , 田中義人 , 房安貴弘 , “ガス電子増幅器（GEM）を用いた 2 次元イメージングに“An Algorithmic Stage Based on the Novel

向けた読み出し回路の開発 , 日本物理学会春季大1-6

Capacitor Mismatch Calibration Technique,”会 , 2007 年 3 月

732008 年

電子情報通信学会総合大会 , pp. s9-s10,

March, 2008.

祥二 “オンチップ集積化マイクロ磁界プローブの開発” 環境電磁工学研究会（新潟大学 , 2007）

INOUE, “A 45nm Stable Dynamic Standby[396] 小林 翔一 , 鳥塚 英樹 , 山口 正洋 , “マイクロチッ

Mode SRAM for Leakage Power Suppression,”

プ上における高周波電磁ノイズ測定の高精度化”

pp. S7-S8, 2008 年電子情報通信学会総合大会

第 31 回日本応用磁気学会学術講演会 , 11aB-10[386] ・Zhangcai Huang, Fayan Wang, Suai Fang,（2007）

Xuetao Sun and Yasuaki Inoue, “Stability[397] 山口 正洋 , 鳥塚 英樹 , 小林 翔一 , 大曽根 一平 , 青Analysis of Nonlinear Feedback Circuits,” The

山 聡 , 川人 祥二 , “オンチップ増幅器集積化マイ20th Workshop on Circuits and Systems in

クロ磁界プローブの試作” 第 31 回 日本応用磁気Karuizawa, Apr.2007.

学会学術講演会（東京 , 2007）[398] 山口 正洋 “通信用高周波マイクロ磁気デバイス”

Sun and Yasuaki Inoue, “Stability Analysis

JEITA MEMS ナノテクノロジー実用化技術調査

of Feedback Circuits in Analog Multiplier

研究委員会（東京 , 2007）

Designs,” 2007 International Conference on[399] 山口正洋 “磁気技術から見たエレクトロニクス実Communications, Circuits and Systems, July.

装の世界” 日本磁気学会第 157 回研究会 ,（東京 ,

2007.

2007）

[388] 孫 雪涛 , 黄 章財 , 王 法厳 , 井上 靖秋 , “ばらつき[400] 小林翔一 , 鳥塚英樹 , 小屋祥太 , 島田寛 , 山口正

自己補償型非線形アナログ演算回路 ,” 第 11 回シ

洋 , “チップサービスを用いた伝送線路の特性とステム LSI ワークショップ・ポスター発表 , 2007

集積化磁性流体の伝送特性に与える影響” 電気学

年 11 月会マグネティクス研究会 MAG-07-159（東北大学 ,[389] 130.Jun Pan and Yasuaki Inoue, “A fast lock2007）

phase-locked loop with a continuous-time phase[401] 山口 正洋 “NSS 国際標準化 - できたこと・でき

frequency detector,” 電子情報通信学会第 20 回

なかったこと” 第 100 回 IEC/TC51/WG7, WG10回路とシステム軽井沢ワークショップ論文集, pp.

国内委員会（第 100 回記念）
（東京 , 2008）

99-103, 2007 年 4 月．"[402] 橋本亮司 , 加藤公也 , 才辻誠 , 田中照人 , 上津寛和 ,[390] Zheng Liang, Wei-Lun Huang, Jun Pan and藤田玄 , 尾上孝雄 , “1080hd 向けマルチシンボル

Yasuaki Inoue, “An ultra low-power high-speed

H.264 エントロピー復号器 ,” 第 21 回ディジタル信rail-to-rail buffer amplifier for LCD source driv-

号処理シンポジウム , November 2007

08VDEC年報01章.indd 73

19

年度事業報告[387] Fayan Wang, Zhangcai Huang, Na Li, Xue

1

ＶＤＥＣ事業の紹介と平成[385] Sui HUANG, Zhangcai HUANG and Yasuaki[395] 小屋 祥太 , 鳥塚 英樹 , 山口 正洋 , 青山 聡 , 川人

第 章[384] Shuaiqi WANG, Fule LI, Yasuaki INOUE,

08.8.6 9:59:26 AM[403] 橋本亮司 , 松村友哉 , 野里良裕 , 渡邊賢治 , 尾上孝
雄 , “複眼光学系による物体注視システムのハー[415] 陳杰智 , 清水健 , 筒井元 , 平本俊郎 , （110）面“

ドウェア実現 ,” 第 9 回 DSPS 教育者会議 予稿集 ,UTB MOSFET における音響フォノン散乱移動

pp. 87-88, August 2007.

度の劣化機構の考察 ,” 第 68 回応用物理学会学術“有極ログドメインフィルタの合成手法とシラ

講演会, 北海道工業大学, 7p-ZL-9, 2007年9月7日．

ビックコンパンディング技術の適用 ,” 秋田 一

[416] 清水健 , 平本俊郎 , “SOI 膜厚 5nm 以下における平 , 和田 和千 , 田所 嘉昭 , 電学電子回路研資（110）面ダブルゲート UTB pMOSFET の移動度

ECT-07-78, 2007 年 10 月 .

劣化 ,” 第 68 回応用物理学会学術講演会 , 北海道工

“広いディジタル回路領域に対応した基板雑音の業大学 , 7p-ZL-10, 2007 年 9 月 7 日．

[404]

[405]

打ち消し回路 ,” 鈴木 寛人 , 和田 和千 , 田所 嘉昭 ,単正孔トランジスタにおける拡張領域クーロン“有極低域通過特性を有する低感度ダイレクトサ

ブロッケード特性 ,” 第 68 回応用物理学会学術講

ンプリングミキサ ,” 山下 知憲 , 和田 和千 , 田所

演会 , 北海道工業大学 , 8p-ZL-2, 2007 年 9 月 8 日．

嘉昭 , 電学電子回路研資 ECT-08-18, 2008 年 1 月 .

[418] 平本俊郎（チュートリアル講演）, “10nm 世代に“素子値の広がりを低減したIF用狭帯域通過フィ

向けた MOS トランジスタの特性ばらつき克服にルタの試作と評価 ,” 久保 俊一 , 和田 和千 , 田所

向けて ,” 電子情報通信学会エレクトロニクスソ

嘉昭 , 電学電子回路研資 ECT-08-34, 2008 年 3 月

サイエティ大会特別企画 “10nm 世代に向けた新“信号分割手法に基づき基板雑音と歪みを同時にLSI 技術 ,” 鳥取大学 , 2007 年 9 月 10 日．

[407]

第 章

74

1

ＶＤＥＣ事業の紹介と平成年度事業報告19[417] 李世濬 , 宮地幸祐 , 平本俊郎 , “室温動作シリコン

電学電子回路研資 ECT-08-08, 2008 年 1 月 .
[406]

1-6

2007 年 9 月 7 日．

[408]

低減するためのフィルタ構成 ,” 和田和千 , 清川幸[419] 平本俊郎 , “シリコンナノエレクトロニクス ,” 電哉（豊橋技術科学大学）, ニコデムス レディアン ,子情報技術産業協会有機エレクトロニクス技術

高木茂孝 , 佐藤隆英 , 藤井信生（東京工業大学）,

専門分科会 , 中央大学駿河台記念館 , 2007 年 9 月

電学電子回路研資 ECT-08-32, 2008 年 3 月 .

14 日．

[409] 平本俊郎（基調講演）, “LSI 微細化の現状とナノ[420] 平本俊郎 , “ナノテクノロジーとシリコンテクノ

テクノロジーへの期待 ,” 第 19 回半導体ワーク

ロジー − More Than Moore と Beyond CMOS に

ショップ , アクトシティ浜松（静岡）, 2007 年 6 月

ついて考える− ,” SSDM ショートコース , つくば

21 日．

国際会議場（茨城）, pp. 3-15, 2007 年 9 月 18 日．

[410] 平本俊郎（基調講演）, “微細トランジスタの特性[421] 平本俊郎 , 李世濬 , 宮地幸祐 , “室温動作シリコン

ばらつきとロバストトランジスタ技術 ,” 次世代

単電子トランジスタにおけるクーロン振動およ

リソグラフィワークショップ（NGL 2007）, 日本

び負性コンダクタンスの制御 ,” 公開シンポジウ

科学未来館（東京）, pp. 5-8, 2007 年 7 月 12 日．

ム “ナノ量子情報エレクトロニクスシンポジウ[411] 平本俊郎 , “ナノスケールデバイス技術〜新原ム ,” 東京大学駒場Ⅰキャンパス数理科学研究科

理・新材料デバイスと CMOS 技術との融合〜 ,”棟ホール , pp. 29-30, 2007 年 10 月 25 日．

JEITA電子材料・デバイス技術委員会成果報告会,[422] 清水健 , 平本俊郎 , （100）面ダブルゲート極薄“主婦会館プラザエフ（東京）,2007 年 7 月 13 日．

SOI nMOSFETs における移動度 ,” 公開シンポジ[412] 平本俊郎 , “ナノ MOSFET の揺らぎとデバイスイ

ウム “ナノ量子情報エレクトロニクスシンポジウ

ンテグリティ ,” 科学研究費補助金特定領域研究

ム ,” 東京大学駒場Ⅰキャンパス数理科学研究科“シリコンナノエレクトロニクスの新展開” 第 2 回

棟ホール , pp. 123-124, 2007 年 10 月 25 日．

全体会議 , メルパルク名古屋（愛知）, 2007 年 8 月[423] 李世濬 , 平本俊郎 , 宮地幸祐 , “室温動作シリコ

10 日．

ン単正孔トランジスタにおける広域拡張ブロッ[413] 清水健 , 平本俊郎 , “SOI 膜厚 5nm の（100）面極

ケード特性の物理的起源 ,” 公開シンポジウム “ナ

薄nMOSFETにおける移動度ユニバーサリティ ,”ノ量子情報エレクトロニクスシンポジウム ,” 東電 子 情 報 通 信 学 会 シ リ コ ン 材 料・ デ バ イ ス 研

京大学駒場Ⅰキャンパス数理科学研究科棟ホー

究会集積回路研究会合同研究会 , 北見工業大学 ,ル , pp. 137-138, 2007 年 10 月 25 日．

SDM-2007-160, ICD2007-88, 2007 年 8 月 24 日．

[424] 平本俊郎 , “FinFET とシリコンナノワイヤトラン[414] Arifin Tamsir Putra, 西田彰男 , 蒲原史朗 , 角村

ジスタ ,” 応用物理学会薄膜・表面物理基礎講座

貴昭 , 平本俊郎 , “局所ゲート空乏化の影響による“量子構造の基礎から応用まで ,” 東京理科大学神MOSFET の Vth ばらつきの計算 ,” 第 68 回応用楽坂キャンパス森戸記念館 , pp. 29-34, 2007 年 11

物理学会学術講演会 , 北海道工業大学 , 7a-ZE-8,

月 8 日．

08VDEC年報01章.indd 74

08.8.6 9:59:26 AM[425] 平本俊郎, “シリコンナノエレクトロニクス,” かわプ Si 微結晶を有するナノワイヤチャネルナノク

さきサイエンス＆テクノロジーフォーラム 2007,

リスタルメモリの電気特性評価 ,” 2008 年春季第かながわサイエンスパーク（神奈川）, pp. IV-11-

55 回応用物理学学術講演会 , 日本大学理工学部船IV-14, 2007 年 11 月 22 日．

橋キャンパス , 27a-P2-8, 2008 年 3 月 27 日．

[426] 平本俊郎 , “ロバストトランジスタ技術 ,” 2007 年[436] 朴鐘臣 , 宮地幸祐 , 更屋拓哉 , 肥後昭雄 , 高橋一浩 ,半導体 MIRAI プロジェクト成果報告会 , つくば

清水健 , 李宥憲 , 年吉洋 , 平本俊郎 , “可動ゲートを国際会議場 , pp. 47-56, 2007 年 12 月 18 日．

有するナノワイヤ MOSFET と室温動作単電子ト[427] 平本俊郎 , アリフィン タムシル プトラ , “物理パランジスタにおける特性変調 ,” 2008 年春季第 55

ラメータばらつきに対し耐性の高いデバイス開回応用物理学学術講演会 , 日本大学理工学部船橋発 ,” 2007 年半導体 MIRAI プロジェクト成果報告

キャンパス , 28a-P5-11, 2008 年 3 月 28 日．

会 , つくば国際会議場 , pp. 140, 2007 年 12 月 18 日．

[437] 本田将士 , 小谷光司 , 伊藤隆司 , “パッシブ型 UHF[428] 平本俊郎 , アリフィン タムシル プトラ , 鈴木誠 ,帯 RFID におけるクロック生成回路” 平成 19 年度“ナノ MOSFET における特性ばらつきの現状と電気関係学会東北支部連合大会講演論文集 p184,

対策 ,” 科学研究費補助金特定領域研究 “シリコン2E10（2007）

ナノエレクトロニクスの新展開” 第 3 回全体会議 ,メルパルク名古屋（愛知）, 2007 年 12 月 21 日．
[429] 平本俊郎 , 高橋啓介 , “高い電流駆動力と基板バイアス係数を有するバルク FinFET,” 科学研究費補[438] 佐々木敦史 , 小谷光司 , 伊藤隆司 , “UHF 帯 RFID
向け高効率差動型整流回路” 2007 ソサイエティ
大会講演論文集 通信講演論文集 p390 B-20-11
1-6（2007）[439] 小谷 光司 , 伊藤 隆司 , “自己 Vth 補正機能を有す

スの新展開” 第 3 回全体会議 , メルパルク名古屋

る UHF 帯 RFID 向け高効率整流回路 ,” 電子情報

（愛知）
, 2007 年 12 月 21 日．

通信学会誌シリコンアナログ RF 研究会資料 , Vol.
RF2007-4, p.1, 2008.

（110）面極薄 SOI シングルゲート / ダブルゲート[440] 成尚洙 , 小谷 光司 , 伊藤 隆司 , “マッチング回路

n/p MOSFET における一軸引っ張り歪みによる一体化 UHF RFID アンテナ設計 ,” 電子情報通移動度向上,” 応用物理学会シリコンテクノロジー

信 学 会 シ リ コ ン ア ナ ロ グ RF 研 究 会 資 料 , Vol.

分科会第 98 回研究集会 , p. 6-9, 電子情報通信学会

RF2007-4, p.1, 2008.

シリコンデバイス・材料研究会 , 機械振興会館（東京）, 2008 年 1 月 24 日．

[441] Sang-su Seong, Koji Kotani, Takashi Ito, “Designof UHF RFID antennas with integrated matching circuitry for bio-engineering applications,”

トランジスタとその応用 ,” 固体エレクトロニク

The 3rd International Symposium on Medical,

ス研究会 , 東京大学先端科学技術研究センター ,Bio- and Nano-Electronics, P-04, 2008.

2008 年 2 月 28 日．
[432] 清水健 , 平本俊郎 , “膜厚 4nm 以下の（110）面

する自己同期型プロセッサ ,” pp. 12-18, 電子情報

極薄 SOI SG/DG MOSFET における一軸歪みに

通信学会 VLSI 設計技術研究会（2007）

よる移動度向上 ,” 2008 年春季第 55 回応用物理学[443] 森井清仁 , Sanjeewa Dissanayake, 田辺聡 , 中根学術講演会 , 日本大学理工学部船橋キャンパス ,了昌 , 竹中充 , 菅原聡 , 高木信一 , “メタルソース・

29a-P11-20, 2008 年 3 月 29 日．

ドレイン n チャネル GOI MOSFET のチャネル電[433] 清水健 , 平本俊郎 , “膜厚 2nm 以下の（100）面
極薄 SOI ダブルゲート MOSFET における移動会 , 日本大学理工学部 , 2008 年 3 月 .
[444] 星井拓也 , 出浦桃子 , 杉山正和 , 中根了昌 , 菅原聡 ,学術講演会 , 日本大学理工学部船橋キャンパス ,竹中充 , 中野義昭 , 高木信一 , “Si（111）基板上へ

29a-P11-21, 2008 年 3 月 29 日．

の InAs ピラーの形成 ,” 第 55 回応用物理学関係連合講演会 , 日本大学理工学部 , 2008 年 3 月 .

ラ , 平本俊郎 , “高い電流駆動力と基板バイアス係[445] 中北 要佑 , 中根 了昌 , 竹中 充 , 高木 信一 , “Ge 酸数を有する FinFET,” 2008 年春季第 55 回応用物

化膜 MOS 界面を用いた Ge p-MOSFET の作製 ,”理学学術講演会 , 日本大学理工学部船橋キャンパ

第 55 回応用物理学関係連合講演会 , 日本大学理工ス , 29a-P11-28, 2008 年 3 月 29 日．

学部 , 2008 年 3 月 .

[435] 高橋祐二 , 宮地幸祐 , 更屋拓哉 , 平本俊郎 , “P ドー

19

子移動度測定 ,” 第 55 回応用物理学関係連合講演

度劣化の抑制 ,” 2008 年春季第 55 回応用物理学[434] 高橋啓介 , 大藤徹 , アリフィン・タムシル・プト

08VDEC年報01章.indd 75[442] 曽我部拓・池田誠・浅田邦博 , “動的電圧制御を

年度事業報告[431] 宮地幸祐 , 平本俊郎 , “室温動作シリコン単電子

1

ＶＤＥＣ事業の紹介と平成[430] 清水健 , 平本俊郎（招待講演）, “膜厚 4 nm 以下の

75

第 章

助金特定領域研究 “シリコンナノエレクトロニク[446] 田辺聡 , 中北要佑 , 原田智之 , S.Dissanayake, 中08.8.6 9:59:26 AM

根了昌 , 竹中充 , 菅原聡 , 高木信一 , “GOI pMOS-

チャ ,” 2007 年電気関係学会九州支部連合大会 ,FET の正孔反転層における移動度の評価 ,” 第 55

09-1P-03, pp. 208, Sep. 2007.

回応用物理学関係連合講演会 , 日本大学理工学部 ,2008 年 3 月 .

[457] 国武 勇次 , 千代延 昭宏 , 田中 康一郎 , 佐藤 寿倫 ,“タイミング制約違反を利用する設計手法とコ・[447] Sanjeewa Dissanayake, Yusuke Shuto, Satoshi

シミュレーション環境による評価 ,” 電子情報通Sugahara, Mitsuru Takenaka and Shinichi

信学会技術研究報告 , DC2007-11, Vol. 107, No.

Takagi, “Effect s of annealing on（110）GOI lay-

174, pp. 31-36, Aug. 2007.

ers fabricated by Ge condensation method,” 第[458] 石飛 百合子, 石原 亨, 安浦 寛人, “スクラッチパッ

68 回応用物理学会学術講演会 , 北海道工業大学 ,ドメモリを考慮したコード配置最適化による組2007 年 9 月 .

込みシステムの低消費エネルギー化 ,” 情報処理[448] 星井拓也 , 出浦桃子 , 杉山正和 , 中根了昌 , 菅原聡 ,学会 DA シンポジウム , pp. 85-90, Aug. 2007.

竹中充 , 中野義昭 , 高木信一 , “微小孔を介した Si[459] 山口 誠一朗 , 大山 裕一郎 , 国武 勇次 , 松村 忠幸 ,基板上 InGaAs 成長におけるモフォロジー向上 ,”石飛 百合子 , 山口 聖貴 , 李 東勲 , 金田 裕介 , 舟木

第68回応用物理学会学術講演会, 北海道工業大学,

敏正 , 室山 真徳 , 石原 亨 , 佐藤 寿倫 , “負荷変動に2007 年 9 月 .

瞬時適応可能なマルチパフォーマンスプロセッ[449] 出浦桃子 , 杉山正和 , 星井拓也 , 中根了昌 , 竹中充 ,菅原聡 , 高木信一 , 中野義昭 , “Si 上 III/V 族化合物

サの設計と評価 ,” 電気情報通信学会技術研究報
告 , CPSY2007-80, pp. 1-6, Mar. 2008

半導体の選択 MOVPE における初期核発生過程[460] S . M a t s u n a g a , T . H a n y u , H . K i m u r a , Y .

76の観察と制御 ,” 第 68 回応用物理学会学術講演会 ,Fujimori, M. Moriwake, and H. Takasu,

北海道工業大学 , 2007 年 9 月 .

“Standby-Power-Free Logic-in-Memory Circuit

1[450] 種 村 拓 夫 , 竹 中 充 , ア ブ ド ゥ ラ ー・ ア ル ア ミ

Based on Ferroelectric Logic,” Proc. 4th

ン , 武田浩司 , 塩田倫也 , 杉山正和 , 中野義昭 ,International Workshop of Tohoku Univ. and“InGaAsP/InP フェーズアレイ型 1 × 5 光スイッ

Yeungnum Univ., pp. 79-80, Nov. 2007.

第 章

1-6

ＶＤＥＣ事業の紹介と平成 年度事業報告

19

チの試作 ,” 第 68 回応用物理学会学術講演会 , 北海道工業大学 , 2007 年 9 月 .

[461] H. Shirahama, T. Hanyu, M. Nakajima, A.
Mochizuki, and K. Arimoto, “Quaternary[451] 貞方 毅 , 松永 裕介 , “専用演算器の使用を考慮しProcessing Element for a Multi-Core VLSI pro-

た効率的な動作合成手法 ,” 電子情報通信学会技

cessor,” Proc. 4th International Workshop of

術研究報告 , VLD2007-89 〜 104, pp. 55-59, Nov.

Tohoku Univ. and Yeungnum Univ., pp. 77-78,

2007.

Nov. 2007.

[452] 貞方 毅 , 松永 裕介 , “専用演算器と演算のチェイ[462] Y. Otake, K. Mizusawa, N. Onizawa, and T.

ニングのトレードオフを考慮した動作合成手法 ,”H a n y u , “H i g h - s p e e d A s y n c h r o n o u s D a t a

第 20 回 回路とシステム軽井沢ワークショップ ,Transfer Scheme Based on One-Phase Dual-Rail

pp. 655-660, Apr. 2007.

Coding,” Proc. 4th International Workshop of[453] 渡辺 慎吾 , 橋本 昌宜 , 佐藤 寿倫 , “性能歩留まり改善を目的とする演算器カスケーディングの提案 ,” 情報処理学会研究報告 , 2008-ARC-177, pp.
43-48, Mar. 2008.

Tohoku Univ. and Yeungnum Univ., p.42, Nov.
2007.
[463] K. Hiyama, S. Matsunaga, K. Kimura and
T. Hanyu, “A TMR-Based Logic Circuit for[454] 松村 忠幸, 石飛 百合子, 石原 亨, 安浦 寛人, “コーa Power-Aware VLSI System,” Proc. 4th

ド配置変更によるハイブリッドローカルメモリ

International Workshop of Tohoku Univ. andの消費エネルギー最小化 ,” 情報処理学会研究報
告 , 2007-SLDM-131, pp. 25-30, Oct. 2007.

Yeungnum Univ., p.33, Nov. 2007.
[464] T. Matsuura, H. Shirahama, T. Hanyu, “Design[455] 山口 聖貴 , 室山 真徳 , 石原 亨 , 安浦 寛人 , “製造and Evaluation of a Multiple-Valued Full

後にタイミング補正可能なオンチップバスアー

Adder,” Proc. 4th International Workshop of

キテクチャ ,” 電子情報通信学会技術研究報告 ,Tohoku Univ. and Yeungnum Univ., p.37, Nov.

VLD2007-79, DC2007-34（2007-11）, pp. 55-60,

2007.

Nov. 2007.

[465] 鬼沢直哉 , 羽生貴弘 , Vincent Gaudet, “多値非同[456] 山口 聖貴 , 室山 真徳 , 石原 亨 , 安浦 寛人 , “製造期データ転送方式に基づく高性能 LDPC デコー

後に性能補償可能なオンチップバスアーキテク

ダ LSI の実現 ,” 第 11 回システム LSI ワークショッ

08VDEC年報01章.indd 76

08.8.6 9:59:26 AM

プ講演資料集およびポスター資料集 , pp. 272-274,

CMOS イメージセンサ ,” 光アライアンス , Vol. 19,

Nov. 2007.

No. 2, pp. 11-14（2008）.

[466] 白濱弘勝 , 羽生貴弘 , “電流モード多値回路および[4] 佐藤 , 深瀬 , “WEP 方式と互換性を有する高速・電圧モード多値回路の構成と評価 ,” 電子情報通

低消費電力・暗号強度強化型暗号の開発（継続）,”

信学会 “多値論理とその応用” 第二種研究会技術

電気通信普及財団

報告（多値技報）, Vol. MVL-08, No. 15, pp. 93--98,

327-338（2007）2008 年 1 月 .

研究調査報告書 No. 22, pp.

[5] Tsuchiay, Onodera, “Modeling of On-Chip
Transmission-Lines ---Impact of Orthogonal
Wires, Si Substrate and Dummy Fills---,”

4. 著書

Microwave Workshops and Exhibition 2007

[1] 三 田 吉 郎 他（ 分 担 執 筆 ）, “MEMS デ バ イ スの 加 工・ 実 装・ 評 価 技 術 ,” 技 術 情 報 協 会 ,（2007）.
[6] 張 山 , 亀 山 , “ 細 粒 度 ア ー キ テ ク チ ャ に 基 づ く

ISBN978-4-86104-154-9,（2007/07/31）

フィールドプログラマブル VLSI の開発 ,” 電子情[2] Toshiro Hiramoto, “Integration of Silicon Single-

報通信学会エレクトロニクスソサイエティ大会 ,Electron Transistors Operating at Room
Temperature,” NATO Science for Peace andC-12-11, p.66（2007）[7]“超多重 RFID システム設計のためのミックス
トシグナル・シミュレーション手法 ,” 郷地直樹 ,“N a n o s c a l e d S e m i c o n d u c t o r - o n - I n s u l a t o r

福水洋平 , 永田真 , 電子情報通信学会技術報告

1-6

Structures and Devices,” Edited by S. Hall, A.

ICD2007-107, pp. 47-51, 2007.10.

77

N. Nazarov, and V. S. Lysenko, pp. 97-112, 2007.

[8] 廣瀬 , “MOSFET のサブスレッショルド特性を利用した新機能 LSI 応用技術 ,” IEEE Circuit and[9] 高橋巧也 , 三田信 , 年吉洋 , 本原顕太郎 , 小林尚[1] 吉本雅彦 , 川口博 , 藤原英弘 , 奥村俊介 , “半導体メ人 , 柏川伸成 , “MEMS マイクロシャッタの実機開モリおよびプログラム ,” 特願 2008-000357（2008

発 ,” 日本天文学会 2007 年秋季年会発表論文番号

年 1 月 7 日出願）．

V64a.（2007）[2] 吉本 雅彦 , 太田 能 , 川口 博 , 竹内 隆 , “温度補償[10] D. Yamane, K. Takahashi, W. Sun, H. Seita,

バイアス回路 ,” 特願 2007-264523, 2007 年 10 月 10

S. Kawasaki, H. Fujita, and H. Toshiyoshi,

日出願“Microwave Switches by MEMS Technology[3] 吉本雅彦 , 村地勇一郎 , 川口博 , 福山祐貴 , 山本亮 ,and their Application to Phase-Shifter,” Second

松田吉雄 , 深山正幸 , “画像処理装置及び方法 ,” 特Japan-Taiwan Workshop on Future Frequency

願 2007-290754（2007 年 11 月 15 日出願）．

C o n t r o l D e v i c e s D e c . 5, 2007, T a m k a n g[4] 吉本雅彦 , 川口博 , 宮越純一 , 村地勇一郎 , “水平 ,University, Taiwan（2007）.

垂直 1/2 画素間引きが可能な任意位置任意サイズ[11] D. Yamane, K. Takahashi, W. Sun, H. Seita,

ブロックアクセスメモリ ,” 特願 2007-298743（2007

S. Kawasaki, H. Fujita, and H. Toshiyoshi,

年 11 月 18 日出願）．

“RF-MEMS Switches for 5.8 GHz Phase Shifter[5] 廣瀬 , 浅井 , 雨宮 , 上野 , “基準電圧発生回路 ,” 特願2007 − 191106,（2007）.

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

5. 特許等

Systems Society, Kansai Chapter,（2007）.

第 章

Security Series - B! Physics and Biophysics

19

Application,” Int. Workshop on Piezo-devices
based on Latest MEMS Technologies, Nov.
26-27, 2007, Nihon University, Tokyo（2007）.

6. その他[12] W. Sun, K. Yamashita, B. Charlot, H. Fujita,and H. Toshiyoshi, “A MEMS Vacuum Tube

[1] 清水一範、池永剛、後藤敏、“1.14Gb/s 15360bit

Resonator with Field-Emission Type Pick-up

LDPC符号復号器,” 第9回LSI IPデザイン・アワー

Mechanism,” in Proc. The 3rd Japan-Taiwan

ド , Apr. 2007.

Workshop on Future Frequency Control[2] 高野 , 藤島 , “4.8GHz CMOS パルス注入同期型周波数逓倍器,” 電子情報通信学会総合大会（北九州）
2008 年 3 月[3] 浜本隆之 , 加賀美智子 , 鈴木史継 , “可変蓄積時間

08VDEC年報01章.indd 77

Devices, Japan, pp. 93 - 96（2007）.
[13] 吉原理記 , 谷川一哉 , 弘中哲夫 , 佐藤正幸 , “再構成デバイスとしても動作するメモリ（MPLD）の 一 実 装 例 ,” 信 学 技 報 , Vol. 107, No. 225,08.8.6 9:59:26 AM

RECONF2007-16, pp. 7-12, 2007 年 9 月[14] 房安貴弘 , 田中義人 , 浜垣秀樹 , “ガス電子増幅器を用いた放射線検出器のフロントエンド LSI の開発 ,” 長崎総合科学大学新技術創成研究所所報 , 第2 号 , 23（2007）[15] 清山浩司 , 田中義人 , “微細化 CMOS プロセスにおけるばらつき低減設計手法 ,” 長崎総合科学大学
新技術創成研究所所報 , 第 2 号 , 27（2007）[16] Masahiro Yamaguchi “RF planar integrated devices using soft magnetic thin films”（Northeastern University, 2007）[17] Masahiro Yamaguchi “RF planar integrated devices using soft magnetic thin films”（Colorado State University, 2007）

1-6

第 章

78

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

19

08VDEC年報01章.indd 78

08.8.6 9:59:27 AM

1. 7

平成 20 年度の活動計画

平成 20 年度は，従来の設計情報発信，CAD ツール提（旧 Avant!），Cadence）, 下流設計（Cadence）の各

供，チップ支援，寄付部門「D2T」の活動を継続する．

基本ツールを，平成 20 年度もサポートしていく．これに加え平成 14 年度から導入した設計検証（Mentor:【設計情報発信・セミナー開催】

Caribra），上流設計（Celoxica），平成 16 年度から導入

本年度は，平成 9 年度より継続している CAD ツー

したアナログ RF 設計ツール（Agilent: RFDE, ADS）

ル利用法に関する技術セミナー，平成 10 年度から継続を継続してサポートするとともに，回路シミュレーショ

している社会人向けの「リフレッシュセミナー」，平成

ンツール（Silvaco）ツールの試験導入を延長しユーザ

8 年度より継続している若手のための「デザイナーズの利用状況により継続の検討を行い，平成 17 年度より

フォーラム」を継続して開催することに加え，教科書，提供を受けている Sharp 社 C ベース設計ツール（BachC）

教材の整備充実を行なうことを予定している．なおデザを継続してサポートする．

イナーフォーラムに関しては，若手に向けた若手のための若手によるフォーラムという原点に立ち戻った開催を【チップ試作支援】
平成 20 年度は，平成 19 年度から引き続きオン・セ

VLSI 設計者の層を厚くし，定常的な情報交換の場を確

ミコンダクター，ローム株式会社，日立製作所，NEC

立していきたい．試作チップ数の増加にともない，チッ

化合物デバイス，7 種類のプロセスで計 19 回の試作を

1-7

プ動作検証に対する要望が増大していくものと予想され設定する予定である（すでに一部の試作は進行中であ79

るが，LSI テスト技術および，VDEC および拠点校に設る）．平成 18 年度にテスト試作を実施している日立製作

置されている LSI テスター利用法のセミナーも継続し

所 0.25um SiGe SOI BiCMOS 試作を定期的な試作として開催するとともに，寄付部門「D2T」主導によるテスて実施することなった．チップの組み立ては全て富士通

ト技術に関するワークショップ開催，遠隔地からのテス

VLSI に委託することで多様な組み立てのニーズに応じト利用に関す試みなどを推進する．

られるようにしていきたい．
MOSIS との協力に基づく MOSIS におけるチップ試作

上流設計（Cadence, Synopsys），中流設計（Synopsys
表 1. 7. 1についても今年度も一層強化する方向ですすめたい．

VDEC チップ試作スケジュール（平成 20 年度）【CMOS 1.2 μ m 2P2M】 オン・セミコンダクタ（旧日本モトローラ）
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 19 年度第 2 回

2007/10/ 1

2007/ 1/7

2008/ 3/31

2008/ 7/14

平成 20 年度第 1 回

2008/ 4/ 2

2008/ 7/ 2

2008/10/ 6

2009/ 2/ 2

平成 20 年度第 2 回

2008/10/ 1

2009/ 1/ 7

2009/ 4/ 6

2009/ 7/13

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

さらに，平成 14 年度から開始した東大 VDEC −米国【CAD ツール提供】

第 章

継続する予定である．これにより自然な形で，若手の19【CMOS 0.18 μ m 1P5M（+MiM）】 ローム株式会社
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 20 年度第 1 回

2007/11/ 5

2008/ 4/ 7

2008/ 5/12

2008/ 9/22

平成 20 年度第 2 回

2008/ 1/ 7

2008/ 5/ 6

2008/ 6/16

2008/10/20

平成 20 年度第 3 回

2008/ 2/ 4

2008/ 6/ 9

2008/ 7/14

2008/11/25

平成 20 年度第 4 回

2008/ 3/10

2008/ 7/ 7

2008/ 8/18

2008/12/22

平成 20 年度第 5 回

2008/ 4/ 7

2008/ 8/11

2008/ 9/16

2009/ 1/26

平成 20 年度第 6 回

2008/ 5/ 6

2008/ 9/ 8

2008/10/14

2009/ 3/ 2

平成 20 年度第 7 回

2008/ 6/ 9

2008/10/ 6

2008/11/17

2009/ 4/ 6

平成 20 年度第 8 回

2008/ 7/ 7

2008/11/10

2008/12/ 8

2009/ 4/20

平成 20 年度第 9 回

2008/ 8/11

2008/12/ 1

2009/ 1/13

2009/ 5/25

平 成 20 年 度 第10 回

2008/ 9/ 8

2009/ 1/ 7

2009/ 2/16

2009/ 6/29

08VDEC年報01章.indd 79

08.8.6 9:59:27 AM

【SiGe SOI CMOS 0.25 μ m 1P4M（TM,MiM）】 日立製作所
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 20 年度第 1 回

2008/ 4/ 1

2008/ 6/30

2008/ 9/29

2009/ 2/23

平成 20 年度第 2 回

2008/ 9/29

2008/12/24

2009/ 4/ 6

2009/ 8/31

申込開始

申込〆切

設計〆切

チップ納品

2008/ 3/31

2008/ 9/16

2008/ 9/29

2009/ 3/ 2

【Bipolar 0.6 μ m】 NEC 化合物デバイス

平成 20 年度第 1 回【プロジェクト型研究】
VLSI 技術は日々進歩しており，VDEC がサポートし代に即した高性能・高機能なものへと改善していきたいと考えており，各方面の協力を随時お願いする予定である．

ている CAD ツールやライブラリ，チップ試作技術も時

1-7

第 章

80

1

ＶＤＥＣ事業の紹介と平成年度事業報告19

08VDEC年報01章.indd 80

08.8.6 9:59:27 AM

1. 8.

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機る）教員が起業したベンチャー企業のリスト（順不同）と，能した事例といたしまして，VDEC と関連があった（あ本年報向けに頂きましたメッセージを以下に示します．

[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生：神戸大学 瀧 和男 教授 （同社，代表取締役社長）
事 業 内 容：（1）HYPER LSI DESIGN（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売（4）チップ受託開発[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
代表の先生： 大阪大学 白川 功 名誉教授 （同社，取締役）
事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供 / 設計支援ツール開発及び販売[3] エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）[4] 株式会社ビヨンド・エルエスアイ （http://www.beyondlsi.com/jp/index.html）[5] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：九州工業大学 中村 和之 教授 （同社，代表取締役）
事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発（2）メモリ LSI 自動設計ツールの開発[6] 株式会社 NSCore （http://www.nscore.com/）
代表の先生：九州工業大学 中村 和之 教授 （同社，取締役）
事 業 内 容：標準 CMOS プロセスによる新規不揮発メモリの設計・開発

代表の先生：広島大学 岩田 穆 教授 （同社，代表取締役）
事 業 内 容：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）基板雑音解析業務（3）企業との協力と人材育成

1

19

年度事業報告[7] 株式会社エイアールテック （http://www.a-r-tec.jp/）

81

ＶＤＥＣ事業の紹介と平成代表の先生：東京工業大学 國枝 博昭 教授 （同社，代表取締役）
事 業 内 容：（1）バイオメトリクス応用製品のための開発，カスタム設計，共同開発，コンサルティング（2）LSI の設計・開発，関連製品の販売

1-8

第 章

代表の先生： 大阪大学 今井 正治 教授 （同社，代表取締役 CTO）
事 業 内 容：（1）EDA ツールの提供（2）設計サービスとソリューション提供（3）自社 IP の開発[8] 株式会社ブルックマン・ラボ （http://www.brookmanlab.com/）
代表の先生：静岡大学 川人 祥二教授 （同社，取締役（CTO））
事 業 内 容：（1）イメージセンサー，デジタルアナログ混成 LSI 設計受託
（2）IP ライセンス（3）コンサルティング（4）自社商品事業の確立

08VDEC年報01章.indd 81

08.8.6 9:59:27 AM

第2章
チップ試作結果報告

08VDEC年報02章扉.indd 83

08.8.6 9:59:43 AM

2.

1

試作ラン別一覧

平成１８年度第２回オンセミコンダクター CMOS 1.2um 試作 （MOT062）
題

名カスケード電圧スイッチ論理回路及び１０進ディジタル計数回
路群の設計試作

大学

名

静岡理工科大学電気電子情報工学科

CMOS 定電流・定電圧発生回路の設計・試作（2）岡山県立大学大学院情報系工学研究科

CMOS 定電流・定電圧発生回路の設計・試作（3）岡山県立大学大学院情報系工学研究科

電圧制御発振器を用いた位相同期回路の設計と改善

研

究

者

波多野 裕，鈴木 剛弘，成島 晃
久，内田 昂志，天野 知弥
定本 竜明，森下 賢幸，小椋 清孝，大曽根 隆志
定本 竜明，森下 賢幸，小椋 清

掲載頁
102

102

孝，大曽根 隆志102

秋田大学工学資源学部

三浦 和仁，井上 浩

103

アナログ集積回路設計の習得を目指した演算増幅器の試作(2)豊橋技術科学大学工学部

清川 幸哉，久保 俊一，小山 靖
仁，山下 知憲103

小型加速度センサ用回路の設計

富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

103

基準電圧発生回路を用いた温度センサの設計

富山県立大学大学院工学研究科

押山 弘樹，松田 敏弘，岩田 栄之

104

小型・高速 DC-DC コンバータ用出力部 LSI の開発

富山県立大学工学研究科

宮崎 崇裕，岩田 栄之，松田 敏弘

104

東京工業大学理工学研究科

演算増幅器の試作(1)高木 茂孝，藤井 信生，佐藤 隆
英，ニコデムス レディアン

104

無線で書き換え可能な FPGA の RF 回路要素試作

筑波大学システム情報工学研究科

後藤 誠彦，安永 守利，庄野 和広

105

高線形化トランスコンダクタ

筑波大学システム情報工学研究科

庄野 和宏

105

Pan Jun，Inoue Yasuaki

105

Graduate school of Waseda UniversiVibration-based energy power management circuittyInformation，Production and Systems

平成１９年度第１回オンセミコンダクター CMOS 1.2um 試作 （MOT071）
題

2-1
84

第
２
章
チ
ッ
プ
試
作
報
告

名

大

学

名

広入力レンジ V-I 変換器を用いた乗算器，ディザ回路，演算増幅

宮崎大学工学部

器の試作

宮崎大学大学院工学研究科

学生実験用の演算増幅器の試作

宮崎大学工学部

学生実験用測定評価デバイス、及び比較器、ダイナミック論理
回路、順序論理回路群の設計試作
学生実験用測定評価デバイス、及び比較器、ダイナミック論理
回路、順序論理回路群の設計試作

静岡理工科大学電気電子情報工学科
静岡理工科大学電気電子情報工学科

研

究

者

掲載頁

宮内 亮一，外山 貴子，田村 宏
樹，淡野 公一106

平野 扶早，三輪 亮太
外山 貴子，田中 誠，西村 和将，
田村 宏樹，淡野 公一
波多野 裕，横井 和輝，久保田 研
司，袴田 尚吾
波多野 裕，加藤 浩之，林 良平，
石川 貴幸

106

106

107

日本大学理工学部電子情報工学科

松田 章裕，佐伯 勝敏，関根 好文

日本大学理工学部理工学研究科

赤澤 志帆

神経信号測定用増幅器の試作

日本大学理工学部電子情報工学科
日本大学理工学部理工学研究科

斉藤 洋之，関根 好文
佐藤 剛太郎107

静電容量型入力装置の開発と FM 受信用 PLL の設計

秋田大学工学資源学部

三浦 和仁，村越 政之，井上 浩

108

千葉大学工学部

坂田 雅俊

千葉大学大学院融合科学研究科

難波 一輝，伊藤 秀男

千葉大学工学部

森 耕太郎

千葉大学大学院融合科学研究科

難波 一輝，伊藤 秀男

108
109

パルス形ハードウェアＣＰＧモデルの試作

C 素子を用いた耐ソフトエラーフリップフロップ
キャリールックアヘッド 8 ビット加算器の作成

107

108

アナログ集積回路設計の習得を目指した演算増幅器の試作

豊橋技術科学大学工学部

薄 勇作，神野 勇二，中川 雄介

小型・高速 DC-DC コンバータ用出力部 LSI の開発

富山県立大学工学研究科

宮崎 崇裕，岩田 栄之，松田 敏弘

109

小型加速度センサ用回路の設計

富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

109

基準電圧発生回路を用いた温度センサの設計

富山県立大学大学院工学研究科

押山 弘樹，松田 敏弘，岩田 栄之

110高木 茂孝，藤井 信生，佐藤 隆

演算増幅器の試作(2)東京工業大学理工学研究科

演算増幅器の試作(3)東京工業大学理工学研究科

ワンチップ FM ラジオの試作

東京工業大学理工学研究科

英，ニコデムス レディアン，吉岡 正浩

FM 放送の受信システムの試作

東京工業大学理工学研究科

英，ニコデムス レディアン，吉英，ニコデムス レディアン
高木 茂孝，藤井 信生，佐藤 隆
英，ニコデムス レディアン

110

110

高木 茂孝，藤井 信生，佐藤 隆
111高木 茂孝，藤井 信生，佐藤 隆
111

岡 正浩
UTMOST 抽出用 MOSFET アレイ他

明治大学理工学部

金子 晃之，白井 惇一郎

111

超低消費電力基準電圧回路、マイクロ電源制御回路

早稲田大学情報生産システム研究センター
早稲田大学情報生産システム研究科

ひずみ検出用 MOSFET の試作

山形大学大学院理工学研究科

弱反転領域で動作する MOSFET を用いた電圧電流変換回路の試
作

黄 章財李 ナ，黄 穂，蒋 名律，井上 靖秋
原田 知親，神谷 悠介，奥山 澄

112雄，松下 浩一112

都城工業高等専門学校電気情報工学科

田中 寿

112

兵庫県立大学大学院工学研究科

鈴木 文章，藤田 孝之，前中 一介

兵庫県立大学工学部

園田 晃司

113

光の干渉縞検出用フォトダイオード

兵庫県立大学大学院工学研究科

橋本 泰知，藤田 孝之，前中 一介

113

高音質オーディオ用プリアンプ

宮城工業高等専門学校電気工学科

荒井 拓真，佐藤 淳，桜庭 弘

113

研

者

掲載頁

Bui Trong Tu，柴田 直

114

マルチ環境センサ用インターフェイス回路と TEG

平成１８年度第６回ローム CMOS 0.35um 試作 （RO35066）
題

名

An Analog Associative Processor employing Bell-Shape
Similarity Circuit

大

学

名

東京大学大学院新領域創成科学研究科

Full-CMOS ASK 変復調回路の機能検証回路

東北大学大学院工学研究科

SFQ/CMOS ハイブリッドメモリ

横浜国立大学大学院工学府

SFQ/CMOS ハイブリッドメモリ

横浜国立大学大学院工学府

究

李 洪革，福島 誉史，田中 徹，小柳 光正
高橋 好明，河合 宣彰，後藤 恭平，吉川 信行
高橋 好明，河合 宣彰，後藤 恭平，吉川 信行

114

114

115

ダイナミック駆動低電圧・低消費電力パルス幅変調型 CMOS イ

奈良先端科学技術大学院大学物質創成科学

佐々木 達也，宍戸 三四郎，香川

メージセンサ研究科

景一郎，布下 正宏，太田 淳

115

光通信用センサ及び信号処理回路

慶應義塾大学理工学部

原 貴東，松本 佳宣

115

静電容量型センサ用容量検出回路

慶應義塾大学理工学部

松本 佳宣

116

光素子駆動回路慶應義塾大学理工学部

青野 聖，松本 佳宣

116

素子ばらつきの影響を低減した信号分割型アナログ・ディジタ
ル変換器

豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

小野 貴士
和田 和千

116

イメージセンサ１

東邦大学理学部

小川 了

117

東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専
攻0.18 um CMOS ASIC

石 伯軒，藤原 健，高橋 浩之
島添 健次

117

2-1

平成１８年度第７回ローム CMOS 0.35um 試作 （RO35067）
題

名

大

学

名

研

Pulse-Coupled Neural Network を用いた画像特徴生成プロセ

東京大学大学院工学系研究科

陳雋

サー

東京大学大学院新領域創成科学研究科

柴田 直

眼球埋め込み用三次元積層型人工網膜チップの基本回路

東北大学大学院工学研究科

微細バンプ接合を用いた三次元チップ積層 TEG

東北大学大学院工学研究科
広島大学先端物質科学研究科

長期・短期記憶を実現する自動学習チップ

広島大学ナノデバイス・システム研究セン
ター

究

者

掲載頁
118

小林 貴文，福島 誉史，田中 徹，
小柳 光正
菊池 宏和，小林 貴文，福島 誉
史，田中 徹，小柳 光正

118

118

榊原 尚吾，田中 裕己
A b e d in M d . A n w a r u l ， M a t tausch Hans.Juergen，小出 哲

119士

24chWS ASIC

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

11924chWS ASIC

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

119

オンチップ伝送線路と電源ノイズ評価 TEG

大阪大学大学院情報科学研究科

橋本 昌宜

120

平成１８年度第８回ローム CMOS 0.35um 試作 （RO35068）
題

名

大

学

名

３次元積層化のための単層型人工網膜 LSI の試作１

東北大学大学院工学研究科

三次元積層化のための単層型人工網膜 LSI の試作 2

東北大学大学院工学研究科

アクティブノイズコントロール用アナログ回路
静電容量型センサ用容量検出回路

研

究

者

小林 貴文，福島 誉史，田中 徹，
小柳 光正
小林 貴文，福島 誉史，田中 徹，

掲載頁
121

小柳 光正

121

名古屋工業大学大学院工学研究科

加藤 正史，小野田 皓司

121

慶應義塾大学理工学部

松本 佳宣

122

光通信用信号処理回路

慶應義塾大学理工学部

青野 聖，松本 佳宣

122

MOSFET の基本的特性の評価実験用 TEG

宮城工業高等専門学校電気工学科

吉田 幸太郎，桜庭 弘

122

85

第
２
章
チ
ッ
プ
試
作
報
告

16ch WS-Front-End

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

123

16ch WS-Front-End

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

123

16ch WS-Front-End

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

123

16ch WS-Front-End

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

124

20 channel Preamplifier-Shaper ASIC

東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

石 伯軒，高橋 浩之

攻
東京大学工学部原子力国際専攻
16 channel Preamplifier ASIC

東京大学工学部バイオエンジニアリング専
攻16ch WSFE ASIC

東京大学工学系研究科
東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専
攻

16 channel Preamplifier ASIC

東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

16 channel Preamplifier ASIC

攻
東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

16 channel Preamplifier ASIC

攻
東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

16 channel Preamplifier ASIC

攻
東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専
攻

16 channel Preamplifier ASIC

東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

16 channel Preamplifier ASIC

攻
東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

16 channel Preamplifier ASIC

攻

124

島添 健次
石 伯軒，高橋 浩之
島添 健次

124

島添 健次，石 伯軒，高橋 浩之

125

石 伯軒，高橋 浩之

125

島添 健次
石 伯軒，高橋 浩之
島添 健次

125

石 伯軒，高橋 浩之

126

島添 健次
石 伯軒，高橋 浩之

126

島添 健次
石 伯軒，高橋 浩之

126

島添 健次
石 伯軒，高橋 浩之
島添 健次

127

石 伯軒，高橋 浩之

127

島添 健次

平成１８年度第９回ローム CMOS 0.35um 試作 （RO35069）
題

2-1

名

大

学

名

研

究

者

掲載頁

LSI 故障診断装置評価用 TEG (1-1)

大阪大学情報科学研究科

三浦 克介，中前 幸治

128

LSI 故障診断装置評価用 TEG (1-2)

大阪大学情報科学研究科

三浦 克介，中前 幸治

128

第
２
章

スイッチトレジスタ回路網による画像処理チップの開発

広島大学大学院先端物質科学研究科

森本 昌介，亀田 成司，岩田 穆

128

中央大学大学院理工学研究科

柳井 昭太郎，土橋 洋太，杉本 泰
博

129

チ
ッ
プ
試
作
報
告

64×64 画素光無線 LAN 用ビジョンチップ

香川 景一郎，布下 正宏，太田 淳

129

86

電流源精度と周波数特性劣化要因を除去した 14bitDAC の試作

奈良先端科学技術大学院大学物質創成科学
研究科

CIF フォーマット低電圧パルス幅変調型 CMOS イメージセンサ

奈良先端科学技術大学院大学物質創成科学
研究科

宍戸 三四郎，香川 景一郎，布下正宏，太田 淳129

１次連続時間ΔΣ変調器とその要素回路

上智大学理工学部三簾 浩一，町田 和也，和保 孝夫

130

1V 動作可能なパイプライン型 ADC 用 MDAC

上智大学理工学部

芥川 一樹，町田 和也，和保 孝夫

130

傾斜センサ用容量検出回路

慶應義塾大学理工学部

松本 佳宣

130

集積化傾斜スイッチ慶應義塾大学理工学部

松本 佳宣

131

吉田 毅，浴 良仁，有田 真一，岩神経信号センシングチップ

広島大学先端物質科学研究科

神経信号センシングチップ

広島大学先端物質科学研究科

吉田 毅，浴 良仁，有田 真一，岩田穆

豊橋技術科学大学大学院工学研究科

鈴木 寛人

豊橋技術科学大学工学部

和田 和千

132

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

132

広いディジタル回路領域に対応した基板雑音の打ち消し回路
16ch WSFE ASIC

田 穆

131

131

平成１８年度第２回ローム CMOS 0.18um 試作 （RO18062）
題
ばらつき評価用回路

名

大

学

名

広島市立大学大学院情報科学研究科

研

究

者

掲載頁

上田 浩一郎，茶川 徹雄

133生体信号センシング回路 TEG

広島大学先端物質科学研究科

Rohm0.18um プロセス低温デバイスモデル作成用容量、抵抗

横浜国立大学大学院工学府

断熱的パストランジスタ論理回路を用いた加算回路

ばらつき評価，基板バイアス評価 TEG

横浜国立大学大学院工学府

浴 良仁，升井 義博，吉田 毅，岩田穆133

河合 宣彰，後藤 恭平，吉川 信行

133

生田 浩康，山田 日登美，吉川 信
行134

関 良平，寺田 晴彦，小林 和淑，

京都大学情報学研究科

小野寺 秀俊京都大学工学部

134

五嶋 宏通

論理回路として動作するメモリの設計

広島市立大学大学院情報科学研究科

吉原 理記，平川 直樹，谷川 一
哉，弘中 哲夫

134

電圧制御発振器の高周波広帯域化

秋田大学工学資源学部

三浦 和仁，井上 浩

135

アナログデバイスの TEG 試作

中央大学大学院理工学研究科

イメージセンサ TEG

薮田 悟史，飯島 健太，土橋 洋
太，水谷 慶一郎，杉本 泰博

奈良先端科学技術大学院大学物質創成科学

野村 啓二，安達 雄大，香川 景一

研究科郎，布下 正宏，太田 淳

奈良先端科学技術大学院大学物質創成科学

135

135

宍戸 三四郎，長畑 樹，宮脇 智

研究科也，香川 景一郎，布下 正宏，太田淳

136

くし型電極構造を持つ横型 PN フォトダイオード

金沢大学大学院自然科学研究科

飯山 宏一，山王 紀明

136

0.18uｍ用 WS-ASIC TEG

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

136

IR-UWB・イメージセンサ TEG

平成１８年度第３回ローム CMOS 0.18um 試作 （RO18063）
題

名

低電圧，低消費電力参照電圧電源回路，高線形 OTA

大

学

名

宮崎大学大学院工学研究科
宮崎大学工学部

研

究

者

掲載頁

今木 啓太，井手 大介
兒玉 祐樹，外山 貴子，田村 宏

137樹，淡野 公一

エッジ抽出と動体検出のための部分回路 TEG と動作検証用回路

東京大学工学部
東京大学大学院新領域創成科学研究科

福岡 雄大，萬澤 康雄
柴田 直

137

実時間マルチチップＫ－ｍｅａｎｓアーキテクチャ機能確認用

東京大学大学院工学系研究科

馬 奕涛

回路

東京大学大学院新領域創成科学研究科

柴田 直

137

実時間動き場生成プロセッサ用 TEG

東京大学大学院新領域創成科学研究科

藤田 和英，ハオ ジャ，柴田 直

138

ばらつき評価，基板バイアス評価 TEG その 2

リコンフィギュラブル画像処理回路

RFID 向け実験チップ

断熱的パストランジスタ論理回路を用いた加算回路

京都大学情報学研究科
京都大学工学部
東北大学大学院工学研究科
金沢大学工学部自然科学研究科
金沢大学工学部
横浜国立大学大学院工学府

関 良平，寺田 晴彦，小林 和淑，
小野寺 秀俊138

五嶋 宏通
兒玉 成緒，福島 誉史，田中 徹，
小柳 光正

2-1
138

狩野 孝太
近藤 雄一，松山 英亮，秋田 純

139一，北川 章夫
生田 浩康，山田 日登美，吉川 信
行139

高知工科大学大学院工学研究科

北地 祐子

高知工科大学工学部

橘 昌良

0.6V 動作 89dB ダイナミックレンジ連続時間系アナログフィル

豊橋技術科学大学大学院工学研究科

秋田 一平

タ

豊橋技術科学大学工学部

和田 和千

豊橋技術科学大学大学院工学研究科

久保 俊一

豊橋技術科学大学工学部

和田 和千

神戸大学大学院自然科学研究科

荻野 哲宏

神戸大学大学院工学研究科

永田 真

64 ビットマルチスレッディングプロセッサ早稲田大学情報生産システム研究科

木村 晋二，ザン チェンジエ

141

Switched Current 回路による信号処理回路

立命館大学理工学部

岡田 達也，藤田 智弘

141

センサネットワークシステムの送受信 IC の試作 RO1806_3

東京工業大学理工学研究科

英，ニコデムス レディアン，吉PLL 回路のための要素回路

素子値の広がりを低減した線形位相狭帯域通過フィルタと TEG
高速通信回路評価チップ

139

140

140

140

高木 茂孝，藤井 信生，佐藤 隆
141

岡 正浩
アナログデバイス評価 TEG

東京工業大学理工学研究科

倉科 隆，坂口 広宣，松澤 昭

142

フィルタ

東京工業大学大学院理工学研究科

倉科 隆，坂口 広宣，松澤 昭

142

パワーアンプ

東京工業大学大学院理工学研究科

アナログ・デジタル変換器

東京工業大学大学院理工学研究科

張 義偉，倉科 隆，坂口 広宣，松澤昭
白 戴和，宮原 正也，倉科 隆，松
澤昭

142

143

87

第
２
章
チ
ッ
プ
試
作
報
告

PLL

東京工業大学大学院理工学研究科

鄭 明奎，Chaivipas Win，倉科隆，松澤 昭143

フラッシュ ADC 搭載アナログ回路検証用チップ

慶應義塾大学理工学部

森本 一毅，佐藤 大祐，中野 誠彦

143

慶應義塾大学理工学部

山崎 博孝，中野 誠彦

144

低消費電力を目的とした制御電源線付き SRAM 回路の試作チップ

東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

0.18 um CMOS ASIC

攻石 伯軒，藤原 健，高橋 浩之
島添 健次

144

平成１９年度第１回ローム CMOS 0.18um 試作 （RO18071）
題

名ばらつき評価，基板バイアス評価 TEG その 2

大

学

名

研

究

者

掲載頁

関 良平，寺田 晴彦，小林 和淑，

京都大学情報学研究科

小野寺 秀俊京都大学工学部

145

五嶋 宏通

平成１９年度第２回ローム CMOS 0.18um 試作 （RO18072）
題

名

チ
ッ
プ
試
作
報
告

研

究

者

掲載頁

東京大学 VDEC

名倉 徹

146

東京大学工学部

萬代 新悟

146

東京大学工学系研究科

BASCI Caner

146

ライブラリ評価，ばらつき評価，基板バイアス評価 TEG

第
２
章

名

イメージセンサ TEG

SION BY MEANS OF CURRENT­MODE PIXEL CIRCUIT

88

学

乱数発生回路CMOS IMAGE SENSOR FOR AMBIENT LIGHT SUPPRES-

2-1

大関 良平，寺田 晴彦，小林 和淑，

京都大学情報学研究科

小野寺 秀俊京都大学工学部

論理回路として動作するメモリのプロトタイプ設計

広島市立大学大学院情報科学研究科

断熱的加算器と消費電力測定用回路とメモリのデコーダ

横浜国立大学大学院工学府

遅延保障フリップフロップ検証用回路

東京大学情報理工学系研究科

デジタル・アナログ変換器

東京工業大学大学院理工学研究科

VGA
リングオッシレータ
オンチップ太陽電池と光センサへの応用

147

牧野 紘明
吉原 理記，平川 直樹，谷川 一
哉，弘中 哲夫
生田 浩康，山田 日登美，吉川 信

147

行

147

廣瀬 健一郎，坂井 修一

148

Ito Robert，倉持 泰秀，倉科隆，松澤 昭148

東京工業大学大学院理工学研究科

倉科 隆，坂口 広宣，松澤 昭

148
149

東洋大学工学部

堀口 文男

東京大学 VDEC

高宮 真

東京大学国際産学共同研究センター

桜井 貴康

149

平成１９年度第３回ローム CMOS 0.18um 試作 （RO18073）
題

名

大

学

名

研

究

者

生体信号処理用低電圧アナログ CMOS 回路

熊本大学大学院自然科学研究科

井上 高宏，山川 俊貴，中島 晃，
原田 真行，池田 康浩，松尾 雅文

個体識別用低電圧アナログ CMOS 回路

熊本大学大学院自然科学研究科

Timischl Felix，田中 麻子，桝永

掲載頁
150

井上 高宏，山川 俊貴，中島 晃，
150

大輔，山城 昌雄
光通信用センサおよび信号処理回路

慶應義塾大学理工学部

青野 聖，松本 佳宣

擬似的な不規則画素配置を持つ CMOS イメージセンサ

金沢大学工学部

秋田 純一，野手 翔太

151

生体信号センシングのための低ノイズ増幅回路

慶應義塾大学理工学部

横山 祐介，山口 昌也，中野 誠彦

151

150

平成１９年度第４回ローム CMOS 0.18um 試作 （RO18074）
題

名

大

学

名

研

究

画素時間差分情報の膨張処理を用いたアナログ動体検出回路

東京大学大学院新領域創成科学研究科

仁木 祐介，柴田 直

アナログ動体検出ＴＥＧ用回路＆１ｃｌｋPPED ベクトル生成

東京大学大学院工学系研究科

中川 琢規

回路

東京大学大学院新領域創成科学研究科

仁木 祐介，柴田 直

Smooth Optical Flow 計算回路

東京大学大学院工学系研究科
東京大学大学院新領域創成科学研究科

馬 文静，姜 璟煕
柴田 直

方向性エッジヒストグラムマッチングを用いた実時間動き場生
成プロセッサ
空間多重通信方式に用いる BPSK 送信機の試作

東京大学大学院新領域創成科学研究科
金沢大学大学院自然科学研究科
金沢大学工学部者

藤田 和英，ハオ ジャ，岡野 祐
太，柴田 直早瀬 佳，中野 伸吾，牧野 良成，
藤枝 茂
秋田 純一，北川 章夫

掲載頁
152
152

152

153

153

空間多重通信方式に用いる BPSK 送信機の試作

空間多重通信方式に用いる BPSK 受信機の試作
ディジタル補正つき低消費電力サイクリック形ＡＤ変換器
バックバイアスによる影響の測定用回路と駆動回路付きの断熱
回路
SFQ/CMOS ハイブリッドメモリシステム用メモリ

金沢大学大学院自然科学研究科
金沢大学工学部
金沢大学大学院自然科学研究科
金沢大学工学部
広島大学大学院先端物質科学研究科
横浜国立大学大学院工学府
横浜国立大学大学院工学府
東北大学大学院工学研究科

RFID 向けディジタル制御内部クロック生成回路

東北大学大学院工学研究科

ク LSI の開発
光通信用センサ及び信号処理回路

高知工科大学大学院工学研究科
高知工科大学工学部

狩野 孝太，藤枝 茂
秋田 純一，北川 章夫

154

池田 徹朗

154

生田 浩康，山田 日登美，吉川 信
行154

岡本 悠史，河合 宣彰，吉川 信行

155

佐々木 敦史，小谷 光司，伊藤 隆
司
本田 将士，佐々木 敦史，小谷 光司，伊藤 隆司

155

155

文，稲田 遼一，松田 吉雄

156

原 貴東，松本 佳宣

156

笹谷 尚稔，武田 頼長，乃一 彰
宏，安中 彰宏

156

矢野 政顯，橘 昌良

高知工科大学大学院工学研究科

ライブラリセルの試作（２）早瀬 佳，中野 伸吾，牧野 良成，

深山 正幸，井家 佑介，春日 隆

金沢大学自然科学研究科
慶應義塾大学理工学部

ライブラリセルの試作（１）153

秋田 純一，北川 章夫

ＵＨＦ帯ＲＦＩＤ向け電源回路

低遅延画像伝送システム向け 158 MS/s JPEG 2000 コーデッ

早瀬 佳，中野 伸吾，牧野 良成，
藤枝 茂

高知工科大学工学部

笹谷 尚稔，武田 頼長，乃一 彰
宏，安中 孝一

157

矢野 政顯，橘 昌良

高知工科大学大学院工学研究科

安岡 佐知子

高知工科大学工学部

橘 昌良

神戸大学大学院自然科学研究科

荻野 哲宏，檀上 匠

神戸大学大学院工学研究科

永田 真

157

１６ビットパイプラインプロセッサの設計実習 A

早稲田大学大学院情報生産システム研究科

池永 剛

158

１６ビットパイプラインプロセッサの設計実習 B

早稲田大学大学院情報生産システム研究科

池永 剛

158

１６ビットパイプラインプロセッサの設計実習 C

早稲田大学大学院情報生産システム研究科

池永 剛

158

バス配線 Delay 測定用 TEG の設計
高速通信回路と高周波基板雑音検出回路の評価チップ

157

１６ビットパイプラインプロセッサの設計実習 D

早稲田大学大学院情報生産システム研究科

池永 剛

159

非周期ノイズ波形検出用オンチップノイズセンサの試作

慶應義塾大学理工学部

森本 一毅，佐藤 大祐，中野 誠彦

159

0.18 um CMOS ASIC

東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専
攻石 伯軒，藤原 健，高橋 浩之
島添 健次

159

89

平成１９年度第５回ローム CMOS 0.18um 試作 （RO18075）
題

名

大

学

名

研

究

者

掲載頁

CMOS IMAGE SENSOR FOR AMBIENT LIGHT SUPPRESSION BY MEANS OF CURRENT­MODE PIXEL CIRCUIT東京大学工学系研究科

BASCI Caner

高速・高精度三次元撮像用デュアル・イメージャコア・チップ

東京大学工学部

萬代 新悟

160

LSI 故障診断装置評価用 TEG (2-1)

大阪大学情報科学研究科

三浦 克介，中前 幸治

160

160

LSI 故障診断装置評価用 TEG (2-2)

大阪大学情報科学研究科

三浦 克介，中前 幸治

161

LSI 故障診断装置評価用 TEG (3-1)

大阪大学情報科学研究科

三浦 克介，中前 幸治

161

LSI 故障診断装置評価用 TEG (3-2)

大阪大学情報科学研究科

三浦 克介，中前 幸治

161

今木 啓太，林田 辰徳，井手 大介

デルタ・シグマ変調器，高線形 OTA，温度センサー回路，高負

宮崎大学大学院工学研究科

荷用ドライバ TEG

宮崎大学工学部

宮内 亮一，古家 拓郎，外山 貴子，田村 宏樹，淡野 公一

オンチップ・トランスによるパルス伝送方式ＵＷＢ送信回路

広島大学大学院先端物質科学研究科

高橋 尚基

162

1Gbps×4ch 光無線 LAN 用ビジョンチップ

奈良先端科学技術大学院大学物質創成科学
研究科

長畑 樹，宮脇 智也，香川 景一郎，布下 正宏，太田 淳

163

列並列 A/D 変換回路 TEG

茨城大学工学部

木村 孝之

163

広島大学先端物質科学研究科

田中 裕己，和泉 伸也

広島大学ナノデバイス・システム研究セン
ター

Mattausch Hans. Juergen，小出哲士

163

山形大学理工学研究科

多田 十兵衛，後藤 源助

164

富山県立大学工学研究科

宮崎 崇裕，岩田 栄之，松田 敏弘

164

Charge Sampling Filter

最小距離検索回路の性能評価用回路
ウェーブパイプラインのための遅延調整手法評価用演算器の設計
小型・高速 DC-DC コンバータ用制御部 LSI の開発

2-1

162

162

第
２
章
チ
ッ
プ
試
作
報
告

高周波基板雑音検出手法の評価チップ

神戸大学大学院自然科学研究科
神戸大学大学院工学研究科

高周波パッシブ評価 TEG

東京工業大学大学院理工学研究科

檀上 匠
永田 真

164

伊藤 猛，金丸 正樹，原 翔一，高山 直輝，Chaivipas Win，李 寧，

165

岡田 健一，松澤 昭
伊藤 猛，金丸 正樹，原 翔一，高高周波パッシブ評価 TEG

東京工業大学大学院理工学研究科

山 直輝，Chaivipas Win，李 寧，

165

岡田 健一，松澤 昭
生体信号センシングおよび刺激印加のための回路

慶應義塾大学理工学部

横山 祐介，中野 誠彦

165

FMDSM のための線形電圧制御発振器

富山大学工学部

前澤 宏一，三宅 誠一

166

平成１９年度第６回ローム CMOS 0.18um 試作 （RO18076）
題

名

大

学

名

研

究

者

掲載頁

佐野 徹，加東 勝，西村 隆，中村
MuCCRA-1

慶應義塾大学情報工学科拓郎，堤 聡，長谷川 揚平，天野英晴

167

フラッシュ ADC 搭載アナログ回路検証用チップの再試作

慶應義塾大学理工学部

森本 一毅，佐藤 大祐，中野 誠彦

167

167

東京大学情報理工学系研究科

廣瀬 健一郎，坂井 修一

168東京大学大学院新領域創成科学研究科

伊藤 潔人，柴田 直

168

初期シードベクトル自動生成汎用 K-MEANS プロセッサ東京大学大学院新領域創成科学研究科

鹿野 博嗣，藤田 和英，柴田 直

168

リングオッシレータ

東洋大学工学部

堀口 文男

169

LSI 故障診断装置評価用 TEG (4)大阪大学情報科学研究科

三浦 克介，中前 幸治

169

LSI 故障診断装置評価用 TEG (2-3)

大阪大学情報科学研究科

三浦 克介，中前 幸治

169

Mixed-Signal Focal-Plane Image Processor Employing
Time-domain Computation Architecture

90

第
２
章
チ
ッ
プ
試
作
報
告

吉原 理記，平川 直樹，谷川 一
哉，弘中 哲夫
戸口 博昭

遅延保障フリップフロップ検証用回路2-1

広島市立大学大学院情報科学研究科
広島市立大学情報科学部

論理回路として動作するメモリの修正試作

LSI 故障診断装置評価用 TEG (5-1)

大阪大学情報科学研究科

三浦 克介，中前 幸治

170

LSI 故障診断装置評価用 TEG (5-2)

大阪大学情報科学研究科

三浦 克介，中前 幸治

170

LSI 故障診断装置評価用 TEG (5-3)

大阪大学情報科学研究科

三浦 克介，中前 幸治

170

LSI 故障診断装置評価用 TEG (5-4)

大阪大学情報科学研究科

三浦 克介，中前 幸治

171
171

画素時間差分情報の膨張処理を用いたアナログ動体検出回路

東京大学大学院新領域創成科学研究科

仁木 祐介，柴田 直

アナログ動体検出ＴＥＧ用回路＆１ｃｌｋPPED ベクトル生成

東京大学大学院工学系研究科

中川 琢規

回路

東京大学大学院新領域創成科学研究科

仁木 祐介，柴田 直

Smooth Optical Flow 計算回路

東京大学大学院工学系研究科
東京大学大学院新領域創成科学研究科

馬 文静，姜 璟煕
柴田 直

方向性エッジヒストグラムマッチングを用いた実時間動き場生
成プロセッサ東京大学大学院新領域創成科学研究科

藤田 和英，ハオ ジャ，岡野 祐
太，柴田 直

171

172

172

神経信号センシング LSI のための CMOS 低雑音増幅回路

広島大学先端物質科学研究科

浴 良仁，升井 義博，吉田 毅，岩田穆172

生体用途向けアナログ要素回路 TEG

広島大学先端物質科学研究科

升井 義博，吉田 毅，岩田 穆

173

人体を伝送路とするデータ通信回路

広島大学先端物質科学研究科

向井 徹，岩田 穆

173

PLL による LSI テスト用高精度電流源回路

九州大学システム情報科学府

李 田茂，黒木 幸令

173

駆動力を上げたラッチ回路と消費電力測定回路

横浜国立大学大学院工学府

SFQ/CMOS ハイブリッドメモリシステム用メモリ
プロセッサとしても利用可能な粗粒度リコンフギャラブルデバ
イス
低遅延画像伝送システム向け 158 MS/s JPEG 2000 コーデッ
ク LSI の開発

生田 浩康，山田 日登美，吉川 信
行174

横浜国立大学大学院工学府

岡本 悠史，河合 宣彰，吉川 信行

174

京都大学情報学研究科
立命館大学総合理工学研究機構

神山 真一，廣本 正之，越智 裕之
中村 行宏

174

金沢大学自然科学研究科

深山 正幸，井家 佑介，春日 隆
文，稲田 遼一，松田 吉雄

バス配線 Delay 測定用 TEG の設計(2)高知工科大学大学院工学研究科
高知工科大学工学部

安岡 佐知子
橘 昌良

175

175

小型・高速 DC-DC コンバータ用制御部 LSI の開発

富山県立大学工学研究科

宮崎 崇裕，岩田 栄之，松田 敏弘

175

動作マージン評価用 SRAM

九州工業大学マイクロ化総合技術センター

野田 和徳，中村 和之

176

高速・高周波アナログ CMOS 回路試作実習 TEG

群馬大学大学院工学研究科

石原 昇

176

高周波アナログ特性モデリング用基本素子＆回路 TEG

群馬大学大学院工学研究科

新井 康之，氏家 隆一，菊池 潤，
柴田 賢一，石原 昇

176東京大学工学部原子力国際専攻
東京大学工学部バイオエンジニアリング専

0.18 um CMOS ASIC

攻石 伯軒，藤原 健，高橋 浩之
島添 健次

177

平成１９年度第７回ローム CMOS 0.18um 試作 （RO18077）
題

名

大

学

ALPHA(MEM_1)

慶應義塾大学情報工学科

BETA(PE_1)

慶應義塾大学情報工学科

生体用途向けアナログ要素回路 TEG

名

研

究

者

佐野 徹，加東 勝，西村 隆，堤聡，長谷川 揚平，天野 英晴
佐野 徹，加東 勝，西村 隆，堤聡，長谷川 揚平，天野 英晴

広島大学先端物質科学研究科
広島大学工学部

升井 義博，浴 良仁，吉田 毅，石川 智弘，岩田 穆

掲載頁
178

178

178

安部 亨

インダクタ結合インターコネクト試験回路の設計 1

広島大学大学院先端物質科学研究科

亀田 成司，岩田 穆

179

インダクタ結合インターコネクト試験回路の設計 2

広島大学大学院先端物質科学研究科

亀田 成司，岩田 穆

179

インダクタ結合インターコネクト試験回路の設計 3

広島大学大学院先端物質科学研究科

亀田 成司，岩田 穆

179

金沢大学大学院自然科学研究科

牧野 良成，野手 翔太

金沢大学工学部

秋田 純一，北川 章夫

受動素子特性評価用 TEG

金沢大学大学院自然科学研究科
金沢大学工学部

戸羽 辰夫，狩野 孝太，藤枝 茂
秋田 純一，北川 章夫

ビットシリアル演算器を用いたレイトレーシングハードウェア

広島市立大学情報科学部

川本 智之のプロトタイプの試作

広島市立大学大学院情報科学研究科

谷川 一哉，弘中 哲夫，山辺 裕樹

弘前大学大学院理工学研究科

武田 宏樹，野田 一訓，横山 温子，深瀬 政秋

ESR 測定用のインダクタ TEG

ユビキタスプロセッサ HC gorilla の大規模化及び改良
イメージセンサの検証用ＴＥＧ

トリガー機構を有するイメージセンサ TEG

SNM 評価用 TEG
低スプリアス特性をもつ位相同期回路の試作と演算増幅器のTEG

弘前大学総合情報処理センター

180

180

180

181

佐藤 友暁

東京理科大学工学研究科

加賀美 智子，峰 陽介，浜本 隆之

茨城大学工学部
東京大学宇宙線研究所

木村 孝之
佐々木 真人，青木 利文

神奈川大学工学部

増田 正孝

東京工業大学理工学研究科

安田 雅弘

九州工業大学マイクロ化総合技術センター

野田 和徳，中村 和之

181

181

182

高木 茂孝，藤井 信生，佐藤 隆
東京工業大学理工学研究科

英，ニコデムス レディアン，吉

182

岡 正浩

VCO
弱反転動作を用いた極低電圧アナログ増幅回路とアナログ記憶保持回路

東京工業大学大学院理工学研究科

倉科 隆，坂口 広宣，松澤 昭

山形大学大学院理工学研究科

也，原田 知親，奥山 澄雄，松下182

高橋 良輔，佐山 裕紀，永井 裕

91
183

浩一

DC-DC コンバータの要素回路 TEG

早稲田大学情報生産システム研究科

吉原 務，岡村 玲王奈

183

0.18um WS-ASIC

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

183

平成１９年度第１回 ASPLA CMOS 90nm 試作 （AS90071）
題

名

CMOSRF トランシーバ評価 TEG

大

学

名

研

究

者

掲載頁

東京大学工学系研究科

門馬 太平，Caner Basci，金 鎮明

184

MuCCRA-2

慶應義塾大学情報工学科

佐野 徹，西村 隆，中村 拓郎，堤聡，長谷川 揚平，天野 英晴

184

トランスを用いた UWB CMOS 低雑音増幅器

大阪大学大学院工学研究科

木原 崇雄，松岡 俊匡，谷口 研二

184

素子特性ばらつき測定回路

遅延変動評価と低リークエネルギー回路要素設計
オンチップ信号モニタのバックエンドデータ処理系

東京工業大学統合研究院

佐藤 高史，石井 隆宏，益 一哉

東京工業大学総合理工学研究科
東京工業大学精密工学研究所

中山 範明
伊藤 浩之

東京大学駒場オープンラボラトリー

今井 雅

東京大学工学部

金 均東，椎名 公康，高田 幸永

東京大学先端科学技術研究センター

近藤 正章，中村 宏，南谷 崇

神戸大学大学院工学研究科

橋田 拓志，永田 真

サブスレッショルド特性ばらつき評価アレイ回路

大阪大学大学院情報科学研究科

LSI 低消費電力回路技術

東京大学 VDEC
東京大学国際産学共同研究センター

更田 裕司，濱本 浩一，橋本 昌
宜，密山 幸男，尾上 孝雄
高宮 真
桜井 貴康

2-1

185

185

185
186

186

第
２
章
チ
ッ
プ
試
作
報
告

堤 利幸
四柳 浩之，橋爪 正樹

明治大学理工学部
徳島大学工学部

オープン故障研究 TEG

愛媛大学工学部

高橋 寛，樋上 喜信，高松 雄三

明治大学情報コミュニケーション学部

山崎 浩二

186

平成１９年度第２回 ASPLA CMOS 90nm 試作 （AS90072）
題

名

低電圧動作アナログ要素回路 TEG

大

学

名

広島大学先端物質科学研究科

ビットシリアル演算に基づく細粒度多値リコンフィギャラブル
VLSI

東北大学大学院情報科学研究科

90nm プロセスでのメモリコンポーネントの動作チェック

横浜国立大学大学院工学府

90nm CMOS 6-10GHz UWB 向け低電力送信器

慶應義塾大学理工学部

LSI 内部電圧・内部容量測定回路

東京工業大学大学院総合理工学研究科
東京工業大学統合研究院

研

究

者

吉田 毅，升井 義博，小畠 康志，

掲載頁

岩田 穆

187

亀山 充隆，岡田 信彬，伊藤 祐

187

岡本 悠史，河合 宣彰，陳 賢珠，
吉川 信行

187

ヴィシャル クルカルニ，ムハンマ

オンチップ信号モニタのためのデータ通信回路
電流モード作動ロジックに基づくクロストーク低減回路の実
チップ評価
チップ間無線通信のための CMOS UWB 送信回路
オンチップ電源ノイズ評価 TEG

ド ムクシト，石黒 仁揮，黒田 忠
広

188

中山 範明
佐藤 高史，山長 功，大橋 一磨，
小林 由佳，植山 寛之，益 一哉
伊藤 浩之

188

東京工業大学精密工学研究所
神戸大学大学院工学研究科

橋田 拓志，永田 真

188

東北大学電気通信研究所

羽生 貴弘，松本 敦，三浦 成友

189

広島大学ナノデバイス・システム研究セン

吉川 公麿，石川 智弘，佐々木 信

ター雄，木本 健太郎

大阪大学大学院情報科学研究科

小笠原 泰弘，橋本 昌宜，尾上 孝
雄

189

189

平成１９年度第３回 ASPLA CMOS 90nm 試作 （AS90073）
題

名ばらつきを利用して速度と歩留まりを向上させる FPGA

92

第
２
章
チ
ッ
プ
試
作
報
告

学

名

京都大学情報学研究科

研

究

者

久米 洋，小林 和淑，小野寺 秀俊

掲載頁
190

関 良平，寺田 晴彦，小林 和淑，

京都大学工学部

小野寺 秀俊牧野 紘明

190

三次元集積のための超高速クロック分配回路

広島大学先端物質科学研究科

宮本 慎一朗，汐崎 充，岩田 穆

190

三次元集積のための高速データ伝送回路

広島大学先端物質科学研究科

中島 丈晴，汐崎 充，岩田 穆

191

精度補正機能付き低電力・高速ΔΣＡＤＣ量子化器

広島大学先端物質科学研究科

原田 良枝，岩田 穆

191

ばらつき評価，基板バイアス評価，NBTI 特性評価 TEG

2-1

大京都大学情報学研究科

0.5 V 動作 RF 要素回路

大阪大学大学院工学研究科

低消費電力 Viterbi デコーダの試作
高ランダムアクセスバンド幅を有する多ポート SRAM 設計
動的再構成 FPGA（フレキシブルプロセッサ 4）

木原 崇雄，朴 海柱，田古部 勲，
山下 文明，松岡 俊匡，谷口 研二

191

北海道大学大学院情報科学研究科

吉澤 真吾，宮永 喜一

192

広島大学ナノデバイス・システム研究セン

上口 光，椋田 佑也，和泉 伸也，
賀谷 彰大，マタウシュ ハンス・192

ター
東北大学未来科学技術共同研究センター

ユルゲン，小出 哲士
宮本 直人，大見 忠弘

誘導結合通信を用いたプロセッサ

192
193

低消費電力チップ間インタフェースの開発

慶應義塾大学理工学部

ソフトウェア無線用 VCO、サンプラ、DSADC

慶應義塾大学理工学部

ばらつきモデルパラメータ抽出デバイスアレー回路

東京工業大学大学院総合理工学研究科
東京工業大学統合研究院

新津 葵一，川井 秀介，三浦 典之，石黒 仁揮，黒田 忠広

193阿部 寛之，猪狩 貴之，佐藤 守，
志方 明，白石 圭，石黒 仁揮，黒
田 忠広

193

中山 範明
佐藤 高史，山長 功，小林 由佳，

194

東京工業大学精密工学研究所

宮下 一哉，植山 寛之，益 一哉
伊藤 浩之

東京大学駒場オープンラボラトリー

今井 雅

東京大学工学部

金 均東

東京大学先端科学技術研究センター

近藤 正章，中村 宏，南谷 崇

富山県立大学大学院工学研究科

押山 弘樹，松田 敏弘，岩田 栄之

194

オンチップ信号モニタシステムのバックエンドデータ処理系(2)神戸大学大学院工学研究科

橋田 拓志，永田 真

195

オンチップ信号モニタのフロントエンド回路評価チップ

神戸大学大学院工学研究科

橋田 拓志，永田 真

195

遅延素子の遅延変動特性評価と動的電流制限によるダイナミッ
クエネルギー削減効果の評価
微細 CMOS 基準電圧発生回路を用いた高精度 CMOS 温度セン
サの開発

194

デカップリング容量評価 TEG およびタイミング余裕検出回路評
価 TEG
光配線用送受信器 LSI
マルチコアプロセッサの試作

大阪大学大学院情報科学研究科

小笠原 泰弘，更田 裕司，橋本 昌
宜，密山 幸男，尾上 孝雄

195

鹿児島大学理工学研究科電気電子工学専攻

厚地 保幸，関 健治

鹿児島大学工学部電気電子工学科

今村 裕典，竹下 佳岐，大畠 賢一

196

九州大学システム LSI 研究センター

石原 亨

196

平成１９年度第４回 ASPLA CMOS 90nm 試作 （AS90074）
題

名ばらつき評価，基板バイアス評価 TEG
4x4 MIMO-OFDM 方式 MIMO デコーダの設計
細粒度パワーゲーティング機能を有するフィールドプログラマブル VLSI
高ランダムアクセスバンド幅を有する多ポート SRAM 設計

大

学

名

究

者

掲載頁

関 良平，寺田 晴彦，小林 和淑，

京都大学情報学研究科
京都大学工学部

小野寺 秀俊197

牧野 紘明

北海道大学大学院情報科学研究科

山内 保志，吉澤 真吾，宮永 喜一

197

東北大学大学院情報科学研究科

張山 昌論，石原 翔太，亀山 充隆

197

広島大学ナノデバイス・システム研究セン

上口 光，椋田 佑也，和泉 伸也，
マタウシュ ハンス・ユルゲン，小

198

ター

出 哲士

広島大学ナノデバイス・システム研究セン
微細 CMOS 技術における製造ばらつきと基板ノイズ評価用 TEG

研ター
広島大学先端物質科学研究科

和泉 伸也，賀谷 彰大，上口 光，
マタウシュ ハンス・ユルゲン，小
出 哲士

198

南 尊文
石井 隆宏，峰山 亜希子，前川 智

超高速オンチップネットワークへ向けた伝送線路配線・SerDes

東京工業大学統合研究院

回路の開発

東京工業大学精密工学研究所

ビルトインフルデジタルモニタ回路によるばらつきモデルの構
築

東京工業大学統合研究院
東京工業大学総合理工学研究科

ミリ波帯動作へ向けた電圧制御発振器

東京工業大学大学院理工学研究科

明，益 一哉
伊藤 浩之

198

佐藤 高史，上薗 巧，植山 寛之，
山長 功，益 一哉

199

中山 範明
伊藤 猛，岡田 健一，松澤 昭

199

研

掲載頁

平成１９年度第６回 ASPLA CMOS 90nm 試作 （AS90076）
題

名

大

学

名

究

者

精度補正機能付きＤＡ変換器

広島大学先端物質科学研究科

陳健雄，原田 良枝，岩田 穆

200

光配線用送受信器 LSI

鹿児島大学理工学研究科電気電子工学専攻
鹿児島大学工学部電気電子工学科

厚地 保幸，関 健治
今村 裕典，竹下 佳岐，大畠 賢一

200

2-1

平成１８年度第４回 MOSIS-TSMC CMOS 0.25um 試作 （MT25064）
題

名

低電源電圧連続時間型ΔΣモジュレータ

大

学

名

大阪大学大学院工学研究科

研

93
究

者

掲載頁

兼本 大輔，谷口 研二

201

平成１９年度第１回 MOSIS-TSMC CMOS 0.18um 試作 （MT18071）
題

名アクティブ伝送線集積回路の改良

大

学

名

研

究

者

明星大学産学官連携推進室

秋山 豊，宇佐美 保，大塚 寛治

明星大学理工学部

水野 文夫，鷹野 致和

掲載頁
202

平成１９年度第２回 MOSIS-TSMC CMOS 0.18um 試作 （MT18072）
題

名

大

学

名

研

究

者

リコンフィギュラブル RF 回路に向けた広帯域 LNA・VCO・PA

東京工業大学統合研究院

大橋 一磨，福田 聡，小林 由佳，
佐渡島 進，金 章九，中野 和雄，の試作

東京工業大学精密工学研究所

益 一哉

掲載頁

203

伊藤 浩之

平成１９年度第４回 MOSIS-TSMC CMOS 0.18um 試作 （MT18074）
題
LSI 電流起因のノイズ評価回路

名

大

学

東京工業大学統合研究院

名

研

究

者

佐藤 高史，山長 功，益 一哉

掲載頁
204

第
２
章
チ
ッ
プ
試
作
報
告

平成１９年度第１回 NEC Bipolar 0.6um 試作 （NEC07）
題

名

大

学

名

総合研究大学院大学高エネルギー加速器科
プリアンプ+コンパレータ

学研究科
高エネルギー加速器研究機構研究員

8ch IV プリアンプ

総合研究大学院大学高エネルギー加速器科
学研究科
高エネルギー加速器研究機構研究員

研

究

者

河合 克彦，田中 真伸
根岸 久
河合 克彦，田中 真伸
根岸 久

掲載頁

205

205

高エネルギー加速器研究機構素粒子原子核
高速パルスアンプ研究所
高エネルギー加速器研究機構研究員素粒子谷口 敬，島崎 昇一，田中 真伸
根岸 久

205

原子核研究所高エネルギー加速器研究機構素粒子原子核
高速コンパレーター

2-1
94

第
２
章
チ
ッ
プ
試
作
報
告

研究所
高エネルギー加速器研究機構研究員

谷口 敬，島崎 昇一，田中 真伸
根岸 久

206

2.

2

チップ種別一覧
MEMS

ラン名
MOT071

タイ

ト

ル

ひずみ検出用MOSFETの試作

研

究

者

原田 知親, 神谷 悠介, 奥山 澄雄, 松下 浩一

掲載頁
112

TEG(特性評価回路など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

素子特性ばらつき測定回路

佐藤 高史, 石井 隆宏, 益 一哉, 中山 範明, 伊藤 浩之

185

AS90071

遅延変動評価と低リークエネルギー回路要素設計

今井 雅, 金 均東, 椎名 公康, 高田 幸永, 近藤 正章, 中村宏, 南谷 崇185

AS90071

サブスレッショルド特性ばらつき評価アレイ回路

更田 裕司, 濱本 浩一, 橋本 昌宜, 密山 幸男, 尾上 孝雄

186

AS90071

オープン故障研究TEG

AS90072

LSI内部電圧・内部容量測定回路

AS90072電流モード作動ロジックに基づくクロストーク低減回路の実チップ評価

羽生 貴弘, 松本 敦, 三浦 成友

189

AS90072

オンチップ電源ノイズ評価TEG小笠原 泰弘, 橋本 昌宜, 尾上 孝雄

189

AS90073

ばらつき評価, 基板バイアス評価, NBTI特性評価 TEG

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊, 牧野 紘明

190

AS90073

三次元集積のための超高速クロック分配回路

宮本 慎一朗, 汐崎 充, 岩田 穆

190

AS90073

ばらつきモデルパラメータ抽出デバイスアレー回路

AS90071

AS90073遅延素子の遅延変動特性評価と動的電流制限によるダイナミックエネルギ
ー削減効果の評価

堤 利幸, 四柳 浩之, 橋爪 正樹, 高橋 寛, 樋上 喜信, 高松雄三, 山崎 浩二
中山 範明, 佐藤 高史, 山長 功, 大橋 一磨, 小林 由佳, 植山
寛之, 益 一哉, 伊藤 浩之

中山 範明, 佐藤 高史, 山長 功, 小林 由佳, 宮下 一哉, 植山

186

188

寛之, 益 一哉, 伊藤 浩之

194今井 雅, 金 均東, 近藤 正章, 中村 宏, 南谷 崇

194

AS90073

デカップリング容量評価TEGおよびタイミング余裕検出回路評価TEG小笠原 泰弘, 更田 裕司, 橋本 昌宜, 密山 幸男, 尾上 孝雄

195

AS90074

ばらつき評価, 基板バイアス評価TEG

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊, 牧野 紘明

197

AS90074

ビルトインフルデジタルモニタ回路によるばらつきモデルの構築

MOT062カスケード電圧スイッチ論理回路及び１０進ディジタル計数回路群の設計
試作

MOT071

広入力レンジV-I変換器を用いた乗算器，ディザ回路，演算増幅器の試作

MOT071
MOT071

MOT071

佐藤 高史, 上薗 巧, 植山 寛之, 山長 功, 益 一哉, 中山 範
明199

波多野 裕, 鈴木 剛弘, 成島 晃久, 内田 昂志, 天野 知弥

102

宮内 亮一, 外山 貴子, 田村 宏樹, 淡野 公一, 平野 扶早, 三
輪 亮太

106

学生実験用の演算増幅器の試作

外山 貴子, 田中 誠, 西村 和将, 田村 宏樹, 淡野 公一

106

学生実験用測定評価デバイス、及び比較器、ダイナミック論理回路、順序
論理回路群の設計試作波多野 裕, 横井 和輝, 久保田 研司, 袴田 尚吾

106

波多野 裕, 加藤 浩之, 林 良平, 石川 貴幸

107

学生実験用測定評価デバイス、及び比較器、ダイナミック論理回路、順序
論理回路群の設計試作

MOT071

マルチ環境センサ用インターフェイス回路とTEG

鈴木 文章, 藤田 孝之, 前中 一介, 園田 晃司

113

MT18071

アクティブ伝送線集積回路の改良

秋山 豊, 宇佐美 保, 大塚 寛治, 水野 文夫, 鷹野 致和

202

MT18074

LSI電流起因のノイズ評価回路

佐藤 高史, 山長 功, 益 一哉

204

NEC07

プリアンプ+コンパレータ

河合 克彦, 田中 真伸, 根岸 久

205

RO18062

ばらつき評価用回路

上田 浩一郎, 茶川 徹雄

133

RO18062

生体信号センシング回路TEG

浴 良仁, 升井 義博, 吉田 毅, 岩田 穆

133

RO18062

ばらつき評価, 基板バイアス評価TEG

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊, 五嶋 宏通

134

RO18062

アナログデバイスのTEG試作

薮田 悟史, 飯島 健太, 土橋 洋太, 水谷 慶一郎, 杉本 泰博

135

RO18062

くし型電極構造を持つ横型PNフォトダイオード

飯山 宏一, 山王 紀明

136

RO18063

低電圧，低消費電力参照電圧電源回路，高線形OTA

RO18063

今木 啓太, 井手 大介, 兒玉 祐樹, 外山 貴子, 田村 宏樹, 淡
野 公一

137

エッジ抽出と動体検出のための部分回路TEGと動作検証用回路

福岡 雄大, 萬澤 康雄, 柴田 直

137

RO18063

ばらつき評価, 基板バイアス評価TEG その2

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊, 五嶋 宏通

138

RO18063

アナログデバイス評価TEG

倉科 隆, 坂口 広宣, 松澤 昭

142

RO18071

ばらつき評価, 基板バイアス評価TEG その2

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊, 五嶋 宏通

145

RO18072

乱数発生回路名倉 徹

146

RO18072

ライブラリ評価, ばらつき評価, 基板バイアス評価TEG

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊, 牧野 紘明

147

RO18072

リングオッシレータ

堀口 文男

149

2-2
95

第
２
章
チ
ッ
プ
試
作
報
告

RO18074
RO18074

空間多重通信方式に用いるBPSK受信機の試作

RO18074

ライブラリセルの試作（１）RO18074

ライブラリセルの試作（２）RO18074

バス配線Delay測定用TEGの設計

96

第
２
章
チ
ッ
プ
試
作
報
告

中川 琢規, 仁木 祐介, 柴田 直152

早瀬 佳, 中野 伸吾, 牧野 良成, 狩野 孝太, 藤枝 茂, 秋田純一, 北川 章夫
笹谷 尚稔, 武田 頼長, 乃一 彰宏, 安中 彰宏, 矢野 政顯, 橘昌良
笹谷 尚稔, 武田 頼長, 乃一 彰宏, 安中 孝一, 矢野 政顯, 橘

154

156

昌良

157

安岡 佐知子, 橘 昌良

157

RO18074

高速通信回路と高周波基板雑音検出回路の評価チップ

荻野 哲宏, 檀上 匠, 永田 真

157

RO18075

LSI故障診断装置評価用TEG (2-1)

三浦 克介, 中前 幸治

160

RO18075

LSI故障診断装置評価用TEG (2-2)

三浦 克介, 中前 幸治

161

RO18075

LSI故障診断装置評価用TEG (3-1)

三浦 克介, 中前 幸治

161

RO18075

LSI故障診断装置評価用TEG (3-2)

三浦 克介, 中前 幸治

161

デルタ・シグマ変調器，高線形OTA，温度センサー回路，高負荷用ドライ

今木 啓太, 林田 辰徳, 井手 大介, 宮内 亮一, 古家 拓郎, 外バTEG

山 貴子, 田村 宏樹, 淡野 公一

162

RO18075

列並列A/D変換回路TEG

木村 孝之

163

RO18075

最小距離検索回路の性能評価用回路

田中 裕己, 和泉 伸也, Mattausch Hans. Juergen, 小出哲士

163

RO18075高周波基板雑音検出手法の評価チップ

檀上 匠, 永田 真

164

RO18076

リングオッシレータ

堀口 文男

169

RO18076

LSI故障診断装置評価用TEG (4)三浦 克介, 中前 幸治

169

RO18076

LSI故障診断装置評価用TEG (2-3)

三浦 克介, 中前 幸治

169

RO18076

アナログ動体検出ＴＥＧ用回路＆１ｃｌｋPPEDベクトル生成回路

中川 琢規, 仁木 祐介, 柴田 直

171

RO18076

生体用途向けアナログ要素回路TEG

升井 義博, 吉田 毅, 岩田 穆

173
175

RO180752-2

アナログ動体検出ＴＥＧ用回路＆１ｃｌｋPPEDベクトル生成回路

RO18076

バス配線Delay測定用TEGの設計(2)安岡 佐知子, 橘 昌良

RO18076高周波アナログ特性モデリング用基本素子＆回路TEG

新井 康之, 氏家 隆一, 菊池 潤, 柴田 賢一, 石原 昇

176

RO18077

生体用途向けアナログ要素回路TEG

升井 義博, 浴 良仁, 吉田 毅, 石川 智弘, 岩田 穆, 安部 亨

178

RO18077

ESR測定用のインダクタTEG

牧野 良成, 野手 翔太, 秋田 純一, 北川 章夫

180

RO18077

受動素子特性評価用TEG

戸羽 辰夫, 狩野 孝太, 藤枝 茂, 秋田 純一, 北川 章夫

180

RO18077

トリガー機構を有するイメージセンサTEG

木村 孝之, 佐々木 真人, 青木 利文, 増田 正孝, 安田 雅弘

181

RO35067

微細バンプ接合を用いた三次元チップ積層TEG

菊池 宏和, 小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

118RO35067

オンチップ伝送線路と電源ノイズ評価TEG

橋本 昌宜

120

RO35068

MOSFETの基本的特性の評価実験用TEG

吉田 幸太郎, 桜庭 弘

122RO35069

LSI故障診断装置評価用TEG (1-1)

三浦 克介, 中前 幸治

128

RO35069

LSI故障診断装置評価用TEG (1-2)

三浦 克介, 中前 幸治

128

アナデジ混載
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90071

オンチップ信号モニタのバックエンドデータ処理系

橋田 拓志, 永田 真

185

AS90072

低電圧動作アナログ要素回路TEG

吉田 毅, 升井 義博, 小畠 康志, 岩田 穆

187

AS90072

オンチップ信号モニタのためのデータ通信回路

橋田 拓志, 永田 真

188

AS90073

オンチップ信号モニタシステムのバックエンドデータ処理系(2)橋田 拓志, 永田 真

195

AS90073

オンチップ信号モニタのフロントエンド回路評価チップ

橋田 拓志, 永田 真

195

NEC07

8ch IVプリアンプ

河合 克彦, 田中 真伸, 根岸 久

205井上 高宏, 山川 俊貴, 中島 晃, 原田 真行, 池田 康浩, 松尾

RO18073

生体信号処理用低電圧アナログCMOS回路

RO18073

個体識別用低電圧アナログCMOS回路

井上 高宏, 山川 俊貴, 中島 晃, Timischl Felix, 田中 麻子, 桝永 大輔, 山城 昌雄

150

RO18074

RFID向けディジタル制御内部クロック生成回路

本田

155

雅文

将士, 佐々木 敦史, 小谷 光司, 伊藤 隆司

150

RO35067

眼球埋め込み用三次元積層型人工網膜チップの基本回路

小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

118RO35067

24chWS ASIC

島添 健次, 石 伯軒, 高橋 浩之

119

RO35067

24chWS ASIC

島添 健次, 石 伯軒, 高橋 浩之

119

RO35068

３次元積層化のための単層型人工網膜LSIの試作１

小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

121

RO35068

三次元積層化のための単層型人工網膜LSIの試作2

小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

121RO35069

スイッチトレジスタ回路網による画像処理チップの開発

森本 昌介, 亀田 成司, 岩田 穆

128

RO35069

広いディジタル回路領域に対応した基板雑音の打ち消し回路

鈴木 寛人, 和田 和千

132

アナログ/デジタル信号処理プロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90072

ビットシリアル演算に基づく細粒度多値リコンフィギャラブルVLSI

亀山 充隆, 岡田 信彬, 伊藤 祐

187

AS90073

低消費電力Viterbiデコーダの試作

吉澤 真吾, 宮永 喜一

192

AS90073

動的再構成FPGA（フレキシブルプロセッサ4）

宮本 直人, 大見 忠弘

192

AS90074

4x4 MIMO-OFDM方式MIMOデコーダの設計

山内 保志, 吉澤 真吾, 宮永 喜一

197

AS90074

細粒度パワーゲーティング機能を有するフィールドプログラマブルVLSI

張山 昌論, 石原 翔太, 亀山 充隆

197

MOT071

神経信号測定用増幅器の試作

斉藤 洋之, 関根 好文, 佐藤 剛太郎

107

RO18063

実時間マルチチップＫ－ｍｅａｎｓアーキテクチャ機能確認用回路

馬 奕涛, 柴田 直

137

RO18063

実時間動き場生成プロセッサ用TEG

藤田 和英, ハオ ジャ, 柴田 直

138

RO18063

リコンフィギュラブル画像処理回路

兒玉 成緒, 福島 誉史, 田中 徹, 小柳 光正

138

RO18063

0.18 um CMOS ASIC

石 伯軒, 藤原 健, 高橋 浩之, 島添 健次

144

Smooth Optical Flow 計算回路

馬 文静, 姜 璟煕, 柴田 直152

藤田 和英, ハオ ジャ, 岡野 祐太, 柴田 直

153

深山 正幸, 井家 佑介, 春日 隆文, 稲田 遼一, 松田 吉雄

156

RO18074
RO18074
RO18074

方向性エッジヒストグラムマッチングを用いた実時間動き場生成プロセッ
サ
低遅延画像伝送システム向け158 MS/s JPEG 2000 コーデックLSI の開発

RO18074

0.18 um CMOS ASIC

石 伯軒, 藤原 健, 高橋 浩之, 島添 健次

159

RO18076

初期シードベクトル自動生成汎用K-MEANSプロセッサ鹿野 博嗣, 藤田 和英, 柴田 直

168

RO18076

Smooth Optical Flow 計算回路

馬 文静, 姜 璟煕, 柴田 直

172

RO18076方向性エッジヒストグラムマッチングを用いた実時間動き場生成プロセッ
サ

藤田 和英, ハオ ジャ, 岡野 祐太, 柴田 直

172

RO18076

低遅延画像伝送システム向け158 MS/s JPEG 2000 コーデックLSI の開発

深山 正幸, 井家 佑介, 春日 隆文, 稲田 遼一, 松田 吉雄

175

RO180760.18 um CMOS ASIC

石 伯軒, 藤原 健, 高橋 浩之, 島添 健次

177

RO18077

ビットシリアル演算器を用いたレイトレーシングハードウェアのプロトタ
イプの試作

川本 智之, 谷川 一哉, 弘中 哲夫, 山辺 裕樹

180

RO18077

0.18um WS-ASIC

島添 健次, 石 伯軒, 高橋 浩之

183

Bui Trong Tu, 柴田 直

114

RO35066

An Analog Associative Processor employing Bell-Shape Similarity
Circuit

RO35066

0.18 um CMOS ASIC

石 伯軒, 藤原 健, 高橋 浩之, 島添 健次

117RO35067

Pulse-Coupled Neural Networkを用いた画像特徴生成プロセサー

陳 雋, 柴田 直

118

RO35068

16ch WS-Front-End

島添 健次, 石 伯軒, 高橋 浩之

123

RO35068

16ch WS-Front-End

島添 健次, 石 伯軒, 高橋 浩之

123

RO35068

16ch WS-Front-End

島添 健次, 石 伯軒, 高橋 浩之

123

RO35068

16ch WS-Front-End

島添 健次, 石 伯軒, 高橋 浩之

124

RO35068

20 channel Preamplifier-Shaper ASIC

石 伯軒, 高橋 浩之, 島添 健次

124

RO35068

16ch WSFE ASIC

島添 健次, 石 伯軒, 高橋 浩之

125

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

125

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

125

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

126

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

126

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

126

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

127

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

127

RO35069

16ch WSFE ASIC

島添 健次, 石 伯軒, 高橋 浩之

132

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90073

精度補正機能付き低電力・高速ΔΣＡＤＣ量子化器

原田 良枝, 岩田 穆

191

AS90073

微細CMOS基準電圧発生回路を用いた高精度CMOS温度センサの開発

押山 弘樹, 松田 敏弘, 岩田 栄之

194

AS90076

精度補正機能付きＤＡ変換器

陳健雄, 原田 良枝, 岩田 穆

200

2-2
97

第
２
章
チ
ッ
プ
試
作
報
告

2-2
98

第
２
章
チ
ッ
プ
試
作
報
告

MOT062CMOS定電流・定電圧発生回路の設計・試作（2）定本 竜明, 森下 賢幸, 小椋 清孝, 大曽根 隆志

MOT062CMOS定電流・定電圧発生回路の設計・試作（3）定本 竜明, 森下 賢幸, 小椋 清孝, 大曽根 隆志

102

MOT062電圧制御発振器を用いた位相同期回路の設計と改善

三浦 和仁, 井上 浩

103

MOT062

アナログ集積回路設計の習得を目指した演算増幅器の試作(2)清川 幸哉, 久保 俊一, 小山 靖仁, 山下 知憲

103

MOT062小型加速度センサ用回路の設計

杉本 考行, 松田 敏弘, 岩田 栄之

103

102

MOT062基準電圧発生回路を用いた温度センサの設計

押山 弘樹, 松田 敏弘, 岩田 栄之

104

MOT062小型・高速DC-DCコンバータ用出力部LSIの開発

宮崎 崇裕, 岩田 栄之, 松田 敏弘

104

MOT062演算増幅器の試作(1)高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン

104

MOT062無線で書き換え可能なFPGAのRF回路要素試作後藤 誠彦, 安永 守利, 庄野 和広

105

MOT062高線形化トランスコンダクタ

庄野 和宏

105

MOT062Vibration-based energy power management circuit

Pan Jun, Inoue Yasuaki

105

MOT071

パルス形ハードウェアＣＰＧモデルの試作松田 章裕, 佐伯 勝敏, 関根 好文, 赤澤 志帆

107

MOT071

静電容量型入力装置の開発とFM受信用PLLの設計

三浦 和仁, 村越 政之, 井上 浩

108

MOT071

アナログ集積回路設計の習得を目指した演算増幅器の試作

薄 勇作, 神野 勇二, 中川 雄介

109

MOT071

小型・高速DC-DCコンバータ用出力部LSIの開発

宮崎 崇裕, 岩田 栄之, 松田 敏弘

109

MOT071

小型加速度センサ用回路の設計

杉本 考行, 松田 敏弘, 岩田 栄之

109

MOT071

基準電圧発生回路を用いた温度センサの設計

押山 弘樹, 松田 敏弘, 岩田 栄之

110

MOT071

演算増幅器の試作(2)高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン

110

MOT071

演算増幅器の試作(3)高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン

110

MOT071UTMOST抽出用MOSFETアレイ他

金子 晃之, 白井 惇一郎

111

MOT071弱反転領域で動作するMOSFETを用いた電圧電流変換回路の試作

田中 寿

112

MT25064

低電源電圧連続時間型ΔΣモジュレータ

兼本 大輔, 谷口 研二

201

NEC07

高速パルスアンプ

谷口 敬, 島崎 昇一, 田中 真伸, 根岸 久

205

NEC07

高速コンパレーター

谷口 敬, 島崎 昇一, 田中 真伸, 根岸 久

206

RO18062

電圧制御発振器の高周波広帯域化

三浦 和仁, 井上 浩

135

RO18063PLL回路のための要素回路

北地 祐子, 橘 昌良

139

RO18063

0.6V動作89dBダイナミックレンジ連続時間系アナログフィルタ

秋田 一平, 和田 和千

140

RO18063

素子値の広がりを低減した線形位相狭帯域通過フィルタとTEG

久保 俊一, 和田 和千

140

RO18063

Switched Current 回路による信号処理回路

岡田 達也, 藤田 智弘

141

RO18063

フィルタ

倉科 隆, 坂口 広宣, 松澤 昭

142

RO18063

アナログ・デジタル変換器

白 戴和, 宮原 正也, 倉科 隆, 松澤 昭

143

RO18063PLL

鄭 明奎, Chaivipas Win, 倉科 隆, 松澤 昭

143

RO18063

フラッシュADC搭載アナログ回路検証用チップ

森本 一毅, 佐藤 大祐, 中野 誠彦

143

RO18072

デジタル・アナログ変換器

Ito Robert, 倉持 泰秀, 倉科 隆, 松澤 昭

148

RO18072

VGA

倉科 隆, 坂口 広宣, 松澤 昭

148

RO18073

生体信号センシングのための低ノイズ増幅回路

横山 祐介, 山口 昌也, 中野 誠彦

151

RO18074

ディジタル補正つき低消費電力サイクリック形ＡＤ変換器

池田 徹朗

154

RO18074

ＵＨＦ帯ＲＦＩＤ向け電源回路

佐々木 敦史, 小谷 光司, 伊藤 隆司

155

RO18074

非周期ノイズ波形検出用オンチップノイズセンサの試作

森本 一毅, 佐藤 大祐, 中野 誠彦

159

RO18075

小型・高速DC-DCコンバータ用制御部LSIの開発

宮崎 崇裕, 岩田 栄之, 松田 敏弘

164

RO18075

生体信号センシングおよび刺激印加のための回路

横山 祐介, 中野 誠彦

165

RO18075

FMDSMのための線形電圧制御発振器

前澤 宏一, 三宅 誠一

166

RO18076

フラッシュADC搭載アナログ回路検証用チップの再試作

森本 一毅, 佐藤 大祐, 中野 誠彦

167

RO18076

神経信号センシングLSIのためのCMOS低雑音増幅回路

浴 良仁, 升井 義博, 吉田 毅, 岩田 穆

172

RO18076

PLLによるLSIテスト用高精度電流源回路

李 田茂, 黒木 幸令

173

RO18076

小型・高速DC-DCコンバータ用制御部LSIの開発

宮崎 崇裕, 岩田 栄之, 松田 敏弘

175

RO18077

低スプリアス特性をもつ位相同期回路の試作と演算増幅器のTEG

RO18077

弱反転動作を用いた極低電圧アナログ増幅回路とアナログ記憶保持回路

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディア
ン, 吉岡 正浩

182

高橋 良輔, 佐山 裕紀, 永井 裕也, 原田 知親, 奥山 澄雄, 松
下 浩一

183

RO18077

DC-DCコンバータの要素回路TEG

吉原 務, 岡村 玲王奈

183

RO35066

素子ばらつきの影響を低減した信号分割型アナログ・ディジタル変換器

小野 貴士, 和田 和千

116

RO35068

アクティブノイズコントロール用アナログ回路

加藤 正史, 小野田 皓司

121

RO35069

電流源精度と周波数特性劣化要因を除去した14bitDACの試作

柳井 昭太郎, 土橋 洋太, 杉本 泰博

RO35069

１次連続時間ΔΣ変調器とその要素回路

三簾 浩一, 町田 和也, 和保 孝夫

130

RO35069

1V動作可能なパイプライン型ADC用MDAC

芥川 一樹, 町田 和也, 和保 孝夫

130

129

イメージセンサ/スマートセンサ
ラン名

タ

イ

MOT071光の干渉縞検出用フォトダイオード

RO18062

イメージセンサTEG

RO18062

IR-UWB・イメージセンサTEG

RO18072

イメージセンサTEG

RO18072

ト

ル

研

究

者

113

野村 啓二, 安達 雄大, 香川 景一郎, 布下 正宏, 太田 淳

135

宍戸 三四郎, 長畑 樹, 宮脇 智也, 香川 景一郎, 布下 正宏,

CMOS IMAGE SENSOR FOR AMBIENT LIGHT SUPPRESSION BY
MEANS OF CURRENT­MODE PIXEL CIRCUIT

掲載頁

橋本 泰知, 藤田 孝之, 前中 一介

太田 淳

136

萬代 新悟

146

BASCI Caner

146

RO18073

光通信用センサおよび信号処理回路

青野 聖, 松本 佳宣

150

RO18073

擬似的な不規則画素配置を持つCMOSイメージセンサ

秋田 純一, 野手 翔太

151

RO18074

画素時間差分情報の膨張処理を用いたアナログ動体検出回路

仁木 祐介, 柴田 直

152

RO18074

光通信用センサ及び信号処理回路

原 貴東, 松本 佳宣

156

BASCI Caner

160

RO18075

CMOS IMAGE SENSOR FOR AMBIENT LIGHT SUPPRESSION BY
MEANS OF CURRENT­MODE PIXEL CIRCUIT

RO18075

高速・高精度三次元撮像用デュアル・イメージャコア・チップ

萬代 新悟

160

RO18075

1Gbps×4ch光無線LAN用ビジョンチップ

長畑 樹, 宮脇 智也, 香川 景一郎, 布下 正宏, 太田 淳

163伊藤 潔人, 柴田 直

168

RO18076

Mixed-Signal Focal-Plane Image Processor Employing Time-domain
Computation Architecture

RO18076

画素時間差分情報の膨張処理を用いたアナログ動体検出回路

仁木 祐介, 柴田 直

171

RO18077

イメージセンサの検証用ＴＥＧ

加賀美 智子, 峰 陽介, 浜本 隆之

181

ダイナミック駆動低電圧・低消費電力パルス幅変調型CMOSイメージセン

佐々木 達也, 宍戸 三四郎, 香川 景一郎, 布下 正宏, 太田

サ

淳

115

RO35066

光通信用センサ及び信号処理回路

原 貴東, 松本 佳宣

115

RO35066

光素子駆動回路

青野 聖, 松本 佳宣

116

RO35066

イメージセンサ１

小川 了

117

RO35068

光通信用信号処理回路

青野 聖, 松本 佳宣

122

RO35069

64×64画素光無線LAN用ビジョンチップ

香川 景一郎, 布下 正宏, 太田 淳

129

RO35069

CIFフォーマット低電圧パルス幅変調型CMOSイメージセンサ

宍戸 三四郎, 香川 景一郎, 布下 正宏, 太田 淳

129

RO35069

集積化傾斜スイッチ

松本 佳宣

131

RO35069

神経信号センシングチップ

吉田 毅, 浴 良仁, 有田 真一, 岩田 穆

131

RO35069

神経信号センシングチップ

吉田 毅, 浴 良仁, 有田 真一, 岩田 穆

131

RO35066

その他
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90072

90nmプロセスでのメモリコンポーネントの動作チェック

岡本 悠史, 河合 宣彰, 陳 賢珠，吉川 信行

187

AS90073

ばらつきを利用して速度と歩留まりを向上させるFPGA

久米 洋, 小林 和淑, 小野寺 秀俊

190

AS90074

微細CMOS技術における製造ばらつきと基板ノイズ評価用TEG

和泉 伸也, 賀谷 彰大, 上口 光, マタウシュ ハンス・ユル
ゲン, 小出 哲士, 南 尊文

198

MOT071

C素子を用いた耐ソフトエラーフリップフロップ

坂田 雅俊, 難波 一輝, 伊藤 秀男

108

RO18062

Rohm0.18umプロセス低温デバイスモデル作成用容量、抵抗

河合 宣彰, 後藤 恭平，吉川 信行

133

RO18063

RFID向け実験チップ

狩野 孝太, 近藤 雄一, 松山 英亮, 秋田 純一, 北川 章夫

139

ニューテクノロジ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90074

超高速オンチップネットワークへ向けた伝送線路配線・SerDes回路の開発

石井 隆宏, 峰山 亜希子, 前川 智明, 益 一哉, 伊藤 浩之

198

RO18062

論理回路として動作するメモリの設計

吉原 理記, 平川 直樹, 谷川 一哉, 弘中 哲夫

134

RO18072

論理回路として動作するメモリのプロトタイプ設計

吉原 理記, 平川 直樹, 谷川 一哉, 弘中 哲夫

147

RO18072

オンチップ太陽電池と光センサへの応用

高宮 真, 桜井 貴康

149

2-2
99

第
２
章
チ
ッ
プ
試
作
報
告

RO18076

論理回路として動作するメモリの修正試作

吉原 理記, 平川 直樹, 谷川 一哉, 弘中 哲夫, 戸口 博昭

167

マイクロプロセッサ
ラン名
AS90071

2-2

タ

イ

ト

ル

研

究

者

佐野 徹, 西村 隆, 中村 拓郎, 堤 聡, 長谷川 揚平, 天野 英

MuCCRA-2

掲載頁

晴

184

高宮 真, 桜井 貴康

186

AS90071

LSI低消費電力回路技術

AS90073

誘導結合通信を用いたプロセッサ

AS90073

マルチコアプロセッサの試作

石原 亨

196

MOT071

超低消費電力基準電圧回路、マイクロ電源制御回路

黄 章財, 李 ナ, 黄 穂, 蒋 名律, 井上 靖秋

112

MOT071

高音質オーディオ用プリアンプ

荒井 拓真, 佐藤 淳, 桜庭 弘

113RO18062

0.18uｍ用WS-ASIC TEG

島添 健次, 石 伯軒, 高橋 浩之

136

RO18063

64ビットマルチスレッディングプロセッサ木村 晋二, ザン チェンジエ

141

193

RO18072

遅延保障フリップフロップ検証用回路

廣瀬 健一郎, 坂井 修一

148

RO18074

１６ビットパイプラインプロセッサの設計実習A

池永 剛

158

RO18074

１６ビットパイプラインプロセッサの設計実習B

池永 剛

158

RO18074

１６ビットパイプラインプロセッサの設計実習C

池永 剛

158

RO18074

１６ビットパイプラインプロセッサの設計実習D

池永 剛

159

RO18076

MuCCRA-1

佐野 徹, 加東 勝, 西村 隆, 中村 拓郎, 堤 聡, 長谷川 揚平,
天野 英晴

167

RO18076

遅延保障フリップフロップ検証用回路

廣瀬 健一郎, 坂井 修一

168

RO18076

LSI故障診断装置評価用TEG (5-1)

三浦 克介, 中前 幸治

170

RO18076

LSI故障診断装置評価用TEG (5-2)

三浦 克介, 中前 幸治

170

RO18076

LSI故障診断装置評価用TEG (5-3)

三浦 克介, 中前 幸治

170

RO18076

LSI故障診断装置評価用TEG (5-4)

三浦 克介, 中前 幸治

171

RO18076プロセッサとしても利用可能な粗粒度リコンフギャラブルデバイス

神山 真一, 廣本 正之, 越智 裕之, 中村 行宏

174

RO18077

ALPHA(MEM_1)

佐野 徹, 加東 勝, 西村 隆, 堤 聡, 長谷川 揚平, 天野 英晴

178

RO18077

BETA(PE_1)

佐野 徹, 加東 勝, 西村 隆, 堤 聡, 長谷川 揚平, 天野 英晴

178

RO18077

ユビキタスプロセッサHC gorillaの大規模化及び改良

武田 宏樹, 野田 一訓, 横山 温子, 深瀬 政秋, 佐藤 友暁

181

RO35068

16 channel Preamplifier ASIC

石 伯軒, 高橋 浩之, 島添 健次

124

100

第
２
章
チ
ッ
プ
試
作
報
告

メモリ
ラン名

タ

イ

ト

ル

AS90073

高ランダムアクセスバンド幅を有する多ポートSRAM設計

AS90074

高ランダムアクセスバンド幅を有する多ポートSRAM設計

研

究

者

上口 光, 椋田 佑也, 和泉 伸也, 賀谷 彰大, マタウシュ ハ
ンス・ユルゲン, 小出 哲士
上口 光, 椋田 佑也, 和泉 伸也, マタウシュ ハンス・ユル
ゲン, 小出 哲士

掲載頁
192

198

RO18063

低消費電力を目的とした制御電源線付きSRAM回路の試作チップ

山崎 博孝, 中野 誠彦

144

RO18074

SFQ/CMOSハイブリッドメモリシステム用メモリ

岡本 悠史, 河合 宣彰，吉川 信行

155

RO18076

SFQ/CMOSハイブリッドメモリシステム用メモリ

岡本 悠史, 河合 宣彰，吉川 信行

174

RO18076動作マージン評価用 SRAM

野田 和徳, 中村 和之

176

RO18077

SNM評価用TEG

野田 和徳, 中村 和之

182

RO35066

SFQ/CMOS ハイブリッドメモリ

高橋 好明, 河合 宣彰, 後藤 恭平，吉川 信行

114

RO35066

SFQ/CMOS ハイブリッドメモリ

高橋 好明, 河合 宣彰, 後藤 恭平，吉川 信行

115

RO35067

長期・短期記憶を実現する自動学習チップ

榊原 尚吾, 田中 裕己, Abedin Md.Anwarul, Mattausch Hans.Juergen, 小出 哲士

119

演算回路(乗算器，除算器など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

MOT071

キャリールックアヘッド8ビット加算器の作成

森 耕太郎, 難波 一輝, 伊藤 秀男

RO18062

断熱的パストランジスタ論理回路を用いた加算回路

生田 浩康, 山田 日登美，吉川 信行

134

RO18063

断熱的パストランジスタ論理回路を用いた加算回路

生田 浩康, 山田 日登美，吉川 信行

139

108

RO18072

断熱的加算器と消費電力測定用回路とメモリのデコーダ

生田 浩康, 山田 日登美，吉川 信行

RO18074

バックバイアスによる影響の測定用回路と駆動回路付きの断熱回路

生田 浩康, 山田 日登美，吉川 信行

154

RO18075

ウェーブパイプラインのための遅延調整手法評価用演算器の設計

多田 十兵衛, 後藤 源助

164

RO18076

駆動力を上げたラッチ回路と消費電力測定回路

生田 浩康, 山田 日登美，吉川 信行

174

RO35066

静電容量型センサ用容量検出回路

松本 佳宣

116

147

RO35068

静電容量型センサ用容量検出回路

松本 佳宣

122

RO35069

傾斜センサ用容量検出回路

松本 佳宣

130

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

AS90071

CMOSRFトランシーバ評価TEG

AS90071

トランスを用いたUWB CMOS低雑音増幅器

AS90072

90nm CMOS 6-10GHz UWB向け低電力送信器

AS90072

チップ間無線通信のためのCMOS UWB送信回路

AS90073

三次元集積のための高速データ伝送回路者

掲載頁

門馬 太平, Caner Basci, 金 鎮明

研

究

184

木原 崇雄, 松岡 俊匡, 谷口 研二

184

ヴィシャル クルカルニ, ムハンマド ムクシト, 石黒 仁
揮, 黒田 忠広

188

吉川 公麿, 石川 智弘, 佐々木 信雄, 木本 健太郎

189

中島 丈晴, 汐崎 充, 岩田 穆191

木原 崇雄, 朴 海柱, 田古部 勲, 山下 文明, 松岡 俊匡, 谷口AS90073

0.5 V動作RF要素回路

AS90073

低消費電力チップ間インタフェースの開発

AS90073

ソフトウェア無線用VCO、サンプラ、DSADC

AS90073

光配線用送受信器LSI

厚地 保幸, 関 健治, 今村 裕典, 竹下 佳岐, 大畠 賢一

196

AS90074

ミリ波帯動作へ向けた電圧制御発振器

伊藤 猛, 岡田 健一, 松澤 昭

199

AS90076

光配線用送受信器LSI

厚地 保幸, 関 健治, 今村 裕典, 竹下 佳岐, 大畠 賢一

200

MOT071

ワンチップFMラジオの試作

MOT071

FM放送の受信システムの試作

MT18072

リコンフィギュラブルRF回路に向けた広帯域LNA・VCO・PAの試作

RO18063

高速通信回路評価チップ

RO18063

センサネットワークシステムの送受信ICの試作 RO1806_3

RO18063

研二

191

新津 葵一, 川井 秀介, 三浦 典之, 石黒 仁揮, 黒田 忠広

193阿部 寛之, 猪狩 貴之, 佐藤 守, 志方 明, 白石 圭, 石黒 仁
揮, 黒田 忠広

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディア
ン, 吉岡 正浩
高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディア
ン, 吉岡 正浩
大橋 一磨, 福田 聡, 小林 由佳, 佐渡島 進, 金 章九, 中野

193

111

111

和雄, 益 一哉, 伊藤 浩之

203

荻野 哲宏, 永田 真

140

2-2

ン, 吉岡 正浩

141

101

パワーアンプ

張 義偉, 倉科 隆, 坂口 広宣, 松澤 昭

142

RO18074

空間多重通信方式に用いるBPSK送信機の試作

早瀬 佳, 中野 伸吾, 牧野 良成, 藤枝 茂, 秋田 純一, 北川
章夫

153

RO18074

空間多重通信方式に用いるBPSK送信機の試作

RO18075

Charge Sampling Filter

RO18075

オンチップ・トランスによるパルス伝送方式ＵＷＢ送信回路

RO18075

高周波パッシブ評価TEG

RO18075

高周波パッシブ評価TEG

伊藤 猛, 金丸 正樹, 原 翔一, 高山 直輝, Chaivipas Win,李 寧, 岡田 健一, 松澤 昭

165

RO18076

人体を伝送路とするデータ通信回路

向井 徹, 岩田 穆

173

RO18076

高速・高周波アナログCMOS回路試作実習TEG

石原 昇

176

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディア

早瀬 佳, 中野 伸吾, 牧野 良成, 藤枝 茂, 秋田 純一, 北川
章夫

153

高橋 尚基

162

162

伊藤 猛, 金丸 正樹, 原 翔一, 高山 直輝, Chaivipas Win,李 寧, 岡田 健一, 松澤 昭

165

RO18077

インダクタ結合インターコネクト試験回路の設計1

亀田 成司, 岩田 穆

179

RO18077

インダクタ結合インターコネクト試験回路の設計2

亀田 成司, 岩田 穆

179

RO18077

インダクタ結合インターコネクト試験回路の設計3

亀田 成司, 岩田 穆

179

RO18077

VCO

倉科 隆, 坂口 広宣, 松澤 昭

182

RO35066

Full-CMOS ASK変復調回路の機能検証回路

李 洪革, 福島 誉史, 田中 徹, 小柳 光正

114

第
２
章
チ
ッ
プ
試
作
報
告

2.

3

各チップの詳細

平成18年度第2回オンセミコンダクター CMOS 1.2um 試作（ MOT062 ）カスケード電圧スイッチ論理回路及び 10 進ディジタル計数回路群の設計試
作
静岡理工科大学電気電子情報工学科

波多野 裕, 鈴木 剛弘, 成島 晃久, 内田 昂志,
天野 知弥

概要：18 年度第 1 回試作チップの実測結果を踏まえ, カスケード電圧スイッチ論理（ＣＶＳＬ）回路, 10 進ディジタル計数回路などを設計した. 宇宙用高信頼回路の候補の一つとして2 種類のＣＶＳＬ回路を設計した. 10 進ディジタル計数回路として, 同期式 10 進 1 桁計数回
路, 非同期式 10 進 1 桁計数回路, 非同期式 10 進 2 桁計数回路を設計した. また, 4 ビット
2 進計数回路と 4 ビットＳＲＡＭ回路を設計した. 7 月 19 日に入荷した試作チップを直ちに測定して, 実測したスタティック形ＣＶＳＬ回路とクロック形ＣＶＳＬ回路（accepted to
RADECS2008,Jyvaskyla）, 同期式 10 進 1 桁計数回路, 非同期式 10 進 1 桁計数回路, 非同
期式 10 進 2 桁計数回路の機能動作の確認に全て成功した.

参考文献：［ 1 ］波多野, 鈴木, 成島, 加治, 岡本, 福島, 杉山, 隈部, 山口, ”カスケード電圧スイッチ論理回路, 桁上げ伝搬加算回路,
及び順序論理回路群の設計試作”, p.99, 2007 年ＶＤＥＣ年報（2007）.

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC トラ
ンジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

CMOS 定電流・定電圧発生回路の設計・試作（ 2 ）岡山県立大学大学院情報系工学研究科

定本 竜明, 森下 賢幸, 小椋 清孝, 大曽根 隆志

概要：アナログ・ディジタル回路の混在した CMOS LSI 技術の向上に伴い,安定に動作す
るアナログ回路の実現のためには温度依存性がなく電源電圧にも依存しない基準となる安定した定電流回路が重要となる. 従来の低バイアス電流の発生回路には高抵抗が用いられる
が,チップの占有面積の増大のため,製造コストが上昇してしまう. 本設計では抵抗を用いず
21 個の MOS トランジスタのみで定電流回路を構成した.さらに,1 つの回路で定電流特性と

2-3
102

第
２
章
チ
ッ
プ
試
作
報
告

定電圧特性の両方を同時に得るように回路設計を行った. 低温では変動率 1%程度の定電
流・定電圧特性を得ることができた. しかし,高温になると特性が変わってしまい,さらなる検討が必要である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Encounter，Cadence 社
Virtuoso，Cadence 社 Dracula DRC
CMOS 1.2μm 2.3mm 角

トランジスタ数：10 未満

試作ラン：オンセミ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

CMOS 定電流・定電圧発生回路の設計・試作（ 3 ）岡山県立大学大学院情報系工学研究科

定本 竜明, 森下 賢幸, 小椋 清孝, 大曽根 隆志

概要：アナログ・ディジタル回路の混在した CMOS LSI 技術の向上に伴い,安定に動作す
るアナログ回路の実現のためには温度依存性がなく電源電圧にも依存しない基準となる安定した定電流源および定電圧源が重要となる. 従来の低バイアス電流の発生回路には高抵抗が用いられるが,チップの占有面積の増大のため,製造コストが上昇してしまう. 本設計では抵抗を用いずに 21 個の MOS トランジスタのみで定電流回路を構成した.さらに,1 つの回路
で定電流特性と定電圧特性の両方を同時に得るように回路設計を行った. 本チップは「CMOS 定電流・定電圧回路の設計・試作（ 2 ）」と同じ回路であるが,各パラメータを変えたものである.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dra試作ラン：オンセミ CMOS 1.2 μ m

cula DRC

トランジスタ数：100 以上，1,000 未満

2.3mm 角チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

電圧制御発振器を用いた位相同期回路の設計と改善
秋田大学工学資源学部

三浦 和仁, 井上 浩

概要：通信機器の小型高性能化には優れた特性を持つ発振器をチップ内に集積化する必要がある．これまで，インバータの縦続接続による簡易構成で集積化に適した広帯域な発振
周波数特性を持つ電圧制御発振器（VCO ）が開発されてきた［ 1 ］．本試作においてVCO を用いた広い周波数同期範囲を持つ位相同期回路の設計を行い，従来の測定結果から検討されたシミュレーションに含まれない浮遊容量を考慮した改善を行った．（ 1 ）配線
幅，（ 2 ）配線の引き回し，（ 3 ）使用する各素子の構造の 3 点のレイアウトを中心に，シミュレーションによる検討を行い，試作した．

参考文献：宮前亨，井上浩，“リング発振器型 VCO の開発とその応用，”東北地区若手研
究者研究発表会，Mar. 2005

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
ン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

試作ラ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

アナログ集積回路設計の習得を目指した演算増幅器の試作（ 2 ）豊橋技術科学大学工学部

清川 幸哉, 久保 俊一, 小山 靖仁, 山下 知憲

概要：学生 4 名が演算増幅器設計コンテスト（http ://www .ec .ss .titech .ac .jp /opamp）に参加するため，各自が設計した回路を試作している．回路構成は差動対とソース接地増幅回路の 2 段構成を基本に，各学生が目指す特性に特化するよう回路構成に変更を加え，工夫を凝らしている．理論計算に始まり，シミュレーションによる動作検証，そしてレイアウト能力を養うことも目的としている．本チップ内の回路はいずれも，初学者が主体的に考えて設計，レイアウトならびに測定を行った．また，2 度目の演算増幅器試作となる学生は，前年度の測定結果を踏まえ，出力段を付加する等，経験に基づく回路設計にも取り組んでいる．回路の動作を確認し，シミュレーションと測定結果に若干の差異は生じたが，出力範囲の改善が見られる等の結果が得られた．

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

2-3
チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

103

第
２
章

小型加速度センサ用回路の設計
富山県立大学工学研究科

杉本 考行, 松田 敏弘, 岩田 栄之

概要：近年, マイクロマシン技術を応用した, 小型で高性能なセンサが開発されている. しかし, 小型センサの出力は微小であり, この出力を増幅, 補正する必要がある. 本研究では,以前, 小型センサ用の増幅回路を設計したが, 小型センサと増幅回路双方にオフセット電圧が生じてしまう. このオフセット電圧をアナログ値からディジタル値に変換し, ディジタル値によって調整する方法を検討している. Ａ／Ｄ変換のために, デルタ・シグマ型Ａ／Ｄコンバータを設計することを目標とした. そのため, 本チップには, スイッチト・キャパシタ回路を使用した積分回路, コンパレータ, 2 つの回路を組み合わせたデルタ・シグマ変調器を搭載した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

基準電圧発生回路を用いた温度センサの設計
富山県立大学大学院工学研究科

押山 弘樹, 松田 敏弘, 岩田 栄之

概要：アナログ・デジタル混載集積回路は, 様々な機能を 1 チップ上に実現することが可能であり, アナログ回路でも CMOS プロセスによる実現が望まれている. アナログ回路では,温度依存性が無く, 電源電圧依存にも依存しない基準電圧発生回路は重要である. また, 電子機器内で使用されるリチウムイオン電池の過充電による発火防止など, 様々な電子機器において, 温度センサが必要とされている. 本プロセスで開発した高精度 CMOS 基準電圧発生回路を応用し, 温度センサを設計した. 本チップには, 基準電圧発生回路, オペアンプを搭載した. また, 基準電圧発生部のトランジスタの W/L 比が調整可能な MOSFET を配置
し, 本基準電圧発生回路に最適なトランジスタのサイズを決定できるようにした. 基準電圧発生回路は, 同じ設計値のものを 3 つ配置してある. オペアンプは, 同じ設計値のものを
2 つ, 発振対策用に設計したものを 1 つ配置してある.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

小型・高速 DC-DC コンバータ用出力部 LSI の開発
富山県立大学工学研究科

宮崎 崇裕, 岩田 栄之, 松田 敏弘

概要：DC-DC コンバータの小型・軽量化および高効率化のため, 本研究で従来外付けのパワーMOSFET を削減し, 同等の回路を LSI 内に実現することを検討している. 今回の試作では従来までの出力段 MOS, 貫通電流防止回路に加えて過電流防止回路を設計した. 出力
回路は従来の出力回路を 3 個搭載し, ON 抵抗の低減を目指している. これにより, ON 抵
抗を従来の三分の一になると予想している. 貫通電流防止回路は試作後に外部からの電圧により, 適切なデッドタイムに設定可能である. 出力回路選択回路は 3 個搭載した出力回路のどれに信号を入力するかを選択可能である. 各回路の遅延時間を同一にするため, 配線の長さを等しく設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali2-3
104

bre

トランジス タ数：1 00 以 上，1,0 00 未 満

2.3mm 角試作ラ ン：オン セミ C MOS 1. 2 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

演算増幅器の試作（ 1 ）東京工業大学理工学研究科

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン

概要：演算増幅器は汎用性が高く, アナログ回路において広く用いられる回路ブロックである. 限られた条件の下で優れた特性を有する演算増幅器を実現するためにはアナログ集積回
路設計の様々な知識が必要となる. そのため演算増幅器の試作はアナログ集積回路設計の学習に効果的である. 本チップでは 6 名の学生がそれぞれ独自の演算増幅器の試作を行っている. 試作した演算増幅器は演算増幅器設計コンテスト［ 1 ］に応募し, 本チップで試作した演算増幅器が同コンテストにおいて最優秀賞を獲得した. 最優秀賞を獲得した演算増幅器
は, プッシュプルソースフォロワにより構成された入力段とソース接地型出力段により入出力電圧範囲をＲａｉｌ－ｔｏ－Ｒａｉｌまで拡大し, 出力ノードに存在する極が第 2 極となるように設計することで, 10ＭＨｚ以上の利得帯域幅積（ＧＢ積）を実現している. さらに, スルーレートがテール電流源により制限されない構造を採用したため, 高スルーレートである特長を有している.

参考文献：［ 1 ］演算増幅器設計コンテストホームページ http://www.ec.ss.titech.ac.jp/opamp
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ

無線で書き換え可能な FPGA の RF 回路要素試作
筑波大学システム情報工学研究科

後藤 誠彦, 安永 守利, 庄野 和広

概要：我々は，物理層無線通信で遠隔書き換え可能な FPGA（Field Programmable Gate
Array）を提案している．これにより，山間部や海上，離島などインターネット接続が不可
能な場所に設置された FPGA を遠隔書き換えすることが可能となる．FPGA のコンフィ
ギュレーションデータの無線伝送方式は 10～100MHz の BPSK 変調を用いる．また，符号化にはマンチェスター符号を用いる．復号にはマイクロプロセッサを用いる．既に，RF 回路の設計を終了した．今後，RF 回路部（復調回路，ミキサ，PLL）のチップ試作を行う予定であり，本試作は，この試作に先立ち，主要基本・デバイス回路の性能特性の評価を行うことを目的としている．具体的には，差動増幅回路，シングルエンド増幅回路，キャパ
シタンス，抵抗の基本特性を評価する．これら，基本回路・デバイスの基本特性を回路設計にフィードバックし，次期 RF 回路部試作を行う予定である．なお，測定に関し，LSI テ
スタは使用していない．

参考文献：後藤誠彦，安永守利，庄野和広，山口佳樹“無線で遠隔再構成が可能なワンチップ FPGA の提案と設計，”電子情報通信
学会機能集積情報システム研究会技報告 FIIS08,No.232,（2008）.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Tanner L-Edit トランジスタ数：10 以上，100 未満 試作ラン：オンセミ
CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高線形化トランスコンダクタ
筑波大学システム情報工学研究科

庄野 和宏

概要：移動度減衰を考慮した高線形化トランスコンダクタを実装した. 実装回路は, 高イン
ピーダンスの差動入力端子を持つ. 非線性に影響を与える恐れのあるカレントミラーを用いたシングルエンド変換回路は搭載せず, 外付け抵抗を 2 本取り付け, その差の電圧をDVM により測定し, 差動出力電流を調べる回路構成とした. また, 周波数特性が犠牲となるが, 基板効果を避けるため, pMOS トランジスタを積極的に用い, バックゲート端子とソース端子を接続する構成とした. 電源電圧は 5V である. 提案回路と, その回路内の電圧, 電流を取り出すための端子を持つ予備回路の 2 つを搭載した. 動作試験を通して, 予備回路の不備が発見されたが, 内部信号を取り出さない提案回路については, 期待する動作が得られることを確認した. よく知られた Wang の OTA と比較して, 約 3 倍の線形入力電圧範囲を持つことを確認した.

2-3

参考文献：Kazuhiro SHOUNO and Yukio ISHIBASHI," A Highly Linearized CMOS Transconductor with a Controlled Tail
Current Source", Proceedings oｆ The 2007 International Technical Conference on Circuits / Systems, Computers andCommunications （ITC-CSCC 2007）, Vol.1, pp.23-24, July 8-11, 2007, （Busan, Korea）

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：MicroSim 社 PSpice，手作業，Tanner 社 L-Edit，Tanner 社 L-Edit DRC
トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コ

ンバータなど）Graduate school of Waseda UniversityInformation, Production and SysPan Jun, Inoue Yasuaki

概要：An energy management circuit is proposed for self-powered ubiquitous sensor modules using vibration-based energy. With the proposed circuit, the sensor modules work with low duty cycle operation. Moreover, a two tank circuit as a part of the energy management circuit is utilized to solve the problem that the average power density of ambient energy always varies with time while the power consumption of
the sensor modules is constant and larger than it. In addition, the long start-up time problem is also avoided with the timing control of the
proposed energy management circuit. The CMOS implementation and silicon verification results of the proposed circuit are also presented.Its
validity is further confirmed with a vibration-based energy generation. The sensor module is used to supervise the vibration of machines andtransfer the vibration signal discontinuously. A piezoelectric element acts as the vibration-to-electricity converterto realize battery-free operation.We have tested the chip. The chip works well and we found that the energy management circuit can avoid the log start-up time problem
and can improve the level of integration. The proposed energy management circuit can be used as a battery for any ubiquitous sensor modules
using different ambient energies. The proposed energy management circuit is effective in managing the scavenged ambient energy and maximizing the potential applicability of the sensor module. In the near
future, We will utilize the experimental result of this chip in some sensor module.

参考文献：［ 1 ］ Jun Pan, Yasuaki Inoue, Zheng Liang, "A Energy Menagement Circuit for Self-Powered Ubiquitous Sensor Modules Using Vibration-Base Energy", pp.2116--2123, IEICE TRANS. FUNDAMENTALS, Vol. E90-A, No. 10, Oct.
2007

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
ン：オンセミ CMOS 1.2μm 4.8mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

Vibration-based energy power management circuit
tems

105

試作ラ

平成19年度第1回オンセミコンダクター CMOS 1.2um 試作（ MOT071 ）広入力レンジ V-I 変換器を用いた乗算器，ディザ回路，演算増幅器の試作
宮崎大学工学部

宮内 亮一, 外山 貴子, 田村 宏樹, 淡野 公一

宮崎大学大学院工学研究科

平野 扶早, 三輪 亮太

概要：本試作では，広入力レンジ V-I 変換器を用いた乗算器，インバータを用いたディザ
回路，基本的な演算増幅器 2 種類の試作に取り組んだ. 乗算器は低素子感度，低消費電力，
高線形化，広入力レンジの実現を目指した回路構成で，トランスリニア原理を用いた電流
モード乗算器とカプリオ・クアッド回路を用いた V-I 変換器の 2 種類の回路ブロックから成る. また，ディザ回路では多段インバータチェーン構成のものを搭載した. さらに，学部学生に LSI 設計を学習させるため，基本的な演算増幅器を設計させた. 現在これらの特性評価に取り組んでおり，概ね期待通りの性能を得ている.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：TEG（特性評価回路など）

学生実験用の演算増幅器の試作
宮崎大学工学部

外山 貴子, 田中 誠, 西村 和将, 田村 宏樹, 淡野 公一

概要：我々の研究室では，学部学生向けの実験のテーマとして「演算増幅器の設計」に取り組んでいる. この実験では，与えられた設計仕様を満足するように演算増幅器の回路構成を選択し，トランジスタレベルでの回路設計，マスクレイアウト設計，評価まで取り組ませる. この実験を通して，基本的な LSI 設計の技術を修得させることができ，今後研究で取り組む LSI 設計へスムーズにシフトできる. 本試作では，その演算増幅器とそれを構成する

2-3
106

第
２
章
チ
ッ
プ
試
作
報
告

要素回路が作り込まれている. また，MOSFET のパラメータの抽出ができるように MOSFET 単体も作り込んである. 今後は，この完成した LSI の評価に取り組ませることとなる.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：TEG（特性評

価回路など）

学生実験用測定評価デバイス, 及び比較器, ダイナミック論理回路, 順序論理
回路群の設計試作
静岡理工科大学電気電子情報工学科

波多野 裕, 横井 和輝, 久保田 研司, 袴田 尚吾

概要：18 年度第 2 回試作チップの実測結果を踏まえ, 比較器, ダイナミック論理回路, カウ
ンタ回路, メモリレジスタ回路, 学生実験用測定評価デバイスを 2 チップに分けて設計した. 設計した回路は, ＮＯＲ形, ＮＡＮＤ形 1 ビット大小比較器, ＮＡＮＤ形 2 ビット大小比較器, 位相比較器, ドミノ回路, 5 入力ＣＶＳＬ回路, リングカウンタとジョンソンカウンタ
等のカウンタ, ＤラッチとＤＦＦを用いたメモリレジスタ, ＥＸＯＲ回路, 一致検出回路,
ハザードフリー回路, プライオリティエンコーダ, 減算回路等である. 1 月 9 日に入荷した試作チップを直ちに測定して, 実測したＮＯＲ形, ＮＡＮＤ形 1 ビット大小比較器, ＮＡＮＤ
形 2 ビット大小比較器, 位相比較器, ドミノ回路, ジョンソンカウンタ, ＤラッチとＤＦＦを用いたメモリレジスタ, ＥＸＯＲ回路, 一致検出回路, ハザードフリー回路, プライオリ
ティエンコーダ, 減算回路の機能動作の確認に全て成功した.

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC トラ
ンジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

学生実験用測定評価デバイス, 及び比較器, ダイナミック論理回路, 順序論理
回路群の設計試作
静岡理工科大学電気電子情報工学科

波多野 裕, 加藤 浩之, 林 良平, 石川 貴幸

概要：18 年度第 2 回試作チップの実測結果を踏まえ, 比較器, ダイナミック論理回路, カウ
ンタ回路, メモリレジスタ回路, 学生実験用測定評価デバイスを 2 チップに分けて設計した. 設計した回路は, ＮＯＲ形, ＮＡＮＤ形 1 ビット大小比較器, ＮＡＮＤ形 2 ビット大小比較器, 位相比較器, ドミノ回路, 5 入力ＣＶＳＬ回路, リングカウンタとジョンソンカウンタ
等のカウンタ, ＤラッチとＤＦＦを用いたメモリレジスタ, ＥＸＯＲ回路, 一致検出回路,
ハザードフリー回路, プライオリティエンコーダ, 減算回路等である. 1 月 9 日に入荷した試作チップを直ちに測定して, 実測したＮＯＲ形, ＮＡＮＤ形 1 ビット大小比較器, ＮＡＮＤ
形 2 ビット大小比較器, 位相比較器, ドミノ回路, ジョンソンカウンタ, ＤラッチとＤＦＦを用いたメモリレジスタ, ＥＸＯＲ回路, 一致検出回路, ハザードフリー回路, プライオリ
ティエンコーダ, 減算回路の機能動作の確認に全て成功した.

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC トラ
ンジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

パルス形ハードウェアＣＰＧモデルの試作
日本大学理工学部電子情報工学科
日本大学理工学部理工学研究科

松田 章裕, 佐伯 勝敏, 関根 好文
赤澤 志帆

概要：現在, 様々な分野において, 脳内で行われている情報処理能力を工学的に応用するための研究がなされており, そのなかでも我々は, パルス形のモデルであるパルス形ハード
ウェアニュラルネットワークのニューロンチップを実装する事を目標に研究を行っている.

今回, パルス形ハードウェアニューロンモデルを用いて構成するパルス形ハードウェ

アＣＰＧモデルの試作を行った. パルス形ハードウェアＣＰＧモデルは, 興奮性細胞体部と抑制性細胞体部をシナプスで相互結合している結合系のモデルで, 興奮性細胞体部及び, 抑制性細胞体部の各出力の位相差を制御可能なモデルである. 本試作では, パルス形ハード
ウェアニューロンモデルのシナプス部に OTA を応用することにより, 1 チップでの実装が可能となるモデルについて検証を行い, 検証の結果, 同モデルにおける 2 相または 4 相の同2-3期現象を確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC トランジスタ数：100 以上，
1,000 未満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

日本大学理工学部理工学研究科

斉藤 洋之, 関根 好文
佐藤 剛太郎概要：近年, 脳内に埋め込むための埋込型チップシステムが注目されている. 埋込型チップ
システム開発の目的の一つに, 脳機能再建と脳高次機能解析があり, 脳神経細胞単位への刺激とともに, 脳神経細胞の信号（神経信号）を検出できる脳内埋込型の微小電極がMEMS 技術を用いて開発されている. 神経信号を測定する際, 信号は 50～500［uV］程度と微小なため, 電極から得られる信号が雑音に埋もれないように増幅器を用いて増幅する必要がある. 我々は, 埋込型チップ開発を目標に研究を行っている.

今回, 神経信号を測定するためのオペアンプの試作を行った. 今回, 設計した回路はシミュレーションにて動作を確認している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
プロセッサ

トランジスタ数：10 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

第
２
章
チ
ッ
プ
試
作
報
告

神経信号測定用増幅器の試作
日本大学理工学部電子情報工学科

107

チップ種別：アナログ/デジタル信号処理

静電容量型入力装置の開発と FM 受信用 PLL の設計
秋田大学工学資源学部

三浦 和仁, 村越 政之, 井上 浩

概要：筋弱者にも使いやすい入力装置の製作を目的に，人体の位置を非接触で検出が可能
な静電容量変化型センサを開発した［ 1 ］．本チップでは，検出した静電容量を電気信号として取り出すためにインバータの縦続接続によりリング発振器を設計し，回路の集積化
によって入力装置の小型・高性能化を試みた．また，高周波用途への応用を目的とした広い周波数同期範囲を持つ位相同期回路（PLL）について，FM 周波数帯で動作する PLL を設計・試作した．その構成に同相と直交成分を持つ受信方式における，数十 MHz における
PLL の動作原理の確認を行った．

参考文献： 村越 政之，井上 浩，“静電容量変化型センサを用いた非接触入力装置の開発”，平設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
ン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

試作ラ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

C 素子を用いた耐ソフトエラーフリップフロップ
千葉大学工学部

坂田 雅俊

千葉大学大学院融合科学研究科

難波 一輝, 伊藤 秀男

概要：近年の VLSI においてはプロセスの微細化に伴いソフトエラーが頻繁に発生するようになってきている. そのため, 特に論理回路部に発生するソフトエラーを対象とした, 耐ソ
フトエラー設計の重要性が増している. 文献［ 1 ］において, C 素子を用いた論理回路に対する耐ソフトエラーラッチの 1 構成が提案された. 本試作においてはこの耐ソフトエラー
ラッチの性能評価を行うことを目的とし, このラッチを用いたマスタースレーブ型フリップ
フロップを作成した. なお, 我々のグループは, 試作実験後の研究において, この耐ソフト
エラーラッチを基とした, さらに高い耐ソフトエラー性を有する耐ソフトエラーフリップフ
ロップの構成を明らかにしている（信学技報 DC, Apr., 2008）.

2-3
108

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：S. Mitra, M. Zhang, S. Waqas, N. Seifert, B. Gill, K.S. Kim, "Combinational Logic Soft Error Correction," pp.1-9, Proc. IEEE Int’l Test Conf. （2006）

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Dracula DRC

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：

その他

キャリールックアヘッド 8 ビット加算器の作成
千葉大学工学部

森 耕太郎

千葉大学大学院融合科学研究科

難波 一輝, 伊藤 秀男

概要：本試作チップは研究室内の学部 4 年生を対象とする回路設計実習において作成されたものである. 本実習では verilog-HDL を用いてキャリールックアヘッド 8 ビット加算器を記述した. その後, 論理合成ツール, 配置配線ツール, 検証ツールを用いる基礎的なディジタル回路設計法に基づいてマスクパターンを作成した. 本実習において, リップルキャリ
ー加算器とキャリールックアヘッド加算器の違い （演算時間, 面積等） を学ぶとともに,
EDA ツールを用いた近年のディジタル回路設計の基礎について学習した. また, 集積回路に対する一般的理解を深めた.

参考文献：VDEC 監修 浅田編, "ディジタル集積回路の設計と試作," 培風館 （2000）
設計期間： 0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog -XL ，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
上，100 未満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：演算回路（乗算器，除算器など）

トランジスタ数：10 以アナログ集積回路設計の習得を目指した演算増幅器の試作
豊橋技術科学大学工学部

薄 勇作, 神野 勇二, 中川 雄介

概要：本研究室学部学生 3 名が，演算増幅器設計コンテスト（http://www.ec.ss.titech.
ac.jp/opamp）に参加するため，各自が設計した演算増幅器を試作したものである．それ
ぞれ，スルーレート・消費電流・位相余裕，利得帯域幅積・位相余裕・消費電力，同相除去比・直流利得・同相入力範囲の特性に着目し回路を設計している．回路構成は，差動増幅器とソース接地増幅回路の 2 段の構成を基本に，各自が目指す特性に特化するように多少の変更や工夫を行っている．そのうちの一つである差動増幅器にソース接地増幅回路を
2 つ縦続接続した 3 段構造の演算増幅器は，演算増幅器設計コンテストシミュレーションの部・同相除去比・直流利得・同相入力範囲部門で 3 位を獲得した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE
2.3mm 角トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

小型・高速 DC-DC コンバータ用出力部 LSI の開発
富山県立大学工学研究科

宮崎 崇裕, 岩田 栄之, 松田 敏弘

概要：DC-DC コンバータの小型・軽量化および高効率化のため, 本研究で従来外付けのパワーMOSFET を削減し, 同等の回路を LSI 内に実現することを検討している. 今回の試作では従来までの出力段 MOS, 貫通電流防止回路に加えて過電流防止回路を設計した. 出力
回路は 3 個搭載することで ON 抵抗の低減を図る. 貫通電流防止回路は試作後に外部からの電圧により, 適切なデッドタイムに設定可能である. 過電流防止回路はコンパレータとパル
ス波を出力する One Shot Pulse Generator を用いて, DC-DC コンバータの電源ラインに
仕様値以上の電流が流れると, スイッチング動作を強制的に一定時間停止させる. 停止する
時間は外部からの電圧により調整可能である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジス タ数：1 00 以 上，1,0 00 未 満

2.3mm 角試作ラ ン：オン セミ C MOS 1. 2 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
109

第
２
章

小型加速度センサ用回路の設計
富山県立大学工学研究科

杉本 考行, 松田 敏弘, 岩田 栄之

概要：近年, マイクロマシン技術を応用した, 小型で高性能なセンサが開発されている. しかし, 小型センサの出力は微小であり, この出力を増幅, 補正する必要がある. 本研究では,以前, 小型センサ用の増幅回路を設計したが, 小型センサと増幅回路双方にオフセット電圧が生じてしまう. このオフセット電圧を, デルタ・シグマ型Ａ／Ｄコンバータによって, ア
ナログ値からディジタル値に変換し, ディジタル補正回路を用いて調整する方法を検討している. 今回は, チップに, 全差動オペアンプとスイッチト・キャパシタ回路を用いた積分回路, コンパレータを搭載し, 2 つの回路を組み合わせてデルタ・シグマ変調器を設計した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva

トランジスタ数：100 以

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

チップ種別：アナログ

上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

基準電圧発生回路を用いた温度センサの設計
富山県立大学大学院工学研究科

押山 弘樹, 松田 敏弘, 岩田 栄之

概要：アナログ・デジタル混載集積回路は, 様々な機能を 1 チップ上に実現することが可能であり, アナログ回路でも CMOS プロセスによる実現が望まれている. アナログ回路では,温度依存性が無く, 電源電圧依存にも依存しない基準電圧発生回路は重要である. また, 電子機器内で使用されるリチウムイオン電池の過充電による発火防止など, 様々な電子機器において, 温度センサが必要とされている. 本プロセスで開発した高精度 CMOS 基準電圧発生回路を応用し, 温度センサを設計した. 本チップには, 基準電圧発生回路, オペアンプを搭載した. また, 基準電圧発生部のトランジスタの W/L 比が調整可能な MOSFET を配置
し, 本基準電圧発生回路に最適なトランジスタのサイズを決定できるようにした. 基準電圧発生回路は, 同じ設計値のものを 3 つ配置してある. オペアンプは, 同じ設計値のものを
2 つ, 発振対策用に設計したものを 1 つ配置してある.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

演算増幅器の試作（ 2 ）東京工業大学理工学研究科

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン

概要：演算増幅器は汎用性が高く, アナログ回路において広く用いられる回路ブロックである. 演算増幅器の設計にはアナログ集積回路設計の様々な知識が要求されるため, 演算増幅器の設計はアナログ集積回路の初学者にとって極めて有益な経験となる. 本チップでは 4 名の学部 4 年生と 3 名の修士課程 1 年生のそれぞれが設計した演算増幅器を試作している.
7 名全員が初めての試作であり, 演算増幅器の試作を通じて「構成の選択と素子値の決定」「計算機シミュレーションによる評価」「レイアウト」「レイアウトの検証」さらに「測定」まで集積回路の一連の設計フローを学んだ. 設計された演算増幅回路には, 最も基本的な差動増幅回路とソース接地増幅回路からなる 2 段構成の他, フォールデッドカスコードを用いた構成やｎチャネルＮＯＳＦＥＴの差動増幅回路とｐチャネルＭＯＳＦＥＴの差動増

2-3
110

第
２
章
チ
ッ
プ
試
作
報
告

幅回路を組み合わせて同相入力範囲を拡大した構成など様々な構成が採用されている.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

演算増幅器の試作（ 3 ）東京工業大学理工学研究科

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン

概要：演算増幅器は汎用性が高く, アナログ回路において広く用いられる回路ブロックである. 演算増幅器の設計にはアナログ集積回路設計の様々な知識が要求されるため, 演算増幅器の設計はアナログ集積回路の初学者にとって極めて有益な経験となる. 本チップでは 1 名の学部 4 年生と 2 名の修士課程 1 年生のそれぞれが設計した演算増幅器を試作している. 試
作された演算増幅器はいずれも初段の差動増幅回路と次段のソース接地回路からなる 2 段
構成を採用している. 3 名のうち 2 名は初めての試作であったが, 初段の差増増幅回路の利得の増強のためテレスコピックカスコード型の採用や, 同相入力範囲の拡大のため, 入力段にｎチャネルＭＯＳＦＥＴで構成した差動増幅器とｐチャネルＭＯＳＦＥＴからなる差動増幅器を並列に用いた構成の採用など様々な工夫を施している. 試作された演算増幅器の特性は測定により, 設計時のシミュレーション結果とほぼ等しいことが確認された.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ

ワンチップ FM ラジオの試作
東京工業大学理工学研究科

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン,
吉岡 正浩

概要：前年度までの試作により, FM ラジオの受信システムは完成しているため, 今年度は集積化されていなかった受動容量の集積化を実現している. 本試作の FM ラジオの受信シス
テムではスーパーヘテロダイン方式を採用しており, 周波数変換回路, 信号調整回路, 復調回路で構成される. 昨年度までの試作では, 中間周波数を 210kHz と設定していたが, IF 段
での信号処理において, 受動容量が大きくなるため, 本試作では 1MHz に設定した. 中間周
波数を大きくしたために, フィルタに急峻な遮断特性が必要であるが, 伝送零点を用いることにより, フィルタの面積が大きくなることを防いでいる. また, 入力信号電力により,FM 復調回路の入力振幅が制限を受けないように, 前段に自動利得調整回路を挿入している. さらに, 自動利得調整回路, FM 復調回路として使用される位相同期回路, 局所発振回路として使用される位相同期回路に使用されるループフィルタの実装面積は非常に大きいため, 容量を等価的に大きくする技術を用いてループフィルタの集積化を実現している.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μ m 4.8mm 角

チップ種別：通信（RF 回路，ATM など）

FM 放送の受信システムの試作
東京工業大学理工学研究科

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン,
吉岡 正浩

概要：前年度までの試作の評価により, 最も良い特性の FM 放送の受信システムの各ブロックを統合して, FM 放送の受信システムのチャンピオンチップの試作を行った. 受信システ
ムは周波数変換回路, 信号調整回路, 復調回路で構成される. 周波数変換回路は低雑音増幅器, 電圧制御発振回路, 乗算器で構成され, アンテナから入力される信号の周波数を210kHz に変換している. 電圧制御発振回路は四相出力のリングオシレータを使用しており, FM ラジオに必要な 70MHz-90MHz の出力周波数範囲を満足している. 乗算器はダブ
ルバランス型ミキサを使用しており, 入力信号間のアイソレーションを考慮して実装している. 信号調整回路は帯域通過フィルタと可変利得増幅器で構成されており, 妨害波の除去と振幅調整を行っている. 特に帯域通過フィルタは伝送零点を有する 8 次で構成されており,

2-3

隣接チャネルを-40dBc だけ減衰させることができる. 復調回路は位相同期回路を用いて構成されており, 安定性と所望のロックレン
ジを満たす設計をしている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μ m 4.8mm 角

チップ種別：通信（RF 回路，ATM など）

金子 晃之, 白井 惇一郎

概要：シルバコ社 UTMOST によりパラメータを抽出し高精度の SPICE モデルを得ることを目的とした MOSFET アレイを試作した. Agilent 社半導体パラメータアナライザ
4155C と Cascade 社プロバーステーションを用いて測定とパラメータ抽出を行った. パイ
プライン ADC に用いることを想定した CMOS 二段積み構成の低電圧動作のオペアンプ.
これはボルテージフォロワ構成で電源電圧 1V での動作を確認した. 温度と電源電圧に依存しないことを目的にしたゼロ温度係数点を利用した CMOS 基準電圧源回路の試作を行った. 設計を VDEC よりダウンロードした SPICE モデルパラメータで行ったため, 実際の
UTMOST の抽出結果の不一致により動作の確認ができなかった. その他特性評価のためのポリ抵抗, ダブルポリキャパシタの試作も行った.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

UTMOST 抽出用 MOSFET アレイ他
明治大学理工学部

111

試作ラン：オンセ超低消費電力基準電圧回路, マイクロ電源制御回路
早稲田大学情報生産システム研究センター
早稲田大学情報生産システム研究科

黄 章財李 ナ, 黄 穂, 蒋 名律, 井上 靖秋

概要：ユビキタスセンサーネットウォークモジュールでは駆動電源の継続的確保が問題となる. 環境エネルギーを利用した電池不要なシステムはまだ研究段階で, 実用化されてな
い. 本設計では環境エネルギーを利用したマクロ電源から得られた微小エネルギーを効果的に蓄積制御する超低消費電力制御回路の設計を行った, 電池不要とするマイクロ電源を実現した. さらに,

超低消費電力制御回路用超低消費電力基準電圧回路を今回試作した. その結果，HSPICE によりシミュレーションした後，試作を行い，試作した基準電圧源回路と超低消費電力制御回路出力特性を確認した.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre
ンセミ CMOS 1.2μm 4.8mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オ

チップ種別：マイクロプロセッサ

ひずみ検出用 MOSFET の試作
山形大学大学院理工学研究科

原田 知親, 神谷 悠介, 奥山 澄雄, 松下 浩一

概要：ガス圧力や真空度の測定に用いる圧力センサは, 機械的ひずみを電気信号に変えるピエゾ効果を利用しており, 様々な材料を用いて実現されている. しかし, センサ部は抵抗や容量などの受動素子で構成されており, センサの S/N 比向上のために, 信号処理回路をセンサ後段に入れる必要があり回路規模が大規模になるという問題がある. また, センサの長期運用の観点から太陽電池やバッテリーでの長期間稼動が求められ, 現状のセンサでは, 回路規模と感度の点で低消費電力化が進められていないのが現状である. そこで, 本試作では, 圧力センサ検出部においてすべてトランジスタに置き換え, センサ検出と信号処理を同一回路で行えるひずみ検出素子の実現に向けた基礎研究として, 検出感度などを考慮し構造を工夫した MOSFET を試作した. 試作した MOSFET は, nMOS/pMOS ともに検出感度が

2-3
112

第
２
章
チ
ッ
プ
試
作
報
告

最大の方位にそって配置した. また, せん断応力を検出できる 5 端子 MOSFET 素子, H 型ゲートの MOSFET も同時に試作した. 試作にあたって, ひずみ検出素子の評価において, 試作プロセスのデータ開示がある程度なされている 1.2um CMOS 技術を用いた.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：MEMS

弱反転領域で動作する MOSFET を用いた電圧電流変換回路の試作
都城工業高等専門学校電気情報工学科

田中 寿

概要：電圧電流変換回路は，アナログ回路において重要な回路要素のひとつである．本
チップ試作では，低電圧，低消費電力で動作する電圧電流変換回路の設計を行った．本回
路の特徴は，弱反転領域で動作する MOSFET を用いていることである．弱反転領域で動作する MOSFET のドレイン電流は指数特性を示す．反対にドレイン電流を流し込むと，逆関数である対数特性を示すゲート電圧を取り出すことができる．これらの関係を用いて指数－対数変換を行うことにより，上記の特性に加えて高線形な出力電流を得ることができる．シミュレーションにおいて，電源電圧 1.2V で設計を行っているが，電源電圧を0.9V まで下げても動作が可能である．本回路の消費電力は 2uW 以下であった．本回路では，微小電流を取り扱うことから使用する抵抗の値が大きくなったため，チップ面積が増大した．動作確認のために抵抗を配置したものと外部取り付け（個別部品）としたもの
2 種類を設計した．上記以外に，基本特性を得るために MOSFET 単体も組み込んでいる．なお，テスタによる測定はまだ実施していない．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC ，Cadence 社 Diva
2.3mm 角トランジスタ数：10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2 μ m

マルチ環境センサ用インターフェイス回路と TEG
兵庫県立大学大学院工学研究科
兵庫県立大学工学部

鈴木 文章, 藤田 孝之, 前中 一介

園田 晃司

概要：本研究室では, 加速度, 圧力, 湿度といった MEMS センサとマイコン, メモリ, 無線といった周辺回路からなるマルチ環境センシングシステムを試作した. システムは消費電力の大きいメモリ, マイコンといったものを間欠動作とすることで省電力化を図っている. シ
ステムのうち, 加速度センサと加速度の最大値・最小値を保持する回路のみを常時動作とす
る. これは瞬間的に変化する加速度は間欠的な検出では情報をとりこぼすおそれがあるためで, 加速度の最大値・最小値の一定間隔における保持とリセットを繰り返し, 情報の欠落を防いでいる. システムを小型化・省電力化することでシステムが利用される分野の拡大を目
指し, 回路の集積化に取り組んでいる. 本チップ試作では, 加速度センサ用の最大値・最小値保持回路と, プロセスパラメータの抽出用 TEG を設計した. 試作したチップは, バックゲートや外付け素子用のパッドと配線の設計ミスにより正確な評価にはいたらなかった.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

光の干渉縞検出用フォトダイオード
兵庫県立大学大学院工学研究科

橋本 泰知, 藤田 孝之, 前中 一介

概要：今回, 光の干渉で生じる干渉縞の変化を検出するため, N-well と P-cell の PN 接合
を受光部としたフォトダイオードを設計した. 干渉縞の強め合っている部分のみが受光されるように Metal にて干渉縞幅に対応するスリットを形成し, その強め合い部分の移動方向の変化を検出する. スリット（開口部 1084x64um2, 間隔 14.5um, 格子数 11）を上下に2 つ並べて設置し, その 2 つのスリットを左右方向に 7.25um ずらして設置している. これにより干渉縞に生じる変化を 1/4 波長差で検出可能となり, 干渉縞の変化がどのような方向向きのものであるか特定できると考えられる. また, 格子サイズが 540x64um2 といった小さいサイズのパターンや, PN 接合などの諸特性を評価するための TEG も設置している. 市
販のフォトダイオードに対しそのようなスリットを施すことも考えられるが, フォトダイオ
ードで検出した信号を処理する周辺回路との集積化を指向し, 試作を行った.

2-3

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC トランジスタ数：10 以
上，100 未満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：イメージセンサ/スマートセンサ

113

第
２
章
チ
ッ
プ
試
作
報
告

高音質オーディオ用プリアンプ
宮城工業高等専門学校電気工学科

荒井 拓真, 佐藤 淳, 桜庭 弘

概要：シンプルな構成で, かつ高音質なオーディオ用プリアンプの設計・試作を目指した
チップである. 従来のパワーアンプの前段に置くことにより, 真空管アンプのような高調波特性を有し, いわゆるトランジスタではだせないソフトな音質を実現することを目指した.
基本回路は, CMOS インバータであり, 回路閾値付近の急峻に変化する入出力特性を用いて上記を実現することを目指している. 不安定なバイアス点を自動的に補正する回路が不可
欠であり, これを新たに提案, 設計し配置している. 測定の結果, 基本的な動作は確認でき,
今後具体的に, 増幅度, 全高調波歪み, 周波数特性などを測り, オーディオアンプとしての性能を評価する. ならびに視聴アンケートなどを実施する予定である.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：マイクロプロセッサ平成18年度第6回ローム CMOS 0.35um試作（ RO35066 ）An Analog Associative Processor employing Bell-Shape Similarity Circuit
東京大学大学院新領域創成科学研究科

Bui Trong Tu, 柴田 直

概要：A compact analog matching-cell module compatible with integration with digital memories has been developed, aiming at building small-area
low-power associative processors. The matching cell utilizes bell-shaped current-voltage （I-V） characteristics to create a primitive function of data correlation. The key feature in the present work is the proposal of a calibration scheme that can mitigate the problem of device mismatch caused by process
variations. In addition, the matching cell requires only NMOS transistors to implement, enabling a very compact implementation of a matching-cell array.
Basically, the chip consists of two main parts, the digital memory module and the analog matching-cell module. The memory module employing SRAM is
utilized to store template data. The similarity evaluation between the input data and the template data is carried out in parallel by vector-matching circuitsin the matching-cell module. Utilizing these vector-matching scores, the winner-take-all （WTA） circuit determines the maximum-likelihood template vector and identifies its location. The proof-of-concept chip including a 64-dimension 32-vector matching array was designed and fabricated. And the concept
has been verified at the operating frequency of 33.3 MHz by measurement results. The matching time is, in principle, independent of the number of template vectors. However, one important disadvantage is large-size capacitors due to design rules. Most of the matching-cell area is occupied by capacitors. This problem will be resolved if high-k MIM capacitance technology
is available.

参考文献：［1］ Trong Tu Bui and Tadashi Shibata, "A Compact Bell-Shaped Analog Matching Cell Module for Digital-Memory-Based Associative Processors," in Extended Abstracts of the 2007 International Conference
on Solid State Devices and Materials （SSDM 2007）, pp. 496-497, Tsukuba, Japan, Sep. 18-21, 2007.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，Avanti 社

Star-HSPICE

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m 4.9mm 角

チップ種別：アナログ/デジタル信号処理プロセッサ

Full-CMOS ASK 変復調回路の機能検証回路
東北大学大学院工学研究科

李 洪革, 福島 誉史, 田中 徹, 小柳 光正

概要：急激な高齢化の進行に伴い, 医学的治療法が確立されていない加齢黄斑変性や網膜色素変性症が原因で失明に至る患者数が増加している. 近年, 死滅した視細胞の機能を代替し, 残存する網膜細胞に電気刺激を与えることによって視覚を再生させる人工網膜 LSI の研究開発が行われている. 本試作では, 無線によるデータの送信に ASK 変調方式を採用し, 眼外装置（変調回路）から送信される ASK 変調波から人工網膜 LSI のバイアス電圧生成用デ

2-3
114

第
２
章
チ
ッ
プ
試
作
報
告

ータを復調までの変復調回路の設計を行った. 今回設計した ASK 変復調回路は, CMOS ト
ランジスタのみで構成されているため, 従来の ASK 復調回路に比べ省スペース, 及び, 低消費電力である. 加えて, バイアス電圧生成回路も CMOS トランジスタのみで構成しており,
DAC としての機能を有し, 復調されたデータに応じた電圧を出力する. Hspice によるシ
ミュレーションを実施した結果, 電源電圧 3.3V の時, 周波数範囲 0.1-10MHｚ, データレ
ートは 0.01-1M bit/s, 消費電力 60-70uW であることを確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva，Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種

別：通信（RF 回路，ATM など）

SFQ/CMOS ハイブリッドメモリ
横浜国立大学大学院工学府

高橋 好明, 河合 宣彰, 後藤 恭平，吉川 信行

概要：BH399AH066R1771 : RO3506_6 と同様の回路. 測定のためチップ数を増やすために同じ回路を作成した. SFQ/CMOS ハイブリッドメモリシステム用のメモリ回路. 構成はSFQ 回路とのインターフェイス回路である差動増幅器と, メモリからなる. メモリは
3TDRAM を使用した. 差動増幅器はカレントミラー回路で構成されており, また増幅器二段で増幅している. 測定した結果としては, 差動増幅器のマージンがシビアではあるが動作点さえ見つけられればメモリは正常動作をする. しかし, すべてのチップが動作するわけではないため作動増幅器の動作安定が今後の課題と言える. このチップでは, 配線 RC を考慮せずに設計を行ったためこのような動作性になったと考えられる. チップの動作率は 5 割程度だった. また, 低温での正常動作も確認できたがその時では動作点が異なる. これも動作
マージンが小さくピンポイントマージンと言える.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

SFQ/CMOS ハイブリッドメモリ
横浜国立大学大学院工学府

高橋 好明, 河合 宣彰, 後藤 恭平，吉川 信行

概要：SFQ/CMOS ハイブリッドメモリシステム用のメモリ回路. 構成は SFQ 回路とのイ
ンターフェイス回路である差動増幅器と, メモリからなる. メモリは 3TDRAM を使用した.
差動増幅器はカレントミラー回路で構成されており, また増幅器二段で増幅している. 測定
した結果としては, 差動増幅器のマージンがシビアではあるが動作点さえ見つけられればメ
モリは正常動作をする. しかし, すべてのチップが動作するわけではないため作動増幅器の動作安定が今後の課題と言える. このチップでは, 配線 RC を考慮せずに設計を行ったため
このような動作性になったと考えられる. チップの動作率は 5 割程度だった. また, 低温での正常動作も確認できたがその時では動作点が異なる. これも動作マージンが小さくピンポ
イントマージンと言える.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チッ

プ種別：メモリ

ダイナミック駆動低電圧・低消費電力パルス幅変調型 CMOS イメージセン
サ
奈良先端科学技術大学院大学物質創成科学研究科

佐々木 達也, 宍戸 三四郎,
香川 景一郎, 布下 正宏, 太田 淳

概要：我々は，バイオ・医療，センサネットワーク応用を目指し，パルス幅変調型画素読
出しを利用した低電圧・低消費電力 CMOS イメージセンサを開発している．既に
128×96 画素のイメージセンサにより原理実証を行っていが，画素消費電力を低減し低消費電力を実現するために，画素内コンパレータをダイナミック駆動する．そのために，各列の垂直信号線に，スイッチ付電流源負荷とプリチャージスイッチを設けた．画素内の選択スイッチ・リセットスイッチのゲート電圧はブートストラップにより，電源電圧よりも高い電圧を印加している．

参考文献：K. Kagawa et al., ISSCC Dig. Tech. Papers, pp. 54-55 （2008）.
設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセン

サ/スマートセンサ

チ
ッ
プ
試
作
報
告

原 貴東, 松本 佳宣

概要：本研究では，受光素子を 8×8 のアレイ状にして発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度なフォトトランジスタを標準 CMOS プロセスで製作した．さらに，可視光
ID システムの搬送周波数とフォトトランジスタの特性に合わせて，感度と応答周波数の最適化を行った専用トランスインピーダンスアンプを内蔵した．個々の受光素子は外部信号により任意に選択出来る構成として，複数の受光素子を同時に選んで，受光感度をさらに向上させる事が可能な構成とした．

参考文献：松本, 原, 木村, ”可視光 ID 用集積化受光素子の試作”，pp.25-29，フィジカル
センサ研究会（2007）.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Analog Artist，Mentor 社 Calibre
2.4mm 角

115

第
２
章

光通信用センサ及び信号処理回路
慶應義塾大学理工学部

2-3

チップ種別：イメージセンサ/スマートセンサ

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μ m

静電容量型センサ用容量検出回路
慶應義塾大学理工学部

松本 佳宣

概要：近年，研究開発が盛んに行われている静電容量型センサ用の微小容量検出回路を設計した．特に，2 軸静電容量型傾斜センサ用のセンサ容量検出をワンチップで実現できるよ
うに，2 つのスイッチトキャパシタ方式の容量検出器を 4 相クロックで駆動する構成とした．また，インバータ式発振回路と利得約 50 倍の非反転増幅器も併せて集積化して，外付け部品の低減を図りさらに携帯機器等での利用を考えて消費電力の低減を目指した．ス
イッチトキャパシタ回路には演算増幅器のオフセットの影響を除去できる Auto-Zero 方式の容量－電圧変換回路を用いた．この回路は傾斜センサの他にフェムトファラッドオーダ
ーの微小容量検出が必要な加速度センサなどの分野への応用が期待される．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Analog Artist，Mentor 社 Calibre

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：演算回路（乗算器，除算器など）

光素子駆動回路慶應義塾大学理工学部

青野 聖, 松本 佳宣

概要：近年の白色 LED の高効率化に伴い, 白色 LED の他, 赤, 青, 緑といった可視光のLED を用いて信号伝送を行う可視光通信用が注目を集めている. そこで, 可視光伝送を目的とした光送信回路の設計を行った．高出力 LED を駆動するのに必要な数十 mA 以上の電流を流すために，ゲート幅の小さいトランジスタを多数並列に並べることでゲート抵抗の増加を防ぎ，またアルミ配線やコンタクトホールでの電流許容量を超えないように配慮した．また，複数 LED を同時に駆動できる駆動回路に関しても設計，レイアウトを行った．
また，LED の応答速度をより向上させるプリエンファイシス回路を外付け部品で構成でき
るように回路構成と駆動方法の検討を行った．試作したチップを用いて各種の LED の駆動実験を行い, 可視光通信用の用途に合った良好な結果が得られた．

2-3
116

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Analog Artist，Mentor 社 Calibre
試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

チップ種別：イメージセンサ/スマートセンサ

第
２
章
チ
ッ
プ
試
作
報
告

素子ばらつきの影響を低減した信号分割型アナログ・ディジタル変換器
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

小野 貴士

和田 和千

概要：低電源電圧下で広ダイナミックレンジを実現できる方法である信号分割手法［ 1 ］に基づいてスイッチトキャパシタ増幅器を構成し，その内部状態の変化に着目してアナロ
グ・ディジタル変換器に転用している．ダイナミックレンジの広さによって素子の製造ばらつきに対して低感度なアナログ・ディジタル変換器となることが予想されており，その確認のための試作である．信号分割手法を用いて 6bit パイプライン型アナログ・ディジタ
ル変換器を設計しており，従来の構成のパイプライン型アナログ・ディジタル変換器に比べ半分の電源電圧で同精度の特性が実現できる．

参考文献： 小野貴士，和田和千，田所義昭”信号分割手法により DNL を低減したアナロ
グ・ディジタル変換回路の構成”電気学会，電子回路研究会資料，ECT-06-104，pp.1520，2006 年，11 月．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
トランジスタ数：100 以上，1,000 未満
DC コンバータなど）

試作ラン：ローム CMOS 0.35 μ m 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-

イメージセンサ 1
東邦大学理学部

小川 了

概要：CMOS イメージセンサは, 他の粒子検出器と組合せることにより, 光だけでなく多様な粒子の検出器として機能させることが可能である. 粒子検出器に応用することを目的として, 2.4x2.4mm**2 のチップ上に, 画素サイズ 20x20um**2, 画素数 65x55 ピクセルのイ
メージセンサの設計製作を行った. 以前の実験結果を考慮し, 画素サイズを大きくすること
で, 開口率を 70％とした. さらに, W/L 比を大きく取ることにより電流値を大きくとった.
シフトレジスタとソースフォロワを配することにより部分読出しを可能とした. 画素回路のリセット信号入力部をトランスファーゲートの前に配することにより, リセット信号によるノイズの軽減対策を行った. 製作を行ったセンサーは, 現在評価中であるが, 結果を踏まえて今後の粒子検出器への応用を進めて行きたいと考えている.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
0.35μm 2.4mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

チップ種別：イメージセンサ/スマートセンサ

0.18 um CMOS ASIC
東京大学工学部原子力国際専攻

石 伯軒, 藤原 健, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：We have been designing ASIC chips with 0.18 um Rohm CMOS process since2006 September. Our purpose is to use ASIC for front-end electronics of nuclear
measurement and imaging such position emission tomography （PET）. Four chips
have been submitted by now and all of them are shared by several colleagues in mylaboratory. In September 2006, I have designed a charge sensitive preamplifier inthe first chip. The preamplifier has used both NMOS and PMOS transistors as wellas capacitors. The function of this charge sensitive preamplifier is to convert
charge signal to voltage signal while noise performance and response speed are thekey factors. Later in November 2006, we have submitted another ASIC chip. In thischip, I have implemented variable gain amplifier （VGA） and digital to analog converter （DAC）, both of which requires large value resistors and switch. I have adopted N-well resistor for the simple layout and NMOS transistor as theswitch. In March 2007, we have designed another chip. At this time, we have mainly fixed the design and layout mistakesof the first 2 chips. I have revised the charge sensitive preamplifier with NMOS capacitor and VGA with poly resistors.
Meanwhile, I have added various resistors to test their characteristics especially linearity. Last submission was in 2007
October, I have revised the charge sensitive preamplifier again to include an internal bias circuit. This design is close to
prototype design. Right now, we are testing all chips we have received. We look forward to implementing a full mixed
signal ASIC chip for our application soon.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre トランジ
スタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/デジタル信号処理プロセッサ

2-3
117

第
２
章
チ
ッ
プ
試
作
報
告

平成18年度第7回ローム CMOS 0.35um試作（ RO35067 ）Pulse-Coupled Neural Network を用いた画像特徴生成プロセサー
東京大学大学院工学系研究科

陳雋

東京大学大学院新領域創成科学研究科

柴田 直

概要：二次元の画像から一次元の特徴ベクトルを高速で柔軟に生み出すための画像特徴ベクトル生成プロセサーを設計した. これは, 猫の視覚神経モデルである Pulse-Coupled Neural Network（PCNN）を集積回路化して PCNN の特性を模倣したものである. このプロセ
サーは, 入力パターンの回転や移動に影響されないで特徴ベクトルを柔軟に生成できるという利点がある. 本設計では, PCNN の計算に重要な重み付け加算を, フローティングゲート MOS 技術を用いることによって, 簡単に実装した. また, フローティングゲート MOS を利用することによって, 画像データの記憶も簡単に実装でき, 電圧モードで演算を行うため定常電流を抑え, しかも消費電力を少なくすることができた. 回路動作を確認するために 16×16 の PCNN ニューロンを実装し, 測定を行った. その結果, 同一パターンの回転, 変形に対しロバストなことや, 異なるパターンに対して良い識別結果が得られることを実証した.

参考文献：［ 1 ］ J. Chen and T. Shibata, "A Hardware-Implementation-Friendly
PCNN for Analog Image-Feature-Generation Circuits", pp. 594-595, SSDM 2006

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

眼球埋め込み用三次元積層型人工網膜チップの基本回路
東北大学大学院工学研究科

小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

概要：加齢黄斑変性症や網膜色素変性症などにより視細胞が死滅して失明に至った患者は世界中で 1,000 万人を超えている. これらの患者の治療のために, 患者の網膜を直接電気刺激して視覚機能を回復させる人工眼の開発が求められている. 我々は LSI を 3 次元的に積層する 3 次元集積化技術を用いた積層型人工眼を提案している. 本試作では, 前回試作したチップの評価結果から基本回路の改良を行い, 入力光に対する感度の向上及び低電力化を行

2-3
118

第
２
章
チ
ッ
プ
試
作
報
告

なった人工網膜チップの設計を行なった. この回路は正極性パルスと負極性パルスを連続して出力する必要がある. また, それぞれのパルス幅, 間隔, 振幅は患者に合わせて調整することが求められる. 評価の結果, 試作回路の出力パルス周波数は, 約 3 桁の照度をもつ入射光に対して 1Hz から 500Hz の範囲で変化し, また, 回路に与えるバイアス電圧を変化させることにより, 正負極のパルス幅を 0.5ms から 7ms, 正負極間のパルス間隔を 0.5ms から5ms に調整することが可能であることを確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Divaム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ロー

チップ種別：アナデジ混載

微細バンプ接合を用いた三次元チップ積層 TEG
東北大学大学院工学研究科

菊池 宏和, 小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

概要：LSI の高集積化に伴う配線遅延の問題の顕著化に加え, マイクロプロセッサやメモリなどの集積回路では, 処理速度の向上, 小型化や低消費電力化も強く要求されている. これ
らの課題の解決方法として, 当研究室では, 回路を集積したウェーハやチップを複数枚積層して動作させる三次元集積化技術を開発している. 三次元集積化技術では, 積層した各層間を電気的に接続するために, シリコン基板を貫通してチップの表面と裏面を結ぶ埋め込み配線の形成が極めて重要となる. 本試作は, 集積回路作製後のウェーハや良品チップに形成した埋め込み配線による回路の特性変化や配線の周波数特性を評価することを目的としたTEG である. 試作した LSI は 2～4 層の積層が出来るように設計している.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS

長期・短期記憶を実現する自動学習チップ
広島大学先端物質科学研究科

榊原 尚吾, 田中 裕己

広島大学ナノデバイス・システム研究センター

Abedin Md.Anwarul,
Mattausch Hans.Juergen,
小出 哲士

概要：パターン認識における認識率向上のため，連想メモリに参照データ最適化と新規参照データを学習する機能を付加し，その集積化を行うことが今年度の計画である．そこで，新規参照データが自動認識できるアルゴリズムを付加した連想メモリを測定・評価するために，IC チップを試作した．提案アルゴリズムは参照データにプライオリティ（RANK）付けをおこない，ある RANK を境に，メモリ領域を長期記憶領域と短期記憶領域に分ける．ある参照データに類似したデータが入力されると，その参照データのRANK を上げ，学習を行う．新規データが入力されると，短期記憶領域の最上位
RANK を割り当て，最も低い RANK の参照データを削除する．学習を行うことによって，入力データの分布に応じた参照データを作成することができる．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：メモリ

24chWS ASIC
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリング
する波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 従来の集積では面積などの制限から 16ch 分が MAX であったが, 本チップはプリアンプ部をマルチ
プレクサタイプにすることで 24ch 分を集積した ASIC である. 1ch には低ノイズプリアン
プ, VGA, 100MHz/6bits の高速 ADC を含んでいる. プリアンプの decay time は外部より変更することでチャネルの特定を行うことを考えている. テストにおいてはプリアンプのマ
ルチプレクサによるノイズの評価と WS の性能を評価する.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
ンジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

2-3
トラ

チップ種別：アナデジ混載

119

第
２
章
チ
ッ
プ
試
作
報
告

24chWS ASIC
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室では PWM 方式を用いることでコンパレータを用いてパルスハイ
トをパルス幅に変換することで低消費電力, 低コストが実現可能な ToT （Time Over
Threshold）を用いた信号処理回路の開発を行ってきた. 本チップではこの ToT のパルス
後にディジタル的にチャネルアドレスを付加したパルストレインを発生させることでWired-OR 接続を可能にしている. 本チップはカウントレイトがあまり高くない信号がわ
かれたタイプの放射線検出器には非常に有効な信号処理となりうるものである. 1ch にプリ
アンプ, Shaper, ディスクリミネータ, およびパルストレイン発生用のディジタル回路を含
んでいる.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

トランジスタ数：1,000 以上，10,000 未満

試作オンチップ伝送線路と電源ノイズ評価 TEG
大阪大学大学院情報科学研究科

橋本 昌宜

概要：本試作では波形歪みの小さいオンチップ伝送線路を搭載した. 無歪み条件を部分的に満たすように, 意図的に配線にシャントコンダクタンスを挿入し, 伝送特性の周波数依存性を低下させる. 本伝送線路の波形歪み低減効果を時間領域で評価するため, パターンジェネ
レータとオシロスコープを用いて, オンウェハプロービングでアイダイアグラムを測定す
る. 別に, オンチップ電源ノイズ低減のため, デカップリング容量, ならびにスタブ伝送線
路を付加した電源ノイズ発生回路を搭載した. 消費電流の周波数成分の測定やアクティブプ
ローブを用いた電源ノイズ波形を観測し, 低減されるノイズの周波数成分を評価する. 現在, いずれのテスト回路についても評価の準備を進めている.

参考文献： ［ 1 ］ M. Hashimoto, J. Siriporn, A. Tsuchiya, H. Zhu, and C.-K.
Cheng, ``Analytical Eye-Diagram Model for On-Chip Distortionless Transmission
Lines and Its Application to Design Space Exploration,’’Proc. CICC, pp.869--872, 2007.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE トラン
ジスタ数：10,000 以上，100,000 未満

2-3
120

第
２
章
チ
ッ
プ
試
作
報
告

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

平成18年度第8回ローム CMOS 0.35um試作（ RO35068 ）3 次元積層化のための単層型人工網膜 LSI の試作 1
東北大学大学院工学研究科

小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

概要：急激な高齢化の進行に伴い, 医学的治療法が確立されていない加齢黄斑変性や網膜色素変性症が原因で失明に至る患者数が増加している. 近年, 死滅した視細胞の機能を代替し, 残存する網膜細胞に電気刺激を与えることによって視覚を再生させる人工網膜の研究開発が世界中で精力的に行われている. 我々は LSI を 3 次元的に積層する集積化技術を用いた人工網膜 LSI を提案している. 本試作では, 人工網膜モジュールのプロトタイプとして単層型人工網膜チップの設計を行なった. 設計したチップは, 10×10 のピクセルアレイに加え,積層化を目的とし電力や制御信号線用の埋め込み配線形成領域を設けた構成になっている.
ピクセルサイズは, 155μm×143μm, フォトダイオードの開口部サイズは 10μm×10μm となっており, このピクセルレイアウトにおけるフォトダイオードの開口率は 0.5%である. 設
計した LSI の 1 ピクセルからの出力パルスの幅, 間隔は 0-3ms, 振幅は 0-100μA の間で可変が可能であり, 所望の出力値を得られる事を確認した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

三次元積層化のための単層型人工網膜 LSI の試作 2
東北大学大学院工学研究科

小林 貴文, 福島 誉史, 田中 徹, 小柳 光正

概要：急激な高齢化の進行に伴い, 医学的治療法が確立されていない加齢黄斑変性や網膜色素変性症が原因で失明に至る患者数が増加している. 近年, 死滅した視細胞の機能を代替し, 残存する網膜細胞に電気刺激を与えることによって視覚を再生させる人工網膜の研究開発が世界中で精力的に行われている. 我々は LSI を 3 次元的に積層する集積化技術を用いた人工網膜 LSI を提案している. 本試作では, 人工網膜モジュールのプロトタイプとして単層型人工網膜チップの設計を行なった. 設計したチップは, 10×10 のピクセルアレイに加え,積層化を目的とし電力や制御信号線用の埋め込み配線形成領域を設けた構成になっている.
ピクセルサイズは, 155μm×143μm, フォトダイオードの開口部サイズは 10μm×10μm となっており, このピクセルレイアウトにおけるフォトダイオードの開口率は 0.5%である. 設
計した LSI の 1 ピクセルからの出力パルスの幅, 間隔は 0-3ms, 振幅は 0-100μA の間で可変が可能であり, 所望の出力値を得られる事を確認した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

アクティブノイズコントロール用アナログ回路
名古屋工業大学大学院工学研究科

加藤 正史, 小野田 皓司

概要：騒音に対して逆位相の音を重ね合わせて騒音除去を行うアクティブノイズコントロール（ANC）はすでに実用化されており, 特に低周波の騒音の除去に有効であると言われている. 現在, ダクト内の騒音のような一次元音場に対する効果的な騒音除去に対してはデジタル信号処理が用いられており, デジタル信号処理の速度が問題となっている. 本試作
チップでは信号処理を全てアナログで行うことで高速な ANC 処理を目指している. 回路構
成はワイドレンジギルバート乗算器, 積分器の組み合わせであり, それらは全て差動構成とすることで精度を向上させている. また, 本試作チップではワイドレンジギルバート乗算器と積分器は個別にもレイアウトされており, それぞれの動作確認が行える. 現在, それらの乗算器, 積分器の動作の確認に成功し, ANC 処理全体の動作の確認を行っている段階である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva トランジ
スタ数：100 以上，1,000 未満
タなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバー

2-3
121

第
２
章
チ
ッ
プ
試
作
報
告

静電容量型センサ用容量検出回路
慶應義塾大学理工学部

松本 佳宣

概要：静電容量型センサ用の微小容量検出回路を設計した．特に，3 軸加速度センサなどのように多軸すなわち複数の容量センサが集積化されているセンサの容量検出を一つの回路でできるように，3 つのスイッチトキャパシタ方式の容量検出器を 6 相クロックで駆動する構成とした．また，インバータ式発振回路と利得約 50 倍の非反転増幅器も併せて集積化して，外付け部品の低減を図り，さらに携帯機器等での利用を考えて消費電力の低減を目指した．スイッチトキャパシタ回路には演算増幅器のオフセットの影響を除去できる AutoZero 方式の容量－電圧変換回路を用いた．この回路はフェムトファラッドオーダーの微小容量検出が必要な加速度センサなどの分野への応用が期待される．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Analog Artist，Mentor 社 Calibre

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：演算回路（乗算器，除算器など）

光通信用信号処理回路
慶應義塾大学理工学部

青野 聖, 松本 佳宣

概要：0.35 ミクロン CMOS 技術を用いてゲイン，周波数特性の異なるいくつかの演算増幅器を考案して設計した．また，短距離光通信用にトランスインピーダンス回路，バッファ回路などを設計した．トランスインピーダンス回路に必要とされる抵抗は Hi-PolyR 抵抗を利用した．さらに，CMOS 技術で製作されるフォトトランジスタの応答感度，周波数特性を評価するために，異なるレイアウトのフォトトランジスタを設計した．また，フォトダイオードとトランスインピーダンス回路，ＬＥＤ駆動回路などを集積化した素子に関しても設計をおこなった．ＬＥＤを駆動するのに必要な数十 mA 以上の電流を流すために，ゲート幅の小さいトランジスタを多数並列に並べることでゲート抵抗の増加を防ぎ, またア
ルミ配線やコンタクトホールでの電流許容量を超えないように配慮した.

2-3
122

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Analog Artist，Mentor 社 Calibre
試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

チップ種別：イメージセンサ/スマートセンサ

第
２
章
チ
ッ
プ
試
作
報
告

MOSFET の基本的特性の評価実験用 TEG
宮城工業高等専門学校電気工学科

吉田 幸太郎, 桜庭 弘

概要：MOSFET の静特性を実測することと, チャネル長, チャネル幅, 基板バイアス, 温度などの基本的なパラメータに対する静特性の変化を実験するための TEG を搭載したチップである. 半導体デバイス, 集積回路教育用の教材として用いることが主な目的である. チッ
プ内には NMOS, PMOS があり, それぞれチャネル長, チャネル幅を 5 水準に振り分け, 基板電位を TEG ごとに印加可能な単体の MOSFET 群を設計・配置した. プローバを用いて測定実習を行う際にも, プロービングしやすく, 初心者でもミスのないように PAD 配置を工夫している. 測定の結果, 各 TEG ともに, 安定した静特性と各種パラメータに対する一定の依存性が得られた. 平成 19 年度の電気工学科の半導体デバイス・集積回路教育のカリ
キュラム内で実際に使用し, 半導体デバイスの理解を深めるために効果を発揮した. 今後も同様の目的で使用し, 一定の教育的効果を挙げられることが期待される.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
2.4mm 角チップ種別：TEG（特性評価回路など）

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μ m

16ch WS-Front-End
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリング
する波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 本チップ
は 1ch にプリアンプ, VGA, 高速の 100MHz/6bits の ADC を含んでいるが, 高集積を実現するため, 200MHz/3bits の外部クロックにより偶数ビットと奇数ビットを交互に読み出す
マルチプレクサを設計して組み込み 16ch を実現している. 以前のチップでは GND が十分でなかったものがありその部分を改善したチップである. 今後アナログ・ディジタル混載によるコンポーネント間のクロストークなどの評価を行う予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ

チップ種別：アナログ/デジタル信号処理プロセッサ

16ch WS-Front-End
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリング
する波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 本チップ
は 1ch にプリアンプ, VGA, 高速の 100MHz/6bits の ADC を含んでいるが, 高集積を実現するため, 200MHz/3bits の外部クロックにより偶数ビットと奇数ビットを交互に読み出す
マルチプレクサを設計して組み込み 16ch を実現している. 以前のチップでは GND が十分でなかったものがありその部分を改善したチップである. 今後アナログ・ディジタル混載によるコンポーネント間のクロストークなどの評価を行う予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

2-3
トランジスタ

チップ種別：アナログ/デジタル信号処理プロセッサ

123

第
２
章
チ
ッ
プ
試
作
報
告

16ch WS-Front-End
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリング
する波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 本チップ
は 1ch にプリアンプ, VGA, 高速の 100MHz/6bits の ADC を含んでいるが, 高集積を実現するため, 200MHz/3bits の外部クロックにより偶数ビットと奇数ビットを交互に読み出す
マルチプレクサを設計して組み込み 16ch を実現している. 以前のチップでは GND が十分でなかったものがありその部分を改善したチップである. 今後アナログ・ディジタル混載によるコンポーネント間のクロストークなどの評価を行う予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ

チップ種別：アナログ/デジタル信号処理プロセッサ16ch WS-Front-End
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリング
する波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 本チップ
は 1ch にプリアンプ, VGA, 高速の 100MHz/6bits の ADC を含んでいるが, 高集積を実現するため, 200MHz/3bits の外部クロックにより偶数ビットと奇数ビットを交互に読み出す
マルチプレクサを設計して組み込み 16ch を実現している. 以前のチップでは GND が十分でなかったものがありその部分を改善したチップである. 今後アナログ・ディジタル混載によるコンポーネント間のクロストークなどの評価を行う予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ

チップ種別：アナログ/デジタル信号処理プロセッサ20 channel Preamplifier-Shaper ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip consists of preamplifier andshaper. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time, response speed and noise
performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16 channel preamplifiers
as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where the total preamplifier input ca-

2-3
124

第
２
章
チ
ッ
プ
試
作
報
告

pacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5
pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The noise slope is about 75 e-/pF at
0.5 us shaping time. The power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply. The shaper is bridge-T type shaper with a pole-zero cancellation design, The
gain of preamplifier-shaper is 2.5 mV/fC and the non-linearity is less than 1%.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/デジ

タル信号処理プロセッサ

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of
our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where
the total preamplifier input capacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The
noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社
Calibreトランジスタ数：10 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：マイクロプロセッサ16ch WSFE ASIC
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室では PWM 方式を用いることでコンパレータを用いてパルスハイ
トをパルス幅に変換することで低消費電力, 低コストが実現可能な ToT （Time Over
Threshold）を用いた信号処理回路の開発を行ってきた. 本チップではこの ToT のパルス
後にディジタル的にチャネルアドレスを付加したパルストレインを発生させることでWired-OR 接続を可能にしている. 本チップはカウントレイトがあまり高くない信号がわ
かれたタイプの放射線検出器には非常に有効な信号処理となりうるものである. 1ch にプリ
アンプ, Shaper, ディスクリミネータ, およびパルストレイン発生用のディジタル回路を含んでいる. またすべてのチャネルを wired-OR で接続しており OUTPUT は 1pin である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
ーム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ロ

チップ種別：アナログ/デジタル信号処理プロセッサ

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of
our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where
the total preamplifier input capacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linear-2-3

ity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The
noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/

デジタル信号処理プロセッサ石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of
our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where
the total preamplifier input capacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The
noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.35μm 2.4mm 角

第
２
章
チ
ッ
プ
試
作
報
告

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

125

チップ種別：アナログ/

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of
our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where
the total preamplifier input capacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The
noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/

デジタル信号処理プロセッサ

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of
our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where

2-3
126

第
２
章
チ
ッ
プ
試
作
報
告

the total preamplifier input capacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The
noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/

デジタル信号処理プロセッサ

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of
our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where
the total preamplifier input capacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The
noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact front-end electronics for nuclear detection system to improve performance such as imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of
our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier since it is close to the signal source. The charge sensitive preamplifier has used telescopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the chip is optimized for applications where
the total preamplifier input capacitance is around 10 pF. According to our test, the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time constant of 0.5 us. The
noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16 channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/

デジタル信号処理プロセッサ

16 channel Preamplifier ASIC
東京大学工学部原子力国際専攻

石 伯軒, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：Our laboratory has focused on the development of front-end ASIC for nuclear detection and imaging, especially position emission tomography. The purpose of utilizing CMOS ASIC technology is to bring in high performance, compact
front-end electronics for nuclear detection system to improve performance such as
imaging resolution, timing resolution and spatial resolution. This chip is the massive fabrication of our 16 channel Preamplifier ASIC. The charge sensitive preamplifier is used to convert charge signal from detector to voltage signal. Rise time,
response speed and noise performance are especially important for preamplifier
since it is close to the signal source. The charge sensitive preamplifier has used tele-

2-3

scopic cascode structure to achieve best performance. This chip has used 2.4 mm by 2.4 mm die area which includes 16
channel preamplifiers as well as internal bias circuits. The width over length size of input transistor is 2000 um/0.4um

127

NMOS which corresponds to a total gat and capacitance of about 3pF for Rohm 0.35um CMOS process. Therefore the

第２章

chip is optimized for applications where the total preamplifier input capacitance is around 10 pF. According to our test,
the voltage to charge gain is about 0.9 mV/pF, and the linearity is <0.5% over -0.5 pC to 1.5 pC input charge. The optimum rise time is about 15ns. The optimum Equivalent Noise to Charge （ENC） is about 880 e- FWHM at the shaping time
constant of 0.5 us. The noise slope is about 75 e-/pF at 0.5 us shaping time. Finally the power consumption of this 16
channel preamplifier ASIC chip is about 70 mW with 3.3 power supply.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/

チ
ッ
プ
試
作
報
告

平成18年度第9回ローム CMOS 0.35um試作（ RO35069 ）LSI 故障診断装置評価用 TEG （1-1）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. ゲート特性バラつきの測定性能を評価することを目的としており, 多数のゲートをリング状に配置している. 規則的な構造をしているが, 汎用的な設計ツールでの自動設計には適さない構造の為, Cadence 社 SKILL 言語のスクリプトを作成し, Virtuoso レイアウトエディタを非対話的に操作して設計した. 電気的接続を必要としない診断装置を対象としており, 各回路は外部端子とは接続されていない. LSI 故障診断装置評価用 TEG （1-1）, （1-2） は, PN 接合タイプの異なる組となっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価

回路など）

LSI 故障診断装置評価用 TEG （1-2）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. ゲート特性バラつきの測定性能を評価することを目的としており, 多数のゲートをリング状に配置している. 規則的な構造をしているが, 汎用的な設計ツールでの自動設計には適さない構造の為, Ca-

2-3
128

第
２
章
チ
ッ
プ
試
作
報
告

dence 社 SKILL 言語のスクリプトを作成し, Virtuoso レイアウトエディタを非対話的に操作して設計した. 電気的接続を必要としない診断装置を対象としており, 各回路は外部端子とは接続されていない. LSI 故障診断装置評価用 TEG （1-1）, （1-2） は, PN 接合タイプの異なる組となっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価

回路など）

スイッチトレジスタ回路網による画像処理チップの開発
広島大学大学院先端物質科学研究科

森本 昌介, 亀田 成司, 岩田 穆

概要：超並列の回路構造により高速に画像情報を処理するビジョンチップにおいて, 画素回路の小型化は重要課題である. ビジョンチップ, 特に生体模倣型ビジョンチップ, の画素回
路の主要な構成要素の一つが入力画像の平滑化を回路的に行う抵抗回路網である. 抵抗回路網に用いる抵抗要素にはポリ抵抗や MOS 抵抗など様々なものが提案されている. しかし,既存の手法による抵抗回路網では, 発熱を抑えかつ線形性を維持した回路を求めるとサイズが大きくなる問題がある. そこで, スイッチトレジスタに着目した. スイッチドレジスタは
MOS-Tr のスイッチ回路を閉じる時間を調節することで抵抗の役割を果たす. これを使えば小型で線形性の良い回路網を実現できると考えられる. 今回は, スイッチドレジスタ回路
網による平滑化処理チップを試作した. また, 個々の画素間の接続を制御することでラインプロセス処理にも対応可能である. 画素数は 36×40, 画素サイズは 95.5um×63.5um.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
チップ種別：アナデジ混載

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m 4.9mm 角

電流源精度と周波数特性劣化要因を除去した 14bitDAC の試作
中央大学大学院理工学研究科

柳井 昭太郎, 土橋 洋太, 杉本 泰博

概要：高精度の D/A 変換器において, 電流セルの電流源とグランド間につく寄生抵抗が電流源の位置によって異なる為, 電流値がバラつき非線形の誤差を発生させてしまう. そこで
この電流値の非線形な誤差を打ち消すために, 各電流源のグランドラインをトーナメント型の等長配線にする事により誤差を低減する手法を提案する. また高速 D/A 変換器では, 高周波信号を生成する場合に SFDR 特性が大きく劣化してしまう. これは, 出力端子に導かれる電流セルの電流源とスイッチの数が入力ディジタルコードによって変わることで寄生容量が変化し, その結果出力端子の時定数が出力信号依存性を持つからである. そこで,
MOS トランジスタとオペアンプでバッファドカスコード回路を構成し, 電流セルの出力端子の電圧を仮想接地にする事で, 過渡電流を小さくして歪みを低減する手法を提案する. これら 2 つの手法の有効性を確認する為にチップの試作を行った. 測定結果は 14bit 精度において, DNL=±0.7LSB, INL=+1.5 to -1.0LSB, SFDR は 50MHz 動作の 2.5MHz 出力において 80dB を確認した. シミュレーション
上では 200MHz 動作の確認ができたが, 測定では 100MHz 動作までしか確認ができなかった.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

64×64 画素光無線 LAN 用ビジョンチップ
奈良先端科学技術大学院大学物質創成科学研究科

香川 景一郎, 布下 正宏, 太田 淳

概要：我々は，受光素子として，通信対象の位置を探し出す「撮像」と，高速光通信を行
うための「データ受信」の二つの機能をもつイメージセンサを用いた新しい屋内用光無線
LAN システムを提案している．複数データを同時に受信できる特徴を利用し，ダウンリン
クに波長多重通信を適用した 64×64 画素光無線 LAN 用イメージセンサを 0.35 um 標準
CMOS プロセスを用いて作製し，データ受信要素回路の動作を確認した．受信側（ノード）では，4 波長多重された光信号を波長多重薄型回折格子で分離し，異なる 4 つの画素に入射する．この回折格子は作製誤差や使用光源の波長誤差などにより，波長間クロストー
クを生じるため，これをアナログ積和演算回路（Matrix operator）により除去する．光感度を高めるために，N ウェル・P 型基板間のフォトダイオードを利用した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
9.8mm 角トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm

チップ種別：イメージセンサ/スマートセンサ

2-3
129

第
２
章
チ
ッ
プ
試
作
報
告

CIF フォーマット低電圧パルス幅変調型 CMOS イメージセンサ
奈良先端科学技術大学院大学物質創成科学研究科

宍戸 三四郎, 香川 景一郎,
布下 正宏, 太田 淳

概要：我々は，バイオ・医療，センサネットワーク応用を目指し，パルス幅変調型画素読
出しを利用した低電圧・低消費電力 CMOS イメージセンサを開発している．既に
128×96 画素のイメージセンサにより原理実証を行っているため，低ビットレートのビデ
オ伝送でよく用いられている CIF フォーマット（352×288 画素）に高画素化し，画素数を増やした場合の問題点を明らかにする．画素内の選択スイッチ・リセットスイッチのゲー
ト電圧はブートストラップにより，電源電圧よりも高い電圧を印加している．リセットト
ランジスタをゆっくりオフにすることによりランダムノイズを低減するアクティブリセッ
トの効果を確認する機構をもつ．

参考文献：K. Kagawa et al., IEICE ELEX, vol. 4, no. 8, 271-276 （2007）.
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Divaートセンサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

チップ種別：イメージセンサ/スマ1 次連続時間 ΔΣ 変調器とその要素回路
上智大学理工学部三簾 浩一, 町田 和也, 和保 孝夫

概要：我々は低電源電圧で動作可能な連続時間 ΔΣ 変調器に関する研究を行っている．今回，ローム 0.35μm プロセスを用いて，電源電圧 1V で動作可能な 1 次連続時間 ΔΣ 変調器とその要素回路の試作を行った．ΔΣ 変調器内の積分器には，一般に広く用いられている完
全差動 2 段オペアンプを採用した．また，比較器には，定常電流が流れず，低消費電力で比較動作を行うことが可能なダイナミック比較器を採用した．HSPICE を用いたシミュレーションにおいて，電源電圧を 1V，入力信号帯域を 100kHz としたとき，56dB の信号対雑音比（約 9bit の有効分解能に相当）で ΔΣ 変調が行えることを確認した．そのとき，消費電力は 0.6mW であった．現在，要素回路の評価が終了しており，比較器および積分器について，ほぼシミュレーション予測に近い動作を確認した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

1V 動作可能なパイプライン型 ADC 用 MDAC
上智大学理工学部

芥川 一樹, 町田 和也, 和保 孝夫

概要：我々は, 小さい FOM 値＊を有するアナログ/デジタル変換器（ADC）を実現するために必要な要素回路の研究を行っている．より小さい FOM 値を得るためには, 回路を低電圧電源で動作させることが有効なアプローチである．今回は 1V で動作可能なパイプライン
ADC 用の MDAC（Multiplying Digital-to-Analog Converter）を設計した. 低電圧動作を可能にするために，MDAC にはスイッチトオペアンプ方式［ 1 ］を採用し，サンプリン
グスイッチはブートストラップ型［ 2 ］の構成にした． HSPICE を用いたトランジスタレ
ベルのシミュレーションにより，電源電圧 1V，分解能 8bit，変換周波数 1MS/s の動作を確認した．現在, 性能評価中である. Figure of Merit：1 ビットの分解に必要なエネルギー値
を表す

2-3
130

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：［ 1 ］ M. Waltari and K. Halonen,”1-V 9-bit pipelined switched-opamp
ADC”, J. Solid-State Circuits, vol. 36, pp. 129-134, January 2001.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC ，Cadence 社 Diva
2.4mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

傾斜センサ用容量検出回路
慶應義塾大学理工学部

松本 佳宣

概要：近年の最先端デジタル回路と一体化可能なセンサの実現を目指して，1.5V 以下の低電圧で動作する静電容量型センサ用の微小容量検出回路を設計した．センサの原理に電解液の電気 2 重層を用いた容量検出方式を採用した液式傾斜センサを別途試作して，その容量値の変化量が 500%を超える事を確認しているが, この大きな変化量を用いる事で，従来のアナログ回路に不可欠であった演算増幅器をインバータアンプに置き換える事が可能となった．さらにクロック発生回路, 増幅・オフセット調整回路を集積化した. この集積回路
は電源電圧 1.3V での動作可能であり，傾斜センサとしては±60°の範囲で 12％/F.S 以下の線形アナログ出力が得られ，センサの分解能, 応答速度はそれぞれ 0.4deg, 0.7 秒であった. この回路は容量検出が必要な加速度センサなどの分野への応用も期待される．

参考文献：Asrulnizam, Matsumoto, “ One-Side-Electrode-Type Fluid-Based Inclinometer Combined with CMOS Circuitry”, pp.417-434,Sensors and Materials,Vol. 19,No.7（2007）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Analog Artist，Mentor 社 Calibre
2.4mm 角トランジスタ数：100 以上，1,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35μm

集積化傾斜スイッチ
慶應義塾大学理工学部

松本 佳宣

概要：ワンチップ上に傾斜スイッチとその検出回路を集積化した傾斜スイッチの実現を目指して評価用チップを設計した. 傾斜を検出する 5 つの電極と静電容量を電圧に変換する容量検出回路, さらにクロック発生回路, 増幅・オフセット調整回路を集積化した. 電極には4 層の多層配線を使い, 電極間の寄生容量を減らすように工夫してレイアウトを行った. また, 電極の最下層部に容量検出回路に必要なホールド容量を配置して面積の有効利用を図っ
た. 低消費電力と低雑音化に配慮を行いつつ, 回路構成とレイアウトの最適化をはかり,
チャージバランス方式のスイッチトキャパシタ容量検出回路を完成させた. さらに, 従来の演算増幅器を利用する方式より低電圧で動作可能な新回路方式を考案, 設計した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：イメージセンサ/スマートセン

サ

神経信号センシングチップ
広島大学先端物質科学研究科

吉田 毅, 浴 良仁, 有田 真一, 岩田 穆

概要：生体活動と神経活動の関係を正確に把握するため，生体の活動に制約を加えない小型の多入力神経信号センシングシステムの実現が要望されている．本研究では小脳の神経信号を検出し，検出信号を無線で送信する神経信号センシング LSI の設計・試作を行った．設計した神経信号センシング LSI は，ダイレクトチョッパ方式低雑音増幅回路，逐次比較形 Analog-to-Digital Converter （ADC），無線送信回路によって構成されている．
設計したダイレクトチョッパ方式低雑音増幅回路は，低周波雑音の存在する CMOS 演算増幅回路で，数十 μV 振幅の神経信号を検出できる．信号入力チャネル数は 10ch とした．また逐次比較形 ADC は抵抗ストリングおよび容量アレイを用いたハイブリッド構成を採用
し，10 ビット分解能，サンプリング周波数 52kHz で動作する．無線送信回路は，発振周波数 100MHz の VCO を LO とし，BPSK 変調で 520kbps のデータ伝送を実現する．試作チッ

2-3

プは魚の小脳（プルキンエ細胞）の神経信号（100uV 振幅）を検出し，無線により 50cm の距離を伝送出来ることを確認した．
BER は 10-4である．

131

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，

第２章

Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社
CalibrexRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセン

サ/スマートセンサ

神経信号センシングチップ
広島大学先端物質科学研究科

吉田 毅, 浴 良仁, 有田 真一, 岩田 穆

概要：生体活動と神経活動の関係を正確に把握するため，生体の活動に制約を加えない小型の多入力神経信号センシングシステムの実現が要望されている．本研究では小脳の神経信号を検出し，検出信号を無線で送信する神経信号センシング LSI の設計・試作を行った．設計した神経信号センシング LSI は，ダイレクトチョッパ方式低雑音増幅回路，逐次比較形 Analog-to-Digital Converter （ADC），無線送信回路によって構成されている．
設計したダイレクトチョッパ方式低雑音増幅回路は，低周波雑音の存在する CMOS 演算増幅回路で，数十 μV 振幅の神経信号を検出できる．信号入力チャネル数は 10ch とした．また逐次比較形 ADC は抵抗ストリングおよび容量アレイを用いたハイブリッド構成を採用
し，10 ビット分解能，サンプリング周波数 52kHz で動作する．無線送信回路は，発振周波数 100MHz の VCO を LO とし，BPSK 変調で 520kbps のデータ伝送を実現する．試作チッ
プは魚の小脳（プルキンエ細胞）の神経信号（100uV 振幅）を検出し，無線により 50cm の距離を伝送出来ることを確認した．
BER は 10-4である．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Magma 社 BlastFusion，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 StarHSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：1,000 以上，10,000 未満

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チ
ッ
プ
試
作
報
告

広いディジタル回路領域に対応した基板雑音の打ち消し回路
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

鈴木 寛人

和田 和千

概要：検出領域と打ち消し領域を工夫した基板雑音の打ち消し回路を試作している．検出領域を 2 つ設けることで雑音源の位置が変化しても想定しているアナログ回路領域での最適な雑音の低減率を維持できるようにしている．また，打ち消し領域を 2 点にすることで打ち消し効果を増加させている．効果を検証するために，模擬的な基板雑音を発生させる
ディジタル回路として，VCO，D-FF，分周器，インバータを基板上に配置し，VCO から発生させたクロック信号をインバータチェインに入力し雑音を発生させている．また，雑音を検出して打ち消し信号を生成するための増幅回路やアナログ回路領域内で雑音を検出する回路も設計している．特性は現在評価中である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社
Calibreトランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

16ch WSFE ASIC
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリング
する波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 本チップ
は 1ch にプリアンプ, VGA, 高速の 100MHz/6bits の ADC を含んでいるが, 高集積を実現するため, 200MHz/3bits の外部クロックにより偶数ビットと奇数ビットを交互に読み出す
マルチプレクサを設計して組み込み 16ch を実現している. 以前のチップでは GND が十分でなかったものがありその部分を改善したチップである. 今後アナログ・ディジタル混載によるコンポーネント間のクロストークなどの評価を行う予定である.

2-3
132

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ

チップ種別：アナログ/デジタル信号処理プロセッサ平成18年度第2回ローム CMOS 0.18um試作（ RO18062 ）ばらつき評価用回路
広島市立大学大学院情報科学研究科

上田 浩一郎, 茶川 徹雄

概要：多数の MOSFET の特性ばらつきを測定するための回路として, ペアトランジスタを並べたアレイ（ペアトランジスタセルアレイ, PTA）と単体トランジスタを並べたアレイ（デバイスマトリックスアレイ, DMA）を設計した. 素子寸法を変えた複数のアレイがあり, ばらつきの寸法依存性, 位置依存性などが測定できるようにした. PTA に関しては行列状に配置して, 特性異常の素子の位置が少ない測定回数で見つけられるようにしたものも加えた. また, 選択用のデコーダと伝達ゲートを行方向と列方向の 2 つ用意して, アレイの大型化を図った. 伝達ゲートは CMOS 回路を使い, その影響が大きくならないように配慮した. ケルビン測定によって伝達ゲートの影響を除いた測定をする予定である.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC

トランジスタ数：1,000 以上，10,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18μm

チップ種別：TEG（特性評価回路など）

生体信号センシング回路 TEG
広島大学先端物質科学研究科

浴 良仁, 升井 義博, 吉田 毅, 岩田 穆

概要：生体活動に制約を加えない小型の神経信号センシング LSI の実現は, 生体活動と神経活動の関係を正確に把握するため, 生体工学および生物学の分野で要望されている. 本研究では, 神経信号センシング LSI のための CMOS 低雑音増幅回路の設計を行った. Autozero 技術を適用することで, DC オフセット電圧と低周波雑音を低減すると同時に, 入力信号を微分する. これにより, 商用交流雑音（振幅：1mV 程度, 周波数：60Hz）を神経信号（振幅： 50u～100uV 程度, 周波数成分：500～1kHz）に対して 20dB 程度低減させる回路

2-3を設計した. 微分された信号はデジタル領域で積分することにより元の波形を再現することができる. 測定結果より, 従来回路では低減できなかった商用交流雑音を信号帯域に対して

133

約 18dB 低減することが可能で, 神経信号を 35.6dB 増幅できる高入力インピーダンス増幅回路を実現した. 帯域内雑音（～100kHz）は 2.7uV, 消費電力は 70uW@1.4V である.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社
Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

Rohm0.18um プロセス低温デバイスモデル作成用容量, 抵抗
横浜国立大学大学院工学府

河合 宣彰, 後藤 恭平，吉川 信行

概要：Rohm0.18um プロセスで SFQ/CMOS ハイブリッドメモリシステムを構築するためには, 低温用 CMOS のデバイスモデルが必要となる. CMOS デバイスの低温下では接合容量の低下が顕著に現れる. このチップではそのデバイスモデルを作成するため, 100x100
um2の PN 接合を作成した. また, 抵抗とリングオシレータも作成した. 測定の結果, 低温下では室温と比較して PMOS 条件では 1/10 の容量, NMOS 条件では 1/6 の容量となった. このことより低温用デバイスモデルを作成した. リングオシレータに関しては 151 段, 225 段,
301 段の三種類を設計し, 初段に NAND その後段にインバータを重ねることで構成されている. しかし, レイアウトミスがあったため測定結果を得ることができなかった. 抵抗に関しては未だ測定が終わっていない.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre
チップ種別：その他

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

第
２
章
チ
ッ
プ
試
作
報
告

断熱的パストランジスタ論理回路を用いた加算回路
横浜国立大学大学院工学府

生田 浩康, 山田 日登美，吉川 信行

概要：断熱的パストランジスタ論理回路を用いた回路の動作確認. ラッチとして pal2n を使用した 4bit 加算回路とラッチを使用していない 4bit 加算回路. cpal で多段化された 2bit 加算回路. ラッチ回路の中でも低消費性優れている cpal と pal2n の比較としてそれぞれのラッチ単体の動作確認用の回路と CPAL,pal2n をそれぞれラッチ回路として出力に用いた
fulladder. 2 つのラッチ回路単体と 4bit の加算回路は動作確認済みであるが, その他の回路では fulladder にレイアウトのミスがあるために正しく動作していない. cpal の出力波形の立下りが pal2n よりもきれいに出ており, cpal は負荷容量の電荷を効率よく返すという特徴が確認できた. 正しく出力が得られた回路でもラッチ回路の駆動力が弱いために高速では正常動作はしなかった.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

ばらつき評価, 基板バイアス評価 TEG
京都大学情報学研究科
京都大学工学部

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊

五嶋 宏通

概要：多数のリングオシレータを集積し, それぞれの発振周波数の変動を測定する回路, 基板バイアスを加えることで,動作速度を変化させ, ばらつきの補正を行なう回路の 2 種類を搭載した LSI である. 段数, セルの駆動力, セルの種類などを変えたリングオシレータを一つのマクロとし, そのマクロを 15x10 のアレイ状に配置してばらつきの測定を行なう. 基板
バイアスによるばらつき補正回路では, 基板電位を制御するウェルコンタクトまでの距離により, セルの動作速度がどのように変化するのかを測定することを一つの目的としている.
前回と同じく, IO セルの中身が抜けたまま製造されてしまった. したがってまったく動作しなかった.

2-3

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社

134

数：100,000 以上

DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：TEG（特性評価回路など）

第
２
章
チ
ッ
プ
試
作
報
告

論理回路として動作するメモリの設計
広島市立大学大学院情報科学研究科

吉原 理記, 平川 直樹, 谷川 一哉, 弘中 哲夫

概要：近年，幅広い分野で利用されている FPGA（Field Programmable Logic Device）などに代わる新たな再構成型デバイスとしてメモリベース論理回路（MPLD）を提案した．MPLD は LUT（Look-Up Table），スイッチ信号，メモリとして機能する MLUT を基本要素とし，隣接した各 MLUT を相互に接続して構成される．この構成により，従来
FPGA において面積の大部分を占めるスイッチ要素が不要となる．MPLD はコンフィギュ
レーションにおいてその方法が通常のメモリへの書き込み操作と同様なため高速なコン
フィギュレーション速度を実現し，特に部分再構成能力に優れている特徴を持つ．今回，単体の MLUT および SRAM の設計を行い, 詳細な評価を行うために試作を行った．

参考文献：吉原理記，谷川一哉，弘中哲夫，佐藤正幸，”再構成デバイスとしても動作する
メモリ（MPLD）の一実装例（リコンフィギャラブルアーキテクチャ 1） ”，電子情報通信学会技術研究報告 RECONF2007-16，pp.7-12，2007 年

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys Nanosim, Star-RCXT, Hercules
チップ種別：ニューテクノロジ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

電圧制御発振器の高周波広帯域化
秋田大学工学資源学部

三浦 和仁, 井上 浩

概要：本試作では，広帯域な発振周波数特性を持つ電圧制御発振器（VCO）について多チャネル通信や広帯域受信機等への応用を目指して，構造の微細化による高周波・広帯域化の設計及び試作 IC の特性評価を行った［ 1 ］．アナログ設計において，設計した素子の精度，特性は非常に重要であるので，基本的な素子の特性を確認することを目的とし，NMOS 及び PMOS トランジスタ，PolySi 抵抗，LPPH 抵抗，MIM 容量の 4 種類の単体素子について TEG を設計・試作および動作確認した．ここでは,MOS トランジスタのWL 比，各受動素子の抵抗値及び容量値が異なるものをそれぞれ複数個設計した．

参考文献：三浦和仁，井上浩，“高周波電圧制御発振器の開発とその応用”，電子情報通信学会技術研究報告，EMC2007-75，Oct.2007

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10 以上，100 未満

試作ラ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

アナログデバイスの TEG 試作
中央大学大学院理工学研究科

薮田 悟史, 飯島 健太, 土橋 洋太, 水谷 慶一郎,
杉本 泰博

概要：アナログ回路を設計する際には, デバイスの特性が必要となる. 近年, プロセスの微細化に伴い, チップ表面の平坦化を図るために配線のない部分にダミーメタルを配置する必要が生じている. しかし, このダミーメタルによるインダクタの Q 値の低下が懸念されており, ダミーメタルがインダクタに及ぼす影響を明らかにする必要があった. ダミーメタルとはどの固定電位も与えられていない正方形のアルミであるが, このダミーメタルにインダク
タからの磁界が進入することでダミーメタル内にうず電流が発生しうず電流損を生じるため, スパイラルインダクタの Q 値が低下してしまうと考えられる. そこで, サイズの異なる
ダミーメタルを配置したパターンや, ダミーメタルを配置しないパターン等, 数種類のスパ
イラルインダクタを試作し, インダクタの Q 値やその他各成分の測定を行い, ダミーメタル
がインダクタに及ぼす影響に関して検討を行った.

2-3

参考文献：荻野達也, 杉本泰博; オンチップ・スパイラルインダクタの周辺の磁界分布の検討; 電子情報通信学会 2007 年ソサイエティ

135

大会論文集, C-12-40,p.95.

第２章

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 未満 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

イメージセンサ TEG
奈良先端科学技術大学院大学物質創成科学研究科

野村 啓二, 安達 雄大, 香川 景一郎,
布下 正宏, 太田 淳

概要：異なるプロセス間でのフォトダイオード・CMOS イメージセンサ画素の基本特性を比較するために，以下の仕様に基づいた TEG チップを設計した．フォトダイオードの受光感度（A/W）の波長依存性の測定には，200 um 角の開口と接合領域をもつ PN 接合を用いた．CMOS イメージセンサの基本画素として 3-Tr 方式アクティブピクセルセンサを用い，フォトダイオードの接合面積を 10 um 角とした．画素の中心間距離は 20 um とし，フォトダイオード間距離を 10 um とした．迷光を避けるために，フォトダイオード周囲に，千鳥格子状に VIA を配置して遮光した．5 画素を一列に配置し，1 画素のみを開口し，残りの画素を遮光した．これにより，受光感度（V/lx-s）と拡散キャリアによる画素間クロストー
ク特性の波長依存性が測定できる．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トラ
ンジスタ数：100 以上，1,000 未満
サ

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセン

チ
ッ
プ
試
作
報
告

IR-UWB・イメージセンサ TEG
奈良先端科学技術大学院大学物質創成科学研究科

宍戸 三四郎, 長畑 樹, 宮脇 智也,
香川 景一郎, 布下 正宏, 太田 淳

概要：イメージセンサ機能を内蔵したセンサネットワークノードを実現するための要素回路として，インパルス方式 UWB のドライバ・CML バッファと，低電圧・低消費電力イメ
ージセンサの画素 TEG を設計した．UWB ドライバは，モノフェイジックパルスを出力し，50Ω 負荷を駆動する．また，1.0 V 以下で動作するパルス幅変調型 CMOS イメージセ
ンサの画素 TEG を設計した．640×480 画素，30 fps を想定した．ノード・ハブ位置の検出機能と高速光信号多点受信機能をもつ光無線 LAN 用イメージセンサの撮像機能を実現するために，画素 TEG とシングルスロープ型 ADC を設計した．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

ン：ローム CMOS 0.18μm 2.5mm 角チップ

試作ラ

チップ種別：イメージセンサ/スマートセンサ

くし型電極構造を持つ横型 PN フォトダイオード
金沢大学大学院自然科学研究科

飯山 宏一, 山王 紀明

概要：高速データ通信を目指して，LSI チップ間通信に光伝送を適用した光インターコネク
ションが検討されている．その実現のためには，LSI プロセスによる光検出器作製の整合性について検討する必要がある．本チップは，微細 CMOS プロセスを利用して，キャリアが横方向（基板に平行な方向）に移動する横型 PN フォトダイオードを試作した．フォトダ
イオードはくし型電極構造を持っており, 電極幅は 0.24 um, 電極間隔は 0.6～1.2 um とし，高周波特性が測定可能なチップとした．暗電流 1 nA，波長 830 nm において, 感度
0.12～0.2 A/W であった．また，電極間隔 0.6 um の素子については, なだれ増幅による光電流の増幅が確認された．周波数帯域は最大で 100 MHz であった．

設計期間： 3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Ca2-3
136

dence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：
チップ種別：TEG（特性評価回路など）

第
２
章
チ
ッ
プ
試
作
報
告

0.18uｍ用 WS-ASIC
東京大学工学系研究科

TEG
島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くの信号処理 ASIC はアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリングする波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 本チップでは 0.35um において開発を行ってきたものを 0.18um での同機能の実現のための TEG を提出した. TEG には電荷積分型の低ノイズプリアンプ, 100MHz/6bits のADC, トランジスタ, varactor などが含まれる. 本チップを評価を行ったのちマルチチャ
ネルの WS-ASIC を作成する予定である. プリアンプのノイズ評価などを行うことで次回の試作につなげることを考えている.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE
2.5mm 角チップ

チップ種別：マイクロプロセッサ

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18 μ m

平成18年度第3回ローム CMOS 0.18um試作（ RO18063 ）

低電圧，低消費電力参照電圧電源回路，高線形 OTA
宮崎大学大学院工学研究科
宮崎大学工学部

今木 啓太, 井手 大介

兒玉 祐樹, 外山 貴子, 田村 宏樹, 淡野 公一

概要：本試作では，弱反転領域で動作する MOSFET を用いた低電圧，低消費電力参照電圧
源回路を試作した. 本回路は，これまでの弱反転領域で動作する同種の回路と異なり，弱反転領域におけるスロープファクタの影響を受けない回路構成となっており，プロセス依存度を低減している. 本回路との比較のため，一般に用いられるバンドギャップ参照電圧源回路も作り込んでいる. また，高線形 OTA に関しては，移動度低下による不要な高次成分をキャンセルする新たな手法を用いることで，gm の変動を抑えた OTA の試作に取り組んだ.
また，今後の試作でもちいるための要素回路として，低電圧で動作するオペアンプを試作した.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

エッジ抽出と動体検出のための部分回路 TEG と動作検証用回路
東京大学工学部

福岡 雄大, 萬澤 康雄

東京大学大学院新領域創成科学研究科

柴田 直

概要：ハードウェアの並列計算を生かして高速に画像処理を行うための回路の部分回路と動作検証用回路の設計を行い, エッジ抽出と動体検出の機能をそれぞれ実装した. エッジ抽出に関しては, 同一被写体の大きさの異なる画像に対してロバストに認識できるアーキテク
チャを考案し, 電流を利用した演算回路で実装することによって, 配線や減算器を少なくすることに成功した. また制御方法に関して, 従来では縦横方向の制御のみ可能であったが,2-3

今回は斜め方向の制御をスイッチ回路を用いることによって簡単に行うことができるようになった. 動体検出に関しては, まずフレーム差分により画素時間差分情報を取得し, 適応

137

的な閾値による二値化を画素並列に行う. この値（動きビット）を行および列ごとに数え上げてヒストグラムを生成し, 再度二値化することで動体の位置検出を行う. 画素時間差分情報を二値化するための閾値の決定が最も重要だが, 「OR 増幅」という新たな概念を導入し, 動体由来の動きビットは背景由来のものと現れ方が異なる性質を用いて閾値を適応的に定める手法を考案した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

実時間マルチチップＫ－ｍｅａｎｓアーキテクチャ機能確認用回路
東京大学大学院工学系研究科

馬 奕涛

東京大学大学院新領域創成科学研究科

柴田 直

概要：K-means クラスタリング手法は探索的データ分析に非常に有効であるため, 意思決定や, データマイニング, 画像セグメンテーション, 物体認識などのたくさんの応用領域で活躍している. K-means 法の計算コストが非常に大きいので, 本試作では XGA 規格画像から抽出された数万のベクトルデータに対する実時間 K-means 応答を実現するためのマルチ
チップ K-means アーキテクチャを提案し, 機能確認のためのテスト回路を作成した. プロ
セッサは 2 種類のクロック信号で駆動する方式とした. 本チップは, ベクトル格納用のSRAM バンク, サンプルベクトルの所属グループを記録する GroupID レジスタや, サンプ
ルベクトル選択的に通過させるマスクなどを含む制御回路, 重心ベクトルを計算するためのCSA と DIVIDER, サンプルベクトル用遅延回路 DELAY, そしてサンプルベクトルと重心ベクトルの距離演算を行う PE の 5 つのモジュールから構成されている. この中で距離演算用の PE だけを速いクロックで駆動し, 残りの回路は全て遅いクロック信号で駆動する. これにより, マルチチップ間の信号転送の遅延をうまく吸収する方式を採用した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満
プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理

第
２
章
チ
ッ
プ
試
作
報
告

実時間動き場生成プロセッサ用 TEG
東京大学大学院新領域創成科学研究科

藤田 和英, ハオ ジャ, 柴田 直

概要：動画の各フレーム中の物体の動きの検出は, その動きの理解や認識をするために重要であるが, 一般的に計算コストが高く, 専用のハードウェアによって高速化するメリットが大きい. 本試作では, 動き検出の中でも精度が高いがデータ量が多く, 特に計算コストの高いブロックマッチングを方向性エッジのヒストグラムマッチングによって行い, 物体の動きの大きさと方向を検出することのできるプロセッサを開発するため, プロセッサアーキテク
チャのコアとなる回路であるメモリと差分絶対値和演算回路の TEG を作成した. メモリ部
は読み出された 1 行分のデータ中の 1 であるビットの個数を数えるための Carry Save Adder を 32x 32 ビットの SRAM バンク 2 個の出力と接続した. 差分絶対値和演算回路は16x17 個の差分絶対値回路によって構成されており, 2 進数の差分絶対値の演算方法に着目してこれをコンパクトに設計するためのトランジスタ数削減を試みた.

参考文献：［ 1 ］ Kazuhide Fujita, Kiyoto Ito, and Tadashi Shibata, "A Feature-Based Optical Flow Processor Architecture
Featuring Single-Motion-Vector/Cycle Generation," in Proceedings of the 2007 International Symposium on System-onChip （SoC 2007）, pp. 31-34, Tampere, Finland, Nov. 19-21, 2007.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処

理プロセッサ

ばらつき評価, 基板バイアス評価 TEG その 2
京都大学情報学研究科
京都大学工学部

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊

五嶋 宏通

概要：多数のリングオシレータを集積し, それぞれの発振周波数の変動を測定する回路, 基板バイアスを加えることで,動作速度を変化させ, ばらつきの補正を行なう回路の 2 種類を搭載した. 段数, セルの駆動力, セルの種類などを変えたリングオシレータを一つのマクロとし, そのマクロを 15x10 のアレイ状に配置してばらつきの測定を行なう.基板バイアスによるばらつき補正回路では, 基板電位を制御するウェルコンタクトまでの距離により, セルの動作速度がどのように変化するのかを測定することを一つの目的としている. 前年度にテープアウトしたデータの IO の部分のみを入れ替えて, 正常に IO セルが嵌め込まれるようにした. テストの結果, 加算器の一部などが動作していないものの, 正常動作を確認した.

2-3

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社

138

数：100,000 以上

DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：TEG（特性評価回路など）

第
２
章
チ
ッ
プ
試
作
報
告

リコンフィギュラブル画像処理回路
東北大学大学院工学研究科

兒玉 成緒, 福島 誉史, 田中 徹, 小柳 光正

概要：近年におけるロボット技術の急速な発展がビデオレートを大幅に超える実時間高速
画像処理システムを必要としている. このような画像処理システムは, 汎用マイクロプロ
セッサを用いたソフトウエア処理により実現されていたため, その処理能力の不足や高い消費電力が問題となっている. この問題を解決するため, 回路構成を動的に変更可能なリコン
フィギャラブル画像処理回路の設計を行った. 試作回路は, 再構成するロジックの粒度を8bit のデータパスとした. これにより構成データの読み込み時間を短縮することで, 従来のFPGA では実現不可能であった動的再構成を実現している. また, 再構成によって各処理要
素内に独自の制御ユニットを生成し, SIMD 方式と MIMD 方式のアーキテクチャを切替えながら画像処理を実行可能なシステムにした. そのため実行する画像処理に合わせてSIMD 方式の高い演算能力と, MIMD 方式の柔軟な並行処理を選択することができる. 設計を行ったチップは三次元積層構造を有するリコンフィギュラブル画像処理回路の二次元での回路動作検証を行うものである.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000 以上

ログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナ

RFID 向け実験チップ
金沢大学工学部自然科学研究科
金沢大学工学部

狩野 孝太

近藤 雄一, 松山 英亮, 秋田 純一, 北川 章夫

概要：本試作チップは, 学部 3 年生を対象とした LSI 設計コンテストで設計した
13.56MHz 帯 RFID の要素回路と, UHF 帯 RFID の電源ブロックの相乗りである.
13.56MHz 帯 RFID は電磁誘導により電力供給し, それを整流して電源として使用するものとした. 電源回路には電流源回路を利用している. 動作確認として, 高耐圧 CMOS を用いた
インバータ等が実装している. 電源回路は正常な動作が確認できなかったが, インバータはシミュレーションに沿った実測結果が得られた. UHF 帯 RFID については電源ブロックであり, RF/DC 変換・定電圧出力・直流安定化から構成される. 本回路は電波方式により電力供給し, 電力を整流後, 内蔵のキャパシタに蓄え内部処理に必要な電力を供給するものである. 電源安定性や, 動作確認を主目的として設計・試作を行った. 該当ブロックに関しては, 本レポート執筆時点では, 実験環境を構築中である.

参考文献：狩野, 中野, 秋田, 北川, "生体モニタリング向けパッシブ型センサタグの要素回路", IEICE 集積回路研究会（2007）
設計期間：10 人月以上 設計ツール：Cadence 社 Analog Artist，Mentor 社 Calibre トランジスタ数：1,000 以上，10,000 未満
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

断熱的パストランジスタ論理回路を用いた加算回路
横浜国立大学大学院工学府

生田 浩康, 山田 日登美，吉川 信行

概要：断熱的パストランジスタ論理回路を用いた回路の動作確認. 動作不安定になる場合があるという pal2n の欠点を改善した pal4n の動作確認として, pal4n 単体. 動作は正しく得られている. 前回のレイアウトで出力にミスがあったのでその修正版である cpal で多段化された 2bit 加算回路. しかし入力のラインが短絡している部分があるためにすべてのパターンでは動作を確認できていない. pal4n を使用した加算回路においても同様の入力のレイ
アウトのミスがある. 断熱回路の消費電力測定用の回路. 入力ラインで短絡しているという
レイアウトのミスがあり, 正しい動作を得られていない. ラッチ回路として pal4n を用いた4bit の加算回路. レイアウトのミスがあり正常な動作が得られない.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

チップ

試作ラン：ローム CMOS 0.18μm 2.5mm 角

2-3

チップ種別：演算回路（乗算器，除算器など）

139

第
２
章
チ
ッ
プ
試
作
報
告

PLL 回路のための要素回路
高知工科大学大学院工学研究科
高知工科大学工学部

北地 祐子

橘 昌良

概要：本チップは入力周波数 1MHz, 出力周波数 100MHz である PLL 回路を構成するための要素回路（ループフィルタをのぞく）を集積したものである. 集積した要素回路は,VCO（2 種類）, 位相比較器およびループフィルタインターフェース（2 種類）および 1/
00 の分周器である. VCO は制御電圧が VDD/2（=0.9V）で発振周波数が 100MHz となるように設計された Current-Starved 型と Source-Coupled 型の 2 種類, 位相比較器はXOR 型と D-FF を用いた回路の 2 種類で, それぞれにループフィルタとのインターフェースとして 3-State 回路と Charge-Pump 回路を接続してある. 分周器は VCO の発振周波数を 1/100 の 1MHz に分周するための回路である. これらの回路のうち, すでに CurrentStarved 型 VCO を用いた回路の評価が終了しているが, シミュレーションよりも発振周波数が低く, 原因を検討中である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ロー0.6V 動作 89dB ダイナミックレンジ連続時間系アナログフィルタ
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平

和田 和千

概要：0.6V の電源電圧下で 89dB と広いダイナミックレンジ（DR）を有する 5 次低域通過フィルタを試作した．低電圧動作可能なログドメイン回路技術とダイナミックバイアス技
術を用いることで広 DR を実現することができる．このフィルタは，電源や温度変動に対して耐性をもつ基準電圧生成回路や周波数チューニング機能を有し，いずれも 0.6V で動作可能である．ログドメイン回路を用いていることから線形なミキサが実現され，非常に良好な周波数特性が得られた．電源電圧と FOM の観点から，近年発表されたアナログフィル
タと比較したところ，世界最高性能を達成した．

参考文献：I.Akita, K.Wada, and Y. Tadokoro, ``Simplified Low-Voltage CMOS
Syllabic Companding Log Domain Filter, ’’in Proc.2007 IEEE Int. Symp. Circuits andSystems, pp.2244-2247, May. 2007.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

素子値の広がりを低減した線形位相狭帯域通過フィルタと TEG
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

久保 俊一

和田 和千

概要：中間周波数に用いられるフィルタは狭帯域であるため，従来の設計法では素子値の広がりが大きくなり，比精度の問題から実現が困難である．本研究では素子値の広がりを低減して実現精度を高める方法を検討している．フィルタには 3 次の低域通過フィルタをリープフロッグシミュレーションと低域帯域変換した，6 次の帯域通過フィルタを用いる．
素子値は，遺伝的アルゴリズムを用いて素子値の広がりが小さい組み合わせを探索する．
探索した結果，従来の設計法では素子値の広がりが 13000 倍なるのに対し，遺伝的アルゴ
リズムを用いることで 2700 倍まで低減することができることを確認している．また，
OTA の伝達コンダクタンスが大きな値となるため，Nauta の OTA 回路［ 1 ］を用いて積

2-3
140

第
２
章
チ
ッ
プ
試
作
報
告

分器を構成している．

動作確認のために中心周波数 10.8MHz，3dB 帯域幅 300kHz

20db 帯域幅 600kHz の特性を有する帯域通過フィルタを試作している．また，各種積分器，各種 TEG も作成している．

参考文献：［ 1 ］ Bram Nauta，"CMOS Transconductance-C Filter Technique for Very High Frequencies’’，IEEE J.SolidState Circuits， vol 27，no.2，Feb. 1992.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高速通信回路評価チップ
神戸大学大学院自然科学研究科
神戸大学大学院工学研究科

荻野 哲宏
永田 真

概要：本研究グループでは，携帯機器用途に適した高速・低消費電力なチップ間通信回路の実現を目指している．この通信回路はマルチレベル電流信号を用いるトランスミッタと低入力インピーダンスな I-V コンバータを備えたレシーバにより構成され，ドライブ電流
値の切り替えによりシングルビット幅を確定することでシンプルなクロックリカバリを行う．本試作チップではその両回路を設計・搭載し，チップ間でのデータ通信を行いその性能評価及び動作検証を目的としている．テストチップは評価済みであり, 625Mbps データ
伝送時において 3mW の消費電力を達成した.

参考文献："A Low-Power Current-Mode Tranceiver with Simultaneous Data andClock Transmission at 625 Mb/s, 3 mW in 1.5 V for Mobile Applications," T. Ogino,
T. Yoshikawa, M. Nagata, in Proc. IEEE Asian Solid-State Circuits Conf. 2007, pp. 160-163, Nov. 2007.

設計期間：1 人月以上，2 人月未満 設計ツール：SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

64 ビットマルチスレッディングプロセッサ早稲田大学情報生産システム研究科

木村 晋二, ザン チェンジエ

概要：6 個のスレッドを同時処理可能な 64 ビットサイマルテイニアスマルチスレッドプロ
セッサの試作を行った. ハーバードアーキテクチャで, 128 ビットの命令キャッシュメモリ
へのデータバスと, 64 ビットのデータキャッシュへのデータバスを持つ. 命令セットは独自で, 45 ビットの命令を 3 つパックして 128 ビットに圧縮する. 命令キャッシュから読み出された命令は伸張され, キューに入れられる. 7 段のパイプライン構造で, 命令フェッチが2 段, 命令デコードが 1 段, レジスタ取得が 1 段, 実行が 2 段, ライトバックが 1 段である.
実行モジュールは, ロード/ストア, ALU 演算器, 比較モジュール, ブランチで, これらを6 個のスレッドがシェアする. 実行モジュールを使用するスレッドの優先度はラウンドロビ
ンで推移する. また, 各命令には Predicate レジスタを参照するフィールドがあり, 参照先の Predicate レジスタが 0 ならば命令は実行されない. 本試作では, 命令イシュー部の動作確認を重視し, 内部にキャッシュ用のレジスタを置き, キャッシュと外部との IO はすべてシリアルで行った.

参考文献：Chengjie Zang, Shigeki Imai, and Shinji Kimura, "Issue Mechanism for Embedded Simultaneous Multithreading
Processor,"The 20th Workshop on Circuits and Systems in Karuizawa （KARUIZAWA-2007）, pp.325-330, Apr. 2007.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：マイクロプロセッサ

Switched Current 回路による信号処理回路
立命館大学理工学部

岡田 達也, 藤田 智弘

概要：本 IC はスイッチドカレント型回路の基本構造の性能を評価する TEG である．ス
イッチドカレント回路は，単純な構造によるスイッチドキャパシタのような動作をする回路である．回路性能として，スイッチ素子のチャネルチャージインジェクションによる精度面での問題が存在する．今回の試作では，回路面積と精度の関係．さらには，精度向上のための付加回路の性能の評価を目標とした．まず，チャネルチャージインジェクション
の影響をみるため，最も基本的な構成の回路でスイッチ素子のサイズをいく通りかで設計し，出力誤差の大きさとの関係をみた．その結果，理論による見積もりと一致した精度が得られることを確認できた．さらに，チャネルチャージインジェクション軽減のための回路を付加した TEG も作成した．この回路は同じ構造のダミー回路を置き，出力はこれらの差をとることで誤差成分をキャンセルする．この回路では基本回路に比べ，1/3 程度の誤差2-3に減らすことが可能なことがわかった．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

センサネットワークシステムの送受信 IC の試作
東京工業大学理工学研究科

第
２
章
チ
ッ
プ
試
作
報
告

RO1806_3

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン,
吉岡 正浩

概要：センサネットワークシステムの送受信 IC の試作を行った. ここでは, 300MHz の周波数帯を搬送波として用い, 免許不要の微弱無線を用いている. 本システムでは, BPSK 変調を用いて 2.5kbps を目標としており, 回路面積が小さいダイレクトコンバージョン方式を採用している. 送信ブロックでは, センサからの入力電圧をアナログ-ディジタル変換し,位相同期回路とディジタル回路を用いて変調を行い, パワーアンプで出力電力の調整と妨害波の抑制を行っている. 位相同期回路（PLL）とアナログ-ディジタル変換回路は, 消費電力を少なくするために, それぞれチャージポンプ型 PLL と 10bit のサイクリック型 ADC を用いている. 受信ブロックでは, アンテナから受信した信号を低雑音増幅器で増幅し, ク
ロックアンドデータリカバリ回路（CDR）を用いてデータを再生している. CDR は 2 乗回路, 1/2 分周器と D-フリップフロップを用いて構成され, 位相同期回路を用いた CDR と比較して, 低消費電力で構成できるのが特徴
である.

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社
Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：10,000 以上，100,000 未満（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

141

チップ種別：通信アナログデバイス評価 TEG
東京工業大学理工学研究科

倉科 隆, 坂口 広宣, 松澤 昭

概要：アナログ回路にとって, デバイス特性を如何に評価し利用するかが回路の性能を左右する. 特に初めてのプロセスや, 提示されていない特性を用いる回路設計を行う場合,
TEG を作成し実測する必要がある. そこで本 TEG では基本的なパッシブデバイスとトラン
ジスタの特性を確認する. 内容としてはインダクタのインダクタンス値 Q 値, トランジスタの静特性の概略, バイポーラトランジスタの静特性の概略, 抵抗のミスマッチを測定するものである. このように新規性は含まれてはいないが, 基本的な特性を実際のデータとして得るために必要な TEG を揃えた. これによりそのプロセスにおいて今後設計される回路やシステムの性能見積もり等の参考値とする

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Ca試作ラン：ローム CMOS 0.18μ m 5.0mm 角

libre

トランジスタ数：10 以上，100 未満

チップ

チップ種別：TEG（特性評価回路など）

フィルタ
東京工業大学大学院理工学研究科

倉科 隆, 坂口 広宣, 松澤 昭

概要：無線通信システムにおけるベースバンドフィルタの作成を目的としている. フィルタを適切な周波数特性で設計するためには, パッシブデバイス特に容量の特性を適切に利用することが必要になる. そのためシミュレーションだけでなく TEG を作成し実測から回路の特性を評価しなくてはならない. フィルタでも本 TEG では gm セルを用いた Gm-C フィル
タである. また帯域通過フィルタを構成しており gm を調整できる機能を有する. gm セル
は擬似差動と負性インピーダンスを用いて実現している. さらに素子感度の低いラダーフィ
ルタを基にしているためジャイレータを実現し所望の周波数特性を得ている. 本 TEG によりチューニングレンジを確認し, レンジを自動調整する機構の搭載が必要になる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Ca2-3
142

libre

トランジスタ数：100 以上，1,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

パワーアンプ
東京工業大学大学院理工学研究科

張 義偉, 倉科 隆, 坂口 広宣, 松澤 昭

概要：無線通信において欠かすことの出来ない送信機はまだ発展途上にある. 送信機の重要な要素のうちの 1 つであるパワーアンプに関してはデバイスに依存する所があり, 設計を困難にしている. しかし無線通信においてパワーアンプの性能が通信効率を決定づける. さらに送受信一体の IC を作成する場合, パワーアンプの性能がチップ全体の構築に大きな影響を与える. そのためパワーアンプの最適設計は欠かすことの出来ないものとなっている. そこで本 TEG は, BlueTooth, Zigbee に代表される 2.4GHz 帯をそのアプリケーションとし, 効率を考え AB 級パワーアンプの試作を行った. しかし本ＴＥＧでは目標とする出力パワーを得るには至っていないが, シミュレーションと実測の差を評価することが一つの課題でもある.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

ATM など）試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，

アナログ・デジタル変換器
東京工業大学大学院理工学研究科

白 戴和, 宮原 正也, 倉科 隆, 松澤 昭

概要：無線通信システムにおいて ADC はデジタルとアナログの橋渡しをする重要な要素である. 無線通信システムにおいて ADC の有効ビットとフィルタの次数は大きな課題である. 本 TEG ではパイプライン型 ADC を作成している. この ADC は単位変換回路（stage）を縦続接続することで構成され, それぞれの stage は OP アンプ, コンパレータ,
キャパシタ, スイッチで構成されており, その性能は OP アンプ回路によりほぼ決定される. その OP アンプはフォールデッドカスコードをゲインブーストする構成とした. また
1.5bit 冗長構成を用いて, キャリブレーション用に 2bit 取り出せる構成となっている. 教育
用 TEG であるため新規性や進歩性は有しない.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Caliトランジスタ数：100 以上，1,000 未満

bre

チップ

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

PLL
東京工業大学大学院理工学研究科

鄭 明奎, Chaivipas Win, 倉科 隆, 松澤 昭

概要：無線機器に対する高速化や小型化, 低電力化, 低ノイズ化への要求はますます強まっており, UWB や Bluetooth2 などの新しい無線規格も出されている. 特に PLL シンセサイ
ザーはその要求に答えられるような低電力で高速, 低ノイズでなおかつ on chip（小型）可能なものである必要がある.

PLL シンセサイザーは入力の変化に Lock するまで大きく変化する変動期と入力に Lock している安定期のまったく異なる 2 種類の状態が存在する. それぞれの状態に最適な設計をするにはトレードオフ関係にあり, 一つのループで制御するため高速化や小型化, 低ノイズ化を困難にする. そこで本 TEG は新たな構成を用いた PLL シ
ンセサイザーを検討しており, デルタ・シグマ変調により制御している

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

チップ

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
143

第
２
章

フラッシュ ADC 搭載アナログ回路検証用チップ
慶應義塾大学理工学部

森本 一毅, 佐藤 大祐, 中野 誠彦

概要：本試作では, アナログ信号をデジタル化するための手法を検討した. 今回はアーキテ
クチャがシンプルな構成であるフラッシュ型 ADC の設計を行った. 精度は 4bit,7bit のものを設計した. さらにコンパレータ単体の IP を搭載し, アナログ・デジタル混載型 IC を想定
して VCO を基本としたデジタル回路も搭載した. 特にデジタル回路で生成されたノイズ波
形が同一基板上のアナログ回路側に伝搬する基板ノイズの問題を検証することを想定した.
測定した結果, コンパレータ単体での動作において 100mV 程度の精度誤差が生じてしまった. この問題はパッケージされたチップで測定した場合だが, ベアチップの測定を行うこと
で誤差は数 mV に抑えることができた. 7bit 程度の ADC を想定するとさらなる測定環境のブラッシュアップが今後の課題である.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibreプ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チ
ッ
プ
試
作
報
告

低消費電力を目的とした制御電源線付き SRAM 回路の試作チップ
慶應義塾大学理工学部

山崎 博孝, 中野 誠彦

概要：本試作はトリプルウェル内に作成した SRAM のソース電圧, RW 内のウェル電位を制御することで低消費電力化を目指している. 待機時には基板バイアス効果によって
MOS の閾値電圧を下げ, さらにドレインソース間電圧を減少させ, メモリセル内のリーク電流を減少させ低消費電力化を行っている. また, 動作時には逆に基板バイアス効果によって MOS の閾値電圧を下げ, ドレインソース間電圧を増加させ, MOS の駆動力を上げ動作速度を向上させている. 本試作ではこのような SRAM セル一つ一つの動作を検証するために SRAM セル単体と書き込み回路と読み込み回路を搭載している. また, 動作検証を行う
ためのデバック回路や比較実験を行うために条件を変更した回路も搭載した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

ーム CMOS 0.18μm 2.5mm 角チップ

試作ラン：ロ

チップ種別：メモリ

0.18 um CMOS ASIC
東京大学工学部原子力国際専攻

石 伯軒, 藤原 健, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：We have been designing ASIC chips with 0.18 um Rohm CMOS process since2006 September. Our purpose is to use ASIC for front-end electronics of nuclear
measurement and imaging such position emission tomography （PET）. Four chips
have been submitted by now and all of them are shared by several colleagues in mylaboratory. In September 2006, I have designed a charge sensitive preamplifier inthe first chip. The preamplifier has used both NMOS and PMOS transistors as wellas capacitors. The function of this charge sensitive preamplifier is to convert
charge signal to voltage signal while noise performance and response speed are the

2-3
144

第
２
章
チ
ッ
プ
試
作
報
告

key factors. Later in November 2006, we have submitted another ASIC chip. In thischip, I have implemented variable gain amplifier （VGA） and digital to analog converter （DAC）, both of which requires large value resistors and switch. I have adopted N-well resistor for the simple layout and NMOS transistor as theswitch. In March 2007, we have designed another chip. At this time, we have mainly fixed the design and layout mistakesof the first 2 chips. I have revised the charge sensitive preamplifier with NMOS capacitor and VGA with poly resistors.
Meanwhile, I have added various resistors to test their characteristics especially linearity. Last submission was in 2007
October, I have revised the charge sensitive preamplifier again to include an internal bias circuit. This design is close to
prototype design. Right now, we are testing all chips we have received. We look forward to implementing a full mixed
signal ASIC chip for our application soon.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

グ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

平成19年度第1回ローム CMOS 0.18um試作（ RO18071 ）ばらつき評価, 基板バイアス評価 TEG その 2
京都大学情報学研究科
京都大学工学部

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊

五嶋 宏通

概要：多数のリングオシレータを集積し, それぞれの発振周波数の変動を測定する回路, 基板バイアスを加えることで,動作速度を変化させ, ばらつきの補正を行なう回路の 2 種類を搭載した. 段数, セルの駆動力, セルの種類などを変えたリングオシレータを一つのマクロとし, そのマクロを 15x10 のアレイ状に配置してばらつきの測定を行なう.基板バイアスによるばらつき補正回路では, 基板電位を制御するウェルコンタクトまでの距離により, セルの動作速度がどのように変化するのかを測定することを一つの目的としている. 前年度にテープアウトしたデータの IO の部分のみを入れ替えて, 正常に IO セルが嵌め込まれるようにした. テストの結果, 正常動作を確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：TEG（特性評価回路など）

2-3
145

第
２
章
チ
ッ
プ
試
作
報
告

平成19年度第2回ローム CMOS 0.18um試作（ RO18072 ）乱数発生回路東京大学 VDEC

名倉 徹

概要：LSI が我々の生活に不可欠なモノになるにつれ, その安全性が重要になってきている. 特に, 重要情報がネットワークを通じて通信される場合には, 暗号技術によってその内
容を第 3 者に見られないようにする必要がある. 暗号アルゴリズムには様々な手法があるが, 共通する要素として「安定した」乱数が必要になる. すなわち, どのような堅牢な暗号
アルゴリズムであっても, その鍵を生成する種となる乱数が規則的なものであれば, 暗号は破られてしまう. 予測不可能な ZERO/ONE の数列を発生させ, それをもとに鍵を決定する必要がある. 本回路では, 暗号技術の一要素である乱数発生回路に関して, トランジスタの出す熱雑音・ショットノイズ・1/f ノイズを増幅させることで, 予測不可能な電位を生成し, それを一定周期のクロックでラッチすることにより乱数を発生している. この回路をもちいることにより, 「white」な ZERO/ONE の乱数を発生させ, 堅牢な暗号システムを形成することを目的としている

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

イメージセンサ TEG
東京大学工学部

萬代 新悟

概要：これまでのプロセスのフォトダイオードと 180nm プロセスのフォトダイオードを比較するために, さまざまなレイヤを用いたフォトダイオードや面積を変化させたフォトダイ
オード, また, 対数変換型を含むさまざまなピクセル回路を作成した. 比較する点はフォトダイオードの感度や波長特性, ピクセル回路におけるリセット後の時間方向での電圧変化や様々なリセット電圧に対する時間方向での電圧変化率である. これらを測定することによ

2-3
146

第
２
章
チ
ッ
プ
試
作
報
告

り, どのレイヤでどの波長のレーザにもっとも感度よくフォトダイオードが反応するかを確
かめることが出来る. また測定したフォトダイオードの特性からこれまでの研究室で作られたスマートイメージセンサの修正すべき回路, 利用できる回路を選別でき, 次回以降のスマートイメージセンサ作成に役立つ.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

CMOS IMAGE SENSOR FOR AMBIENT LIGHT SUPPRESSION BY
MEANS OF CURRENT­MODE PIXEL CIRCUIT東京大学工学系研究科

BASCI Caner

概要：このチップは, 新しい電流モード背景光除去機能を備えた CMOS イメージセンサを試作したものである. 光切断法を用いた三次元映像の撮影においては, 撮影環境における背景光が撮影の際に用いるシート光に及ぼす悪影響を除去することにより, 明るい環境での撮影や, 強度の弱いシート光を用いての撮影を行う事が可能になる. 背景光の除去はイメージセンサのピクセル回路内で 1 ピクセルを単位として行われ, この CMOS イメージセンサの解像度である 256×256 個の全てのピクセル回路は, フォトダイオードの他に背景光電流を記憶するスイッチ型カレントメモリー, 減算回路, 電流ー電圧変換回路を備えている. シ
ミュレーションを行った結果によると, 背景光電流を記憶するカレントメモリーの記憶誤差は 1%以下であり, 背景光が強い条件の場合には 99%以上の効率で除去が可能であることを確認した. また, このイメージセンサの背景光除去の性能を示す SBR（Signal to background Ratio）は-32dB であり, 既存の同様な機能を備えたイメージセンサよりも優れた性能を示している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
プ

チップ種別：イメージセンサ/スマートセンサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チッライブラリ評価, ばらつき評価, 基板バイアス評価 TEG
京都大学情報学研究科
京都大学工学部

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊

牧野 紘明

概要：多数のリングオシレータを集積し, それぞれの発振周波数の変動を測定する回路, 基板バイアスを加えることで,動作速度を変化させ, ばらつきの補正を行なう回路を搭載した.
それらに加えて, 前年度試作したにもかかわらず, IO セルの不具合で動作しなかったライ
ブラリ検証を目的とした回路も搭載した. 段数, セルの駆動力, セルの種類などを変えたリ
ングオシレータを一つのマクロとし, そのマクロを 15x10 のアレイ状に配置してばらつきの測定を行なう. 基板バイアスによるばらつき補正回路では, 基板電位を制御するウェルコン
タクトまでの距離により, セルの動作速度がどのように変化するのかを測定することを一つの目的としている. テストの結果, 加算器が動作しないものの, ほぼ正常動作を確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：TEG（特性評価回路など）

論理回路として動作するメモリのプロトタイプ設計
広島市立大学大学院情報科学研究科

吉原 理記, 平川 直樹, 谷川 一哉, 弘中 哲夫

概要：近年，幅広い分野で利用されている FPGA（Field Programmable Logic Device）などに代わる新たな再構成型デバイスとしてメモリベース論理回路（MPLD）を提案した．MPLD は LUT（Look-Up Table），スイッチ信号，メモリとして機能する MLUT を基本要素とし，隣接した各 MLUT を相互に接続して構成される．この構成により，従来
FPGA において面積の大部分を占めるスイッチ要素が不要となる．MPLD はコンフィギュ
レーションにおいてその方法が通常のメモリへの書き込み操作と同様なため高速なコン
フィギュレーション速度を実現し，特に部分再構成能力に優れている特徴を持つ．
MPLD の詳細な評価を行うためにプロトタイプ版の試作を行った

参考文献：吉原理記，平川直樹，谷川一哉，弘中哲夫，佐藤正幸，”再構成デバイスとしても動作するメモリ（MPLD）の一実装例（リコンフィギャラブルアーキテクチャ 1） ”，電子情報通信学会技術研究報告 RECONF2007-16，pp.7-12，2007 年

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ニューテクノロジ

断熱的加算器と消費電力測定用回路とメモリのデコーダ
横浜国立大学大学院工学府

生田 浩康, 山田 日登美，吉川 信行

概要：SFQ/CMOS システムのメモリ用のデコーダ回路の一部. 手作業のボンディング用に大きいパッドがつけられている. ベアチップでは動作の確認がされている. 断熱的パストラ
ンジスタ論理回路を用いた回路の動作確認. pal4n と capl で多段接続された 2bit 加算回路.
前回までのレイアウトのミスはすべて修正され, 正常動作の確認がされている. 消費電力測定用の大規模回路は前回よりも集積されており断熱的回路の 4 入力 and ゲートが約 4000 ゲ
ートのせられている. pal4n をラッチとして用いた 4bit 加算回路. 今までの 4bit 加算回路内のレイアウトのミスは修正されている. ラッチの駆動力が弱いために目的の動作周波数では動作していないが低速では動作確認ができている.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

チップ

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：演算回路（乗算器，除算器など）

2-3
147

第
２
章
チ
ッ
プ
試
作
報
告

遅延保障フリップフロップ検証用回路
東京大学情報理工学系研究科

廣瀬 健一郎, 坂井 修一

概要：タイミングエラーに対する耐性を高めたフリップフロップの動作検証用回路. 素子性
能のばらつき, 動作環境の変動などによって演算処理の過程で発生する可能性のある, 過大
な遅延・過小な遅延・過渡的なノイズによる誤動作などによる誤動作を検出し自己修復するようなフリップフロップを設計・実装した. 本フリップフロップは, 通常のフリップフ
ロップに加えて, 信号が遷移するタイミングを監視する機構と, それに基づいて, 誤作動を避けるため入力データの保持を確定するタイミングを調整する機構を備えている. 本チップには, 当該フリップフロップ単体の動作確認用の回路と, 該フリップフロップにデータを供給するための簡単な演算回路などを作製している.

参考文献：K. Hirose, Y. Manzawa, M. Goshima, and S. Sakai "Delay-Compensation Flip-Flop with In-situ Error Monitoring for Low-Power and Timing-Error-Tolerant Circuit Design"JJAP, Vol.47 , No. 4 2008

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

別：マイクロプロセッサ

デジタル・アナログ変換器
東京工業大学大学院理工学研究科

Ito Robert, 倉持 泰秀, 倉科 隆, 松澤 昭

概要：通信システムにおいてデジタル・アナログ変換器は 10bit 精度以上, 数十ＭＨｚ以上の変換速度が要求される. その性能を満たすため, 現在電流型デジタル・アナログ変換器が広く用いられている. 電流型デジタル・アナログ変換器の精度は電流源を構成する素子のミスマッチにより制限される. そのため高精度を得るためには素子の面積を大きくし, バラツ
キを抑制しなければならない. 一方, 面積を大きくすると素子の寄生容量や配線容量が増大
する. その結果, 変換速度が要求を満たせない. さらに面積の増加は製造コストの高騰に向かう. 従って, 電流型デジタル・アナログ変換器の面積を最適にするため本 TEG では, モン
テカルロシミュレーションにより電流源等のトランジスタサイズを決定した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali2-3
148

bre

トランジスタ数：100 以上，1,000 未満

チップ

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

VGA
東京工業大学大学院理工学研究科

倉科 隆, 坂口 広宣, 松澤 昭

概要：無線通信において可変利得増幅器（VGA）はアナログ・デジタル変換器の入力レベ
ルの範囲に入るように信号レベルを調節する役割を担っている. 特に携帯電話をはじめとして TV チューナーなどは受信器として過大な入力信号や極小な入力信号を扱わなければならない. そこからアナログフロントエンドは処理をしてデジタル値を出力しなくてはならな
い. そのため可変利得増幅器は大変重要な構成要素の一つである. 本 TEG は, 後段に繋がると想定されるアナログ・デジタル変換器の入力レンジに適した信号が入力できるよう離散的に利得を切り替えるものである. 本 TEG は新規性や進歩性は有しないがチューニングレ
ンジを確認し, その知見を元に自動調整する機構等を検討する.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チップ種リングオッシレータ
東洋大学工学部

堀口 文男

概要：1 ．目的通常のリングオシレータを Deep-n-well, p-substrate の順で囲むと pwell がフローティング状態となる. これに負電圧を印加することにより nmos トランジス
タに対して回路ブロックごとに個別の基板バイアスを印加できる. これを利用して LSI の低消費電力化を実現するための方法を探る. 2 ．方法各測定は 151 段のリングオシレータを用いて行う. 実測には通常のリングオシレータとフローティング構造のリングオシレータを用いる. 通常のリングオシレータの断面構造では p-substrate が隣の p-well と連結した構造となるために回路ごとに nmos への独立した基板バイアスの印加はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれている為, 通常のリングオシレータと違い nmos に他の回路ブロックとは独立して基板バイアスを印加することが可能となっている. 3 ．結果電流値における通常のリングオシレータ, フローティン
グ構造のリングオシレータの実測値とシミュレーション結果の比較を行い, シミュレーション結果と実測値はよく一致するということ, nmos に印加した基板バイアス効果による電流制御が行われていることが確認できた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

別：TEG（特性評価回路など）

オンチップ太陽電池と光センサへの応用
東京大学 VDEC

高宮 真

東京大学国際産学共同研究センター

桜井 貴康

概要：ワイヤレスセンサネットワークのノード向け LSI をメンテナンスフリーで動作させるための課題の一つが電力供給方法である. 電力供給として, LSI と外付けの電池の組み合わせが考えられるが, 実装コストが課題である. そこで, LSI に集積しうる電力供給手段としてオンチップ太陽電池に注目した. バルク CMOS プロセスでオンチップ太陽電池の設計・評価を行った. また, この太陽電池を用いた光センサを提案し, 設計・評価を行った.
光センサは, オンチップ太陽電池に CMOS リングオシレータを接続することにより, 光量を発振周波数に変換する光センサとして機能する. 今回は, 太陽電池とリングオシレータは別チップに作製し, オフチップで接続した. 光強度が最大の 24400 lux の場合, 発電量は3.50uW/mm2 であった. 光強度に対する太陽電池の発電量は比例関係であることを確認した. バルク太陽電池の発電量は SOI 太陽電池の 33.5 倍であることが分かった. これはバルクと SOI の pn 接合面積の違いに起因していると考えている.

参考文献：柳至善，新山太郎，高宮真，桜井貴康, "バルク CMOS プロセスで作製したオンチップ太陽電池の SOI との比較と光センサへの応用," 電子情報通信学会総合大会, C-12-26，北九州，2008 年 3 月

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トランジスタ数：
10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：ニューテクノロジ

2-3
149

第
２
章
チ
ッ
プ
試
作
報
告

平成19年度第3回ローム CMOS 0.18um試作（ RO18073 ）生体信号処理用低電圧アナログ CMOS 回路
熊本大学大学院自然科学研究科

井上 高宏, 山川 俊貴, 中島 晃, 原田 真行, 池田 康浩,
松尾 雅文

概要：当研究室では, 病気の発生・メカニズムの解析および新薬の開発などを目的とした,遺伝子改変マウスの心拍数・体温・呼吸音の計測および個体識別の行なえる生体植え込み型超小型スマート RFID タグの設計・開発を行なっている. そこで, スマート RFID タグに内蔵して, 心音・呼吸音・体温などの生体信号処理を行なう小型低電圧低消費電力
CMOS 集積回路の実現を目的として, 心音検出回路, 任意判定レベル発生回路, 参照電圧
源, AC-DC 変換回路, FSK 変調回路を設計した. チップには各要素回路の TEG をのせた.
テスタによる測定は行った.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
ンジスタ数：1,000 以上，10,000 未満

トラ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

個体識別用低電圧アナログ CMOS 回路
熊本大学大学院自然科学研究科

井上 高宏, 山川 俊貴, 中島 晃, Timischl Felix,
田中 麻子, 桝永 大輔, 山城 昌雄

概要：当研究室では, 病気の発生・メカニズムの解析および新薬の開発などを目的とした,遺伝子改変マウスの心拍数・体温・呼吸音の計測および個体識別の行なえる生体植え込み型超小型スマート RFID タグの設計・開発を行なっている. そこで, スマート RFID タグに内蔵して, 個体識別などの信号処理を行なう小型低電圧低消費電力 CMOS 集積回路の実現

2-3
150

第
２
章
チ
ッ
プ
試
作
報
告

を目的として, リング発振器, 弱反転リング発振器, 23bit カウンタ, クロック再生回路, 個
体識別コード認識回路を設計した. チップには各要素回路の TEG をのせた. テスタによる測定は行った.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
ンジスタ数：1,000 以上，10,000 未満

トラ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

光通信用センサおよび信号処理回路
慶應義塾大学理工学部

青野 聖, 松本 佳宣

概要：0.18 ミクロンプロセスを用いて TEG 用のゲイン，周波数特性の異なるいくつかの演
算増幅器を考案して設計した．また，光通信用にトランスインピーダンス回路，バッファ回路などを設計した．トランスインピーダンス回路に必要とされる抵抗は高抵抗の HiPolyR 抵抗を利用して, 回路構成としてレギュレイテッドカスコード構成をとり, 低入力イ
ンピーダンスと広帯域, 高変換ゲインの両立を図った. この際に, 抵抗の値や回路のトラン
ジスタ比を変化させた複数のデザインを行った. さらに，0.18 ミクロンプロセスを用いたフォトトランジスタの応答感度，周波数特性を評価するために，異なるレイアウトのフォ
トトランジスタと, トランスインピーダンス回路との一体化したフォトトランジスタを設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Analog Artist，Mentor 社 Calibre
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10 以上，100 未満

チップ種別：イメージセンサ/スマートセンサ

擬似的な不規則画素配置を持つ CMOS イメージセンサ
金沢大学工学部

秋田 純一, 野手 翔太

概要：通常のイメージセンサの受光素子であるフォトダイオードは, 正方格子状に配置される. これは設計と画素信号読み出しの容易性のためであるが, 特に水平に近い傾きの斜め線
において, 数画素おきにギザが生じる. このギザの目立ち方は, 傾き, すなわち直線の傾きによって異なるという方向特異性をもつため, 画像の精細さを欠く原因となるが, 多画素化
によっては根本的には解決することができない. 我々は, 画素中の受光素子の配置そのものを見直し, その画素中での配置を 4 種類から無作為に選ぶような構成をとることで, 受光面全体としては, 受光素子の配置が擬似的に不規則となる構成をとるＣＭＯＳイメージセンサを検討した. この画素配置により, 光学的特性のシミュレーションでは, 方向特異性を著しく改善することが可能であることが示されている. 本試作では, 従来型の正方格子状配置の128×64 画素と, 擬似的な不規則画素配置の 128×64 画素の 2 種類のＣＭＯＳイメージセン
サを設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m

チップ種別：イメージセンサ/スマートセンサ

生体信号センシングのための低ノイズ増幅回路
慶應義塾大学理工学部

横山 祐介, 山口 昌也, 中野 誠彦

概要：本試作では神経細胞の発する微弱な生体信号をセンシングするための手法を検討した. 神経細胞の生体信号はおよそ 20kHz までの低周波であり今回想定しているセンシング
方法では振幅は数百 μ V 程度であるため CMOS プロセスで発生する 1/f ノイズの影響を強く受けることとなる. そこでまずは大きな入力信号で測定を行うことを想定し, 入力を抵抗
ラダーで減幅しソースフォロア回路で受けた後, 増幅器の前後にチョッパー回路とよばれる周波数変換回路を採用することによりノイズ信号と増幅信号の周波数を分離し, ノイズ抑えたまま微小信号を増幅することを目標としている. 周波数変換をスイッチを用いて行うために発生してしまう高周波ノイズを周波数再変換後に低減させるため最終段に大きな LPF を載せる必要がありそのための容量が面積の大部分を占めることとなった. 各回路要素ごとの動作検証のだめのデバッグ回路や, 内部で発振させた微小信号を入力として扱う増幅回路も2-3載せてある.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満
DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

151

第
２
章
チ
ッ
プ
試
作
報
告

平成19年度第4回ローム CMOS 0.18um試作（ RO18074 ）画素時間差分情報の膨張処理を用いたアナログ動体検出回路
東京大学大学院新領域創成科学研究科

仁木 祐介, 柴田 直

概要：動画像処理は計算量が膨大となるため, ハードウェア実装による高速化が欠かせな
い. 動画像処理では, まず動体の位置を見つける必要がある. 本試作ではアナログ回路を用いた動体検出機能の実装を行った. まずフレーム差分により画素時間差分情報を取得し, 適
応的な閾値による二値化を画素並列に行う. この値（動きビット）を行および列ごとに数え上げてヒストグラムを生成し, 再度二値化することで動体の位置検出を行う. 画素時間差分
情報を二値化するための閾値の決定が最も重要だが, 「OR 増幅」という新たな概念を導入
し, 動体由来の動きビットは背景由来のものと現れ方が異なる性質を用いて閾値を適応的に定める手法を考案した. 本チップは 64x64 画素のフォトダイオードを搭載し, 数 ms 程度で画像を取り込める. 各画素のフレーム差分はバンプ回路を用い, コンパクトに実装した. バ
イナリ値の数え上げはフローティングゲート MOS 技術を用いた加算で実現し, 消費電力を低く抑えた. なお, 本チップは入出力バッファの配線を誤ったため, 正しく測定することができなかった.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

アナログ動体検出ＴＥＧ用回路＆1ｃｌｋPPED ベクトル生成回路
東京大学大学院工学系研究科

中川 琢規

東京大学大学院新領域創成科学研究科

仁木 祐介, 柴田 直

概要：本チップは 2 つの異なる目的で回路を実装した. 一つ目は, アナログ回路を用いた高速な動体検出機能の実装である. まずフレーム差分により画素時間差分情報を取得し, 適応的な閾値による二値化を画素並列に行う. この値（動きビット）を行および列ごとに数え上げてヒストグラムを生成し, 再度二値化することで動体の位置検出を行う. 画素時間差分情

2-3
152

第
２
章
チ
ッ
プ
試
作
報
告

報を二値化するための閾値の決定が最も重要だが, 「OR 増幅」という新たな概念を導入
し, 動体由来の動きビットは背景由来のものと現れ方が異なる性質を用いて閾値を適応的に定める手法を考案した. 二つ目は, 本研究室の連想プロセッサをベースとした実時間画像認
識 VLSI システム構築である. 特徴ベクトルである PPED ベクトルを実時間で生成可能なプ
ロセッサを開発した. 本設計では, エッジ情報を SRAM メモリに保存させることでエッジ情報を有効に活用し, 演算部でベクトル情報を再利用させることで効率的なベクトル生成を実現した. なお, 本チップは入出力バッ
ファの配線を誤ったため, 正しく測定することができなかった.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

Smooth Optical Flow 計算回路
東京大学大学院工学系研究科

馬 文静, 姜 璟煕

東京大学大学院新領域創成科学研究科

柴田 直

概要：動物体の動きベクトル（optical flow）を求めることによって, 動きの方向と大きさを知ることができる. Normal optical flow の計算では, 動きベクトルの計算に局所的な画像の輝度値情報しか使わないため, aperture 問題が存在し, 求めた動きベクトルが正確性に欠けるという問題がある. この問題を回避するために, smooth optical flow のアルゴリ
ズムが［ 1 ］で提案され, ハードウェア実装が行われた. 本チップでは, 最終の計算結果の信頼性を高めるために, smooth optical flow の計算において最も重要な乗算部分に, 本研究で新しく提案する広い線形レンジを持つ乗算器を適用した. 原理検証のために, 8×8 ピク
セルのテスト回路を実装した. 本チップは I/O バッファへの電源接続の仕方を誤ったため,測定による動作は確認できなかった.

参考文献：［ 1 ］ A. Stocker and R. Douglas, “Computation of smooth optical flow in a feedback connected analog network”, Advances in Neural Information Processing Systems 11, 1999, MIT Press, pp. 706-712.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Avanti 社 Star-HSPICE トランジス
タ数：10,000 以上，100,000 未満
ロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プ

方向性エッジヒストグラムマッチングを用いた実時間動き場生成プロセッサ東京大学大学院新領域創成科学研究科

藤田 和英, ハオ ジャ, 岡野 祐太, 柴田 直

概要：動画の各フレーム中の物体の動きの検出は, その動きの認識をするために重要である
が, 一般的に計算コストが高く, 専用のハードウェアによって高速化するメリットが大き
い. 本試作では, 動き検出の中でも精度が高いが, 特に計算コストの高いブロックマッチン
グを方向性エッジのヒストグラムマッチングによって行い, 物体の動きの大きさと方向を検出することのできるプロセッサを開発した. 各フレームのエッジデータを領域で規則的に分割し, 複数個のオンチップメモリに保存することで, ブロック内のデータを 1 クロックサイ
クルで読み出してくることができ, さらに差分絶対値和演算, 最小値探索を並列に実行することで, 1 クロックサイクルにつき任意の 1 箇所の動きベクトルを求めることが可能である.
本チップは I/O バッファへの電源接続の仕方を誤ったため, 測定による動作は確認できな
かった.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Avanti 社 Star-HSPICE, Synopsys 社 Nanosim, Hercules, Star-RCXT

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

空間多重通信方式に用いる BPSK 送信機の試作
金沢大学大学院自然科学研究科
金沢大学工学部

早瀬 佳, 中野 伸吾, 牧野 良成, 藤枝 茂

秋田 純一, 北川 章夫

概要：空間多重通信方式に用いる BPSK 送信機の試作を行った．設計回路は PA，VCO から構成される．PA は線形性重視の A 級増幅器，VCO はクロスカップル構造を持つ
PMOS 構成とした．BPSK の送信信号の切り替えは，VCO の差動出力を切り替えることによって実現し，その BPSK 切り替えスイッチ単体も搭載し，スイッチングと周波数特性を測定できるようにした．今回は完全動作を目的とし，PA の利得や，VCO の発振周波数等に余裕を持たせチップ外から調節できるようにし，VCO 回路単体とバラクタ TEG も載っている．また，送信機とは別に DAC と電源回路も載せてある．現在評価中である．

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Cadence 社 Analog Artist，
Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

2-3
チップ種別：

通信（RF 回路，ATM など）

153

第
２
章
チ
ッ
プ
試
作
報
告

空間多重通信方式に用いる BPSK 送信機の試作
金沢大学大学院自然科学研究科
金沢大学工学部

早瀬 佳, 中野 伸吾, 牧野 良成, 藤枝 茂

秋田 純一, 北川 章夫

概要：空間多重通信方式に用いる BPSK 送信機の試作を行った．設計回路は PA，VCO，
PLL，Δ ∑モジュレータから構成される．PA は線形性重視の A 級増幅器，VCO はクロスカップル構造を持つ PMOS 構成，PLL はチャージポンプを用いた電流出力型，Δ∑モジュレータは 3 次 MASH 型とした．PSK の送信信号の切り替えは，VCO の差動出力を切り替えることによって実現し，Δ ∑モジュレータで PLL の分周器の分周数を変えることにより
FSK にも対応可能である．今回は完全動作を目的とし，PA の利得や，VCO の発振周波数等に余裕を持たせチップ外から調節できるようにし，PA と PLL の回路単体も載っている．現在評価中である．

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：通信（RF 回路，ATM など）

空間多重通信方式に用いる BPSK 受信機の試作
金沢大学大学院自然科学研究科
金沢大学工学部

早瀬 佳, 中野 伸吾, 牧野 良成, 狩野 孝太, 藤枝 茂

秋田 純一, 北川 章夫

概要：空間多重通信方式に用いる BPSK 受信機の試作を行った．設計回路は LNA ，
MIXER ，VCO ，PLL ， Δ ∑モジュレータから構成される．LNA はカスコード構成，
MIXER はダブルバランスミキサ，VCO はクロスカップル構造を持つ PMOS 構成，PLL は
チャージポンプを用いた電流出力型， Δ ∑モジュレータは 2 次 1 次を組み合わせた 3 次
MASH 型とした．今回は完全動作を目的とし， VCO の発振周波数に余裕を持たせた. また, チップ外から MOS バラクタへのチューニング電圧を変化させる事で発振周波数を調節できるようにし，LNA と MIXER の回路単体と LNA で使用したインダクタの TEG も載っている．現在評価中である．

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：TEG（特性評価回路など）

ディジタル補正つき低消費電力サイクリック形ＡＤ変換器
広島大学大学院先端物質科学研究科

池田 徹朗

概要：ゲイン誤差の補正を目的に, 異なる変換経路をもつ 2 つのＡＤ変換器に同一入力を与え, 2 つの変換コードが等しくなるように補正するディジタル補正法を導入した. 本方式は,変換後のコードをディジタル回路もしくはソフトウェアでオンライン, バックグラウンドで補正できるため, アナログ回路の補正は必要ない. また, 低消費電力化のため, サイクリッ
クＡＤ変換器を縦続接続することで, 単位回路の動作速度を低くするとともに, 容量値, ア
ンプ等のパラメータを各段で最適化した. ディジタル補正および縦続接続化により, 分解能
16bit, サンプリング速度 500kS/s, 消費電力 20mW の動作を確認した.

参考文献：John McNeill, Michael Coln, Braian Larivee,"A split-ADC architechture
for deterministic digital background calibration of a 16b 1MS/s ADC", ISSCC 2005

2-3
154

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

バックバイアスによる影響の測定用回路と駆動回路付きの断熱回路
横浜国立大学大学院工学府

生田 浩康, 山田 日登美，吉川 信行

概要：リーク電流の減少のためにバックバイアスで閾値電圧を上げた時の動作を調べるた
めの PMOS, NMOS, トランスミッションゲート. pal4n で多段化した 2bit の加算回路とFA. リーク電流を抑えるためのバックバイアス制御をできるようにバイアス用は別々にしている. ラッチの駆動力を強化し高速で動作させられるようにした 2bit の加算回路. これもバックバイアス制御をできるようにしてある. 正弦波から断熱回路を駆動するクロック生成する回路. クロック生成回路付きの 4bit 加算回路であるがレイアウトのミスのためキャリーの信号が入力できず, 正しく動作しない. 断熱回路の消費電力測定用の回路は駆動回路付きであり, 規模は前回と同様の 4000 ゲートである.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOSSFQ/CMOS ハイブリッドメモリシステム用メモリ
横浜国立大学大学院工学府

岡本 悠史, 河合 宣彰，吉川 信行

概要：SFQ/CMOS ハイブリッドシステム用のメモリを Rohm0.18um プロセスを用いて設計した. 差動アンプはこのチップではまだ設計できなかったため, 今回はメモリ部分のみとなる. 0.35um プロセスの時とデコード方法を, 分割してデコードする方法に変えたため多少違う構成になっている. また, 前回レイアウトミスがあったリングオシレータも載せた.
メモリに関しては GND と信号線が一緒になるというレイアウトミスが発覚したため, 測定は行っていない. リングオシレータに関しては測定を行ったが, どれに対しても良好な結果は得られなかった. これは, 出力段に出力バッファを付け忘れたため電流量が足りず測定系を駆動させることができなかったためと考えられる.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
上，10,000 未満

トランジスタ数：1,000 以

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

ＵＨＦ帯ＲＦＩＤ向け電源回路
東北大学大学院工学研究科

佐々木 敦史, 小谷 光司, 伊藤 隆司

概要：パッシブ型ＵＨＦ帯ＲＦＩＤは, リーダ／ライタから送信される微弱な電波から負荷回路の動作に必要な電力を得ることが必要である. そのため, 電源回路には低電力入力時から高い効率で動作して, 負荷回路の動作に十分な電力を供給できることが求められている.
本試作では, 複数のアーキテクチャにおいてトランジスタやキャパシタのサイズなどのパラメータを数種類設定した整流回路と, デエンベッドのためのダミー回路を試作し, 各々のアーキテクチャおよびパラメータの違いによる電力変換効率やインピーダンスへの影響を実測して, その性能を評価・検討することを目的として設計・試作を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Ca試作ラン：ローム CMOS 0.18μ m 2.5mm 角

libre

トランジスタ数：10 以上，100 未満

チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
155

第
２
章

RFID 向けディジタル制御内部クロック生成回路
東北大学大学院工学研究科

本田将士, 佐々木 敦史, 小谷 光司, 伊藤 隆司

概要：RFID（Radio Frequency IDentification）において, 外部からの信号から内部クロックを生成するクロックリカバリが必要である. しかし RFID を低コスト化するために
TFT（Thin Film Transistor）を用いると, その特性ばらつきが大きいため精密なアナログ制御が困難である. そこで TFT を用いた RFID では, 安定したクロックリカバリを行うためにディジタル制御が有効であると考えられる. そこで本チップでは, TFT 技術を用いた実現を目指してディジタル制御発振回路, ディジタル制御による周波数比較回路, 制御信号決定回路により, 短時間, 高精度でクロック生成を可能とする RFID 向けディジタル制御内部ク
ロック生成回路の試験的な試作を行った. さらにパッシブ型の RFID を想定しているため,内部の電源電圧の変動が考えられる. そのため電源電圧変動が生じても内部クロックの周波数が変動しないよう留意し設計を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100,000 以上 試
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

チ
ッ
プ
試
作
報
告

低遅延画像伝送システム向け 158 MS/s JPEG 2000 コーデック LSI の開発
金沢大学自然科学研究科

深山 正幸, 井家 佑介, 春日 隆文, 稲田 遼一, 松田 吉雄

概要：現在，ユビキタスネットワークの発展により画像伝送の高画質・高精細化が要求されている．また，双方向通信などでは低遅延性も重要である．これらの要求を満たす画像圧縮技術として JPEG 2000 が挙げられる．本研究では，JPEG 2000 の中で処理が複雑で演算量が多い EBC（Embedded Block Coding）部について以下の新しい処理方式およびアーキテクチャを開発した．ビットプレーン並列方式とパス並列方式によりスループットを
従来の 3×ビットプレーン枚数倍とした．ビットプレーンの並列処理を行いながら regularmode をサポートし，高画質化した．投機的処理によってデコード時のスループットを 32%向上させた．EBC および BPC（Bitplane Coder）アーキテクチャを開発し，160 MHz 動
作で 158 MSample/s のスループットを実現した．新処理方式及びアーキテクチャによりコードブロック並列方式と比較して，コードブロック用メモリ容量を 64％, BPC 用メモリ容量を 67％削減した．0.18um プロセスで試作を行いゲート数は 100 万,チップ面積は 7.5mm 角であった.

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社
Calibreトランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 7.5mm 角チップ

チップ種別：アナログ/デジタル信号

処理プロセッサ

光通信用センサ及び信号処理回路
慶應義塾大学理工学部

原 貴東, 松本 佳宣

概要：0.18 ミクロンプロセスを用いて 8×8 のアレイ状受光素子を発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．アレ
イ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダ
イオードよりも高感度なフォトトランジスタを 0.18 ミクロンプロセスで製作した．その際に, DeepNwell 構造を利用した複数のデザインを行った. さらに，可視光 ID システムの搬
送周波数とフォトトランジスタの特性に合わせて，感度と応答周波数の最適化を行った専用トランスインピーダンスアンプを内蔵した．個々の受光素子は外部信号により任意に選択出来る構成として，複数の受光素子を同時に選んで，受光感度をさらに向上させる事が可能な構成とした．

2-3
156

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Analog Artist，Mentor 社 Calibre
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10 以上，100 未満

チップ種別：イメージセンサ/スマートセンサ

第
２
章
チ
ッ
プ
試
作
報
告

ライブラリセルの試作（ 1 ）高知工科大学大学院工学研究科
高知工科大学工学部

笹谷 尚稔, 武田 頼長, 乃一 彰宏, 安中 彰宏

矢野 政顯, 橘 昌良

概要：0.18μ プロセスのオリジナルの標準ライブラリ設計を行った. 設計したものは, 基本
ゲート（NOT，NAND，NOR，XNOR）と順序経路で使用するフリップフロップである.
ライブラリ設計にあたり, 基本ゲートではファンアウト数や入力出力パスの違いによる遅延
時間特性の見積もりをおこなうため, 各セルにおいて数パターンのリングオシレータを設計した. また, フリップフロップでは動作確認のみを行なった. 設計したリングオシレータを
HSPICE を用いてシミュレーションした 1 段当りの遅延時間と, 試作チップを測定用冶具を用いて測定した遅延時間では試作チップの値が遅くなるという結果が得られた. また, 測定の際に, 配線ミスなどの何らかの原因で上手く発振していないリングオシレータが複数存在した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ライブラリセルの試作（ 2 ）高知工科大学大学院工学研究科
高知工科大学工学部

笹谷 尚稔, 武田 頼長, 乃一 彰宏, 安中 孝一

矢野 政顯, 橘 昌良

概要：0.18μ プロセスのオリジナルの標準ライブラリ設計を行った. 設計したものは, 基本
ゲート（NOT，NAND，NOR，XNOR）と順序経路で使用するフリップフロップである.
ライブラリ設計にあたり, 基本ゲートではファンアウト数や入力出力パスの違いによる遅延
時間特性の見積もりをおこなうため, 各セルにおいて数パターンのリングオシレータを設計した. また, フリップフロップでは動作確認のみを行なった. 設計したリングオシレータを
HSPICE を用いてシミュレーションした 1 段当りの遅延時間と, 試作チップを測定用冶具を用いて測定した遅延時間では試作チップの値が遅くなるという結果が得られた. また, 測定の際に, 配線ミスなどの何らかの原因で上手く発振していないリングオシレータが複数存在した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC
ーム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ロ

チップ種別：TEG（特性評価回路など）

バス配線 Delay 測定用 TEG の設計
高知工科大学大学院工学研究科
高知工科大学工学部

安岡 佐知子

橘 昌良

概要：配線遅延測定回路をおおまかに分けると, 配線 Delay 回路と VCDL の二つにより構成された設計となっている. 配線 Delay 回路と VCDL によりリングオシレータを構成し,最後にインバータを通って増幅し, 出力される形となっている. VCDL はリングオシレータの発振周波数を調整するための遅延回路である. 発振周波数の調整は, 遅延を測定する配線の周囲に配置した配線に, 発振周波数と同じ周波数の信号を加えるために必要となる. 配線
Delay 回路は, 分岐した偶数本の配線と bus 配線で構成されており, セレクタによってドラ
イバ, レシーバ間の配線を変えることができる. このうち 1 組はバス配線に接続されておらず, この経路をバス配線を通過する経路での発振周波数の差から, 配線遅延を算出する構成となっている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

神戸大学大学院工学研究科

チ
ッ
プ
試
作
報
告

荻野 哲宏, 檀上 匠
永田 真

概要：1. 携帯機器用途に適した高速・低消費電力なチップ間通信回路の実現に向けて, マルチレベル電流信号を用いるトランスミッタ回路と低入力インピーダンスな I-V コンバータを備えたレシーバ回路を開発した. さらに, 通信帯域及びデータ通信の信頼性を高めるた
め，信号の Duty 補正回路とクロックの遅延調節回路を付加した．本試作チップの測定結果
により通信信号に対する補正回路の正常動作を確認した．2. 高周波基板雑音検出のためのミキサ回路を開発した. 特徴は, 高周波入力段に定電流源を加えることで基板雑音の検出ゲ
インを下げる一方, 入力ダイナミックレンジを向上した点である. これにより 500 MHz,
300 mVpp 程度までの信号入力において整合を取ることに成功した.

参考文献："On-Die Monitoring of Substrate Couplig for Mixed-Signal Circuit Isolation," D. Kosaka, M. Fujiwara, T. Danjo, M. Nagata, Extended Abstracts of the 2006 International Conference on Solid
State Devices and Materials, pp. 62-63, Sep. 2006.

設計期間：1 人月以上，2 人月未満 設計ツール：SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

157

第
２
章

高速通信回路と高周波基板雑音検出回路の評価チップ
神戸大学大学院自然科学研究科

2-3

チップ種別：TEG（特16 ビットパイプラインプロセッサの設計実習 A
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では, システムＬＳＩ分野を志向する修士課程の学生全員にＬＳＩの設計経験を積ませることを教育の柱としているが, 本チップは,
講義科目：システムＬＳＩ設計の中のＬＳＩ設計実習の一環として試作したものである. 設
計課題は, ＭＩＰＳライクな 16 ビット 5 段パイプラインプロセッサで, 28 命令を基本仕様とし, 独自の命令の追加を許している. ハザードに対するデータフォワーディングやストー
ル機能の実現までを課題達成の要求条件としている. また, 各々が作成したアセンブラプロ
グラムを共有し, 検証用パターンとして用いている. レイアウトに関しては, 縦サイズ固定という制約の中で, 最適化（速度／面積優先）を試行させた. 最終的には 1 チップに 10 名が設計した 10 個のプロセッサモジュールを搭載し, 各々が外部Ｉ／Ｏから直接アクセス可能としている. 設計は全て, ローム 0.18um ライブラリ（京都大学提供版）を用いて設計し,独自に開発したＶＤＥＣチップ評価用ボード上で動作を確認した.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

16 ビットパイプラインプロセッサの設計実習 B
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では, システムＬＳＩ分野を志向する修士課程の学生全員にＬＳＩの設計経験を積ませることを教育の柱としているが, 本チップは,
講義科目：システムＬＳＩ設計の中のＬＳＩ設計実習の一環として試作したものである. 設
計課題は, ＭＩＰＳライクな 16 ビット 5 段パイプラインプロセッサで, 28 命令を基本仕様とし, 独自の命令の追加を許している. ハザードに対するデータフォワーディングやストー
ル機能の実現までを課題達成の要求条件としている. また, 各々が作成したアセンブラプロ
グラムを共有し, 検証用パターンとして用いている. レイアウトに関しては, 縦サイズ固定という制約の中で, 最適化（速度／面積優先）を試行させた. 最終的には 1 チップに 10 名が設計した 10 個のプロセッサモジュールを搭載し, 各々が外部Ｉ／Ｏから直接アクセス可能

2-3
158

第
２
章
チ
ッ
プ
試
作
報
告

としている. 設計は全て, ローム 0.18um ライブラリ（京都大学提供版）を用いて設計し,独自に開発したＶＤＥＣチップ評価用ボード上で動作を確認した.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

16 ビットパイプラインプロセッサの設計実習 C
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では, システムＬＳＩ分野を志向する修士課程の学生全員にＬＳＩの設計経験を積ませることを教育の柱としているが, 本チップは,
講義科目：システムＬＳＩ設計の中のＬＳＩ設計実習の一環として試作したものである. 設
計課題は, ＭＩＰＳライクな 16 ビット 5 段パイプラインプロセッサで, 28 命令を基本仕様とし, 独自の命令の追加を許している. ハザードに対するデータフォワーディングやストー
ル機能の実現までを課題達成の要求条件としている. また, 各々が作成したアセンブラプロ
グラムを共有し, 検証用パターンとして用いている. レイアウトに関しては, 縦サイズ固定という制約の中で, 最適化（速度／面積優先）を試行させた. 最終的には 1 チップに 10 名が設計した 10 個のプロセッサモジュールを搭載し, 各々が外部Ｉ／Ｏから直接アクセス可能としている. 設計は全て, ローム 0.18um ライブラリ（京都大学提供版）を用いて設計し,独自に開発したＶＤＥＣチップ評価用ボード上で動作を確認した.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

16 ビットパイプラインプロセッサの設計実習 D
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では, システムＬＳＩ分野を志向する修士課程の学生全員にＬＳＩの設計経験を積ませることを教育の柱としているが, 本チップは,
講義科目：システムＬＳＩ設計の中のＬＳＩ設計実習の一環として試作したものである. 設
計課題は, ＭＩＰＳライクな 16 ビット 5 段パイプラインプロセッサで, 28 命令を基本仕様とし, 独自の命令の追加を許している. ハザードに対するデータフォワーディングやストー
ル機能の実現までを課題達成の要求条件としている. また, 各々が作成したアセンブラプロ
グラムを共有し, 検証用パターンとして用いている. レイアウトに関しては, 縦サイズ固定という制約の中で, 最適化（速度／面積優先）を試行させた. 最終的には 1 チップに 10 名が設計した 10 個のプロセッサモジュールを搭載し, 各々が外部Ｉ／Ｏから直接アクセス可能としている. 設計は全て, ローム 0.18um ライブラリ（京都大学提供版）を用いて設計し,独自に開発したＶＤＥＣチップ評価用ボード上で動作を確認した.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

非周期ノイズ波形検出用オンチップノイズセンサの試作
慶應義塾大学理工学部

森本 一毅, 佐藤 大祐, 中野 誠彦

概要：本試作は, LSI 内部で生成されるノイズ波形を高サンプリングレートで検出することを目的とした. 特に今回検出対象としたのはデジタル回路部の電源線である. ノイズ源としてバッファツリーを搭載し, バッファツリーの電源線をセンシングするためのオンチップノ
イズセンサを新たに提案, 設計した. 提案したオンチップノイズセンサはデジタル出力型であり, 検出する際の測定環境の影響を受けにくい. デジタル化にはパイプライン型 ADC を使用し, 提案するサンプリング手法を用いて数 GS/s の高いサンプリングレートを実現することを目標としている.

参考文献：Stuart Kleinfelder,“Gigahertz Waveform Sampling and Digitization Circuit Design and Implementation”,IEEE Transactions on Nuclear science,pp.955962,Aug.2003

2-3

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

0.18 um CMOS ASIC
東京大学工学部原子力国際専攻

石 伯軒, 藤原 健, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：We have been designing ASIC chips with 0.18 um Rohm CMOS process since 2006 September. Our purpose is to use ASIC for frontend electronics of nuclear measurement and imaging such position emission tomography （PET）. Four chips have been submitted by now
and all of them are shared by several colleagues in my laboratory. In September 2006, I have designed a charge sensitive preamplifier in thefirst chip. The preamplifier has used both NMOS and PMOS transistors as well as capacitors. The function of this charge sensitive preamplifier
is to convert charge signal to voltage signal while noise performance and response speed are the key factors. Later in November 2006, we havesubmitted another ASIC chip. In this chip, I have implemented variable gain amplifier （VGA） and digital to analog converter （DAC）, bothof which requires large value resistors and switch. I have adopted N-well resistor for the simple layout and NMOS transistor as the switch. In
March 2007, we have designed another chip. At this time, we have mainly fixed the design and layout mistakes of the first 2 chips. I have revised the charge sensitive preamplifier with NMOS capacitor and VGA with poly resistors. Meanwhile, I have added various resistors to test
their characteristics especially linearity. Last submission was in 2007 October, I have revised the charge sensitive preamplifier again to include an internal bias circuit. This design is close to prototype design.
Right now, we are testing all chips we have received. We look forward to implementing a full mixed signal ASIC chip for our application soon.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre159

トランジスタ数：10 以上，100 未満

グ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

平成19年度第5回ローム CMOS 0.18um試作（ RO18075 ）CMOS IMAGE SENSOR FOR AMBIENT LIGHT SUPPRESSION BY
MEANS OF CURRENT­MODE PIXEL CIRCUIT東京大学工学系研究科

BASCI Caner

概要：このチップは, 新しい電流モード背景光除去機能を備えた CMOS イメージセンサを試作したものである. 光切断法を用いた三次元映像の撮影においては, 撮影環境における背景光が撮影の際に用いるシート光に及ぼす悪影響を除去することにより, 明るい環境での撮影や, 強度の弱いシート
光を用いての撮影を行う事が可能になる. 背景光の除去はイメージセンサのピクセル回路内で 1 ピクセルを単位として行われ, この CMOS イメージセ
ンサの解像度である 256×256 個の全てのピクセル回路は, フォトダイオードの他に背景光電流を記憶するスイッチ型カレントメモリー, 減算回路, 電流ー電圧変換回路を備えている. シミュレーションを行った結果によると, 背景光電流を記憶するカレントメモリーの記憶誤差は 1%以下であり, 背景光が強い条件の場合には 99%以上の効率で除去が可能であることを確認した. また, このイメージセンサの背景光除去の性能を示す SBR（Signal tobackground Ratio）は-32dB であり, 既存の同様な機能を備えたイメージセンサよりも優れた性能を示している. このイメージセンサは他に SOC 向けのIP コアを想定したオンチップコントローラを備えており, 外部からの簡単な信号の入力によりセンサの制御が可能である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100,000 以上

試作ラン：ローム

チップ種別：イメージセンサ/スマートセンサ

高速・高精度三次元撮像用デュアル・イメージャコア・チップ
東京大学工学部

萬代 新悟

概要：高速撮像モード, 高精度撮像モードの二モードを備え, 周囲の状況に応じたモードで動作可能な三次元情報取得システムの構築を目指して, その基本となる動作を確認出来るイ
メージセンサを作成した. 本チップはチップ上にイメージャコアが二つある. 一つめのモードは外部からシート状に変更した光で物体をスキャンし, そのスキャンされた部分を二つのイメージャコアの距離と視差角とを用いて距離情報を取得できる. これは二つのイメージャ

2-3
160

第
２
章
チ
ッ
プ
試
作
報
告

コアの対応点を光を当てることにより素早く求め, 光切断法と同様高速撮像が可能である.
二つめのモードは一方のイメージャコアとシート状に偏光した光の角度, 光とイメージャコ
アの距離を用いて距離状法を取得することが出来る. もう一方のイメージャコアはシート状に偏光した光のプロファイルを求めることにより, 光があたっている部分をより正確に求めることが出来き, 高精度撮像が可能となる.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チッ

プ種別：イメージセンサ/スマートセンサ

LSI 故障診断装置評価用 TEG （2-1）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 電流経路を観測可能な装置の空間分解能を評価する為, 配線間隔の異なる電流経路を有する複数の TEG を集積している. 設計は, レイアウトエディタを用いた手動レイアウト設計により行った. LSI 故障診断装置評価用 TEG （2-1）～（2-3） が組となっている. 電気的接続を必要としない診断装置を対象としており, （2-1） と （2-2） は各回路は外部端子とは接続されていないが, （2-3） は, 比較の為, 外部端子と接続されている. （2-1） と （2-2） は, PN 接合タ
イプが異なる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
回路など）

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価LSI 故障診断装置評価用 TEG （2-2）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 電流経路を観測可能な装置の空間分解能を評価する為, 配線間隔の異なる電流経路を有する複数の TEG を集積している. 設計は, レイアウトエディタを用いた手動レイアウト設計により行った. LSI 故障診断装置評価用 TEG （2-1）～（2-3） が組となっている. 電気的接続を必要としない診断装置を対象としており, （2-1） と （2-2） は各回路は外部端子とは接続されていないが, （2-3） は, 比較の為, 外部端子と接続されている. （2-1） と （2-2） は, PN 接合タ
イプが異なる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価

回路など）

LSI 故障診断装置評価用 TEG （3-1）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 電気的接続を必要とせずに電流経路を観測可能な装置の評価を行うことを目的としており, その感度特性を評価する為, 電流経路検出の容易性を変えた複数の TEG を集積している. 電気的接続の必要がないため, 各回路は, 外部端子とは接続されていない. 設計は, Cadence 社 Virtuoso レイ
アウトエディタを用いた手動レイアウト設計により行った. LSI 故障診断装置評価用 TEG（3-1） と （3-2） が組となっており, これらは, PN 接合タイプが異なっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC

トランジスタ数：10 未満

2.5mmx5.0mm チップ

試作ラン：ローム CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

2-3
161

第
２
章

LSI 故障診断装置評価用 TEG （3-2）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 電気的接続を必要とせずに電流経路を観測可能な装置の評価を行うことを目的としており, その感度特性を評価する為, 電流経路検出の容易性を変えた複数の TEG を集積している. 電気的接続の必要がないため, 各回路は, 外部端子とは接続されていない. 設計は, Cadence 社 Virtuoso レイ
アウトエディタを用いた手動レイアウト設計により行った. LSI 故障診断装置評価用 TEG（3-1） と （3-2） が組となっており, これらは, PN 接合タイプが異なっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC

トランジスタ数：10 未満

2.5mmx5.0mm チップ

試作ラン：ローム CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

デルタ・シグマ変調器，高線形 OTA，温度センサー回路，高負荷用ドライ
バ TEG
宮崎大学大学院工学研究科
宮崎大学工学部

今木 啓太, 林田 辰徳, 井手 大介

宮内 亮一, 古家 拓郎, 外山 貴子, 田村 宏樹, 淡野 公一

概要：本試作では，256 倍 OSR，16bit，2 次のデルタ・シグマ変調器，移動度低下の影響を大幅に低減した低電圧動作トランスコンダクタンス増幅器（OTA），温度センサー回路
および高負荷用ドライバを試作した. 256 倍 OSR，16bit，2 次のデルタ・シグマ変調器では，積分器内部のアンプの低ノイズ化に取組んでいる. また，移動度低下を補償した
OTA では，適応バイアス技術を基本にした回路構成であり，3 次の高調波を大幅に削減することに成功している. また，温度センサー回路では，弱反転領域における熱電圧を活用した回路構成であり，素子の絶対精度に鈍感な回路方式を採用している. また，高負荷用ドラ
イバでは，消費電力，チップ面積の増大を招くこと無く十分な位相余裕を確保するための数種類の方法を試作している. 今後はこれらの評価に取り組む.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

Charge Sampling Filter
概要：

参考文献：［ 1 ］ Jiren Yuan, "A charge sampling mixer with embeddedfilter function for wireless applications," 2ndInternational Conference on Microwave TechnologyProceedings, pp.31518, 2000

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：通信（RF 回路，ATM など）

2-3
162

第
２
章
チ
ッ
プ
試
作
報
告

オンチップ・トランスによるパルス伝送方式ＵＷＢ送信回路
広島大学大学院先端物質科学研究科

高橋 尚基

概要：パルス伝送方式のＵＷＢ送信器として利用できるオンチップ・トランスによる DCRF パルスパワー変換回路を試作した. CMOS スイッチによって, 1 次コイルに流れる電流を制御する. 遮断時, 電流として蓄えられた磁気エネルギーが, 1 次コイルの自己共振周波数で振動しながら, 2 次コイルを通してアンテナから放射される. パルス生成回路やパワー
アンプなどの複数の送信ブロックをオンチップ・トランスとスイッチだけのシンプルな回路構成で実現している. ダイポール・アンテナをプリントした PCB 基板に試作チップをベ
ア・チップ実装して, 伝送実験を行った. 消費電力 3.2mW で, 400Mbps の伝送速度を実現
した.

参考文献：Y.Zheng, Y.Tong, C.W.Ang. Y.Xu, W.G.Yeoh, F.Lin and R.Singh,"A
CMOS carrier-less UWB transceiver for WPAN applications", ISSCC 2006

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：10 以上，100 未満（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信1Gbps×4ch 光無線 LAN 用ビジョンチップ
奈良先端科学技術大学院大学物質創成科学研究科

長畑 樹, 宮脇 智也, 香川 景一郎,
布下 正宏, 太田 淳

概要：我々は，受光素子として，通信対象の位置を探し出す「撮像」と，高速光通信を行
うための「データ受信」の二つの機能をもつイメージセンサを用いた新しい屋内用光無線
LAN システムを提案している．複数データを同時に受信できる特徴を利用し，ダウンリン
クに波長多重通信を適用できる 1.25Gbps×4 センサを設計した．設計時にパッケージ，I/O セル，その他配線容量・抵抗などの寄生素子の等価回路を与え，トランジスタサイズ，
バス配線幅を最適化した．また，光信号のオフセットを除去するために自動オフセット
キャンセル回路，波長間クロストークを除去するアナログマトリックス回路を内蔵した．
高速光信号は, LVDS （low voltage differential signaling）または CML （current
mode logic）で出力する．オンチップで A/D コンバータを搭載し, 画像信号をデジタルで読み出すことができる．

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トランジスタ数：
100,000 以上

試作ラン：ローム CMOS 0.18μm 7.5mx10mm チップ

チップ種別：イメージセンサ/スマートセンサ

列並列 A/D 変換回路 TEG
茨城大学工学部

木村 孝之

概要：近年イメージセンサには高速で低ノイズを実現するためにカラム A/D 変換がおこなわれている. カラム A/D 変換を実現するためには画素の幅に相当するスペースに A/D 変換
回路を集積する必要がある. これらカラム A/D 変換を実現するための一つの方法として追従型 A/D 変換器がある. これは他の方法に比較して, カウンタと比較器という単純な回路によって実現できる. ただし, 高速なカウンタを実現できないと A/D 変換速度は遅くなってしまう. 今回の試作ではデジタル領域での CDS（Correlated Double Sampling）を実現するため, 12bit のアップ・ダウンカウンタと, 比較用ランプ波を生成するための 12bitR2R ラダー形 D/A 変換器も同時に設計, 試作を行った. カウンタのシミュレーションでは最大動作周波数が 123.6MHｚであったが, 実際の測定では 112.4MHｚであった. 数チップ測定を行ったが, 結果のずれは 10％に収まっていた. 0.35μ m プロセスでは A/D 変換器とし

2-3て 7ｋｓｐｓのサンプリングレートが実現されていたが, 本試作では 27．4ｋｓｐｓまで向上することができた. この結果
1000×1000 画素程度のイメージセンサの A/D 変換を列並列で実現できる目処がたった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，Mentor 社 CalibrexRC
チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

田中 裕己, 和泉 伸也

広島大学ナノデバイス・システム研究センター

Mattausch Hans. Juergen,
小出 哲士

概要：あいまい検索を要するようなアプリケーション（画像認識・圧縮技術など）にとって，最小距離データを検索する機能メモリは大変重要な部分である．私はこのような機能
メモリを高速・小面積・低消費電力な全並列型アナログ・デジタル連想メモリで実現するために，連想メモリの主部分たる最小距離検索回路においてワイドレンジ差動増幅器を用いた回路を提案している．しかし，近年の微細化技術の進歩に対して，アナログ回路の設
計はよりシビアになってきている．そこで，今後の微細化に対して，全並列型アナログ・
デジタル連想メモリがどのように影響を受けるかを測定するために本チップを試作した．
チップは最小距離検索回路の性能を測定するためのテスト回路を搭載している．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 CalibrexRC
CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

第
２
章
チ
ッ
プ
試
作
報
告

最小距離検索回路の性能評価用回路
広島大学先端物質科学研究科

163

試作ラン：ローム

ウェーブパイプラインのための遅延調整手法評価用演算器の設計
山形大学理工学研究科

多田 十兵衛, 後藤 源助

概要：ウェーブパイプラインのための遅延調整手法を評価するため, 提案手法により自動遅延調整を行ったウェーブパイプライン化演算器をチップ上に実装した. 提案手法は GainBasedDelay モデルに基づくものであり, トランジスタサイズの変更により遅延を調整するものである. 今回は数十種類の遅延素子を用意し, それらを適宜選択することにより遅延調整を行った. DesignCompiler による論理合成結果に対して, 自作した自動遅延調整ツールによりウェーブパイプライン化を実行し, 生成された回路を Astro を用いて配置配線を行った. HSPICE および Nanosim によるシミュレーションでは, 提案手法の通り遅延を均一に揃えることが可能であることが確認された. 今回, テスタによる測定は行っていない.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE
1,000 以上，10,000 未満

トランジスタ数：

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

小型・高速 DC-DC コンバータ用制御部 LSI の開発
富山県立大学工学研究科

宮崎 崇裕, 岩田 栄之, 松田 敏弘

概要：DC-DC コンバータの小型・軽量化, 高効率化などを実現するためには, 安定制御が行え, 汎用性のある制御回路が必要となってくる. 今回の試作では制御回路のブロックのうち, ヒステリシス制御方式用の比較器, AND 演算回路, ソフトスタート電圧発生回路, 基準
電圧発生回路およびオペアンプを設計した. ヒステリシス制御用の比較器は外付けの抵抗を用いてヒステリシス特性を持たせる. また, 比較器を 3 入力にし, ソフトスタート電圧発生
回路および基準電圧発生回路と組み合わせて, ソフトスタート機能を持たせる. オペアンプ
は基準電圧発生回路のユニティゲインバッファとして用いる. これらの回路を用いて基本的な DC-DC コンバータの評価を行う予定である

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali2-3
164

bre

トランジスタ数：100 以上，1,000 未満

チップ

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
２
章
チ
ッ
プ
試
作
報
告

高周波基板雑音検出手法の評価チップ
神戸大学大学院自然科学研究科
神戸大学大学院工学研究科

檀上 匠
永田 真

概要：当該プロセスにて先に設計・試作した高周波基板雑音検出回路を用いて, 実際に基板雑音を評価するためのテストチップ構成とした. 4 つのブロックからなり, 具体的には検出回路単体評価ブロック, プローバを用いた検出回路単体評価ブロック, 基板雑音の距離依存性評価ブロック, CMOS スイッチを用いた距離依存性評価ブロックである. 試作チップの評価に着手済みで, 距離依存性評価ブロックにおいて, 基板を伝搬する RF 信号を検出が可能であることを確認している. 今後, 検出回路の単体性能評価などの基礎データを蓄積する
予定としている.

参考文献："On-Die Monitoring of Substrate Couplig for Mixed-Signal Circuit Isolation," D. Kosaka, M. Fujiwara, T. Danjo, M. Nagata, Extended Abstracts of the2006 International Conference on Solid State Devices and Materials, pp. 62-63, Sep. 2006.

設計期間：1 人月以上，2 人月未満 設計ツール：SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特高周波パッシブ評価 TEG
東京工業大学大学院理工学研究科

伊藤 猛, 金丸 正樹, 原 翔一, 高山 直輝,
Chaivipas Win, 李 寧, 岡田 健一, 松澤 昭

概要：本 TEG は, 高周波回路設計用のパッシブ素子の特性評価を目的とする．TEG に含まれるのは, （ 1 ）110GHz 対応 Thru パターン, （ 2 ）single-end 用 de-embedding パターン, （ 3 ）differential 用 de-embedding パターン, （ 4 ）インダクタ TEG, （ 5 ）トランス TEG, （ 6 ）差動 6-box Thru TEG, （ 7 ）差動インダクタ TEG である．ネットワーク
アナライザを用いたオンウエハ測定により, 67GHz までの 4port 測定および 110GHz までの 2port 測定を行い, TEG の評価をする．オンチップでの LRM 校正を試みる．また, 差動インダクタの測定評価においては, 行列分解法を用いて, 左半インダクタンスと右半インダ
クタンス, および, それらの相互インダクタンスを解析的に求める．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18 μ m 5.0mm 角チップ

チップ種別：通信（RF 回路，

ATM など）高周波パッシブ評価 TEG
東京工業大学大学院理工学研究科

伊藤 猛, 金丸 正樹, 原 翔一, 高山 直輝,
Chaivipas Win, 李 寧, 岡田 健一, 松澤 昭

概要：本 TEG は, 高周波回路設計用のパッシブ素子の特性評価を目的とする．TEG に含まれるのは, （ 1 ）110GHz 対応 Thru パターン, （ 2 ）single-end 用 de-embedding パターン, （ 3 ）differential 用 de-embedding パターン, （ 4 ）インダクタ TEG, （ 5 ）トランス TEG, （ 6 ）差動 6-box Thru TEG, （ 7 ）差動インダクタ TEG である．ネットワーク
アナライザを用いたオンウエハ測定により, 67GHz までの 4port 測定および 110GHz までの 2port 測定を行い, TEG の評価をする．オンチップでの LRM 校正を試みる．また, 差動インダクタの測定評価においては, 行列分解法を用いて, 左半インダクタンスと右半インダ
クタンス, および, それらの相互インダクタンスを解析的に求める．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

2-3
チップ種別：通信（RF 回路，

ATM など）

165

第
２
章
チ
ッ
プ
試
作
報
告

生体信号センシングおよび刺激印加のための回路
慶應義塾大学理工学部

横山 祐介, 中野 誠彦

概要：本試作では前回設計した生体信号センシングに加え, 単一電極で神経細胞への刺激も印加できるための手法を検討した. 前回の設計では LPF によって大きな面積をとることとなったが, 今回は信号を差動からシングルエンド変換するための減算回路の帯域を低く設定することによって LPF の機能も含ませることにした. その結果全部で 16ch の回路を搭載することができた. スイッチを切り替えることにより信号記録フェイズと刺激印加フェイズを切り替える構成になっているが, 刺激印加後にセンシング電極を刺激印加直前の状態に戻してやることによってアーチファクトを抑えるため, 刺激印加直前の DC 値をサンプルホール
ドし外部から入力する刺激信号と足しあわせてから印加する. （共同研究先の特許技術）また 0V 中心でバイフェイズな刺激信号を入力するため回路全体にトリプルウェル構造を適用
し浮かせることによって VDD を+0.9V, VSS を-0.9V とした. アンプ単体の動作も検証するため刺激印加回路ブロックを含まない回路も 16ch 中 8ch 搭載した. そのほかに要素回路の動作検証のためのデバッグ回路も載せてある.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満
DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-FMDSM のための線形電圧制御発振器
富山大学工学部

前澤 宏一, 三宅 誠一

概要：高分解能, 広帯域のアナログ・デジタル変換器の実現を目指し, 周波数変調方式のΔΣ 変調器について検討した. 周波数変調方式 ΔΣ 変調器は FM 信号の位相が瞬時周波数の積分であることを利用するものである. この方式は位相が 2π で 0 に戻ることが自然のフィードバックとして働くため, 動作周波数を制限するフィードバック用の DA 変換器が必要な
く, 高速動作に適している. しかも, フィードバックに誤差が生じないため, 容易に高精度化が可能という特徴がある. しかし, 線形でかつ周波数変調範囲の非常に広い発振器が必要という欠点があり, これまで, この方式に関する報告は非常に少なかった. 本チップは, 線
形性を高めるための工夫を行ったリング発振器のテストを行うものである.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
2.5mm 角チップ

2-3
166

第
２
章
チ
ッ
プ
試
作
報
告

トランジスタ数：10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m

平成19年度第6回ローム CMOS 0.18um試作（ RO18076 ）MuCCRA-1
慶應義塾大学情報工学科

佐野 徹, 加東 勝, 西村 隆, 中村 拓郎, 堤 聡, 長谷川 揚平,
天野 英晴

概要：MuCCRA（Multi-Core Configurable Reconfigurable Architecture）は, コンフィギャラブルな低電
力マルチコア動的リコンフィギャラブルプロセッサに関するアーキテクチャ技術をチップレベルから提案, 開発,
解析することを目的としている. MuCCRA は, 複数の ProcessingElement（PE）をアレイ状に並べ, 各 PE の動
作, 接続関係を構成情報によって動作しながら変更し, 最適なデータパスをつくることができる. MuCCRA-1 は,
その 2 つ目のプロトタイプチップであり, PE を 4x4, PE 間の接続を行う SwitchingElement（SE）を 5x5, 乗算を行う Mult（Multiplier）, 演算データを保持する DATA MEM を 4 つもち, それぞれが構成情報を保持するコ
ンテキストメモリをもつ. コントローラは実行するアプリケーションに応じて, 各ユニットのコンテキストメモリ
へ構成情報を転送し, 実行を行うことが可能である.

参考文献：長谷川 揚平, 堤 聡, 中村 拓郎, 西村 隆, 佐野 徹, 加東 勝, 齊藤 正太郎, 天野 英
晴. "動的リコンフィギャラブルプロセッサ MuCCRA-1 の実装と評価",先進的計算基盤システムシンポジウム（SACSIS2007） 論文集, pp. 95-102, May 2007

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibreプ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チッ

チップ種別：マイクロプロセッサ

フラッシュ ADC 搭載アナログ回路検証用チップの再試作
慶應義塾大学理工学部

森本 一毅, 佐藤 大祐, 中野 誠彦

概要：本試作は, 前回設計したフラッシュ型 ADC のデジタル回路部の配線ミスがあったた
め再試作したものである. 精度は 4bit,7bit のものを設計した. さらにコンパレータ単体のIP を搭載し, アナログ・デジタル混載型 IC を想定して VCO を基本としたデジタル回路も搭載した. 特にデジタル回路で生成されたノイズ波形が同一基板上のアナログ回路側に伝搬する基板ノイズの問題を検証することを想定した. 測定した結果, コンパレータ単体での動作において 100mV 程度の精度誤差が生じてしまった. この問題はパッケージされたチップ2-3で測定した場合だが, ベアチップの測定を行うことで誤差は数 mV に抑えることができた.
7bit 程度の ADC を想定するとさらなる測定環境のブラッシュアップが今後の課題である.

167

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

CMOS 0.18μm 2.5mm 角チップ

第２章

試作ラン：ローム

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

論理回路として動作するメモリの修正試作
広島市立大学大学院情報科学研究科
広島市立大学情報科学部

吉原 理記, 平川 直樹, 谷川 一哉, 弘中 哲夫

戸口 博昭

概要：近年，幅広い分野で利用されている FPGA（Field Programmable Logic Device）などに代わる新たな再構成型デバイスとしてメモリベース論理回路（MPLD）を提案した．MPLD は LUT（Look-Up Table），スイッチ信号，メモリとして機能する MLUT を基本要素とし，隣接した各 MLUT を相互に接続して構成される．この構成により，従来
FPGA において面積の大部分を占めるスイッチ要素が不要となる．MPLD はコンフィギュ
レーションにおいてその方法が通常のメモリへの書き込み操作と同様なため高速なコン
フィギュレーション速度を実現し，特に部分再構成能力に優れている特徴を持つ．今回の試作では，以前作成した MPLD チップにおける I/O 用のバッファ回路の修正, それに伴い変更が必要な配線に対して修正を行った．現在 FPGA ボードによる測定を行っている所である．

参考文献：吉原理記，平川直樹，谷川一哉，弘中哲夫，佐藤正幸，”再構成デバイスとしても動作するメモリ（MPLD）の一実装例（リコンフィギャラブルアーキテクチャ 1） ”，電子情報通信学会技術研究報告 RECONF2007-16，pp.7-12，2007 年

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys 社ＮanoSim, Synopsys 社 Star-RCXT,CMOS 0.18μm 2.5mm 角チップ

Synopsys 社 Hercules

チップ種別：ニューテクノロジ

トランジスタ数：100,000 以上

試作ラン：ローム

遅延保障フリップフロップ検証用回路
東京大学情報理工学系研究科

廣瀬 健一郎, 坂井 修一

概要：タイミングエラーに対する耐性を高めたフリップフロップの動作検証用回路. 素子性
能のばらつき, 動作環境の変動などによって演算処理の過程で発生する可能性のある, 過大
な遅延・過小な遅延・過渡的なノイズによる誤動作などによる誤動作を検出し自己修復するようなフリップフロップを設計・実装した. 本フリップフロップは, 通常のフリップフ
ロップに加えて, 信号が遷移するタイミングを監視する機構と, それに基づいて, 誤作動を避けるため入力データの保持を確定するタイミングを調整する機構を備えている. 本チップには, 当該フリップフロップ単体の動作確認用の回路と, 該フリップフロップにデータを供給するための簡単な演算回路などを作製している. なお, 本チップは先行して試作を行った
チップにおいて, 入出力パッド使用法の誤りが発見されたため, 該当部分を訂正し再度試作をお行ったものである.

参考文献：K. Hirose, Y. Manzawa, M. Goshima, and S. Sakai "Delay-Compensation Flip-Flop with In-situ Error Monitoring for Low-Power and Timing-Error-Tolerant Circuit Design"JJAP, Vol.47 , No. 4 2008

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

別：マイクロプロセッサ

Mixed-Signal Focal-Plane Image Processor Employing Timedomain Computation Architecture
東京大学大学院新領域創成科学研究科

伊藤 潔人, 柴田 直

概要：本試作では, 時間領域でデジタル演算を行うロジック回路を用い, コンパクトながら多機能な演算回路とフォトダイオードを集積したスマートビジョンプロセッサを開発した.
本チップは, 昨年度試作したテストチップを基本に, 新たにインバータ回路を利用して正負の符号を取り扱う論理を開発し, 前回の試作に比べ演算効率, 開口率および回路のコンパク
トさなどを大幅に向上させた. 演算機能として, 焦点平面上でのいかなる線形フィルタ演算でも実現できる構造であることを特徴とする. 5.0mm 角のチップ上に 64×64 のピクセルユ
ニットを実装し, 電源電圧 1.8V, 最大動作周波数 100MHz を想定し設計を行った.

参考文献：［ 1 ］ Kiyoto Ito and Tadashi Shibata, "Mixed-Signal Focal-Plane Image
2-3
168

第
２
章
チ
ッ
プ
試
作
報
告

Processor Employing Time-domain Computation Architecture," in Proceedings ofthe 2007 International Symposium on System-on-Chip （SoC 2007）, pp. 23-26, Tampere, Finland, Nov. 19-21, 2007.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

初期シードベクトル自動生成汎用 K-MEANS プロセッサ東京大学大学院新領域創成科学研究科

鹿野 博嗣, 藤田 和英, 柴田 直

概要：ベクトル空間の密度を保存したまま, ベクトルの数を減らすことのできる汎用性の高
い K_MEANS アルゴリズムは, ロバストにデータ圧縮できる反面, 実時間で処理を行うには計算コストが非常に高く, 使用条件がオフラインに限られていた. そのため前回の2006 年 1 月設計日立 018um では, この実時間処理要求に応えるために本研究室で開発された連想プロセッサのアーキテクチャをベースとし, K_MEANS プロセッサの計算時間の短
縮とハードウェア量の削減を実現したアーキテクチャを持つ K_MEANS プロセッサを考案, 実装し動作も確認した. 今回の設計ではより良い最終結果を与える K-MEANS 計算を実現するために, 初期シード同士の距離を最大化することで自動生成させるアルゴリズム
を, WTA を前回の K-MEANS プロセッサに加えることで実現した. 本プロセッサは 256 ベ
クトルを 64 並列 SIMD によって 16 グループに分類することができる.

参考文献：［ 1 ］ Hirotsugu Shikano, Kiyoto Ito, Kazuhide Fujita, and Tadashi Shibata, "A Real-Time Learning Processor
Based on K-means Algorithm with Automatic Seeds Generation," in Proceedings of the 2007 International Symposium on
System-on-Chip （SoC 2007）, pp. 7-10, Tampere, Finland, Nov. 19-21, 2007.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサリングオッシレータ
東洋大学工学部

堀口 文男

概要：1 ．目的通常のリングオシレータを Deep-n-well, p-substrate の順で囲むと pwell がフローティング状態となる. これに負電圧を印加することにより nmos トランジス
タに対して回路ブロックごとに個別の基板バイアスを印加できる. これを利用して LSI の低消費電力化を実現するための方法を探る. 2 ．方法各測定は 151 段のリングオシレータを用いて行う. 実測には通常のリングオシレータとフローティング構造のリングオシレータを用いる. 通常のリングオシレータの断面構造では p-substrate が隣の p-well と連結した構造となるために回路ごとに nmos への独立した基板バイアスの印加はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれている為, 通常のリングオシレータと違い nmos に他の回路ブロックとは独立して基板バイアスを印加することが可能となっている. 3 ．結果電流値における通常のリングオシレータ, フローティン
グ構造のリングオシレータの実測値とシミュレーション結果の比較を行い, シミュレーション結果と実測値はよく一致するということ, nmos に印加した基板バイアス効果による電流制御が行われていることが確認できた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

別：TEG（特性評価回路など）

LSI 故障診断装置評価用 TEG （ 4 ）大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 非接触で配線中の故障箇所を診断する装置において, 様々な配線形状の違いや, 配線中での欠陥位置の違いが診断装置の測定結果に与える影響を評価する為, 多様な配線形状を有する TEG, 作りこむ擬似
欠陥の位置を様々に変えた TEG を集積している. 電気的接続を必要としない診断装置を対象としており, 各回路は外部端子とは接続されていない. 設計は, Cadence 社 Virtuoso レ
イアウトエディタを用いた手動レイアウト設計により行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC

トランジスタ数：10 未満

2.5mmx5.0mm チップ

試作ラン：ローム CMOS 0.18μ m

2-3

チップ種別：TEG（特性評価回路など）

169

第
２
章
チ
ッ
プ
試
作
報
告

LSI 故障診断装置評価用 TEG （2-3）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 電流経路を観測可能な装置の空間分解能を評価する為, 配線間隔の異なる電流経路を有する複数の TEG を集積している. 設計は, レイアウトエディタを用いた手動レイアウト設計により行った. LSI 故障診断装置評価用 TEG （2-1）～（2-3） が組となっている. 電気的接続を必要としない診断装置を対象としており, （2-1） と （2-2） は各回路は外部端子とは接続されていないが, （2-3） は, 比較の為, 外部端子と接続されている. （2-1） と （2-2） は, PN 接合タ
イプが異なる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
回路など）

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価LSI 故障診断装置評価用 TEG （5-1）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 大規模な実用 LSI での故障診断性能を評価することを目的としており, 80386 マイクロプロセッサのサブセット
3 回路分を有する ITC99 ベンチマーク回路 b17 のマクロブロックをレイアウト合成し, このマクロブロックを 4 つ集積している. 電気的接続を必要としない診断装置を対象としており, 各回路は外部端子とは接続されていない. LSI 故障診断装置評価用 TEG （5-1）～（54） が組となっており, （5-1） は比較参照用の正常回路, （5-2）～（5-4） は回路の各所に擬似欠陥を作り込んだ不良回路となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：100,000 以上

試作

トランジスタ数：100,000 以上

試作

トランジスタ数：100,000 以上

試作

チップ種別：マイクロプロセッサ

LSI 故障診断装置評価用 TEG （5-2）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 大規模な実用 LSI での故障診断性能を評価することを目的としており, 80386 マイクロプロセッサのサブセット
3 回路分を有する ITC99 ベンチマーク回路 b17 のマクロブロックをレイアウト合成し, このマクロブロックを 4 つ集積している. 電気的接続を必要としない診断装置を対象としており, 各回路は外部端子とは接続されていない. LSI 故障診断装置評価用 TEG （5-1）～（54） が組となっており, （5-1） は比較参照用の正常回路, （5-2）～（5-4） は回路の各所に擬似欠陥を作り込んだ不良回路となっている.

2-3
170

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：マイクロプロセッサ

第
２
章
チ
ッ
プ
試
作
報
告

LSI 故障診断装置評価用 TEG （5-3）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 大規模な実用 LSI での故障診断性能を評価することを目的としており, 80386 マイクロプロセッサのサブセット
3 回路分を有する ITC99 ベンチマーク回路 b17 のマクロブロックをレイアウト合成し, このマクロブロックを 4 つ集積している. 電気的接続を必要としない診断装置を対象としており, 各回路は外部端子とは接続されていない. LSI 故障診断装置評価用 TEG （5-1）～（54） が組となっており, （5-1） は比較参照用の正常回路, （5-2）～（5-4） は回路の各所に擬似欠陥を作り込んだ不良回路となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：マイクロプロセッサ

LSI 故障診断装置評価用 TEG （5-4）
大阪大学情報科学研究科

三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行う為, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 大規模な実用 LSI での故障診断性能を評価することを目的としており, 80386 マイクロプロセッサのサブセット
3 回路分を有する ITC99 ベンチマーク回路 b17 のマクロブロックをレイアウト合成し, このマクロブロックを 4 つ集積している. 電気的接続を必要としない診断装置を対象としており, 各回路は外部端子とは接続されていない. LSI 故障診断装置評価用 TEG （5-1）～（54） が組となっており, （5-1） は比較参照用の正常回路, （5-2）～（5-4） は回路の各所に擬似欠陥を作り込んだ不良回路となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：100,000 以上

試作

チップ種別：マイクロプロセッサ

画素時間差分情報の膨張処理を用いたアナログ動体検出回路
東京大学大学院新領域創成科学研究科

仁木 祐介, 柴田 直

概要：動画像処理は計算量が膨大となるため, ハードウェア実装による高速化が欠かせな
い. 動画像処理では, まず動体の位置を見つける必要がある. 本試作ではアナログ回路を用いた動体検出機能の実装を行った. まずフレーム差分により画素時間差分情報を取得し, 適
応的な閾値による二値化を画素並列に行う. この値（動きビット）を行および列ごとに数え上げてヒストグラムを生成し, 再度二値化することで動体の位置検出を行う. 画素時間差分
情報を二値化するための閾値の決定が最も重要だが, 「OR 増幅」という新たな概念を導入
し, 動体由来の動きビットは背景由来のものと現れ方が異なる性質を用いて閾値を適応的に定める手法を考案した. 本チップは 64x64 画素のフォトダイオードを搭載し, 数 ms 程度で画像を取り込める. 各画素のフレーム差分はバンプ回路を用い, コンパクトに実装した. バ
イナリ値の数え上げはフローティングゲート MOS 技術を用いた加算で実現し, 消費電力を2-3低く抑えた.

参考文献：［ 1 ］ Yusuke Niki, Yasuo Manzawa, Satoshi Kametani, and Tadashi Shibata, "A Moving-Object-Localization

171

Hardware Algorithm Employing OR-Amplification of Pixel Activities," in Extended Abstracts of the 2007 International Con-

第２章

ference on Solid State Devices and Materials （SSDM 2007）, pp. 1062-1063, Tsukuba, Japan, Sep. 18-21, 2007.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

アナログ動体検出ＴＥＧ用回路＆1ｃｌｋPPED ベクトル生成回路
東京大学大学院工学系研究科

中川 琢規

東京大学大学院新領域創成科学研究科

仁木 祐介, 柴田 直

概要：本チップは 2 つの異なる目的で回路を実装した. 一つ目は, アナログ回路を用いた高速な動体検出機能の実装である. まずフレーム差分により画素時間差分情報を取得し, 適応的な閾値による二値化を画素並列に行う. この値（動きビット）を行および列ごとに数え上げてヒストグラムを生成し, 再度二値化することで動体の位置検出を行う. 画素時間差分情報を二値化するための閾値の決定が最も重要だが, 「OR 増幅」という新たな概念を導入
し, 動体由来の動きビットは背景由来のものと現れ方が異なる性質を用いて閾値を適応的に定める手法を考案した. 本チップで各要素回路の実装とその評価を行った. 二つ目は, 本研究室の連想プロセッサをベースとした実時間画像認識 VLSI システム構築である. 特徴ベクトルである PPED ベクトルを実時間で生成可能なプロセッサの開発した. 本設計では, エッジ情報を SRAM メモリに保存させることでエッジ情報を有効に活用し, 演算部でベクトル情報を再利用させることで効率的なベクトル生成を実現した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μ m

チ
ッ
プ
試
作
報
告

Smooth Optical Flow 計算回路
東京大学大学院工学系研究科

馬 文静, 姜 璟煕

東京大学大学院新領域創成科学研究科

柴田 直

概要：動物体の動きベクトル（optical flow）を求めることによって, 動きの方向と大きさを知ることができる. Normal optical flow の計算では, 動きベクトルの計算に局所的な画像の輝度値情報しか使わないため, aperture 問題が存在し, 求めた動きベクトルが正確性に欠けるという問題がある. この問題を回避するために, smooth optical flow のアルゴリ
ズムが［ 1 ］で提案され, ハードウェア実装が行われた. 本チップでは, 最終の計算結果の信頼性を高めるために, smooth optical flow の計算において最も重要な乗算部分に, 本研究で新しく提案する広い線形レンジを持つ乗算器を適用した. 原理検証のために, 8×8 ピク
セルのテスト回路を実装した.

参考文献：［ 1 ］ A. Stocker and R. Douglas, “Computation of smooth optical flow
in a feedback connected analog network”, Advances in Neural Information Processing Systems 11, 1999, MIT Press, pp.
706-712.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Avanti 社 Star-HSPICE トランジス
タ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プ

ロセッサ

方向性エッジヒストグラムマッチングを用いた実時間動き場生成プロセッサ東京大学大学院新領域創成科学研究科

藤田 和英, ハオ ジャ, 岡野 祐太, 柴田 直

概要：動画の各フレーム中の物体の動きの検出は, その動きの認識をするために重要である
が, 一般的に計算コストが高く, 専用のハードウェアによって高速化するメリットが大き
い. 本試作では, 動き検出の中でも精度が高いが, 特に計算コストの高いブロックマッチン
グを方向性エッジのヒストグラムマッチングによって行い, 物体の動きの大きさと方向を検出することのできるプロセッサを開発した. 各フレームのエッジデータを領域で規則的に分割し, 複数個のオンチップメモリに保存することで, ブロック内のデータを 1 クロックサイ
クルで読み出してくることができ, さらに差分絶対値和演算, 最小値探索を並列に実行することで, 1 クロックサイクルにつき任意の 1 箇所の動きベクトルを求めることが可能である. 本チップは電源電圧 1.2V, 動作周波数 20MHz で, 256×256 ピクセルの動画について,

2-3
172

第
２
章
チ
ッ
プ
試
作
報
告

16×16 ピクセルのブロックマッチングによって 8 ピクセル以内の動きを検出できることを実測によって確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Avanti 社
nopsys 社 Nanosim, Hercules, Star-RCXT

トランジスタ数：100,000 以上

Star-HSPICE, Sy-

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

神経信号センシング LSI のための CMOS 低雑音増幅回路
広島大学先端物質科学研究科

浴 良仁, 升井 義博, 吉田 毅, 岩田 穆

概要：生体活動に制約を加えない小型の神経信号センシング LSI の実現は, 生体活動と神経活動の関係を正確に把握するため, 生体工学および生物学の分野で要望されている. 本研究では, 多入力チャンネルを備えた神経信号センシング LSI のための CMOS 低雑音増幅回路の設計を行った. Auto-zero 技術を適用することで, DC オフセット電圧と低周波雑音を低減すると同時に, 入力信号を微分する. これにより, 商用交流雑音（振幅：1mV 程度, 周波数：60Hz）を神経信号（振幅： 50u～100uV 程度, 周波数成分：500～1kHz）に対して20dB 程度低減させる回路を設計した. 微分された信号はデジタル領域で積分することにより元の波形を再現することができる. 測定結果より, 従来回路では低減できなかった商用交
流雑音を信号帯域に対して約 18dB 低減することが可能で, 神経信号を 35.6dB 増幅できる
高入力インピーダンス増幅回路を実現した. 帯域内雑音（～100kHz）は 2.7uV, 1 入力チャ
ネルあたりの消費電力は 70uW@1.4V である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社
Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS

生体用途向けアナログ要素回路 TEG
広島大学先端物質科学研究科

升井 義博, 吉田 毅, 岩田 穆

概要：体液の Ph，生体内の電位や温度情報などを継続的に観測する，生体用途向け小型センサの実現が要望されている．本試作チップではセンサを構成する一般的な演算増幅回
路，サイクリック形 Analog-to-Digital Converter （ADC），低電力逐次比較形 ADC お
よびラッチコンパレータをアナログ要素回路 TEG として試作した．設計した CMOS 演算
増幅回路の DC ゲインは 84dB，カットオフ周波数 130kHz，消費電力 70uW@1.5V である．
サイクリック形 ADC は演算増幅回路と 1.5bit コンパレータで構成し，12bit 分解能，サン
プリング周波数 10kHz，消費電力は 50uW@1.5V で動作する．また逐次比較形 ADC は8bit 分解能，サンプリング周波数 50kHz，消費電力 10uW で動作する．チップの評価は今後行う予定である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，
Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Synopsys 社
上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

StarRCX

トランジスタ数：1,000 以

チップ種別：TEG（特性評価回路など）

人体を伝送路とするデータ通信回路
広島大学先端物質科学研究科

向井 徹, 岩田 穆

概要：近年，人間に関係する種々の情報を生体センサネットワークで継続的に測定し健康管理を行おうとする研究がなされている. しかしセンサ間通信には従来から用いられている
有線方式では導線が行動を制限してしまい長時間の測定に適さない. 一方，無線方式では導線は不要だが，長バッテリ寿命化が困難である. 本研究では導線が不要かつ低消費電力の見込める，人体を伝送路として利用する通信回路のフロントエンドを試作した. 人体を伝送路とする通信ではグラウンド線が浮遊容量で構成されるために周囲の環境や人の姿勢によって受信振幅が大きく変化してしまうが，ボルテージフォロワ回路で入力回路のグラウンド
電圧を制御し，入力容量を小さく見せることで受信振幅を最大化し，この問題を解決した.
本チップには受信回路 TEG のほかデータ送信回路を集積化している. チップ評価は未了だ
が，人体モデルを含む回路シミュレーションでは通信速度 1Mbps，消費電力 4mW が得ら

2-3

れている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）李 田茂, 黒木 幸令

概要：LSI に組み込まれた電流基準はバンドギャップ定電圧回路に電流制限抵抗を付加した回路が知られるのみである. LSI 内に実装可能な抵抗は±30%もの絶対値誤差をもつ. 電流源の精度がこの誤差で決められてしまう. LSI 化する場合にはトリミング手法を使うのは厄介である. 抵抗をキャパシタで置き換えるスイッチングキャパシタ手法も提案されているが,キャパシタは温度係数が良いものの, 絶対値の製造ばらつきは依然として±15%は覚悟しなければならない. 今度試作したチップでの定電流源回路はスイッチトキャパシタ回路のス
イッチング周波数を使って安定化するシステム的な手法である. スイッチトキャパシタにより作製した等価抵抗が, プロセスばらつきを持つ容量値の他に, スイッチング周波数によっても制御できる点に着目し, 外部校正電流源を使ってチップ毎にスイッチング周波数を校正記憶する手法を提案した. 校正によりチップ毎に決まった周波数は水晶振動子を用いたシス
テム基準周波数を用いて PLL により安定に保つことができる. 今度 Rohm018 のチップを試作, 設計した回路の有効性を確認するつもり.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

第
２
章
チ
ッ
プ
試
作
報
告

PLL による LSI テスト用高精度電流源回路
九州大学システム情報科学府

173

トランジスタ数：10,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

駆動力を上げたラッチ回路と消費電力測定回路
横浜国立大学大学院工学府

生田 浩康, 山田 日登美，吉川 信行

概要：今現在動作が安定し消費電力が最も小さい pal4n を出力ドライバ用に駆動力を上げるた回路であり, 今後これらのドライバを用いることで動作周波数を上げることができる.
過剰な駆動力のドライバでは回路の面積や消費電力の無駄となるので必要最低限の駆動力を調べるために今までの 5 倍から 100 倍までの pal4n がのせられている. 断熱的 4bit 加算回
路はキャリーの入力のラインがピンにつながっていないというミスを修正し, もう一度載せている. 10 倍に駆動力を上げたラッチ回路を 1bit の加算回路の出力につけ, 以前よりも高速動作化させている. 前回と同様の断熱回路の消費電力を測定するための回路規模は 4096 ゲートである. 比較用に通常の CMOS でも 4 入力アンドを 4000 ゲート並列した回路を載せている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

SFQ/CMOS ハイブリッドメモリシステム用メモリ
横浜国立大学大学院工学府

岡本 悠史, 河合 宣彰，吉川 信行

概要：R1771 : PC379DER1771 : RO1807_4 にて設計したメモリで発覚したレイアウトミスを修正した回路. すなわち SFQ/CMOS ハイブリッドメモリシステムのメモリ回路である.
サイズは 64kbit. 修正箇所はグラウンドラインと出力ラインが重なっていた部分の修正, メ
モリセルのいくつかがグラウンドが浮いた状態になっていた点を修正した. また, デコード方法を検討し, いくつか不要なデコーダの削除を行いそれに合わせトランジスタサイズの変更を行っている. 細かい点ではデコーダの配置換えも行った. 測定は未だに行っていないた
め, 正常動作は確認できていない. 後日, 測定を行う予定である. メモリの周りにあるリングオシレータは R1771 : PC379DER1771 : RO1807_4 と同一のものである.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
2-3
174Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
上，10,000 未満

トランジスタ数：1,000 以

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

第
２
章
チ
ッ
プ
試
作
報
告

プロセッサとしても利用可能な粗粒度リコンフギャラブルデバイス
京都大学情報学研究科

神山 真一, 廣本 正之, 越智 裕之

立命館大学総合理工学研究機構

中村 行宏

概要：本チップは，粗粒度再構成可能デバイスの 1 つであり，タイルと呼ばれる要素の 2
次元アレイ構造を持っている．本チップにおいては 2×4＝8 タイルを持つ．各タイルは，4つの 16bit 整数 ALU，24bit×512 語のインストラクションメモリおよび 16bit×512 語のデータメモリを内蔵する．各タイルは「プロセッサモード」と「ALU アレイモード」の 2 つの動作モードを有し，各タイルは，プロセッサモードでは 16bit の 5 段パイプライン化された整数プロセッサとして，ALU アレイモードでは ALU カスケードベースのハードウェア
エンジンとして使用することが可能である．ALU 等の回路要素は，両モードにおいて共用されており，回路要素間の配線の切り替えにより，プロセッサとしての動作と ALU アレイとしての動作が切り替えられる．このモード選択はタイル外部の制御信号によって行われる．

参考文献：［ 1 ］ 神山, 廣本, 越智, 中村 "プロセッサモードを組み込んだ ALU ベース動的再構成デバイス", pp.64-69, 電子情報通信学会技術研究報告 Vol.107, No.415,VLD2007-128,CPSY2007-71,RECONF2007-74, 2008 年 1 月

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Synopsys 社 Milkyway，Cadence 社 Virtuoso
イクロプロセッサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：マ

低遅延画像伝送システム向け 158 MS/s JPEG 2000 コーデック LSI の開発
金沢大学自然科学研究科

深山 正幸, 井家 佑介, 春日 隆文, 稲田 遼一, 松田 吉雄

概要：現在，ユビキタスネットワークの発展により画像伝送の高画質・高精細化が要求されている．また，双方向通信などでは低遅延性も重要である．これらの要求を満たす画像圧縮技術として JPEG 2000 が挙げられる．本研究では，JPEG 2000 の中で処理が複雑で演算量が多い EBC（Embedded Block Coding）部について以下の新しい処理方式およびアーキテクチャを開発した．ビットプレーン並列方式とパス並列方式によりスループットを
従来の 3×ビットプレーン枚数倍とした．ビットプレーンの並列処理を行いながら regularmode をサポートし，高画質化した．投機的処理によってデコード時のスループットを 32%向上させた．EBC および BPC（Bitplane Coder）アーキテクチャを開発し，160 MHz 動
作で 158 MSample/s のスループットを実現した．新処理方式及びアーキテクチャによりコードブロック並列方式と比較して，コードブロック用メモリ容量を 64％, BPC 用メモリ容量を 67％削減した．0.18um プロセスで試作を行いゲート数は 100 万,チップ面積は 7.5mm 角であった.

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社
Calibreトランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 7.5mm 角チップ

チップ種別：アナログ/デジタル信号

処理プロセッサ

バス配線 Delay 測定用 TEG の設計（ 2 ）高知工科大学大学院工学研究科
高知工科大学工学部

安岡 佐知子

橘 昌良

概要：配線遅延測定回路をおおまかに分けると, 配線 Delay 回路と VCDL の二つにより構成された設計となっている. 配線 Delay 回路と VCDL によりリングオシレータを構成し,最後にインバータを通って増幅し, 出力される形となっている. VCDL はリングオシレータの発振周波数を調整するための遅延回路である. 発振周波数の調整は, 遅延を測定する配線の周囲に配置した配線に, 発振周波数と同じ周波数の信号を加えるために必要となる. 配線
Delay 回路は, 分岐した偶数本の配線と bus 配線で構成されており, セレクタによってドラ
イバ, レシーバ間の配線を変えることができる. このうち 1 組はバス配線に接続されておらず, この経路をバス配線を通過する経路での発振周波数の差から, 配線遅延を算出する構成となっている. このチップは, 以前に試作したチップの回路に問題があり, 評価を行えな

2-3

かった点を修正したものである.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，

175

Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC

第２章

ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

小型・高速 DC-DC コンバータ用制御部 LSI の開発
富山県立大学工学研究科

宮崎 崇裕, 岩田 栄之, 松田 敏弘

概要：DC-DC コンバータの小型・軽量化, 高効率化などを実現するためには, 安定制御が行え, 汎用性のある制御回路が必要となってくる. 今回の試作では制御回路のブロックのうち, ヒステリシス制御方式用の比較器, AND 演算回路, ソフトスタート電圧発生回路, 基準
電圧発生回路およびオペアンプを設計した. ヒステリシス制御用の比較器は外付けの抵抗を用いてヒステリシス特性を持たせる. また, 比較器を 3 入力にし, ソフトスタート電圧発生
回路および基準電圧発生回路と組み合わせて, ソフトスタート機能を持たせる. オペアンプ
は基準電圧発生回路のユニティゲインバッファとして用いる. これらの回路を用いて基本的な DC-DC コンバータの評価を行う予定である. 回路ブロックは前回と同様であるが, ディジタル回路の配線の修正を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-

動作マージン評価用 SRAM
九州工業大学マイクロ化総合技術センター

野田 和徳, 中村 和之

概要：先端プロセスの SRAM において, 素子微細化に伴う低電圧化, 特性ばらつき増大に
よりメモリセルのノイズマージンが不足し, 動作不可能となる問題が指摘されている. この問題への対策として, SRAM のノイズマージン値算出を自動ツール化することにより, 最適
な SRAM セルトランジスタサイズを容易に求める手法を検討中である. 本試作チップは,
この SRAM セル設計手法の検証のための TEG である. 本チップは, 異なるトランジスタサ
イズのメモリセルを持つ 8 種類の 256bit SRAM を搭載している. それぞれの SRAM の動作
マージンを LSI テスターを用いて評価し, 設計上のノイズマージン値と比較対照することにより, 上記設計手法の有効性確認を行う.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：メモリ

高速・高周波アナログ CMOS 回路試作実習 TEG
群馬大学大学院工学研究科

石原 昇

概要：群馬大学における高速・高周波アナログ集積回路設計基礎講座の一環として, 高速・
高周波 IC の試作実習を実施した. トランジスタレベルの回路設計, レイアウト設計の基礎を指導し, 入出力 1 ポート, 制御端子 1 ピン, チップサイズ 450 μ ｍ ｘ 750 μ ｍ, 動作速度
1GHｚ以上を条件に任意の回路を設計してもらった. 学生 13 名（B4：3, M1：7, M2：2,
D1:1）の設計による 13 回路を搭載した. 主な搭載回路は帯域の異なる狭帯域増幅回路, カ
スコード型低雑音増幅回路, LC 差動型, コルピッツ型, リング型などの発振回路, トランジ
スタの容量特性を利用した可変フィルタ回路, シリアルデータ通信用のイコライザ回路やパルス幅変調回路などである. 評価は高周波プローブにより実施し, 評価結果と設計結果を照合し, 特性劣化の要因や不具合の原因を具体化することによって, 高速・高周波 IC の設計

2-3
176

を行なう上でのポイントおよび高周波プローブによる特性評価技術を体得してもらった.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

第
２
章
チ
ッ
プ
試
作
報
告

高周波アナログ特性モデリング用基本素子＆回路 TEG
群馬大学大学院工学研究科

新井 康之, 氏家 隆一, 菊池 潤, 柴田 賢一, 石原 昇

概要：高周波アナログ CMOS 回路設計の高精度化, および試作回路特性の検証を目的として, 高周波特性モデリング用の素子 TEG および基本回路 TEG を搭載し試作を行なった. 搭
載した素子 TEG は, （ 1 ）ｎ型 MOS トランジスタゲート幅のことなる水準を設定）,（ 2 ）ｐ型の MOS トランジスタ（ゲート幅のことなる水準を設定）, （ 2 ）パワーアンプへの適用を狙った大電流用スパイラルインダクタで, 基本回路 TEG は （ 1 ） 基本増幅回路（並列帰還型や差動型など）, （ 2 ）負性抵抗を利用したインダクタレス発振回路, （ 3 ）LC 共振回路などである. これらの素子の特性は, 高周波プローブを用いたネットワークア
ナライザによる S パラメータの周波数特性評価や入出力波形特性評価により素子特性のモデリングを行なう. さらに, 素子特性と基本回路特性との関係を明確化し, データベース化を図ることによって, 高周波アナログ CMOS 回路の高精度設計を可能とする研究開発環境を拡充して行く.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

0.18 um CMOS ASIC
東京大学工学部原子力国際専攻

石 伯軒, 藤原 健, 高橋 浩之

東京大学工学部バイオエンジニアリング専攻

島添 健次

概要：We have been designing ASIC chips with 0.18 um Rohm CMOS process since2006 September. Our purpose is to use ASIC for front-end electronics of nuclear
measurement and imaging such position emission tomography （PET）. Four chips
have been submitted by now and all of them are shared by several colleagues in mylaboratory. In September 2006, I have designed a charge sensitive preamplifier inthe first chip. The preamplifier has used both NMOS and PMOS transistors as wellas capacitors. The function of this charge sensitive preamplifier is to convert
charge signal to voltage signal while noise performance and response speed are thekey factors. Later in November 2006, we have submitted another ASIC chip. In thischip, I have implemented variable gain amplifier （VGA） and digital to analog converter （DAC）, both of which requires large value resistors and switch. I have adopted N-well resistor for the simple layout and NMOS transistor as theswitch. In March 2007, we have designed another chip. At this time, we have mainly fixed the design and layout mistakesof the first 2 chips. I have revised the charge sensitive preamplifier with NMOS capacitor and VGA with poly resistors.
Meanwhile, I have added various resistors to test their characteristics especially linearity. Last submission was in 2007
October, I have revised the charge sensitive preamplifier again to include an internal bias circuit. This design is close to
prototype design. Right now, we are testing all chips we have received. We look forward to implementing a full mixed
signal ASIC chip for our application soon.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

2-3
177

第
２
章
チ
ッ
プ
試
作
報
告

平成19年度第7回ローム CMOS 0.18um試作（ RO18077 ）ALPHA（MEM_1）
慶應義塾大学情報工学科

佐野 徹, 加東 勝, 西村 隆, 堤 聡, 長谷川 揚平, 天野 英晴

概要：動的リコンフィギャラブルプロセッサ MuCCRA は, 複数の PE（ProcessingElement）をアレイ状に並べた構造をもち, 動作中に構成情報を切り替えながら最適な PE 内部, PE 間のデータパスを構成することができる. 構成情報はメモリに保持されるため, メモ
リの面積が MuCCRA の大きな割合を占め, 消費電力についても同様である. また, 現在
PE 間の接続にはマルチプレクサによるスイッチを利用しているが, トライステートバッ
ファによる実装も検討中である. そこで, 本チップには, トライステートバッファによるス
イッチの遅延や, 面積コスト, そのスイッチの動作を決定する構成情報を保持するメモリの大きさと構成の柔軟性間に存在するトレードオフを解析することを目的として, トライステートバッファを利用したスイッチとメモリを配置した. メモリについての動作のみの検証を実機にて既に行い動作が確認された. スイッチとしての動作については現在検証中である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibreプ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：マイクロプロセッサ

BETA（PE_1）
慶應義塾大学情報工学科

佐野 徹, 加東 勝, 西村 隆, 堤 聡, 長谷川 揚平, 天野 英晴

概要：動的リコンフィギャラブルプロセッサ MuCCRA は, 複数の PE（ProcessingElement）をアレイ状に並べた構造をもち, 動作中に構成情報を切り替えながら最適な PE 内部, PE 間のデータパスを構成することができる. 我々の研究目的の一つである動的リコン
フィギャラブルプロセッサの低消費電力化を実現するため, PE1 個あたりの動作確認, 構成
情報による消費電力の変化, 供給電圧に伴う最大遅延の変化などの挙動を解析するため,

2-3
178

第
２
章
チ
ッ
プ
試
作
報
告

MuCCRA の PE1 個と構成情報を保持するコンテキストメモリとそれを制御する簡単なコ
ントローラを配置したチップが本チップである. 動作検証は既に実機で行い, 画像処理アプ
リケーション（フィルタリング処理）の動作が確認されたが, 消費電力などは現在計測中の段階である.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000 以上

試

チップ種別：マイクロプロセッサ

生体用途向けアナログ要素回路 TEG
広島大学先端物質科学研究科
広島大学工学部

升井 義博, 浴 良仁, 吉田 毅, 石川 智弘, 岩田 穆

安部 亨

概要：体液の Ph，生体内の電位や温度情報などを継続的に観測する，生体用途向け小型センサの実現が要望されている．本試作チップではセンサを構成する温度センサ，演算増幅回路，低電力逐次比較形 Analog-to-Digital Converter （ADC），スパイラルコイルをア
ナログ要素回路 TEG として試作した．設計した PN ダイオードで構成する温度センサは2.3mV/℃の感度を持つ． CMOS 演算増幅回路の DC ゲインは 86dB，カットオフ周波数
1Hz，消費電力 76uW@1.8V である．また逐次比較形 ADC は 10bit 分解能，サンプリング
周波数 50kHz，消費電力 10uW@1.8V で動作する．チップの評価は今後行う予定である．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，
Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社
CalibrexRC

トランジスタ数：1,000 以上，10,000 未満（特性評価回路など）

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：TEG

インダクタ結合インターコネクト試験回路の設計 1
広島大学大学院先端物質科学研究科

亀田 成司, 岩田 穆

概要：3 次元集積回路技術において, スパイラルインダクタ対の磁界結合を用いた無線通信手法が注目されている. 本手法は, 貫通ビアによる 3 次元集積に比べ, 位置合わせが容易であり, 異種チップを集積することも出来る. 本試作では, 佐々木らが開発したインダクタ結
合インターコネクト回路［ 1 ］を改良することを目的としている. まず, 受信回路を差動構成にすることで, 耐雑音特性を改善した. また, オートゼロ回路を組み込むことで, 微調整が必要なバイアス電圧入力を不要にし, かつトランジスタのばらつき補正を可能にした. 送受信回路サイズ 100um×250um, インダクタサイズ 100um×100um, 通信可能距離 60um,
転送速度 1Gbps, 転送回路数 11 個×2 列で設計した.

参考文献： ［ 1 ］ M. Sasaki and A. Iwata, "A 0.95mW/1.0Gbps Spiral-Inductor
Based Wireless Chip-Interconnect with Asynchronous Communication Scheme",
VLSI Sympo Dig. Tech. Papers, pp.348-351, （2005）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，Mentor 社 CalibrexRC
2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：通信（RF 回路，ATM など）

インダクタ結合インターコネクト試験回路の設計 2
広島大学大学院先端物質科学研究科

亀田 成司, 岩田 穆

概要：3 次元集積回路技術において, スパイラルインダクタ対の磁界結合を用いた無線通信手法が注目されている. 本手法は, 貫通ビアによる 3 次元集積に比べ, 位置合わせが容易であり, 異種チップを集積することも出来る. 本試作では, 佐々木らが開発したインダクタ結
合インターコネクト回路［ 1 ］を改良することを目的としている. まず, 受信回路を差動構成にすることで, 耐雑音特性を改善した. また, オートゼロ回路を組み込むことで, 微調整が必要なバイアス電圧入力を不要にし, かつトランジスタのばらつき補正を可能にした. 送受信回路サイズ 100um×250um, インダクタサイズ 100um×100um, 通信可能距離 60um,
転送速度 1Gbps, 転送回路数 11 個×2 列で設計した.

参考文献： ［ 1 ］ M. Sasaki and A. Iwata, "A 0.95mW/1.0Gbps Spiral-Inductor
2-3

Based Wireless Chip-Interconnect with Asynchronous Communication Scheme",
VLSI Sympo Dig. Tech. Papers, pp.348-351, （2005）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，Mentor 社 CalibrexRC
2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：通信（RF 回路，ATM など）

亀田 成司, 岩田 穆

概要：3 次元集積回路技術において, スパイラルインダクタ対の磁界結合を用いた無線通信手法が注目されている. 本手法は, 貫通ビアによる 3 次元集積に比べ, 位置合わせが容易であり, 異種チップを集積することも出来る. 本試作では, 佐々木らが開発したインダクタ結
合インターコネクト回路［ 1 ］を改良することを目的としている. まず, 受信回路を差動構成にすることで, 耐雑音特性を改善した. また, オートゼロ回路を組み込むことで, 微調整が必要なバイアス電圧入力を不要にし, かつトランジスタのばらつき補正を可能にした. イ
ンダクタサイズの違いによる 2 種類の送受信回路を設計した. インダクタサイズ 100um 角の送受信回路については, 送受信回路サイズ 100um×250um, 通信可能距離 60um, 転送速度 1Gbps, 転送回路数 26 個×1 列, インダクタサイズ 300um 角の送受信回路については,送受信回路サイズ 300um×450um, 通信可能距離 200um, 転送速度 500Mbps, 転送回路数
6 個×6 列で設計した.

参考文献：［ 1 ］ M. Sasaki and A. Iwata, "A 0.95mW/1.0Gbps Spiral-Inductor Based Wireless Chip-Interconnect with
Asynchronous Communication Scheme", VLSI Sympo Dig. Tech. Papers, pp.348-351, （2005）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，Mentor 社 CalibrexRC
5.0mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：通信（RF 回路，ATM など）

第
２
章
チ
ッ
プ
試
作
報
告

インダクタ結合インターコネクト試験回路の設計 3
広島大学大学院先端物質科学研究科

179

試作ラン：ローム CMOS 0.18 μ m

ESR 測定用のインダクタ TEG
金沢大学大学院自然科学研究科
金沢大学工学部

牧野 良成, 野手 翔太

秋田 純一, 北川 章夫

概要：電子スピン共鳴（Electron Spin Resonance : ESR）測定は, 電子スピンが示す共鳴現象によって, 不対電子を持つ原子あるいは分子であるフリーラジカルの存在を検出する方法である. 本方式では, 従来の方式とは異なり, 一定の直流磁場を与え, さらにオンチッ
プインダクタによって発生する交流磁場の周波数を掃引する ESR 測定方法を提案した. そこで, オンチップインダクタを利用して ESR 実験を行うためにインダクタを設計した. 本
チップでは 4 角形よりも高い Q 値を実現しやすい 8 角形のインダクタを使用した. また, 実
際に ESR 測定で用いる上で測定が容易になるように, レイアウト上, 大きいインダクタを設計した. 現在評価中である.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トラ
ンジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

受動素子特性評価用 TEG
金沢大学大学院自然科学研究科
金沢大学工学部

戸羽 辰夫, 狩野 孝太, 藤枝 茂

秋田 純一, 北川 章夫

概要：無線通信やその他の集積回路で高い性能を実現するためには, 受動素子における最適化設計は必要不可欠であり, また, そのためには, 受動素子の素子値のばらつき等を知っておく必要がある. 本チップでは 180nm プロセスを用いた特定小電力無線向け LSI, および高速画像認識 LSI の設計実現に向け, 受動素子・MOS バラクタ・PD の TEG 設計, 試作を行った. また, VDEC で提供されている九州大学の I/O に改造を行い, その設計, 試作を行った. 本チップは受動素子のデータシートにおける公証値と実測値の差異と, PD の動作を確認するためのものであり, 測定データは等価回路モデリングにおけるパラメータ設定・調整等に用いる. また, I/O については, CR の時定数等を測定し, VDEC 側にデータとして2-3提供する予定である. 本レポート執筆時点では, 実験環境を構築中である.

180

ン：ローム CMOS 0.18μm 2.5mm 角チップ

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 未満 試作ラ
チップ種別：TEG（特性評価回路など）

第
２
章
チ
ッ
プ
試
作
報
告

ビットシリアル演算器を用いたレイトレーシングハードウェアのプロトタイ
プの試作
広島市立大学情報科学部

川本 智之

広島市立大学大学院情報科学研究科

谷川 一哉, 弘中 哲夫, 山辺 裕樹

概要：3D レンダリング方式であるレイトレーシングは処理量が多く，現在開発されているプロセッサを用いても連続したレンダリングにリアルタイム性を持たせるのは難しい. そこで, 本研究室ではビットシリアル演算器を用いたレイトレーシング高速化を図るハードウェ
アを提案している. そこで, 今回チップに搭載可能な範囲で処理負荷の非常に高いとされる処理モジュールについて試作を行った. シリアルデータを扱うことにより入出力線の使用量を抑えることができ, シュミレーションでは高動作周波数において高い処理性能を得ることができた. また，テスタによる測定は今後行う予定である.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre
100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：アナログ/デジタル信号処理プロセッサ

ユビキタスプロセッサ HC gorilla の大規模化及び改良
弘前大学大学院理工学研究科

武田 宏樹, 野田 一訓, 横山 温子, 深瀬 政秋

弘前大学総合情報処理センター

佐藤 友暁

概要：マルチメディアモバイルプロセッサ gorilla と大容量データ暗号用の RAP （Random Addressing Processor）の特徴を継承し, 機能的かつ構造的に統合したハードウエ
ア暗号組み込み型マルチメディアモバイルプロセッサ HC gorilla の大規模化を行った. また製造検査用回路を組み込み, 内部の信号の検査を可能にした. 今回試作した HC gorilla は, Multi-Core の実装と LIW （Long Instruction Word）をハードウエアレベルで実現し, ハードウエアで Media Data に対しての暗号化・復号化処理を行う為, 大容量の Register File を配している. 転置暗号方式を用いている為, 大容量の Register File を配すと暗号強度の強化に繋がり, 比較的大容量のデータを暗号することが可能である.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ム CMOS 0.18μm 5.0mmx7.5mm チップ

トランジスタ数：100,000 以上

試作ラン：ロー

チップ種別：マイクロプロセッサ

イメージセンサの検証用ＴＥＧ
東京理科大学工学研究科

加賀美 智子, 峰 陽介, 浜本 隆之

概要：本プロセスを用いた設計の環境を整えるとともに, 将来の大規模なスマートイメージ
センサの試作に備えて, 撮像回路とその周辺回路の基本動作を確認するための検証用チップを試作した. 本チップは, サイズと構成の異なる 20 個のフォトダイオードと読み出し回路の TEG, 4 種類のフォトダイオードアレイ回路で構成される. フォトダイオードアレイは縦
32x 横 32 画素とその画素数は小さく, 画素アレイの周辺に配置した水平, および垂直シフト
レジスタを用いて画像データを順次読み出す. これらの回路の検証により, 各構造による光電変換効率の調査や, フォトダイオードアレイ回路のノイズの計測および読み出し回路の動作確認等を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

2-3
チップ種別：イメー

ジセンサ/スマートセンサ

181

第
２
章
チ
ッ
プ
試
作
報
告

トリガー機構を有するイメージセンサ TEG
茨城大学工学部

木村 孝之

東京大学宇宙線研究所
神奈川大学工学部

佐々木 真人, 青木 利文
増田 正孝

東京工業大学理工学研究科

安田 雅弘

概要：一般的なＣＭＯＳイメージセンサではシャッターはローリング式かグローバル式が使用されている. 本試作で製作したイメージセンサでは画素を”セル”と呼ばれる
16×16 画素の領域に区切り, そのセル毎に蓄積, ホールド, リセットが行える構造を採用した. この方式では外部にセルを制御するためのトリガー装置が必要になるが, 蓄積し読み出す領域を限定することができるため, 多発的, 突発的に発生する現象に対して即座に応答し高スループットで画像を読み出す事ができる. これまでの試作ではリセットトランジスタの特性により十分な応答速度を得ることができなかった. 今回の試作ではトランジスタの構造を変更することにより応答速度を改善し, 画像の読み出し速度の上昇をシミュレーションにより確認している. また, バイアス回路の工夫により, これまでの画素構造で応答速度を上げるためのＴＥＧも同時に設計している. 現在は試作されたＬＳＩチップの動作を確認するために測定中である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

SNM 評価用 TEG
九州工業大学マイクロ化総合技術センター

野田 和徳, 中村 和之

概要：先端プロセスの SRAM において, 素子微細化に伴う低電圧化, 特性ばらつき増大に
よりメモリセルのノイズマージンが不足し, 動作不可能となる問題が指摘されている. この問題への対策として, SRAM のノイズマージン値算出を自動ツール化することにより, 最適
な SRAM セルトランジスタサイズを容易に求める手法を検討中である. 本試作チップは,
この SRAM セル設計手法の検証のための TEG である. 本チップは, 入力－出力 DC 測定用
インバータ回路と, それに対応するトランジスタサイズのメモリセルを持つ SRAM とからなる. インバータの DC 特性と SRAM の電源電圧依存性等動作マージンとを評価し比較対照することで, メモリセル設計手法の有効性確認を行う.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：メモリ

低スプリアス特性をもつ位相同期回路の試作と演算増幅器の TEG
東京工業大学理工学研究科

高木 茂孝, 藤井 信生, 佐藤 隆英, ニコデムス レディアン,
吉岡 正浩

概要：低スプリアス特性の位相同期回路（PLL）の試作と演算増幅器の TEG を行った.
PLL はチャージポンプ型 PLL を採用し, スプリアスの原因であるチャージポンプの電流ミ
スマッチとチャージインジェクションを抑制する構成を用いており, スプリアス特性が従来のものと比較して, 約 12dB 改善できる. 演算増幅器の TEG では, （ 1 ）電圧ホロワ用高速演算増幅器, （ 2 ）パイプライン型アナログ-ディジタル変換回路用高利得演算増幅器,（ 3 ）HVMOS を用いたシリーズレギュレータ, （ 4 ）バンドギャップリファレンスを用いた温度に不感なバイアス回路, の 4 回路を実装している. （ 1 ）では直流利得を抑制し,
1GHz まで動作する電圧ホロワに特化した演算増幅器を実装している. （ 2 ）ではフォール

2-3

デッドカスコード構成を用いており, フルレンジの入出力範囲と約 100dB の直流利得を持

182ードを用いて約 30 度で温度に不感になるバンドギャップリファレンスを構成している.

第２
章

Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 CalibrexRC

チ
ッ
プ
試
作
報
告

つ. （ 3 ）では 3.3V の HVMOS を用いて, 1.8V に降圧するシリーズレギュレータを構成している. （ 4 ）では演算増幅器とダイオ

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

VCO
東京工業大学大学院理工学研究科

倉科 隆, 坂口 広宣, 松澤 昭

概要：無線通信システムフロントエンド部にはデバイス特性を利用した RF 回路が用いられる. RF デバイスの特性を適切に利用することで, 求められる周波数において RF 回路から最適な特性を得る. そのためシミュレーションだけでなく TEG を作成し実測から回路の特性を評価しなくてはならない. そこで本 TEG はインダクタ, バラクタ, スイッチにより切り替えるキャパシタによって周波数を制御する構成となっている CMOS 差動型電圧制御発振器である. 発振周波数は 2.5GHz, 5GHz を想定している. ロジックプロセスであるためインダクタンスのＱ値が低いことが懸念材料となっている. シミュレーションでは位相ノイズ,
過渡解析を行い, その動作を確認したが, 実測との比較が重要であり電圧制御発振器の特性が無線システムの構成に大きく影響する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

ATM など）試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，

弱反転動作を用いた極低電圧アナログ増幅回路とアナログ記憶保持回路
山形大学大学院理工学研究科

高橋 良輔, 佐山 裕紀, 永井 裕也, 原田 知親, 奥山 澄雄,
松下 浩一

概要：本試作では, 以下の 2 種類のアナログ回路を試作した. （ 1 ）CMOS プロセスは微細化と低電圧化が進んできたが, 微細化はサブスレッショルド電流の増加に伴う消費電力の増加を, 低電圧化はアナログ回路の利得低下などの悪影響を引き起こしてきた. 本試作では,微細化・低電圧化を逆に利用して，全ての MOSFET をサブスレッショルド動作させ，電源
電圧をしきい値電圧以下まで低下させた極低電圧アナログ回路の試作を行なった. （ 2 ）セ
ンサで取り込んだアナログ情報に対して, 一時的にアナログ値を保持するための記憶回路としてコンデンサが一般的に用いられている. しかし電荷保持時間が非常に短いため, 記憶された情報はすぐ消えてしまう. そこで, 本試作では, コンデンサに記憶しているアナログ値の記憶保持を目的としたアナログ情報記憶保持回路を試作した.

参考文献：［ 1 ］高橋,原田,奥山,松下,” 弱反転動作を用いた極低電圧アナログ増幅回路”,電子情報通信学会総合大会,A-1-21,2008
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

DC-DC コンバータの要素回路 TEG
早稲田大学情報生産システム研究科

吉原 務, 岡村 玲王奈

概要：概要：DC-DC コンバータの高効率化を検討するため, 回路要素 TEG として, 出力Ｍ
ＯＳとドライバ部のトランジスタサイズを変えたものを複数作成した. シミュレーションによる結果と, 実測のデータを比較することによって, 負荷と損失の関係を明らかにする. また, 作成した出力部は外部の駆動信号により動作させるので, 外部信号を調整することにより, 高効率化において重要なデッドタイム, 動作周波数, 制御方式の検討もできる. また, 内部状態によりデッドタイムを自動生成する回路や, パルス幅を制御する回路を作成し, 有効性を検討する. 本 TEG 試作結果に基づき, DC-DC コンバータの高効率化の改善検討を進める. テスタによる測定は無しで, 各種特性は手動で実施する.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

ーム CMOS 0.18μm 2.5mmx5.0mm チップ

試作ラン：ロ

2-3

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

183

第
２
章
チ
ッ
プ
試
作
報
告

0.18um WS-ASIC
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では PET（Positron Emission Tomography）のための放射線検出器用の特定用途向けの専用集積回路の開発をおこなっている. 従来の多くはアナログを主とした信号処理であったが研究室ではアナログ・ディジタルを混載し 1chip で波形をサンプリング
する波形サンプリング型放射線検出用 ASIC （WS-ASIC）の開発を行ってきた. 1ch には
低ノイズプリアンプ, VGA, 100MHz/6bits の高速 ADC を含んでいる. 1 チップに 10ch を搭載した. 従来 0.35um で実現してきたものを 0.18um での実現を行った. これにより 4 倍程度の集積を行うことが可能となっている. プリアンプ, VGA, ADC 単体のテスト回路を含んでおり, これらの詳細な評価を行う予定である. 今後さらに集積度を高めたマルチチャ
ネルの実現へとつなげることとしたい.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラ平成19年度第1回ASPLA CMOS 90nm試作（ AS90071 ）CMOSRF トランシーバ評価 TEG
東京大学工学系研究科

門馬 太平, Caner Basci, 金 鎮明

概要：現代社会において情報の伝達, 獲得は重要なことである. 特に電子産業の発達につれ, 携帯電話や衛星のような空間制約を受けない無線通信技術を利用した情報交換の重要性
は言うまでもない. 今回の試作では CMOS 無線通信に向け, 4 つの位相を使った QPSK ダ
イレクトコンバージョン方式を用いた送受信回路とその評価するための TEG である. 今回のチップにはインダクタとそのインダクタの特性を測るための De-embed ダミーパター
ン, LNA, ADC,また VCO から Divider, MIXER までの動作を確認するための TEG が試作された. インダクタの特性を把握することによってもっと正確なモデルを作り, LNA やVCO などもっと精密な調整が可能であることを期待する. ADC については, 10bit 精度のパイプライン型のものを試作した.

設計期間：3 人月以上，4 人月未満 設計ツール：cadence composer schematic，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys Hercules, Synopsys Star-RCXT
数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ

チップ種別：通信（RF 回路，ATM など）

MuCCRA-2
慶應義塾大学情報工学科

佐野 徹, 西村 隆, 中村 拓郎, 堤 聡, 長谷川 揚平, 天野 英晴

概要：MuCCRA（Multi-Core Configurable Reconfigurable Architecture）は, コン
フィギャラブルな低電力マルチコア動的リコンフィギャラブルプロセッサに関するアーキ
テクチャ技術をチップレベルから提案, 開発, 解析することを目的としている. MuCCRA は, 複数の ProcessingElement（PE）をアレイ状に並べ, 各 PE の動作, 接続関係を構成情報によって動作しながら変更し, 最適なデータパスをつくることができる. MuC-

2-3
184

第
２
章
チ
ッ
プ
試
作
報
告

CRA-2 は, 演算粒度が 16bit の PE を 4x4, PE 間の接続を行う SwitchingElement（SE）を
5x5, , 演算データを保持する DATA MEM を 4 つもち, それぞれが構成情報を保持するコ
ンテキストメモリをもつ. コントローラは実行するアプリケーションに応じて, 各ユニットのコンテキストメモリへ構成情報を転送し, 実行を行うことが可能である. また, 低消費電力化技術としては一般的な, クロックゲーティングを施してある.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種

別：マイクロプロセッサ

トランスを用いた UWB CMOS 低雑音増幅器
大阪大学大学院工学研究科

木原 崇雄, 松岡 俊匡, 谷口 研二

概要：これまでに報告されている広帯域 CMOS 低雑音増幅器（LNA: Low-Noise Amplifier）は, 広帯域インピーダンス整合（S11<-10 dB）と低雑音特性（NF<4.0 dB）を満たすために, 高い電源電圧と消費電力を必要とする. 本試作では, 低電源電圧（1.0 V）, 低消費電力（2.5 mW 以下）で上記の要求を満たす広帯域 CMOS LNA を作製した. 回路構成は,ゲート接地構成において入力インダクタと負荷インダクタを重ね合わせトランスとした. ト
ランスによりゲート接地トランジスタから生じる雑音が部分的に除去され, LNA の雑音特性が向上する. また, 出力にインダクタを直列接続させることで, 広帯域の入力インピーダ
ンス整合を行っている. 試作した LNA は, 面積が 0.10 mm2 で, 電源電圧が 1.0 V, 消費電力が 2.5 mW のとき, 周波数 3.1–10.6 GHz において-10 dB 以下の S11, 7.8 dB 以上のS21, 4.3dB 以下の NF を得た.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
ATM など）トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，

素子特性ばらつき測定回路
東京工業大学統合研究院

佐藤 高史, 石井 隆宏, 益 一哉

東京工業大学総合理工学研究科
東京工業大学精密工学研究所

中山 範明
伊藤 浩之

概要：微細トランジスタの特性ばらつきを測定する回路をデバイスアレイにより測定する回路を実装した. また, デバイスアレイの面積を低減できる回路方式について検討し, その要素回路を実装した. 本試作におけるデバイスアレイは, NMOSFET および PMOSFET のサブスレシュホールド電流に着目して, そのばらつきを正確に測定することを目標として設計を行った. 本試作により, 従来のデバイスアレイの構造では, 非選択のデバイスのリーク
電流が重畳することにより観測が困難であったサブスレッシュホールド回路を正確に測定することが可能である見通しを得た.

参考文献： T. Sato, T. Uezono, S. Hagiwara, K. Okada, S. Amakawa, N. Nakayama, and K. Masu, "A MOS Transistor-Array for Accurate Measurement of Subthreshold Leakage Variation", IEEE International Symposium on Quality Electronic Design （ISQED）, pp.21-26, March, 2007.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：100,000 以

チップ種別：TEG（特性評価回路など）

遅延変動評価と低リークエネルギー回路要素設計
東京大学駒場オープンラボラトリー
東京大学工学部

今井 雅

金 均東, 椎名 公康, 高田 幸永

東京大学先端科学技術研究センター

近藤 正章, 中村 宏, 南谷 崇

概要：VLSI 製造プロセスの微細化に伴い, 製造プロセス・環境変動に伴う遅延変動が大きくなっている. 本試作では, ベンチマーク回路等のクリティカルパスを構成する素子を用いてリングオシレータを設計し, チップ内に多数実装して遅延変動特性を評価した. また, 微細化に伴う問題として, スイッチング動作に関わらず消費されるリーク電流がある. これを抑える手法に閾値電圧の高いトランジスタを電源線の直近に挿入し, 非動作時に電源遮断を行うパワーゲーティング（PG）手法がある. PG 手法では電源遮断を行うと対象回路内で値を保持することが困難なため, レジスタファイルに適用する際には, エネルギー削減率や遮断時間などのトレードオフを考慮して適用範囲・時間を決める必要がある. そのために必要な回路特性を評価するため, 本試作では構成の異なる複数のレジスタファイルセルを設計し, それぞれ 32 ビット x32 のレジスタ
ファイルを実装して評価を行った.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC
2.5mm x 2.5mm

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm

チップ種別：TEG（特性評価回路など）

橋田 拓志, 永田 真

概要：オンチップ信号モニタは, 測定対象となる回路と同一のチップ上にモニタマクロを搭載することで, 高速・高精度な波形取得を実現する. 効率的な波形取得のため, 本試作では,オンチップ信号モニタのためのバックエンドデータ処理系を開発した. 512 ワードの命令メ
モリと 8000 ワード程度のデータメモリを備えたマイクロコントローラ及び, モニタシステ
ムの制御信号生成回路により構成されている. このデータ処理系は, オンチップ信号モニタ
システムと協調的に動作し, 柔軟で高速な波形取得を可能とする. テストチップは現在評価中であるが, 基本動作を確認し, オンチップ信号モニタとの協調動作したシステム構築に成功している.

参考文献： "An On-Chip Multi-Channel Waveform Monitor for Diagnosis of Systems-on-Chip Integration," K. Noguchi, M. Nagata, IEEE Transactions on VLSI Systems, Vol. 15, No. 10, pp. 1101-1110, Oct. 2007.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist
100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナデジ混載

185

第
２
章
チ
ッ
プ
試
作
報
告

オンチップ信号モニタのバックエンドデータ処理系
神戸大学大学院工学研究科

2-3

トランジスタ数：10,000 以上，

サブスレッショルド特性ばらつき評価アレイ回路
大阪大学大学院情報科学研究科

更田 裕司, 濱本 浩一, 橋本 昌宜, 密山 幸男,
尾上 孝雄

概要：超低電力 CMOS デジタル回路を実現する手法として, サブスレッショルド回路が注目されている. サブスレッショルド回路とは, トランジスタの閾値電圧よりも低い電圧で動作する回路のことで, 低速・低消費電力という特徴を有している. 一方で, 製造ばらつきによりその特性が大きく変動するという問題点がある. 本チップでは, サブスレッショルド回路における製造ばらつきの影響を測定・評価するために, NMOS/PMOS とリングオシレー
タをアレイ状に配置した回路を設計した. 本回路では, 6400 個のトランジスタの電流電圧特性と, 2800 個のリングオシレータの発振周波数を測定できる. また, 各デバイスに対して,
任意の基板バイアス電圧を印加して測定できるよう設計を行った. 本アレイ回路の測定を行い, サブスレッショルド特性のばらつきのモデル化・検証を行った. 基板バイアスによる特性の制御性についても評価を行った. また, 本回路とは別に, 基板バイアス電圧を印加する位置と制御性の関係を観測する回路を実装した.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ

種別：TEG（特性評価回路など）

LSI 低消費電力回路技術
東京大学 VDEC

高宮 真

東京大学国際産学共同研究センター

桜井 貴康

概要：LSI の低消費電力化に向け, 2 つの回路技術の設計を行った. 以下で, 2 つの技術それぞれについて述べる. （ 1 ） CMOS 論理回路の電源電圧の動作下限を調べるため, 基板バ
イアスによってしきい電圧が調整可能な CMOS リングオシレータを設計した. （ 2 ）LSI の要求性能に合わせた電源電圧の動的変化を頻繁に行うために, オンチップ電源回路の設計を行った. 2 種の電源回路を組み合わせたハイブリッド構成により, 高効率かつ高速な電源電圧生成を目指す. （ 1 ）（ 2 ）に関して測定を行った. （ 1 ）では, リングオシレータの発振停止電圧のリングオシレータ段数依存やばらつきを評価し, 発振停止電圧が段数とnMOS/pMOS のしきい電圧バランスに強く依存することを見いだした. （ 2 ）では, 高効

2-3率かつ高速な電源電圧生成動作を確認した.

186

10 未満

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トランジスタ数：
試作ラン：ASPLA 90nm 5.0mm x 2.5mm

チップ種別：マイクロプロセッサ

第
２
章
チ
ッ
プ
試
作
報
告

オープン故障研究 TEG
明治大学理工学部

堤 利幸

徳島大学工学部

四柳 浩之, 橋爪 正樹

愛媛大学工学部

高橋 寛, 樋上 喜信, 高松 雄三

明治大学情報コミュニケーション学部

山崎 浩二

概要：近年，プロセスの微細化のために LSI 内部の配線のオープン故障が顕在化しておりその対策が迫られている．しかし，オープン故障の故障モデルはなく，従来の単一故障モ
デルで代用しているのが現状である．そこで，最先端の STARC90nm プロセスを用いて，意図的にオープン故障を挿入した TEG-LSI を設計・作製し，その観測結果を利用した故障のモデル化を行い，新しい故障モデルに対するテスト生成方法および故障診断法の提案を目指す．

テストチップの製作とその解析に基づく製造容易化設計のための新故障モデルとそのテスト・故障診断に関する研究を行うために，微細プロセス 90nm のオープン故障
用 TEG-LSI を作製した．様々な配線構造にオープン故障を挿入した 152 個の配線構造 TE と小規模な回路にオープン故障を挿入した
24 個のマクロ・ベンチマーク回路 TE を組み込んだオープン故障用 TEG（正常配線，物理オープン故障，電気的オープン故障）
チップを試作している．

設計期間：10 人月以上 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA平成19年度第2回ASPLA CMOS 90nm試作（ AS90072 ）

低電圧動作アナログ要素回路 TEG
広島大学先端物質科学研究科

吉田 毅, 升井 義博, 小畠 康志, 岩田 穆

概要：近年の CMOS プロセス技術の進歩によりデバイスは微細化され，ディジタル回路の高速化・高集積化が実現されている．しかし LSI の電源電圧は 1V 以下に低電圧化されるため，高精度・高ダイナミックレンジのアナログ回路の実現はますます困難になっている．
したがって，我々はアナログ回路の低電圧動作および低雑音化技術について研究を行っている［ 1 ］．本チップは提案した低電圧動作可能なダイナミックレンジを拡大する回路技
術を検証するため，変調回路を備えた増幅回路および ΔΣADC のアナログ要素回路 TEG を搭載している．測定結果より，増幅回路は電源電圧 0.5V，変調周波数 20MHz，消費電力
200uW を達成した．また ΔΣADC は電源電圧 1.0V，サンプリング周波数 20MHz，信号帯
域 100kHz において，SNR64.4dB, 消費電力 6mW を達成した．

参考文献：［ 1 ］T. Yoshida, Y. Masui, T. Mashimo, M. Sasaki and A. Iwata, "A 1V
Low-Noise CMOS Amplifier Using Autozeroing and Chopper Stabilization Technique", IEICE Trans. Electrons., vol.E89C, pp.769-774, Jun. 2006.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社
Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
5.0mm x 2.5mm

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm

チップ種別：アナデジ混載

ビットシリアル演算に基づく細粒度多値リコンフィギャラブル VLSI東北大学大学院情報科学研究科

亀山 充隆, 岡田 信彬, 伊藤 祐

概要：高性能化を目指した 2 種類の細粒度多値リコンフィギャラブル VLSI を提案している．第一は多値ソースカップルドロジック回路に基づく細粒度リコンフィギャラブル
VLSI である．この演算セルでは，任意の 2 値 2 変数関数を実現する回路をシリーズゲー
ティング差動対回路を用いて簡単に構成している．また，ビットシリアル演算に必要な1 ワードの開始信号とデータ信号を，多値信号として同一の配線上に重畳することで配線数とスイッチ数を削減している．このセルを用いて何種類かの基本回路を試作し，測定し2-3たところ，全加算器において正しい入出力特性が確認できた．第二は，ビットシリアル演
算が順序回路動作であることに着目した，順序論理に基づくリコンフィギャラブル VLSI で187ある．3 値冗長演算では動作周波数を原理的に 2 倍に向上できることに着目した基本セルの試作を行い，測定を行ったところ，正常動作を確認した．

参考文献：N.Okada, M.Kameyama, “Low-Power Multiple-Valued Reconfigurable VLSI Using Series-Gating DifferentialPair Circuit”, Journal of Multiple-Valued Logic & Soft Computing Vol.13, pp.619-631 （2007）

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

90nm プロセスでのメモリコンポーネントの動作チェック
横浜国立大学大学院工学府

岡本 悠史, 河合 宣彰, 陳 賢珠，吉川 信行

概要：90nm プロセスを用いて SFQ/CMOS ハイブリッドメモリシステムを構築するため,メモリ回路のコンポーネントの動作チェックを目的として, コンポーネント単体をチップに載せた. メモリセル, 行デコーダ, 列デコーダ, 差動アンプ, リングオシレータなどである.
リングオシレータに関して測定を行った. 301 段のリングオシレータの室温測定では出力が観測できたが, 低温下（液体ヘリウム温度）では出力は観測できなった. また, 151 段,
225 段のリングオシレータに関しては室温, 低温両条件において出力を観測することができなかった. これは, 測定器具である治具の対応周波数よりも高い周波数の発振が出力されたため観測ができなかったと考えられる. これの改善には, さらに多い段数のリングオシレー
タの設計を行う必要がある.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre
種別：その他

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ

第
２
章
チ
ッ
プ
試
作
報
告

90nm CMOS 6-10GHz UWB 向け低電力送信器
慶應義塾大学理工学部

ヴィシャル クルカルニ, ムハンマド ムクシト, 石黒 仁揮,
黒田 忠広

概要：次世代の携帯機器において, 高速で低電力な無線通信への需要が高まりを見せている. これまでの研究成果により, データ伝送速度は既に数百 Mbps に達しており, 消費電力
が UWB の性能指標として非常に重要になっている. 本研究の目的は 1Gbps 以上のデータ伝送速度を可能にし, かつ低電力な送信器回路を開発することである. 6-10GHz 帯のハイ
バンド UWB の送信器を提案し, 試作した. 送信器は On-Off Keying（OOK）変調で, 中
心周波数 8GHz,パルス幅 500ps のパルスを生成する. 提案する送信器回路は, ディジタルベ
ースのもので非常に低電力であり, 先端プロセスを使用することでさらなる低電力化が期待される. 180nm CMOS にて実装した報告は［ 1 ］にて行っており提案する送信器回路の動作は検証済みである. 現在, 試作したチップを測定中であり, 今後 IEEE SSCS 主催のの国際会議等にて測定結果を発表する予定である.

参考文献：［ 1 ］ V. Kulkarni, M. Muqsith, H. Ishikuro, and T. Kuroda,
Transmitter,""A 750Mb/s 12pJ/b 6-to-10GHz Digital UWBIEEE CICC 2007, Dig. Tech. Papers, pp.647-650, Sep. 2007.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM など）

LSI 内部電圧・内部容量測定回路
東京工業大学大学院総合理工学研究科
東京工業大学統合研究院

中山 範明

佐藤 高史, 山長 功, 大橋 一磨, 小林 由佳, 植山 寛之,
益 一哉

東京工業大学精密工学研究所

伊藤 浩之

概要：半導体内部の直接電圧測定に際し測定系が回路に与える影響を制御するためのダン
ピング抵抗の特性を測定するための回路, およびステートや, ゲート数に応じて半導体のVDD, VSS 間の容量がどう変化するかを測定するための回路を作成した. 測定の結果, ダ
ンピング抵抗は設計どおりの値が得られ, サンプルによるばらつきが十分小さいことを確認した. これによりオープン回路の測定結果と合わせて, 半導体内部の電圧および容量の測定に必要なパラメータを得ることができた. また, サンプルのばらつきを参照するためのばら

2-3つきモニター回路を実装した.

188

nopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Sy上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：100,000 以

チップ種別：TEG（特性評価回路など）

オンチップ信号モニタのためのデータ通信回路
神戸大学大学院工学研究科

橋田 拓志, 永田 真

概要：オンチップ信号モニタは, 測定対象となる回路と同一のチップ上にモニタマクロを搭載することで, 高速・高精度な波形取得を実現する. 効率的な波形取得のため, 本試作では,オンチップ信号モニタのためのデータ通信回路を開発した. 単一の配線ペアに双方向の信号
伝送を重畳するアナログ変調方式とし, オンチップ信号モニタのタイミング信号とデータ信号を双方向に送受信する. また本試作では, オンチップ信号モニタのフロントエンド・アナ
ログ回路のプロービング評価パターンもあわせて搭載した. テストチップの評価について,
データ通信回路の基本動作を確認し, PCB 上に実装されたチップ間において 135Mbps の双方向通信が可能であることを確認している.

参考文献： "An On-Chip Multi-Channel Waveform Monitor for Diagnosis of Systems-on-Chip Integration," K. Noguchi, M. Nagata, IEEE Transactions on VLSI Systems, Vol. 15, No. 10, pp. 1101-1110, Oct. 2007.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社
Analog Artist載

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナデジ混

電流モード作動ロジックに基づくクロストーク低減回路の実チップ評価
東北大学電気通信研究所

羽生 貴弘, 松本 敦, 三浦 成友

概要：本チップ試作では，本研究グループでこれまで提案してきた電流モード多値回路を対象とする，クロストークノイズと素子特性のばらつきに対する耐性を高める手法の検証を行うための回路を設計および回路実装した. 本設計において目的とした測定内容は以下の
2 つ：1）同相クロストークノイズに対する，2 線相補信号および動的負荷の 2 手法の組み合わせによるノイズ耐性の改善効果の検証，2）素子特性ばらつき補正手法の研究のための，素子特性ばらつきの範囲及び傾向に関する情報の取得，である．測定結果として，従来回路では深刻な問題となる振幅の大きいクロストークノイズを発生させた場合においても, 提案回路では安定して正常な演算が行われていることが確認され, 提案方式の有用性が実証された.また, 素子特性ばらつきについての分布を得て, ばらつきの大きさやチップ内
位置との関係など今後の研究において重要となるデータが得ることができた.

参考文献：M. Miura, and T. Hanyu, "Highly reliable multiple-valued current mode comparator based on active-loaddual-rail operation," IEICE Trans. Electron., Apl. 2008, in press

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Astro，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トランジ
スタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

チップ間無線通信のための CMOS UWB 送信回路
広島大学ナノデバイス・システム研究センター

吉川 公麿, 石川 智弘, 佐々木 信雄,
木本 健太郎概要：ULSI チップ三次元実装技術におけるブレークスルーはチップ間無線インタコネクト技術である. 集積化アンテナによる通信距離は cm 程度であり, 再接続可能なチップ間多重通信が可能である. パルス方式ウルトラワイドバンド（UWB）通信は従来の通信方式と比べ回路構成が単純で, 小面積, 省消費電力が期待出来る. 本研究の目的は, 集積化アンテナを用いた UWB チップ間無線送受信回路の開発である. 過去, 我々は 0.18μmCMOS ルール
で UWB チップ間送, 受信回路の開発に成功しており［ 1 ］,今回の試作では中心周波数の向上（>5GHz）を目標に送信回路の設計を行った. 今回試作した UWB 送信回路では, 内部
クロックの立ち上がりから三角波を生成し, それを微分して GMP を生成, 増幅後集積化アンテナに入力する. 設計した回路の消費電流は 9mA , メアンダダイポールアンテナ長

2-350mm, アンテナ部分の面積は 1mmx0.3mm, 回路面積は 0.56mm2, 送信データレートは最大 3.2Gbps である.

参考文献：N. Sasaki, M. Fukuda, K. Kimoto and T. Kikkawa, "CMOS UWB Transmitter and Receiver with Silicon Inte-

189

grated Antennas for Inter-chip Wireless Interconnection," Proc. 2008 IEEE Radio and Wireless Symposium, pp. 795-798,

第２
章

Jan. 2008.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，JEDAT 社
tor 社 Calibre，Mentor 社 CalibrexRC，Silvaco 社
90nm 2.5mm x 2.5mm

SmartSpice

α-SX，Synopsys 社 Star-HSPICE，Men-

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA

チップ種別：通信（RF 回路，ATM など）

オンチップ電源ノイズ評価 TEG
大阪大学大学院情報科学研究科

小笠原 泰弘, 橋本 昌宜, 尾上 孝雄

概要：本試作では電源ノイズによる電源電圧変動を測定する回路を実装し, 電源ノイズの測定を試みた. ノイズ測定回路はリングオシレータを基にした回路で, インバータとトランスミッションゲートから構成される［ 1 ］. この回路はデジタル回路素子のみで電源ノイズ波
形を観測することが可能である. 前回試作より改良を行い, サンプリング性能の向上を試みた. 測定結果から, 電源ノイズ測定回路の動作, および性能を確認した. 施した改良により,サンプリング性能（速度, 電圧分解能）の向上などが確認された. この回路を用いて電源ノ
イズ波形を測定し, デカップリング容量, 基板等による電源ノイズ低減の効果の検証を行った.

参考文献：Y. Ogasahara, M. Hashimoto, and T. Onoye, ``Dynamic Supply Noise
Measurement with All Digital Gated Oscillator for Evaluating Decoupling Capacitance Effect,’’Proc. CICC, pp.783-786, 2007

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ

チ
ッ
プ
試
作
報
告

平成19年度第3回ASPLA CMOS 90nm試作（ AS90073 ）ばらつきを利用して速度と歩留まりを向上させる FPGA京都大学情報学研究科

久米 洋, 小林 和淑, 小野寺 秀俊

概要：FPGA の再構成可能性を利用して, 速度と歩留まりを上げるためのテスト回路を試作した. 本 LSI では, FPGA の基本構成要素である CLB と CLB 間の配線遅延を模擬するためのインバータチェインより構成されるセグメントが 10 個接続されたラインを並べた構造となっている. 各ラインは, インバータチェインの段数が異なるセグメントを複数持つ.
CLB 間の経路は複数用意されており, ばらつきによって早くなった経路を選択することにより,速度を向上させることができる. 最速経路の探索は, CLB に組み込んだ遅延比較器で,高速かつ並列に行なうことができる. テストの結果正常動作を確認した.

参考文献：久米洋平, 杉原有理, Ngo Cam Lai, 小林和淑, 小野寺秀俊, "遅延比較器を用いた低コストな FPGA の速度・歩留まり向上手法", pp.41-46, vol.VLD2007-163, ICD-2007186, no., 電子情報通信学会技術報告（2008）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
2.5mm x 2.5mm

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm

チップ種別：その他

ばらつき評価, 基板バイアス評価, NBTI 特性評価 TEG
京都大学情報学研究科
京都大学工学部

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊

牧野 紘明

概要：多数のリングオシレータを集積し, それぞれの発振周波数の変動を測定する回路, 基板バイアスを加えることで,動作速度を変化させ, ばらつきの補正を行なう回路の 2 種類を搭載した. 段数, セルの駆動力, セルの種類などを変えたリングオシレータを一つのマクロとし, そのマクロを 30x15 のアレイ状に配置してばらつきの測定を行なう.基板バイアスに

2-3
190

第
２
章
チ
ッ
プ
試
作
報
告

よるばらつき補正回路では, 基板電位を制御するウェルコンタクトまでの距離により, セルの動作速度がどのように変化するのかを測定することを一つの目的としている. また, ゲー
トにストレス電圧をかけることにより起こる NBTI による劣化を測定する TEG も組み込んだ. テストの結果, 正常動作を確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ

チップ種別：TEG（特性評価回路など）

三次元集積のための超高速クロック分配回路
広島大学先端物質科学研究科

宮本 慎一朗, 汐崎 充, 岩田 穆

概要：高速動作する三次元集積システムを実現するにあたって, すべての積層チップに同期のとれたクロックを分配する必要がある. そこで, 本研究では超高速, 低スキュー, 低ジッ
ター, 低消費電力のクロック分配法が実現できる誘導性負荷を用いた定在波発振回路を積層したチップ間に応用することを提案し, 本チップには CMOS の 90nm プロセスを使用して,定在波発振回路に用いる伝送線路と CMOS クロスカップル回路を搭載した. 微細デバイスを使用することで低消費電力化を図り, 三次元集積するために回路の占有面積を削減することを目的としている. インダクタや貫通電極を外部取り付けのインターポーザを別途設計して実現した三次元集積構造を実現する. シミュレーションにおいて周波数 14GHz, スキュ
ー0.1psec の発信波形を得た. チップを含めた測定評価は今後行う予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC，Agilent 社 ADS
2.5mm

チップ種別：TEG（特性評価回路など）

トランジスタ数：100 以上，1,000 未満

試作ラン：ASPLA 90nm 2.5mm x

三次元集積のための高速データ伝送回路
広島大学先端物質科学研究科

中島 丈晴, 汐崎 充, 岩田 穆

概要：近年, 情報機器は取り扱う情報量が急激に増大しており, 小型, 高速動作 LSI システムの実現が必要とされている. そこで, 半導体チップを三次元積層し, 貫通電極を用いてチップ間接続する実装方式が考案されている. この貫通電極は通常の平面配線に比べて寄生容量成分が大きく, 高速伝送の妨げとなるため, 貫通電極部の低電圧振幅化とインダクタピ
ーキング技術により低消費・広帯域化を図った積層チップ間高速データ伝送回路を提案し,設計試作を行った. 本試作チップには, 高速・低消費電力化に適した 90nm プロセスの微細なトランジスタを用いて, 貫通電極の寄生成分を模擬した伝送路で送受信回路を接続した伝送システムを実現し, M 系列生成回路, 出力バッファ回路, 貫通電極を模擬した伝送路評価
用 TEG を搭載した. 測定により伝送レート 5Gbps の通信が確認でき, その時の送受信回路の消費電力は 1.1mW であった.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC，Agilent 社
ADS

トランジスタ数：100 以上，1,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM な

ど）

精度補正機能付き低電力・高速 ΔΣＡＤＣ量子化器
広島大学先端物質科学研究科

原田 良枝, 岩田 穆

概要：本試作では高速サンプリング周波数の ΔΣＡＤ変換器に適用することを目的とする動作周波数 1GHz, 分解能 4 ビットのフラッシュ型量子化器および逐次比較型補正データ生成回路を設計した. 15 個の各コンパレータに量子化レベル生成機能を持たせることで抵抗ス
トリングを不要とし, かつＭＯＳサイズを最小にすることで高速・低電力にする. 電源電圧
1V, 1GHz 動作で消費電力は約 1.2mW である. 量子化レベル誤差に対しては容量アレイ補
正回路により, 1LSB=25mV に対し最大 55mV 補正可能とした. また, その補正データを逐次比較的に生成する機能を持つ回路 TEG も搭載した. 測定評価の結果, 電源電圧 1V でク
ロック周波数 1.5GHz までコンパレート動作することを確認した. 消費電力はクロック周波数 600MHz で 1.13mW@1V である. また, 10MHz のクロックで補正動作確認を行ったとこ
ろ, 外部からの補正データ送信により INL=0.08LSB 以下を達成した. 補正データ生成回路

2-3の評価は今後行う予定である.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

木原 崇雄, 朴 海柱, 田古部 勲, 山下 文明, 松岡 俊匡,
谷口 研二

概要：CMOS プロセスの微細化に伴い集積回路の電源電圧が低下するため, 低電源電圧動作に適した RF 回路が要求される. 本試作では, 0.5 V で動作する低雑音増幅器（LNA）,
ミキサ, そして電圧制御発信器（VCO）を試作した. LNA の回路構成をフォールデッド構成とし, さらに内部インダクタと負荷インダクタを磁気結合させトランスとした. トランスとすることで, LNA の面積を削減することができる. 提案する LNA（0.21 mm2）は 0.5
V の電源電圧, 1.0 mW の消費電力で, 周波数 4.7GHz において-10 dB 以下の S11, 16.8
dB の S21, 3.9 dB の NF を得ており, 従来のフォールデッド型 LNA（0.29 mm2）の約 2/
3 の面積で同等の性能であった. ミキサにスイッチトランスコンダクタ, そして VCO に電流源を用いない CMOS 構成を用いることにより, 低電圧動作を可能とした.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
ATM など）トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

第
２
章
チ
ッ
プ
試
作
報
告

0.5 V 動作 RF 要素回路
大阪大学大学院工学研究科

191

チップ種別：通信（RF 回路，

低消費電力 Viterbi デコーダの試作北海道大学大学院情報科学研究科

吉澤 真吾, 宮永 喜一

概要：近年の無線通信では MIMO や OFDM 方式に代表されるディジタル無線通信技術の発展に伴い，送受可能なデータ伝送容量が飛躍的に向上している．その背景には，FFT プ
ロセッサや Viterbi 復号器，MIMO 復号器などの高い演算処理能力を持つベースバンド処
理回路を LSI チップに実装し，無線装置を製品化できたことが要因の一つであると考える．ベースバンド処理回路の高性能・大規模化に伴うリスクは消費電力の増加であり，処理性能に比例して増加する．今後もその絶対量は増加していく傾向がある．本試作ではベースバンド処理回路の低消費電力技術の開発を目的として，基数 2，拘束長 7，符号化率 1/
2 の Viterbi デコーダを設計した．回路ではトレースバック長，演算語長を可変とした動的再構成機能を導入し，動作状況に応じた電力削減を行うことができる．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

高ランダムアクセスバンド幅を有する多ポート SRAM 設計
広島大学ナノデバイス・システム研究センター

上口 光, 椋田 佑也, 和泉 伸也,
賀谷 彰大,
マタウシュ ハンス・ユルゲン,
小出 哲士

概要 ：90-nm CMOS 技 術を 用いて ，世 界最高 性能 のラ ンダム アク セスバ ンド 幅を1Tbps を有する多ポート SRAM を小面積，大容量で実現した．前回の試作までに得られていた面積効率の利点はそのままに，今回の設計では，ポート当たりのビット幅を増やすことによりランダムアクセスバンド幅 1Tbps を実現した．また， SRAM 部とロジック部を独自に電源操作を行うことにより，低消費電力も同時に実現している．現在このチップは評価中であり，実測評価は終了していない．

2-3
192

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：K. Johguchi, Y. Mukuda, S. Izumi, H. J. Mattausch and T. Koide, “A
0.6-Tbps, 16-port SRAM design with 2-stage-pipeline and multi-stage-sensing scheme,” Proc. of ESSCIRC2007, pp. 320323, 2007.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Silvaco 社 Exper，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，Silvaco 社 SmartSpice
5.0mm

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x

チップ種別：メモリ

動的再構成 FPGA（フレキシブルプロセッサ 4）
東北大学未来科学技術共同研究センター

宮本 直人, 大見 忠弘

概要：本チップは, クロック単位で回路を再構成可能な FPGA:フレキシブルプロセッサ4 である. フレキシブルプロセッサ 4 は, コンフィギュレーションデータを保存するメモリをオンチップに 16 コンテクスト分搭載しており, また, 16x16 個の LUT ベース論理素子（3～6 入力を任意に切り替え可能）を搭載している. したがって, フレキシブルプロセッサ
4 は時空間合わせて 4,096 個の論理素子を実現可能であり, 最大約 100K ゲート規模のユー
ザ回路をマッピングできる. さらに, 動的再構成技術を用いることにより, クリティカルパ
スのマッピングを 2 次元（空間）から 3 次元（空間＋時間）に拡張することで, クリティカ
ルパス遅延を約 20%低減することができる［ 1 ］. 昨今, 配線遅延が LSI 設計上で最重要課題となっているが, 我々の時空間分割技術を用いることで配線遅延の増加が抑えられると考えて研究を進めている.

参考文献：R. Pantonial, Md. A. Khan, N. Miyamoto, K. Kotani, S. Sugawa, T. Ohmi, "Improving Execution Speed of
FPGA using Dynamically Reconfigurable Technique", pp. 108-109, in proc. of the ASP-DAC2007 （2007）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ/デジタル信号処理プロセッサ

誘導結合通信を用いたプロセッサ
概要：本チップには, 誘導結合通信とプロセッサが搭載されており, これらを組み合わせた際の性能向上を実測で評価することが目的である. 誘導結合通信：チップには誘導結合通信用のインダクタ・送受信器が 18 個あり, 2 個がクロック用, 16 個がデータ用であり, チップ間のデータ通信を行っている. 従来の同期通信に比べ, 3 倍のデータレートで通信する. 同期と非同期を用いて電力を削減し, また時分割を利用してノイズが少なく, BER の高い通信を実現する. プロセッサ：チップ毎に 16 個プロセッシングエレメントがあり, 信号処理を並列に行う［ 1 ］. リコンフィギャラブル機能があるので, 様々な処理に柔軟に対応することが可能である. 組み合わせ：誘導結合通信とプロセッサを組み合わせることで, 処理性能が従来方式と比べ 2 倍～4 倍になる見込み. 現在（2008/3/31）, 実装準備をしており, 6 月～8 月にかけて測定を行い, 結果を論文として発表する予定である.

参考文献：［ 1 ］Hideharu Amano, Yohei Hasegawa, Satoshi Tsutsumi, Takuro Nakamura, Takashi Nishimura, Vasutan Tunbunheng, Adepu Parimala, Toru Sano, and Masaru Kato. MuCCRA-Chips: Configurable Dynamically Reconfigurable Processors. In Proc. of the IEEE Asian Solid-State Circuits Conf. （A-SSCC 2007）,
pp. 384-387, Jeju, Korea, November 2007.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
ASPLA 90nm 5.0mm x 2.5mm

トランジスタ数：10,000 以上，100,000 未満

試作ラン：

チップ種別：マイクロプロセッサ

低消費電力チップ間インタフェースの開発
慶應義塾大学理工学部

新津 葵一, 川井 秀介, 三浦 典之, 石黒 仁揮, 黒田 忠広

概要：1 ビットあたりの電力が世界最小の低電力チップ間トランシーバを設計した. デイジ
ーチェーンの導入により送信器電力の削減を達成した. デイジーチェーンはインダクタを直列に接続し, 隣接チャネル間において送信電流を再利用することで 1 チャネルあたりの送信電力を削減する. 送信電流は接続したインダクタすべてに流れるため, 段数の逆数に比例して電力を削減することが可能である. しかし, MOS やインダクタの寄生成分によって, 送信パルスの波形がチャネル間で異なるために, 通信性能にばらつきが生じてしまう. そこで, インダクタの設計を最適化することで同じ受信電圧を得ることを可能とした. この最適化により 30%の電力削減を達成可能となる. 本技術を実測するために 90nm CMOS プロセスにて本チップを試作した. 通信距離が 15um のとき, BER<10-12を達成するための送信電力
を 2 段で 40%, 4 段で 70%削減することに成功した.

2-3

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM など）

193

第
２
章
チ
ッ
プ
試
作
報
告

ソフトウェア無線用 VCO, サンプラ, DSADC
慶應義塾大学理工学部

阿部 寛之, 猪狩 貴之, 佐藤 守, 志方 明, 白石 圭, 石黒 仁揮,
黒田 忠広

概要：このチップには, VCO, サンプラ, そしてデルタシグマ型 ADC の回路が搭載されている. これはソフトウェア無線へ向けた受信機システムを想定して設計されたものである.
搭載された VCO とサンプラは, 論文の検証のために行ったものである. デルタシグマ型
ADC については, 小面積かつパワースケーラブル（周波数に比例した消費電力）を目標とした 1 次デルタシグマ型 ADC のアーキテクチャ・回路実装法を考案した. 具体的に, 内部
量子化器に通常のフラッシュ型 ADC に替わり逐次比較 ADC を採用し, 内部 DAC には電流モード DAC に代わりキャパシタ・アレイ ADC を利用した. さらに面積削減のため, デルタ
シグマ型 ADC の帰還 DAC と逐次比較 ADC の帰還 DAC の共有を行った. 測定では,VCO, サンプラは正常に動作確認, デルタシグマ型 ADC は, 現在のところ動作確認できていない.

参考文献：Richard Schreier and Gabor C. Temes, “Understanding Delta-Sigma Data Converters”
設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre
路，ATM など）

トランジスタ数：100 以上，1,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回ばらつきモデルパラメータ抽出デバイスアレー回路
東京工業大学大学院総合理工学研究科
東京工業大学統合研究院

中山 範明

佐藤 高史, 山長 功, 小林 由佳, 宮下 一哉, 植山 寛之,
益 一哉

東京工業大学精密工学研究所

伊藤 浩之

概要：Statistical Static Timing Analysis 等で必要となるばらつきモデルの構築を目的として, その基本となるデバイス特性のばらつきを検出するためのデバイスアレーを試作した. 本試作ではサブスレッシュホールド電流や飽和電流のばらつき測定, およびゲート長のばらつきを予測するための回路を実装した. サブスレッシュホールド電流の測定においては1,000 個のトランジスタアレーに対して非測定対象 DUT のリーク電流や DUT 選択回路素子からの影響を受けないで pA オーダーで測定対象 DUT の電流を測定可能であることを確認した. 本試作回路からの測定データをもとにより簡便なばらつきパラメータ抽出回路の研究に繋げていく.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

トランジスタ数：100,000 以

チップ種別：TEG（特性評価回路など）

遅延素子の遅延変動特性評価と動的電流制限によるダイナミックエネルギー
削減効果の評価
東京大学駒場オープンラボラトリー
東京大学工学部

今井 雅

金 均東

東京大学先端科学技術研究センター

近藤 正章, 中村 宏, 南谷 崇

概要：VLSI 製造プロセスの微細化に伴い, 製造プロセス・環境変動に伴う遅延変動が大きくなっている. クロック信号を用いない非同期式回路は遅延変動に対して耐性が高く, その実現方式の一つに組み合わせ回路の動作完了を示す 1 ビットのストローブ信号を付加する
束データ方式がある. 束データ方式では, 組み合わせ回路の遅延変動に合わせて最適な遅延線を用いることで高性能なシステムを実現することが出来る. 本試作では, いくつかの遅延素子を設計して遅延変動特性の評価を行った. また, 微細化に伴って大きくなるリーク電流

2-3
194

第
２
章
チ
ッ
プ
試
作
報
告

を削減する手法の一つとして, 閾値電圧の高いトランジスタをパワースイッチとして用いる
パワーゲーティング手法がある. 本試作では, パワースイッチの数を動的に調整することで, 電荷再利用効果によりダイナミックエ
ネルギーを削減する手法の評価を行った.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC
2.5mm x 2.5mm

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm

チップ種別：TEG（特性評価回路など）

微細 CMOS 基準電圧発生回路を用いた高精度 CMOS 温度センサの開発
富山県立大学大学院工学研究科

押山 弘樹, 松田 敏弘, 岩田 栄之

概要：近年, LSI の高集積化により, CPU などの LSI チップの発熱の問題が深刻化してきている. その結果, LSI 内の温度を正確に測定する必要性が高まってきている. そこで, 本研究では, 微細 CMOS 基準電圧発生回路を応用した, LSI に内蔵可能な高精度 CMOS 温度センサの実現を目指して設計を行っている. 今までの設計では, 回路はすべて別々にし, 外で端子を出して繋げていたが, 今回は, 温度センサとしてすべて中に回路を組み込んだものを配置した. これにより, 寄生容量による温度センサ内の差動増幅回路部分の発振を防ぎ, また,I/O セル内の ESD 保護素子による基準電圧発生回路の出力電圧の変動を抑えることが可能となり, さらなる高精度化が見込まれる. 本チップには, 温度センサの他に, インスツルメ
ンテーションアンプ, バッファアンプ付き基準電圧発生回路, リングオシレータ, 単体
MOSFET を搭載した. 温度センサ, バッファアンプ付き基準電圧発生回路に関しては, 基
準電圧発生部内のトランジスタの W/L 比を変えたものを 3 つ配置した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：10,000 以上，100,000 未満
バータなど）

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コン

オンチップ信号モニタシステムのバックエンドデータ処理系（ 2 ）神戸大学大学院工学研究科

橋田 拓志, 永田 真

概要：ンチップ信号モニタは, 測定対象となる回路と同一のチップ上にモニタマクロを搭載することで, 高速・高精度な波形取得を実現する. オンチップ信号モニタの波形取得性能を向上するとともに LSI への搭載コストを低減するため, モニタフロントエンドとバックエン
ドデータ処理系の結合に着目した. 本試作では, 512 ワードの命令メモリと 8000 ワード程度のデータメモリを備えたマイクロコントローラ, モニタシステムの制御信号生成回路, さらに単一の配線ペアに双方向の信号伝送を重畳するアナログ変調方式のデータ通信回路を一体化している. テストチップの評価について, 本報告時点では各機能回路の基本評価を終えた段階であり, 今後詳細評価を進める.

参考文献： オンチップ信号モニタのバックエンドデータ処理系, ”橋田, 永田, 2007 年
VDEC 年報（2007）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，
SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Star-RCXT
ランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

ト

チップ種別：アナデジ混載

オンチップ信号モニタのフロントエンド回路評価チップ
神戸大学大学院工学研究科

橋田 拓志, 永田 真

概要：ンチップ信号モニタは, 測定対象となる回路と同一のチップ上にモニタマクロを搭載することで, 高速・高精度な波形取得を実現する. 本試作では, フロントエンド・アナログ回路の単体性能を詳細に評価するためのテスト回路群を搭載している. あわせて, オンチッ
プ信号モニタの内部信号発生回路として, 参照電圧やタイミング発生回路を開発した. 同時に開発したオンチップ信号モニタのバックエンドデータ処理系チップと組み合わせることで, オンチップ信号モニタのシステム性能の評価を実現できる. テストチップの評価について, 本報告時点では機能回路の基本動作を確認している段階である.

参考文献： オンチップ信号モニタのバックエンドデータ処理系（ 2 ）, ”橋田, 永田,2007 年 VDEC 年報（2007）.

設計期間： 2 人月以上，3 人月未満

設計ツール：SII 社 SX 9000，Synopsys 社 Star -HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Star-RCXT
100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

2-3
トランジスタ数：10,000 以上，

チップ種別：アナデジ混載

195

第
２
章
チ
ッ
プ
試
作
報
告

デカップリング容量評価 TEG およびタイミング余裕検出回路評価 TEG
大阪大学大学院情報科学研究科

小笠原 泰弘, 更田 裕司, 橋本 昌宜, 密山 幸男,
尾上 孝雄

概要：本チップは 2 つの回路からなる. 1） 近年のプロセスにおける SoC の物理設計では電源ノイズの考慮と対策が必要不可欠となっている. デカップリング容量は電源ノイズ対策で頻繁に用いられるが, トランジスタのゲート容量を利用するため, 面積オーバーヘッドやゲートリーク電流の問題が存在する. 本チップでは, 面積あたりの電源ノイズ低減効果を大きくすることのできる手法を用いたデカップリング容量を実装した. 本試作チップを用いて測定を行い, 実装した回路素子の動作, 特性を検証すると同時に, 測定結果に基づいてより効率的な設計について検討を行う予定である. 2） サブスレッショルド回路は, 製造ばらつき
や温度変化によって回路動作速度が大きく変動する問題点がある. ワーストケースを前提にした回路設計では大きな設計マージンが必要であり電力効率が悪い. 製造後に遅延変動を動的に検出し補償する回路が求められている. 本チップでは, 動的にタイミング余裕を検出する回路を実装した.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm

光配線用送受信器 LSI
鹿児島大学理工学研究科電気電子工学専攻
鹿児島大学工学部電気電子工学科

厚地 保幸, 関 健治

今村 裕典, 竹下 佳岐, 大畠 賢一

概要：ボード内光配線回路技術の確立を目的に, 光配線用送受信器の高速化, 低消費電力化に取り組んでいる. 光配線で使用される VCSEL は製造ばらつきや温度依存性が大きいため, 高速で, 安定した送信波形を得るためには, 駆動電流波形を外部から調整可能にする必要がある. また, VCSEL の電流－光伝達特性は非線形であり, 駆動電流波形の立ち上がりと立下り特性を独立に制御できる必要がある. これらの課題を解決するため, VCSEL 駆動
電流波形の立ち上がりと立下りのエンファシス量とタイミングを独立に制御可能な送信回路を提案した. 本技術を用いて, 90nm CMOS 製造技術で 4ch, 10Gb/s 光配線用送受信器
LSI の設計, 試作を行った. 試作チップは現在評価中.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM など）

マルチコアプロセッサの試作
九州大学システム LSI 研究センター

石原 亨

概要：組込み用途向け省エネルギーマルチコアプロセッサの研究の一環として, 東芝社製のMedia embedded Processor （MeP）をベースに 4 つのプロセッサコアを搭載するホモジニアスマルチコアプロセッサを試作した. AMBA の AHB 準拠のバスを設計し, 4 つのプロセッサコアとデバッグ用の JTAG モジュールを接続した. プロセッサコアは 32 ビットと16 ビットの可変命令語長を持つ. データパスは 32 ビットである. 各プロセッサは 4KB の命
令キャッシュと 8KB の命令用 SRAM 及び 16KB のデータ用 SRAM を搭載する. 本試作は
1 千万ゲート規模のマルチプロセッサを大学で設計する環境を整えることを主な目的として行った. タイミングクロージャやシミュレーションおよび検証に要する時間はチップ規模のおよそ 2 乗～3 乗に比例して必要になることを確認した. この規模のチップ設計には個人

2-3
196

第
２
章
チ
ッ
プ
試
作
報
告

の設計スキルよりもチーム全体の長期的なプロジェクト管理が重要である. 今後の試作に生
かしたい.

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 SignalStorm，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

チップ種別：マイクロプロセッサ

トランジスタ平成19年度第4回ASPLA CMOS 90nm試作（ AS90074 ）ばらつき評価, 基板バイアス評価 TEG
京都大学情報学研究科
京都大学工学部

関 良平, 寺田 晴彦, 小林 和淑, 小野寺 秀俊

牧野 紘明

概要：多数のリングオシレータを集積し, それぞれの発振周波数の変動を測定する回路, 基板バイアスを加えることで,動作速度を変化させ, ばらつきの補正を行なう回路の 2 種類を搭載した. 段数, セルの駆動力, セルの種類などを変えたリングオシレータを一つのマクロとし, そのマクロを 30x15 のアレイ状に配置してばらつきの測定を行なう.基板バイアスによるばらつき補正回路では, 基板電位を制御するウェルコンタクトまでの距離により, セルの動作速度がどのように変化するのかを測定することを一つの目的としている. テストの結果, 正常動作を確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 StarHSPICE，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

4x4 MIMO-OFDM 方式 MIMO デコーダの設計
北海道大学大学院情報科学研究科

山内 保志, 吉澤 真吾, 宮永 喜一

概要：インターネットブロードバンド環境の普及に伴い，モバイル端末でのブロードバン
ド接続への需要が高まり，今後も高速な伝送を実現する無線通信システムに対する需要は高まると考えられる．次世代の高速無線通信システムを実現するアプリケーションとしてMIMO-OFDM 方式は有望な技術である．本試作では 4x4 MIMO-OFDM システムに対応する空間フィルタリングによる MIMO デコーダを設計した．従来の MIMO デコーダはサブキャリア数の増加に比例して処理遅延が増加するため，サブキャリア数が大きくなると

2-3

実時間での復号処理が不可能となる．それに対して提案方式のデコーダは完全にパイプライン化することで処理遅延がサブキャリア数に依存しない高速処理を達成している．

197

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
5.0mm x 5.0mm

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm

チップ種別：アナログ/デジタル信号処理プロセッサ

チ
ッ
プ
試
作
報
告

細粒度パワーゲーティング機能を有するフィールドプログラマブル VLSI東北大学大学院情報科学研究科

張山 昌論, 石原 翔太, 亀山 充隆

概要：設計ルールの微細化に伴う開発期間・開発費の増大を背景として，FPGA に代表されるリコンフィギャラブル VLSI が注目されている．FPGA においても ASIC と同様に，クロック分配のための消費電力の増大，クロックスキューに起因する性能向上の限界，トランジスタの性能ばらつきに起因する演算器の遅延時間の変動などの問題が深刻化している．また，FPGA を組み込み用途で使う場合の一番の問題点は消費電力の多さである．特に 65nm 以降の FPGA では，リーク電流に起因する静的消費電力が問題となる．また，
FPGA ではレジスタ数が膨大となるため，クロック消費電力も大きい．本研究では，非同期方式がデータ転送のみでなく，電源制御にも有効であることに着目し，パワーゲーティ
ング機能を有する非同期 FPGA の試作を行う．LUT とスイッチブロックからなるセルを
10x20 のアレイ状に接続した．実測により，LUT（Look-up table）とスイッブロックからなるセルの遅延が 1.33ns なることを確認した．また，シミュレーションにより，同期式 FPVLSI と比較してトータル消費電力を42％に減少できた．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre
号処理プロセッサ

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

第２章

チップ種別：アナログ/デジタル信高ランダムアクセスバンド幅を有する多ポート SRAM 設計
広島大学ナノデバイス・システム研究センター

上口 光, 椋田 佑也, 和泉 伸也,
マタウシュ ハンス・ユルゲン,
小出 哲士

概要：90-nm CMOS 技術を用いて，世界最高性能のランダムアクセスバンド幅をもつ多ポート SRAM を小面積，大容量で実現．これまでの試作結果により，16 ポートの例において，13.9 μm2/bit，従来型の多ポート SRAM と比較して，16.5 倍の面積効率を実現すると同時に，590 Gbps という高いランダムアクセスバンド幅が得られていた．今回の設計では，ばらつき耐性の評価を行うため，SRAM 内部の電源とその他の電源を分離させており，SRAM 部と多ポート変換を含むその他のロジック部の低電圧動作耐性を実測により評価することができる．

参考文献：K. Johguchi, Y. Mukuda, S. Izumi, H. J. Mattausch and T. Koide, “A
0.6-Tbps, 16-port SRAM design with 2-stage-pipeline and multi-stage-sensing scheme,” Proc. of ESSCIRC2007, pp. 320323, 2007.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Silvaco 社 Exper，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，Silvaco 社 SmartSpice
2.5mm

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x

チップ種別：メモリ

微細 CMOS 技術における製造ばらつきと基板ノイズ評価用 TEG
広島大学ナノデバイス・システム研究センター

和泉 伸也, 賀谷 彰大, 上口 光,
マタウシュ ハンス・ユルゲン,
小出 哲士

広島大学先端物質科学研究科

南 尊文

概要：近年の LSI 設計における課題となっている，製造ばらつきや基盤ノイズの影響の評価を目的とした TEG の設計を行った．発振回路，SRAM の TEG により製造ばらつきが回路動作へ与える影響を評価する．SRAM においては，安定性の指標として用いられている
Static-Noise-Margin を詳細に検証する回路を設計した．この結果より，微細テクノロジ
において有力となるセルの見積もりが行えると共に，新しい SRAM セル開発の為の指針となる結果が期待される．また，基盤ノイズ解析の TEG として，p-MOSFET と n-MOS-

2-3
198

第
２
章
チ
ッ
プ
試
作
報
告

FET を近接させた構造を設計した．この TEG の測定より基盤ノイズの影響の詳細な解析を行うことができる．

参考文献：Shinya Izumi, Koh Johguchi, Hans Juergen Mattausch and Tetsushi Koide, "Static-Noise-Margin Analysis ofMajor SRAM-Cell Types Including Production Variations for a 90nm CMOS Process," Proceedings of the Workshop on
Synthesis And System Integration of Mixed Information Technologies （SASIMI2007）, pp. 261-265, October 2007.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Silvaco 社
HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，Silvaco 社
1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

Expert，Synopsys 社 Star-

SmartSpice

トランジスタ数：

チップ種別：その他

超高速オンチップネットワークへ向けた伝送線路配線・SerDes 回路の開発
東京工業大学統合研究院
東京工業大学精密工学研究所

石井 隆宏, 峰山 亜希子, 前川 智明, 益 一哉
伊藤 浩之

概要：近年，チップ上に集積される回路ブロック/IP の数は増大する傾向にあり，それらの間はパケット通信を行うオンチップネットワークにより結ばれるようになってきている．
本研究ではオンチップネットワークに要求される帯域やレイテンシ，電力効率を向上させるために，伝送線路配線を利用する手法を研究している．本試作においては，伝送線路配線で問題となっている面積を削減するために，差動・同相モード伝送を組み合わせて配線
1 本あたりの実効的な密度を向上させることが可能な伝送線路配線を試作した．伝送線路
配線の電力効率を向上させるために，パルス信号を用いる配線技術も開発し，テスト回路を試作している．また，伝送線路配線から出力された高速シリアル信号をパラレル信号に変換するための，低電力・小面積 DEMUX 回路も作成した．

参考文献：前川, 石井, 伊藤, 岡田, 益，"低消費電力オンチップパルス伝送線路配線"，電子情報通信学会 総合大会, C-12-54, 2008 年
3月

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，Agilent 社 ADS
100 以上，1,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：ニューテクノロジ

トランジスタ数：ビルトインフルデジタルモニタ回路によるばらつきモデルの構築
東京工業大学統合研究院

佐藤 高史, 上薗 巧, 植山 寛之, 山長 功, 益 一哉

東京工業大学総合理工学研究科

中山 範明

概要：チップ内のデバイス特性ばらつきを測定可能とするばらつきモニタ回路を設計・測定する. 最終イメージである実製品への搭載を意識し, アナログ回路でなくデジタル入力・
デジタル出力にてばらつき測定を行う回路を実装する. 従来提案されているデバイスアレイ
や ADC 等による I-V 曲線の測定と異なり, フルデジタル測定でのばらつきモニタでは,
Vth ばらつきなどの特性を連続量でなく離散量として測定する点が特徴である. 回路動作の確認はできたが, 測定されたばらつきの絶対値が別途測定しているトランジスタアレイによる測定結果との一致が不十分, という課題がある.

設計期間： 3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

ミリ波帯動作へ向けた電圧制御発振器
東京工業大学大学院理工学研究科

伊藤 猛, 岡田 健一, 松澤 昭

概要：シリコン CMOS プロセスを用いた近距離大容量ミリ波帯無線通信システムを実現するために, 初期検討段階としてローカル信号を生成する電圧制御発振器の試作を行った. ロ
ーカル信号におけるノイズ成分はシステム全体に影響するため重要な構成要素となっている. 電圧制御発振器の共振部は差動伝送線路及び LC 並列共振回路を用いる方式の検討を行った. Q 値及びインピーダンスの観点から比較を行い, 差動伝送線路方式を採用した. 差
動伝送線路の長さを 300um から 500um の範囲で変化させた複数の電圧制御発振器を試作し, 共振周波数及び共振モードの違いを測定によって確認できるようにした. TEG として差動伝送線路単体を試作し, 共振器部分の動作確認ができるようになっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 CalibrexRC
2.5mm

トランジスタ数：10 以上，100 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ASPLA 90nm 2.5mm x

2-3
199

第
２
章
チ
ッ
プ
試
作
報
告

平成19年度第6回ASPLA CMOS 90nm試作（ AS90076 ）

精度補正機能付きＤＡ変換器
広島大学先端物質科学研究科

陳健雄, 原田 良枝, 岩田 穆

概要：高速サンプリング周波数の ΔΣＡＤ変換器の帰還回路に適用することを目的とする動作周波数 400ＭＨｚ, 分解能 4 ビットの電流出力ＤＡ変換器である. 基本回路はｐＭＯＳとｎＭＯＳの相補形電流セルをスイッチングして差動電流を出力する構成であり, 1ＬＳＢの電流は 3．5μＡ, 電源電圧は 1Ｖ, 消費電力は 400ＭＨｚ動作時に約 1ｍＷである. 16 個の電流源セルを用い, その内 1 個の電流値の誤差をバックグラウンドでキャリブレーションする
ように動作する補正後の誤差は 1．5％以下である. 精度補正は基準電流に等しくなるように容量素子に補正電圧を蓄積することにより行い, 補正の周期は 100ＫＨｚで動作させる.
コモンモード電圧の安定化のため, リターンツーゼロタイミングを設けている. 測定評価の結果, 回路の電流は設計通りで, 400ＭＨｚのクロックでの動作を確認できたが, 精度は評価未了である.

参考文献：未発表
設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバ

ータなど）

光配線用送受信器 LSI
鹿児島大学理工学研究科電気電子工学専攻
鹿児島大学工学部電気電子工学科

厚地 保幸, 関 健治

今村 裕典, 竹下 佳岐, 大畠 賢一

概要：ボード内光配線回路技術の確立を目的に, 光配線用送受信器の高速化, 低消費電力化に取り組んでいる. 光配線で使用される光伝送路は導波路及びミラーでの損失のばらつきが大きいため, 受信器には広帯域性と同時に広ダイナミックレンジも要求される. この課題を解決するため, Regulated Cascode 回路に利得切り替え機能を付加したトランスインピー

2-3
200

第
２
章
チ
ッ
プ
試
作
報
告

ダンス回路を開発した. この技術と回路雑音を最小化する最適設計技術を用いて, 90nm
CMOS 製造技術で 4ch, 10Gb/s 光配線用送受信器 LSI の設計, 試作を行った. 試作チップ
は現在評価中.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満
別：通信（RF 回路，ATM など）

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種

平成18年度第4回MOSIS-TSMC CMOS 0.25um試作（ MT25064 ）

低電源電圧連続時間型 ΔΣ モジュレータ
大阪大学大学院工学研究科

兼本 大輔, 谷口 研二

概要：本試作では, 低電源電圧（0.8 V）, 低消費電力（0.6 mW）の無線通信用連続時間型

ΔΣ （Delta Sigma ）モジュレータを作製した. 信号帯域は 1.0MHz で所望 SNDR は
50dB 以上である. 回路構成は, 3 次 1bitDAC の CIFB 型アーキテクチャを採用し, 積分器には低電源電圧でも広い振幅範囲がえられるインバータ型 OPAMP を新たに開発し用いた.
この OPAMP は低電源電圧でも所望のオペレーティングポイントで動作するために, キャ
パシタを用いたフローティング電圧源を内蔵している. Hspice を用いた検証シミュレー
ションでは目標のスペックを確認することができた. 電源電圧が低いので, バイアス回路に
電圧マージンが少なく電源の揺れを特にケアしたレイアウトを心がけた. またコモンセント
ロイドを多用し対称性も重視して設計している.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre
スタ数：100 以上，1,000 未満

試作ラン：MOSIS-TSMC 0.25μm 25mm

2

トランジ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータ

など）

2-3
201

第
２
章
チ
ッ
プ
試
作
報
告

平成19年度第1回MOSIS-TSMC CMOS 0.18um試作（ MT18071 ）アクティブ伝送線集積回路の改良
明星大学産学官連携推進室
明星大学理工学部

秋山 豊, 宇佐美 保, 大塚 寛治

水野 文夫, 鷹野 致和

概要：TSMC Mixed Signal CMOS0.18um のプロセスでの試作を行い前回の評価結果をもとに次項の改良を行ないました.

1．Rs,Ro minimum 設計

Rs による出力振幅低下の影響（入力 300mV に対し出力は伝送路 5mm で 150mV,伝送路 1mm で約 200mV の低下）が心配される. また, MOS NLTL での応用範囲は Tr,Tf≒5～10ps と考えられるので
Cs より Rs の minimum 化に重点を置いたレイアウト設計を実施
スの不整合の改善

2．入力インピーダン

入力信号配線と NLTL 伝送ラインの整合の問題を把握する為に,

NLTL ラインに直結のドライバ付加回路を追加しました. また NLTL のパターン作成にあたっては, 信号配線抵抗と NLTL 内の信号線の寄生容量が性能を制限する要因を改善した.

3．バイアス電源平滑方式の改良

TSMC プロセスでは MiM 要領を用いる事が出来るので TRANS-L（HITACHI0.18um）で用いた MOS ゲート容量の置き換えとして Vns,Vps,Vnw,Vpw の NLTL 平滑容量に MiM を用いる. これにより GND 配線領域の縮小化を図りました.

その他クロストーク評価用チップ内伝送線路, ドライバ, レ

シーバ TEG を搭載. 評価冶具の製作が完了し, これから評価測定を実施知る段階である.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
25mm2

2-3
202

第
２
章
チ
ッ
プ
試
作
報
告

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000 以上，100,000 未満

試作ラン：MOSIS-TSMC 0.18μm

平成19年度第2回MOSIS-TSMC CMOS 0.18um試作（ MT18072 ）リコンフィギュラブル RF 回路に向けた広帯域 LNA・VCO・PA の試作
東京工業大学統合研究院

大橋 一磨, 福田 聡, 小林 由佳, 佐渡島 進, 金 章九,
中野 和雄, 益 一哉

東京工業大学精密工学研究所

伊藤 浩之

概要：本試作では，リコンフィギュラブル RF 回路の実現に向けて，広帯域低雑音増幅器（LNA），広帯域電圧制御発振器（VCO），パワーアンプ（PA）を試作した．ゲート接地増幅段とソース接地増幅段を組み合わせ，広帯域な入力整合と利得を実現する LNA を開発した．実測結果では 2.2-6GHz において入力整合-10dB 以下，13dB 以上の利得を実現した．また，広帯域 VCO の面積低減のために，インダクタ直下にアクティブ素子を置いた場合の影響を測定するための回路を試作した．広帯域 PA 開発の前段階として，設計ノウハウ
蓄積・評価手法確立を目的として 2.45GHz 帯の E 級狭帯域 PA を試作した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，Agilent 社 ADS
MOSIS-TSMC 0.18μm 25mm

2

トランジスタ数：10 以上，100 未満

試作ラン：

チップ種別：通信（RF 回路，ATM など）

2-3
203

第
２
章
チ
ッ
プ
試
作
報
告

平成19年度第4回MOSIS-TSMC CMOS 0.18um試作（ MT18074 ）LSI 電流起因のノイズ評価回路
東京工業大学統合研究院

佐藤 高史, 山長 功, 益 一哉

概要：チップ内の回路動作に起因する電源電圧変動, および, チップ内の回路動作に起因し, パッケージやプリント基板を通じて放射されるノイズを定量的に評価するためのノイズ源となる回路を作成した. 外部から回路動作を制御することで, 回路動作の状態に依存するノイズを評価できる. チップ内部の電源電圧変動に関しては, オシロスコープを用いてコモンモードとディファレンシャルモードの双方を測定する回路を搭載した. 測定回路が回路動作に与える影響を制御しつつ, 電源電圧の変動を正確に測定できる. また, 試作したチップ
内部の電圧変動と, プリント基板などチップ外部において観測される電圧変動を比較し, ノ
イズ低減設計に役立てる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
TEG（特性評価回路など）

2-3
204

第
２
章
チ
ッ
プ
試
作
報
告

トランジスタ数：1,000 以上，10,000 未満

試作ラン：MOSIS-TSMC 0.18μm 4mm2

チップ種別：

平成19年度第1回NEC Bipolar 0.6um試作（ NEC07 ）プリアンプ+コンパレータ
総合研究大学院大学高エネルギー加速器科学研究科
高エネルギー加速器研究機構研究員

河合 克彦, 田中 真伸

根岸 久

概要：低ゲインの PMT（フォトマルチプライアーチューブ）や, HPD（ハイブリッドフォ
トディテクタ）の, シングルフォトンレベルの出力を検出し, 信号の有無をロジック出力するフォトンカウンティング用のチップである. 構成は, プリアンプとコンパレータを接続した回路となっている. プリアンプ部は初段の電流電圧変換部にて, フォトセンサーの電流出力を電圧に 10kV/A のゲインで変換し, 次段の電流帰還型アンプで 9 倍の電圧ゲインを得る. コンパレータ部は, 差動対を 3 段カスケードに接続した構成となっており, 出力はエ
ミッタフォロア及び, オープンコレクタの 2 種類を用意した. プリアンプ部及び, コンパレータ部の回路バイアス及び, コンパレータ部に関しては, ヒステリシスを外部から調整可能とした. なお, プリアンプ出力段は, 正負両極性入力に対応するためプッシュプルとした.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist トランジスタ数：10 以
上，100 未満試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：TEG（特性評価回路など）

8ch IV プリアンプ
総合研究大学院大学高エネルギー加速器科学研究科
高エネルギー加速器研究機構研究員

河合 克彦, 田中 真伸

根岸 久

概要：従来の PMT（フォトマルチプライアチューブ）に代わるセンサーとして, フォトマ
ルチプライアチューブのダイノードによる, 二次電子増倍部を半導体（アバランシェダイオード）で置き換えた, HPD（ハイブリッドフォトディテクタ）が開発されており, マルチ
チャンネル構造を持つものも実用化されている. しかしながら, HPD は一般に従来のPMT と比較して, ゲインが 2 桁ほど低いため, そのまま PMT の置き換えを図るには, プリ

2-3

アンプの付加が必要となる. 本チップは, 上記の目的で試作したマルチチャンネルＨＰＤのプリアンプである. この ASIC のプリアンプは低雑音である必要があり, プリアンプ入力部

205のトランジスタはベース抵抗（rbb’ ）を下げるために複数個のトランジスタを並列接続してある. またプリアンプ出力段は, 正負両極性入力に対応するためプッシュプルとしてある. チャンネル数は 8 であるが, より多チャンネルの HPD に対応できるように, IC パッケージ内でチップをカスケードにつなげられるような PAD レイアウトにしてある. 回路のバイアス電流は外部から 8 チャンネル共通でコントロール可能とした.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC

トランジスタ数：10 以上，100 未満

試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：ア

ナデジ混載

高速パルスアンプ
高エネルギー加速器研究機構素粒子原子核研究所

谷口 敬, 島崎 昇一, 田中 真伸

高エネルギー加速器研究機構研究員素粒子原子核研究所

根岸 久

概要：これは主として高エネルギー加速器研究機構の放射光実験施設での X 線検出用
APD の読み出し用としての回路で低ノイズ超高速パルスプリアンプです. 低消費電力, 低ノイズにするためにプリアンプは積分型を使用し, 初段と 2 段目の間にポール・ゼロ・キャ
ンセレーションを入れて微分を行っている. 3 段目は主として出力バイアスを確保し, ダイ
ナミックレンジを大きく取るために電流帰還アンプとした. ゲインを取るよりも出力バイア
スが主な目的である. 結果として, 増幅率は 100 倍付近で, インパルスに対する出力幅はおよそ 2～4ｎS が得られている. IC には積分時定数を変えたものが 2 種類組み込まれており,
積分時定数の変化による性能の差が比較出来るようになっている.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：10 以上，100 未満

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チッ

第
２
章
チ
ッ
プ
試
作
報
告

高速コンパレーター
高エネルギー加速器研究機構素粒子原子核研究所
高エネルギー加速器研究機構研究員

谷口 敬, 島崎 昇一, 田中 真伸

根岸 久

概要：高エネルギー実験・原子核実験等で使用される高い時間分解能が必要な時のコンパレーターである. これは高速微小信号の閾値を選別し波形整形をした後に出力信号を
PECL レベルで出力するようにしたもの. 特に N6112

高速パルスアンプからの出力信号を受けて, 信号処理用論理回路に転送する為の IC である. 比較検出可能である入力電圧は数 mV から 2V 程度までとし, 応答時間は 1ｎS 以下を考えている. 回路は 3 段の差動アンプとレベル変換回路から成っておりタイミング性能を重視して, センスアンプはトランジスタ
がサチュレーションやカットオフ状態にならないようにバイアスを決めてある. レベル変換
部は差動スイッチとエミッタ・フォロワから成っており, 出力レベルは高速性能を重視しReduced Swing PECL レベルとした.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

DC コンバータなど）

2-3
206

第
２
章
チ
ッ
プ
試
作
報
告

試作ラン：NEC Bipolar 0.6μ m 2.0mm 角

チップ種別：アナログ（PLL, A-D/DC-

第3章
3. 1

VDEC 概要
組織概要

VDEC は平成 8 年度に発足した．当時は専任教官 5

VDEC は現在，専任教員 10 名，客員教授 1 名，事務名と事務官 1 名という小さな組織であったが，平成 9 年

員 2 名の定員を有しているが，他にも多くの援助を受け

度には専任教官 2 名と事務官 1 名が増員され，さらに，ながら運営されている．事務は工学系研究科事務部との全国の大学と連携を密にする目的で各大学から 2 年を単合同化により直接の担当を共同利用チームとし，工学系位として 2 名の教官を派遣する「流動教官制度（平成研究科事務部全体の支援を受けている．教育・研究の分

16 年度からは国立大学法人になったことに伴い客員研

野では，学内の協力教員，学外の協力研究員，さらには究員制度となる．
）」がスタートした．また，産業界と協全国の拠点大学の教職員と学生を含む CAD ボランティ

力を行うため，客員教授が 1 名おかれている．

ア等多くの協力者の手によって支えられている．

年
平成

度

派

9・10 年度

東北大学，横浜国立大学

遣

大

学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北海道大学

3. 2

人事報告
3-1

榎

本

達

也（平成 19 年 7 月から）共同利用係主任杉田

佳代子（平成 19 年 9 月まで）

協 力 教 員柴田

センター長・教授

浅

田

邦

博

教

授

藤

田

昌

宏

客 員 教 授福間雅夫（平成 19 年 4 月から）（東京大学新領域創成科学研究科基盤情報学専攻教授）

准

教

授

池

田

誠

高

准

教

授

高

宮

真

（東京大学工学系研究科電子工学専攻教授）

特任准教授

名

倉

徹（平成 19 年 4 月から）

藤

客員准教授

小

松

聡（平成 19 年 11 月から）（東京大学新領域創成科学研究科基盤情報学専攻准教授）

客員准教授

Gershwin Fey（平成 19 年 12 月から）

三

助

教

鄭

若

彤

（東京大学工学系研究科電気工学専攻准教授）

助

教

佐々木

昌

浩

竹

助

信

島
田
内

3

直
一
実
吉

郎
健

教

松

本

剛

史（平成 20 年 4 月から）（東京大学新領域創成科学研究科基盤情報学専攻准教授）

客員研究員

吉

澤

真

吾（平成 20 年 3 月まで）

竹

主

齊

藤

岳

己

（東京大学工学系研究科電気工学専攻講師）

08VDEC年報03章.indd 207

査

中

VDEC概要

木

207

第 章

VDEC 人事

専 門 職 員充

08.8.6 10:00:05 AM

新任のご挨拶竹内健

平成 19 年（2007 年）7 月 16 日付けで東京大学大学院

画や組織の運営に携わっておりましたが，できればもう一度人生をリセットし，新しい技術をゼロから立ち上げたいと思っていたところに，東大電気にてチャンスを頂
きましたことを心から感謝しております．
一方，技術的側面では半導体業界は現在大きな転換学科）の准教授に着任いたしました．経歴を紹介させて点を迎えております．例えば最先端のフラッシュメモリ

頂きますと，私は平成 3 年（1991 年）に東京大学工学は 40 ナノメートルまで微細化され，メモリ素子に蓄え

部物理工学科を卒業後，平成 5 年（1993 年）に修士（物る電子数は数 10 個まで減少しています．5 年後には 10

理工学専攻）を修了致しました．平成 5 年（1993 年）

ナノメートルサイズで，電子数は数個レベルになり，いから昨年着任するまでの 14 年間は，東芝にて NAND

よいよムーアの法則に則った微細化が物理的な限界を迎型フラッシュメモリの研究開発に携わりました．
その間，

えます．その一方，地球環境保全の観点からも，集積回

3-2

平成 15 年（2003 年）にはスタンフォード大学にて経営

路の高集積化，低消費電力化というのは 21 世紀中も大208

学修士（MBA），平成 18 年（2006 年）には東京大学工変重要です．このような大きな需要がある一方，技術的学系研究科にて論文博士（電子工学専攻）の学位を頂き限界を迎えている半導体産業は，研究者にとっては大きました．

なチャンスを秘めていると思います．日本の大学では，

第 章

新領域創成科学研究科基盤情報学専攻（兼工学部電子工3

VDEC概要

東芝では，生まれて間もない新しいデバイスであっ強誘電体・磁性体・強相関材料など，新材料・物性に大た NAND 型フラッシュメモリの基礎的な研究から，製きな蓄積がございますので，うまくコラボレーションし品開発，工場の立ち上げ，マーケティングと様々な仕事ながら，新しい半導体技術の創造に微力ながら貢献してをしてきました．最初は社内ベンチャーのような少人数

いきたいと考えております．

で行っていたプロジェクトが，現在は携わる技術者は数

アカデミック分野での経験がございませんので，至ら100 人，売上 5 千億円超にまで成長する過程で，多様なない点が多々あると存じますが，ご指導・ご鞭撻を賜た経験をすることができ，企業における技術者としては大まわりたく，何卒宜しくお願い申し上げます．

変幸運だったと思っております．最近の数年間は商品企

08VDEC年報03章.indd 208

08.8.6 10:00:05 AM小松 聡

りましたが，2007 年 10 月のアドバンテスト D2T 寄附研究部門の設立に伴い，“設計”，“CAD” だけでなく “テ2007 年 11 月より，アドバンテスト D2T 寄附研究部

スト” についての研究・教育活動を行っていきたいと考門の客員准教授（2008 年 4 月より特任准教授）としてえております．今後もこれまでに引き続き，国内におけ着任致しました．2001 年 4 月から VDEC の助手，助教

る LSI 研究・教育のさらなる向上に貢献できるよう努

として主に CAD 関連のサポートを中心に活動してまい

力してまいりますので，よろしくお願いいたします．

松本 剛史

藤田教授の御指導の下，VLSI の設計自動化・設計支援，
主に上位設計における形式的な等価性検証の研究を行っ

今年の 3 月に東京大学工学系研究科電子工学専攻の博てまいりました．今後も藤田教授の研究室のプロジェク

士課程を修了し，4 月より助教として VDEC に参加さトに参加して，等価性検証ツールの研究開発を続けるとせて頂くことになりました松本剛史と申します．VDEC

ともに，これまでの研究をいかして，VLSI 製造後のチッでの業務としては，CAD ツールの管理などを担当させプデバッグ手法やシステムバイオロジーへの CAD 技術ていただくことになっております．これまで，研究活動

応用などについて研究を行っていく予定です．まだ力のを通して，VDEC の CAD ツールを利用したりセミナー

足りない点もあり，皆様のお世話になることもあるかとに参加したりしましたが，今後は VDEC のスタッフと存じますが，御指導御助言をいただければ幸いです．よ

して CAD ツールをご利用になる皆様のお役に立てるよ

ろしくお願い致します．

う努力してまいりたいと思っております．
博士課程では，退任のご挨拶

吉澤 真吾

思いお手伝いさせて頂きました．教員になりたての私にとりまして，VDEC の仕事を通して多くのことを体験
し，学ぶことができたのは大変有意義であったと実感し客員研究員として主にセミナーやデザイナーフォーラております．今後も拠点校および協力教員の活動でお役ムを担当しました．拠点校からの派遣としては最後なのに立てますように励む所存ですのでよろしくお願いいたで今後の新しい体制の引継ぎに少しでも貢献できればとします．

休職のご挨拶

鄭 若彤
頂き，2008 年 5 月から，家族の事情によって休職する

後も皆様からの協力を頂き，VDEC の更なる発展を期

3-2

待しております．宜しくお願い致します．

209

第 章

10 年間余り東京大学 VDEC のスタッフを勤めさせてことになりました．VDEC の業務をサポートしながら，私自身も沢山のことを学び，大変有り難く存じます．今3

VDEC概要08VDEC年報03章.indd 209

08.8.6 10:00:05 AM

平成 19 年度大規模集積システム設計教育研究センター運営委員会委員名簿

浅

氏

名

田

邦

松 本

所
博

洋 一 郎

柴

田

坂

井

中

属

大規模集積システム設計教育研究センター長
工学系研究科長

直大学院新領域創成科学研究科

修

一

大学院情報理工学系研究科

教授

野

義

昭

先端科学技術研究センター

教授

荒

川

泰

彦

先端科学技術研究センター

教授

高

木

信

一

大学院工学系研究科

藤島実

大学院新領域創成科学研究科

藤

田

宏

大規模集積システム設計教育研究センター

教授

池

田

誠

大規模集積システム設計教育研究センター

准教授

高

宮

真

大規模集積システム設計教育研究センター

准教授

昌

教授

教授
准教授

平成 19 年度大規模集積システム設計教育研究センター全国運営協議会委員名簿

3-2

第 章

210

3

氏

名

所

属

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

教授

南

谷

崇

東京大学先端科学技術研究センター情報物理システム

教授

柴

田

直

東京大学大学院新領域創成科学研究科基盤情報学専攻

教授

高

木

信

一

東京大学大学院工学系研究科電子工学専攻

宮

永

喜

一

北海道大学大学院情報科学研究科

大

見

忠

弘

東北大学未来科学技術共同研究センター

國

枝

博

昭

東京工業大学大学院理工学研究科集積システム専攻

柳

澤

政

生

早稲田大学理工学術院

松

田

吉

雄

金沢大学大学院自然科学研究科

高

木

直

史

名古屋大学大学院情報科学研究科情報システム学専攻

教授

教授
客員教授
教授

教授
教授
教授

VDEC概要小 野 寺 秀 俊

京都大学大学院情報学研究科通信情報システム専攻

谷

口

二

大阪大学大学院工学研究科電気電子情報工学専攻

岩

田

穆

広島大学大学院先端物質科学研究科半導体集積科学専攻

安

浦

寛

人

九州大学大学院システム情報科学研究院情報工学部門

山

内

寛

紀

立命館大学理工学部電子情報デザイン科

兵

庫

明

東京理科大学理工学部電気電子情報工学科

黒

田

忠

広

慶応義塾大学理工学部電子工学科

吉

本

雅

彦

神戸大学大学院工学研究科情報知能学専攻

08VDEC年報03章.indd 210

研

教授
教授
教授
教授

教授
教授

教授
教授

08.8.6 10:00:06 AM

3. 3

決算報告

1．運営費交付金
経

費

金

額

物

件

費

212,456,000

人

件

費

77,095,707

2．平成 19 年度科学研究費補助金
研究代表者

研

究

題

目

種

類

金額（千円）

池田誠

513 光学近接効果を考慮した歩留まり最適レイアウト生成

基盤研究（C）

1,400

小

松

聡

アプリケーション・環境対応型バス符号化による効率的シス
テム LSI 設計手法

若手研究（B）

1,400

藤

田

宏

電子機器用解析技術のシステムバイオロジーへの応用

萌芽研究

1,500

西

原

佑

ハードウエア／ソフトウエア協調設計に対する形式的検証とその要素技術に関する研究

特別研究員奨励費

昌900

3．平成 19 年度産学連携等経費
研究代表者

研

究

題

目

種

類

金額（千円）

浅田邦

博システム LSI 設計教育のためのリテラシープラットフォーム
の構築

共同研究

15,000藤田昌宏UML を利用したシステム LSI 設計技術の研究

共同研究

4,000

藤

田

昌

宏

上位設計記述に対する等価性検証ツールの開発

共同研究

16,000藤田昌

宏

宇宙用電子機器設計支援システムにおける形式的検証ツール
教育方法の研究

共同研究

5,000

浅

田

邦

博

先端 LSI テスティング技術

共同研究

20,000浅田邦

博CMOS ワイヤレス・トランシーバ IC の設計・試作・評価とテキスト開発

共同研究

4,000

浅

田

邦

博

高機能システムディスプレイの要素回路技術の研究

共同研究

3,150

池

田

誠

LSI 回路のセキュリティ評価手法の研究

共同研究

4,000

浅

田

博

先端集積回路の評価・解析技術高度化の研究

受託研究

10,000高宮真

超低消費電力の無線通信を実現するオールモスト・デジタル
無線に関する研究

受託研究

20,150

浅田邦

博

動作状態センス技術と高性能回路技術の研究（2）

受託研究

800

浅

田

邦

博

超微細リソグラフィー・ナノ計測拠点

受託研究

24,560

邦

受入件数：6 件

受入額

計36,850,000 円（株）東芝，（株）アドバンテスト，（株）富士通研究所，日産自動車（株），

3

VDEC概要以下の企業・個人から寄附を頂きました．

211

第 章

4．平成 19 年度奨学寄附金

3-3（株）半導体理工学研究センター

08VDEC年報03章.indd 211

08.8.6 10:00:06 AM

第4章

研究報告

4. 1

全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

55

7

30

協力教員

62

31

67

著書（冊）

特許（件）

受賞（件）

35

1

2

3

70

2

18

7

4-1

第 章

212

4

研究報告
08VDEC年報04章.indd 212

08.8.6 10:00:27 AM

4. 2

研究室構成員（平成 19 年）

浅田・池田・名倉研究室構成

Ratna Krishnamoorthy 博士 1 年

浅

田

博 教授

安

藤

大

介 修士 2 年

池

田

誠 准教授

石

川

悠

司 修士 2 年

名

倉

徹 准教授

李

蓮

福 修士 2 年

邦

佐々木

昌

浩 助手

高

鄭

若

彤 助手

許

鈴

木

真

一 技官

田

谷内出

悠

介 博士 3 年（現在 キャノン）

徐

金

允

璟 博士 2 年

何太

平 博士 1 年

森門

馬飛 修士 1 年
金宮

美 修士 1 年
豊 研究生
玲 研究生

下

凱

隆 研究生

賢

志 学部 4 年

James Tandon 博士課程研究生（現在 帰国）
Caner BASCI 修士 2 年（現在 シュルンベルジェ）

高宮研究室

金

鉉 修士 2 年（現在 ＊＊）高宮

健一郎 修士 2 年（現在 ファナック）

石田

Pham Hai Dinh Minh 修士 2 年（現在 アナログ・デバ

劉

イセズ）

新

栗

雄
原

曽我部

真 准教授
光

一 助教

楽

昌 産学官連携研究員（ポスドク）

山太郎 修士 2 年

本

拓 修士 1 年

宮喜

生 修士 2 年

鎮

明 修士 1 年

周志

偉 修士 2 年（10 月入学）

啓太 修士 1 年

坂井田

耕輔 修士 1 年

鄭明

奎 修士 1 年

朴金江

南 修士 1 年

安
柳

金
猪

飼

中

村

大

輔 修士 1 年

大塚泰

雅 修士 1 年

哲 修士 1 年
福

正 修士 1 年
至

善 修士 1 年

Sanad Bushnaq 修士 1 年

柴田・三田研究室構成員（平成 19 年度）

山介 修士 1 年（現在 休学中）

柴田Dang Ngoc Lan 学部 4 年（現在 大学院修士課程 浅田・

三

田

村

井

澤

村

早

川

本

裕

池田研究室）
萬代

新悟 学部 4 年（現在 大学院修士課程 浅田・
池田研究室）

Devlin Benjamin Stefan 研究生（現在 大学院修士課程
浅田・池田研究室）

直 教授
吉

郎 准教授
徹 助教

智

紀 特任研究員
仁 博士 3 年（現在 日立製作所）

トゥロン トゥウ ブゥイ 博士 3 年
ハ オ

ジ ア 博士 2 年

ロバート グロー 博士 1 年
藤田研究室
田

小

松

昌

弘

博

博士 1 年

宏 教授

高

橋

徳

浩 博士 1 年

聡 助教（平成 19 年 11 月より VDEC アド

森

川

重

毅 博士 1 年

バンテスト D2T 寄附研究部門 准教授）

布洋

平 修士 2 年（現在 富士通）

Bijan Malafeh Alizadeh 産学官連携研究員（平成 19 年

森

大輔 修士 2 年（現在 ソニーエリクソン）

Thanyapat Sakunkonchak 産学官連携研究員（平成 19
年 9 月に退任）

陳
金

213

4

雋 修士 2 年（現在 ソニー LSI）
森

金

研究報告

8 月に退任）

屋

4-2

第 章

藤

朱

毅 修士 2 年（現在 東芝）
時

煥 修士 2 年（現在 サムスン）

吉

田

浩

章 産学官連携研究員

グェン タン リム 修士 2 年（現在 インテルジャパン）

松

本

剛

史 博士 3 年

仁木祐介 修士 2 年（現在 東芝）

尚

華 博士 3 年

西山

未

央 修士 2 年（現在 柴田・三田研 博士 1 年）

慶久 博士 2 年

濱口洋

平 修士 2 年 （現在 ルネサス）

佑 博士 1 年

藤田和

英 修士 2 年（現在 ソニー）

高
小

島

西

原

08VDEC年報04章.indd 213

08.8.6 10:00:27 AM

馬

奕

馬

濤 修士 2 年（現在 柴田・三田研 博士 1 年）

文

静 修士 2 年（現在 ソニー）

中

川

翔

太 学部 4 年（現在高木・竹中研修士課程）

森

井

清

仁 学部 4 年（現在高木・竹中研修士課程）

今

井

義

明 修士 1 年

藤島研究室

岡

野

祐

太 修士 1 年

藤

島

姜

璟

煕 修士 1 年

北

澤

金

俊

亨 修士 1 年

音樹アフメット 博士 3 年

中

川

琢

規 修士 1 年

本

福

岡

雄

大 修士 1 年

王

吉

井

後

一

馬 修士 1 年

包蕊

寒 修士 1 年

孫卓

力 学部 4 年（現在 柴田・三田研 修士 1 年）

乾高

史 学部 4 年（現在 柴田・三田研 修士 1 年）

神

良

実 准教授
清
瑞

子 助教
樹 博士 1 年
彤 修士 2 年（現在 株式会社東芝）

陽介 修士 2 年（現在 松下電器産業株式会社）千乗 修士 2 年（現在 ソフトバンク株式会社）林裕

樹 修士 2 年（現在 株式会社デンソー）

高

野

恭

弥 修士 2 年（現在 藤島研

高木・竹中研究室構成

夏

苅

洋

平 修士 1 年

高康

雄 修士 1 年

三

好

木

竹

藤

信

一 教授

萬

澤

中

充 講師

大

橋

翔 修士 1 年

Olivier Weber （日本学術振興会外国人特別研究員）

王

Sanjeewa Dissanayake 博士 1 年（工学系）

林

星

井

也 修士 2 年（現在高木・竹中研博士課程）

足立恵理子 修士 1 年

松原

寛 修士 2 年（新領域）

大

橋

俊

田

辺

聡 修士 2 年（工学系）

灰

本

隆

志 修士 1 年（工学系）

竹内研究室

中

北

要

佑 修士 1 年（工学系）

竹

笹

田

拓

博士 1 年）

帆 修士 1 年
聖内雄 修士 1 年
介 学部 4 年（現在 藤島研

修士 1 年）

健 准教授

崇 修士 1 年（工学系）

4-2

第 章

214

4

研究報告
08VDEC年報04章.indd 214

08.8.6 10:00:27 AM

4. 3

研究概要

浅田・池田・名倉研究室
Asada and Ikeda Laboratory（http://www.mos.t.u-tokyo.ac.jp）

リソグラフィを考慮した設計手法
浅田邦博，池田

Lithography Friendly Design

誠，栗原健一郎，K. Asada, M. Ikeda, T. Iizuka, K. Kurihara,

ファン ハイ ディン ミン，ダンゴク ラン

H.D.M. Pham, D.G. Lan

光学的リソグラフィ工程において光学的近接効果に

In the recent LSI technology, optical lithographyよりウェハ上に形状を忠実に投影することが困難となっcannot keep fidelity between drawn mask pattern andており，これを考慮に入れて設計を行うことが求められexposed one due to optical proximity effect. Therefore,ている．本研究ではウェハ上において得られるゲートのdesigners should consider this factor. In this study,

形状から等価的なゲート長を求め，それによりリーク電

we estimated equivalent gate length from an exposed

流等を得ることでセルライブラリの評価を行い，最適なpattern and calculate leakage current. Then, we evalu-

セルを求めた．また，リソグラフィ工程の複雑化に伴い，

ated cells and selected the best layout. Meanwhile, the

工程下における露光量のずれ，あるいは焦点からのずrecent lithography process will have severe sensitiv-

れによる影響が大きくなると考えられる．これに対して，

ity of exposure and defocus. Therefore, we modeled

各変数がばらついた条件における回路の致命的欠陥を

yield of layouts considering these process variations

検出し，セルの歩留りの評価を行った．また，致命的欠and evaluated the comprehensive generated cell lay-

陥の位置周辺についてレイアウトの補正を行い歩留まり

outs. We also improved yield by modification of layoutの向上を図った．また，マスクレス製造技術に向けた，

around detected catastrophic defect positions. We also

電子ビーム直接描画方式に対して，ダミーパタン挿入や

studied shot reduction techniques taking account of

タイミング制約に応じた配線端処理を行うことで，配線

dummy pattern insertion and wire-end treatment with

パタン密度，配線ごとのタイミング制約を満たしながら，

timing constraints for mask-less electron beam direct

スループットを向上させるためのショット数削減を目指

writing to enhance throughput.

した設計手法に関する検討を行った．

A Testing method for SoC

SoC のテスト手法
浅田邦博，池田誠 , 名倉徹，鄭若彤，中村大輔

K. Asada, M. Ikeda, T. Nakura, R. Zheng,
D. Nakamura
The objective of this research is to construct a plat-

チップ LSI テストを行うことのできるプラットフォー

form which enables an intuitive operation of LSI test

ムを 構 築 す ることを目的とし て い る．当 プ ラット

by using web interface. In the platform, a small CPU,

フォームでは，ボード上に CPU，ネットワークインタ

a network interface, a wireless interface, bus interface

4

フェイス，無線インターフェイス，OCP 準拠のバス等

compliant with OCP and etc. are implemented on aを搭載しており，ユーザの作成したチップのテストを

board. User of the platform can test their own chip via a

ウェブブラウザのインターフェイスから行うことが出

Web browser program We developed the on-chip CPU

研究報告

4-3

本研究はウェブインタフェイスによる直感的なオン

来る．CPU とネットワークインターフェイスの設計を・

and network interface, and verified performance by

試作を行い，再構成可能なハードウェアを用いて正常

using re-configurable hardware. The program, written

動作を確認した．プログラムは試作した CPU のアセン

in the assembler, was verified by a prototype of the plat-

ブラで記述し，プロトタイプを実装し，動作を検証しform. We also developed the wireless interface.

第 章

215

た．また，無線インターフェイスの試作を行った．

08VDEC年報04章.indd 215

08.8.6 10:00:27 AM

ガラス基板上のシステム構築
浅田邦博，池田K.Asada, M.Ikeda, J.Kim, K.Ikai
For presenting integrated systems on Glass, we

PMELA 結晶上の TFT を用いた回路の設計環境を構

constructed the design environments of TFT on the

築し，その環境上で無線通信回路および 500 ゲート規

PMELA cr ystal and made a wireless communication

模のデジタル回路を設計した．PMMELA 結晶上では

system by using it. PMELA is possible to grow uniform

Si 結晶が縞状に並んでおりその上に TFT を配置する

and large Si grains laterally over a large area, and the

必要がある．その制約に沿うようにデジタル回路の自transistors formed on these active areas on the area are

動配置配線環境を整え，
トランジスタモデルを作成し，

high-performance. On the base of this design rule, we

レイアウトからのシミュレーション環境を構築した．

made transistor models, automatic P&R environments,

またばらつきの大きいプロセスで無線通信を行うため

doing layouts and simulations. Because this process

デジタルを多く用いた通信回路を設計し，実際にガラ

has a lot of substrate voltage variation, we almost used

ス基板のチップを作成して，アナログ回路では VCO

digital circuits for overcoming it. Now, we realized thisの動作，アンプの動作などを，またデジタル回路では

formula on the Glass and measured performances of

分周器の動作を確認した．

analog parts and digital parts.

DCVSL 回路を用いた

Low noise non-pipeline microprocessor

非パイプライン型低雑音 CPU の設計

design using DCVSL

鄭

第 章

216

鎮明，猪飼啓太

ガラス基板上へのシステムの集積の実現に向けて，

浅田邦博，池田4-3

誠，金System on Glass Panels誠，鄭若彤，鈴木真一，曽我部拓，明奎

K.Asada, M.Ikeda, R.Zheng, S. Suzuki, T. Sogabe,
M. Jeong

二線式論理を用いた終了検出型自己同期プロセッサ

A self-timed processor with completion detection

は一つの信号を二本の信号線で伝達し，その冗長性をusing dual rail logic detects completion of evaluation

用いて演算の終了を検出するため，微細化，低電圧化

by using redundancy of dual rail logic which deliversにともない大きくなっている遅延変動を原因とする誤a signal with two rails. So variations of delays that are

動作は発生しない．また電源，グラウンドノイズや宇

becoming more serious as circuits shrink and voltage

宙線中性子などによる一つの信号線が反転しても，そlowers donʼt cause any errors in a self-timed proces-

れを検出できるため再試行することができる．
そこで，sor. The processor can detect a reversal of a signal

従来のスタティック CMOS 回路と二線式論理を実現

path caused by power/ground noise of a cosmic ray,

するDCVSL回路の電源ノイズ耐性を比較するために，

so it can retry the instruction. To compare tolerance to

それぞれのプロセッサにノイズ源を付加した回路を試

power noise, a static CMOS circuit and a DCVSL circuit

作した．また，二線式論理は一回の演算で二線の一方

with noise sources are designed. We introduced paral-

のみが遷移するため，その二線を平行に配線すること

lel routing technique of two wires of dual-rail signals for

で，EMI ノイズの低減を目指した設計フローを構築

automatic P&R tools to reduce electromagnetic noise.

した．

4

研究報告
08VDEC年報04章.indd 216

08.8.6 10:00:28 AM

自己同期型シリアル通信
浅田邦博，池田Self-synchronous serial communication

誠，佐々木昌浩

K. Asada, M. Ikeda, M. Sasaki

グ ロ ー バ ル に は 非 同 期 で， 局 所 的 に は 同 期 式 で

We have developed a prototype inter face circuit

通信を行う GALS（Globally Asynchronous Locally

including a Transmitter, a Receiver, a Pseudo-Random

Synchronous）方式を採用したチップ内・チップ間通Binar y Sequence（PRBS）Generator, a PRBS error

信用 3 線 3 相伝送方式シリアルインターフェイスの研checker, a Voltage Controlled Oscillator（VCO）, a

究を行っている．3 線 3 相伝送方式は自己同期伝送方

Serializer/Deserializer（SERDES）circuit, and a Low式であるため，送信データの各ビットに同期信号が内

Voltage Signaling interface for low EMI intra-chip or

在し，CDR（Clock and Data Recovery）回路が不要

inter-chip 3-phase 3-wire serial communication using

であり，設計マージンが大きく，高速化に適している．

STARC 90nm process. This inter face adopted the

IP 化 に 向 け た 要 素 回 路（Transmitter，Receiver，

GALS（Globally Asynchronous Locally Synchronous）

PRBS（Pseudo-Random Binary Sequence） 発 生

method. Since the 3-phase 3-wire transmission scheme

器，PRBS チェック回路，VCO（Voltage Controlled

is a self-synchronous transmission method, transmitted

Oscillator），SERDES（Serializer Deserializer）回路，

data include synchronous clocks at each bit. Therefore,

電流駆動インターフェイスなど）を STARC 90nm プ

a CDR（Clock and Data Recover y）circuit becomes

ロセスを用いてシミュレーション・試作・評価を行っ

unnecessary, and this scheme is suitable for high-speedている．現在は，ワード同期，FFE（Feed Forward

transmission because of its wide design margin. To

Equalizer），DFE（Decision Feedback Equalizer）な

implement this interface as an alternative to a parallel

どの方式を検討し，パラレルインタフェースとの接続

one, we design a word synchronous method. To main-

容易性を考慮した IP としての完成を目指している．

tain signal integrity, we also design a new FFE（FeedFor ward Equalizer）and DFE（Decision Feedback
Equalizer）.

Active Substrate Noise Canceller

能動的基板雑音低減手法
浅田邦博，池田

誠，名倉

徹，金

鎮明

K. Asada, M. Ikeda, T. Nakura, J. Kim

LSI 微細化の進展による電源電圧の低電圧化にともAs the process technology advances, the power

なって回路のノイズ耐性が低下し，SoC における基

supply voltage gets lower, resulting in degradation of

板ノイズによるアナログ回路の特性劣化が問題となっthe noise immunity of analog circuits. Substrate noiseている．ガードリングに基板ノイズの逆相の電荷を注

becomes one of the measure concerns for SoC design.

入することでアクティブに基板ノイズをキャンセルすWe have proposed an active substrate noise cancellingる手法を提案した．基板ノイズの主成分はクロック周

technique which injects anti-phase signals against the

波数成分であるため，クロックに同期した信号を注入

substrate noise into the guard ring. Since the dominant

することで基板ノイズをキャンセルすることが可能でcomponent of the substrate noise is its CLK frequency,

ある．また，基板ノイズの影響を容易に見積もるため

the injection signals can be synchronized to the CLK.

に，回路のレイアウトから，基板ノイズの大きさの分

Also, in order to estimate the substrate noise from a

布と，ある測定点に対する影響度の分布を求めるため

layout data before real fabrication of chips, we have

4の EDA プログラムを開発した．

developed an EDA tool that analyzes substrate noise

研究報告

aggressor strength distributions at a specified point on

217

第 章

distribution along a chip. The EDA tool also analyzes an

4-3

a layout data.

08VDEC年報04章.indd 217

08.8.6 10:00:28 AM

高性能三次元計測システム
浅田邦博，池田High-Performance 3-D Range Finding System

誠，谷内出悠介，金雄鉉

K. Asada, M. Ikeda, Y. Yachide, U.H. Kim

本研究では，高性能 3 次元計測システム構築に向け，

We proposed a camera and projector calibration

球を用いた複数視点高精度キャリブレーション手法のmethod based on the light section method using

提案を行った．
これにより，
従来の高精度キャリブレー

spheres for high-performance multiple vision system.

ションで必要であった各座標間の多数の対応取得作業

The proposed calibration method fits the scanning dataを行うことなく，容易に観測空間にわたり高精度の 3

based on the light-section method to the shapes of each

次元測定を可能となる．校正作業では球を撮像し，測sphere. The calibration cost increase according to the

定点群が球の表面に再構成されるようにレンジファン

used number of the corresponding points. In the cali-

ダパラメータ決定する．さらに複数視点においては，

bration method, the many calibration points are easily

各々から観測した球の中心が同一になるようにパラ

obtained by measuring spheres, which contributes to

メータを決定する．本手法により空間中の適当な位置

prevent the calibration cost. And also, the proposedの 15 個の球による校正を行うことで，カメラからのmethod calibrates the 3-D space flexibility to the mea-

距離 700 mm-1m の距離範囲で校正後，距離 700 mm のsurement range and environment. We also calibrate the

平面を測定し，最大誤差 1.9 mm を達成した．

translation and rotation parameters utilizing the spherecenter positions from multiple viewpoints in case of
the extension of multiple-viewpoint calibration. We
achieved the high-accuracy result of the average errorof 1.9 mm at the measurement distance of 700mm bycalibrating around the distance of 700 - 1000 mm.

スマートイメージセンサに関する研究
浅田邦博，池田誠，金允璟，門馬太平，Basci Caner，大塚泰雅，金

4-3

第 章

218

4

江南 , 萬代新悟

K. Asada, M. Ikeda, Y.K. Kim, T. Monma,
B. Caner, Y. Ohtsuka, K. Kim, S. Mandai

カラーイメージセンサをカラーフィルターアレイ無We re-arranged the dielectric multi-layer for a color

しに再現することを目指し，多層配線層を利用した．

image sensor without color filter array. We have pro-

また，オンチップコイル付 MAGFET の電気特性によposed a new device based on MAGFET having an

り光伝搬法における高精度距離計測を実現できると期

on-chip coil for a high-accuracy time-of-flight range

待される．さらに，蓄積時間とバイアス電圧の自動制

finding system, also. Furthermore we have proposed

御を用いた高ダイナミックレンジを実現した．背景のa novel system with control automation of integration

光を抑圧できるともっと高ダイナミックレンジの実現

time and a bias voltage for wide dynamic range. Weも期待できる．3D 計測の分野には，ピクセル構造を

have shown a light diffraction and a light polarization

斜めにすることにより，細かい検出ができることが期

using a scaled metal pattern on a chip in the latest

待される．さらに，チップ上に二つのアレイを並べ光process technology. We have proposed a new ambient

切断法に基づいた高速撮像モードと高精度撮像モード

light suppression method for wide dynamic range. Inを備えたセンサも研究されている．

3-dimensional measure field, we proposed a new pixel

研究報告

array which have skewed pixel array for high accuracy.
Furthermore, dual imager core on one chip is designed
and it is used for a range finding system based on lightsection method. This Imager can get range map by two
methods of high speed and high accurate 3-D capturing.

08VDEC年報04章.indd 218

08.8.6 10:00:28 AM

藤田研究室Fujita Laboratory（http://www.cad.t.u-tokyo.ac.jp/）

プロトコル変換器の自動合成に関する研究
藤田昌宏，小松聡，石川悠司Automatic protocol transducer synthesis
Masahiro FUJITA, Satoshi KOMATSU,
Yuji ISHIKAWA

IP 再利用に基づく設計生産性の向上を達成するた

To improve design productivity by IP-reuse, func-

めには，異なるプロトコルを用いる機能ブロック同士

tion blocks having incompatible protocols should beを簡単に接続できるようにする必要がある．システム

connected easily. Protocols for system LSI design have

LSI で利用されるプロトコルにはノンブロッキング転

advanced features such as nonblocking transaction and送やバースト転送などの高度な機能が採用されるよう

burst transaction, which makes both design and veri-になり，インターフェース回路の設計および機能検証

fication of interface circuits more difficult. Therefore,

が難しくなってきている．このため，従来のプロトコ

existing automatic protocol transducer synthesis meth-

ル変換器自動合成手法は，適用可能なプロトコルの範

ods cannot support practical protocols. Our method

囲や，生成した変換器にバグが含まれる可能性などのdivides specifications of target protocols into smaller

点で問題があった．我々の手法では，変換対象となる

units called sequences. Our method synthesizes par-プロトコルの仕様をSequenceと呼ばれる小単位に分割

tial transducers from the sequences and then unifies

して与え，各 Sequence 間を変換する部分変換器を合the par tial transducers into the whole transducer.

成した後，統合を行う．合成されたプロトコル変換器は，

Synthesized transducers consist of several FSMs to

制御フローを変換するいくつかの FSM と，FSM 間でtranslate control flows and buf fers to synchronize

同期をとるためのバッファから構成されており，プロ

behavior of FSMs. By selecting a suitable architecture

トコルの合った変換器構造を選択することで複雑なプof a transducer for target protocols, we can automati-

ロトコルを扱えるようになる．提案する手法を用いる

cally synthesize complicated practical protocols such

ことで，OCP や AXI といった最新のプロトコル間を変

as OCP, AXI, etc. Along with improvements on the syn-

換するプロトコル変換器の自動合成が可能になった．

thesis method, we also proposed a framework to verify

合成手法の改善に併せて，合成した変換器が機能的にfunctionality of the synthesized transducers.

正しいことを検証する仕組みも提案している．

ソフトウェア・ハードウェア協調システムのPerformance improvement using hardware/

設計に関する研究software collaborative execution

藤田昌宏，小松聡，吉田浩章，森下賢志

Masahiro FUJITA, Satoshi KOMATSU,
Hiroaki YOSHIDA, Satoshi MORISHITA
4-3

ソフトウェア・ハードウェア協調システムは，ソフSoftware/Hardware collaborative systems can speed-

トウェアのみの実装に比べて，実行を高速化できる可

up the execution of a system compared to the execu-能性がある．
本研究では，
コンパイルドシミュレーショ

tion only by software. In this research, we proposed4

ンによる準形式的限定モデル検査手法を，その手続き

a method to speed-up a semi-formal bounded modelを最適化することとソフトウェア・ハードウェア協調

checking method based on compiled simulation, byシステムとして実装することにより高速化する手法を

optimizing the procedures and implementing as soft-

研究報告

提案した．手続きの最適化として，二分決定グラフのware/hardware collaborative system. First, the proce-

処理を本システムに特化したものに変更した．また，dures of binary decision diagram have been optimized

論理回路のシミュレーションやスキップキューブとfor the model checking method. Then, we have decided呼ばれる論理式の計算は並列実行が可能であるため，

to implement logic circuit simulation and skip cube

ハードウェア実装とすることにより高速化した．全体

computation in hardware, since they could be executed

第 章

08VDEC年報04章.indd 219

219

08.8.6 10:00:28 AM

の高速化のためには，ハードウェア・ソフトウェア間

concurrently. To speed-up the entire system, the com-の通信コスト減少が必須であり，本研究では，投機的

munication cost between software and hardware should

実行を導入することによってそれを達成した．提案さbe reduced. In the proposed system, it was achieved by

れた協調システムは，ソフトウェアのみの実装に比べintroducing speculative execution. The implementedて，7 倍程度高速であることを確認することができた．

system performs seven times faster than the software
implementation.

設計の自動合成に関する研究
藤田昌宏，小松聡，吉田浩章，高High-level design automation and optimization
尚華，

Ratna Krishnamoorthy

Masahiro FUJITA, Satoshi KOMATSU, Hiroaki
YOSHIDA, Shanghua GAO,
Ratna KRISHNAMOORTHY

集積回路製造技術の向上に伴いプロセスが複雑にAs the VLSI technology advances, it has been becom-

なってくるにつれて，これまで無視してきた影響が無ing essential to account for physical effects which have

視できなくなってきている．特に配線が性能へ及ぼす

been ignored. The impact of interconnect on perfor-

影響は支配的になりつつあり，レイアウト・論理設

mance has been becoming dominant, hence a number

計においては配線を考慮した設計技術が確立されていof studies have already been proposed for interconnect-

る．本研究室では，近年普及が進む高位合成，特にパ

aware logic synthesis. We proposed a high-level synthe-

イプライン合成において配線を考慮する手法を提案し

sis method considering the interconnect effect, particu-

た．また，高度化が進む組み込み機器分野において，larly a pipeline synthesis method. Dynamically recon-

逐次処理型プロセッサのみではその実現が困難となっfigurable processors（DRPs）can achieve high flexibil-ている．一方で特定用途向け VLSI はその高並列性に

ity, high performance and low power simultaneously.

より高性能・低消費電力を実現可能であるが，設計がHowever, designing applications for DRPs requires

難しい・変更が不可能・高コスト等といった問題があconsiderable manual effort and is hence a challenging

る．実行中に機能を変更できる動的再構成可能ハード

problem. We have been developing a compiler frame-

ウェアは柔軟性と高性能・低消費電力を両立する技術

work for DRPs and also conducting a research on theとして期待されている．本研究では開発の効率化およautomation of typical optimization techniques which are

び過去の開発資産の有効活用を重視し，逐次的プログ

currently performed manually.

ラムから自動的に高効率な動的再構成可能ハードウェ
ア向け回路を合成する技術の研究を行っている．

再利用と検証を考慮した SoC の

High-level design methodology considering

上位設計方法論に関する研究

reuse and verification of SoC

藤田昌宏，小松4-3

西原聡，吉田浩章，松本剛史，小島慶久，佑，石川悠司，李蓮福Masahiro FUJITA, Satoshi KOMATSU,
Hiroaki YOSHIDA, Takeshi MATSUMOTO,
Yoshihisa KOJIMA, Tasuku NISHIHARA,

第 章

220

Yuji ISHIKAWA, Yeonbok LEE

4

研究報告

設計の複雑さの増大と Time-to-Market の短縮によ

The development process of SoC is getting harder

り，SoC 開発はますます難しくなりつつある．特に，

due to the rising complexity and time-to-market pres-

上位設計における記述スタイルのばらつきによる仕様

sure. Especially, misunderstanding of specificationsの誤読や，仕様と設計の間に存在するギャップは設計

due to the varied writing styles and gaps between speci-

生産性を低下させる原因となっている．この問題を防

fication and design decrease the design productivity.

ぐため，UML（Unified Modeling Language）の上位

UML is drawing a lot of notice as one of the most well-

設計での利用が注目を集めている．本研究では，まずchosen description methods to address that problem.

要求記述と実際の設計記述間のギャップを埋める設計

In this research, we proposed a design methodology,

08VDEC年報04章.indd 220

08.8.6 10:00:28 AM

フローを提案した．その過程で生成されたすべてのモ

which connects the gap between the requirement

デルはUMLとXMLにより構成される提案フォーマッstatements and the actual design description. All mod-

トにより記述され，記録される．そのため，
提案フロー

els generated in the process are to be described andでは容易に設計再利用を行うことができる．また，本recorded in the proposed format consisting of UML

研究では UML モデルから機能検証に用いられる完全and XML（eXtensible Meta Language）. Therefore, we

なプロパティ集合を生成することも提案している．提can reuse pre-designed models easily. Furthermore, we

案手法の有効性を確認するため，デジタルカメラ設計

are working to generate a complete set of propertiesを例題として評価を進めている．

from UML models for functional verification. To evaluate the proposed design flow, we are designing a digital
camera along the flow.

Formal verification of designs

設計の形式的検証に関する研究
藤田昌宏，小松聡，Thanyapat Sakunkonchak，Bijan Alizadeh，小島慶久，松本剛史，西原安藤大介，高祐，飛Masahiro FUJITA, Satoshi KOMATSU,
Thanyapat SAKUNKONCHAK, Bijan ALIZADEH,
Yoshihisa KOJIMA, Takeshi MATSUMOTO,
Tasuku NISHIHARA, Daisuke ANDO, Fei GAO

現在のシステム LSI は非常に大規模で複雑になってAs system LSIs become larger and more compli-

おり，その設計の正しさを確かめるための検証がよりcated, design verification also becomes more impor-

重要となってきている．中でも，テストパタンに依存

tant. Especially, formal methods attract much attention

せず網羅的な検証を行うことができる形式的検証手法

since they can achieve exhaustive verification without

が注目を集めている．本研究では，C ベース言語によtest patterns. In this work, we have developed a formal

る上位設計記述を対象とした形式的な等価性検証ツー

equivalence checker for C-based high-level descrip-

ルの開発を行った．開発したツールは，動作記述とtions. The equivalence checker transforms given

RTL 記述に対して拡張システム依存グラフを構築し，

C-based behavior-level or RTL design descriptions into

それらを参照しながら，差異の抽出・並列動作の順序

Extended System Dependence Graphs, then verifies

化・記号シミュレーションを実行することによって，

the equivalence by performing difference extraction,

ユーザーが指定した等価性を検証する．逆離散コサイ

sequentialization, symbolic simulation referring to the

ン変換やエレベータ制御などの実例題に対して，こgraphs. It can verify some practical designs such asの検証ツールによって検証が可能であることを確認し

an inverse discrete cosine transform and an elevator

た．また，プロパティ検証においては，高品質なプロ

controller. In addition, we are working on generating

パティの生成が重要である．そこで，プロトコル変換

a complete set of properties of a given R TL design,

器の RTL 設計を例題として，初期状態から到達可能

which covers all state transitions reachable from theな全ての状態遷移を含むような完全なプロパティの作

initial states.

成とそれを用いた検証に取り組んでいる．

4-3

第 章

221

4

研究報告

08VDEC年報04章.indd 221

08.8.6 10:00:28 AM

設計の理解・デバッグ支援のための解析に関する研究
藤田昌宏，小松安藤大介，許聡，松本剛史，小島慶久，西原佑，

金美Analysis methods for understanding anddebugging designs
Masahiro FUJITA, Satoshi KOMATSU,
Takeshi MATSUMOTO, Yoshihisa KOJIMA,
Tasuku NISHIHARA, Daisuke ANDO, Jinmei XU

半導体製造技術の向上に伴い，システム LSI や SoC

The design size of system LSIs or SoCs is increas-の設計規模は年々増大している．そのため，設計誤り

ing year by year as the advance of the technology ofが発見された場合のデバッグや設計の理解がより困難

semiconductor manufacturing. This fact results in thatになっている．本研究では，システムレベル設計の理

debugging and understanding large designs are becom-

解やデバッグ支援のための手法を提案した．設計記述

ing more difficult. In this work, we have proposed sev-の最大遅延時間を見積もる手法は，ハードウェア・ソeral analysis methods to support design understanding

フトウェア分割において重要な要素技術であり，提案

and debugging. Worse-case performance estimation

手法は設計を分割して処理することにより大規模な設

can provide an important aspect of a design to decide計にも適用可能である．また，デッドロックや競合

hardware/software partitioning. Our proposed method

アクセスなどの典型的な記述誤りを静的に検出する手

can handle large designs by analyzing them after法，設計に対して対話的に具体値・記号値を用いてシ

divided into smaller portions. To support design debug-

ミュレーションする手法を提案した．
これらの手法は，

ging, we have proposed a method to detect common

設計のデバッグに対して非常に有用である．加えて，design errors such as deadlocks or race conditions and2 つの設計の間で成り立っている等価性を自動的に類a method to simulate designs with both symbolic and

推する手法の研究も行っている．これは，複雑な等価

concrete values. These methods can be very useful to性を検証する場合に，設計者が検証する等価性を指定

analyze the cause of bugs when a given design is very

することを助けることができる．

large. In addition, we are working on a method to guessthe equivalence that must be satisfied in a design. Thiscan be used to specify the complicated equivalence inequivalence checking.

設計解析技術のシステムバイオロジーへの応用にApplication of design analysis techniques to

関する研究

systems biology

藤田昌宏，小松李聡，小島慶久，松本剛史，西原佑，

蓮福

Masahiro FUJITA, Satoshi KOMATSU,
Yoshihisa KOJIMA, Takeshi MATSUMOTO,
Tasuku NISHIHARA, Yeonbok LEE

4-3

Recent rapid growth of biology has clarified various

明され，現在では生物学的生体システムを計算機に

fundamental rules of bio-chemical systems, and now

よってシミュレーションすることが可能となってきてsuch systems can be simulated by computers. Suchいる．計算機によるシミュレーションは実物による実

simulations are safer, consumes lower cost, and has

4験や治療と比べて，安全性，コスト，観測性の面で有higher observability than actual experiments, so that

研究報告

第 章

222

生物学の発展に伴い生体内の様々な働きの原理が解利であり，患者の病気に対する治療や，実際の実験でthere are many proposals about applications to medical

は観測が難しいような反応に対する応用が提案されてtreatments and analyses of reactions which cannot be

いる．しかしながら，生体システムのシミュレーショ

obser ved from the outside. However, since the com-

ンは計算量が膨大であるため，既存のソフトウェアに

putation amounts of those simulations are huge, it isよるシミュレーションでは，複雑な反応経路や長いサ

difficult to simulate complex reaction systems or reac-

イクルのシミュレーションは困難である．そこで，本

tions which takes large number of simulation cycles on

研究テーマでは，これらの生体システムのシミュレー

software. Therefore, in this research, we are going toションを FPGA などのリコンフィギュラブル素子を

implement such bio-chemical simulations on hardware

08VDEC年報04章.indd 222

08.8.6 10:00:28 AM

用いてハードウェア実装することを目標に，例題とし（with reconfigurable blocks, such as FPGA）. We haveて用いる実際的な生体システム，モデリング方法，既investigated practical bio-chemical reaction system

存のソフトウェアシミュレーション手法およびそのexamples, modeling methods, existing software simu-

ハードウェア実装についての調査を行った．既存のモ

lation methods, and their hardware implementations.

デリング手法は統計的なアプローチと微分方程式にモExisting bio-chemical models can be classified into two

デル化する手法の二種類が存在し，それらはモンテカ

types, such as stochastic approaches and differential

ルロ手法によりシミュレーションされる．既存のハー

equation models, and they are executed with Monte

ドウェア実装はそれらをそのままハードウェアで実行

Carlo simulation approaches. Existing hardware imple-

しており，並列化，パイプライン化，および浮動小数

mentations directly execute those simulations. The

点演算の高速実行が主な研究課題となっている．

main research issues are parallelization, pipelining, andfast floating point operation execution.

宇宙用途電子機器の上位設計ツールの評価に関する研究
藤田昌宏，小松許聡，松本剛史，石川悠司，高飛，

金美，森下賢志

Evaluation of high-level design environment
for space electronic systems
Masahiro FUJITA, Satoshi KOMATSU,
Takeshi MATSUMOTO, Yuji ISHIKAWA, Fei GAO,

人工衛星などの宇宙用途向けに設計される電子機器

Jinmei XU, Satoshi MORISHITA

も，一般の電子機器と同様に高機能化しており，上位設計と形式的検証を適用することによって，より信Recently, electronic systems for space have higher

頼性が高い製品を効率的に設計することが検討されてfunctions. To design reliable systems for space effi-

いる．本研究では，本年度に新たに開発された SpecC

ciently, high-level design and formal verification

言語ベースの上位システム設計 / 検証ツールの評価をcome to be considered. In this work, we have evalu-

行った．設計ツールの評価では，3DES（Triple Data

ated new SpecC-based high-level design/verification

Encryption Standard）の上位設計を実際に行い，従tools for space electronic systems. In the evaluation

来から宇宙用途に用いられているプロセッサとアーキ

of the design tool, we designed 3DES（Triple Data

テクチャに対して，設計詳細化やシミュレーションがEncryption Standard）with a processer and an archi-

可能であることを確認した．等価性検証ツールの評価

tecture that were used in electronic systems for space,

では，文法事項を網羅するテストケースを作成し，ツー

and confirmed that design refinement and simulation

ルが持つ不具合を数多く検出することに成功した．現

could be carried out with the tool. In the evaluation of

在，上位設計は，宇宙用途機器の設計には行われておthe formal equivalence checker, we prepared a number

らず，設計者にとっては新しいものとなるため，このof test cases to cover all syntax elements of SpecC, and開発環境を導入する際に必要なチュートリアルの作成

detected many bugs through testing. To suppor t toも併せて行った．

start using the high-level design environment, we created tutorials of the tools for designers who are working
for electronic systems for space and not familiar withhigh-level design.

4-3

第 章

223

4

研究報告

08VDEC年報04章.indd 223

08.8.6 10:00:29 AM

高宮研究室Takamiya Laboratory（http://icdesign.iis.u-tokyo.ac.jp/）

有機トランジスタを用いた

Circuits Technologies for Large Area

大面積エレクトロニクス向けの回路技術

Electronics with Organic FETs

高宮真

（桜井貴康教授，染谷隆夫助教授との共同研究）

Makoto Takamiya（Collaborative research with Prof. Takayasu Sakurai
and Prof. Takao Someya）

10 cm 角から 10 m 角の大きな柔らかいシートの上

Large area electronics is a new frontier in electronicsに，インテリジェントな電子デバイスを分散して配置

where intelligent electronic devices are distributed on a

することにより，人間生活を快適にサポートする大面

flexible square, 10 cm to 10 m on a side, for the human

積エレクトロニクスという新しいアプリケーションにinter face and the comfor table daily life. Flexible

注目している．フレキシブルで低コストの有機トラン

and low-cost organic FETs（OFETs）are suitable for

ジスタは大面積エレクトロニクスに適しており，硬く

large-area electronics and have great potential as aて高価なシリコン MOSFET を補完するデバイスとしsupplement of solid and expensive silicon MOSFETs.

ても有望である．しかし，シリコン MOSFET と比べ

Compared with the silicon MOSFETs, however, theると，有機トランジスタは製造技術がまだ未熟である

operation speed of OFETs is slow（μs ~ ms）and theため，動作速度がμs 〜 ms と遅く，デバイスの寿命

device lifetime of OFETs is shor t（days ~ months）,

も数日〜数ヶ月と短い．そこで，遅くて信頼度の低い

because fabrication technologies for OFETs are not yet

有機トランジスタの欠点を補う回路技術の開発を行っmature. We have developed circuits technologies toている．大面積エレクトロニクスの一例として，有機

help the slow and unreliable OFETs and demonstrated

トランジスタとプラスチック MEMS スイッチを集積

a wireless power transmission sheet where plastic化したフレキシブルな「無線電力伝送シート」の開発

MEMS switches and OFETs are integrated. The cir-を行った．対向するコイル間の電磁誘導により無線でcuit technologies for the wireless power transmission

電力伝送を行う．

sheet to reduce the cost and to enhance the reliability

40 V 以上で動作する有機トランジスタや MEMS と，
5 V以下で動作するシリコンVLSIの間で信号の送受信

were developed, which will be essential for future largearea electronics made with OFETs.

を実現するために，有機トランジスタを用いた新しいレベルシフタ回路を開発した．また，送電 / 受電コイ
ル間の位置合わせを不要にするコイル活性化技術や，電力伝送用コイルと受電物体位置検出用コイルを共有化する有機トランジスタ /MEMS の混合回路技術を開
4-3

第 章

224

発した．これらの回路技術はコストや信頼性が課題となる大面積エレクトロニクスを実現する上で，キー技術になると考えている．

4

研究報告
08VDEC年報04章.indd 224

08.8.6 10:00:29 AM柴田・三田研究室
intelligent Semiconductor Microsystems Laboratory（iSML）（http://www.else.k.u-tokyo.ac.jp）

右脳型ソフトコンピューティング VLSI :Right-Brain-Computing Integrated Circuits:

連想プロセッサ・システム

Associative Processing Systems

柴田
姜直，トゥロン トゥウ ブゥイ，馬

奕濤，

璟煕

T. Shibata, Trong Tu Bui, Ma Yitao,
Kang Kyunghee

現在のコンピュータは四則演算の超高速処理に特化

Digital computers are dedicated machines for vary

したマシンであり，人間のように「ものを見て柔軟に

fast execution of numerical calculations. However, their

判断・理解し，即座に適切な行動をとる」といった

performance is extremely poor in such tasks like see-

情報処理は非常に不得手である．入力情報に対し，過ing, recognizing, and taking immediate actions, which

去の膨大な記憶の中から最も近しい事例を瞬時に想起

are effortless tasks in our daily life. This research aims

しこれによって次の行動を決定する．こんなアーキテ

at building intelligent VLSI systems based on the psy-

クチャを持つコンピュータの基本ハードウェアを，シchological model of a brain. In our system past experi-

リコン超 LSI 技術で実現する研究を進めている．論理

ence is stored as template vectors in non-volatile vast

演算を得意とする現在のマイクロプロセッサに対し，

memories and the maximum-likelihood event to the

直感・連想・推論といった処理を得意とした LSI チッcurrent event is recalled in real time by a fully paral-

プを設計・試作してシステムを構成する．単体で脳

lel proc-essing. The key ingredient of the system is a

細胞ニューロンと類似の機能を持つ高機能トランジ

new functional device called “Neuron MOS Transistor”

スタ（ニューロン MOS，neuMOS）を導入，膨大な（neuMOS or ν MOS）which mimics the action of atemplate 群の中から最短距離ベクトルを完全並列探

nerve cell neuron at a single transistor level. Based on

索するアナログ連想プロセッサ，0.18 ミクロン CMOS

such architecture that "association" is the very comput-技術を用いた超高速ディジタル連想プロセッサ等を，ing primitive, we are pursuing human-like intelligence

これまで開発した．今後連想を階層的に連鎖させヒ

system implementation directly in silicon integrated

トのように思考できるシステムをこれらのチップ用

circuits. Currently research is in progress for robust

いて構築して行く．そのために我々の思考過程を柔image recognition and voice recognition processing.

軟に記述できる APROL（Association Programming

The sate-of-the-art silicon technology has been utilized

Language）の開発も行う．四則演算に代わり連想を

to implement such associative processors in both ana-“computing primitive” とする実時間事象認識知能シ

log and digital CMOS VLSI chips. As a practical applica-

ステム実現を目指す研究である．現在，画像認識・音tion of the circuit technology de-veloped for the associa-

声認識をテーマに研究を進めている．ここで開発した

tive processor chips, CDMA matched filter chips have

VLSI 回路技術は，実用的な応用として，CDMA マッ

also been developed.

チトフィルタへの応用技術等も開発している．

4-3

第 章

225

4

研究報告

08VDEC年報04章.indd 225

08.8.6 10:00:29 AM

画像の特徴ベクトル抽出 VLSI 及び

A Robust Feature-Vector Generation VLSIʼs

そのパターン認識への応用

and their Application to Handwriting Pattern

柴田直，ロバート グロー，朱森川重毅，陳雋，金森中川琢規，三好高史，孫弘博，高橋徳浩，

Recognition and Medical X-ray Analysis

毅，グエン タン リム ,T. Shibata, Robert Grou, Zhu Hongbo, N. Takahashi,

卓力

S. Morikawa, Chen Jun, T. Kanamori,Nguyen Thanh Liem, T. Nakagawa, T. Miyoshi,
Sun Zhuoli

4-3

我々の連想プロセサアーキテクチャを画像認識

Since image data are massive in quantity, an effectiveに用いるには，2 次元の画像情報を特徴ベクトル，即dimensionality reduction technique is quite essential

ち一次元の数値列で表現しなければならない．我々

in recognition problems. The maximum-likelihood

はこの目的で，主方向線分投影法（PPED: Pro-jected

search VLSI chips we are developing accept image data

Principal-Edge Distribution）と呼ぶ新たな特徴ベクin the form of a vector. Therefore we need to generate

トル表現法を開発した．2 次元画像に対し，縦・横・

a feature vector, well representing the characteristic

斜め 2 方向，計 4 方向の線分を抽出してフィーチャー

features of the original image. In the representation,

マップを作成，そのビットフラッグを線分検出方向に

human perception of similarity among images must

垂直な主軸上にそれぞれ投影加算して 4 組の一次元数

be preser ved in the vector space. A robust image

値列を形成する．これらをつなぎ合わせて 64 次元ベ

representation technique for recognition has been

クトルとし，64 × 64 ピクセルの画像を表現する．こdeveloped based on a hardware intensive algorithm.

れは，元画像の特徴を実にうまく表現しており，手書An input image either in a binary or grayscale format

きによるパターンの変形，歪みに対しほとんど影響をis subjected to adaptive spatial filter-ing to generate受けない．従って，単純なテンプレートマッチングのfeature maps, which are reduced to a 64-dimension vec-

手法で手書き文字やパターンの認識が大変ロバストに

tor by "Projected Principal-Edge Distribu-tion（PPED）"

実行できる．特にこれまで認知の問題として困難だっalgorithm. The representation has been applied to

た重なりパターンの分離認識もできることがわかっ

handwriting pattern recognition and the cepha-lometric

た．さらにこの手法を矯正歯科診療におけるセファロ

landmark identification（the clinical practice in ortho-

X 線写真解析に応用，歯学部学生にとっても高度な訓

dontics in dentistry）, to investigate the performance.

練を必要とする解剖学的特徴点抽出の困難な作業が，Interestingly, in hand written pattern recognition, it is

専門医と同様にできることがわかった．今後，連想shown the separation of handwritten overlapping pat-プロセッサと統合し，一般的な知的画像認識システム

terns has been successfully carried out based on the

構築へと発展させていく．このベクトル抽出はソフト

representation, although it is a dif ficult problem in

ウェアでは非常に時間のかかる処理であり，neuMOS

artificial intel-ligence. Using a simple template match-を用いたアナログ CMOS 回路技術，および最先端のing technique, identification of Sella（pituritary grand）,

ディジタル CMOS 回路技術の両方を用いて，独自のNasion, and Orbi-tale has been successfully carried out.

アーキテクチャを持つ特徴ベクトル生成 VLSI チップ

Since the vector formation processing is computation-の開発を行っている．

ally ver y expensive, dedicated VLSI chips have been

第226

developed both in digital CMOS technology and analog
CMOS technology.

章

4

研究報告
08VDEC年報04章.indd 226

08.8.6 10:00:29 AM

実時間動画像処理プロセッサ柴田

Real-Time Moving Image Processing VLSI直，仁木祐介，藤田和英，馬

福岡雄大，吉井一馬，包文静，岡野裕太，蕊寒Systems
T. Shibata, Y. Niki, K. Fujita, Ma Wenjing, Y. Okano,Y. Fukuoka, K. Yoshii, Bao Ruihan

リアルワールド画像の実時間情報処理を目標に，

Aiming at real time processing of moving images, a

視 野 中 の 運 動 物 体 を 着 目・ 連 続 追 尾 す る Saliency

saliency catcher chip that detects objects in motion in

Catcher，及びキャッチした物体の 3 次元計測を瞬

non-stationary complicated background sceneries has

時に行える VLSI プロセッサの研究を行っている．

been developed. Due to the new quasi-two dimensional

Saliency Catcher については，擬似二次元処理と呼ぶ

processing algorithm we have developed, the chip

新たな手法を導入，すべての処理回路をフォトダイ

contains the processing circuit only at the peripher-

オードアレイの周辺部に配置する構成がとれるため，

ies of the photo sensor array. As a result, a very large

各画素部では大きなフィルファクタが実現できた．

fill factor has been obtained in each pixel processor.

フィルファクタとは，各ピクセルプロセッサ内でフォ

Furthermore, a VLSI system that extracts three-dimen-

トダイオードが占める面積の割合で，これが大きいほ

sional information from the object of interest has been

ど多くの画像情報が処理に取り込める．
このチップは，also developed. Since charge redistribution among mul-

複雑な背景の中から複数の動いている物体を，動きのtiple capacitors are utilized for computation, it enables

大きさとともに検出できる．さらにカメラ自身がブレ

us to build very low-power systems. In these two VLSIて背景が動いていても検出できるという特徴をもつ．

systems, neuron MOS technology has been utilized in

実際にチップで基本性能を確認した．さらに運動物体

realizing flexible hardware processing.

の3次元計測をリアルタイムで行うチップも開発した．
これはキャパシタ間での電荷の再配置のみを演算に使
う回路であり，究極の低消費電力システム実現の可能性を秘めている．

方向性エッジベクトル表現を用いたロバストなRobust Face-Detection and Face-

顔検出並びに顔認証システム

Identification Systems Using Directional-

柴田直，森屋大輔Edge-Based Image Feature Representations
T. Shibata, D. Moriya

顔の検出は，ヒューマンインタフェースの研究にFace localization and identification of individuals by

お い て 重 要 な 課 題 で あ る． 従 来， 肌 色 に 着 目 し た

facial images are important issues in the development

り，ニューラルネットによる分類等さまざまな手法

of new generation human-computer interfaces. Thereが開発されているが，写真の撮影条件の影響を受け

have been many approaches such as skin color detec-

たり，あるいは本当の顔を逃してしまう，いわゆるtion and using neural networks. They have, however,false negative の発生といった問題が多かった．本研

many problems such as high sensitivity to photograph

究では，多少の false positive（顔以外のものでも似て

exposure conditions, and existence of "false negatives".

いると顔として検出）はあっても，「本当の顔を絶対The objective in our approach is to try to minimize the4に逃さない」ことを目標とするロバストな顔検出アル

number of "false negatives", even it might increase

ゴリズムの基礎を，これまでの成果であるエッジベー

the number of "false positives". Our algorithm canスのベクトル表現法（PPED）を発展させて確立しdetect non-face im-ages that are very similar to faces.

研究報告

た．PPED 法による検出は，例えば壁のしみでも眺め

A preliminary research is done by extending our edge-ていると人間の顔に見えてくるといった，人間の認識

based vector image representation method（PPED）.

に非常に近い検出アルゴリズムであるが，本研究ではBesides the PPED-based detection method, two other

PPED とは補完的な性質を持つ，新たな 2 つのベクト

new vector representations, which are complementary

ル表現法を開発，オリジナル PPED ベクトルと同時

to PPED, have been developed. Using the multiple clue

227

第
章

08VDEC年報04章.indd 227

4-3

08.8.6 10:00:29 AM

に用いた多重照合法（multiple cluematching）の開発

method with these three rep-resentations, a very robust

により，大変ロバストな顔検出を実現した．さらに，

performance in face detection has been achieved. We

顔画像を各部分を構成する微小画像の 2 次元シーケン

also developed a face identifica-tion system in which aスとして扱い，シーケンスマッチングの手法を用いてface image is treated as a two dimensional sequence

顔認証を行うシステムも構築した．これにより，照明of partial images also represented by directional edge-

条件の変化に強いロバストな顔認証システムが実現しbased vectors, thus showing a robust identification per-た．

formance under a variety of illumination conditions.

動画像認識システム柴田直，早川Moving Image Recognition System仁，ハオ・ジア，金

時煥，

西山未央

4-3

M. Nishiyama

方向性エッジ情報が，静止画の認識に重要な働き

So far we have shown directional edge information

をすることを我々はこれまで様々な事例で実証してきplays an essential role in a variety of still image recogni-

た．本研究テーマは，動画像シーケンスから動きの情

tion applications. In this project, we are developing

報を取り出し，これによって動作の理解を行う研究でmoving image recognition systems also utilizing direc-

あり，これもエッジ情報を用いて行っている．人間のtional edge information. In the human brain, it is known

脳は，まず第一視覚野で様々な方向性エッジ情報が抽that edges of various orientations are firstly extracted

出し，これを用いて形状認識と動き認識を，それぞれfrom retinal images and then being processed through別々の pass way で実行している．我々もこれに習っseparate pass ways for motion recognition and object

た．エッジ情報によって物体の形状を認識し，その形

shape recognition. We have followed such a biologi-

状を順次追いかけて行く手法でオブジェクトトラッキ

cal principle. As an example, we have developed an

ングシステムを開発した．追跡物体が複雑な背景の中

object tracking system utilizing the edge information toに入っても，途中で形状や動作速度を変えても，またrepresent the object appearance. Our system shows a

照明条件が変化しても正確に追跡していける．環境のvery robust track-ing performance for an object moving

中で人が移動すると環境の視覚画像もそれに応じて変under variety of disturbing conditions such as changing

化するが，その変化から自分の動きを理解するいわゆillumination, con-fusing busy background, object shape

る ego mo-tion perception も，方向性エッジ情報を用

transformation, changing speed, partial occlusion etc. A

いて実現した．照明条件の変化や，明確なテクスチャ

robust ego-motion perception algorithm has also beenの少ない環境，あるいは視野内に別の動きをする物体

developed based on the edge information. In orderが存在する場合にも，ロバストな ego motion 検出がto understand the gesture of a person form motion

できる．さらに，画面の中で動作する人物のジェス

pictures, a vector representation of an instantaneous

チャーを認識するシステムも開発中である．各時刻にmotion has been developed. A temporal sequence ofおけるオプティカル・フローをベクトル表現し，ベク

such vectors is analyzed by Hidden Markov Models

トルの時間シーケンスを隠れマルコフモデル（HMM）（HMMs）. For this purpose, a new HMM has beenを用いて理解するシステムである．この目的のため，

developed which we call Self-Evaluating HMM.

相対評価ではなく絶対評価可能な，新たな隠れマルコ

With this new model, it is possible for a single Self-

フモデルを考案し，その有効性を実証した．

Evaluating HMM to judge if an input sequence matches4

to the model without referring to other models. Pre-

研究報告

第 章

228

T. Shibata, H. Hayakawa, Hao Jia, Kim Sihwan,

liminar y experiments of simple gesture recognition

08VDEC年報04章.indd 228

have confirmed the effectiveness of this approach.

08.8.6 10:00:29 AM

初期視覚プロセッシングシステム
三田吉郎，布洋平，柴田Early-vision processing systems

直Y. Mita, Y. Nuno, T. Shibata

フォトセンサと情報処理回路を融合した高機能イ

Intelligent image sensor array system is an integral

メージセンサは発展が期待できる．本研究では，イpart in humanlike versatile systems. An image-sensor

メージセンサを内蔵して，外界の状況から特徴を瞬

integrated smart feature extraction VLSI is under inves-

時に抽出する知的情報処理 VLSI の研究を行なっていtigation in this project. Distributed cellular architecture

る．これは本研究室の「右脳的情報処理システム」のis popular for these systems: a photodiode sensor and入力フロントエンドとして用いる予定である．このよsome information processing circuits compose a unit

うな VLSI は，フォトダイオードと処理回路とで演算“cell” and the array of cells constitutes the system.

単位「セル」を構成し，セルを碁盤の目状に並べる構

However, if the cellular architecture tries to physically造が一般的であるが，生体で行なわれているようにセ

imitate living body, three-dimensional wiring is manda-

ル間を配線するためには三次元配線が必要となる．ひtory. However, VLSI wiring is 2-dimensional in nature

るがえってVLSIの配線は原理的に二次元であるから，

so that some architectural innovation to augment the

セル同士の配線をいかに工夫して行なうかが問題とな

missing-one-dimension is necessary. We have proposed

る．センサをセル同士の交点にずらし，また各セルでarchitecture where:（1）photodiode is placed at the

一旦情報処理を行なった結果のみを近接セルに転送すintersection of 4 cell borders and（2）photodiode image

る二段階方式を用いることで，3 近傍セルまでの演算

is first preprocess-ed at each connecting cells and onlyをできることを提唱した．0.35μm テクノロジにおいthe preprossed information is exchanged. By thisてチップを試作しリアルタイム動作を行なうことに成architecture, information up to next nearest neighbor

功した．また基礎的データを収集するため，0.35μ m

cell is collectable. A real-time demonstration using

バルク基板，0.15μm SOI 基板において光電変換効率0.35 µm technologies VLSI is successful. Also, efficien-の測定を行なった．

cy of both 0.35 µm bulk and 0.15 µm SOI technology ismeasured.

深掘エッチングを応用した MEMS-LSI 融合デバイス
三田吉郎，澤村智紀，濱口洋平，今井義明，金俊亨

LSI-MEMS integrated device by deep reactive
ion etching technology
Y. Mita, T. Sawamura, Y. Hamaguchi, Y. Imai, Kim
Jun Hyoung

VDEC 所有 EB 装置を利用してナノリソグラフィを

Silicon deep nano-fabrication technology of struc-

行ない，武田先端知ビル等の深掘り RIE 装置でエッチ

tures having both electron-device-scale（10µm downto

ングを行なって，深掘ナノサイズ構造を作製，電子デ

less than 1µm）lateral resolution and MEMS-scale

バイスサイズ（10 〜 1 ミクロン以下）のパターン精度（more than 40 µm）depth, and application to electron

でかつマイクロマシンサイズ（40 ミクロン以上）のdevices is developed. VDECʼs EB writer per forms

深さを持つ垂直構造を積極的に利用した電子デバイス

lithography and Deep RIE at Takeda Building per-

応用を試みている．最小サイズ 370 ナノメートル，ア

forms etching. Our top data is aspect ratio 1:107 for

スペクト比 1 : 107 のトレンチ構造を作製することがで

trenches of 370nm. This is the record ten times deeper

4

きるようになった．MEMS 用サブミクロンサイズのas compared to ordinal submicron Deep-RIE technol-

深掘り構造は，これまでせいぜいアスペクト比 1:10 程ogy. Based on the technology, a couple of new-concept度であったが，本研究では一桁優れた結果を出していdevices are appearing such as:（1）a “vertical photo-

研究報告る．このエッチング技術を基礎に，シリコンの垂直面

diode” that is made by thermal diffusion on the verti-の表面から不純物拡散を行って PN 接合とした「垂直cal wall of Si Deep Reactive Ion Etching（DRIE）and

フォトダイオード」を作製，既存の平面型ダイオー

showed from 25 ％ to 80 ％ of photocurrent increase

ドに比較して 25 ％〜 80 ％の効率向上ならびにクロスand crosstalk suppression as com-pared to conventional

トーク軽減ができることを示した研究，蒸着するだけ

planar photodiode,（2）“Self-cut patterning method”

229

第 章

08VDEC年報04章.indd 229

4-3

08.8.6 10:00:29 AM

で三次元配線のできる「セルフカットパターニング

that is a three-dimensional wiring technology by a法」とその垂直型コイルへの応用，VDEC で試作した

simple evaporation on profile-controlled 3-D structure

0.15µm 完全空乏型 Silicon on Insulator（FDSOI）LSI

with an application of vertically-winded coils, and（3）を，シリコーンゴム（PDMS）やガラス基板に接着し，“Silicon on PDMS” devices that is made by an active-

支持層シリコンを完全にエッチングすることで活性部

layer transfer ring technology using 0.15µm Fully-

分だけを任意の表面に転写する「Silicon on PDMS」

Depleted Silicon on Insulator（FDSOI）LSI pasted on

デバイスなどが新たに開発された．

silicone rubber（PDMS）or glass substrate and lostwafer etching.

高木・竹中研究室
Takagi -Takenaka Laboratory（http://www.mosfet.k.u-tokyo.ac.jp/）

Ge Metal-Insulator-Semiconductor（MIS）

Ge Metal-Insulator-Semiconductor（MIS）

界面形成技術に関する研究

interface properties

高木信一，竹中

充，松原

寛，笹田

崇

S. Takagi, M. Takenaka, H. Matsubara, T. Sasada

高性能 Ge MISFET を実現するための最大の課題

One of the most critical issues on realizing highは，良好な MIS 界面特性の実現である．Ge 上の MIS

per formance Ge MISFETs is the formation of MIS

界面形成方法として，Ge 基板を直接熱酸化することinterfaces with high quality interface properties. Weにより形成した GeO2/Ge 界面の電気的特性を調べた

have fabricated GeO2/Ge MOS inter faces by using

ところ，10 cm 台後半の良好な界面特性が得られる

thermal oxidation. It is found from these capacitors

ことが明らかとなった．
また，
界面準位が
（100），（110），

that the minimum values of the interface state density（111）の面方位に対してほとんど同じであることを見are less than 1011 cm-2 order and that the interface state

出した．また，Ge MOS 界面準位のエネルギー分布を

densities of the GeO2/Ge MOS capacitors on（100）,

幅広く定量的に調べる方法として，温度可変の低温コ（110）,（111）Ge substrates are almost same. Also, we

ンダクタンス法を提案し，Ge の価電子帯から伝導帯

have proposed a temperature-dependent conductanceに渡って，バンド端近くまで，界面準位が測定できる

method in order to examine the energy distribution of

ことを示した．

interface state densities. It is found that this method

10-2

allows us to evaluate the interface state density overa wide range of the surface potential from the valenceband edge to the conduction band edge.
4-3

第

230

章

4

研究報告
08VDEC年報04章.indd 230

08.8.6 10:00:29 AM

Ge Metal-Insulator-Semiconductor（MIS）
FET に関する研究
高木信一，竹中
田辺

Ge Metal-Insulator-Semiconductor（MIS）FETs
S. Takagi, S. Sugahara, T. Uehara, S. Dissanayake,

充，Sanjeewa Dissanayake，

S. Tanabe, Y. Nakakita, K. Morii

聡，中北要佑，森井清仁

低界面準位が得られることが分かった Ge 直接熱酸

We have successfully fabricated Ge pMOSFET by

化 MOS 界面を用いた MOSFET の作製にはじめて成using GeO2/Ge MOS interface with Dit of around 1012

功した．Al メタルゲートをマスクとしたセルフアラ

cm2 eV -1. The front gate MOSFET exhibited around

インプロセスによりフロントゲート動作を達成し，Si

2 × mobility of the Si universal mobility. Another criti-のユニバーサル移動度に対して 2 倍以上の移動度が得

cal issue on realizing high performance Ge MISFETs

られることを実証することに成功した．また，高性is the establishment of the formation technologies of

能 Ge MISFET を実現するためのもうひとつの課題

high quality Ge channels, particularly, ultrathin Ge-On-

は，高品位の Ge チャネル層形成，特に極薄の Ge-On-

Insulator（GOI）channels accompanied by the new

Insulator（GOI）構造の形成と新しい高移動度チャネ

channerl structures. We have succeeded in fabricat-

ル構造の実現である．今回，正孔移動度として極めing（110）surface ultrathin GOI structures, which areて高い値が期待できる（110）面をもつ GOI 層を，酸

expected to provde high hole mobility, by using the

化濃縮法による実現することに初めて成功するとともGe condensation technique. We have also successfullyに，バックゲートによる MOSFET の動作を実証した．

realized the MOSFET operation of the channels under

これは，（110）面 Ge MOSFET の初めてのデバイス

the back gate operation. This is the first demonstra-

動作実証である．移動度向上率は，Si のユニバーサ

tion of（110）surface Ge MOSFETs. The hole mobil-

ル移動度と比較して，約 1.4 倍程度であり，今後更に，

ity enhancement factor is around 1.4, which can be

結晶性や界面特性の改善を図る必要がある．

improved by optimizing the crystal quality of the GOI
layers and the MOS interface properties.

ひずみ Si MOSFET の電気特性に関する研究
高木信一，竹中充，Olivier Weber

Electrical Properties of Strained-Si MOSFETs
S. Takagi, M. Takenaka, O. Weber

Local ひ ず み 技 術 に よ る 一 軸 ひ ず み 技 術 は，SiThe uni-axial strain technology using local strain

MOSFET の駆動力向上のために，すでに実用化されtechniques for enhancing the cur rent drive of Siているが，グローバルひずみ基板上での二軸ひずみとMOSFETs has alr eady been in a practical use.

一軸ひずみが共存する場合の，移動度への影響はよく

However, the impact of the combination of bi-axial

理解されていない．そこで，緩和 SiGe 上の二軸引張

strain introduced by global strain substrates with the

りひずみ Si チャネルに一軸の機械ひずみを印加して，

uni-axial strain on the mobility of Si MOSFETs has not

移動度へ与える影響を系統的に調べた．結果として，

been understood yet. Thus, we have systematicallynMOSFET では，二軸引張りひずみと <110> 方向のstudied the effects of the mechanical uni-axial strain

一軸引張りひずみの組み合わせは，せん断応力ひずみ

on the electron and hole mobility of bi-axial strain Siの有効性から，移動度向上に極めて効果的であること

MOSFETs on SiGe relaxed substrates. As a result, itが明らかとなった．一方，pMOSFET では，せん断

has been demonstrated that, as for n-MOSFETs, the4

応力ひずみの移動度向上率が二軸引張りひずみによりcombination of bi-axial strain and uni-axial strain along

研究報告

章

と一軸ひずみの組み合わせは有効でないことが分かっ

231

第大きく低下してしまうことから，二軸引張りひずみ

4-3

た．

08VDEC年報04章.indd 231

08.8.6 10:00:30 AM

Si 基板上の III-V 族化合物半導体 Metal-Insulator-

III-V compound semiconductor Metal-

Semiconductor（MIS）FET に関する研究

Insulator-Semiconductor（MIS）FET on Si

高木信一，竹中充，星井拓也，灰本隆志，中川翔太

substrates
S. Takagi, M. Takenaka, T. Hoshii, T. Haimoto,
S. Nakagawa

ディープサブ 100nm 世代では，電流駆動力の増大

Enhancement of car rier transpor t proper ties inのためは，キャリア輸送特性を向上させ続けること

MOS channels is regarded as mandatory for continu-が不可欠であるが，n-MOSFET は，二軸の引っ張り

ous increase in the current drive under deep sub-100

ひずみによる移動度向上以上の手段に欠けている．

nm regime. As for n-channel MOSFETs, however, any

このため，近年，電子移動度の高い III-V 族半導体

promising technologies after bi-axial tensile strain,

MISFET が興味をもたれている．我々は，このデバ

which can provide the mobility enhancement of twice

イス実現のために，理論解析，Si 及び SiO2 上への高品

as high as in conventional Si n-MOSFETs, are still lack-

質 III-V 薄膜層形成，高品質の III-V MIS 構造の形成のing. Thus, III-V semiconductor MISFETs, expected to観点で検討を進めている．今年度，III-V 薄膜層形成

have higher electron mobility, has recently stirred aに関して，我々が提案するマイクロチャネルエピタキ

strong interest. We have started to examine the feasi-

シー法により，MOVPE を用いて Si 基板上に InGaAs

bility of III-V semiconductor MISFETs on Si platform

薄膜や InAs ピラーが形成できることを示した．また，

from the both aspects of theoretical predictions, the for-InAlAs/InP 構造を直接酸化することで，界面準位密mation of III-V films on Si and SiO2 and MIS interface

度が 1012-1013 cm-2eV-1 程度と比較的良好な MOS 界

formation technologies on III-V. As for the formation of

面が得られことを見出した．

III-V films, we have demonstrated the epitaxial growthof the InGaAs film and InAs pillar on（111）Si substrateby using the micro-channel epitaxy method. We havealso demonstrate the MOS interface with Dit of around1012 – 1013 cm -2 eV -1 by thermal wet oxidation of the
InAlAs/InP structure.

4-3

第

232

章

4

研究報告
08VDEC年報04章.indd 232

08.8.6 10:00:30 AM

藤島研究室Fujishima Laboratory（http://www.axcel.k.u-tokyo.ac.jp/）

ミリ波 CMOS 回路の自動設計
藤島実，後藤陽介，萬澤康雄

Design Automation for millimeter-wave CMOS
circuits
Minoru Fujishima, Yosuke Goto andYasuo Manzawa.

近年，1Gbps を越える超高速通信を実現する可能性

Recently, millimeter-wave（MMW）applications haveからミリ波帯が注目されている．ミリ波トランシーバ

attracted much attention for their use in ultrahigh-の研究は化合物半導体を中心に進んできたが，高い集

speed wireless communication. Although MMW

積性，低コスト，低消費電力という特徴から CMOS

transceivers were mainly developed using compoundによるミリ波トランシーバの実現が期待されている．

semiconductors, realization of MMW CMOS circuits is

ミリ波 CMOS 回路では受動素子の損失が大きいといdemanded due to high integration, low fabrication cost,

う問題がある．受動素子の損失は電力効率や雑音指

and low power consumption. However, large energy

数の悪化に直結してしまうため，受動回路の損失をloss in the passive components in an MMW CMOS cir-

最小化する設計が求められる．損失まで考慮した受

cuit is a significant issue. Therefore, loss minimization

動回路の最適化は複雑な計算を要するため計算機を

in matching network is important, because increase in用いて行うことが適切である．そこで私達はミリ波

the loss of the matching network directly deteriorates

CMOS 回路の最適設計手法の研究を行っている．既the power gain and noise figure of the circuit. Sinceに最適化ツール PREMICS（Productivity Expander

optimization of the passive component network, withfor Millimeter-Wave Integrated Circuits）を提案し，taking loss into account, is generally a complicated

実際に雑音指数までを含めた低雑音増幅器の最適化を

task, computer-aided optimization is effective for the

実現した．今後は大信号特性を考慮した最適化を実現

MMW LNA circuits having lossy passive components.

していく予定である．

In this study, design optimization technique of the
MMW CMOS circuit is developed, where PREMICS（Productivity Expander for Millimeter-Wave Integrated
Circuits）has been proposed, and the optimization of
the low noise amplifier including the noise figure has
been already achieved. Design optimization for largesignal operation is currently under consideration.

4-3

第

233

章

4

研究報告

08VDEC年報04章.indd 233

08.8.6 10:00:30 AM

高速大容量ミリ波 CMOS 無線トランシーバ
藤島林実，本良瑞樹，乾千乗，神林裕樹，大橋Millimeter Wave CMOS Transceiver for High翔，

聖雄，大橋俊介

Data-Rate Wireless Communication
Minoru Fujishima, Mizuki Motoyoshi, Chiaki Inui,
Yuki Kambayashi, Sho Ohashi, Lim Seong Woong
and Shunsuke Ohashi

近年，家庭やオフィスにおいて，映像のような大Recently, indoor high data-rate wireless communica-

容量の情報の無線通信への需要により，高速で低消

tions have become popular with increasing the infor-

費電力な無線通信デバイスが求められるようになって

mation capacity such as that in high-definition videos.

きている．そこで高速な無線通信を実現するために，

Thus, the wireless communication devices which

7 GHz という広い周波数帯域が 10 dBm の高出力におoperate at high speed and low power consumption are

いて免許無しで使用可能な 60 GHz 帯が注目されていneeded. At millimeter-wave band around 60 GHz, unli-

る．そこでわれわれは 60 GHz 帯を用いた無線通信を

censed band with 7 GHz bandwidth and 10 dBm output

CMOS で実現することに取り組んでいる．これまで

power is available, which is attractive for the realization

トランシーバを構成する LNA，PA，MIXER，PLL

of high data-rate wireless communication. Therefore,

を各部分ごとに低消費電力化や高利得化などを図って

a high data-rate transceiver in 60 GHz band is studied.

きた．これからはトランシーバ全体の実現および低消

Until now, we have fabricated each building block in

費電力などの機能向上を図っていく．

the transceiver such as LNA, PA, MIXER and PLL.
From now, the entire transceiver system will be optimized.

ミリ波パルス通信用 CMOS 受信回路
藤島実，音樹アフメット，夏苅洋平

Millimeter-Wave CMOS Receiver for LowPower Pulse Communication
Minoru Fujishima, Ahmet Oncu and Youhei
Natsukari

4-3

Recently, new indoor wireless electronic appliancesが登場し，高速で低消費電力な無線通信デバイスが求with over-Gbps data rate have appeared. The devices

められるようになってきている．高速な無線通信を実used in the over-Gbps wireless communication have

現するためには，7 GHz の広い帯域と 10 dBm の高出

to operate with low power for reducing physical size

力が許されている 60 GHz 帯が注目されている．私たand production cost. The 60GHz millimeter-wave band,

ちはその 60 GHz 帯を用いることに加え，低消費電力

having 7GHz license free bandwidth and 10dBm output

化のために，パルスを用いた通信を CMOS で実現すpower, has a capacity to provide over-Gbps wirelessることを提案した．これまでに，1P6M の標準 CMOS

communication. However, it is still under discussion

プロセスを用いてレシーバーを設計・試作し，それがwhether over-Gbps wireless communication is realiz-

消費電力 19.2 mW，2 Gbps で動作することを確認した．

able with low-power operation at 60GHz band using
CMOS. In this research novel low-power millimeter-

バーの中で，もっとも低消費電力で動作するものでwave CMOS pulse receiver for over-Gbps pulse-

あった．

communications are studied. Using a 1P6M standard

章

この性能は，これまでに発表されている 60GHz レシー

4

研究報告

第

234

近年，家庭やオフィスでもギガヘルツ級の無線通信

CMOS process, a 19.2mW 2Gbps pulse receiver circuitfor 60GHz wireless communication was designed. The
fabricated receiver consumes the lowest power among
recently reported 60GHz receivers. The performanceof this pulse receiver indicates that over-Gbps wirelesscommunication can be obtained at the 60GHz bandwith low-power operation.

08VDEC年報04章.indd 234

08.8.6 10:00:30 AM

超低消費電力超広帯域 CMOS ミリ波周波数シンセサイザ
藤島実，本良瑞樹，林聖雄

Millimeter Wave CMOS Receiver Designsfor Low-Power Over-Gbps Wireless PulseCommunication
Minoru Fujishima, Mizuki Motoyoshi and
Lim Seong Woong

近年，半導体プロセス技術の進展と共にミリ波をRecently, the millimeter-wave transceiver widely用いるトランシーバの開発が広く行われている．特developed with semiconductor process advancement.

に 60GHz 帯は Gbps 級無線通信用として世界各国で注

In particular, 60GHz-band is paid attention to in world-

目されているが，現在，化合物半導体で実現されていwide for over Gbps wireless communication. However,る．これを CMOS プロセスで実現できればミリ波ト

since current millimeter-wave circuits are based on

ランシーバの低消費電力化や低価格化が期待できる．

compound-semiconductor devices, the entire system is

CMOSプロセスでは動作周波数や周波数帯域などの特large and expensive. When the millimeter-wave circuit

性において実用的な性能を実現しにくい．
本研究では，

can be realized by CMOS process, low power and low

インダクタレスで各コンポーネントを実現すると共にcost can be realized. Practicable performances satisfy-

高調波を効率的に利用することで，低消費電力かつ超ing both high frequency and wide-range operation are

広帯域な電圧制御発振器（Max2mW，25.4-75.7GHz）

not realized easily in CMOS process. In this research,と周波数分周器（Max1.35mW，10.4-74.1GHz）を実

a voltage-controlled oscillator and a frequency divider

現した．本研究により検討されたテクニックを用いる

are realized with low power and ultra wide range by a

ことで超低消費電力超広帯域 CMOS ミリ波周波数シ

inductor-less harmonic oscillator. The CMOS millime-

ンセサイザの実現が期待できる．

ter wave frequency synthesizer with ultra low power
and ultra wide range can be achieved by using the technique proposed in this research.

ミリ波帯オンチップアンテナ
藤島実，王

帆

Millimeter-Wave On-Chip antenna
Minoru Fujishima and Fan Wang

近年，急速に HDMI が普及している．HDMI はさ

Recently, HDMI（High Definition Multimedia

らに室内用にワイヤレス化が検討され始めている．

Inter face）has rapidly spread, and indoor wirelessワ イ ヤ レ ス HDMI の 実 現 に は， ミ リ 波 帯 を 使 っ た

HDMI is currently being studied using millimeter

2 Gbps 以上の高速伝送無線技術が必要となる．我々

wave, which realizes high-speed communication moreは 59 GHz-66 GHz 帯において，複数の帯域や偏波を利than 2Gbps. To improve portability, we are studying a

用する 7.5 Gbps の無線通信可能のオンチップアンテナ

millimeter-wave on-chip antenna for realizing 7.5Gbpsの開発に取り組んでいる．これまでに，HFSS シミュ

data rate using multiple bands and polarizations at

レーションを使って，スパイラルアンテナの設計を

59-66GHz band. Until now, the performance of spiral

行った．今後 IEEE 802.15.3c の 3 チャネルを同時に

antenna is estimated using three-dimensional electro-

利用し，1 チャンネル内で左右円偏波アンテナを用い

magnetic simulation. For simultaneous utilization of the

ることにより，6 個アンテナを並列にし，通信速度をthree channels in IEEE 802.15.3c, right- and left-handed

4

1.125 Gbps/ch の実現を目指す．

circularly-polarized antennas will be designed in each

研究報告

08VDEC年報04章.indd 235章

nas with data rate of 1.125Gbps/ch will be realized.

235

第channel. Consequently, six circularly-polarized anten-

4-3

08.8.6 10:00:30 AM

HDMI 用超小型周波数合成器
藤島

実，王

彤，王

Compact Frequency Synthesizer for HDMI帆

Minoru Fujishima, Tong Wang and Fan Wang

近年，HDMI という家電向け画像，音声伝送規格がRecently, the high-definition multimedia interface

急速に普及している．携帯用マルチメディアへの搭載（HDMI）as a licensable compact audio/video wire-も期待されているため，HDMI トランシーバの中で用

line interface has been rapidly spreading. There is an

いられる周波数合成器の低コスト化，小型化及び広帯

increasing requirement for a low-cost, compact fre-域化に対する要求が高まっている．しかし，従来のア

quency synthesizer with a wide tuning range for HDMI

ナログ周波数合成器では大きなキャパシタを用いられ

transceiver used in mobile applications. However, since

るので微細化できない．そこで，我々は微細化可能な

the conventional frequency synthesizers require large

新しい周波数合成器アーキテクチャを提案した．これ

capacitors in a loop filter, they can not be scaled down

までに，提案するシステムの部分回路として 1.6 GHz

with scaling MOSFETs. Thus, we proposed a new scal-〜 3.7 GHz のチューニングレンジを持った直行出力電

able frequency synthesizer. In the system, we realized

圧制御発振器を実現した．今後，広いチューニングレ

a CMOS voltage controlled oscillator with quadrature

ンジを持った超小型周波数合成器システムの実現を目

outputs and 1.6GHz~3.7GHz tuning range. The com-指す．

pact frequency synthesizer with a wide tuning range iscurrently studying by using the proposed architecture
and technique in this research.

極低消費電力 CMOS 無線トランシーバ
藤島実，高野恭弥，足立恵理子

Ultra-low-power CMOS wireless transceiver
Minoru Fujishima, Kyoya Takano and Eriko Adachi

近年，ワイヤレスセンサネットワーク（WSN）がRecently, wireless sensor networks（WSNs）have

注目を集めている．WSN 用無線トランシーバはバッ

become popular. Since the transceiver for WSNs oper-

テリによって駆動されるため，低消費電力化が必要で

ates by a batter y, ultra-low-power consumption isある．そこで，我々は CMOS を使用し，極低消費電

necessar y. Therefore, we are studying an ultra-low-

力な無線トランシーバの実現に取り組んでいる．これ

power transceiver. In this study, we proposed a pulse-

までに，トランシーバの最も重要な構成要素である

injection-locked frequency multiplier to realize an ultra-

Phase-locked loop の極低消費電力化を実現するため

low-power phase-locked loop that is the most importantに，新しくパルス注入同期型周波数逓倍器を提案し，component of a transceiver. And the operation of the

2.4 GHzで255µWの消費電力で十逓倍動作を実現した．

ten-time multiplication of a frequency was realized with

今後，この技術を応用し，無線トランシーバの極低消

255µW at 2.4GHz. In the future, we will realize an ultra-

費電力化を目指す．

low-power transceiver using this technology.

4-3

第 章

236

4

研究報告
08VDEC年報04章.indd 236

08.8.6 10:00:30 AM

竹内研究室Takeuchi Laboratory（http://www.lsi.t.u-tokyo.ac.jp/）

Fe-NAND フラッシュメモリの研究
竹内健，産総研酒井グループ，

生産技術研究所桜井・高宮研究室

Fe（Ferroelectric）-NAND Flash Memory
Ken Takeuchi, Sakai Group at AIST, Sakurai and
Takamiya Laboratory at University of Tokyo

メモリカードや携帯電話に使われているフラッシュ

Takeuchi Lab. is developing a Fe-NAND flash memo-

メモリを更に大容量化する可能性を持った Fe-NAND

ry. The research objective is to realize a Tera-bit capac-

フラッシュメモリを世界で最初に提案し，2015 年に

ity non-volatile memory in 2015. Fe-NAND is composed

テラビットの容量を実現することを目指しています．

of ferroelectric field-effect transistors（FeFET）whose

Fe-NAND はメモリトランジスタのゲート絶縁膜が強gate dielectric consists of a ferroelectric layer, SrBiTaO

誘電体膜 SrBiTaO と絶縁膜 HfAlO の積層で構成され，and a high-K dielectric layer, HfAlO.

従来の LSI では使われていない強誘電性物質を採用しIt is difficult to scale down the conventional floating-ているところが特徴です．Fe-NANDでは，電界によっgate（FG）NAND flash memories below 30nm due toて強誘電体の結晶格子内のイオンを移動させて情報を

the serious interference with neighboring cells. The

記憶するため，数ナノメーター（格子サイズ）の極限

charge-trap memories like MONOS have short data

まで微細化できることが期待されています．

retention problems. Current-driven resistive switchingmemories such as MRAM, PRAM and RRAM are unscalable below 20nm because of the significant IR dropof the bit-line.
Fe-NAND is in principle scalable below 10nm to the
crystal unit-cell size because the data is stored with anelectric polarization in a ferroelectric gate insulator.
Due to the voltage-driven, low-voltage operation andscalable properties, Fe-NAND is a promising candidate
for the future sub-10nm Tera-bit capacity NAND flash
memories.

3 次元 LSI 回路設計の研究
竹内健，生産技術研究所桜井・高宮研究室

3D-LSI Circuit Design
Ken Takeuchi, Sakurai and Takamiya Laboratory atUniversity of Tokyo
Takeuchi Lab. is developing circuit technologies

マイクロプロセッサー・イメージセンサー・アナログ

of a three dimensional LSI where multiple LSIs such

回路・DRAM・フラッシュメモリなど複数の LSI を 1

as micro processors, image sensors, analog circuits,

個のパッケージ内に積み重ね，1 つの LSI として機能

DRAMs and flash memories are stacked in one pack-4

させる 3 次元 LSI の研究を行っています．従来の研究

age. 3D-LSI is expected to realize a small form factor,

では各種 LSI は独立して最適化されました．当研究室

multi-functional, high-speed and low power consump-

では異種 LSI 間のレイヤーを超えて，領域を横断してtion solution. Takeuchi Lab. is developing a highly

研究報告

4-3

LSI を小型化・高機能化・低電力化する技術として，最適化することで，低電力・高機能な 3 次元 LSI を実

efficient low cost power supply circuits, key circuits to

現するような回路の研究を行っています．

realize a 3D LSI.

第 章

08VDEC年報04章.indd 237

237

08.8.6 10:00:30 AM

SSD（Solid-State Drive）システムの研究
竹内健

SSD（Solid-State Drive）System
Ken Takeuchi

システム分野では，パソコンの記憶媒体として注目

Takeuchi Lab. is developing a low-power high-speed

されている，Solid-State Drive の研究を行っています．

SSD, Solid-State Drive. As the capacity of NAND flash

フラッシュメモリと，それを制御するコントローラー

memories drastically increases, SSD that uses NAND

チップのアーキテクチャーの革新により，消費電力を

as a mass storage of PC is attracting much attention.

半減することに成功しました．現在，インターネッ

SSD is composed of as many as 64 NAND flash memo-

ト上で扱われるデータの量が爆発的に増加した結果，ries, RAM and NAND controllers. By co-designing

サーバーのハードディスクの発熱の増大が問題になっ

NAND flash memor y and NAND controller circuits,ています．グーグルやアマゾンドットコムなどの大規

we succeeded in best optimize both NAND and NAND

模なサーバーでは，冷却のために一社で年間 1 兆円以controllers. As a result, at sub-30nm generation, the上の電気代がかかっています．メモリシステムの電力

SSD speed would be improved by 150 ％ without a costを劇的に削減することで，地球環境の改善に貢献した

penalty or circuit noise.

いと考えています．

4-3

第 章

238

4

研究報告
08VDEC年報04章.indd 238

08.8.6 10:00:30 AM

4. 4

研究発表

浅田・池田・名倉研究室
研究論文

Field-Programmable Technology（ICFPT）, pp.
293 - 296, Dec. 2007.
[6] M. Ikeda, K. Ishi, T. Sokabe and K. Asada,[1] T. Iizuka, M. Ikeda and K. Asada,”Timing-“Datapath Delay Distributions for Data/

Aware Cell Layout De-Compaction for Yield

Instruction Against PVT Variations in 90nm

Optimization by Critical Area Minimization,"

CMOS," Proc. of IEEE International Conference

Very Large Scale Integration（VLSI）Systems,

on Electronics, Circuits and Systems（ICECS）,

IEEE Transactions, Vol.15, Issue 6, pp. 716-720,

A4L-E04, pp. 154 - 157, Dec. 2007.

Jun. 2007.

[7] M. Sasaki, M. Ikeda and K. Asada, “3.5-Gb/S[2] Y. Yachide, M. Ikeda and K. Asada, “Time-

Extended Frequency Range Wave-Pipeline

D i v i s i o n - B a s e d M u l t i p l e - V i e w p o i n t 3- D

PRBS Generator in 0.18-um CMOS," Proc. of

Measurement System for Real-Time, High-IEEE International Conference on Electronics,

Speed, and High-Accuracy Model Movie

Circuits and Systems（ICECS）, C4L-F04, pp.

Acquisition", Journal of the Institute of Image

1296 - 1299, Dec. 2007.

Information and Television Engineers, Vol. 62,
No.3, pp. 392-397, Mar. 2008.（in Japanese）

国際会議論文[8] K. Kurihara, T. Iizuka, M. Ikeda and K. Asada,“Process Variation Aware Comprehensive
Layout Synthesis for Yield Enhancement in
Nano-Meter CMOS," Proc. of IEEE International[1] Z. Liang, M. Ikeda and K. Asada, “Analysis

Conference on Electronics, Circuits andof Noise Margins Due to Device Parameter

Systems（ICECS）, C4L-F04, pp. 1296 - 1299,

Variations in Sub-100nm CMOS Technology,”

Dec. 2007.

the IEEE Workshop on Design and Diagnostics[9] [Invited] M. Ikeda, “Wide Dynamic Range onof Electronic Circuits and Systems（DDECS）,

Pixel Level," ISSCC2008, Imager Design Forum:

pp. 1-6, Apr. 2007.

Wide-Dynamic-Range Imaging, Feb. 2008.

[2] [Invited] M. Ikeda,”Power Control for Self-[10] H. D. M. Pham, T. Iizuka, M. Ikeda and K.

Synchronous System --Instruction and Data

Asada, “Shot minimization for throughput

Grain Power Control for Self-Synchronous

improvement of character projection electron-

System with Dynamic Voltage Scaling--,” IEEE

beam direct writing,” SPIE 2008, Feb. 2008.

2007 VAIL Computer Elements Workshop, Jun.
2007.

シンポジウム・研究会・大会等発表[1] Y.K. Kim, M. Ikeda and K. Asada, “Analysis“40 Frames/sec 16x16 Temperature Probeof light̀s attenuation on multi-dielectric layers

Array using 90nm 1V CMOS for On lineof a CMOS image sensor,” IEICE Society

Thermal Monitoring on VLSI Chip,” in Proc.

Conference, A-3-17, Sep. 2007.（in Japanese）

of IEEE Asian Solid-State Circuits Conference[2] Y. Yachide, M. Ikeda and K. Asada, “Real-time（A-SSCC）, pp. 264-267, Nov. 2007.

and high-speed 3-D measurement based on

4-4
239

FPGA-based 3-D calculation,” IEICE Society

4“Triangulation-based calibration method

Conference, A-3-6, Sep. 2007.（in Japanese）

based on light-section method using spheres,”[3] H.D.M. Pham, T. Iizuka, M. Ikeda and K.

Proc. of International Conference on Sensing

Asada, “Shot Count Reduction Methodology

研究報告

第 章

[3] M. Sasaki, T. Inoue, M. Ikeda and K. Asada,Technology（ICST）,pp. 399-403, Nov. 2007.

for Character Projection Electron Beam

[5] Y. Yachide, M. Ikeda and K. Asada, “FPGA-

Direct Writing（CP-EBDW）,” IEICE Society[4] Y . Y a c h i d e , M . I k e d a a n d K . A s a d a ,08VDEC年報04章.indd 239

B a s e d 3- D E n g i n e f o r H i g h - s p e e d 3- D

Conference, A-3-12, Sep. 2007.（in Japanese）

Measurement Based on Light-Section Method,”[4] K. Ikai, M. Ikeda and K. Asada, “Digital

Proc. of IEEE International Conference on

Integrated Circuit Design for Stripe-Shaped

08.8.6 10:00:31 AM

TFT,” IEICE Society Conference, A-3-13, Sep.

Proc. of International Embedded Systems

2007.（in Japanese）

Symposium 2007, pp. 121-134, May 2007.

[5] K. Kurihara, T. Iizuka, M. Ikeda a nd K.

[3] Y. Lee, Y. Ishikawa, S. Kang, G. Park, S.

Asada, “Evaluation of Cell Layout Considering

Watanabe, K. Seto, S. Komatsu, H. Hamamura,

Lithography Variation Tolerance,” IEICE

and Masahiro Fujita, "UML-based Specification

Society Conference, A-3-15, Sep. 2007.（inMethod of Hardware IPs for Efficient IP Reuse,"

Japanese）

Proc. of International UML-SoC Workshop at[6] C. Basci, M. Ikeda and K. Asada, “A CurrentMode Pixed-Level Ambient Light Suppression
Scheme for CMOS Smart Image Sensors,”

Design Automation Conference, pp. 23-30, June
2007.
[4] B . A l i z a d e h a n d M . F u j i t a , " A u t o m a t i c

IEICE Society Conference, C-12-7, Sep. 2007.

Merge-point Detection for Sequential[7] T. Nakura, T. Kazama, M. Ikeda and K. Asada,

Equivalence Checking of System-level and“Study on Active Substrate Noise Cancelling

RTL Descriptions," Proc. of 5th International

Technique using Power Line di/dt Detector,”

Symposium on Automated Technology for

CPM2007-128, ICD2007-139, pp. 11-16, Nov. 2007.

Verification and Analysis, pp. 129-144, Oct. 2007.

[8] T. Sogabe, M. Ikeda and K. Asada, “A Self-[5] T. Sakunkonchak, S. Komatsu, and M. Fujita,

timed Processor with Dynamic Voltage Scaling,”"Using Counterexample Analysis to Minimize

VLD2007-158, ICD2007-181, pp. 13-18, Mar. 2008.

the Number of Predicates for Predicate[9] U.H. Kim, “3D Modeling Method for Associative

A b s t r a c t i o n , " P r o c . o f 5t h I n t e r n a t i o n a l

Processor,” Prof. IIITE Mar. 2008.（in Japanese）

Symposium on Automated Technology for
Verification and Analysis, pp. 553-563, Oct. 2007.

藤田研究室
研究論文
[1] T. Nishihara, T. Matsumoto, S. Komatsu, andwithout ILP and SAT Solvers," Proc. of IEEE
International Workshop on High Level Design
Validation and Test, pp. 97-104, Nov. 2007.

Software Co-designs with Translation[7] S. Komatsu, H. Yoshida, and M. Fujita, "High-

into Representations in State Transitions,"

Level VLSI Design Methodology," G-COE

Electronics and Communications in Japan, Part

2007 Workshop between National Chiao Tung

2 Electronics, Vol.9, No.7, pp. 11-19, July 2007.

University & The University of Tokyo, Dec.
2007.

"Hardware/Software Co-design and Verification[8] M . F u j i t a , Y . K o j i m a , T . M a t s u m o t o , T .

Methodology from System Level BasedNishihara, and D. Ando, "Static Checking

on System Dependence Graph," Journal of

and Formal Verification Using ExSDGs for

Universal Computer Science, Vol.13, No.13, pp.

Reliable System-Level SoC Designs," Proc.

1972-2001, 2007.

of International Symposium on Secure-Life

国際会議

Electronics, pp. 441-447, March 2008.
[9] M. Fujita, H. Yoshida, S. Gao, Y. Lee, and Y.
Ishikawa, "System-Level Design Methodology

Fujita, "ExSDG: Unified Dependence Graph

for Next-Generation System-on-Chips," Proc.

Representation of Hardware Design fromof International Symposium on Secure-Life

System Level down to RTL for Formal Analysis

Electronics, pp. 449-455, March 2008.

章[1] T. Nishihara, D. Ando, T. Matsumoto, and M.

4

研究報告

第

240

Approach to Generate High-level Test Vectors

M. Fujita, "Formal Verification of Hardware/[2] S. Sasaki, T. Nishihara, D. Ando, and M. Fujita,

4-4[6] B. Alizadeh and M. Fujita, "A Novel Formal

and Verification," Proc. of the International[10] H. Yoshida and M. Fujita, "Performance-

Workshop of Logic and Synthesis, pp. 83-90,

Constrained Different Cell Count Minimization

May 2007.

for Continuously-Sized Circuits," Proc. of Design,[2] S. Gao, K. Seto, S. Komatsu, and M. Fujita,"Interconnect-aware Pipeline Synthesis for

Automation & Test in Europe, pp. 1099-1102,
March 2008.

Array based Reconfigurable Architectures,"

08VDEC年報04章.indd 240

08.8.6 10:00:31 AM

国内学会，研究会等[1] 石川悠司 , 小松聡 , 藤田昌宏 , "IP 再利用のため[2] 染谷隆夫，桜井貴康，高宮

真，関谷

毅, "ワ

イヤレス電力伝送シート ," 応用物理 , 第 76 巻 , 第10 号 , pp. 1159-1163, 2007 年 10 月 .

の プ ロ ト コ ル 変 換 器 自 動 合 成 ," 第 9 回 組 込 み[3] K. Onizuka, K. Inagaki, H. Kawaguchi, M.

システム技術に関するサマーワークショップ

Takamiya, and T. Sakurai, "Stacked-Chip（SWEST9）, pp. 92-95, 2007 年 8 月 .

Implementation of On-Chip Buck Converter[2] 石川悠司 , 小松聡 , 藤田昌宏 , "IP 再利用のためのfor Distributed Power Supply System in SiPs,"

動的再構成可能プロトコル変換器合成手法," 電子IEEE Journal of Solid-State Circuits, Vol. 42, No.

情報通信学会技術研究報告 , Vol.107, No.225, pp.

11, pp. 2404 - 2410, Nov. 2007.

53-58, 2007 年 9 月 .
[3] Y. Lee, Y. Ishikawa, Y. Kojima, H. Yoshida, H.

国際会議論文Yomiya, and M. Fujita, "Specification description[1] K. Onizuka, M. Takamiya, H. Kawaguchi, andand high-level design methodology of SoC

T. Sakurai, "A Design Methodology of Chip-to-

considering design reuse," 電子情報通信学会技Chip Wireless Power Transmission System,"

術研究報告, Vol.107, No.505, pp. 55-60, 2008年3月.

IEEE International Conference on IC Design[4] 石川悠司 , 小松聡 , 藤田昌宏 , " 積グラフ探索を利and Technology（ICICDT）, Austin, USA, pp.

用した実用的なプロトコル変換器の自動合成と検証 ," 電子情報通信学会技術研究報告 , Vol.107,
No.506, pp. 1-6, 2008 年 3 月 .

143-146, May 2007.（Invited）[2] M. Takamiya, T. Sekitani, Y. Miyamoto, Y.
Noguchi, H. Kawaguchi, T. Someya, and T.

[5] 安藤大介 , 松本剛史 , 西原佑 , 藤田昌宏 , " システ

Sakurai, "Design for Mixed Circuits of Organic

ムレベル設計言語に対するフォールスパスを考FETs and Plastic MEMS Switches for Wireless

慮した性能評価 ," 電子情報通信学会技術研究報Power Transmission Sheet," IEEE International

告 , Vol.107, No.507, pp. 49-54, 2008 年 3 月 .

Conference on IC Design and Technology[6] 森下賢志 , 吉田浩章 , 藤田昌宏 , " 準形式的モデル
検査のハードウェア実装による高速化の検討 ,"電子情報通信学会技術研究報告 , Vol.107, No.558,
pp. 115-120, 2008 年 3 月 .

（ICICDT）, Austin, USA, pp. 168-171, May 2007.
（Invited）[3] Y. Nakamura, M. Takamiya, and T. Sakurai,"An On-Chip Noise Canceller with High Voltage[7] 小島慶久，西原佑，松本剛史，藤田昌宏 , " シスSupply Lines for Nanosecond-Range Power

テムレベル設計記述に対する具体値・記号値混

Supply Noise," IEEE Symposium on VLSI

合シミュレーションによる入力パターンの自動生成手法 ," 電子情報通信学学会技術研究報告 ,Vol.107, No.558, pp. 133-138, 2008 年 3 月 .

紀要，その他

Circuits, Kyoto, pp. 124-125, June 2007.
[4] D . L e v a c q , M . Y a z i d , H . K a w a g u c h i , M .
Takamiya, and T. Sakurai, "Half VDD ClockSwing Flip-Flop with Reduced Contention for
up to 60 ％ Power Saving in Clock Distribution,"[1] Masahiro Fujita, Indradeep Ghosh, Mukul

33rd European Solid-State Circuits Conference

Prasad, Verification Techniques for System-（ESSCIRC）, Munich, Germany, pp. 190-193, Sep.

Level Design, Morgan Kaufmann Publishers,

2007.
[5] D. Levacq, T. Minakawa, M. Takamiya, and
T. Sakurai, "A Wide Range Spatial Frequency

08VDEC年報04章.indd 241

Analysis of Intra-Die Variations with 4-mm 4000

4x 1 Transistor Arrays in 90nm CMOS," IEEE

研究報告

[1] K. Ishida, A. Tamtrakarn, H. Ishikuro, M.

章

高宮研究室
研究論文

241

第

Oct. 2007.

4-4

Custom Integrated Circuits Conference（CICC）,
San Jose, USA, pp. 257-560, Sep. 2007.

Takamiya, and T. Sakurai, "An Outside-[6] D. Levacq, M. Takamiya and T. Sakurai,

Rail Opamp Design Relaxing Low-Voltage"Backgate Bias Accelerator for 10ns-order

Constraint on Future Scaled Transistors,"

Sleep-to-Active Modes Transition Time,"

IEICE Transaction on Electronics, E90-C, No.4,

IEEE Asian Solid-State Circuits Conference

pp. 786-792, April 2007.

（A-SSCC）, Jeju, Korea, pp. 296-299, Nov. 2007.

08.8.6 10:00:31 AM

[7] M. Takamiya, T. Sekitani, Y. Miyamoto, Y.

電力伝送シート向けの回路技術 ," 電子情報通信

Noguchi, H. Kawaguchi, T. Someya, and学会，信学技報 , ICD2007-63, pp. 153-158, 神戸，

T. Sakurai, "Wireless Power Transmission

2007 年 7 月 .

Sheet with Organic FETs and Plastic MEMS

[5] 中村安見 , 高宮

Switches," International Display Workshop

いたオンチップ電源線ノイズキャンセラ," 電子情（IDW）, Sapporo, Japan, pp. 95-98, Dec. 2007.

報通信学会，信学技報 , ICD2007-85, pp. 91-94, 北（Invited）

見，2007 年 8 月 .

[8] T. Sekitani, Y. Noguchi, S. Nakano, K. Zaitsu, Y.

[6] 関谷毅，野口儀晃，中野慎太郎，加藤祐作，

Kato, M. Takamiya, T. Sakurai, and T. Someya,

高宮真，桜井貴康，染谷隆夫 , " 印刷技術を用"Communication Sheets Using Printed Organic

いた有機トランジスタ・接点スイッチと大面積

Nonvolatile Memories," IEEE International

ワイヤレス電力伝送シート ," 2007 年秋季第 68 回

Electron Devices Meeting（IEDM）, Washington

応用物理学会学術講演会 , 8a-D-1，札幌，2007 年

DC, USA, pp. 221 - 224, Dec. 2007.

9月.

[9] L. Liu, M. Takamiya, T. Sekitani, Y. Noguchi,

志偉，劉

楽昌，高宮

真，桜井貴康 , " 線

形性に優れたデジタル制御しきい電圧可変コン

and T. Sakurai, "A 107pJ/b 100kb/s 0.18um

パレータ ," 電子情報通信学会ソサイエティ大会 ,Capacitive-Coupling Transceiver for Printable

C-12-18，鳥取，2007 年 9 月 .
[8] 王

瑶，鬼塚浩平，高宮真，桜井貴康 , " 室内

Solid-State Circuits Conference（ISSCC）, San

マルチオブジェクトの空間的位置同定システム

Francisco, USA, pp. 292-293, Feb. 2008.

に関する一検討," 電子情報通信学会ソサイエティ[10] T. Niiyama, P. Zhe, K. Ishida, M. Murakata,
M. Takamiya, and T. Sakurai, "Dependence of

大会 , C-12-30，鳥取，2007 年 9 月 .
[9] 新山太郎，朴哲，高宮真，桜井貴康 , " オン

Minimum Operating Voltage（VDDmin）on

チップ太陽電池駆動 287mV, 13.3MHz リングオ

Block Size of 90-nm CMOS Ring Oscillators andシレータ ," 電子情報通信学会ソサイエティ大会 ,Its Implications in Low Power DFM," IEEE

C-12-36，鳥取，2007 年 9 月 .

International Symposium on Quality Electronic[10] 宮本喜生，高宮真，桜井貴康 , "UWB インパル

Design（ISQED）, San Jose, USA, pp. 133-136,

ス無線向けパルス生成回路," 電子情報通信学会ソ

March 2008.

サイエティ大会 , C-12-37，鳥取，2007 年 9 月 .

シンポジウム・研究会・大会等発表[1] S . N a k a n o , T . S e k i t a n i , S . T a k a t a n i , M .
Takamiya, T. Sakurai and T. Someya, " Printed
Plastic Switch Array for the Application to

第

242

[7] 周

S. Nakano, K. Zaitsu, T. Kuroda, T. Someya,

Communication Sheet," IEEE International

4-4

真 , 桜井貴康 , " 高圧電源線を用[11] 中 村 安 見 , 高 宮

真 , 桜井貴康 , " 高圧電源線を用いたオンチップ電源線ノイズキャンセラと そ の 設 計 ," 電 子 情 報 通 信 学 会， 信 学 技 報 ,ICD2007-143, pp. 22-27, 東京，2008 年 1 月 .
[12] 池内克之，稲垣賢一，高宮真，桜井貴康 , " 容High Power Electronics," Material Research

量結合非接触コネクタを実現する集積回路の検Society（MRS）Spring Meeting. Symposium,

討 ," 電子情報通信学会総合大会 , C-12-8，北九州，

N8.9, San Francisco, USA, April 2007.

2008 年 3 月[2] T. Someya, T. Sekitani, Y. Noguchi, S. Nakano,[13] 金ヒョンギョン，稲垣賢一，高宮真，桜井貴康 ,S. Takatani, M. Takamiya and T. Sakurai, "" チップ間非接触容量結結・誘導結合共用インター

Printed Organic Transistors for Large-area

フェイス回路の可能性の検討," 電子情報通信学会

Sensors and Actuators," Material Research

研究報告

章

4

Society（MRS）Spring Meeting. Symposium,
O10.6, San Francisco, USA, April 2007.
[3] 高宮真 , " 有機トランジスタ集積回路の最新開発動向 ," 電子材料 , 第 46 巻 , 第 7 号 , pp. 38-42,
2007 年 7 月 .
[4] 川口真， 桜 井 貴 康 ,"CMOS イメージャ回路の低電圧化の検討 ," 電子
情報通信学会総合大会 , C-12-24，北九州，2008 年
3月[15] 柳真 , 関谷大 亮， 稲 垣 賢 一， 高 宮至善，新山太郎，高宮真，桜井貴康 , " バル

毅 , 宮本喜生 , 野口

ク CMOS プロセスで作製したオンチップ太陽電

儀晃 , 染谷隆夫 , 桜井貴康 , " 有機トランジスタと池の SOI との比較と光センサへの応用 ," 電子情報

プラスチック MEMS スイッチを集積化した無線通信学会総合大会 , C-12-26，北九州，2008 年 3 月

08VDEC年報04章.indd 242

博 , 高宮総合大会 , C-12-9，北九州，2008 年 3 月[14] 童08.8.6 10:00:31 AM

[16] 安福正，石田光一，高宮

真，竹内

健，桜

September 2007.

井貴康 , " オンチップ昇圧向けブーストコンバー[5] Liem T. Nguyen, Kiyoto Ito, and Tadashi

タにおけるインダクタの寄生抵抗の影響 ," 電子

Shibata, "A Compact and Power-Efficient

情報通信学会総合大会 , C-12-32，北九州，2008 年

Implementation of Rank Order Filters Using

3月

Time-Domain Digital Computation Technique,"[17] 石田光一，安福 正，高宮 真，竹内 健，桜井貴康 ," オンチップ昇圧向けブーストコンバータにおける MOS ダイオード損失の検討 ," 電子情報通信学会総合大会 , C-12-33，北九州，2008 年 3 月[18] 稲垣賢一，ダナルドノアントノ，高宮

accepted for publication in Japanese Journal ofApplied Physics.
[6] T r o n g T u B u i a n d T a d a s h i S h i b a t a , " A
Compact Bell-Shaped Analog Matching Cell真，桜Module for Digital-Memory-Based Associative

井貴康 , " オンチップサンプリングオシロスコー

Processors," accepted for publication in

プ内タイミング生成回路用タイミング分解能測Japanese Journal of Applied Physics.

定回路 ," 電子情報通信学会総合大会 , C-12-38，北九州，2008 年 3 月[19] 朴哲，新山太郎，高宮[7] Y u s u k e N i k i , Y a s u o M a n z a w a , S a t o s h i
Kametani, and Tadashi Shibata, "A Moving-

真，桜井貴康 , " リンObject-Localization Hardware Algorithm

グオシレータを用いた 90nmCMOS 論理ゲートの

Employing OR-Amplification of Pixel Activities,"

動作下限電源電圧の実測," 電子情報通信学会総合

accepted for publication in Japanese Journal of

大会 , C-12-39，北九州，2008 年 3 月

Applied Physics.

[20] 柵木雄介，中村安見，高宮真，桜井貴康 , " ユ

ビキタスエレクトロニクスに向けた直流電源・信号線共用 LSI 回路技術の検討 ," 電子情報通信学会総合大会 , C-12-52，北九州，2008 年 3 月

国際学会プロシーディング[1] J i a H a o a n d T a d a s h i S h i b a t a , " A S p e e dAdaptive Ego-Motion Detection System
Using Edge-Histograms Produced by Variable
Graduation Method," in proceedings of the

柴田・三田研究室
学会誌

5th European Signal Processing Conference（EUSIPCO 2007）, pp. 1590-1594, Poznan, Poland,[1] 高田謙，早川仁，柴田直，「連想プロセッサアー
キテクチャに基づく逐次データソーティング
VLSI」電子情報通信学会論文誌 C

Vol.J90-C,

No.5, pp. 417-427.（2007）[2] Y a s u f u m i S u z u k i a n d T a d a s h i S h i b a t a ,Sep. 3-7, 2007.
[2] Y a s u f u m i S u z u k i a n d T a d a s h i S h i b a t a ,"Validating Directional Edge-Based Image
Feature Representations in Face Recognition
by Spatial Correlation-Based

Clustering,"“Hardware Architecture for Pseudo-Two-in Proceedings of the 15th European Signal

Dimemsional

Processing Conference（EUSIPCO 2007）, pp.

Hidden-Markov-Model-Based

Face Recognition Systems Employing Laplace

1940-1944, Poznan, Poland, Sep. 3-7, 2007.

Distribution Functions,” Japanese Journal of[3] Liem T. Nguyen, Kiyoto Ito, and Tadashi

Applied Physics, Vol.46, No.4B, pp. 2265-2270,

Shibata, "A Compact and Power-Efficient

April 2007.

Implementation of Rank Order Filters Using

4-4[3] Jun Chen and Tadashi Shibata, “A Hardware-

Time-Domain Digital Computation Technique,"

Implementation-Friendly Pulse-Coupled

in Extended Abstracts of the 2007 International

Neural Network Algorithm for Analog Image-Conference on Solid State Devices and4

Feature-Generation Circuits,” Japanese Journal

Materials（SSDM 2007）, pp. 494-495, Tsukuba,

of Applied Physics, Vol.46, Part 1, No.4B, pp.

Japan, Sep. 18-21, 2007.

研究報告[4] Hideo Yamasaki and Tadashi Shibata, “A Real-

Compact Bell-Shaped Analog Matching Cell

Time Image-Feature-Extraction and Vector-

Module for Digital-Memory-Based Associative

Generation VLSI Employing Arrayed-Shift-

Processors," in Extended Abstracts of the 2007

Register Architecture,” IEEE Journal on Solid

International Conference on Solid State Devices

State Circuits, Vol. 42, No.9, pp. 2046-2053,

a n d M a t e r i a l s （S S D M 2007）, p p . 496-497,

08VDEC年報04章.indd 243

章[4] T r o n g T u B u i a n d T a d a s h i S h i b a t a , " A

第2271-2277, 2007.

243

08.8.6 10:00:31 AM

Tsukuba, Japan, Sep. 18-21, 2007.
[5] Y u s u k e N i k i , Y a s u o M a n z a w a , S a t o s h i[12] Robert Grou-Szabo and Tadashi Shibata, "Blind

Object-Localization Hardware Algorithm

Image Compression History Determination

Employing OR-Amplification of Pixel Activities,"

Using Dynamic Thresholding", in 2008 IEEEin Extended Abstracts of the 2007 International

International Conference on Acoustics, Speech,

Conference on Solid State Devices andand Signal Processing（ICASSP）, pp. 1005-1008,

Materials（SSDM 2007）, pp. 1062-1063, Tsukuba,

Las Vegas U.S.A., March 30-April 4, 2008.

[6] Hirotsugu Shikano, Kiyoto Ito, Kazuhide Fujita,

その他研究会and Tadashi Shibata, "A Real-Time Learning[1] 柴田直「直感・連想による柔軟な画像認識―最Processor Based on K-means Algorithm with

先端半導体技術で創る右脳コンピュータ」題 6 回

Automatic Seeds Generation," in Proceedings of

日本矯正歯科学会大会 , プログラム・抄録集 , pp.

the 2007 International Symposium on System-

65, 大阪 , 2007 年 9 月 .

on-Chip（SoC 2007）, pp. 7-10, Tampere, Finland,
Nov. 19-21, 2007.

[2] 仁木祐介 , 萬澤康雄 , 亀谷暁 , 柴田直 ,「画素差分情報の膨張処理を用いたアナログ動体検出 VLSI

[7] Kiyoto Ito and Tadashi Shibata, "Mixed-Signalシステム」, 電子情報通信学会技術研究報告（信Focal-Plane Image Processor Employing学技報）, Vol.107, No. 287, 論文番号 SIP2007-114,

Time-domain Computation Architecture,"

ICD2007-103, IE2007-73, pp. 23-28, 2007 年 10 月 .

in Proceedings of the 2007 International[3] 馬奕涛 , 柴田直 ,「K-Means 学習プロセッサシステ

Symposium on System-on-Chip（SoC 2007）, pp.

ムのためのマルチチップ・アーキテクチャ」, 電

23-26, Tampere, Finland, Nov. 19-21, 2007.

子情報通信学会技術研究報告（信学技報）, Vol.

[8] Kazuhide Fujita, Kiyoto Ito, and Tadashi

107, No. 287，論文番号 SIP2007-116, ICD2007-105,

Shibata, "A Feature-Based Optical Flow

IE2007-75, pp. 35-40, 2007 年 10 月 .

Processor Architecture Featuring Single-[4] グエンタンリム , 伊藤潔人 , 柴田直 ,「時間領域

Motion-Vector/Cycle Generation," in演算を用いたランクオーダフィルタおよびソーP r o c e e d i n g s o f t h e 2007 I n t e r n a t i o n a l

ティングエンジンのコンパクトかつ低消費電力

Symposium on System-on-Chip（SoC 2007）, pp.

実装」, 電子情報通信学会

31-34, Tampere, Finland, Nov. 19-21, 2007.

学 技 報 ）, Vol. 107, No. 287, 論 文 番 号 SIP2007-[9] Hitoshi Hayakawa and Tadashi Shibata, "Block-

117,ICD2007-106, IE2007-76, pp. 41-46, 2007 年 10

Matching-Based Motion Field Generation

技 術 研 究 報 告（ 信月.

Utilizing Directional Edge Displacement," in[5] 西山未央 , 柴田直 ,「入力データの自己モデル生成

Proceedings of The International Conference onを用いた隠れマルコフモデルの絶対評価スコア

Signal Processing and Communication Systems

リング」, 電子情報通信学会技術研究報告（信学2007 （ICSPCS 2007）, pp. 90-95, Gold Coast,技報）, Vol.107, No. 349, 論文番号 NLP2007-97, pp.

Australia, December 17-19, 2007.

13-17, 2007 年 11 月 .

[10] Sihwan Kim and Tadashi Shibata, "FeatureBased Object Tracking Using Spatial Matchingof Differential Directional-Edge Images," in髙木・竹中研究室
研究論文

4

Proceedings of the International Conference

研究報告

第 章

244

14-15, 2008.

Kametani, and Tadashi Shibata, "A Moving-

Japan, Sep. 18-21, 2007.

4-4

Takada and S. Kreiborg, pp. 143-145, Osaka, Jan.

on Signal Processing and Communication[1] T. Hoshii, S. Sugahara and S. Takagi, “Effect ofSystems（ICSPCS 2007）, pp. 193-197 Gold Coast,

Tensile Strain on Gate Current of strained-Si

Australia, Dec. 17-19, 2007.

n-MOSFETs”, Jpn. J. Appl. Phys., Vol. 46, No. 4B[11] T a d a s h i S h i b a t a , “A B r a i n - M i m i c k i n g（2007）pp. 2122-2126

Computer for Human-Like Perception,” in The[2] T. Uehara, H. Matsubara, S. Sugahara andProceedings of The Mouth and Face ForumS. Takagi,”Ultrathin Ge-On-Insulator Metal

2008, “In silico Dentistry ‒the evolution of

Source/Drain p-Channel MOSFE

computational oral health science,” Eds. K.

Fabricated By Low Temperature Molecular

08VDEC年報04章.indd 244

Ts08.8.6 10:00:31 AM

Beam Epitaxy”, Jpn. J. Appl. Phys., Vol. 46, No.

Design of High-Speed Source-Heterojunction-

4B（2007）pp. 2117-2121

MOS-Transistors （SHOT）: Optimization of[3] T. Tezuka, S. Nakaharai, Y. Moriyama, N.

Source Band-Offset and Graded-Heterojunction”,

Hirashita, N. Sugiyama, A. Tanabe, K. Usuda

IEEE Trans. Electron Devices, vol. 54, No. 10,

and S. Takagi, “Hole-Mobility Enhancement in

October（2007）pp. 2598-2605

Ge-Rich Strained SiGe-on-Insulator pMOSFETs[11] T．I s h i h a r a , J . K o g a , S . T a k a g i a n d K .

at High Temperatures”, IEEE Trans. Electron

Matsuzawa, “Modeling of Screening EffectDevice, Vol. 54, Issue 5（2007）pp. 1249 ‒ 1252

on Remote Coulomb Scattering due to Gate

[4] M. Takenaka, and Y. Nakano, " InP photonic

Impurities by Non-uniform Free Carriers inwire waveguide using InAlAs oxide cladding

Poly-Si Gate”, J. Appl. Phys. 102, 073702（2007）

layer," Optics Express Letters, vol. 15, no. 13, pp.

[12] K. Uchida, J. Koga and S. Takagi, “Phonon-

8422-8427, 2007.

limited electron mobility in ultrathin-body[5] T. Tezuka, N. Hirashita, Y. Moriyama, S.

silicon-on-insulator metal-oxide-semiconductor

Nakaharai, N. Sugiyama and S. Takagi, “Strain

field-effect transistors”, J. Appl. Phys. 102,

analysis in ultra-thin SiGe-on-insulator layers

074510, 11 October（2007）

formed from strained Si-on-Insulator substrates[13] S. Takagi, T. Irisawa, T. Tezuka, T. Numata,by Ge condensation process”, Appl. Phys. Lett.

S. Nakaharai, N. Hirashita, Y. Moriyama, K.

90, 181918（30 April 2007）（2007）

Usuda, E. Toyoda, S. Dissanayake, M. Shichijo,[6] A. Al Amin, K. Shimizu, M. Takenaka, T.

R. Nakane, S. Sugahara, M. Takenaka and N.

Tanemura, R. Inohara, K. Nishimura, Y.

Sugiyama, “Carrier-transport-enhanced channel

Horiuchi, M. Usami, Y. Takita, Y. Kai, Y. Aoki,

CMOS for improved power consumption and

H. Onaka, Y. Miyazaki, T. Miyahara, T. Hatta,

performance”, IEEE Trans. Electron Devices,

K. Motoshima, T. Kagimoto, T. Kurobe, A.

Vol. 55, No. 1, pp. 21-39. Jan.（2008）

Kasukawa, H. Arimoto, S. Tsuji, H. Uetsuka[14] A. Al Amin, M. Takenaka, T. Tanemura, K.

and Y. Nakano, "Demonstration of 40/10Gbps

Shimizu, R. Inohara, K. Nishimura, M. Usami,

Bit-rate Transparent Optical Burst Switching

Y. Takita, Y. Kai, H. Onaka, H. Uetsuka and Y.

Router," IEEE Photonics Technology Letters,

Nakano, "Demonstration of Deflection Routing

vol. 19, no. 10, pp. 726-728, 2007.

with Layer 2 Evaluation at 40Gb/s in a 3-Node[7] S. Takagi, T. Maeda, N. Taoka, M. Nishizawa, Y.

Optical Burst Switching Testbed," IEEE

Morita, K. Ikeda, Y. Yamashita, M. Nishikawa,

Photonics Technology Letters, vol. 20（2008）

H. Kumagai, R. Nakane, S. Sugahara and178

N. Sugiyama, “Gate Dielectric Formation[15] T. Irisawa, T. Numata, T. Tezuka, K. Usuda, N.

and MIS Interface Characterization on Ge”,

Sugiyama and Shin-ichi Takagi, “Device Design

Microelectronic Engineering, vol. 84, Issue 9-10

and Electron Transport Properties of Uniaxially（2007）pp. 2314‒2319

Strained SOI Tri-Gate nMOSFETs”, IEEE

[8] M. Shichijo, R. Nakane, S. Sugahara and S.
Takagi, “Fabrication of III-V-O-I （III-V on

Trans. Electron Devices, Vol. 55, No. 2, pp. 649 ‒
654. Feb.（2008）

Insulator）structures on Si using micro-channel[16] N . T a o k a , M . H a r a d a , Y . Y a m a s h i t a , T .

epitaxy with a two-step growth technique”, Jpn.

Yamamoto, N. Sugiyama and S. Takagi,

J. Appl. Phys., Vol. 46, No. 9A（2007）pp. 5930‒“Effects of Si Passivation on Ge Metal-Insulator-

4

5934

Semiconductor Interface Properties and

研究報告

Takagi, “Determination of deformation potential
constant of the conduction band in Si fromelectron heating experiments on Si metal-oxidesemiconductor field-effect transistors”, Appl.

Inversion-layer Hole Mobility”, Appl. Phys. Lett.,
92（2008）113511

245

第 章

[9] K. H. Park, T. Unuma, K. Hirakawa, and S.

国際会議論文[17] N. Sugiyama, T. Numata, N. Hirashita, T.

Phys. Lett. 91, 132118（2007）September 24

Irisawa and S. Takagi, “Reduction of off-leak[10] T. Mizuno, T. Irisawa and S. Takagi, “Device

current in strained Si MOSFETs by using

08VDEC年報04章.indd 245

4-4

08.8.6 10:00:31 AM

low dislocation density SGOI substrates”, 5thInternational Conference on SiGe（C）Epitaxy[24] S. Takagi, T. Irisawa, T. Tezuka, T. Numata,and Heterostructures, Marseille 5/20-24/2007, p.

N. Hirashita, K. Usuda and N. Sugiyama,147-148“Advanced CMOS technologies using high[18] N. Hirashita, S. Nakaharai, Y. Moriyama, K.

mobility channels based on column-IV materials

Usuda, T. Tezuka, N. Sugiyama and S. Takagi,（invited）”, 5th International Conference on SiGe

“A Study on Planar Defect Formation in（C）Epitaxy and Heterostructures, MarseilleGe-rich SiGe-on-Insulator Substrates during

5/20-24/2007, p. 137-139

Ge Condensation Process”, 5th International[25] T. Irisawa, T. Numata, E. Toyoda, N. Hirashita,

C o n f e r e n c e o n S i G e（C） E p i t a x y a n d

T. Tezuka, N. Sugiyama and S. Takagi,

Heterostructures, Marseille 5/20-24/2007, p.

“Physical Understanding of Strain Effects on

421-422

Gate Oxide Reliability of MOSFETs”, VLSI[19] T. Tezuka, N. Hirashita, Y. Moriyama, S.

[26] O. Weber and S. Takagi, “New Findings on“Fabrication of strained SiGe-on-insulator

Coulomb Scattering Mobility in Strained-Si

layers by Ge-condensation technique on

nFETs and its Physical Understanding”, VLSI

a s t r a i n e d S i - o n - i n s u l a t o r p l a t f o r m”, 5t h

Symp.（2007）p. 130-131

International Conference on SiGe（C）Epitaxy[27] S. Takagi, “Mobility-Enhanced MOS Device

and Heterostructures, Marseille 5/20-24/2007,

Technologies in Nano-CMOS era （plenary

429-430talk）”, Device Research Conference（DRC）,

Moriyama, S. Nakaharai, T. Tezuka, N.

20-22/6/2007, University of Notre Dame, South
Bend, IN, USA, p. 5-8

Sugiyama, and S. Takagi, “Ge Wire MOSFETs[28] S. Takagi, T. Maeda, N. Taoka, M. Nishizawa, Y.

Fabricated by Three-Dimensional Ge

Morita, K. Ikeda, Y. Yamashita, M. Nishikawa,

Condensation Technique”, 5th International

H. Kumagai, R. Nakane, S. Sugahara and N.

C o n f e r e n c e o n S i G e（C） E p i t a x y a n dSugiyama, “Gate Dielectric Formation and MIS

Heterostructures, Marseille 5/20-24/2007, p.

Interface Characterization on Ge（invited）
”,

46-47

15th Insulating Films on Semiconductors[21] Y. Moriyama, N. Hirashita, N. Sugiyama and
S. Takagi, “Characterization of anisotropic（INFOS2007）, June 20-23/2007, Athene, Greece,
pp. 2314‒2319

relaxation rate of SGOI（110）substrates”, 5th[29] S. Dissanayake, S. Sugahara, M. Takenaka andInternational Conference on SiGe（C）Epitaxy

S. Takagi, “Fabrication of（110）GOI Layers by

and Heterostructures, Marseille 5/20-24/2007, p.

Ge Condensation of SiGe/（110）SOI Structure277-278

a n d A p p l i c a t i o n t o p M O S F E T D e v i c e s”,[22] K. Usuda, T. Irisawa, T. Tezuka, Y. Moriyama,presented in Second International Conference

N. Hirashita and S. Takagi, “Characterization of

on Industrial and Information Systems（ICIIS

strain relaxation after mesa isolation with sub-2007）, Faculty of Engineering, University ofµm size for global strained substrates using

Peradeniya, Sri Lanka, 8-11/08/2007[30] M. Takenaka, K. Takeda, Y. Kanema, M.

C o n f e r e n c e o n S i G e（C） E p i t a x y a n d

Raburn, T. Miyahara, H. Uetsuka, and Y.

Heterostructures, Marseille 5/20-24/2007, p.

Nakano, "MMI-BLD optical flip-flop for all-optical

20-21

packet switching," Photonics in Switching（PSʼ章

Raman and NBD methods”, 5th International

4

研究報告

第

246

Symp.（2007）,p. 36-37

Nakaharai, N. Sugiyama and S. Takagi,[20] T . I r i s a w a , T . N u m a t a , N . H i r a s h i t a , Y .

4-4

57-58

[23] S. Dissanayake, H. Kumagai, T. Uehara, Y.

07）,San Francisco, August 2007.

Shuto, S. Sugahara and S. Takagi, （“ 110）[31] S. Takagi, “Channel Engineering on Si-based

Ultra-thin GOI p-MOSFETs Fabricated by

CMOS Devices（invited）”, 7th International

Ge Condensation Method”, 5th International

Workshop on Future Information Processing

C o n f e r e n c e o n S i G e（C） E p i t a x y a n dTechnologies（IWFIPT）, September 4-7, 2007,

Heterostructures, Marseille 5/20-24/2007, p.

Dresden, Germany

08VDEC年報04章.indd 246

08.8.6 10:00:31 AM

[32] A. Al Amin, M. Takenaka, T. Tanemura, K.

[41] S. Takagi, T. Maeda, N. Taoka, M. Nishizawa,

Shimizu, R. Inohara, K. Nishimura, M. Usami,

Y. Morita, K. Ikeda, Y. Yamashita, M. Harada,

Y. Takita, Y. Kai, H. Onaka, H. Uetsuka, and Y.

T. Yamamoto, N. Sugiyama, M. Nishikawa,

Nakano, “Experimental validation of deflection

H. Kumagai, H. Matsubara, R. Nakane, M.

routing in a 3-node optical burst core network

Takenaka and S. Sugahara, “Understanding

with 40Gb/s edge nodes,” European Conference

and Control of Ge MIS Interface Properties

on Optical Communication（ECOCʼ 07）, Mo1.6.2,（invited）”, 4th International Symposium on

Berlin, September 2007.

Advanced Gate Stack Technology, Dallas, USA,[33] K. Ikeda, N. Taoka, Y. Yamashita, M. Harada,

2007/9/25-28

K. Suzuki, T. Yamamoto, N. Sugiyama and[42] S. Takagi, T. Irisawa, T. Tezuka, T. Numata, N.

S. Takagi, “High mobility Ge channel metal

Hirashita, K. Usuda and N. Sugiyama, “Mobility-source/drain pMOSFETs with nickel fully

Enhanced Device Technologies Using SiGe/

silicided gate”, Ext. Abs. SSDM, p. 30-31（2007）

Ge MOS Channels（invited）”, ULSI Process[34] T. Maeda, Y. Morita and S. Takagi, “Fabrication

Integration Symposium, 212th Electrochemicalof HfOxNy/Ge structures by oxidizing HfNx on

Society, 10/7-12/2007, Washington, DC. （S.

Ge”, Ext. Abs. SSDM, p. 24-25（2007）

Takagi, T. Irisawa, T. Tezuka, S. Nakaharai, T.

[35] T . Y a m a m o t o , M . H a r a d a , N . T a o k a , Y .

Numata, N. Hirashita, Y. Moriyama, K. Usuda,

Yamashita, N. Sugiyama and S. Takagi, “Impact

S. Dissanayake, M. Tekenaka, S. Sugaharaof Gradual Source/Drain Impurity Profiles on

and N. Sugiyama, “Mobility-Enhanced Device

Performance of Germanium Channel Double-

Technologies Using SiGe/Ge MOS Channels”,

Gated pMISFETs”, Ext. Abs. SSDM, p. 892-893

ECS Trans. Vol. 11, No. 6 （2007）pp. 61-74）（2007）[43] S. Takagi, T. Uehara, S. Tanabe, H. Matsubara,[36] T . M i z u n o , T . I r i s a w a , N . H i r a s h i t a , Y .

R. Nakane, M. Takenaka and S. Sugahara,Moriyama, T. Tezuka, N. Sugiyama and S.

“Effects of Atomic Hydrogen Annealing on

Takagi, “Physical Mechanism for Hole Mobility

Reduction of Leakage Current in Ultrathin

Enhancement in（110）-Surface Strained-Si/SiGe

Si/Ge/Si-On-Insulator Metal Source/Drain

Structures with Anisotropic/Biaxial Strain”,

p-Channel MOSFETs”, 34th International

Ext. Abs. SSDM, p. 728-729（2007）

Symposium on Compound Semiconductors[37] N. Taoka, Y. Yamashita, M. Harada, K. Ikeda,
T. Yamamoto, N. Sugiyama and S. Takagi,, October 15-18, 2007 Kyoto, Japan, p.
（ISCS2007）
132（2007）“Experimental Evidence of Coexistence of[44] T. Hoshii, M. Deura, M. Sugiyama, R. Nakane,

Interface Traps Interacting with Majority and

S. Sugahara, M. Takenaka, Y. Nakano, andMinority Carriers in Ge MIS Structures”, Ext.

S. Takagi, “Control of Lateral and Vertical

Abs. SSDM, p. 22-23（2007）

Selective Area Growth of InGaAs on（111）[38] H. Tsuchiya and S. Takagi, Influence of Elastic

Si Substrates using MOVPE for III-V FETand Inelastic Scatterings on Ballistic Trasnport

Applications”, 34th International Symposiumin MOSFETs”, Ext. Abs. SSDM, p. 44-45（2007）

on Compound Semiconductors （ISCS2007）,[39] H. Matsubara, H. Kumagai, S. Sugahara and M.

October 15-18, 2007 Kyoto, Japan, p. 164（2007）

Takenaka and S. Takagi, “Evaluation of SiO2/[45] N. Sugiyama, T.Numata, T.Irisawa, N.Hirashita

GeO2/Ge MIS Interface Properties by Low

and S. Takagi, “Influence of SGOI crystal

4

Temperature Conductance Method”, Ext. Abs.

quality on device characteristics in strained Si

SSDM, p. 18-19（2007）

MOSFETs（invited）”, 3rd Int'l Workshop on

研究報告

S. Sugahara, M.Takenaka, Y. Nakano and S.

Nov. 8-9, 2007, Tohoku University, Sendai,

Takagi, “Formation of InGaAs-On-Insulator

Japan, p. 11-12（2007）

08VDEC年報04章.indd 247

Structures by Epitaxial Lateral Over Growth[46] S . T a k a g i , “ H i g h P e r f o r m a n c e C M O Sfrom （111） Si”, Ext. Abs. SSDM, p. 132-133

Device Technologies using New Channel（2007）

Materials（invited）”, International Workshop

章

New Group IV Semiconductor Nanoelectronics,

247

第[40] T. Hoshii, M. Deura, M. Shichijo, M. Sugiyama,

4-4

08.8.6 10:00:32 AM

on Advanced Silicon-based Nano-devices,

Next Generation ULSI Process Integrations-

2007/11/9, Tokyo, p. 92-113（2007）（ISCSI-V）, Tokyo Metropolitan University,[47] N. Sugiyama, T. Numata, N. Hirashita, T.
Irisawa and S. Takagi, “Fluctuation of threshold[53] K. Usuda, T. Irisawa, T. Tezuka1 Y. Moriyama,

voltage in strained Si MOSFETs induced by

N. Hirashita, and S. Takagi, “Characterization

strain variation in strained-Si channels on SGOIof local strain relaxation after mesa isolation

substrates”, submitted to the 5th International

for global strained-substrates using NBD and

Symposium on Control of Semiconductor

FFTM methods”, 2007 Materials ResearchInterfaces -for Next Generation ULSI Process

Society（MRS）Fall Meeting, Symposium C:

Integrations-（ISCSI-V）, Tokyo Metropolitan

Quantitative Electron Microscopy for Materials

University, November12-14, p. 231-232（2007）

Science[48] M. Takenaka, K. Takeda, Y. Kanema, M.

[54] O. Weber, T. Irisawa, T. Numata, M. Harada,

Raburn, T. Miyahara, H. Uetsuka, and Y.

N. Taoka, Y. Yamashita, T. Yamamoto, N.

Nakano, "MMI bistable laser diode optical flip-

Sugiyama, M. Takenaka and S. Takagi,

flops for all-optical packet switching networks,"“E x a m i n a t i o n o f A d d i t i v e M o b i l i t yLasers and Electro-Optics Society（LEOSʼ 07）,

Enhancements for Uniaxial Stress Combined

Florida, October 2007.

with Biaxially Strained Si, Biaxially Strained[49] T. Tanemura, M. Takenaka, A. Abdullah,
K. Takeda, T. Shioda, M. Sugiyama, and Y.

第248

SiGe and Ge Channel MOSFETs”, Tech. Dig.
IEDM, p. 719-722（2007）

Nakano, "Design and fabrication of integrated[55] T. Tezuka, E. Toyoda, S. Nakaharai, T.Irisawa,

1 × 5 optical phased array switch on InP,"

N. Hirashita, Y. Moriyama, N. Sugiyama, N.

Lasers and Electro-Optics Society（LEOSʼ 07）,

Taoka, Y. Yamashita, O. Kiso, M. Harada, T.

Florida, October 2007.

Yamamoto and S. Takagi, “Observation of[50] N . T a o k a , M . H a r a d a , Y . Y a m a s h i t a , T .

mobility enhancement in strained Si and SiGe

Yamamoto, N. Sugiyama and S. Takagi,

MOSFETs with multi-nanowire channels“C h a r a c t e r i z a t i o n o f G e M I S I n t e r f a c e strimmed by hydrogen thermal etching”, Tech.

passivated with Si by conductance method”,

Dig. IEDM, p. 887-890（2007）

submitted to the 5th International Symposium[56] T. Yamamoto, Y. Yamashita, M. Harada,on Control of Semiconductor Interfaces -forN. Taoka, K. Ikeda, K. Suzuki, O. Kiso, N.

Next Generation ULSI Process Integrations-Sugiyama and S. Takagi, “High Performance 60（ISCSI-V）, Tokyo Metropolitan University,

nm Gate Length Germanium p-MOSFETs with

November12-14, p. 69-70（2007）

Ni Germanide Metal Source/Drain”, Tech. Dig.

[51] S. Dissanayake, S. Tanabe, S. Sugahara, M.

4-4

November12-14, p. 65-66（2007）

IEDM, p. 1041-1043（2007）

Takenaka and Shinichi Takagi, “Effect of[57] S. Takagi, T. Irisawa, T. Tezuka, S. Nakaharai,A n n e a l i n g o n （100） a n d （110） O r i e n t e d

K. Usuda, N. Hirashita, M. Takenaka andpseudo-GOI pMOSFETs Fabricated by Ge

N. Sugiyama, “Carrier-Transport-Enhanced

Condensation Method”, submitted to the

CMOS using New Channel Materials and5th International Symposium on Control ofStructures（invited）”, presented in International

Semiconductor Interfaces -for Next Generation

Semiconductor Device Research Symposium

ULSI Process Integrations-（ISCSI-V）, Tokyo

研究報告

章

4

Metropolitan University, November12-14, p.
233-234（2007）（ISDRS）Dec. 12-14（2007）[58] M . H a r a d a , N . T a o k a , T . Y a m a m o t o , Y .
Yamashita, O. Kiso, N. Sugiyama and S. Takagi,[52] S . T a k a g i , H . M a t s u b a r a , M . N i s h i k a w a ,“Effects of Gate Current Stress on Electrical

T. Sasada, R. Nakane, S. Sugahara and M.

Characteristics of Ge Channel pMOSFETs with

Takenaka, “Superior MOS Interface Properties

Si Passivation”, 9th Conference on ULtimateof GeO2/Ge Structures Fabricated by Ozone

Integration on Silicon（ULIS2008）, March 12-14,

Oxidation”, the 5th International Symposium2008 - Udine, Italyon Control of Semiconductor Interfaces -for

08VDEC年報04章.indd 248[59] A. Al Amin, M. Takenaka, M. Usami, H. Onaka,

08.8.6 10:00:32 AM

T. Hatta, A. Kasukawa, S. Tsuji, Y. Kondo,

菅原聡，高木信一，中野義昭，「Si 上 III/V 族化

Y. Urino, H. Uetsuka and Y. Nakano, "Bit

合物半導体の選択 MOVPE における初期核発生

rate transparentoptical burst switching and過程の観察と制御」，第 68 回応用物理学会学術講

contention resolving wavelength conversion,"

演会，北海道工業大学，2007 年 9 月 .

Optical Fiber Communication Conference（OFCʼ
08）, San Diego, March 2008（Invited）.

[68] 種 村 拓 夫， 竹 中 充， ア ブ ド ゥ ラ ー・ ア ル ア ミン，武田浩司，塩田倫也，杉山正和，中野義昭，「InGaAsP/InP フェーズアレイ型 1 × 5 光スイッ

著書

チの試作」
，第 68 回応用物理学会学術講演会，北[60] 高木信一 , 表面物性工学ハンドブック第 2 版（第23 章 半導体素子プロセス 23.8 デバイスプロセスの将来）丸善 , 2007

海道工業大学，2007 年 9 月 .
[69] 入沢寿史，沼田敏典，平下紀夫，守山佳彦，中払周，
手塚勉，杉山直治，高木信一 ,「立体酸化濃縮法[61] S. Takagi, “Strained-Si CMOS Technology”,

を用いて作製した Ge 細線 MOSFET」，第 68 回応“Advanced Gate Stacks for High-Mobility

用物理学会学術講演会，北海道工業大学，2007

Semiconductors” chapter 1, p. 1-19,（Editors:

年9月.

Athanasios Dimoulas, Evgeni Gusev, Paul. C.

[70] 入沢寿史，沼田敏典，豊田英二，平下紀夫，手塚勉，McIntyre and Marc Heyns）, Springer Series in

杉山直治，高木信一 ,「酸化膜信頼性に与えるチャ

Advanced Microelectronics 27, 2007, Springer

ネルひずみの効果（1）-TDDB への影響 -」，第（ISBN-10 3-540-71490-1）

68 回応用物理学会学術講演会，北海道工業大学，

シンポジウム・研究会・大会等発表

2007 年 9 月 .
[71] 入沢寿史，沼田敏典，豊田英二，平下紀夫，手塚勉，[62] 高木信一 , “非シリコン半導体とシリコンテク

杉山直治，高木信一 , “酸化膜信頼性に与えるチャノロジー 〜 Ge/III-V 族半導体チャネル高性能

ネルひずみの効果（2）─ NBTI への影響─」，第CMOS 技術 〜 “, 2007 年国際固体素子・材料コン

68 回応用物理学会学術講演会，北海道工業大学，

ファレンス（SSDM）ショートコース「Emerging

2007 年 9 月 .

Silicon Technology」, 2007 年 9 月 18 日，つくば国際会議場 , p. 55-82[63] Sanjeewa Dissanayake, Hiroshi Kumagai,[72] 臼田宏治 , 入沢寿史 , 手塚勉 , 守山佳彦 , 平下紀夫 ,高木信一 ,「NBD 法によるひずみ層メサ端部におけるひずみ緩和の評価」，第 68 回応用物理学会学

Yusuke Shuto, Satoshi Sugahara and Shinichi

術講演会，北海道工業大学，2007 年 9 月 .

Takagi, （“ 110） s u r f a c e U l t r a - t h i n G O I[73] 平下紀夫 , 守山佳彦 , 中払周 , 手塚勉 , 杉山直治 ,p-MOSFETs Fabricated by Ge Condensation

高木信一 ,「酸化濃縮過程での高 Ge 濃度 SGOI 基

Method,” 第 68 回応用物理学会学術講演会，北海板の塑性変形道工業大学，2007 年 9 月 .

学会学術講演会，北海道工業大学，2007 年 9 月 .

1. すべり変形」，第 68 回応用物理[64] Sanjeewa Dissanayake, Yusuke Shuto, Satoshi[74] 平下紀夫 , 守山佳彦 , 中払周 , 手塚 勉 , 杉山直治 ,Sugahara, Mitsuru Takenaka and Shinichi

高木信一 ,「酸化濃縮過程での高 Ge 濃度 SGOI 基

Takagi, “Effect s of annealing on（110）GOI

板の塑性変形 2. 面欠陥形成機構」，第 68 回応用

layers fabricated by Ge condensation method,”

物理学会学術講演会，
北海道工業大学，2007年9月.

第 68 回応用物理学会学術講演会，北海道工業大[75] 池田圭司，田岡紀之，山下良美，原田真臣，鈴木邦広，山本豊二，杉山直治，高木信一 ,「NiSi249

FUSI ゲートを用いたメタル S/D Ge チャネル

MIS 界面における界面準位密度のエネルギー依

pMOSFET の高移動度実証」，第 68 回応用物理学

4

存性に与える界面形成方法の影響」，第 68 回応用会学術講演会，北海道工業大学，2007 年 9 月 .

物理学会学術講演会，
北海道工業大学，
2007年9月.

[76] 水野智久，入沢寿史，守山佳彦，平下紀夫，手塚勉，[66] 星井拓也，出浦桃子，杉山正和，中根了昌，菅原聡，

高木信一 ,「（110）面非等方ひずみ

竹中充，中野義昭，高木信一，「微小孔を介した

Si/SiGe 層の正孔移動度向上機構」，第 68 回応用

Si 基板上 InGaAs 成長におけるモフォロジー向物理学会学術講演会，
北海道工業大学，2007年9月.

上」，第 68 回応用物理学会学術講演会，北海道工[77] 田岡紀之 , 山下良美 , 原田真臣 , 池田圭司 , 山本豊

業大学，2007 年 9 月 .
[67] 出浦桃子，杉山正和，星井拓也，中根了昌，竹中充，

08VDEC年報04章.indd 249

杉山直治 ,

章[65] 松原寛，笹田崇，竹中充，高木信一，「GeO2/Ge

研究報告

第

学，2007 年 9 月 .

4-4

二 , 杉山直治 , 高木信一 ,「多数および少数キャリ
アに応答する Ge MIS 界面準位の共存の実験的検08.8.6 10:00:32 AM

証」，第 68 回応用物理学会学術講演会，北海道工業大学，2007 年 9 月 .

[88] 松原寛，笹田崇，竹中充，高木信一，「熱酸化に[78] 杉山直治，沼田敏典，平下紀夫，入沢寿史，高より作製された GeO2/GeMIS 構造における界面

木信一 ,「ひずみ Si − MOSFET における閾値電

準位密度の酸化温度依存性」，第 55 回応用物理学

圧のばらつき特性解析」，第 68 回応用物理学会学

関係連合講演会，日本大学理工学部，2008 年 3 月 .

術講演会，北海道工業大学，2007 年 9 月 .
[79] 山本豊二，原田真臣 , 山下良美 ,根了昌，竹中充，菅原聡，高木信一，「メタルソー

直治 , 高木信一 ,「ゲート／チャネル間容量特性にス・ドレイン n チャネル GOI MOSFET のチャネ

対する生成再結合リーク電流の影響」，第 68 回応

ル電子移動度測定」，第 55 回応用物理学関係連合

年9月.

講演会，日本大学理工学部，2008 年 3 月 .
[90] 星井拓也，出浦桃子，杉山正和，中根了昌，菅原聡，[80] 原田真臣，山本豊二，山下良美，田岡紀之，木竹中充，中野義昭，高木信一，「Si（111）基板上

曽修，池田圭司，杉山直治，高木信一 ,「リークへの InAs ピラーの形成」，第 55 回応用物理学関電流を考慮した Ge pMISFET の移動度抽出」，第係連合講演会，日本大学理工学部，2008 年 3 月 .

68 回応用物理学会学術講演会，北海道工業大学，
2007 年 9 月 .
[81] 高木信一 , 竹中充 ,[91] 中川翔太，横山正史 , 市川磨 , 秦雅彦 , 田中雅明 , 竹中充，高木信一，「InAlAs 選択酸化による

杉山正和 , “異種半導体材料

III-V MOS 界面構造の形成」，第 55 回応用物理学とシリコンの融合で拓く先端デバイス ~ Si 上の関係連合講演会，日本大学理工学部，2008 年 3 月 .

Ge/III-V チャネル CMOS を核とした Everything[92] 中北 要佑，中根 了昌，竹中 充，高木 信一，「Ge

On a Chip の夢 “,「先端知機能材料デバイスラボ・

酸化膜 MOS 界面を用いた Ge p-MOSFET の作

フォーラム 2007」, 2007.11.16, 武田ホール

製」，第 55 回応用物理学関係連合講演会，日本大[82] 高木信一 , “高移動度チャネル MOS トランジスタ
技術の現状と将来（プレナリートーク）“,「ゲートスタック研究会

学理工学部，2008 年 3 月 .
[93] 田辺聡，中北要佑，原田智之，S.Dissanayake，―材料・プロセス・評価の中 根 了 昌， 竹 中 充， 菅 原 聡， 高 木 信 一，「GOI

物理―」（第 13 回研究会）, 2008 年 1 月 14 〜 15 日 ,pMOSFET の 正 孔 反 転 層 に お け る 移 動 度 の 評

東レ総合研修センター , p. 7-12

価」，第 55 回応用物理学関係連合講演会，日本大[83] 杉山直治，手塚勉，入沢寿史，平下紀夫，守山佳彦，

学理工学部，2008 年 3 月 .

臼田宏治，高木信一 , “グローバルひずみ基板を[94] 杉山正和，出浦桃子，星井拓也，山本剛久，幾用いたひずみチャネル MOSFET の現状と課題”,

原雄一，田尻寛男，坂田修身，木村滋，中根了

薄膜第131委員会・154合同研究会（第62回研究会）

昌，竹中 充，菅原聡，高木信一，中野義昭，「微『極微細トランジスター薄膜・界面技術』, 2 月 27

小領域選択 MOVPE により作製した Si（111）面日（水）上 InGaAs の構造解析」，第 55 回応用物理学関係[84] 山本豊二，山下良美，原田正臣，池田圭司，鈴第250[89] 森井清仁，Sanjeewa Dissanayake，田辺聡，中田岡紀之 , 杉山

用物理学会学術講演会，北海道工業大学，2007

4-4

学理工学部，2008 年 3 月 .

連合講演会，日本大学理工学部，2008 年 3 月 .

木邦広，杉山直治，田岡紀之，木曽修，高木信[95] 出浦桃子，星井拓也，杉山正和，中根了昌，竹一 , “Ge チャネル MOS トランジスタの課題とサ

中充，菅原聡，高木信一，中野義昭，「微小領域ブ 100nm PMOS 動作実証”, 電気学会・電子デバ

選択 MOVPE における Si 上 InGaAs の横方向成イス研究会 , テーマ「超高速デバイス・回路技術」,

長に対する Ga 組成の影響」，第 55 回応用物理学

2007/3/6-7, NTT 水上保養所「紫明荘」

関係連合講演会，日本大学理工学部，2008 年 3 月 .

[85] 竹中充，杉山正和，中野義昭，高木信一，「高性[96] 杉山直治，沼田敏典，平下紀夫，入沢寿史，高能 Ge nMOSFET に向けた MOVPE による砒素気木信一，「ひずみ Si − MOSFET における閾値電

研究報告

章

4

相ドーピング」，第 55 回応用物理学関係連合講演

圧ばらつきの素子サイズ依存性」，第 55 回応用物会，日本大学理工学部，2008 年 3 月 .

理学関係連合講演会，日本大学理工学部，2008[86] 灰本隆志，竹中充，高木信一，「SiO2 蒸着膜を用いた InP MIS 界面特性」，第 55 回応用物理学関係

年3月.
[97] 手塚勉 , 豊田英二 , 入沢寿史 , 中払周 , 村山健 , 平

連合講演会，日本大学理工学部，2008 年 3 月 .

下紀夫 , 守山佳彦 , 杉山直治 , 田岡紀之 , 山下良美 ,[87] 笹田崇，松原寛 ,，竹中充，高木信一，「GeO2/Ge

木曽修 , 原田真臣 , 山本豊二 , 高木信一，「高温水

MIS 界面における界面準位密度の面方位依存素エッチングによる SOI および SGOI-Fin 幅揺ら性」，第 55 回応用物理学関係連合講演会，日本大ぎの低減」，第 55 回応用物理学関係連合講演会，

08VDEC年報04章.indd 250

08.8.6 10:00:32 AM日本大学理工学部，2008 年 3 月 .
[98] 田岡紀之 , 原田真臣 , 山下良美 , 山本豊二 , 杉山
直治 , 高木信一，「Si 原子層により終端された Ge

on-chip stacked Marchand balun for millimeterwave applications," IEICE Electronics Express,
vol. 4, no. 2, pp. 48-53, 2007.

MIS界面特性とその反転層正孔移動度への影響」，[4] I.C.H. Lai and M. Fujishima, "Analysis of on-chip

第 55 回応用物理学関係連合講演会，日本大学理asymmetric coaxial waveguide structure

工学部，2008 年 3 月 .

for chip area reduction," Japanese Journal of[99] 鈴木邦広，池田圭司，山下良美，高木信一，「拡張LSS理論に基づくイオン注入分布解析モデル」，
第 55 回応用物理学関係連合講演会，日本大学理
工学部，2008 年 3 月 .
[100] 鈴木邦広，池田圭司，山下良美，高木信一，「擬Applied Physics, vol. 46, no. 4B, pp. 2261-2264,
2007.
[5] Y. Goto and M. Fujishima, "Efficient quantum
computing emulation system with unitary
macro-operations," Japanese Journal of Applied

似結晶 LSS 理論に基づくイオン注入分布解析モ

Physics, vol. 46, no. 4B, pp. 2278-2282, 2007.

デル」，第 55 回応用物理学関係連合講演会，日本[6] I.C.H. Lai and M. Fujishima, "An integrated low-

大学理工学部，2008 年 3 月 .
[101] 山本豊二 , 田岡紀之 , 山下良美 , 原田真臣 , 池田圭

power CMOS up-conversion mixer using new
stacked Marchand baluns," IEICE TRANS.

司 , 鈴木邦広 , 杉山直治 , 高木信一，「NiGe メタル

ELECTRON, vol. E90-C, no. 4, pp. 823-828, 2007

SD を用いた Ge チャネル微細 pMOSFET」，第 55[7] A. Oncu, B.B.M.W. Badalawa, and M. Fujishima,

回応用物理学関係連合講演会，日本大学理工学"22-29 G H z u l t r a - w i d e b a n d C M O S p u l s e

部，2008 年 3 月 .

generator for short-range radar applications,"[102] 平下紀夫, 守山佳彦, 中払 周, 入沢寿史, 杉山直治,
高木信一，「酸化濃縮過程での高 Ge 濃度 SGOI 基
板の塑性変形IEEE Journal of Solid-State Cirsuits, vol. 42, NO.
7,pp. 1464-1471 July 2007

3. 正孔の発生」，第 55 回応用物理[8] K. Ishibashi, I.C.H. Lai, K Takano, and M.

学関係連合講演会，
日本大学理工学部，
2008年3月.

Fujishima, "A scalable model of shielded[103] 山下良美，原田真臣，山本豊二，中払周，池田圭司，

capacitors using mirror image effects," IEICE

平下紀夫，
守山佳彦，
「TaN ゲート及び NiSiGe ソー

Trans. Electron, vol.E90-C no.12 pp. 2237-2244

スドレイン SGOI-MISFET に於けるホール移動度

Dec 2007.

の Ge 組成依存性」，第 55 回応用物理学関係連合
講演会，日本大学理工学部，2008 年 3 月 .

国際会議[104] 原田真臣，田岡紀之，山本豊二，山下良美，木曽修，[1] A. Oncu, B.B.M.W. Badalawa, T. Wang, M.

杉山直治，高木信一，「Ge pMOSFET の電気特Fujishima, "22-29GHz ultra-wideband CMOS

性に与える FN ストレスの影響」，第 55 回応用物

pulse generator for collision avoidance short

理学関係連合講演会，日本大学理工学部，2008

range vehicular radar sensors," The 12th

年3月.

Asia and South Pacific Design Automation[105] 高木信一，「Ge MOSFET の現状と課題」，第 55
回応用物理学関係連合講演会，日本大学理工学
部，2008 年 3 月 .

Conference, pp. 94-95, 2007.
[2] I.C.H. Lai and M. Fujishima, "Pseudo-millimeterwave up-conversion mixer with on-chip balunfor vehicular radar systems," The 12th Asia andSouth Pacific Design Automation Conference,
pp. 106-107, 2007.
frequency CMOS devices," IEEE International

CMOS pulse generator," Electronics Letters, vol.

Conference on Micro-Test Structures（tutorial）

43, no. 2, pp. 100-102, 2007.

（Tokyo）[2] M. Motoyoshi and M. Fujishima, "58.8/39.2 GHz[4] I.C.H. Lai and M. Fujishima, "High-Q slow-wave

dual-modulus CMOS frequency divider withtransmission line for chip area reduction on

9.2x5.2 um core size," Electronics Letters, vol.

advanced CMOS processes," IEEE International

43, no. 2, pp. 98-100, 2007..

Conference on Micro Test Structures, pp.

[3] I.C.H. Lai, C. Inui and M. Fujishima, "CMOS

08VDEC年報04章.indd 251

4

研究報告

[1] B.B.M.W. Badalawa and M. Fujishima, "60 GHz章[3] M. Fujishima, "On-wafer evaluation for high-

251

第

藤島研究室
研究論文

4-4

192-195, 2007

08.8.6 10:00:32 AM

[5] I.C.H. Lai, Y. Kambayashi and M. Fujishima,"50GHz Double-Balanced Up-Conversion Mixer[5] 小林 , 藤島 , “インピーダンスマッチング機能付き

Using CMOS 90nm Process," IEEE International

CMOS オンチップラットレースバラン”, 電子情

Symposium on Circuits and Systems, pp.

報通信学会集積回路研究専門委員会（沖縄）2007

2542-2545, 2007.

年3月[6] K. Ishibashi, M. Motoyoshi, N, kobayashi and M.

[6] 藤島，“ミリ波 CMOS”, 電子情報通信学会 2007 総

Fujishima, "76GHz CMOS Voltage-Controlled

合大会講演論文集 , C-12, pp. SS-14-15 2007 年 3 月

Oscillator with 7 ％ Frequency Tuning Range,"[7] I.C.H. Lai and M. Fujishima, “CMOS variable2007 Symposium on VLSI Circuits, pp. 176-177,

gain amplifier using gain-boosting resonator,”

2007.

P r o c e e d i n g s o f t h e 2007 I E I C E G e n e r a l[7] Y. Goto, and M. Fujishima, "Through-Only[8] 本 良 , 藤 島 , “58.8/39.2GHz デ ュ ア ル モ ー ド2007 International Conference on Solid StateCMOS 周波数分周器”, 2007 年電子情報通信学会

Devices and Materials, pp. 490-491, 2007.

総合大会（名古屋）2007 年 3 月
藤島 , “60GHz CMOS Pulse

Generator”, 2007年電子情報通信学会総合大会（名Subharmonic Pulse-Injection Locking," 2007

古屋）2007 年 3 月

336-338, 2007
[9] M. Fujishima, "New Architecture for CMOS

[10] 乾 , 藤島 , “伝送線路の曲げ部分における実効長の短縮”, 第 12 回シリコンアナログ RF 研究会（群馬）2007 年 6 月

Millimeter-Wave Transceiver," 2007 IEEE

[11] 神林 , 藤島 , “高周波ミキサ回路における寄生発International Workshop on Radio-Frequency

振”, 第 12 回シリコンアナログ RF 研究会（群馬）Integration Technology, 2007.

2007 年 6 月[10] C. Inui, I.C.H. Lai, and M. Fujishima, "60GHz[12] 神林 , 藤島 , “ミリ波ダウンコンバージョンミキサCMOS Current-Reuse Cascade Amplifier," 2007の電流ブリーディング”, 第 13 回シリコンアナロ

Asia-Pacific Microwave Conference, pp. 793-796,

グ RF 研究会（札幌）2007 年 9 月

2007.
[11] Y. Goto, N. Kobayashi and M. Fujishima,"On-Chip Rat-Race Balun with Stubs for[13] 夏苅 , 藤島 , “ショートダミーパターンの寄生抵抗による評価誤差”, 第 13 回シリコンアナログ RF 研究会（札幌）2007 年 9 月

Matching Arbitrary Terminal Impedances,"[14] 本良 , 藤島 , “トレンチ加工による VCO 位相雑音

2007 Asia-Pacific Microwave Conference, pp.

の改善”, 第 11 回システム LSI ワークショップ（北1847-1850, 2007.

九州）2007 年 11 月

国内学会，研究会等[1] 本良 , 藤島 , “インピーダンスバランス法を用いた

第章

4[9] Badalawa,"4.8GHz CMOS Frequency Multiplier withIEEE Asian Solid-State Circuits Conference, pp.

252

Conference, C-2, p. 53 2007/3

De-embedding for On-Chip Symmetric Devices,"[8] K. Takano, M. Motoyoshi and M. Fujishima,

4-4

7-12（2007/3/7）

オンチップインダクタの評価”, 電子情報通信学会[15] 乾 , 藤島 , “低消費電力技術を用いた 60GHzCMOS増幅器”, 第 11 回システム LSI ワークショップ（北九州）2007 年 11 月
[16] 神林 , 藤島 , “オンチップバランを用いた 50GHz 帯

集積回路研究専門委員会（東京）2007 年 1 月

ダブルバランスアップコンバージョンミキサ”, 第[2] 神林，Lai, 藤島 , “20-26GHz 低消費電力 CMOS アッ

11 回システム LSI ワークショップ（北九州）2007

プコンバージョンミキサ”, 電子情報通信学会集積回路研究専門委員会（東京）2007 年 1 月

研究報告[3] M . F u j i s h i m a , I . C . H . L a i a n d A . O n c u ,年 11 月[17] 後藤 , 藤島 , “微小インダクタの精密評価を可能にする Through-only De-embed”, 第 11 回システム“Millimeter-wave CMOS systems for secure-life

LSI ワークショップ（北九州）2007 年 11 月

electronics,” Proceedings of COE Symposium on[18] 高野 , 本良 , 藤島 , “パルス注入同期型周波数逓倍

Advanced Electronics for Future Generations,器”, 第 11 回システム LSI ワークショップ（北九州）

pp. 147-152（2007/1/16）

2007 年 11 月

[4] 石橋 , 藤島 , “シールドつき MIM キャパシタに対[19] 本良 , 藤島 , “VCO フェーズノイズ低減のためのする鏡像効果を考慮したスケーラブルモデル”, 電シリコン基板のトレンチ加工”, 第 14 回シリコン

子情報通信学会技術研究報告 , vol.106, no.550, pp.

アナログ RF 研究会（千葉）2007 年 11 月

08VDEC年報04章.indd 252

08.8.6 10:00:32 AM

竹内研究室国際会議[1] Ken Takeuchi, “NAND successful as a media
for SSD,” IEEE International Solid-State Circuits
Conference（ISSCC）, Tutorial T-7, 2008.

国内学会，研究会等[1] 安福正 , 石田光一 , 高宮真 , 竹内健 , 桜井貴康 ,けるインダクタの寄生抵抗の影響（Influenceof Parasitic Resistance of Inductors in Boost
Converters）”, 電子情報通信学会総合大会 , 2008年3月.
[2] 石田光一 , 安福正 , 高宮真 , 竹内健 , 桜井貴康 , “オンチップ昇圧向けブーストコンバータにおける
MOS ダイオード損失の検討（An Investigation
on Diode Loss in On-chip Boost Converter）”, 電
子情報通信学会総合大会 , 2008 年 3 月 .

“オンチップ昇圧向けブーストコンバータにお

4-4

第

253

章

4

研究報告

08VDEC年報04章.indd 253

08.8.6 10:00:32 AM

4. 5

特許・受賞等

藤田研究室
受賞

藤島研究室
受賞

[1] 石川 悠司 , “オートマトンのグラフ探索に基づく[1] 第 9 回 LSI IP デザイン・アワード

実用的オンチップ通信プロトコル変換器合成手

IP 賞

法 ,” 修士論文 , 工学系研究科長賞 , 2008 年 3 月 .

「ミリ波 CMOS トランシーバ回路」[2] 森下 賢志 , “準形式的モデル検査のハードウェア・
ソフトウェア協調実行による高速化 ,” 卒業論文 ,東京大学工学部長賞 , 2008 年 3 月 .

ライ・チー・ホン，高野

恭弥，藤島

実

[2] STARC シンポジウム
優秀ポスタ賞「CMOS オンチップバランと物理レイアウトの自
動設計」

高宮研究室
特許
[1] 桜井貴康，高宮乾康雄[3] 第 11 回システム LSI ワークショップ
真，新山太郎，濱田基嗣，間島秀明 , " 半導体集積回路装置 ," 2007 年 4 月出願 .
[2] 桜井貴康，高宮千乗，萬澤真，稲垣賢一，飯塚邦彦，嘉最優秀ポスタ賞「パルス注入同期型周波数逓倍器」
高野 恭弥，本良 瑞樹，藤島

田守宏，宮田宗一 , " プローブカード及びこれを[4] 電子情報通信学会

用いた半導体ウエハの検査装置," 2007年9月出願.

学術奨励賞

実

「58.8/39.2GHz デュアルモード CMOS 周波数分

受賞

周器」

[1] 新山太郎 , " 電源電圧 0.3V に向けた超低消費電力

本良 瑞樹

ロジック LSI に関する研究 ," 東京大学大学院工学系研究科電気電子工学専攻優秀修士論文賞 , 2008年3月.

高木・竹中研究室
受賞[1] Sanjeewa Dissanayake，第 22 回（2007 年春季）
応用物理学会講演奨励賞，“酸化濃縮法により作4-5■米国登録特許[1] Tomoharu Tanaka, Hiroshi Nakamura, Ken
Takeuchi, Riichiro Shirota, Fumitaka Arai and
Susumu Fujimura, “Nonvolatile semiconductor
memory device”, U.S.P. 7,224,612, May 29, 2007.

製された超薄膜（110）面 GOI p-MOSFET”[2] Ken Takeuchi, “Nonvolatile semiconductor[2] 高木信一，第 29 回応用物理学会論文賞（2007 年度）

memory device”, U.S.P. 7,224,617, May 29, 2007.

解説論文賞，”Si 系高移動度 MOS トランジスタ技[3] Ken Takeuchi, “Non-volatile semiconductor術”, 応用物理 第 74 巻，第 9 号，p. 1158-1170（2005）

memory device”, U.S.P. 7,242,616, July 10, 2007.
[4] Ken Takeuchi, “Non-volatile semiconductor

第 章

254

4

竹内研究室
特許

研究報告

柴田・三田研究室
受賞[1] 濱口洋平 丸文研究交流財団 国際交流助成
21st IEEE International Conference on Micro
Electro Mechanical Systemmemory device”, U.S.P. 7,269,073, September 11,
2007.
[5] Takuya Futatsuyama and Ken Takeuchi, “Level
shifter circuit and semiconductor memory
device”, U.S.P. 7,274,603, September 25, 2007.
[6] Tomoharu Tanaka, Hiroshi Nakamura, Ken
Takeuchi, Riichiro Shirota, Fumitaka Arai and
Susumu Fujimura, “Nonvolatile semiconductor
memory device”, U.S.P. 7,310,270, December 18,

08VDEC年報04章.indd 254

08.8.6 10:00:32 AM

2007.

March 11, 2008.

[7] Ken Takeuchi, Tamio Ikehashi and Toshihiko
Himeno, “Non-volatile semiconductor memory”,
U.S.P. 7,313,022, December 25, 2007.
[8] Kazushige Kanda, Kenichi Imamiya, Hiroshi■日本登録特許[1] Ken Takeuchi and Tomoharu Tanaka, “Voltage
generating circuit,” J.P. 3,954,245, May 11, 2007.

Nakamura, Ken Takeuchi and Tamio Ikehashi,[2] K e n T a k e u c h i a n d T o m o h a r u T a n a k a ,“Semiconductor device, nonvolatile memory,“Semiconductor memory device,” J.P. 3,961,989,

system including a plurality of semiconductor

May 25, 2007.

memories, electric card including semiconductor[3] K o j i H o s o n o , H i r o s h i N a k a m u r a , K e ndevice or nonvolatile semiconductor memory,

Takeuchi and Kenichi Imamiya, “Nonvolatileand electric device with which this electric card

semiconductor memory device,” J.P. 3,983,969,

can be used”, U.S.P. 7,317,652, January 8, 2008.

July 13, 2007.

[9] Yasushi Kameda, Ken Takeuchi, Hitoshi Shiga,[4] K e n T a k e u c h i , H i r o s h i N a k a m u r a a n d

Takuya Futatsuyama and Koichi Kawai, “Non-Tomoharu Tanaka, “Semiconductor memory

volatile semiconductor memory device”, U.S.P.

device,” J.P. 3,993,581, August 3, 2007.

7,327,616, February 5, 2008.
[10] Hiroshi Watanabe, Hiroshi Nakamura, Kazuhiro
Shimizu, Seiichi Aritome, Toshitake Yaegashi,[5] K e n T a k e u c h i , H i r o s h i N a k a m u r a a n d
Tomoharu Tanaka, “Voltage bias circuit,” J.P.
3,993,582, August 3, 2007.

Yuji Takeuchi, Kenichi Imamiya, Ken Takeuchi[6] Ken Takeuchi, Koji Sakui and Tomoharu

and Hideko Oodaira, “Nonvolatile semiconductor

Tanaka, “Nonvolatile semiconductor memory

memory,” U.S.P. 7,332,762, February 19, 2008.

device,” J.P. 4,021,806, October 5, 2007.

[11] Ken Takeuchi, Tomoharu Tanaka and Noboru[7] Koji Hosono, Muneo Ito and Ken Takeuchi,

Shibata, “Nonvolatile semiconductor memory“Internal voltage generating circuit andhaving plural data storage portions for a bit line

semiconductor memory,” J.P. 4,031,142, Octoberconnected to memory cells”, U.S.P. 7,342,825,

26, 2007.

4-5

第 章

255

4

研究報告

08VDEC年報04章.indd 255

08.8.6 10:00:33 AM

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2007年度活動報告をお送りします．
2007年度，VDEC のチップ試作事業では CMOS 90 nmの試作ラン（スターシャトル）を11月にて終了し，新たに CMOS 65 nmの試作ランを開始すべく準備作業をいたしました．結果的に昨年 11月の 90 nm 終了
から新たな 65nmの開始までやや期間があき，利用者の方々にはご迷惑をおかけしましたが，本年 5月にはSTARC ／㈱イーシャトルのご協力によるCMOS 65 nmのテストランを実施することができ，本年 8月からは広くご利用いただける予定です．この CMOS 65 nmは従来のものより倍近い配線層を有する先端プロセスであり，これによりわが国の大学から優れた性能のLSI が設計試作されることを期待しています．
VDEC の研究組織面では 2007年 10月に㈱アドバンテストからの寄付研究部門（D2T：Design-to-Test）
が設置され，広く設計テスト技術の共同研究が開始されました．この寄付研究部門には海外の著名な研究者を招聘するとともに，アドバンテストからの研究員の方も常駐し，同部門の准教授ポストに着任された小松聡
さんとともに研究教育活動を開始しています．これに関連して 2008 年 1月には内外の著名な研究者をお招きした設立記念講演会を開催しました．そのあらましも本年報に掲載しております．
2008 年度からは「最後のVDEC 流 動教官」となった北海道大学の吉澤先生も母校にもどられ，「新
VDEC 協力教員システム」が正式にスタートしました．これは全国拠点校から選出された協力教員の方々が，VDEC 特認准教授の名倉徹さんを軸としVDEC 活動を分担支援するシステムであり，各種セミナーやワーク
ショップを企画運営していく予定です．第一歩として VDEC デザイナーズフォーラムも企画を一新し，本年は6月にVDEC で開催する予定で準備を進めています．今後，VDEC デザイナーズフォーラムは色々な新しい企画を取り込んでゆき「VDEC 活動の総会」として位置づけていきたいと考えています．新企画は順次お知らせ
していく予定でいますが，皆さんの引き続きのご協力をお願いいたします．
2007年度はチップ試作数の面では，一昨年度終了した CMOS 0.35 um から新規 CMOS 0.18 um への利用者の移行がやや低調に推移し，25％程度減少いたしました．しかし当初手間取った新 CMOS 0.18 umの

平成 19 年度
東京大学大規模集積システム設計教育研究センター年報

試作組立フローも現在では計画通り順調に進むようになり，今後一層のご利用を期待しています．VDEC で2008 年 8月

はできるだけ高性能かつ安価な CMOS 試作ランを提供すべく努力してまいりましたが，ご案内のように生活協同組合的試作システムであるため，一定数の利用が安定してあることが必要条件でございます．是非，ご

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒113 - 0032 東京都文京区弥生 2 - 11 - 16
武田先端知ビル 4階401号室
電話 03 - 5841 - 8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5 - 9 - 8
電話 03 - 3803 - 3131（大代表）

協力のほどお願い申し上げます．
政府も昨年度，産学の人材需給ギャップを心配し「人材育成パートナーシップ」プログラムを開始しました．
LSI 設計分野は依然として多くの先端産業の要となる分野ですが，この分野の教育・研究を高度化し優れた人材を多数育成するためも，皆様からの引き続きのご支援ご支持をお願い申し上げる次第です．
2008 年 6月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

08VDEC年報H2-3.indd 1

08.8.7 11:49:53 AM

08VDEC年報H1-4.indd 1

08.8.6 10:56:57 AM