2022
Systems Design Lab, School of Engineering,
The University of Tokyo
Annual Report

令和４年度

東京大学大学院工学系研究科
附属システムデザイン研究センター
先端設計研究部門・先端デバイス研究部門（旧VDEC）基盤設計研究部門・基盤デバイス研究部門

年 報

Systems Design Lab, School of Engineering
The University of Tokyo 2022

Message from the Director of d.lab
東京大学大学院工学系研究科附属システムデザイン研究センター（d.lab）

黒田 忠広
文部科学省が2月に「次世代X-nics半導体創成拠点形成事業」を公募しました。目標は、スピントロニクスや
フォトニクスから生まれる様々な機能デバイス、神経生理学や量子力学の知見を用いた新たなコンピューティン
グ、トポトロニクスなどの新材料を用いた集積デバイスなど、異分野同士の掛け算（X）から生まれ、次（neXt）の時代を拓く全く新しい半導体の創生です。
新しい半導体が何であれ、求められるのはエネルギー効率の改善です。過去10年間にAIの計算量は4桁増
えたのに対して、汎用プロセッサのエネルギー効率は1桁しか改善していません。そこでGAFAMなどのプラッ
トフォーマーは、エネルギー効率の高い専用チップを開発するようになりました。しかし、専用チップの開発に要する時間と費用は増大するばかりです。AI技術は日進月歩ですから、1年かけて専用チップが開発された頃にはすでに古い技術になってしまいます。プログラムを書くようにLSIを設計し、プログラムをコンパイルするようにLSI を試作することで、ソフトと同様にチップもアップデートでき、開発・改良のサイクルを素早く（Agileに）する。これがDX時代の成長戦略です。
ところで、何が技術革新を加速させるのでしょうか？ それは「集団脳」だと、ハーバード大学の人類進化生物学者であるジョセフ・ヘンリック教授は唱えます。つまり、集団が大きければ大きいほど技術進化が加速しやす
くなるというのです。たとえば、太平洋の島々を調査すると、漁業道具の種類と島の人口の間には相関があります（論文：”Population size predicts technological complexity in Oceania”）。ネアンデルタール人よりも小さな脳を持ちながらホモ・サピエンスがさまざまな道具を発明・利用してきた理由も大きな集団を形成できたからだと考えられています。インターネットは77億人の集団脳を出現させました。そこで多くの人が集まるプ
ラットフォームこそが技術革新を加速する拠点となり得ます。
私たちは、「Agile-X 革新的半導体技術の民主化拠点」を提案しました。目標は、チップを設計する人口を10倍に増やすこと。そのために、チップの開発・試作に要する期間と費用を1/10に低減できるAgile開発プラット
フォームを創出します。X-nicsの審査会で、Xは何でしょうか、と問われました。世界を変えるイノベーションが“何か”は分かりませんが、“どこで”そのイノベーションが生まれるかは予想できます。それは、多くの人が集まるプ
ラットフォームです。提案は採択されました。More MooreとMore than Mooreに加えて、More Peopleが知価を生むと信じています。

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2022
Systems Design Lab, School ofEngineering,(VLSI Design and Education Center),
The University of Tokyo
Annual Report

C

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E

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S

巻頭言
ご挨拶 ………1

第1章

d.lab の紹介………………………………………………………………… 4

第2章

d.lab 事業の紹介と2021年度事業報告 …………………………… 5

2-1 先端設計研究部門………52-2 先端デバイス研究部門………10
2-3 基盤設計研究部門………11
2-4 基盤デバイス研究部門………14
2-5 「アドバンテストD2T 寄附講座」活動報告………17

第3章

d.lab 概要…………………………………………………………………… 21

第4章

研究報告 ……………………………………………………………………… 31

3-1
3-2
3-3
3-4

4-1
4-2
4-3
4-4
4-5

組織概要………21
人事報告………22
退任ご挨拶………27
決算報告………29

全体概況………31
研究室構成員（2021年度）………32
研究概要………36
研究発表………52
特許、受賞等………86……………………………………………………………………… 89
付録（Appendix）
A

旧 VDEC 事業関連………89
A-1 CADソフトウェアの整備………89
A-2 基盤設計研究部門におけるチップ試作支援の実施状況………90
A-3 セミナー………93
A-4 VDEC 発ベンチャー………96
B チップ試作報告………97
B-1 試作ラン別一覧………98
B-2. チップ種別一覧………102
B-3. 各チップの詳細………105
C Publication list………144
D VDEC の利用規程・申し込みガイド………179
E IPデータベースの整備………184

第1章

第

1

章

1

d.labの紹介

1996 年に大規模集積システム設計教育センター

体メーカーから汎用チップを調達していたのでは競争（VDEC）が設立されました。当時は、日本の半導体がに勝てない、そう考えた GAFA などの巨大 IT 企業が専世界の半導体市場（5兆円）の5割を占めており、即戦用ロジックチップの自社開発に乗り出したのです。

の紹介
d.lab

力となる人材が求められました。VDEC は、世界に類こうした時代のうねりの中で、東京大学は2019年ののない卓越した教育を行い、優れた人材を半導体産業

10月にシステムデザイン研究センター（d.lab）を開設

界に輩出してきました。

し、11月には TSMC と戦略的提携を結びました。d.lab

しかし、彼らはその才能を遺憾なく発揮できたでしには、VDEC と武田クリーンルームを運営する基盤設

ょうか。この四半世紀の間に、世界の半導体産業は年

計研究部門と基盤デバイス研究部門に加えて、先端設

率7% の高成長を遂げたにもかかわらず、日本の半導計研究部門と先端デバイス研究部門が創設されました。

体は徐々にその地位を低下させ、現在のシェアは市場2020年の10月から d.lab 協賛事業を開始し、協賛会員（50兆円）の1割程度に落ち込んでいます。

は現在40社余りに増えています。

半導体ビジネスは、汎用チップを大量生産する薄利

加えて、2020年の8月に先端システム技術研究組合

多売のビジネスです。汎用チップが大量に売れる理由（RaaS）を設立して、産学官連携の体制を整えました。

は、コンピュータがメモリとプロセッサで構成できる

d.lab と RaaS のオープン・クローズ戦略を両輪にして、フォン・ノイマン・アーキテクチャを採用しているか

学術・社会連携と産学協創を推進しています。研究のらです。日本はメモリデバイスのイノベーションで世

目標は、半導体のタイムパフォーマンスを追究するこ界をリードしましたが、ビジネスでは資本競争に敗れと、すなわちエネルギー効率と開発効率を10倍高める

ました。

ことです。

大量生産・大量消費には、しかしながら限界があり

日 本 は、 工 業・ 情 報 社 会 か ら 人 間 中 心 の 社 会

ます。環境負荷が過大となり、世界はエネルギー危機「Society5.0」を目指しています。知価社会において、半に直面しています。ビッグデータを AI で分析するため導体は産業のコメから社会の神経細胞へと進化します。

には、さらに大きな電力が必要になります。
そこでついに、ゲームチェンジが起きました。半導4半導体戦略はどうあるべきでしょうか？その答えを探すのが d.lab のミッションです。

第2章

d.lab事業の紹介と2021年度事業報告

2.1 先端設計研究部門
2.1.1

先端設計研究部門の事業概要紹介

続くコロナ禍のもとではいかんともしがたく、2021年する活動にとどまったことは残念でなりません。以下

り、エネルギー効率と設計効率の高い半導体集積回路

2021年度の協賛事業の活動を報告いたします。2021年の設計を目指しています。

度は5月から3月のほぼ1年間にわたり活動を行いまし2021年7月に国立研究開発法人新エネルギー・産業
技術総合開発機構（以下「NEDO」）の「高効率・高た。表2.1.2に2021年度に開催したセミナーの一覧を示します。

2021年5月19日に2021年度 d.lab 協賛事業キックオ

ングの技術開発」における研究開発課題発掘のためのフ＆特別講演を行いました。国内でも5G のサービスが先導調査研究の中で、「データ構造処理を加速可能な新始まり、研究開発の視線はポスト・ビヨンド5G へと移型計算機構の研究開発」を研究テーマとして、日本電

りつつあります。日本の5G 技術をリードされてきた東気株式会社と東京大学が実施予定先として採択されま

京大学 総長特任補佐・東京大学大学院工学研究科 中した。本研究は2022年6月30日までの期間で行う予定

尾 彰宏 教授に、5G の先にある世界と半導体の果たすであります。

役割について、「Beyond5G/Post5G に向けた研究開発

各研究室での研究とは別に、組織として大きく2つの方向性と半導体開発への期待」と題して、ご講演いの活動を行っています。1つ目は、d.lab 協賛事業です。

ただきました。その後、d.lab センター長 黒田 忠広教

これは d.lab 内の他部門の方々にもご協力いただいてい授より、d.lab 概要紹介と21年度 d.lab 協賛事業の内容

るものです。2つ目は、先端システム技術研究組合へやスケジュール紹介をさせていただきました。

の参画です。本節では、これら2つの2021年度の活動について報告いたします。

2
0
2
1

年度事業報告速処理を可能とする AI チップ・次世代コンピューティ

2

事業の紹介とd.lab

任教授1名、上席研究員1名（兼務含）で構成されてお2-1
章

度もやむなく Webinar 形式での各種セミナーを中心と第先端設計部門は、教授4名、准教授1名、講師1名、特6月29日には、同年6/13〜6/19に開催された2021年
VLSI テクノロジー / サーキット シンポジウムの報告会を行いました。本報告会では、回路、システム、プロ

2.1.2

d.lab 協賛事業

システムデザイナーと半導体関連事業者が集い、情報・意見交換を行い、学術・社会連携をオープンに議セス・デバイスの技術報告を行いました。また、同日の報告会では、中小企業庁様から半導体産業の振興に向けた支援制度をご紹介頂きました。

論する 国際知価センター を目指して d.lab 協賛事業を

7月21日には、2021 IEEE 71st Electronic Components

2020年度に開設しました。IoT、AI、5G、自動運転・

and Technology Conference（ECTC 2021）の報告会を制御、ヘルスケアなどのシステムデザイナーのアイデ

行 い ま し た。 本 会 議 は、IEEE Electronics Packaging

アと、先端 CMOS や3D 集積などの先進半導体技術と、Society が主催するパッケージ、部品、マイクロエレク

それを支える素材や製造装置を結びつけるハブを目指

トロにクスシステムについての科学・技術について幅しています。2021年度は、最終的に43社にご参加いた

広く議論する、今年で71回目の開催となる伝統のあるだきました。表2.1.1が2021年度の協賛会員企業一覧で世界有数の国際会議です。技術プログラムは、パッケ

す。参加いただいた各社の皆様にこの場であらためてージング技術全般にわたる最先端の開発成果と革新技お礼申し上げます。

術をカバーし、先端パッケージング、モデリングとシ昨年度の報告にもございますように、当初構想ではミュレーション、フォトニクス、インターコネクショ

d.lab の研究成果の報告にとどまらず、東京大学の著名

ン、材料とプロセス、信頼性、製造技術、コンポーネ

教授や学生との交流、世界の大学や研究機関との交流、

ントと RF、および新興技術が主なトピックスとして構国際会議の情報提供、産業界のトップレベルの交流、成されています。本報告会では、現行事業の主流技術

TSMC などの最先端技術の紹介や視察など、さまざまである先端パッケージ技術と次世代のコア技術であるなイベントを目白台という新しい交流の場を中心に行

ハイブリッドボンディング技術にフォーカスし、そのう予定でありました。しかしながら、2020年度に引き技術動向とトピックスについて報告しました。同日は、

5

第2章

2-1

報告会に先立ち、「VDEC 社会人リフレッシュセミナ

台湾・新竹市に本拠を置く世界最大かつ最先端の技術ー コース M」のセミナー案内を、三田 吉郎 准教授を有する半導体製造ファウンドリです。2021年、同社よりさせていただきました。

は日本に、TSMC Japan 3DIC R&D Center を設立しま

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事業の紹介と2021年度事業報告

8月18日は、d.lab 協賛企業技術交流会（1）と題し、した。半導体プロセスの微細化という More Moore のd.lab 協賛企業の各社の特徴的な技術紹介、今後の技術

技術革新のみならず、More Than Moore の技術革新を交流希望等をご紹介いただきました。ご発表いただい

もたらす3DIC 技術は、今後の半導体産業における重た会員企業は、ウシオ電機株式会社、アナログ・デバ

要な位置を占めることは疑いの余地がありません。今イセズ株式会社、昭和電工マテリアルズ株式会社、キ回、TSMC Japan 3DIC R&D Center の江本所長と市オクシア株式会社、株式会社半導体エネルギー研究所、

川テクニカルディレクターに「Overview and initiatives

凸版印刷株式会社の6社です。d.lab 協賛企業間や d.labof TSMC Japan 3DIC R&D Center」と題し、同センタ

参加の教職員、学生との協業に発展することを目指す

ーのミッションについてお話しいただきました。またものです。

同社技術の最新情報についてもアップデートいただき

9月22日も、前回に引き続き d.lab 協賛企業技術交流会（2）を行いました。ご発表いただいた会員企業は、年が明けて2022年1月19日には、IEDM2021報告会

大日本印刷株式会社、アルチップ・テクノロジーズ株を行いました。IEDM（International Electron Devices

式会社、ギガフォトン株式会社、株式会社ニコン、株Meeting）は IEEE が主催するデバイス技術に関する世式会社ディスコ、オルガノ株式会社の6社です。

界最高峰の国際会議で、12月11日 ~15日に In-person お

11月17日には、特別技術セミナー「ガストロノミー

よび On-demand のハイブリッド形式で開催されました。

ロボティクス 半導体」と dlab 協賛企業技術交流会

IEDM 会議全体概要の報告と先端 CMOS デバイス技（3）を行いました。特別講演として SONY グループ株

術・材料技術、不揮発メモリ技術、コンピューティン

式会社の藤田雅博様をお招きして、半導体、AI、ロボ

グ技術、3D 集積技術にフォーカスした最新デバイス技

ティクスの進化が実現する未来についてご講演いただ

術の動向について d.lab 教授陣が解説を行いました。

きました。料理という斬新な切り口で、これまでご研

3月2日には、d.lab day と題し、d.lab 協賛事業イベン

究されてきた AI とロボットによる人間のクリエイティ

トとしては初めて、d.lab 教員自身の研究内容の紹介のビティ拡張について、お話をお伺いしました。また前場を設けました。d.lab 協賛事業の活動を開始して約12回に引き続き、協賛企業技術交流会（3）として、東年半が経ち、会員の皆様からも、d.lab の教授陣がどの

京応化工業株式会社とルネサスエレクトロニクス株式ような研究を行っているかを知りたいとの声もあがる

会社の2社に御発表いただきました。

ようになり、開催の運びとなりました。本セミナーを

12月17日には、imec day と題し、進化し続ける超高性能シリコンシステムの研究開発で世界をリードする

きっかけに、共同研究など次のステップが生まれることの期待もあります。

imec において展開されている CMOS デバイススケー

2021年度のセミナーシリーズは、3月23日の2022

リングと3D システムインテグレーションの最先端プロ

International Solid-State Circuits Conference

セス・デバイス技術の取組みを R&D 担当幹部から直（ISSCC2021）の報告会で結びました。2月に開催され接ご紹介して頂きました。最先端シリコンシステム技

た集積回路技術に関する最高峰の国際会議 ISSCC から、術情報を生で聴ける絶好の機会となりました。
「CMOS

機械学習用プロセッサの隆盛、量子計算機に代表されdevice scaling options toward N1 and beyond」と題し、る新原理コンピューティングを支える IC、今後の半導imec Logic CMOS device program director で あ る、体市場を牽引する5G と AI とゲーム機用 IC などの最新

Naoto Horiguchi 様にご講演いただくとともに、「A 3D

トレンドを、ISSCC の技術プログラム委員長を歴任さIntegration Future : enabling continued system-level

れてこられた池田誠教授をはじめとする d.lab 教授陣がelectronic scaling」 と 題 し て、imec Senior Fellow, VP

解説しました。

R&D, Program Director 3D System Integration である
Eric Beyne 様にご講演いただきました。

6

ました。

2022年度の活動には、コロナ禍の状況を見極めつつ、リモートセミナーとリアルイベントを織り交ぜた開催

12月22日には、TSMC day と題して協賛事業セミナとすることを検討しています。従来にはなかったようー を 行 い ま し た。TSMC（Taiwan Semiconductor

な企画も組み込みながら、会員と大学人、あるいは会

Manufacturing Company, Ltd.：台湾積体電路製造）は、員間の知的交流をおこなっていきたいと考えています。

2.1.3先端システム技術研究組合

げなければなりません。ハードウェアはソフトウェア
もし、ソフトウェアの開発に用いられるコンパイラ

Advanced Systems）が2020年8月17日に開設されましーのような技術がチップの開発にも用いられたならば、た。設立組合員は、国立大学法人東京大学、凸版印刷

すなわちシリコンコンパイラーができたならば、ハー株式会社、パナソニック株式会社、株式会社日立製作

ドウェアの開発費が下がりリスクも下がるでしょう。ハ

所、株式会社ミライズテクノロジーズです。RaaS は、ードウェア設計者の人口も増えます。やがてオープン

データ駆動型社会を支えるシステムに必要な専用チッ

ソースの文化が根付き、エコシステムのネットワーク

プのデザインプラットフォームを構築し、オープンア

が重層的に拡大発展すれば、マスコラボレーションもーキテクチャを展開することで、専用チップの開発効可能になるでしょう。そうなれば、まさにソフトウェ

率を10倍高めることを目標に掲げています。さらに、3

アを書くようにチップを作ることができます。

次元集積技術を研究開発し、最新の7nm CMOS テク

かつてアラン・ケイが「ソフトウェアを本気で考えノロジーで製造したチップを同一パッケージ内に積層る人たちは、自分でハードウェアを作ることになる」

実装することで、エネルギー効率を10倍高めることがと言いました。システム開発には、ハードウェアとソ目標です。

フトウェアの両方が必要です。
私たちの目標は、シリコン技術の民主化（democratize

用チップに再びスイングすると考えています。その背access to silicon technology）です。シリコンコンパイラ

景にはデータ社会特有の「エネルギー危機」がありまーをイノベーションし（design chips as writing software）、

す。データが急増し、AI 処理が高度化して、エネルギ

短時間でプロトタイプを作れる開発プラットフォームをー危機に拍車がかかっています。このままいくと、2030創出します（agile authentic prototyping）。

年には現在の総電力の倍近い電力を IT 関連機器だけで技術目標は、開発効率10倍かつエネルギー効率10倍

消費し、2050年にはそれが約200倍になると予想されです。開発効率を高めるために、アジャイル設計プラています。デジタルトランスフォーメーションに莫大

ットフォームを創出し、オープンアーキテクチャを展なエネルギーを費やして地球環境を破壊することにな開します。また、エネルギー効率を高めるために、チるのなら、サステイナブルな未来は望めません。

ップを先端 CMOS 技術で製造し、3次元実装します。

こうした状況下では、エネルギー効率を10倍高めた

半導体を製品として売るのではなく、サービスとし者だけが、コンピュータを10倍高性能にでき、スマーて提供する。そのための技術を RaaS（ラース）は研究

トフォンを10倍長く使えます。あらゆるタスクをこな開発します。

せる汎用チップに比べて、無駄な回路をそぎ落とした

RaaS は東京大学目白台インターナショナルビレッジ

専用チップはエネルギー効率を桁違いに改善できます。

内に各組合員から研究員が集結し、互いに刺激しあい

専用チップが求められる理由がここにあります。さらながら研究開発を遂行する計画でありましたが、こちに、AI 処理に用いられる神経回路網はデータを並列処らも残念ながらリモートワーク中心の活動形態をとっ理するので、逐次処理をするフォン・ノイマン・アーております。

キテクチャでは性能を引き出せません。AI アクセラレ

2021年度は、国立研究開発法人新エネルギー・産業ータのための専用チップが世界中で開発されています。

技術総合開発機構（以下「NEDO」という。
）の、「ポ

また、ムーアの法則が減速していることも専用チップ

スト5G 情報通信システム基盤強化研究開発事業／先の時代の追い風になっています。

端半導体製造技術の開発（b）先端半導体の後工程技

ところが、専用チップの開発は誰にでも簡単にでき術（More than Moore 技術）の開発 」に係る公募にるものではありません。チップに集積されるトランジ

RaaS として応募し採択されました。開発テーマは、

スタ数は世界人口を超えようとしています。開発費は「（b2）エッジコンピューティング向け実装技術」です。

近年急増して100億円にも達する勢いです。数100人のそれに伴って、株式会社 SCREEN ホールディングス、

設計者を配しても開発に数年を要します。技術進歩がダイキン工業株式会社、富士フイルム株式会社、パナ

早い現代においては全く間に合いません。

ソニックコネクト株式会社に新たに組合員として RaaS

ソフトウェアは、バグがあっても後でパッチを当てに加わっていただき、従来からあるシステム系研究開て修復できます。しかし、ハードウェアは完璧に仕上発に加えて、テクノロジー系研究開発を行うこととな

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2
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1

年度事業報告我々は半導体ビジネスの主役が、汎用チップから専

2-1

事業の紹介とd.lab

テ ム 技 術 研 究 組 合（RaaS: Research Association for章

より設計が難しくて開発リスクが高く、”hard” です。

第2019年度から準備を進めてまいりました、先端シス

7

りました。

2021年度は、システム系研究開発においては、7nm

株式会社アドバンテスト

プロセスでの設計を進め、RaaS として初めてのテープ

アナログ・デバイセズ株式会社

アウトを行いました。発足から実質的に1年弱で複雑

アルチップ・テクノロジーズ株式会社

なデザインルールを有する、最先端 CMOS 技術での設計および試作を完了できたことが最大の成果です。
第2章

2-1

表2.1.1 2021年度 d.lab 協賛会員 (50音順 )テクノロジー系研究開発においては、前述の NEDO
プロジェクトを柱に、ダイレクト接合3D 積層技術開発

ウシオ電機株式会社
オルガノ株式会社
キオクシア株式会社
ギガフォトン株式会社
株式会社サムスン日本研究所（WoW および CoW 向け装置・プロセス開発）としてシーメンス EDA ジャパン株式会社

Cu-Cu の低温ハイブリッド接合による WoW（Wafer

JSR 株式会社

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事業の紹介と2021年度事業報告

on Wafer）接合技術及び CoW（Chip on Wafer）接合技術の構築とその実装化に取り組んでまいります。

昭和電工マテリアルズ株式会社
信越化学工業株式会社
株式会社 SCREEN ホールディングス
住友商事株式会社
株式会社ソシオネクスト
ソニーグループ株式会社
ダイキン工業株式会社
大日本印刷株式会社
TDK 株式会社
株式会社ディスコ
東京エレクトロン株式会社
東京応化工業株式会社
凸版印刷株式会社
株式会社ニコン日本アイ・ビー・エム株式会社
日本ケイデンス・デザイン・システムズ社
日本シノプシス合同会社
日本電子株式会社
パナソニック株式会社
パナソニックスマートファクトリーソリューションズ株式会社
株式会社半導体エネルギー研究所
株式会社日立製作所
富士通株式会社
富士フイルム株式会社
マイクロンメモリ ジャパン合同会社
三菱ケミカル株式会社
三菱電機株式会社
株式会社ミライズテクノロジーズ
ミラクシア エッジテクノロジー株式会社
株式会社村田製作所
ルネサスエレクトロニクス株式会社
ローム株式会社8

表2.1.2 2021年度 d.lab 協賛事業セミナー
講師

2021年度 d.lab 協賛事業キックオフ＆特別講演

工学系研究科 中尾 彰宏 教授
d.lab 黒田 忠広 教授

2021/6/29

事業再構築補助金について

経済産業省 / 中小企業庁 津田 健人 課長補佐
d.lab 竹内 健 教授
d.lab 池田 誠 教授
d.lab 濱田 基嗣 特任教授
d.lab 平本 俊郎 教授
d.lab 高木 信一 教授
d.lab 丹羽 正昭 上席研究員

VLSI シンポジウム2021報告会

d.lab 三田 吉郎 准教授
RaaS 小川 透 顧問
d.lab 高木 剛 主幹研究員
RaaS 須賀 唯知 顧問
d.lab 丹羽 正昭 上席研究員

2021/8/18

d.lab 協賛企業技術交流会（1）

ウシオ電機株式会社
溝尻 貴文 様アナログ・デバイセズ株式会社
有田 省吾 様
昭和電工マテリアルズ株式会社
田邉 貴弘 様キオクシア株式会社
小川 貴也 様( 株 ) 半導体エネルギー研究所
馬場 晴之 様凸版印刷株式会社
野口 達夫 様内田 啓一郎 様

2021/9/22

d.lab 協賛企業技術交流会（2）大日本印刷株式会社
市村 公二 様アルチップ・テクノロジーズ ( 株 )古園 博幸 様佐々 栄治郎 様
ギガフォトン株式会社
大石 憲司 様株式会社ニコン小松 祐太 様株式会社ディスコ
寺西 俊輔 様オルガノ株式会社
菅原 広 様

特別技術セミナー「ガストロノミー×ロボティクス×半導体」
dlab 協賛企業技術交流会（3）SONY グループ株式会社
藤田 雅博 様東京応化工業株式会社
藤村 悟史 様ルネサスエレクトロニクス ( 株 )原 博隆 様2021/12/17 imec day

imec Dr. Naoto Horiguchi
imec Dr. Eric Beyne

2021/12/22 TSMC day

TSMC ジャパン 江本 裕 様
TSMC ジャパン 市川 公也 様

2022/1/19

IEDM2021報告会

d.lab 平本 俊郎 教授
d.lab 高木 信一 教授
d.lab 小林 正治 准教授
d.lab 竹内 健 教授
d.lab 高木 剛 主幹研究員

2022/3/2

d.lab dayd.lab 高木 信一 教授
d.lab 池田 誠 教授
d.lab 内田 建 教授
d.lab 三田 吉郎 准教授
d.lab 小林 正治 准教授

2022/3/23

ISSCC2022報告会

d.lab 池田 誠 教授
d.lab 竹内 健 教授
d.lab 飯塚 哲也 准教授
d.lab 濱田 基嗣 特任教授
d.lab 小菅 敦丈 講師

2

2
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1

年度事業報告セミナーのご案内
ECTC 2021 報告会

事業の紹介とd.lab

2021/7/21

2-1
章

タイトル

2021/5/19

第

開催日

9

2.2 先端デバイス研究部門
先端デバイス部門では，データ駆動型システムを実現するため半導体システムのエネルギー効率を10倍改善することを目指し，3次元集積技術と先端デバイス技術の研究を行っている．
第2章

2-2

2.2.1

構成

b
a
l
.
d

事業の紹介と2021年度事業報告

教授

高木信一

教授

平本俊郎（部門長）

教授

染谷隆夫

教授

内田

准教授

小林正治

上席研究員

丹羽正昭

主幹研究員

高木

剛

特任研究員

川野

連也

特任研究員

二宮

健生

特任研究員

竹内

魁

建

2.2.2 事業報告

2021年度は、データ駆動型社会の実現を目指して、
エネルギー効率10倍を可能とする次世代3D 集積技術のコアとなる新規プロジェクトの立ち上げをおこなった。
近年、AI をはじめ大量のデータ処理を必要とするコ
ンピューティング技術の重要性が高まってきている。
メモリとプロセッサとの間の大量で頻繁なデータ移動に伴うエネルギー消費が大きな課題となっている。そのような課題を解決する技術として、チップレベルもしくはウェハレベルで直接接合を形成して、データの移動距離を短縮しエネルギー効率を高めるダイレクト
接合3D 積層技術が注目されている。
今年度は、NEDO 事業「ポスト5G 情報通信システ
ム基盤強化研究開発事業／先端半導体製造技術の開発（助成）」において、d.lab が組合本部となり運営している3D 集積技術に関する技術研究組合である先端システ
ム 技 術 研 究 組 合（Research Association for Advanced

Systems：RaaS）から、『ダイレクト接合3D 積層技術開発（WoW および CoW 向け装置・プロセス開発）』を提案し、採択された。現在、Cu-Cu の低温ハイブリッ
ド接合による WoW（Wafer on Wafer）接合技術及びCoW（Chip on Wafer）接合技術に関するチョークポ
イント技術の開発とその実装化に、RaaS 組合員企業とともに取り組んでいる。

10

2.3 基盤設計研究部門（旧VDEC部門）2021年度事業報告および2022年度事業計画
2.3.1

基盤設計研究部門概要

2.3.2

基盤設計研究部門における教育の実施状況

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエア

育である．この目的で VDEC では社会人のリフレッシの整備』，『VLSI チップ試作支援』を3つの柱として，

ュ教育プログラムと兼ねて LSI 設計教育セミナーを開

日本の大学・高専における集積回路設計教育に資する催してきた．2021年度は ,5月〜9月に ,“ アナログ設計事業を展開してきた．2019年10月1日に東京大学におコース ”，“RF 設計コース ” を実施した．いずれも演習

ける、半導体集積回路関係の強化を目指した組織改編を伴う体験教育コースであり，主要大学の経験豊かなにより、東京大学大規模集積システム設計教育研究セ

教官を講師に招いて実施している．加えて各プロセス

ンターは東京大学大学院工学系研究科附属システムデに特化した設計フローに関するセミナー ”VDEC 環境

ザイン研究センター（d.lab）へと改組され、その中におけるトランジスタレベル設計講習会（コース VT）”,

で、基盤設計研究部門がこれまでの VDEC の担ってき“VDEC EDA 環境におけるディジタルル設計手法講習た機能を引き続き担い、シームレスに活動を継続して会（コース VD）” を大学における設計者に向けて実施いる。ここでは、d.lab 基盤設計研究部門の活動内容にしている． なお、2014年度から本設計フローに関する基づき，以下に2021年度の概要を報告する．

セミナーに関しても有料化して実施している . リフレッ

VDEC の使命は全国の国公私立大学および高専のシュ教育に関しても2021年度も全てオンラインでの開LSI 設計研究・教育を高度化し，産業界に対しても優催を継続し，結果的に例年より参加人数が増加する結秀な LSI 設計技術者を数多く送り出すことである．

果となっている．

VDEC の発足より25年経過し，各大学における CAD

これらセミナーに加えて VDEC では年1回，若手教ソフトウエアの利用技術教育や LSI 設計・設計フロー

官と学生を中心とした VDEC デザイナー・フォーラム

に関する教育の充実が図られている．その一方で，先を開催している．これはワークショップ形式の会合で端の LSI 設計技術およびそれに対応する CAD ソフトウ

あり，企業・大学からの招待講演に交えて，参加者がエアは一層複雑化し続けている．そのため，CAD ツー設計事例を持ち寄ってその成功談，失敗談を交換す

ルの導入に際しては，CAD ベンダーから講師を招いてる．これから設計を始めたいと考えている学生・教官のセミナーの開催を継続しており，参加者の利便を図もここでさまざまなノウハウを得ることができる．2021

るために2009年度より東京での開催と同時に映像配信

年度は VDEC デザイナー・フォーラムもオンライン開による拠点校での遠隔受講としている．VDEC として催を継続した．2011年度から、VDEC 活動における表は各ユーザ研究室内で “ 技術伝承 ” され，VDEC 主催

彰 と し て「IEEE SSCS Japan Chapter VDEC Designのセミナーがトリガーとなって最新の CAD 利用技術

Award」の最終審査・表彰を VDEC デザイナー・フォ

が全国的に広がることを期待している．なお，2021年

ーラムの場で行っており，2021年は、IEEE SSCS Japan度においては，すべてのセミナーをオンラインで実施

Chapter VDEC Design Award として、奈良先端科学技している．一部の項目に関しては、オンデマンド＋ラ

術大学院大学の岡田竜馬さん，3件の VDEC デザイン

イブ Q&A という形で実施し，参加への利便性の向上

アワード優秀賞、（岡田竜馬（奈良先端科学技術大学院への取り組みを行った．また , 各社のツールチェイン大学）, 松岡英（東京大学）, 酒井元（東京理科大学）），が複雑化し導入しているツールを十分に使いこなすこ

3件の VDEC デザインアワード奨励賞（辻村拓也（名とが困難となっているという現状を鑑み , 各ツールベ

古屋大学）, 佐原健太（東京理科大学）, 森康登（奈良ンダーの推奨するツールチェインに関する講演会もツ

先端科学技術大学院大学）），3件の VDEC デザインア

ールセミナーの開催に合わせる形で実施した . なお、

ワードアイデアコンテスト部門嘱望賞（川原啓輔（東2019年度末からの COVID-19感染拡大を受けて、各

京理科大学）, 光野聡志（東京大学）, 福島拓実（東京EDA ベンダーから EDA ツールの自宅からの利用に関電機大学））を授与した．

する許諾を受け，2021年度においても，日本国内におこのようなセミナー，フォーラムを通じた教育シス

ける集積回路設計研究・教育に遅滞の生じないよう取テムにより LSI 設計の基本的項目を学習できるようにり組んだ．

なっているが，それでも実際の LSI 設計の場面では，

2-3
2

2
0
2
1

年度事業報告複数の CAD ツールを連携する実用的設計例の体験教

事業の紹介とd.lab（VDEC）は，1996年の発足以来『LSI 教育情報の発信

章

LSI 設計フローセミナーは LSI 設計の基本概念教育と第東京大学大規模集積システム設計教育研究センター11さまざまな困難に直面することが多い．初心者にとっを上げている．また，同活動をより強化するために，ては CAD ソフトウエアのセットアップは最大の問題

2019年9月1日に，「産総研・東大 AI チップデザインオである．セットアップの後も CAD ソフトウエアが発ープンイノベーションラボラトリ」(AIDL) を東京大学する “ 難解なエラーメッセージ ” でとまどうことも多浅野キャンパス武田ビル内に設置し研究を加速させてい．このような場合に力を発揮するものが VDEC メー

いる．

ルグループである．VDEC ユーザは VDEC のホームペ
第2章

2-3

ージから CAD メールグループや試作技術対応のユー
ザグループに登録することができ，そこに直面する疑問点を投稿し，助けを求めることができる．メールグ
ループの登録ユーザはそれに回答する義務を負ってい

b
a
l
.
d

事業の紹介と2021年度事業報告

るわけではないが，ほとんどの場合，数時間から数日以内に経験豊かなユーザからの支援を得ることができる．ぜひこの仕組みを活用することで問題解決の一助としていただきたい．
2.3.3

基盤設計研究部門における発表文献の推移

図2.4 に VDEC に関係する発表文献の VDEC ファシ
リティー利用状況を示す．論文執筆にあたり CAD ソ
フトウエアが幅広く利用されていることが確認できる．

図2.3.1 VDEC を利用した発表文献数の推移

CAD ソフトウエアはチップ設計だけでなくチップ試作の準備段階で利用される場合が多いため，研究の基本
アイデアを実証するツールとしての貢献度も大きい．
2.3.4

基盤設計研究部門における AI チップ設計拠点
活動概況

平成30年度 (2018年度 ) から東京大学 VDEC，国立研究開発法人産業技術総合研究所が共同で NEDO から受託している「ＡＩチップ開発加速のためのイノベーション推進事業／研究開発項目②：ＡＩチップ開発を加速する共通基盤技術の開発」により，国内のベン
チャー・中小企業向けの EDA 利用・設計環境を構築
し，AI チップ設計拠点として活動を行っている．本活動では，ベンチャー・中小企業がエンジニアリングサ
ンプルまで試作可能な EDA ツールライセンスの導入に加え，40nm, 28nm 向けの IP を導入，また、同プロジ
ェクト開始時に経済産業省からの補助金により導入された，ハードウエアエミュレータによる大規模・高速
設計検証環境の提供を行っている．2020年度に NoC
および PCIe, DDR4などを備え，複数の機能 IP コアを搭載可能な SoC プラットフォームの AI-One 設計を行い，利用者の設計した AI IP コアを複数搭載した SoC
としてテープアウトを行ったものが，組み立て等の関係で大幅に遅れて2022年1月に納品され１週間足らず
で SoC の基本機能の検証，2021年度中にほぼすべてのIP コアの基本動作の確認が完了するという大きな成果

12

図2.3.2 VDEC ファシリティー利用状況

2.3.5

基盤設計研究部門の2022年度の活動計画

2022年度においても，従来通りアカデミック向けの【チップ試作支援】

活動を継続する．

2022年度は，2021年度から引き続きローム株式会社の0.18umCMOS プロセスおよびオンセミ - 三洋半導体【設計情報発信・セミナー開催】

0.8μ mCMOS，SOTB 65nmCMOS を定常試作として一部のチップ試作に関しては試作申込数が少ない場合いる社会人向けの「リフレッシュセミナー」，1996年に試作キャンセルとなることがある . また，2020年度

度より継続している若手のための「デザイナーズフォに検討を開始した、IHP SiGeBiCMOS 0.18um 試作をーラム」を継続して開催する。教科書，教材の整備充継続する．

実を行なうことを予定している．
【そのほか】
経済産業省・NEDO の「AI チップ開発加速のための【CAD ツール提供】

イノベーション推進事業」における「AI チップ開発を（Synopsys,Cadence）, 下流設計（Cadence）の各基本ツ

加速する共通基盤技術の開発」事業を受託することでールを，2022年度もサポートしていく．これに加え「AI チップ開発拠点」の整備を継続する。具体的には、2002 年 度 か ら 導 入 し た 設 計 検 証（Mentor: Caribre,

産業技術総合研究所と共同で大規模 AI ディジタルチッ

ModelSim, Catapult 等），2004年度から導入したアナ

プ設計検証向けのロジックエミュレータを導入するととログ RF 設計ツール（Agilent: GoldenGate, ADS/RFDE）

もに、産業応用可能な EDA ライセンスの整備運用を行を継続してサポートするとともに，2005年度より提供

う。なお、本事業は AI チップ開発加速に向け、AI チッを受けている Sharp 社 C ベース設計ツール（BachC）

プの設計・評価・検証等の開発環境を中小・ベンチャーを継続してサポートする．2008年度より提供を開始し企業に提供することを主眼としているが、AI に関連している TOOL 社レイアウト表示プラットフォームた集積回路分野における大学発の企業化の促進も目指（Lavis）に関しても利用状況に基づき継続を行うととし大学からの利用の環境も整備を進める予定である。

2

2
0
2
1

年度事業報告上 流 設 計（Cadence, Synopsys）， 中 流 設 計

2-3

事業の紹介とd.lab

利用法に関する技術セミナー，1998年度から継続して章継続する（すでに一部の試作は進行中である）. なお ,第

本年度は，1997年度より継続している CAD ツール

もに、2011年度からの SpringSoft 社の検証ツールは、

SpringSoft 社が Cadence 社に買収され Cadence 社のツール群としてのサポートが継続されることになっている．

表2.3.1 VDEC チップ試作スケジュール（2022年度）【CMOS 0.8μ m 2P2M】 オン・セミコンダクタ
試作申込締切設計締切

納品・試作完了

2022年度第1回

2022/7/4

2022/9/26

2022/12/19

2022年度第2回

2023/1/10

2023/3/27

2023/6/26【CMOS 0.18μ m 1P5M（+MiM）】 ローム株式会社
試作申込締切設計締切

納品・試作完了

2022年度第1回（2021年7月試作）

2022/4/4

2022/6/27

2022/10/14

2022年度第2回（2022年9月試作）

2022/6/13

2022/9/5

2022/12/23

2022年度第3回（2022年11月試作）

2022/8/1

2022/10/24

2023/2/11

2022年度第4回（2023年3月試作）

2022/12/5

2023/2/27

2023/6/16【SOTB CMOS 65n ｍ】
試作申込締切設計締切

納品・試作完了

2022年度第1回

2022/6/13

2022/7/25

2023/1/21

2022年度第2回

2023/1/23

2023/3/6

2023/8/26

13

第2章

2-4

2.4 基盤デバイス研究部門

立時に整備した「集積回路設計研究におけるシェアー

2.4.1

測研究分野に対して水平展開し、何人に対しても開か

基盤デバイス研究部門のミッション

ドエコノミーモデル（ファウンドリ）」を微細加工・計

d.lab 基盤デバイス研究部門は、自らも現役研究者とれた「オープンプラットフォーム」を整備し運用する

してクリーンルームにおいて実験研究を牽引する三田「互助」の仕組みを成立させられれば、恵まれた環境を

吉郎准教授を部門長とし、関連専攻（総合研究機構、「等価的に所有（共有）」でき、全国津々浦々で最先端

電気系工学専攻、機械系工学専攻等）と人的・予算的研究を実施することができる。

b
a
l
.
d

事業の紹介と2021年度事業報告

協力を行いながら、高度微細デバイス研究の必須3要

上記目的を達成するために d.lab 基盤部門では、2001

素（後述）を整備・運営・研究する30名規模のチーム

年に武田郁夫氏（現アドバンテスト創業者）による工である。特に令和3年度は、鈴木雄二副研究科長（教学系研究科（小宮山宏工学部長）及び大規模集積シス

育担当）の特別な尽力を賜り、博士課程の学生に「卓テム設計教育研究センター（浅田邦博センター長）に

越 RA」として、クリーンルーム家庭教師、すなわち先対して行われた巨額の寄付により、2003年12月に竣工

輩利用者の立場で後輩に技術を伝承するという新しいした「武田先端知ビル」地下スーパークリーンルーム

仕組みが完成し、博士課程学生6名が従事した。これ（ISO クラス3、実測クラス1を含む600㎡）、及び上層は、長年の仕組みの限界を一瞬で打破したものであり、階スペースの固有面積および借室面積を利用、価値総大いに感謝されるべき内容である。集積回路に代表さ額38億円を超える一流の微細加工・計測装置を戦略的れる半導体エレクトロニクス素子、センサ・マイクロに展開、共用授業を展開している（図1）。管理する公システムなど新規分野の研究には、①加工・計測装置

開装置は、アドバンテスト株式会社大浦会長決断の寄への膨大な設備投資と、②学問に裏付けられた微細加

付 に よ る「 世 界 最 速 」 高 速 電 子 線 描 画 装 置

工技術の厚い蓄積、そして③最先端の加工技術を開拓

F5112+VD01に始まり、平成24年度補正予算（アベノする研究開発力が必須である。上記高度微細デバイス

ミクス「第一の矢」）によって導入された高精細電子線研究の必須3要素は、個々の研究室で開発され、個々描画装置 F7000S-VD02、シリコン高速深掘りエッチンの研究室に知見が蓄積されるのが20世紀後半の我が国

グ装置 SPTS MUC-21 ASE-Pegasus、研究室レベルで導の大学における基本形態であった。しかしながら、加入できる最も高精細なクラスの走査型電子顕微鏡

工・計測装置は年々高度化・大型化し、21世紀に至Hitachi Regulus SU8230等約70台であり、洗浄、製膜、り、潤沢に資金を持つ研究室であっても一流装置の調リソグラフィ、エッチング、組み立て、評価プロセス

達そして維持が困難な時代となった。もとより大学高の大半をカバーしている。現時点でカバーできていな

専、企業や国研、NPO における個々の研究室全てが等

い技術分野の装置は、ナノテクノロジープラットフォ

しく潤沢に巨額の資金と潤沢な人的リソースを「独占ーム16拠点のネットワークによって提供している。

所有」することは不可能であるが、1996年の VDEC 設

図1 武田先端知スーパークリーンルーム沿革

14

第

2-4
章

2

事業の紹介とd.lab

図2 d.lab 基盤デバイス部門が管理公開する共同利用装置一覧

基盤デバイス研究部門が運営する「武田先端知できた運営費を原資として職員の安定雇用や小・中規

クリーンルーム」共有環境

模装置の更新、増強に割り当てている。

拠点は、文部科学省事業 (2012-2021)「ナノテクノ

基盤デバイス研究部門では、多数の利用者が抱えるロジープラットフォーム東京大学微細加工拠点」また

微細加工への期待に日夜接することで、技術動向の「空は「武田先端知クリーンルーム」と呼ばれ、「装置共用気感」を持っている。需要が高く、分野を超えた普遍という価値観を共有する者」に対して広く開かれてい性が見込まれる基幹技術については自らのチームで技る。単なる試作の外注先ではないと、利用者一人一人

術開発を行い、積極的に論文発表して公共財とするよが自覚することが非常に大切であり、「自助・共助・公うに努めている。

助」という価値観を理解し共有することによって初め

さらに、d.lab の一部門であるという「地の利」を活て、研究室運営者としての自分が当然支払うべきコス

かし、集積回路素子（LSI）と新規 MEMS 構造の集積

ト（人的、金銭的、時間的）を最低限に抑えて直ちに化、所謂「集積化 MEMS」の研究開発を10年以上にわ最先端の研究が展開できる。価値観の共有による利益

たって実践している。詳細は原著論文 [2] にまとめていは例えば、建物も含め77億円を超える施設整備費、年

るとおり、「LSI ファウンドリ」機能によって、特定用

間3.0億円の運転経費、これらを整備し先端プロセスの途向け電子デバイスの搭載されたシリコンウエーハを知見を蓄積していた20年という時間の短縮効果であ

協力会社（例：フェニテックセミコンダクター社）でる。このように絶大な効果のため、多数の研究室の賛

試作し、取得したウエーハに対して武田先端知ビルス

同を得ている。賛同研究室数は過去 10 年で 456 研究ーパークリーンルームを始めとするオープンプラット

室、登録者は年間900名を超えており、実利用（部屋

フォームにおいて微細後加工を施し、センサ・アクチ

へのアクセス）は550名・年間1万6千アクセスを超えュエータ素子とする仕組みである。この仕組みによれる。

ば、信頼性が必要であるトランジスタ回路部分は全く

運用は「自助・公助・共助」を旨とし、利用者負担

苦労することなく入手でき、新規機能であるために外金（内規に基づく）、d.lab 運営費交付金、文部科学省

注の引受先が存在しない MEMS 部分は自前で行う。ま

ナノテクノロジープラットフォーム事業、関連研究室

さに「世界初の機能を」「世界最高の性能で」実現する（武田先端知ビルおよびクリーンルームの借室研究室）ことが可能な、世界的にもユニークな仕組みといえる。

や d.lab と直接共同研究関係のある企業等からの研究資企業も含む共同研究ベースで年1回の共同試作（固定金を収入とし、それぞれの予算使途を厳密に区分して枠方式）を行っている。

各種法規規則や命令を完全に遵守して公正に運用して[2] Y. Mita et al., Japanese Journal of Applied Physics,

いる。運転資金年間3.0億円の内訳は大づかみに整備

56, p. 06GA03, 2017 (2017) DOI: 10.7567/

費、電気代・修理費・人件費からなる。法人化以降、

JJAP.56.06GA03

年度事業報告

2.4.2

2
0
2
1

中期計画に基づいた弾力的な運用が可能であり、節約

15

基盤デバイス研究部門2021年活動報告【ポストナノプラへの参画・採択】クリーンルーム運営【受賞】文部科学省事業ナノテクノロジープラットフォ「公助」は、主にナノテクノロジープラットフォーム事ームでは、毎年3000件を超える利用報告書の中から特業で賄われている。この事業は令和3年度で10年間のに優れた利用成果を有識者による委員会により数件選期限が終了するが、文部科学省が中心となって、ナノ

定、顕彰している。基盤デバイス研究部門が推薦した

プラのヘリテージを活かした、プロセスを含むマテリ

利用成果「プラズモニック構造を利用したシリコン

アル DX（ディジタルトランスフォーメーション）事

MEMS モノリシック SPR 分光センサ」課題が秀でた利業が令和3年度より開始されることとなった。ナノプ用成果最優秀賞を受賞した（図3）。2019年の秀でた利ラは「構造解析・微細加工・分子物質合成」という分

用成果受賞、2020年の秀でた利用成果最優秀賞に続く

野別の横連携方式であったが、マテリアル DX では「研三年連続の受賞、二年連続最優秀賞の栄誉であった。

究領域ごとのハブ―スポーク」方式となった。

ナノプラ10年の歴史で最初で最後の金字塔である。受d.lab 基盤部門は、総合研究機構ナノ工学センターと連賞者は東大にもゆかりのある電気通信大学菅哲朗准教

携し、さらに情報基盤センターを加えて、幾原雄一教授（2022年4月より教授）の研究であり、武田先端知授代表で計画に応募、採択されている。令和2年度補

ビルの電子線描画装置による直接描画と深掘り RIE 装

正予算に続き、令和3年度補正予算によって測定装置

置によるナノ加工（開口200nm、深さ500nm）を施しが処置された。さらに、次世代 X-nics 研究拠点に d.lab

たプラズモニック構造で赤外線分光を行う研究である。

が採択され、その一部のプロジェクト実施のため同じ

2.4.3

第2章

2-4

b
a
l
.
d

事業の紹介と2021年度事業報告

く令和3年度補正予算が措置されている。合計で、45【感染0＆前年以上の利用成果を得る】2020年度に引き億円が世界一流のプラットフォームに伍すために必要

続き、完全なパンデミック対策を施した。毒性は弱いで、定期的なメンテナンス（例えば14年償還とするとが感染力の強いオミクロン株の流行により、クリーン

年間3億円ずつ）が引き続き必要とされている。

ルームに入った後発症したケースが3件（利用者、業者等）あったが、伝染は0であった。

図3 ナノテク展での受賞記念ポスターを前に関係者で記念撮影

16

2.5 「アドバンテストD2T寄附講座」活動報告
2.5.1 「アドバンテスト D2T 寄附講座」の紹介

内の大学・高専における「テスト研究・教育」の拠点としての活動を行っています．

2.5.1.1

アドバンテスト D2T 寄附研究部門（現寄附講座）設立の趣旨

育活動が行われています．このような状況の中，株式スト D2T 寄附研究部門」が2007年10月に VDEC 内に計12年間に渡るプロジェクトを遂行してきました．東京大学大学院工学系研究科附属システムデザイン研究センター（d.lab）が2019年10月に発足後、D2T 寄附研究部門は研究のさらなる発展，D2T 教育により重心

設立されました．
「アドバンテスト D2T 寄附研究部門」

を置いた「アドバンテスト D2T 寄附講座」としてセンは，全国の学生に VLSI の設計からテストまで一貫した

ター内に設置されました．2019年10月から株式会社ア研究・教育環境を提供することで，テスト設計の専門家となりえる人材を育成するとともに，SoC の設計に
来，VDEC では VLSI の「設計・試作」という面からの活動を重点的に行ってまいりましたが，「設計」だけ（2019年10月〜2022年9月）の二年目が開始いたしま
した。本報告は第5期の二年度，2020年10月〜2021年9月の活動報告となります。D2T に関する研究とともに、教育活動の充実図っていく予定であります．当寄でなく「テスト」の観点からも研究・教育の中心拠点

附講座の活動の詳細については，続く各章においてそとなるべく ”Design to Test（D2T）” の理念のもと，国れぞれ報告いたします．

2

2
0
2
1

年度事業報告関する研究を支援することを目的としております．従ドバンテストのご厚意により新たに開始した第 5 期

2-5

事業の紹介とd.lab

会社アドバンテストからの寄附金により，「アドバンテ年9月（第3期），2016年10月〜2019年9月（第4期）の章

で VLSI 設計・試作文化が根付き，活発な設計研究・教2010年10月〜2013年9月（第2期），2013年10月〜2016
第これまでの VDEC の活動を通じ，多くの大学・高専

当部門はこれまで2007年10月〜2010年9月（第1期），

17

2.5.1.2

第2章

2-5

アドバンテスト D2T 寄附講座構成員

オンラインでのご講演となりました。本学総長の藤井

特任教授

藤田

昌宏

先生によるご講演、本センター長の黒田先生のご講演

特任講師

肥後

昭男

をはじめ、英国インペリアルカレッジロンドンの Wayne

博士研究員

Byambadorj Zolboo

Luk, 教授、独国カールスルーエ工科大学 Mehdi Tahoori

共同研究員

浅見 幸司 （株式会社アドバンテス

教授、米国カリフォルニア大学サンディエゴ校の Alex

ト研究所）

Orailoglu 教授、香港科学技術大学で本学フェローであ

石田 雅裕 （株式会社アドバンテス

る Tim Cheng 教授、山荘技術研究所の大内真一先生を

ト）

お招きし、
「バイオ MEMS、3D 接合、メモリ、AI チッ共同研究員

学術支援職員 山口隆弘

プ、機械学習、設計最適化」をキーワードに最新の研

事務補佐員

真紀子

究についての貴重な講演を頂きました．また、D2T 寄

岡崎

b
a
l
.
d

事業の紹介と2021年度事業報告

附講座の研究紹介として Zolboo 博士研究員による最新
2.5.2 「第16回 D2T シンポジウム」開催報告の研究成果の発表も行いました。

2021年9月15日（木）に，オンライン（一部ハイブリ

このような COVID-19新型コロナ感染症影響下でしッド）開催による「第16回 D2T シンポジウム」を開催たのでオンライン（一部ハイブリッド）開催とはなりし，たくさんの皆様にご参加を頂きました．

ましたが、大変盛況な会となりましたことを改めて御

今回のシンポジウムでは、コロナ禍のため国内外の礼申し上げるとともに，今後開催される第17回シンポ講演者を招聘することがむずかしく、本学教員以外はジウムへのご参加を心よりお持ち申し上げる次第です．

16th D2T Symposium Program ONLINE September 15, 2021
10:00 Opening Remarks
Tadahiro Kuroda (Director, d.lab, School of Engineering, the University of Tokyo)
Yoshiaki Yoshida (President & CEO, ADVANTEST CORPORATION)
10:15 Session 1 (Chairpersons: Yoshio Mita, Masahiro Fujita, d.lab, the University of Tokyo)
Microfluidics for Cellular and Molecular Systems
Teruo Fujii, President (the University of Tokyo)
Meta-programming Strategies for Multi-Target Design Optimisation
Wayne Luk, Professor (Imperial College London)
12:00 Lunch
13:00 Session 2 (Chairperson: Tetsuya Iizuka, d.lab, the University of Tokyo)
Time Performance Improvement by Agile Design and 3D Integration
Tadahiro Kuroda, Professor (d.lab, the University of Tokyo)
Design of Reliable and Efficient Deep Learning Processing Systems
Alex Orailoglu, Professor (University of California, San Diego)
14:45 Session 3 (Chairperson: Makoto Ikeda, d.lab, The University of Tokyo)
Ratio based Resistive Memory Cells for Low Error Rate and High Energy Efficiency
K.-T. Tim Cheng, Professor (Hong Kong University of Science and Technology and Fellow, the University of Tokyo)
AI-Accelerator Proof of Concept by a Multi-IP Chip ProjectShin-ichi O'uchi (S. O'uchi)
Laboratory Team Leader, AIST-UTokyo AI Chip Design Open Innovation Laboratory (AIDL)National Institute of Advanced Industrial Science and Technology (AIST)
16:30 Session 4 (Chairperson: Masahiro Fujita, d.lab, The University of Tokyo)
Recent D2T research department progres
Akio Higo, Lecturer (d.lab, The University of Tokyo)
Analysis and Calibration Techniques of Modulated Wideband Converter for High-Precision Sub-Nyquist Sampling System
Zolboo Byambadorj, Doctoral research fellow (d.lab, The University of Tokyo)
Computing Paradigms based on Flexible Inorganic Printed Electronics
Mehdi Tahoori, Professor (Dependable Nano-Computing at Karlsruhe Institute of Technology)
18:00 Closing Remarks
Masahiro Fujita (d.lab, School of Engineering, The University of Tokyo)

18

2.5.3.

研究活動報告■高精度波形測定技術■5G 多チャンネル・ミリ波信号測定手法の研究

山口隆弘，肥後昭男，飯塚哲也

浅見幸司，Byambadorj Zolboo，小池良吾，Guo

確 率 的 ア ナ ロ グ - デ ジ タ ル 変 換 器（Stochastic

Analog to Digital Converter; ADC）の研究を行ってSheng, Nguyen Ngoc Mai-Khanh，肥後昭男，飯塚
哲也，藤田昌宏

確率の中央値をもちいたレベル交叉時刻検出方式にための，要素技術の研究を行っている . ミリ波用アン

ついて研究している．

テナの近傍界測定のため、空間分解能のよいプラナ
ー型モノポール・プローブアンテナを開発し、試作りで揺らぐと仮定できる．はたして，分散がレベルした . またプローブ特性の同定および、近傍界−遠方

交叉時刻の揺らぎパワーを正確に評価する尺度たる界変換アルゴリズムを作成し、実装完了 . ミリ波実験

かどうかが，われわれの主な関心である．数値実験

システムを構築し，実際の5G 用アンテナを用いて、と CMOS コンパレータをもちいた実験から，中央値

性能の確認及び改善を進めている .

コードからもとめた平均時刻 t μは，レベル交叉の最■ ATE 向け高速・高精度な多ピンタイミング CAL 技術

分散では，レベル交叉時刻の最尤時刻 t* 周りの揺ら石田雅裕，大塚日嵩，飯塚哲也，名倉徹，徐祖楽，ぎパワーは評価できない．確率的 ADC の雑音パワ

肥後昭男，藤田昌宏

ーが従来のフラッシュ ADC より大であると報告さ半導体試験装置 (ATE) では数千から数万ピンの信れているが [TCAS-I，Vol. 57, no. 11, 2010]，この発号入出力チャンネルをもち，被試験デバイス (DUT)

見はその理由をあたえる．分散における距離項（x –へ出力される試験信号のタイミングおよび DUT かμ）を，t* からの距離項（x – t*）に置き換えると，ら出力される信号の比較タイミングをそれぞれ一致

分散はもうひとつ別の評価尺度̶2乗平均誤差̶とさせるタイミングキャリブレーション (CAL) が必要

なる．すなわち，2乗平均誤差を評価尺度とするこである．本研究テーマでは，ATE に適用可能な高速とにより，レベル交叉時刻の最尤時刻 t* 周りの揺らかつ高精度な多ピンタイミング CAL 方式の研究をおぎパワーを評価できることになる．2乗平均誤差のこなっている．本年度は，目標精度1ps のタイミン有効性は，数値実験と CMOS コンパレータをもちい

グ CAL を実現する回路方式を決定し，VDEC のチッた実験により検証した．

プ試作サービスをもちいて TEG チップの設計をおこ

2

2

2
0
2
1

年度事業報告尤時刻 t* に一致しないことを発見した．したがって

2

事業の紹介とd.lab

検出されたレベル交叉時刻はその最尤時刻 t* の周

2-5
章

ミリ波信号を over-the-air (OTA) 環境で測定する

第いる．特に，耐不規則性をより向上させるための，なった．タイミング CAL 用デバイス開発における懸■広帯域周波数拡散向け高性能 ADC との応用
浅見幸司，Byambadorj Zolboo，肥後昭男，飯塚哲也，藤田昌宏念事項から TEG の試作・評価戦略を立案し，熱および電源変動による CAL 精度劣化を評価できる TEGを試作することに決定した．TSMC 65nm CMOS プ

IoT などで使用される低価格の RF デバイスを，低ロセスで TEG の回路設計およびレイアウト設計をおコストで高性能に測定するための圧縮サンプリング

こない，シミュレーションで目標 CAL 精度1ps を満方式の研究を行っている．4-channel MWC 実験回路

足できることを確認した上で，出図を完了した．

を作製しこれまでに構築した性能改善手法の実機検証を行った。実際の無線通信用デバイステストで使用される Bluetooth と LTE 波形を用いて性能を確認し、2021年3月で、本テーマを終了した .

19

2.5.4

研究発表

論文誌[1] Zolboo Byambadorj, Koji Asami, Takahiro J.
Yamaguchi, Akio Higo, Masahiro Fujita and Tetsuya
Iizuka, “ A Calibration Technique for Simultaneous
第2章

2-5

b
a
l
.
d

事業の紹介と2021年度事業報告
20

Estimation of Actual Sensing Matrix Coefficients on
Modulated Wideband Converters,” IEEE Transactions
on Circuits and Systems-I: Regular Papers, vol. 67, no.
12, pp. 5561 - 5573, Dec. 2020.

第3章

d.lab概要

3.1 組織概要を実施していた（平成16年度からは国立大学法人にな門学校における VLSI 設計教育の充実と研究活動の推ったことに伴い「客員研究員制度」に名称変更）. この進のために平成8年5月に全国共同利用施設として発足

流動教官制度の終了に伴い，全国運営協議会におけるした．平成16年度の国立大学法人化に伴い，東京大学

了解のもと，VDEC におけるチップ試作料金に手数料の学内の1部局として位置づけとなって以降も，各位を上乗せし，その資金により特任教員を雇用することのご理解の元，それまで同様の活動を継続してきた．

で VDEC の活動（現在の VDEC 機能）の充実を図って

令和元年10月に，東京大学における半導体関連研究のいる．

強化を目指して設置された東京大学大学院工学系研究加えて，平成20年4月からは「協力教員制度」を開始

科附属システムデザイン研究センター（d.lab）に合流

し，現在は10大学の各拠点校等の協力教員が移籍する

し，これまで VDEC が担ってきた日本の国公私立大学

ことなくその運営を担っていただいている．
（下記参照）と工業高等専門学校における VLSI 設計教育の充実とさらに産業界との連携のため，1名の客員教員に協研究活動の推進の活動を基盤設計研究部門における力をお願いしており，引き続き産業界との連携を充実「VDEC 機能」として継続しつつ，先端設計研究部門

させていきたい．

3-1
3

概要
d.lab

（略称 VDEC）は，日本の国公私立大学と工業高等専章

年を単位として2名の教官を派遣する「流動教官制度」

第東京大学大規模集積システム設計教育研究センター

現在、VDEC 機能を含めた d.lab の事務については，

における産学連携をも強化した最先端設計研究の強化

非常勤スタッフと工学系・情報理工学系研究科等事務を目指した活動を開始した．

部が連携をとりながら行っている．

VDEC は発足当初は専任教官5名と事務官1名という小さな組織であったが，平成9年度には専任教官2名と令和4年4月1日現在，d.lab の人員構成は，教授10名

事務官1名が増員され，令和元年9月時点では専任教員（内専任2名，兼任7名，特任1名），准教授3名（内専任28名，客員教授1名，そして20名以上の非常勤スタッフ名，兼任1名），講師2名（内専任1名，特任1名），助教2

や学外協力研究員が在籍していた．

名，研究員14名（内上席研究員2名，主幹研究員1名，特任研究員11名），学術専門職員14名，副課長1名，係また，平成9年4月から平成19年3月まで，全国9大学

長2名，特任専門職員1名，係員1名となっている．

の VDEC サブセンターから連携を密にする目的で，2

表 流動教官派遣大学
年度

平成9・10年度

派

遣

大

学

東北大学、横浜国立大学

平成11・12年度 金沢大学、広島大学
平成13年度千葉大学、東京工業大学

平成14年度千葉大学、東京工業大学、京都大学

平成15年度

京都大学、九州大学

平成16年度大阪大学、九州大学

平成17年度名古屋大学、大阪大学

平成18年度北海道大学、名古屋大学

平成19年度

北海道大学

平成20年度以降 協力教員派遣実績のある大学（北海道大学、東北大学、東京工業大学、金沢大学、名古屋大学、京都大学、京都工芸繊維
大学、立命館大学、大阪大学、広島大学、九州大学、福岡大学）

21

3.2 人事報告
d.lab 人事（2022年4月1日付け）

第

3-2

章

3

概要
d.lab

センター長・教授

黒

田

忠

広

先端設計研究部門長・特任教授

濱

田

基

嗣

基盤設計研究部門長・教授

池田

先端デバイス研究部門長・教授（東京大学生産技術研究所）

平

本

俊

郎

基盤デバイス研究部門長・准教授（東京大学大学院工学系研究科
電気系工学専攻）

三

田

吉

郎

教
授
（東京大学大学院情報理工学系
研究科）

中

村

宏

教
授
（東京大学大学院工学系研究科
電気系工学専攻）

竹

内

健

教
授
（東京大学大学院工学系研究科
電気系工学専攻）

高

木

信

一

教
授
（東京大学大学院工学系研究科
電気系工学専攻）

染

谷

隆

夫

教
授
（東京大学大学院工学系研究科
マテリアル工学専攻）

内

田

建

教
授
（東京大学大学院工学系研究科
電気系工学専攻）竹中充

非常勤講師（産業界客員教員）

水

野

正

之

准

教

授

小

林

正

治

准

教

授

飯

塚

哲

也

師

小

菅

敦

丈

後

昭

男

講

特任講師

肥

助

教

NGUYEN NGOC MAI KHANH

助

教

松

本

高

士

上席研究員

若

林

一

敏

上席研究員

丹

羽

正

昭

主幹研究員

高

木

特任研究員

島

本

直

伸

特任研究員

荒

川

文

男

特任研究員

落

合

幸

徳

特任研究員

陳

翔

宇

特任研究員

吉

俊

之

特任研究員

BYAMBADORJ ZOLBOOYANG ZUNSONG

特任研究員
特任研究員

22

誠

川

剛

二

宮

健

生

特任研究員

坪

井

伸

二

特任研究員

川

野

連

也

特任研究員

竹

内

魁

学術専門職員

狹

間

雅

人

学術専門職員島津之彦

学術専門職員

長谷川

学術専門職員有本

久

成

学術専門職員岡田光

司

学術専門職員

四手井綱章

学術専門職員林泰

弘

学術専門職員太悦子

学術専門職員YIP WAI YEUNG
田

学術専門職員有賀

学術専門職員

大竹

和生

学術専門職員小倉建

治

学術専門職員

井

上

友里恵

副 課 長

岡

野

孝

係

長

丹

羽

係

長

原

田

正

史

特任専門職員

小田嶋

輝

明

係

高

芳

郎

梨

孝

3

浩
概要
d.lab

員

通

章

窪

3-2
第

学術専門職員田淳之靖※（ ）が記載されている教員は，（ ）内が本務先
である．

23

第
3-2

章

3

概要
d.lab

24

2021年度東京大学大学院工学系研究科附属システムデザイン研究センター基盤設計研究部門（VDEC）
全国運営協議会委員名簿
氏

名

所

属

・

職

位

任

期

連
TeL/Fax絡先E-mail藤田昌宏

東京大学大学院工学系研究科附属システムデザイン研究センター
教授

池田

誠

東京大学大学院工学系研究科附属システムデザイン研究センター教授

2020.4.1～
2022.3.31

TEL 03（5841）6661

ikeda@silicon.u-tokyo.ac.jp

黒田忠広

東京大学大学院工学系研究科附属システムデザイン研究センター教授

2020.4.1～
2022.3.31

TEL 03（5841）6561

kuroda@ee.t.u-tokyo.ac.jp

高木信一

東京大学大学院工学系研究科電気系工学専攻 教授

2020.4.1～
2022.3.31

TEL 03（5841）7467

takagi@ee.t.u-tokyo.ac.jp

池辺将之

北海道大学量子集積エレクトロニクス
研究センター 教授

2020.4.1～
2022.3.31

TEL/FAX 011-716-6004

ikebe@ist.hokudai.ac.jp

須川成利

東北大学未来科学技術共同研究セン
ター 教授
東北大学リサーチプロフェッサ

2020.4.1～
2022.3.31

TEL 022（795）5022
FAX 022（795）3986

shigetoshi.sugawa.d4@tohoku.
ac.jp

一色

剛

東京工業大学 工学院 情報通信系 教授

2020.4.1～
2022.3.31

TEL/FAX 03（5734）2842

isshiki@ict.e.titech.ac.jp岡田健一

東京工業大学工学院電気電子系 教授

2020.4.1～
2022.3.31

TEL 03-5734-3764

okada@ee.e.titech.ac.jp

華早稲田大学基幹理工学部電子物理シ
ステム学科 教授

2020.4.1～
2022.3.31

TEL 03-5286-3400

shi@waseda.jp

北川章夫

金沢大学理工研究域電子情報通信学系 教授

2020.4.1～
2022.3.31

TEL 076（234）4863
FAX 076（234）4863

kitagawa@is.t.kanazawa-u.ac.jp

石原亨

名古屋大学大学院工学研究科情報シ
ステム学専攻 教授

2020.4.1～
2022.3.31

TEL 052（789）4363

ishihara@i.nagoya-u.ac.jp

佐藤高史

京都大学大学院情報学研究科通信情報システム専攻 教授

2021.8.1～
2022.3.31

TEL 075（753）4801
FAX 075（753）4802

takashi@i.kyoto-u.ac.jp

三浦典之

大阪大学大学院情報科学研究科情報システム工学専攻 教授

2021.7.15～
2022.3.31

TEL 06（6879）7810
FAX 06（6879）7812

nmiura@ist.osaka-u.ac.jp

藤 島実

広島大学大学院先進理工系科学研究
科 量子物質科学プログラム 教授

2020.4.1～
2022.3.31

TEL 082（424）6269

fuji@hiroshima-u.ac.jp

井上弘士

九州大学大学院システム情報科学研究院情報知能工学部門 教授

2020.4.1～
2022.3.31

TEL 092（802）3793
FAX 092（802）3786

inoue@ait.kyushu-u.ac.jp

藤 野

毅

立命館大学理工学部電子情報工学科教授

2020.4.1～
2022.3.31

TEL:077-561-5150（直通）8391（内線）
FAX: 077-561-5150，2663

fujino@se.ritsumei.ac.jp

兵 庫

明立命館大学理工学部電子情報工学科教授

2020.4.1～
2022.3.31

TEL 04（7124）1501内3756
FAX 04（7122）5171

hyogo@ee.noda.tus.ac.jp

石黒仁揮

慶應義塾大学理工学部電子工学科教授

2020.4.1～
2022.3.31

TEL 045（566）1815内
42255

ishikuro@elec.keio.ac.jp

吉本雅彦

神戸大学大学院システム情報学研究科
特命教授

2020.4.1～
2022.3.31

TEL 078（803）6630
FAX 078（803）6630

yosimoto@cs.kobe-u.ac.jp

名 倉徹

福岡大学工学部電子情報工学科 教授

2020.4.1～
2022.3.31

TEL 092（871）6631

nakura@fukuoka-u.ac.jp

fujita@ee.t.u-tokyo.ac.jp

3-2
3

章

概要
d.lab

又

TEL 03（5841）6673
FAX 03（5841）6724

第史

2020.4.1～
2022.3.31

25

2021年度 システムデザイン研究センター運営委員会委員名簿
区

分

氏

名

所

属

任

期

メールアドレス

委員長

黒田

忠広

システムデザイン研究センター
センター長

１号委員

染谷

隆夫

工学系研究科長ーdean@t.u-tokyo.ac.jp

２号委員

森川

博之

電気系工学専攻長

ーmori@mlab.t.u-tokyo.ac.jp

３号委員

柴田

直哉

総合研究機構長ーshibata@sigma.t.u-tokyo.ac.jp

ーkuroda@dlab.t.u-tokyo.ac.jp

藤田昌宏

システムデザイン研究センター

3-2

第

４号委員

池田

誠

システムデザイン研究センター

2021.4.1～
2023.3.31

ikeda@silicon.u-tokyo.ac.jp

3

４号委員

小林

正治

システムデザイン研究センター

2021.4.1～
2023.3.31

masa-kobayashi@nano.iis.u-tokyo.
ac.jp

４号委員

飯塚

哲也

システムデザイン研究センター

2021.4.1～
2023.3.31

iizuka@vdec.u-tokyo.ac.jp

５号委員

高木

信一

電気系工学専攻

2021.4.1～
2023.3.31

takagi@ee.t.u-tokyo.ac.jp

５号委員

霜垣

幸浩

マテリアル工学専攻

2021.4.1～
2023.3.31

shimo@dpe.mm.t.u-tokyo.ac.jp

５号委員

鈴木

雄二

機械系工学専攻

2021.4.1～
2023.3.31

ysuzuki@mesl.t.u-tokyo.ac.jp

６号委員

中村

宏

情報理工学系研究科

2021.4.1～
2023.3.31

nakamura@hal.ipc.i.u-tokyo.ac.jp

６号委員

平本

俊郎

生産技術研究所

2021.4.1～
2023.3.31

hiramoto@nano.iis.u-tokyo.ac.jp

章

４号委員

2021.4.1～
2022.3.31

概要
d.lab
26

fujita@ee.t.u-tokyo.ac.jp

3.3 退任のご挨拶

藤田昌宏

このたび定年退職にあたり、少し述べさせていただ

新しい実装に対応するもの、たとえば最近では量子コンピュータの設計と利用に関する EDA 技術の研究開発も鋭意進められています。
その EDA 技術に関してですが、私が最も重要である

月 か ら 東 京 大学の教授を 務めさせていただ き、 旧と感じていることについて触れたいと思います。現在、

VDEC の活動にも参加してきました。

EDA ツールは、EDA ベンダーと呼ばれる主に欧米の研究内容は、実は卒論から一貫して同じで、電子機企業（開発は台湾やインドなども）から購入して、使器の設計技術、設計支援技術、一般に EDA、Electronic

用することが一般的になっています。お金があれば、Design Automation といわれる技術に関するものです。

最先端 EDA ツールを導入して、最も進歩的なチップを

今、日本でも半導体技術や半導体産業の重要性が認識設計できるということになるのですが、実際には、だされ、多くの計画が進行中だと思いますが、私は、卒れでもできる EDA ツールの使い方では、だれでもでき論の時からその中心技術の1つである EDA を基本研究る設計しかできない、ということになります。ツール

テーマとしてきています。

の単純利用では、自分にできることは基本的に他の人電子機器は大規模化、複雑化しており、500億を超もできるということで、設計では差別化できないことえる素子を的確に結合し融合することで、大規模半導になります。ところが実際の設計では、ツールの使い

体チップ、例えば AI チップが実現され、高速・高機能

方で性能が大きく、例えば10倍以上、変化していま処理が実現されています。それに利用される EDA 技術

す。これは、EDA ツールを効率的に利用する能力が極の重要性は広く認識され、1960年代から開発が進めらめて重要であるということであり、そのためには EDA

れていており、今も AI 技術の利用も含めて、活発に研技術がわかっていて、ツールが中でどのように処理し究されています。

ているかを理解し、必要に応じてツールを人が助けてまた、設計最適化や設計検証技術は、EDA 以外にもやることで、チップ設計の差別化がされているという応用可能で、種々の社会的解析でも広く活用されていことです。残念ながら、日本では EDA 技術に関する研ます。実際、EDA で学位ととった人の過半数は、最近究が盛んであるとはいいがたいのですが、それだけでは EDA 関連ではなく、グローバル IT 企業で活躍してなく、EDA 教育とくに、高度な利用技術の教育が重要います。

で、現在少し抜けているのではないかと感じています。

EDA で面白いのは、設計対象が常に大規模化していだれでもできる何とかというだけでなく、私にしかでるため、また、新しい素子やアーキテクチャが考案・

きない何とかも重要です。そういう人たちを増やして実用化されるため、EDA には常に新しい研究の需要がいくことが将来のジャンプにつながるやではないかとあるということです。仮にその時点での半導体技術が思います。

100万素子を集積できるものだとすると、その設計支大学や VDEC には、どれだけ貢献できたかはよくわ

援を行う EDA ツールについては、それよりも少し大きかりませんが、いろいろ助けていただいたことは確かな規模までを対象として効率的に研究開発されます。

であり、お礼申し上げます。今後は、個人的にやり残一方、次世代の1000万素子には、そもそも EDA ツーした研究を少しずつ趣味としてやっていければと思っルのプログラム内のデータ構造が合わないなど根本的ています。ありがとうございました。

3

概要
d.lab

崎の研究所から富士通の米国研究所を経て、2000年33-3
章

私は本学で博士をとったあと、富士通に就職し、川研究開発する、ということを繰り返しています。また、

第きたいと思います。

な理由もあり、まったく対応できず、したがってまた27

徐

祖楽（Zule Xu）

2008年に留学生として来日し、旧 VDEC の CAD ツ
第

3-3

章

3

ール、試作、セミナーなどを通して集積回路設計の扉を開きました。それから10年後の2018年に旧 VDEC・d.lab 基盤設計研究部門に特任講師として着任しまし

概要
d.lab

た。この4年間、d.lab-VDEC 教育活動に関するセミナ
ーやフォーラムの運営を担当していました。全国の大学の先生方、学生様、およびベンダー企業の講師方とやり取りをしており、日本の集積回路教育・研究の最新動向をはじめ、様々ことを勉強させて頂きました。
今年 4 月からは imec-Netherlands に移しましたが、

analog/RF 集積回路に関する研究を続けて新たな形で当分野に貢献する道を模索します。d.lab、そして日本に教わったことを糧に、新しい挑戦に向けて行きます。これまで関わって頂いた皆様、ありがとうございました。

28

3.4 決算報告（円）

1. 運営費交付金
事項

収入（予算配分）額

支

出

額

過

不

足

額

577,117,069

499,400,545

77,716,524

研究経費

11,693,248

11,868,301△ 175,053

計588,810,317

511,268,846

77,541,471

3-4
第

共通経費

章

3

教員名

委 託 者

研 究 課 題種

類

受入金額（円）1

黒田忠広

国立研究開発法人 科学技術振 積層型 AI チップの低電力高効率アー
興機構
キテクチャ

受託研究

3,666,000

2

黒田

忠広

近 接 場 接 続（Transmission Line
国立研究開発法人 宇宙航空研
Coupler）のエリアアレイパッケー
究開発機構
ジへの応用の研究

共同研究

788,6863藤田昌宏

独立行政法人 日本学術振興会

丘陵地域における地滑りの予測・検出・監視システム

受託研究280,000

4

藤田昌宏

IoT とモバイルビッグデータ処理のた
国立研究開発法人 科学技術振めの高信頼高機能サイバーフィジカ
興機構
ルシステムの構築

受託研究

18,252,000

誠

戦略的イノベーション創造プログラム（SIP）第2期／ IoT 社会に対応し電子商取引安全技術研究組合
たサイバー・フィジカル・セキュリ(ECSEC)
ティ／（A1）IoT サプライチェーンの信頼の創出技術基盤の研究開発

受託研究

11,931,000

誠「高効率・高速処理を可能とする AI
チップ・次世代コンピューティングの技術開発／研究開発項目①革新的 AI
電子商取引安全技術研究組合
エッジコンピューティング技術の開(ECSEC)発」AI エッジデバイスの横断的なセキュリティ評価に必要な基盤技術の研
究開発

受託研究

15,755,000

受託研究460,000

5

6

池田

池田

7

池田

誠

IoT 推進のための横断技術開発プロ
国 立 研 究 開 発 法 人 新 エ ネ ル ジェクト /Sensor-to-Cloud Security
ギー・産業技術総合開発機構～ビックデータを守る革新的 IoT セ
キュリティ基盤技術の研究開発

8

池田

誠

研究開発課題発掘のための先導調査
国立研究開発法人 新エネル
研究／ RISC-V システム設計プラット
ギー・産業技術総合開発機構
フォームの研究開発

受託研究2,995,000

受託研究1,306,545,000

9

池田

誠

AI チップ開発加速のためのイノベー
国 立 研 究 開 発 法 人 新 エ ネ ル ション推進事業 / 研究開発項目2：AI
ギー・産業技術総合開発機構
チップ開発を加速する共通基盤技術の
開発

10

池田

誠

国立研究開発法人 産業技術総 AI チップ開発を加速する共通基盤技
合研究所
術の開発

共同研究

1,650,000

11

池田

誠

AI 機能付デジタル・アナログ・セン
国立研究開発法人 産業技術総サ（DAS）集積システムに関する研
合研究所
究開発

共同研究

550,000

12

三田

吉郎

国立大学法人 京都大学

受託研究67,260,000

受託研究

1,999,800

受託研究

1,950,000

微細加工プラットフォーム

13

小林

正治

ナノスケール強誘電体トランジスタの国立研究開発法人 科学技術振研究開発と機械学習アクセラレータへ
興機構
の応用

14

小林

正治

国立研究開発法人 科学技術振 知財活用支援事業スーパーハイウェイ
興機構「不揮発性記憶素子」

概要
d.lab

2. 2021年度公的機関からの研究費

29

第

3-4

15

飯塚

哲也

16

飯塚

哲也

17

小菅

敦丈

18

小菅

敦丈

19

若林

一敏

国立研究開発法人 科学技術振 リアルタイム学習推論機能創出に向け興機構た回路設計技術基盤構築

国立研究開発法人 科学技術振AIによる回路トポロジー合成を実現す
る高度なアナログ回路設計プラット

興機構

フォームの開発

国立研究開発法人 科学技術振 デバイス・システム協調による超低電
興機構

圧布線論理型 AI プロセッサ

国 立 研 究 開 発 法 人 新 エ ネ ル オンデバイス教師なし学習型ＡＩ外観
ギー・産業技術総合開発機構

検査ソリューションの研究開発

国立研究開発法人 科学技術振 MEC 用マルチノード向けの総合高位
興機構

合成システムの研究開発

受託研究

22,100,000

受託研究

16,276,000

受託研究7,800,000

補助金

4,992,000

受託研究

13,000,000

受託研究

23,595,000

高効率・高速処理を可能とするＡＩ

章

3

20

若林

一敏

国立研究開発法人 新エネル

概要
d.lab

ギー・産業技術総合開発機構

チップ・次世代コンピューティングの技術開発／研究開発課題発掘のための先導調査研究／データ構造処理を加速可能な新型計算機構の研究開発

合計

1,521,845,486※合計金額は，上記1～20の各課題の合計金額を記載している．
（円）

3. 2021年度民間企業等からの研究費
教員名

委 託 者

研 究 課 題種

類

受入金額（円）1

黒田忠広

三菱電機株式会社

基地局増幅器のための広帯域化回路技術の研究開発

共同研究

－

2

黒田

忠広

三菱電機株式会社

チップ間ミリ波信号無線伝送技術の
研究（２）

共同研究

－

3

藤田

昌宏

株式会社アドバンテスト

先端 LSI 開発環境・テスティング技術

共同研究

－

受託研究

－

4

池田

誠

キオクシア株式会社

ストレージシステムにおける属性暗号を用いたセキュアアクセスの最適
実装の検討

5

池田

誠

株式会社村上開明堂、株式会社シルバーアイ

ドライバー見守りシステム用セキュ
リティ技術の研究

共同研究

－

6

三田

吉郎

株式会社アドバンテスト

集積化微小 MEMS による高機能セン
サの研究

共同研究

－

7

三田

吉郎

株式会社ニューフレアテクノロ
三次元 MEMS 構造プロセスの研究
ジー

共同研究

－

8

三田

吉郎

東レ株式会社

共同研究

－

9

小林

正治

Channel and Interface Engineeringof Ferroelectric-HfO2 FeFET for 3D 受託研究
integrated high density memory

－

10

小林

正治

酸化物半導体の大規模集積回路応用に向けたデバイスプロセスの研究開発－

有機材料を用いたハイブリットボン
ディング用プロセス開発

Ta i w a n S e m i c o n d u c t o r
Manufacturing Company, Ltd
株式会社神戸製鋼所

合

計

共同研究

57,919,100※合計金額は、上記1～10の各課題の合計金額を記載している。
※受入金額の「－」は非公表を意味している。

4. 2021年度寄附金
受入件数：5件

受入額 計37,366,334円（株式会社アドバンテスト、株式会社ジーダット、Zeno Semiconductor, Inc.、一般財団法人電子回路基板技術振興
財団、公益財団法人マツダ財団）

30

第4章

研究報告

4.1 全体概況
研究発表

研究室構成
人数（名）

研究論文

国際会議

その他

d.lab 教員

85

21

37

71

1

6

9

協力教員

131

49

77

118

3

0

15

著書（冊） 特許（冊） 受賞（件）

第

4-1
章

4

研究報告
31

4.2 研究室構成員（2021年度）

黒田・小菅研究室

第

4-2

章

4

構成

忠

忠

修士1年

孫

英

皓

修士1年

研究報告

黒 田

忠 広

教授

山

田

歩

学部4年

濱 田

基 嗣

特任教授

市 川

裕 也

学部4年

小 菅

敦 丈

講師

小 林

知 幾

学部4年

丹 羽

正 昭

上席研究員

小 林

英 太 郎

学部4年

若 林

一 敏

上席研究員

木

剛

主幹研究員

川 野

連 也

特任研究員

二 宮

健 生

特任研究員

魁

特任研究員

高

竹

内

四 手 井

綱 章

学術支援専門職員

岡 田

光 司

学術支援専門職員
学術支援専門職員

Wai-Yeung Yip
林泰

弘

学術支援専門職員

窪 田

通 孝

学術支援専門職員

柴

康

博士2年

太

Meng Haopeng

修士2年

大 森

達 夫

修士2年

三 浦

礼 士

修士2年

柴 田

彩 登

修士1年

Lixing Yu

修士1年

Yao-Chung Hsu

修士1年

Ximing Wang

修士1年

澄 川

玲 維

学部4年

本 堂

楓 馬

学部4年

末 廣

知 士

学部4年

内 間

典 子

特任専門職員豊 井弘 美

特任専門職員向 井

律 子

特任専門職員田 所

久 美 子

特任専門職員

竹内研究室

構成

竹

内

健

松 井

千 尋

三 澤

奈 央 子

合

32

范

中村研究室
中

構成

村

宏

高 瀬

英 希

准教授

小 島

拓 也

助教

上 野

洋 典

博士3年

胡

思 已

博士2年

原

悠

修士2年

岡 田

怜 士

修士2年

仮 屋

郷 佑

修士2年

小 山

大 次 郎

修士2年

高 瀬

圭 一 郎

修士2年

茆

黄 潤

修士1年

國 分

海 渡

修士1年

富 田

祐 永

修士1年

中 島

創 太

修士1年

前 田

志 温

修士1年

山 崎

雄 輔

修士1年

佐 藤

弘 之

学部4年

中 川

雅 人

学部4年

檜 原

陽 一 郎

学部4年

藤田研究室

構成

藤 田

昌 宏

教授

松 本

高 士

助教

植

教授

Zhang Xinpei

博士2年

教授

宮 坂

博士2年

特任助教

Wang Junbo

修士2年

学術支援専門職員

Zhang Yuechuan

修士2年
修士2年

幸 雄

田

晃

博士2年

小 池

樋 口

和 英

博士2年

Yu Mingfei

修士2年

越 能

俊 介

修士1年

Yi Qingyang

修士2年

吉 清

秦 生

修士1年

門 井

学部4年

良 吾

丈 丸

池田研究室
池

平本研究室

構成

教授

平 本

俊 郎

構成

田

誠

吉 川

俊 之

特任研究員

竹

内

潔

特任研究員

荒 川

文 男

特任研究員

水 谷

朋 子

特任研究員

繆

逸

博士１年 (Yijie Miao)

伊 藤

一 夫

特任研究員

Bayasgalan Amartuvshin

博士1年

鈴 木

慎 一

特任研究員

Zeyu Wang

博士1年

高 倉

俊 彦

特任研究員

修士２年 ( 現在 Huawei)

高 瀬

博 行

特任研究員

池 田

健 人

修士2年 ( 現在 SONY)

福 井

宗 利

特任研究員

直

修士2年 ( 現在 SONY)

櫛 田

知 義

シニア協力員Anawin Opasatian

修士2年

周

Hung Quoc Bui

修士１年赵寅帆 (Yinfa Zhao)
阿 部

渡

辺

宇

翔

博士1年

山 中

勇 人

修士2年

修士１年

刘

子

豪

修士2年

浩 太郎

修士1年

余

虹

寛

修士2年

島 田

泰 慎

修士1年

姫

佩

琳

修士1年

菊 岡

才 人

学部4年（現在修士1年）

金

駿

午

修士1年

藤 田

将 大

学部4年（現在竹中研修士1年）

正

田

薫

学部4年（現在修士1年）

松

岡

瞳

学部4年（現在三田研修士1年）

小林研究室

構成

小 林

正 治

准教授

武

継

特任研究員

進 藤

怜 史

璇

飯塚研究室

構成

飯 塚

哲 也

准教授

李

徐

祖

特任講師

梅

瀟

グェン ゴック マイカーン

助教

沢 辺

慶 起

修士2年

ビャムバドルジ ゾルボー

特任研究員

糸 矢

祐 喜

修士1年

陳

翔

宇

特任研究員

宮

綺

雲

修士1年

楊

尊

松

特任研究員

金

在

顕

修士1年

将

博士1年

郝

俊

翔

修士1年

星

宇

修士1年

長

田

楽

博士1年

然

修士2年（9月卒業）

爍

煒

博士1年

黄

堀 川

貴 道

修士2年

Deepak Ganesh Sharma

岡

英

修士2年

岩 下

僚 我

修士1年

柴 田

凌 弥

修士1年

袁

浩

晨

修士1年

晟

修士1年

松

郭
張

浩

明

修士1年

大 塚

日 嵩

学部4年

加 納

創 太

学部4年

陽

学部4年

熊

野

特任研究員（10月退職）

卓

李

高木研究室

構成

高 木

信 一

研究報告

定

4

章

蒋

4-2
第

杰

教授

修士1年

教授

トープラサートポン カシディット 講師
李

宗

羅

恩

博士3年（工学系）

璇

博士3年（工学系）

陳家

驄

博士2年（工学系）

姜旼

秀

博士2年（工学系）

33

隅

第

4-2

章

4

田

圭

博士2年（工学系）

構成

研究報告

雪

揚

修士2年（工学系）

王澤宇

修士2年（工学系）

染 谷

隆 夫

教授

名 幸

瑛 心

修士2年（工学系）

横 田

知 之

准教授

川 野

麻 琴

修士1年（工学系）

李

成

講師

吉 津

遼 平

修士1年（工学系）

多 川

友 作

特任助教

岩 重

宏 一 郎

学部4年（工学部）

松 葉

頼 重

特任研究員

川 島

伊 久 衞

学術支援専門職員

立 花

勇 太 郎

学術支援専門職員

小 泉

真 里

学術支援専門職員

雪 田

和 歌 子

学術支援専門職員

池 ケ 谷

智 子

学術支援専門職員

松 岡

一 代

学術支援専門職員

山 﨑

祥 子

学術支援職員原

五月

学術支援職員

程

董

凱

博士2年

汪

浩

洋

博士2年

王

佳

辰

博士2年

杜

宝

才

博士1年

裕

博士1年

竹中研究室
竹

構成

中

充

教授

睿

特任助教

唐
ロ ダ

ヌ ル

博士3年（工学系）

趙子

強

博士3年（工学系）

湯涵

智

博士2年（工学系）

悠 人

博士1年（工学系）

ティパット ピヤパッタラクン

博士1年（工学系）

渡 辺

耕 坪

修士2年（工学系）

超

修士2年（工学系）

高 城

和 馬

修士1年（工学系）

中 山

武 壽

修士1年（工学系）

黄明

智

修士1年（工学系）

赤 澤

智 熙

学部4年（工学部）

車 谷

瞭 文

学部4年（工学部）

宮 武

張

内田研究室

構成

加

藤

薫

ハリムルティ スクスマンディラ 博士1年
相 浦

琢 人

修士2年

中 村

裕 成

修士2年

角

祐 太 郎

修士2年

王

文

清

修士2年

加 藤

由 太 郎

修士1年

森

一

修士1年

馬

ウィジャヤ テオドルス 修士1年

田

建

教授

郭

舒

揚

修士1年

田 中

貴 久

助教

奥 田

知 華

学部4年

加 藤

る み

学術支援職員

宮 田

寛 生

学部4年

加 藤

太 朗

博士1年

野 木

壮 一 郎

修士2年

松 村

美 貴 也

修士2年

梅 田

竜 生

修士1年

濱 中

悠 輔

修士1年

今 西

創 生

学部4年

成 田

雄 紀

学部4年

宮 尾

知 寿

学部4年

内

34

染谷・横田・李研究室

韓三田研究室ディレクション担当）

構成

渡 邊

か を る

特任専門職員 （ナノテクノ

三 田

吉 郎

准教授

ロジー・プラットフォーム事

肥 後

昭 男

特 任 講 師 （ADVANTEST

務局）
高 田

D2T）
吉

卿

客員研究員（LIMMS 研究所

幸 徳

原

誠

雄 太

特任研究員 （ナノテクノロ

工学系共同研究員 （コニカ
ミノルタ）

ジー・プラットフォーム 専

三

角

啓

修士2年

任マネージャ）

山 口

貴 史

修士1年

辻

啓

吾

修士1年

ジー・プラットフォーム 技

山 形

昌 弘

学部4年

術支援担当）

海 老 原

祐 輔

学部4年

ルブラッスール エリック 特任研究員 （ナノテクノロ

藤

中 山

4-2
4

研究報告

落 合

テスト）

章

/ 仏 CNRS C2N 研究所）

d.lab 共同研究員 （アドバン
第

黄

晃 広

支援職員 （ナノテクノロジ
ー・プラットフォーム 技術
支援担当）

水 島

彩 子

技術専門職員 （ナノテクノ
ロジー・プラットフォーム
技術支援担当）太 田

悦 子

学術専門職員 （ナノテクノ
ロジー・プラットフォーム
技術支援担当）島 本

直 伸

特任研究員 （ナノテクノロ
ジー・プラットフォーム代表機関

東日本方面コーディ

ネータ）
大 西

廉 伸

学術専門職員 （ナノテクノ
ロジー・プラットフォーム代
表機関

東日本方面コーデ

ィネータ）
澤 村

智 紀

技術専門職員（武田先端知ク
リーンルーム管理室）

廣 澤

公 彦

学術専門職員 （ナノテクノ
ロジー・プラットフォーム
武田クリーンルーム管理室担
当）

豊

倉

敦

技術専門職員 （電気系一般
電子実験室、武田先端知204
バックエンド加工室支援担
当）

河 井

哲 子

学術専門職員 （ナノテクノ
ロジー・プラットフォーム

35

4.3 研究概要
今年度は断熱回路を活用し受信信号に基づいて決定論

黒田・小菅研究室（http://www.kuroda.t.u-tokyo.ac.jp/index.html）

黒田 忠広、濱田 基嗣、小菅 敦丈、四手井 綱章、岡第章

4に断熱論理回路自体を工夫することにより低電力化を実現した RFID タグ回路を TSMC 0.18μ m CMOS プ

TCI: ThruChip Interface
4-3

的に衝突を回避する新た衝突回避機能を実現し、さら田 光司、イップ ウェイイェン、柴康太、大森達夫

ロセスで開発した。開発した成果は A-SSCCʼ21にて学会発表した。同じく RFID タグ上に実装したコイルと研究報告

チップの配線を巻いて作ったコイルの誘導結合を用

PCB 基板上のコイルとが磁界結合する、ボンディング

いて積層チップ間でデータ転送を行う 3次元集積技術

レス実装技術も新たに開発した。コストの高いフリッの研究を行っている。TSV（シリコン貫通電極）と同

プチップ実装やボンディングが不要になる。TSMC

等以上の性能を低コストで実現可能である。本年度

0,18μ m CMOS プロセスでテストチップを開発評価

は、TCI を用いた3次元 SRAM 積層技術に関する発表

し、SSDMʼ21, ASP-DACʼ21及び JJAPʼ22にて論文発表

及びそれに向けたアーキテクチャ、AI 処理アルゴリズを行った。

ムの研究と、RaaS と共同で TCI を活用した3次元積層

SRAM のテストチップの設計を行った。また TCI に向けた3次元積層の設計検証方法の基礎検討を行った。3次元実装技術については ESSCIRCʼ21にて、そして3次元積層の設計検証ツールについては EDAPSʼ21にてそWired-logic AI プロセッサ黒田 忠広、濱田 基嗣、小菅 敦丈、柴康太、YaoChung Hsu, 澄川玲維、本堂楓馬
処理量の多い AI が多数社会実装されるにつれて急増する電力消費を抑えるため、Wired-logic に着目した非れぞれ学会発表を行った。

ノイマン型 AI Processor を研究している。Wired-logic
TLC: Transmission Line Coupler
黒 田 忠 広、 濱 田 基 嗣、 小 菅 敦 丈、 林を用いることで DRAM や SRAM アクセスを最小化で
泰 弘、

Ximing Wang

き電力効率を大幅に向上できるが、膨大な素子をチップ上に実装する必要があるため面積効率は大幅に劣化

ボード上の伝送線路の電磁結合を用いて、ボード間する。そこで (1) 人間の脳におけるプルーニングと呼ばでデータ転送を行う技術の研究を行っている。従来型

れる不要なニューロンとシナプスを削除しネットワーのコネクタで問題となる、摩耗、耐震性、インピーダ

クを最適化する技術、そして (2) 従来以上に大幅にプルンス整合などの問題がなく、安価で高性能な無線コネ

ーニングし素子数を節約するため、人間のニューロンクタを実現可能である。本年度は企業との共同研究をが持つ多種多様な非線形関数を適材適所使い分けて演

通じ、パッケージ基板と PCB とを接続するための小型

算強度を増す性質を取り入れた、非線形ニューラルネ

かつ高密度 TLC 実装技術の研究開発、そして非接触給ットワーク技術、そして (3) 畳み込みアルゴリズムの処

電と TLC とを同軸配置し近接させた状態で同時通信を理に合わせて回路を再利用する畳み込み型 Wired-logic

行う完全密封型の非接触コネクタ技術の研究を行っarchitecture 回路の3つの技術を開発している。本年度た。特に後者においては無線給電と非接触通信との相は手書き文字認識 MNIST、10種の一般物体を見分け互干渉を防ぐため、GND シールド技術の基礎検討をる CIFAR-10のそれぞれのデータセットに対して基礎実施した。

技術検討と学習アルゴリズムの開発を行い、FPGA を用いて原理実証した。それぞれの成果は IEEE の主要

RFID 無線タグ
黒田 忠広、濱田 基嗣、小菅 敦丈、三浦礼二、柴田彩登

1mm 角以下の極小チップにアンテナと無線回路を集ジャーナル誌である JETCASʼ21、OJCASʼ22に採択され た。 ま た こ れ ら の 成 果 に 対 し、MIT Technology

Review Japan より Innovators Under 35として小菅講師が表彰された。

積した無線タグを実現し、インテリジェントなリーダと組み合わせることで通信距離を確保し、極めて安価な IoE（Internet of Everything）システムを追究する。

36

ミリ波イメージングレーダ
黒田 忠広、濱田 基嗣、小菅 敦丈、イップ ウェイイ

ェン、末廣CiM の回路面積が97.6% 縮小する。ReRAM デバイス知士

過酷環境下（悪天候、不十分な夜間照明、カメラへの非対称なエラー特性を考慮し、二次形式のハミルトの汚れ付着）では、従来の画像認識による人・物体識

ニアンにおける QUBO 行列の “0” を HRS に記憶する別器は精度が低い課題があった。高い耐環境性を持つことで、許容できるビット・エラー率（BER）が10倍，ミリ波は有望であるが、画像と異なり深層学習型 AI 適許容できるビット精度が5ビットまで減らすことが可

用には学習データ作成に課題があった。本研究では新能になった。

第4-3

インセンサ・コンピューティングの研究

体識別 AI 技術を開発する。本年度は主にミリ波レーダ

竹内健、松井千尋

ーのデータ特徴とそれに即したネットワーク構造の検センシングのための Event-based vision sensor（EVS）

討、並びにカメラ - レーダー協調半自動学習データ生と 統 合 し 演 算 す る 低 消 費 エ ネ ル ギ ー の SRAM

成技術の開発に取り組み、6種類の物体の種類と位置

Computation-in-Memory（CiM）を提案した。従来のを画像認識と同等の精度で検知できるミリ波レーダー

フレームカメラと比較して、EVS は画素の光の強度変AI システムを開発した。

化を非同期で検出し出力するため、データは空間的に

4

研究報告

を扱う深層学習 AI 技術を新規開発し、高精度な人・物章

規半自動学習データ生成技術を軸に、ミリ波イメージ

疎で時間的に密という特徴がある。提案する SRAM

竹内研究室

（https://co-design.t.u-tokyo.ac.jp/）

Computation in memory（CiM）に関する研究

CiM は EVS から出力されるイベントを受け取り、Onevent および Off-event をそれぞれ演算する。イベント
データを演算する spiking neural network（SNN）のマ
ルチビット重みは SRAM CiM に保存されている。提案

竹内健、松井千尋

した EVS 向けの SRAM CiM は EVS のデータの特徴にComputation in Memory（CiM）はメモリアレイ構

より、フレームカメラと比較して10-6倍のエネルギー造 を 利 用 し て 乗 算・ 累 積（multiply-and-accumulate:

効率を達成できた。

MAC）演算を行う事が可能になる。MAC 演算はディープニューラルネットワーク（DNN）の中で最も計算資源を消費する演算である。DNN の精度を評価す
るシミュレータを開発した。シミュレータでは畳み込
み層と全結合層における重みを任意に量子化し、重み

中村研究室（http://www.hal.ipc.i.u-tokyo.ac.jp/index-e.html）

IoT ネットワークセキュリティに関する研究に任意の分布に従ったばらつきを付加することや、一中村宏

定の値で加減させることができる。以上により、DNN

Zigbee は近距離無線通信規格の一つで、転送可能距の重みを操作することで CiM メモリセルにおけるデバ

離が短く転送速度も低速である代わりに、安価で消費

イスの非理想性を再現することが可能になった。

電力が少ないという特徴を持っており、電池で動くような小型のセンサや IoT などで幅広く使用されていSimulated Annealing に関する研究

る．Zigbee はこの低消費電力を実現するために間接通

竹内健、松井千尋、三澤奈央子

信を採用しているため、LDoS 攻撃への脆弱性の要因

組組合せ最適化問題の1つであるナップサック問題ともなっている。この問題に対し、処理にさける資源を、シミュレーティッドアニーリングを用いてコンピが少なく許容消費電力も小さいという IoT 機器の制約ュテーション・イン・メモリ（CiM）で解く場合、従を満たしつつ、LDoS 攻撃を防ぐ手法、ならびに、攻来のエンコーディングはナップサック容量が増えると撃者を特定する手法を提案し、シミュレーション実験

回路面積が線形的に大きくなるという問題があった。

によりその有効性を示した。

そこでログ・エンコーディングによる ReRAM コンピュテーション・イン・メモリを提案した。提案のログ・エンコーディングは従来のエンコーディングに比べ、37

粗粒度再構成アーキテクチャ

Coarse-Grain

藤田研究室

Reconfigurable Architecture（http://www.cad.t.u-tokyo.ac.jp/）

小島拓也、中村宏
粗粒度再構成可能アーキテクチャ CGRA（Coarse-

Grained Reconfigurable Architecture）は高いエネルギー
第

4-3

章

4

効率とプログラミング柔軟性という特徴を有するため、汎化のための論理合成と加算演算の学習
藤田昌

宏、Xinpei ZHANG、Mingfei YU、

Qingyang YI、宮坂幸雄

研究報告

組込みシステムから高性能コンピューティングまでの論理合成ではある与えられたブール関数について小広 い 応 用 が 期 待 さ れ て い る。CGRA は 多 く の PE

面積で低遅延になるように最適化して論理回路を生成（Processing Element）が2次元アレイ状に配置された構する。一方機械学習は近年活発に研究され、多くのア成であり、その有効性は、処理をこれらの PE にマッピ

プリケーションに用いられている。機械学習において、ングするコンパイラの質に依存する。我々は、このマある入出力集合で訓練する一般的な手法は特定されてッピングのフレームワークとして、遺伝的アルゴリズ

いない入力パターンを external ドントケアとみなした

ムを用いた GenMap（A Genetic Algorithmic Approach

場合の論理合成に似ている。本研究では与えられた不for Optimizing Spatial Mapping）という手法を提案し完全な入出力関係が汎化されるような論理合成を試みている。この GenMap を空間だけではなく時間的にもる。よく用いられる論理合成法と機械学習モデルを比再構成可能な CGRA へ適用できるように拡張し、その較し、それらの特徴を分析した結果、従来の学習モデ

有効性を確認した。

ルでは効果的に学習できない算術関数があることが分かった。それらの中から加算演算について木構造のモ

組込みデバイス向けの ROS 2ノード軽量実行環境
高瀬英希、中村宏

デルを用いてさらに検討を行った結果、BDD の発見的な最小化手法が最も精度が高いことが分かった。

ROS（Robot Operating System）及びその後継である ROS2は、分散型のロボットシステムにおけるソフ

ニューラルネットワーク計算のためのフレキシブルな

トウェア開発プラットフォームとして注目されている。

パイプライン構造を備えた FPGA アクセラレータ

ROS2の問題の1つは、動作環境として Linux を必要と

藤田昌宏、Heming SUN, Qingyang YIするため、高性能で消費電力の大きい計算リソースを固定小数点でのニューラルネットワーク計算におい必要とすることである。そのため、応答性や消費電力ては高いエネルギー効率とコンフィギュアビリティのの点で、ROS2を組み込みデバイスへ適用する際の障ために FPGA が適している。しかし限られたハードウ

害となっている。

ェア資源で高性能化しようとすると鋭意 FPGA を設計

そこで組込みデバイス向けの実行環境である mROS2する必要がある。本研究では FPGA に基づいたニューの研究を行っている。mROS2の利点は，高効率な通信

ラルネットワークとその最適化フレームワークについを実現しメモリ軽量であることである。現在、目的のて提案する。本提案では様々な CNN モデルと FPGA実現に求められる設計要件を整理し，効率的な通信処

リソースに対して最適化を行う。高スループットを目理を実現するためのソフトウェア構成および動作フロ標とし、我々は層ごとのパイプライン構造を採用してーを設計している。この研究はモバイルロボットシス

DSP 使用率を高めた。また、最適な性能を得るため

テムの低消費電力化とリアルタイム性の向上に貢献すに、各層にバランスの取れたハードウェア資源を割りることが期待されている。

当てるアルゴリズムを提案した。ZC706上の４つのCNN モデルの実装では DSP の使用率は90% を超える。ZC706上の VGG16 では、提案したアクセラレー
タは参照用の非パイプラインアーキテクチャ A、パイ
プラインアーキテクチャ B, C に対してそれぞれ2.58
倍、1.53倍、1.35倍の高性能化を達成した。

38

Inductive Invariant での効率的フリップフロップ選択
による形式的検証とその応用

また、ハードウェア実装した際により高速化しやす
いようにアルゴリズムやセキュリティパラメータを改

TFHE のアルゴリズムの変更により、1ステップで行え的に検証する形式的検証技術はより重要な技術になっる演算の種類を増やす手法を提案した。また、ハードている。その形式的検証技術の 1 つに順序回路の到達

ウェアのアーキテクチャとセキュリティレベル等の制

可 能 性 を 解 析 す る Inductive Invariant が あ る。

約条件から、実行時間が最も短くなるようなセキュリ

Inductive Invariant では特定のフリップフロップの集合

ティパラメータを導き出す最適化手法を検討した。

に対して、順序回路が到達可能な状態を計算することができる。Inductive Invariant では回路が持つすべてのフリップフロップからその一部を対象として計算を行うことで得られる状態は到達可能状態の上位集合とな

高機能暗号の設計最適化
池田 誠，池田 健人，Anawin Opasatian, 正田 薫 ,IoT における大量のデバイスの通信を促進する集約

るよりも計算量を抑えて解析を行うことが可能であ

署名や、暗号化されたデータへのアクセスをより柔軟る。ここで計算の対象とするフリップフロップによっにする属性ベース暗号などの楕円曲線上の高機能暗号て計算される到達可能状態の上位集合の大きさが変化

は現状の暗号方式と比較して暗号・復号に必要な計算する。本研究ではこのフリップフロップの選択方法を量が多い。そのため我々は楕円曲線上の暗号演算をよ効率的に探索するアルゴリズムを提案し、またその計

り高速かつ低消費電力で実現するための専用ハードウ

算量を削減する方法を提案した。提案手法はまずフリェアの設計に取り組んでいる。楕円曲線上のスカラー

ップフロップを選択する問題を MUX を用いて QBF 問

倍算やペアリングなどの様々な演算をハードウェアで題として定式化し、それをインクリメンタルに解くこ

設計し、これらの演算を拡張して一つの楕円曲線のみとによって効率的な探索を可能にした。また Inductive

でなく複数の曲線上で実現する手法を研究している。

Invariant の応用として計算された到達不可能な状態を加えて、ハードウェア設計における課題の一つである

利用して回路を最適化する方法を提案した。いずれの柔軟性の低さを補うためにソフトウェアの演算の一部

手法に関しても ISCAS89ベンチマーク回路を用いた実をハードウェアで実行し高速かつ柔軟なシステムの検験によって有効性を確認した。

討も行っている。

（http://www.mos.t.u-tokyo.ac.jp）

完全準同型暗号の実装

4

荒川 文男

る。このようにすることで真の到達可能状態を計算す

池田研究室

4-3

研究報告

近年では論理回路の設計が大規模化し、設計を数学

章良するという観点でも研究を行っている。具体的には、

第藤田昌宏、小池良吾

耐量子計算暗号の実装
池田 誠 , Bui Hung Quoc Bui, 島田 泰慎
耐量子暗号は、古典コンピュータと量子コンピュータの両方からの攻撃に対して耐性があり、かつ通常の池田 誠 , 島田 泰慎 , 赵寅帆 (Yinfa Zhao), 藤田 将大コンピュータで実行可能な公開鍵暗号の一種である。

完全準同型暗号（FHE）は、あらゆる演算が秘密鍵

古典的な Diffie-Hellman、RSA、楕円曲線などの公開なしで暗号文のままで行えるような公開鍵暗号方式で鍵暗号は量子コンピュータがあれば多項式時間で解読ある。この技術は、現在のクラウドを利用したサービ可能であり、PQC はこれらの古典的な暗号の代替としスの最大の懸念点であるプライバシーの問題の解決策て検討されている。PQC アルゴリズムには、格子暗号として期待される一方で、要求される計算リソースが（NTRU）、Code-based 暗号（Classsic McEliece）、超特

大変大きいという問題点がある。本研究は、完全準同

異異種写像暗号（SIKE）などがある。

型暗号のうち TFHE や BGV 等の形式について、専用

本研究では、これらの PQC アルゴリズムのうち、楕のハードウェアを実装することで高速化することを目

円曲線暗号を拡張した SIKE の実装に着目している。

指す。本年試作したチップでは CPU 比4倍の高速化を

SIKE は、他の PQC アルゴリズムに比べ、実行速度が達成しており、今後さらなる高速化を目指す。

一桁以上遅いという問題がある。本研究では、アルゴ

39

第

4-3

章

4

研究報告

リズムの並列性を利用し、データフロー型の設計を行与えないため注目されている。しかし、元データをクったハードウェアアクセラレーションのための ASIC を

ラウドサーバにアップロードするため、プライバシー

実装することで、アルゴリズムの高速化を目指していに関する懸念が伴う。完全準同型暗号（FHE）は解決る。それに向けて、十分大きいハードウェアリソース

策として期待されるが、計算量が大変大きい、しかもを仮定した場合に SIKE が達成できる最大速度を検討し加算と乗算しか演算できないため、精度が低下するとた。現在はクロック技術を使ってハードウェアリソー

いう問題点がある。本研究は、専用ハードウェアを設スを削減しつつ、ほぼ同等の速度を維持することを目計し、汎用 CPU や GPU より高速に計算することを目指している。

指す。FHE 暗号の中に BGV という方式を暗号化されたニューラルネットワークの計算に使用し、それを高暗号の安全性評価
池田誠 , 阿部 浩太郎 , 菊岡 才人

速化するための多項式乗算器を設計した。また、FHEに適用できるニューラルネットワーク構成の調整を進

暗号回路は、サイドチャネル攻撃に耐性を持つことめている。加算と乗算で構築したニューラルネットワ

が必要である。耐性評価として、256ビット ECDSA のークの活性化関数、訓練法やレイヤー構造の影響を研ハードウェア実装を対象に、測定した消費電流を用い究し、元のネットワークとほぼ同じ精度が実現された。

たテンプレート攻撃を実行することで秘密情報の一部を漏洩させ、格子攻撃と組み合わせることで秘密鍵を復元できることを確認した。また、攻撃結果から攻撃が成功しやすい条件と対策について検討した。

スマートイメージセンサ /SPAD と計測手法
池田 誠，繆 逸杰，蒋 定宇，渡辺 直，松岡 瞳 , 吉川俊之

楕円曲線ペアリングを用いた暗号回路のハードウェ

スマートイメージセンサや SPAD センサなど、高機ア実装では、十分な安全性と低コストを両立する最適能・高性能を有する新しいタイプのイメージセンサの曲線の選択が重要となる。曲線選択に関して、DLP（離開発に取り組んでいる。

散対数問題）や ECDLP（楕円曲線上の離散対数問題）

スマートイメージセンサはでは、センサに高度な情に対する暗号としての安全性と、演算器面積や所要サ

報処理を統合することにより、多様な機能を実現する。

イクル数、演算器遅延時間といったハードウェア的観

我々は、多ユーザ干渉下において信号を識別すること

点におけるコストを、BN 曲線、BLS12曲線といったを目的として、パルス周波数変調およびデジタル処理

現在演算で用いられている主要な楕円曲線によるペア

により、符号化された信号を復号する画素機能を有す

リング暗号方式に関して、複数のパラメータを用いてる ToF イメージセンサを考案し、回路設計および実測見積もり比較した。

による評価を行った。また、長距離測距実現するために、ToF イメージセンサと移相器を組み合わせた手法

ニューラルネットワークとそのセキュリティ
池田 誠，Zeyu Wang, Bayasgalan Amartuvshin

った。

ニューラルネットワークにおける膨大な計算量は広単一光子を検知できる SPAD センサは、極めて高い

範な応用への阻害になっている。専用ハードウェアの感度と時間分解能を持ち、距離測定や蛍光寿命イメー

使用は計算時間や消費エネルギーを大幅に低減するが、ジング等の応用展開が期待される。蛍光寿命の測定は

そのリソースの最適化が課題となっている。近年、バ光子が検知された時間からヒストグラムを生成するこ

イナリーニューラルネットワーク（BNN）がコンパクとにより行うが、本研究では検出効率を向上させる目ト化及び容易な実装のため注目されている。我々は、的で、階級幅を調整できるようにし、蛍光強度が高い

自己同期の BNN 回路を設計し、更なるエネルギー効減衰初期には細かく、減衰が進んでからは粗く測定を率と計算速度の向上を目指す。シミュレーションの結行う手法を提案し、回路実装・評価を進めている。ま果により、その軽量化を実現した同時に、高いデータ

た、入力光子の時間的情報をリアルタイムで効率的にの処理能力が保持する。

処理することを目指し、イベントベース方式のデータ処

一方、クラウドコンピューティングが PC に負担を40の提案を行いバラツキ耐性を含めた測距性能評価を行理をイセンサに取り組む検討を行い実装を進めている。

飯塚研究室（http://www.mos.t.u-tokyo.ac.jp/iizuka）

低雑音位相同期回路技術
飯塚 哲也、徐 祖楽、楊 尊松、長田 将、岩下 僚我、

雑音リング発振器型フラクショナル N 位相同期回路を提案した。リング発振器は LC 型発振器と比べて小さ
い面積や複数位相の出力、さらには磁気的なカップリ
ングがないなどの利点がある。しかしその一方で高い位相雑音を抑えるためには位相同期回路の帯域を広げ

位相雑音と低消費電力の両立に有力な周波数生成回路

るフラクショナル N 位相同期回路に用いるのは容易でである。しかしながら、従来の Type-I アーキテクチャはない。そこで本研究では HM に基づいたフィードバ

は fractional-N 動作に向けないという課題がある。 こック構造によるノイズ非増幅効果と、補助 PLL に基づの課題に対し、type-II PLL がより良い解決案だが、従く位相領域フィルタによる量子化雑音のフィルタリン

来回路構成では、transconductance（gm cell）をベース

グとシェイピング周波数の上昇を組み合わせる方法をした積分器または余分なデジタルアナログ変換器

提案した。この手法の効果は計算・シミュレーション、（DAC）が必要となり、そのための消費電力と面積がさらには実チップ（65nm CMOS プロセス）で検証済必要となる。本研究では、type-II hybrid sampling PLLみである。

を提案し、サンプリング容量を容量 DAC（CDAC）とノイズシェーピングにより雑音低減を可能にした従して再利用する。この CDAC はデジタル積分器の出力

来 の 2 次 Δ Σ FDC（Frequency-to-Digital Converter）

をそのまま受け取り、電荷保存則によってアナログ領-PLL を基に、広帯域化とより低い位相雑音の実現のた域で高精度な加算動作をすることが可能である。これ

めに高次ΔΣ FDC-PLL を提案した。高次ΔΣ FDC のによって、提案 PLL は gm-cell や余分の DAC が用いず

安 定 性 の 問 題 の た め に MASH（Multi-stAge noiseに簡潔かつ高性能な全体構成となった。65nm CMOS

SHaping）を導入した。MATLAB Simulink でのシミュで試作して実測した結果、-80dBc reference spur, 236fs

レーションにより、MASH 2-k FDC の量子化雑音の高積分 RMS ジッタ、4.6mW 消費電力、および -246dB

次シェーピングと提案した FDC-PLL の位相雑音やジFoM を達成した。

ッタの低減を示した。MASH FDC について、初段のリング電圧制御発振器（VCO）は小さい面積や複数

ADC を SAR ADC、 次 段 の ADC を FIA（Floating

位相の出力、さらには磁気的なカップリングがないな

Inverter Amplifier）を用いたΔΣ ADC とすることで設

どの利点がある。 しかし5 GHz を超える低ジッター

計する。

PLL の場合、ほとんどの先行研究では大面積のインダ

電圧制御発振器（VCO）の性能指標は位相雑音、消クタや磁気的な結合という課題を抱えている LC 型

費電力、回路面積、発振周波数などが存在しているが、VCO が用いられている。 本研究では低周波と高周波

無線通信などの分野では一般的に位相雑音特性に優れのリング VCO 間の大きなパフォーマンスギャップをる LC-VCO が利用されている。このトポロジーの一つ活用する、超低ジッタのインダクタレスカスケード PLLとして、クロスカップリングトランジスタにゲートバを提案した。 第1ステージではシングルステージのサ

イアスを印加し、常に飽和領域で動作させることで、ンプルアンドホールドサブサンプリング位相検出器が直流電力から信号電力への変換効率を高めることが可提案されている。この検出器ではインパルス感度関数能である。この位相雑音を従来と同程度に抑えつつ、がゼロの場合にのみ発振器の制御電圧が更新されるた

消 費 電 力 を 抑 え る Class-C 型 VCO を NMOS 型 とめループ帯域幅が広くなり、ジッタおよびスプリアス

CMOS 型について設計・試作を行った。残念ながらが低くなる。 65 nm CMOS で試作した10 GHz で動作

NMOS 型はバッファの設計ミスにより位相雑音を確するプロトタイプは125MHz の基準クロックで -63 dBc

認することができなかったが、1 月に TO した CMOSの reference spur、175-fs の積分 RMS ジッタ、-240dB型のチップが届き次第、測定を行う予定である。シミの FOM を実現します。

ュレーションによる FoM は188~190dBc/Hz と見込ん

高調波ミキサ（HM）によるフィードバック構造およ

4

研究報告

る必要があり、分周器における量子化雑音の寄与があ章

Switched-capacitor sampling PLL（SC-SPLL）は、低

4-3
第

熊野 陽

び補助 PLL に基づく位相領域フィルタを用いた低位相

でいる。

41

高精度アナログ-デジタル変換回路とその自動設計技術- デジタル変換器と同じ構造を提案回路に用いる。現在

飯塚 哲也、徐 祖楽、李 爍煒、松岡 英、柴田 凌弥、まで理想的な雑音印加を想定した性能解析を行った。

張 浩明

第

4-3

章

4

またシミュレーションでは比較器の入力換算雑音が入

高精度・高電力効率の ADC は常に求められている。

力信号の振幅と同等なときに、逐次比較レジスタ型アエッジデバイスの電力効率を高めるため、動作周波数

ナログ - デジタル変換器に比べて提案回路の性能が高と消費電力がスケーラブルに変更可能である完全ダイ

くなるという結果が得られている。

研究報告

ナミック型離散時間アナログ-デジタル変換器

ダイナミック回路はスタティック回路とは異なるタ（DTADC）が注目されている。本研究では、Floating

イプの回路であり、キャパシタの電荷の形で情報の保Inverter Amplifier（FIA）を用いた完全ダイナミック型

存を柔軟に利用する組み合わせ回路である。一般的にDTADC を提案する。FIA には Correlated level shifting

使用されているスタティック組み合わせロジックと機（CLS）を適用し、一段アンプで50dB を実現している。

能的には同じだが、トランジスタ、特に P-MOS の使

また、CLS, FIA と組み合わせた、効率の良いサンプリ

用量が少ないため、電力効率が高く、速度が速く、面ング雑音キャンセル技術を提案した。シミュレーショ

積が小さいという利点がある。しかし、正しい論理機

ン結果によると、提案 ADC は SNDR が91.8 dB、消費能を確保しながら周期的な充電と放電の位相を制御す

電力は76.2µW と見積もられた。

るには、クロック信号を追加する必要があるため、ダ

高速通信および高速アナログ - デジタルコンバータ

イナミックのタイミングは一般的スタティックロジッの需要が増大し続けるにつれて、高速および低電力コ

クよりもはるかに複雑であり、常に困難な作業である。

ンパレータの設計要件が高まっている。 数学的モデル

適切に配置するには、大きな手動の力が必要である。

を確立し、それを簡単化した。 いくつかのパラメータ

この研究では、タイミングの配置を半自動化することを制御することにより、ストロングアームコンパレー

により、その手動の力を減らしたいと考えている。具タのキャリブレーションの程度を完全に予測できる。

体的な方法は、ダイナミック回路をタイミング情報を設計者は、校正を行うための設計ガイドラインに基づ含めているスタンダードセルに作成し、EDA ツールをいて、ストロングアームコンパレータの回路を簡単に使用して複雑なタイミングを適切な方法でチェックす設定できる。 また、アナログ回路の設計を簡素化するることである。伝統的な回路ではないため、ダイナミ

ために、標準セルに基づいて ADC を設計しようとしック回路のモデルの構築とツールの使用は本研究の課ている。 サンプリング回路のコンデンサ選択では、適題である。

切なチャネル長を選択し、トランジスタのソース端子とドレイン端子をフロートさせて、バイアス電圧にほとんど依存しない MOSFET ベースのコンデンサを取飯塚 哲也、堀川 貴道、加納 創太

得し、一般的なコンデンサを置き換えることができる

近年無線通信における高速大容量化の需要が高まことを発見した。 MIM および MOM コンデンサを使り、Beyond 5G・6G と い っ た 次 世 代 通 信 規 格 で は用した。 標準セルをベースにしたサンプリング回路の100Gb/s を 超 え る 超 高 速 通 信 が 期 待 さ れ て い る。

設計が可能となる。

30GHz から300GHz のミリ波帯は周波数帯域幅を広く一般的に雑音はシステムの性能低下を引き起こすものであり、その雑音を避けるために様々な手法が用い

42

広帯域通信の実現に向けた高周波回路設計

とることができるため、これら Beyond 5G・6G への応用を目指し研究が盛んである。

られたり、追加の電力が消費されたりしている。確率本研究では、ミリ波帯集積回路において必要不可欠

共鳴現象は非線形な系においてある強度の雑音を加えな 構 成 要 素 で あ る 発 振 器 に着 目 し、 動 作 周 波 数をることにより、システムの性能が向上するという現象

150GHz とする発振器を設計した。トランジスタの動である。この現象をアナログ - デジタル変換器に適用

作限界に近づくような高い周波数では、発振のためにした場合、微弱な信号の検出精度の向上や回路内雑音

必要な利得を確保することが難しい。そこで本研究でを許容することによる消費電力の低下が期待できる。

は電力増幅回路における電力利得の最適化手法を発振

本研究では電荷再分配式逐次比較レジスタ型アナログ器にも適用し、発振周波数の拡張と出力電力の増大を達成した。提案手法では、伝送線路によるインピーダている。
よって相互に結合され、様々な感覚器官を通じて受けし て 発 振 周 波 数 を 目 的 の 値 へ 合 わ せ て い る。SiGe

取った膨大な情報を並列処理できる複雑で高度な計算

BiCMOS 130nm プロセスを用いて実際に発振器を設システムを形成していることはよく知られている。こ計し、シミュレーションにおいて147.5 GHz、-0.13

れらのニューロンは、活動電位やスパイク信号を通じdBm の出力が見積もれることを示した。さらに、設計て互いに通信し、情報を処理する。スパイキングニュ

した発振器の300 GHz での使用を見据え、周波数二逓ーラルネットワーク（SNN）は、ANN の第3世代とし倍器の検討をシミュレーションベースで行い、全体でて知られ、ANN とバイオロジカルニューラルネットワ-12 dBm 程度の出力を持つ300 GHz 発振器として性能ーク（BNN）の間のギャップを大きく埋めるものであを見込めることを示した。

る。SNN は外部ストレージを必要としないイベントベ

4-3
4

研究報告

大化したうえで、さらに線路長による位相変化を利用

章

脳内の数十億個の神経細胞は、数兆個のシナプスに

第ンス整合を用いてトランジスタから得られる電力を最ースの学習であり、最も有望なニューロモーフィック・
CMOS アナログ回路によるニューロン素子の実装

コンピューティング・システムと考えられている。

飯塚 哲也、陳 翔宇、ビャムバドルジ ゾルボー

SNN は BNN と同様、ニューロンとシナプスで構成さフォン・ノイマンのボトルネックが深刻化し、ムーれ、最も有望なニューロモーフィック計算システムでアの法則の終焉が迫る中、研究者はかつてないほどのあると考えられている。したがって、SNN をハードウ

難題に直面している。 これらの課題に対する解決策のェアで実現するための最初の、そして最も重要なステ一つとして、人間の脳からヒントを得た計算モデル・ップは、スパイクニューロンやシナプスといった基本

アーキテクチャであり、フォン・ノイマンのボトルネ的な構成要素を設計することである。

ックを解消して次世代のコンピュータ工学を牽引する

これまで、ハードウェアで実装されたスパイクニュ

可能性を秘めたニューロモーフィック・コンピューテ

ーロンやシナプスが数多く報告されている。しかし、ィングが研究のホットスポットとして浮上している。

これら従来のスパイキングニューロンの多くは、電圧

人工ニューラルネットワーク（ANN）の第2世代であや電流などのアナログ情報を用いて通信を行っている

るディープニューラルネットワーク（DNN）は、複ため、電圧や電流の大きさに対する要求がある。ニュ

数のプロセサ層で演算を行うことができ、パターン認

ーロンのリーク積分機能を信号で実現するために、オ識、言語翻訳、物体検出など多くの分野で広く利用さ

ペアンプを用いた積分器が作られることが多く、長いれている。2017年には、Google DeepMind が開発した

時定数を実現するために大きなオンチップキャパシタ

AlphaGo という DNNs ベースの囲碁プログラムが、人や抵抗が使用されている。さらに言えば、ニューロン

間の囲碁世界チャンピオンと対戦し、ついに勝利を収の「発火」機能を実現するために、コンパレータを搭めた。DNN の大活躍で、人間の脳を打ち負かしたよ

載してニューロンの閾値をシミュレートすることも行うである。この性能は本当に素晴らしいものですが、われている。これらのアプローチにより、ニューロン

しかし、本当に DNN は人間の脳に勝ったと言えるのの消費電力が非常に高くなり、チップの占有面積が非でしょうか？ひとつ、避けて通れない重要な疑問があ常に大きくなる。

る。この計算処理に必要なパワーはどのくらいなのだ

上記の課題を解決するために、時間領域のアナログ

ろうか。ディープラーニングは基本的に勾配降下法と信号（パルス間隔、パルス幅、周波数）を信号伝達という手法で重みを調整して最適値を求めるだけであり、して用いるニューロン・シナプス構造を提案した。そその過程で DNN が行う大量の乗算・積算演算は大きの構造はリーキーインテグレートアンドファイヤー

な消費電力となるのである。AlphaGo は2000以上の（LIF）ニューロン、シナプス、重み回路から構成されCPU と300以上の GPU を使用し、100〜200kW の電力ている。提案した LIF ニューロンは、比較器だけでなを消費しているが、これは人間の脳の消費電力が20W

く演算増幅器も使用せず、信号が入力されない場合は程度であるのと比べると10^4桁ほど高く、DNN と比線形領域の状態を維持しする。また、提案した構造は、較して消費電力の面で明らかに優位であることを示し

電圧や電流ではなく、時間信号を伝達するため、リザ

43

第

4-3

章

4

ーバコンピューティングや STDP 構築への応用に適し中、AUT とプローブの接続は、スライダーの移動によている。 提案した素子を組み合わせて完全なニュー

る不要な振動の影響を受けます。

研究報告

ロン構造にし、65nm の CMOS プロセスで試作した。

私たちの研究における近接場から遠方場への変換の提案回路はリーク電流で発振器を動作させるため、消方法は、平面波スペクトル（PWS）に基づいていま

費電力はごくわずかである。シナプスはニューロンかす。未知のパターン化された矢印型モノポールプロー

らのインパルスを積分し、積分値に応じた周波数信号

ブアンテナを備えた未知のパターン化された AUT のいを出力し、次のニューロンへ送信する。測定によりシ

くつかの異なる方向の測定を使用して、AUT のパター

ナプス回路の興奮性および抑制性の機能、重み回路、ンはいくつかの仮定の下で理論的に取得可能です。物ニューロン回路などの動作を確認した。

理的パラメータの不一致により、近接場測定データに

また、これらの提案した素子を用いてニューラルネ
ットワークを構築し、Recursive least squares(RLS) で学習させることで、正弦波形の学習機能を実現した。

望ましくない影響をもたらすような理想的な仮定を達成することは不可能です。
予備的な結果は、測定データからの近接場から遠方場への変換データには、ハードウェアの不要な不一致

無線通信用アンテナ計測・試験技術飯塚 哲也、グェン ゴック マイカーン、ビャムバド
ルジ ゾルボー、郭 晟

5G テクノロジーでは、ミリ波周波数と小型端末に依のために、シミュレーションデータおよび AUT の参照
データと比較していくつかのエラーがあることを示しています。正しい測定設定の下で、遠方界パターンで中程度のパフォーマンスを達成できます。

存するテクノロジーのため、5G アンテナの無線（OTA）
測定が必要です。従来の OTA 測定は遠方界測定に基44

VLSI 自動テスト向け高精度ピン間スキュー検出技術

づいていました。ただし、ミリ波では、パス損失が大飯塚 哲也、大塚 日嵩

きく、測定精度が低いため、遠方界測定はほとんど実半導体の自動テスト装置（ATE）で行う自動テスト

行できません。したがって、ミリ波範囲での OTA 測定

ではピン間スキューの較正（Timing Calibration）が必の代わりに近接場測定が行われます。遠方界測定デー要である。従来の CAL 手法では10ps 未満の CAL が不

タは、近距離場から遠距離場への方法を使用すること可能であるが、プロセスの微細化・信号の高速化に伴により、近距離場測定から取得できます。

いより高精度な CAL 手法が今後求められる。また多ピ

この研究では、自動化された近接場測定装置、ミリンであることも ATE の特徴であり、CAL 手法も多チャ

波プローブ、近接場から遠方場への変換方法など、ハネルに対応しなければならない。精度1ps の CAL を実ードウェアからソフトウェアまで多くの課題がありま現するためのピン間スキュー検出回路の設計と測定を

す。

行った。

ミリ波プローブアプリケーションでは、標準の PCB

従来の CAL 手法では ATE 自体のドライバとコンパレ

ボード上の矢印型のモノポールアンテナの設計に焦点ータを用いて相互にスキューの検出を行っている。提を当てています。放射パターンは、シミュレーション

案する手法では、CAL ボード（パフォーマンス・ボー

環境で効果的な指向性を持っていることが証明されてド）上にスキュー検出回路を実装し、より DUT に近います。矢印型アンテナ製作後の測定結果では、矢印

い点でスキューの検出を行うことを想定している。回型導体の物理的寸法の不一致により、目標周波数が路内にクロックツリーがあり、各チャネルへ精緻にタ

28GHz から27.5GHz にわずかに変化しています。

イミングを揃えた信号を分配できる。この信号を ATE

近接場測定では、最も簡単な方法の1つは、被試験のコンパレータに通すことで DUT からコンパレータ

アンテナ（AUT）の前の平面走査領域で S パラメータ

へのピン間スキューを検出する。また回路内各チャネを測定することです。測定が簡単であるだけでなく、ルにスキュー検出器があり、チャネル入力信号とクロ測定後の変換方法も簡単です。この研究では、AUT かックツリー信号のスキューを検出できる。検出されたらの近接場距離の範囲内の長方形の平面上で近接場測スキューは電圧領域に次元変換され外部読み出しが可定が行われます。長方形の平面でのスキャンプロセス能である。各チャネルに ATE のドライバの信号を通しこの機能を用いることで、ドライバから DUT へのピ
ン間スキューを検出する。

コンデンサとインダクタの値を調整することにより、共振周波数が異なる3つのトポロジカル回路チェーンを構築した。また、比較のために3つのトリビアルチ

グによるチップの測定までを行った。シミュレーショ

ェーンの作成も行った。急速に増加する2点インピー

ンではチャネル間スキューのプロセスばらつきをσ93fs

ダンスは、EM シミュレーション結果を含むトポロジに抑え、環境変動に対するクロックツリーのチャネル

カルモデルに見られ、両端に MZM が存在することが間スキューの変化量についても80fs 以下に抑えた。測

示された。

章

4

平本・小林研究室

源電圧を1% 変動させた場合と、回路内部のヒーター（http://nano-lsi.iis.u-tokyo.ac.jp/）に20mA 程度の電流を流した場合においても、スキューの変化量が1ps 未満に収まる場合があることが確認

ナノスケール CMOS デバイスの特性ばらつきに関する

できた。

研究

研究報告

定ではシミュレーションでモデル化できていない要因
によりチャネル間スキューが大きく出た。しかし、電4-3
第TSMC CMOS65nm プロセスで設計し、プロービン

平本俊郎，小林正治
電気回路によるトポロジカル量子状態検証のための回路設計

MOS トランジスタが微細化されるとともに，ランダ
ムな特性ばらつきの影響が無視できないほど大きくな

飯塚 哲也、袁 浩晨

ってきている．その原因は従来のバルクプレーナ型ト

トポロジカル量子コンピューティング（TQC）は、ランジスタでは主にチャネル中の不純物数の揺らぎでフォールトトレラント量子コンピューティングの方法あるが，将来のデバイス構造候補であるナノワイヤト

であり、「エニオン」と呼ばれる特定のトポロジカル量

ランジスタでは不明な点が多い．本研究では，シリコ

子オブジェクトの編組によって単一の量子ゲートを生

ンナノワイヤトランジスタ特有のばらつき原因につい成できる。通常のフェルミ - ディラック統計に従い、て詳細を調べ，ナノワイヤ幅のランダムな揺らぎと量

特定のメカニズムであるマヨラナゼロモード（MZM）

子閉じ込め効果がしきい値電圧ばらつきの主原因であを所有するマヨラナフェルミオンという準粒子が示さることを明らかにするとともに，ドレイン電流ばらつれる。したがって、ノードの固有モード電圧と2点イ

きへの影響も検討している．

ンピーダンスを測定することにより、マヨラナゼロエ
ネルギーエッジ状態の1D 回路チェーンの実現に焦点をナノスケール CMOS デバイスの低温特性に関する研究

当て、MZM が境界に現れるかどうかを発見する事を

平本俊郎，小林正治

目的とする。

CMOS によるバイナリーディジタル演算に代わるコマヨラナエッジモードを実現するために、1D SSH

ンピューティング手法として量子計算が注目されていモデルと1D Kitaev モデルを含むいくつかのモデルがある．量子計算では従来の CMOS 回路が量子ビットの制る。本研究では、1D Kitaev モデルの回路実現に焦点を御回路に用いられるため．CMOS デバイスの低温特性当てる。

を明らかにしておくことが必須である．本研究室では，回路チェーンには2本のメインラインがあり、1本はMOS トランジスタの低温におけるサブスレッショルド

電子バンドを表す直列のコンデンサ C で構成され、も特性に注目し，サブスレッショルド係数が低温で理論

う1本は正孔バンドを表す直列のインダクタ L で構成さ通りに温度に比例しない理由を検討した．また，低温れ、電子と正孔バンドの間で反対のホッピングパラメ

における特性ばらつきの評価も行い，特に低温では不ータを実現する。電子と正孔の間の相互作用は、コン

純物揺らぎによるパーコレーションパスが特性に大きデンサ C_X とインダクタ L_X をブリッジすることによな影響を与えることを明らかにした．

ってシミュレートされ、各電子 / 正孔ノードは、コン
デンサ C_0またはインダクタ L_0を介してグランドに接続され、回路チェーンをトポロジカルモードにする。

シリコンパワートランジスタに関する研究
平本俊郎，小林正治

45

第

4-3

章

4

研究報告

半導体パワートランジスタは，家電製品や電気自動HfO2系強誘電体材料は，従来のペロブスカイト系材料

車，鉄道などに広く用いられるパワーエレクトロニクとは異なり，単結晶ではなく多結晶として成膜される．

スの基幹部品である．最近では SiC や GaN などワイドメモリ応用としては強誘電体相が面直方向に配向し自バンドギャップ材料を用いたパワーデバイスの研究が発分極がそろうことが望ましいが，実際にこれが実現進展しているが，従来のシリコンデバイスでもさらなできるかに関しては十分に系統的な検討がなされてこる性能向上が可能である．本研究では，絶縁ゲート型なかった．本研究では，第一原理計算を用いて熱力学

バイポーラトランジスタ（IGBT）と呼ばれるパワー

的に安定な結晶方位が（010）であり面内配向である

トランジスタを実際に試作し，スケーリングや両面ゲことを示し，また実験でも作製直後の HfO2系強誘電体

ート化により性能向上を目指している．

キャパシタでは（010）配向であることを電子線回折マッピングの手法で確認した．そして，電圧を印加しSn を添加した IGZO を用いた混載メモリのモノリシッ

たサンプルで同様に電子線回折マッピングをとったと

ク集積化技術の研究

ころ，（001）配向が支配的になることを見出した．こ小林正治，平本俊郎の（010）配向から（001）配向への遷移を動力学的過

現 在 デ ィ ス プ レ イ用途で製品に用 いられて い る程として第一原理計算で検討したところ，この配向のIGZO をはじめとする酸化物半導体は，低温で高移動遷移が，中間相として正方晶を介して小さいエネルギ

度な薄膜が形成されることに加えて，ワイドバンドギーで実現できることを明らかにした．この結果は，

ャップであるためリーク電流を著しく削減でき，さらHfO2系強誘電体が任意の三次元構造でも配向できるこには耐圧が高いことから，集積デバイスとしての応用とを意味しており，非常に意義がある．

も期待されている．IGZO の信頼性を向上するために

Sn を添加した材料である IGZTO では，PBTI 等につい三次元積層型強誘電体 / 反強誘電体トランジスタ型メて高い信頼性を得ることができる。さらに IGZTO はモリに関する研究

IGZO に比べて2倍以上の高い移動度が得られる。本研

小林正治，平本俊郎

究では，IGZTO で移動度が向上する物理的な起源を

強誘電体 HfO2をゲート絶縁膜とする強誘電体トラン第一原理計算を用いて明らかにした．Sn の広く分布す

ジスタ（FeFET）は低消費電力で高密度なストレージる s 軌道の波動関数が cation disorder に由来するポテン

用メモリデバイスとして期待されている．NAND フラ

シャル揺らぎを低減することを理論的に示した．本研ッシュメモリと同じく，一つのトランジスタでメモリ

究ではさらに，IGZTO が強誘電体 HfO2のキャップ材

セルとして動作するので，三次元積層化することで高料として優れた性質をもち，通常みられる電気的サイ密度化が可能である．本研究室ではこれまでに，三次クル時の不安定性 (wake-up 減少 ) を引き起こさず安定

元積層型 FeFET の実現に向けて，従来のポリシリコンに書 き 換 え動 作 ができることを示 した．最終 的 に

チャネルに代わり，酸化物半導体チャネルを用いるこ

IGZTO の FET と強誘電体 HfO2キャパシタを400℃以とを提案してきた．シミュレーションを用いて，ゲー下の温度で作製できる同時集積プロセスを開発し，ト長を短くし，酸化物半導体の膜厚を薄くすることに

1T1C 型のメモリセルの動作実証と，SPICE シミュレ

よって大きなメモリウィンドウが得られることを示しーションによるサブ1秒動作が可能であることを示してきた．しかしデバイスの実現に向けては，酸化物半た．

導体を三次元のトレンチ構造に均一に成膜する技術が必要であった．本研究では，酸化インジウム（InOx）

HfO2系強誘電体の基礎物性に関する研究

46

を ALD で三次元構造に均一に成膜する技術を開発し，

小林正治，平本俊郎

先述の設計指針に基づき FeFET を設計・試作，1V 以

HfO2系強誘電体材料は，CMOS プロセスとの整合上のメモリウィンドウを示すメモリ動作の実証に成功性が高く，10nm 以下の薄膜でも高い強誘電性を示し，した．また，強誘電体の代わりに反強誘電体を用いた高い保持電界を有する，という特徴から次世代強誘電反強誘電体トランジスタ（AFeFET）において，ハー体メモリ材料として大きく期待されている．一般的にフループヒステリシスを用いることで容易に消去動作ができることを提案して試作し，その動作実証に成功れることを実証した。また、原子層堆積（ALD）法にした．この成果は，FeFET または AFeFET が三次元積

よる極薄膜の Y2O3を用いた TiN/Y2O3/SiGe ゲートスタ

層型構造をとり，エッジデバイス向けの高密度・低消ック構造において、低い界面欠陥密度を維持しながら、費電力メモリデバイスとなりうることを示す成果であEOT を1 nm まで低減できることを明らかにした。

る．

III-V Metal-Oxide-Semiconductor (MOS) FET とその3次元集積化に関する研究
高木信一、隅田圭、吉津遼平、トープラサートポン
カシディット、竹中充

カシディット、羅璇、川野真琴、岩重宏一郎、竹中充
分 極 反 転 を伴 う強 誘 電 体 を ゲ ー ト 絶 縁 膜 と し た

MOSFET（FeFET） や 金 属 と の サ ン ド イ ッ チ 構 造

4

研究報告

（https://sites.google.com/g.ecc.u-tokyo.ac.jp/mosfet/）

高木信一、トープラサートポン

章

高木研究室

体メモリに関する研究

4-3
第HfO2- 系強誘電体ゲート絶縁膜トランジスタと強誘電（MFM 構造）をメモリセルとする FeRAM は、将来の極低消費電力メモリやロジック用素子として期待され将来のロジック LSI の本命デバイスして、トランジている。特に近年発見された Hf1-xZrxO2や ZrO2などのスタを縦型に積層した3次元集積 CMOS が期待されて強誘電体・反強誘電体を用いたデバイスは、現在の Siいる。このような積層型 MOSFET を実現する上では、CMOS テクノロジーとの親和性が極めて高く、大きな

低温で素子が作製できかつ高い移動度や注入速度が期関心を集めている。我々は、ALD 法によって堆積した待できる III-V 化合物半導体や Ge などのチャネルが有これら強誘電体薄膜の物性や FeFET の素子動作原理の望である。我々は3次元集積 CMOS を目指して、Si 基

明確化を通じて、優れた素子特性を実現する研究を進

板上に極薄の III-V-On-Insulator（III-V-OI）構造を実めている。今年度は、FeRAM 向け HZO MFM メモリ

現 す る 技 術 や こ の 構 造 を チ ャ ネ ル に 用 い た III-V

おいて、低電圧動作が期待できる4 nm 程度に薄膜化しnMOSFET の実証と高性能化、その電気特性を決定した Hf0.5Zr0.5O2を用いることで、絶縁膜信頼性が大幅にているデバイス物理の研究を進めている。今年度は、向上し、1.2 V 動作で1014サイクル以上の書き込みが可

薄膜チャネル MOSFET の電子移動度を決める重要な能となることを実証した。

散乱機構である膜厚揺らぎ（表面ラフネス）散乱の定量化を進め、MOS 界面の平坦性の向上により InAs

強誘電体デバイスを用いたリザバーコンピューティン

nMOSFET の更なる移動度向上が可能であることを示

グに関する研究した。更に、InAs MOS 界面の InAs バンド内界面準位

高木信一、トープラサートポンの評価方法を提案し、優れた界面特性を有することを幸瑛心、王澤宇、中根了昌、竹中充

実験的に示した。

カシディット、名

計算負荷の軽い AI 計算手法として、リザバーコンピューティングが近年注目を集めている。我々は、メモ

Ge/SiGe Metal-Oxide-Semiconductor（MOS）

リ・イン・ロジック機能や非線形アナログ計算機能をFET とその3次元集積化に関する研究

もつ FeFET や FeRAM が、リザバーコンピューティン

高木信一、李宗恩、陳家驄、韓雪揚、トープラサー
トポン

カシディット、竹中充

グを物理実装できるハードウェアとして有望であることを提案しており、Si プラットフォーム上で極低消費

3次元集積 CMOS への適用を目指して、Si 基板上の電力で推論・学習を行うことができる新しい AI ハード

極薄 Ge-On-Insulator (GOI) 構造を実現する技術やこウェアとして、動作方式やデバイスの工夫による AI 性

れらの構造を用いた高性能 GOI CMOS の実現と性能能の向上の研究を進めている。今年度は、ゲート電極

向上、電気特性を決定しているデバイス物理の研究をに印加するデータ入力として、0と1を反転させた入力進めている。今年度は、圧縮ひずみをもつ酸化濃縮

データも併せて用いることで AI 性能が向上することを

GOI 構造を細線化することにより、一軸性ひずみを導実証した。また、FeFET の特性劣化が AI 性能に与える

入し、極薄膜においても極めて高い正孔移動度が得ら影響を調べ、FeFET メモリ特性が大きく劣化しても、47

重みの更新をすれば AI 性能は維持できることを明らかことで、不揮発的に動作する光位相シフタの動作実証にした。

に成功した。

量子コンピュータ制御回路に向けた Si CMOS の極低

Ge 中赤外光集積回路に関する研究

温での動作特性の理解
第

4-3

章

4

竹中充、趙

高木信一、姜旼秀、トープラサートポン

カシディ

ット、竹中充

子強、宮武

悠人、張

超

Ge-on-insulator (GeOI) 基板上に形成した Ge 導波路を用いた中赤外光集積回路の研究を進めている。GeOI

研究報告

量子コンピューティングシステムでは、量子ビット基板作製において、水素イオンを高いエネルギーで注数向上のためには、4 K などの極低温で動作できる Si

入することで、デバイス層中の結晶欠陥密度を低減可

CMOS 回路を量子ビットチップの近くに置くことが必能であることが分かった。この結果、残留ホール密度要である。この目的のために、極低温での MOS トラが低減し、n 型 GeOI 基板の作製手法を確立し、低損失ンジスタの動作を定量的に明らかにして、その物理機

導波路の実証に成功した。

構を明確化するための実験的・理論的研究を進めている。今年度は、基板濃度の異なる Si n-MOSFETs の室

二次元材料デバイスに関する研究

温から4 K までの SS（sub-threshold swing）値の変化を

竹中充、ロダ ヌル、ティパット ピヤパッタラクン

実験的に評価し、バンド端近傍に存在する tail state とグラフェンや二硫化モリブデンを用いた半導体デバ

局在界面準位の両方を仮定することで、基板濃度によイスの研究を進めている。二硫化モリブデンを高誘電

らず SS 値が定量的に再現できることを明らかにした。

率ゲート絶縁膜上に貼り合わせたフォトトランジスタの実証に成功した。ゲート絶縁膜中のホールトラップを用いることで極めて高感度な受光特性を示すことが

竹中研究室（https://sites.google.com/g.ecc.u-tokyo.ac.jp/takenaka-lab/）分かった。

光配線 LSI に関する研究
竹中 充、唐 睿、湯 涵智、宮武 悠人、ティパッ
ト ピヤパッタラクン、高城 和馬、中山 武壽、赤澤

内田研究室（http://www.ssn.t.u-tokyo.ac.jp/）

ナノスケール電子材料を用いたエレクトロニクス・デ

智熙
シリコンフォトニクス等を用いて LSI の配線や I/O

バイスに関する研究を光化する研究を進めている。III-V 族半導体薄膜を用いた光集積回路において、量子井戸インターミキシン

揮発性有機化合物（VOC）などを検知するナノスケー

グを用いて III-V-OI 基板上の多重量子井戸のバンドギ

ル分子センサャップエネルギーを短波長化させることに成功した。

ヒトの呼気には，ヒトの代謝物を含めて，様々な揮これにより、パッシブ導波路、導波路型受光器、電界発性有機化合物（Volatile Organic Compounds: VOC）

吸収光変調器をモノリシックに集積することに成功しが含まれている．そのため，呼気に含まれる，ヒトのた。

疾病と関連する特定の VOC を選択的に検出できれば，疾病の超早期診断を実現することが期待される．我々AI 用シリコン光回路に関する研究
竹中充、湯 涵智、宮武
和馬、黄

48

明智、車谷

悠人、渡辺

は，金属ナノシートを用いた低電力の水素センサ素子
耕坪、高城をこれまで開発してきた．しかし，金属ナノシートに瞭文よる分子センシングを原子論的にシミュレーションすユニバーサル光回路などのプログラマブル光回路をる方法は確立されていない．今回，分子動力学法と非用いた AI 用深層学習の研究を進めている。III-V 族半平衡グリーン関数法を組み合わせることで，センサ応

導体薄膜を Si 導波路上に貼り合わせたハイブリッド

答を原子論的にシミュレートする手法を新たに開発しMOS 光位相シフタを強誘電体トランジスタで駆動するた．今後，この手法を様々な系に応用することで，計算手法の改善を行うと共に，新たなセンサ向け材料の三田研究室探索にも活用をしていく．

（http://www.if.t.u-tokyo.ac.jp）

ナノデバイスの熱配慮設計

LSI は，その構成要素である MOS トランジスタのサイズ縮小によってこれまで飛躍的に性能を向上してき三田吉郎，辻啓吾，Anne-Claire Eiler，肥後昭男，
飯塚哲也，徐祖楽，江澤雅彦（物理工学専攻）
量子コンピューティング分野における次世代の計算問題のひとつとして指摘されている．我々は，熱配慮手法として，物質が持つトポロジカルな状態をハミル

設計により CMOS チャネル部の動作時温度を極力抑制

トン演算子として用いるトポロジカル計算機が期待さする技術の開発に取り組むとともに，シリコンチャネ

れ，幅広い系で研究が行われている。我々のチームでルにおける電子−フォノン輸送特性について精緻な評は，JST-CREST プロジェクトとして，ハミルトン演算価を展開してきた．今回，分子動力学法と非平衡グリ子を電気回路部品の集合体として捉え，電気回路のトーン関数法を組み合わせることで，Si/SiO2界面に特有ポロジーによって演算を行う手法の探索を担当しておの振動モードが存在し，その振動モードによって界面り，三田グループは集積 MEMS の専門家として計算機近傍の電子−フォノン散乱が増大することを示唆するに必要な理想の可変素子・MEMS 素子を「TopoMEMS」

結果が得られた。

と命名し、研究開発している。初期成果として Su-

4

研究報告

中のジュール発熱による素子の温度上昇が最も深刻な

4-3
章

イス構造の導入が予定されており，トランジスタ動作

電子素子および理想 MEMS 素子の開発
第た．近年はナノシートトランジスタなどの新たなデバ

TopoMEMS：トポロジカル量子計算機に必要な可変Schriffer-Heeger によるモデルを取り上げ，状態可変式

染谷・横田・李研究室（http://www.ntech.t.u-tokyo.ac.jp/, https://fles.t.u-tokyo.ac.jp/）

高耐久性の皮膚貼り付け電極による心電計測
Yan Wang、李成薫、横田知之、染谷隆夫

MEMS キャパシタを用いた電子回路を実装，トポロジ
カル状態とトリビアル状態との切り替え実験の成功をトップ国際会議で発表。さらに MEMS の動きそのものを演算に用いる構想に向けた、双安定 MEMS アクチュ
エータの開発に成功し、国際会議で発表した。

世界最薄・最軽量の皮膚貼り付け電極によって、高精度に心電図を１週間計測することに成功した。このProgrammable Matter プロジェクト - エネルギー自皮膚貼り付け電極は、超薄型でありながら、高耐久性

立型分散マイクロシステムによる形状可変体と高粘着性、通気性を兼ね備える伸縮性ナノシートの三田吉郎，三角啓，宇佐美尚人（航空宇宙工学専

上に作製した。ナノシートは、糊や粘着性ゲルなどの攻），エリック ルブラスール，黄吉卿（CNRS LIMMS

粘着剤を用いずに皮膚に貼り付けることができるため、研究所），ロマン カトリ（仏 FEMTO-ST 研究所）
，ユ装着した際の皮膚への負荷を格段に低減できる。非常リアックに薄いジメチルポリシロキサンを数層のポリウレタン

ン

ナノファイバーで強化することで、優れた機械的な耐ランダ（仏 FEMTO-ST 研究所），ステファン久性を実現しており、皮膚の伸縮や日常生活におけるンド（仏 Groupe PSA）

グェン（仏 FEMTO-ST 研究所），ジュリア

ブルジョワ（仏 FEMTO-ST 研究所），ブノワ

ピ

ドララ

こすりなどに対して高い耐摩耗性を有する。実際、日集積化 MEMS（微小電気機械システム）のトップダ

常生活の自然な活動における健康状態を長期間計測すウンアプリケーションとして，自立マイクロシステム

ることができるようになり、今後、医療・ヘルスケアの研究を行っている。
「大きさ1cm 以下のマイクロロボ

分野において、病気や体調不良を早期発見するためのットを多数環境に放出し，個々のロボットは近傍のロ

ウェアラブルデバイスとして応用が期待される。

ボットと通信を行いながら，協調的に環境測定などの高度な機能を実現するという自律分散システムを目指している。2016年度より，集積化マイクロメカトロニ
ク ス 研 究 室（ 東 京 大 学 生 産 技 術 研 究 所 LIMMS，

CNRS-IIS，UMI 2820）Host Professor の立場でフラン

49

ス共和国国立研究エージェンシー（ANR）の助成を得

CMOS-VLSI の MEMS 後加工による高機能システムのて，仏 FEMTO-ST 研究所と PSA-Peugeot との産学共同

産学連携研究で「組み合わせにより集合の形状変化が可能な自律マ

第

4-3

章

4

三田吉郎，山口貴史，ティモテ

レヴィ（仏ボルドイクロロボット Programmable Matter」の研究を開始しー 大 学 IMS 研 究 所 ）, ギ レ ムている。特に，水中で自立泳動するマイクロシステム

CNRS 研究所）, 池内与志穂（生産技術研究所）, 齊藤の実現と背景物理の理解に研究目標を定めている。

健（日本大学）ラ リ ュ ー（ 仏 LAAS-

研究報告

2020 年度は，3D プリンタで微細造形した Matter 外骨

D.lab を通じて試作した VLSI ウエーハを，武田先端

格に静電引力を実際に加え吸着するシステムの会議発

知ビルスーパークリーンルームやその他のクリーンル

表 を 行 い、 実 験 結 果を 踏まえた理想的な 柔軟 電 極ームにおいて後加工することによって新規センサデバ（Flexiboard）の断面構成を同定、薄層化した集積化太イスを製作，評価する研究を行っている。後加工に関陽電池との高歩留まり接合技術を開発した。

する知見として，トランジスタが作製された直後（配線前）のウエーハ引き渡しを受け，熱工程を伴う後加電子線リソグラフィと MEMS プロセスによる微細電極工プロセス（成膜，インプラ，ドライブイン）を施し構造の流体素子への集積化作製手法の研究てもトランジスタ特性の劣化はそれほど進行しないこ

三田吉郎，Anne-Claire Eiler，肥後昭男，江澤智と，VLSI をあらかじめ Silicon-on-Insulator（SOI）基也，太田悦子，水島彩子，岡本有貴（産業技術総合研

板の上に配置した構造を MEMS 後加工できることなど究所），鷲津信栄（アドバンテスト），高田晃広（アドが分かっている。共同研究開発する素子の種類は共同

バンテスト），藤原誠，澤村智紀

研究先との相談により様々だが，作製テクノロジは共電極構造の微細化によるセンサ素子の更なる高感度通のものを利用できるところが産業的に重要である。

化，高機能化を目指し，電子線リソグラフィと MEMS

数多くの企業の興味を引き，会社との共同研究や国際加工プロセスを組み合わせた微細電極のトップダウン

共同研究等様々なプロジェクトで電子デバイスの研究

作製手法の高度化に取り組んでいる。局所的に測定電が進行している。特に、生きた細胞を柔軟に把持でき極を集積化した微細孔構造や，マイクロアクチュエー

る自己変形型マイクロアクチュエータの研究に取り組

タと微細構造を組み合わせた電極ギャップの精密制御

み、世界最低電圧（1．5V）で高い性能指数を示すこに取り組んでいる。本年度は、完全空乏型の SOI トラとに成功し、トップ国際会議で発表した。

ンジスタ構造（FDSOI）による VLSI ウエーハを入手
し、ポストプロセス加工によってデバイスを得るためのプロセス開発を行った。

集積化 MEMS による高感度超音波プローブの研究
三田吉郎，肥後昭男，吉村武（大阪府立大学），水野隆（コニカミノルタ），鈴木謙次（コニカミノルタ），

電子線リソグラフィによる大面積精細描画手法の研究
三田吉郎，肥後昭男，藤原誠，澤村智紀

50

中山雄太（コニカミノルタ），遠藤登喜子（名古屋医療センター）

従来垂直水平方向（矩形）に限られ表現能力に乏し

CMOS-VLSI の MEMS 後加工と同一のスキームを用かった大面積電子線描画技術を高度化する。VDEC にい，圧電材料と集積しかつ MEMS 構造とすることによ平成25年に新規導入された高速大面積電子線描画装置って，医療診断などに用いることが出来る超音波プロ

F7000S-VD02の持つ高ドース対応性，セル（キャラクーブ素子の従来比100 倍の高感度化が可能となることタ）プロジェクション方式による鮮明なエッジを利用が，共同研究によって示されている。2018年度より受して，自由曲面や繰り返し微細構造などの描画を可能託している日本医療研究開発機構（AMED）公的資金とする。本年度は，パターン描画の微細化限界に挑戦（「送受相補型圧電 MEMS による乳がん検診用高感度

し，16nm を切るギャップ構造の作製が可能なパター

超音波プローブの研究」代表：吉村武准教授）で前年

ンおよびプロセスデザインに成功し、トップ国際会議

度受けた加配によるテスト回路を評価した後，完全集で発表、さらに国内研究会で論文賞を受賞した。

積化に向けたバージョンを試作した。

CMOS-MEMS 高密度集積接合の信頼性検証のためのテスト構造研究三田吉郎，海老原祐輔，水島彩子，依田孝（東京工業大学）, 平川顕二（東京工業大学），岩瀬正幸（東京工業大学），小笠原宗博（東京工業大学），肥後昭男，

として、チップレベル接合技術に期待が高まるが、数べることはこれまでの技術では出来ず、新しい検査方式が必要とされている。本研究では、１つのパッドに研究報告百万個に至る数μ m 角のパッドの接合状況を個々に調4

章

高機能な CMOS-MEMS システムを簡便に得る方法

4-3
第

落合幸徳

対して２個の電極を接合し、そのうちの一つを検査用の電極として用い、所謂「ループバックテスト」を行うことを提案。テスト用 LSI 回路を試作し、実際に金バンプを LSI と MEMS を模したテスト基板上に作製し、故障状態を模して動作を確認した。結果を国際会
議で口頭発表した。

51

4.4 研究発表

黒田・小菅研究室

5-6, Jan. 2022.
[7]

and T. Kuroda, “ A Physical Verification

研究論文

[1]

第

4-4

章

4

A. Kosuge, M. Hamada, and T. Kuroda, "A

Methodology for 3D-ICs Using Inductive

6.5Gb/s Shared Bus Using Electromagnetic

Coupling, ” IEEE Electrical Design ofConnectors for Downsizing and Lightening

Advanced Packaging and Systems (EDAPS),

Satellite Processor System," IEICE Trans. on

pp. 72-74, Dec. 2021.

研究報告

Fundamentals of Electronics, Vol. E105-A, no.
[2]

R. Miura, S. Shibata, M.Usui, K. Shiba, A.

5-GHz 0.15-mm2 Collision Avoidable RFID

Kosuge, M. Hamada and T. Kuroda, "A

Employing Complementary Pass-transistor

bonding-less 5-GHz RFID module using

Adiabatic Logic with an Inductively Connectedinductive coupling between IC and antenna,"External Antenna," IEEE Asian Solid-State

Japanese Journal of Applied Physics (JJAP), vol.

Circuits Conference (A-SSCC'21), Nov. 2021.
[9]

T. Kuroda, “Semiconductor Strategy and 3D

A. Kosuge, M. Hamada, T. Kuroda, "A 6-Gb/s

Integration (invited), ” JSAP Advanced

Inductively-Powered Non-Contact Connector

Metallization Conference 2021

With Rotatable Transmission Line Coupler and(ADMETAplus2021), Extended Abstracts, pp.

Interface Bridge IC," IEEE Journal of Solid-

61-62, Oct. 2021.
[10]

K. Shiba, T. Omori, M. Hamada, and T.

545, Feb. 2022.

Kuroda, “Area-Efficient Multi-Hop Inductive

A. Kosuge, Y. -C. Hsu, M. Hamada, and T.

Coupling Interface for 3D-Stacked Memory

Kuroda, "A 0.61-µJ/Frame Pipelined Wired-with 0.23-V Transmitter and Sub-10-µm Coillogic DNN Processor in 16-nm FPGA Using

Design,” IEEE European Solid-State Circuits

Convolutional Non-Linear Neural Network,"

Conference (ESSCIRC), Sep. 2021.

IEEE Open Journal of Circuits and Systems[5]

S. Shibata, R. Miura, Y. Sawabe, K. Shiba, A.
Kosuge, M. Hamada, and T. Kuroda, "A

State Circuits (JSSC), vol. 57, no. 2, pp. 535[4][8]3, pp. 478-486, Mar. 2022.

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研究報告

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4-4
章

（Discussion）,” NGCI Democratic Day, The

化 〜 ,” 先進半導体・デザインで拓く未来社会[4]黒田忠広 , “ 民主化が切り拓く半導体戦略
第

[3]

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研究論文

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and Ken Takeuchi, “ 97.6% array area

黒田忠広 , “d.lab の半導体戦略 ,” Pre- KEIO

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with hyperparameter optimization based on

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Kazuhide Higuchi, Chihiro Matsui, Naoko

St r a t e g y, It s C h a l l e n g e s , & U To k yo ʼ sMisawa and Ken Takeuchi, “Computation-in-Endeavor,” International Workshop on Future

memory simulation platform to investigate

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53and Ken Takeuchi, “Small Array Area, Memory21, 2022.

Error Tolerant ReRAM Computation-in国際会議論文

(1)

第

4-4

章

4

Kenta Taoka, Naoko Misawa, Shunsuke

Annealing for Combinational Optimization

Koshino, Chihiro Matsui and Ken Takeuchi,

Problems”, International Conference on Solid“Simulated Annealing Algorithm & ReRAM

St a t e De v i c e s a n d Ma t e r i a l s ( S S D M ) ,Device Co-optimization for Computation-in-

September 8, 2021.

研究報告

Memor y, ” IEEE International Memor y
(2)

(5)

(6)

Mamoru Fukuchi, Shun Suzuki, Kyosuke

Computation-in-Memory Simulation Platform

Maeda, Chihiro Matsui and Ken Takeuchi,

with Non-volatile Memory Non-Ideality“BER Evaluation System Considering Device

Consideration for Deep Learning

Characteristics of TLC and QLC NAND Flash

Applications” , International Conference on

Memories in Hybrid SSDs with Real Storage

Solid State Devices and Materials (SSDM),

Workloads,” IEEE International Symposium

September 8, 2021.

54

(9)

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2021.

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(10)

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Ken Takeuchi, “Memory Circuit & Technology

era, ” 2021 International Workshop on

Co-Design for AI Applications, ” Silicon

DIELECTRIC THIN FILMS FOR FUTURE

Nanoelectronics Workshop (SNW), June 13,

ELECTRON DEVICES (IWDTF),

2021.【基調講演】

November 14, 2021.【基調講演】

Chihiro Matsui, Kasidit Toprasertpong,(11)

Kasidit Toprasertpong, Eishin Nako, Zeyu

Shinichi Takagi and Ken Takeuchi, “Energy-

Wang, Chihiro Matsui, Ryosho Nakane, Ken

Efficient Reliable HZO FeFET Computation-

Takeuchi, Mitsuru Takenaka and Shinichi

in-Memory with Local Multiply & Global

Takagi, “HfZrO2-based ferroelectric FETs for

Accumulate Array for Source-Follower &emerging computing technologies, ” 2021

Charge-Sharing Voltage Sensing,” IEEE Symp.

International Workshop on DIELECTRIC

on VLSI Technology, June 18, 2021.

THIN FILMS FOR FUTURE ELECTRON

Chihiro Matsui, Kazuhide Higuchi, Shunsuke

DEVICES (IWDTF), November 15, 2021.

Koshino and Ken Takeuchi, “ Event-Driven【招待講演】S R A M C o m p u t a t i o n - i n - Me m o r y w i t h(7)Kazuhide Higuchi, Chihiro Matsui, Naoko
Misawa and Ken Takeuchi, “Comprehensive

IEEE International Symposium on Circuits
(4)

(8)

Workshop, pp. 119-122, May 21, 2021.

on Circuits and Systems (ISCAS), May 26,(3)

Memor y with Log-encoding Simulated(12)

Akira Goda, Chihiro Matsui and Ken Takeuchi,

Pa r t i t i o n e d W L Ac t i v a t i o n f o r 3 D“ Inter Spike Inter val and Stochasticity

Heterogeneous Integration of Event-based

Engineering of Floating Gate Technology-based

Vision Sensor”, International Conference on

Ne u r o n s f o r Sp i k i n g Ne u r a l Ne t w o r k

Solid State Devices and Materials (SSDM),

Hardware ” , 6th IEEE Electron Devices

September 7, 2021.

Technology and Manufacturing (EDTM)

Naoko Misawa, Kenta Taoka, Chihiro Matsui

Conference 2022, March 8, 2022.

シンポジウム・研究会・大会等発表(1)

Chihiro Matsui, Kasidit Toprasertpong,1024 AL 並列で積和演算を行う66 TOPS/W

Shinichi Takagi and Ken Takeuchi, “Energy-

強誘電体 FET CiM”, DA シンポジウム 2021

Efficient Reliable HZO FeFET Computation-

ポスターセッション , 2021年9月2日 .

in-Memory with Local Multiply & Global

Computation-in-Memory のマッピング手法 ”,

Symposia on VLSI Technology and Circuit 報

DA シンポジウム2021 ポスターセッション ,告会 , 2021年7月30日 .

2021年9月2日 .

松井千尋 , トープラサートポン カシディット ,

(5)

(6)

ヘテロジニアス不揮発性メモリシステムの協およびチャージシェアリングにより積和演算

調設計 ”, 応用物理学関係連合講演会 , 12p-を行う電圧センス型 FeFET CiM”, シリコン材

N304-3, 2021年9月12日 .
(11)

三澤奈央子 , 松井千尋 , 竹内健 , “ シミュレー

138, SDM2021-37, pp. 38-41, 2021 年 8 月 18

ティッド・アニーリングに向けたコンピュテー

日 .【招待講演】

ション・イン・メモリの ReRAM デバイスの竹内健 , “AI 応用に向けた不揮発性メモリを用

エラー評価 ”, 応用物理学関係連合講演会 ,い た Computation-in-Memory”, 第 85 回 半 導

13a-S101-1, 2021年9月13日 .
(12)松井千尋 , トープラサートポンカシディット ,日 .【招待講演】高木信一 , 竹内健 , “ ソースフォロワ読み出竹 内 健, “不 揮 発 性 メ モ リ を 用 い た

し・チャージシェアリングにより積和演算をComputation-in-Memory に よ る AI ア ク セ ラ

行う FeFET Computation-inMemory (CiM)”,

レータ ”, 強的秩序とその操作に関わる研究会

応 用 物 理 学 関 係 連 合 講 演 会 , 13a-S101-6,

夏の学校 , 2021年9月14日 .

2021年9月13日 .

竹内健 , “AI 時代のコンピューティング：ハー(13)

三澤奈央子 , 松井千尋 , 竹内健 , “ シミュレー

ド・ソフトの Co-design”, 日本学術振興会シリティッド・アニーリングに向けたログ・エン

コン超集積化システム第165委員会 第104回

コーディングによる ReRAM Computation-in-

研究会 , 2022年3月2日 .

Memory,” 第33回コンピュータシステム・シ

松井千尋，竹内健 , “ アプリケーション特性にンポジウム (ComSys2021）, ポスターセッショ

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Memory 向けニューラルネットワーク精度評三澤奈央子 , 田岡健太 , 越能俊介 , 松井千尋，

価シミュレータ ,” 第33回コンピュータシステ

竹内健 , “ 組合せ最適化問題に向けた ReRAM

ム・シンポジウム (ComSys2021）, ポスターを用いたコンピュテーション・イン・メモリ

セッション , 2021年12月2日 .

における量子化ビット数とエラー率の解への(8)

松井千尋 , 竹内健 , “ 階層型5G ネットワークと高木信一 , 竹内健 , “ ソースフォロワ読み出しを許容する高速ストレージ ”, シリコン材料・

(7)

(10)

(15)

4

研究報告

Charge-Sharing Voltage Sensing, ” 2021

4-4
章

テ ィ ッ ド・ ア ニ ー リ ン グ に 向 け た ReRAM

体・集積回路技術シンポジウム , 2021年8月30(4)

三澤奈央子 , 松井千尋 , 竹内健 , “ シミュレー

Accumulate Array for Source-Follower &料・デバイス研究会 , 信学技報 , vol. 121, no.

(3)

(9)

第

(2)

し・チャージシェアリングにより32 ML &松井千尋, 樋口和英, 越能 俊介竹内健,

影響 ”, シリコン材料・デバイス研究会 , 信学

“Event-based Vision Sensor (EVS) 向け低消費

技報 , vol. 121, no. 71, SDM2021-28, pp. 23-

エ ネ ル ギ ー の イ ベ ン ト 駆 動 型 SRAM

26, 2021年6月22日 .

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松井千尋 , トープラサートポンカシディット ,6, 第69回応用物理学会春季学術講演会 , 22p-

高木信一 , 竹内健 , “ ソースフォロワ読み出E102-6, 2022年3月22日 .

55

(16)

第

4-4

章

4

樋口和英 , 松井千尋 , 三澤奈央子 , 竹内健 ,“ メHi r o s h i Na k a m u r a , " Mu l t i - O b j e c t i v e

モリデバイスの非理想性を考慮した

Reinforcement Learning for Energy HarvestingComputation-inMemory 向けニューラルネッ

Wireless Sensor Nodes, ” in 14th IEEE

トワーク精度評価シミュレータ ”, 第69回応用

International Symposium on Embedded

物理学会春季学術講演会 , 22p-E102-7, 2022

Multicore/Many-Core Systems-on-Chip

年3月22日 .

(MCSoC 2021), Dec 2021.

研究報告

(17)

23a-E102-2, 2022年3月23日 .

(18)

三澤奈央子 , 松井千尋 , 竹内健 , “ 組合せ最適

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ン・メモリ ”, 第69回応用物理学会春季学術講International Workshop on Big Data and IoT

演会 , 23a-E102-2, 2022年3月23日 .

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(19)

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Network (SNN) ハードウェア向けフローティ
ングゲート型 Stochastic ニューロン ”, 第69回

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応用物理学会春季学術講演会 , 22a-E102-1,

軽量実行環境 mROS 2 における任意型メッ

2022年3月22日 .

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中村研究室

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[2]英希 , Elixir による ROS 2クライアントライブ

研究論文

[1]

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信挙動に基づいたスキャン攻撃検知 ”, 情報処

理学会研究報告システム・アーキテクチャ

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2021年12月 .

2022年3月 .
[3]トウェアパイプラインスケジューリング手法

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小 島 拓 也 , Carlos Cesar Cortes Torres, Boma

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Hideki Takase, and Hiroshi Nakamura, "LDoS
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International Conference on Internet ofThings, Dec 2021.

56

[4]

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Parallel, Distributed, and Network-based

[3]

宏, "

Siyi Hu, Masaaki Kondo, Yuan He, Ryuichi
Nakamura “ GraphDEAR: An Accelerator[2]

中川雅人 , 小島拓也 , 高瀬英希 , 中村

遺伝的アルゴリズムを用いた CGRA 向けソフ

国際会議論文[1]

佐藤弘之 , 武田大輝 , 菊地俊介 , 中村宏 , 高瀬

Shaswot Shresthamali, Masaaki Kondo, and藤田研究室Carvalho; Mateus Grellert; Sergio Bampi;
Aditya Lohana; Akash Kumar; Wei Zeng;

研究論文

1.

Shinde;Neelam Sharma;Masahiro

Wang; Zhiru Zhang; Valerio Tenace; Pierre-

Fujita;Virendra Singh: Enhanced Design

Emmanuel Gaillardon; Alan Mishchenko;

Debugging With Assistance From Guidance-

Satrajit Chatterjee: Logic Synthesis Meets

Based Model Checking: IEEE Transactions on

Machine Learning: Trading Exactness for

Computer-Aided Design of Integrated Circuits

Generalization: 2021 Design, Automation &and Systems ( Volume: 40, Issue: 5, May

Test in Europe Conference & Exhibition

2 0 2 1 ) , p p. 9 8 5 - 9 9 8 , D O I : 1 0 . 1 1 0 9 /(DATE)(2021), pp. 1026-1031, DOI:

TCAD.2020.3011039

10.23919/DATE51398.2021.9473972

He-Teng Zhang;Masahiro Fujita;Chung-Kuan

2.

4-4
4

研究報告

Zhou; Jordan Dotzel; Yichi Zhang; Hanyu章

3.

V. S. Vineesh;Binod Kumar;Rushikesh

第2.

Azadeh Davoodi; Rasit O. Topaloglu; Yuan

Yukio Miyasaka; Xinpei Zhang; Mingfei Yu;

Cheng;Jie-Hong R. Jiang: SAT-Based On-

Qingyang Yi; Masahiro Fujita: Logic Synthesis

Track Bus Routing: IEEE Transactions on

for Generalization and Learning Addition:

Computer-Aided Design of Integrated Circuits2021 Design, Automation & Test in Europe

and Systems ( Volume: 40, Issue: 4, April

Conference & Exhibition (DATE)(2021), pp.

2 0 2 1 ) , p p. 7 3 5 - 7 4 7 , D O I : 1 0 . 1 1 0 9 /1032-1037, DOI: 10.23919/

TCAD.2020.3007253

DATE51398.2021.9474169

Yukio Miyasaka, Masahiro Fujita, Alan
Mishchenko & John Wawrzynek: SAT-Based
Mapping of Data-Flow Graphs onto Coarse-

国内学会，研究会等

1.

小池 良吾 , 藤田 昌宏 : Inductive Invariant でのGrained Reconfigurable Arrays: In: Calimera,

効率的フリップフロップ選択による形式的検A., Gaillardon, PE., Korgaonkar, K., Kvatinsky,

証とその応用 : 第240回システム・アーキテク

S., Reis, R. (eds) VLSI-SoC: Design Trends.

チャ・第198回システムと LSI の設計技術・第VLSI-SoC 2020. IFIP Advances in

59 回 組 込 み シ ス テ ム 合 同 研 究 発 表 会

Information and Communication Technology,（ETNET2022）

vol 621. Springer, Cham. https://doi.

2.

易 慶陽，藤田 昌宏，孫 鶴鳴 : FPGA basedorg/10.1007/978-3-030-81641-4_6, (2021)

accelerator for neural networks computation

pp 113–131

with flexible pipelining: 第 196 回システムとLSI の設計技術研究発表会（デザインガイア
2021）

国際会議

1.

Shubham Rai; Walter Lau Neto; Yukio
Miyasaka; Xinpei Zhang; Ming fei Yu;
Qingyang Yi; Masahiro Fujita; Guilherme B.
Manske; Matheus F. Pontes; Leomar S. da
Rosa; Marilton S. de Aguiar; Paulo F. Butzen;
Po-Chun Chien; Yu-Shan Huang; Hoa-Ren
Wang; Jie-Hong R. Jiang; Jiaqi Gu; Zheng
Zhao; Zixuan Jiang; David Z. Pan; Brunno A.
de Abreu; Isac de Souza Campos; Augusto
Berndt; Cristina Meinhardt; Jonata T.

57

池田研究室[9]"Hardware Acceleration of Aggregate Signature

論文

[1]

第

4-4

章

4

[2]

K. Masada, R. Nakayama and M. Ikeda,
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Chips (COOL CHIPS), 2022, pp. 1-3, April,

K. Abe and M. Ikeda, "Estimating the

2022.

研究報告

Effectiveness of Lattice Attacks," IACR
[3]

Cryptology ePrint Archive, 2021, Nov 2021.

国内研究会

M. Ikeda and F. Arakawa, "Special Issue on[10]

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Cool Chips," in IEEE Micro, vol. 42, no. 2,

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pp. 6-7, 1 March-April 2022.

ア暗号設計への応用 ,"電子情報通信学会

ハードウェアセキュリティ研究会 , vol. 121,

no. 1, HWS2021-2, pp. 7-12, 2021年4月

国際会議

[4]

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Pixel Code Discrimination," 2021 IEEE

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月

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ワークショップ2021, P22, 2021年5月[14]池田健人 , 池田誠 ," 楕円曲線ペアリングアルゴ

based Cryptography," 2021 IEEE International

リズムにおける最適なハードウェア設計手法

Symposium on Circuits and Systems (ISCAS),の検討 ,"

2021, pp. 1-5, May 2021, doi: 10.1109/のワークショップ2021, P43,2021年5月[15]

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渡辺直 , 池田誠 , " パルス周波数変調ピクセル

M. Ikeda, "Hardware Acceleration of Elliptic-を有する画素内符号認識向け ToF イメージセ

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情報通信学会ハードウェアセキュリティ

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藤田 将大 , 島田 泰慎 , 池田 誠 , “ トーラス型[30]

阿部浩太郎 , 池田誠 ,"ECDSA ハードウェア実

完全準同形暗号における多入力任意論理関数

装におけるテンプレート攻撃と格子攻撃によのハードウェア実現の検討 “, 電子情報通信学

る秘密鍵復元の検討 ," 暗号と情報セキィリ

会 ICD/CAS 研究会 学生・若手研究会 , 2021

ティシンポジウム (SCIS2022), 1C4-4, 2022年

年12月

1月

菊岡才人 , 池田誠 , “ ペアリング暗号のハード[31]

Crystals-Kyber 向け暗号プロセッサの設計と測通信学会 ICD/CAS 研究会 学生・若手研究

定 “，電子情報通信学会 VLD/HWS 研究会 ,会 , 2021年12月

vol. 121, no. 413, HWS2021-58, pp. 31-36,

正田薫 , 池田誠 , "BLS 署名生成アルゴリズム

2022年3月[32]

A. Opasatian and M. Ikeda, "Attribute-based

会 ICD/CAS 研究会 学生・若手研究会 , 2021

Encryption Acceleration by Pairing Engine

年 12 月Hardware on FPGA," IEICE Technical池田健人 , 池田誠 ,"Pairing-friendly 曲線を用い

Committee on Hardware Security (HWS), vol.

電子

121, no. 413, HWS2021-57, pp. 25-30, 2022

たペアリング演算器の設計空間探索 ,"情報通信学会ハードウェアセキュリティ

4

島田泰慎, 池田誠, “耐量子計算機暗号

ウエア実装を考慮した安全性評価 “, 電子情報のハードウエア実装最適化 ", 電子情報通信学

[23]

[29]

4-4

研究報告

[21]

IEICE Technical Committee on Hardware

章

[20]

藤田 将大 , 池田 誠 , “ トーラス型完全準同型

第

[19]

[28]

年3 月

フォーラム2021, P13,2021年12月

[24]

[25]

島田泰慎 , 池田誠 , “ 完全準同型暗号 TFHE の国内大会

演算高速化のためのチップ設計 “，電子情報通[33]

信学会ハードウェアセキュリティフォーラム

リングに向けた最適なハードウェア実装の検2021, P14, 2021年12月

討 ," 電子情報通信学会ソサエティ大会 , A-7-

阿部浩太郎 , 池田誠 ,"ECDSA ハードウェア実

9, 2021年9月

装におけるテンプレート攻撃と格子攻撃 ,"

[26]

[34]

阿部浩太郎 , 池田誠 ,"ECDSA サイドチャネル

電子情報通信学会ハードウェアセキュリティ

漏洩の消費電流による評価 ," 電子情報通信学

フォーラム2021, P15,2021年12月

会ソサイエティ大会 , A-19-3, 2021年9月

正田薫 , 中山亮平 , 池田誠 , “BLS12-381上の[35]

池田誠 , “ トーラス型完全準同形暗号および耐ID ベース暗号用ハードウェアの設計 “，電子量子計算暗号エンジンの最適実装 ,” 電子情報

情報通信学会ハードウェアセキュリティ

通信学会総合大会 , AI-6-3, 2022年3月。

フォーラム2021, P16, 2021年12月[27]

池田健人 , 池田誠 ,"BLS12-381 曲線上のペア[36]

池田健人 , 池田誠 ,"Pairing-friendly 曲線群のペA . O p a s a t i a n a n d M . I k e d a , " Ti m i n g

アリングに向けたハードウェア設計手法の最Estimation of the File Encryption System based

適 化 ," 電 子 情 報 通 信 学 会 総 合 大 会 , A-7-

on Attribute-based Encryption with Pairing

2,2022年3月

59

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1, March 2022.
[38]
第

4-4

章

4

Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka and

研究報告

渡辺直 , 池田誠 , " 信号光の識別に向けた画素

Kunihiro Asada, [Invited] ``Integrated On-

内復号機能を有する ToF イメージセンサの設

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計 ,” 電子情報通信学会総合大会 , C-12-24,

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飯塚研究室
研究論文

[1]

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[3]

Zolboo Byambadorj, Koji Asami, Takahiro J.

Tetsuya Iizuka, ``A Fractional-N MASH2-k

Tetsuya Iizuka, ``High-Precision Sub-Nyquist

FDC PLL Architecture Enabling Higher-Order

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2022.

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Shuowei Li, Zule Xu and Tetsuya Iizuka,(ISICAS), Dec. 2021.
[2]

Hisashi Inoue, Ai Kitoh, Xiangyu Chen,

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Tetsuya Iizuka, Dror Miron, Lior Kornblum,

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Doo Seok Jeong and Isao H. Inoue, [Invited]

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[3]

Tetsuya Iizuka, Hao Xu and Asad A. Abidi,

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Zolboo Byambadorj, Koji Asami, Takahiro J.

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Yamaguchi, Akio Higo, Masahiro Fujita and[4]

Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka and

Tetsuya Iizuka, ``High-Precision Sub-Nyquist

Kunihiro Asada, [Invited] ``Shock-Wave

Sampling System Based on Modulated

Transceiver Integration for mm-Wave Active

Wideband Converter for Communication

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Device Testing,'' IEEE Transactions on Circuits

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pp. 378 - 388, Jan. 2022.
[5]

[1]

Yamaguchi, Akio Higo, Masahiro Fujita and

ADC using Closed-Loop Two-Stage Cascoded[4]

国際会議論文Ryoga Iwashita, Zule Xu, Masaru Osada and``Analysis of Strong-Arm Comparator with

60

[6]

[5]

Xiangyu Chen, Takeaki Yajima, Isao H. Inoue,

Zule Xu, Naoki Ojima, Shuowei Li and Tetsuya

Tetsuya Iizuka, ``A Compact On-Chip

Ii z u k a , ` ` A n A l l - St a n d a rd - C e l l - Ba s e d

Implementation of Leaky Integrate-and-Fire

Synthesizable SAR ADC with Nonlinearity-

Neuron with Long and Tunable Time ConstantUtilizing Pseudo Resistors,'' in Extended
Abstract of International Conference on Solid
State Devices and Materials (SSDM), L-2-02,
Sep. 2021.
[6]

研究論文

(1)

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“Reconfigurable Multivalue Logic Functions ofHybrid Switched-Capacitor Sampling PLL

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https://doi.org/10.1021/acsnano.1c08208.
(2)

4-4
4

研究報告

3.3-GHz 4.6-mW Fractional-N Type-II章

Toshiro Hiramoto, and Kang L. Wang,
第Zule Xu, Masaru Osada and Tetsuya Iizuka, ``A

Technical Papers, Jun. 2021.
[7]

平本・小林研究室

Jixuan Wu, Fei Mo, Takuya Saraya, Toshiro

Tetsuya Iizuka, Hao Xu and Asad A. Abidi,

Hiramoto, Mototaka Ochi, Hiroshi Goto, and``Nyquist A/D Converter Design in Four

Masaharu Kobayashi, “Monolithic Integration

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3-D Embedded RAM Application ” , IEEE

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No.12, pp. 6617 - 6622, December, 2021.

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[1]

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[3]

飯塚 哲也 , Hao Xu, Asad Abidi, [ 招待講演 ]DOI: 10.1109/TED.2021.3111145.
(3)

Shohei Sekiguchi, Min-Ju Ahn, Tomoko``CMOS A/D 変換回路のシステマティック設

Mizutani, Takuya Saraya, Masaharu Kobayashi,

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and Toshiro Hiramoto, “Subthreshold Swing in

3, 2022年3月 .

Silicon Gate-All-Around Nanowire and Fully

松岡 英 , 根塚 智裕 , 飯塚 哲也 , `` 閉ループダ

Depleted SOI MOSFETs at Cr yogenic

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陳 翔 宇 , 矢 嶋 赳 彬 , 飯 塚 哲 也 , ``Leaky(4)

Jiawen Xiang, Wen Hsin Chang, Takuya Saraya,

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Toshiro Hiramoto, Toshifumi Irisawa, andand Tunable Time Constant Utilizing Pseudo

Masaharu Kobayashi, “ Ultrathin MoS2-

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Channel FeFET Memory With Enhancedのワークショップ2021, 2021年5月

Ferroelectricity in HfZrO2 and Body-Potential
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DOI: 10.1109/JEDS.2021.3133570.
(5)

Fei Mo, Jiawen Xiang, Xiaoran Mei, Yoshiki
Sawabe, Takuya Saraya, Toshiro Hiramoto,Chun-Jung Su, Vita Pi-Ho Hu, and Masaharu
Kobayashi, “ Efficient Erase Operation by
GIDL Current for 3D Structure FeFETs With
Gate Stack Engineering and Compact Long-

61

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JEDS.2022.3142046.
(6)
第

4-4

章

4

(11)

Kiyoshi Takeuchi, Masaharu Kobayashi, and研究報告

Zihao Liu, Tomoko Mizutani, Takuya Saraya,

Toshiro Hiramoto, “ A Threshold Voltage

Masaharu Kobayashi, and Toshiro Hiramoto,

Definition Based on a Standardized Charge“Cause analysis of width-dependence of on-

Ve r s u s Vo l t a g e R e l a t i o n s h i p ” , I E E E

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(7)

(8)

Tomoko Mizutani, Kiyoshi Takeuchi, Takuya(10)

Shohei Sekiguchi, Min-Ju Ahn, Takuya Saraya,
Masaharu Kobayashi, and Toshiro Hiramoto,

Kobayashi, and Toshiro Hiramoto, “Effect of“ Subthreshold Swing in Silicon Gate-All-percolation path on temperature dependence ofAround Nanowire MOSFET at Cryogenic

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Fei Mo, Xiaoran Mei, Takuya Saraya, Toshiro(2)

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Conference.
(3)

M. Watanabe, N. Shigyo, T. Hoshii, K.

4065/ac3d0e.

Furukawa, K. Kakushima, K. Satoh, T.

Kiyoshi Takeuchi, Tomoko Mizutani, Takuya

Matsudai, T. Saraya, T. Takakura4, I. Muneta,

Saraya, Masaharu Kobayashi, and Toshiro

H. Wakabayashi, A. Nakajima, S. Nishizawa,

Hiramoto, “A robust single device MOSFET

K. Tsutsui, T. Hiramoto, H. Ohashi, and H.

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Technology and Manufacturing Conference

Hongkuan Yu, Tomoko Mizutani, Kiyoshi( E D T M ) , C e n t u r y C i t y In t e r n a t i o n a l

Takeuchi, Takuya Saraya, Masaharu Kobayashi,

Convention Centre, Chengdu, China, FR2A2-

and Toshiro Hiramoto, “ Estimation of

5, April 11, 2021.

minimum operating voltage in fully depleted
SOI SRAM cells using gamma distribution”,

62

(1)

Saraya, Hiroshi Oka, Takahiro Mori, Masaharu

March, 2022. https://doi.org/10.35848/1347(9)

国際会議論文(4)

Masaharu Kobayashi, "Ferroelectric-HfO 2
Fe F E T f o r 3 D Hi g h - De n s i t y Me m o r yConference, S3-2, June 13, 2021.

Application", MRS Spring Meeting, April 19(2021), Virtual Conference.
(5)

Enhanced FET and Wakeup-Free Ferroelectric

Hiramoto, “Validation of an Intercept-at-Zero-

Capacitor Enabled by Sn-doped InGaZnO for

Gate-Length MOSFET Series Resistance3D Embedded RAM Application”, Symposium

Extraction Method”, International Symposium

on VLSI Technology, Online Conference, T6-

on VLSI Technology, Systems and Applications

2, June 17, 2021.
Hiramoto, C.-J. Su, V. P-H. Hu, and M.

Toshiro Hiramoto (Invited), “Recent Progress

Kobayashi, “Critical Role of GIDL Current forof Silicon IGBT Technologies”, 2021 IEEE

Erase Operation in 3D Vertical FeFET and

Latin America Electron Devices Conference

Compact Long-Term FeFET Retention(LAEDC), Virtual Conference, April 20, 2021.

Model ” , Symposium on VLSI Technology,

Kiyoshi Takeuchi, Tomoko Mizutani, Takuya

T16-2, June 19, 2021.

Threshold Voltage Definition Applicable toProgress of CMOS Logic Technology ~from theC r y o g e n i c Te m p e r a t u r e s ” , S i l i c o n

Past to the Future~ ” , 2021 International

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Conference on Solid State Devices andConference, S2-3, June 13, 2021.

Materials (SSDM), Online Conference, SC-06,

Zihao Liu, Tomoko Mizutani, Takuya Saraya,

September 6, 2021.
(14)

Tomoko Mizutani, Kiyoshi Takeuchi, Takuya“ Analysis of Drain Current Variability

Saraya, Hiroshi Oka, Takahiro Mori, Masaharu

Components in Extremely Narrow GAA

Kobayashi and Toshiro Hiramoto, “Effect ofSilicon Nanowire MOSFETs of 4nm Width”,

Percolation Path on Temperature Dependence

Silicon Nanoelectronics Workshop, Onlineof Threshold Voltage Variability in Bulk

Conference, S2-4, June 13, 2021.

MOSFETs”, 2021 International Conference on

Tomoko Mizutani, Kiyoshi Takeuchi, Takuya

Solid State Devices and Materials (SSDM),

Saraya, Masaharu Kobayashi, Toshihiro

Online Conference, A-1-06, pp. 17 - 18,

Hiramoto, “Statistical analysis of characteristics

September 7, 2021.
(15)

Masaharu Kobayashi, Fei Mo, Jiawen Xiang,

Temperature ” , Silicon Nanoelectronics

Jixuan Wu, Takuya Saraya and Toshiro

Workshop, Online Conference, S2-7, June 13,

Hiramoto (Invited), “Technology Challenge

2021.

and Opportunity of HfO 2 -based FeFET

Jiawen Xiang, Wen Hsin Chang, Takuya Saraya,

Memory”, 2021 International Conference on

Toshiro Hiramoto, Toshifumi Irisawa,

Solid State Devices and Materials (SSDM),

Masaharu Kobayashi, “Experimental

Online Conference, B-6-01, pp. 133 - 134,

Demonstration of HfO2-based Ferroelectric

September 8, 2021.

FET with MoS2 Channel for High-Density

(16)

4

Toshiro Hiramoto, “ Future Logic-Device
Technologies”, Short Course “Evolution andvariability in bulk MOSFETs at Cryogenic

(10)

(13)

Hiramoto, “ A Charge-Based Analytical

Masaharu Kobayashi, Toshiro Hiramoto,(9)

F. Mo, J. Xiang, X. Mei, Y. Sawabe, T. Saraya, T.

Hsinchu, Taiwan, T3-17, April 20, 2021.

Sa r a y a , Ma s a h a r u Ko b a y a s h i , To s h i r o

(8)

(12)

4-4

研究報告

Saraya, Masaharu Kobayashi, and Toshiro章

H. Goto, and M. Kobayashi, “ Mobility-

第(7)

J. Wu, F. Mo, T. Saraya, T. Hiramoto, M. Ochi,

Kiyoshi Takeuchi, Tomoko Mizutani, Takuya(VLSI-TSA), Ambassador Hotel Hsinchu,
(6)

(11)

Kiyoshi Takeuchi, Tomoko Mizutani, Takuya

and Low-Power Memory Application”, Silicon

Saraya, Masaharu Kobayashi, and Toshiro

N a n o e l e c t r o n i c s Wo r k s h o p , O n l i n e

Hiramoto, “A Robust Single Device MOSFET

63

第

4-4

章

4

(17)

研究報告

(18)

S e r i e s R e s i s t a n c e E x t r a c t i o n Me t h o d"Monolithic Integration of Sn-Doped IGZO

Considering Horizontal-Field-Dependent

Transistor andMobility”, 2021 International Conference on

Hi g h - De n s i t y Me m o r y Ap p l i c a t i o n s " ,Solid State Devices and Materials (SSDM),

International Display Workshops 2021, 28,

Online Conference, A-6-06, pp. 53 - 54,

pp.145-148 (2021), virtual conference, Dec.3,

September 8, 2021.

2021.

Hongkuan Yu, Tomoko Mizutani, Kiyoshi

Hodo, T. Ono, T. Hirose, Y. Kurokawa, T.

and Toshiro Hiramoto, “Distribution Analysis

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of Minimum Operating Voltage in Fully

Kobayashi, H. Yoshida, M.-C. Chen, M.-H.

Depleted SOI SRAM Cells”, 2021

Liao, S.-Z . Chang, S. Yamazaki, "Novel

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Analog in-Memory Compute with < 1 nA

Devices and Materials (SSDM), Online

Current/Cell and 143.9 TOPS/W Enabled byConference, A-6-09, pp. 59 - 60, September 8,

Monolithic Normally-off Zn-rich CAAC-

2021.

IGZO FET-on-Si CMOS Technology",

Zihao Liu, Tomoko Mizutani, Takuya Saraya,

International Electron Device Meeting

Masaharu Kobayashi, and Toshiro Hiramoto,(IEDM) 2021, pp. 466-469 (2021), December“ Width Dependence of Drain Current

14, Hybrid conference, San Francisco, USA.

64

N. Okuno, Y. Sato, Y. Jimbo, H. Honda, M.
Kurata, M. Wakuda, H. Kunitake, M.

2nm Width”, 2021 International Conference

Kobayashi, and S. Yamazaki, "Source/Drain

on Solid State Devices and Materials (SSDM),

Engineering by Tantalum Nitride (TaN x)

Online Conference, A-7-04, pp. 69 - 70,

Electrode for Boosting OSFET Performance",

September 9, 2021.

International Electron Device Meeting

Fei Mo, Xiaoran Mei, Takuya Saraya, Toshiro(IEDM) 2021, pp. 801-804 (2021), December

Hiramoto and Masaharu Kobayashi,

15, Hybrid conference, San Francisco, USA.
(24)

Masahide Yuki Honda, Masakazu Nanba,of IGZO-Channel FeFET from 2D Planer toYoshinori Iguchi, Takuya Saraya, Masaharu

3D Vertical Structure for Channel Structure

Kobayashi, Eiji Higurashi, Hiroshi Toshiyoshi,

Engineering”, 2021 International Conference

and Toshiro Hiramoto, “3-Layer stacked pixel-

on Solid State Devices and Materials (SSDM),

parallel CMOS image sensors using hybrid

Online Conference, A-8-04, pp. 83 - 84,

bonding of SOI wafers”, Imaging Sensors and

September 9, 2021.

Systems 2022 (ISS) Conference, Online

Masahar u Kobayashi, "Monolithic 3D

Conference, January 19, 2022.

Integration of IGZO FET and Ferroelectric

(21)

(23)

GAA Silicon Nanowire MOSFETs down to“Simulation Study on Memory Characteristics(20)

H. Baba, S. Ohshita, T. Hamada, Y. Ando, R.

Takeuchi, Takuya Saraya, Masaharu Kobayashi

Variability Components in Extremely Narrow

(19)

(22)

Ferroelectric Memory for(25)

Toshiro Hiramoto, Tomoko Mizutani, Kiyoshi

Memory for Embedded RAM Application",

Takeuchi, Takuya Saraya, Hiroshi Oka,

2021JP-TW Advanced Materials and

Takahiro Mori, and Masaharu Kobayashi

Semiconductor Technology Workshop,(Invited), “ Effect of Random Potential

October 28, online

Fluctuations on Threshold Voltage Variability

Masaharu Kobayashi, Jixuan Wu, Fei Mo,

in Bulk MOSFETs at Cryogenic Temperature”,

Takuya Saraya, Toshiro Hiramoto, Kohei

6 t h El e c t ro n De v i c e s Te c h n o l o g y a n d

Nishiyama, Mototaka Ochi, Hiroshi Goto,

Manufacturing Conference (EDTM), Virtual(26)Conference, pp. 381 - 383, March 16, 2022.

季学術講演会，名城大学，愛知，11a-N205-

Kiyoshi Takeuchi, Tomoko Mizutani, Takuya

10，2021年9月11日．

Saraya, Masaharu Kobayashi, and Toshiro

Jixuan Wu, Fei Mo, Takuya Saraya, Toshiro

Resistance Extraction Methods: Comparison

Masaharu Kobayashi, “Monolithic Integration

Between Newer and Older ” , 34th IEEEof FET and Ferroelectric-Capacitor Enabled byInternational Conference on Microelectronic

Sn-doped InGaZnO for 3D Embedded RAM

Test Structures (ICMTS), Virtual Conference,

Application”, 第 82 回応用物理学会秋季学術

March 22, 2022.

講演会，名城大学，愛知，11a-N205-11，2021

Masahar u Kobayashi, "Monolithic 3D

年9月11日．

Integration of Oxide Semiconductor FETs and

(7)

4-4
4

研究報告

Hiramoto, Mototaka Ochi, Hiroshi Goto, and章

Hiramoto, “ Single Device MOSFET Series

第

(27)

(6)

Zihao Liu, Tomoko Mizutani, Takuya Saraya,

Memor y Devices for AI Acceleration",

Masaharu Kobayashi, and Toshiro Hiramoto,International Reliability Physics Symposium“Decomposition of Drain Current Variability(IRPS) 2022, 9C.1, hybrid conference, Dallas,

Components in Extremely Narrow GAA

Texas, USA, March 31, 2022.

Silicon Nanowire MOSFETs”, 第 82 回応用物
理学会秋季学術講演会，名城大学，愛知，

12a-N304-1，2021年9月12日．

シンポジウム・研究会・大会等発表

(1)

(2)

平 本 俊 郎，「VLSI シ ン ポ ジ ウ ム 報 告 先 端

本 俊郎，「極低温に対応した反転電荷密度にン開催．2021年6月29日．

基づく新しい解析的しきい値定義の提案」，第平本俊郎，「IGBT スケーリングによるパワー

82回応用物理学会秋季学術講演会，名城大エレクトロニクスのパラダイム変換」，応用物

学，愛知，13a-N304-2，2021年9月13日．
水谷朋子，竹内 潔，更屋拓哉，小林正治，平
本 俊郎，「低温におけるバルク MOSFET の特催，2021年7月8日．

性ばらつきの統計解析」，第82回応用物理学会

平本俊郎，「シリコン先端半導体の 技術動

秋季学術講演会，名城大学，愛知，13a-N304-

向」，日本学術振興会 R031ハイブリッド量子

3，2021年9月13日．
(10)

小林正治，
「酸化物半導体による集積メモリデ

月9日．

バイスの新展開」，2021年 電気学会 電子・情Xiaoran Mei, Fei Mo, Toshiro Hiramoto, and報・システム部門大会，9月17日，オンライ

Masaharu Kobayashi, “Simulation Study on the

ン開催

Role of GIDL Current for Erase Operation in

(5)

(9)

（SDRJ）BC/MtM 合同委員会，オンライン開

ナノ技術委員会，オンライン開催，2021年7(4)竹内 潔，水谷朋子，更屋拓哉，小林正治，平CMOS 技術関連」，d.lab 協賛事業，オンライ

理学会システムデバイスロードマップ委員会

(3)

(8)

(11)

平本俊郎，更屋拓哉（招待講演），「シリコンFeFETs”，第82回応用物理学会秋季学術講演

IGBT の新展開〜スケーリング IGBT と両面会，名城大学，愛知，11a-N205-9，2021年9ゲート IGBT 〜」，電子情報通信学会シリコン

月11日．

材料・デバイス研究会（SDM 研究会），オン

Fei Mo, Jiawen Xiang, Xiaoran Mei, Yoshiki

ライン会議，2021年11月11日．

Sawabe, Takuya Saraya, Toshiro Hiramoto,

(12)

小

林

正

治， Mo,Fei ， Xiang,Jiawen ，

Chun-Jung Su, Vita Pi-Ho Hu, and Masaharu

Mei,Xiaoran，沢辺慶起，更屋拓哉，平本俊

Kobayashi, “ Role of GIDL Current for

郎，Su,Chun-Jung，Hu,Vita Pi-Ho（ 招 待 講

Efficient Erase Operation and Interfacial Layer

演），「三次元積層構造に向けた強誘電体 HfO2

Engineering for Low-Voltage Operation in

FeFET の消去動作の効率化に関する研究」，電HfO2-based FeFET”, 第82回応用物理学会秋

子情報通信学会シリコン材料・デバイス研究

65

(13)

会（SDM 研究会）
，オンライン会議，2021年

Operating Voltage in FDSOI SRAM Using

11月11日．

Gamma Distribution」，第69回応用物理学会

竹内潔・水谷朋子・更屋拓哉・小林正治・

春季学術講演会，青山学院大学相模原キャン

平本俊郎，「標準化された電荷密度対電圧特性

パス＋オンライン，23p-E307-7，2022年3月に基づく新しいしきい値定義の提案」
，電子情

23日．

報通信学会シリコン材料・デバイス研究会

第

4-4

章

4

研究報告

(14)

(16)

本俊郎，
「単一デバイスを用いた MOSFET の月11日．

寄生抵抗抽出法」，第69回応用物理学会春季

平本俊郎，「先端 CMOS デバイスの現状と将学術講演会，青山学院大学相模原キャンパス

来展望」，第42回 ナガセマイクロエレクトロ＋オンライン，23p-E307-8，2022年3月23日．

(18)

(19)

小林正治，
「次世代強誘電体メモリの研究開発「Analysis of Width-Dependent Drain Current

動向」，学振 R031ハイブリッド量子ナノ技術

Variability in Extremely Narrow GAA Silicon

委員会 第4回委員会，2022年1月11日，オン

Nanowire MOSFETs」，第69回応用物理学会

ライン開催

春季学術講演会，青山学院大学相模原キャン

平本俊郎，「IEDM 概要−先端 CMOS・デバ

パス＋オンライン，23p-E307-11，2022年3月

イス技術関連」，東京大学 d.lab 協賛事業，

23日．

66

(24)

山中勇人，水谷朋子，更屋拓哉，小林正治，

19日．

平本俊郎，
「シリコンナノワイヤトランジスタ

平本俊郎，「シリコンパワーデバイスの動向と特性の室温および低温におけるナノワイヤ幅

新しい技術潮流」，神奈川県川崎市ナノ茶論〜

依存性」，第69回応用物理学会春季学術講演

先端技術の最新動向とアプリケーション開会，青山学院大学相模原キャンパス＋オンラ

発，オンライン会合，2022年1月24日．

イン，23p-E307-12，2022年3月23日．

小林正治，Jixuan Wu，莫非，更屋拓哉，平本(25)

水谷朋子，竹内 潔，更屋拓哉，岡 博史，森俊郎，越智元隆，後藤裕史，「酸化物材料によ貴洋，小林正治，平本俊郎，「極低温におけるる三次元集積メモリデバイスの新展開」，第27

バルク MOSFET ランダムばらつきに対する

回 電子デバイス界面テクノロジー研究会

パーコレーションパスの影響」，第69回応用物(EDIT27),p.35-38, Virtual conference, January

理学会春季学術講演会，青山学院大学相模原

28, 2022.

キャンパス＋オンライン，23p-E307-14，2022

平

本

俊

郎，「 ALT (Advanced Logic

年3月23日．

(26)

平本俊郎，「会長挨拶」，シンポジウム「ジェIEDM 報告会，オンライン会合，2022年2月8

ンダード・イノベーションを通して考える応日．

用物理の男女共同参画」，第69回応用物理学

平本俊郎，更屋拓哉，「IGBT スケーリングと会春季学術講演会，青山学院大学相模原キャ両面ゲート IGBT 技術」，電気学会パワーデバ

ンパス＋オンライン，24p-E305-2，2022年3

イス・パワー IC 高性能化及び高品質化技術調

月24日．

査専門委員会，オンライン会合，2022年2月(21)Zihao Liu, Tomoko Mizutani, Takuya Saraya,
Masaharu Kobayashi, Toshiro Hiramoto,Technology)」，IEEE EDS Japan Joint Chapter

(20)

(23)

月19日．

IEDM 報告会，オンライン会合，2022年1月(17)竹内 潔，水谷朋子，更屋拓哉，小林正治，平（SDM 研究会），オンライン会議，2021年11

ニクスセミナー，オンライン会合，2022年11

(15)

(22)

(27)

沢辺慶起，更屋拓哉，平本俊郎，小林正治，

14日．

「HfO2系強誘電体における分極反転ダイナミ

Hongkuan Yu, Tomoko Mizutani, Kiyoshi

クスの膜厚依存性」，第69回応用物理学会春Takeuchi, Takuya Saraya, Masaharu Kobayashi,

季学術講演会，青山学院大学相模原キャンパ

Toshiro Hiramoto,「Estimation of Minimum

ス＋オンライン，24p-E105-1，2022年3月24

日．

(28)

平本俊郎，
「オープニング」，シンポジウム[5]

K. Sumita, K. Toprasertpong, M. Takenaka and
S. Takagi, “Evaluation of interface traps inside

をすべきなのか？」，第69回応用物理学会春季

the conduction band of InAs-On-Insulator

学術講演会，青山学院大学相模原キャンパスnMOSFET by self-consistent Hall-QSCV＋オンライン，25p-E101-1，2022年3月25日．

method ” , Appl. Phys. Lett. 119, 103501,

後藤正英，本田悠葵，難波正和，井口義則，September 2021. DOI: 10.1063/5.0057182[6]

T.-E. Lee, K. Toprasertpong, M. Takenaka and

本俊郎，「SOI ウェハのハイブリッド接合を用

S. Takagi, “Re-examination of effects of ALD

いた 3 層積層画素並列 CMOS イメージセン

high-k materials on defects reduction in SiGe

サ」
，映像情報メディア学会情報センシング研

metal-oxide-semiconductor interfaces”, AIP究会，オンライン会議，2022年3月28日．

Advances, vol. 11, 08502116, August 2021.

4

研究報告

更屋拓哉，小林正治，日暮栄治，年吉 洋，平4-4
章「2050年カーボンニュートラル：これから何

第

(29)

10.1149/10404.0017ecst

DOI: 10.1063/5.0061573
[7]

高木研究室

T.-E. Lee, K. Toprasertpong, M. Takenaka, and
S. Takagi, "Impacts of Equivalent Oxide

研究論文

Thickness Scaling of TiN/Y2O3 Gate Stacks[1]

R. Nur, T. Tsuchiya, K. Toprasertpong, K.

With Trimethylaluminum Treatment on SiGe

Terabe, S. Takagi, and M. Takenaka, “Floating

MOS Interface Properties ” , IEEE Electrongate negative capacitance MoS2 phototransistor

Device Letters, Vol. 42, Issue 7, pp. 966-969,

with high photosensitivity,” Nanoscale, vol. 14,

July 2021. DOI: 10.1109/LED.2021.3081513

pp. 2013-2022, January 2022. DOI: 10.1039/[2]

Takagi, “Antiferroelectric properties of ZrO2

C.-T. Chen, K. Sumita, K. Toprasertpong, M.

ultra-thin films prepared by atomic layer

Takenaka and S. Takagi, “Effective Mobility

deposition”, Appl. Phys. Lett. 118, Issue 23,

Enhancement Through Asymmetric Strain

232904, 07 June 2021. DOI:

Channels on Extremely-Thin Body (100) GOI

10.1063/5.0051068[9]C.-M. Lim, Z. Zhao, K. Sumita, K.

vol. 69, No. 1, pp. 25-30, January 2022. DOI:

Toprasertpong, M. Takenaka and S. Takagi,

10.1109/TED.2021.3130221“Electrical properties of ultra-thin body (111)Z. Zhao, C.-M. Lim, C. Ho, K. Sumita, Y.

Ge o n - i n s u l a t o r n - c h a n n e l M O S F E Ts

Miyatake, K. Toprasertpoin, S. Takagi, and M.

fabricated by smart-cut process ” , IEEE J.

Takenaka, “Low-loss Ge waveguide at 2-um

Electron Device Society, vol. 9, pp. 612 – 617,

band on n-type Ge-on-insulator wafer ” ,03 June 2021. DOI: 10.1109/

Optical Materials Express, 11(12), pp. 4097 -JEDS.2021.3085981

4106, Dec 2021.
[4]

X. Luo, K. Toprasertpong, M. Takenaka and S.

D1NR06315D

pMOSFETs”, IEEE Trans. Electron Devices,

[3]

[8]

DOI: 10.1364/[10]

S. Ohno, Q. Li, N. Sekine, H. Tang, S.

OME.444071

Monfray, F. Boeuf, K. Toprasertpong, S. Takagi,

S. Takagi, K. Toprasertpong, K. Tahara, E.

and M. Takenaka, “ Si microring resonator

Nako, R. Nakane, Z. Wang, X. Luo, T.-E. Lee

optical switch based on optical phase shifterand M. Takenaka, “HfZrO-based Ferroelectricwith ultrathin-InP/Si hybrid metal-oxide-

devices for lower power AI and memory

semiconductor capacitor,” Optics Express, vol.

applications”, ECS Transactions, 104 (4), pp.

29, no. 12, pp. 18502–18025, June 2021.

17-26, October 2021. DOI:

DOI: 10.1364/OE.424963

67

[11]

K. Sumita, K. Toprasertpong, M. Takenaka, andelectronics convergence (ISPEC 2021), online,

S. Takagi, “ Proposal and experimental

Dec. 13-15 2021

demonstration of ultrathin-body (111) InAs-

第

4-4

章

4

T. Piyapatarakul, H. Tang, K. Toprasertpong, S.

on-insulator nMOSFETs with L valley

Takagi, and M. Takenaka, “ Computational

conduction,” IEEE Trans. Electron Devices,

analysis of optical phase modulation using

vol. 68, no. 4, pp. 2003–2009, April 2021.

graphene/III-V hybrid MOS capacitor ” ,DOI: 10.1109/TED.2021.3049455

presented in 11th international symposium on

研究報告

photonics and electronics convergence (ISPEC
国際会議論文[1]

K. Sumita, C.-T. Chen, K. Toprasertpong, M.

[2]

[4]

R. Tang, H. Tang, K. Toprasertpong, S. Takagi

Channel Material and Surface Orientation for

Programmable Unitary Optical Processors”,

Extremely-Thin-Body nMOSFETs under New

presented in 11th international symposium on

Modeling of Surface Roughness Scattering”,

photonics and electronics convergence (ISPECIEEE International Electron Device Meeting2021), online, Dec. 13-15 2021
[8]

T. Akazawa, K. Sumita, S. Monfray, F. Boeuf, T.

F. Boeuf, C. Barrera, A. Fincato, H. Tang, S.

Kasidit, S. Takagi and M. Takenaka, “Infrared

Guerber, S. Monfray, S. Ohno, D. Fowler, I.

photodetection using ultrathin InP MSM

Charlet, L. Gianini, A. Simbula, L. Maggi, M.

structure on Si waveguide”, presented in 11th

Shaw, K. Toprasertpong, S. Takagi and M.

international symposium on photonics and

Takenaka, “Silicon Photonics Beyond Opticalelectronics convergence (ISPEC 2021), online,

Interconnects ” , invited, IEEE International

Dec. 13-15 2021
[9]Y. Miyatake, C.-P. Ho, K. Makino, J. Tominaga,

632, December 2021.

N . Mi y a t a , T. Na k a n o , N . Se k i n e , K .

M. Takenaka, N. Sekine, K. Toprasertpong andToprasertpong, S. Takagi and M. Takenaka,

S. Takagi, “III-V CMOS photonics platform“ Reduction of optical loss of phase-change

based on quantum well intermixing”, presented

phase shifter based on Ge2Sb2Te5 operating at

in 11th international symposium on photonics

mid-infrared wavelength”, presented in 11th

and electronics convergence (ISPEC 2021),

international symposium on photonics andonline, Dec. 13-15 2021

electronics convergence (ISPEC 2021), online,

K. Watanabe, H. Tang, K. Toprasertpong, S.

Dec. 13-15 2021

Takagi, and M. Takenaka, “Non-volatility of

[5]

[7]

and M. Takenaka, “Robust Optimization ofElectron Device Meeting (IEDM), 29.2, 629[3]2021), online, Dec. 13-15 2021

Takenaka, and S. Takagi, “Optimum Design of(IEDM), 18.4, 406-409, December 2021.

[10]

K. Toprasertpong, E. Nako, Z. Wang, C.

hybrid MOS optical phase shifter using Si

Matsui, R. Nakane, K. Takeuchi, M. Takenaka,

FeFET ” , presented in 11th internationaland S. Takagi, “ HfZrO 2-based ferroelectric

symposium on photonics and electronics

FETs for emerging computing technologies”,

convergence (ISPEC 2021), online, Dec. 13-15

invited, presented in 2021 International

2021

Workshop on Dielectric Thin Films for Future

H. Tang, R. Tang, K. Toprasertpong, S. Takagi,

Electron Devices - Sciene and Technology –“,and M. Takenaka, “ Numerical analysis of

On-line, November 14-16, 2021.

distributed slab capacitance in III-V/Si hybrid

68

[6]

[11]

R. Nur, T. Tsuchiya, K. Toprasertpong, K.

MOS phase shifter ” , presented in 11th

Te r a b e , S . Ta k a g i a n d M . Ta k e n a k a ,international symposium on photonics and“Ferroelectric HfO2-Based Monolayer MoS2

Vision Systems”, International Conference on

Polarization Characteristics of Ferroelectric

Memristive Materials, Devices & Systems

FETs”, 53rd International Conference on Solid(MEMRISYS), 4A-4, on line, November 1-4,

State Devices and Materials (SSDM), B-3-03, 8

2021.

September, 2021.

M. Takenaka, K. Toprasertpong and S. Takagi,
34th International Microprocesses andthreshold Swing of Si n-MOSFETs over a

Nanotechnology Conference (MNC 2021) , on

Temperature Range of 4 K to 300 K”, 53rdline, October 26-29, 2021.

International Conference on Solid State

S. Takagi, K. Toprasertpong, K. Tahara, E.

Devices and Materials (SSDM), A-1-03, 7

Nako, R. Nakane, Z. Wang, X. Luo, T.-E. Lee

September, 2021.
Toprasertpong, M. Takenaka and S. Takagi,

applications”, (invited), 240th Electrochemical“Introduction of high tensile strain in Ge-on-

Society Meeting, Semiconductor Process

Insulator structures by oxidation/annealing at

Integration 12, on-line, 10-14 October 2021.

high temperature ” , 53rd International

Z. Zhao, C.-P. Ho, Q. Li, K. Toprasertpong, S.

Conference on Solid State Devices andTakagi and M. Takenaka, “Ge Ring Modulator

Materials (SSDM), A-4-02, 8 September,

Based on Carrier-injection Phaser Shifter

2021.
E. Nako, K. Toprasertpong, R. Nakane, Z.

European Conference and Exhibition on

Wang, M. Takenaka and S. Takagi, “Impact of

Optical Communication (ECOC), Bordeaux,endurance characteristics of FeFETs on

France, 13-16 September, 2021.

reservoir computing capabilities ” , 53rd

T.-E. Lee, S.-T. Huang, C.-Y. Yang, K.

International Conference on Solid State

Toprasertpong, M. Takenaka, Y.-J. Lee and S.

Devices and Materials (SSDM), B-5-07, 8

Takagi, “ Improvement of performance of

September, 2021.
[21]

X. Luo, K. Toprasertpong, M. Takenaka and S.

gate stacks with TMA treatment ” , 53rd

Takagi, “Antiferroelectric properties of ALD

International Conference on Solid StateZrO 2 ultra-thin films: correlation with theDevices and Materials (SSDM), A-7-05, 9

crystalline structure ” , 53rd International

September 2021.

Conference on Solid State Devices andZ. Wang, E. Nako, K. Toprasertpong, R.

Materials (SSDM), A-5-03, 8 September,

Na k a n e , M . Ta k e n a k a a n d S . Ta k a g i ,2021.

“ Improvement in computing capabilities of

[17]

[20]

[22]

4

X . H a n , C . - T. C h e n , C . - M . L i m , K .

devices for lower power AI and memory

Si0.8Ge0.2/SOI p-FinFETs by ultrathin Y2O3

[16]

[19]

4-4

研究報告

and S. Takagi, “ Characterization of Sub-

Operating at Two Micrometer Band” , 46th

[15]

M.-S. Kang, K. Toprasertpong, M. Takenaka“Materials drive Si photonics”, keynote speech,

and M. Takenaka, “HfZrO-based Ferroelectric

[14]

[18]

章

[13]

Measurement Technique for Analyzing

第

[12]

Optical Synaptic Transistor for Neuromorphic

T. Piyapatarakul, H. Tang, K. Toprasertpong, S.

FeFET-based reservoir computing by using an

Takagi and M. Takenaka, “Design of efficient

inverted signal scheme”, 53rd International

low-loss graphene/InGaAsP hybrid MOS

Conference on Solid State Devices andoptical phase shifter modulator operating atMaterials (SSDM), B-3-04, 8 September,2 µ m w a ve l e n g t h ” , 5 3 rd In t e r n a t i o n a l

2021.

Conference on Solid State Devices andK. Toprasertpong, M. Takenaka and S. Takagi,

Materials (SSDM), E-6-02, 8 September,“ Fo u r - Te r m i n a l Po l a r i z a t i o n - Vo l t a g e

2021.

69

[23]

第

4-4

R. Yokogawa, C.-T. Chen, T. Kasidit, M.

Toprasertpong, S. Takagi and M. Takenaka,

Ta k e n a k a , S . Ta k a g i a n d A . O g u r a ,“Thermo-optic Mach–Zehnder Interferometer“Anisotropic Strain States in Extremely-Thin

Integrated with Si PN Diode Switch for Bipolar

Body Ge-on-Insulator p-type MOSFET

Optical Phase Control”, The Optical

Observed by Oil-immersion Raman

Networking and Communication Conference

Spectroscopy”, 53rd International Conference& Exhibition (OFC), 6-11 June 2021.

on Solid State Devices and Materials (SSDM),

章

4

研究報告

[24]

Toprasertpong, S. Takagi and M. Takenaka,

C. Matsui, K. Toprasertpong, S. Takagi and K.

“ Monolithic Integration of III-V/Si Hybrid

Takeuchi, “ Energy Efficient Reliable HZO

MOS Optical Phase Shifter and InGaAs

FeFET Computation-in-Memory with Local

Membrane Photodetector ” , The Optical

Multiply & Global Accumulate Array for

Networking and Communication Conference

Source-Follower & Charge-Sharing Voltage& Exhibition (OFC), 6-11 June 2021.
S. Takagi, K. Kato, M. Takenaka, “ Bilayer
Tunneling Field Effect Transistors using Oxide

K. Tahara, K. Toprasertpong, Y. Hikosaka, K.

Semiconductor/ Group-IV Semiconductor

Nakamura, H. Saito, M. Takenaka and S.

Hetero-structures”, (invited), Display Week

Takagi, “Strategy Toward HZO BEOL-FeRAM

2021, Society for Information Display (SID)with Low-Voltage Operation ( ≤ 1.2 V), Low

I N T E R N AT I O N A L S Y M P O S I U M ,Process Temperature, and High Endurance by

SEMINAR & EXHIBITION, virtual, 16-21

Thickness Scaling”, virtual, Symp. on VLSIMay 2021.
[32]

M. Takenaka, Z. Zhao, C.-P. Ho, T. Fujigaki, K.

C. T. Chen, R. Yokogawa, K. Toprasertpong, A.

Toprasertpong, and S. Takagi, “Germanium

Ogura, M. Takenaka and S. Takagi, “Impact of

Mid-infrared Integrated Photonics on GeOI

asymmetric strain on performance ofPlatform ” , (invited), CLEO, San Jose,

extremely-thin body (100) GOI and (110)

California, USA, 9–14 May 2021.

SGOI pMOSFETs”, virtual, Symp. on VLSI
[27]

[31]

TJFS2-8, 13-19 June 2021.

technology, T7-3, 13-19 June 2021.
[26]

S . O h n o , S . M o n f r a y, F. B o e u f , K .

A-4-03, 8 September, 2021.

Sensing”, virtual, Symp. on VLSI technology,
[25]

[30]

[33]

S. Takagi, K. Toprasertpong, K. Kato, K.

technology, T3-4, 13-19 June 2021.

Sumita, E. Nako, R. Nakane, K.-w. Jo and M.

N. Sekine, K. Toprasertpong, S. Takagi, and M.

Takenaka, “Advanced CMOS technologies for

Takenaka, “ Bandgap-tunable III-V-OI

ultra-low power logic and AI applications ”,

Photonics Platform with Quantum Well

(invited), IEEE Electron Devices Technology

Intermixing for Versatile Active-passiveand Manufacturing (EDTM) Conference,

Integration of Chip-scale Photonic Integrated

Chengdu, China, 8-11April 2021.

Circuits”, virtual, Symp. on VLSI technology,
TJFS3-6, 13-19 June 2021.
[28]

[29]

70

Z. Wang, K. Toprasertpong, Z. Lin, E. Nako, R.

シンポジウム・研究会・大会等発表[1]

トープラサートポン

カシディット，名幸瑛Nakane, M. Takenaka and S. Takagi, “Impact

心，王澤宇，中根了昌，竹中充，高木信一 ,of gate input pulse width on FeFET-based“ 多端子 FeFET のリザバーコンピューティン

reservoir computing”, virtual, 2021 Silicon

グによる非線形時系列予測の性能評価 ”, 第69Nanoelectronics Workshop (SNW), S3-3, 13

回応用物理学会春季学術講演会，23p-E102-

June 2021.

3, 青山学院大学相模原キャンパス + オンライ

H . Ta n g , S . O h n o , Y. M i y a t a k e , K .

ン , 2022年3月22日 -3月26日 .

[2]名幸瑛心 , トープラサートポン

カシディッ

誘電体 MFM キャパシタを用いたリザバーコ

向けた光集積回路アーキテクチャの提案 ”, 第ンピューティングの実証と動作電圧依存性 ”,

69 回 応 用 物 理 学 会 春 季 学 術 講 演 会，22p-

第 69 回応用物理学会春季学術講演会，23p-

E303-7, 青山学院大学相模原キャンパス + オ

E102-4, 青山学院大学相模原キャンパス + オ

ンライン , 2022年3月22日 -3月26日 .
ディット , 竹中充 , 高木信一 , “ 表面ラフネス

Toprasertpong, Shinichi Takagi and Mitsuru

散乱に対してロバストな極薄膜 nMOSFET のTakenaka, “Impact of gate oxide thickness on

チャネル材料と面方位の最適設計 ”, 第69回応modulation properties of graphene/III-V

用物理学会春季学術講演会，23p-E307-10, 青

hybrid MOS optical modulator”, 第69回応用山学院大学相模原キャンパス + オンライン ,物理学会春季学術講演会，22a-E303-8, 青山

2022年3月22日 -3月26日 .
Min-Soo Kang, Hiroshi Oka, Takahiro Mori,

年3月22日 -3月26日 .

Mitsuru Takenaka Kasidit Toprasertpong,

岩重宏一郎，トープラサートポン カシディッ

Sh i n i c h i Ta k a g i , “ Su b s t r a t e Im p u r i t yト，竹中 充，高木 信一 , “HfxZr1-xO2強誘電Concentration Dependence of Sub-threshold体を用いた Ge MFIS 構造の界面特性が分極反Swing of Si n-channel MOSFETs at Cryogenic

転挙動に与える影響 ”, 第69回応用物理学会春Temperature”, 第69回応用物理学会春季学術

季学術講演会，24p-E105-4, 青山学院大学相講演会，23p-E307-16, 青山学院大学相模原

模原キャンパス + オンライン , 2022年3月22日

キャンパス + オンライン , 2022年3月22日 -3月-3月26日 .

26日 .

Hanzhi Tang, Rui Tang, Kasidit Toprasertpong,[11]

竹中充 , 湯涵智 , 李強 , 関根尚希 , 藤方潤一 ,Shinichi Takagi and Mitsuru Takenaka,

野口将高 , トープラサートポン カシディット ,“ Numerical study of distributed parasitic

高木信一 , “III-V 族半導体薄膜集積を用いた

capacitance in III-V/Si MOS phase shifter”, 第光変調器 , 招待講演 , 2022年電子情報通信学

69 回 応 用 物 理 学 会 春 季 学 術 講 演 会，24p-

会総合大会 , 新潟大学（新潟市）オンライン

D214-2, 青山学院大学相模原キャンパス + オ

開催 , 2022年3月15-18日 .

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赤澤智熙 , 隅田圭 , トープラサートポン カシ

デバイス技術 ”, 千葉エリア産官学公金共創イ

ディット , 高木信一 , 竹中充 , “ 導波路型 InP

ノベーションネットワーク第1回産官学公金

フォトトランジスタによる赤外光検出 ”, 第69

マッチングシンポジウム , オンライン開催 ,回応用物理学会春季学術講演会，22a-E303-

2022年3月3日 .

9, 青山学院大学相模原キャンパス + オンライ
[7]

[10]

[13]

隅田圭 , 陳家驄 , トープラサートポン カシ

ン , 2022年3月22日 -3月26日 .

ディット , 竹中充 , 高木信一 , “[ 招待講演 ] 表

横凌 , Chia-Tsong Chen, Kasidit

面ラフネス散乱の新モデルに基づく極薄膜

Toprasertpong, 竹中充 , 高木信一 , 小椋厚志 ,nMOSFET の最適なチャネル材料と面方位の“ 液 浸 ラ マ ン 分 光 法 に よ る 極 薄 膜 GOI

設計 ”, 電子情報通信学会 SDM 研究会／応用

pMOSFET の異方性二軸応力評価 ”, 第69回

物理学会シリコンテクノロジー分科会共催１

応用物理学会春季学術講演会，25p-D114-8,

月研究会（IEDM 特集），オンライン , 2022年

青山学院大学相模原キャンパス + オンライン ,1月31日 .

川

2022年3月22日 -3月26日 .

[14]

4

研究報告

Tipat Piyapatarakul, Hanzhi Tang, Kasidit

ンライン , 2022年3月22日 -3月26日 .

[6]

隅田圭 , 陳家驄 , トープラサートポン カシ

章

[5]

[9]

4-4
第

ト , 高木信一 , 竹中充 , “ 高精度な行列演算に

学院大学相模原キャンパス + オンライン , 2022

[4]

唐睿 , 岡野誠 , トープラサートポン カシディッ

ト , 王澤宇 , 中根了昌 , 竹中充 , 高木信一 , “ 強ンライン , 2022年3月22日 -3月26日 .

[3]

[8]

高木信一 , “ 先端ロジック CMOS のためのチャ71

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バイス界面テクノロジー研究会（EDIT27）,

開催 , 名城大学 , 2021年9月10-13日 .

オンライン開催 , 2022年1月28-29日 .

[15]

第

4-4

章

4

研究報告

羅璇 , 名幸瑛心 , 王澤宇 , 李宗恩 , 田原建人 ,ル光ユニタリ回路のロバストな最適化 ”, 第82

竹中充 , 中根了昌 , “［招待講演］極低消費電

回応用物理学会秋季学術講演会，11p-N207-

力メモリ・ロジック・AI 応用に向けた HfZrO2

4, オ ン ラ イ ン 開 催 , 名 城 大 学 , 2021 年 9 月

系 FeFET への期待 ”, 電子情報通信学会シリコ

10-13日 .

究集会 , オンライン開催 , 2021 年 11 月 11-12

Takagi, “ Per formance improvement of日.

Si0.8Ge0.2/SOI p-FinFETs by ultrathin Y2O3

高 木 信 一 , Kasidit Toprasertpong, 名 幸 瑛 心 ,gate stacks with TMA treatment”, 第82回応用

Zeyu Wang, 竹中充 , 中根了昌 , “ 強誘電体デ

物理学会秋季学術講演会，12a-N304-5, オン

バイスを用いたリザバーコンピューティング ”,

ライン開催 , 名城大学 , 2021年9月10-13日 .

X. Y. Han, C. T. Chen, C.-M Lim, K.
Toprasertpong, M. Takenaka, and S. Takagi,

2021年9月10-13日 .

“Introduction of high tensile strain into Ge-on-

松井千尋，トープラサートポン カシディッ

Insulator structures by oxidation/annealing atト，高木信一，竹内健 , “ ソースフォロワ読みhigh temperature”, 第82回応用物理学会秋季

出し・チャージシェアリングにより積和演算

学術講演会，12a-N304-4, オンライン開催 , 名

行

城大学 , 2021年9月10-13日 .

う FeFET Computation-in-Memory[24]

名幸瑛心 , トープラサートポン

カシディッ

会，注目講演 , 13a-S101-6, オンライン開催 ,ト , 王澤宇 , 中根了昌 , 竹中充 , 高木信一 ,

名城大学 , 2021年9月10-13日 .

“FeFET の電気特性劣化がリザバーコンピュー

トープラサートポン カシディット，田原建

ティングにもたらす影響 ”, 第82回応用物理学

人，彦坂幸信，中村亘，齋藤仁，竹中充，高会秋季学術講演会，12a-S101-3, オンライン開木信一 , ” 強誘電体 HfxZr1-xO2の極薄膜化に

催 , 名城大学 , 2021年9月10-13日 .

[25]

高城和馬 , 関根尚希 , トープラサートポン カシ

回応用物理学会秋季学術講演会，11a-N205-

ディット , 高木信一 , 竹中充 , “HfO2系強誘電8, オ ン ラ イ ン 開 催 , 名 城 大 学 , 2021 年 9 月

体を用いた光位相変調の検証 ”, 第82回応用物

10-13日 .

理学会秋季学術講演会，11p-N207-8, オンラ

隅田圭 , トープラサートポン

イン開催 , 名城大学 , 2021年9月10-13日 .

カシディット ,竹中充 , 高木信一 , “ ラフネスを有するチャネ[26]

C. -T. Chen, R. Yokogawa, K. Toprasertpong,

ルにおける2次元電子ガスの基底状態の新たなA. Ogura, M. Takenaka and S. Takagi, “Hole

定式化と表面ラフネス散乱移動度への影響 ”,

mobility enhancement in extremely-thin body

第 82 回応用物理学会秋季学術講演会，13a-asymmetrically-strained (100) GOI

N304-1, オンライン開催 , 名城大学 , 2021年9

pMOSFETs”, 第82回応用物理学会秋季学術

月10-13日 .

講演会，12a-N304-7, オンライン開催 , 名城大柯夢南 , 竹中充 , 高木信一 , “C-V 測定による学 , 2021年9月10-13日 .

Al2O3/GeOx/p-Ge MOS 界面の電子とホールの遅い準位密度の評価 ”, 第82回応用物理学

72

[23]

会，10a-S101-6, オンライン開催 , 名城大学 ,よる低電圧保持特性と書換回数の向上 ”, 第82[20]

T.-E. Lee, S.-T. Huang, C.-Y. Yang, K.
Toprasertpong, M. Takenaka, Y.-J. Lee, and S.

(CiM)”, 第 82 回応用物理学会秋季学術講演

[19]

[22]

学会シリコンテクノロジー分科会第230回研

を

[18]

カシ

ディット , 高木信一 , 竹中充 , “ プログラマブ

招待講演 , 第82回応用物理学会秋季学術講演[17]

唐睿，湯涵智，トープラサートポン

高木信一 , トープラサートポン カシディット ,ン材料・デバイス研究会（SDM）, 応用物理

[16]

[21]

[27]

Tipat Piyapatarakul, Hanzhi Tang, Kasidit
Toprasertpong, Shinichi Takagi, and Mitsuru

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Takagi, and Mitsuru Takenaka, “Evaluation of

III-V hybrid MOS optical modulator for high-

MoS2 Phototransistors using Ferroelectrice f f i c i e n c y a n d l ow - l o s s o p t i c a l p h a s e

Hf0.5Zr0.5O22, 第 82 回応用物理学会秋季学

modulation” , 第82回応用物理学会秋季学術

術講演会，10a-N305-3, オンライン開催 , 名城

講演会，10p-N405-5, オンライン開催 , 名城

大学 , 2021年9月10-13日 .
ト, 高木信一,

Toprasertpong, Ryosho Nakane, Mitsuru

FeFET を用いた MOS 型光位相シフタの不揮

Takenaka and Shinichi Takagi, “Improvement

発性動作 ”, 第82回応用物理学会秋季学術講

i n Fe F E T- b a s e d Re s e r vo i r C o m p u t i n g

演会，11p-N207-5, オンライン開催 , 名城大Capabilities by Using an Inverted Signal

学 , 2021年9月10-13日 .
ト、高木信一、竹内健 , “ ソースフォロワ読み

2021年9月10-13日 .

出し・チャージシェアリングにより積和演算

Xuan Luo, Kasidit Toprasertpong, Mitsuru

を 行 う 強 誘 電 体 FET Computation-in-

Ta k e n a k a , a n d S h i n i c h i Ta k a g i ,Memory”, DA シンポジウム2021 −システム“ Antiferroelectric properties in ALD ZrO 2と LSI の設計技術− , on line, 2021 年 9 月 1-3

ultra-thin films and their relations with the日.
高木信一 , 竹内健 , “［招待講演］ソースフォ

城大学 , 2021年9月10-13日 .

ロワ読み出しおよびチャージシェアリングに

C. -T. Chen, R. Yokogawa, K. Toprasertpong,

よ り 積 和 演 算 を 行 う 電 圧 セ ン ス 型 FeFET

A. Ogura, M. Takenaka and S. Takagi,

CiM”, 電子情報通信学会 ICD/SDM/ITE-IST“ Asymmetrically-strained (110) SGOI

研究会 , 2021年8月17-18日 , オンライン開催[37]

トープラサートポン カシディット , 田原建人 ,extremely-thin body channels”, 第82回応用物

彦坂幸信 , 中村亘 , 齋藤仁 , 竹中充 , 高木信一 ,

理学会秋季学術講演会，12a-N304-8, オンラ“［招待講演］低電圧動作・低温プロセス・高イン開催 , 名城大学 , 2021年9月10-13日 .

エンデュランスの極薄膜 HfO2系強誘電体の実

横 川 凌 , C.-T. Chen, K. Toprasertpong, 竹 中証−微細技術ノードの混載メモリへの展開

充 , 高木信一 , 小椋厚志 , “ 液浸ラマン分光法− ”, 電子情報通信学会 ICD/SDM/ITE-IST

で観測される GOI 極薄膜ラマンスペクトルの研究会 , 2021年8月17-18日 , オンライン開催

ブロードピークと歪の関係に関する考察 ”, 第[32]

松井千尋 , トープラサートポン カシディット ,学術講演会，11a-N205-7, オンライン開催 , 名

pMOSFETs for hole mobility enhancement in

[31]

[36]

[38]

4

松井千尋、トープラサートポン カシディッ

会，12a-S101-5, オンライン開催 , 名城大学 ,crystalline phases”, 第82回応用物理学会秋季

[30]

[35]

竹 中 充 , “Hf0.5Zr0.5O2

4-4

研究報告

Z e y u Wa n g , E i s h i n N a k o , K a s i d i t

Scheme”, 第82回応用物理学会秋季学術講演[29]

渡辺耕坪 , トープラサートポン カシディッ

章

[28]

[34]

第

大学 , 2021年9月10-13日 .

トープラサートポン・カシディット , 李宗恩 ,82 回 応 用 物 理 学 会 秋 季 学 術 講 演 会，10p-

林早阳 , 田原建人 , 渡辺耕坪 , 竹中充 , 高木信N202-14, オンライン開催 , 名城大学 , 2021年

一 , “［記念講演］Si/HZO 強誘電体 FET の動

9月10-13日 .

作機構− MOS（MFIS）界面で起こる現象− ”,

宮武悠人 , トープラサートポン カシディット ,電子情報通信学会 SDM 研究会／応用物理学

高木信一，竹中充 , “Si ストリップ導波路を用

会シリコンテクノロジー分科会「表面・界面・いた非対称方向性結合器による波長依存性低シ リ コ ン 材 料 研 究 委 員 会 」6 月 度 研 究 会

減の検討 ”, 第82回応用物理学会秋季学術講「MOS デバイス・メモリ高性能化ー材料・プ

演会，11a-N207-3, オンライン開催 , 名城大

ロセス技術」, 2021年6月22日 , オンライン開催

学 , 2021年9月10-13日 .

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Roda Nur, Kasidit Toprasertpoing, Shinichi

73

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第

4-4

章

4

研究報告

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Z. Zhao, C.-M. Lim, C. Ho, K. Sumita, Y.

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Takagi, and M. Takenaka, “ Computational

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DOI: 10.1063/5.0061573

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15 December 2021.

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K. Watanabe, H. Tang, K. Toprasertpong, S.

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Takagi, and M. Takenaka, “Non-volatility of

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11th International Symposium on Photonics

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P-02, Tokyo, 13–15 December 2021.

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H. Tang, R. Tang, K. Toprasertpong, S. Takagi,

Technology (IWDTF2021), S7-1, virtual, 14–

and M. Takenaka, “ Numerical analysis of

16 November, 2021 (invited).

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[8]

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S. Takagi, K. Toprasertpong, K. Tahara, E.

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Nakoh, R. Nakane, Z. Wang, X. Luo, T. E. Lee,

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and M. Takenaka, “HfZrO-Based ferroelectric

Convergence (ISPEC2021), P-17, Tokyo, 13–

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15 December 2021.

applications,” 240th ECS Meeting,

F. Boeuf, C. Barrera, A. Fincato, H. Tang, S.

Symposium G02, Orlando, Florida, USA, 13–

Guerber, S. Monfray, S. Ohno, D. Fowler, I.

17 October 2021 (invited).

Charlet, L. Gianini, A. Simbula, L. Maggi, M.

[14]

4

R. Nur, T. Tsuchiya, K. Toprasertpong, K.

“Infrared photodetection using ultrathin InP

hybrid MOS optical phase shifter using Si

[6]

[10]

4-4

研究報告

Takenaka, and S. Takagi, “Optimum design of章“ Reduction of optical loss of phase-change

Toprasertpong, S. Takagi, and M. Takenaka,[5]

K. Sumita, C.-T. Chen, K. Toprasertpong, M.

第

[4]

[9]

Z. Zhao, C.-P. Ho, Q. Li, K. Toprasertpong, S.

Shaw, K. Toprasertpong, S. Takagi and M.

Takagi, and M. Takenaka, “Ge ring modulator

Takenaka, “Silicon photonics beyond optical

based on carrier-injection phaser shifter

75

[15]
第

4-4

operating at two micrometer band,” European“ Improvement in computing capabilities ofConference on Optical Communication

FeFET-based reservoir computing by using an(ECOC2021), Tu4D-4, Bordeaux, France, 13–

inverted signal scheme, ” International

16 September 2021.

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Materials (SSDM), B-3-04, virtual, 7–9 Sept.

Takagi, and M. Takenaka, “Design of efficient2021.

low-loss graphene/InGaAsP hybrid MOS

章

4

研究報告

[16]

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endurance characteristics of FeFETs on

Solid State Devices and Materials (SSDM),

reservoir computing capabilities,” International

E-6-02, virtual, 7–9 Sept. 2021.

Conference on Solid State Devices and

M.-S. Kang, K. Toprasertpong, M. Takenaka, S.

Materials (SSDM), B-5-07, virtual, 7–9 Sept.

Takagi, “ Characterization of Sub-threshold

2021.

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Conference on Solid State Devices andZrO 2 ultra-thin films: correlation with theMaterials (SSDM), A-1-03, virtual, 7–9 Sept.

crystalline structure,” International Conference2021.

on Solid State Devices and Materials (SSDM),

X . H a n , C . - T. C h e n , C . - M . L i m , K .

A-5-03, virtual, 7–9 Sept. 2021.
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T.-E. Lee, S.-T. Huang, C.-Y. Yang, K.

“Introduction of high tensile strain in Ge-on-

Toprasertpong, M. Takenaka, Y.-J. Lee, and S.

Insulator structures by oxidation/annealing at

Takagi, “ Improvement of performance ofhigh temperature,” International Conference

Si0.8Ge0.2/SOI p-FinFETs by ultrathin Y2O3

on Solid State Devices and Materials (SSDM),

gate stacks with TMA treatment,” International

A-4-02, virtual, 7–9 Sept. 2021.

Conference on Solid State Devices andR. Yokogawa, C.-T. Chen, K. Toprasertpong,

Materials (SSDM), A-7-05, virtual, 7–9 Sept.

M . Ta k e n a k a , S . Ta k a g i , A . O g u r a ,

2021.
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C.-T. Chen, R. Yokogawa, K. Toprasertpong, A.

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extremely-thin body (100) GOI and (110)

Solid State Devices and Materials (SSDM),

SGOI pMOSFETs,” VLSI Symposium, T3-4,

A-4-03, virtual, 7–9 Sept. 2021.

13–19 June 2021.

K. Toprasertpong, M. Takenaka, and S. Takagi,[25]

N. Sekine, K. Toprasertpong, S. Takagi and M.

“ Fo u r - t e r m i n a l p o l a r i z a t i o n - v o l t a g e

Takenaka, “ Bandgap-tunable III-V-OI

m e a s u re m e n t t e c h n i q u e f o r a n a l y z i n g

photonics platform with quantum wellpolarization characteristics of ferroelectricintermixing for versatile active-passive

FETs,” International Conference on Solid State

integration of chip-scale photonic integrated

Devices and Materials (SSDM), B-3-03,

circuits,” VLSI Symposium, JFS3-6, 13–19

virtual, 7–9 Sept. 2021.

June 2021.

Z. Wang, E. Nako, K. Toprasertpong, R.
Na k a n e , M . Ta k e n a k a , a n d S . Ta k a g i ,76

X. Luo, K. Toprasertpong, M. Takenaka, and S.
Takagi, “Antiferroelectric properties of ALD“ Anisotropic strain states in extremely-thin

[19]

[22]

Range of 4 K to 300 K, ” International

Toprasertpong, M. Takenaka, and S. Takagi,[18]

E. Nako, K. Toprasertpong, R. Nakane, Z.

optical phase modulator operating at 2µm

Swing of Si n-MOSFETs over a Temperature

[17]

[21]

[26]

K. Tahara, K. Toprasertpong, Y. Hikosaka, K.
Nakamura, H. Saito, M. Takenaka, and S.

Takagi, “Strategy toward HZO BEOL-FeRAM
with low-voltage operation ( ≤ 1.2 V), low
thickness scaling,” VLSI Symposium, T7-3,演算に向けた光集積回路アーキテクチャの提13–19 June 2021.

案 ,” 第69回応用物理学会春季学術講演会，

S . O h n o , S . M o n f r a y, F. B o e u f , K .

22p-E303-7，青山学院大学相模原キャンパス ,Toprasertpong, S. Takagi, and M. Takenaka,

2022年3月22日 –3月26日 .
王 澤宇 , 中根 了昌 , 竹中 充 , 高木 信一 , “ 多membrane photodetector, ” Optical Fiber

端子 FeFET のリザバーコンピューティングに

Communication Conference (OFC2021),

よる非線形時系列予測の性能評価 ,” 第69回

F2C.1, 6–11 June 2021.

応用物理学会春季学術講演会，23p-E102-3，

H . Ta n g , S . O h n o , Y. M i y a t a k e , K .

青山学院大学相模原キャンパス , 2022年3月

Toprasertpong, S. Takagi, and M. Takenaka,

22日 –3月26日 .
[4]木村 彰吾 , 境野 一輝 , 谷澤 健 , 岡野 誠 , 竹中

integrated with Si PN diode switch for bipolar

充 , 山田 博仁 , 松田 信幸 , “ シリコン光導波路

o p t i c a l p h a s e c o n t ro l , ” Op t i c a l Fi b e rを用いた多チャネル量子光源の設計 ,” 第69回

Communication Conference (OFC2021),

応用物理学会春季学術講演会，24p-P08-1，

Tu5B.5, 6–11 June 2021.

青山学院大学相模原キャンパス , 2022年3月

S. Takagi, K. Kato, and M. Takenaka, “Bilayer

22日 –3月26日 .
[5]

横

川

凌 , Chia-Tsong Chen, Kasidit

Semiconductor/Group-IV Semiconductor

Toprasertpong, 竹中 充 , 高木 信一 , 小椋 厚

Hetero-structures,” Display Week, 7-5, virtual,

志 , “ 液 浸 ラ マ ン 分 光 法 に よ る 極 薄 膜 GOI

16–21 May 2021 (invited).

pMOSFET の異方性二軸応力評価 ,” 第69回

M. Takenaka, Z. Zhao, C.-P. Ho, T. Fujigaki, K.

応用物理学会春季学術講演会，25p-D114-8，

Toprasertpong, and S. Takagi, “Germanium

青山学院大学相模原キャンパス , 2022年3月

mid-infrared integrated photonics on GeOI

22日 –3月26日 .

platform,” Conference on Lasers and Electro-

[6]

4

研究報告

トープラサートポン カシディット , 名幸 瑛心 ,MOS optical phase shifter and InGaAs

Tunneling Field Effect Transistors using Oxide

[30]

[3]

4-4
章

ディット , 高木 信一 , 竹中 充 , “ 高精度な行列“Thermo-optic Mach–Zehnder interferometer[29]

唐 睿 , 岡野 誠 , トープラサートポン カシ

process temperature, and high endurance by“ Monolithic integration of III-V/Si hybrid

[28]

[2]

第

[27]

模原キャンパス , 2022年3月22日 –3月26日 .

隅田 圭 , 陳 家驄 , トープラサートポン カシ

Optics (CLEO2021), SM3J.3, 9–14 May 2021

ディット , 竹中 充 , 高木 信一 , “ 表面ラフネス(invited).

散乱に対してロバストな極薄膜 nMOSFET のチャネル材料と面方位の最適設計 ,” 第69回応用物理学会春季学術講演会，23p-E307-10，

著書

[1]

竹中充 , “III-V 族半導体薄膜接合を用いた光

青山学院大学相模原キャンパス , 2022年3月

変調器 ,” 月刊オプトロニクス , Vol. 41, No. 3,

22日 –3月26日 .

pp. 91–95,2022.

[7]

赤澤 智熙 , 隅田 圭 , モンフレ ステファン , ブ
フ フレデリック , トープラサートポン カシ
ディット , 高木 信一 , 竹中 充 , “ 導波路型 InP

シンポジウム・研究会・大会等発表[1]

岩重 宏一郎 , トープラサートポン カシディッ

フォトトランジスタによる赤外光検出 ,” 第69

ト , 竹中 充 , 高木 信一 , “HfxZr1-xO2強誘電回応用物理学会春季学術講演会，22a-E303-

体を用いた Ge MFIS 構造の界面特性が分極反9，青山学院大学相模原キャンパス , 2022年3

転挙動に与える影響 ,” 第69回応用物理学会春月22日 –3月26日 .

季学術講演会，24p-E105-4，青山学院大学相[8]

名幸 瑛心 , トープラサートポン カシディット ,77

王 澤宇 , 中根 了昌 , 竹中 充 , 高木 信一 , “ 強光変調器 ,” 電子情報通信学会超高速光エレク

誘電体 MFM キャパシタを用いたリザバーコ

トロニクス時限研究専門委員会 , オンライン ,ンピューティングの実証と動作電依存性 ,” 第2022年3月3日（招待講演）.

69 回 応 用 物 理 学 会 春 季 学 術 講 演 会，23p-

第

4-4

章

4

[9]

研究報告

ディット , 竹中 充 , 高木 信一 , “ 表面ラフネス

2022年3月22日 –3月26日 .

散乱の新モデルに基づく極薄膜 nMOSFET の境野 一輝 , 木村 彰吾 , 小田川 朋史 , 谷澤 健 ,最適なチャネル材料と面方位の設計 ,” 電子情岡野 誠 , 竹中 充 , 山田 博仁 , 松田 信幸 , “ シ

報通信学会シリコン材料・デバイス研究会

リコン光導波路を用いた量子計算用ユニタリ（SDM），オンライン , 2022年1月31日（基調変換光回路の設計 ,” 第69回応用物理学会春講演）.

Tipat Piyapatarakul, Hanzhi Tang, Kasidit

竹中充 , “ 先端ロジック CMOS のためのチャ

Toprasertpong, Shinichi Takagi, Mitsuru

ネル材料・デバイス技術 ,” 第27回電子デバイ

Takenaka, “Impact of gate oxide thickness on

ス界面テクノロジー研究会，オンライン , 2022

modulation properties of graphene/III-V

年1月28日 –29日（基調講演）.

学院大学相模原キャンパス , 2022年3月22日

ナー , オンライン , 2021年12月7日 .

[18]

竹中 充 , “ 異種材料集積シリコンフォトニクス

Hanzhi Tang, Rui Tang, Kasidit Toprasertpong,を用いた非ノイマン型情報処理応用 ,” JEITA

S h i n i c h i Ta k a g i , M i t s u r u Ta k e n a k a ,非ノイマン型情報処理へ向けたデバイス技術“ Numerical study of distributed parasitic

分科会 , オンライン , 2021年11月15日（招待capacitance in III-V/Si MOS phase shifters,”

講演）.

[19]

高木信一 , トープラサートポン カシディット ,D214-2，青山学院大学相模原キャンパス ,羅 璇 , 名幸瑛心 , 王 澤宇 , 李 宗恩 , 田原建人 ,2022年3月22日 –3月26日 .

竹中充 , 中根了昌 , “ 極低消費電力メモリ・ロ

Minsoo Kang, Hiroshi Oka, Takahiro Mori,

ジック・AI 応用に向けた

Mitsuru Takenaka, Kasidit Toprasertpong,への期待 ,” 電子情報通信学会 SDM 研究会 ,Sh i n i c h i Ta k a g i , “ Su b s t r a t e Im p u r i t y

オンライン開催，2021年11月11日 –11月12日

Concentration Dependence of Sub-threshold（招待講演）.

[20]

HfZrO2系 FeFET

竹中 充 , “ シリコンプログラマブル光回路を用

Temperature,” 第69回応用物理学会春季学術

いた AI フォトニクス ,” 応用物理学会フォトニ

講演会，23p-E307-16，青山学院大学相模原

クス分科会第6回フォトニクスワークショッ

キャンパス , 2022年3月22日 –3月26日 .

プ , 沖縄青年会館 , 2021年11月5日 –11月6日

竹中 充 , 湯 涵智 , 関根 尚希 , 藤方 潤一 , 野口（招待講演）.

将高 , トープラサートポン カシディット , 高[21]

竹中 充 , “ ウェハ接合を用いた異種材料集積

木信一 , “III-V 族半導体薄膜集積を用いた光シリコンフォトニクスの最新動向 ,” 電子デバ

変調器 ,” 電子情報通信学会総合大会 , CI-8-4,

イスフォーラム京都 , オンライン開催 , 2021年

オンライン , 2022年3月15日 –3月18日（招待10月28日（招待講演）.

講演）.

78

竹中 充 , “ シリコンフォトニクスを用いた異種材料集積光変調器の開発 ,” 技術情報協会セミ

Swing of Si n-channel MOSFETs at Cryogenic

[14]

[17]

カシディット ,物理学会春季学術講演会，22p-E303-8，青山

第 69 回応用物理学会春季学術講演会，24p-[13]

高木信一 , 隅田圭 , 陳家驄 , 韓雪揚 , 林澈敏 ,曺光元 , トープラサートポン–3月26日 .

[12]

[16]

模原キャンパス , 2022年3月22日 –3月26日 .

hybrid MOS optical modulator,” 第69回応用

[11]

隅田 圭 , 陳 家驄 , トープラサートポン カシ

E102-4， 青 山 学 院 大 学 相 模 原 キ ャ ン パ ス ,季学術講演会，24p-P08-2，青山学院大学相

[10]

[15]

竹中 充 , “III-V 族半導体薄膜を用いた高効率[22]

竹中 充 , “ プログラマブル光回路を用いた深層学習 ,” 日本光学会光エレクトロニクス産学連

携専門委員会研究会，オンライン開催 , 2021[23]

竹中 充 , 高木 信一 , 小椋 厚志 , “ 液浸ラマン

竹中 充 , “ プログラマブル光回路を用いた革新

分光法で観測される GOI 極薄膜ラマンスペク

的 コ ン ピ ュ ー テ ィ ン グ ,” PICS ミ ニ ワ ー ク

トルのブロードピークと歪の関係に関する考

ショップ，オンライン開催 , 2021年10月7日

察 ,” 第82回応用物理学会秋季学術講演会，（招待講演）.

10p-N202-14，オンライン開催 , 2021年9月21

隅田 圭 , トープラサートポン カシディット ,日 –9月23日 .

[27]

[28]

[29]

唐 睿 , 湯 涵智 , トープラサートポン カシルにおける2 次元電子ガスの基底状態の新た

ディット , 高木 信一 , 竹中 充 , “ プログラマブ

な定式化と表面ラフネス散乱移動度への影

ル光ユニタリ回路のロバストな最適化 ,” 第82響 ,” 第82回応用物理学会秋季学術講演会，

回応用物理学会秋季学術講演会，11p-N207-

13a-N304-1，オンライン開催 , 2021年9月21

4，オンライン開催 , 2021年9月21日 –9月23日 –9月23日 .

日.

渡辺 耕坪 , トープラサートポン カシディット ,[32]

トープラサートポン カシディット , 田原 建人 ,高木 信一 , 竹中 充 , “Hf0.5Zr0.5O2 FeFET を

彦坂 幸信 , 中村 亘 , 齋藤 仁 , 竹中 充 , 高木 信

用いた MOS 型光位相シフタの不揮発性動一 , “ 強誘電体 HfxZr1-xO2の極薄膜化による作 ,” 第82回応用物理学会秋季学術講演会，

低電圧保持特性と書換回数の向上 ,” 第82回

11p-N207-5，オンライン開催 , 2021年9月21

応用物理学会秋季学術講演会，11a-N205-8，

日 –9月23日 .

オンライン開催 , 2021年9月21日 –9月23日 .

宮武 悠人 , トープラサートポン カシディット ,[33]

M . K e , M . Ta k e n a k a , a n d S . Ta k a g i ,高木 信一 , 竹中 充 , “Si ストリップ導波路を用“ Evaluation of electron and hole slow trap

いた非対称方向性結合器による波長依存性低density in Al2O3/GeOx/p-Ge gate stacks by

減の検討 ,” 第82回応用物理学会秋季学術講

C-V measurements,” 第 82 回応用物理学会秋演会，11a-N207-3，オンライン開催 , 2021年

季学術講演会，10p-N323-6，オンライン開催 ,9月21日 –9月23日 .

2021年9月21日 –9月23日 .

高木 信一 , トープラサートポン カシディット ,[34]

X. Luo, K. Toprasertpong, M. Takenaka, and S.

名幸 瑛心 , ワン ゼユ , 竹中 充 , 中根 了昌 ,Takagi, “Antiferroelectric properties in ALD“ 強誘電体デバイスを用いたリザバーコン

ZrO2 ultra-thin films and their relations with

ピューティング ,” 第82回応用物理学会秋季学

the crystalline phases,” 第82回応用物理学会秋術講演会，10a-S101-6，オンライン開催 , 2021

季学術講演会，11a-N205-7，オンライン開催 ,年9月21日 –9月23日（招待講演）.

2021年9月21日 –9月23日 .

高城 和馬 , 関根 尚希 , トープラサートポーン[35]

R. Nur, K. Toprasertpong, S. Takagi, and M.

カシディット , 高木 信一 , 竹中 充 , “HfO2系強Takenaka, “Monolayer MoS2 phototransistors

誘電体を用いた光位相変調の検証 ,” 第82回応using ferroelectric Hf0.5Zr0.5O2 Dielectrics,”

用物理学会秋季学術講演会，11a-N207-8，オ

第 82 回応用物理学会秋季学術講演会，10a-ンライン開催 , 2021年9月21日 –9月23日 .

N305-3，オンライン開催 , 2021年9月21日 –9

名幸 瑛心 , トープラサートポーン カシディッ

月23日 .

ト , 王 澤宇 , 中根 了昌 , 竹中 充 , 高木 信一 ,

[36]

4

研究報告

[26]

[31]

4-4
章

年10月18日（招待講演）.

竹中 充 , 高木 信一 , “ ラフネスを有するチャネ[25]

横 川 凌 , C.-T. Chen, Kasidit Toprasertpong,

第

[24]

[30]

Z. Wang, E. Nako, K. Toprasertpong, R.

“FeFET の電気特性劣化がリザバーコンピュー

Na k a n e , M . Ta k e n a k a , a n d S . Ta k a g i ,ティングにもたらす影響 ,” 第82回応用物理学“ Improvement in FeFET-based reservoir

会秋季学術講演会，12a-S101-3，オンライン

computing capabilities by using an inverted

開催 , 2021年9月21日 –9月23日 .

signal scheme,” 第82回応用物理学会秋季学術

79

[37]

4-4

講演会，12a-S101-5，オンライン開催 , 2021

早阳 ,田原建人 , 渡辺耕坪 , 竹中充 , 高木信

年9月21日 –9月23日 .

一 , “Si/HZO 強 誘 電 体 FET の 動 作 機 構 −X . H a n , C . - T. C h e n , C . - M . L i m , K .

MOS（MFIS）界面で起こる現象− ,” 電子情Toprasertpong, R. Nakane, M. Takenaka, and報通信学会 SDM 研究会 , オンライン開催，

S. Takagi, “Introduction of high tensile strain

2020年6月22日（招待講演）.

第into Ge-on-Insulator structures by oxidation/
annealing at high temperature,” 第82回応用物

章

4

研究報告

理学会秋季学術講演会，12a-N304-3，オンラ
イン開催 , 2021年9月21日 –9月23日 .

[38]

T. Piyapatarakul, H. Tang, K. Toprasertpong, S.

T. Tanaka, T. Kato, T. Yajima, K. Uchida,of graphene/III-V hybrid MOS opticalsurface carrier scatterings on carrier transport inmodulator for high-efficiency and low-loss

Pt nanosheets,” IEEE Electron Dev. Lett., 42,

optical phase modulation,” 第82回応用物理学

1057-1060, May 4,2021. doi: 10.1109/

会秋季学術講演会，10p-N405-5，オンライン

LED.2021.3077466[2]

K. Okamoto, T. Tanaka, M. Miyamura, H.

C.-T. Chen, R. Yokogawa, K. Toprasertpong, A.

Ishikuro, K. Uchida, T. Sakamoto, M. Tada,

Ogura, M. Takenaka, and S. Takagi, “ Hole

“Cryogenic operation of NanoBridge at 4K for

mobility enhancement in extremely-thin bodycontrolling qubit, ” Jpn. J. Appl. Phys., 61,

asymmetrically-strained (100) GOI

SC1049, Dec. 14,2021. (7 pages) doi:pMOSFETs,” 第82回応用物理学会秋季学術10.35848/1347-4065/ac4303[3]

M. Matsumura, T. Tanaka, K. Uchida,

年9月21日 –9月23日 .

“ Experimental study on shallow and deep

C.-T. Chen, R. Yokogawa, K. Toprasertpong, A.

dopant properties at the interface of PtOx/

O g u r a , M . Ta k e n a k a , a n d S . Ta k a g i ,ZnO Schottky diodes,” Jpn. J. Appl. Phys.,“ Asymmetrically-strained (110) SGOI

Accepted. Feb.14, 2022 doi: 10.35848/1347-

pMOSFETs for hole mobility enhancement in

4065/ac54f3

extremely-thin body channels,” 第82回応用物

[41]

[1]

“ Atomistic simulation study of impacts of

講演会，12a-N304-7，オンライン開催 , 2021

[40]

研究論文

Takagi, and M. Takenaka, “Numerical analysis

開催 , 2021年9月21日 –9月23日 .

[39]

内田研究室

[4]

T. Tanaka, Y. Hamanaka, T. Kato, K. Uchida,

理学会秋季学術講演会，12a-N304-8，オンラ“ Si m u l t a n e o u s d e t e c t i o n o f m u l t i - g a s

イン開催 , 2021年9月21日 –9月23日 .

components by ionic-gel sensors with multiple

T.-E. Lee, S.-T. Huang, C.-Y. Yang, K.

electrodes,” ACS Sensors, Accepted. Mar. 16,

Toprasertpong, M. Takenaka, Y.-J. Lee, and2022. doi:10.1021/acssensors.1c02721

Shinichi Takagi, “Performance improvement of
Si0.8Ge0.2/SOI p-FinFETs by ultrathin Y2O3
gate stacks with TMA treatment,” 第82回応用

[42]

[43]

80

国際会議論文[1]

K. Okamoto, T. Tanaka, M. Miyamura, H.

物理学会秋季学術講演会，12a-N304-5，オン

Ishikuro, K. Uchida, T. Sakamoto, M. Tada,

ライン開催 , 2021年9月21日 –9月23日 .

“Cryogenic operation of NanoBridge at 4K for

竹中 充 , “ 異種材料集積光変調器の最新動

controlling qubit, ” 2021 International

向 ,” 第2回フォトニックデバイス・応用技術

Conference on Solid State Devices and研究会，オンライン開催 , 2021年7月14日（招Materials (SSDM), B-5-08, Web Conference,

待講演）.

Sep.8, 2021.

トープラサートポン カシディット , 李宗恩 , 林[2]

T. Tanaka, K. Uchida, “ Enhanced electron

[3]phonon scattering in Si nanowires covered byExperimental Investigation of Electrical andoxide,” 240th ECS Meeting, Online, OctoberInterface Properties of PtOx/ZnO Schottky

10-14, 2021. (Invited)

Diodes ” , Tsinghua-UTokyo Trans–scale

Y. Hamanaka, T. Tanaka, K. Uchida, “ Selective

Materials Science Workshop on Materials,

Recognition of Acetone in Air Against

Online, December 3, 2021.
T. Kato, T. Tanaka, K. Uchida, “ Selective
Hy d r o g e n Su l f i d e s S e n s o r s u s i n g A u

Ionic Liquids”, 240th ECS Meeting, Online,

Nanofilms”, 2021 NTU-UTokyo Online Joint

October 10-14, 2021.

Conference of Innovation on Emergent

M. Matsumura, T. Tanaka, K. Uchida, “Materials, Online, December 9, 2021.

Experimental Investigation of Interface Defect[7]

田中貴久，田渕健太，舘洞浩平，椎木陽介，

Properties in PtOx/ZnO Schottky Diodes by

中川修哉，高橋綱己，清水涼太，石黒仁揮，

Deep Level Transient Spectroscopy ” , 34th

黒田忠広，柳田剛，内田建，「自己ジュール加International Microprocesses and

熱金属ナノシートアレイによる微量な多分子

Nanotechnology Conference (MNC), Online,の低消費電力ガスセンシング」，第69回応用物

October 26-29, 2021.

理学会春季学術講演会（2022 ハイブリッド開

4

研究報告

Terminal Electrochemical Sensors Based on

4-4
章

[4]

[6]

第

Hydrogen By Impedance Measurement of Two-催）
，13.5 デバイス / 配線 / 集積化技術，23p-

E307-2，2022年3月23日（シリコンテクノロ

シンポジウム・研究会・大会等発表[1]料・デバイスにおける熱の課題と利用」，日本

[2]

[5]

濱中悠輔，田中貴久，内田建，「二端子間イオ
ン液体のインピーダンス変化による低分子ガ

ンポジウム，オンライン開催，2021年 5月26

スの選択的認識」，第69回応用物理学会春季日（特別講演）．

学術講演会（2022 ハイブリッド開催），12.3

加藤太朗，田中貴久，内田建，「Au ナノシー

機 能 材 料・ 萌 芽 的 デ バ イ ス，22a-E307-3，

トを用いた小型・低エネルギー硫化水素セン

2022年3月22日．
[9]

梅田竜生，田中貴久，内田建，「IrOx ナノシー

（2021 Zoom オンライン開催），9.2 ナノ粒子・トによる CH4センサの作製」，第69回応用物

ナノワイヤ・ナノシート，10p-N403-1，2021

理学会春季学術講演会（2022 ハイブリッド開年9月10日（講演奨励賞受賞記念講演）．

催），9.2 ナノ粒子・ナノワイヤ・ナノシート，

田中貴久，内田建，「ナノスケール化学センサ

24a-F408-6，2022年3月24日．

集積に向けた局所熱制御と表面 / 界面設計」，

[4]

[8]

伝熱学会創立60周年記念 第58回 日本伝熱シサ」，第 82 回応用物理学会秋季学術講演会[3]

ジー分科会論文賞受賞記念講演）．

内田建，「社会課題解決を目指したナノ電子材[10]

宮尾知寿，田中貴久，内田建，「極低温 (4K)

第82回応用物理学会秋季学術講演会（2021における MOS 容量評価手法の開発」，第69回

Zoom オンライン開催），シンポジウム ( セン

応用物理学会春季学術講演会（2022 ハイブ

サ融合に向けたセンサ集積技術 )，13p-S202-

リッド開催），13.5 デバイス / 配線 / 集積化技

7，2021年9月13日（招待講演）．

術，23p-E307-17，2022年3月23日．

内田建，田中貴久，「低エネルギー・集積化分[11]

松村美貴也，田中貴久，内田建，「PtOx/ZnO

子認識センサ」，2021年 電気学会 電子・情ショットキー接合の界面近傍におけるドナー

報・システム部門大会，TC6 知能化情報環境

濃度とその起源について」，第69回応用物理学を支えるナノエレクトロニクス基盤ヘテロ集

会春季学術講演会（2022 ハイブリッド開催），

積化・応用技術の展開，TC-6-5，2021年9月

6.3 酸化物エレクトロニクス，24a-E204-1，

17日（依頼講演）．

2022年3月24日．

M. Matsumura, T. Tanaka, K. Uchida, “81染谷・横田・李研究室
研究論文

[1]

第

4-4

章

4

研究報告

[2]

Wang, Jae Joon Kim, Mari Koizumi, Tomoyuki

Hashizume, Shinjiro Umezu, Takao Someya,

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Wang, Hong Wang, Jianhua Zhou, Yi Yang,

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Goni Nayeem, Shinjiro Umezu, Kenjiro

Lizhen Huang, Zhi Wang, Yao Chen, Zhihua

Fukuda, Takao Someya, "Smart Face Mask

Chen, Liang-Wen Feng, Gang Wang, Tomoyuki

based on an Ultrathin Pressure Sensor for

Yokota, Takao Someya, Tobin J. Marks,

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Katsuhisa Matsuura, Tatsuya Shimizu, Kenjiro

Yasutoshi Jimbo, Daisuke Sasaki, Takashi Ohya,

Fukuda, Takao Someya, Shinjiro Umezu,

Sunghoon Lee, Wonryung Lee, Faezeh Arab

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82

Yan Wang, Sunghoon Lee, Haoyang Wang, Zhi

Tomoyuki Yokota, Daishi Inoue, Daisuke

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[5]

[6]

Jiang, Yasutoshi Jimbo, Chunya Wang, Binghao

Zhi Jiang, Yujun Shi, Lexiang Ou, Md Osman[4]

pnas.2022300118

Ma s a h i t o Ta k a k u w a , Ke n j i ro Fu k u d a ,Jian, Tianrui Cui, Ying Dong, Xinwei Xu, Fei[3]

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Astrid Armgarth, Sandra Pantzare, Patrik

DOI:10.35848/1882-0786/abe165[19]

Chunya Wang, Tomoyuki Yokota, Takao

Gabrielsson, Yonatan Kifle, Dennis Cherian,S o m e y a , " Na t u r a l b i o p o l y m e r - b a s e dTheresia Arbring Sjöström, Gautier Berthou,

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Yasutoshi Jimbo, Wonryung Lee, Masaya,

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[14]

[18]

[20]

4

Tomoyuki Yokota, Kenjiro Fukuda, Takao

D1MH00143D"Self-powered ultraflexible photonic skin for

[13]

[17]

4-4

研究報告

Sunghoon Lee, Tomoyuki Yokota, Takao

章

Engineering: R: Reports, vol. 146, 100631,

1926-1958, May 2021. DOI: 10.1039/[12]

Jae Joon Kim, Yan Wang, Haoyang Wang,

第

[11]

[16]

Binghao Wang, Alberto Scaccabarozzi,

R e p o r t s , v o l . 1 1 , 7 7 5 7 , A p r. 2 0 2 1 .

Haoyang Wang, Mari Koizumi, Mohamad

DOI:10.1038/s41598-021-87177-z

Insan Nugraha, Yuanbao Lin, Yuliar Firdaus,

Yan Wang, Tomoyuki Yokota, Takao Someya,

Yan Wang, Sunghoon Lee, Tomoyuki Yokota,"Electrospun nanofiber-based soft electronics",

Thomas D. Anthopoulos, Takao Someya,

NPG Asia Materials, vol. 13, 22, Mar. 2021.

"Molecular doping of near-infrared organic

DOI: 10.1038/s41427-020-00267-8

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Hiroshi Goto, Hyoe Komae, Hidekazu Sekine,

sensors", Journal of Materials Chemistry C, vol.

Jun Homma, Sunghoon Lee, Tomoyuki Yokota,

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Katsuhisa Matsuura, Takao Someya, Minoru

10.1039/D0TC05549B

O n o , Ta t s u y a S h i m i z u , " C o n t i n u o u smeasurement of surface electrical potentials
from transplanted cardiomyocyte tissue derived
from human-induced pluripotent stem cells

国際会議論文[1](INVITED) Takao Someya, "Electronic skins
for medical and sports applications",

83

[2]

Distinguished Medical Engineering Seminar,

ン , 福田 憲二郎 , “ 有機薄膜デバイスの生体

Virtual, May 2021.

計 測 応 用 ” , 第 82 回 応 用 物 理 学 会 秋 季 学 術( I N V I T E D Pa p e r ) To m o y u k i Yo k o t a ,講演会 , オンライン , 2021 年 9 月 .

"SheetType Image Sensor with Near Infrared

第

4-4

章

4

研究報告

[3]

[4]

奥田 知華 , 王 燕 , 汪 浩洋 , 李 成薫 , 横田

Sensitive Organic Photodiode", 2021 SID (The知之 , 染谷 隆夫 , “ 極薄ゴム基板上への有機

Society for Information Display) Virtual

トランジスタの作製 ” , 第 82 回応用物理学会

Display Week Symposium, Virtual, May 2021.

秋季学術講演会 , オンライン , 2021 年 9 月 .

(INVITED Paper) Tomoyuki Yokota,[8]

Theodorus Jonathan Wijaya, Mari

"Nanomesh Based On Skin Electronics ", 2021

Koizumi, Sunghoon Lee, Tomoyuki Yokota,

SID (The Society for Information Display)

Takao Someya, “ Improvement of dark

Virtual Display Week Symposium, Virtual,current stability of ZnO-based organic

May 2021.

photodiode by control of annealing(INVITED) Tomoyuki Yokota, "Conformablecondition ” , 第 82 回 応 用 物 理 学 会 秋 季 学 術

imager for biometric data measurement", 2021

講演会 , オンライン , 2021 年 9 月 .

KPS Spring Meeting, Virtual, April 2021.
[5]

[7]

[9]

森 一馬 , 染谷 隆夫 , 横田 知之 , “ アプリ(KEYNOTE) Takao Someya, "Electronic Skins

ケー ターを用いた低暗電流を有する有機

for Robotics and Wearables", VLSI-DAT

フォトダイオードの開発 ” , 第 82 回応用物理

Symposium, Virtual, April 2021.

学会秋季学術講演会 , オンライン , 2021 年 9月.

シンポジウム・研究会・大会等発表

[1]

[2]

中村 裕成 , 李 成薫 , 染谷 隆夫 , 横田 知之 ,輸 送 層 に ZnO ナ ノ 粒 子 を 用 い た 大 気 安 定“ 蛍光イメージングに向けた超柔軟カラー

な有機フォトダイオードの開発 ” , 第 82 回応

フィ ルタの開発 ” , 第 69 回応用物理学会春

用物理学会秋季学術講演会 , オンライン ,季学術 講演会 , オンライン , 2022 年 3 月 .

2021 年 9 月 .

角 祐太郎 , 奥谷 智裕 , 横田 知之 , 染谷 隆
夫 , “ 転写技術による極薄デバイスの集積化に向けた極薄基板と支持基板間の密着性評
価 ” , 第 69 回応用物理学会春季学術講演会 ,オンライン , 2022 年 3 月 .

[3]

[4]

[5]

84

三田研究室
学会誌

[1]

Norihiro Miyazawa, Naoto Usami, Haibin( 招待講演 ) 横田 知之 , “ フレキシブルエレク

Wang, Takaya Kubo, Hiroshi Segawa, Takahito

トロニクスの医療応用 ” , 電子情報通信学会

Takeda, Masaki Kobayashi, Yoshio Mita, and総合大会 , オンライン , 2022 年 3 月 .

A k i o Hi g o , " Im p r ov e m e n t o f Z n O / Si

( 招待講演 ) 横田 知之 , “ ウルトラフレキシ

Heterojunctions with a Coaxial Circular

ブル OLED を用いた生体・医療デバイスへ

Transmission Line Model Applicable to bothの応用 ” , 情報ディスプレイ研究会（ IDY ）,Ohmic and Schottky," IEEE Transactions on

オンライン , 2022 年 3 月 .

Semiconductor Manufacturing, Vol. 34, No. 3,

宮田 寛生 , 李 成薫 , 横田 知之 , 染谷 隆夫 ,pp. 256-261 (2021) doi: 10.1109/“ 運動中の脳波測定に向けた運動ノイズ評価

TSM.2021.3083069

可能な測定系の構築 ” , 日本生体医工学会関[6][10] 加藤 由太郎 , 染谷 隆夫 , 横田 知之 , “ 電子[2]

Gilgueng Hwang, Christophe David, Alisier

東支部若手研究者発表会 2021, オンライン ,Paris, Dominique Decanini, Ayako Mizushima,

2021 年 12 月 .

and Yoshio Mita, "Manufacturing of 3D( 招待講演 ) 染谷 隆夫 , 横田 知之 , イ ソンフ

Helical Microswimmer by AFM

Ap p l i c a t i o n s " , I E E E Tr a n s a c t i o n s o nresettable MEMS capacitor for topological

Semiconductor Manufacturing, vol. 34, no. 3,

electrical circuit (oral presentation)," The 21st

pp. 248-255, (2021) doi: 10.1109/

International Conference on Solid-State

TSM.2021.3082902

Se n s o r s , Ac t u a t o r s , a n d Mi c ro s y s t e m s

Naoto Usami, Etsuko Ota, Akio Higo, Takeshi(Transducers), 20-25 June 2021, online,

Momose, and Yoshio Mita, "Drop-in test

accepted for publication (2021)

conformally grown films," IEEE Transactions
on Semiconductor Manufacturing, Vol. 34,[4]

その他の講演・シンポジウム[1]

Takafumi Yamaguchi, Naoto Usami, Kei

No.3, pp. 270-277, (2021) doi: 10.1109/

Misumi, Atsushi Toyokura, Akio Higo,

TSM.2021.3082905

Shimpei Ono,Gilgueng Hwang, Guilhem

Norihiro Miyazawa, Haibin Wang, Naoto

Larrieu, Yoshiho Ikeuchi, Agnès Tixier-Mita,

Usami, Takaya Kubo, Hiroshi Segawa, Yoshio

Ken Saito, Timothée Lévi, and Yoshio Mita,

Mi t a , a n d A k i o Hi g o , " P b S C o l l o i d a l"SELF-DEFORMABLE FLEXIBLE MEMS

Quantum Dots/ZnO/Si Hybrid PhotodiodeT WEEZER MADE OF POLY

with Various Reverse Bias Voltages," IEEJ

( V I N Y L I D E N E F LU O R I D E ) / I O N I C

Transactions on Sensors and Micromachines,

LIQUID GEL WITH ELECTRICAL(2022,1) in press

MEASUREMENT CAPABILITY " The 21st

4

研究報告

structure to evaluate residual stress in4-4章

Higo, "TopoMEMS circuit: step-variable-

第[3]

Micromanipulation for Microfluidic

International Conference on Solid-State
査読付き国際学会[1]

Se n s o r s , Ac t u a t o r s a n d Mi c r o s y s t e m s

Akio Higo, Yukinori Ochiai, and Yoshio Mita,

Transducers 2021 , Virtual Conference"High throughput 16 nm nanogap by variable(2021.06.21)

shaped beam method using F7000S-VD02 EB
l i t h o g r a p h y, " T h e 2 1 s t I n t e r n a t i o n a l
Conference on Solid-State Sensors, Actuators,
and Microsystems (Transducers), 20-25 June
2021, online, accepted for publication (2021)[2]

Takafumi Yamaguchi, Naoto Usami, Kei
Misumi, Atsushi Toyokura, Akio Higo,
Shimpei Ono, Gilgueng Hwang, Guilhem
Larrieu, Yoshiho Ikeuchi, Agnes Tixier-Mita,
Ken Saito, Timothee Levi, and Yoshio Mita,"Self-deformable flexible MEMS tweezer madeof poly (vinylidene fluoride) /ionic liquid gelwith electrical measurement capability (oralpresentation)," The 21st International
Conference on Solid-State Sensors, Actuators,
and Microsystems (Transducers), 20-25 June
2021, online, accepted for publication (2021)[3]

Yoshio Mita, Eric Lebrasseur, Motohiko Ezawa,
Keigo Tsuji, Minoru Kawamura, and Akio

85

4.5 特許、受賞等

Technology-based Neurons for Spiking Neural

黒田・小菅研究室

Network Hardware”, March 8, 2022.

特許

[1]

小菅敦丈、黒田忠広 , “ 機械学習回路及び情報処理装置 ”, 特願2021-076487，2021年4月28
日出願．

第

4-5

章

4

[2]

小菅敦丈、黒田忠広 , “ 情報処理装置、及びプ

中村研究室
受賞

[1]

研究報告

ログラム ”, 特願2021-138412，2021年8月26岡田怜士：情報理工学系研究科長賞 , 2022年

3月

日出願．

藤田研究室

受賞

[1]

[2]

Takahisa Tanaka, Kenta Tabuchi, Kohei

受賞

Tatehora, Yohsuke Shiiki, Shuya Nakagawa,1.

Yukio Miyasaka, Xinpei Zhang, Mingfei Yu,

Tsunaki Takahashi, Ryota Shimizu, Hiroki

Qingyang Yi, Ryogo Koike, Takemaru Kadoi,

Ishikuro, Tadahiro Kuroda, Takeshi Yanagida,

Advisor: Prof. Masahiro Fujita: Functional

and Ken Uchida, 第13回応用物理学会シリコ

ECO with Behavioral Change Guidance inンテクノロジー分科会論文賞 , Mar. 2022.

2021 ICCAD CAD contest, Honorable

小 菅 敦 丈 , MIT Technology Review Japan

mention (4th place): 2021-11-1

Innovators Under 35, Dec. 2021.

竹内研究室

受賞

2021年6月3日 2021年電子情報通信学会業績賞

受賞

[1]

池田研究室

Chihiro Matsui, Kasidit Toprasertpong,

浅田邦博 , 池田誠 , 東京大学大規模集積システム設

Shinichi Takagi and Ken Takeuchi, IEEE

計教育センター（VDEC）における集積回路設計教

Symposium on VLSI Technology, Best Demo

育研究に対する多大な貢献

Paper Award, “Energy-Efficient Reliable HZOFeFET Computation-in-Memory with Local
Multiply & Global Accumulate Array for
Source-Follower & Charge-Sharing Voltage
Sensing”, June 18, 2021.
[2]

飯塚研究室
特許
・ 浅見 幸司 , 飯塚 哲也 , ビャムバドルジ ゾルボー ``樋口和英 , 松井千尋 , 三澤奈央子 , 竹内健 , 第較正装置、変換装置、較正方法、および較正プロ

33回コンピュータシステム・シンポジウム

グラム ,'' 特願2021-163815.

(ComSys2021）最優秀ポスター発表賞 “ メモ・ 飯塚 哲也 , 矢嶋 赳彬 , 井上 悠 , `` モジュール回リエラーを考慮した Computation-in-Memory

路、及びレザバー回路 ,'' 特願2021-198579.

向けニューラルネットワーク精度評価シミュ
レータ ”, 2021年12月2日 .

[3]

86

受賞

Akira Goda, Chihiro Matsui and Ken Takeuchi,

・ 令和3年度 工学部長賞

IEEE Electron Devices Technology and加納 創太 , 2022年3月 .

Manufacturing (EDTM) Conference 2022,

・ 令和3年度 優秀卒業論文賞

Best Paper Award , “Inter Spike Interval and加納 創太 , `` 伝送線路によるステージ間整合を用

Stochasticity Engineering of Floating Gate

いたミリ波帯発振器の動作周波数拡張 ,'' 2022年3

月.
・ 令和3年度 優秀修士論文賞
松岡 英 , `` 閉ループフローティングインバータ増f o r Hi g h - D e n s i t y a n d L ow - Pow e r Me m o r yApplication Silicon Nano Workshop
受賞年月日：2021年8月2日

幅器を用いた完全ダイナミック離散時間ΔΣ型 A/

D 変換器 ,'' 2022年3月 .

名： Masahide Goto, Yuki Honda, Masakazu

Nanba, Yoshinori Iguchi, Takuya Saraya, Masaharu

完全ダイナミック型離散時間デルタシグマ A/D 変

Toshiro Hiramoto

換器 ,'' 2021年9月 .

受賞名（機関・団体名）：Arnaud Darmont Award forBest Paper, Electronics Imaging 2022

平本・小林研究室

授 与 機 関・団 体：Society for Imaging Sciences and

4

研究報告

Kobayashi, Eiji Higurashi, Hiroshi Toshiyoshi, and章

松岡 英 , `` 閉ループ二段カスコード FIA を用いた

4-5
第・ 第11回 d.lab-VDEC デザインアワード 優秀賞

氏Technology
受賞対象の研究題目：3-Layer stacked pixel-parallel

特許
国際特許

CMOS image sensors using hybrid bonding of SOI

題目：三維陣列装置

wafers

発 明 者・発 案 者 名：Masaharu Kobayashi, Fei Mo,

受賞年月日：2022年1月22日

Toshiro Hiramoto
番 号 ( 出 願 番 号 / 公 開 番 号 )：台 湾 特 許 出 願 番 号

110112909
年月日：2021年4月9日

高木研究室
受賞等

[1]
国内特許
題目：絶縁ゲート型半導体装置

SDM 研究会 第8回若手優秀発表賞 , トープラ
サートポン カシディット[2]

The 2020 Roger A. Haken Best Student Paper

発明者・発案者名：平本俊郎，櫛田知義

Award（IEDM 2020 Best Student Award）, 隅

番号 ( 出願番号 / 公開番号 )：特願2021-166487

田圭

年月日：2021年9月8日[3]

第19回 IEEE EDS Japan Joint Chapter Student

Award, 陳 家驄
国際特許
題

[4]

目：Ferroelectric memory device and operation

method thereof

第19回 IEEE EDS Japan Joint Chapter Student

Award, 隅田 圭
[5]電気学会技術委員会奨励賞 , 隅田 圭

発 明 者・発 案 者 名：Masaharu Kobayashi, Fei Mo,

Toshiro Hiramoto
番 号 ( 出 願 番 号 / 公 開 番 号 )：米 国 特 許 出 願 番 号

US17/591,102
年月日：2022年2月2日

竹中研究室
特許

[1]

竹中 充、藤方 潤一、高橋 重樹、「光変調器及びその製造方法」、登録番号11054675

受賞
氏名：Jiawen Xiang 修士課程学生

受賞等

受賞名（機関・団体名）：Best Student Paper Award[1]

工学部長賞（卒論論文）赤澤

授与機関・団体：IEEE EDS[2]

電気電子工学科優秀卒業論文賞 赤澤智熙智熙

受賞対象の研究題目：Experimental Demonstrationof HfO2-based Ferroelectric FET with MoS2 Channel

87内田研究室受賞[1]

第50回（2021年春季）応用物理学会学術講演
会講演奨励賞（加藤2021 年 9 月 21

日）

第

4-5

章

4

太朗 ,

[2]

応用物理学会シリコンテクノロジー分科会論研究報告

文賞受賞（田中

貴久 , 2022年3月23日）

染谷・横田・李研究室
受賞[1]

横田知之，令和3年度科学技術分野の文部科学大臣表彰若手科学者賞[2]

横田知之 , 第20回船井学術賞[3]

横田知之，IDW ʼ21 Best Paper Award, “Ultra-

Flexible Organic Light Emitting Diodes for
Bio-medical Application”

三田研究室
受賞
外部団体よりの学術受賞[1]

シンポジウム優秀技術論文賞 肥後昭男 特任講師、宇佐美尚人博士、山口貴史、落合幸徳
特任研究員、三田吉郎 准教授 電気学会セン
サ・マイクロマシン部門 部門大会第38回「セン サ・ マ イ ク ロ マ シ ン と 応 用 シ ス テ ム 」(2021.11.11)

88

Appendix
A.1

CADソフトウェアの整備

1996年度から整備を行っている CAD ソフトウエア

目ごとに100 から1000 程度のフローティングライセン

は , 2022年度は表 A.1.1に示すツール群を全国の大学にスとなっており，全国の国・公・私立大学・高専にお提供している . CAD ソフトウエアの利用は , 図 A.1.1にいて教育・研究目的に限り利用できるようになってい示す全国地域拠点校10 箇所にライセンスサーバを設置

る．

し，全国各大学の利用者が手許の計算機にインストー

東京大学 VDEC 活動を通した VDEC の CAD の利

ルした CAD ソフトウエアを，最寄のライセンスサー

用，および「1.3 章 」のチップ試作の利用のためには，

バにおいて認証を行うことで，ネットワークを利用しあらかじめユーザ登録が必要となっている．

Appendix

た運用形態となっている．ライセンス数は CAD の項

A-1

表 A.1.1 導入された CAD システム
名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ Cadence Design Systems, Inc.
ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テ Synopsys, Inc.
スト生成。マクロセルを含むセルベースの配置配線
設計とバックアノテーション , 回路シミュレーショ
ン , デバイスシミュレーション

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システム Keysight Technologiesの設計、検証BachBachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

図 A.1.1 全国地域拠点校

89

A.2 基盤設計研究部門におけるチップ試作支援の実施状況
VLSI チ ッ プ 試 作 支 援 に 関 し て は , 平 成 6，7 年 度（1994，1995年度）のパイロットプロジェクトでは，
ファウンドリは NEL 社の CMOS0.5μ m（当該プロセ
スはその後日立北海セミコンダクタ社に継続）１社であったが，平成8年度（1996年度）の VDEC 発足後，
日本モトローラ社の CMOS1.2μ m（平成11年度から
は，オン・セミコンダクターにて継続）が協力を開始
し，平成9年度からはローム社の CMOS0.6μ m が加わった．さらに平成10年度には日立製作所の CMOS0.35
A-2

μ m，平成11年度にはローム社0.35μ m がそれぞれ加Appendix

わ っ た． ま た，IP 開 発 プ ロ ジ ェ ク ト の 一 環 と し てSTARC0.13μ m の試作を行った．平成13年度から，日（a）設計チップ品種数

立製作所の CMOS0.18μ m のサービスを実施している．平成14年度は，広島大学岩田先生の主導の下に，

VDEC と MOSIS の協力による試作サービスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生主導の元に，NEC化合物デバイス株式会社によるバイポーラ LSI の試作
サービスも行った．平成16年からテスト試作として沖電 気 CMOS SOI 0.15 μ m プ ロ セ ス お よ び ASPLA

90nm プロセスの試作を開始し，90nm 試作については
平成17年度より通常の試作として公募の形で運用．平成18年度からはローム社0.18μ m の試作を開始し，日立製作所0.25μ mSiGeBiCMOS のテスト試作を実施した．平成19年度で終了した90nmCMOS の後継の先端（b）設計チップ面積

プロセスの検討を平成19年度から開始し，平成20年度に eShuttle 社の65nm CMOS による試作を開始した．
さらに経済産業省 -STARC のプロジェクト「次世代半導体回路アーキテクチャ実用化支援事業」の一環として、ルネサスエレクトロニクス社の40nm CMOS による試作も開始した。一方で平成23年9月試作をもってCMOS1.2μ m を終了することとなったほか、平成24
年度をもってルネサスエレクトロニクス社の 40nm

CMOS 試作が終了、平成25年8月シャトルをもって
eShuttle 社 の 65nm CMOS 試 作 が 終 了 し た。
CMOS1.2μ m の後継として、オンセミー三洋半導体
製造社の協力により平成24年10月に CMOS0.8μ m のテスト試作を実施し、平成25年度から定常試作として継続している。最先端試作としては、平成25年度から
フランス CMP を介して ST マイクロ社 FD-SOI 28nm

CMOS 試作を開始．また、平成27年度から定常試作とし て、 ル ネ サ ス エ レ ク ト ロ ニ ク ス 社 SOTB 65nm

90(c) 規格化した設計チップ面積
図 A.2.1 チップ試作数・面積推移

CMOS 試作を開始．また平成28年度にリコー電子デバ
イス株式会社による CMOS 0.6um 高耐圧試作の検討
および、三重富士通株式会社による CMOS 40nm 試作の検討を開始した．令和2年度にはドイツ IHP 社との協定により BiCMOS0.18μ m 試作の検討を開始し , 令
和3年度に最初のテープアウトを実施した．
図 A.2.1(a) は設計されたチップ品種数を示す．図中の棒グラフは，試作品種数の順調な増加を表しており，

VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，平成14年度に減少しているが，これA-2減少が考えられる．またそれ以降ほぼ400品種程度で推移しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成18
年度に0.35μ m が終了し，平成19年度以降0.18μ m へ

図 A.2.2 V
 DEC チップ試作参加教員数・大学数の推移とその累計

Appendix

は ROHM 社の0.6um プロセスを終了したことによるの移行したことにより，試作数が130品種程度減少し，さらに平成19年度に ASPLA 90nmCMOS 試作が終了
し，eShuttle 65nmCMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも重なり，試作面積が大幅に減少する結果となっている．図 A.2.1(b) は設計されたチップ面積を示す．一方設計量の指標として，図 A.2.1(c) は試作面積をそれ
ぞれの試作プロセスにおける特性寸法で規格化した，規格化試作面積の傾向も併せて示す．こちらはまだ増加し続けていることから，プロセスの微細化に伴うチップ当たりおよび面積当たりの設計工数の増大が試作
数，試作面積の減少主要因になっていることが考えられる．
また，図 A.2.2はこれまでに試作に参加した教員数，
大学数の推移およびその累計を示す．また，チップ試作に必要な設計規則などの，試作会社固有の機密情報にアクセスするための「機密保持契約」締結教員数は，ルネサスの65nm プロセスが92名，ロームの0.18um プ
ロセスが287名，オンセミ三洋 0.8um プロセスが49名となっている．

2021年度は，表 A.2.1に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第4章のチップ試作報告を参照されたい．

91

表 A.2.1 2021年度チップ試作日程
CMOS 0.8um（オンセミコンダクター三洋半導体製造）
試作申込締切設計締切

納品・試作完了

2021年度第1回 2021/7/5

2021/9/27

2022/2/1

2021年度第2回 2022/1/11

2022/3/28

2022/6/16( 予定 )CMOS 0.18um（ローム）
試作申込締切A-2
Appendix
92

設計締切

納品・試作完了

2021年度第1回（2021年7月試作）

2021/4/5

2021/6/28

2021/9/21

2021年度第2回（2021年9月試作）

2021/6/14

2021/9/6

2021/12/24

2021年度第3回（2021年11月試作）

2021/8/4

2021/10/27

2022/2/13

2021年度第4回（2022年3月試作）

2021/12/6

2022/2/28

2022/6/10

SOTB 65nm CMOS
試作申込締切設計締切

納品・試作完了

2021年度第1回（2021年8月試作）

2021/6/14

2021/7/26

2022/1/28

2021年度第2回（2022年3月試作）

2022/1/24

2022/3/7

2022/8/27（予定）A.3 セミナー
LSI 設計技術の向上にはセミナーは欠くことができ応し、大規模な CAD 技術セミナー開催の仕組みの整ない存在である．令和3年度にも、CAD 利用のための備を行ってきた。CAD 利用のための技術セミナーで技術セミナー、社会人のためのリフレッシュセミナー、は、VDEC で使用可能な Cadence、Synopsys、Keysight

若手教官・学生のためのデザイナーズフォーラム等のなど CAD ベンダーのそれぞれの CAD ツールの操作方セミナー、フォーラムを企画、実施した。ただし、コ法等を各ツールベンダーから講師を派遣していただき

ロナ感染拡大防止を鑑み、すべてのイベントはオンラ

講習を行っている． 東大 VDEC がメイン会場として開イン開催となった。

催し、VDEC 拠点校にストリーミング配信をする。年度内2回開催し、それぞれ、数日間の講習会となる。
一つのツールは1日や二日間となっている。教員・学

A.3.1 VDEC ユーザ向け CAD セミナー

生は本講習会を通して最新版 CAD ツールの使用方法

く、これは CAD 技術セミナーに対する需要が依然とや VDEC ライブラリを用いた VLSI 設計フローを修得

して大きなことを表しており、VDEC はこの状況に対

している。

A-3
Appendix

CAD 技術セミナーへの参加要望は常に非常に大き表 A.3.1 令和3年度 CAD 技術セミナー開催状況
第1回 CAD 講習会
日程

講習会

場所

参加人数

8/3

Keysight Empro

オンライン

40

8/17

Synopsys IC Compiler-II

オンライン

41

8/24

Synopsys IC Validator

オンライン

40

8/30

Cadence Virtuoso Schematic, Layout

オンライン

22

9/22

Synopsys Custom Designer

オンライン

6

9/30までCadence Innovus

オンライン

12

9/30までKeysight Empro

オンライン

12

第2回 CAD 講習会
日程

講習会

場所

参加人数

3/4

Cadence Innovus

オンライン

31

3/8, 9Cadence Layout (GXL, EAD)

オンライン

58

3/11

Cadence EMX

オンライン

34

3/15, 16

Cadence SKILL

オンライン

37

3/29

Synopsys TCAD Q&A Meeting

オンライン

29

3/31までSynopsys Design Compiler

On-demand65

3/31までSynopsys ICC-II

On-demand

61

3/31までSynopsys TCAD

On-demand

38

93

A.3.2 社会人・大学向けリフレッシュセミナー

平成 10 年度に文部省専門教育課の支援のもとでスタ

今年も集積回路産業に携わる職業人を対象にリフレートしたが、今年度は（財）電気電子情報振興財団のッシュ教育として VLSI 設計に関する最新かつ高度の協力（共催）を得、また文部省高等教育局専門教育課、知識・技術の習得を目的として、社会人向けの「VLSI

日本電子機械協会（EIAJ）、システム LSI 開発支援セン設計リフレッシュセミナー」を拠点大学教官および企ター（VSAC）、半導体理工学研究センター（STARC）、

業の第一線の設計者を講師に招き開催した（表 B.3.2）。

日本応用物理学会、情報処理学会、電気学会、電子情

このセミナーは主に社会人を対象として、演習を伴

報通信学会の協賛をあわせて得ることができ、大変効う最新の VLSI 設計技術の実践的教育を行うもので、果的で有意義なセミナーとなった。

A-3
Appendix
図 A.3.3 リフレッシュ教育会場風景（東大 VDEC セミナー室）

図 A.3.4 リフレッシュ教育オンライン授業の PC 画面

94表 A.3.2 リフレッシュセミナー開催状況
日程

コース

内容

講師

参加人数

伊藤 浩之
（東京工業大学）

20

5/31, 6/1

変復調、多次元接続方式
コース R : CMOS-RF 回路の基本性能、トランシーバアーキ
テクチャ
集積回路設計と演習
要素回路、設計フロー

8/11, 12

コース VD : VDEC 環
VDEC 連携提供したツールとプロセス
小林 和淑
境でのデジタル設計講
でのデジタル設計フロー（京都工芸繊維大学）
習会

44

8/25, 26, 27

回路設計、回路シミュレーション
コース A : アナログ集
アナログ集積回路の特徴と役割
積回路設計と演習
レイアウト設計、検証（DRC、LVS）

杉本泰博（中央大学）
飯塚哲也（東京大学）
小谷光司（東北大学）

67

9/2, 3

コース VT: VDEC 環
VDEC 連携提供したツールとプロセス
境でのトランジスタレ
でのカスタマイズ設計フローベル設計講習会

名倉 徹（福岡大学）

23

学生および若手教官を対象とした VDEC LSI デザイ

Appendix

A.3.3 大学向けデザイナーズフォーラムA-3

ナーフォーラム（VDEC Designers Forum）を開催している．VDEC LSI デザイナーフォーラムは、LSI 設計者が、互いの研究成果だけではなく、チップ設計で苦労した点、失敗事例と解決策、研究室に於ける設計
環境の構築法など、通常の研究会や学会などでは得ることのできない情報を共有し、大学または研究室の枠を越えて研究者が連携を深めることを目的としている．

表 A.3.3 令和3年度デザイナーズフォーラムプログラム
9/24 オンライン 参加人数54人
9/24
9:30-

会場受付（オンライン入室開始）

10:00-10:15

開会挨拶（IEEE Japan Chapter Chair 東北大学 羽生貴弘 教授）

挨拶、趣旨の紹介（東京大学 d.lab-VDEC 池田誠 教授）
10:15-11:15

アイディアコンテスト部門発表会（10分×6名）

11:15-12:30

投票＋昼休み12:30-13:30

基調講演 大池 祐輔 様 （ソニーセミコンダクタソリューションズ）
タイトル：イメージング技術の進化とセンシング応用への展望

13:30-13:40

休憩

13:40-15:00

d.lab-VDEC デザインアワード発表会1（20分×4名）

15:00-15:10

休憩

15:10-16:30

d.lab-VDEC デザインアワード発表会2（20分×4名）

16:30-16:40

休憩

16:40-17:40

d.lab-VDEC デザインアワード発表会3（20分×3名）

17:30-

d.lab-VDEC デザインアワード投票 + 集計

18:00-

アイデアコンテスト表彰式
デザインアワード表彰式
IEEE SSCS Japan Chapter 賞授与式
閉会

挨拶

95

A.4 VDEC発ベンチャー
VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します．
[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生：
事業内容

神戸大学

瀧 和男 教授 （同社、代表取締役社長）： （1）LSI 設計受託開発・（2）エンジニア派遣（3）人材の紹介（4）経営コンサルティング業務

A-4
Appendix[2] 株式会社シンセシス（2017年7月1日に株式会社ソリトンシステムズと合併、https://www.soliton.co.jp）
代表の先生：
事業内容

大阪大学

白川 功 名誉教授 （同社、取締役）： （1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供（4）設計支援ツール開発及び販売[3] エイシップ・ソリューションズ株式会社 （https://asip-solutions.com/）
代表の先生：

大阪大学

事業内容(1) IoT 応用システムの研究，開発，教育およびコンサルテーション：

今井 正治 教授 （同社、代表取締役 CTO）

(2) ASIP 設計ツールの販売，ASIP 開発のコンサルテーション[4] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：
事業内容

九州工業大学

中村 和之 教授 （同社、代表取締役）： （1）大規模半導体集積回路（LSI）の設計・開発（2）LSI 設計用 CAD、及び LSI 評価用装置の開発（3）設計コンサルティング、他[5] 株式会社エイアールテック(http://www. a-r-tec.jp/)

代表の先生：

広島大学

事業内容(1) アナログ回路設計・測定：

岩田 穆 名誉教授 （同社、代表取締役）(2) 基板雑音解析(3) 人材育成や OJT，講習会[6] 有限会社 石島電子技研
事業内容：(http://ishi.main.jp/)(1) 電子回路・基板開発(2) ソフトウエア開発(3) コンサルティング

96

B. チップ試作結果報告

B.1 試作ラン別一覧
令和2年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作
題

B-1

名

大

学

名

研

究

者

掲載頁

Appendix

東京電機大学大学院工学研究科電気電子 清水 優作
静電容量式 CMOS-MEMS 加速度センサと CV
工学専攻
変換回路
東京電機大学工学部電子システム工学科 小松 聡

105

東京電機大学大学院工学研究科電子シス 福島 拓実
スタンダードセルを用いたフルデジタルの逐次
テム工学専攻比較型 ADC（SAR ADC）
東京電機大学工学部電子システム工学科 小松 聡

105

四足歩行ロボットに搭載するニューロ回路の改
日本大学理工学部良チップ

加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 高柳 拓生 ,
齊藤 健

105

マイクロロボットの駆動波形を生成するニュー
日本大学理工学部
ラルネットワークの TEG チップ

宇佐見 雄 , 榊 亜理沙 , 加藤 真也 ,高柳 拓生 , 齊藤 健

106

静電モータで駆動する6脚マイクロロボットの歩容を生成するニューラルネットワークの TEG 日本大学理工学部
チップ

高柳 拓生 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙 ,
齊藤 健

106

広い発火範囲をもつパルス形ハードウェア
日本大学理工学部
ニューロンモデルの TEG チップ

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 森下 克幸 , 齊藤 健

106

ベアチップ IC 一体型4足 MEMS マイクロロボットの歩行制御用パルス形ハードウェアニューラ 日本大学理工学部
ルネットワーク

早川 幹人 , 加藤 凌 , 金子 美泉 , 齊藤 健 ,内木場 文男107

電源搭載型6足 MEMS マイクロロボットの歩行制御用パルス形ハードウェアニューラルネット 日本大学理工学部
ワーク

早川 幹人 , 加藤 凌 , 金子 美泉 , 齊藤 健 ,内木場 文男107

令和3年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作
題

名

大

学

名

研

究

者

掲載頁

東京電機大学大学院工学研究科電気電子 清水 優作
2軸向け静電容量式 CMOS-MEMS 加速度セン
工学専攻
サと CV 変換回路
東京電機大学工学部電子システム工学科 小松 聡

108

東京電機大学工学研究科電子システム工 佐藤 優大
学専攻
東京電機大学工学部電子システム工学科 小松 聡

108

東京電機大学工学研究科電子システム工 鈴木 崇仁
静電容量式 MEMS 加速度センサに向けたス
学専攻
イッチトキャパシタ型 CV 変換回路
東京電機大学工学部電子システム工学科 小松 聡

108

豊田工業高等専門学校電気・電子システ 熊谷 勇喜
ム工学科
小山工業高等専門学校機械工学科
今泉 文伸

109

静電容量式 CMOS-MEMS 加速度センサ

コンタクトイメージング用回路 TEG

四足歩行ロボットに搭載するニューロ回路の実
日本大学理工学部
装用チップ

加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 齊藤 健

109

静電モータで駆動する6脚マイクロロボットの歩容を生成するニューラルネットワークの TEG 日本大学理工学部
チップ

高柳 拓生 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙 ,
齊藤 健

109

広い発火範囲をもつパルス形ハードウェア
日本大学理工学部
ニューロンモデルの改良

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 森下 克幸 , 齊藤 健

110

マイクロロボット用の歩容変化が可能なハード
日本大学理工学部
ウェアニューラルネットワーク

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 齊藤 健

110受容体モデルを用いた筋シナジーに基づく CPG
日本大学理工学部モデルの TEG チップ

武田 健嗣 , 加藤 凌 , 早川 幹人 , 石橋 元邦 ,石濱 拓実 , 粟飯原 萌 , 金子 美泉 , 内木場 文男

110

人の歩行と走行切り替え制御に向けた筋シナ
日本大学理工学部
ジーに基づく CPG モデルの TEG チップの改良

武田 健嗣 , 加藤 凌 , 早川 幹人 , 石橋 元邦 ,石濱 拓実 , 粟飯原 萌 , 金子 美泉 , 内木場 文男

111

令和2年度第4回ローム CMOS 0.18um 試作
題

名

高効率 FIR デジタルフィルタ回路の試作

98

大

学

早稲田大学理工学術院

名研
葉 静浩 , 史 又華

究

者

掲載頁
112

東京電機大学大学院工学研究科電気電子 平野 皓士
スタンダードセル設計手法を用いた逐次比較型
工学専攻
ADC に用いる DAC 回路の測定
東京電機大学工学部電子システム工学科 小松 聡

112

東京電機大学大学院工学研究科電気電子 瀬端 康平
フルカスタム設計による遅延生成回路とフラッ
工学専攻
シュ型 TDC
東京電機大学工学部電子システム工学科 小松 聡

112

新方式の神経細胞モデルおよびギャップジャン
日本大学理工学部
クションモデルの実装

日本大学理工学部

113

SERV_and_ChaCha ほか

電気通信大学情報理工学研究科情報ネッ
Duran Ckristian, 範 公可 , 石橋 孝一郎
トワーク工学専攻

113

TEEHW_Rocket64x2

電気通信大学情報理工学研究科情報ネッ
Hoang Trong-Thuc, 範 公可 , 石橋 孝一郎
トワーク工学専攻

114

CMOS イメージセンサ用読み出し回路チップ

立命館大学理工学研究科
立命館大学理工学部

大谷 愛
大倉 俊介

114

ポテンショスタットを用いた双方向電流検出可能生体センサおよび高速通信伝送に用いる電流 明治大学理工学研究科
ロジックモード (CML) 回路

関根 かをり , 和井田 優太 , 阿部 真也 , 木下 功喜

114

LRPUF

宇佐美 公良115

中野 誠彦 , 小貫 怜央 , 山村 健太
三河 樹由 , 吉田 祐威 , 三浦 大毅 , 八木 健太

115

芝浦工業大学工学部

脳波取得フロントエンドの改良及び自立動作可 慶應義塾大学理工学部
能 LSI チップのための各要素回路の改良
慶應義塾大学理工学研究科

アナログマルチプレクサ，単相差動変換器，広 東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
帯域増幅器
東京理科大学理工学研究科電気工学専攻
川原 啓輔

115

アナログマルチプレクサ，単相差動変換器，広 東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
帯域増幅器
東京理科大学理工学研究科電気工学専攻
川原 啓輔

116

題

名

大

学

名

研

究

者

掲載頁

低電圧で動作するイメージセンサ TEG ほか

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

室原 脩人 , 木村 知也
堀越 俊行 , 越智 裕之

117

フォトセンサの TEG

立命館大学情報理工学部

越智 裕之

117

弛張型発振回路の試作

東京電機大学大学院工学研究科電子シス 原 航太
テム工学専攻東京電機大学工学部電子システム工学科 小松 聡

Appendix

令和3年度 / 令和元年度第1回ローム CMOS 0.18um 試作

B-1

117

東京電機大学大学院工学研究科電子シス 福島 拓実
スタンダードセルを用いたフラッシュ ADC とテム工学専攻サブレンジング ADC
東京電機大学工学部電子システム工学科 小松 聡

118

Ring amplifier を用いた列並列小面積パイプラ
東京理科大学工学研究科
イン AD 変換器を有する CMOS イメージセンサ

小嶋 隆 , 甲田 紘己 , 浜本 隆之

118

800MHz 動作を実現する差動シグナリング入出
力回路と安定動作を資するバンドギャップ参照 東京理科大学工学研究科
回路

大高 俊徳 , 小嶋 隆 , 浜本 隆之

118

熱電発電素子とバッテリーを備えたハイブリッ
静岡大学工学部
ドDC-DCコンバータと配線 Cap test structure

丹沢 徹

119

低 RTS ノイズ型磁気センサアレイの特性評価用
茨城大学理工学研究科
TEG

木村 孝之

119

Basic Digital LDO ほか

電気通信大学情報理工学研究科情報ネッ
植田 健斗 , 範 公可 , 石橋 孝一郎
トワーク工学専攻

119

4bit ALU ほか

電気通信大学情報理工学研究科情報ネッ
山村 修平 , 範 公可 , 石橋 孝一郎
トワーク工学専攻

120

TEEHW_RocketBoom32

電気通信大学情報理工学研究科情報ネッ
Hoang Trong-Thuc, 範 公可 , 石橋 孝一郎
トワーク工学専攻

120

TEEHW_RocketBoom64

電気通信大学情報理工学研究科情報ネッ
Hoang Trong-Thuc, 範 公可 , 石橋 孝一郎
トワーク工学専攻

121

光通信用トランスインピーダンスアンプの試作 九州大学システム情報科学研究院

賀 正陽 , 木村 俊二

121

SAR-DSM 型2ステップ ADC における残差ゲイ 法政大学理工学研究科
ンエラーを低減する DEM
法政大学理工学部

渡邉 嶺
藤本 悠作 , 水野 聡太 , 小林 海太

121

電流制御発振器と周波数デジタル変換回路を
明治大学理工学研究科
用いた ADC および弱反転領域動作の MOSFET
明治大学理工学部を用いた低電圧カレントミラー 他

関根 かをり , 阿部 真也 , 京嶋 拓人 , 山本 遥哉
安藤 夏輝

122

脳波取得フロントエンドの改良及び自立動作可 慶應義塾大学理工学部
能 LSI チップのための各要素回路の改良
慶應義塾大学理工学研究科

中野 誠彦 , 頃安 裕貴 , 渡邊 悠太
三浦 大毅 , 八木 健太 , 小貫 怜央 , 山村 健太

122

単相差動変換器，高周波デバイス TEG，狭帯域 東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
増幅器
東京理科大学理工学研究科電気工学専攻
川原 啓輔

122

トータルドーズ耐性試験向け光再構成型ゲート
岡山大学学術研究院 自然科学学域
アレイＶＬＳＩ

渡邊 実

123

電気と光による構成が可能な光再構成型ゲート
岡山大学学術研究院 自然科学学域
アレイＶＬＳＩ

渡邊 実

123

99

令和３年度 / 令和元年度第２回ローム CMOS 0.18um 試作
題

名

大

学

名

究

者

掲載頁

フォトセンサの TEG

木村 知也
越智 裕之

124

低電圧で動作するイメージセンサ TEG

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

室原 脩人 , 木村 知也
越智 裕之

124

福原 雅朗 , 伊藤 祥磨
西口 大嗣

124

ニューロン CMOS インバータを用いた FGC 付 東海大学情報通信学部
き4入力可変論理回路
東海大学情報通信学研究科

B-1

研

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

Appendix

東京電機大学大学院工学研究科電気電子 平野 皓士
スタンダードセル設計手法を用いた逐次比較型
工学専攻
ADC
東京電機大学工学部電子システム工学科 小松 聡

125

IoT のためのアナログ回路 TEG

升井 義博

125

Tracking ADC，スキュー調整回路，チョッパー
芝浦工業大学工学部電子工学科
アンプ，NIRS 測定回路

佐々木 昌浩 , 福岡 慶祐 , 今田 資啓 , 横山 桃子 ,
高崎 航汰

125

容量マルチプライヤ回路の作製および樹状突起
日本大学理工学部
モデルと細胞体モデルの作製

佐伯 勝敏 , 佐々木 芳樹 , 鈴木 克典 , 近藤 宏樹 ,菊池 優作 , 竹前 諒也 , 中村 圭吾 , 野村 幸司

126

MOSFET リザーバ計算のためのばらつき評価
京都大学情報学研究科
回路村田 寛也 , 佐藤 高史

126

熱電発電素子・バッテリーのハイブリッド
DC-DC コンバータと配線 Cap test structure 静岡大学工学部
#2

丹沢 徹

126

細胞インピーダンス測定のための要素回路

広島工業大学工学部

宇野 重康 , 春日 秀介 , 柳瀬 智史 , 河野 亮太

127

細胞インピーダンス測定のためのセンサー微小立命館大学理工学部
電極アレイ

立命館大学理工学部

宇野 重康

127

音楽プレーヤー回路の作製と電源ノイズの影響 福岡大学工学部

武久 遥香 , 名倉 徹

127time domain adc ほか

電気通信大学情報理工学研究科情報ネッ
甘田 貴大 , 範 公可 , 石橋 孝一郎
トワーク工学専攻

128

TEEHW_Rocket32_RDFS

電気通信大学情報理工学研究科情報ネッ
Dao Ba-Anh, 範 公可 , 石橋 孝一郎
トワーク工学専攻

128

遅延故障・断線故障検査容易化回路の試作

徳島大学大学院創成科学研究科

大寺 佑都 , 奥本 裕也 , 出口 祥大 , 知野 遥香

128

複数 FAB でのチップ製造手順の実証回路

金沢大学理工学域
金沢大学自然科学研究科

秋田 純一
大河 亮

129

FSK を用いた無線電力・データ同時伝送システ
明治大学理工学部
ム制御回路

藤田 誉大 , 和田 和千

129

各種要素回路の試作

和田 和千 , 藤田 誉大 , 中條 洋資 , 石井 祐典 ,
福田 隆造

129

電流ロジックモード (CML) 回路を用いた遅延器および温度係数を増加した PTAT 電圧発生回 明治大学理工学研究科路

関根 かをり , 木下 功喜

130

脳波取得フロントエンドの改良及び自立動作可 慶應義塾大学理工学部
能 LSI チップのための各要素回路の改良
慶應義塾大学理工学研究科

中野 誠彦 , 頃安 裕貴 , 渡邊 悠太
三浦 大毅 , 八木 健太 , 小貫 怜央 , 山村 健太

130

明治大学理工学部

D 級電力増幅器コア回路

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
東京理科大学理工学研究科電気工学専攻
佐藤 龍太

130

トータルドーズ耐性試験向け光再構成型ゲート
岡山大学学術研究院 自然科学学域
アレイＶＬＳＩ

渡邊 実

131

電気構成と光構成が可能な耐放射線光再構成
岡山大学学術研究院 自然科学学域型ゲートアレイＶＬＳＩ

渡邊 実

131

PVT ばらつきに耐性の高いトランスインピーダ
滋賀県立大学工学部
ンス回路実証 TEG チップ

土田 知史 , 浅岡 知哉 , 土谷 亮 , 井上 敏之 , 岸根
桂路

131

容量型 TIA を用いた光プローブ電流センサ向け
信州大学大学院 総合理工学研究科
CMOS アナログフロントエンド回路の精度改善

Nguyen La Hong Phuc, 宮地 幸祐

132

FiCC (Fishbone-in-Cage Capacitor) を用いた 京都工芸繊維大学工芸科学研究科電子シ阿部 佑貴 , 浦部 孝樹 , 小林 和淑
不揮発 SRAM, SCM の特性評価試作チップ
ステム工学専攻132

令和３年度 / 令和元年度第３回ローム CMOS 0.18um 試作
題

100

名

大

学

名

研

究

者

掲載頁

東京電機大学大学院工学研究科電子シス 坂口 平
確率的 Flash ADC を用いた11bit サブレンジン
テム工学専攻グ ADC
東京電機大学工学部電子システム工学科 小松 聡

133

アナログスパイキングニューラルネットワーク 東北大学電気通信研究所
回路および多数決回路
東北大学大学院工学研究科

守谷 哲 , 山本 英明 , 佐藤 茂雄
小野 哲史

133

2足歩行ロボット制御のための SRAM 構造を持
日本大学理工学部
つ長時定数回路佐伯 勝敏 , 佐々木 芳樹 , 鈴木 克典

133

圧力センサ用アナログフロントエンド IC

吉河 武文 , 島﨑 凌 , 高木 駿

134

富山県立大学情報システム工学専攻

富山県立大学情報システム工学専攻
富山県立大学工学部

吉河 武文
旭 満里奈 , 山下 達矢

134

128ビット AES 内 SBox の電力解析攻撃耐性検福岡大学工学部
証用チップ

請園 智玲

134

オペアンプ試作堀尾 喜彦 , 石井 豪 , 辻 孟

135

耐放射線用 PLL

東北大学電気通信研究所

磁界共鳴方式無線電力伝送向けスイッチングド 電気通信大学情報理工学研究科情報ネッ
武士俣 勇斗 , 石橋 孝一郎 , 範 公可
ライバほか
トワーク工学専攻

135

AI チップ設計フロー評価のための MNIST 手書
弘前大学大学院理工学研究科
き数字認識チップ

今井 雅

135

ハードウェアトロイと電源供給最小化セル評価
弘前大学大学院理工学研究科
用 TEG

今井 雅

136

低消費エネルギープロセッサ SoC

弘前大学大学院理工学研究科

136

藤田 誉大 , 中條 洋資 , 和田 和千

136

各種要素回路の試作

和田 和千 , 藤田 誉大 , 中條 洋資 , 石井 祐典 ,
福田 隆造

137

関根 かをり , 阿部 真也
安藤 夏輝 , 小林 寛

137

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
東京理科大学理工学研究科電気工学専攻
川原 啓輔

137

明治大学理工学部

電流制御発振器と周波数デジタル変換回路を
明治大学理工学研究科
用いたADCおよび温度係数を増加したPTAT 電
明治大学理工学部
圧発生回路
疑似伝送線路トータルドーズ耐性試験向け光再構成型ゲート
岡山大学学術研究院 自然科学学域
アレイＶＬＳＩ

渡邊 実

138

電気構成と光構成が可能な耐放射線光再構成
岡山大学学術研究院 自然科学学域型ゲートアレイＶＬＳＩ

渡邊 実

138

加藤 篤史 , 山田 拓磨
伊藤 大輔 , 中村 誠

138

光受信用アナログフロントエンド回路 TEG7

岐阜大学大学院自然科学技術研究科
岐阜大学工学部

B-1
Appendix

金本 俊幾

集積素子を増やした FSK を用いた無線電力・
明治大学理工学部
データ同時伝送システム制御回路

令和2年度第1回ルネサス CMOS 65nm 試作
題

名

大

学

名

研

究

者

掲載頁

超低電圧エナジーハーベスティング電源回路
金沢大学理工研究域
ver.1

北川 章夫

139

超低電圧エナジーハーベスティング電源回路
金沢大学理工研究域
ver.2

北川 章夫

139

ガードゲート構造を利用した耐放射線フリップ
京都工芸繊維大学工芸科学研究科
フロップ

古田 潤 , 記伊 智也 , 小林 和淑

139

吉河 武文
青木 友哉

140

北川 章夫

140

吉河 武文
青木 友哉

140

富山県立大学情報システム工学専攻
富山県立大学工学部

耐放射線用 SAR-ADC

超低電圧エナジーハーベスティング電源回路
金沢大学理工研究域
ver.3
富山県立大学情報システム工学専攻
富山県立大学工学部

耐放射線用 SAR-ADC

東京理科大学理工学部 電気電子情報工 岸田 亮
制御スイッチ付きリングオシレータを用いた経 学科
年劣化評価試作チップ
東京理科大学理工学研究科 電気工学専攻 関根 慧
京都工芸繊維大学電子システム工学専攻
須田 郁生 , 小林 和淑

141

令和3年度第1回ルネサス CMOS 65nm 試作
題

名

大

学

名

研

究

者

掲載頁

DLL を用いた多相クロック生成回路

芝浦工業大学電子情報システム学科

ニコデムス レディアン

142

耐放射線用 SAR-ADC

富山県立大学情報システム工学専攻
富山県立大学工学部

吉河 武文
青木 友哉

142

AD 変換器東京都市大学理工学部

傘 昊

142

TIQ コンパレータベースのフラッシュ型 A/D コ 電気通信大学情報理工学研究科情報ネッ
橋本 悠平 , 範 公可 , 石橋 孝一郎
ンバータほかトワーク工学専攻
高周波デバイス TEG

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
東京理科大学理工学研究科電気工学専攻
川原 啓輔

動作速度の改善を目的とした耐放射線フリップ
京都工芸繊維大学工芸科学研究科
フロップ

古田 潤 , 記伊 智也 , 小林 和淑

143
143
143

101

B.2 チップ種別一覧
MEMS
ラン名

タイトル

研

究

者

掲載頁

OS08202

静電容量式 CMOS-MEMS 加速度センサと CV 変換回路

清水 優作 , 小松 聡

105

OS082112軸向け静電容量式 CMOS-MEMS 加速度センサと CV 変換回路

清水 優作 , 小松 聡

108

TEG（特性評価回路など）
ラン名

B-2
Appendix
102

タイトル

研

究

者

掲載頁

OS08202

四足歩行ロボットに搭載するニューロ回路の改良チップ

加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 高柳 拓生 ,齊藤 健OS08202

マイクロロボットの駆動波形を生成するニューラルネットワークの TEG チップ

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 ,高柳 拓生 , 齊藤 健

106

OS08202

広い発火範囲をもつパルス形ハードウェアニューロンモデルの TEG チップ

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 森下 克幸 , 齊藤 健

106

OS08202

ベアチップ IC 一体型4足 MEMS マイクロロボットの歩行制御用パルス形ハー 早川 幹人 , 加藤 凌 , 金子 美泉 , 齊藤 健 ,ドウェアニューラルネットワーク
内木場 文男107

OS08202

電源搭載型6足 MEMS マイクロロボットの歩行制御用パルス形ハードウェア 早川 幹人 , 加藤 凌 , 金子 美泉 , 齊藤 健 ,ニューラルネットワーク
内木場 文男

107
108

105

OS08211

静電容量式 MEMS 加速度センサに向けたスイッチトキャパシタ型 CV 変換回路 鈴木 崇仁 , 小松 聡

OS08211

コンタクトイメージング用回路 TEG

熊谷 勇喜 , 今泉 文伸

109OS08211

四足歩行ロボットに搭載するニューロ回路の実装用チップ

加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 齊藤 健

109

OS08211

静電モータで駆動する6脚マイクロロボットの歩容を生成するニューラルネッ 高柳 拓生 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙 ,トワークの TEG チップ
齊藤 健

109

OS08211広い発火範囲をもつパルス形ハードウェアニューロンモデルの改良

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 森下 克幸 , 齊藤 健

110

OS08211

マイクロロボット用の歩容変化が可能なハードウェアニューラルネットワーク

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 ,大隈 井輔 , 田邊 魁晟 , 齊藤 健

110

OS08211受容体モデルを用いた筋シナジーに基づく CPG モデルの TEG チップ

武田 健嗣 , 加藤 凌 , 早川 幹人 , 石橋 元邦 ,石濱 拓実 , 粟飯原 萌 , 金子 美泉 , 内木場 文男

110OS08211

人の歩行と走行切り替え制御に向けた筋シナジーに基づく CPG モデルの TEG 武田 健嗣 , 加藤 凌 , 早川 幹人 , 石橋 元邦 ,チップの改良石濱 拓実 , 粟飯原 萌 , 金子 美泉 , 内木場 文男

111

RO18204

ポテンショスタットを用いた双方向電流検出可能生体センサおよび高速通信伝
関根 かをり , 和井田 優太 , 阿部 真也 , 木下 功喜
送に用いる電流ロジックモード (CML) 回路

114

RO18211

フォトセンサの TEG

越智 裕之

117

RO18211

弛張型発振回路の試作

原 航太 , 小松 聡

117

RO18211低 RTS ノイズ型磁気センサアレイの特性評価用 TEG

木村 孝之

119

RO18211電流制御発振器と周波数デジタル変換回路を用いた ADC および弱反転領域動 関根 かをり , 阿部 真也 , 京嶋 拓人 , 山本 遥哉
作の MOSFET を用いた低電圧カレントミラー 他
安藤 夏輝

122

RO18212

フォトセンサの TEG

木村 知也 , 越智 裕之

124

RO18212

IoT のためのアナログ回路 TEG

升井 義博

125

RO18212MOSFET リザーバ計算のためのばらつき評価回路

村田 寛也 , 佐藤 高史

126

RO18212

電流ロジックモード (CML) 回路を用いた遅延器および温度係数を増加した
関根 かをり , 木下 功喜 , 小林 寛
PTAT 電圧発生回路

RO18212

PVT ばらつきに耐性の高いトランスインピーダンス回路実証 TEG チップ

土田 知史 , 浅岡 知哉 , 土谷 亮 , 井上 敏之 ,
岸根 桂路

131

RO18213

オペアンプ試作堀尾 喜彦 , 石井 豪 , 辻 孟

135

RO18213電流制御発振器と周波数デジタル変換回路を用いた ADC および温度係数を
関根 かをり , 阿部 真也 , 安藤 夏輝 , 小林 寛
増加した PTAT 電圧発生回路

137

RO18213

疑似伝送線路楳田 洋太郎 , 高野 恭弥 , 川原 啓輔

137

RS65202

ガードゲート構造を利用した耐放射線フリップフロップ

古田 潤 , 記伊 智也 , 小林 和淑

139

RS65202

制御スイッチ付きリングオシレータを用いた経年劣化評価試作チップ

岸田 亮 , 関根 慧 , 須田 郁生 , 小林 和淑

141

RS65211高周波デバイス TEG

楳田 洋太郎 , 高野 恭弥 , 川原 啓輔

143

RS65211動作速度の改善を目的とした耐放射線フリップフロップ

古田 潤 , 記伊 智也 , 小林 和淑

143

130

アナログ /デジタル信号処理プロセッサ
ラン名

タイトル

研

究

者

掲載頁

RO18213

アナログスパイキングニューラルネットワーク回路および多数決回路

守谷 哲 , 山本 英明 , 佐藤 茂雄 , 小野 哲史

133

RO18213

圧力センサ用アナログフロントエンド IC

吉河 武文 , 島﨑 凌 , 高木 駿

134

RO18213

AI チップ設計フロー評価のための MNIST 手書き数字認識チップ

今井 雅

135

RO18213

ハードウェアトロイと電源供給最小化セル評価用 TEG

今井 雅

136

各種要素回路の試作

和田 和千 , 藤田 誉大 , 中條 洋資 , 石井 祐典 ,
福田 隆造

137

RO18213

アナログ（PLL, A-D/DC-DCコンバータなど）
ラン名

タイトル

OS08202

スタンダードセルを用いたフルデジタルの逐次比較型 ADC（SAR ADC）

福島 拓実 , 小松 聡

105

RO18204

スタンダードセル設計手法を用いた逐次比較型ADCに用いるDAC回路の測定 平野 皓士 , 小松 聡

112

RO18204

フルカスタム設計による遅延生成回路とフラッシュ型 TDC

瀬端 康平 , 小松 聡

112

B-2

RO18204

新方式の神経細胞モデルおよびギャップジャンクションモデルの実装

佐伯 勝敏 , 佐々木 芳樹 , 山口 拓人 , 鈴木 克典

113

RO18204

CMOS イメージセンサ用読み出し回路チップ

大谷 愛 , 大倉 俊介

114

RO18211

スタンダードセルを用いたフラッシュ ADC とサブレンジング ADC

福島 拓実 , 小松 聡

118

RO18211

熱電発電素子とバッテリーを備えたハイブリッド DC-DC コンバータと配線
丹沢 徹
Cap test structure

119

Appendix

研

究

者

掲載頁

RO18211

SAR-DSM 型2ステップ ADC における残差ゲインエラーを低減する DEM

渡邉 嶺 , 藤本 悠作 , 水野 聡太 , 小林 海太

121

RO18212ニューロン CMOS インバータを用いた FGC 付き4入力可変論理回路

福原 雅朗 , 伊藤 祥磨 , 西口 大嗣

124

RO18212

スタンダードセル設計手法を用いた逐次比較型 ADC

平野 皓士 , 小松 聡

125

RO18212

佐伯 勝敏 , 佐々木 芳樹 , 鈴木 克典 , 近藤 宏樹 ,容量マルチプライヤ回路の作製および樹状突起モデルと細胞体モデルの作製
菊池 優作 , 竹前 諒也 , 中村 圭吾 , 野村 幸司

126

RO18212

熱電発電素子・バッテリーのハイブリッド DC-DC コンバータと配線 Cap
丹沢 徹
test structure #2

126

RO18212

音楽プレーヤー回路の作製と電源ノイズの影響

武久 遥香 , 名倉 徹

127

RO18212

FSK を用いた無線電力・データ同時伝送システム制御回路

藤田 誉大 , 和田 和千

127

RO18212

容量型 TIA を用いた光プローブ電流センサ向け CMOS アナログフロントエ
Nguyen La Hong Phuc, 宮地 幸祐
ンド回路の精度改善

132

RO18213

確率的 Flash ADC を用いた11bit サブレンジング ADC

坂口 平 , 小松 聡

133

RO18213

2足歩行ロボット制御のための SRAM 構造を持つ長時定数回路

佐伯 勝敏 , 佐々木 芳樹 , 鈴木 克典

133

RO18213

耐放射線用 PLL

吉河 武文 , 旭 満里奈 , 山下 達矢

134

RO18213磁界共鳴方式無線電力伝送向けスイッチングドライバほか

武士俣 勇斗 , 石橋 孝一郎 , 範 公可

135

RO18213集積素子を増やしたFSKを用いた無線電力・データ同時伝送システム制御回路 藤田 誉大 , 中條 洋資 , 和田 和千

136

RS65202

超低電圧エナジーハーベスティング電源回路 ver.1

北川 章夫

139

RS65202

超低電圧エナジーハーベスティング電源回路 ver.2

北川 章夫

139

RS65202

耐放射線用 SAR-ADC

吉河 武文 , 青木 友哉

140

RS65202

超低電圧エナジーハーベスティング電源回路 ver.3

北川 章夫

140

RS65202

耐放射線用 SAR-ADC

吉河 武文 , 青木 友哉

140

RS65211

DLL を用いた多相クロック生成回路

ニコデムス レディアン

142

RS65211

耐放射線用 SAR-ADC

吉河 武文 , 青木 友哉

142

RS65211AD 変換器傘 昊

142

RS65211

TIQ コンパレータベースのフラッシュ型 A/D コンバータほか

橋本 悠平 , 範 公可 , 石橋 孝一郎

143

イメージセンサ /スマートセンサ
ラン名

タイトル

研

究

者

室原 脩人 , 木村 知也 , 堀越 俊行 , 越智 裕之

掲載頁

RO18211低電圧で動作するイメージセンサ TEG ほか

RO18211

Ring amplifier を用いた列並列小面積パイプライン AD 変換器を有する
小嶋 隆 , 甲田 紘己 , 浜本 隆之
CMOS イメージセンサ

118

RO18211800MHz 動作を実現する差動シグナリング入出力回路と安定動作を資するバ
大高 俊徳 , 小嶋 隆 , 浜本 隆之
ンドギャップ参照回路

118

RO18212低電圧で動作するイメージセンサ TEG

124

室原 脩人 , 木村 知也 , 越智 裕之

117

103

マイクロプロセッサ
ラン名

B-2

タイトル

研

究

者

掲載頁

OS08202

静電モータで駆動する6脚マイクロロボットの歩容を生成するニューラルネッ 高柳 拓生 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙 ,トワークの TEG チップ
齊藤 健

106

RO18204

SERV_and_ChaCha ほか

Duran Ckristian, 範 公可 , 石橋 孝一郎

113

RO18204

TEEHW_Rocket64x2

Hoang Trong-Thuc, 範 公可 , 石橋 孝一郎

114

RO18204

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素 中野 誠彦 , 小貫 怜央 , 山村 健太 , 三河 樹由 ,回路の改良
吉田 祐威 , 三浦 大毅 , 八木 健太

115

RO18211TEEHW_RocketBoom32

Hoang Trong-Thuc, 範 公可 , 石橋 孝一郎

120

RO18211TEEHW_RocketBoom64

Hoang Trong-Thuc, 範 公可 , 石橋 孝一郎

121

RO18212time domain adc ほか

甘田 貴大 , 範 公可 , 石橋 孝一郎

128

RO18212TEEHW_Rocket32_RDFS

Dao Ba-Anh, 範 公可 , 石橋 孝一郎

128

RO18212

PVT ばらつきに耐性の高いトランスインピーダンス回路実証 TEG チップ

土田 知史 , 浅岡 知哉 , 土谷 亮 , 井上 敏之 ,
岸根 桂路

131

RO18213

128ビット AES 内 SBox の電力解析攻撃耐性検証用チップ

請園 智玲

134

RO18213

低消費エネルギープロセッサ SoC

金本 俊幾

136

Appendix

メモリ
ラン名
RO18212

タイトル

研

究

者

FiCC (Fishbone-in-Cage Capacitor) を用いた不揮発 SRAM, SCM の特性評
阿部 佑貴 , 浦部 孝樹 , 小林 和淑
価試作チップ

掲載頁
132

通信（RF 回路，ATMなど）
ラン名

タイトル

研

究

者

掲載頁

RO18204

アナログマルチプレクサ，単相差動変換器，広帯域増幅器

楳田 洋太郎 , 高野 恭弥 , 川原 啓輔

115

RO18204

アナログマルチプレクサ，単相差動変換器，広帯域増幅器

楳田 洋太郎 , 高野 恭弥 , 川原 啓輔

116

RO18211

光通信用トランスインピーダンスアンプの試作

賀 正陽 , 木村 俊二

121

RO18211単相差動変換器，高周波デバイス TEG，狭帯域増幅器

楳田 洋太郎 , 高野 恭弥 , 川原 啓輔

122

RO18212D 級電力増幅器コア回路

楳田 洋太郎 , 高野 恭弥 , 佐藤 龍太

130

RO18213

光受信用アナログフロントエンド回路 TEG7

加藤 篤史 , 山田 拓磨 , 加藤 篤史 , 山田 拓磨

138

アナデジ混載ラン名
RO18212

タイトル

Tracking ADC，スキュー調整回路，チョッパーアンプ，NIRS 測定回路

研

究

者

佐々木 昌浩 , 福岡 慶祐 , 今田 資啓 , 横山 桃子 ,
高崎 航汰

掲載頁
125

その他
ラン名
RO18204

104

タイトル
LRPUF

研
宇佐美 公良

究

者

掲載頁
115

B.3 各チップの詳細
令和2年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作
静電容量式 CMOS-MEMS 加速度センサと CV 変換回路
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

清水 優作

小松 聡

概要：MEMS とは，半導体微細加工技術を応用して製造するデバイスである．MEMS 加速度センサは，自動車やスマートフォンなど様々な製品に採用されている．また，これらの製品の小型化に伴いコスト削減や小型化が要求されている．そこで，MEMS センサと読み出し回路のワンチップ化を目的とし，CMOS プロセスを用いた静電容量式の MEMS 加速度センサと読み出し回路を設計した．読み出し回路にはスイッチトキャパシタ型の CV 変換回路

B-3を採用した．試作したチップは武田クリーンルームで加工を行い，加速度センサの製作を行う．加速度センサとし特性評価を行う． MEMS センサと読み出し回路のワンチップ化の評価を行う．

設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100

ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mmx5.0mm チップ

試作

チップ種別：MEMS

Appendixて機能させるためにシリコン層のエッチングを行い，浮遊構造を形成する．その後，ワイヤボンディングを行い，スタンダードセルを用いた
フルデジタルの逐次比較型 ADC（SAR ADC）
東京電機大学大学院工学研究科電子システム工学専攻
東京電機大学工学部電子システム工学科

福島 拓実

小松 聡

概要：スタンダードセルを用いたフルデジタルの逐次比較型 ADC（SAR ADC）のチップ試作を行った．この SARADC 回路は Rail-to-Rail の範囲で動作するスタンダードセル設計によるデ
ジタルハイブリッドコンパレータ，SAR ロジック，トライステートバッファから構成される
DAC から構成されている．ハイブリッドコンパレータは動作範囲の異なる2種類のコンパレー
タを用いて同時に比較動作を行うことにより広い入力電圧範囲を得ている . トライステートバッ
ファから構成される DAC は MOSFET がオン状態になるときに存在している微小な抵抗成分であるオン抵抗を利用している．複数個のトライステートバッファには VSS または VDD が接続されており ,nMOS,pMOS のみが動作するように固定される . これより ,VSS から VDD までの範囲をオン抵抗で分圧することにより中間的なアナログ電圧を生成することができる．トライステートバッファを用いて，それぞれ駆動する MOSFET をエンコーダで選び，調節することで出力電圧を変化させる．しかし、この動作では常に電流が流れるため消費電力が大きくなるという欠点が存在する．試作
チップ測定により，提案回路が複数プロセスにおいて部分的に ADC 回路として動作可能であることを確認した .

設計期間：0.5人月以上，1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000〜100,000 試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

四足歩行ロボットに搭載するニューロ回路の改良チップ
日本大学理工学部

加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 高柳 拓生 , 齊藤 健

概要：本試作チップでは，歩容を能動的に生成する四足歩行ロボットに搭載するニューロ回路の改良および回路定数の変更をおこなった．昨年度に作製した OS0819_2_O9802の出力測定の結果，各回路から出力されるパルス周期が vw によって変更可能であることを確認した．しかし，チップ内に存在する同一の4つの回路がそれぞれ異なった出力特性を持っていたために安定した出力特性を得ることができなかった．この問題について我々は，抑制性シナプスモデルの MOSFET

が閾値電圧以下の範囲で動作していることが原因であると考えた．したがって本試作チップでは，抑制性シナプスモデルの回路定数を変更し閾値電圧以降で回路が動作するように再設計し，上記の問題改善を試みた．本試作チップの出力測定の結果，4つの回路が同様の変化特性を示し，
安定した出力特性を得ることに成功した．

設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100

試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

105

マイクロロボットの駆動波形を生成する
ニューラルネットワークの TEG チップ
日本大学理工学部

宇佐見 雄 , 榊 亜理沙 , 加藤 真也 , 高柳 拓生 , 齊藤 健

概要：本試作チップでは，マイクロロボットのアクチュエータである静電モータの駆動波形及びマイクロロボットの駆動波形を生成するハードウェアニューラルネットワークを設計した．マイクロロボットの駆動波形は1秒周期で逆位相同期発振をおこなう．また、静電モータの駆動波

形は50~100Hz の逆位相同期した2相方形波である．マイクロロボットの駆動波形に合わせて静電モータの駆動波形を出力することで、マイクロロボットの歩行パターンに合わせて静電モータを駆動する。さらに、簡易的なオペアンプを導入することで出力の増幅を可能とした。本ネッ
トワークは自励振動細胞体モデル，他励振動細胞体モデル，興奮性シナプスモデル，抑制性シナプスモデルで構成した．測定の結果，マイクロロボットの歩行パターンに合わせて静電モータの駆動波形である50~100Hz の逆位相同期方形の出力に成功した．今後は回路定数の調整および、実装用チップの作製をおこなう予定である．

設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100

B-3

試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

Appendix

静電モータで駆動する6脚マイクロロボットの歩容を生成するニューラルネットワークの TEG チップ
日本大学理工学部

高柳 拓生 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 齊藤 健

概要：本試作チップでは，静電モータの駆動波形を出力するハードウェアニューラルネットワー
クを設計した．静電モータの駆動には50〜100Hz の逆位相同期した2相方形波が必要である．本ネットワークは自励振動・他励振動細胞体モデル，興奮性シナプスモデル，抑制性シナプスモ
デルで構成した．本試作チップでは，昨年度に作製した「マイクロロボット用静電モータの駆動波形を生成するニューラルネットワークの TEG チップ」の一部を引継いだチップである . 測定の結果，逆位相同期した2相の50〜100Hz の方形波の出力に成功した．以上の回路におけるコンデンサ容量を外部で変更することが可能な回路を作製し，コンデンサ容量を変更した場合の出力の周波数特性を得ることができた．このハードウェアニューラルネットワークによって静電モータで駆動する6脚マイクロロボットの歩容を生成することを明らかにした。

設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100
試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

広い発火範囲をもつ
パルス形ハードウェアニューロンモデルの TEG チップ
日本大学理工学部

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 , 大隈 井輔 , 田邊 魁晟 ,森下 克幸 , 齊藤 健

概要：本試作チップは，OS0820_1_O9802「階層型のパルス形ハードウェアニューラルネット
ワークの改良」で問題となった，パルス形ハードウェアニューロンモデルの周波数変動範囲が狭い問題を解決するため，新たに広い発火範囲をもつパルス形ハードウェアニューロンモデルを設計した．従来モデルとの違いは，p チャネル MOSFET を n チャネル MOSFET に変更した点である．これにより n チャネル MOSFET を流れる電流は非線形に変化する．従来のモデルに存在しない非線形項が微分方程式に追加されることにより，従来のモデルに比べ広い発火範囲を持つと考えられる．測定の結果，シミュレーションと同様の波形は確認できなかった．原因として，放電経路が確保できていないためだと考えられる．今後は放電経路を確保したモデルを設計し，再設計をおこなう予定である．
設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100
試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

106

チップ種別：TEG（特性評価回路など）

ベアチップ IC 一体型4足 MEMS マイクロロボットの歩行制御用パルス形ハードウェアニューラルネットワーク
日本大学理工学部

早川 幹人 , 加藤 凌 , 金子 美泉 , 齊藤 健 , 内木場 文男

概要：本試作チップは，ベアチップを4足歩行型マイクロロボットと一体化させることを目的に設計した，パルス形ハードウェアニューラルネットワークの実装用チップである．先に我々は，日本大学の佐伯らによって開発された，間質細胞体モデルを用いた低容量型 CPG モデルを構築した．低容量型 CPG モデルは細胞体モデルを構成するコンデンサ容量が削減されたことで，IC外部に接続するコンデンサを不要としたものである．本試作では，先に試作した回路構成と同じ低容量型 CPG モデルを，2.5mm 四方のベアチップにて設計することで，マイクロロボット
天板パーツに直接搭載することが可能となった．今後は脚を駆動するためアクチュエータやマ

イクロロボット本体の構成要素再検討を行い , 本試作チップによるベアチップ IC 一体型4足MEMS マイクロロボットの歩行動作実現を目指していく .
設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100
試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

B-3
Appendix

電源搭載型6足 MEMS マイクロロボットの歩行制御用パルス形ハードウェアニューラルネットワーク
日本大学理工学部

早川 幹人 , 加藤 凌 , 金子 美泉 , 齊藤 健 , 内木場 文男

概要：本試作チップでは , 電源搭載型6足 MEMS マイクロロボットの歩行制御を目的とするパルス形ハードウェアニューラルネットワークを設計した . 本ネットワークは自励振動細胞体モ
デル , 抑制性シナプスモデルで構成し , IC 内に集積化できないコンデンサは外部に搭載した . 定
電圧源を用いた測定の結果 , MEMS マイクロロボットの脚部の駆動源である形状記憶合金アク

チュエータを十分に駆動させることが可能な , 位相のずれた4相のパルス波形の生成を確認した .

本試作チップはマイクロロボットに搭載したコイン型リチウムイオン電池および酸化銀電池からの電圧印加による駆動を想定しているため , 実際にベアチップを歩行制御用回路基板に実装
し , 電池を用いて測定を行った . その結果 , 4相の位相のずれたパルス波形は確認できたが , 形状

記憶合金アクチュエータを駆動させるだけの出力は得られなかった . 今後は電池の種類や個数について再度検討を行い , 実際にベアチッ

プを歩行制御用回路基板に実装し , 6足 MEMS マイクロロボットに搭載させることで歩行動作の実現を目指していく。今回は新規のマイクロロボット作製のため，以前と同一のチップの発注を行った。
設計期間：0.1人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)

試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：10〜100107令和3年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作
2軸向け静電容量式 CMOS-MEMS 加速度センサと CV 変換回路
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

清水 優作

小松 聡

概要：MEMS とは，半導体微細加工技術を応用して製造するデバイスである．MEMS 加速度セ
ンサは，自動車やスマートフォンなど様々な製品に採用されている．また，これらの製品の小型化に伴いコスト削減や小型化が要求されている．そこで，MEMS センサと読み出し回路のワンチップ化を目的とし，CMOS プロセスを用いた静電容量式の MEMS 加速度センサと読み出し回路を設計した．設計した CMOS-MEMS 加速度センサは，2軸方向を検出する構造となっている．読み出し回路にはスイッチトキャパシタ型の CV 変換回路を採用した．試作したチップ

B-3

は武田クリーンルームで加工を行い，加速度センサの製作を行う．加速度センサとして機能させるためにシリコン層のエッチングを行い，浮遊構造を形成する．その後，ワイヤボンディングを行い，特性評価を行う．

Appendix

設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100 試作

ラン：オンセミ−三洋 CMOS 0.8μ m 5.0mm 角チップ

チップ種別：MEMS

静電容量式 CMOS-MEMS 加速度センサ
東京電機大学工学研究科電子システム工学専攻
東京電機大学工学部電子システム工学科

佐藤 優大

小松 聡

概要：MEMS とは，半導体微細加工プロセスを応用して製造するデバイスである．MEMS 加速度センサは，小型化，低コスト，低消費電力化により，デバイスの小型化が進んでいく中で需要が高まっている．ここ数十年の間に MEMS の技術は小型化された機械構造と電子部品との統合を実現するために急速に開発が進められている．今回の試作では CMOS プロセスを用いた静電容量式の MEMS 加速度センサを設計した．今後，試作したチップを武田クリーンルームにて加工を行い，加速度センサを製作する．金属間絶縁膜とシリコン層のエッチングを行い，加速度センサとして動作するように製作を行う．加速度センサとしての動作が確認できたら，セン

サの感度を測定し，計算から見積もった感度とシミュレーションから見積もった感度とをそれぞれ比較する。
設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula， トランジスタ数：〜10

ンセミ−三洋 CMOS 0.8μ m 5.0mm 角チップ

試作ラン：オ

チップ種別：MEMS

静電容量式 MEMS 加速度センサに向けた
スイッチトキャパシタ型 CV 変換回路
東京電機大学工学研究科電子システム工学専攻
東京電機大学工学部電子システム工学科

鈴木 崇仁

小松 聡

（Micro Electro Mechanical
概要：近年の IoT 技術の発展により製品の小型化が進んでいる．MEMS

Systems）加速度センサは情報通信機器や自動車分野，医療分野等の幅広い分野で用いられており，小型化や高感度化が求められている．MEMS は立体的な構造を作ることができる微細加工技術によって作られており，シリコンのチップ上に回路やセンサ，アクチュエータを一体化・集積化した高性能なデバイスである．センサには出力を処理できるようにするための読み出し回路が必要となる．そこで静電容量式 MEMS 加速度センサに向けた CV 変換回路の設計を行った．そして，今回の試作では静電容量式 MEMS 加速度センサに向けたスイッチトキャパシタ型

CV 変換回路の製作を行った．スイッチトキャパシタ型 CV 変換回路は帰還抵抗を必要としないことから省面積化が可能で，寄生容量の影響を無視できることから採用した．今後は MEMS 加速度センサ側の試作をし，今回設計した回路とワイヤボンディングにて集積化することで回路の測定・評価を行っていく．また CMOS プロセスを用いセンサと回路を同一チップ上に実装し，測定・評価を行っていく予定である．

設計期間：1人月以上，2人月未満

数：10〜100

108

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG( 特性評価回路など )コンタクトイメージング用回路 TEG
豊田工業高等専門学校電気・電子システム工学科
小山工業高等専門学校機械工学科

熊谷 勇喜

今泉 文伸

概要：本試作では2次元コンタクトイメージングセンサを実現するための要素回路を設計し搭載した。吸光分析および微小不純物検出へ応用する専用チップを開発するため基礎特性を研究している。nMOSFET, pMOSFET ともにゲート長依存性測定 TEG，MOS キャパシタ，PIP キャ

パシタ TEG，各種ダイオード，IO バッファの有無による信号伝播遅延測定 TEG，インバーター，

D-flipflop，シフトレジスタ等の基本的なロジック回路の動作検証用 TEG，クロックパルス速度検証用リングオシレータ，イメージセンサ画素 TEG を設計し搭載した。また前回の試作では電源からのリーク電流が大きかったため，問題切り分けのため IO バッファを変更した TEG を搭載した。また前回，出力 IO バッファが無く周波数1MHz のクロック波形を取り出すことができない不具合がありその改良をおこなった。微小不純物検出回路では、PAD の金属電極を用いて PAD 間に付着する不純物の容量が検出できるようにした。不純物の容量から有機、無機の判別を行うことができ、また不純物の形状変化を観測できることができる回路とした。
設計期間：4人月以上，5人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ
チップ種別：TEG（特性評価回路など）

四足歩行ロボットに搭載するニューロ回路の実装用チップ
日本大学理工学部

B-3
Appendix

数：100〜1,000 試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 高柳 拓生 , 大隈 井輔 , 田邊 魁晟 , 齊藤 健

概要：本試作チップでは，前回作製した OS0820_2_O9800「四足歩行ロボットに搭載するニューロ回路の改良チップ」の四足歩行ロボット実装に向けレイアウトの変更をおこなった．本モデ
ルは細胞体モデルと抑制性シナプスモデルで構成されている．前回の試作チップにて安定した出力を得ることに成功したが，更なる安定性の向上とユーザーの使用しやすさ向上を目的にレイアウトの変更をおこなった．主な変更内容として電流の流れる向きを調節するために MOSFETのドレイン・ソースの方向の統一および外部回路へ配線がしやすいように出力パッドの位置の変更などをおこなった．本試作チップの出力測定の結果，4つの回路が同様の変化特性を示し，
安定した出力特性を得ることに成功した．

設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100

試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

静電モータで駆動する6脚マイクロロボットの歩容を生成するニューラルネットワークの TEG チップ
日本大学理工学部

高柳 拓生 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 齊藤 健

概要：本試作チップでは，静電モータの駆動波形を出力するハードウェアニューラルネットワー
クを設計した．静電モータの駆動には50~100Hz の逆位相同期した2相方形波が必要である．本ネットワークは自励振動・他励振動細胞体モデル，興奮性シナプスモデル，抑制性シナプスモ
デルで構成した．本試作チップでは，昨年度に作製した「マイクロロボット用静電モータの駆動波形を生成するニューラルネットワークの TEG チップ」の一部を引継いだチップである . 自励振細胞体モデルの回路定数を変更し、特性を変更した。測定の結果，逆位相同期した2相の50~100Hz の方形波の出力に成功した．このハードウェアニューラルネットワークによって静電モータで駆動する6脚マイクロロボットの歩容を生成することを明らかにした。

設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：～10 試

作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

109

広い発火範囲をもつパルス形ハードウェアニューロンモデルの改良
日本大学理工学部

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 , 大隈 井輔 , 田邊 魁晟 ,森下 克幸 , 齊藤 健

概要：本試作チップは，OS0820_2_O9803「広い発火範囲をもつパルス形ハードウェアニュー
ロンモデルの TEG チップ」の改良チップである．先のチップの問題点であった放電経路の確保をおこなった．以前追加した n チャネル MOSFET と平行に p チャネル MOSFET を追加した．測定の結果，シミュレーションと同様の波形は確認できなかった．原因として，放電経路が確保できていないためだと考えられる．今後は放電経路を確保したモデルを設計し，再設計をおこなう予定である．
設計期間：0.1 人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
HSPICE(RF)， トランジスタ数：10〜100 試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ チップ種別：TEG（特性評
価回路など）

B-3
Appendix

マイクロロボット用の歩容変化が可能な
ハードウェアニューラルネットワーク
日本大学理工学部

宇佐見 雄 , 加藤 真也 , 榊 亜理沙 , 高柳 拓生 , 大隈 井輔 , 田邊 魁晟 ,齊藤 健

概要：我々は昆虫サイズのマイクロロボットの制御方法として，生物の脳が出力するパルス波
形を模倣した，パルス形ハードウェアニューロンモデルを用いて研究を行っている．本試作チップは細胞体モデル，興奮性シナプスモデル，抑制性シナプスモデル，興奮抑制シナプスモデルの基本特性を測定することを目的として設計した．測定の結果，細胞体モデル，興奮性シナプ
スモデル，抑制性シナプスモデル，興奮抑制シナプスモデルはシミュレーション結果と同様の出力を得た．また，細胞体モデルはマイクロロボットの駆動に必要な1.0s の周期で発振可能であることを確認した．今後はこれらのモデルを組み合わせイクロロボットの駆動するハードウェ
アニューラルネットワークを作製する予定である．
設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100
試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

受容体モデルを用いた筋シナジーに基づく
CPG モデルの TEG チップ
日本大学理工学部

武田 健嗣 , 加藤 凌 , 早川 幹人 , 石橋 元邦 , 石濱 拓実 , 粟飯原 萌 ,金子 美泉 , 内木場 文男

概要：本試作チップは O9806「人の歩行と走行切り替え制御に向けた筋シナジーに基づく CPG
モデルの TEG チップの改良」にて問題となった配線の接続を変更したものである。以前の試作チップでは，細胞体モデルと抑制性シナプスモデルを用いて、6つの連続した時空間パターンの生成が可能な IC チップを作製し，歩行と走行パターンを出力する上で基本となる、6つのパルスの生成を試みた。6つの細胞体モデルを抑制性シナプスモデルで全て相互抑制接続し、連続した時空間パターンの生成を行う。6つの時空間パターンの内、2つめと3つめの細胞体モデルの出力を切り替えることで、歩行パターンと走行パターンの切り替えを行う。本試作チップでは，細胞体モデルを受容細胞体モデルへと変更した。受容細胞体モデルとは，入力に対し発振するパルスを変化させるアナログ回路である。
これにより，外部電源による電圧変化によってパルス幅の変更を可能にした。また，コンデンサを外付けに変更することにより，以前のチップより導線部分の距離を短くし，導線抵抗を低くすることで回路全体の安定性の向上を図った。
設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100
試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

110

チップ種別：TEG（特性評価回路など）

人の歩行と走行切り替え制御に向けた筋シナジーに基づく CPG モデルの TEG チップの改良
日本大学理工学部

武田 健嗣 , 加藤 凌 , 早川 幹人 , 石橋 元邦 , 石濱 拓実 , 粟飯原 萌 ,金子 美泉 , 内木場 文男

概要：本試作チップは「人の歩行と走行切り替え制御に向けた筋シナジーに基づく CPG モデルの TEG チップ」の改良チップである。本試作チップでは，人の歩行と走行の切り替えを可能とする筋シナジーに基づいた CPG モデルを作製した。本チップは、歩行と走行パターンを出力する上で基本となる、6つのパルスを生成する。6つの細胞体モデルを抑制性シナプスモデルで全て相互抑制接続し、連続した時空間パターンの生成を行う。6つの時空間パターンの内、2つめと3つめの細胞体モデルの出力を切り替えることで、歩行パターンと走行パターンの切り替えを行う。また，本試作チップは以前のチップより導線部分の幅を広げることにより導線抵抗を低くした。測定結果は６つのパルスを出力されなかった。原因は一部の回路の配線を誤っており，C_G と C_M を直列に接続していた。また，発振していた部分も測定を繰り返していくと，発振を起こさなくなってしまった。今後は複数人での最終チェックを行い，回路の安定性を高めるため再設計を行う予定である。
設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100
チップ種別：TEG（特性評価回路など）

B-3
Appendix

試作ラン：オンセミ−三洋 CMOS 0.8μ m 2.5mm 角チップ

111

令和2年度第4回ローム CMOS 0.18um 試作
高効率 FIR デジタルフィルタ回路の試作
早稲田大学理工学術院

葉 静浩 , 史 又華

概要：畳み込み演算を含むシステムが，画像処理，音声処理，映像処理，生体電気信号処理，人工知能，通信など多くの分野で広く利用されている．この役割を担う回路の例として，有限イン
パルス応答（FIR：Finite Impulse Response）デジタルフィルタや畳み込みニューラルネットワー

ク（CNN: Convolutional Neural Network）などがあげられる．しかし，高精度なアプリケー

ションでは，畳み込みシステムの積和演算（MAC: Multiply Accumulation）の量は非常に大きくなるため，演算時間が長く，消費電力が高く，そして回路面積も大きくなってしまう．これらの問題を解決するために，1 次元／ 2 次元の畳み込み演算を行う有限インパルス応答（FIR：

B-3
Appendix

Finite Impulse Response）デジタルフィルタ回路に注目し，高効率な畳み込み演算回路の設計・試作を行った．試作した回路は、線形 F I R フィルタのインパルス応答の対称性を利用し，乗算器の数を半分に削減することによって，高い面積効率のハードウェア設計を示している．面積・遅延・消費電力などが評価され，既存の FIR 設計技術と比較し，面積効率と電力効率の指標である面積遅延積と電力遅延積の改善を示している .
参考文献：J. Ye, M. Yanagisawa and Y. Shi, “A high-performance symmetric hybrid form design for high-order FIR filters,” in Proc. IEEE
Asia Pacific Conference on Circuits and Systems, Dec. 2020, pp. 121 - 124. 設計期間：3人月以上，4人月未満 設計ツール：Synopsys 社
VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler II，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 PrimeTime， トランジスタ数：100,000〜1,000,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：
演算回路（乗算器，除算器など）

スタンダードセル設計手法を用いた逐次比較型 ADC に用いる DAC 回路の測定
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

平野 皓士

小松 聡

概要：様々な製品に半導体が組み込まれ，それらを制御するために，A/D 変換器を用いている．
しかし，各製品に必要な精度やビット数が異なるため，アナログ半導体設計者は各製品に必要な A/D 変換器を設計する必要がある．そこで，本研究では A/D 変換器としてよく用いられる逐

次比較型 ADC を完全自動設計する手法を提案した．本研究では逐次比較型 ADC に必要なアナログ回路，キャパシタを予め，ライブラリ化し，Synopsys 社の IC Compiler を用いて自動配置

配線することで，逐次比較型 ADC の完全自動設計を 行った．逐次比較型 ADC に用いられる容量型 DAC 回路の特性を測定するために，今回の試作を行った．また，容量型 DAC 回路内部の各キャパシタに接続されているアナログスイッチの個数を変化させることによって，DAC 回路のキャリブレーションを行い，補正することが出来るかの検証を行った．
設計期間：0.5人月以上，1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor

社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種
別：アナログ（PLL, A-D/DC-DC コンバータなど）

フルカスタム設計による遅延生成回路とフラッシュ型 TDC
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

瀬端 康平

小松 聡

概要：半導体製造技術が向上し，集積回路の微細化によって大規模化・高集積化が進んでいる．
それに伴って，集積回路が高速動作することでタイミングエラーやジッタの影響が大きくなっている．そのため，オンチップ上で時間領域での測定をより高精度に行う必要がある．その回路として時間差をディジタル値に変換する TDC（時間ディジタル変換器）というものが用いられる．今回の設計ではディジタル値によって TDC に入力する遅延時間差を制御する遅延生成回路と単純なフラッシュ型 TDC を設計した．配線容量，配線抵抗などによる配線遅延の影響を考慮するために，レイアウト設計はフルカスタム手法で TDC 及び遅延生成回路の設計を行った．

遅延生成回路から出力された遅延時間を正しく TDC が測定できるかを今後検証していく．

設計期間：0.5人月以上，1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ
プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

112

チッ

新方式の神経細胞モデルおよび
ギャップジャンクションモデルの実装
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 山口 拓人 , 鈴木 克典

概要：" 本試作チップでは、①前回作成した新規構造を持つΛ形負性抵抗素子を用いたパルス形カオスニューロンモデルについて、短チャネル効果の影響や寄生素子、その他パラメータの影響を確かめるためパラメー
タのバリエーションを増やすとともに、ニューロンモデルの発火特性をそのまま流用した、時間遅延生成用の軸索モデルについて作製した。
②2足ロボットの歩行リズムを自動静的に生成するためのセンサフィードバック用回路を以前制作しているが、ノイズ等に対する耐性が少なく動作が不安定であったため、一部のアルゴリズ

ムに変更を加え再作製した。
③生体が持つ細胞体同士を信号的に結合する方式として最も有名なものはシナプス結合であるが、それ以外の方式として信号の変換を要さない直接的な結合方式であるギャップ結合が存在する。今回、最も基本的な特性を取得するため、1つのギャップ結合で接続された2つの細胞体モデルを作製した。"

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，

B-3
Appendix

Synopsys 社 HSPICE(RF)， トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

SERV_and_ChaCha ほか
電気通信大学情報理工学研究科情報ネットワーク工学専攻

Duran Ckristian, 範 公可 ,石橋 孝一郎概要：Circuit with a RISC-V-based microcontroller, 4KB of RAM, and one security peripheral forcommunication purposes. The microcontroller contains a RISC-V processor named SERV, which
executes the instructions in a serial configuration, saving more resources like area and power.
Interconnection buses use a barebones version of the Wishbone protocol for saving power.
Peripherals include SPI Flash, UART, SRAM controller, and the ChaCha20 cryptographic
peripheral. The SPI flash is capable of offering the processor instructions directly without previous
pre-loading or bootloaders. The ChaCha20 peripheral implements a cryptographic algorithm
which can be used in part of the TLS protocol. The ChaCha20 algorithm is based in Salsa20. Initially, the algorithm generates an Initial
Matrix I_M using a 256-bit key, a 32-bit initial counter, a 96-bit nonce, and four constants defined in the documentation. The states of the
I_M are organized in little-endian form. All matrices have 16 states, and each state is a 32-bit register. A Finite State Machine (FSM) runs the
20 rounds using the QR modules. The ChaCha20 primitive can have 1, 2, and 4 Quarter Round operations to paralleling the round.
However, the ChaCha20 algorithm presents the impossibility of paralleling between column and diagonal rounds. In this way, the maximum
number of Quarter Round operations is four. The FSM controls the input of the Quarter Round operators in each column and diagonalround, respectively. Each round depends only on the result of the previous rounds. The VLSI integration was done using digital-on-top
techniques rather than analog-on-top. The sea-of-fates directly connects to the PADs without manual intervention.
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Xilinkx 社 Vivado， トランジスタ数：100,000〜1,000,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：マイクロプロセッサ113

TEEHW_Rocket64x2
電気通信大学情報理工学研究科情報ネットワーク工学専攻

Hoang Trong-Thuc,範 公可 , 石橋 孝一郎

B-3
Appendix

概要：This chip is a 5 5-mm2 chip packaged with the QFP208 socket. There is only one circuit inthis chip, and it is a Trusted Execution Environment (TEE) System-on-Chip (SoC)
implementation with a dual-core Rocket. The Instruction Set Architecture (ISA) configuration is
RV64GC. Each processor has 2-KB of instruction cache and 2-KB of data cache. There is no L2
cache. The embedded hardware cryptographic accelerators are SHA3 (512bit), AES (128bit or
256bit, and can be changed on the fly), Ed25519 (with base-point multiplier and sign function),and True Random Number Generator (TRNG). The peripherals are General-Purpose In-Out(GPIO), boot Read-Only Memory (ROM), UART, Serial Peripheral Interface (SPI) for using SD-card, and Queued SPI (QSPI) for using
flash memory. Furthermore, a hidden Micro-Controller Unit (MCU) is also included. This hidden MCU is the first step in doing the secureboot process for the TEE system. The whole circuit was spaned on 4,620 4621.68-µm2 (1,499,863-NAND2 gate-count) with 408,187 cells
and 7,462,616 MOSFETs. The simulation results gave the maximum operating frequency at about 50-MHz with 2,113-mW power
consumption at the 1.8-V power supply. For the chip measurement results, at the 1.8-V power supply, the sleep power (the circuit is notrunning) was about 1.5-mW, and the active power (the circuit is running continuously) was about 200-mW at the maximum operating
frequency of about 30-MHz.
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Xcelium，Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 : Conformal, Cadence 社 : Tempus, Synopsys 社 : Finesim， トランジスタ数：
1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チップ種別：マイクロプロセッサ

CMOS イメージセンサ用読み出し回路チップ
立命館大学理工学研究科
立命館大学理工学部

大谷 愛

大倉 俊介

概要：高ダイナミックレンジを実現する LOFIC 型イメージセンサは低変換利得（LCG）と高変換利得（HCG）における信号をそれぞれ高い飽和信号と低い読み出しノイズのために用いるが，LCG と HCG の信号極性が逆であるため，読み出し回路が2チャンネル必要になる．そこで，LCG 信号と HCG 信号に対して，それぞれ非反転減衰および反転増幅で読み出し可能な回路を検討した．1チャンネル読出しにより小面積化が可能となり，また，LCG 信号はアンプを用いない減衰回路読出しのため，消費電力を減らすことも可能となる．イメージセンサの列並列読出し回路として用いるため，MIM 容量の最小ビッチである6.02um 幅でレイアウトし，160列回路を並列配置した．試作チップは，機能検証を完了し，特性評価を実施している．

参考文献：[1] 大谷，他，"LOFIC 型 CMOS イメージセンサに用いる小面積読み出し回路 ", 映情学技報 , vol. 45, no. 21, IST2021-46, pp. 103-

107, 2021年8月 . 設計期間：5人月以上，6人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 Formality， トランジスタ数：
1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チップ種別：アナログ (PLL, A-D/DC-DC コンバータなど )ポテンショスタットを用いた双方向電流検出可能生体センサおよび
高速通信伝送に用いる電流ロジックモード (CML) 回路
明治大学理工学研究科

関根 かをり , 和井田 優太 , 阿部 真也 , 木下 功喜

概要：低電圧・小面積 CMOS アナログ回路を設計することを根底に置き、評価に必要な回路の設計を行った。ポテンショスタットを使用した微弱な生体信号を扱う低消費電力動作・小面積化が電流制御発振器 (CCO) と周波数デジタル変換回路 (FDC) を接続した ADC を試作した。

CCO と FDC をそれぞれ単体で評価するレイアウトと、CCO と FDC を接続したレイアウトを作成した。また、高速通信伝送の波形の歪みを補償することを目的としたアナログ FIR フィル

タの要素回路であるギルバートセルと電流ロジックモード (CML) 回路を用いた遅延器を試作した。これらの回路は測定器による動作確認を通して妥当性の評価を行っている。
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre， ト

ランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

114

チップ種別：TEG（特性評価回路など）

LRPUF
芝浦工業大学工学部

宇佐美 公良概要：リーク電流の製造ばらつきを用いた新しい PUF 回路（Leak-Racing PUF, LRPUF）の TEGである。pMOS アレイを流れるリーク電流の多寡により出力電圧の上昇速度が変化するが、同一構造／同一サイズの pMOS アレイのペアに対し、リークのばらつきによって生ずる両者の出力の上昇速度の差を検出して、PUF のレスポンスとする回路を設計し、実装した。シミュレー

ションによる事前評価では、PUF の性能として、環境温度 -10度〜50度に対し、ユニーク性が約50%、均一性が約50%、再現性が約74〜89% という結果が得られている。さらに、LRPUFの機械学習攻撃耐性の事前評価では、10000個の CRP を学習に用い、サポートベクタマシン（SVM）で機械学習させた場合には予測率が最大84% で、既存のリーク電流を使った PUF よりも耐性が高いことが明らかになった。また、ディープニューラルネットワーク（DNN）を用いて機械学習させた場合には、予測率が最大89% であることも判明した [1]。本 TEG の試作により、実機にて PUF の性能および機械学習攻撃に対する耐性を評価する。

参考文献：[1] 笈川 , 宇佐美 , " リーク電流の製造ばらつきを利用した LR-PUF の機械学習攻撃に対する耐性評価 ", 信学技報 VLD2021-

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

B-3
Appendix93, pp.93-98, 2022年3月8日 . 設計期間：5人月以上，6人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 Formality，
トランジスタ数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チップ種別：その他

中野 誠彦 , 小貫 怜央 , 山村 健太

慶應義塾大学理工学研究科

三河 樹由 , 吉田 祐威 , 三浦 大毅 , 八木 健太

概要：筋電，心電，脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用途に広く用いられている．生体電位信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．本試作では PGA 及び差動増幅回路の設計を行なった．
自立動作可能な LSI チップのための，オンチップ太陽電池と電源回路とアプリケーション回路の研究を行っている．電源回路は太陽電池の出力を6V 以上に昇圧することで様々なアプリケー
ション回路の動作を目指す．本試作では20段 DC-DC コンバータ，RO 電源用の SOCP，メモリ

書き込み用の HV ドライバ回路の設計を行なった．

設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，

トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

アナログマルチプレクサ，単相差動変換器，広帯域増幅器
東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎 , 高野 恭弥
川原 啓輔

概要：近年の光ファイバ通信では信号の多値化が進んでおり，高速なディジタル・アナログ変換器（DAC）が求められている．本シャトルでは，ディジタル信号処理とアナログ乗算を用いて DAC の帯域幅を3倍に拡大可能な DAC 帯域トリプラ技術の実現に向けて，アナログマルチ

プレクサ（AMUX）を試作した．また，AMUX の入力部で使用するためのインダクタレス単相差動変換器も試作した．単相差動変換時に生じる利得位相偏差を正負の帰還を用いて低減し，かつ能動ピーキングによって帯域幅を向上させる回路構成を提案した．加えて，カスコードピー
キングを用いた分布型増幅器および結合インダクタを用いた省面積差動分布型増幅器を試作した．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Keysight

社 ADS， トランジスタ数：10〜100

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信通信（RF 回路，ATM

など）

115

アナログマルチプレクサ，単相差動変換器，広帯域増幅器
東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎 , 高野 恭弥
川原 啓輔

概要：近年の光ファイバ通信では信号の多値化が進んでおり，高速なディジタル・アナログ変換器（DAC）が求められている．本シャトルでは，ディジタル信号処理とアナログ乗算を用いて DAC の帯域幅を3倍に拡大可能な DAC 帯域トリプラ技術の実現に向けて，アナログマルチ

プレクサ（AMUX）を試作した．また，AMUX の入力部で使用するためのインダクタレス単相差動変換器も試作した．単相差動変換時に生じる利得位相偏差を正負の帰還を用いて低減し，かつ能動ピーキングによって帯域幅を向上させる回路構成を提案した．加えて，カスコードピー
キングを用いた分布型増幅器および結合インダクタを用いた省面積差動分布型増幅器を試作した．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Keysight

社 ADS， トランジスタ数：10〜100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

B-3
Appendix116令和3年度 / 令和元年度第1回ローム CMOS 0.18um 試作
低電圧で動作するイメージセンサ TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

室原 脩人 , 木村 知也

堀越 俊行 , 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能するため，これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．本試作では，単一のオンチップ太陽電池セルから得られる0.50〜0.55V 程度の電源電圧で（昇圧回路が無くても）動作可能なイメージセンサを0.18

μ m 標準 CMOS プロセスで実現することを目指し，低電圧動作に適した画素アレイ（8 8画素）および AD コンバータからなる TEG を搭載しており，低電圧下で動作可能であるかどうかを測定により明らかにする予定である．本試作チップには上記のほか，フォトセンサなどの TEGも搭載している．
設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：イメージセンサ / スマートセンサ

Appendix

設計期間：2人月以上，3人月未満

B-3

フォトセンサの TEG
立命館大学情報理工学部

越智 裕之

概要：CMOS 集積回路上に PN 接合ダイオードを形成すると，フォトセンサとして利用できる．
本試作では，ローム0.18μ m プロセスにおけるフォトダイオードの特性に関する基礎データの測定，および低電圧で動作可能なフォトダイオードの光電流の大きさの読み出し回路の検討を目的とした TEG を設計・試作した．フォトダイオードからの光電流の大きさを計測するため，
本試作では光電流に比例して発振周波数が変化する発振回路を設計した．実装にあたっては，低電圧動作する発振回路がノイズに敏感であることに鑑み，十分なノイズ対策を施した．基礎デー
タ測定用のフォトダイオード TEG は，P 基板 -N 拡散接合面を用いたものとし，面積やアスペクト比の異なるものを実装した．併せて，フォトダイオード上やフォトダイオード近傍に様々な形状のメタルを配置し，メタルによる遮光（あるいは反射）の影響も測定できるようにした．
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

弛張型発振回路の試作
東京電機大学大学院工学研究科電子システム工学専攻
東京電機大学工学部電子システム工学科

原 航太

小松 聡

概要：今回のチップ試作では，回路設計やチップ評価の練習，コンパレータベースの弛張型発振回路の動作を理解するために設計を行った．設計には Rohm 0.18 um プロセスを使用した．弛
張型発振回路は，基準電圧源，基準電流源，キャパシタ，コンパレータからなり，低消費電力動作に適したオンチップの発振回路である．今回試作した回路では，基準電流源とカレントミ
ラー回路を用いて，基準電圧源とキャパシタの充電電流を生成して弛張発振している．レイア
ウトから RC 抽出を行い，電源電圧1.8 V，温度25 ℃の条件でシミュレーションを行った際の発振周波数は31.4 kHz であった．試作チップの実測した平均周波数は53.2 kHz であった．同様に

RC 抽出後に行ったシミュレーションでは，消費電力が2.99 uW であり，実測した平均消費電力は2.34 μ W であった．
設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社
HSPICE(RF)， トランジスタ数：10〜100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

設 計 期 間：0.5 人 月 以 上，1 人 月 未 満

117

スタンダードセルを用いたフラッシュ ADC とサブレンジング ADC
東京電機大学大学院工学研究科電子システム工学専攻
東京電機大学工学部電子システム工学科

福島 拓実

小松 聡

概要：スタンダードセルを用いたフラッシュ ADC とサブレンジング ADC のチップ試作を行った．フラッシュ ADC は Rail-to-Rail の範囲で動作するスタンダードセル設計によるデジタルハ
イブリッドコンパレータ，NOT ゲートによる参照電圧生成回路，エンコーダから構成される．
サブレンジング ADC はデジタルコンパレータとスタンダードセルのみで構成される SAR ADCにより構成されている．ハイブリッドコンパレータは動作範囲の異なる2種類のコンパレータを用いて同時に比較動作を行うことにより広い入力電圧範囲を得ることが可能となっている . NOT

ゲートによる参照電圧生成回路では NOT ゲート内の ,nMOS,pMOS のオン抵抗により VSS か

B-3
Appendix

ら VDD までの範囲をオン抵抗で分圧することにより中間的なアナログ電圧を生成する．サブレンジング ADC は，CoarseADC として
SAR ADC，FineADC として確率的フラッシュ ADC を用いている．SAR ADC を構成する DAC の出力がそのまま確率的フラッシュ
ADC に参照電圧として入力される．提案する SAR ADC は出力を維持した状態にすると DAC の出力アナログ電圧が維持される．これを参照電圧として確率的フラッシュ ADC が変換動作を行うことで出力コードを決定する．試作チップ測定により，提案回路が部分的にではあるが ADC 回路として動作可能であることを確認した .
設計期間：0.5人月以上，1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000〜100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チッ
プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Ring amplifier を用いた列並列小面積
パイプライン AD 変換器を有する CMOS イメージセンサ
東京理科大学工学研究科

小嶋 隆 , 甲田 紘己 , 浜本 隆之

概要：高速イメージングを目的として Ring amplifier を用いた列並列小面積パイプライン AD 変換器を有する CMOS

イメージセンサを試作した。パイプライン AD 変換器は高速に動作可能だが、面積が非常に大きいため、イメー

ジセンサで用いた場合に並列性を損なうことでパイプライン AD 変換器の高速性が高速イメージングに十分に活かせない問題点があった。そこで、リングアンプを比較器と増幅器として用いて動作させることでパイプライン

AD 変換器のステージ回路に必要な構成要素を削減し従来の方式と比較して12% の小面積化を達成し、パイプラ
イン AD 変換器の列ごとの配置を実現している。本チップは画素アレイ、垂直走査回路、プログラマブルゲイン
アンプ、パイプライン AD 変換器、水平走査回路、クロック生成回路から構成されている。画素アレイは縦128x
横128 個の画素回路からなり、画素ピッチは⒎28um である。画素回路は標準的な3トランジスタ構成である。また、画素回路の出力は偶数列、奇数列に応じて上下方向に読み出す構成とした。垂直走査回路及び水平走査回路は出力データレートを抑えるために読み飛ばし機能を備えている。プログラマブルゲインアンプは画素回路からの出力電圧を疑似的に相関二重サンプリングできるように構成した。
設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Spectre，
トランジスタ数：100,000〜1,000,000

試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ

チップ種別：イメージセンサ / ス

マートセンサ800MHz 動作を実現する差動シグナリング入出力回路と安定動作を資するバンドギャップ参照回路
東京理科大学工学研究科

大高 俊徳 , 小嶋 隆 , 浜本 隆之

概要：列ごとに信号処理回路を実装できる列並列読出し回路を高速動作させることで、1行当たり0.64マイクロ秒と、非常に短い期間でも画素アレイ（フォーカルプレーン）を走査可能な
CMOS イメージセンサを、これまで試作及び動作確認をしてきた。ただし、チップからの出力において、CMOS レベルのパラレル I/O 出力構成では、1ピン当たりのデータ転送帯域を増加させることができず、センサーチップから外部に出力するところで速度的なボトルネックとなり、その結果として高フレームレートを実現するには、画素数が律速されるという問題があった。一方、差動シグナリング（LVDS）回路は、信号振幅を CMOS レベルの約1/10程に抑えることで Slewing 時間を低減し、かつ電流モードで常に電流を流し続けることで、セットリング動

作を高速に実現する。これにより多画素で、かつ高フレームレートな CMOS イメージセンサの実現を目論む。本チップでは、TEG チッ

プとして800MHz での動作可能な LVDS 入出力回路、PLL 回路と温度補償したバイアス電流及び電圧を供給するバンドギャップ参照回路を設計した。また、この TEG チップの評価基板を設計及び製造を行い、これから評価を実施する予定である。

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Spectre，
トランジスタ数：10,000〜100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：イメージセンサ / スマートセン

サ118

熱電発電素子とバッテリーを備えたハイブリッド DC-DC コンバータと配線 Cap test structure
静岡大学工学部

丹沢 徹

概要：1）熱電発電素子を用いてバッテリー寿命を延ばす DC-DC コンバータのコンセプト実証 .。
バッテリーで制御回路を低電力で動作させ、発電素子の発電力を負荷へ供給する。実用的な回路パラメータ（バッテリー1.5V, 熱電素子の開放電圧1.2V, 熱電素子の出力抵抗1.2k Ω , 負荷電
圧1.5V, 負荷電流20uA）条件でバッテリー寿命を一桁延ばせる。

2）配線 Cap の最大 Cap 密度の構造の配線デザインルール依存性を与えるモデルの実証。配線
Cap を決めるパラメータは横方向のデザインルールと縦方向の配線厚・層間膜厚のプロセスパ
ラメータ。これらの組み合わせに応じて Cap 密度を最大にする最適な Cap 構造が決まる。このモデルを実証するための回廊 Test Structure。
参考文献：Y. Sakamoto and T. Tanzawa, A Design of DC-DC Converter for Thermoelectric Energy Harvesting with Battery Backup, IEICE
society conf., C-12-1, Sep. 2021. 設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジ
スタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

B-3
Appendix

低 RTS ノイズ型磁気センサアレイの特性評価用 TEG
茨城大学理工学研究科

木村 孝之

概要：これまで、2次元集積化磁気センサの微細化と高感度化を両立するために、RTS（random

telegraph signal）ノイズを減少するための研究が行われてきた。その結果、画素内に存在していた微小面積のソースフォロアを除去し、ホールエレメントのサイズを大きくすることで RTS ノ
イズを印可磁場換算で1.43mTrms まで減少する事に成功していた。そこで本研究では、さらなる微小磁場の観測を実現するために、低ノイズ化のための検討を行った。まずホールエレメン
トの端子位置の最適化により、出力電圧の増加の検討を行った。その結果、端子位置をホール
エレメントの中心から27% ずらしたところで最大となり、中心位置の場合より18% 感度を上昇させることができた。さらに、磁気センサアレイの列アンプの面積を大きくし、RTS ノイズの低減を目指した。その結果、面積を9倍にすることで印可磁場換算ノイズを0.63mTrms（平均化1.2秒）まで低減することができた。このように端子位置の最適化とアンプ回路の最適化により RTS ノイズの低減を実現できた。今後はこれらのホールエレメントを搭載した

磁気センサアレイにおいて応答速度の評価を行う予定である。
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

Basic Digital LDO ほか
電気通信大学情報理工学研究科情報ネットワーク工学専攻

植田 健斗 , 範 公可 , 石橋 孝一郎

概要：今回の試作では，Basic Digital LDO，Flash ADC，スイッチングドライバなどの設計を行った．今回は Basic Digital LDO について報告する．回路機能を一つのチップにまとめた SoC

において，回路機能ごとに最適な電圧を決定してチップ全体の消費電力を下げる取り組みがあり，異なる電源電圧を供給するための電源回路に LDO レギュレータが注目されている．また，近年の集積回路の低電圧化に伴い，電源電圧が低下しているため，低電源電圧で動作する Digital
LDO が注目されている．基本の Digital LDO は，クロック同期のコンパレータ，値を双方向にシフトする双方向シフトレジスタ，PMOS アレイで構成される．本試作では基本となる Digital
LDO を設計した．しかし，設計を行う上で構成を間違えてしまい，動作しなかった．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Xcelium，Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 QUANTUS，Synopsys 社 HSPICE(RF)， トランジスタ数：100〜1,000 試作ラ
ン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナデジ混載

119

4bit ALU ほか
電気通信大学情報理工学研究科情報ネットワーク工学専攻

山村 修平 , 範 公可 , 石橋 孝一郎

概要：本試作は COMS 半導体の設計，プロセスの理解と学習を目的に CMOS0.18μ m でチップの試作を行った．試作した回路は2つの4bit の入力に対し指定された計算を行って8bit の計算結果を出力する回路である．具体的な仕様は次の通りである．①4bit の値をパラレル入力する．

②制御部から4bit の値を入力し，加算，減算，乗算，除算，NOT，AND，OR，XOR，XORの演算を選択する．③ RESET で格納されている値をクリアする．④ ENB が入力された後，クロックが立ち上がったタイミングで演算を開始する．⑤8bit の値と繰り上がりをパラレル出力として得る．作成時には Verilog ファイルを Modelsim にてテストベンチを実行し，LVS により生成された sp ファイル，フレーム配線後の gds ファイルによる HSPICE シミュレーションと併せて検討し，所望の性能が得られることを確認した．より動作周波数を向上させるためには，入力信号をレジスタに保持させる際のクロック遅延を調整するといった工夫が考えられる。
設計期間：1人月以上，2人月未満

B-3

設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor

社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE(RF)， トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm

Appendix

角チップ

チップ種別：演算回路（乗算器，除算器など）

TEEHW_RocketBoom32
電気通信大学情報理工学研究科情報ネットワーク工学専攻

Hoang Trong-Thuc, 範 公可 ,石橋 孝一郎概 要：This chip is a 5.0 5.0-mm2 chip packaged with the BGA257 socket. There is only one

circuit in this chip, and it is a Trusted Execution Environment (TEE) System-on-Chip (SoC)
implementation with a dual-core of Rocket and BOOM. The Rocket core is numbered as the first
core, and the BOOM core is numbered as the second. The Instruction Set Architecture (ISA)
configurations of both processors are RV32IMAC. Each processor has 2-KB of instruction cacheand 2-KB of data cache. There is no L2 cache. The embedded hardware cryptographic accelerators
are SHA3 (512bit), AES (128bit or 256bit, and can be changed on the fly), and True Random
Number Generator (TRNG). The peripherals are General-Purpose In-Out (GPIO), boot Read-Only Memory (ROM), UART, Serial
Peripheral Interface (SPI) for using SD-card, and Queued SPI (QSPI) for using flash memory. The whole circuit was spaned on 4,559.52
4,556.16-µm2 (1,545,599-NAND2 gate-count) with 360,339 cells and 7,332,462 MOSFETs. The simulation results gave the maximum
operating frequency at about 50-MHz with 846.5-mW power consumption at the 1.8-V power supply. For the chip measurement results, atthe 1.8-V power supply, the sleep power was about 2.25-µW when the circuit was not running (there is a power supply, but no clockprovided); and the active power was about 425-mW when the circuit was running continuously with the maximum operating frequency of
about 75-MHz.
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Xcelium，Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Conformal, Cadence 社 Tempus, Synopsys 社 Finesim， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チップ種別：マイクロプロセッサ120

TEEHW_RocketBoom64
電気通信大学情報理工学研究科情報ネットワーク工学専攻

Hoang Trong-Thuc, 範 公可 ,石橋 孝一郎概要：This chip is a 5 7.5-mm2 chip packaged with the BGA257 socket. There is only one circuit in this chip,

B-3
Appendixand it is a Trusted Execution Environment (TEE) System-on-Chip (SoC) implementation with a dual-core ofRocket and BOOM, with Rocket core being the first core. The Instruction Set Architecture (ISA) configuration
is RV64GC. Each processor has 2-KB of instruction cache and 2-KB of data cache. There is no L2 cache. The
embedded hardware cryptographic accelerators are SHA3 (512bit), AES (128bit or 256bit, and can be changedon the fly), Ed25519 (with base-point multiplier and sign function), and True Random Number Generator(TRNG). The peripherals are General-Purpose In-Out (GPIO), boot Read-Only Memory (ROM), UART,
Serial Peripheral Interface (SPI) for using SD-card, and Queued SPI (QSPI) for using flash memory. A hidden Micro-Controller Unit (MCU)
was also included in this chip. This hidden MCU is for the secure boot process, thus separating the boot procedure and the TEE processors.
The whole circuit was spaned on 4,559.52 7,217.28-µm2 (2,418,005-NAND2 gate-count) with 631,597 cells and 11,722,810 MOSFETs.
The simulation results gave the maximum operating frequency at about 50-MHz with 1,378-mW power consumption at the 1.8-V power
supply. For the chip measurement results, at the 1.8-V power supply, the sleep power (the circuit is not running) was about 3.7-µW, and theactive power (the circuit is running continuously) was about 443-mW at the maximum operating frequency of about 45-MHz.
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Xcelium，Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Conformal, Cadence 社 Tempus, Synopsys 社 Finesim， ト ラ ン ジ ス タ 数：
10,000,000〜 試作ラン：ローム CMOS 0.18μ m 5.0mmx7.5mm チップ チップ種別：マイクロプロセッサ

光通信用トランスインピーダンスアンプの試作
九州大学システム情報科学研究院

賀 正陽 , 木村 俊二

概要：光通信用トランスインピーダンスアンプの試作を実施。Regulated Cascode 型コア増幅器構成を採用

し、設計性能としては14GHz 以上の帯域と59dB Ωのトランスインピーダンス利得が確保できる見通しであったが、試作チップをネットワークアナライザで測定するも設計との乖離が大きく、利得は58dB Ωが得られたものの帯域性能が8GHz と十分な性能が得られなかった。PDK で供給されている CMOS の大信号モ
デルと実際のトランジスタの間で、設計動作点付近の小信号特性に乖離がある可能性がある。同試作に搭載したトランジスタ単体の TEG を評価し、AC 解析用の小信号等価回路パラメータの抽出を行って設計精度を改善する予定。残念ながら発表できるレベルに至らなかったため、論文投稿や学会発表等も未定である。改良詩作を2022年度に予定している。

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，
トランジスタ数：〜10

試作ラン：ローム CMOS 0.18μ m 5.0mmx7.5mm チップ

チップ種別：通信（RF 回路，ATM など）

SAR-DSM 型2ステップ ADC における残差ゲインエラーを低減する DEM
法政大学理工学研究科
法政大学理工学部

渡邉 嶺

藤本 悠作 , 水野 聡太 , 小林 海太

概要：SAR-DSM 型2stepADC は、前段に SAR ADC、後段に DSM を採用した ADC です。この構成の ADC は非線型歪と伝送誤差が発生することが問題でした。この2つの問題を補償する
DEM を設計し、シミュレーションにて SN の改善を見ることができたので、これをチップに実装して性能を評価しました。結果は、SAR ADC が所定の通りに動作していませんでした。レイアウト設計で配線が細かったなど、何か不備があったのではないかと考えています。もしく
は、ERC を行うことができなかったためにショートしてしまったのではないかと考えています。

DSM 側の動作も満足いくものではなく、SN 比が大幅に低下してしまっていました。これについては、特にオペアンプの特性で出力振幅範囲が若干満たせていなかったことや、他の要求された仕様に対して設計したオペアンプの特性がぎりぎりだったことが原因だと考えています。
設計期間：3人月以上，4人月未満 設計ツール：Xilinx 社 VIVADO，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

121電流制御発振器と周波数デジタル変換回路を用いた ADC および
弱反転領域動作の MOSFET を用いた低電圧カレントミラー 他
明治大学理工学研究科
明治大学理工学部

関根 かをり , 阿部 真也 , 京嶋 拓人 , 山本 遥哉

安藤 夏輝

概要：低電圧・小面積 CMOS アナログ回路を設計することを根底に置き、評価に必要な回路の設計を行った。ポテンショスタットを使用した微弱な生体信号を扱う低消費電力動作・小面積化が電流制御発振器 (CCO) と周波数デジタル変換回路 (FDC) を接続した ADC を試作した。他には弱反転領域動作の MOSFET を使用した小面積・低消費電力を目的とした低電圧カレントミ
ラー、入門者向けに簡単な VCO やインバータを試作した。これらの回路は測定器による動作確認を通して妥当性の評価を行っている。特に低電圧カレントミラーにおいてプロセスばらつきを考察している。
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre， トランジスタ数：100〜1,000 試作ラン：
ローム CMOS 0.18μ m 2.5mm 角チップ

B-3

チップ種別：TEG（特性評価回路など）

Appendix

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦 , 頃安 裕貴 , 渡邊 悠太

慶應義塾大学理工学研究科

三浦 大毅 , 八木 健太 , 小貫 怜央 , 山村 健太

概要：筋電，心電，脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用途に広く用いられている．生体電位信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．本試作ではスイッチミキサ，バランスミキサの設計を行なった． 自立動作可能な LSI チップのための，オンチップ太陽電池と電源回路とアプリケー
ション回路の研究を行っている．電源回路は太陽電池の出力を6V 以上に昇圧することで様々なアプリケーション回路の動作を目指す．本試作ではメモリ書き込み用の HV ドライバ回路，書き込み試験用 MOS メモリの設計を行なった．

設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，
トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

単相差動変換器，高周波デバイス TEG，狭帯域増幅器
東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎 , 高野 恭弥
川原 啓輔

概要：本シャトルでは，前回のシャトル（RO1820_4）において試作した単相差動変換器の再設計を行った．RO1820_4で試作した単相差動変換器は，シミュレーション上の設計値と比較してわずかに周波数特性が悪化していたため，能動ピーキングに使用するキャパシタの容量値を大きくすることで対処した．試作した単相差動変換器を測定した結果，直流から8.0 GHz までの広帯域において−0.12 0.21 dB と−0.18 1.17 の良好な利得位相偏差特性を確認した．また，デバイス・モデリング用に MOSFET を2種，MOM（Metal-Oxide-Metal）キャパシタとス

パイラル・インダクタをそれぞれ６種ずつ試作した．スパイラル・インダクタはテーパ構造を用いて Q 値の向上を図った．モデルの精度確認用の狭帯域増幅器も併せて試作した．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Keysight

社 ADS， トランジスタ数：10〜100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

122トータルドーズ耐性試験向け光再構成型ゲートアレイ VLSI
岡山大学学術研究院 自然科学学域

渡邊 実

概要：トータルドーズ耐性試験向けの耐放射線・光再構成型ゲートアレイ VLSI を試作した。耐放射線・光再構成型ゲートアレイはホログラムメモリ、レーザアレイ、ゲートアレイ VLSI から構成される光電子デバイスである。FPGA（Field Programmable Gate Array）のシリアル構成回

路は放射線に脆弱であるが、耐放射線・光再構成型ゲートアレイ VLSI では光技術を活用することで完全並列な構成が可能になり、放射線に強い構成回路が実現できる。その結果、故障を許容したゲートアレイの運用が可能になり、スタンダードな CMOS プロセスを用いていても既存のFPGA よりも高いトータルドーズ耐性が実現できる。光再構成型ゲートアレイ VLSI のゲートアレイ構造は既存の FPGA と同じであり、ブール関数を実装する Look-Up Table やフリップフロッ
プが実装された論理ブロックとスイッチングマトリックスから構成される。本チップにはトータルドーズ耐性試験向けに、故障ブロッ
クを検査する機能を追加してある。
設計期間：0.1人月以上，0.5人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor
社 ModelSim，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チッ
チップ種別：ニューテクノロジ

電気と光による構成が可能な光再構成型ゲートアレイ VLSI
岡山大学学術研究院 自然科学学域

B-3
Appendixプ

渡邊 実

概要：光再構成型ゲートアレイとは FPGA の1種で、ホログラムメモリ、レーザアレイ、ゲート

アレイ VLSI から構成される光電子デバイスである。光再構成型ゲートアレイ VLSI 単体の性能を評価する時には光学機材と分離して評価できることが望ましく、この試作では既存の FPGA

（Field Programmable Gate Array）の電気的なシリアル構成機能と光再構成型ゲートアレイの光並列構成機能の双方の機能を持つ光再構成型ゲートアレイ VLSI を試作した。この光再構成型
ゲートアレイでは光再構成機能を用いる場合にはホログラムメモリやレーザが必要になるが、電気構成機能を用いる時には既存の FPGA と同様にシリアル的な構成となり、光学機材無しにゲートアレイを動作させることができる。ここで、光再構成では数ナノ秒でゲートアレイに回路をプログラムできるが、電気構成の場合、ミリ秒の構成時間が必要となる。

設計期間：0.1人月以上，0.5人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Milkyway，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm

角チップ

チップ種別：ニューテクノロジ

123令和3年度 / 令和元年度第2回ローム CMOS 0.18um 試作
フォトセンサの TEG
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

木村 知也

越智 裕之

概要：CMOS 集積回路上に PN 接合ダイオードを形成すると，フォトセンサとして利用できる．
本試作では，ローム0.18μ m プロセスにおけるフォトダイオードの特性に関する基礎データの測定，および低電圧で動作可能なフォトダイオードの光電流の大きさの読み出し回路の検討を目的とした TEG を設計・試作した．フォトダイオードからの光電流の大きさを計測するため，
本試作では光電流に比例して発振周波数が変化する発振回路を設計した．実装にあたっては，低電圧動作する発振回路がノイズに敏感であることに鑑み，十分なノイズ対策を施した．基礎デー

B-3

タ測定用のフォトダイオード TEG は，P 基板 -N 拡散接合面を用いたものとし，面積やアスペクト比の異なるものを実装した．併せて，フォトダイオード上やフォトダイオード近傍に様々な形状のメタルを配置し，メタルによるAppendix

遮光（あるいは反射）の影響も測定できるようにした．
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電圧で動作するイメージセンサ TEG
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

室原 脩人 , 木村 知也

越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能するため，これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．本試作では，単一のオンチップ太陽電池セルから得られる0.50〜0.55V 程度の電源電圧で（昇圧回路が無くても）動作可能なイメージセンサを0.18

μ m 標準 CMOS プロセスで実現することを目指し，低電圧動作に適した画素アレイ（8 8画素）および AD コンバータからなる TEG を搭載しており，低電圧下で動作可能であるかどうかを測定により明らかにする予定である．本試作チップは6月にテープアウトしたイメージセンサ

TEG の測定性を向上させるための改良を行ったものである．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ
数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：イメージセンサ / スマートセンサ

ニューロン CMOS インバータを用いた
FGC 付き4入力可変論理回路
東海大学情報通信学部

福原 雅朗 , 伊藤 祥磨

東海大学情報通信学研究科

西口 大嗣

概要：本試作チップでは、ニューロン CMOS インバータを用いた FGC 付き4入力可変論理回路を設計、試作した。本回路は4入力の可変論理回路であり、制御信号を切り替えることで、AND、NOT、OR の基本論理回路の動作だけでなく、XOR、XNOR を含む8種類の4入力対称論理機
能を実現している。回路は温度変化等による CMOS インバータの閾値変動の影響を受けないよ
うにするための FGC(Floating-Gate Calibration) 回路を持つ3つのニューロン CMOS により構成されている。また、HSPICE シミュレーションによる動作検証を行い、チップを試作した。試作チップを評価した結果、出力された波形は HSPICE シミュレーションの通りにはならず、8種類の論理機能を満たさなかった。原因については FGC 回路が正常に動作しておらず、もともと蓄えられている電荷の影響をなくすことが出来ていないことなどが考えられる。今後は、動作不良の原因究明をし、次年度に再度チップを試作したい。
参考文献：大塚 , 八木 , 福原 , " ニューロン CMOS インバータを用いた FGC 付き4入力可変論理回路の提案 ", 電子情報通信学会論文誌 C,

Vol. J104-C, No. 05pp. 166-167, 2021年05月 設計期間：5人月以上，6人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10〜100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

124スタンダードセル設計手法を用いた逐次比較型 ADC
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

平野 皓士

小松 聡

概要：様々な製品に半導体が組み込まれ，それらを制御するために，A/D 変換器を用いている．
しかし，各製品に必要な精度やビット数が異なるため，アナログ半導体設計者は各製品に必要な A/D 変換器を設計する必要がある．そこで，本研究では A/D 変換器としてよく用いられる逐

次比較型 ADC を完全自動設計する手法を提案した．本研究では逐次比較型 ADC に必要なアナログ回路，キャパシタを予め，ライブラリ化し，Synopsys 社の IC Compiler を用いて自動配置

配線することで完全自動設計を行った．今回，前回の逐次比較型 ADC の設計から改善を行い，キャパシタの配置配線の最適化を行い，コア面積を削減することが出来た．実際にキャパシタの配置配線が最適化された逐次比較型 ADC が動作するのかを検証を行う．

設計期間：0.5人月以上，1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チッ

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

広島工業大学工学部

Appendix

IoT のためのアナログ回路 TEG

B-3

升井 義博

概要：近年では IoT の研究・開発・実用化に伴い、無線センサーネットワークの利用が開始されつつある。最近の無線センサーネットワークでは信号通信用の配線だけでなく、電源配線の無線化もすすみつつある。そこで、本試作ではエネルギーハーベストを電源とし、無線センサー
ネットワークでの利用を想定したアナログ要素回路の試作を行った。低電圧駆動、低消費電力というテーマで0.18μ mCMOS プロセスを用いたアナログ回路 TEG として以下の回路を集積した。基準電圧生成回路、照度センサ、温度センサ、差動型 - 非同期動作の12bit 逐次比較型 AD
変換器、電流センサ、連続時間型ΔΣ ADC、オンチップ発電のための光発電セル等。特に照度センサの測定結果では10000lux 以下の照度を1µW 以下で検出可能であることを、また集積した温度センサと光発電セルを組合わせることで外部からの電源供給無しで動作可能であることを実測で確認した。

設計期間：10人月以上 設計ツール：Cadence 社 Virtuoso，Cadence 社 QUANTUS，Cadence 社 Spectre， トランジスタ数：10,000〜
100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

Tracking ADC，スキュー調整回路，
チョッパーアンプ，NIRS 測定回路
芝浦工業大学工学部電子工学科

佐々木 昌浩 , 福岡 慶祐 , 今田 資啓 , 横山 桃子 , 高崎 航汰

概要：本試作では異なる複数の回路を実装した．１つ目の回路は Tracking A/D 変換器である．この回路は，Tracking A/D 変換器特有の出力コードが安定しないという問題点を解決することができる回路構成になっている．２つ目の回路はスキュー調整回路である．この回路は，入力した２つのクロック信号のスキューを自動で削減する機能を搭載し，調整前後の時間差をプロー
ブによって測定できる回路構成となっている．３つ目の回路はチョッパーアンプ回路である．この回路は，入力信号の変調・復調により低周波領域に影響が大きい1/f ノイズを低減させる機能があり，チョッパー前と後で測定できる回路構成になっている．４つ目の回路は CMOS-APD

を用いた NIRS 測定回路である．この回路は，NIRS 測定の問題とされている環境光に対して，回路内で除去を行い生体信号のみ出力する回路である．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000〜100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：ア

ナデジ混載

125

容量マルチプライヤ回路の作製および樹状突起モデルと細胞体モデルの作製
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 鈴木 克典 , 近藤 宏樹 , 菊池 優作 , 竹前 諒也 ,中村 圭吾 , 野村 幸司

概要：本試作チップでは、①細胞体モデル②ソースフォロアを用いた容量マルチプライヤ回路④神経細胞モデルのパラメータバリエーションの試作を行った。詳細は以下の通りである。

⑤ CPG 用補助回路③樹状突起モデル①各自の細胞体モデル研究に使用する目的で、当研究室内にて最もベーシックな細胞体モデルのレイアウト作製を行った。測定が容易となるよう、細胞体モデルは自発的な発振が可能となるパラメータを使用し、電源電圧を印加するだけで，その他は測定用ポート1つで構成可能としている。

②容量マルチプライヤ回路は、通常オペアンプを用いて構成することが主流である。本回路では、オペアンプがバッファとしてのみ機能していることに着目し、立上りもしくは立下りのどちらかに限定をした場合に容量の増加が可能であると見込み作製をおこなった。

B-3③～⑤バリエーション作製として制作した "Appendix

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

MOSFET リザーバ計算のためのばらつき評価回路
京都大学情報学研究科

村田 寛也 , 佐藤 高史

概要：トランジスタ（MOSFET）の特性ばらつきをリザーバ計算に用いるための基礎検討として、約1万8千個のトランジスタに対して電流電圧特性を正確に測定するデバイスアレイを作成した。リザーバ計算では、デバイスアレイの同一行または同一列上において、複数のトランジ
スタがオンとなる動作を行うことが求められるため、その際の電流経路やリーク電流の影響等を人手を可能な限り無くす半自動での測定を実現する工夫を行っている。測定により得られているトランジスタの特性ばらつきの空間的な分布をもとに、構築済みのシミュレータと組み合わせることで、リザーバ計算への応用可能性を定量的に評価できる。
参考文献：村田 寛也 , 久米 祐貴 , 辺 松 , 粟野 皓光 , 佐藤 高史 , " 大規模 MOSFET リザバーの高速シミュレーション ," DA シンポジウム , pp.112-118, August 2021. 設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 VCS，
Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社
HSPICE(RF)，Synopsys 社 PrimeTime， トランジスタ数：100,000〜1,000,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ
チップ種別：TEG（特性評価回路など）

熱電発電素子・バッテリーのハイブリッド
DC-DC コンバータと配線 Cap test structure #2
静岡大学工学部

丹沢 徹

概要：RO1821_1の改良版：

1）熱電発電素子を用いてバッテリー寿命を延ばす DC-DC コンバータのコンセプト実証 .。バッ
テリーで制御回路を低電力で動作させ、発電素子の発電力を負荷へ供給する。実用的な回路
パラメータ（バッテリー1.5V, 熱電素子の開放電圧1.2V, 熱電素子の出力抵抗1.2k Ω , 負荷電

圧1.5V, 負荷電流20uA）条件でバッテリー寿命を一桁延ばせる。

2）配線 Cap の最大 Cap 密度の構造の配線デザインルール依存性を与えるモデルの実証。配線
Cap を決めるパラメータは横方向のデザインルールと縦方向の配線厚・層間膜厚のプロセス
パラメータ。これらの組み合わせに応じて Cap 密度を最大にする最適な Cap 構造が決まる。
このモデルを実証するための回廊 Test Structure。
参考文献：Y. Sakamoto and T. Tanzawa, A Design of DC-DC Converter for Thermoelectric Energy Harvesting with Battery Backup, IEICE
society conf., C-12-1, Sep. 2021. 設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジ
スタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

126

細胞インピーダンス測定のための要素回路
立命館大学理工学部

宇野 重康 , 春日 秀介 , 柳瀬 智史 , 河野 亮太

概要：CMOS チップ上に直接溶液滴下して培養された接着性の哺乳類血球細胞を測定することを目的として、チップ上の微小なセンサー電極によりインピーダンス測定を行うための要素回路を開発した。インピーダンス測定回路は、Transimpedance amplifier 回路、ミキサー回路、その他周辺回路を含み、今回はそれぞれ以前に設計されたものの評価結果に基づく改善を加えた。

Transimpedance amplifier は交流電流信号を電圧信号に変換するものであるが、前回のものに比べてトランジスター配置および配線配置に工夫を加えることで、ほぼ要求性能を満たす回路を試作するに至った。ミキサー回路はまだ発展途上であるが、ノイズ耐性が高いと考えられる新
しい回路トポロジーを試作し、基本的な動作を検証した。周波数10MHz 程度までの動作を目指
し消費電力を若干犠牲にしたが、寄生抵抗による電圧降下や発熱の影響は確認されておらず、実用上支障ない性能の要素回路が試作されたとみている。今後はこれらを組み合わせてインピーダンス測定を高精度かつ広ダイナミックレンジで測定する回路の完成を目指す。
設計期間：9人月以上，10人月未満

数：10〜100

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：その他

B-3
Appendix

細胞インピーダンス測定のためのセンサー微小電極アレイ
立命館大学理工学部

宇野 重康

概要：CMOS チップ上に直接溶液滴下して培養された接着性の哺乳類血球細胞を測定することを目的として、チップ上の微小なセンサー電極によりインピーダンス測定を行うための微小電極センサーアレイチップを試作した。チップ上には一辺が10um および4um のセンサー電極がPAD として形成されており、それぞれ16x16 = 256 個のセンサーアレイを構成している。アレ
イ中の任意の単一電極が周辺デジタル回路によってランダムアクセスされ、それを外部の測定装置あるいは CMOS チップ上の測定回路によりインピーダンス測定を行う。今回は以前のものに比べて寄生容量を大幅に減少させるための配線配置を工夫するとともに、配線周辺を別のレイヤーのメタルによりシールドすることで更に寄生容量の低減を図った。これにより高周波数においても比較的高いインピーダンスを測定することが可能になり、微小電極による細胞インピーダンス測定の実際の値を観測できる見込みである。
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：その他

音楽プレーヤー回路の作製と電源ノイズの影響
福岡大学工学部

武久 遥香 , 名倉 徹

概要：電圧制御発振回路による音楽スピーカーのチップ作製と、そのチップを用いた楽曲の演
奏と電源ノイズの影響を調べることを目的とする。音は空気が振動することで発生する。音の高さは振動の速さで決まり、この振動数のことを周波数といい、一般的に単位はヘルツ [Hz] で表される。人間の耳で聞くことができるのは20Hz~20000Hz と言われている。電圧制御発振回路を作製した。この回路はアナログ電圧を入力し、回路内部で発振と周波数の変化を行うこと
で、自分の出力したい周波数を正確な音程の周波数で出力する。これを搭載したチップを用いてスピーカーから奏でたい楽曲の音を出力し、楽曲の演奏を行った。電源ノイズとは、電子機
器内の電源により回路が動作すると電流が流れ、この電流により電源にノイズが誘導され、電源電圧が変化してしまいその結果、電源やグランドにノイズが発生し、その回路が安定に動作するのを防いでしまう原因にもなる現象である。今回はキャパシタを用いることで観察する。今回アナログ回路を用いた音楽プレーヤーを作成したため、このノイズを与えてしまうデジタル回路を模した回路を組みこんだ。
参考文献：武久 , " 音楽プレーヤー回路の作製と電源ノイズの影響 ", 福岡大学 卒業論文 2022年3月

設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：100〜1,000

試作ラン：ローム

CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

127time domain adc ほか
電気通信大学情報理工学研究科情報ネットワーク工学専攻

甘田 貴大 , 範 公可 , 石橋 孝一郎

概要：本試作では，TDC を用いた4bit の time domain ADC を Rohm 0.18μ m プロセスで試作した．この A/D 変換器は VTC と TDC の構成で設計した．近年，IoT が急速に普及してきている．このアプリケーションを実現するためには感知したアナログ信号をデジタル信号に変換する A/D 変換器が必要不可欠である．加えて，IoT では持ち運びやすさや長時間稼働が求められ，小型化や低消費電力化が重要となってくる．Time domain ADC は VTC で入力電圧をクロックとの遅延時間に変換し，TDC で遅延時間をデジタル化することで A/D 変換を行う．TDC は全てデジタル素子で構成が可能であり，プロセスの恩恵を受け，小型化・低消費電力化が容易である．この ADC を用いて，DNL,INL，ENOB 等の精度の確認を行うことを目的とした．
設計期間：2人月以上，3人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

B-3
Appendix

TEEHW_Rocket32_RDFS
電気通信大学情報理工学研究科情報ネットワーク工学専攻 Dao Ba-Anh, 範 公可 , 石橋 孝一郎
概要：This chip is a 5 5-mm2 chip packaged with the QFP160 socket. There is only one circuit inthis chip, and it is a Trusted Execution Environment (TEE) System-on-Chip (SoC) with a special
implementation of Random Dynamic Frequency Scaling (RDFS). There are two Rocket cores with
the Instruction Set Architecture (ISA) of RV32IMAC. Each processor has 16-KB of instruction
cache and 16-KB of data cache. There is no L2 cache. The embedded hardware cryptographic
accelerators are SHA3 (512bit), AES (128bit or 256bit, and can be changed on the fly), Ed25519(with base-point multiplier and sign function), ChaCha20, Poly1305, and True Random Number
Generator (TRNG). The peripherals are General-Purpose In-Out (GPIO), boot Read-Only
Memory (ROM), UART, Serial Peripheral Interface (SPI) for using SD-card, and Queued SPI (QSPI) for using flash memory. This circuit
aims to test out the effect of the RDFS on the security level to see how resilient it is against power analysis attacks. Each core has its own
clock, and each bus also has its own clock, including the system bus, memory bus, peripheral bus, and crypto bus. After the test, theprotection was indeed increased when the operating clock frequency was changed randomly. The used test is a power analysis attack to guess
the AES key. The whole circuit was spaned on 4,660.8 4,660.8-µm2 (1,752,571-NAND2 gate-count) with 381,258 cells and 7,391,002
MOSFETs. The simulation results gave the maximum operating frequency at about 50-MHz with 869.5-mW power consumption at the 1.8V power supply.
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Xcelium，Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Conformal, Cadence 社 Tempus, Synopsys 社 Finesim， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チップ種別：マイクロプロセッサ

遅延故障・断線故障検査容易化回路の試作
徳島大学大学院創成科学研究科

大寺 佑都 , 奥本 裕也 , 出口 祥大 , 知野 遥香

徳島大学大学院社会産業理工学研究部

四柳 浩之 , 橋爪 正樹

概要：遅延故障の検査容易化回路と IC 間断線および IC 内断線の電気的検査容易化回路3種を含むチップを試作した．1）時間 - ディジタル変換回路組込型検査容易化回路内のフリップフロッ

プ初期値を観測可能とし PUF 機能も持たせた回路を設計した．2）チャージポンプ回路を用いた注入電荷量による IC 内断線検査回路を実装した．3）弛緩発振器を用いる IC 間断線検査回路を実装した．4）オンラインテスト可能な IC 間配線の電流検査回路を実装した．各回路について動作検証を終え，検出可能故障についての実験および個体識別用 PUF 機能の検証を行なっている．
設計期間：5人月以上，6人月未満 設計ツール：Cadence 社 Xcelium，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Spectre，Synopsys 社 PrimeTime， トランジスタ

数：10,000〜100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

128

チップ種別：TEG（特性評価回路など）

複数 FAB でのチップ製造手順の実証回路
金沢大学理工学域

秋田 純一

金沢大学自然科学研究科

大河 亮

概要：半導体試作製造においては、製造 FAB ごとに固有の設計情報（マスク構成や設計ルールなど）があるため、プリント基板のように製造先を自由に切り替えることが困難である。そこ
で、複数 FAB で製造可能なチップ設計を実現するために、MOSIS の scmos をベースとした仮想PDK の開発を行っている。仮想 PDK では、回路図ベースの設計を起点とし、そこで用いるトランジスタモデルやスタンダードセルの遅延モデルを製造 FAB ごとのものを用いて設計を行う。
その後、その回路図に基づいてレイアウト設計を行うという手順をとる。これによって、製造

FAB 固有の NDA 対象の情報を使うことなくチップ設計が可能となる、本試作チップでは、その仮想 PDK を用いて、オペアンプとリングオシレータ、NOT ゲートの試作を行った。パッド配線にミスがあったためにオペアンプ以外の計測はできなかったが、チップ中央部にプロービング用パッドとともに置いたオペアンプの計測の結果、設計通りの特性を確認できた。
設計期間：1人月以上，2人月未満

設計ツール：Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100〜1,000

試作ラン：

チップ種別：TEG（特性評価回路など）

FSK を用いた無線電力・データ同時伝送システム制御回路
明治大学理工学部

B-3
Appendix

ローム CMOS 0.18μ m 2.5mm 角チップ

藤田 誉大 , 和田 和千

概要：磁界共鳴無線電力伝送回路に周波数偏移変調を適用した無線電力・データ同時伝送シス
テムの制御回路を実装した．制御回路は，2つの位相同期ループ（Phase Locked Loop: PLL）と，

FSK 変調回路，ハーフブリッジインバータ等を含む．一般に，磁界共鳴無線電力伝送回路の出力電力は，送受信コイル間の結合係数に依存することが知られている．実装した回路においては，磁界共鳴無線電力伝送回路の駆動周波数を PLL で適切に負帰還制御することにより，送受信コイル間の結合係数によらず一定の電力を出力することができる．本研究では，個別部品を用いた実装で動作確認までが出来ている回路を集積化することを目標とし，一部のキャパシタ
等を除いて，制御回路の大半を集積化することができた．実装した回路の特性を回路ブロックごとに測定したところ，ほとんどの回路ブロックは所望の動作が実現できていることを確認したが，一部回路に不具合があり，同時伝送システムとしての動作は確認できなかった．
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA， トランジスタ数：
1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

各種要素回路の試作
明治大学理工学部

和田 和千 , 藤田 誉大 , 中條 洋資 , 石井 祐典 , 福田 隆造

概要：3名の卒業研究で必要となる要素回路を設計した。具体的には次のとおりである。①最適な無線電力伝送（WPT）のために送電周波数を調整する位相同期回路において，位相周波数比

較器（PFD）の駆動能力を以前の設計から改善している。チャージポンプの MOSFET の大きさを変更するとともに，動作時の内部の状態を調べられるように適切なバッファを介した出力端子を設けた。さらに，近距離小電力でデータを同時伝送する WPT のデータ速度の高周波速化を目指し，PFD を構成する MOSFET のチャネル長・幅を小さくサイズ変更もした，テスト用 PDF も試作行ったしている。 ② 100 kbps ディジタル可視光通信の受信回路で用いる増幅回路と比較回路の試作を行っている。③ インピーダンス計測技術の習得用題材としての，スパイ

ラルコイルならびに容量を試作している。
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100〜1,000 試作ラン：

ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ129

電流ロジックモード (CML) 回路を用いた遅延器および温度係数を増加した PTAT 電圧発生回路
明治大学理工学研究科
明治大学理工学部

関根 かをり , 木下 功喜

小林 寛

概要：低電圧・小面積 CMOS アナログ回路を設計することを根底に置き、評価に必要な回路の設計を行った。高速通信伝送に用いる電流ロジックモード（CML）回路を用いた遅延器に対して、ソース接地カレントミラーを接続したものと、DA 変換回路を接続したものの2種類の回路を試作した。電流ロジックモード（CML）回路を用いた遅延器において、寄生抽出のシミュ
レーションを行った結果をレイアウトに反映させている。また、温度センサとして熱源の温度分布検出のために用いる従来のものより、温度係数を高くした PTAT 電圧発生回路を試作した。
要素回路の NMOS レベルシフト回路と NMOS ソース接地回路について、3ウェル構造をとっている。これらの回路は測定器による動作確認を通して妥当性の評価を行っている。
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre， トランジスタ数：100〜1,000 試作ラン：
ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

B-3
Appendix

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦 , 頃安 裕貴 , 渡邊 悠太

慶應義塾大学理工学研究科

三浦 大毅 , 八木 健太 , 小貫 怜央 , 山村 健太

概要：筋電，心電，脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用途に広く用いられている．生体電位信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．本試作ではオペアンプ，反転増幅回路，超音波受信回路の設計を行なった． 自立動作可能な LSI チップのための，オンチップ太陽電池と電源回路とアプリケーション回路の研究を行っている．電源回路は太陽電池の出力を6V 以上に昇圧する
ことで様々なアプリケーション回路の動作を目指す．本試作ではアプリケーション制御回路，20

段 SOCP の設計を行なった．

設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，
トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

D 級電力増幅器コア回路
東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎 , 高野 恭弥
佐藤 龍太

概要：本シャトルでは，前回 RO1818_2試作のシャトルに搭載した D 級電力増幅器からオンチッ

プの LC 共振器部分を除いたコア回路の設計を行った．前回試作したＤ級電力増幅器はオンチップによる LC 共振器部分の損失が大きいため，電力増幅器全体の電力効率が大きく低下する問題があった．これに対し本回路では LC 共振器部分をオフチップとし，FR4の基板上に作製してワイヤーボンディングにより接続することにより，共振器による損失を低減し電力増幅器全体の電力効率の向上を図る構成とした．本 D 級電力増幅器は，本研究室が提案している2値直交変調型包絡線パルス幅変調 (QM-EPWM) 送信機に使用することにより，小型かつ低消費電力な無線送信機が実現できるものと期待される．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Keysight

社 ADS， トランジスタ数：〜10 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

130

チップ種別：通信（RF 回路，ATM など）

トータルドーズ耐性試験向け光再構成型ゲートアレイ VLSI
岡山大学学術研究院 自然科学学域

渡邊 実

概要：トータルドーズ耐性試験向けの耐放射線・光再構成型ゲートアレイ VLSI を試作した。耐放射線・光再構成型ゲートアレイはホログラムメモリ、レーザアレイ、ゲートアレイ VLSI から構成される光電子デバイスである。FPGA（Field Programmable Gate Array）のシリアル構成回

路は放射線に脆弱であるが、耐放射線・光再構成型ゲートアレイ VLSI では光技術を活用することで完全並列な構成が可能になり、放射線に強い構成回路が実現できる。その結果、故障を許容したゲートアレイの運用が可能になり、スタンダードな CMOS プロセスを用いていても既存の FPGA よりも高いトータルドーズ耐性が実現できる。ただ、これまでの耐放射線光再構成型
ゲートアレイでは並列構成が可能ではあるものの、構成回路にはクロック信号とフォトダイオー

ドをリフレッシュする共通信号が含まれており、これらの信号線のバッファが放射線で破壊されると、構成ができなくなるという弱点があった。この試作では構成回路からフリップフロップを除き、かつ、フォトダイオードのリフレッシュコントロールを無くした耐放
射線・光再構成型ゲートアレイ VLSI を実現した。

設計期間：0.1人月以上，0.5人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Milkyway，Mentor 社 Calibre，
角チップ

チップ種別：ニューテクノロジ

B-3
Appendix

Mentor 社 ModelSim，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm

電気構成と光構成が可能な耐放射線光再構成型ゲートアレイ VLSI
岡山大学学術研究院 自然科学学域

渡邊 実

概要：耐放射線光再構成型ゲートアレイとは FPGA（Field Programmable Gate Array）の1種で、ホログラムメモリ、レーザアレイ、ゲートアレイ VLSI から構成される光電子デバイスである。

放射線に強い電気構成機能の実現に向けて、既存の FPGA の電気的なシリアル構成機能と光再構成型ゲートアレイの光並列構成機能の双方の機能を持つ耐放射線光再構成型ゲートアレイ

VLSI を試作した。電気的な構成機能のトータルドーズ耐性は、光並列構成のトータルドーズ耐性には遠く及ばないが、電気構成回路は冗長化され、放射線で壊れにくい設計としてある。電気構成機能が放射線で早期に破壊されたとしても光構成機能を用いてゲートアレイを評価することができ、この機能により電気構成機能の放射線に対する脆弱な個所を特定し、改良していくことで、耐放射線性の高い電気構成機能の実現を目指す。
設計期間：0.1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Milkyway，Mentor 社 Calibre，Mentor 社

ModelSim，Synopsys 社 Hercules， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チッ

プ種別：ニューテクノロジ

PVT ばらつきに耐性の高い
トランスインピーダンス回路実証 TEG チップ
滋賀県立大学工学部

土田 知史 , 浅岡 知哉 , 土谷 亮 , 井上 敏之 , 岸根 桂路

概要：本チップは我々が提案する PVT ばらつきに耐性の高いトランスインピーダンスの実証用

TEG を搭載したチップである．トラスインピーダンスアンプは光通信の受信器に使われる回路
で，受信器の並列実装が進むにしたがって各チャネルの特性ばらつきが問題になっている．我々は特性を劣化させずに PVT ばらつきに対する耐性の高いトランスインピーダンスアンプを提案しており [1]，これによってチャネル間の特性補正回路の負担を軽減することを期待している．

過去の試作 [1] では1チャネルごとの測定しかできなかったが，本チップでは2チャネルを同時に動作させ，チャネル間のクロストークノイズを観測できるようにしたことが特徴である．これによってより実動作に近い状況でのノイズ耐性を評価することができる．設計したトランスイ
ンピーダンスアンプは10 Gbps で動作する高周波回路であり，学生2名と教員1名によるフルカスタム設計で設計期間は約1ヶ月である．
測定はオンウェハプロービングでアイダイヤグラムを観測する予定である．

参考文献：[1] 土田，土谷，井上，岸根，"A Transimpedance Amplifier Topology Considering the Impact of Variability on Inductive Peaking",

SASIMI 2021, pp.192-196, 2021年3月． 設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：
100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

131

容量型 TIA を用いた光プローブ電流センサ向け
CMOS アナログフロントエンド回路の精度改善
信州大学大学院 総合理工学研究科

Nguyen La Hong Phuc, 宮地 幸祐

概要：バッテリモニタリング用途光プローブ電流センサ向けのアナログフロントエンド（AFE）
回路を設計した。AFE はこれまで同様にオフセット除去用の変復調チョッパー、AFE 前段のフォトダイオードの接合容量を電流電圧増幅段から分離する Regulated Cascode（RGC）バッファ、、CTIA 出力の S&H 回路、残電流電圧増幅を行う Capacitive Transimpedence Amplifier（CTIA）

留オフセットに起因するリプルを除去する Ripple Reduction Loop（RRL）から構成されるが [1]、
今年度は帯域100kHz の4次バターワースアクティブフィルタを追加し、出力をアナログにした。

この他に AFE クロック周波数を高め、CTIA の実効容量を削減することで CTIA の帯域を向上させつつ、CTIA 容量ミスマッチを押さえるためにラダー構成を採用した。AFE 全体として電流電圧変換利得（TIG）86dB Ωかつ帯域100kHz を実測にて確認することができた。

参考文献：赤羽和哉 , Nguyen La Hong Phuc, 曽根原誠 , 佐藤敏朗 , 宮地幸祐 , " 容量型 TIA を用いた光プローブ電流センサ向け CMOS ア

ナログフロントエンド回路の精度改善 ", 電子情報通信学会信越支部大会 , 4G-4, 126, 2020.

B-3

設計期間：2人月以上，3人月未満

設計

ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18

Appendix

μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

FiCC (Fishbone-in-Cage Capacitor) を用いた
不揮発 SRAM, SCM の特性評価試作チップ
京都工芸繊維大学工芸科学研究科電子システム工学専攻

阿部 佑貴 , 浦部 孝樹 , 小林 和淑

概要：近年 , IoT (Internet of Things) やモバイルデバイスの普及に伴い , そのバッテリ駆動時間延長のため , プロ

セッサの低消費電力化および待機時電力削減が求められている . 待機時電力削減手法としては , 待機時に電源を落とし , リーク電力を削減する不揮発パワーゲーティング技術が挙げられる . そのため FiCC (Fishbone-in-Cage

Capacitor) を用いた不揮発メモリを揮発性の SRAM, SCM (Standard Cell Memory) およびフリップフロップに適用することで不揮発化をおこなった . また従来の欠点であった復帰時にデータ反転が生じる問題も解決した . 本チップは現在測定中であり , 今後 , 実測評価を論文等で報告する予定である .

参考文献：阿部 , 小林 , 塩見 , 越智 , " 間欠動作を行う IoT 向けプロセッサに適した FiCC を用いた不揮発スタンダー

設計期間：2人月以上，3人月未満 設計ツール：
Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100,000〜1,000,000
試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ チップ種別：メモリ

ドセルメモリの実測評価 ", pp. 3-8, DA シンポジウム (2021)132令和3年度 / 令和元年度第3回ローム CMOS 0.18um 試作
確率的 Flash ADC を用いた11bit サブレンジング ADC
東京電機大学大学院工学研究科電子システム工学専攻
東京電機大学工学部電子システム工学科

坂口 平

小松 聡

概要：粗く変換する Corse 段に通常の5bit Flash ADC、細かく変換する Fine 段では6bit 確率的Flash ADC を用いた11bit サブレンジング ADC のチップ試作を行った。通常の Flash ADC は0~1.8[V] の範囲で動作するように nmos 入力のコンパレータと pmos 入力のコンパレータを半分ずつで構成した。確率的 Flash ADC では nmos 入力のコンパレータのみで構成されており、
HSPICE のモンテカルロシミュレーションにて3[mV] の標準偏差を与えたときの入力電圧範囲
が 4.5[mV] 程度のものとなっている。そのため確率的 Flash ADC の入力電圧範囲が、必要な入力電圧範囲より狭いため変換が荒いものになることが予想される。実際のバラつきがシミュ

レーションのものとどの程度違いが生まれるかが本チップによって確認ができると考えられる。また、確率的 Flash ADC の参照電圧は
設計期間：0.5人月以上，1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor

社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000〜100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チッ
プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Appendix

前段の Corse 段にて生成された参照電圧を適切に選択する回路によって入力されている。

B-3

アナログスパイキングニューラルネットワーク回路および多数決回路
東北大学電気通信研究所

守谷 哲 , 山本 英明 , 佐藤 茂雄

東北大学大学院工学研究科

小野 哲史

概要：本試作では，エッジ上で推論・学習が可能な超低消費電力の脳型ハードウェアの実現にむけて，スパイキングニューラルネットワークおよび多数決の動作を実現する回路の実装を行った．スパイキングニューロン回路中のトランジスタを弱反転領域で動作させることで，消費電力を1/100程度に抑えつつ神経スパイクの動作を再現することが出来る．またマトリクス状に配置されたレジスタに結線情報を格納することで，ネットワーク構造を変更できるように設計した．多数決回路では，入力数 N に対して O（N）個のトランジスタのみで構成される回路を設計した．多数決のしきい値を決定する電位のマージンを確保することで，N が101程度まで増

大しても正確に多数決論理を演算できる．またトランジスタのゲート長およびゲート幅を適切に設定することによって，トランジスタのサイズばらつきに対してロバスト性を確保した．
参考文献：小野，守谷，菅家，山本，弓仲，佐藤，“ ニューロン回路への応用を目的としたアナログ CMOS 多数決回路の設計 ”，信学

技報，pp. 45-48，2022年1月． 設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社

QUANTUS，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チッ

プ種別：アナログ / デジタル信号処理プロセッサ

2足歩行ロボット制御のための SRAM 構造を持つ長時定数回路
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 鈴木 克典

概要：本試作チップでは、①神経細胞モデルおよび軸索モデル ② CPG 用補助回路 の試作を行った。詳細は以下の通りである。
①前回作成した新規構造を持つΛ形負性抵抗素子を用いたパルス形カオスニューロンモデルについて、短チャネル効果の影響や寄生素子、その他パラメータの影響を確かめるためパラメー
タのバリエーションモデルを作製した。
②2足ロボットの歩行リズムを自動的に生成するためのセンサフィードバック用回路を以前制作しているが、ノイズ等に対する耐性が少なく動作が不安定であり、また小型 IC チップで制御可能な周波数範囲は高周波に偏りが生じやすいことから、SRAM を用いて長時定数化を行い、低周波数領域を取り扱うことが可能となるよう作製した。
設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

133圧力センサ用アナログフロントエンド IC
富山県立大学情報システム工学専攻

吉河 武文 , 島﨑 凌 , 高木 駿

概要： 本 IC は、この容量式圧力センサ用のアナログフロントエンド IC である。容量変化を電圧変化に変換する CV 変換回路においては、式（1）にようにセンサ容量 Cs と固定の基準容量
Cref の差分に応じた出力電圧 Vamp が得られる。Vr は電荷再配分時の平衡点電圧である。Vamp=（Cs-Cref）/Cf Vr+Vr （1） ここで、無圧状態においては、理想的には Cs - Cref が0となるため、出力は平衡点電圧 Vr となる。しかしながら、センサ容量に容量オフセットがある場合、Cs- Cref 0となるため、無圧状態にも関わらず、微妙な圧力が検知され測定ノイズとして出力されてしまう。センサ容量の容量オフセットは製造バラツキによって発生するので、システムの電源投入時に Cref と特定の Cs の容量値の比較を行い、基準容量 Cref に補助容量を逐次追加することにより対応している。この逐次追加アルゴリズムは、Verilog で記述し論理合成によりハードウェア化している。

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100,000〜1,000,000 試

作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ (PLL, A-D/DC-DC コンバータなど )B-3
Appendix

耐放射線用 PLL
富山県立大学情報システム工学専攻
富山県立大学工学部

吉河 武文

旭 満里奈 , 山下 達矢

概要：本 IC は、耐放射線性能を高めた位相同期ループ（PLL）である。アナログ特性を変更した PLL を8個搭載している。電圧制御オシレータ（VCO）は、リングオシレータを使用しているが、このリングオシレータを3重構造とし、そのうちの1つに放射線により周波数変動が発生したとしても、外の2つのリングオシレータの発振周波数を参照することによって、システムとして放射線照射の影響が緩和されるようにしている。また、VCO 以外にも、チャージポンプ（CP）と分周回路（DIV）にも工夫を施した。CP は、レイアウトによりバルク内で発生したキャリアがトランジスタのドレインに吸い込まれないようにしたバージョンを用意している。また、DIV は、通常のフリップフロップに加えて DICE 式のフリップフロップも用意した。この VCO、CP、DIV の組み合わせにより8個の PLL のバラエティを構成している。発振周波数は、500 MHz から1 GHz 程度であり、分周比は16である。

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100〜1,000 試作ラン：

ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

128ビット AES 内 SBox の電力解析攻撃耐性検証用チップ
福岡大学工学部

請園 智玲

概要：本チップは内部に128ビットの AES の暗号処理専用回路とシリアルインターフェースを有する．UART から受信した平文データをバッファに取り込み，暗号化処理後，バッファリン

グした暗号文を UART で送信する単純な作りの暗号チップである．このため，実装面積が比較的小さい．現段階ではチップ外の通信はシリアルの TX と RX のみを実装し，外部との同期のた

めに BUSY 信号のみが出力されることから，最小限の I/O 数で十分であるが，今後の修正・拡張のために，本試作では QFP160を選択した．本チップは暗号処理中の消費電力を計測することで，得られた電力消費波形からチップ内部で処理に用いる共通鍵を推測する電力解析攻撃の対象として設計した．攻撃対象は SBox である．我々の研究は面積オーバヘッドを最小にして電力解析攻撃の耐性を高めることにある．本チップはそのベンチマークのベースラインとして使用することを目的としている．このため，

AES の SBox 処理部には通常の合成体 SBox が実装されている．このチップを用いてまずは，動作検証とオシロスコープを用いた消費電力波形の取得を試みる．回路の論理は FPGA により動作確認済であり，また FPGA における電力消費波形も取得済みである．同じ論理の回路を0.18um で ASIC 実装した場合の消費電力波形の違いを確認する予定である．
設計期間：3人月以上，4人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys
社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 PrimeTime，Synopsys 社 Synplify，Synopsys 社 Formality， トランジスタ数：10,000〜100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：マイクロプロセッサ134

オペアンプ試作
東北大学電気通信研究所

堀尾 喜彦 , 石井 豪 , 辻 孟

概要：学部4年生が、オペアンプ回路の設計・シミュレーション・レイアウトを通して、アナロ

グ集積回路の基礎を学ぶため、2種類のオペアンプ回路と、測定用要素 TEG 回路を、Cadence
CAD ツールを用いて設計・シミュレーションを行い、Rohm 180 nm CMOS プロセスにより集積回路化した。いずれのオペアンプ回路も2段構成の標準的な回路をベースとしたが、低電源電圧、レイルツーレイル振幅特性、高ゲイン、広バンド幅などの厳しい仕様を満たすよう回路の改良を行った。その結果、例えば入力差動ついに NMOS-PMOS の差動対のペアを用い、それぞれをフォールデッドカスコード構成にするなどの工夫を施した。実験においても、特に、高入力インピーダンスによるノイズの混入や、高 DC ゲインの測定等に対する回路的工夫を導入した。これらの試作及び試作チップを用いた実験によるオペアンプ回路の主要特性の評価を通して、アナログ集積回路設計やシミュレー
ション、測定に関する基本的な事柄を学習でき、今後の研究の助けとなった。
設計期間：2人月以上，3人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)， トランジスタ

数：100〜1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

Appendix

磁界共鳴方式無線電力伝送向けスイッチングドライバほか

B-3

電気通信大学情報理工学研究科情報ネットワーク工学専攻 武士俣 勇斗 , 石橋 孝一郎 , 範 公可
概要：磁界共鳴方式無線電力伝送向けに、無線電力伝送で用いるコイルとコンデンサの共振周
波数に合わせた MOSFET のスイッチング信号を生成し、直流電力から共振を起こすことのできる電力に変換する回路である。チップ内部の回路は、主に3つの部分に分かれ、共振信号の入力を直接ジェネレータなどから波形を入力する方式と水晶振動子で発生する交流波形を通す方式
を選択するためのインバータによる AND と OR 回路で構成された部分、入力された信号をイン
バータバッファにより波形整形し後段のスイッチングのパフォーマンスを引き出す部分、そしてゲートの W 幅を広く取り、mW 級の比較的大きな電力にも耐えうる MOSFET を2つ用いた、伝送する電力となる直流の入力をスイッチングする部分から構成される。このチップにより、伝送する電力を交流で用意する必要がなくなり、無線電力伝送をするにあたって共振を利用して高いシステム効率を引き出しながら小型化・軽量化が期待される。
設計期間：0.5人月以上，1人月未満
数：10〜100

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

AI チップ設計フロー評価のための MNIST 手書き数字認識チップ
弘前大学大学院理工学研究科

今井 雅

概要：画像認識や音声認識などの様々な分野において、深層学習などに基づく推論を行うシス
テムが提案されており、FPGA を用いたシステムの実装・評価も行われている。一方、FPGA によるシステム実装では最適化に限界があるため、量産が望めるのであれば専用の AI チップを用いることも考えられる。本試作では、FPGA 上で実装・評価した設計を、ASIC チップとして設計・製造・評価するフローを確立することを目的として、MNIST 手書き数字の認識を行う AI

チップを設計した。初めに C、Python で手書き数字の判定を行うプログラムを作成して学習・評価を行うことにより、数字推定を行うニューラルネットを持つ判定器を構築した。次に、Xilinx

Vivado HLS で FPGA 向けの RTL Verilog 記述を生成した後、ASIC 向けの記述に手動で変換した。
RTL Verilog 記述は手動及び Design Compiler により論理合成を行い、IC Compiler で配置配線を行った。テープアウト後には FPGA での実装評価に用いたテストベンチ記述を活用し、製造された ASIC チップの評価を行うシステムの構築を行った。FPGA による実装では、
デュアルポートを前提とした記述に対し、シングルポート SRAM を用いて実装しなければならなかったことや、不定値の扱いに注意が必要なことなど、FPGA 向けの記述からの ASIC チップの設計における問題点や課題などが確認された。今後チップの評価を進め、設計フローの確立を目指す。
設計期間：2人月以上，3人月未満

設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler II，Cadence

社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18
μ m 5.0mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ135ハードウェアトロイと電源供給最小化セル評価用 TEG
弘前大学大学院理工学研究科

今井 雅

概要：様々な機能が1チップに実装されたシステムオンチップ（SoC）が実現されている一方、SoC 設計・製造に第三者が関わらざるを得なくなっており、ハードウェアに仕込まれるハード
ウェアトロイが問題となっている。その対象となる IC は、プロセッサレベルの大規模なものから、単一目的のために使用される単一機能のディスクリート半導体まで、幅広くなっている。本
試作では、ハードウェアトロイと検知手法の評価を目的として、TRUST-HUB ホームページで提供されているハードウェアトロイベンチマーク回路を参考に、同一機能に対して、ハードウェ

アトロイが挿入された複数の回路と、いくつかの制約のもとで設計した複数の正常な回路を1チップに実装した。製造時のプロセスパラメータ変動を考慮して、モンテカルロシミュレーショ
ンにより評価した結果では、遅延や消費電力の比較などではハードウェアトロイの検知は難しいことが確認されたが、実チップでの評
価を今後進めていく。また、本試作では、不揮発メモリの代替機能を安価に実現することを目的として、バッテリーや電池などによる電源供給能力が著しく低下した時に、最低限必要な情報を退避用記憶素子に保存し、その記憶素子部のみに電源を供給することで延命B-3を図るシステムの構築に必要な、電源供給最小化セルの評価用 TEG 回路を実装した。

Appendix

設計期間：0.5人月以上，1人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 ICCompiler II，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角
チップ チップ種別：アナログ / デジタル信号処理プロセッサ

低消費エネルギープロセッサ SoC
弘前大学大学院理工学研究科

金本 俊幾

概要：積雪厳寒期における低温下で機材の設置およびメンテナンスが困難な地域において、低消費エネルギーで故障なく連続稼働し、気象・地象・生態系のモニタリングが確実に行えるセンサノードの実現を目指し、プロセッサ SoC の研究を行っている。本試作では、低消費エネル
ギーとノイズ耐性を両立するため、実動作において最適な電源電圧を探索するセンサノード向けプロセッサ本体に、電源電圧変動を抑制するデカップリング容量素子 TEG を結合した構成としている。180nmCMOS プロセスを用いたチップ全体は5mm 角の大きさで、シングルステー

ジ動作を行うプロセッサの片側に nF オーダーのインターデジタル型容量を形成している。本

TEG の実測および回路シミュレーションにより、低温下において総消費エネルギーが最小となる電源電圧と、インターデジタル容量が最も有効となる給電点の探索を行い、併せて LSI、パッケージ、ボード協調設計に向けたオンチップインピーダンスモデルの構築を行う。
参考文献：葛西瀬梨亜 , 畠山寛 , 今井雅 , 黒川敦 , 金本俊幾 ," 低消費エネルギープロセッサの SoC 物理設計 ," 情報処理学会東北支部研究報

告 , Vol.2021-6, No.5-3, Feb., 2022 設計期間：3人月以上，4人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler

II，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 PrimeTime， トランジスタ数：100,000〜1,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：マイクロプロセッサ

集積素子を増やした FSK を用いた無線電力・
データ同時伝送システム制御回路
明治大学理工学部

藤田 誉大 , 中條 洋資 , 和田 和千

概要：磁界共鳴無線電力伝送回路に周波数偏移変調を適用した無線電力・データ同時伝送シス
テムの制御回路を実装した．制御回路は，2つの位相同期ループ（Phase Locked Loop: PLL）と，

FSK 変調回路，ハーフブリッジインバータ等を含む．回路の構成は，本試作以前に実装したチッ「FSK を用いた無線電力・データ同時伝送システムの制御回路」）と同
プ（PC579UDFR5390：
一であるが，その試作で集積化できていなかった一部の容量等の部品等を新たに集積化して実装した．その他，今後のチップ試作や研究等に活用するため，MOS トランジスタの形状比を数通り変えた，特性測定用の TEG トランジスタを併せて実装した．以前に試作したチップの納品より前に本試作の設計〆切を迎えたため，不具合の改善を行うことができず，以前に試作したチップと同様の問題が発生し，同時伝送システムとしての動作を確認することができなかった．
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA， トランジスタ数：
1,000〜10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

136

各種要素回路の試作
明治大学理工学部

和田 和千 , 藤田 誉大 , 中條 洋資 , 石井 祐典 , 福田 隆造

概要：3名の卒業研究で必要となる要素回路をそれぞれ設計した。具体的には次のとおりである。

①最適な無線電力伝送（WPT）のために送電周波数を調整する位相同期回路において，位相周波数比較器（PFD）の高周波化を目指した設計を行った。位相周波数比較器（PFD）の NAND

回路を，前回試作に比べて0.3倍に縮小している。② 1 Mbps ディジタル可視光通信の受信回路で用いる増幅回路と比較回路の試作を行っている。また，送信回路で外付け LED を駆動するためのソースフォロワを設計している。このソースフォロワには大きな電流を流すために，並列接続した MOSFET で大きな等価チャネル長を実現している。さらに，その動作時のチップ温度を管理するために，センシング用の19個の抵抗を配している。

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100〜1,000 試作ラン：

ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ

B-3

明治大学理工学研究科
明治大学理工学部

Appendix

電流制御発振器と周波数デジタル変換回路を用いた
ADC および温度係数を増加した PTAT 電圧発生回路
関根 かをり , 阿部 真也

安藤 夏輝 , 小林 寛

概要：低電圧・小面積 CMOS アナログ回路を設計することを根底に置き、評価に必要な回路の設計を行った。ポテンショスタットを使用した微弱な生体信号を扱う低消費電力動作・小面積化が電流制御発振器 (CCO) と周波数デジタル変換回路 (FDC) を接続した ADC を試作した。

CCO に関して、動作確認のために要素回路である遅延回路と差動アンプをそれぞれ単体で測定が可能な設計をした、温度センサとして熱源の温度分布検出のために用いる従来のものより、温度係数を高くした PTAT 電圧発生回路を試作した。熱源を配置し、その距離によって温度特性を検討する。これらの回路は測定器による動作確認を通して妥当性の評価を行っている。
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre， トランジスタ数：100〜1,000 試作ラン：

ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

疑似伝送線路東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎 , 高野 恭弥
川原 啓輔

概要：疑似伝送線路は有限の繰り返し構造から成る伝送線路状の電気回路であり，通常の伝送

線路にはみられない周波数特性を示すことが知られている．これを応用して波形整形や広帯域信号の電力合成などの新たな機能回路を作製できる可能性が示されており，開発が期待されている．本シャトルでは，集積回路チップ上の疑似伝送線路の特性を調べるために，スパイラル・インダクタと MIM（Metal － Insulator － Metal）キャパシタを用いた擬似伝送線路を試作した．
また，インダクタとキャパシタを2次元格子状に配置した2次元疑似伝送線路も試作した．これ
らの試作回路は2ポートの S パラメータを測定することにより評価する．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Keysight
社 ADS， トランジスタ数：～10

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

137

トータルドーズ耐性試験向け光再構成型ゲートアレイ VLSI
岡山大学学術研究院 自然科学学域

渡邊 実

概要：トータルドーズ耐性試験向けの耐放射線・光再構成型ゲートアレイ VLSI を試作した。耐放射線・光再構成型ゲートアレイはホログラムメモリ、レーザアレイ、ゲートアレイ VLSI から構成される光電子デバイスである。FPGA（Field Programmable Gate Array）のシリアル構成回

路は放射線に脆弱であるが、耐放射線・光再構成型ゲートアレイ VLSI では光技術を活用することで完全並列な構成が可能になり、放射線に強い構成回路が実現できる。その結果、故障を許容したゲートアレイの運用が可能になり、スタンダードな CMOS プロセスを用いていても既存の FPGA よりも高いトータルドーズ耐性が実現できる。ただ、これまでの耐放射線光再構成型
ゲートアレイでは並列構成が可能ではあるものの、構成回路にはクロック信号とフォトダイオー

ドをリフレッシュする共通信号が含まれており、これらの信号線のバッファが放射線で破壊されると、構成ができなくなるという弱点があった。この試作では構成回路からフリップフロップを除き、かつ、フォトダイオードのリフレッシュコントロールを無くした耐放
射線・光再構成型ゲートアレイ VLSI を実現した。先に試作した耐放射線・光再構成型ゲートアレイ VLSI の改良チップである。

B-3

設計期間：0.1人月以上，0.5人月未満 設計ツール：Synopsys 社 DesignCompiler，Milkyway，Mentor 社 Calibre，Mentor 社 ModelSim，

Appendix

Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チップ種
別：ニューテクノロジ

電気構成と光構成が可能な耐放射線光再構成型ゲートアレイ VLSI
岡山大学学術研究院 自然科学学域

渡邊 実

概要：耐放射線光再構成型ゲートアレイとは FPGA（Field Programmable Gate Array）の1種で、ホログラムメモリ、レーザアレイ、ゲートアレイ VLSI から構成される光電子デバイスである。

放射線に強い電気構成機能の実現に向けて、既存の FPGA の電気的なシリアル構成機能と光再構成型ゲートアレイの光並列構成機能の双方の機能を持つ耐放射線光再構成型ゲートアレイ

VLSI を試作した。電気的な構成機能のトータルドーズ耐性は、光並列構成のトータルドーズ耐性には遠く及ばないが、電気構成回路は冗長化され、放射線で壊れにくい設計としてある。電気構成機能が放射線で早期に破壊されたとしても光構成機能を用いてゲートアレイを評価することができ、この機能により電気構成機能の放射線に対する脆弱な個所を特定し、改良していくことで、耐放射線性の高い電気構成機能の実現を目指す。先に試作した耐放射線・光再構成型ゲートアレイ VLSI の改良チップである。
設計期間：0.1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Milkyway，Mentor 社 Calibre，Mentor 社
ModelSim，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000〜10,000,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：ニューテクノロジ

光受信用アナログフロントエンド回路 TEG7
岐阜大学大学院自然科学技術研究科
岐阜大学工学部

加藤 篤史 , 山田 拓磨

伊藤 大輔 , 中村 誠

概要：我々の研究グループでは，光パケット伝送用アナログフロントエンド回路の設計を行っている．光アクセス（FTTH）や光パケットルータでは，信号強度の異なるパケットデータの送受信を行うため，受信したパケットデータに高速応答可能なアナログフロントエンド回路が求められている．これまでの試作で，信号強度（振幅）の大きく異なるパケット信号（バースト信号）に対応した高速利得切り替え回路を検討してきた．今回の試作では、パケットデータ

対応光／電気変換回路（TIA）の後段で出力信号を一定にするために信号強度に応じて利得可
変を行う可変利得増幅回路（VGA）の試作を行った．特に、複数の伝送速度に対応可能とするために帯域切り替え機能を組み込み、さらに PAM4符号にも対応可能とするために線形増幅が得られる構成とした。また、帯域に応じた増幅器を設けず受信データ速度に応じて帯域を切り替えるため、低電力で複数速度に対応可能である。尚，試作 IC の詳細評価は今後行う予定である．

参考文献：[1] 加藤，湯浅，石原，中村，伊藤，“ 帯域切り替えによるトリプルレート対応低電力可変利得増幅器の検討 ”，信学会ソ大会，A-1-2，2021年9月．

設 計 期 間：4人 月 以 上，5人 月 未 満

設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社

StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000
種別：通信（RF 回路，ATM など）

138

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ

令和2年度第1回ルネサス CMOS 65nm 試作
超低電圧エナジーハーベスティング電源回路 ver.1
金沢大学理工研究域

北川 章夫

概要：新規考案した理想整流回路を用いたエナジーハーベスティング電源回路を試作した。このチップには、（1）理想整流回路単体、（2）多段倍電圧整流回路、（3）同期式磁束抽出回路、（4）発振回路内臓 DC-DC コンバータが含まれる。これらの電源回路は、入力電力の一部を使用して動作し、別途電源を用意する必要はない。性能評価の結果、（1）理想整流回路は、約5mV の超低電圧から電流が立ち上がる超低電圧での整流動作が確認された。この回路を用いて構成した（2）多段倍電圧整流回路では、理論的な出力 DC 電圧が、入力電圧振幅の2N 倍（N は段数）となるのに対して、97% の電圧効率、94% の蓄電エネルギー効率を達成した。これに対して、従来の（3）同期式磁束ショットキーダイオードを用いた多段倍電圧整流回路では、電圧効率が70% 以下、蓄電エネルギー効率が50% となる。

抽出回路、
（4）発振回路内臓 DC-DC コンバータについても評価を行ったが、予想より出力 DC 電圧が低かった。この回路の性能は、パ性能を引き出すためには、さらに、スイッチングタイミングの微調整が必要であることが分かった。

B-3

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100,000〜1,000,000 試

Appendix

ワーインダクタの性能に依存しており、数種類のパワーインダクタに対して実験を行ったところ、性能改善が見られたが、理論通りの

作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

超低電圧エナジーハーベスティング電源回路 ver.2
金沢大学理工研究域

北川 章夫

概要：新規考案した理想整流回路を用いたエナジーハーベスティング電源回路を試作した。このチップには、（1）理想整流回路単体、（2）多段倍電圧整流回路、（3）同期式磁束抽出回路、（4）発振回路内臓 DC-DC コンバータが含まれる。これらの電源回路は、入力電力の一部を使用して動作し、別途電源を用意する必要はない。超低電圧エナジーハーベスティング電源回路 ver.1と同じ回路構成だが、SOTB トランジスタのパラメータを変更し、充電速度を下げる代わりに、入力周波数帯域を広くとっている。性能評価の結果、ver.1と同様に、r 理想ダイオードが約5mV の超低電圧から整流動作することが確認された。電流値（ON 抵抗）は、予想通り、理想ダイオー（2）同期式磁束抽出回路、（3）
ド内のスイッチングトランジスタの低列接続数に比例する確認された。また、、（1）多段倍電圧整流回路、発振回路内臓 DC-DC コンバータの性能評価を行い。シミュレーションと一致する結果が得られた。
設計期間：2人月以上，3人月未満 設計ツール：2人月以上，3人月未満 トランジスタ数：100,000〜1,000,000 試作ラン：CMOS
SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ガードゲート構造を利用した耐放射線フリップフロップ
京都工芸繊維大学工芸科学研究科

古田 潤 , 記伊 智也 , 小林 和淑

概要：放射線が集積回路を通過すると、その電離作用により電子正孔対が生じる。生じた電荷によりトランジスタの出力が一時的に反転するシングルイベント効果が回路の信頼性を低下させている。放射線による一時的な反転の影響を防ぐ方法として、ガードゲート構
造と呼ばれる遅延素子を使用したローパスフィルタがある。このガードゲート構造をフリップフロップ内部に構成した耐放射線フリッ
プフロップ、FRFF を65nm FDSOI プロセスを利用して試作した。比較対象として通常の FF と、stacked FF と呼ばれる遅延時間のオー
バーヘッドの大きい既存の耐放射線 FF も同一のチップに搭載している。FRFF の放射線耐性はローパスフィルタの遅延の大きさに依存するため、遅延素子の構造を変更した FRFF を設計した。準単色中性子の照射試験により各 FRFF の放射線耐性を実測により評価し、FRFF ではソフトエラーが生じない結果となった。

参考文献：[1] 記伊 , 古田 , 小林 , "FDSOI プロセスにおける遅延を増加させたガードゲート型フリップフロップのソフトエラー耐性の実
測評価 ", pp. 155-159, DA シンポジウム (2021) 設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社
Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：100,000〜1,000,000 試作ラン：
CMOS SOTB 65nm 3mm 角 チップ種別：TEG（特性評価回路など）

139

耐放射線用 SAR-ADC
富山県立大学情報システム工学専攻
富山県立大学工学部

吉河 武文

青木 友哉

概要：耐放射線性能を高めたアナログ - デジタル変換回路（ADC）である。変換方式は差動型の逐次比較型（SAR）を採用している。一般的に SAR-ADC は、放射線の照射によりバルク内で発生したキャリアが AD 変換用のキャパシタに混入すると、AD 変換の途中で電荷量が変わることになるため、所望のデジタルコードが発生されずエラーコードとなる。本 SAR-ADC は、キャリアの混入する経路である一対のサンプリングスイッチの近傍に放射線検出回路をそれぞれ搭載し、一方にキャリアを検出したら、その検出した方のサンプリ
ングスイッチに係る変換を止めて他方のサンプリングスイッチに係る変換のみで AD 変換を行わせしめる。これにより、SNR は低下す
るものの、エラーコードの発生は抑制できることとなる。本 SAR-ADC では、デジタル回路の耐放射線性能の向上のためデジタル回路

のみに SOTB トランジスタを使用している。このため、マルチ電圧（3.3V と1.2V）となるので、耐放射線用のレベルシフタも搭載している。
設計期間：3人月以上，4人月未満 z 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100〜1,000 試作ラン：
CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

B-3
Appendix

超低電圧エナジーハーベスティング電源回路 ver.3
金沢大学理工研究域

北川 章夫

概要：新規考案した理想整流回路を用いたエナジーハーベスティング電源回路を試作した。このチップには、（1）理想整流回路単体、（2）多段倍電圧整流回路、（3）同期式磁束抽出回路、（4）発振回路内臓 DC-DC コンバータが含まれる。これらの電源回路は、入力電力の一部を使用して動作し、別途電源を用意する必要はない。超低電圧エナジーハーベスティング電源回路 ver.1と同じ回路構成だが、基板電位、ウエル電位、回路の基準電位の関係を変更することができる。提案回路の入力段には、交流電圧が印可されるため、基板およびウエル電位によって、回路動作に支障を来す可能性がる。しかし、ディープ N ウェルが回路抽出されなかったため、シミュレー
ションにより動作確認を行うことができなかった。このため、基板や各種ウエル電位を外部から設定した状態で回路動作を観測できる
ように、レイアウトと IO ピンに改造を加えた。このチップを用いて、回路が安定して動作するための条件を求めることができたので、来年度の試作に生かす予定である。

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100,000〜1,000,000 試
作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

耐放射線用 SAR-ADC
富山県立大学情報システム工学専攻
富山県立大学工学部

吉河 武文

青木 友哉

概要：耐放射線性能を高めたアナログ - デジタル変換回路（ADC）である。変換方式は差動型の逐次比較型（SAR）を採用している。一般的に SAR-ADC は、放射線の照射によりバルク内で発生したキャリアが AD 変換用のキャパシタに混入すると、AD 変換の途中で電荷量が変わることになるため、所望のデジタルコードが発生されずエラーコードとなる。本 SAR-ADC は、キャリアの混入する経路である一対のサンプリングスイッチの近傍に放射線検出回路をそれぞれ搭載し、一方にキャリアを検出したら、その検出した方のサンプリ
ングスイッチに係る変換を止めて他方のサンプリングスイッチに係る変換のみで AD 変換を行わせしめる。これにより、SNR は低下す
るものの、エラーコードの発生は抑制できることとなる。本 SAR-ADC では、デジタル回路の耐放射線性能の向上のためデジタル回路

のみに SOTB トランジスタを使用している。このため、マルチ電圧（3.3V と1.2V）となるので、耐放射線用のレベルシフタも搭載している。
設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：CMOS SOTB 65nm
2mmx1.5mm 試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

140

制御スイッチ付きリングオシレータを用いた
経年劣化評価試作チップ
東京理科大学理工学部

電気電子情報工学科

東京理科大学理工学研究科

電気工学専攻京都工芸繊維大学電子システム工学専攻

岸田 亮
関根 慧

須田 郁生 , 小林 和淑

概要：集積回路の微細化により経年劣化などの信頼性問題が顕在化しており，経年劣化の影響を評価することが重要となっている．本
チップに搭載した経年劣化評価回路では，制御スイッチを付けたインバータでリングオシレータを構成することで，経年劣化の影響をPMOS と NMOS で分離することや，経年劣化を抑制できる．また，IoT（Internet of Things）などで用いられるセンサなどでは，省面積かつ低消費電力なアナログディジタル変換器（AD 変換器）が求められる．単位容量のみで構成した逐次比較型 AD 変換器を搭載することで，従来の欠点であった面積と消費電力を小さくした．本チップは現在鋭意測定中であり，今後，実測評価結果を論文等で報告する予定である．
参考文献：菊田 , 小林 , 岸田 , "65 nm FDSOI 構造における標準しきい値電圧 MOSFET の経年劣化の実測評価 ", p. B6-3, 電子情報通信学会学生会研究発表講演会 (2022) 設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Xcelium，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000〜10,000,000 試作

ラン：CMOS SOTB 65nm 3mm 角

チップ種別：TEG（特性評価回路など）

B-3
Appendix141令和3年度第1回ルネサス CMOS 65nm 試作
DLL を用いた多相クロック生成回路
芝浦工業大学電子情報システム学科

ニコデムス レディアン

概要：本試作では Delay Locked Loop（DLL）を用いた多相クロックの試作を行った。DLL は位相比較器（PD:Phase Detector）とチャー
ジポンプ、遅延ラインから構成される。PD は TSPC D フリップフロップで実装され、分解能の向上を図った。レイアウト最適化のため、論理ゲートはすべてカスタム設計で実装している。MiM 容量は面積のオバーヘッドが大きいため、チャージポンプは定電流源とス

イッチ、MOS 容量で実現している。遅延ラインは電流制御遅延セルで実現し、PD での位相差検出の誤差を削減するために外部クロッ
クの再形成とダミーセルを追加している。回路のレイアウトは手動で行い、遅延のミスマッチを削減するためにレイアウトの対称性や配線長の調整を行った。回路全体の占有面積は約55um 31um であり、その多くは遅延セルとバイアス回路、デカプリング容量に占められている。ポストレイアウト検証ではトランジスタレベルでの検証結果と顕著な差が見られた。特に動作周波数がトランジスタレベ

B-3

ル検証時と比べて40% 〜50% ほど低下しているため設計時に十分なマージンが必要であることが分かった。

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，

Appendix

トランジスタ数：1,000〜10,000 試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバー

タなど）

耐放射線用 SAR-ADC
富山県立大学情報システム工学専攻
富山県立大学工学部

吉河 武文

青木 友哉

概要：耐放射線性能を高めたアナログ - デジタル変換回路（ADC）である。変換方式は差動型の逐次比較型（SAR）を採用している。一般的に SAR-ADC は、放射線の照射によりバルク内で発生したキャリアが AD 変換用のキャパシタに混入すると、AD 変換の途中で電荷量が変わることになるため、所望のデジタルコードが発生されずエラーコードとなる。本 SAR-ADC は、キャリアの混入する経路である一対のサンプリングスイッチの近傍に放射線検出回路をそれぞれ搭載し、一方にキャリアを検出したら、その検出した方のサンプリ
ングスイッチに係る変換を止めて他方のサンプリングスイッチに係る変換のみで AD 変換を行わせしめる。これにより、SNR は低下す
るものの、エラーコードの発生は抑制できることとなる。本 SAR-ADC では、デジタル回路の耐放射線性能の向上のためデジタル回路

のみに SOTB トランジスタを使用している。このため、マルチ電圧（3.3V と1.2V）となるが、耐レベルシフタは通常のものを使用している。
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100〜1,000 試作ラン：
CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

AD 変換器東京都市大学理工学部

傘 昊

概要：SOTB CMOS を用いる低電圧（電源電圧は１V 以下）のサイクリック型非2進 AD 変換器回路である．スイッチドキャパシター

型のマルチプライヤー型 DA 変換器とダイナミック比較器回路を内蔵し，小型で高精度（14ビット分解能）ADC を実現している．また，

スイッチドキャパシター回路を制御するノーオーバーラップパルス信号を発生するクロック信号発生器回路も内蔵している．SOTB 基
板電位変更可能の特徴を活用し，MOS の基板電圧を変化させることにより，トランジスタのスレッショルド電圧を制御し，ドランジス

タの特性を変更させ，必要に応じて使い分けて，低電圧 CMOS 回路の動作を実現させている．また，ダイナミック型増幅器回路である
リングアンプを採用し，低電圧でアナログ信号の増幅を実現している．入力段では，トランジスタのスレッショルド電圧を低く設計し，低電圧時の高いダイナミックレンジを確保している．一方，出力段では，トランジスタのスレッショルド電圧を高く設計し，増幅器回路の出力インピーダンスを増加させ，増幅回路の帯域制限と安定性確保を実現している．

"A 0.8V 14bit 294kSPS non参考文献：Eiki Kayama, Kenta Mori, Maebou Taichi, Yuanchi Chen, Hao San, Tatsuji Matsuura, Masao Hotta，binary cyclic ADC in 65nm SOTB CMOS technology," ISPACS 2021, Nov. 2021 設計期間：2人月以上，3人月未満 設計ツール：
Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10,000〜100,000 試作ラン：10,000〜100,000
チップ種別：アナログ (PLL, A-D/DC-DC コンバータなど )142

TIQ コンパレータベースのフラッシュ型 A/D コンバータほか
電気通信大学情報理工学研究科情報ネットワーク工学専攻

橋本 悠平 , 範 公可 , 石橋 孝一郎

概要：今回の試作では，TIQ コンパレータベースのフラッシュ型 ADC，Open8_SERV_SoC，Digital LDO の設計を行った．今回は TIQ

コンパレータベースのフラッシュ型 ADC の回路について報告する．本回路は，TIQ（Threshold Inverter Quantizer）コンパレータと呼ばれる，インバータの論理閾値電圧を利用したコンパレータを用いたフラッシュ型 ADC である．一般的にフラッシュ型 ADC は，コンパレータに供給する外部参照電圧を抵抗ラダーによって生成するため，消費電力が大きいという欠点がある．一方で，この TIQ コンパ
レータはインバータによる内部参照電圧によって電圧がスイッチングされるため，抵抗ラダーが不要となり，消費電力が大幅に削減される．本 ADC はフルスケール電圧0.9[V]，ステップ幅0.15[V] で設計を行い，分解能は3bit である．DNL の最大値 / 最小値は +0.004/-

0.042，INL は +0.054/-0.006であった．シミュレーションによると，本回路は温度特性が悪いことが明らかになったため，閾値補償機

能を持つ回路の設計が求められる．
設計期間：0.5人月以上，1人月未満
数：10〜100

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ (PLL, A-D/DC-DC コンバータなど )B-3

東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

Appendix

高周波デバイス TEG
楳田 洋太郎 , 高野 恭弥
川原 啓輔

概要：本シャトルでは，SOTB 65nm CMOS プロセスの高周波特性を明らかにするためにデバイス TEG を試作した．内容は，MOSFET

12種，MOM キャパシタ 2種，ポリ抵抗 1種，スパイラル・インダクタ 1種，伝送線路 2種，高周波パッド 1種である．ダブルウェル型
n-MOSFET の最大安定利得は1GHz で25.8dB，10GHz で16.1dB，30GHz で11.8dB であった．p-MOSFET の最大安定利得は1GHz で23.4dB，10GHz で13.4dB，30GHz で9.2dB であった．MOM キャパシタは，PDK にサンプルとして含まれていたレイアウト2種（100fFと27fF）をそのまま試作した．いずれも PDK の値どおりの容量値が得られ，高周波特性も良好であった．スパイラル・インダクタは自己インダクタンスが1nH のものを試作した．自己共振周波数は32GHz，Q 値は4.5であった．伝送線路の損失は，最上位メタルを用いたグランデッド・コプレーナ線路が30GHz において500μ m 長で−1.0dB 程度，Metal8層を用いたコプレーナ線路が−1.5dB 程度であった．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Keysight
社 ADS， トランジスタ数：10〜100 試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：TEG（特性評価回路など）

動作速度の改善を目的とした耐放射線フリップフロップ
京都工芸繊維大学工芸科学研究科

古田 潤 , 記伊 智也 , 小林 和淑

概要：放射線が集積回路を通過すると、その電離作用により電子正孔対が生じる。生じた電荷によりトランジスタの出力が一時的に反転するシングルイベント効果が回路の信頼性を低下させている。放射線による一時的な反転の影響を防ぐ方法として、ガードゲート構
造と呼ばれる遅延素子を使用したローパスフィルタがある。本設計ではガードゲート構造を用いた耐放射線 FF である FRFF の速度向上を目的とする。遅延時間の低下が大きいセカンダリーラッチの構造についてガードゲート構造以外の構造を組み合わせた FF を設計した。
設計した回路について動作確認を終えており、2022年には中性子の照射試験により各 FRFF の放射線耐性を評価する予定である。

設計期間：1人月以上，2人月未満

設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 HSPICE(RF)， トランジ

スタ数：100,000〜1,000,000 試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：TEG（特性評価回路など）

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村 皓平 , 王 勝瑋 , 有賀 優太 , 木野 久志 , 福島

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笹川 清隆 , 太田 淳 , 光学的・電気的同時計測を

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可能とする多機能埋植型デバイスの開発 , 第82回応用物理学会秋季学術講演会 ,2021年9月[179] 塩谷 涼太 , 森 康登 , 鐘堂 健三 , 寺澤 靖雄 , 竹原

[188] 山村健、三浦大、渡邊悠、中野誠「マイクロシ
ステム用オンチップ超低周波カウンタ」電子回路研究会 2021.11.08-09 オンライン

浩成 , 春田 牧人 , 田代 洋行 , 笹川 清隆 , 太田"[189] 三浦大、山村健、渡邊悠、中野誠「オンチップ

淳 , 人工視覚システムの高速駆動化に向けた制

セルフオシレーティングチャージポンプ多段化

御回路の設計 , 第82回応用物理学会秋季学術講

手法の検討」電子回路研究会 2021.12.23-24 オ

演会 ,2021年9月

ンライン "[180] 倉澤 和暉 , Guinto Mark Christian, 春田 牧人 ,[190] 八木健、頃安裕、三井隆、中野誠「がん検診を

竹原 浩成 , 田代 洋行 , 笹川 清隆 , 太田 淳 , マウ

目的とした合成開口超音波イメージング用受信

ス頭部に簡易設置可能な小型蛍光・血流観察用

回路の集積化」電子回路研究会 2021.12.23-24

イメージングデバイス , 第82回応用物理学会秋オンライン

季学術講演会 ,2021年9月[191] 頃安裕、八木健、三井隆、中野誠「がん検診を[181] 邑上 貴秋 , 太田 安美 , 須永 圭紀 , 河原 麻美子 ,目的とした高解像超音波イメージング用スイッ

竹原 浩成 , 春田 牧人 , 田代 洋行 , 笹川 清隆 , 太チトキャパシタ受信回路の検討」電子回路研究

田 淳 ," 薬物・光刺激によるドーパミン放出のマ会 2021.12.23-24 オンライン

イクロダイアリシス計測と埋植型イメージング[192] 八木健、小貫怜、三井隆、中野誠「Integration

デバイスによる神経活動蛍光計測 ", 第82回応用

of receiver circuits for synthetic aperture

物理学会秋季学術講演会 ,2021年9月

ultrasound imaging」第34回回路とシステムの[182] 萩田 瑞生 , Tso Kuang-Chih, 春田 牧人 , 高野 拓

ワークショップ 2021.08.26 オンライン

郎 , 寺澤 靖雄 , 竹原 浩成 , 田代 洋行 , 笹川 清

[193] 知野 , 四柳 , 橋爪 , " 遅延検査容易化設計の PUF

隆 , 太田 淳 , 人工視覚用 CMOS スマート電極搭への適用に関する検討 ," 電気・電子・情報関係

載フレキシブルアレイデバイスの開発 , 第82回

学会四国支部連合大会講演論文集 , 10-7, 2021

応用物理学会秋季学術講演会 ,2021年9月

年9月 .

[183] 岡田 竜馬 , 笹川 清隆 , 春田 牧人 , 竹原 浩成 , 田[194] 細見 , 四柳 , 橋爪 , " 電圧 - 遅延セルを用いる積層

代 洋行 , 太田 淳 , 微弱偏光変調検出に向けた多型イメージセンサ回路の接続検査について ," 電層偏光子搭載 CMOS イメージセンサ , 情報セン

気・電子・情報関係学会四国支部連合大会講演

シング研究会（IST）,2021年6月

論文集 , 10-8, 2021年9月 .

[184] 岸田 憲明 , 王 澤 , 湯 鴻浩 , 竹原 浩成 , 角 博[195] 池田 , 四柳 , 橋爪 , " 積層型 CMOS イメージセン

文 , 春田 牧人 , 田代 洋行 , 笹川 清隆 , 太田 淳 ,サの接続検査における検査容易化画素回路の適近赤外カラー眼底カメラ用モザイク干渉フィル用について ," 電子情報通信学会技術研究報告 ,タ搭載イメージセンサの作製と評価 , 情報セン

Vol.FIIS21, No.546, pp.1-6, 2021年10月 .

シング研究会（IST）,2021年6月

174

2021,2021年5月

Tashiro, Kiyotaka Sasagawa, Jun Ohta,A self-reset

スワークショップ ,2021年9月
C

プ の 設 計 ,LSI と シ ス テ ム と ワ ー ク シ ョ ッ プ[196] 原 , 四柳 , 橋爪 , " 電荷注入量に基づく電気検査

法におけるスキャン回路を考慮する検査入力制[208] 加藤、湯浅、石原、中村、伊藤、“ 帯域切り替

御 ," 第84回 FTC 研究会資料 , 2022年1月 .

えによるトリプルレート対応低電力可変利得増[197] 牧野 , 四柳 , 橋爪 , " 近似演算回路を用いた耐故幅器の検討 ”、信学会ソ大会、A-1-2、2021年9

障設計における遅延故障用テストパターン生成について ," 電子情報通信学会技術研究報告 ,Vol.121, No.388, pp.39-44, 2022年3月 .

月．

[209] 山田、佐藤、伊藤、中村、“CGFW 型広帯域 TIAの高利得化の検討 ”、信学会ソ大会、A-1-4、[198] 大濱 , 知野 , 四柳 , 橋爪 , " 遅延検査容易化回路

2021年9月．

の PUF への適用可能性評価 ," 電子情報通信学[210] 霜田、林、安藤、伊藤、中村、“PAM4 光パケッ会 技 術 研 究 報 告 , Vol.121, No.388, pp.24-29,

ト通信用 CTLE の高速制御回路の検討 ”、信学

2022年3月 .

会総合大会、A-1-6、2022年3月．

[211] 高木颯平，丹羽直也，四釜快弥，矢内洋祐，天ダリスキャンの遅延信号観測対象判別回路の設

野英晴，中里優弥，尼崎太樹，飯 田全広，"SLM

計 ," 第36回エレクトロニクス実装学会春季講演

細粒度再構成ロジックにおける構成情報の圧大会 , pp.215-218, 2022年3月 .

縮 ," 信 学 技 報 , vol. 121, no. 425, CPSY2021-[200] 守谷，加藤，弓仲，山本，佐藤，堀尾，“ 減衰付き STDP 学習則のアナログ回路設計と LSI 実
装 ”，信学技報，p. 44，2022年1月 .

49, pp. 26-31, 2022年3月 .

CAppendix[199] 片山 , 有元 , 四柳 , 橋爪 , "TDC 組込み型バウン[212] 木内泉美，中里優弥，趙 謙，飯田全広，" 少構成メモリ論理セル SLM 向けテクノロジマッピ[201] 小野，守谷，菅家，山本，弓仲，佐藤，“ ニューングアルゴリズムの一検討 ," 信学技報 , vol.

ロン回路への応用を目的としたアナログ CMOS

121, no. 344, RECONF2021-76, pp. 108-113,

多数決回路の設計 ”，信学技報，pp. 45-48，

2022年1月 .

2022年1月[213] 中里優弥，尼崎太樹，飯田全広，" 少構成メモ[202] 請園 智玲 , "Wave-FF による AES への電力解析

リ FPGA のテスト手法，" LSI とシステムのワー

攻撃の対タンパ性評価 ", 電子情報通信学会 技

クショップ，ポスター57，2021年5月 .

術研究報告 , 信学技報 , HWS2021-41, Vol.121,[214] 久我守弘，中里優弥，趙 謙，尼崎太樹，飯田全No.206, pp.1--6, ハードウェアセキュリティ研

広，"MEC デバイス向け FPGA-IP 試作チップの究 会（HWS）／ 立 命 館 大 学（オ ン ラ イ ン）,

動作検証，" 電子情報通信学会総合大会 シンポ

2021.10.

ジウムセッション，ADS-1-4，2022年3月．

[203] 安富啓太 , 古橋 樹 , 佐川航輝 , 高澤大志 , 香川[215] 山口 , 鈴木 , 及川 , 原田 ," 多端子 MOSFET によ景一郎 , 川人祥二 映像情報メディア学会技術報

るインバータを流れる電流の間接計測とその評

告 Vol.46,No.14 pp.39-42

価 ", 電子情報通信学会[204] 太田，小川，佐藤，" 変動するケーブルの寄生容量の影響を低減する差動容量 - 電圧変換回路

電子部品・材料研究会 , CPM2021-81, 2022年3月[216] 原田 , " 多端子 MOSFET による低電圧回路の温の検討 ", 2022年 総合大会講演論文集 , 2022年

度補償への応用 ", 電気学会

3月

ECT-021-055, 2021年11月

電子回路研究会 ,[205] 佐藤 ,，佐藤，小川，" 時分割型多入力増幅回路[217] 山中風葵 , 前田大輔 , 清水尭之 , 横式康史 , 德田

におけるバッファのオフセット電圧に起因する

崇 , ” 光駆動による小型連続血糖センサ向け RF

出力オフセット電圧の低減 "，第34回

送信回路の検討 , 令和４年電気学会全国大会 ,回路とシステムワークショップ，2021年8月

3-109, 3月 .

[206] 廣永，佐藤，小川，" スイッチング電源回路の[218] 光石 幹 , 横式康史 , 德田 崇 , 永田駿一郎 , 渡辺

補助電源用チャージポンプの小面積化および効

剛志 , 黄 晋二 , “ 単層グラフェンの CMOS チッ

率改善 "，第34回 回路とシステムワークショッ

プ上集積化に関する基礎検討 ”, 令和４年電気学

プ，2022年8月

会全国大会 , 3-113, 3月 .

[207] 佐藤、山田、中村、伊藤、“TIA の異なる実装条[219] 高松 洸佑 , 松岡 聡 , 徳田 崇 , 横式 康史 , “ アナ件に応じた周波数帯域制御方法の提案 ”、信学

ログ・デジタル混載 CMOS チップを用いた分会ソ大会、A-1-1、2021年9月．

散型光電気神経インターフェースデバイスの研175

究 ” ”, 2022年第69回応用物理学会春季学術講クリック ADC の高速化手法の検討 ," 電子情報

演会 , 23a-E105-3, 3月

通信学会 ICD/CAS 研究会 , 2021年12月[220] 深町 賢人 , 竹内 瑞希 , 横式 康史 , 德田 崇 , “ 生[231] 船山海斗 , 傘昊，" 大振幅入力可能な低電圧・高体埋め込みマイクロデバイス向け光電力伝送回

精度サンプリング回路の検討 ," 電気学会 電子路の開発 ”, 2022年第69回応用物理学会春季学

回路研究会 , 2022年3月

術講演会 , 23a-E105-4, 3月[232] 園田翔也 , 塩見準 , 小野寺秀俊 , “ 幅広い動作性[221] 清水 尭之 , 三浦 良 , 深町 賢人 , 横式 康史 , 德田

能領域で最小エネルギー動作点を追跡するアル崇 , “CMOS 制御光駆動による小型連続血糖セ

ゴリズムの近似演算に基づく高効率実装 ,” DA

ンサの評価 ” , 2022年第69回応用物理学会春季

シンポジウム2021, pp. 24-31, 2021年9月 .

学術講演会 , 23a-E105-5, 3月[233] 吉長、木村、斎藤 , ” 露光効率を改善可能な部分[222] Reyhan Ramadhan, Kosuke Takamatsu, Yasufumi

露光型イメージセンサの画素構造に関する検討

C

Yokoshiki, Takashi Tokuda, “ Digital-based", 令和3年度電気学会東京支部茨城支所研究発

Appendix

Design of Optical Power Transfer-based

表会 ,2021年11月 .

Biomedical and Internet-of-Things Devices ” ,[234] 木村智宏、木村孝之 , ” 部分露光型イメージセン

The 69th JSAP Spring Meeting 2022, 23p-

サで問題となる露光領域選択方法の改善に関す

E105-1, Mar.

る研究 ", 令和3年度電気学会東京支部茨城支所[223] 竹内瑞希 , 深町賢人 , 横式康史 , 德田 崇 , “ 超小型 IoT エッジ向け 光エナジーハーベスティング[235] 吉長、木村、斎藤 , ” 露光効率を改善可能な部分

回路 ”, 令和４年電気学会全国大会 , 3-111, 3月 .

露光型イメージセンサの画素構造に関する検討[224] 日比、津田、五島、” 低電圧オペアンプの レイ", 令和3年度電気学会東京支部茨城支所研究発

アウト設計 ” 電気電子情報関連学会東海支部、

F5-7、2021年9月

表会 ,2021年11月 .

[236] 中山、木村、増澤 , ” コイルと平行配線の組み合[225] 市原悠嗣 , 津田紀生 , 五島敬史郎 " パラメトリッ

わせによる磁気ビーズの操作性を向上させるた

ク共振回路を用いた強磁性体のイジングモデル

めの構造改良に関する研究 ", 令和3年度電気学のシミュレーション ", 電気電子情報関連学会東会東京支部茨城支所研究発表会 ,2021年11月 .

海支部 F5-8 (2021） 9月[237] 柴田 滉平，内山 晃宏 , 大西 哲 , 李 尚曄 , 町田

[226] 笈川 , 宇佐美 , " リーク電流の製造ばらつきを利克之 , 石原 昇 , 益 一哉 , 伊藤 浩之 ,「Au 錘1軸差

用した LR-PUF の機械学習攻撃に対する耐性評

動型 CMOS-MEMS 加速度センサの統合設計シ

価 ", 信学技報 VLD2021-93, pp.93-98, 2022年3

ミュレーションの検討」第13回集積化 MEMS シ

月.

ンポジウム , 10A3AP1, オンライン , 2021年11月[227] 渡邊伊吹 , 讃岐純平 , 弘中哲夫 , 窪田昌史 , " 機

9日 -11月11日 .

械学習によるリコンフィギャラブルデバイス用[238] 木村有佐 , 吉田僚一郎 , 安藤幹 , 大島佑太 , 鍋屋

論理素子配置の開発評価環境の構築，” 2021年

信介 , 平川顕二 , 岩瀬正幸 , 小笠原宗博 , 依田孝 ,

度 ( 第72回 ) 電気・情報関連学会中国支部連合

石原昇 , 伊藤浩之 ,「P 型と N 型の FET サイズ比

大会，R21-19-03，2021年10月23日．

が 異 な る CMOS 論 理 回 路 へ の γ 線 照 射 の 影[228] 森 健太 , 嘉山 永樹 , 前防 太智 , 陳 遠馳 , 傘 昊 ,響」,2021年電子情報通信学会ソサイエティ大松浦 達治 , 堀田 正生 , " リングアンプを用いた差動増幅器の熱雑音解析と検討 ," 電気学会電子回路研究会，2021年11月[229] 森 健太 , 嘉山 永樹 , 前防 太智 , 陳 遠馳 , 傘 昊 ,会 (Online),C12-19,2021年9月15日 .

[239] 石原昇，吉田僚一郎，木村有佐，安藤幹，大島佑太，鍋屋信介，平川顕二，岩瀬正幸，小笠原
宗

博，依

田

孝，伊

藤

浩

之 ,

松浦 達治 , 堀田 正生 , " リングアンプを用いた差「ELT(EnclosedLayoutTransistor) に よ る 耐 放 射動増幅器の熱雑音解析と検討 ," 電気学会電子線 CMOS 集積回路の設計」, 情報処理学会 , DA

回路研究会，2021年11月

シンポジウム2021（Online）,16A-1,2021年9月[230] 嘉山 永樹，森 健太，前防 太智，陳 遠馳，傘昊，松浦 達治，堀田 正生 , " 低電圧高精度サイ

176

研究発表会 ,2021年11月 .

1日 -3日 .
[240] 木村有佐 , 吉田僚一郎 , 安藤幹 , 大島佑太 , 鍋屋

信介 , 平川顕二 , 岩瀬正幸 , 小笠原宗博 , 依田孝 ,

幅器の検討，” 2021年電子情報通信学会ソサイ

石原昇 , 伊藤浩之 ,「CMOS リング発振回路へのエティ大会 C-12-29，オンライン，2021年9月

γ線照射の影響とその要因解析」, 第34回回路

15日 .

と シ ス テ ム の ワ ー ク シ ョ ッ プ(Online),C5-3,2021年8月27日 .

"Subthreshold 領域で動作する低消費電力低雑[241] 柴田 滉平 , 内山 晃宏 , 大西 哲 , 李 尚曄 ,石原

昇 , 町田克之 , 益一哉 , 伊藤[251] 宮崎和哉，森下賢幸，小椋清孝，伊藤信之，浩之 ,「1軸差動型 CMOS-MEMS 加速度センサの統合

音増幅器の検討，" 2021年度（第72回）電気・情報関連学会中国支部連合大会，R21-12-04，
オンライン，2021年10月23日．

設計シミュレーションの検討」, 令和3年度 E 部[252] 金田直樹，森下賢幸，小椋清孝，伊藤信之，

門 総 合 研 究 会 , MSS-21-047, 2021 年 7 月 26 日

"28GHz 帯低位相雑音インジェクションロック

-27日 .

LC 型4逓倍器に関する検討，" 2021年度（第72[242] Z. Gong, S. Lee, N. Ishihara, and H. Ito, "A
based on harmonic rejection," 電子情報通信学会総合大会 , 2022年3月．

R21-12-05，オンライン，2021年10月23日．
[253] 林祐樹，小椋清孝，森下賢幸，伊藤信之，"180nm CMOS プロセスを用いた24 GHz 帯増幅器

[243] S. Amakawa, S. Lee, K. K. Tokgoz, and H. Ito,

回路の高性能化の検討，" 2021年度（第72回）"Circuit design and device modeling for

電気・情報関連学会中国支部連合大会，R21-

biomedical applications," 令和3年度生体医歯工

12-11，オンライン，2021年10月23日．

学共同研究拠点成果報告会 , 2022年3月 .

[254] 栢野陽平，小椋清孝，森下賢幸，伊藤信之，"20[244] 中尾 , 武内 , "RISC-V を用いた命令拡張のため

GHz 帯低位相雑音広帯域 LC 発振器の検討，"のプロセッサ開発環境の検討 ", DA シンポジウ

2021年度（第72回）電気・情報関連学会中国支

ム 2021 論文集 , Vol. 2021, pp. 52-59, 2021 年 9部連合大会，R21-12-12，オンライン，2021年

月.

10月23日．

[245] 中尾 , 武内 ,"Rocket-Chip への三角関数演算命[255] 瀬口慎一郎，森下賢幸，小椋清孝，伊藤信之，

令の実装と評価 ", デザインガイア , Vol. 2021," 三 帯 域 同 時 受 信 LNA の 省 面 積 化 の 検 討，"

SLDM-196, No.30, pp.1-6, 2021年12月 .

2021年度（第72回）電気・情報関連学会中国支[246] 吉岡大，森下賢幸，小椋清孝，伊藤信之，“ フ部連合大会，R21-12-13，オンライン，2021年

ラットゲイン・低雑音広帯域 LNA の検討，”

2021 年 電 子 情 報 通 信 学 会 ソ サ イ エ テ ィ 大 会

10月23日．
[256] 塩 津 勇 作，菅 原 聡，“ULVR-SRAM を 用 い た

C-12-11，オンライン，2021年9月15日 .

ニューラルネットワークアクセラレータの性[247] 橋本佳紀，小椋清孝，森下賢幸，伊藤信之，“24能 ”，第69回応用物理学会春季学術講演会，相GHz 帯 パ ワ ー VCO の 高 効 率 化 に 関 す る 検

模 原 市，神 奈 川 県，2022 年 3 月 22 日 -26 日，

討，” 2021年電子情報通信学会ソサイエティ大paper 23p-E307-5.

会 C-12-15，オンライン，2021年9月15日 .

[257] 塩 津 勇 作，山 本 修 一 郎，菅 原 聡，“ 不 揮 発 性[248] 栢野陽平，小椋清孝，森下賢幸，伊藤信之，“ スSRAM：エッジコンピューティングの革新的低イッチトレジスタ電流源を用いた LC 発振器の消費電力技術 ”，日本学術振興会先進薄膜界面

低位相雑音に関する研究，” 2021年電子情報通機能創成委員会第 6 回研究会，オンライン，

信学会ソサイエティ大会 C-12-17，オンライン，

2021年10月4日．

2021年9月15日 .

CAppendix

divide-by-18 injection locked frequency divider回）電気・情報関連学会中国支部連合大会，[258] 矢野広気，塩津勇作，山本修一郎，菅原聡，“ 超[249] 瀬口慎一郎，森下賢幸，小椋清孝，伊藤信之，

低電圧リテンション SRAM のパワーゲーティン“ 三帯域同時受信低雑音増幅器に関する検討，”

グ性能とアーキテクチャ ”，第69回応用物理学

2021 年 電 子 情 報 通 信 学 会 ソ サ イ エ テ ィ 大 会

会春季学術講演会，相模原市，神奈川県，2022

C-12-26，オンライン，2021年9月15日 .

年3月22日 -26日，paper 23p-E307-6[250] 林祐樹，森下賢幸，小椋清孝，伊藤信之，“ イ[259] 佐貫海斗，遠藤弘之，塩津勇作，菅原聡，“ 各ンダクタ結合による24 GHz ゲインブースト増

種層間絶縁材料を用いたトランスバース型薄膜

177

µTEG の高精度集中定数回路モデル ”，第69回
応用物理学会春季学術講演会，相模原市，神奈
川県，2022年3月22日 -26日，paper 24p-E205-

12.
[260] 松﨑翼，塩津勇作，山本修一郎，菅原聡，“ バルクデバイスを用いた超低電圧リテンション

Flip-Flop の設計と解析 ”，第82回応用物理学会
秋季学術講演会，オンライン，2021年9月10日-13日，paper 12p-N304-5[261] 斎藤修平，塩津勇作，原拓実，山本修一郎，菅原聡，“ ボディバイアス制御 ULVR-SRAM の設計と解析 ”，第82回応用物理学会秋季学術講演

C
Appendix

会，オンライン，2021年9月10日 -13日，paper

12p-N304-6.
[262] 原拓実，塩津勇作，山本修一郎，菅原聡，“ ニアスレッショルド電圧動作 ULVR-SRAM マクロの設計と解析 ”，第82回応用物理学会秋季学術講演会，オンライン，2021年9月10日 -13日，

paper 12p-N304-7.
[263] 塩津勇作，山本修一郎，菅原聡，“ULVR-SRAMを用いた BNN アクセラレータの提案と性能予測 ”，第82回応用物理学会秋季学術講演会，オン ラ イ ン，2021 年 9 月 10 日 -13 日，paper 12p-

N304-8.
[264] 遠藤弘之，塩津勇作，菅原聡，“ 薄膜トランス
バース型マイクロ TEG モジュールの簡略化集
中定数回路モデル ”，第82回応用物理学会秋季
学術講演会，オンライン，2021年9月10日 -13
日，paper 10p-N406-4.

[265] 塩津勇作，吉田隼，山本修一郎，菅原聡，“ ボディバイアス効果を用いた ULVR-SRAM セルの設計とそのパワーゲーティング性能 ”，LSI とシ
ステムのワークショップ2021，オンライン，

2021年5月10日 -11日，poster 29[266] 原拓実，塩津勇作，山本修一郎，菅原聡，“ ニアスレッショルド電圧動作超低電圧リテンショ
ン SRAM の設計と性能解析 ”，LSI とシステムのワークショップ2021，オンライン，2021年5月

10日 -11日，poster 55.
著書[1]

Mutsumi Kimura, Neuromorphic Chip using
AOS Thin-Film Devices, Wiley, Amorphous
Oxide Semiconductors: IGZO and RelatedMaterials for Display and Memory, Chapter 22,

178

May 2022, to be published特許[1]

北川章夫 " 整流回路、昇圧回路および SMFE 回
路 " 特願2022-03993044621

D. VDECの利用規程・申し込みガイド
D.1

概要

VDEC は、全国の大学・高専向けに様々な支援事業を実施している。

system の上になりたっているので、Internet の仕組やUnix についての素養はあらかじめ付いていることを期待している。従って、利用でトラブルが起こったとき

1.

CAD ツールの共同利用には研究室や学校のネットワーク管理者と十分連絡を

2.

VLSI 試作サービスの共同利用

とって、問題を切りわけながら対処することが勧めら

3.

CAD ツール講習会 (8-9月・3月 )

れる。

4.

社会人リフレッシュ教育 (6月 -8月、学生も参
加可能 )VLSI デザイナーフォーラム ( 若手の会 )6.

大型装置利用

まずはじめにVDEC からのおしらせ、また講習会・リフレッシュ
教育を除く全ての申込や問い合わせには、VDEC のD

WEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いていAppendix

5.

D.2

CAD ベンダー、試作会社等のアカデミック向けの協る。一部のページは秘密等が含まれるため、WEB アク

力により、それぞれのサービスを大幅なアカデミック

セス用アカウント・パスワードならびにアクセスしてディスカウントで提供している。VDEC 設立以来、こいるマシンの Internet Protocol（IP）アドレスによってれまでの実績では、CAD の利用・CAD 講習会は無償、制限をかけている。

LSI 試作サービスは海外での類似サービスの半額以下、

従って、VDEC を利用したい場合、前もって教員に

大型装置は消耗品実費負担のみとなっている。見返りよるアカウントの申請が必要である。登録は無料。資として、ユーザには VDEC を利用する「顧客」ではな格の審査を行うため十分な（サービス開始前1ヶ月以

く、VDEC と一緒になってサービスを向上させる「主上）時間的余裕をもって、申込をお願いしたい。申込体」としての自己研鑽と協力を期待している。全国のから概ね数週間が経過した後、WEB ページアクセス用

研究室がバーチャルな一つの研究室として助けあいがのアカウントとパスワードが発行される。アカウントできるような状況を理想とし、限られたスタッフの中、は、半角英大文字2字 + 半角数字5桁（例 : VD00000）

日々支援活動を行っている。

からなる。

サービスの対象は基本的には、大学・高専であり、申込で特に注意する点は、VDEC の WEB にアクセ

端的にはメールアドレスとして「.ac.jp」を持つ教員

スしたい研究室のマシンの IP アドレスを入力することと、その研究室内の教職員と学生を対象とする。それである。学校の中にあるマシンからのみアクセスを許以外の研究所の利用や、企業との共同研究については可しており、プロバイダーのアドレスならびに、Proxy

個別の判断を要する。特に CAD ツールについては

サ ー バ の ア ド レ ス 登 録 は 禁 止 す る。 入 力 の 際 は、CAD ベンダーとのライセンス規定に抵触しないよう細133.11.58.4,133.11.58.5のように、IP アドレスを全て心の注意が必要であるため、VDEC の担当者（vdec@「半角」の英数字で、「,」( 半角カンマ ) で区切って、途

vdec.u-tokyo.ac.jp）に必ず相談いただきたい。その他

中改行を入れずに入力する。また、ここで入力するアのサービスについては VDEC の裁量範囲が広くなるの

ドレスは、「ネットワークの外部から見えるアドレス」

で可能性が高くなるが、こちらもあらかじめ相談いたであることに注意する。特に、NAT(IP masquerade とだきたい。企業との共同研究については、少なくともいうプログラム名で呼ばれることもある。機能として

非営利、アカデミック側が51% 以上のイニシアチブをは NAT が正しい。) で研究室内をローカルネットワー

取る研究であることが必要である。

クにしている場合は、NAT サーバのアドレスを入力す

また、CAD の申込や試作申込、装置利用申込など、る。よくある間違いとして、ローカルネットワークの契約にかかわる作業は全て、代表の教員の方々に行っIP、例えば「192.168.X.XX」を登録したためアクセスていただくことをお願いしている。研究室のメンバができなくて困っている例がある。

代理で行うことも現実には可能であるが、その場合もネットワークが変更になるとか、研究室のマシン増あくまで教員の了解をとり、代理としての心構えで望設などで IP アドレスを変更する場合は同じく、申込のんでいただきたい。

ページから「登録内容変更」を行う。特に、古い IP が

VDEC の シ ス テ ム は、Internet と Unix operating

使えなくなるといった大幅なネットワークの変更がわ

179

も意味が無い）•Proxy サーバ等を介さないアドレスを指定すること。
これは、設計規則等の機密情報が Proxy サーバに残ってしまい、機密漏洩につながることを防ぐためであるので守っていただきたい。但し、ファイアーウ
ォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない
図 E.1 VDEC ホームページのインデクスフレーム

E.3

CAD ツールの共同利用

VDEC では、集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している。これら
Dのソフトウェアは、VDEC の VLSI 試作以外のアカデ

Appendix

ミック用途（MOSIS-VDEC を通じた試作、教育用の演習、EB 等 VDEC の大型装置利用のためのデータ作
図 E.2 アカウント登録・変更ページの入口

成用、等）の利用も可能である。アカデミック向けであるから、企業との研究の際は利用の可・不可が場合
により異なるので、心配な場合あらかじめ相談いただ
きたい。

1つの設計作業を行うために、2つ以上のベンダーから CAD を選べる状況（二重化）を理想としている。

LSI の設計には、CAD ソフトと共に、パラメータやライブラリが必要であるが、これも職員や関連研究室のボランティアにより、充実のための努力が払われている。ボランティアとしての協力は大変に歓迎される。

CAD 申 込 の WEB ペ ー ジ に 教 員 が ア ク セ ス す る（WEB アカウントが必要である）。NDA 事項を了解い
ただきサイン入りの文書を VDEC センター長室に送付した後、CAD の申請ができる。

図 E.3 アカウントの新規登録の注意点

かっている場合は、まえもって新旧両方のアドレスを登録しておく。万一アクセスできなくなった場合は、「新規登録」を行い、同じ E-Mail アドレスを入力することで上書き変更が可能である。
【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコンピュータの IP アドレスを登録する必要はない•IP アドレスの登録数には制限を設けないが、管理の行き届いたコンピュータのみに限定すること•DHCP サーバにより動的に割り当てられた IP アド
レスやローカルアドレスなどは登録できない（して180

図 E.4 CAD 利用申込フォームの「ライセンス数の登録」パート記入における注意点

申請時に WEB から入力する内容は以下のとおり。

ーバと VDEC および地域拠点校に対して、ライセンス• ソフトウェアライセンス数 ( 研究室で同時に使用す認証用の特定のポートを空ける必要がある。この場合、ると思われる最低数を入力 )各大学・高専のネットワーク管理者と相談すること。

• 用途

初期設定等はやり方を一度経験すれば簡単である• メディアリクエスト ( 使用する Operating System をが、はじめてのときは様々な問題が起こることもある。

選んでチェックする )。

VDEC に対する大幅なアカデミックディスカウントの• 利用する研究室所有ワークステーションのホスト引き換えとして、各研究室は CAD ベンダーによる直ネーム (VDEC、端的には usr1から名前→ IP アドレ

接のサポートを受けられない。かわりに VDEC では、スの解決ができる、「.ac.jp」で終わるホスト名であ「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用ることが条件。)

意している。質問はこちらのメーリングリストを利用いただきたい。CAD を利用する研究室の構成員のどなソフトウェアの CDROM（メディア）について、

以下のとおり。

で「回覧」していたが、インターネットの発達により

1. WEB ページから、利用するメンバの E-Mail ア

回線が豊富になったので、現在では CD に書き込める

ドレスを登録すること。特にその際、「.ac.jp」

ISO イメージファイルで提供している。VDEC ホーム

で終わるアドレスを利用し、メールはプロバイ

ページの「ライセンスファイルの配布 > ここから」かダ等に転送しないこと（情報漏洩の観点から）。

らダウンロードできるようにある。当然ながら、VDEC

2. リストの更新は頻繁におこない、卒業生へのメのユーザアカウントとパスワードが必要となるため、ール配信は速やかに停止すること。特に4月に注

CAD を申請してから数週間程度の時間差が必要となる

意。

であろう。

D
Appendix

VDEC の創設期においては、メディアを近隣の研究室

たでも投稿、返答してよい。CADuser ML の注意点は

3. メールをする前に、あらかじめ CADuser ML のメディアをダウンロードした後、プログラムをイン

過去記事検索が WEB からできるので、類似の質

ストールし、初期設定ファイルを整備する。特に、ラ問が無いかどうか検索してから投稿すること。

イセンスファイルは WEB 経由で別途取得の上設定す

4. 機密保持にかかわるような内容のメールは、

るか、環境変数 LM_LICENSE_FILE 等を（ライセンス

CADuser に送ってはならない。各試作のメーリ

サーバのポート番号）@（ライセンスサーバ）の形式

ングリストに送ることで設定する。また、/etc/hosts ファイル等を設定し、ラ5. 問題解決したら、問題、原因、解決法をまとめ

イセンスサーバを「ローカルのネットワーク相当でアて投稿すること（必須ではないが、ネット利用

クセスできるように」する。端的には、手元のワークのエチケットといえる）。

ステーションにおいて、例えば「vdec-cad1」と指定す
る だ け で、FQDN 形 式 の「vdec-cad1.vdec.u-tokyo.

ac.jp」のマシンの IP アドレスが引けるように設定する。
CAD ツールを実行するためには、VDEC または地域拠点校のライセンスサーバによる認証が必要である。ライセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので、VDEC または地域拠点校のどちらかのライセ
ンスサーバがメンテナンス等の事情により停止している場合でも、稼働中のもう一方のライセンスサーバを

図 E.5 CAD 利用者メーリングリスト登録における注意点

選択することにより CAD を実行することが可能である。また、ライセンスサーバの認証は、CAD ツール起動後も数分おきに行われるので、CAD ツールを実行中
は常時ライセンスサーバとの通信が可能な状態にしておかなければならない。また、ファイアーウォールを使用しているネットワーク環境では、VDEC の Web サ

181

ライセンスは年度単位で申込みを受けつけしてい内 > 機密保持契約（NDA）の文面」より、希望プロセ

る。各 CAD ベンダーと VDEC との交渉がまとまる毎

スの NDA にサインして VDEC に郵送し、VDEC 側で年3月末に、CADuser ML と WEB 上に、次年度の CAD

手続き終了後に NDA 締結となり、設計規則やライブ

利用申込案内が出るので忘れずに申込する。4月中はラリにアクセスできるようになる。設計規則は WEB

移行期間として前年度申込のライセンスも有効にして経由のアクセスならびに、WEB での公開を禁止していあるが、4月末に切れるため、そのときになって慌てる会社の場合は CDROM 等で送付される。NDA の対る例が毎年発生している。
「永久ライセンスではない」

象は教員であるが、研究室の職員・学生にも同じ NDA

ことに十分ご注意いただきたい。

が適用されるため、取扱には細心の注意を支払ってい
ただきたい。尚、秘密保持契約内容は、以降の同一プ【毎月注意を払うべき点。熟読必須。
】

ロセスによるチップ試作全てにおいて有効である。

VDEC では、CAD を使用できる計算機のリス

試作申込はデザイン提出〆切日の6〜3ヶ月前、キャDト（アクセスリストと呼ぶ）を半年毎に更新

ンセルの〆切は1ヶ月前である。1ヶ月前より遅くなっAppendix

している。このとき DNS の逆引きができなくたキャンセルには、原則として試作代金をお支払いいなっていた等の何らかの不具合で、アクセス

ただくので注意いただきたい。特にはじめて試作に参

リストに自分の計算機が登録されない場合が加される場合は、1ヶ月前には回路ができているくらある。その場合、CAD が使えなくなるので、

いの、余裕をもったスケジュールを組まれることを強アクセスリスト更新前に対処する必要があ

くお勧めする。

1.

2.

3.

る。サーバの停止は、全国ユーザに影響が及

VLSI 申込フォームの入力に関する注意点（図5.8）

ぶため頻繁には行えないので、万が一アクセ• 希望チップ寸法の項目のチェックボックスを必ずスリストの不備に気づかなかった場合は、最チェックした上で希望チップ数を入力すること。

悪半年以上 CAD が使用できなくなる。

チェックを行わないと入力した数字は無効となる

以上の理由で、VDEC から「CAD のアクセス• チップ数入力には半角数字を用いる

リストを更新します」というアナウンスがあ設計に関する問い合わせについては、各試作についった場合、必ずチェックを行い、自分のコンてメーリングリストを用意してあるので、設計者全員

ピュータが登録されていることを確認しなけのメールアドレスを登録する。
「.ac.jp」で終わるアド

ればならない。

レスであり、プロバイダに転送をしないよう注意願いた

登 録 確 認 の ペ ー ジ は、http://www.vdec.

い。これらメーリングリストの過去記事検索もできる。

u-tokyo.ac.jp/CAD/cad_access_list.html で ある。ブックマークを強くお勧めする。

4.

IP アドレス ( ホスト名 ) registered という表示が出ていれば登録されている。

5.

false(false( ホスト名 )) FAIL という表示が出ていれば登録に失敗しているので、原因を探る。

一般的に、DNS の逆引き（ホスト名から IP アドレスを引く）に失敗していることが多い。研究室のネッ

図 D.6 VLSI 試作メーリングリスト登録ページの注意点

トワーク管理者とも相談して、VDEC のサーバから、
当該ホスト名の逆引きができるまで原因の除去を行う。

レイアウトを設計した後、VDEC が提供する最新のDesign Rule Check ファイルでチェックを行い、エラー
D.4

182

VLSI 試作サービスの共同利用

フリーになったものを提出する。また、シミュレーシ

VLSI 試作サービスは、教育研究目的に限って認めらョンはもちろんのこと、レイアウトが回路図と同等でれる。WEB ページに本年度のランが掲示され、数ヶ月あることを確認する Layout Vs Schematic (LVS) チェッ

前から試作が申込可能になり、リンクが張られる。まクを通しておいて、提出しようとする回路が本当に動ず、試作会社の持つ機密情報に対する NDA 契約を行作しそうである確信を持っておくことは最低限必要でう。これは VDEC ホームページの「試作関係 > 試作案あろう。デザインの提出は指定された VDEC ページから行う。提出時に VDEC 側で最終 DRC を実行する。

D.7

デザイナズフォーラム（旧若手の会）

ここでエラーが出たチップは提出できない。必ず自分の毎年9月頃、VDEC を利用する若手が合宿を行い、環境で DRC フリーにしてからチップを提出すること。

最近の動向や研究内容について話しあう機会を設けて提出〆切は月曜日に設定されていることが多いが、いる。発足当初の「若手」の定義は年齢が5ビット。

できる限り余裕をもって、前の週などに提出をいただ

最近の定義は「自分は若手だと思っている学生・教職

きたい。また、月曜日に締め切った後、VDEC 側でさ員」であるので積極的な参加をお待ちしている。

らにデザインルールをチェックしている。この際本来出てはいけないエラーが出ることがあり、出た場合設

D.8

大型装置利用

計者に修正のお願いを連絡するので、提出したからと

LSI テスターや、EB 装置など、公開可能な装置についって安心せず、1週間ほどは VDEC からの連絡に注いては、利用の案内を WEB ページに掲載している。

意願いたい。

その手順に従って利用方法の学習と申請を行う。基本

デザイン提出から数ヶ月後に、VLSI チップが納品さ

1.

員の代理として責任をもって使っていただく。

する。

2.
D.5

供しないかわりに、毎年2回、夏と春と CAD 講習会を

利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

CAD ツール講習会

CAD ベンダーとの契約により、個々のサポートは提公開の対象は教員であり、研究室メンバは教DAppendix

れ、請求書も送付されるので、遅滞なく支払をお願い

的なスタンスは以下のとおり。

3.

数回のトレーニングを受けて免許を持てば自分一人で利用可能

開催している。東京大学の武田先端知ビルセミナー室

VDEC 専任・協力教員のサポートスタッフ数に限りにてメイン会場として開催され、各地方の拠点校へサがあるので、免許保持者に積極的な教育をお願いする

ブ会場としてストリーミング配信される。まずはこうことがあるので、協力いただきたい。

いった講習会に参加し、大体の知識を付けてから実際の試作なり CAD 利用を行うことをお勧めしている。
アナウンスは CADUser メーリングリストで流れる。
また、申込は、VDEC の WEB ページから行う。
D.6

社会人・大学リフレッシュ教育

CAD ツール講習会からさらに進んだ形で、VDEC 環
境での回路設計、アナログ回路のレイアウトやシミュ
レーションを体験したりする「アナログコース」、「RF」
コース、「MEMs コース」ならびに一線の研究者による設計事例の講演会などを企画している。6月〜9月に開催し、有料である。社会人を主に対象としていたが、近年関係者にも向けている。

183

E. IPデータベースの整備
設計資産の再利用のために、VDEC では Web 上での利用者間の仲介と機密情報の取り扱いの監督である。

データベースの構築および公開を行っている（http://（株）半導体理
平成12年度から平成14年度の3年間、www.vdec.u-tokyo.ac.jp/IP/lsiip.html、図 E.1）。本デー

工学研究センター（STARC）との共同研究として IP プ

タベースの利用対象は、IP 登録に関しては VDEC ユー

ロジェクトを行ってきたが、その最終成果として IP 開ザに限定しているが、IP 利用に関しては任意対象とな発グループの各参加者へ完成 IP の登録を働きかけ、上っている。本データベースに関しての VDEC の役割

記データベースによって公開を行っている．

は、IP のカタログデータの整理、公開および登録者−

現在までに登録済みの IP を表 E.1に示す。

E
Appendix
図 F.1 VDEC LSI IP Web データベースの例

表 F.1 VDEC LSI IP データベースに登録済みの IP（平成24年3月現在）
登録番号

184

IP 名

カテゴリー

1

Data Encryption Standard (DES) Core

Others2

Phase Locked Loop (PLL) Core

Others3

PPRAM-Link Interface (PLIF) Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller令和4年度
東京大学大学院工学系研究科附属システムデザイン研究センター
年報
2022年8月

編集・発行

東京大学大学院工学系研究科附属システムデザイン研究センター
黒田 忠広〒113-8656
東京都文京区本郷7-3-1工学部2号館111A1
TEL 03-5841-6561
株式会社総北海 東京支店

印刷・製本

〒130-0022
東京都墨田区江東橋4丁目25番10号 加藤ビル2F
TEL 03-5625-7321

Systems Design Lab, School of Engineering, The University of Tokyo 2022