平成年度

VLSI Design and Education Center The University of Tokyo 2009

VLSI Design and Education Center The University of Tokyo 200921東京大学大規模集積システム設計教育研究センター 年

平成21年度東京大学大規模集積システム設計教育研究センター
年

報

報

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VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2008 年度活動報告をお送りします．
2008 年度，VDEC のチップ試作事業では新たに CMOS 65 nmの試作を，STARC/ ㈱イーシャトルの協力を得て開始いたしました．7月の先行ランに引き続き，10月と11月には経済産業省からの技術開発委託を受けた STARC にVDEC が協力する形で，多数の大学の設計者の方々に 65 nm 試作の機会を提供することができました．経済産業省，STARC 並びに㈱イーシャトルのご関係の方々に深く感謝いたします．これらの試作評価で得られた多くの貴重な研究成果は，STARCを通じて経済産業省にフィードバックされ，広く半導体
産業技術の高度化に寄与することと期待しています．CMOS 65 nm 技術による先端チップ試作活動は 2009
年度も引き続き進める予定でおり，わが国の大学のLSI 設計試作研究および教育がさらに進展することを期待しています．
㈱アドバンテストからの寄付研究部門（D2T：Design-to-Test）
は2年目を迎え，
ブレーメン大学およびカリフォ
ルニア大学サンタバーバラ校より設計検証，テスト技術の著名な研究者を客員教授として招聘することができました．これらの研究者とアドバンテストからの研究員，同部門の小松聡准教授らによる研究教育活動の成果が着々と出てきています．さらに 2008 年 12月には内外の著名な研究者をお招きした，第二回 D2T 講演会を開催し多くの参加をいただきました．
2008 年度からはVDEC デザイナーズフォーラムも企画を一新し，6月にVDEC にて開催いたしました．従
来の企画に加えて先端半導体技術や産業界のリーダの方々による特別講演会を開催し，多数の方々の参加を得，ご好評をいただきました．今後も順次新企画を立てていく予定です．
65 nm 以外のチップ試作では，一旦減少した CMOS 0.18 umの利用が持ち直しつつあると考えています．
今後，アナログ用の設計技術データを充実するとともに，設計規則のコンパティビリティを維持しつつ高耐圧
トランジスタオプション等を追加し，より広い応用分野で利用できるようにする計画です．是非，ご利用のほ平成 20 年度
東京大学大規模集積システム設計教育研究センター年報

どお願い申し上げます．
2009 年 8月

歴史始まって以来の世界的金融・経済危機，半導体業界のダイナミックな再編成等の中で，ともすれば学生の分野志向は半導体，あるいはエレクトロニクスから離れていくことが心配されています．しかしどのよう

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒113 - 0032 東京都文京区弥生 2 - 11 - 16
武田先端知ビル 4階401号室
電話 03 - 5841 - 8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5 - 9 - 8
電話 03 - 3803 - 3131（大代表）な状況においてもLSI 設計技術は情報通信技術等，先端技術の中核であり続けるとの強い信念のもと，優れた人材を多数育成するための活動を続ける所存です．皆様からの引き続きのご支援ご支持をお願い申し上
げる次第です．
2009 年 6月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

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VLSI Design and Education Center
The University of Tokyo2009
第 1 章 VDEC 事業の紹介と平成 20 年度事業報告 ………
1.1 VDEC の活動概況 ─ 2
1.2 CAD ソフトウェアの整備 ─ 5
1.3 平成 20 年度 VDEC 事業報告 ─ 7
1.4 CAD セミナー ─ 10
1.5 装置の整備・運用・利用公開 ─ 14
1.6 VDEC 利用者に関する発表文献リスト ─ 16
1.7 平成 21 年度の活動計画 ─ 79
1.8 VDEC 発ベンチャー ─ 80
1.9 超微細リソグラフィー・ナノ計測拠点 ─ 81

2

第 2 章「アドバンテストD2T 寄付研究部門」
活動報告 ……… 82

第 3 章 チップ試作報告 ………………………………………… 93
3.1 試作ラン別一覧 ─ 94
3.2 チップ種別一覧 ─ 103
3.3 各チップの詳細 ─ 110
第 4 章 VDEC 概要 …………………………………………… 189
4.1 組織概要 ─ 189
4.2 人事報告 ─ 190
4.3 決算報告 ─ 192
第 5 章 研究報告 ………………………………………………… 193
5.1 全体概況 ─ 193
5.2 研究室構成員（平成 20 年度）─ 194
5.3 研究概要 ─ 196
5.4 研究発表 ─ 218
5.5 特許・受賞等 ─ 224
第 6 章 付録 ……………………………………………………… 226
6.1 VDEC の利用規定・申し込みガイド ─ 226
6.2 IP データベースの整備 ─ 230

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VDEC 事業の紹介と平成 20 年度事業報告

1. 1

VDEC 事業の紹介と平成 20 年度事業報告

東京大学大規模集積システム設計教育研究センター

複数の CAD ツールを連携する実用的設計例の体験教育（VDEC）は発足後 12 年が過ぎた．平成 20 年度も『LSIである．この目的で VDEC では社会人のリフレッシュ

教育情報の発信拠点形成』，『VLSI 設計支援教育用 CAD

教育プログラムと兼ねて LSI 設計教育セミナーを年 1

ソフトウェアの整備』，『VLSI チップ試作支援』を 3 つ

回（12 月〜 1 月）開催している．このコースは “ディの柱として，円滑な運営を目指した事業を展開した．図

ジタル設計コース”，“アナログ設計コース”，“RF 設計コー

1. 1 に示す VDEC の活動内容に基づき，以下に平成 20ス”，“最先端設計事例コース”の 4 コースからなっている．

年度の概要を報告する．

前 3 者は演習を伴う体験教育コースであり，主要大学のVDEC の使命は全国の国公私立大学および高専の LSI

経験豊かな教官を講師に招いて実施している．最先端設設計研究・教育を高度化し，産業界に対しても優秀な計事例コースは講義主体のコースであるが，大学および

第

1-1

第1章

LSI 設計技術者を数多く送り出すことである．しかし，企業から第一線の講師を招き，設計経験をもとにした講

1

VDEC 発足当初，我が国の大学には CAD ソフトウェア

演を行っている．

2

章
ＶＤＥＣ事業の紹介と平成 年度事業報告20

利用技術教育や実用的 LSI 設計フロー教育のカリキュ

これらセミナーに加えて VDEC では年 1 回，若手教ラムはほとんど存在していなかったため VDEC にとっ

官と学生を中心とした VDEC デザイナー・フォーラムてはこれらの整備が急務の課題であった．CAD ソフトを開催している．これはワークショップ形式の会合であウェアの利用技術に関しては CAD ベンダーが独自の設

り，企業・大学からの招待講演に交えて，参加者が設計計技術を有しており，これを導入することとした．大学

事例を持ち寄ってその成功談，失敗談を交換する．これ

院学生，若手教官を対象として CAD ベンダーから講師

から設計を始めたいと考えている学生・教官もここでさを招き，それぞれの CAD ソフトウェア毎に年 2 回のセ

まざまなノウハウを得ることができる．

ミナーを開催することとし，CAD ベンダーと契約を結

このようなセミナー，フォーラムを通じた教育システんだ．これまで年 2 回の内 1 回は VDEC で，残り一回ムにより LSI 設計の基本的項目を学習できるようになっは地方拠点校で実施している．参加定員は設備の関係でているが，それでも実際の LSI 設計の場面では，さまそれぞれ 20 〜 50 名程度であり必ずしも十分とはいえな

ざまな困難に直面することが多い．初心者にとってはいが，VDEC としては各ユーザ研究室内で “技術伝承”

CAD ソフトウェアのセットアップは最大の問題である．

され，VDEC 主催のセミナーがトリガーとなって CAD

セットアップの後も CAD ソフトウェアが発する “難解利用技術が全国的に広がることを期待している（1. 3 章

なエラーメッセージ” でとまどうことも多い．このよう参照）．

な場合に力を発揮するものが VDEC メールグループで

LSI 設計フローセミナーは LSI 設計の基本概念教育と図 1. 1

VDEC年報2009.indb 2

ある．VDEC ユーザは VDEC のホームページから CAD

VDEC の活動内容

09.7.23 3:19:56 PM

メールグループや試作技術対応のユーザグループに登録いる．

することができ，そこに直面する疑問点を投稿し，助けまた，一流の LSI 設計者を目指す学生に対してインを求めることができる．メールグループの登録ユーザはセンティブを与える仕組みとして LSI IP アワードを実それに回答する義務を負っているわけではないが，ほと施している．本アワードは半導体各社と日経 BP 社の支

んどの場合，数時間から数日以内に経験豊かなユーザか

援でスタートした IP 開発支援のしくみである，平成 19らの支援を得ることができる．また，今まで蓄積されて年度に新設された東芝 MeP 賞の第一回表彰式が第 10

きたメールグループの情報が VDEC の WEB 上で認証

回 LSI IP デザイン・アワード表彰式の場で行われ 2 件された VDEC ユーザへ公開され，教育上の資産としてが表彰された．
（図 1. 3）．

残していく仕組みになっている．
（図 1. 2）．

平 成 19 年 10 月 に 設 置 さ れ た ア ド バ ン テ ス ト 社 か

VLSI チップ試作支援に関しては，従来のオンセミ 1.2

ら 寄 付 部 門「Design To Test（D2T）」 で は，LSI の

μm CMOS およびローム 0.18μm CMOS 試作に加え，テストに関する教育の充実とともに，設計とテスト

eShuttle 65 nm CMOS，日立 SiGe 0.25μm BiCMOS をの架け橋を目指した研究が進められ，平成 20 年度に実施した．さらに，VDEC では現在のサービス項目には，Gorschwin Fey 先生，Tim Cheng 先生を客員准教

載っていない BiCMOS，SiGe 等について，アメリカの授，客員教授招聘した．これまでの活動を振り返ると，

MOSIS との連携で，アカデミック価格で試作を行ってVDEC 発足以来 10 年余の活動の中で LSI 設計文化が根

1-1

第

3

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告20

図 1. 2

VDEC メーリングリスト検索システム

図 1. 3

VDEC年報2009.indb 3

LSI IP 賞

09.7.23 3:19:57 PM

付いた研究室や大学ではすでに活発な設計研究・教育がスタートしている．図 1. 4 に VDEC を利用した研究成果の指標として，VDEC に関係する発表文件数の推移を示す．単純に比較はできないが発表文献の数は増加傾
向にあり，VDEC 発足以来，集積回路に関係する研究が活性化されていることが確認できる .
図 1. -5 に VDEC に関係する発表文献の VDEC ファシ
リティー利用状況を示す．論文執筆にあたり CAD ソフ
トウェアが幅広く利用されていることが確認できる．
CAD ソフトウェアはチップ設計だけでなくチップ試
作の準備段階で利用される場合が多いため，研究の基
本アイデアを実証するツールとしての貢献度も大きい．
また，研究論文には最先端のプロセステクノロジが好
1-1

ら 45 nm CMOS による設計事例報告が増加しており，
VDEC においても最先端プロセステクノロジメニュー

1の充実をはかっていきたい．そのほかのファシリティー

章

第

4

んで利用される傾向にあり世界的には 65 nm CMOS か

ＶＤＥＣ事業の紹介と平成 年度事業報告

として，LSI テスターや FIB 加工装置，EB 描画装置などが研究目的に幅広く利用されることを期待する．

20

VDEC年報2009.indb 4

09.7.23 3:19:59 PM

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエアており，全国の国・公・私立大学・高専において教育・は，平成 20 年度は表 1. 1 に示すツール群を全国の大学

研究目的に限り利用できるようになっている．

に提供している．CAD ソフトウエアの利用は，図 1.2

VDEC の CAD の利用，および「1. 3 章」のチップ試に示す全国地域拠点校 10 箇所にライセンスサーバを設作の利用のためには，あらかじめユーザ登録が必要と置し，全国各大学の利用者が手許の計算機にインストー

なっているが，これまで VDEC に利用登録をしている

ルした CAD ソフトウエアを，最寄のライセンスサーバ（a）全国教官数および（b）その所属する大学数および（c）

において認証を行うことで，ネットワークを利用した運CAD の利用申請があった研究室（教官）数の推移は図 1. 7用形態となっている．ライセンス数は CAD の項目ごとの通りである．

に 100 から 1000 程度のフローティングライセンスとなっ

表 1. 11-2

導入された CAD システム

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ
ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出

Cadence Design Systems, Inc.

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成， Synopsys, Inc.
テスト生成．マクロセルを含むセルベースの配置
配線設計とバックアノテーション，回路シミュレー
ション，デバイスシミュレーション

レイアウト検証システム

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，

Silvaco高周波回路設計検証システム

通信機器や関連デバイスなどの高周波回路 / システ
ムの設計，検証

Agilent Technologies

C 言語ベース設計システム

Handel-C でシステム設計，合成，検証

Celoxica/Agility

C 言語ベース設計システム

BachC 設計ツール

Sharp

高位合成ツール

PICO Express

Synforaレイアウト表示プラットフォーム

LAVIS

TOOL

VDEC年報2009.indb 551

ＶＤＥＣ事業の紹介と平成 年度事業報告

メーカ

章

用途

第

名称

20

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1-2

第

6

図 1. 6

章

1

全国地域拠点校

ＶＤＥＣ事業の紹介と平成 年度事業報告20（a）利用登録教官数（c）CAD 申し込み研究室数（b）利用登録大学・高専数（d）CAD 申し込み数

図 1. 7

VDEC年報2009.indb 6

ユーザ登録数および CAD 申込数の推移

09.7.23 3:19:59 PM

1. 3
1. 3. 1

平成 20 年度 VDEC 事業報告

VLSI チップ試作

図 1. 3. 1（b）に設計されたチップ面積を示す．試作プ
ロセスが微細化すると，集積度が向上することで，見か図 1. 3. 1 は，VDEC および，それに先行して行われた

け上試作面積が減少するように見える場合がある．そこ

パイロットプロジェクトでのチップ試作数の推移を示し

で，図 1. 3. 1（c）に試作面積をそれぞれの試作プロセスたものである．

における特性寸法で規格化した，規格化試作面積の傾向

VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリはNEL 社の CMOS 0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度（1996 年度）の VDEC 発足後，日本モトローラ社の
1-3

CMOS 1.2μm（平成 11 年度からは，オン・セミコンダ
クターにて継続）が協力を開始し，
平成 9 年度からはローには日立製作所の CMOS 0.35μm，
平成 11 年度にはロー

1

章

第

7

ム社の CMOS 0.6μm が加わった．さらに平成 10 年度

クトの一環として STARC 0.13μm の試作を行った．平成 13 年度から，日立製作所の CMOS 0.18μm のサービスを実施している．平成 14 年度は，広島大学岩田先生（a）設計チップ品種数の主導の下に，VDEC と MOSIS の協力による試作サー
ビスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，
東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作としＶＤＥＣ事業の紹介と平成 年度事業報告

ム社 0.35μm がそれぞれ加わった．また，IP 開発プロジェ

20て沖電気 CMOSSOI 0.15μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μmSiGeBiCMOS のテスト試作を実施した．
平成 19 年度で終了した 90 nmCMOS の後継の先端プロ（b）設計チップ面積

セスの検討を平成 19 年度から開始し，平成 20 年度に
eShuttle 社の 65 nmCMOS による試作を開始した．
図 1. 3. 1（a）は設計されたチップ品種数を示す．図中の棒グラフは，試作品種数の順調な増加を表しており，
VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，02 年度に減少しているが，これは ROHM
社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また昨年度で 0.35μm が修了
し，0.18μm への移行したため，試作数が 100 品種程度減少する結果となっている．

VDEC年報2009.indb 7（c）規格化した設計チップ面積
図 1. 3. 1チップ試作数・面積推移

09.7.23 3:20:00 PM

も併せて示す．
また，図 1. 3. 2 にこれまでに試作に参加した教員数，
大学数の推移およびその累計を示す．また，チップ試作に必要な設計規則などの，試作会社固有の機密情報にアクセスするための「機密保持契約」締結教員数は，オンセミコンダクタが 159 名，ロームの 0.18 um プロセスが160 名，
eShuttle 65 nm が 28 名となっている．なお，
ロー
ム 0.35 um プロセス，ASPLA/STARC 90 nm プロセスに対する守秘契約締結教員数はそれぞれ 207 名，55 名であった．

1. 3. 2

平成 20 年度チップ試作概況

平成 20 年度は，表 1. 3. 1 に示す日程でチップ試作を
1-3

チップ試作報告を参照されたい．

第8

行った．チップ試作の参加者・試作の内容は，第 2 章の

図 1. 3. 2 VDEC チップ試作参加教員数・大学数の推移と
その累計

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

20

表 1. 3. 1

平成 20 年度チップ試作日程● CMOS 1.2 um（オンセミコンダクタ：旧日本モトローラ）

試作申込開始

試作申込締切設計締切

納品・試作完了

平 成 19 年 度 第 2 回

2007/10/1

2007/1/7

2008/ 3/31

2008/6/30

平 成 20 年 度 第 1 回

2008/ 4/2

2008/7/2

2008/10/ 6

2009/1/30

平 成 20 年 度 第 2 回

2008/10/1

2009/1/7

2009/ 4/ 6

2009/7/13（予定）

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 19 年度第 8 回

2007/ 7/10

2007/11/12

2007/12/10

2008/ 4/ 2

平成 19 年度第 9 回

2007/ 8/13

2007/12/ 3

2008/ 1/15

2008/ 4/ 2

平 成 19 年 度 第 10 回

2007/ 9/10

2008/ 1/ 7

2008/ 2/18

2008/ 5/28

平成 20 年度第 1 回

2007/11/ 5

2008/ 4/ 7

2008/ 5/12

2008/ 9/17

平成 20 年度第 2 回

2008/ 1/ 7

2008/ 5/ 6

2008/ 6/16

2008/ 9/17

平成 20 年度第 3 回

2008/ 2/ 4

2008/ 6/ 9

2008/ 7/14

2008/11/13

平成 20 年度第 4 回

2008/ 3/10

2008/ 7/ 7

2008/ 8/18

2008/11/13

平成 20 年度第 5 回

2008/ 4/ 7

2008/ 8/11

2008/ 9/16

2008/12/ 3

平成 20 年度第 6 回

2008/ 5/ 6

2008/ 9/ 8

2008/10/14

2009/ 2/24

平成 20 年度第 7 回

2008/ 6/ 9

2008/10/ 6

2008/11/17

2009/ 2/24

平成 20 年度第 8 回

2008/ 7/ 7

2008/11/10

2008/12/ 8

2009/ 5/25（予定）平成 20 年度第 9 回

2008/ 8/11

2008/12/ 1

2009/ 1/13

2009/ 5/25（予定）

平 成 20 年 度 第 10 回

2008/ 9/ 8

2009/ 1/ 7

2009/ 2/16

2009/ 5/25（予定）

試作申込締切設計締切

納品・試作完了

平 成 19 年 度

2008/ 7/ 2

2008/10/ 3

平 成 20 年 度 第 1 回

2008/10/ 2

2008/12/ 8

平 成 20 年 度 第 2 回

2008/11/20

2009/ 3/27

平 成 20 年 度 第 3 回

2009/ 2/19

2009/ 5/12（予定）

設計締切

納品・試作完了

2008/12/25

2009/4/30（予定）● CMOS 0.18 um（ローム）● Bipolar（NEC）

試作申込がなく，試作を実施せず● CMOS 65 nm（eShuttle/STARC）

試作申込開始● SiGeBiCMOS 0.25 um（日立）

試作申込開始VDEC年報2009.indb 8

試作申込締切09.7.23 3:20:00 PM

1. 3. 3

ライブラリ整備状況

VDEC におけるチップ試作（主にディジタル LSI 試作）
では，
設計ライブラリの整備が重要である．VDEC では，ルを利用して，平成 8 年度から順次ライブラリ整備事業を行ってきている．現状では，VDEC における各プロ
セスの試作において，利用可能なライブラリは表 1. 3. 2に示すとおりとなっている．

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー
表 1. 3. 2

VDEC で利用可能なライブラリ

プロセス

名称

MOT
（OnSemi） P2lib
1.2μm

作成者

内容

京都大学小野寺研究室

・Synopsys 用論理合成ライブラリ

状況・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

EXDlib東京大学 VDEC

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ

ローム提供
ライブラリ

・Synopsys 用論理合成ライブラリ

京都大学小野寺研究室

・Synopsys 用論理合成ライブラリ

・VerilogXL 用シミュレーションライブラリ
・配置配線用 LEF/DEF ファイル・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

東大ライブ
ラリ

ライブラリ情報は京都大学小野寺研究室，東大
VDEC にてフロー構築

・CadenceRTLCompiler用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・CadenceEncounter 用配置配線ライブラリ

VDEC年報2009.indb 9

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

京大ライブ
ラリ

ローム提供
スタンダードセル，IO
セル，RAM（セルはす
べてブラックボックス）（CDROM にて配布）

章

ローム0.18μm

9第・Astro 用配置配線ライブラリ

1-3

20

09.7.23 3:20:01 PM

1．4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができなための技術セミナーを東京大学 VDEC で実施した．こい存在である．平成 20 年度にも，CAD 利用のための技の技術セミナーでは，Cadence のツールを 4 種・6 日術セミナー，社会人のためのリフレッシュセミナー，若間，Synopsys ツールを 3 種・4 日間，Agilent のツール

手教官・学生のためのデザイナーズフォーラム等のセミを 1 種・2 日間，東芝ツールを 1 種・2 日間，Xilinx のナー，フォーラムを企画，実施した．

ツールを 1 種・1 日間に加え，VDECEDA 環境におけるトランジスタレベル設計手法講習会・VDECEDA 環【CAD 利用のための技術セミナー】

境におけるデジタル設計手法講習会を VDEC 教員が講CAD 利用のための技術セミナーでは，VDEC で使用師となりそれぞれ 2 日間ずつ行った．各コースに 40 名

可能な Cadence，Synopsys，Agilent など CAD ベン

までの教官・学生の受講があり，各ツールの使用方法やダーのそれぞれの CAD ツールの操作方法等を各ツー

VDEC ライブラリを用いた VLSI 設計フローを修得してルベンダーから講師を派遣していただき講習を行っている．また 3 月には上級者を対象とした CAD 技術セミいる．また，VDEC 環境での設計フローに関する講習ナーとして Cadence 3 種・6 日間，Synopsys 4 種・5 日

第も VDEC スタッフで実施している．平成 20 年度は，8間，ASIPMeister 1 種・2 日間行った（表 1. 4. 1）．これ

1

月と 9 月に初心者を対象とした第 1 回の CAD 利用のら CAD 技術セミナーへの参加要望は非常に大きく，地

1-4
10

章
ＶＤＥＣ事業の紹介と平成年度事業報告20

表 1. 4. 1

平成 20 年度 CAD 技術セミナー開催状況

講習項目

開催地

開催時期 参加人数 講習内容

Xilinx 講習会

東京大学

8/5

16

論理合成ツールによる，合成条件，結果の解析，階層設計を行う場合のストラテジなどを学習

VDEC 環境におけるデジタル回路
設計方法講習会

東京大学

8/21‒2233

VDEC環境で回路設計を進めるための一連のフローを学習する．

VDEC 環境におけるトランジスタ
レベル設計方法講習会

東京大学

8/25‒2630

VDEC環境で回路設計を進めるための一連のフローを学習する．

CadenceArtist/Composerr

東京大学

8/27

24

手書き回路設計および，そのシミュレーション制
御方法の習得CadenceVirtuoso 講習会

東京大学

8/28‒2939

LayoutEditor の使用方法，Pcell（ParameterizedCell）の概念と作成方法の学習

SynopsysHSIM 講習会

東京大学

9/1

9

高速 SPICE シミュレータの使用方法の習得

SynopsysChipSynthesis 講習会

東京大学

9/3

17

論理合成ツールによる，合成条件，結果の解析，階層設計を行う場合のストラテジなどを学習

Synopsys,ICCompiler 講習会

東京大学

9/4‒5

22

自動配置配線コアツール ICCompiler のデザイン
フローと各フェーズでの機能の習得

CadenceRTLCompiler 講習会

東京大学

9/8

5

論理合成ツールによる，合成条件，結果の解析，階層設計を行う場合のストラテジなどを学習

CadenceSoCEncounter 講習会

東京大学

9/9‒109

自動配置配線ツール SoCEncounter のデザインフ
ローと各フェーズでの機能の習得

AgilentGoldenGate 講習会

東京大学

9/11‒12

10GoldenGate の基本的な使用法と，能動回路の設計に必要な知識の学習．

CadenceSoCEncounter 講習会

名古屋大学

3/2‒3

4

自動配置配線ツール SoCEncounter のデザインフ
ローと各フェーズでの機能の習得

CadenceNC-Sim 講習会

東京大学

3/4‒5

7

コンパイル型 Verilogシミュレータの使用方法の習得

SynopsysVCS/SystemVerilog
講習会

オンライン

3/6

33

SystemVerilog の使用方法の習得．

SynopsysChipSynthesis 講習会

東京大学

3/10

20

論理合成ツールによる，合成条件，結果の解析，階層設計を行う場合のストラテジなどを学習

CadenceAssura 講習会

広島大学

3/12‒1324

配線 RC 抽出ツールの使い方を学習する．

ASIPSolution,ASIPMeister 講習会

大阪大学

3/16‒1715

特定用途向き命令セットプロセッサ開発環境
ASIPMeister について学習する．

SynopsysStar-RCXT 講習会

東京大学

3/24

10

配線 RC 抽出の概念の学習とツールの使用方法を学習

Synopsys,ICCompiler 講習会

東京大学

3/25‒2617

自動配置配線コアツール ICCompiler のデザイン
フローと各フェーズでの機能の習得

VDEC年報2009.indb 10

09.7.23 3:20:01 PM

方からの参加者も多い．これは CAD 技術セミナーに対

このセミナーは主に社会人を対象として，演習を伴うする需要が依然として大きなことを表しており，VDEC

最新の VLSI 設計技術の実践的教育を行うもので，平成

はこの状況に対応し，大規模な CAD 技術セミナー開催

10 年度に文部省専門教育課の支援のもとでスタートしの仕組みの整備を行ってきた．また，昨年は夏・春ともたが，今年度は（財）電気電子情報振興財団の協力（共催）に東大での集中開催としてが，従来型に戻して夏は東大，を得，また文部省高等教育局専門教育課，日本電子機械

春は東大と地方拠点での開催とした．

協会（EIAJ），
システム LSI 開発支援センター（VSAC），

さらに，この 3 月の講習会からオンライン講習の導入

半導体理工学研究センター（STARC），日本応用物理学

や，Web ストリーミングによる遠隔受講の実験なども会，情報処理学会，電気学会，電子情報通信学会の協賛行っている．

をあわせて得ることができ，大変効果的で有意義なセミ

平成 20 年度 12 月〜 1 月には平成 18 年度に引き続き，ナーとなった．

集積回路産業に携わる職業人を対象にリフレッシュ教育

本年度は VLSI 設計に関する 4 つのコース（コース R：

として VLSI 設計に関する最新かつ高度の知識・技術のCMOS-RF 集積回路設計と演習（12/2 〜 12/5 実施），コー習得を目的として，社会人向けの「VLSI 設計リフレッ

ス A：アナログ集積回路設計と演習（12/9 〜 12/11 実施）

シュセミナー」を拠点大学教官および企業の第一線の設コース D：HDL によるディジタル集積回路設計と演習

計者を講師に招き開催した（表 1. 4. 2）．

（12/16 〜 12/19 実施），コース S：最先端 VLSI 設計実

1-4

第

11

1

章

【社会人のためのリフレッシュセミナー】

ＶＤＥＣ事業の紹介と平成年度事業報告20

図 1. 4. 2

VDEC年報2009.indb 11

平成 20 年度リフレッシュ教育ポスター

09.7.23 3:20:01 PM

例（1/7）を開催し，講師として大学・企業の集積回路をはじめ，最先端の VLSI 設計技術の紹介を行った．参研究・教育に携わる教官や研究者 19 名を招聘し，VLSI

加者はコース R,A,D,S はそれぞれ 20 名，37 名，20 名，設計に関する講義や最新の CAD ツールを使用した実習31 名あり，延べ 108 名となった．

1-4

第

12

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告20

図 1. 4. 3

表 1.4.2

平成 20 年度リフレッシュ教育会場風景（東大 VDEC セミナー室）

リフレッシュセミナー開催状況
参加
人数

講習項目

開催日

コース R ：
CMOS-RF 集積回路設計と演習平成 20 年 12 月 2‒5 日
先端知 1F セミナー室20

松岡俊匡（大阪大学），
藤島実（東京大学）

基礎，分布定数回路
RFCMOS 回路の基礎
RF オンウェハ測定
RF オンウェハ測定実習

コース D ：HDL によるディジタル集積回路設計と演習

平成 20 年 12 月 16‒19 日
先端知 1F セミナー室20

今井正治（大阪大学），
越智裕之（広島市立大学），
小林和淑（京都大学），
池田誠（東京大学）

VerilogHDL の 文 法 解 説 と シ ミ ュレーション演習
VerilogHDL に よ る 論 理 合 成 ／ シ
ミュレーションと FPGA 実装演習
ハードウェア記述言語（HDL）による，ディジタル集積回路設計
LSI 配置配線設計演習

コース A ：
アナログ集積回路
設計と演習

平成 20 年 12 月 9‒11 日
先端知 1F セミナー室37

杉本泰博（中央大学），
小野寺秀俊（京都大学），
小谷光司（東北大学）

回路設計，回路シミュレーション
アナログ集積回路の特徴と役割
レ イ ア ウ ト 設 計， 検 証（DRC，
LVS）

コース S ：
最先端 VLSI 設計
実例

平成 21 年 1 月 7 日
先端知 1F セミナー室

31

益子耕一郎（STARC），
石原昇（東京工業大），
松澤昭（東京工業大学），
田中聡（日立製作所）

先端アナログ設計‒ CMOSRF 回路と無線通信用 LSI の設計‒ CMOS アナログ回路設計の基礎―
だれもが簡単に設計できるようになる―‒ PLL 設計の基礎

VDEC年報2009.indb 12

講師

講習概要

09.7.23 3:20:01 PM【若手教官・学生のためのデザイナーズフォーラム】

室に於ける設計環境の構築法など，通常の研究会や学会などでは得ることのできない情報を共有し，大学また学生および若手教官を対象とした VDECLSI デザイ

は研究室の枠を越えて研究者が連携を深めることを目的

ナーフォーラム（VDECLSIDesignersForum）を開催としている．今年からはよりアカデミック色を強めた形している．VDECLSI デザイナーフォーラムは，LSI 設

で 6/6，7，8 日にかけて東大武田ホールで開催された．

計者が，互いの研究成果だけではなく，チップ設計で苦107 人の参加者が集まる盛況であった．

労した点，失敗事例と解決策，CAD 業界の裏話，研究

表 1. 4. 3
6/6

浅田邦博 先生（東京大学 VDEC）

13:00‒18:30

VDEC デザイナーズフォーラム特別講演

名倉

13:10‒14:50

大学の研究・企業の研究

福間雅夫（NEC 執行役員）

15:00‒16:40

チャネルエンジニアリングによる高性能 CMOS デバイス技術

高木信一（東京大学 教授）

16:50‒18:30

微細トランジスタの特性ばらつき ：原因究明と対策

平本俊郎（東京大学 教授）

19:00‒22:00

懇親会 & ポスターセッション

22:00‒22:30

会場移動

22:30‒23:00

LSI のテストと VDEC のテスト環境

23:30

フリーディスカッション

10:00‒12:00

Ph.D 企画セッション「LSI 分野における人に薦めたくなる博士課程」

13:00‒13:30

3 次元システム集積のための
低消費電力チップ間インターフェースの開発〜 ASSCC2007 発表報告を交えて〜

新津葵一（慶応大）

13:30‒14:00

技術の誕生から実用化まで携われた幸運〜須川研究室におけるイメージセンサ研究の事例を通じて〜

赤羽奈々（東北大）

14:00‒16:00

ショート講演「私はこれで失敗した」10 分× 10 人

16:00‒16:30

VDEC の活動紹介

16:30‒17:00

表彰式・閉会の挨拶

9:00‒12:00

VDECEDA 環境におけるデジタル回路設計手法

小林和淑（京都大学 准教授）

13:00‒17:00

VDECEDA 環境におけるトランジスタレベル回路設計手法

名倉徹（東京大学 准教授）
1-4
13

1

小松

池田

聡（東京大学 准教授）

ＶＤＥＣ事業の紹介と平成 年度事業報告

VDEC年報2009.indb 13

開会の挨拶

章

6/8

13:00‒13:10

第6/7

平成 20 年度デザイナーズフォーラムプログラム

20

誠（東京大学 准教授）

徹（東京大学 准教授）

09.7.23 3:20:02 PM

1. 5

装置の整備・運用・利用公開

VDEC では，発足以来導入されてきた装置を維持管

および拠点校の LSI テスターにより評価が行える体制

理するとともに，全国大学教員に対し公開している（一が整っている．さらに，今後新たな品種の試作が可能に部装置は，試験公開中）．表 1. 5. 1 に装置の一覧と利用なった場合においても，品種に応じたドーターボードを公開の状況を示す．装置は，VLSI 用大型テスターと，

1 種類準備することで，全国の各大学における LSI テス

その他若干のプロセス装置とに大別できる．VDEC 発

ターに対応可能な体制が整っている．今後，LSI テスト

足以来，東京大学工学部各号館へ分散配置されてきたが，法および LSI テスター利用法のセミナーを頻繁に開催す

平成 16 年度末までに「武田先端知ビル」内の 1 階実験ることで一層の利用の促進を図り，試作した LSI の特室ならびに地下スーパークリーンルームに装置の移設が性・性能評価が容易に行える環境の整備に努めたい．試

完了し，これまで以上に有機的な連携をもって利用する

作チップの評価に関しては，発足当初より QFP や BGAことができるようになった．また，平成 16 年度に株式パッケージを実装できるソケットの頒布およびソケット

会社アドバンテストより最新鋭のテスター（T2000）とのピンを標準 2.54 mm ピッチに変換する変換ボードを

電子線描画装置（F5112+VD01）とが寄附された． 電開発してきた．WEB 経由の申し込みにより購入するこ

第子線描画装置の 20 年 4 月〜 21 年 1 月の利用実績は，合とができる．電子線描画装置，集束イオンビーム加工装1

計 1333 回の描画（うちマスク 467 枚，直接描画 866 回）

置は，限られたスタッフのなかで，できるだけ多く利用であり，前年度より 33％描画回数が増加．一昨年度よ機会を設けたいという思想から，免許を持っている人間

り EB 描画装置は全国公開の準備が整い，同時に必要経から一定期間装置利用法を習得し，試験に合格したのち費の一部を競争的資金等から負担いただく仕組みが整備

利用資格を与える「徒弟免許制度」を考案し，試験運用された．さらに昨年度より文部科学省「ナノテクネットを行っている．

1-5
14

章
ＶＤＥＣ事業の紹介と平成 年度事業報告ワーク」に参加したことで，より多くのユーザーに対する支援体制を整備しつつある．

公開されている装置に関しては，セミナーの受講者に対して利用者資格を認定し，利用は，利用者資格を有す

平成 9 年度より各種治具の標準化に取り組んだ結果，る者もしくはその同伴の場合による利用を原則としてい

VDEC が推奨する標準ピン配置に基づき試作したデジる．必要に応じ，VDEC の職員などが対応することで，タル LSI は，治具をその都度作製することなく，VDEC

利用を認める場合もあるので，個別に相談いただきたい．

20

表 1.5.1

装置一覧および利用公開状況

項目

装置名

説明

ロジック
LSI テストシステム

ミックスシグナル LSI テス
ター：
ITS 9000Exa

100 MHz/200 MHz 320ピンのデジタルピンおよび4チャ 公開中
ネルのアナログピンを有している．VDEC において標準ピン配置で試作したチップを測定するための治具を揃えている

ITS9000@
vdec.u-tokyo.ac.jp

EB テスター：
IDS5000ZX

動作状態におけるチップ表面の電位を観測することで 公開中
動作・不良解析を行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテストを行える．

IDS5000@
vdec.u-tokyo.ac.jp

LSI テスター ： 384 ピン，1 GHz までのデジタル回路のテストを行える． 公開中
HP8300HP83000@
vdec.u-tokyo.ac.jp

LSI テスター ： 256 ピン，512 MHz までのデジタル回路のテストを行え
ADVANTEST る．アナログオプションを整備中．
T2000

試験公開中

equipment@
vdec.u-tokyo.ac.jp

回路修正用
FIB：IDSP2X

LSI パターンの設計ミス等による配線ショート，オープ
ンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能

公開中

IDSP2X@
vdec.u-tokyo.ac.jp

オートプロー
バ：PM-90-A

ウエハ上でのLSIの動作検証を行うためのオートプロー
バ．上述の LSI テスターとドッキングして使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブカードを備えている

希望に応じ利
用可能

equipment@
vdec.u-tokyo.ac.jp

VDEC年報2009.indb 14

利用公開状況

連絡先

09.7.23 3:20:03 PM

アナログ・
RF 測定
システム

DC パラメータ測定，容量測定，ネットワークアナライ
アナログ・RF
測定装置一式： ザ，スペクトラムアナライザ等の測定装置
HP4156B，
HP4284, etc
低雑音マニュ
マニュアルにて 6 インチまでのウエハ上のチップの測アルプローバ： 定が可能．測定には，通常のプローブ針（6 本まで）のCascade 社
ほか，50GHz までの測定が可能な高周波プローブを 2本備える
低雑音・温度
制御機構付きセミオートプ
ローバ：Süss
Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウエハ
温度を− 50 ℃から 200 ℃まで制御可能．プローブカー
ドによる測定．GPIB を介した制御を行うことで半自動測定も可能

極低温プロー
バ ：長瀬産業株式会社

5 インチウエハを 25 K まで冷やした測定が可能

希望に応じ利用可能．但しVDEC の業務による利用を優先とする

equipment@
vdec.u-tokyo.ac.jp

要相談

equipment@
vdec.u-tokyo.ac.jp
equipment@
vdec.u-tokyo.ac.jp

マスク描画・ウ 半導体製造用 2.3 mm 厚 4,5 インチマスクの描画およびエハ直描装置： エッチング，2‒4 インチ並びに不定形ウエハへの直接描
F5112+VD01
画が可能．性能保障描画寸法 0.1μm．

公開中

汎用 FIBシステム

FIB 装置 ：SMI9800MSP

試験的に
公開中

15

equipment@
vdec.u-tokyo.ac.jp

1章

ガラスマスクの欠陥修正の他，断面観測のための加工
等が可能

1-5

第

電子線描画
システム

ＶＤＥＣ事業の紹介と平成 年度事業報告

20

VDEC年報2009.indb 15

09.7.23 3:20:03 PM

1. 6

VDEC 利用者に関する発表文献リスト

1. 研究論文"Wide Range CMOS Voltage Detector with Low[1] M. Sasaki, M. Ikeda and K. Asada, "A Temperature

Cur rent Consumption and Low Temperature

Sensor With an Inaccuracy of -1/+0.8 ℃ Using

Variation"，pp. 443-450，IEICE TRANSACTIONS

90-nm 1-V CMOS for Online Thermal Monitoringon Fundamentals of Electronics, Communicationsof VLSI Circuits," Semiconductor Manufacturing,and Computer Sciences Vol. E92-A, No. 2.

IEEE Transactions, Vol. 21, Issue 2, pp. 201-208,[11] K a w o r i T A K A K U B O，To r u E T O，H a j i m e

May 2008.

TAKAKUBO，"Analysis and Modeling of Leakage[2] R. K. Pokharel, H. Kanaya and K. Yoshida, "Design

Current for Four-Terminal MOSFET in Off-Stateof 5 GHz-Band Power Amplifier with On-Chipand Low Leakage Switches"，pp. 421-429，IEICE

Matching Circuits Using CPW Impedance（K）

TRANSACTIONS on Fundamentals of Electronics,

Inverters," IEICE Trans. On Electron.，Vol. E91-

Communications and Computer Sciences Vol.

C, No. 11, pp. 1824-1827, Nov. 2008.

E92-A No. 2.

1-6

第

16

章

1

[10] Kawori TAKAKUBO，Hajime TAKAKUBO，

ＶＤＥＣ事業の紹介と平成 年度事業報告[3] 伊 藤， 世 渡，"Reducing Power Dissipation of[12] K a z u t e r u N a m b a a n d H i d e o I t o , " T e s t

Data Communications on LSI with SchedulingCompression for Robust Testable Path Delay Fault

Exploration," IPSJ Trans. SLDM, Vol. 2, pp. 53-63,

Testing Using Interleaving and Statistical Coding,"

2009.

IEICE Trans. Inf. & Syst.，Vol. E92-D, No. 2, pp.

[4] Ueno K.，Hirose T.，Asai T.，and Amemiya Y.，

269-282, Feb.，2009.

"A 300-nW, 7-ppm/ ℃，20-ppm/V CMOS volt-[13] Kentaroh Katoh, Kazuteru Namba and Hideo Ito,age reference circuit consisting of subthreshold"Design for Delay Fault Testability of Dual Circuits

MOSFETs," IEEE Journal of Solid-State Circuits,

Using Master and Slave Scan Paths," IEICE Trans.

Vol. 44,（2009），in press.

Inf. & Syst. Vol. E92-D, No. 3, Mar.，2009.

[5] H. Myoren, Y. Mada, Y. Matsui, T. Taino, and S.

[14] Kentaroh Katoh, Kazuteru Namba and Hideo Ito,

Takada, "Superconducting NbN Nanowire Photo"Design for Delay Fault Testability of 2-Rail Logic

Switches for Generating Single Flux Quantum

Circuits," IEICE Trans. Inf. & Syst.，Vol. E92-D,

Pulses," J. Phys. Conf. Ser.，Vol. 97, 012329, pp.

No. 2, pp. 336-341, Feb.，2009.

20

1-6, 2008.

[15] Kentaroh Katoh, Kazuteru Namba and Hideo Ito,[6] 加賀美智子，鈴木史継，浜本隆之，" 被写体の明"Two-Stage Stuck-at Fault Test Data Compression

るさ分布に基づくダイナミックレンジ拡大と階Using Scan Flip-Flops with Delay Fault

調圧縮における重み付け処理の導入 "，電子情報

Testability," IPSJ Trans. Syst. LSI Des. Method,

通信学会論文誌，A, Vol. J91-A, No. 6, pp. 651-653

Vol. 1, pp. 91-103, Aug.，2008.

（2008）．

[16] Yoichi Sasaki, Kazuteru Namba and Hideo Ito,[7] 原彰宏，浜本隆之，" 時間重心を合わせた適応蓄"Circuit and Latch Capable of Masking Soft Errors

積時間イメージセンサ "，電子情報通信学会論文

with Schmitt Trigger," J. Electronic Testing!

誌，D, Vol. J91-D, No. 8, pp. 2017-2019（2008）．

Theor y & Appl. Vol. 24, No. 1-3, pp. 11-19, June,[8] 土井俊輔，浜本隆之，" 広ダイナミックレンジ

2008.

撮像と動き検出を実現するスマートイメージセ[17] T. Kumaki, M. Ishizaki, T. Koide, H. J. Mattausch,

ンサ "，電子情報通信学会論文誌，D, Vol. J91-D,

Y. Kuroda and T. Gyohten, H. Noda, K. Dosaka, K.

No. 8, pp. 2020-2023（2008）．

Arimoto, and K. Saito, "Integration architecture of[9] Satoko Kagami, Fumitsugu Suzuki, Takayuki

content addressable memory and massive-parallel

Hamamoto, "Wide Dynamic Range Image Sensor

memor y-embedded SIMD matrix for versatile

with Polygonal-line I/O Characteristic Adapted

multimedia processor," IEICE Transactions on

to Brightness Distribution of Objects"，IEICEElectronics, Vol. E91-C, No. 9, pp. 1409-1418,

trans. on Electron, Vol. E91-C, No. 9, pp. 1402-1408（2008.9）．

（2008）．

VDEC年報2009.indb 16[18] Farhad Mehdipour, Hamid Noori, Hiroaki Honda,

09.7.23 3:20:03 PM

Koji Inoue, and Kazuaki Murakami, "A gravity-

wells," IEEE Photonics Technology Letters, Vol.

directed temporal partitioning approach"，IEICE

20, No. 22, pp. 1851-1853, 2008.

Electronics Express, Vol. 5, No. 10, pp. 366-373,
May 2008.

[28] T. Hoshii, M. Deura, M. Sugiyama, R. Nakane, S.
Sugahara, M. Takenaka, Y. Nakano, and S. Takagi,[19] Hamid Noori, Far had Mehdipour, Kazuaki"Epitaxial lateral overgrowth of InGaAs on SiO2

Murakami, Koji Inoue, and Mor teza Saheb

from（111）Si micro channel areas," Phys. Stat.

Zamani, "An architecture framework for an

Sol.，Vol. C-5, No. 9, pp. 2733-2735, 2008.

adaptive extensible processor"，The Journal of[29] T. Tanemura, M. Takenaka, A. Al Amin, K.

Supercomputing, Vol. 45, No. 3, pp. 313-340, Sep.

Takeda, T. Shioda, M. Sugiyama, and Y. Nakano,

2008.

"InP/InGaAsP integrated 1x5 optical switch[20] Hamid Noori, Farhad Mehdipour, Koji Inoue, andusing arrayed phase shifters," IEEE Photonics

Kazuaki Murakami, "A Reconfigurable Functional

Technology Letters, Vol. 20, No. 12, pp. 1063-1065,

Unit with Conditional Execution for Multi-Exit

2008.
[30] S. Dissanayake, Y. Shuto, S. Sugahara, M.

on Electronics, Vol. 91-C, No. 4, pp. 497-508, Apr.

Takenaka and S. Takagi, "（110）Ultra-thin GOI

2008.

Layers Fabricated by Ge Condensation Method"，

第1-6

Custom Instructions"，IEICE TRANSACTIONS[21] J.Akita, CMOS image sensor with pseudorandomThin Solid Films, Vol. 517, No. 1, pp. 178-180, 2008.

1

pixel placement, IEICE Electronics Express, Vol.

[31] Masanori HARIYAMA, Naoto YOKOYAMA,[22] Tsuchiya, Onodera, "Patterned Floating Dummy

Stereo-Vision VLSI Processor Based on Optimal

Fill for On-Chip Spiral Inductor Considering

Scheduling"，IEICE Trans. Electron.，Vol. E91-C,

t h e E f f e c t o f D u m m y F i l l "，p p . 3217-3222,

No. 4, pp. 479-486（2008）．

IEEE Transactions on Microwave Theor y andTechniques, vol 56, no 12（2009）．

[32] Hasitha Muthumala Waidyasooriya, Chong
Wei Sheng, Masanori Hariyama, Michitaka[23] Terada, Fukuoka, Tsuchiya, Onodera, "Accurate

Kameyama, "Multi-Context FPGA Using Fine-

Estimation of the Worst-case Delay in Statistical

Grained Interconnection Blocks and Its CAD

Static T iming Analysis"，pp. 116-125, IPSJ

Environment"，IEICE Trans. Electron.，Vol. E91-

Transactions on System LSI Design Methodology,

C, No. 4, pp. 517-525（2008）．

vol 1（2008）．

[33] Masanori Hariyama, Shota Ishihara, Michitaka[24] K. Nikawa, S. Inoue, T. Nagaishi, T. Matsumoto, K.

Kameyama, "Evaluation of a Field-Programmable

Miura and K. Nakamae, "New approach of laser-

VLSI Based on an Asynchronous Bit-Serial

SQUID microscopy to LSI failure analysis," IEICE

Architecture"，IEICE Trans. Electron.，Vol. E91-

Trans. Electronics, Vol. E85-C, No. 3, pp. 327-333,

C, No. 9, pp. 1419-1426（2008）．

2009.

HARIYAMA, Michitaka KAMEYAMA, "Evaluation

Takenaka, S. Takagi, Y. Nakano, and M. Sugiyama,of Interconnect-Complexity-Aware Low-Power"Dislocation-free InGaAs on Si（111）using micro-

VLSI Design Using Multiple Supply and Thresholdchannel selective-area metalorganic vapor phase

Voltages"，IEICE Trans. Fundamentals, Vol. E91-

epitaxy," Appl. Phys. Express.，Vol. 2, 011101,

A, No12, pp. 3596-3606（2008）．
[35] Nobuaki Okada, Michitaka Kameyama, "Fine-[26] M. Deura, T. Hoshii, M. Takenaka, S. Takagi, Y.

Grain Multiple-Valued Reconfigurable VLSI Using

Nakano, and M. Sugiyama, "Effect of Ga content

Series-Gating Dif ferential-Pair Circuits and Its

on cr ystal shape in micro-channel selective-area

Evaluation"，IEICE Trans. Electron.，Vol. E91-C,

MOVPE of InGaAs on Si," J. Cr ystal Growths.，

No. 9, pp. 1437-1443（2008）．

Vol. 310, pp. 4768-4771, 2008.

[36] Keishi Komoriyama, Makoto Yashiki,Eiichi[27] K. Takeda, Y. Kanema, M. Takenaka, T. Tanemura,

Yoshida, Hiroshi Tanimoto; A Ver yWideband

and Y. Nakano, "Polarization-insensitive all-optical

Active RC Polyphase Filter with Minimum

flip-flop using tensile-strained multiple quantum

Element Value Spread Using Fully Balanced

VDEC年報2009.indb 1720[34] Hasitha Muthumala WAIDYASOORIYA, Masanori[25] M. Deura, T. Hoshii, T. Yamamoto, Y. Ikuhara, M.

2009.

ＶＤＥＣ事業の紹介と平成 年度事業報告

Michitaka KAMEYAMA, "Design of a Trinocular-

章5, No. 10, pp. 388-393, 2008.

17

09.7.23 3:20:03 PM

OTA Based on CMOS Inver ters, IEICE Trans.

Layers," Journal of Physics! Conference Series,

Electronics, Vol. E91-C, No. 6, pp. 879-886, Jun.

Vol. 97, 012056-1-5（2008）
．

2008.

[45] K . O h h a t a , Y. S h i m i z u , a n d K . Ya m a s h i t a ,[37] T. Takeuchi, Y. Otake, M. Ichien, A. Gion, H.

"Feedthrough Reduction Technique for Track-

Kawaguchi, C. Ohta, and M. Yoshimoto, "Cross-and-Hold Circuit with Body-Bias Control Circuit,"

Layer Design for Low-Power Wireless Sensor

IEICE Electron. Express, Vol. 5, No. 13, pp. 478-

Node Using Wave Clock, " IEICE Transactions

482.

on Communications, Vol. E91-B, No. 11, pp. 34803488, Nov. 2008.
[38] Y. Murachi, J. Miyakoshi, M. Hamamoto, T.
Iinuma, T. Ishihara, F. Yin, J. Lee, H. Kawaguchi,[46] 李，山下，大畠，" 変調電流・バイアス電流同時制御方式を適用した Gbit/s 帯光配線用 VCSEL 駆
動回路 LSI"，電子情報通信学会論文誌 Vol. J91-C,
No. 8, pp. 428-435, 2008/8.

and M. Yoshimoto, "A sub 100 mW H.264 MP@[47] Farhad Mehdipour, Hamid Noori, Hiroaki Honda,

L4.1 Integer-pel Motion Estimation Processor

Koji Inoue, and Kazuaki Murakami, "A gravity-

Core for MBAFF Encoding with Reconfigurable

directed temporal partitioning approach"，IEICE

Ring-connected Systolic Array and Segmentation-

Electronics Express, Vol. 5, No. 10, pp. 366-373,

第free, Rectangle-access Search-window Buf fer,"

May 2008.

1

IEICE Trans. Electron.，April 2008.

1-6
18

章

[48] Hamid Noori, Far had Mehdipour, Kazuaki

ＶＤＥＣ事業の紹介と平成 年度事業報告[39] Y. Murachi, Y. Fukuyama, R. Yamamoto, J.

Murakami, Koji Inoue, and Mor teza Saheb

Miyakoshi, H. Kawaguchi, H. Ishihara, M.

Zamani, "An architecture framework for an

Miyama, Y. Matsuda and M. Yoshimoto, "A VGA

adaptive extensible processor"，The Journal of

30-fps Realtime Optical-Flow Processor Core

Supercomputing, Vol. 45, No. 3, pp. 313-340, Sep.

for Moving Picture Recognition," IEICE Trans.

2008.

Electron.，April 2008.

[49] Hamid Noori, Farhad Mehdipour, Koji Inoue, and[40] H. Noguchi, Y. Iguchi, H. Fujiwara, S. Okumura, Y.

Kazuaki Murakami, "A Reconfigurable Functional

Morita, K. Nii, H. Kawaguchi, and M. Yoshimoto,

Unit with Conditional Execution for Multi-Exit"A 10T Non-Precharge Two-Port SRAM Reducing

Custom Instructions"，IEICE TRANSACTIONS

Readout Power for Video Processing," IEICE

on Electronics, Vol. 91-C, No. 4, pp. 497-508, Apr.

Trans. Electron.，Vol. E91-C, No. 4, pp. 543-552,

2008.

20

April 2008.

[50] 小林伸彰，榎本忠義，「探索点を削減した A2BCS[41] H. Fujiwara, K. Nii, H. Noguchi, J. Miyakoshi, Y.

動きベクトル検出アルゴリズムとこれを適用しMurachi, Y. Morita, H. Kawaguchi, and Masahiko

た DVFS 制御動きベクトル検出プロセッサの開Yoshimoto, "Novel Video Memory Reduces 45 ％発」，信学総合大会講演論文集，電子情報通信学

of Bitline Power using Majority Logic and Data-会 D-11-5，2008 年 3 月 17 日．

Bit Reordering," IEEE Transactions on Very Large[51] 榎本忠儀，岩成武司，小林伸彰，「書き込みマー

Scale Integration（VLSI）Systems, Vol. 16, No. 6,

ジンを拡大した 90-nm CMOS SRAM の開発，信pp. 620-627, June 2008.

学ソ大会講演論文集，電子情報通信学会 C-12-10，[42] J. Wang, T. Ido, T. Matsuoka, and K. Taniguchi,

2008 年 9 月．

"A novel approach to implement summing func-[52] 小林伸彰，石川雄悟，榎本忠儀，「DVFS 制御向tion for feedforward Δ - Σ AD modulator," IEICE

け動きベクトル検出アルゴリズムとこれを適用

Electronics Express, Vol. 5, No. 12, pp. 457-463,

した動きベクトル検出プロセッサの開発」，信学

Jun. 2008.

技報，IE2008-79，pp. 47-52，2008 年 10 月 17 日．

[43] J. Wang, T.-Y. Lee, D.-G. Kim, T. Matsuoka, and K.

[53] Tsuyoshi Sadakata and Yusuke Matsunaga,

Taniguchi, "Design of A 0.5V Op-Amp Based on"A Behavioral Synthesis Method with Special

CMOS Inverter Using Floating Voltage Sources,"

Functional Units"，IEICE T ransactions on

IEICE Trans. Electron, Vol. E91-C, No. 8, pp. 1375-

Fundamentals of Electronics, Communications

1378, Aug. 2008.

and Computer Sciences, Vol. E91-A, No. 4, pp.

[44] Y. Mizugaki and R. Kashiwa, "Magnetic Shielding
Ef fect of Grounded Superconducting Niobium

VDEC年報2009.indb 181084-1091, Apr. 2008.
[54] M. Fukase, T. Sato, "Compact FPU Design

09.7.23 3:20:03 PM

and Embedding in a Ubiquitous Processor for

Tohru Ishihara, "Way-Scaling to Reduce Power ofMultimedia Per formance Enhancement," ECTI

Cache with Delay Variation''，IEICE Transactions

Transaction on Electrical Engineering, Electronics

on Fundamentals of Electronics, Communications

and Communications, Vol. 6, No. 2, pp. 79-85,

and Computer Sciences, Vol. E91-A, No. 12, pp.

（2008）．

3576-3584, Dec. 2008.

[55] Katsuki Kobayashi, Naofumi Takagi, "A Combined[64] Yuriko Ishitobi, Tohr u Ishihara, and Hiroto

Circuit for Multiplication and Inversion in GF

Ya s u u r a , " C o d e a n d D a t a P l a c e m e n t f o r（2^m）"，pp. 1144-1148, IEEE Trans. on Circuits

Embedded Processors with Scratchpad andand Systems II, Vol. 55, No. 11, 2008.

Cache Memories"，Journal of Signal Processing[56] Y. Murachi, Y. Fukuyama, R. Yamamoto, J.

Systems, Nov. 2008.

Miyakoshi, H. Kawaguchi, H. Ishihara, M.

[65] A. Nakamura, M. Kawaharazaki, M. Yoshikawa,

Miyama, Y. Matsuda, and M. Yoshimoto A VGA

T. Fujino, "Regular Fabric of Via Programmable

30-fps Real time Optical-Flow Processor Core

Logic Device using EXclusive-or Array（VPEX）forfor Moving Picture Recognition, IEICE TRANS.

EB Direct Writing"，pp. 509-516, IEICE TRANS.

ELECTRON.，Vol. E91-C No. 4, pp. 457-464,（2008.

on Electronics Vol. E91-C, No. 4（2008）．

19[66] Ogawa T.，Hirose T.，Asai T.，and Amemiya

Nakao, and Y. Matsuda, A 158 MS/s JPEG

threshold CMOS circuits," IEICE Transactions on

2000 Codec with a Bit-plane and Pass Parallel

Fundamentals of Electronics and Computer, Vol.

Embedded Block Coder for Low Delay Image

E92-A, No. 2, pp. 436-442（2009）．

Transmission, IEICE TRANSACTIONS on[67] Hirose T.，Hagiwara A.，Asai T.，and Amemiya

Fundamentals of Electronics, Communications

Y.，"A highly sensitive thermosensing CMOS

and Computer Sciences Vol. E91-A No. 8 pp. 2025-

circuit based on self-biasing circuit technique,"2034,（2008.8）．

IEEJ Transactions on Electrical and Electronic[58] K. Ichikawa, Y. Takahashi, Y. Sakurai, T. Tsuda, I.

Engineering, Vol. 4, No. 2, pp. 278-286（2009）．

Iwase, M. Nagata, "Measurement-Based Analysis[68] Utagawa A.，Asai T.，Hirose T.，and Amemiya Y.，

of Electromagnetic Immunity in LSI Circuit"Noise-induced synchronization among sub-RF

Operation," IEICE Transactions on Electronics,

CMOS analog oscillators for skew-free clock distri-Vol. E91-C, No. 6, pp. 936-944, June 2008.

bution," IEICE Transactions on Fundamentals of[59] T. Yoshikawa, T. Ogino, M. Nagata, "Current-Mode
Transceiver with Nonfeedback Clock Recover yElectronics, Communications and Computer, Vol.
E91-A, No. 9, pp. 2475-2481（2008）．

Capability for Mobile Applications," IEICE[69] H i r o s e T. ， A s a i T. ， a n d A m e m i y a Y . ，Transactions on Electronics, Vol. E91-C, No. 9, pp.

"Temperature-compensated CMOS current refer-1453-1462, Sept. 2008.

ence circuit for ultralow-power subthreshold LSIs,"[60] C. Zang, S. Imai, S. Frank and S. Kimura,"Issue Mechanism for Embeded Simultaneous

210（2008）．
[70] Yamada K.，Asai T.，Hirose T.，and Amemiya

Fundamentals, Vol. E91-A, No. 4, pp. 1092-1100,

Y.，"On digital LSI circuits exploiting collision-

April 2008.

based fusion gates," Inter national Jour nal of

ナリア FF を利用したデザインマージン削減による省電力化 "，情報処理学会論文誌，Vol. 49, No. 6,
pp. 2029-2042, Jun. 2008.
[62] 渡辺 慎吾，橋本 昌宜，佐藤 寿倫，" タイミング
歩留まり改善を目的とする演算カスケーディン

Unconventional Computing, Vol. 4, No. 1, pp. 45-59（2008）．
[71] S. Kubota, M. Watanabe, "Programmable Optically
Reconfigurable Gate Array Architecture and its
writer," Applied Optics, Vol. 48, Iss.2, pp. 30208,
2009.

グ "，情報処理学会論文誌 コンピューティングシ[72] M. Watanabe, M. Nakajima, S. Kato, "An inver-

ステム（ACS），Vol. 1, No. 2, pp. 12-21, Aug. 2008.

sion/non-inversion dynamic optically recon-[63] Maziar Goudarzi, Tadayuki Matsumura, andfigurable gate array VLSI," World Scientific and

VDEC年報2009.indb 19

20

IEICE Electronics Express, Vol. 5, No. 6, pp. 204-M u l t i t h r e a d i n g P r o c e s s o r, " I E I C E T r a n s .

[61] 佐藤 寿倫，国武 勇次，" ばらつき耐性を持つカ

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

Y.，"Threshold logic systems consisting of sub-章[57] M. Miyama, Y. Inoie, T. Kasuga, R. Inada, M.

第

4）
．

1-6

09.7.23 3:20:03 PM

Engineering Academy and Society Transactions

Fundamentals of Electronics, Communications

on Circuits and Systems, Issue 1, Vol. 8, pp. 11-20,

and Computer Sciences, Vol. E91-A, No. 4, pp. 957-

Jan.，2009.

964, April, 2008.

[73] N. Yamaguchi, M. Watanabe, "Liquid cr ystal[82] Hiroyuki Ito, Makoto Kimura, Kazuya Miyashita,

holographic configurations for ORGAs," Applied

Takahiro Ishii, Kenichi Okada, Kazuya Masu, "A

Optics, Vol. 47, No. 28, pp. 4692-4700, Oct.，2008.

Bidirectional- and Multi-Drop-Transmission-Line[74] M. Watanabe, T. Shiki, F. Kobayashi, "Scaling

Interconnect for Multipoint-to-Multipoint On-Chipprospect of optically dif ferential reconfigurable

Communications," IEEE Journal of Solid-Stategate array VLSIs," Analog Integrated Circuits andCircuits, Vol. 43, No. 4, pp. 1020-1029, April 2008.

Signal Processing, Sep. ，2008.

H.Andoh, K.Akamatsu, and H.Nakata, "Ultrashort

figurable gate array - per fect emulation," IEEE

Pulse Generators Using Resonant Tunneling

Journal of Quantum Electronics, Vol. 44, Issue 5,

Diodes and Their Integration with Antennas on

pp. 493-500, May, 2008.

Ceramic Substrates"，Japanese Journal of Applied

1-6[76] Hideki Tamura, David C. Ng, Takashi Tokuda,

Physics, Vol. 47, No. 4, pp. 2833-2837（2008）．

Honda Naoki, Takuma Nakagawa, Taro Mizuno,[84] K.Maezawa, I.Soga, S.Kishimoto, T.Mizutani and1

Yumiko Hatanaka, Yasuyuki Ishikawa, Jun

K.Akamatsu, "A GaAs SOI HEMT Fabricated by

Ohta, Sadao Shiosaka, "One-chip sensing device

Fluidic Self-Assembly and Its Application（biomedical photonic LSI）enabled to assess

RF-Switch"，IEICE Trans. Electronics, Vol. E91-C

章

第

20

[83] N.Kamegai, S.Kishimoto, K.Maezawa, T.Mizutani,[75] D. Seto, M. Watanabe, "A dynamic optically recon-

ＶＤＥＣ事業の紹介と平成 年度事業報告

hippocampal steep and gradual up-regulated
proteolytic activities"，Journal of Neuroscience
Methods, 173, pp. 114-120（2008）．
[77] T. Tokuda, R. Asano, S. Sugitani, M. Taniyama, Y.
Terasawa, M. Nunoshita, K. Nakauchi, T. Fujikado,

20

to an

pp. 1025-1030（2008）．
[85] 鈴木，藤田，前中，" 輸送環境モニタリングシス
テムとそのセンシング要素に関する研究 "，2008
年度修士論文．
[86] H.Yamauchi, "A 0.6 V Dual-Rail Compiler SRAM

Y. Tano, J. Ohta, "Retinal stimulation on rabbit

Design on 45 nm

using CMOS-based multi-chip flexible stimulator

Adaptive SRAM Power for

toward retinal prosthesis"，Jpn. J. Appl. Phys, 47

VLSIs"，IEEE Journal of Solid-State Circuits, Vol.

（2008）（accepted）．

44, No. 4, April, 2009.

CMOS Technology W ith
Lower VDD_min[78] J. Ota, W. Narita, I. Ohta, T. Matsushita, and T.

[87] A. Ohchi, S. Kohara N. Togawa, M. Yanagisawa,

Kondo! "Fabrication of Periodically-Inver ted

and T. Ohtsuki, "Floorplan-Driven High-LevelAlGaAs Waveguides for Quasi-Phase-Matched

Synthesis for Distributed/Shar ed-Register

Wavelength Conversion at 1.55 um," Jpn. J. Appl.

Architectures," IPSJ Tras. on SLDM, Vol. 1, pp.

Phys.，48（4）（2009）．

78-90, 2008.

[79] T. Matsushita, I. Ohta, and T. Kondo! "Quasi-[88] Shingo Yoshizawa, Yoshikazu Miyanaga, "Use of

Phase-Matched Parametric Fluorescence in aa Variable Wordlength Technique in an OFDM

Periodically Inverted GaP Waveguide," Appl. Phys.

Receiver to Reduce Energy Dissipation," IEEE

Express, in press.

Transactions on Circuit and Systems-I!Regular[80] Shiho Hagiwara, Takumi Uezono, Takashi Sato,

Paper, Vol. 55, No. 9, pp. 2848-2859, Oct. 2008.

and Kazuya Masu, "Application of Correlation-[89] Shingo Yoshizawa, Yasushi Yamauchi, Yoshikazu

based Regression Analysis for Improvement of

Miyanaga, "VLSI Implementation of a Complete

Power Distribution Network"，IEICE Transactions

Pipeline MMSE Detector for a 4x4 MIMO-OFDM

of fundamentals on Electronics, Communications

Receiver," IEICE Transactions on Fundamentals,

and Computer Sciences, Vol. E91-A, No. 4, pp. 951-

Vol. E91-A, No. 7, pp. 1757-1762, July 2008.

956, April, 2008.

[90] Masatomo Miura and Takahiro Hanyu, "Highly[81] Masanori Imai, Takashi Sato, Noriaki Nakayama,

R e l i a b l e M u l t i p l e - Va l u e d C u r r e n t - M o d e

and Kazuya Masu, "An evaluation method of theComparator Based on Active-Load Dual-Rail

number of Monte Carlo STA trials for statisti-

Operation," IEICE Trans. Electron.，Vol. E91-C,

cal path delay analysis"，IEICE Transactions on

No. 4, pp. 589-594, April 2008.

VDEC年報2009.indb 20

09.7.23 3:20:03 PM

[91] K a z u y a s u M i z u s a w a , N a o y a O n i z a w a , a n d（2008.9）．

Takahiro Hanyu, "Power-Aware Asynchronous[99] Yosuke Takahashi, Yukihide Kohira, Atsushi

Peer-to-Peer Duplex Communication System

Takahashi. A Fast Clock Scheduling for

Based on Multiple-Valued One-Phase Signaling,"

Peak Power Reduction in LSI. IEICE T rans.

IEICE Trans. Electron.，Vol. E91-C, No. 4, pp. 581-

Fundamentals, Vol. E91-A, No. 12, pp. 3803-3811,

588, April 2008.

2008.

[92] Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda,[100] 山崎，小原，戸川，柳澤，大附，"SIMD 型プロセッ

Katsuya Miura1, Har uhiro Hasegawa, Tetsuo

サコアの面積 / 遅延見積り "，pp. 3462-3481, 情報

Endoh, Hideo Ohno, and Takahir o Hanyu,

処理学会論文誌（2008）．

"Fabrication of a Nonvolatile Full Adder Based on[101] D . L e v a c q , M . T a k a m i y a , a n d T. S a k u r a i ,Logic-in-Memor y Architecture Using Magnetic"Backgate Bias Accelerator for sub-100 ns Sleep-to-

T unnel Junctions," Applied Physics Express

Active Modes Transition Time," IEEE Journal of（APEX），pp. 091301-1 〜 091301-3, Aug. 22, 2008.

Solid-State Circuits, Vol. 43, No. 11, pp. 2390-2395,[93] Shoun Matsunaga, Kimiyuki Hiyama, Atsushi

1-6

Nov. 2008.

Matsumoto, Shoji Ikeda, Har uhiro Hasegawa,[102] M o t o k i A m a g a s a k i , R y o i c h i Ya m a g u c h i ,Katsuya Miura, Jun Hayakawa, Tetsuo Endoh,

Masahiro Koga, Masahiro Iida and Toshinori

第Hideo Ohno, and Takahiro Hanyu, "Standby-

Sueyoshi, "An Embedded Reconfigurable IP-Core

1

Power-Free Compact Ter nar y Content-with Variable Grain Logic Cell Architecture,"

Addressable Memory Cell Chip Using Magnetic

Inter national Jour nal of Reconfigurable

T unnel Junction Devices," Applied Physics

Computing, Vol. 2008, Article ID 180216, 14 pages,

Express（APEX），Vol. 2, No. 2, pp. 023004-1 〜

doi!10.1155/2008/180216, Sep. 2008.

[94] 香川景一郎，能勢悠吾，安達雄大，谷 邦之，和田Bi-Directional Inter-Chip Data Transceiver With淳，谷田 純，布下正宏，太田 淳，" アクティブ・パッ

Differential Inductors for High Density Inductive

シブ方式画素読出しの併用による CMOS イメー

Channel Ar ray," IEEE Jour nal of Solid-State

ジセンサのダイナミックレンジ拡大手法の提案

Circuit（JSSC），Vol. 43, No. 11, pp. 2363-2369,と原理実証，" 映像情報メディア学会誌，April

Nov. 2008.

2009.

[104] Yusuke Niki, Yasuo Manzawa, Satoshi Kametani,[95] 吉川，" 単一磁束量子回路を用いた超高速マイク

and Tadashi Shibata, "Moving-Object-Localization

ロプロセッサの開発とその展望，" 電子情報通信

Hardware Algorithm Employing OR-Amplification

学会論文誌 C, Vol. J91-C, 2008, pp. 183-193.

of Pixel Activities," Japanese Journal of Applied[96] K. Nakamiya, N. Yoshikawa, A. Fujimaki, H. Terai,[105] Liem T. Nguyen, Kiyoto Ito, and Tadashi Shibata,tion delay of single-flux-quantum circuits by time-"Compact and Power-Efficient Implementation of

to-digital converters"，IEICE Electronics Express,

Rank-Order Filters Using Time-Domain DigitalVol. 5（2008），No. 9, pp. 332-337.

Computation Technique," Japanese Journal of

Yoshikawa, A. Fujimaki, N. Takagi, "Novel serial-

2008.
[106] Trong Tu Bui and Tadashi Shibata, "Compact Bell-Physica C, Vol. 468, September 2008, pp. 1977-

Shaped Analog Matching-Cell Module for Digital-

1982.

Memory-Based Associative Processors," Japanese

Y. Kuroda and T. Gyohten, H. Noda, K. Dosaka, K.

VDEC年報2009.indb 21

Applied Physics. Vol. 47, No. 4, pp. 2807-2811,

parallel conver ter using SFQ logic circuits"[98] T. Kumaki, M. Ishizaki, T. Koide, H. J. Mattausch,

20

Physics. Vol. 47, No. 4, pp. 2767-2773, 2008.

Y. Hashimoto, "Direct measurements of propaga-[97] H . P a r k , Y. Ya m a n a s h i , K . T a k e t o m i , N .

ＶＤＥＣ事業の紹介と平成 年度事業報告[103] Y. Yoshida, N. Miura, and T. Kuroda, "A 2 Gb/s

章

023004-3, 2009.

21

Journal of Applied Physics. Vol. 47, No. 4, pp. 27882796, 2008.

Arimoto, and K. Saito, "Integration architecture of[107] Kenichiro Hirose, Yoshio Mita, Yoshiaki Imai,content addressable memory and massive-parallel

Frederic Marty, Tarik Bourouina, Kunihiro Asada,memor y-embedded SIMD matrix for versatile

Shuichi Sakai, Tadashi Kawazoe and Motoichi

multimedia processor," IEICE Transactions on

Ohtsu, "Polarization transmissive photovoltaic film

Electronics, Vol. E91-C, No. 9, pp. 1409-1418,

device consisting of Si photodiode wire-grid"，J.

09.7.23 3:20:04 PM

Opt. A! Pure Appl. Opt. 10 044014（2008.04）．

in Mesh-Style Clock Distribution," IEICE Trans.

[108] Ryoichi Ohigashi, Katsunori Tsuchiya, Yoshio

Fundamentals, Vol. E91-A, No. 12, pp. 3481-3487,

Mita, and Hiroyuki Fujita, "Electric Ejection of

Dec. 2008.

Viscous Inks From MEMS Capillary Array Head[117] M. Hashimoto, J. Siriporn, A. Tsuchiya, H. Zhu,

for Direct Drawing of Fine Patterns"，Journal of

and C.-K. Cheng, "Analytical Eye-Diagram Model

Microelectromechanical Systems, Vol. 17, No. 2,

for On-Chip Distor tionless Transmission Lines

pp. 272-277（2008.04）．

and Its Application to Design Space Exploration,"[109] Yifan Li, Yoshio Mita, Leslie I. Haworth, William

IEICE Trans. on Fundamentals of Electronics,

Parkes, Masanori Kubota, Anthony J. Walton,

Communications and Computer Sciences, Vol.

"Test Structure for Characterizing Low Voltage

E91-A, No. 12, pp. 3474-3480, December 2008.

Coplanar EWOD System"，IEEE Transactions[118] Y. M i t s u y a m a , K . T a k a h a s h i , R . I m a i , M .

on Semiconductor Manufacturing, IEEE

Hashimoto, T. Onoye, and I. Shirakawa, "Area-

Transactions, Vol. 22, No. 1, pp. 88-95（2009.02）．

Efficient Reconfigurable Architecture for Media[110] Hongbo Zhu and Tadashi Shibata, "A Digital-Pixel-

Processing," IEICE Trans. on Fundamentals of

Sensor-Based Global Feature Extraction VLSI for

Electronics, Communications and Computer

第Real-Time Object Recognition," Japanese Journal

Sciences, Vol. E91-A, No. 12, pp. 3651-3662,

1of Applied Physics.（Accepted for publication）．

December 2008.

1-6
22

章
ＶＤＥＣ事業の紹介と平成 年度事業報告[111] T. Kikkawa, P. K. Saha, N. Sasaki, and K. Kimoto,[119] 達可敏充，" ダイナミックスペクトルアクセス"Gaussian Monocycle Pulse Transmitter Using 0.18を用いたコグニティブ無線ネットワークにおけμm CMOS Technology With On-Chip Integrated

るノード位置推定手法の一検討 "，pp. 523-528,

Antennas for Inter-Chip UWB Communication"，

2009.

IEEE Journal of Solid-State Circuits, Vol. 43, No. 5（2008）pp. 1303-1312.
[112] N. Sasaki, K. Kimoto, W. Moriyama and T.
Kikkawa, "A Single-Chip Ultra-Wideband Receiver[120] 鈴木寛人，和田和千，田所嘉昭，" 広範囲に分布するディジタル回路で発生する基板雑音の打ち消し回路，" 信学論（A），Vol. J92-A, No. 4, 2009 年
4 月（掲載決定）．

With Silicon Integrated Antennas for Inter-Chip[121] Sejoon Lee and Toshiro Hiramoto, "Strong depen-

Wireless Interconnection"，IEEE Journal of Solid-

dence of tunneling transport properties on over-State Circuits, Vol. 44, No. 2（2009），pp. 382-393.

driving voltage for room-temperature-operating[113] Youhua Shi, Nozomu Togawa, Masao Yanagisawa,

single electron/hole transistors formed with ultra

and Tatsuo Ohtsuki, A Unified Test Compression

narrow [100] silicon nanowire channel"，Applied

Technique for Scan Stimulus and Unknown

Physics Letters, Vol. 93, No. 4, 043508, July, 2008.

20

Masking Data with No Test Loss, IEICE Trans. on[122] Jiezhi Chen, Takura Saraya, Kousuke Miyaji,

Fundamentals of Electronics Communications and

Ken Shimizu, and Toshiro Hiramoto, "Electron

Computer Science, Vol. E91-A, No. 12, pp. 3514-

Mobility in Silicon Gate-All-Ar ound [100]-

3523, Dec. 2008.

and [110]-Dir ected Nanowir e Metal-Oxide-[114] JIANG Minglu, HUANG Zhangcai, KUROKAWA

Semiconductor Field-Effect Transistor on（100）Atsushi, LI Na, INOUE Yasuaki, "An advanced-Oriented Silicon-on-Insulator Substrate Extracted

effective capacitance model for calculating gate

by Improved Split Capacitance-Voltage Method"，

delay considering input waveform effect," Chinese

Japanese Journal of Applied Physics, Vol. 48, No. 1,

Journal of Electronics（SCI），Vol. 17, No. 4, pp.
633-639, Oct. 2008.

011205, January, 2009.
[123] A r i f i n T a m s i r P u t r a , A k i o N i s h i d a , S h i r o[115] K. Hamamoto, H. Fuketa, M. Hashimoto, Y.

Kamohara, and Toshiro Hiramoto, "Random

M i t s u y a m a , a n d T. O n o y e , " A n E f f i c i e n c yThreshold Voltage Variability Induced by Gate-

and Speed Controllability," IEICE Trans. on

Edge Fluctuations in Nanoscale Metal-Oxide-

Electr onics, Vol. E92-C, No. 2, pp. 281-285,

Semiconductor Field-Effect Transistors"，Applied

February 2009.

Physics Express, Vol. 2, No. 2, 024501, Januar y,[116] S. Abe, M. Hashimoto and T. Onoye, "Clock Skew
Evaluation Considering Manufacturing Variability

VDEC年報2009.indb 22

2009.
[124] Koji Kotani and Takashi Ito, "Self-Vth-Cancellation

09.7.23 3:20:04 PM

High-Efficiency CMOS Rectifier Circuit for UHF"Dislocation-Free InGaAs on Si（111）Using Micro-

RFIDs," IEICE Transactions on Electronics, Vol.

Channel Selective-Area Metalorganic Vapor Phase

E92-C, No. 1, pp. 153-160, Jan. 2009.

Epitaxy"，Applied Physics Express, Volume 2, No.

[125] Miwa, J.，Suzuki, Y.，and Kasagi, N.，"Adhesion-

1, 011101-1-011101-3, January 2009.

based Cell Sor ter with Amino-functionalized[135] T. Tanemura, M. Takenaka, A. Al Amin, K. Takeda,

Par ylene Sur face," J. Microelectromech.

T. Shioda, M. Sugiyama, and Y. Nakano, "InP/

Syst.，Vol. 17, No. 3,（2008），pp. 611-622.

InGaAsP integrated 1x5 optical switch using[126] S a k a n e Y . ，S u z u k i , Y . ，a n d K a s a g i ,ar rayed phase shifters," pp. 1063-1065, IEEE

N . ，" D e v e l o p m e n t o f H i g h - p e r f o r m a n c e

Photon. Technol. Lett.（2008）．

Per fluorinated Polymer Electret and Its[136] J e a n - J a c q u e s D e l a u n a y, I p p e i N a g a t o m o ,Application to Micro Power Generation,"

Ryohei Uchino, Yanbo Li, Masaki Shuzo, Ichiro

J. Micr omech. Micr oeng.，Vol. 18, No. 10,

Yamada, "Enhancement of gas response of ZnO（2008），104011, 6pp.

micro-nano str uctured layers through plasma[127] Kasagi, N.，Suzuki, Y.，and Fukagata, K.，"MEMSBased Feedback Control of Turbulence for Skin23[137] Ezoe, Y, Koshiishi, M, Mita, M, Maeda, Y,
Mitsuda, K, Osawa, T, Suzuki, M, Hoshino, A,
Ishisaki, Y, Takano, T, Maeda, R, "Micromachined

T.，"High-temperature Micro Catalytic Combustor

X-ray collector for space astronomy"，SENSORS

with Pd/Nano-porous Alumina," Proc. Comb.

AND ACTUATORS A-PHYSICAL, 145, 201-206,

Inst.，Vol. 32, Issue 2,（2009），pp. 3019-3026.

（2008）．

[129] Fan, Y.，Suzuki, Y.，and Kasagi, "Experimental[138] H. Yoshitake, Y. Ezoe, T. Yoshino, K. Mukai, K.

Study of Micro-scale Premixed Flame in Quartz

Ishikawa, K. Mitsuda, N. Y. Yamasaki, Y. Ishisaki,

Channels," Proc. Comb. Inst.，Vol. 32, Issue 2,

H. Akamatsu，R. Maeda, T. Takano, "Optimization（2009），pp. 3083-3090.

of Structure of Large Format TES array"，IEEE[130] 星野隆行，森島圭祐，" メカノバイオニックツールの構築─骨格筋細胞による人工微小骨格の駆動実験─ "，日本ロボット学会論文誌，Vol. 26, No.
6, pp. 651-657（2008）．

Transactions on Applied Superconductivity（2009）
in press.
[139] Yoshino, T, Mukai, K, Ezoe, Y, Yamasaki, NY,
Mitsuda, K, Kurabayashi, H, Ishisaki, Y, Takano, T,[131] Koji Takeda, Yasuki Kanema, Mitsuru Takenaka,

Maeda, R, "The noise and energy resolution of the

T a k u o T a n e m u r a , a n d Yo s h i a k i N a k a n o ,Ti/Au bilayer X-ray TES calorimeter with an Au"Polarization-Insensitive All-Optical Flip-Flopabsorber"，JOURNAL OF LOW TEMPERATURE

U s i n g Te n s i l e - S t r a i n e d M u l t i p l e Q u a n t u m

PHYSICS, 151, 185-189,（2008）．

Wells"，IEEE Photonics Technology Letters, pp.

T. Hamaguchi, M. Nakao, "Iterative imprint for[132] 武田浩司，竹中充，種村拓夫，中野義昭，「分布ブ

multilayered nanostructures by feeding, vacuum

ラッグ反射鏡を用いた全光フリップ・フロップの

forming and bonding of sheets"，J. Vac. Sci.

波長可変特性」，電子情報通信学会 信学技報，Vol.

Technol. B 26（2008）1753.

ク研究会 PN2008-24）
2008 年 8 月．

[141] M. Yokoyama, S. Ohya, and M. Tanaka, "Strong
In-plane Uniaxial Magnetic Anisotropy of [[133] M. Deura, T. Hoshii, M. Takenaka, S. Takagi, Y.

（InyGa1-y）1-xMnx]As Characterized by Planar

Nakano, and M. Sugiyama, "Effect of Ga content

Hall Ef fect"，Jpn. J. Appl. Phys. 48, 023001/1-4

on cr ystal shape in micro-channel selective-area（2009）．

MOVPE of InGaAs on Si"，Jour nal of Cr ystal[142] P h a m N a m H a i , S h i n o b u O h y a , M a s a a k i

Growth, Volume 310, Issue 23, pp. 4768-4771,

Tanaka, Stewart E.Barnes, Sadamichi Maekawa,

November 2008.

"Electromotive force and huge magnetoresistance[134] M. Deura, T. Hoshii, T. Yamamoto, Y. Ikuhara, M.
Takenaka, S. Takagi, Y. Nakano, and M. Sugiyama,

VDEC年報2009.indb 23

20[140] H. Suzuki, K. Nagato, S. Sugimoto, K. Tsuchiya,

1851-1853, Vol. 20, No. 22, November（2008）．

108，No. 183，pp. 61-64（フォトニックネットワー

1

ＶＤＥＣ事業の紹介と平成 年度事業報告[128] Kamijo, T.，Suzuki, Y.，Kasagi, N.，and Okamasa,

章

41,（2009），pp. 231-251.

50, pp. 634-637, 2008.

1-6

第Friction Reduction," Annu. Rev. Fluid Mech.，Vol.

treatment"，Advanced Materials Research, vol.47-

in magnetic tunnel junctions" Nature 458, pp. 489492（2009）．

09.7.23 3:20:04 PM

[143] S. Yada, M. Tanaka, and S. Sugahara "Magneto-

Toshiyoshi, "Toward realization of transmissive

optical and magneto-transpor t proper ties ofdisplay by MEMS etalon"，IEICE ELEX, Vol. 5,

amorphous ferromagnetic semiconductor Ge1-

No. 9, pp. 326-331（2008）．

xMnx thin films" Appl. Phys. Lett. 93, 193108/1-3[155] Makoto Mita and Hir oshi Toshiyoshi, "An
Equivalent-circuit Model for MEMS Electrostatic（2008）．
[144] Y. Shuto, M. Tanaka, and S. Sugahara "Epitaxial

Actuator using Open-source Software Qucs,"

growth of fer romagnetic semiconductor Ge1-

IEICE Electronics Express, vol.6, no.5, 2009, pp.

xFex thin films on Si（001）substrates" Jpn. J. Appl.

256-263.

Phys. 47, pp. 7108-7112（2008）．

[156] アレクサンダー・チェコフスキー，大平康隆，大[145] Nguyen Binh-Khiem, Kiyoshi Matsumoto, Isao

洋，「液中でのレーザ

励起プラズマによる 3 次元カラー画像表示器」生Liquid for Varifocal Encapsulated Liquid Lenses,"

産研究 vol.60, no.3, 2008, pp. 123-126.

vol.93, no.12, ar t. no.124101, Applied Physics
1-6

塚由紀子，平川一彦，年吉Shimoyama, "Polymer Thin Film Deposited on

Letters（2008）．

a n d H To s h i y o s h i , " B i s t a b l e n a n o w i r e f o r
高 橋， 大m i c r o m e c h a n i c a l m e m o r y " ，J o u r n a l o f

第[146] 南 川， 佐 藤， 森，Damayanthi,[157] B C h a r l o t , W S u n , K Ya m a s h i t a , H F u j i t a

野，"Simulation of Transient Response of Ir-TES

Micromechanics and Microengineering, Vol. 18,

1

for Position-Sensitive TES with Waveform Domain

No. 4, 045005（7pp）（2008）．

24

章
ＶＤＥＣ事業の紹介と平成年度事業報告20

Multiplexing"，Jour nal of Low Temperature
Physics 151, pp. 155-160（2008）．

[158] Ryoichi Ohigashi, Katsunori Tsuchiya, Yoshio
Mita, and Hiroyuki Fujita, "Electric Ejection of[147] Damayanthi, 福田，高橋，大久保，大野，"Design

Viscous Inks From MEMS Capillary Array Headof an optical absorption cavity for titanium

for Direct Drawing of Fine Patterns"，Journal oft r a n s i t i o n e d g e s e n s o r "，J o u r n a l o f L o w

Microelectromechanical Systems, Vol. 17, No. 2,

Temperature Physics 151, pp. 46-50（2008）．

pp. 272-277（2008）．

[148] Peng Huei Lim, Yosuke Kobayashi, Shinya Takita,[159] 谷 雅 直，赤 松 雅 洋，安 田 喜 昭，藤 田 博 之，年 吉

Yasuhiko Ishikawa, and Kazumi Wada, "Enhanced

洋，" 圧電 MEMS 光スキャナによる画像ディスプ

photoluminescence from germanium-based ring

レイ "，レーザー学会誌レーザー研究，Vol. 36, No.

resonators"，Appl. Phys. Lett. 93, 041103, 2008.

4, pp. 183-189（2008）．

[149] Kotera, Abe, Egawa, Takizawa, Kobayashi,[160] Hirofumi Miura, Junji Sone, Dominique Collard,"Power-Aware Ddynamic Cache Partitioning for

Christophe Yamahata, Hiroyuki Fujita, "FEM

CMPs," Trans. on Embedded Architectures andAnalysis of Mechanical Characteristics of Nano

Compilers, Vol. 3, pp149-167,（2008）．

Tweezers with MemsOne（TM）"，電気学会論文[150] A. Chekhovskiy, Y. Ohira, and H. Toshiyoshi,"Laser Breakdown 3D Display," IEICE Trans.
Electron.，vol.E91, No. C（10），2008, pp. 16161620.

誌，E センサ・マイクロマシン部門誌，Vol. 128,
No. 5, pp. 252-256（2008）．
[161] V.Senez, E.Lennon, S. Ostrovidov, T. Yamamoto,H.Fujita, Y. Sakai, and T. Fujii, "Integrated 3-D

雅直，赤松雅洋，安田喜昭，藤田博之，年吉Silicon Electrodes for Electrochemical Sensing in

洋，「圧電 MEMS 光スキャナによる画像ディ

Microfluidic Environments! Application to Single-

スプレィ」レーザー研究，第 36 巻 4 号，pp. 183-

Cell Characterization"，IEE Sonsors Journal, Vol.

189，2008.

8, Nos.5&6, pp. 548-557（2008）．

[151] 谷[152] B C h a r l o t , W S u n , K Ya m a s h i t a , H F u j i t a[162] Cheng-Yao Lo, Hiroyuki Fujita, and Hiroshi

a n d H To s h i y o s h i , " B i s t a b l e n a n o w i r e f o r

Toshiyoshi, "Toward realization of transmissive

micr omechanical memor y," J. Micr omech.

display by MEMS etalon"，IEICE ELEX, Vol. 5,

Microeng. 18 045005（7pp），2008.

No. 9, pp. 326-331（2008）．

[153] A.Chekhovskiy and H.Toshiyoshi, "A use of laser[163] Christophe Yamahata, Dominique Collar d,burst for volumetric imaging inside of transparent

Bernard Legrand, Tetsuya Takekawa, Momoko

liquid," Japanese Jour nal of Applied Physics,

Kumemura, Gen Hashiguchi, and Hiroyuki Fujita,

vol.47, no.8 2008, pp. 6790-6793.

"Silicon Nanotweezers W ith Subnanometer[154] Cheng-Yao Lo, Hiroyuki Fujita, and Hiroshi

VDEC年報2009.indb 24

Resolution for the Micromanipulation of

09.7.23 3:20:04 PM

Biomolecules"，Journal of Microelectromechanical[172] Ataka, M.; Legrand, B.; Buchaillot, L.; Collard, D.;

Systems, Vol. 17, No. 3, pp. 623-631（2008）．

Fujita, H.，"Design, Fabrication, and Operation[164] E. Sarajlic, C. Yamahata, M. Cordero, D. Collard,of T wo-Dimensional Conveyance System

and H. Fujita, "HAREM: High Aspect Ratio

W ith Ciliar y Actuator Ar rays"，IEEE/ASME

Etching and Metallization for microsystems

Transactions on Mechatronics, Vol. 14, Issue 1, pp.

fabrication"，Jour nal of Micromechanics and119-125（2009）．

Microengineering, Vol. 18, No. 7, 075008（8pp. ）（2008）．

[173] Tadashi Ishida, Yuuki Nakajima, Junji Endo,
Dominique Collard and Hiroyuki Fujita, "Real-time[165] Hideyuki F. Arata, Frederic Gillot, Takahikotransmission electron microscope observation of

N o j i m a , Te r u o F u j i i a n d H i r o y u k i F u j i t a ,gold nanoclusters diffusing into silicon at room

"Millisecond denaturation dynamics of fluorescenttemperature"，Nanotechnology, Vol. 20, No. 6, pp.

proteins revealed by femtoliter container on micro-

65705.1-6（2009）．

thermodevice"，Lab on a Chip, Vol. 8, Issue 9, pp.
1436440（2008）．

[174] Tetsuhiko Iizuka, Naomichi Sakai and Hiroyuki
Fujita, "Position Feedback Control using

1-6[166] R. Yokokawa, J. Miwa, M. C. Tarhan, H. Fujita,

Magneto Impedance Sensors on Conveyor withand M. Kasahara, "DNA molecule manipulation by

Superconducting Magnetic Levitation"，Sensors

第motor proteins for its evaluation in single moleculeand Actuators A Physical, Vol. 150, Issue 1, pp.

1level"，Anal. Bioanal. Chem.，Vol. 391, No. 8, pp.

110-115（2009）．

Shoji Takeuchi, Hideyuki F. Arata, Hiroyuki

2. 国際会議

Fujita and Hiroyuki Noji, "Loop-mediated[1] M. Takamiya, K. Onizuka, and T. Sakurai,

isothermal amplification of a single DNA"3D-Str uctured On-Chip Buck Conver ter formolecule in polyacr ylamide gel-based

Distributed Power Supply System in SiPs," IEEE

microchamber"，Biomedical Microdevices, Vol.

Inter national Conference on IC Design and

10, No. 4, pp. 539-546（2008）．

Technology（ICICDT），Grenoble, France, pp.
33-36, June 2008.

Sakaki and Hiroyuki Fujita, "Towards single[2] L. Liu, Y. Miyamoto, Z. Zhou, K. Sakaida, J. Ryu, K.

biomolecule handling and characterization by

Ishida, M. Takamiya, and T. Sakurai, "A 100Mbps,

MEMS"，Analytical and Bioanalytical Chemistry,

0.41m W, D C -960M H z B a n d I m p u l s e U W BVol. 391, No. 7, pp. 2385-2393（2008）．

Transceiver in 90 nm CMOS," IEEE Symposium[169] D o m i n i q u e C o l l a r d , S h o j i T a k e u c h i a n d
Hiroyuki Fujita, "MEMS technology for nanobio
research"，Drug Discovery Today, Vol. 13, Issues
21-22, pp. 989-996（2008）．

on VLSI Circuits, Honolulu, Hawaii, USA, pp. 118119, June 2008.
[3] T. Niiyama, P. Zhe, K. Ishida, M. Murakata, M.
Takamiya, and T. Sakurai, "Increasing Minimum[170] Ersin Altintas, Karl F. Bohringer, and Hiroyuki

Operating Voltage（VDDmin）with Number of

Fujita, "Micromachined Linear Brownian Motor!

CMOS Logic Gates and Experimental Verification

T ranspor tation of Nanobeads by Brownian

with up to 1Mega-Stage Ring Oscillators,"

Motion Using Three-Phase Dielectrophoretic

Inter national Symposium on Low Power

Ratchet"，Japanese Journal of Applied Physics,

Electronics and Design（ISLPED），Bangalore,

Vol. 47, No. 11, pp. 8673-8677（2008）．

India, pp. 117-122, Aug. 2008.

[171] Y.-A. Chapuisa, L. Zhoua, H. Fujita and Y. Hervea,[4] T. Niiyama, K. Ishida, M. Takamiya, and T.

"MULTI-DOMAIN SIMULATION USING

Sakurai, "Expected Vectorless Teacher-Student

VHDL-AMS FOR DISTRIBUTED MEMS IN

Swap（TSS）Test Method with Dual Power Supply

FUNCTIONAL ENVIRONMENT: CASE OF A 2-D

Voltages for 0.3V Homogeneous Multi-core LSI's,"

AIR-JET MICROMANIPULATOR"，Sensors &IEEE Custom Integrated Circuits Conference

Actuators A. Physical, Vol. 148, Issue 1, pp. 224-238（CICC），San Jose, USA, pp. 137-140, Sep. 2008.

（2008）．

VDEC年報2009.indb 25

20

年度事業報告[168] Hideyuki F. Arata, Momoko Kumemura, Naoyoshi

ＶＤＥＣ事業の紹介と平成[167] Liza Lam, Shouichi Sakakihara, Koji Ishizuka,

章

2735-2743（2008）．

25[5] K. Ishida, T. Yasufuku, S. Miyamoto, H. Nakai, M.

09.7.23 3:20:04 PM

International SoC Design Conf.（ISOCC）2008, pp.

30nJ Adaptive Program-Voltage（20V）Generator

89-92.

for 3D-Integrated NAND Flash SSD," IEEE

[15] K. Ikai, J. Kim, M. Ikeda, and K. Asada, "Digital

Inter national Solid-State Circuits Conference

Integrated Circuit Design for System-on-Glass,"（ISSCC），San Francisco, USA, pp. 238-239, Feb.

Proceedings of Inter national SoC Design

2009.

Conference, pp. 172-175, Nov. 2008.

[6] K. Ishida, N. Masunaga, Z. Zhou, T. Yasufuku, T.

[16] Y.K. Kim, M. Ikeda, and K. Asada, "Analysis on

Sekitani, U. Zschieschang, H. Klauk, M. Takamiya,light attenuation through Multi-Metal-Layers

T. Someya, and T. Sakurai, "A Stretchable EMI

for CMOS image sensors on System LSIs,"

Measurement Sheet with 8 × 8 Coil Array, 2VInternational SoC Design Conference, No. 94, Nov.

Or ganic CMOS Decoder, and -70dBm EMI

2008.

1-6

第

26

Detection Circuits in 0.18 um CMOS," IEEE

[17] K. Asada, "Nanotech-Net Project as an Academic-

Inter national Solid-State Circuits Conference

Industry Collaboration Platform," the 8th Taiwan-（ISSCC），San Francisco, USA, pp. 472-473, Feb.

Japan Microelectronics Symposium 2008, 1-2, Dec.

2009.

2008.

[7] Chihir o Kawabata, Yasuhir o Sugimoto, "A[18] M. Ikeda, "Self-Synchr onous Ar chitectur e

Cur rent-mode DC-DC Conver ter using afor Power Optimal Operations against PVT

Quadratic Slope Compensation Scheme"，pp. 113-

Variations," the 8th Taiwan-Japan Microelectronics

114, ASP-DAC（2008）．

Symposium 2008, 4-6, Dec. 2008.

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

20

Takamiya, T. Sakurai, and K. Takeuchi, "A 1.8V

[8] Tatsuya Ogino, Yasuhiro Sugimoto, "The Influence[19] K. Ikai, J. Kim, M. Ikeda, and K. Asada, "Circuitof Dummy Fills on an On-chip Spiral Inductor and

Design using Stripe-Shaped TFTs on Glass"theirOptimized Placement Scheme"，J5-06, APMC

Proceedings of IEEE Asia and South Pacific

2008.

Design Automation Conference, pp. 105-106, Jan.

[9] M. Ikeda, "Smar t Image Sensors," University

2009.

of Tokyo & INRIA & Ecole des Mines Paris &[20] Kazunori SUZUKI, Takashi NAKADA, Masaki

INRETS Joint Symposium on Electronics for

NAKANISHI, Shiger u YAMASHITA, Yasuhiko

Secure Life, Jul. 2008.

NAKASHIMA, "A Functional Unit with Small[10] K. Asada, "Introduction to VDEC activities for

Variety of Highly Reliable Cells"，14th Pacificdesign and Manufacturing in microelectronics,"

Rim International Symposium on Dependable

University of Tokyo & UC Santa Barbara Joint
Workshop, Sept. 2008.

Computing（PRDC'08），pp. 353-354, Dec.（2008）．
[21] Takashi Nakada, Yasuhiko Nakashima, Hajime[11] M. Ikeda, "Delay Variation Measurements on

S h i m a d a , K e n j i K i s e , To s h i a k i K i t a m u r a ,DCVSL Using Logic Tester," University of Tokyo"OROCHI: A Multiple Instr uction Set SMT& UC Santa Barbara Joint Workshop, Sept. 2008.

Processor"，First International Workshop on New[12] J. Kim, K. Ikai, T. Nakura, M. Ikeda, K. Asada,

Frontiers in High-per formance and Hardware-"Variation Tolerant T ransceiver Design foraware Computing（HipHaC'08），pp. 1-8, Nov.

System-on-Glass," in IEEE 34th European Solid-（2008）．

State Circuits Conference（ESSCIRC）Fringe, Sep.
2008.
[13] M. Ikeda, "Self-synchronous architecture for
margin aware operations against PVT variations,"[22] A k i h i t o I c h i k i , Ta k a s h i N a k a d a , Ya s u h i k oNakashima, "A Hybrid Platform for Practical
Evaluation of Processors"，Coolchips-2008（poster），Apr.（2008）．

Shanghai Jiao Tong University & University[23] Kazuhiro Yoshimura, Takashi Nakada, Yasuhikoof Tokyo Joint Symposium on Electr onics,

Nakashima: "A QoS Control Method for a

I n f o r m a t i o n T e c h n o l o g y, a n d E l e c t r i c a l

Heterogeneous SMT Processor"，Coolchips-2008

Engineering, D-2, Oct. 2008.

（poster），Apr.（2008）．

[14] S. Mandai, T. Monma, T. Nakura, M. Ikeda,[24] H. Hatano, "SEU ef fects on static and clocked

and K. Asada, "Multi Functional Range Findercascade voltage switch logic（CVSL）circuits"，

Employing a Dual Imager Core on a Single Chip"，Proc. of the 8th European Workshop on Radiation

VDEC年報2009.indb 26

09.7.23 3:20:04 PM

Effects on Components and Systems, pp. 136-140,

Proceedings of Superconducting SFQ VLSI

Jyvaskyla, Finland, 2008.

Workshop SSV 2008, Yokohama, March 17, 2008,[25] R. K. Pokharel, S. Sasaki, O. Nizhnik, H. Kanaya,

pp. 13-14.

and K. Yoshida, "Design of VCO Using On-Chip[35] H. Myoren, Y. Yoshizawa, T. Taino, and S. Takada,CPW Resonator for 5 GHz-Band Wireless"SFQ Multiplexed Signal Processing Circuits

Applications"，2008 Asia-Pacific Microwave

for Superconducting Tunnel Junction Photon

Conference Proceedings, C1-06（2008）．

Detector Arrays," on 2008 Applied Superconductor[26] A Tomar, R Pokharel, H Kanaya, K Yoshida,"Design of Digitally Controlled LC Oscillator with

Conference（2008 ASC），Chicago, August 20,
3EPE09.

Wide Tuning Range in 0.18 um TSMC CMOS

[36] Satoko Kagami, Fumitsugu Suzuki, and Takayuki

Technology"，2008 Asia-Pacific Microwave

Hamamoto, "Implementation and Evaluation

Conference Proceedings, C5-07（2008）．

of Wide-dynamic-range Image Sensor Adapted[27] A. I. A. Galal, R. K. Pokharel, H. Kanaya, and K.

to Brightness Distribution of Objects"，Int.

Yoshida, "2008 Asia-Pacific Microwave Conference

Workshop on Image Media Quality and its

Proceedings, H6-05（2008）．

Applications（IMQA'08），B-4, pp. 40-44（2008）．
Hamamoto, Kazuya Kodama, "3D motion estima-

cuit of differential capacitance transducers," Proc.

tion of imaging device using on-sensor motionof ITC-CSCC2008, pp. 353-356, July 2008.

detection"，Int. Topical Meeting on Information[29] I. Sakagami, M. Tahara, and M. Fujii, "Planar

photonics, P3-7, pp. 174-175（2008）．

Four-Way Power Divider Using Impedance-[38] K. Suzuki, T. Nakada, M. Nakanishi, S. Yamashita,

Transforming Branch-Line Couplers," 2008 Asia-

and Y. Nakashima, "A Functional Unit withPacific Microwave Conf.，B1-04, Hong Kong andSmall Variety of Highly Reliable Cells," Proc. of

Macau, China（Dec. 2008）．

14th Pacific Rim Inter national Symposium on[30] Masashi Imai, Takashi Nanya, "A Design Method
for 1-out-of-4 Encoded Low-Power Self-Timed
Circuits using Standard Cell Libraries," Proc.
ACSD08, pp. 21-26, Jun.，（2008）．
[31] Masashi Imai, Takashi Nanya, "Per formance
Comparison between Self-timed Circuits and

Dependable Computing（PRDC'08），pp. 353-354,
December 2008.
[39] G. Fey, S. Komatsu, Y. Fur ukawa, M. Fujita,"Targeting Leakage Constraints during ATPG"，
5th IEEE Inter national Workshop on Silicon
Debug and Diagnosis（SDD08），2008.

Synchronous Circuits Based on the Technology[40] S. Komatsu, "VLSI Test Exercise Courses for stu-

Roadmap of Semiconductors," Proc. DSN08

dents in EE Department," IEEE International Test

2nd Workshop on Dependable and Secur e

Conference, 2008.

Nanocomputing, Supplemental Proceedings, pp.
C23-C28, Jun.，（2008）．
[32] Y. S u w a k i , T. M a t s u m o t o , S . M a t s u f u j i ,"Experimental Evaluation of Optical ZCZ-CDMA"Targeting Leakage Constraints during ATPG,"
17th Asian Test Symposium（ATS'08），pp. 225230, 2008.
[42] Shuangyu Ruan, Kazuteru Namba and Hideo Ito,

Conference on Circuits/Systems, Computers and"Soft Error Hardened FF Capable of Detecting

Communications，pp. 1809-1812（2008）．

Wide Error Pulse," Proc. 2008 IEEE Int. Symp.

[33] T. Matsumoto，S. Matsufuji, "Matched Filter

Defect and Fault Tolerance in VLSI Systems, pp.
272-280, 2008.

Using a Real-Valued Shift-Or thogonal Finite-[43] K. Okazaki, K. Awane, N. Nagaoka, T. Sugahara,

Length Sequence, Proc. of the 11th International

T. Koide, and H. J. Mattausch, "Low-Power Image-Conference on Advanced Communication

Segmentation VLSI Design Based on a Pixel-Block

Technology, pp. 179-183（2009）．

Scanning Architecture"，Extended Abstracts of[34] H. Myoren, and T. Taino, "Preparation of Sub-the 2002 International Conference on Solid State

micron-wide Microstrip Lines for SFQ Circuits,"

Devices and Materials（SSDM2008），pp. 474-475,

VDEC年報2009.indb 27

20[41] G. Fey, S. Komatsu, Y. Fur ukawa, M. Fujita,

System," Proc. of The 23rd International Technical

Implementation on FPGA for Integrand Code1

ＶＤＥＣ事業の紹介と平成 年度事業報告

faces based on switched-capacitor sample/hold cir-

27

章[37] Kenichi Nakayama, Atsunori Shikino, Takayuki

第[28] S. Ogawa, T. Tanigawa, and D. Adachi, "An inter-

1-6

09.7.23 3:20:05 PM

（2008.9）．

pp. 477-481,（2009.3）．

[44] N. Nagaoka, K. Okazaki, T. Sugahara, T. Koide[51] A. Eguchi, J. Hashimoto, M. Saituji, A. Yamada,and H.J. Mattausch, "Grouping Method based on

T. Kambe; "A Hardware Design for the First

Feature Matching for Tracking and Recognition

Pass of A Large Vocabular y Continuous Speechof Complex Objects," Proceedings of the 2008

Recognition System," The proceeding of 15th

International Symposium on Intelligent Signal

SASIMI, pp. 230-235, 2009.

Processing and Communication Systems（ISPACS2008），pp. 421-424,（2009.2）．

[52] T. Kambe, M. Saituji, J. Hashimoto, and A. Eguchi;"A Variable Length Vector Pipeline Architecture[45] K. Okazaki, N. Nagaoka, T. Sugahara, T. Koide and

Design Methodology," pp. 665-668, The proceed-

H.J. Mattausch, "Low Power and Area Efficienting of 11th Euromicro Conference on Digital

Image Segmentation VLSI Architecture Using

System Design, Parma, Italy, 2008.

1-6

第

28

2-Dimensional Pixel-Block Scanning," Proceedings[53] Hamid Noori, Farhad Mehdipour, Koji Inoue, andof the 2008International Symposium on Intelligent

Kazuaki Murakami, "Enhancing Energy Efficiency

Signal Processing and Communication Systemsof Processor-Based Embedded Systems through（ISPACS2008），pp. 441-444,（2009.2）．

Post-Fabrication ISA Extension"，Proceedings of[46] S. Sakakibara, W. Imafuku, A. Kawabata, T. Ansari,章

1

ISLPED'08, pp. 241-246, Aug. 2008.

ＶＤＥＣ事業の紹介と平成 年度事業報告

H.J. Mattausch and T. Koide, "VLSI design of[54] Sunagawa, Terada, Tsuchiya, Kobayashi, Onodera,a handwritten-character learning and recogni-"Ef fect of Regularity-Enhanced Layout ontion system based on associative memor y,"

Printability and Circuit Performance of Standard

Proceedings of the 15th Workshop on Synthesis

Cells"，10th International Symposium on Quality

And System Integration of Mixed Information tech-

Electronic Design（2009）．

nologies（SASIMI2009），pp. 161-166,（2009.3）．

[55] Kume, Sugihara, Ngo, Kobayashi, Onodera,[47] T. Sugahara, K. Okazaki, N. Nagaoka, R. Kimura,"Embedded Delay Detectors to Choose theT. Koide and H.J. Mattausch, "Improved region-

Fastest Route in FPGAs for Variation-aware

growing image-segmentation algorithm based on

Reconfiguration"，pp. 76-81, The 15th Workshop

the HSV color space," Proceedings of the 15th

on Synthesis And System Integration of Mixed

Workshop on Synthesis And System Integration ofInformation technologies（2009）．

20

Mixed Information technologies（SASIMI2009），
pp. 167-171,（2009.3）．

[56] Fur uta, Moritani, Kobayashi, Onodera, "Softerror Resiliency Evaluation on Delayed Multiple-[48] T. Kumaki, M. Tagami, Y. Imai, T. Koide andmodular Flip-Flops"，The 15th Workshop on

H.J. Mattausch, "A ternar y multi-ported content

Synthesis And System Integration of Mixed

addressable memor y architecture utilizing asyn-

Information technologies（2009）．

chronous multiple search-operation technology,"[57] Onodera, "Variability Modeling and Impact on

Proceedings of the 15th Workshop on Synthesis

Design"，pp. 701-704, 2008 International Electron

And System Integration of Mixed Information tech-

Devices Meeting Technical Digest（2008）．

nologies（SASIMI2009），pp. 224-229,（2009.3）．

[58] Terada, Tsuchiya, Kobayashi, Onodera, "A Ring-[49] A. Kaya, K. Johguchi, S. Izumi, H.J. Mattausch

Oscillator Array Circuit for Measurement andand T. Koide, "Analysis of process variations inModeling of Gate Delay Variability"，Workshop

90-nm CMOS technology using ring oscillators,"

o n Te s t S t r u c t u r e D e s i g n f o r Va r i a b i l i t y

Proceedings of the 15th Workshop on Synthesis

Characterization（2008）．

And System Integration of Mixed Information[59] S u g i h a r a , K u m e , K o b a y a s h i , O n o d e r a ,t e c h n o l o g i e s（S A S I M I2009），p p . 446-449,"Performance Optimization by Track Swapping（2009.3）．

on Critical Paths Utilizing Random Variations[50] T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida andfor FPGAs"，pp. 503-506, 2008 Inter national

Y. Murakami, "A wireless chip for intra-oral tem-

Conference on Field Programmable Logic andperature measurement," Proceedings of the 15th

Applications（2008）．

VDEC年報2009.indb 28

Workshop on Synthesis And System Integration of[60] Tsuchiya, Onodera, "Dummy Fill Inser tion

Mixed Information technologies（SASIMI2009），

Considering the Ef fect on High-Frequency

09.7.23 3:20:05 PM

Characteristics of Spiral Inductors"，pp. 787-

[68] M . Ta k e n a k a , " C h a l l e n g e f o r L a r g e S c a l e

790, 2008 IEEE/MTT-S International Microwave

Integration of MMI-BLD Optical Flip-Flop,"

Symposium Digest（2008）．

Photonics in Switching（PS '08），WS2-2, Sapporo,[61] Kobayashi, Onodera, "A Variation-aware Constant-August 2008（Invited paper）．

Order Optimization Scheme Utilizing Delay[69] M. Deura, T. Hoshii, M. Sugiyama, R. Nakane, M.

Detectors to Search for Fastest Paths on FPGAs"，

Takenaka, S. Sugahara, S. Takagi, and Y. Nakano,pp. 107-112, 2008 Inter national Conference on"Effect of Ga content on cr ystal shape in micro-

Field Programmable Logic and Applications

channel selective-area MOVPE of InGaAs on Si,"（2008）．

International Conference of MOVPE（ICMOVPE[62] M. Yamashita, C. Otani, T. Matsumoto, K.

'08），We-B2.6, Metz, June 2008.

Miura, K. Nakamae, M. Tonouchi, K. Nikawa,[70] K. Takeda, Y. Kanema, M. Takenaka, T. Tanemura,"Observation of semiconductor test circuits afterand Y. Nakano, "Polarization insensitive operationbuilding-in defect using laser THz emission micro-of multimode interference bistable laser all-opticalscope," 33rd International Conference on Infrared,

flip-flop," Indium Phosphide and Related Materials

Millimeter and Terahertz Waves（IRMMW-THz）（IPRM '08）
，WeP45, Versailles, May 2008.

29[71] M. Kameyama, M. Hariyama,"Fine-Grained

M. Takenaka and S. Takagi, "Interface-controlled

Applications"，Proc. of the 2nd Inter nationa

Self-Align Source/Drain Ge pMOSFETs Using

Symposiumu on Information Electronics Systems,

Thermally-Oxidized GeO2 Inter facial Layers,"
International Electron Devices Meeting（IEDM

pp. 96-99（2008）．
[72] Masanori Hariyama, Shota Ishihara, Noriaki'08），35-6, San Francisco, December 2008.

Idobata, Michitaka Kameyama, "Non-volatile[64] M. Takenaka, S. Tanabe, S. Dissanayake, S.

Multi-Context FPGAs Using Hybrid Multiple-

Sugahara, and S. Takagi, "Ge Photodetector inte-

Valued/Binar y Context Switching Signals"，

grated with Ge-on-Insulator MOSFET by using

Inter national Conference on Engineering of

Oxidation Condensation Technique," Annual

Reconfigurable Systems and Algorithms, pp. 309-

Meeting of the IEEE Lasers and Electro-Optics

310（2008）．

Society（LEOS '08），MN2, Newpor t Beach,
November 2008.

[73] Waidyasooriya Hasitha Muthumala, Masanori
Hariyama, Michitaka Kameyama, "Implementation[65] K. Takeda, M. Takenaka, T. Tanemura, and Y.

of a Multi-Context FPGA Based on Flexible-

Nakano, "Wavelength tunability of all-optical flip-Context-Partitioning"，International Conference

flop using distributed bragg reflectors," Annual

on Engineering of Reconfigurable Systems andMeeting of the IEEE Lasers and Electro-Optics

Algorithms, pp. 201-207（2008）．

Society（LEOS '08），T uF5, Newpor t Beach,
November 2008.

Kameyama, "A Low-Power Field-Programmable
VLSI Based on a Fine-Grained Power-Gating

M . Ta k e n a k a , S . S u g a h a r a a n d S . Ta k a g i ,S c h e m e "，I E E E I n t e r n a t i o n a l M i d w e s t"Evaluation of Electron and Hole Mobility at

Symposium on Circuits and Systems（MWSCAS），

Identical MOS Interfaces by using Metal Source/

pp. 702-705（2008）．

Drain GOI MOSFETs," International Conference[75] S h o t a I s h i h a r a , M a s a n o r i H a r i y a m a , a n don Solid State Devices and Materials（SSDM '08），

Michitaka Kameyama, "A Low-Power FPGA Based

B-1-4, Tsukuba, September 2008.

on Autonomous Fine-Grain Power-Gating"，Asia

Tanemura, and Y. Nakano, "Dynamic Operation of

VDEC年報2009.indb 29

20[74] Masanori Hariyama, Shota Ishihara, Michitaka[66] K. Morii, S. Dissanayake, S. Tanabe, R. Nakane,[67] K . T a k e d a , Y. K a n e m a , M . T a k e n a k a , T.

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

Low-Power Reconfigurable VLSI for Real-World

章[63] Y. Nakakita, R. Nakane, T. Sasada, H. Matsubara,

第2008, pp. 335-336（Sept. 2008）．

1-6

and South Pacific Design Automation Conference（ASP-DAC），pp. 119-120（2009）．

Polarization Insensitive All-Optical Flip-Flop Based[76] Nobuaki Okada, Michitaka Kameyama, "Fine-

on Multimode-Interference Bistable Laser Diode,"

Grain Multiple-Valued Reconfigurable VLSI Using

European Conference on Optical Communication

Universal-Literal-Based Cells"，Proceedings of the（ECOC '08）
，We2.C.2, Brussels, September 2008.

38th IEEE International Symposium on Multiple-

09.7.23 3:20:05 PM

Valued Logic, pp. 180-185（2008）．

1-6

York, USA, Oct. 2008.

[77] Shota Ishihara, Masanori Hariyama, Michitaka[85] Kosuke Mizuno, Junichi Miyakoshi, Yuichiro

Kameyama, "A Low-Power Field-Programmable

Murachi, Masaki Hamamoto, Takahiro Iinuma,

VLSI Based on an Asynchronous Architecture"，

To m o k a z u I s h i h a r a , F a n g Y i n , J a n g c h u n g

Proceedings of the 1st Student Organizing

Lee, Tetsuya Kamino, Hiroshi Kawaguchi, andInternational Mini-Conference on Information

Masahiko Yoshimoto. "An H.264/AVC MP@L4.1

Electronics Systems（SOIM），pp. 179-180（2008）．

Quarter-Pel Motion Estimation Processor VLSI for[78] Nobuaki Okada, Michitaka Kameyama, "Design

Real-Time MBAFF Encoding" IEEE Internationalof a Bit-Serial Reconfigurable VLSI Based on

Conference on Electronics, Circuits, and Systems

Multiple-Valued Control Scheme"，Proceedings（ICECS 2008），St.Julians, Malta, Sep 2008.

of the 1st Student Organizing International Mini-[86] H. Noguchi, S. Okumura, Y. Iguchi, H. Fujiwara, Y.

Conference on Information Electronics Systems,

Morita, K. Nii, H. Kawaguchi, and M. Yoshimoto,pp. 173-174（2008）．

"Which is the Best Dual-Por t SRAM in 45-nm[79] Atsushi Tanaka, Hiroshi Tanimoto; Design of 1 V

Process Technology? -8T, 10T Single End, and 10T

Operating Fully Differential OTA Using NMOS

Differential-，"Proc. International Conference on

Inver ters Proceedings of ITC-CSCC 2008, H2-3,

IC Design and Technology, pp. 55-58, June 2008.

第 章

30

pp. 417-420, Shimonoseki, July 2008.

1[87] Yuichiro Murachi, Kosuke Mizuno, Junichi

ＶＤＥＣ事業の紹介と平成[80] S. Okumura, Y. Iguchi, S. Yoshimoto, H. Fujiwara,

Miyakoshi, Masaki Hamamoto, Takahiro Iinuma,

H. Noguchi, K. Nii, H. Kawaguchi, and M.

To m o k a z u I s h i h a r a , F a n g Y i n , J a n g c h u n g

Yoshimoto, "A 0.56-V 128kb 10T SRAM Using

Lee, Tetsuya Kamino, Hiroshi Kawaguchi, andColumn Line Assist（CLA）Scheme," International

Masahiko Yoshimoto. "A Sub 100 mW H.264/

Symposium on Quality Electronic Design 2009,

AVC MP@L4.1 Integer-Pel Motion Estimation

San Jose, USA, March. 2009.

Processor VLSI for MBAFF Encoding"[81] H. Fujiwara, S. Okumura, Y. Iguchi, H. Noguchi,

年度事業報告20

International Symposium on Circuits and Systems

H. Kawaguchi, and M. Yoshimoto, "A 7T/14T（ISCAS），Seattle, Washington, USA, May 2008.

Dependable SRAM and Its Array Str ucture to[88] Y. M u r a c h i , T. K a m i n o , J . M i y a k o s h i , H .

Avoid Half Selection," International Conference on

Kawaguchi and M. Yoshimoto, "A Power-Efficient

VLSI Design 2009, New Delhi, India, pp. 295-300,

SRAM Core Architecture with Segmentation-FreeJan. 2009.

and Rectangular Accessibility for Super-Parallel[82] Koh Tsuruda, Shintaro Izumi, Hyeokjong Lee,

Video Processing," 2008 International Symposium

Takashi Takeuchi, Hiroshi Kawaguchi, andon VLSI Design, Automation & Test（VLSI-DAT），

Masahiko Yoshimoto, "A Flexible Baseband

Hsinchu, Taiwan, pp. 63-66, April 2008.

Processor with Multi-Resolution Spectr um-[89] T. Matsuda, S. Izumi, T. Takeuchi, H. Fujiwara,

Sensing Functionality," International Symposium

H. Kawaguchi, C. Ohta, and M. Yoshimoto,on Information Theor y and its Applications,"Impact of Random Access Memor y aware Data

Auckland, New Zealand, pp. 1423-1428, Dec, 2008.

Aggregation for W ireless Sensor Network,"[83] K. Miura, H. Noguchi, H. Kawaguchi, and M.

Asia-Pacific Symposium on Infor mation andYoshimoto, "A Low Memory Bandwidth Gaussian

Telecommunication Technologies（APSITT），pp.

Mixture Model（GMM）Processor for 20,000-

130-134, Apr. 2008.

Word Real-T ime Speech Recognition FPGA[90] H. Fujiwara, S. Okumura, Y. Iguchi, H. Noguchi, Y.

System," Inter national Conference on Field-

Morita, H. Kawaguchi, and M. Yoshimoto, "Quality

Programmable Technology 2008, Taipei, TAIWAN,of a Bit（QoB）: A New Concept in Dependable

Dec. 2008.

SRAM," 9th International Symposium on Quality[84] H. Fujiwara, T. Takeuchi, Y. Otake, M. Yoshimoto,and H. Kawaguchi, "An Inter-Die Variability

VDEC年報2009.indb 30

Electronic Design（ISQED 2008），San Jose,
California, pp. 98-102, USA, March 2008.

Compensation Scheme for 0.42-V 486-kb FD-SOI[91] Masayuki Hiromoto, Hiroki Sugano, and Ryusuke

SRAM using Substrate Control," 2008 IEEE

Miyamoto, "Par tially Parallel Ar chitectur e

International SOI Conference, New Paltz, New

for Adaboost-Based Detection with Haar-Like

09.7.23 3:20:05 PM

Features"，IEEE Trans. on Circuits and Systems

Logic Circuit with Body-Bias-Control," IEEE

for Video Technology, Jan. 2009.

Inter national Meeting for Future of Electron[92] Masayuki Hiromoto, Hiroyuki Ochi, and Yukihiro
Nakamura, An Asynchronous IEEE-754-Standard

Devices, Kansai, May. 22-23, 2008, Osaka, Japan,
pp. 95-96.

Single-Precision Floating-Point Divider for FPGA,[101] T. Kihara, H.-J. Park, I. Takobe, F. Yamashita, T.

IPSJ Trans. on System LSI Design Methodology,

Matsuoka, and K. Taniguchi, "A 0.5 V CMOS Low-

Feb. 2009.

Noise Amplifier," IEEE International Meeting for[93] Zoltan Endr e Rakosi, Masayuki Hir omoto,Hir oyuki Ochi, and Yukihir o Nakamura, A

Future of Electron Devices, Kansai, May. 22-23,
2008, Osaka, Japan, pp. 91-92.

New Architecture Extension for Mitigation of[102] J. Wang, T.-Y. Lee, T. Matsuoka, and K. Taniguchi,

Permanent Functional Unit Faults Using Hot-

"Design of A High-Speed BiCMOS Delta-Sigma

Swapping Concepts, the 15th Workshop on

A/D Converter," IEEE International Meeting for

Synthesis And System Integration of Mixed

Future of Electron Devices, Kansai, May. 22-23,

Information technologies, Mar. 2009.

2008, Osaka, Japan, pp. 89-90.

1-6

and Yukihiro Nakamura, An Architecture of Photoand K. Yamashita, "A 770-MHz, 70-mW, 8-bit

Core Transform in HD Photo Coding System for

Subranging ADC using Refer ence Voltage

Embedded Systems of Various Bandwidths, 2008

Precharging Architecture," in Proc. Tech Papers

IEEE Asia Pacific Conference on Circuits and

A-SSCC, pp. 41-44, Nov. 2008.

Systems（APCCAS2008），Nov. 2008.

[104] K. Ohhata, K. Seki, H. Imamura, Y. Takeshita,[95] H i r o k i S u g a n o , H i r o y u k i O c h i , Yu k i h i r o

K . Ya m a s h i t a , H . K a n a i , a n d N . C h u j o , " A

Nakamura, and Ryusuke Miyamoto, "Hardware

90-nm CMOS 4 x 10 Gb/s VCSEL Driver using

Implementation of Discrete Adaboost Algorithm

Asymmetric Emphasis Technique for Opticalfor Run-Time Learning of Object Recognition"，Interconnection," IEEE APMC, Dec. 2008.

Inter national Workshop on Smar t Info-Media[105] Hamid Noori, Farhad Mehdipour, Koji Inoue, andKazuaki Murakami, "Enhancing Energy Efficiency[96] Dai Akashi, Hiroaki Nishi，Improvement of struc-of Processor-Based Embedded Systems throughturing algorithm on Enhanced Patricia Tree，Pro\

Post-Fabrication ISA Extension"，Proceedings of

ceedings of the Third International Conference

ISLPED '08, pp. 241-246, Aug. 2008.

on the Latest Advances in Networ\ ks，Toulouse,
France，December 10-12, 2008.

[106] Nobuaki Kobayashi and Tadayoshi Enomoto,"A Low Dynamic Power 90-nm CMOS Motion[97] Hiroki Matsuoka, Hiroaki Nishi, Perfect Classified

Estimation Processor Implementing Dynamic

Channel Retaining DC Balance for High-

Voltage and Frequency Scaling Scheme and Fast

throughput Communication, 2008 International

Motion Estimation Algorithm Called Adaptively

Symposium on Infor mation Theor y and its

Assigned Breaking-off Condition Search"，in Proc.

Applications（ISITA2008），pp. 1273-1278, 2008.

of International Workshop on Advanced Image[98] T. Kihara, H.-J. Park, I. Takobe, F. Yamashita,

Technology（IWAIT '2009），in Seoul, Korea, Jan.

T. Matsuoka, and K. Taniguchi, "A 0.5 V Area-

20

2009.

Efficient Transformer Folded-Cascode Low-Noise[107] Junichi Tsukada, Hiroaki Ozawa, Shigeyasu

Amplifier in 90 nm CMOS," IEEE InternationalUno, Kazuo Nakazato, Nao Terasaki, Noritaka

Conference on IC Design and Technology, June

Yamamoto, Takashi Hiraga, Masako Iwai, Masae

2-4, 2008, Grenoble, France, pp. 21-24.

Konno, Kohsuke Ito, Yasunori Inoue, "Integrated[99] T. Kihara, T. Matsuoka, and K. Taniguchi, "A 1.0

Bio-Photosensor with Extended-gate Source-Drain

V, 2.5 mW, Transformer Noise-Canceling UWBFollower on a Chip"，International Conference

CMOS LNA," 2008 IEEE RFIC Symposium, Juneon Molecular Electronics and Bioelectronics,

15-17, 2008, Atlanta, Georgia, USA, pp. 493-496.

Miyazaki, Japan（March 16 2009），D-P14.

[100] K. Yasue, J. Wang, T. Matsuoka, and K. Taniguchi,[108] Kiyomasa Sugimoto, Yusmeeraz Binti Yusof,"Study of Subthreshold-Operation CMOS

Hiroaki Ozawa, Shigeyasu Uno, Kazuo Nakazato,

VDEC年報2009.indb 31

1

年度事業報告Systems in Bangkok（SISB2008），Mar. 2009.

31

ＶＤＥＣ事業の紹介と平成[103] K. Ohhata, K. Uchino, Y. Shimizu, Y. Oyama,

第 章[94] Koichi Hattori, Hiroshi Tsutsui, Hiroyuki Ochi,

09.7.23 3:20:06 PM

"Capacitance Sensor Ar ray Based on Charge

Electromagnetic Coupling between Transmission

Based Capacitance Measur ement for DNA

Line on Model Chip"，in Proc. IEEE International

D e t e c t i o n "，I n t e r n a t i o n a l C o n f e r e n c e o n

Symposium on Electromagnetic Compatibility,

Molecular Electr onics and Bioelectr onics,

TH-AM-2-4, Detroit, Aug. 2008.

Miyazaki, Japan（March 16 2009），D-P15.
[109] Yuji Kagohashi, Hiroaki Ozawa, Shigeyasu

Oscilators using LV and HV MOSFETs" ，p. 43,

Uno, Kazuo Nakazato, Keisuke Ohdaira, Hideki

6th International Symposium on Bioscience andMatsumura, "Application of Silicon Nitride by

Nanotechnology, Nov, 2008, Toyo Univ.（2008）．

Catalytic Chemical Vapor Deposition（Cat-CVD）
to CMOS ISFET Sensor LSI"，Inter national

Division Circuit in GF（2m）Based on the Extended
Duclid's Algorithm with Parallelization of Modular

Bioelectronics, Miyazaki, Japan（March 16 2009），

Reductions"，pp. 94-99, SASIMI2009（2009）．

[110] M . F u k a s e , K a z u n o r i N o d a , a n d T. S a t o ,"Emerging Hardware Cr yptography and VLSI

第 章

32

Implementation," Proc. IEEE ISPACS2008, pp.
445-448,（2009）．

1[121] Katsuki Kobayashi, Naofumi Takagi, "Fast

Conference on Molecular Electronics andD-P13.
1-6[120] S. Ikeda, F. Horiguchi, "Characterization of Ring

ＶＤＥＣ事業の紹介と平成[111] M. Fukase, K. Noda, A. Yokoyama, and T.

[122] Hirotaka Kawashima, Naofumi Takagi, "Small
Area Multipliers Utilizing the Sum of Operands"，
pp. 189-194, SASIMI2009（2009）．
[123] Katsuki Kobayashi, Naofumi Takagi, "FastDivision Circuit in GF（2m）Based on the Extended
Duclid's Algorithm with Parallelization of Modular

Sato, "Design and Chip Implementation of theReductions"，pp. 94-99, SASIMI2009（2009）．

Ubiquitous Processor HCgorilla," Proc. of ASP-

[124] Y. Yunbe, M. Miyama, and Y. Matsuda, A VGA

DAC 2009, pp, 129-130,（2009）．

30 fps Af fine Motion Estimation Processor for[112] M. Fukase and T. Sato, "Ubiquitous Processor

Real-Time Video Segmentation, The IASTEDFree from Instruction Scheduling," Proc. of IEEE

International Conference on Circuits and Systems,

ISCIT 2008, pp. 75-80,（2008）．

Hawaii,（2008.8）．

[113] M . F U K A S E a n d T. S A T O , " D e v e l o p m e n t[125] T. Kusumoto, D. Ogawa, K. Dosaka, M. Miyama,of Parallelizing Compilers of a Ubiquitousand Y. Matsuda, A Charge Recycling TCAM with

Processor," Proc. of The 12th World Multi-

Checkerboard Array Arrangement for Low Power

Conference on Systemics, Cyber netics andApplications, Asian Solid-State Circuits Conference

Informatics, Vol. II, pp. 220-225,（2008）．

2008, Proceedings of Technical Papers, pp. 253-

年度事業報告20[114] M. Fukase, K. Noda, A. Yokoyama, and T. Sato,

256. Fukuoka,（2008.11）．

"Enhancing Multimedia Processing by Wave-[126] H i r o a k i N i s h i k a w a , H i r o s h i T o m i y a s u ,Pipelinig Integer Unit and Floating Unit in Whole,"

Hiroyuki Uchida, "VLSI Design of Networking-Proc. of ECTI-CON 2008, Vol. 2, pp. 681-684, 2008.

Oriented Chip Multi-Processor: CUE-v3"，The[115] Nicodimus, Zhang, Takagi, "A Design of Variable2008 Inter national Confer ence on Parallel

Gain Current Amplifier"，2008 IEEJ Int. Analog

and Distributed Pr ocessing Techniques

VLSI Workshop, pp. 97-102.

and Applications（PDPTA '08），pp. 655-661[116] Nicodimus, Sato, Takagi, Fujii, "1-V 10-MHz Gm-C
Low-pass Filter in 0.18-um CMOS Technology"，
2008 IEEJ Int. Analog VLSI Workshop, pp. 68-71.

（2008.7.15）．
[127] Yu Tanaka, Yohtaro Umeda, Member, IEEE,O s a m u T a k y u , M e m b e r, I E E E , M a c h i k o[117] Fujita, Takagi, Fujii, "Low-Noise Amplifier with

Nakayama, and Kazunari Kodama, "Change of

Low-Pass Characteristics for Ultra Wide Band

Read Range for UHF Passive RFID Tags in Close

Applications using FD-SOI Technology"，2008

Proximity"，IEEE RFID 2009.

IEEJ Int. Analog VLSI Workshop, pp. 171-176.

[128] W.San-Um, M.Tachibana, "A Compact on-Chip[118] H. Oshiyama, T. Matsuda, K. Suzuki, H. Iwata andtesting scheme for analog-mixed signal systems

T. Ohzone, "A VDD Independent Temperatureusing two-step AC and DC fault signature charcter-

Sensor Circuit with Scaled CMOS Process"，Proc.

．
izations"，R5-6, SASIMI2009（2009）

ASP-DAC 2009, pp. 111-112, January 2009.
[119] Y . K a y a n o a n d H . I n o u e , " A S t u d y o n

VDEC年報2009.indb 32[129] T. Hashida, Y. Bando, M. Nagata, "Chip-to-Chip
Half Duplex Data Communication at 135 Mbps

09.7.23 3:20:06 PM

Over Power-Supply Rails," IEEE Asian Solid-State

Variations on On-Chip Bus Power Consumption"，

Circuits Conference 2008（A-SSCC），#7-3, pp.

PATMOS, pp. 62-71, Sep. 2008.

209-212, Nov. 2008.

[139] Kitamura, Yamada, Kawarasaki, Kokusyou,[130] Maziar Goudarzi, Tadayuki Matsumura, andA h m e d , L e m i e u x , Yo s h i k a w a , F u j i n o ,Tohr u Ishihara, "Cache Power Reduction in"Inter connect Utilization of the VPEX V ia-

Presence of Within-Die Delay Variation using

Programmable Str uctured ASIC" pp. 330- 334,

Spare Ways"，IEEE Annual Symposium on VLSIThe 15th Workshop on Synthesis And System（ISVLSI），Apr. 2008.

Integration of Mixed Information technologies,[131] Maziar Goudarzi and Tohru Ishihara, "Instruction（2009）．

Cache Leakage Reduction by Changing Register[140] Ueno K.，Hirose T.，Asai T.，and Amemiya Y.，

Operands and Using Asymmetric SRAM Cells"，"A 300 nW, 7 ppm/ ℃ CMOS voltage referenceGreat Lakes Symposium on VLSI（GLSVLSI），

circuit based on subthreshold MOSFETs," TheMay. 2008.

14th Asia and South Pacific Design Automation

Hiroto Yasuura, "Simultaneous optimization of[141] Matsumoto K.，Hirose T.，Osaki Y.，Kuroki N.，

memory configuration and code allocation for low

and Numa M.，"An On-Chip Threshold Voltage

power embedded systems"，ACM Great Lakes

Difference Monitor Circuit for Nano-Power Sub-

Symposium on VLSI, pp. 403-406, May. 2008.

threshold Digital LSIs," Workshop on Information,[133] Shingo Watanabe, Masanori Hashimoto, andNano, and Photonics Technology, P14, Kobe,

Toshinori Sato, "Cascading Dependent Operationsfor Mitigating Timing Variability"，Workshop on

Japan（Nov. 27-28, 2008）．
[142] Ueno K.，Hirose T.，Asai T.，and Amemiya Y.，

Quality-Aware Design, 8 pages, Jun. 2008.

"A 46-ppm/ ℃ temperature and process compen-[134] Maziar Goudarzi and Tohr u Ishihara, "Row/sated current reference with on-chip threshold

Column Redundancy to Reduce SRAM Leakage involtage monitoring circuit," IEEE Asian Solid-State

Presence of Random Within-Die Delay Variation"，

Circuits Conference 2008, Fukuoka, Japan（Nov.

Inter national Symposium on Low Power

3-5, 2008）．

Aug. 2008.

[143] Ueno K.，Hirose T.，Asai T.，and Amemiya Y.，"A 0.3- μ W, 7 ppm/ ℃ CMOS voltage reference[135] Yuji Kunitake, Toshinori Sato, and Hiroto Yasuura,

circuit for on-chip process monitoring in analog"Mitigating Performance Loss in Aggressive DVS

circuits," The 34th European Solid-State Circuits

Using Dual-Sensing Flip-Flops"，VLSI-SoC, pp.

Conference, Edinburgh, U.K.（Sep. 15-19, 2008）．

543-546, Oct. 2008.

120[144] Ogawa T.，Hirose T.，Asai T.，and Amemiya[136] Tohr u Ishihara, Seiichiro Yamaguchi, Yuriko

Y.，"Low voltage operation of master-slave flip-

Ishitobi, Tadayuki Matsumura, Yuji Kunitake,flops for ultra-low power subthreshold LSIs,"

Yuichiro Oyama, Yusuke Kaneda, Masanori

The Inter national Conference on Electrical

Muroyama, and Toshinori Sato, "AMPLE: An

Engineering 2008, Okinawa, Japan（Jul. 6-10,

Adaptive Multi-Per for mance Pr ocessor for2008）．

Low-Energy Embedded Applications"，IEEE[145] Utagawa A.，Asai T.，Hirose T.，and Amemiya

Symposium on Application Specific Processors, pp.

Y.，"Noise-induced phase synchr onization

83-88, Jun. 2008.

between nonidentical analog CMOS osscillators,"[137] Seiichir o Yamaguchi, Tohr u Ishihara, and2008 RISP International Workshop on Nonlinear

Hiroto Yasuura, "A Single Cycle Accessible Two-

Circuits and Signal Processing, Gold Coast,

Level Cache Architecture for Reducing theAustralia（Mar. 6-8, 2008）．

Energy Consumption of Embedded Systems"，[146] Tovar G.M.，Fujita D.，Asai T.，Hirose T.，and

Proceedings of Inter national SoC Design

Amemiya Y.，"Neuromorphic MOS circuits

Conference, pp. 188-191, Nov. 2008.

implementing a temporal coding neural model,"[138] Masanori Muroyama, Tohru Ishihara, and Hiroto

2008 RISP International Workshop on Nonlinear

Yasuura, "Analysis of Effects of Input Arrival Time

Circuits and Signal Processing, Gold Coast,

VDEC年報2009.indb 33

33

年度事業報告Electronics and Design（ISLPED），pp. 93-98,

1-6

ＶＤＥＣ事業の紹介と平成

Conference, Yokohama, Japan（Jan. 19-22, 2009）．

第 章[132] Tadayuki Matsumura, Tohr u Ishihara, and09.7.23 3:20:06 PM

Australia（Mar. 6-8, 2008）．
[147] D. Atuti, K. Nakada, and T. Morie, "CMOS Pulse-

reconfigurable gate arrays," IEEE International

Modulation Circuit Implementation of Phase-

Conference on Field Programmable Technology,

Locked Loop Neural Networks"，IEEE Int. Symp.

pp. 289-292, Dec.，2008.

on Circuits and Systems（ISCAS2008），pp. 21742177, Seattle, USA, May 20, 2008.

of an 11,424 Gate-count Dynamic Optically
Reconfigurable Gate Array using a VCSEL," IEEE

Generation LSI System with Expandable Pixel-

International Symposium on System Integration,

Parallel Architecture for Vision Systems"，IEEE

pp. 95-99, Dec.，2008.

1-6

第 章

34

ＶＤＥＣ事業の紹介と平成年度事業報告20[157] D. Seto, M. Watanabe, "An Optical Configuration[148] T. Morie and Y. Kim, "A Subjective-Contour

Int. Solid-State Circuits Conf.（ISSCC2009），[158] S. Kubota, M. Watanabe, "Programmable Optically

Digest of Technical Papers, #28.6, pp. 478-479, San

Reconfigurable Gate Array Architecture using

Francisco, USA, Feb. 11, 2009.

a PAL-SLM," IEEE International Symposium on[149] M. Nakajima, M. Watanabe, "Fast optical reconfig-

1

ration period adjustment technique for optically

System Integration, pp. 100-104, Dec.，2008.

urations of a nine-context DORGA," International[159] T. Mabuchi, M. Watanabe, "A 9-context OpticallyWorkshop on Applied Reconfigurable Computing,

Reconfigurable Gate Array," International SoC

March, 2009.

Design Conference, pp. 1-4, Nov.，2008.

[150] M. Nakajima, M. Watanabe, "Configuration[160] M. Nakajima, M. Watanabe, "Multi-speed configu-

experiments for an optically reconfigurable

ration for ORGAs," International Topical Meetinggate ar ray with a silver-halide holographic

on Information Photonics, pp. 166-167, Nov.，2008.

memor y," Inter national Conference on Space[161] H. Morita, M. Watanabe, "Allowable alignment

Optical Systems and Applications, ICSOS2009-21,

errors of components in an optically reconfigu-

CD-ROM, Feb.，2009.

rable gate array," International Topical Meeting on[151] S. Kato, M. Watanabe, "An estimation of an inver-

Information Photonics, pp. 50-51, Nov.，2008.

sion/non-inversion dynamic optically reconfigu-[162] D. Seto, M. Watanabe, "Optical configuration using

rable gate array VLSI," International Conference

a silver-halide holographic memory including fouron Space Optical Systems and Applications,configuration contexts," International Conference

ICSOS2009-26, CD-ROM, Feb.，2009.

on Solid State Devices and Materials, pp. 116-117,[152] D. Seto, M. Watanabe, "A triple-module redun-

Sep. ，2008.

dancy for an optically reconfigurable gate array,"[163] D. Seto, M. Watanabe, "Analysis of retention time

Inter national Conference on Space Opticalunder multi-configuration on a DORGA," IEEES y s t e m s a n d A p p l i c a t i o n s , I C S O S2009-27,

International SOC Conference, pp. 131-134, Sep. ，

CD-ROM, Feb.，2009.

2008.

[153] D. Seto, M. Watanabe, "An 11,424 Gate-Count[164] N. Yamaguchi, M. Watanabe, "Multi optical

Dynamic Optically Reconfigurable Gate Array withconfiguration using spreading beams," IEEEa Photodiode Memor y Architecture," Asia andInternational Midwest Symposium on Circuits &South Pacific Design Automation Conference, pp.

Systems, pp. 386-389, Aug.，2008.

117-118, Jan.，2009.

[165] F. Kobayashi, Y. Morikawa, M. Watanabe, "MISC:[154] M. Nakajima, M. Watanabe, "An 11,424 gate

Mono Instr uction-Set Computer based on

dynamic optically reconfigurable gate ar ray

Dynamic Reconfiguration -a 6502 Perspective-，

VLSI," IEEE International Conference on Field"Inter national Conference on engineering ofProgrammable Technology, pp. 293-296, Dec.，

reconfigurable systems and algorithms, pp. 222-

2008.

228, July, 2008.

[155] S. Kato, M. Watanabe, "Inversion/non-inversion[166] M. Nakajima, M. Watanabe, "A 770ns holographic

zero-overhead dynamic optically reconfigurable

reconfiguration of a four-contexts DORGA,"

gate array VLSI," IEEE International Conference

International Conference on engineering of recon-

on Field Programmable Technology, pp. 377-380,

figurable systems and algorithms, pp. 289-292,

Dec.，2008.

July, 2008.

[156] T. Mabuchi, M. Watanabe, "An analogue reconfigu-

VDEC年報2009.indb 34[167] M. Nakajima, M. Watanabe, "A dynamic holo-

09.7.23 3:20:06 PM

graphic reconfiguration on a four-context[178] Jun Ohta, Asako Higuchi, Ayato Tagawa, Kiyotaka

ODRGA," IEEE Inter national Conference on

Sasagawa, Takashi Tokuda, Yumiko Hatanaka,

Application-specific Systems, Architectures and

Hideki Tamura, Sadao Shiosaka, "An Implantable

Processors, pp. 179-184, July, 2008.

CMOS Image Sensor for Monitoring Deep Brain[168] K. Shinohara, M. Watanabe, " A double or triple
module redundancy model exploiting dynamic

Activities of a Freely Moving Mouse"，BioCAS
2008（2008）．

reconfigurations," NASA/ESA Conference on[179] Jun Ohta, "Retinal Implants"，ISSCC（2009）．

Adaptive Hardware and Systems, pp. 114-121,[180] Takashi Tokuda, Shigeki Sawamura, Yasuo

June, 2008.

Terasawa, Yasuo Tano, Jun Ohta, "CMOS LSI-[169] K. Shinohara, M. Watanabe, "Defect tolerance

based Multi-chip Flexible Retinal Prosthesisof holographic configurations in ORGAs," IEEE

Device for Subretinal Implantation"，13-2, CICC

International Parallel & Distributed Processing（2008）．

Symposium, CD-ROM, April, 2008.

[181] Y. Takahashi, T. Sekine, and M. Yokoyama,"Theoretical analysis of power clock generator

ns multi-context holographic configuration withbased on the switched capacitor regulator for adia-

a 30.75 us retention time," IEEE International

batic CMOS logic," Proc. EAMTA/CAMTA 2008,

Parallel & Distributed Processing Symposium,

pp. 17-22, Sept. 2008.

1[182] J. Ota, W. Narita, I. Ohta, T. Matsushita, and T.

[171] D. Seto, M. Watanabe, "A dynamic optically

Kondo: "Quasi-Phase-Matched Second-Harmonicreconfigurable gate array with a silver-halide holo-

Generation in AlGaAs Waveguides Pumped at 1.5graphic memory," IEEE Computer Society Annual

um," 2008 International Conference on Solid State

Symposium on VLSI, pp. 511-514, April, 2008.

Devices and Materials（SSDM 2008），September[172] T. Tokuda, S. Sato, H. Yamada, and J. Ohta,

24-26, 2008, Tsukuba, Japan（E-2-1）．
[183] T. Matsushita, I. Ohta, and T. Kondo: "Fabricationchamber / Microfluidic System Based on Imageof periodically-inverted GaP/AlGaP waveguides

Sensor Technology"，C4L-F-2, ISCAS2008（2008）．

for quasi-phase matching nonlinear optical devic-[173] T. Tokuda, R. Asano, Y. Terasawa, Y. Tano,es," IEEE Nanotechnology Materials and Devices

J. Ohta, "A Microelectronics-Based Flexible

Conference 2008, October 20-22, 2008, Kyoto,

Retinal Stimulator for Retinal Prosthesis With an

Japan（TuA II-2）．

Improved Safety and Fault Tolerance"，1783/A593[184] T. Kondo, T. Matsushita, J. Ota, K. Hanashima,
T.-W. Kim, I. Ohta, and H. Ishikawa, "Wavelength[174] Sanshiro Shishido, Keiichiro Kagawa, Takashi

conversion via quadratic nonlinearities in com-

Tokuda, Jun Ohta, "A low-voltage and low-powerp o u n d s e m i c o n d u c t o r s , " 1s t I n t e r n a t i o n a lconsumption CMOS image sensor using pulse-

Conference on Silicon Photonics, January 23, 2009,

width-modulation scheme for biomedical applica-

The University of Tokyo, Tokyo, Japan.

tions"，P-11-3, SSDM2008（2008）．

[185] Kouji Kiyoyama, Yoshito Tanaka, Masahiro[175] A y a t o T a g a w a , A s a k o H i g u c h i , T h e t s u y a

Onoda, Takafumi Fukushima, Tetsu Tanaka, andSugiyama, Kiyotaka Sasagawa, Takashi Tokuda,

Mitsumasa Koyanagi, "Batter y-less Telemetr y

Hideki Tamura, Sadao Shiosaka, Jun Ohta,

System with a Closed-loop Power Control for Bio-

"Development of a CMOS image sensor for in situ-

Implantable Applications." 2008 Inter national

brain functional imaging in freely-moving mouse

Conference on Solid State Devices and Materials,"，E-6-2, SSDM2008（2008）．

pp. 484-485.

[176] K.Minakawa, H.Yamada, K.Sasagawa, T.Tokuda,[186] Kouji Kiyoyama, Shigeo Kodama, Daijirou Amano,

J.Ohta, "CMOS Optacal Polarization Analyzer Chip

Takeaki Sugimura, Takafumi Fukushima, Tetsu

for uTAS"，E-6-4, SSDM2008（2008）．

Tanaka, and Mitsumasa Koyanagi, "A Dynamically[177] T. Tokuda, H. Yamada, K. Minakawa, K. Sasagawa,

Reconfigurable Interconnection Network for

J. Ohta, "Polarizarion-analyzing CMOS sensor for

Parallel Image Processing System with Three-μTAS"，
p3-24, Information Photonics2008（2008）．

Dimensional Structure."International 3D System

VDEC年報2009.indb 35

20

年度事業報告"Polarization Analyzing CMOS Sensor for micro-，ARVO Annual Meeting（2008）．

35

ＶＤＥＣ事業の紹介と平成

CD-ROM, April, 2008.

1-6

第 章

[170] M. Nakajima, D. Seto, M. Watanabe, "A 937.5

09.7.23 3:20:06 PM

Integration Conference 2008, pp. 217-227.

Okada, Takuya Aizawa, Tatsuya Ito, and[187] Kouji Kiyoyama, Yoshito Tanaka, Masahiro

Kazuya Masu, "RF CMOS Circuits with Wafer-

Onoda, Takafumi Fukushima, Tetsu Tanaka,

Level Packaging Inductors," to be presented atand Mitsumasa Koyanagi, "A Closed-loop PowerInternational Wafer-Level Packaging Conference,Control Function for Body-implantable devices"

San Jose, October 2008.

IEEE Asian Solid-State Circuits Conference 2008,
pp. 325-328.

[196] Takao Oshita, Kazuo Tsutsui, Noboru Ishihara
and Kazuya Masu,"Scaling T rend of Analog[188] Takashi Sato, Koh Yamanaga, and Kazuya Masu,

Integrated Circuit with Process Variations on"Non-invasive direct probing for on-chip voltage

Future Ultra Deep Submicron CMOS Technology"

measurement"，International SoC design confer-International Conference on Solid State Devices

ence（ISOCC），pp. 350-353, November, 2008.

and Materials（SSDM），D-2-2, pp. 83-84, Tukuba,[189] Noriaki Nakayama, Takashi Sato, Hiroyuki

September, 2008.

Ueyama, and Kazuya Masu, "An efficient extrac-[197] Hiroyuki Ito, Hasnain Lakdawala, Ashoke Ravi,

tion of random and systematic gate-length varia-

Stefano Pellerano, Richard Ruby, K. Soumyanath,tion through poly-Si resistor measurement"，

and Kazuya Masu, "A 1.7-GHz 1.5-mW Digitally-Workshop on test structure design for variability

C o n t r o l l e d F B A R O s c i l l a t o r w i t h 0.03- p p bcharacterization, pp. 4.4, November, 2008.

Resolution," the 34th European Solid-State Circuits[190] Koh Yamanaga, Takashi Sato, and Kazuya

Conference, pp. 98-101, Edinburgh, Scotland,

1-6

第 章

36

1

ＶＤＥＣ事業の紹介と平成

Masu, "Substrate-geometr y aware 2-por t mod-

September 2008.

eling for sur face-mount passive components"，[198] Susumu Sadoshima, Satoshi Fukuda, Hiroyuki

19t h I n t e r n a t i o n a l Z u r i c h S y m p o s i u m o nIto, Kenichi Okada, Hideki Hatakeyama, Naoyuki

Electromagnetic Compatibility, pp. 506-509, May,

Ozawa, Masakazu Sato, Takuya Aizawa, Tatsuya

2008.

Ito, Ryozo Yamauchi, and Kazuya Masu, "A 2-GHz-[191] Koh Yamanaga, Takashi Sato, and Kazuya Masu,

band CMOS Low Noise Amplifi er with High-Q"On-chip differential and common mode voltage

Inductors Embedded in Wafer-Level Package,"measurement using off-chip referenced twin prob-

International Conference on Solid State Devices

ing"，IEEE workshop on signal propagation on

and Materials（SSDM），D-1-3, pp. 74-75, Tukuba,interconnects（SPI），pp. S3A-4, 2008.

September, 2008.

年度事業報告20[192] Masanori Imai, Takashi Sato, Noriaki Nakayama,[199] Kazuma Ohashi, Yuka Kobayashi, Hiroyuki Ito,and Kazuya Masu, "Non-parametric statistical

Kenichi Okada, Hideki Hatakeyama, Takuya

static timing analysis: an SSTA framework for

Aizawa, Tatsuya Ito, Ryozo Yamauchi, Kazuya

arbitrar y distribution"，ACM/IEEE Design

Masu, "A Low Phase Noise LC-VCO with a High-Q

Automation Conference（DAC），pp. 6998-701,

Inductor Fabricated by Wafer Level Package

June, 2008.

Technology"，Radio Fr equency Integrated[193] Koh Yamanaga, Takashi Sato, and Kazuya Masu,"Accurate parasitic inductance determination of a

Circuits Symposium 2008（RFIC 2008），pp. 123126, Atlanta, June, 2008.

ceramic capacitor through 2-port measurements"，[200] Kazuya Miyashita, Takahiro Ishii, Hiroyuki Ito,

The 17th topical meeting on electrical per for-

Noboru Ishihara, and Kazuya Masu, "An Over-12-

mance of electronic packaging（EPEP），pp. 119-Gbps On-Chip Transmission Line Interconnect

122, October, 2008.

with a Pre-Emphasis Technique in 90 nm CMOS,"[194] T a k a s h i S a t o , H i r o y u k i U e y a m a , N o r i a k i

17th Conference on Electrical Per formance of

Nakayama, and Kazuya Masu, "A MOS transis-

Electronic Packaging（EPEP），pp. 303-306, San

tor array with pico-ampere order precision forJose, California, October, 2008.

accurate characterization of leakage current varia-[201] Shuhei Amakawa, Hiroyuki Ito, Noboru Ishihara,tion"，IEEE Asian solid-state circuiit conference

and Kazuya Masu, "A simple de-embedding（ASSCC），pp. 389-392, November, 2008.

method for characterization of on-chip four-port[195] Hideki Hatakeyama, Yusuke Uemichi, Kazuma

networks," Advanced Metallization Conference

Ohashi, Satoshi Fukuda, Hiroyuki Ito, Kenichi（A M C），p p . 105-106, D e l M a r, C a l i f o r n i a ,VDEC年報2009.indb 36

09.7.23 3:20:06 PM

September, 2008.

LNCS5154, pp. 100-112, August, 2008.

[202] Tomoaki Maekawa, Hiroyuki Ito, and Kazuya[211] T. Sugawara, N. Homma, T. Aoki, and A. Satoh, "A

Masu, "An 8Gbps 2.5mW On-Chip Pulsed-Current-

High-Per formance ASIC Implementation of theMode Transmission Line Interconnect with a

64-bit Block Cipher CAST-128," Proceedings ofStacked-Switch Tx," the 34th European Solid-

2007 IEEE International Symposium on Circuits

State Circuits Conference, pp. 474-477, Edinburgh,

and Systems（ISCAS2007），pp. 1859-1862, May

Scotland, September 2008.

2007.

[203] Hiroyuki Ito, Kazuya Masu, "A Simple Through-[212] K.Maezawa, N.Kamegai, S.Kishimoto, T.Mizutani

Only De-Embedding Method for On-Wafer

and K.Akamatsu, "Impr oved Bias Stability

S-Parameter Measurements up to 110 GHz"，of the R TD-Pair Oscillators Integrated on anIEEE MTT-S International Microwave Symposium

AlN Ceramic Substrate"，2008 Inter national

2008（IMS 2008），pp. 383-386, Atlanta, June, 2008.

Conference on Solid State Devices and Materials[204] Tomoaki Maekawa, Takahiro Ishii, Junki Seita,（2008）．

Yusuke Uemichi, Takuya Aizawa, Tatsuya Ito,

N.B.Ahmad, K.Maezawa, "Heteroepitaxial growth

Ryozo Yamauchi, and Kazuya Masu, "A Low-Powerof InSb films on V-grooved Si（001）substrate"，

Dif ferential Transmission Line Interconnect

5th International Symposium on Surface Science

using Wafer Level Package Technology," IEEE

and Nanotechnology（2008）．

Workshop on Signal Propagation on Interconnects（SPI），Avignon, France, May 2008.

[214] S. Kawahito, K. Honda, Z. Liu, K. Yasutomi, S. Itoh,"A 15b Power-Efficient Pipeline A/D Converter[205] 横山，山口，中野，"LSI chip for multisite stimula-

Using Non-Slewing Closed-Loop Amplifiers"，

tion and measurement." Society for Neuroscience

IEEE Custom Integrated Circuits Conf.，7-7, pp.

2008（2008）．

117-120, San Jose, Sept. 2008.
[215] A. Ohchi，S. Kohara N. Togawa，M. Yanagisawa，

Circuit for the Substrate Noise Reduction on

and T. Ohtsuki, "High-Level Synthesis Algorithms

a Mixed Signal LSI"，SASIMI2009（The 15th

with Floorplaning for Distributed/Shared-Register

Workshop on Synthesis And System Integration ofArchitecutures," VLSI-DAT 2008.

Mixed Information technologies）（2009）．

[216] Akira Ohchi, Nozomu Togawa, Masao Yanagisawa,[207] H. Yotsuyanagi, M. Hashizume, T. Tsutsumi,

Tatsuo Ohtsuki, "High-Level Synthesis Algorithms

K. Yamazaki, T. Aikyo, Y. Higami, H. Takahashi

with Floorplaning for Distributed/Shared-Registerand Y. Takamatsu, "Fault Effect of Open Faults

Architecutures,"IEEE/ACM 2008 Int. Conf. on

Considering Adjacent Signal Lines in a 90 nm IC"，

Computer-Aided Design, 2008.

Proc. of 22nd International Conference on VLSI
Design, pp. 91-96,（2009）．
[208] Atsushi Miyamoto, Naofumi Homma, Takafumi
Aoki, and Akashi Satoh, "Systematic Design ofreconfigurable architecture for multi-rate compatible regular Idpc decoding," IEEE APCCAS 2008.

Processors," 26th IEEE International Conference

Architecture of a 4x4 MIMO-OFDM Transceiveron Computer Design（ICCD2008），pp. 416-422,

for over 1-Gbps Data T ransmission," IEEE

October 2008.

International Symposium on Communications andInformation Technologies（ISCIT），pp. 422-425,
Oct. 2008.

Hash Function Whirlpool," 9th Workshop on[219] Shingo Yoshizawa, Yasushi Yamauchi, Yoshikazu

Information Security Applications（WISA2008），

Miyanaga, "A Complete Pipelined MMSE

September, 2008.

Detection Architecture in a 4x4 MIMO-OFDM[210] A. Satoh, T. Sugawara, N. Homma, and T. Aoki,

Receiver," IEEE Inter national Symposium on"High-performance Concurrent Error Detection

Circuits and Systems（ISCAS）pp. 1248-1251, May

S c h e m e f o r A E S H a r d w a r e , " C H E S2008,

2008.

VDEC年報2009.indb 37

20

Masao Yanagisawa, Tatsuo Ohtsuki, "Dynamically[218] Shingo Yoshizawa, Yoshikazu Miyanaga, "VLSI"Compact ASIC Architectures for the 512-bit

1[217] Akiyuki Nagashima ，Yuta Imai, Nozomu Togawa,High-Radix Montgomer y Multipliers for RSA[209] T. Sugawara, N. Homma, T. Aoki, and A. Satoh,37

年度事業報告[206] 佐 藤， 中 野，"A Design of Active Decoupling

1-6

ＶＤＥＣ事業の紹介と平成[213] M . M o r i , M . S a i t o , H . I g a r a s h i , T. I w a s u g i ,第 章

Hiroyuki Ito, Kenichi Okada, Hideki Hatakeyama,

09.7.23 3:20:07 PM

[220] Shingo Yoshizawa, Kazuto Nishi, Yoshikazu

T. Koide, and H. J. Mattausch, "Low-Power Image-

Miyanaga, "Reconfigurable Two-Dimensional

Segmentation VLSI Design Based on a Pixel-Block

Pipeline FFT Processor in OFDM Cognitive Radio

Scanning Architecture"，Extended Abstracts of

Systems," IEEE Inter national Symposium on

the 2008 International Conference on Solid State

Circuits and Systems（ISCAS），pp. 2486-2489,

Devices and Materials（SSDM2008），pp. 474-475,

May 2008.

（2008.9）．

[221] Hirokatsu Shirahama and Takahiro Hanyu,[229] N. Nagaoka, K. Okazaki, T. Sugahara, T. Koide"Design of High-Performance Quaternary Adders

and H.J. Mattausch, "Grouping Method based on

Based on Output-Generator Sharing," Proc. 38th

Feature Matching

IEEE International Symposium on Multiple-Valuedof Complex Objects," Proceedings of the 2008

Logic, Vol. 38, pp. 8-13, Dallas, TX, USA, May 2008.

International Symposium on Intelligent Signal[222] Akihiro Hirosaki, Masatomo Miura, Atsushi

Processing and Communication Systems

Matsumoto, and Takahiro Hanyu, "Vth-Variation
1-6

第 章

38

1

for Tracking and Recognition（ISPACS2008），pp. 421-424,（2009.2）．

ＶＤＥＣ事業の紹介と平成

Compensation of Multiple-Valued Current-Mode[230] K. Okazaki, N. Nagaoka, T. Sugahara, T. Koide andCircuit Using TMR Devices," Proc. 38th IEEE

H.J. Mattausch, "Low Power and Area EfficientInter national Symposium on Multiple-Valued

Image Segmentation VLSI Architecture Using

Logic, Vol. 38, pp. 14-19, Dallas, TX, USA, May

2-Dimensional Pixel-Block Scanning," Proceedings

2008.

of the 2008International Symposium on Intelligent[223] Tasuku Nagai, Naoya Onizawa, and Takahiro
Hanyu, "High-Speed Timing Verification Scheme

Signal Processing and Communication Systems（ISPACS2008），pp. 441-444,（2009.2）．

Using Delay Tables for a Large-Scaled Multiple-[231] S. Sakakibara, W. Imafuku, A. Kawabata, T. Ansari,

Valued Current-Mode Circuit," Proc. 38th IEEE

H.J. Mattausch and T. Koide, "VLSI design ofInter national Symposium on Multiple-Valued

a handwritten-character learning and recogni-

Logic, Vol. 38, pp. 70-75, Dallas, TX, USA, Maytion system based on associative memor y,"

2008.

Proceedings of the 15th Workshop on Synthesis[224] Daisuke Suzuki, Tetsuo Endoh and Takahiro

And System Integration of Mixed Information

Hanyu, "TMR-Logic-Based LUT for Quickly Wake-t e c h n o l o g i e s（S A S I M I2009），p p . 161-166,

Up FPGA," Proc. 51st IEEE Midwest Symposium（2009.3）．

年度事業報告20

on Circuits and Systems（MWSCAS），pp. 326329, Aug. 2008.

[232] T. Sugahara, K. Okazaki, N. Nagaoka, R. Kimura,
T. Koide and H.J. Mattausch, "Improved region-[225] Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda,

growing image-segmentation algorithm based on

Katsuya Miura, Tetsuo Endoh, Hideo Ohno, andthe HSV color space," Proceedings of the 15th

Takahiro Hanyu, "Fabrication of a Standby-Power-

Workshop on Synthesis And System Integration ofFree TMR-Based Nonvolatile Memor y-in-Logic

Mixed Information technologies（SASIMI2009），

Circuit Chip with a Spin-Injection Write Scheme,"

pp. 167-171,（2009.3）．

International Conference on Solid State Devices[233] T. Kumaki, M. Tagami, Y. Imai, T. Koide andand Materials, C-3-6, pp. 274-275, Tsukuba, Sep.

H.J. Mattausch, "A ternar y multi-ported content

2008.

addressable memor y architecture utilizing asyn-[226] Hara, K. et al.，'Radiation resistance of SOI

chronous multiple search-operation technology,"

pixel devices fabricated with OKI 0.15μm FD-SOI

Proceedings of the 15th Workshop on Synthesis

technology'，IEEE Nuclear Science Symposium

And System Integration of Mixed Information

Conference Record, 2008. p. p. 1369-1374.

t e c h n o l o g i e s（S A S I M I2009），p p . 224-229,[227] S. Wei, A New Residue Adder with Redundant
Binar y Number Representation,the 6th Annual[234] A. Kaya, K. Johguchi, S. Izumi, H.J. MattauschIEEE Nor theast Workshop on Circuits andand T. Koide, "Analysis of process variations in

Systems, pp. 157-160, Montreal, Canada（June90-nm CMOS technology using ring oscillators,"

2008）
．

Proceedings of the 15th Workshop on Synthesis[228] K. Okazaki, K. Awane, N. Nagaoka, T. Sugahara,

VDEC年報2009.indb 38（2009.3）．

And System Integration of Mixed Information

09.7.23 3:20:07 PM

t e c h n o l o g i e s（S A S I M I2009），p p . 446-449,

Logic Cells," Proc. the 16th IFIP International（2009.3）．

Conference on Ver y Large Scale Integration[235] T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida andY. Murakami, "A wireless chip for intra-oral tem-

（VLSI-SoC2008），pp. 315-320, Rhodoes Island,
Greece, Oct. 2008.

perature measurement," Proceedings of the 15th

[243] Masahiro Koga, Motoki Amagasaki, Masahiro

Workshop on Synthesis And System Integration ofIida, and Toshinori Sueyoshi, "Variable Grain

Mixed Information technologies（SASIMI2009），

Logic Cell Architecture for Reconfigurable Logic

pp. 477-481,（2009.3）．

Core," The 2nd International Student Conference[236] 長島，今井，戸川，柳澤，大附，"Dynamicallyon Advanced Science and Technology（ICAST），

reconfigurable architecture for multi-rate compat-

pp. 91-92, Peking University, Beijing, China,

ible regular Idpc decoding"，APCCAS2008（2008）．

December 22-23, 2008.

Horiuchi, S. Wang, K.-Y. Yun, M. Takamiya, andMasahiro Iida, and Toshinori Sueyoshi, "A Study

T. Sakurai, "Highly Scalable Fe（Ferroelectric）

of Local Interconnect Architecture for Variable-NAND Cell with MFIS（Metal-Fer roelectric-

Grain Logic Cell," The 2nd International Student

Insulator-Semiconductor）Structure for Sub-10 nm

Conference on Advanced Science and Technology

Tera-Bit Capacity NAND Flash Memories," IEEE（ICAST），pp. 93-94, Peking University, Beijing,

Nonvolatile Semiconductor Memor y Workshop

China, December 22-23, 2008.

（NVSMW），Opio, France, pp. 103-104, May 2008.

[245] K. Inoue, Y. Satou, M. Koga, M. Amagasaki,[238] S. Choi, K. Ikeuchi, H. Kim, K. Inagaki, M.

M. Iida and T. Sueyoshi "A Study of the Cluster

Murakata, N. Nishiguchi, M. Takamiya, and T.

Architecture based on Variable Grain Logic Cell,"

Sakurai, "Experimental Assessment of Logic

Proc. 2008 Joint Conference of Electrical andCircuit Per formance Variability with RegularElectronics Engineers in Kyusyu, 12-1P-06, Oita,

F a b r i c s a t 90 n m Te c h n o l o g y N o d e , " 34t h

Japan, Sep. 2008.
[246] K. Niitsu, S. Kawai, N. Miura, H. Ishikuro, and T.

（ESSCIRC），Edinburgh, UK, pp. 50-53, Sep. 2008.

Kuroda, "A 65fJ/b Inductive-Coupling Inter-Chip[239] Y. Nakamura, D. Levacq, L. Xiao, T. Minakawa, T.

Transceiver Using Charge Recycling Technique

Niiyama, M. Takamiya, and T. Sakurai, "1/5 Powerf o r P o w e r - A w a r e 3D S y s t e m I n t e g r a t i o n , "Reduction by Global Optimization Based on Fine-

IEEE Asian Solid-State Circuits Conference

Grained Body Biasing," IEEE Custom Integrated（A-SSCC2008），Proceedings, pp. 97-100, Nov.

Circuits Conference（CICC），San Jose, USA, pp.

2008.

547-550, Sep. 2008.

"A 33 ％ Improvement in Efficiency of WirelessTakamiya and T. Sakurai, "500Mbps, 670uW/

Inter-Chip Power Delivery by Thin Film Magnetic

pin Capacitively Coupled Receiver with Self

Material," International Conference on Solid-State

Reset Scheme for Wireless Connectors," IEEE

Devices and Materials, Extended Abstracts, pp.

Asian Solid-State Circuits Conference（A-SSCC），

492-493, Sep. 2008.

20[248] Y. Sugimori, Y. Kohama, M. Saito, Y. Yoshida,[241] Y. Kato, T. Sekitani, Y. Noguchi, M. Takamiya, T.

N. Miura, H. Ishikuro, T. Sakurai and T. Kuroda,

Sakurai, and T. Someya, "A Large-Area, Flexible,"A 2Gb/s 15pJ/b/chip Inductive-Coupling

Ultrasonic Imaging System with a Printed Organic

Programmable Bus for NAND Flash Memor yTransistor Active Matrix," IEEE International

Stacking," IEEE International Solid-State Circuits

E l e c t r o n D e v i c e s M e e t i n g （I E D M），S a n

Conference（ISSCC '09），Dig. Tech. Papers, pp.

Francisco, USA, pp. 97-100, Dec. 2008.

244-245, Feb. 2009.

[242] Kazuki Inoue, Kazunori Matsuyama, Yoshiaki[249] S. Kawai, T. Ikari, Y. Takikawa, H. Ishikuro, andSatou, Masahiro Koga, Motoki Amagasaki,

T. Kuroda, "A Wireless Real-Time On-Chip Bus

Masahiro Iida and Toshinori Sueyoshi，"A Novel

Trace System Using Quasi-Synchronous Parallel

Cluster-based Logic Block with Variable Grain

Inductive Coupling Transceivers," IEEE Asian

VDEC年報2009.indb 39

1[247] K. Niitsu, Y. Yuxiang, H. Ishikuro, and T.Kuroda,[240] K. Ikeuchi, K. Inagaki, H. Kusamitsu, T. Ito, M.

Fukuoka, Japan, pp. 93-96, Nov. 2008.

39

年度事業報告Eur opean Solid-State Cir cuits Confer ence

1-6

ＶＤＥＣ事業の紹介と平成[244] Qian Zhao, Kazuki Inoue, Motoki Amagasaki,

第 章[237] S. Sakai, M. Takahashi, K. Takeuchi, Q.-H. Li, T.i

09.7.23 3:20:07 PM

Solid-State Circuits Conference（A-SSCC2008），

Stewart Smith, and Anthony J. Walton, "WirelessProceedings, pp. 113-116, Dec. 2008.

Driven EWOD Technology for MEMS Pond[250] S. Kawai, T. Ikari, Y. Takikawa, H. Ishikuro, and T.

Skater Application"，38th European Solid-State

Kuroda, "A Wireless Real-Time On-chip Bus Trace

DEvice Research Conference（ESSDERC 2008），

System," in 14th Asia and South Pacific Design

Edinburgh, UK, Sep. 16-19, pp. 306-309（2008.09）．

Automation Conference（ASP-DAC）．
，Jan. 2009.

[258] Yoshio Mita, "Special Section on the IEEE

[251] H i t o s h i H a y a k a w a a n d T a d a s h i S h i b a t a ,Inter national Conference on Microelectronic"Spatiotemporal Projection of Motion Field

Te s t S t r u c t u r e s "，I E E E T r a n s a c t i o n s o n

Sequence for Generating Feature Vectors in

Semiconductor Manufacturing, Vol. 21, No. 4, pp.

Gesture Perception," Proceedings of The 2008

1-6

第 章

1

ＶＤＥＣ事業の紹介と平成年度事業報告20[259] Jun Umezawa and Hitoshi Kitazawa, "A Vision（ISCAS 2008），pp. 3526-3529, Seattle, USA, May

Sensor with Background Subtraction Processor

18-21, 2008.

Using Mixed Analog-Digital Architecture"，A3L-[252] N o r i h i r o Ta k a h a s h i , K a z u h i d e F u j i t a , a n d

40494-495（2008.11）．

International Symposium on Circuits and Systems

D1, APCCAS2008.

Tadashi Shibata, "An Analog Self-Similitude[260] A. Shimizu, S. Fukai, Y. Ishikawa, "A neuron MOS

Edge-Filtering Processor for Multiple-Resolution

current mirror with a transimpedance amplifier"，

Image Perception," Proceedings of The 2008

ITC-CSCC2008, H2-4, pp421-424, July, 2008.

International Symposium on Circuits and Systems[261] A. Shimizu, Y. Ishikawa, S. Fukai, "Designing of（ISCAS 2008），pp. 1640-1643, Seattle, USA, Maya neuron MOS current mirror with a transim-

18-21, 2008.

pedance amplifier," 2008 IEEE ASIA PACIFIC[253] Yoshiaki Imai, Yoshio Mita, Kenichiro Hirose,
Masanori Kubota and Tadashi Shibata, "Surface

CONFERENCE ON CIRCUITS AND SYSTEMS,
B7P-K4, Dec.，2008.

Corr ugated P-N Junction on Deep Submicron[262] Youhua Shi, Nozomu Togawa, Masao Yanagisawa,

Trenches for Polarization Detection W ith

and Tatsuo Ohtsuki, X-Eliminator: A Technique to

Improved Efficiency"，Asia-Pacific Conference of

Mask All Unknown Responses with No Test Loss

Transducers（APCOT），Taiwan pp.（2008.06）．

and Minimized Masking Data Overhead, in Proc.

[254] Yitao Ma and Tadashi Shibata, "A Real-Time

16th IFIP/IEEE International Conference on Very

K-means Learning Processor Architecture extend-

Large Scale Integration（VLSI-SOC），pp. 563-568,

ible to Multiple-Chip Large-Scale systems,"

Oct. 2008.

Proceedings of The 34th uropean Solid-State[263] Youhua Shi, Nozomu Togawa, Masao Yanagisawa,

Circuits Conference（ESSCIRC 2008），Fringe P3,

and Tatsuo Ohtsuki, Unknown Response Masking

Edinburgh, UK, Sep. 16-18, 2008.

with Minimized Obser vable Response Loss and[255] Hongbo Zhu and Tadashi Shibata, "A Digital-Pixel-

Mask Data, in Proc. IEEE Asia Pacific Conference

Sensor-Based Global Feature Extraction VLSI

on Circuits and Systems（APCCAS），pp. 1779-

for Real-Time Image Recognition," in Extended

1781, Dec. 2008.

Abstracts of the 2008 International Conference on[264] Yoshiki Saito, Tomoaki Shirai, Takuro Nakamura,

Solid State Devices and Materials（SSDM 2008），

Takashi Nishimura, Yohei Hasegawa, Satoshi

pp. 476-477, Tsukuba, Japan, Sep. 24-26, 2008.

Tsutsumi,

Toshihir o Kashima, Mitsutaka[256] Trong Tu Bui and Tadashi Shibata, "A Multi-

N a k a t a , S e i d a i Ta k e d a , K i m i y o s h i U s a m i ,core/Multi-chip Scalable Architecture of

Hidehar u Amano, "Leakage Power Reduction

Associative Processors Employing Bell-Shaped

For Coarse Grained Dynamically Reconfigurable

Analog Matching Cells," Proceedings of 2008

Processor Ar rays W ith Fine Grained Power

9th International Conference on Solid-State andGating Technique"，pp. 329-332, in Proceeding ofIntegrated-Circuit Technology（ICSICT），pp.

International Conference on Field Programmable

1819-1822, Beijing, China, Oct 20-23, 2008.

Technology, 2008 December.

[257] Yoshio Mita, Yifan Li, Masanori Kubota, William[265] T. Sano, M. Kato, S. Tsutsumi, Y. Hasegawa, H.

Parkes, Leslie I. Hawor th, Brian W. Flynn,

Amano, "Instruction buffer mode for multi-context

Jonathan G. Ter r y, T.B. Tang, Alec Ruthven,

Dynamically Reconfigurable Processors"，pp. 215-

VDEC年報2009.indb 40

09.7.23 3:20:07 PM

220, Proc. of FPL 2008（Field Programmable Logic
and Applications）Sep. 2008.

Logic and Applications（FPL），pp. 543-546, 2008.
[273] Tomoyuki Kawamoto, Kazuya Tanigawa, Tetsuo[266] A Fine Grain Dynamic Sleep Control Scheme

Hironaka and Yuhki Yamabe "Development andin MIPS R3000 Naomi Seki, Lei Zhao, Jo Kei,

Evaluation of Raytracing Acceleration Engine with

Daisuke Ikebuchi, Yu Kojima, Yohei Hasegawa,

Bit Serial Arithmetic Units" Proceedings of the

Hidehar u Amano, Toshihiro Kashima, Seidai

ITC-CSCC 2008, pp. 237-240, 2008.

Takeda, Toshiaki Shirai, Mitustaka Nakata,[274] Takuro Uchida, Yasuhiro Nishinaga, Tetsuya

Kimivoshi Usami, Tetsuya Sunata, Jun Kanai,

Zuyama, Kazuya Tanigawa, Tetsuo Hironaka

Mitaro Namiki, Masaaki Kondo and Hiroshi

Development of Heterogenous Multi-

Nakamura, Proc. of the 26 IEEE Internationalcore Processor "Hy-DiSC" with Dynamic

Conference on Computer Design（ICCD'08），

Reconfigurable Processor, Proceedings of the ITC-

CD-ROM, Oct 2008.

CSCC 2008, pp145-148, 2008.
[275] Naoki Hirakawa, Masanori Yoshihara, Masayuki

and Analysis of On-chip Leakage Monitor using

Sato, Kazuya Tanigawa and Tetsuo Hironaka

an MTCMOS circuit," The 23rd Inter national"Low Cost PLD with High Speed Par tial

Technical Conference on Circuits/Systems,

Reconfiguration" Proceedings of the ITC-CSCC

Computers and Communications（ITC-CSCC'08），

2008, pp. 557-560, 2008.

1[276] N a o k i H i r a k a w a , K a z u y a T a n i g a w a a n d[268] T. H a s h i d a a n d K . U s a m i , " P o w e r - S w i t c h

Tetsuo Hir onaka, 'A PLD Ar chitactur e for

Clustering Method for Static Timing Analysis,"High Per formance Computing'，International

The 23rd Inter national Technical Conference

Workshop on Innovative Archi-tecture for Future

on Circuits/Systems, Computers andGeneration High-Per formance Processors andCommunications（ITC-CSCC '08），pp. 217-220,

Systems（IWIA'08）．

Jul. 2008.

[277] Na Li, Zhangcai Huang, Minglu Jiang and Yasuaki
Inoue, "High Ef ficiency Four-phase All PMOS

Hasegawa, H. Amano and K. Usami, "Power

Charge Pump without Body Effects," International

Reduction Technique for Dynamic Reconfigurable

Conference on Communications, Circuits andProcessors with Dynamic Assignment of Dual

Systems（ICCCAS），Xiamen, pp. 1216-1220, May

Supply Voltages," The 23rd International Technical2008.

Conference on Circuits/Systems, Computers and[278] Minglu Jiang, Zhangcai Huang, Atsushi Kurokawa,

Communications（ITC-CSCC '08），pp. 213-216,

and Yasuaki Inoue, "An Advanced Model forJul. 2008.

Calculating the Effective Capacitance Considering[270] T. Shirai and K. Usami, "Hybrid Design of Dual

Input Waveform Effect," International Conference

Vth and Power Gating to Reduce Leakage Poweron Communications, Cir cuits and Systems

under Vth Variations," International SoC Design（ICCCAS），Xiamen, pp. 1221-1225, May 2008.

Conference 2008（ISOCC '08），pp. 310-313, Nov.

[279] S u i H U A N G , Z h a n g c a i H U A N G , A t s u s h i
KUROKAWA and Yasuaki INOUE, "A Novel[271] K. Tanigawa and T. Hironaka, "Evaluation of

SRAM Structure for Leakage Power Suppression

Compact High-Thr oughput Reconfigurable

in 45nm Technology"; International Conference

Architecture Based on Bit-Serial Computation,"on Communications, Cir cuits and Systems

International Conference on Field-Programmable（ICCCAS），Xiamen, China, pp. 1203-1207, May

Technology, 2008, pp. 273-276, 7-10 Dec. 2008.

2008.

[272] Kazuya Tanigawa, Tetsuya Zuyama, Takuro[280] Zhangcai Huang, Yasuaki Inoue, FayanWang,

Uchida and Tetsuo Hironaka, 'EXPLORING

Xuetao Sun, "Stability analysis and design

COMPACT DESIGN ON HIGH THROUGHPUT

for amplifier-based CMOS analog signal pro-

COARSE GRAINED RECONFIGURABLE

cessing cells," Inter national Conference

ARCHITECTURES,' In Proceedings of the 18th

on Communications, Cir cuits and Systems

International Conference on Field Programmable（ICCCAS），Xiamen, China, pp. 1105-1110, May

VDEC年報2009.indb 41

20

年度事業報告[269] Y. U m a h a s h i , Y. K a m b a y a s h i , M . K a t o , Y.

2008.

41

ＶＤＥＣ事業の紹介と平成

pp. 205-208, Jul. 2008.

1-6

第 章

[267] S. Koyama, S. Takeda and K. Usami, "Design

09.7.23 3:20:07 PM

2008.
[281] Masahiro Yamaguchi, "Ferromagnetic integrated
inductor/noise suppr essor"，Inter national
Workshop on Power Supply On Chip, 4a-3（Ireland,
2008）．

Computer-Aided Design（ICCAD），pp. 420-425,
November 2008.
[290] Y. Ogasahara, M. Hashimoto, T. Kanamoto,and T. Onoye, "Measurement of Supply Noise[282] Masahiro Yamaguchi, Yasushi Endo and Yutaka

Suppression by Substrate and Deep N-Well in

Shimada, "High-frequency Magnetic Shielding

90nm Process," Proceedings of IEEE Asian Solid-

Technology for Electr onic Devices"，2008

State Circuits Conference（A-SSCC），pp. 397-400,

International Conference on Solid State Devices

November 2008.

and Materials, C-7-3（Tsukuba, 2008）．

[291] H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T.

[283] Shiori Namba, Hideki Torizuka, Masahir oOnoye, "Vth Variation Modeling and Its Validation

Yamaguchi, and Shoji Kawahito, "Design ofwith Ring Oscillation Frequencies for Body-Biased

Integrated Magnetic Field Probe to Evaluate

Circuits and Subthreshold Circuits," Proceedings

Radiated Emission from LSI Chip"，2008 China-

of Workshop on Test Str uctur e Design for

Korea-Japan Graduates Workshop on Electronic

Variability Characterization, November 2008.

1-6

第 章

42

1

of ACM/IEEE Inter national Conference on

Information,（Chaina, 2008）．

[292] D. Alnajjar, Y. Ko, T. Imagawa, M. Hiromoto, Y.

ＶＤＥＣ事業の紹介と平成[284] T. Enami, S. Ninomiya, and M. Hashimoto,

Mitsuyama, M. Hashimoto, H. Ochi, and T. Onoye,"Statistical Timing Analysis Considering Spatially"A Coarse-Grained Dynamically Reconfigurable

and Temporally Correlated Dynamic Power Supply

Architecture Enabling Flexible Reliability,"

Noise," in Proc. ACM International Symposium on

Proceedings of IEEE Workshop on System Effects

Physical Design, pp. 160-167, April 2008.

of Logic Soft Errors（SELSE），2009.

[285] K. Hamamoto, H. Fuketa, M. Hashimoto, Y.

[293] "Automatic tuning scheme for substrate noise

Mitsuyama, and T. Onoye, "Experimental Study on

cancellation circuit tolerant of large digital circuit,"

Body-Biasing Layout Style," In Proc. ACM Great

H. Suzuki, K. Wada, and Y. Tadokoro, Proc. 2008

Lakes Symposium on VLSI, pp. 387-390, May 2008.

IEEJ Analog VLSI Workshop, pp. 148-152, August[286] Ken-ichi Shinkai and Masanori Hashimoto, "A

年度事業報告20

Gate Delay Model over Wide-Range of Process[294] T o s h i r o H i r a m o t o （ I n v i t e d ）， " S i l i c o n

and Environmental Variability," In Proceedings of

Nanoelectronics"，MRS International Material

ACM/IEEE International Workshop on Timing

Research Conference, Symposium D: Electronic

Issues in the Specification and Synthesis of Digital

Materials, Chongqing International Convention &Systems（TAU），pp. 79-84, Feb. 2009.

Exhibition Center, Chongqing, China, p. 140, June[287] Y. Ko, D. Alnajjar, Y. Mitsuyama, M. Hashimoto,11, 2008.

and T. Onoye, "Coarse-Grained Dynamically[295] J. S. Park, T. Saraya, K. Miyaji, K. Shimizu, A.

Reconfigurable Ar chitectur e with Flexible

Higo, K. Takahashi, Y. Yi, H. Toshiyoshi, and T.

R e l i a b i l i t y, " P r o c e e d i n g s o f Wo r k s h o p o n

Hiramoto, "Characteristic Modulation of Silicon

Synthesis and System Integration of Mixed

MOSFETs and Single Electron T ransistors

Technologies（SASIMI），pp. 236-241, Marchwith a Movable Gate Electrode"，IEEE Silicon

2009.

N a n o e l e c t r o n i c s Wo r k s h o p , S1015, H i l t o n[288] H. Fuketa, M. Hashimoto, Y. Mitsuyama, andHawaiian Village, HI, USA, June 15, 2008.

T. Onoye, "Trade-Of f Analysis between Timing[296] Ken Shimizu and Toshir o Hiramoto, "HoleError Rate and Power Dissipation for Adaptive

M o b i l i t y E n h a n c e m e n t b y [110] U n i a x i a l

Speed Control with Timing Error Prediction,"Compressive Strain in（110）Oriented Ultra-Thin

Proceedings of Asia and South Pacific Design

Body pFETs with SOI Thickness of Less Than 4

Automation Conference（ASP-DAC），pp. 266-271,

nm"，IEEE Silicon Nanoelectronics Workshop,

January 2009.

S1135, Hilton Hawaiian Village, HI, USA, June 15,[289] T. Enami, M. Hashimoto, and T. Sato, "Decoupling

VDEC年報2009.indb 42

2008.

2008.

Capacitance Allocation for Timing with Statistical[297] Arifin Tamsir Putra, Takaaki Tsunomura, Akio

Noise Model and Timing Analysis," Proceedings

Nishida ，Shiro Kamohara, Kiyoshi Takeuchi,

09.7.23 3:20:07 PM

a n d To s h i r o H i r a m o t o , " I m p a c t o f A t o m i c

SOI at Room and Low Temperature"，IEEE

Oxide Roughness and Local Gate Depletion

International Electron Devices Meeting（IEDM），

on Vth Variation in MOSFETs"，IEEE Silicon

San Francisco, CA, USA, pp. 757 760, December

N a n o e l e c t r o n i c s Wo r k s h o p , S1205, H i l t o n

17, 2008.

Hawaiian Village, HI, USA, June 15, 2008.

[305] YeonJoo Jeong, Jiezhi Chen, Takuya Saraya,[298] Yeon Joo Jeong, Kousuke Miyaji, and Toshiro

and Toshiro Hiramoto, "Uniaxial Strain Ef fects

Hiramoto, "Experimental Study on Siliconon Silicon Nanowire pMOSFET and Single-

Nanowire nMOSFET and Single-Electron

Hole Transistor at Room Temperature"，IEEE

Transistor at Room Temperature under Uniaxial

International Electron Devices Meeting（IEDM），

Tensile Strain"，IEEE Silicon Nanoelectronics

San Francisco, CA, USA, pp. 761 764, December

Workshop, M0930, Hilton Hawaiian Village, HI,

17, 2008.

USA, June 16, 2008.

[306] Toshiro Hiramoto, Jiezhi Chen, YeonJoo Jeong,

Shimizu, and Toshiro Hiramoto, "Experimental

FETs and Single-Electron/Hole T ransistors

Study of Mobility in [110]- and [100]-Directedunder Uniaxial Strain at Room Temperature,

Multiple Silicon Nanowire GAA MOSFETs on

International Symposium on Nanoscale Transport（100）SOI," Symposium on VLSI Technology, pp.

and Technology（NTT2009），NTT Atsugi R&C

32-33, Hilton Hawaiian Village, HI, USA, June 17,

Center, Kanagawa, p. 99, January 22, 2009.

2008.

[307] Atsushi Sasaki, Koji Kotani, and Takashi Ito,[300] Toshiro Hiramoto, Masahar u Kobayashi, and"Differential-Drive CMOS Rectifier for UHF RFIDs

Jiezhi Chen（Invited），"Mobility and Variability inwith 66 ％ PCE at -12 dBm Input," IEEE Asian

Silicon Nanowire MOSFETs"，14th International

Solid-State Circuits Conference 2008（A-SSCC

Symposium on the Physics of Semiconductors and2008），pp. 105-108, Fukuoka, Nov.3-5, 2008.

Applications（ISPSA-2008），Korea, Ramada Plaza[308] T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida andJeju Hotel, Jeju, p. 192, August, 2008.

Y. Murakami, "A wireless chip for intra-oral temperature measurement," Proceedings of the 15th

Kamohara, K. Takeuchi, and T. Hiramoto, "Impact

Workshop on Synthesis And System Integration ofof Fixed Charge at MOSFETs' SiO2/Si Interface

Mixed Information technologies（SASIMI2009），

on Vth Variation," Inter national Conference

pp. 477-481,（2009.3）．

on Simulation of Semiconductor Devices and[309] K a m e z a w a , C .，S u z u k i , Y .，a n d K a s a g i ,Processes（SISPAD），Hakone Prince Hotel,

N.，"In-situ Strain Monitoring of Micromachined

Kanagawa, Japan, September 9, 2008.

Parylene Spring for Fatigue Test," Asia-Pacific[302] Toshiro Hiramoto, Yuji Takahashi, Kousuke

Conference on Transducers and Micro-Nano

Miyaji, and Takuya Saraya, "Nanowire Channel

Technology 2008 （APCOT 2008），Tainan,

Nanocr ystal Memor y with P-Doped Silicon（2008），2D1-1, 4pp.

Nanocrystals"，IEEE Nanotechnology Materials[310] E d a m o t o , M . ，S u z u k i , Y . ，a n d K a s a g i ,and Devices Conference, Kyoto University, p. 57,

N.，"Electret-based Energy Harvesting Device

October 20, 2008.

with Parylene Flexible Springs," Asia-Pacific[303] K e n S h i m i z u , Ta k u y a S a r a y a a n d To s h i r o

VDEC年報2009.indb 43

1

20

Conference on Transducers and Micro-Nano

Hiramoto, "Experimental Investigation on theTechnology 2008 （APCOT 2008），Tainan,

Origin of Direction Dependence of Si（110）Hole（2008），2B3-1, 4pp.

Mobility Utilizing Ultra-Thin Body pMOSFETs"，[311] Suzuki, Y.，Edamoto, M.，Kasagi, N.，Kashiwagi,

IEEE International Electron Devices Meeting

K.，and Morizawa, Y.，"Micro Power Generator（IEDM），San Francisco, CA, USA, pp. 67 70,

with High-performace Polymer Electret ," 13th

December 15, 2008.

IEEE Int. Symp. Electrets（ISE13），Tokyo,[304] J i e z h i C h e n , T a k u y a S a r a y a , a n d To s h i r o

43

年度事業報告[301] A . T. P u t r a , T. T s u n o m u r a , A . N i s h i d a , S .

1-6

ＶＤＥＣ事業の紹介と平成and Takuya Saraya（Invited），Silicon Nanowire

第 章[299] Jiezhi Chen, Takuya Saraya, Kousuke Miyaji, Ken（2008），p. 53.

Hiramoto, "Electron Mobility in Multiple Silicon[312] S a k a n e , Y . ，S u z u k i , Y . ，a n d K a s a g i ,Nanowires GAA nMOSFETs on（110）and（100）

N .，" D e v e l o p m e n t o f H i g h - p e r f o r m a n c e

09.7.23 3:20:07 PM

ARRAY"，The 5th International conference

Int. Symp. Electrets（ISE13），Tokyo,（2008），p.

on microtechnologies in Medicine and Biology

13.

（2009）．

[313] Suzuki, Y.，"Energy Harvesting from Vibration[321] N. Kanda, K. Konishi, M. Kuwata-Makoto,Using Polymer Electret," IEEE Int. Symp.

"Enhanced Optical Activity of Metal ChiralMicro-NanoMechatoronics and Human Science

Gratings with Complimentary Double-layered（MHS2008），Nagoya,（2008），Invited talk, pp.

Structures in the Terahertz Region"，PLMCN8,

180-183.

Komaba Research Campus（April 2008）．

[314] Suzuki, Y.，Edamoto, M.，Kasagi, N.，Kashiwagi,[322] N. Kanda, K. Konishi, and M. Kuwata-Gonokami

K.，Morizawa, Y.，Yokoyama, T.，Seki, T.，and"Enhanced optical activity of a Terahertz wave

Oba, M.，"Micro Electret Energy Harvestingwith complimentary double-layered metal chiral

Device with Analogue Impedance Conversion

gratings" CLEO/QELS, San Jose（May 2008）．

Circuit," 8th Int. Workshop on Micro and[323] N. Kanda, K. Konishi, M. Kuwata-Gonokami

Nanotechnology for Power Generation and"Enhancement of terahertz optical activity with

Energy Conversion Applications（PowerMEMS

photo-excitation in metal chiral gratings" iNow

2008）
，Sendai,（2008），pp. 7-10.

2008, Univ. of Tokyo,（Aug.，2008）．

1-6

第 章

44

1

Purfluorinated Polymer Electret," 13th IEEE

ＶＤＥＣ事業の紹介と平成[315] Kirikae, D.，Suzuki, Y.，and Kasagi, N.，"Effect[324] M. Kuwata-Gonokami "Enhanced optical activityof Micro Cavity Profile on the Selective Emitterin metal and dielectric chiral nanograting

Performance for Thermophotovoltaic," 8th Int.

structures" iNOW 2008: International Nano-Workshop on Micro and Nanotechnology for

Optoelectronics Workshop, Univ. of Tokyo,

Power Generation and Energy Conversion（Aug.，2008）（invited）．

Applications （PowerMEMS 2008），Sendai,（2008），pp. 369-372.

[325] N. Kanda, K. Konishi, M. Kuwata-Gonokami"Photo-controlled Terahertz Optical Activity in[316] Hashimoto, S.，Nishimura, T.，Miwa, J.，Suzuki,

Metal Chiral Gratings" NANOMETA09; the 2ndY.，and Kasagi, N.，"Label-free Continuous Micro

European Topical Meeting on Nanophotonics

Cell Sorter with Antibody-Immobilized Obliqueand Metamarials, 2009, Seefeld,（Jan.，2009）．

Grooves," IEEE Int. Conf. MEMS 2009, Sorrento,

年度事業報告20（2009），pp. 60-63.

[326] Takayuki Hoshino, Tomohiro Konno, Kazuhiro
Ishihara, and Keisuke Morishima! "A Nano-[317] K a m e z a w a , C .，S u z u k i , Y .，a n d K a s a g i ,Needle Interface Self-Assembled by Using

N.，"Mechanical Response Evaluation of High-

Cell Migration for Recording Intracellular

thermally-stable-grade Parylene Spring," IEEE

Activity! Nano-Needle Durability."，The second

Int. Conf. MEMS 2009, Sorrento,（2009），pp.

IEEE RAS/EMBS International Conference615-618.

on Biomedical Robotics and Biomechatronics[318] Edamoto, M.，Suzuki, Y.，Kasagi, N.，Kashiwagi,（ B i o R o b 2 0 0 8 ），S c o t t s d a l e , A r i z o n aK.，Morizawa, Y.，Yokoyama, T.，Seki, T.，and（USA），TuBT1.4, pp. 506-510,（October 19-22

Oba, M.，"Low-resonant-frequency Micro2008）（Oral, 査読あり）．

Electret Generator for Energy Harvesting[327] T a k a y u k i H o s h i n o , Y u i c h i H o r i ,Application," IEEE Int. Conf. MEMS 2009,

Tomohiro Konno, Kazuhiro Ishihara, andSorrento,（2009），pp. 1059-1062.

Keisuke Morishima! "Cell Driven Nano[319] S. H. Kim, T. Yamamoto, D. Fourmy and T.

L o c o m o t i o n . " ，T h e 1 2 t h I n t e r n a t i o n a l

Fujii, "TRAPPING ESCHERICHIA COLI

Conference on Miniaturized System for

CELLS IN ELECTROACTIVE MICROWELL

Chemistry and Life Science （micro TASARRAY"，The 5th International conference2008），San Diego（USA），M12B（poster），pp.

on microtechnologies in Medicine and Biology

230-232,（October 13 2008）（Poster, 査読あり）．

（2009）．

[328] Takayuki Hoshino and Keisuke Morishima!

[320] K. Mogi and T. Fujii, "SIMPLE FABRICATION"Cell Self Assembly of Intracellular Interface

METHOD FOR HARD MICROFLUIDIC

Using Cell Migration"．，Material Research

DEVICE IN ELECTROACTIVE MICROWELL

Society 2008 Spring Meeting, San Francisco

VDEC年報2009.indb 44

09.7.23 3:20:08 PM

（USA），1092-BB02-12,（March 26 2008）（Poster,
査読あり）．

Communication Conference（OFCʼ 09）（2009）．
[336] T. Fujimura, T. Tanemura, and Y. Nakano,[329] A. Higo, H. Fujita, H. Toshiyoshi, and Y.

"Numerical and experimental study on beam-

Nakano, "Design and fabrication of opticaldeflecting planar optical switch on InP," WF3,

waveguide modulator integrated with silicon

21st Annual Meeting of the IEEE Lasers andwire waveguide," in Proc. 4th Asia PacificElectro-Optics Society（2008）．

Conference on Transducers and Micro-Nano[337] T. Tanemura, K. Takeda, and Y. Nakano,

Technology（APCOT 2008），June 22-25, 2008," C h a r a c t e r i z a t i o n o f 1x5 I n P / I n G a A s P

TAYIH Landis Hotel, Tainan, Taiwan R.O.C.，p.

waveguide switch based on optical phased

2A2-4.

array," ThA1.6, 20th International Conference[330] K o j i T a k e d a , M i t s u r u T a k e n a k a , T a k u oTanemura, and Yoshiaki Nakano, "Wavelength

on Indium Phosphide and Related Materials（2008）．
[338] I. M. Soganci, T. Tanemura, and Y. Nakano,Distributed Bragg Reflectors"，IEEE LEOS

"Design and fabrication of compact InP/The 21st Annual Meeting（2008LEOS），TuF5,

InGaAsP 1x8 optical phased array switch,"

Newport Beach, California, USA, Nov. 2008.

International Nano-Optoelectronics Workshop[331] K o j i T a k e d a , Y a s u k i K a n e m a , M i t s u r u（2008）．

Nakano, "Dynamic Operation of Polarization"Design and fabrication of beam-deflecting

Insensitive All-Optical Flip-Flop Based on

optical switch on InP," pp. 223-224, International

Multimode-Interference Bistable Laser

Nano-Optoelectronics Workshop（2008）．

Diode"，2008 European Conference on Optical[340] Ling-Han Li, Akio Higo, Masanori Kubota,

C o m m u n i c a t i o n （2008 E C O C），W e .2. C .2,

Masakazu Sugiyama, Yoshiaki Nakano, Design

Brussels, Belgium, Sep. 2008.

and simulation of hybrid direct coupling laser

Takenaka, Takuo Tanemura, and Yoshiaki

alignment free direct bonding, Asian-PacificNakano, "Polarization Insensitive Operation

Conference of Transducers and Micro/Nanoof Multimode Interference Bistable Laser

Technology 2008, 2008.6, Taiwan.

All-Optical Flip-Flop"，20th International[341] Ling-Han Li, Akio Higo, Masanori Kubota,

Conference on Indium Phosphide and Related

Masakazu, Sugiyama, Yoshiaki Nakano, A

Materials （2008 IPRM），WP45, Versailles,

novel etching oxidation fabrication method

France, May 2008.

for 3D nano structures on silicon and its[333] M. Deura, T. Hoshii, M. Sugiyama, R. Nakane,

application to SOI symmetric waveguide

M. Takenaka, S. Sugahara, S. Takagi, and Y.

and 3D taper spot size converter. IEEE 2008

Nakano, "Effect of Ga content on crystal shape

International Conference on Optical MEMS andin micro-channel selective-area MOVPE of

Nanophotonics. 2008.8, Freiburg, Germany.

InGaAs on Si"，14th International Conference[342] S . M o r i t s u b o , T . M u r a i , T . S h i m a d a , Y .

of Metalorganic Vapor Phase Epitaxy, We-B2.6,

Murakami, S. Maruyama, Y. K. Kato,

June 4, 2008, Metz, France.

"Confocal imaging and excitation spectra of[334] T. Tanemura, K. Takeda, and Y. Nakano,photoluminescence from carbon nanotubes"320-Gbps wavelength-multiplexed 1 × 5

suspended over trenches of various

optical packet switching using broadband InP

widths"，March meeting of the Americanphased-array switch," OMU3, Optical Fiber

Physical Society（2009）．

20

年度事業報告with 3-5 MQW and silicon waveguide by

ＶＤＥＣ事業の紹介と平成[339] T. Fujimura, T. Tanemura, and Y. Nakano,[332] K o j i T a k e d a , Y a s u k i K a n e m a , M i t s u r u[343] H. Ymaguchi, A, Kumada, and K. Hidaka,[335] I. M. Soganci, T. Tanemura, and Y. Nakano,"Surface discharge phenomena in micro gap,""Polarization-independent broadband 1 ×

TheSixth Intemational Workshop on High

8 optical phased-array switch monolithically

Voltage Engineering, pp. 115-118（2008）．

integrated on InP," OWV1, Optical Fiber[344] Ryosuke Tsuji, Koichi Endo, Masaki Shuzo,

VDEC年報2009.indb 45

45

1

Takenaka, Takuo Tanemura, and Yoshiaki

Communication Conference（2009）．

1-6

第 章

Tunability of All-Optical Flip-Flop Using

09.7.23 3:20:08 PM

1-6

Ichiro Yamada, Jean-Jacques Delaunay,

Magnetism and Magnetic Materials Conference"Hydrogen detection with subwavelength（MMM 2008），Nov. 10-14, 2008.

palladium hole arrays," Asia-Pacific Conference[352] M. Tanaka（invited）"Materials and Devices

on Transducers and Micro-Nano Technology

for Semiconductor Spintronics"4th Asian

2008（APCOT 2008），June 22-25, 2008.

Conference of Crystal Growth and Crystal[345] T a k a s h i N a k a i , S h o N i s h i y a m a , M a s a k i

Technology（CGCT-4），Sendai, May 21-23, 2008.

Shuzo, Jean-Jacques Delaunay, Ichiro[353] M. Tanaka （invited）"Recent Progress in

Yamada, "Microfabricated semi-packed gas

Materials and Devices for Semiconductor

chromatography column with functionalized

Spintronics"9TH International Workshop on

p a r y l e n e a s t h e s t a t i o n a r y p h a s e , " 12t h

Expert Evaluation & Control of Compound

International Conference on Miniaturized

Semiconductor Materials & Technologies

Systems for Chemistry and Life Sciences（μ（EXMATEC 2008）Lodz, Poland, 1st-4th JuneTAS 2008），October 12-16, 2008.

2008.

[346] Jean-Jacques Delaunay, Koichi Endo, Sho[354] R. Nakane, T. Harada, K. Sugiura, S. Sugahara,

Mikuriya, Masaki Shuzo, Ichiro Yamada,and M. Tanaka"Magnetoresistance in"Hydrogen detection with subwavelength

MOSFETs with ferromagnetic MnAs source

palladium hole arrays," SPIE Photonic West,and drain contacts! Spin injection and transport

January 24-29, 2009.

in Si MOS channels"66th Device Research

第 章

46

1

ＶＤＥＣ事業の紹介と平成[347] I. Mitsuishi, Y. Ezoe, M. Koshiishi, M. Mita, Y.
Maeda, N. Y. Yamasaki, K. Mitsuda, T. Shirata,

Conference, University of California at Santa
Barbara, June 23-25, 2008.

T. Hayashi, T. Takano, R. Maeda,"Evaluation[355] S. Yada, S. Sugahara and M. Tanaka"Magneticof X-ray refectivity of a MEMS X-rayand structural properties of Mn doped Ge thin

optic"，Optical MEMs and Nanophotonics, 2008

films"LMU/MUT-UT Global COE International

IEEE/LEOS Internationall Conference（2008）．

Workshop, Munchen, Germany, July 10-11, 2008.

[348] M. Koshiishi, Y. Ezoe, I. Mitsuishi, M. Mita, K.

[356] Pham Nam Hai, ByungHo Yu, S. Ohya,and

Mitsuda, T. Takano, and R. Maeda, "Simulation-

M. Tanaka"Huge Magnetoresistance Effectbased design of a MEMS X-ray optics for X-ray

in Semiconductor based Nanostructures withastronomy"，Optical MEMs and Nanophotonics,

Zinc-blende MnAs Nanoparticles"nternational

2008 IEEE/LEOS Internationall Conference

Conference on Solid State Devices and

年度事業報告20（2008）．
[349] H . M o r i t a n i , K . N a g a t o , Y . K o j i m a , M .

Materials（SSDM 2008），Tsukuba, Sept 24-26,
2008.

Furubayashi, K. Kasuya, T. Hamaguchi, M.

[357] Kentaro Noda, Nguyen Binh-Khiem, Atsushi

Nakao, "Multi-sectional Synthesis of Tungsten

Takei, Seiichi Yoshimi, Isao Shimoyama, "MEMS

Oxide Nanowires Using Micropatterned Layer

for Robots in Aging Society," 1P2, Asia-Pacificfor Field-Emission Displays"，23rd ASPE

Conference on Transducers and Micro-Nano

Annual Meeting, Portland, Oct. 19-24, 2008.

Technology 2008（APCOT '08）
（2008）．

[350] M. Nakao, K. Nagato, H. Suzuki, T. Nishino,[358] Kentaro Noda, Hiroaki Onoe, Eiji Iwase, Kiyoshi

H. Yonemoto, H. Kaito, T. Hamaguchi andMatsumoto, Isao Shimoyama, "Flexible Tactile

K. Tsuchiya, "Sub-wavelength Pitched Cubic

Sensor Sheet with Thin Si Piezoresistive

Mosaic Multi-layer Precisely Pressed by Nano-

Cantilevers Peeled off from SOI with PDMS

features Mold for Multi-functional Optical

Sheet," 1B2-3, Asia-Pacific Conference on

Elements"，The 41st CIRP Conference on

Transducers and Micro-Nano Technology 2008

Manufacturing Systems, The University of（APCOT '08）
（2008）．

Tokyo, Japan, May 26-28, 2008, 449-452.

[359] Binh-Khiem Nguyen, Kiyoshi Matsumoto, Isao[351] N. Toyoda, K. Nagato, H. Tani, Y. Sakane, M.

Shimoyama, "Reflective Display Device with an

Nakao, T. Hamaguchi, I. Yamada, "Planarization

Encapsulated Droplet Array of Ionic Liquid ,"of Amorphous Carbon Films on Patterned

1D2-1, Asia-Pacific Conference on Transducers

Media Using Gas Cluster Ion Beams"，53rd

and Micro-Nano Technology 2008（APCOTVDEC年報2009.indb 46

09.7.23 3:20:08 PM

'08），（2008）．

Skin Type Structures for Texture Detection of[360] Yun Jung Heo, Eiji Iwase, Kiyoshi Matsumoto,Object Surface," pp. 3953-3958, The 2008 IEEE/

Isao Shimoyama, "Stretchable Micropatterned

RSJ International Conference on Intelligent

Substrates using Pneumatic Actuators for

Robots and Systems（IROS '08）
（2008）．

Studying Mechanical-Stress-Dependent Cell[368] Yun Jung Heo, Eiji Iwase, Kiyoshi Matsumoto,Response," 1C2-1, Asia-Pacific Conference on

Isao Shimoyama, "Stretchable Substrates

Transducers and Micro-Nano Technology 2008

using Pneumatic Actuators for Monitoring（APCOT '08）
（2008）．

Mechanical-Stress-Dependent Cell Response,"[361] Kouichi Ishitaki, Yusuke Takei, Eiji Iwase,

pp. 579-581, The 12th International Conference

Kiyoshi Matsumoto, Isao Shimoyama, "Floatingon Miniaturized Systems for Chemistry andSilicon Structure Supported by Carbon．
Life Sciences（μ TAS '08），
（2008）

Nanotubes," 3B1-1, Asia-Pacific Conference on[369] Kenta Kuwana, Kiyoshi Matsumoto, Isao

Transducers and Micro-Nano Technology 2008

Shimoyama, "Measurement of Protein（APCOT '08）
（2008）．

Concentration using the Binding Force

Takahata, Eiji Iwase, Kiyoshi Matsumoto, Isao

International Conference on Miniaturized

Shimoyama, "Varifocal Infrared Imaging Lens

Systems for Chemistry and Life Sciences（μby Parylene-on-Liquid-Deposition," 2S32, Asia-

TAS '08）（2008）．

Pacific Conference on Transducers and MicroNano Technology 2008（APCOT '08）
（2008）．

[370] Eiji Iwase, Hiroaki Onoe, Akihito Nakai, Kiyoshi
Matsumoto, Isao Shimoyama, "Temperature-[363] Yusuke Tanaka, Akihito Nakai, Eiji Iwase,

Controlled Transfer and Self-Wiring for Multi-

Takanori Goto, Kiyoshi Matsumoto, Isao

Color LED Display on a Flexible Substrate,"

Shimoyama, "Triaxial Tactile Sensor Chips with

pp. 176-179, The 22nd IEEE International

Piezoresistive Cantilevers Mountable on Curved

Conference on Micro Electro MechanicalSurface," 1B1-1, Asia-Pacific Conference on

Systems（MEMS '09）
（2009）．

Transducers and Micro-Nano Technology 2008

Shimoyama, "Tilted Paraboloidal Reflective[364] Nguyen Binh-Khiem, Kiyoshi Matsumoto, Isao

Lens for Far Infrared Sensor Fabricated by

Shimoyama, "Active Parylene-encapsulated

Mask with Rectangular Openings," pp. 975-978,droplets for displays," 1155460, Spring 2008 ACS

The 22nd IEEE International Conference on

National Meeting & Exposition（2008）．

Micro Electro Mechanical Systems（MEMS '09）

[365] Kentaro Noda, Eiji Iwase, Kiyoshi Matsumoto,[372] Yusuke Takei, Tetsuo Kan, Eiji Iwase, Kiyoshi

Sheet with Thin Cantilevers for Shear StressMatsumoto, Isao Shimoyama, "Integration of

Detection on Curved Surface," pp. 43-49, The

Bridging-Structural SWNTs on Flexible PDMS

17th CISM-IFToMM Symposium on Robot

Sheet by Stamping Transfer," pp. 551-554, The

Design, Dynamics, and Control（RoManSy '08）

22nd IEEE International Conference on Micro（2008）．

Electro Mechanical Systems （MEMS '09）
（2009）．

Shimoyama, "Design and Performance of[373] Seiichi Takamatsu, Kiyoshi Matsumoto, Isao

Micromolded Plastic Butterfly Wings on

Shimoyama, "Stretchable Yarn of Display

Butterfly Ornithopter," pp. 3095-3100,The

Elements," pp. 1023-1026, The 22nd IEEE

2008 IEEE/RSJ International Conference on

International Conference on Micro ElectroIntelligent Robots and Systems（IROS '08）

Mechanical Systems（MEMS '09）
（2009）．

（2008）．

[374] K e n t a r o N o d a , K i y o s h i M a t s u m o t o , I s a o[367] K e n t a r o N o d a , K i y o s h i M a t s u m o t o , I s a o

Shimoyama, "Flexible Tactile Sensor Sheet with

Shimoyama, "Tactile Sensor with Standing

Liquid Filter for Shear Force Detection,"pp. 785-

Piezoresistive Cantilevers Covered with 2-Layer

788, The 22nd IEEE International Conference

VDEC年報2009.indb 47

20（2009）．

Isao Shimoyama, "Flexible Tactile Sensor[366] Hiroto Tanaka, Kiyoshi Matsumoto, Isao1

年度事業報告（APCOT '08）
（2008）．

[371] Tomoyuki Takahata, Kiyoshi Matsumoto, Isao

47

ＶＤＥＣ事業の紹介と平成

between Two Surfaces," pp. 982-984, The 12th

第 章[362] Hiroyuki Kojo, Nguyen Binh-Khiem, Tomoyuki

1-6

09.7.23 3:20:08 PM

on Micro Electro Mechanical Systems（MEMS'09）（2009）．

Huttunen, Johanna Hiitola-Keinanen, Jarno

Isao Shimoyama, "Stretchable Substrates for

Petaja, Hiroshi Toshiyoshi, Arto Maaninen,

the Measurement of Intracellular Calcium

Harri Kopola, and Hiroyuki Fujita, "Towards

Ion Concentration Responding to Mechanicalroll-to-roll manufactured flexible, large scale,Stress," pp. 68-71, The 22nd IEEE International

and low cost MEMS display," in Proc. the 9th

Conference on Micro Electro Mechanical

Optics Days 2008, May 8-9, 2008, Technopolis,

Systems（MEMS '09）
（2009）．

Kuopio, Finland.

[376] Yun Jung Heo, Eiji Iwase, Kiyoshi Matsumoto,[384] Cheng-Yao Lo, Olli-Heikki Huttunen, Jarno

Isao Shimoyama, "Stretchable Substrates for

Petaja, Johanna Hiitola-Keinanen, Jukka Hast,

the Measurement of Intracellular Calcium

Arto Maaninen, Harri Kopola, Hiroyuki Fujita,

Ion Concentration Responding to Mechanicaland Hiroshi Toshiyoshi, "Substrate Design

Stress," pp. 68-71, The 22nd IEEE International

Concerns for Printed Flexible Displays," in Proc.

Conference on Micro Electro Mechanicalthe 1st Int. Conf. on R2R Printed Electronics

Systems（MEMS '09）
（2009）．

2008, April 30 - May 2, 2008, Konkuk University,

第 章

48

ＶＤＥＣ事業の紹介と平成年度事業報告20[383] J u k k a H a s t , C h e n g - Y a o L o , O l l i - H e i k k i[375] Yun Jung Heo, Eiji Iwase, Kiyoshi Matsumoto,

1-6

1Compilers, Vol. 3, pp149-167,（2008）．

[377] Nguyen Binh-Khiem, Kiyoshi Matsumoto,

Seoul, Korea.

Isao Shimoyama, "Reflective Display using[385] K . T a k a h a s h i , M . M i t a , M . N a k a d a , D .

Ionic Liquid," pp. 168-171, The 22nd IEEE

Yamane, A. Higo, H. Fujita, and H. Toshiyoshi,

International Conference on Micro Electro"Development of Multi-user Multi-chip SOI

Mechanical Systems（MEMS '09）
（2009）．

C M O S - M E M S p r o c e s s e s , " i n P r o c . 22n d[378] Hidetoshi Takahashi, Kiyoshi Matsumoto, Isao

IEEE Int. Conf. on Micro Electro Mechanical

Shimoyama, "Air Pressure Sensor for an Insect

Systems, Jan. 25-29, 2009, Sorrento, Italy（to be

Wing," pp. 825-828, The 22nd IEEE Internationalpresented）．

Conference on Micro Electro Mechanical
Systems（MEMS '09）
（2009）．

[386] H i r o s h i T o s h i y o s h i , " M E M S f o r O p t i c a l
Information Technology," in Proc. 4th Asia[379] Ryo Okumura, Seiichi Takamatsu, Eiji Iwase,

Pacific Conference on Transducers and Micro-

Kiyoshi Matsumoto, Isao Shimoyama, "Solution

Nano Technology（APCOT 2008），June 22-25,

Electrochemiluminescent Microfluidic Cell for

2008, TAYIH Landis Hotel, Tainan, Taiwan

Flexible and Stretchable Display," pp. 947-950,

R.O.C.（invited）．

The 22nd IEEE International Conference on[387] K. Takahashi, M. Mita, H. Fujita, and H.

Micro Electro Mechanical Systems（MEMS '09）

Toshiyoshi, "An SOI-MEMS compatible（2009）．

designing technique of reversed double-deck[380] Y u t a Y o s h i h a t a , A t s u s h i T a k e i , N g u y e nactuators with interlayer electrical connection,"

Binh-Khiem, Tetsuo Kan, Eiji Iwase, Kiyoshii n P r o c . 4t h A s i a P a c i f i c C o n f e r e n c e o n

Matsumoto, Isao Shimoyama, "Micro

Transducers and Micro-Nano Technology

Liquid Prism," pp. 967-970, The 22nd IEEE（A P C O T 2008），J u n e 22-25, 2008, T A Y I HInternational Conference on Micro Electro

Landis Hotel, Tainan, Taiwan R.O.C.，p. 1A2-6.

Mechanical Systems（MEMS '09）
（2009）．

[388] A. Higo, H. Fujita, H. Toshiyoshi, and Y.

[381] Peng Huei Lim, Yosuke Kobayashi, Shinya

Nakano, "Design and fabrication of optical

Takita, Yasuhiko Ishikawa, and Kazumi Wada,

waveguide modulator integrated with silicon"Enhanced Direct Bandgap Emission fromwire waveguide," in Proc. 4th Asia PacificG e r m a n i u m - B a s e d R i n g R e s o n a t o r s "，5t hConference on Transducers and Micro-Nano

International Conference on Group IV

Technology（APCOT 2008），June 22-25, 2008,

Photonics, Sorrento, Italy, September, 2008.

TAYIH Landis Hotel, Tainan, Taiwan R.O.C.，p.

[382] Kotera, Abe, Egawa, Takizawa, Kobayashi,

VDEC年報2009.indb 48

2A2-4.

"Power-Aware Ddynamic Cache Partitioning for[389] M. Nakada, H. N. Kwon, C. Chong, A. Morosawa,

CMPs," Trans. on Embedded Architectures and

K. Isamoto, H. Fujita, and H. Toshiyoshi,

09.7.23 3:20:08 PM

"Optical coherence tomography based on[396] C.-Y. Lo, J. Kiitola-Keinanen, O.-H. Huttunen,power-over-fiber MEMS scanner," in Proc. 4th

J. Petaja, J. Hast, A. Maaninen, H. Kopola, H.

Asia Pacific Conference on Transducers andFujita, and H. Toshiyoshi, "Novel roll-to-roll lift-

Micro-Nano Technology（APCOT 2008），June

off patterned active-matrix display on flexible

22-25, 2008, TAYIH Landis Hotel, Tainan,

polymer substrate," 34th Int. Conf. on Micro andTaiwan R.O.C.，p. 2A2-3.

Nano Engineering（MNE 2008），Sept. 15-18,[390] Y. Yi, H. Fujita, and H. Toshiyoshi, "Low voltage

2008, Athens, Greece（PTE - P 11）．

actuated MEMS switch/relay for power gating[397] David Dubuc, Daisuke Yamane, Zhang Rui,application," in Proc. 4th Asia Pacific Conference

Yuheon Yi, Katia Grenier, Hiroyuki Fujita,

on Transducers and Micro-Nano Technology

Hiroshi Toshiyoshi, "Modelling and design（A P C O T 2008），J u n e 22-25, 2008, T A Y I H

guidelines of metamaterial-based artificial

Landis Hotel, Tainan, Taiwan R.O.C.，p. 1A1-5.

dielectric for the miniaturization of microwave[391] K. Yamashita, B. Charlot, W. Sun, K. Kakushima,passive circuits"，Technical session 12, Poster

H. Fujita, and H. Toshiyoshi, "Modulation andsession, Metamaterial2008, Pamplona, Spain,

detection of field-emission current by using

21-26 September 2008.

band-pass filters," in Proc. 4th Asia PacificFujita, Kazuhiro Suzuki, Hideyuki Funaki,

Conference on Transducers and Micro-Nano

Kazuhiko Itaya and Hiroshi Toshiyoshi, "A

Technology（APCOT 2008），June 22-25, 2008,

Study on Process-compatibility in CMOS-TAYIH Landis Hotel, Tainan, Taiwan R.O.C.，p.

first MEMS-last Integration," IEEE Custom

1D1-2.

I n t e g r a t e d C i r c u i t s C o n f e r e n c e （C I C C

and H. Toshiyoshi, "Design and Fabrication of2008），Sept. 21-24, 2008, DoubleTree Hotel, San
Jose, CA, USA, paper# 6-3.
[399] D. Yamane, T. Yamamoto, K. Urayama, K.

for OCT Endoscope Application," IEEE/LEOS

Yamashita, H. Toshiyoshi, and S. Kawasaki,Int. Conf. on Optical MEMS & Nanophotonics,"A Phase Shifter by LTCC Substrate

Freiburg, Germany, Aug. 11-14, 2008,（Tu1.5）．

with an RF-MEMS Switch," in Proc. 38th[393] C.-Y. Lo, J. Hast, O.-H. Huttunen, J. Petaja, J.

European Microwave Conference （EuMC

Hiitola-Keinanen, A. Maaninen, H. K. Kopola,

2008），Amsterdam, Netherlands, Oct. 27-31,

H. Fujita and H. Toshiyoshi, "Low Operation2008.

Voltage Non Self-Emissive MEMS Color Filter[400] J u k k a H a s t , O l l i - H e i k k i H u t t u n e n ,Pixels," IEEE/LEOS Int. Conf. on Optical MEMS

J o h a n n a H i i t o l a - K e i n & #228; n e n , J a r n o& Nanophotonics, Freiburg, Germany, Aug.

Pet&#228;j&#228;，Arto Maaninen, Harri

11-14, 2008,（P10）．

Kopola, Chengyao Lo, Hiroshi Toshiyoshi,[394] Yasutaka Ohira, Aleksandr Checkovskiy,

Hiroyuki Fujita, "Towards large area roll-Toshio Yamanoi, Takashi Endo, Hiroyuki

to-roll manufactured MEMS display,"

Fujita, and Hiroshi Toshiyoshi, "A High-Power

Organic Semiconductor Conference（OSC 08

Handling MEMS Optical Scanner for Display

Europe），Sept. 29 - Oct. 1, 2008, Frankfurt

Applications," IEEE/LEOS Int. Conf. on OpticalMesse, Fankfurt, Germany.

MEMS & Nanophotonics, Freiburg, Germany,Aug. 11-14, 2008（Tu4.2）．

[401] C.-Y. Lo, O.-H. Hutttunen, J. Hiitola-Keinanen,
J. Petaja, J. Hast, A. Maaninen, H. Kopola,[395] C h . - Y . L o , H . F u j i t a , H . T o s h i y o s h i ,H. Fujita, and H. Toshiyoshi, "Active Matrix"Hydrophilicity control for micro droplet

Flexible Display Array Fabricated by MEMS

positioning on SiO2 by photolithography

Printing Techniques," in Proc. 15th Int. Display

process and post chemical treatment," 34th Int.

Workshops （IDW '08），Toki Messe Niigata

Conf. on Micro and Nano Engineering（MNE

Convention Center, Niigata, Japan, Dec.3-5, 2008,2008），Sept. 15-18, 2008, Athens, Greece（MAN-

pp. 1353-1356.

P05）．

VDEC年報2009.indb 49

20

年度事業報告Parylene-Hinged Slow-Scan Optical Scanner

1

ＶＤＥＣ事業の紹介と平成[398] Kazuhiro Takahashi, Makoto Mita, Hiroyuki

第 章

49

MEMS resonator for application to RF-MEMS[392] M. Nakada, K. Takahashi, A. Higo, H. Fujita

1-6[402] D. Yamane, H. Seita, W. Sun, S. Kawasaki, H.

09.7.23 3:20:08 PM

Fujita and H. Toshiyoshi, "A 12-GHz DPDT[409] C . Y a m a h a t a , D . C o l l a r d , A . D o m e n g e t ,RF-MEMS Switch with Layer-wise Waveguide/

M. Hosogi, M. Kumemura, G. Hashiguchi,

Actuator Design Technique," in Proc. 22ndand H. Fujita, "Silicon Nanotweezers!

IEEE Int. Conf. on Micro Electro Mechanicala New Biophysical Tool for Molecular

Systems, Jan. 25-29, 2009, Sorrento, Italy.

Experimentation"，21st IEEE International[403] M. Nakada, K. Takahashi, T. Takahashi, A.

Conference on Micro Electro Mechanical

Higo, H. Fujita and H. Toshiyoshi, "Development

Systems（MEMS 2008 Tucson），pp. 681-684,

of Skewed DRIE Process and its Application to

JW Marriott Starr Pass, Tucson, Arizona, USA

Electrostatic Tilt Mirror," in Proc. 22nd IEEE

（2008）．

Int. Conf. on Micro Electro Mechanical Systems,
Jan. 25-29, 2009, Sorrento, Italy.

and R. Yokokawa, "Single DNA

Molecule[404] H i r o y u k i F u j i t a , " M o r e t h a n M o o r e a n d

Manipulation by a Self-Assembled Motor

Heterogeneous Systems Integration"，Taiwan-

Protein System"，21st IEEE International

Japan Bilateral Symposium on Research andConference on Micro Electro Mechanical

Education of Nanotechnology, 東京大学生産技術

Systems（MEMS 2008 Tucson），pp. 677-680,

研究所（2008）．

JW Marriott Starr Pass, Tucson, Arizona, USA

1-6

第 章

50

1

[410] J. Miwa, M. C. Tarhan, H. Fujita, M. Kasahara[405] Nagai, M. Oishi, N. Sakaki, O. Ducloux, M.

（2008）．

ＶＤＥＣ事業の紹介と平成

Oshima, H. Asai and H. Fujita, "Application[411] Ersin Altintas, Edin Sarajlic, Karl F. Boehringer,of Vorticella's Feeding Mechanism as aand Hiroyuki Fujita, "Speed Performance andMicromixer -Characterization of Vortices

Control of a Micromachined Linear Brownian

Generated by Cilia Motionm"，21st IEEE

Motor"，21st IEEE International Conference

International Conference on Micro Electroon Micro Electro Mechanical Systems（MEMS

Mechanical Systems（MEMS 2008 Tucson），pp.

2008 Tucson），pp. 673-676, JW Marriott Starr

555-558, JW Marriott Starr Pass, Tucson,

Pass, Tucson, Arizona, USA（2008）．

Arizona, USA（2008）．

[412] Hiroyuki Fujita, "MEMS/NEMS for Nano and[406] R. Yokokawa, M. C. Tarhan, T. Kon and H.

Bio Technology"，JST-DFG Workshop on Nano-

Fujita, "Bidirectional Transport of Kinesin

electronics, pp. 48-49, Aachen, Germany（2008）．

or Dynein-Coated Microspheres on Polar[413] Hiroyuki Fujita, "Micro/Nano Mechatronics

Oriented Microtubules"，21st IEEE International

towards Secure-Life"，Secure-Life Electronics

年度事業報告20

Conference on Micro Electro Mechanical-Advanced Electronics for Quality Life andSystems（MEMS 2008 Tucson），pp. 559-562,

Society-，pp. 123-128, Tokyo, Japan（2008）．

JW Marriott Starr Pass, Tucson, Arizona, USA[414] Ersin Altintas, Edin Sarajlic, Hiroyuki Fujita,（2008）．

Karl F. Boehringer, "Micromachined Linear[407] C. Bottier, M.C. Tarhan, J. Fattaccioli, F.O.

Brownian Motor: A Nanosystem Exploiting

Morin, B.J. Kim and H. Fujita, "Direct

Brownian Motion of Nanobeads for Uni-

Transportation and Electrofusion of Oil

directional Transport"，2008 MRS Spring

Droplets in a Microfluidic Device"，21st IEEE

Meeting, Symposium FF Molecular Motors,

International Conference on Micro Electro

Nanomachines, and Active Nanostructures FF5,

Mechanical Systems（MEMS 2008 Tucson），pp.

1096E, FF05-04, San Francisco, USA（2008）．

563-566, JW Marriott Starr Pass, Tucson,[415] T. Ishida and H. Fujita, "Superplasticity of

Arizona, USA（2008）．

Silicon Nanocontact during Tensile Test under[408] E. Sarajlic, C. Yamahata, M. Cordero, D.

TEM Observation"，The forth International

Collard, and H. Fujita, "HAREM: High Aspect

Nanotechnology Conference on Communication

Ratio Etching and Metallization"，21st IEEE

and Cooperation, 学術総合センター一ツ橋講International Conference on Micro Electro

堂，東京（2008）．

VDEC年報2009.indb 50

Mechanical Systems（MEMS 2008 Tucson），pp.

[416] C. Lo, O.-H. Huttunen, J. Petaja, J. Hiitola-

315-318, JW Marriott Starr Pass, Tucson,

Keinanen, J. Hast, A. Maaninen, H. Kopola, H.

Arizona, USA（2008）．

Fujita, and H. Toshiyoshi, "Substrate Design

09.7.23 3:20:08 PM

Concerns for Printed Flexible Displays"，1st"Optical-Softlithographic Technology forInt. R2R Printed Electronics, pp. 297-302, Seoul,

Patterning on a Curved Surface"，The 4th Asia

Korea
（2008）．

Pacific Conference on Transducers and Micro/[417] Kazuhiro Takahashi, Makoto Mita, Hiroyuki

Nano Technologies （APCOT 2008），p. 124,

Fujita and Hiroshi Toshiyoshi, "An Soi-CMOS

TAYIH Landis Hotel, Tainan, Taiwan（2008）．

Compatible Designing Technique of Reversed[424] M . C . T a r h a n , R . Y o k o k a w a , C . B o t t i e r ,Double-Deck Actuators with Interlayer

E. Sarajlic and H. Fujita, "Transport ofElectrical Connection"，The 4th Asia PacificFunctionalized Microneedles by Gliding Assay-

Conference on Transducers and Micro/Nano

Based Molecular System"，The 4th Asia PacificTechnologies（APCOT 2008），p. 39, TAYIH

Conference on Transducers and Micro/Nano

Landis Hotel, Tainan, Taiwan（2008）．

Technologies（APCOT 2008），p. 78, TAYIH[418] Ersin Altintas, Karl F. Boehringer, and Hiroyuki

Landis Hotel, Tainan, Taiwan（2008）．
[425] Hiroyuki Fujita, Edin Sarajlic, "MEMDAC: athe Performance of Micromachined Linear

MEMS Nano Positioner with Electrical DigitalB r o w n i a n M o t o r "，T h e 4t h A s i a P a c i f i c

Inpu"，Bilateral Workshop on Nanoscale Systms,

Conference on Transducers and Micro/Nano

p. 15, Garching, Germany（2008）．

Technologies（APCOT 2008），p. 93, TAYIH[426] A Debray, M Shibata and H Fujita, "Thermal
modification of the rigidity of micro-structures[419] B. Wee, M. Kumemura, D. Collard, and H.

by the phase transition of a fusible alloy"，IEEJ

Fujita, "Integration of Microfluidics and OpenInternational Conference on Electrical

Droplet Manipulation of DNA Solution on aEngineering, Okinawa, Japan（2008）．

Single Lab-on-Chip Device"，The 4th Asia[427] M. Nakada, K. Takahashi, A. Higo, H. Fujita,

Pacific Conference on Transducers and Micro/

H. Toshiyoshi, "Design and Fabrication of

Nano Technologies （APCOT 2008），p. 77,

Parylene-Hinged Slow-Scan Optical Scanner for

TAYIH Landis Hotel, Tainan, Taiwan（2008）．

OCT Endoscope Application"，IEEE/LEOS Int.

[420] Yuheon I, H. Fujita, and H. Toshiyoshi, "Low

Conf. on Optical MEMS & Nanophotonics, pp.
48-49, Freiburg, Germany（2008）．

Power Gating Application"，The 4th Asia Pacific[428] C h e n g - Y a o L o , J u k k a H a s t , O l l i - H e i k k i

Conference on Transducers and Micro/Nano

Huttunen, Jarno Petaja, Johanna Hiitola-

Technologies（APCOT 2008），p. 29, TAYIH

Keinanen, Arto Maaninen, Harri Kopola,

Landis Hotel, Tainan, Taiwan（2008）．

Hiroyuki Fujita and Hiroshi Toshiyoshi, "Low[421] K . Y a m a t s h i t a , B . C h a r l o t , W . S u n , K .

Operation Voltage Non Self-Emissive MEMS

Kakushima, H. Fujita adn H. Toshiyoshi,

Color Filter Pixels"，IEEE/LEOS Int. Conf. on"Modulation and Detection of Field-Emission

Optical MEMS & Nanophotonics, pp. 116-117,

Current by Using MEMS Resonator for

Freiburg, Germany（2008）．

Application to RF-MEMS Band-Pass[429] Hiroyuki Fujita, "MEMS for Nano and Bio

Filters"，The 4th Asia Pacific Conference on

applications"，日韓若手MEMS/NEMS研究会，pp.

Transducers and Micro/Nano Technologies

1-2, 東京大学生産技術研究所（2008）．

（APCOT 2008），p. 34, TAYIH Landis Hotel,
Tainan, Taiwan（2008）．

3-Phase Linear Stepper Motor Fabricated by
Vertical Trench Isolation Technology"，19th

K. Isamoto, H. Fujita, H. Toshiyoshi, "Optical

MicroMechanics Europe Workshop （MME

Coherence Tomography based on Power-over-2008），Aachen, Germany（2008）．

VDEC年報2009.indb 51

20[430] E. Sarajlic, C. Yamahata, H. Fujita, "Electrostatic[422] M. Nakada, H. Kwon, C. Chong, A. Morosawa,fiber MEMS Scanner"，The 4th Asia Pacific[431] M . C . T a r h a n , D . C o l l a r d , C . B o t t i e r , R .

Conference on Transducers and Micro/Nano

Yokokawa, M. Hosogi, G. Hashiguchi and H.

Technologies（APCOT 2008），Tainan, Taiwan

Fujita, "Isolation and Manipulation of Single（2008）．

Microtubule by Silicon Microtweezers"，The[423] J.G. Kim, N. Takama, B.J. Kim, and H. Fujita,

1

年度事業報告Voltage Actuatued MEMS Switch/Relay for

51

ＶＤＥＣ事業の紹介と平成

Landis Hotel, Tainan, Taiwan（2008）．

1-6

第 章

Fujita, "Computational Characterization of

12th International Conference on Miniaturized

09.7.23 3:20:08 PM

Systems for Chemistry and Life Sciences,
MicroTAS'08, pp. 862-864, San Diego, CA, USA（2008）．

Japan（2008）．
[439] J.W. Park, O. Ducloux, S. Nishida, and H.
Fujita, "Real Time Monitoring of Reaction[432] B . W e e , M . K u m e m u r a , D . C o l l a r d , H .

Kinetics on a Micro Cantilever Resonating in

Fujita, "Isolation of single DNA molecule ina Liquid Environment"，The 8th Internationala picolitre-sized droplet formed by Liquid

Symposium on Microchemistry andDielectrophoresis"，The 12th International

Microsystems（CHEMINAS），p. 114, Kyoto,

Conference on Miniaturized Systems

Japan（2008）．

f o r C h e m i s t r y a n d L i f e S c i e n c e s 2008[440] M. Kumemura, D. Collard, C. Yamahata,（uTAS2008），pp. 36-38, San Diego, California,

M. Hosogi, G. Hashiguchi, and H. Fujita,

USA（2008）．

"Trapping and characterization of gelatin[433] C . B o t t i e r , M . C . T a r h a n , D . C o l l a r d , R .
1-6

第 章

52

1

with nanotweezers"， IUMRS International

ＶＤＥＣ事業の紹介と平成

Yokokawa and H. Fujita, "Kinesin-based．
Conference in Asia, Nagoya, Japan（2008）

Transportation and Electrofusion of Lipid[441] D. Yamane, H. Seita, W. Sun, S. Kawasaki, H.

Vesicles"，The 12th International Conference on

Fujita and H. Toshiyoshi, "A 120GHz DPDT

Miniaturized Systems for Chemistry and Life

RF-MEMS Switch with Layer-Wise Waveguide/

Sciences, MicroTAS'08, pp. 871-873, San Diego,

Actuator Design Technique"，22nd IEEE

USA
（2008）

International Conference on Micro Electro[434] Collard, D.; Yamahata, C.; Kumemura, M.;
F u j i t a , H . ;，" M o l e c u l e s m a n i p u l a t i o n a n d

Mechanical Systems, pp. 888-891, Sorrento, Italy（2009）．

characterization with MEMS tools"，Japan-[442] M. Cagatay Tarhan, Ryuji Yokokawa, Celine

Taiwan Symposium on nano bio research,

Bottier, Dominique Collard, and Hiroyuki Fujita,

Tokyo, Japan（2008）．

"Building Nano Transport System by Relocation[435] Moeto Nagai, Momoko Kumemura, Hiroshi

Single Microtubule by Motor Proteins"，The 9th

Asai, Hiroyuki Fujita, "Biding of artificial

Seoul National University - University of Tokyo

object to vorticella for microsystem powered

Joint Seminar on Electrical Engineering, pp.

by microorganism"，International Symposium

154-158（2009）．

年度事業報告20

on Surface Science and Nanotechnology, p.

[443] K . T a k a h a s h i , M . M i t a , M . N a k a d a , D .

155, International Conference Center, Waseda

Yamane, A. Higo, H. Fujita and H. Toshiyoshi,

University（2008）．

"Development of Multi-User Multi-Chip[436] B. Wee, M. Kumemura, D. Collard, and H.

SOI CMOS-MEMS Processes"，22nd IEEE

Fujita, "Droplet extraction from PDMSInternational Conference on Micro Electro

surface using Liquid Dielectrophoresis"，InMechanical Systems, pp. 701-704, Sorrento, Italy

ternational Symposium on Surface Science（2009）．

and Nanotechnology, p. 564, International[444] M. Nakada, K. Takahashi, T. Takahashi, A.

Conference Center, Waseda University（2008）．

Higo, H. Fujita and H. Toshiyoshi, "Development[437] C. Lo, O.-H. Huttunen, J. Hiitola-Keinanen, J.

of Skewed DRIE Process and ITS Application

Petaja, J. Hast, A. Maaninen, H. Kopola, H.

to Electrostatic Tilt Mirror"，22nd IEEE

Fujita, H. Toshiyoshi, "Active Matrix Flexible

International Conference on Micro Electro

Display Array Fabricated by MEMS Printing

Mechanical Systems, pp. 1087-1090, Sorrento,

Techniques"，15th Int. Display Workshop, pp.

Italy（2009）．

1353-1356, Niigata, Japan（2008）．

[445] E. Sarajlic, C. Yamahata, M. Cordero and[438] C. Bottier, M.C. Tarhan, J. Fattaccioli, R.

H. Fujita, "Electrostatic Rotary Stepper

Yokokawa, D. Collard and H. Fujita, "Kinesin-

Micromotor for Skew Angle Compensation in

based transportation of hydrophobic andHard Disk Drive"，22nd IEEE Internationalh y d r o p h i l i c m i c r o - c o n t a i n e r s "，T h e 8t h

Conference on Micro Electro MechanicalInternational Symposium on Microchemistry

Systems, pp. 1079-1082, Sorrento, Italy（2009）．

and Microsystems（CHEMINAS），p. 29, Kyoto,[446] Todd A, Duncombe, Momoko Kumemura,

VDEC年報2009.indb 52

09.7.23 3:20:08 PM

Hiroyuki Fujita, Karl F. B・ringer, "Integrating

Japan, pp. 97-98, Jan. 2009.

Ewod with Surface Ratchets for Active[6] 坂井田耕輔，高宮 真，桜井貴康，" 共振クロック

Droplet Transport and Sorting"，22nd IEEE

における低速テストと低電力化を両立させるクInternational Conference on Micro Electro

ロック分配回路の提案，" 電子情報通信学会総合

Mechanical Systems, pp. 531-534, Sorrento, Italy

大会，C-12-12, 松山，2009 年 3 月．

（2009）．

[7] 石田光一，安福 正，高宮 真，竹内 健，桜井貴康，[447] C. Yamahata, E. Sarajlic, L. Jalabert, M.

"NAND 型フラッシュ SSD 向け 20V ブーストコン

Kumemura, D. Collard and H. Fujita,

バータの制御方式（その 1），" 電子情報通信学会"Mechanical Characterization of Biomolecules

総合大会，C-12-20, 松山，2009 年 3 月．

in Liquid Using Silicon Tweezers with

[8] 安福 正，石田光一，高宮 真，竹内 健，桜井貴康，

S u b n a n o n e w t o n R e s o l u t i o n "，22n d I E E E"NAND 型フラッシュ SSD 向け 20V ブーストコン

International Conference on Micro Electro

バータの制御方式（その 2），" 電子情報通信学会

Mechanical Systems, pp. 607-610, Sorrento, Italy

総合大会，C-12-21, 松山，2009 年 3 月．

（2009）．
[448] J.W. Park, O. Ducloux, S. Nishida, and H.

るダミーメタルの配置の提案 " 2008 電気学会電子・情報・システム部門大会（2008）．
[10] 加藤大介，杉本泰博，"GHz 帯 CMOS LNA の設計

Liquid Environment"，The 9th Seoul National"，2008 電気学会電子・情報・システム部門大会

University - University of Tokyo Joint Seminar（2008）．

on Electrical Engineering, pp. 147-150, 東京大学
本郷キャンパス（2009）．

[11] 下山佑介，崔 通，杉本泰博，" 正帰還補償を用いた低電圧動作可能な電流モード OTA の設計 "，電子情報通信学会，C-12-27, 2008 年ソサイエティ大3. 国内学会，研究会等

会．
[12] 川端千尋，杉本泰博，"MATLAB/Simulink を用いた DC-DC コンバータのシミュレーション手法" 超低電源電圧における論理ゲート遅延の電源電に関する検討 "，pp43-48, 集積回路研究会（2008）．

圧変動に対する感度，" 電子情報通信学会ソサイ[13] 小磯卓也，杉本泰博，" グランドラインでの電圧

エティ大会，C-12-1, 川崎，2008 年 9 月．

降下の影響を受けない電流源と，入力ディジタ[2] 坂井田 耕輔，周 志偉，新山 太郎，高宮 真，桜井ル符号に依存する時定数変化のない出力端子構

貴康，"共振クロックによる低電力化のデューティ

成とを用いた MOS,14 ビット，高速 DAC の検討 "，

比依存，" 電子情報通信学会ソサイエティ大会，

pp25-30, 集積回路研究会（2008）．

C-12-51, 川崎，2008 年 9 月．
[3] L. Liu, Y. Miyamoto, Z. Zhou, K. Sakaida, J. Ryu, K.

ADC を実現するビットブロック回路の検討 "，pp. 19-24, 回路とシステム研究会（2009）．

0.41mW Impulse UWB Transceiver Based on[15] 前橋 雄，島崎聡子，荻野達也，杉本泰博，" 高Leading Edge Detection Technique ，" 電子情報

周波特性に優れた PAD の設計と測定 "，C-12-28,

通信学会，信学技報，ICD2008-84, pp. 149-154, 札

2009 年総合大会（2009）．
[16] 鈴木優宏，川端千尋，杉本泰博，"DC-DC コンバー

[4] 高 宮 真，" 無 線 通 信 と 有 線 通 信 を 融 合 さ せ た

タの高速かつ高精度なシミュレーションを実現

通 信 シ ー ト に よ る 低 電 力・ 可 動 通 信，"IEICEする手法に関する検討 "，C-12-23, 2009 年総合大Microwave Workshops and Exhibition（MWE），

会（2009）．

Yokohama, Japan, pp. 277-282, Nov. 2008.

[17] 遠藤健太，前橋 雄，崔 通，杉本泰博，"Passive[5] L. Liu, Y. Miyamoto, Z. Zhou, K. Sakaida, J. Ryu, K.

型ΣΔ変調器に用いるコンパレータの動作速度

Ishida, M. Takamiya, and T. Sakurai, "A 100Mbps,

要求の緩和に関する検討 "，C-12-24, 2009 年総合

0.19mW Asynchronous Threshold Detector with

大会（2009）．

VDEC年報2009.indb 53

20[14] 水 谷 慶 一 郎， 杉 本 泰 博，"14-bit, 50MS/s, 1.8V

Ishida, M. Takamiya, and T. Sakurai, "A 100Mbps,

幌，2008 年 10 月．

1

年度事業報告[1] 荒木 貴弘，朴 哲，新山 太郎，高宮 真，桜井 貴康，

53

ＶＤＥＣ事業の紹介と平成

Kinetics ona Micro-Cantilever Resonating in a

1-6

第 章

Fujita, "Real Time Monitoring of Reaction[9] 荻野，杉本，" スパイラルインダクタ設計におけ

DC Power-Free Pulse Discrimination for Impulse[18] M. Ikeda, "Studies on Wide Dynamic Range ImageUWB Receiver," Asia-South Pacific Design

Sensors," IST2008-42, pp. 21-24, Infor mation

Automation Conference（ASP-DAC），Yokohama,Sensing Research Committee, The Institute of

09.7.23 3:20:09 PM

Image Information and Television Engineers

リズミック A/D 変換器，" 電子情報通信学会ソサ（ITE），Sept. 2008.

イエティ大会，A-1-23, Sep. 2008.

[19] Y.K. Kim, M. Ikeda and K. Asada, "Analysis of light[32] 谷川，小川，" スイッチドキャパシタ S/H 回路を

transmission on multilayer interconnect for color

用いた差動容量型センサのインターフェイス，"CMOS image sensors." IEICE Society Conference,

電子情報通信学会ソサイエティ大会，A-1-24, Sep.

A-3-3, Sep. 2008.

2008.

[20] Keita Ikai, Makoto Ikeda, Kunihiro Asada, "Digital[33] 足立，小川，"CCII を用いた電流モード・アルゴ

Integrated Circuit Design for Stripe-Shaped TFT,"

リズミック A/D 変換器の構成，" 電気・情報関連

IEICE Society Conference, A-3-13, Sep. 2007.（in学会中国支部連合大会，pp. 566, Oct. 2008.

Japanese）．
[21] J. Kim, K. Ikai, T. Nakura, M. Ikeda, K. Asada,"Digital Transceiver Circuit Design for Immune
Device Parameter Variation" IEICE Society
1-6

会，ETC-09-022,（2009.1）．
[35] 高田幸永，今井雅，中村宏，南谷崇，" マルチ閾値電圧トランジスタを用いた 2 線 2 相式非同期式[22] MyeongGyu Jeong, Makoto Ikeda, Kunihiro

回路のリーク電力削減手法 "，電子情報通信学会

Asada, "Dynamic Circuit Design for Selftimed

技 術 研 究 報 告，VLD-2008-90, pp. 183-188, Nov.，

Fine-grained Pipeline Architecture"，IEICE（2008）．

1

ＶＤＥＣ事業の紹介と平成年度事業報告20比検出回路の特性改善，" 電気学会電子回路研究

Conference, B-5-34, Sep. 2008（in Japanese）
．

第 章

54

[34] 小飯，谷川，小川，" スイッチドキャパシタ容量

General Conference, C-12-11, Mar. 2009.
[23] D. Nakamura, H. Yoshida, S. Komatsu, M. Sasaki,
M. Ikeda and K. Asada, "Implementation and Chip[36] 堀田，中司，" 空間分割多重無線に用いる可変位
相 VCO の設計 "，第 61 回電気関係学会九州支部
連合大会（2008）．

Size Evaluation of an Realtime Onchip Monitoring[37] 山形，松元，松藤，" シフト直交実数有限長系

System for Reliability of LSI," IEICE General列を用いた被積分符号のためのマッチトフィル

Conference, C-12-19, Mar. 2009（in Japanese）．

タ の 構 成，" 電 子 情 報 通 信 学 会 技 術 研 究 報 告，[24] 洪勇基，中西正樹，山下茂，中島康彦，"FPGA の

WBS2008-38, pp. 51-54（2008）．

スイッチマトリクスを対象とするソフトエラー[38] 洲脇，松元，松藤，" 光 ZCZ-CDMA 方式を用い対策 "，IEICE Technical Report RECONF2008-45,た並列伝送の検討，" 第 10 回 IEEE 広島支部学生

pp. 39-44, Nov.（2008）．

シンポジウム論文集，（c）通信，C-07, pp. 157-158[25] 堀田敬一，中田尚，中西正樹，山下茂，中島康彦，（2008）．

" 高信頼セルによる回路の信頼性評価 "，IEICE[39] 山形，松元，松藤，" シフト直交実数有限長系列

Technical Repor t VLD2008-75, pp. 91-96, Nov.

を用いた被積分符号のためのマッチトフィルタ（2008）．

の検討，" 第 10 回 IEEE 広島支部学生シンポジウ[26] 市来亮人，吉村和浩，中田尚，中島康彦，" 異種

ム論文集，
（c）
通信，C-08, pp. 311-312（2008）．

命令 SMT プロセッサ OROCHI の ASIC 試作にお[40] 秋田 直己，佐々木 敬泰，大野 和彦，近藤 利

ける問題と対策 "，平成 20 年度情報処理学会関西

夫，" 高性能と低消費電力を両立する可変パイ支部大会講演論文集，pp. 13-16, Oct.（2008）．

プライン構造の再構成デバイスへの適用 "，情報[27] 吉村和浩，中田尚，中島康彦，" 異種命令 SMT プ

処理学会研究報告，No. 2008-ARC-179, pp. 43-48

ロセッサ OROCHI の実装と分析 "，SWoPP2008,
pp. 1-6, Aug.（2008）．

（2008/7）．
[41] 中林智之，佐々木敬泰，大野和彦，近藤利夫，[28] 鈴木一範，中田尚，中西正樹，山下茂，中島康彦，" 可変段数パイプラインアーキテクチャ（VSP）" 高信頼セルによる演算器の耐故障性と遅延時間の更なる低消費電力化手法の提案と LSI 設計 "，の評価 "，SWoPP2008, pp. 181-186, Aug.（2008）．

CPSY2008-34, pp. 29-34（2008/10）．

[29] 吉村和浩，" 異種命令混在実行プロセッサにおけ[42] 明連広昭，吉澤 有，田井野 徹，高田 進，" 超伝る QoS 制御 "，STARC フォーラム / シンポジウム

導トンネル接合素子アレイ用 MUX の高速動作 "，学生ポスター，Jul.（2008）．

2008 電子情報通信学会総合大会，C-8-9，北九州[30] 市來亮人，" プロセッサ評価のためのハイブリッ
ドプラットホーム "，STARC フォーラム / シンポジウム 学生ポスター，Jul.（2008）．
[31] 足立，小川，"CCII を用いた電流モード・アルゴ

VDEC年報2009.indb 54

市立大学，2008 年 3 月．
[43] 王元 勇，田井野 徹，明連広昭，" 上部・下部グランド層構造を持つ SFQ 回路の電流分布 "，電子情報通信学会ソサイエティ大会，C-8-2，明治大学，

09.7.23 3:20:09 PM

2008 年 9 月．
[44] 飯野 智，田井野 徹，明連広昭，" デジタル DROS

" 高信頼セルによる演算器の耐故障性と遅延時間の評価 "，SWoPP2008, pp. 181-186, August 2008.

用 SFQ D/A Converter の設計 "，電子情報通信学[57] 江藤，高窪かをり，高窪 統，" アナログ MOSFET会ソサイエティ大会，
C-8-5，
明治大学，2008年9月．

スイッチのリーク電流低減法 "，A-1-25, 電子情報

[45] 松井雄二，田井野 徹，明連広昭，" 終端信号検通信学会ソサエティ大会 2008.

出回路を用いた SFQ 発生回路の設計 "，電子情[58] 下 田， 高 窪 か を り，" 弱 反 転 領 域 で 動 作 す る

報通信学会ソサイエティ大会，C-8-6，明治大学，

MOSFET のドレイン電流の一考察 "，A-1-26, 電

2008 年 9 月．

子情報通信学会ソサエティ大会 2008.

[46] 飯野 智，田井野 徹，明連広昭，"SFQ 論理によ[59] 難波 一輝，伊藤 秀男，" 遅延故障テスト容易化

る磁束ロックループを用いたデジタル DROS"，

SEH ラッチにおけるエンハンスドスキャンテス

電子情報通信学会総合大会，C-8-12，愛媛大学，ト，" 信学技報，FIIS, 2008 年 10 月．

2009 年 3 月．
[47] 明連広昭，松井雄二，田井野 徹，"SFQ 光インターフェイス用先頭信号検出回路の高速動作 "，電子情報通信学会総合大会，C-8-15，愛媛大学，2009[48] 清藤規久，大野英，浜本隆之，佐々木朋詩，白ラッチの検出不可能な固定故障の影響，
"信学技報
1-6

DC2008-8, 2008 年 4 月．
[61] 阮 双玉，難波 一輝，伊藤 秀男，" 幅の広いエラー
パルス検出機能を有する耐ソフトエラー FF," 信
学技報 DC2008-9, 2008 年 4 月．

1[62] Kentaroh Katoh, Kazuteru Namba and Hideo Ito,

ためのイメージセンサの試作と評価 "，映情学技"Design for Delay Fault Testing of 2-Rail Logic

報，Vol. 32, No. 26, pp. 37-40（2008）．

Circuits," 3rd Indonesia Jpn. Joint Sci. Symp. ，
2008.

方向を検出する広 DR イメージセンサの設計と試[63] 西島，松本，" ソフトウェア無線機向け離散時間

作 "，映情学技報，Vol. 32, No. 32, pp. 9-12（2008）．

フィルタの高次化に関する検討 "，電子情報通信[50] 鋪野敦紀，中山賢一，杉田俊超，浜本隆之，児学会総合大会（2009）．
[64] " ソフトウェアの消費エネルギー解析と最適化

検出イメージセンサの試作と評価 "，信学技報，

技術 "，第 21 回 回路とシステム（軽井沢）ワーク

Vol. 108, No. 253, pp. 61-66（2008）．

ショップ論文集，pp. 343-348, Apr. 2008.

[51] 清藤規久，大野英，浜本隆之，佐々木朋詩，白井[65] 村上 裕二，石川 智弘，吉田 毅，佐々木 信雄，張稔人，坂井正善，" 振り分け蓄積機能を有するイ

翼，野田 智秀，竹内 剛，國政 拓成，柴田 和明，メージセンサを用いた物体検出システムの検討"，

小出 哲士，上口 光，津賀 一弘，三宅 亮，黒田Image Media Processing Symposium（IMPS08），

章夫，岩田 穆，" 飲むバイオセンサー ：口腔内I4-12, pp. 93-94（2008）．

無線 CMOS 温度・グルコースセンサーの開発，"[52] 本 田 純 也， 土 井 俊 輔， 浜 本 隆 之，" 動 き 方 向検出機能を有する広ダイナミックイメージセ

広島大学半導体・バイオ融合集積化技術シンポ
ジウム講演論文集，P-04,（2008.6）．

ン サ の 試 作 と 評 価 "，Image Media Processing[66] 上口 光，和泉 伸也，賀谷 彰大，マタウシュ ハ

Symposium（IMPS08），I4-13, pp. 95-96（2008）．

ンス・ユルゲン，小出 哲士，" 超低電力高性能[53] 飯田宗央，柳原悠一，浜本隆之，" 平坦領域の判

SRAM とバイオセンシングシステムへの応用，"

定誤りを考慮した距離計測イメージセンサの設

広島大学半導体・バイオ融合集積化技術シンポ

計と試作 "，Image Media Processing Symposium

ジウム講演論文集，P-07,（2008.6）．

（IMPS08），I5-12, pp. 137-138（2008）．

[67] 熊木 武志，田上 正治，今井 雄太，小出 哲士，[54] 峰 陽介，浜本 隆之，" 選択的注視モデルを用い

マタウシュ ハンス ユルゲン，" 超並列 SIMD 型演た注視領域抽出用イメージセンサ "，映情学技報，算プロセッサ MX-1 を用いた並列顔検出処理手法

Vol. 32, No. 57, pp. 1-4（2008）．

（1）"，
2008年電子情報通信学会ソサイエティ大会，[55] 中山賢一，川島慶弘，浜本隆之，児玉和也，" エッC-12-30,（2008.9）．

ジ情報に基づくピクセルマッチングを用いた高[68] 今井 雄太，熊木 武志，田上 正治，小出 哲士，速オプティカルフロー検出イメージセンサ "，映マタウシュ ハンス ユルゲン，" 超並列 SIMD 型

情学技報，Vol. 32, No. 57, pp. 25-28（2008）．

演算プロセッサ MX-1 による並列顔検出処理手法[56] 鈴木一範，中田尚，中西正樹，山下茂，中島康彦，（2）"，2008年電子情報通信学会ソサイエティ大会，

VDEC年報2009.indb 55

20

年度事業報告玉和也，"1 画素マッチングによる高速 2 次元動き

ＶＤＥＣ事業の紹介と平成

井稔人，坂井正善，" 変調光を用いた物体検出の[49] 本田純也，土井俊輔，浜本隆之，" 動物体の動き

55

第 章

年 3 月．

[60] 中島 健吾，難波 一輝，伊藤 秀男，" 耐ソフトエラー

09.7.23 3:20:09 PM

C-12-31,（2008.9）．

レータを用いた CMOS 温度 - パルス幅変換回路，[69] 田上 正治，熊木 武志，今井 雄太，小出 哲士，
マタウシュ ハンス ユルゲン，石崎 雅勝，行天

ショップ論文集，pp. 391-396, Apr. 2008.

隆幸，野田 英行，奥野 義弘，有本 和民，" 超並[81] 堂前圭祐・秋田純一，急速眼球運動対応の視線

列 SIMD 型演算プロセッサ MX-1 への暗号化処理

検出機能を持つ列並列処理構成高解像度 Visionの実装 "，2008 年電子情報通信学会ソサイエティ

Chip の試作，映像情報メディア学会技術報告，大会，C-12-32,（2008.9）．

IST2008-20, pp. 5-8, 2008.6.

[70] 菅原 達也，岡崎 啓太，永岡 奈緒美，小出 哲士，[82] 小林，森谷，小野寺，"SET パルスによる誤動作

Hans Jrgen Mattausch, " 領域成長型画像分割アルを防止する遅延挿入フリップフロップのソフト

ゴリズムを用いた画像分割の精度改善 "，平成 20

エラー耐性の検討 "，pp. 181-186, DA シンポジウ

年度電気・情報関連学会中国支部第 59 回連合大ム 2008（2008）．

会，pp. 423-424,（2008.10）．

[83] 寺田，土谷，小林，小野寺，" リングオシレータ[71] 今福 渉，榊原 尚吾，Hans Juergen Mattausch, 小アレイによるゲート遅延ばらつきの評価とモデ

出 哲士，" スケーリングによる連想メモリの性能

ル化 "，pp. 169-174, DA シンポジウム 2008（2008）．

向上とばらつき影響の評価 "，平成 20 年度電気・[84] 砂川，寺田，土谷，小林，小野寺，" レイアウト

情報関連学会中国支部第 59 回連合大会，pp. 567-

規則性が回路性能とばらつきに及ぼす影響の評

568,（2008.10）．

価 "，pp. 67-72, DA シンポジウム 2008（2008）
．

1-6

第 章

56

1

ＶＤＥＣ事業の紹介と平成年度事業報告20" 電子情報通信学会回路とシステム軽井沢ワーク[72] 賀谷 彰大，上口 光，和泉 伸也，Hans Juergen[85] 小 野 寺，" ば ら つ き 考 慮 設 計 に 向 け て "，pp.

Mattausch, 小出 哲士，" リングオシレータを用い

83-88, 電子情報通信学会技術研究報告 ICD2008-

た 90 nm CMOS テクノロジにおける製造ばらつ
きの解析 "，平成 20 年度電気・情報関連学会中国支部第 59 回連合大会，pp. 569-570,（2008.10）．
[73] 村上 裕二，石川 智弘，吉田 毅，小出 哲士，上口光，佐々木 信雄，國政 拓成，野田 智秀，升井 義博，

73（2008）．
[86] 砂川，土谷，小野寺，" レイアウト規則性導入
によるパターン転写精度の改善効果 "，pp. 109,
2008 年電子情報通信学会ソサイエティ大会，noC-12-40（2008）．

張 翼，竹内 剛，津賀 一弘，" 口腔内留置型健康[87] 久保木，土谷，小野寺，" オンチップ差動伝送線

モニタリングシステム開発，" 電気学会 E 部門 バ路の構造と下層配線からのノイズの関係 "，pp.

イオマイクロシステム研究会，（2009.2）．

108, 2008 年電子情報通信学会ソサイエティ大会，[74] 石川 智弘，上口 光，升井 義博，吉田 毅，國政 拓成，

no C-12-39（2008）．

村上 裕二，" 義歯型センサによる口腔内モニタリ[88] 土谷，小野寺，"CMOS ミリ波回路におけるオン

ング，" 平成 21 年電気学会全国大会，（2009.3）．

チップ伝送線路のモデル化 "，pp. SS18-SS19, 2008[75] 神戸尚志，上津寛和，酒井皓司，山田晃久 ：" 相

年電子情報通信学会ソサイエティ大会（2008）．

関値計算回路のアーキテクチャ設計とその最適[89] 土谷，小野寺，" チップ内受動素子のモデリング化，" 回路とシステムワークショップ，pp. 231-における電磁界解析のノウハウ "，第 18 回 シリ

236，2008 年 4 月．

コンアナログ RF 研究会（2008）．

[76] 江口彰彦，才辻 誠，橋本 丈，神戸尚志 ：" 音声[90] 土谷，小野寺，" スパイラルインダクタに対する認識第 1 パス部の C 言語設計とその最適化，" 電ダミーフィルおよび基板の影響比較 "，第 17 回

子情報通信学会VLSI設計技術研究会，2008年6月．

シリコンアナログ RF 研究会（2008）．

[77] 神戸尚志，酒井皓司，上津寛和，上嶋智太郎 ："[91] 土谷，小野寺，" スパイラルインダクタ用くし形

リアルタイム粒子追跡のための階層的パイプラ

ダミーフィルの最適形状に関する検討 "，第 16 回

イン回路設計，" 電子情報通信学会 VLSI 設計技術

シリコンアナログ RF 研究会（2008）．
[92] 土谷，小野寺，"Si-IC におけるダミーフィルを研究会，2008 年 6 月．
[78] 土田真也，上津寛和，神戸尚志 ："FPGA を用い考慮した高周波受動素子のモデル化 "，pp. 263-

たハード・ソフト協調検証の一手法，" 平成 20 年

268, Microwave Workshops and Exhibition 2008

度

情報処理学会関西支部大会，2008 年 10 月．

[79] 中脇竜一，神戸尚志 ：Java 言語を用いたハード
ウエア設計検証の一手法，" 平成 20 年度

情報処

理学会関西支部大会，2008 年 10 月．
[80] 山下拓也，高窪かをり，高窪統，" 電流コンパ

VDEC年報2009.indb 56（2008）．
[93] 二川 清，井上彰二，永石竜起，松本 徹，三浦克介，中前幸治，" 走査レーザ SQUID 顕微鏡の LSI
故障解析への新しい適用法 "，第 28 回 LSI テス
ティングシンポジウム 会議録，pp. 321-326（12-14

09.7.23 3:20:09 PM

November 2008）．
[94] 山下広展，三浦克介，中前幸治，井上彰二，
二川 清，一化」，第 56 回応用物理学関係連合講演会，2a-J7，筑波大学，2009 年 4 月．

"LSI 故障診断用走査レーザ SQUID 顕微鏡観測画[105] 出浦 桃子，星井 拓也，竹中 充，高木 信一，中野像の電流密度分布シミュレーション "，第 28 回

義昭，杉山 正和，
「Si 上 InGaAs の微小領域選択

LSI テスティングシンポジウム 会議録，pp. 327-

MOVPE における横方向成長促進と均一性向上」，

332（12-14 November 2008）．

化学工学会第 74 年会，横浜国立大学，2009 年 3 月．

[95] 山下将嗣，大谷知行，松本徹，三浦克介，中前幸治，[106] 竹中充，田辺聡，S. Dissanayake，菅原聡，高斗内政吉，二川清，" レーザーテラヘルツ放射顕木信一，「酸化濃縮法を用いた Ge PD と Ge-on-

微鏡による半導体回路の観察，" 第 5 回理研・分Insulator MOSFET の 集 積 化 の 検 討 」， 第 69 回

子研合同シンポジウム エクストリームフォトニ

応用物理学会学術講演会，5p-ZN-1，中部大学，

クス研究（2008）．

2008 年 9 月．

[96] 御堂義博，中前幸治，山下将嗣，斗内政吉，二川[107] S . D i s s a n a y a k e , Y. S h u t o , S . S u g a h a r a ,清，"LTEM による LSI 故障解析のための THz 波

M . T a k e n a k a , a n d S . T a k a g i，「E l e c t r i c a l

シミュレーション，" 第 69 回応用物理学会学術講Characteristics of（110）-oriented Ultra-thin GOI

演会，No. III, p. 989（Sep. 2008）．

p-MOSFETs Fabricated by Ge Condensation

高木信一，「III-V nMOSFET 実現に向けた埋め込

Method」， 第 69 回 応 用 物 理 学 会 学 術 講 演 会，
2a-E-6，中部大学，2008 年 9 月．

1[108] 出浦桃子，星井拓也，山本剛久，幾原雄一，竹中 充，

係連合講演会，30p-T-15，筑波大学，2009 年 3 月．

高木信一，中野義昭，杉山正和，「微小領域選択[98] 竹中 充，横山正史，星井拓也，出浦桃子，灰本隆志，

MOVPE における Si 上 InGaAs の Ga 組成と結晶構

金 相賢，杉山正和，高木信一，「超薄膜 III-V-OI造」，第 69 回応用物理学会学術講演会，4a-CF-2，

MOSFET 実現に向けたチャネルおよび接合形成

中部大学，2008 年 9 月．

8，筑波大学，2009 年 4 月．
[99] 武田浩司，竹中 充，種村拓夫，中野義昭，「MZI
双安定レーザーによる静的全光フリップ・フロッ
会，1p-B-12，筑波大学，2009 年 4 月．
[100] 森井清仁，中根了昌，杉山正和，中野義昭，竹中 充，
高木信一，「MOVPE 装置を用いた As 気相ドーピ

MMI-BLD 全光フリップ・フロップの波長可変特性」，第 69 回応用物理学会学術講演会，4a-ZN-6，
中部大学，2008 年 9 月．
[110] 武田浩司，竹中 充，種村拓夫，中野義昭，「分布
ブラッグ反射鏡を用いた全光フリップ・フロッ
プの波長可変特性」，
電子情報通信学会PN研究会，
小樽，2008 年 8 月．

ングによる Ge p-n 接合の電気特性」，第 56 回応用

[111] 出浦桃子，星井拓也，竹中 充，高木信一，中野義昭，

物理学関係連合講演会，1a-T-2，筑波大学，2009

杉山正和，「微小領域選択 MOVPE における Si 上

年 4 月．

InGaAs の成長機構に対する Ga 組成の影響」，第[101] 中北要佑，中根了昌，笹田 崇，竹中 充，高木信一，

27回電子材料シンポジウム，
B-5，
伊豆，
2008年7月．

「熱酸化 GeO2/Ge MOS 界面を用いた Ge pMOS-[112] 井戸端，石原，張山，亀山，" 強誘電体機能パスゲー

FET の移動度決定機構」，第 56 回応用物理学関係

トを用いたマルチコンテクストフィールドプロ

連合講演会，1p-V-14，筑波大学，2009 年 4 月．

グラマブル VLSI の構成 "，電子情報通信学会技術[102] 灰本隆志，中川翔太，星井拓也，竹中 充，高木信一，報告（信学技法），ICD2008-28, pp. 57-62（2008）．

「InP 表面の直接窒化による MISFET の作製とそ[113] 張山，石原，亀山，" 自律的細粒度パワーゲーティの電気的評価」，第 56 回応用物理学関係連合講演

ングに基づく低消費電力フィールドプログラマ会，1p-V-15，筑波大学，2009 年 4 月．

ブル VLSI"，電子情報通信学会技術研究報告（信[103] 近藤佳幸，出浦桃子，竹中 充，高木信一，中野義昭，

学技報），ICD2008-138, pp. 51-55（2009）．

杉山正和，「微小領域選択 MOVPE における Si 上

[114] N o b u a k i O k a d a , M i c h i t a k a K a m e y a m a ,InAs 核発生の成長条件依存性」，第 56 回応用物理"Design and Evaluation of a Multiple-Valued

学関係連合講演会，2a-J-6，筑波大学，2009 年 4 月．

Reconfigurable VLSI Using Universal-Literal-[104] 出浦桃子，近藤佳幸，星井拓也，竹中 充，高木信一，

Based Cells"，電気関係学会東北支部連合大会，

中野義昭，杉山正和，「多段階成長を用いた微小領域選択 MOVPE における Si 上 InGaAs の面内均

VDEC年報2009.indb 57

20

年度事業報告プ動作の実証」，第 56 回応用物理学関係連合講演[109] 武田浩司，竹中 充，種村拓夫，中野義昭，「DBR-

ＶＤＥＣ事業の紹介と平成

み再成長 n+InP S/D 形成」，第 56 回応用物理学関技術」，第 56 回応用物理学関係連合講演会，1p-X-

57

第 章

[97] 竹中 充，武田浩司，星井拓也，杉山正和，中野義昭，

1-6

2A19 Student, p. 40（2008）．
[115] 岡田，亀山，" ロジックインコントロールアー

09.7.23 3:20:09 PM

キテクチャに基づく多値リコンフィギャラブル[127] 谷純一，野口紘希，川口博，吉本雅彦，" 全整数

VLSI"，多値論理とその応用研究会技術研究報告

計画問題ソルバーの FPGA 実装，" 情報処理学会（多値技報），Vol. MVL09 No. 13, pp. 70-75（2009）．

関西支部大会，D-05, 2008 年 10 月．

[116] 矢澤和樹，谷本洋 0.7 V で動作する CMOS 能動[128] 酒井康晴，松田隆志，和泉慎太郎，竹内隆，藤原RC ポリフェーズフィルタの設計 電気学会電子回

英弘，川口博，太田能，吉本雅彦，" ワイヤレス

路研究資料，ECT-08-54, 2008 年 6 月．

センサネットワークのためのデータ集約を考慮[117] 高橋大輔，遠藤勇太，谷本洋，1.8 V で動作する 1.9

した部分起動メモリの電力削減効果に関する研GHz 0.18 um CMOS イメージ抑圧ミクサの試作と究，" 電子情報通信学会ソサイエティ大会，B-20-

測定，平成 20 年度電気・情報関係学会北海道支10, pp. 346. 2008 年 9 月．

部連合大会講演論文集，35, 2008 年 10 月．

[129] 野口紘希，川口博，" 発話推定を用いたインテ[118] 川部謙二，谷本洋，吉田英一，集積化した可変リジェント認識システムの低消費電力化技術，

RC ポリフェーズフィルタの設計と評価，平成 20"STARC フォーラム / シンポジウム 2008 学生ポス

年度電気・情報関係学会北海道支部連合大会講ターセッション，2008 年 7 月．

1-6

演論文集，36, 2008 年 10 月．

[130] 奥村俊介，藤原英弘，井口友輔，野口紘希，森[119] 小森山恵士，矢澤和樹，谷本洋，0.18 um CMOS

田泰弘，川口博，吉本雅彦，" 高信頼性モード

第インバータを用いた低電圧全差動 OTA の設計・と高速アクセスモードを有するディペンダブル

1

評価，平成 20 年度電気・情報関係学会北海道支

SRAM," システム LSI 設計技術（SLDM）研究報告，部連合大会講演論文集，42, 2008 年 10 月．

2008-SLDM-135, Vol. 2008 No. 38, pp. 67-72, 電子[120] 桑原浩一，谷本洋，擬似全差動 OTA を用いた同

情 報 通 信 学 会 技 術 研 究 報 告，VLD2008-12, pp.

58

章
ＶＤＥＣ事業の紹介と平成年度事業報告20

相除去とばらつきの検討，平成 20 年度電気・情報関係学会北海道支部連合大会講演論文集，43,
2008 年 10 月．

31-36, 2008 年 5 月．
[131] 水野孝祐，宮越純一，村地勇一郎，濱本真生，飯沼隆弘，石原朋和，印芳，李将充，上農哲也，川[121] 田中敦嗣，谷本洋，1 V で動作する 2 入力 CMOS

口博，吉本雅彦，" サブ 100mW H.264/AVC MP

インバータを用いた全差動演算増幅器の設計，

＠ L4.1 HDTV 解像度対応整数画素精度動き検出

平成 20 年度電気・情報関係学会北海道支部連合

プロセッサコア，" システム LSI 設計技術（SLDM）

大会講演論文集，44, 2008 年 10 月．

研究報告，2008-SLDM-135, Vol. 2008 No. 38, pp.

[122] 桑原浩一，谷本洋，山路隆文，CMOS インバータを用いた多相回路用，電気学会電子回路研究
資料，ECT-08-088, 2008 年 11 月．

61-66, 電子情報通信学会技術研究報告，VLD200812, pp. 25-30, 2008 年 5 月．
[132] 和泉慎太郎，松田隆志，竹内 隆，川口 博，太田

[123] 矢澤和樹，小森山恵士，谷本洋，CMOS インバー

能，吉本雅彦，" 低消費電力センサノード VLSI のタを用いた全差動 OTA の試作と評価―高利得化ための時刻同期型 MAC プロトコルの研究，" ネッの検討―，電気学会電子回路研究資料，ECT-09-

トワークシステム研究会，2009 年 3 月．

039, 2009 年 3 月．

中村 行宏．" ディ[133] 今川 隆司，廣本 正之，越智 裕之，[124] 藤原英弘，奥村俊介，井口友輔，野口紘希，川口博，

ペンダブル粗粒度再構成アーキテクチャ設計の吉本雅彦，"7T/14T ディペンダブル SRAM およびための耐故障性評価環境 " 情報処理学会 DA シン

そのセル配置構造，" 電子情報通信学会総合大会，

ポジウム 2008, 2008 年 8 月．

2009 年 3 月．

[134] 今川 隆司，廣本 正之，越智 裕之，中村 行宏 "[125] 山口幸介，藤原 英弘，竹内 隆，大竹 優，吉本 雅彦，

粗粒度再構成アーキテクチャ設計に向けた耐故

川口博，" チップ間ばらつき補正機能を有する基

障性評価環境の構築 " 第 32 回パルテノン研究会

板バイアス制御を用いた 0.42V 動作 486kb FD-SOI

2008 年 6 月．

SRAM," 電子情報通信学会技術研究報告（信学技[135] Zoltan Endr e Rakosi, Masayuki Hir omoto,報），Vol. 108, No. 347, ICD2008-127, pp. 131-136,

Hiroyuki Ochi, and Yukihiro Nakamura, "A

2008 年 12 月．

New Architecture Extension for Mitigation of[126] 鶴田嵩，和泉慎太郎，李赫鍾，竹内隆，川口博，Permanent Functional Unit Faults Using Hot-

吉本雅彦，" コグニティブ無線向け可変帯域ディ

Swapping Concepts"，第 33 回パルテノン研究会，

ジタルバンドパスフィルタの設計，" 電子情報

Dec. 2008.

通信学会技術研究報告（信学技報），Vol. 108, No.
253, ICD2008-82, pp. 137-142, 2008 年 10 月．

VDEC年報2009.indb 58[136] 服部 幸市，筒井 弘，越智 裕之，中村 行宏，バス帯域を考慮した HD Photo における Photo Core

09.7.23 3:20:10 PM

Transform のアーキテクチャ，電子情報通信学会

水柿義直，" 分岐器と合流器を用いた単一磁束量技術研究報告，2008 年 6 月．

子パルス数増倍器の設計 "，2009 年電子情報通信[137] Yuji Okazaki, Kohei Shinomiya, Hideki Asai, "An

学会総合大会 C-8-2（2009）．

Approach for Optimizing the Specifications of[147] 田中丈之，小林忠行，守屋雅隆，水柿義直，前澤delta-sigma modulator Using Analog Behavioral

正明，"SQUID スタックを利用した電圧増倍回路

Modeling"，pp. 35-40, IEICE Technical Repor t

セル "，2009 年電子情報通信学会総合大会 C-8-3

Concurrent System Technology（2008）．

（2009）．

[138] 松岡 洋樹，井上 恒一，西 宏章，DC バランス[148] 迫，清水，宇野，山下，大畠，" 高速 DAC LSI をを保持した完全機密化通信の実装，電子情報通用いた 8 PAM 30 Gb/s 伝送実験 "，2008 年電子情信学会技術研究報告 [ コンピュータシステム ]，報通信学会エレクトロニクスソサイエティ大会．

CPSY2008-01, DC2008-01（2008-04），信学技報 Vol.

[149] 清水，迫，山下，本田，原澤，大畠，"10 GS/s,

108 No. 14, pp. 1-6, Apr. 2008.
[139] 橋岡 大地，明石 大，三野 峻徳，石田 慎一，井上

10 bit DAC LSI の特性評価 "，2008 年電子情報通信学会エレクトロニクスソサイエティ大会．
[150] 迫，清水，山下，本田，原澤，大畠，"10 GS/s,

ユーザサービスを提供するセマンティックルー

10 bit DAC LSI の開発 "，電子情報通信学会シリタの提案，並列 / 分散 / 協調処理に関するサマー・

コンアナログ RF 研究会，2008/12.

[140] 明石 大，西 宏章，拡張パトリシアツリーとインターフェース局所性を用いたルーティングテー

[151] 竹下，大畠，山下，" 負性インピーダンス回路
によるトランスインピーダンスアンプの広帯域化手法 "，電気学会電子回路研究会，ECT-09-10,
2009/1.

ブル検索機構の予備評価 並列 / 分散 / 協調処理

[152] 今村，大畠，関，竹下，山下，金井，中條，" 非に関するサマー・ワークショップ SWoPP, CPSY

対称エンファシス技術を用いた光配線用 90-nm

2008-25, 信学技報 Vol. 108 No. 180, pp. 85-90, Aug.

CMOS 4 x 10 Gb/s VCSEL ドライバ "，電気学会

2008.

電子回路研究会，ECT-09-34, 2009/1.
[153] 小玉 翔，松永 裕介，" イニシエーション・インター

道紘，西 宏章，リッチなユーザサービスを提供

バルとアロケーションの制約下における総面積

するセマンティックルータにおけるデータベー

最小を目的としたパイプライン・スケジューリン

スインサーションの提案，電子情報通信学会技グ手法 "，信学技報，Vol. 108, No. 478, VLD2008-

術研究報告 IN2008-45, Vol. 108, No. 204, pp. 9-14,

131, pp. 29-34, 2009 年 3 月．

Sep. 2008.

[154] ニコデムス，島崎，高木，藤井，" ディープサブ

[142] 永富 泰次，三野 峻徳，石田 慎一，川島 英之，鯉渕

ミクロンプロセスを用いた高電圧インタフェー

道紘，西 宏章，リッチなユーザサービスを提供

ス回路の一構成，" 電子回路研究会，ECT-08-57,

するセマンティックルータにおける正規表現プ

pp. 35-40, 2008.

ロセッサの提案，電子情報通信学会技術研究報[155] 上原，ニコデムス，高木，" アナログディジタル

告 NS2008-60, Vol. 108, No. 203, pp. 105-110, Sep.

混載 SoC における同相雑音除去回路，" 電子回路

2008.

研究会，ECT-09-51, pp. 79-84, 2009.

[143] 打田，井瀬，"pin フォトダイオードの光応答電流[156] 押山，松田，岩田，" 微細 CMOS による高精度モデルの研究 "，平成 20 年度計測自動制御学会，

CMOS 温度センサの開発 "，平成 20 年度電気関係

第 146 回教育工学研究会・シンポジウム（2008）．

学会北陸支部連合大会，D-17, 2008 年 9 月．

[144] 河合章生，柏 竜太，田中丈之，守屋雅隆，小林忠行，[157] 市 川， 松 田， 岩 田，" ヒ ス テ リ シ ス 制 御 方 式

水柿義直，" 近似モデルを用いた超伝導薄膜積層

DC-DC コンバータ用 LSI の開発 "，平成 20 年度電構造のインダクタンス計算 "，2008 年電子情報通気関係学会北陸支部連合大会，D-21, 2008 年 9 月．

信学会ソサイエティ大会 C-8-1（2008）．

[158] 萓 野 良 樹， 柳 澤 良 介， 井 上 浩，"IC チ ッ プ 内[145] 河合章生，柏 竜太，守屋雅隆，小林忠行，水柿義直，

配線の伝送及び電磁結合特性の一検討 "，電子"Nb 集積回路における平行線路間の相互インダク

情報通信学会技術研究報告，Vol. 108, No. 256,

タンス評価 "，電子情報通信学会技術研究報告（超EMCJ2008-59, pp. 1-6, Oct. 2008.

伝導エレクトロニクス），SCE2008-26（2008）．
[146] 河合章生，田中丈之，斎藤淳，守屋雅隆，小林忠行，VDEC年報2009.indb 59

20

年度事業報告[141] 牧野 友昭，明石 大，井上 恒一，川島 英之，鯉渕

1

ＶＤＥＣ事業の紹介と平成Vol. 2008 No. 75, pp. 97-102, Aug. 2007.

59章

ワークショップ SWoPP, 2008-ARC-179, 情処研報

1-6

第恒一，川島 英之，鯉渕 道紘，西 宏章，リッチな[159] 柳 澤 良 介， 萓 野 良 樹， 井 上 浩，"IC チ ッ プ 内
F-SIR 周期構造線路の試作 "，電子情報通信学会

09.7.23 3:20:10 PM

技術研究報告，Vol. 108, No. 482, EMCJ2008-117,
pp. 19-24, Mar. 2009.

[171] 中村 幸太，楳田洋太郎，田久 修，"RFID タグの[160] 臼井秀和，吉田匡宏，束原恒夫，「窓積分フィル

電源回路におけるダイオードを含めた共振設計，タを用いたスプリアス信号抑圧電気学会 電子回" 電子情報通信学会，マイクロ波研究会（MW），

路研究会，2008 年 6 月 12 日
（会津大学開催）．

MW2008-27, pp. 71-76, 2008 年 5 月．

[161] 吉田匡宏，臼井秀和，束原恒夫，「フーリエ変換[172] 田中 優，楳田洋太郎，田久 修，中山真知子（トッとサンプリングを用いたワイヤレス受信機の検パン・フォームズ），児玉一成（トッパン・フォー

討」電気学会 電子回路研究会，2008 年 6 月 12 日（会ムズ），"UHF 帯 RFID タグの近接時における通信

津大学開催）．

距離変化の解析，" アンテナ・伝播研究会（AP），[162] 後藤正之，中村一博，高木一義，高木直史，" 投

1-6

伝播研究会
（AP）2008 年 4 月．

[173] 中村 幸太，楳田洋太郎，田久 修，"UHF 帯パッ

換回路 "，pp. 79-84, 電子情報通信学会技術研究報

シ ブ RFID タ グ の 電 源 回 路 に お け る ダ イ オ ー

告，CPSY2008-101（2008）．

ドを含めた共振設計，" 電子情報通信学会，ス[163] 後藤正之，中村一博，高木一義，高木直史，" 投票無衝突化と投票空間アクセス局所化による小

第 章

60

面積画素並列ハフ変換回路 "，A-20-1, 2009 年電子情報通信学会総合大会（2009）．

1

AP2008-112, pp. 7-12, 2008 年 4 月．

票無衝突化手法を用いた小面積画素並列ハフ変

マートインフォメディアシステム研究会（SIS），
SIS2008-46, pp. 23-28, 2008 年 12 月．
[174] 田中 優，楳田洋太郎，田久 修，中山真知子（トッパン・フォームズ），児玉一成（トッパン・フォー

ＶＤＥＣ事業の紹介と平成[164] 竹 島 将 太， 田 中 雅 光， 高 木 一 義， 高 木 直 史，"ムズ），"UHF 帯金属対応 RFID タグの金属近傍に多層配線単一磁束量子回路のための自動配線手おける受信電力変化の解析，" 電子情報通信学会

法 "，pp. 39-44, 電子情報通信学会技術研究報告，
SCE2008-29（2008）．
[165] 川島裕崇，高木直史，"Chen-Willoner アルゴリ

総合大会，B-1-202, 2009 年 3 月．
[175] 北 地， 橘，"PLL の た め の 要 素 回 路 の 設 計 "，pp19-24, 2008 年，信学技報 VLD2007-147.

ズムに基づく小面積並列乗算器について "，A-3-6,[176] 橘，" 木構造部分積加算回路を持つ乗算器の面積

2008 年電子情報通信学会基礎・境界ソサイエティと遅延を考慮した消費電力最適化手法 "，pp211-

大会（2008）．

216, 2008 年，DA シンポジュウム．

[166] 川島裕崇，高木直史，" オペランドの和を利用し[177] 橘，" 木構造部分積加算回路をもつ乗算器の面積

た小面積乗算器 "，pp. 25-30, 電子情報通信学会技/ 遅延 / 消費電力トレードオフについて "，pp37-

術研究報告，VLD2008-64（2008）．

42, 2008 年，信学技報 VLD2007-150.

年度事業報告20[167] 小林克希，高木直史，" 拡張ユークリッド法に基[178] 荒賀，橋田，永田，" オンチップ・マルチチャネ

づく GF（2m）上の除算回路の剰余計算並列化によ

ルモニタにおける波形取得アルゴリズムの実装

る高速化 "，A-3-5, 2008 年電子情報通信学会基礎・と評価 "，電子情報通信学会技術報告 ICD2008-

境界ソサイエティ大会（2008）．

80, 125-130, 2008.10.

[168] Katsuki Kobayashi, Naofumi Takagi, "Hardware[179] 岩佐，澤田，深澤，永田，" 容量充電モデルに

Algorithm for Divison in GF（2m）Based on the

よ る プ ロ セ ッ サ 電 源 雑 音 解 析 の 高 速 化 手 法 "，Extended Euclid's Algorithm Accelerated with

電 子 情 報 通 信 学 会 技 術 報 告 ICD2008-94, 31-36,

Parallelization of Modular Reductions"，pp. 31-36,

2008.11.

電 子 情 報 通 信 学 会 技 術 研 究 報 告，VLD2008-65（2008）．
[169] 黒田亮太郎，内田裕之，Jihane B. Abderrazak, 冨

エンドデータ処理系の構築と波形取得性能の評
価 "，STARC フォーラム／シンポジウム 2008.

安洋史，西川博昭，" 超低消費電力化イベント[181] 永田，
"ミックストシグナルSoCのためのオンチッ

駆動型ヘテロジニアスチップマルチプロセッサ

プモニタ技術 "，STARC フォーラム／シンポジウ"，情報処理学会 研究報告，2009-ARC-182（23），ム 2008.

2009-HPC-119（23），pp. 133-138（北海道札幌市）（2009.2.28）．
[170] 田中 優，楳田洋太郎，田久 修，中山真知子（トッパン・フォームズ），児玉一成（トッパン・フォー

VDEC年報2009.indb 60[180] 荒賀，永田，" オンチップモニタのためのバック[182] 中居，深澤，永田，" サブ 100-nm デジタル回路におけるダイナミック電源雑音を考慮した信号遅延変動の評価と解析 "，電子情報通信学会ソサエ
ティ大会（明治大学）．

ムズ），"UHF 帯 RFID タグの近接時における伝達[183] 荒賀，橋田，永田，" ミックストシグナル SoC の利得変化の解析，" 電子情報通信学会，アンテナ・ためのオンチップモニタ構築技術 "，電子情報通09.7.23 3:20:10 PM

信学会技術報告 ICD2008-108, 39-42, 2008.12.

Vol. 108, No. 463, pp. 19-24, Mar. 2009.

[184] 吉川，永田，"LSI の EMC 〜チップとボードを統[196] 西本，川原崎，長谷川，寺川，藤野，" ビアプロ

合した電源ノイズの評価・解析手法〜 "，電子情グラマブルデバイス VPEX のロジックエレメント

報通信学会技術報告 ICD2008-109, 43-46, 2008.12.

改良による面積削減と高性能化 "，電子情報通信[185] 永田，"（招待講演）オンチップノイズモニタ技術と LSI の電源インテグリティ評価 "，エレクトロ学会技術研究報告 ICD2008-122（2008）．
[197] 國生，川原崎，石橋，西本，北村，吉川，藤野，ニクス実装学術講演大会，pp. 11-12, 2009.3.

" ビアプログラマブルロジックデバイス VPEX に[186] Lei Chen, Takashi Horiyama, Yuichi Nakamura,

おける自動配置ツールの開発と性能評価 "，電子Shinji Kimura "Fine-Grained Power Gating Based

情報通信学会技術研究報告 ICD2008-123（2008）．

on the Controlling Value of Logic Gates," 情処研報

[198] 小島，奥山，牧野，藤野，"Domino-RSL 方式を

告 2008-SLDM-135, pp. 55-60, May 2008.
[187] 国武 勇次，佐藤 寿倫，安浦 寛人，" 入力依存の遅延ばらつきを利用する DVS システムにおける用いた DES 暗号回路実装と電力差分解析（DPA）
攻撃に対する耐性の検証 "，電子情報通信学会技術研究報告 VLD2008-140,（2009）．
[199] 川原崎，西本，國生，北村，山田，吉川，藤野，情報処理学会研究報告，2008-ARC-178, pp. 93-98," ビアプログラマブルデバイス VPEX のチップ評

May. 2008.

価と DES 暗号回路実装の検討 "，電子情報通信学[188] 国武 勇次，佐藤 寿倫，安浦 寛人，" カナリア会技術研究報告 VLD2008-139（2009）．

調査 "，先進的計算基盤システムシンポジウム" 電源電圧制御によるサブスレッショルド・ディ（SACSIS），pp. 48-49, Jun. 2008.

ジタル回路のプロセスバラツキ補正技術，" 電子
情報通信学会総合大会，（松山），2009 年 3 月．

歩留まり改善を目的とする演算器カスケーディ[201] 石井 翔，廣瀬 哲也，大﨑 勇士，黒木 修隆，沼 昌宏，

ング "，先進的計算基盤システムシンポジウム" サブスレッショルド CMOS LSI に向けたスイッ（SACSIS），pp. 115-122, Jun. 2008.

チトキャパシタ型 DC-DC コンバータ，" 電子情報通信学会総合大会，（松山），2009 年 3 月．
[202] 鬼頭 豊明，廣瀬 哲也，大﨑 勇士，黒木 修隆，沼DA シンポジウム 2008 論文集，Vol. 2008, No. 7,

昌宏，"MOSFET のキャリア移動度温度特性を利

pp. 13-18, Aug. 2008.

用した基準電圧源回路，" 電子情報通信学会総合[191] 國武 勇次，佐藤 寿倫，山口 誠一朗，安浦 寛人，

大会，
（松山）
，2009 年 3 月．

" タイミングエラーの予報を目的とするカナリア[203] 辻川 琢也，廣瀬 哲也，大﨑 勇士，黒木 修隆，沼FF の挿入位置限定 "，電子情報通信学会技術研究

昌宏，" 軽負荷動作時の逆流電流損失を改善した

報告，VLD2008-60-90, Vol. 108, No. 298, pp. 85-89,

同期整流型 DC-DC コンバータ，" 電子情報通信学

Nov. 2008.

会総合大会，（松山），2009 年 3 月．

[192] 石飛 百合子，石原 亨，安浦 寛人，" キャッシュ[204] 松本 啓，廣瀬 哲也，大﨑 勇士，黒木 修隆，沼ウェイ割当てとコード配置最適化による組込み昌宏，"MOSFET のしきい値電圧差を利用した参プロセッサの省エネルギー化 "，DA シンポジウ

照電圧源回路，" 電子情報通信学会総合大会，（松

ム 2008 論文集，pp. 19-24, Aug. 2008.

山），2009 年 3 月．

[193] 石原 亨，" ソフトウェアの消費エネルギー解析と[205] 次田 祐輔，上野 憲一，廣瀬 哲也，浅井 哲也，雨宮

最適化技術 "，第 21 回 回路とシステム（軽井沢）好仁，"CMOS ディジタルシステムのための PVT

ワークショップ論文集，pp. 343-348, Apr. 2008.
[194] 石飛百合子，石原亨，安浦寛人，"Non-uniform

バラツキ補正回路，" 電子情報通信学会総合大会，（松山），2009 年 3 月．

Selective Way Cache の動的制御による組込みプ[206] 上野 憲一，廣瀬 哲也，浅井 哲也，雨宮 好仁，"

ロセッサの省エネルギー化 "，電子情報通信学

サブスレッショルド MOSFET を用いた超低消費会技術研究報告，CPSY2008-88-103, Vol. 108, No.

電力 CMOS 参照電圧源回路，" 電子情報通信学会

463, pp13-18, March, 2009.

集積回路研究会，（札幌），2008 年 10 月．

[195] 山口 誠一朗，石原 亨，安浦 寛人，" シングル

[207] 次田 祐輔，上野 憲一，廣瀬 哲也，浅井 哲也，雨宮

サイクルアクセス可能な二階層キャッシュアー

好仁，" 低電圧 CMOS ディジタル回路の特性バラ

キテクチャ "，電子情報通信学会技術研究報告，

ツキ補償技術の構築，" 電子情報通信学会 集積回

VDEC年報2009.indb 61

20

年度事業報告メモリ構成の同時最適化による省電力化手法 "，ＶＤＥＣ事業の紹介と平成[200] 大﨑 勇士，廣瀬 哲也，松本 啓，黒木 修隆，沼 昌宏，[190] 松村 忠幸，石原 亨，安浦 寛人，" コード配置と611方式におけるタイミングエラー見逃しに関する[189] 渡辺 慎吾，橋本 昌宜，佐藤 寿倫，" タイミング

1-6

第 章

性能およびエリアオーバーヘッドの改善検討 "，09.7.23 3:20:10 PM

路研究会，（札幌），2008 年 10 月．
[208] 次田 祐輔，上野 憲一，廣瀬 哲也，浅井 哲也，雨宮由美子，田村 英紀，塩坂 貞夫，太田 淳，" 自由好仁，" 低電圧 CMOS ディジタル回路のプロセス・

行動マウス脳内における神経活動観察用 CMOS

温度バラツキ補正技術，" 電子情報通信学会ソサ

イメージセンサの開発 "，STARC フォーラム／シイエティ大会，（川崎），2008 年 9 月．

ンポジウム 2008（2008）．

[209] 小川 太一，廣瀬 哲也，浅井 哲也，雨宮 好仁，"

[220] 徳田 崇，樋山 浩平，笹川 清隆，寺澤 靖雄，西田

サブスレッショルド領域における CMOS ディジ

健太郎，北口 義之，不二門 尚，田野 保雄，太田

タル回路動作の解析，"VDEC デザイナーフォー

淳，"CMOS 技術による人工視覚向け網膜刺激デ

ラム 2008, P-06,（東京），2008 年 6 月．

バイスの in vivo 機能実証 "，2-01-06, 生体医工学[210] 上野 憲一，廣瀬 哲也，浅井 哲也，雨宮 好仁，

1-6

第 章

1

シンポジウム 2008（2008）．

"CMOS アナログ回路のチップ間特性バラツキ補[221] 宍戸 三四郎，笹川 清隆，香川 景一郎，徳田 崇，正技術のための参照電圧源，"VDEC デザイナー

太田 淳，" 低電圧・低消費電力駆動ソース変調型

フォーラム 2008, P-09,（東京），2008 年 6 月．

パルス幅変調方式イメージセンサの研究 "，pp.

[211] 尾形幸亮，姚駿，嶋田創，三輪忍，富田眞治，

62

ＶＤＥＣ事業の紹介と平成年度事業報告20[219] 樋口 彩沙子，杉山 哲也，笹川 清隆，徳田 崇，畠中

73-75, 情報センシング研究会（2008）．

"ALU Cascading のための動的命令スケジューラ，[222] 柳生 啓佑，笹川 清隆，香川 景一郎，徳田 崇，太田" 先進的計算基盤システムシンポジウム SACSIS

淳，" 網膜下埋め込み型人工視覚プラットフォー

2008, pp. 105-114, 2008 年 6 月．

ムに関する研究 "，情報センシング研究会（2008）．

[212] J u n Ya o , H a j i m e S h i m a d a , a n d K a z u t o s h i[223] 太田 淳，"CMOS オンチップイメージセンサと in

Kobayashi, "A Scalable Pipeline Design forvivo イメージング "，第 42 回光波センシング技術

Modularizing High Dependable Framework via
Spatial Redundancy," DA シンポジウム 2008, pp.
169-174, 2008 年 8 月．
[213] 北村，中島，" 異種命令セットを同時に実行す研究会講演会（2008）．
[224] 太田 淳，" フォトニック LSI デバイス技術のバイ
オメディカル分野への応用 "，第 4 回フォトニッ
クデバイス・応用技術研究会（2009）．

るマルチスレッディング・プロセッサの研究 "，[225] 宍戸 三四郎，香川 景一郎，徳田 崇，太田 淳，"

STARC フ ォ ー ラ ム / シ ン ポ ジ ウ ム， ポ ス タ ーバイオメディカル応用を目指したソース変調型（2008）．

パルス幅変調方式イメージセンサにおける低消[214] 中島規成，森江隆，"MOSFET のしきい値電圧の費電力化の検討 "，第 11 部門 情報センシング 1

温度依存性を利用した温度補償電流源回路とそ

11-9, 映像情報メディア学会年次大会（2008）．

の応用 "，電気学会 C 部門 電子回路研究会，ECT-[226] 田川 礼人，樋口 彩沙子，杉山 哲也，笹川 清隆，

08-64, pp. 1-5, 2008 年 10 月 23 日，北九州国際会議

徳田 崇，田村 英紀，塩坂 貞夫，太田 淳，" 自由

場
（北九州）
．

行動マウスの脳機能観察用 CMOS イメージセン[215] 森江隆，田中 秀樹，厚地 泰輔，是角 圭祐，中田一紀，" 時間領域情報処理による脳型集積システ

サ "，第 11 部門 情報センシング 1 11-10, 映像情報
メディア学会年次大会（2008）．

ム "，電子情報通信学会 ニューロコンピューティ[227] 山田 博文，笹川 清隆，徳田 崇，太田 淳，" 偏光

ン グ 研 究 会，NC2008-68, Vol. 108, No. 281, pp.

分析 CMOS センサとそのマイクロケミストリへ

55-60, 2008 年 11 月 8 日，佐賀大学（佐賀）．

の応用 "，第 11 部門 情報センシング 1 11-11, 映像[216] 厚地泰輔，森江隆，合原一幸，" パルス変調方式

情報メディア学会年次大会（2008）．

を用いた電流サンプリング型 CMOS 任意カオス[228] 山田 博文，笹川 清隆，徳田 崇，太田 淳，" マイ生成回路 "，電気学会電子回路研究会，ECT-09-

クロケミストリに向けたイメージセンサ型偏光

19, pp. 25-30, 2009 年 1 月 22 日，大濱信泉記念館（石分析 CMOS センサ "，4a-T-4, 秋季第 69 回応用物

垣島）．

理学会学術講演会（2008）．

[217] 皆川 亨介，佐藤 翔，山田 博文，徳田 崇，太田 淳，[229] 樋口 彩沙子，杉山 哲也，田川 礼人，笹川 清隆，" 皆川 亨介，佐藤 翔，山田 博文，徳田 崇，太田

徳田 崇，畠中 由美子，田村 英紀，塩坂 貞夫，太田

淳 "，BMS-08-8, バイオ・マイクロシステム研究会

淳，" 自由行動マウス脳内イメージングのための（2008）．

CMOS イメージセンサの開発 "，4a-T-6, 秋季第 69[218] 山田 博文，笹川 清隆，徳田 崇，太田 淳，" マイ

VDEC年報2009.indb 62

回応用物理学会学術講演会（2008）．

クロケミストリ向け偏光計測 CMOS センサによ[230] 樋山 浩平，澤村 茂樹，笹川 清隆，徳田 崇，寺澤

る旋光計測 "，22, 第 2 回 IPG 研究討論会（2008）．

靖雄，西田 健太郎，北口 義之，不二門 尚，田野09.7.23 3:20:11 PM

保雄，太田 淳，" 自由行動マウスの脳機能観察用

61st Joint Conference of Electrical Electronics

CMOS イメージセンサ "，4a-T-2, 秋季第 69 回応用

Engineers in Kyushu, Oita, Sept. 24th―25th 2008.

物理学会学術講演会（2008）．

[241] 竹内俊太郎，高橋康宏，関根敏和，"D 級アンプ

[231] 澤村 茂樹，笹川 清隆，徳田 崇，寺澤 靖雄，田野に用いられるオペアンプのひずみ率，"2009 年電保雄，太田 淳，" 多点刺激対応分散型人工視覚デ子情報通信学会総合大会講演論文集，Vol. 2009, p.

バイスの開発 "，4a-T-3, 秋季第 69 回応用物理学会

43（A-1-43），March 2009.

学術講演会（2008）．

[242] 長野俊哉，高橋康宏，関根敏和，横山道央，" オ[232] 杉山 哲也，樋口 彩沙子，田川 礼人，笹川 清隆，ンチップ可能な断熱的論理回路用正弦波電源回

徳田 崇，田村 英紀，畠中 由美子，塩坂 貞夫，太田路，"2009 年電子情報通信学会総合大会講演論文

淳，" ライトガイドアレイ搭載高解像度 in vivo 脳

集，Vol. 2009, p. 105（C-12-17），March 2009.

神経イメージセンサ "，4a-T-7, 秋季第 69 回応用物

[243] 太田順也，太田生馬，成田渉，松下智紀，近藤

理学会学術講演会（2008）．

高志 ! " 周期反転 AlGaAs 導波路における擬似位相[233] 皆川 亨介，山田 博文，笹川 清隆，徳田 崇，太田

整合第二高調波発生，"2008 年秋季第 69 回応用物

淳，" イメージセンサ型偏光分析 CMOS センサ搭

理学会学術講演会，2008 年 9 月 2 日 -5 日，中部大学

載マイクロチャネルデバイス "，4a-T-5 / Ⅲ，秋．
（4p-ZN-15）63[244] 松 下 智 紀， 太 田 生 馬， 近 藤 高 志，"GaP/AlGaP
リッジ導波路型疑似位相整合波長変換素子の作

淳，" リアルタイム不斉度計測のための偏光分析

製，" 2008年秋季第69回応用物理学会学術講演会，

CMOS イメージセンサ "，30a-ZL-6, 第 56 回応用物

2008 年 9 月 2 日 -5 日，中部大学（4p-ZN-16）．

理学関係連合講演会（2009）．

[245] T. Kondo, "Wavelength conversion devices based[235] 三谷昌弘，南 裕樹，杉山哲也，樋口彩沙子，田on semiconductor waveguides," 第 9 回マイクロ固

川礼人，笹川清隆，徳田 崇，田村英紀，畠中由

体フォトニクス専門委員会講演会「擬似位相整

美子，石川保幸，塩坂貞夫，太田 淳，" ライトガ

合非線形光学波長変換の現状と展望」，2008 年 11

イドアレイ搭載による in vivo 脳神経イメージセ

月 20 日，分子科学研究所．

ンサの高解像度化 "，30a-ZL-10, 第 56 回応用物理学関係連合講演会（2009）．
裕樹，徳田 崇，畠中由美子，田村英紀，塩坂貞夫，太田 淳，" 複数回読み出しによる in-vivo 用"2008 年度第 3 回光材料・応用技術研究会「非線形光学とフォトニック結晶―新領域技術の現状と展望―」，2008 年 11 月 21 日，京都．
[247] 太田順也，太田生馬，松下智紀，近藤高志，" 擬CMOS イメージセンサの高ダイナミックレンジ

似位相整合 AlGaAs 導波路型デバイスにおける 1.5

化 "，30a-ZL-12, 第 56 回応用物理学関係連合講演会

um 帯 SHG の高効率化，"2009 年春季第 56 回応用（2009）．

物理学関係連合講演会，2009 年 3 月 30 日 -4 月 2 日，

[237] 竹内陽一，樋山浩平，澤村茂樹，笹川清隆，徳田筑波大（31p-B-2）．

崇，寺澤靖雄，西田健太郎，北口義之，不二門尚，[248] 花嶋香織，太田順也，太田生馬，松下智紀，近田野保雄，太田 淳，" ウサギ動物実験に対応した

藤高志，" 擬似位相整合 AlGaAs 導波路型デバイ

受光機能搭載人工視覚デバイスの開発と機能実スによる波長 3~$\mu$m 差周波発生 II," 2009 年春

証 "，30p-ZL-2, 第 56 回応用物理学関係連合講演会

季第 56 回応用物理学関係連合講演会，2009 年 3（2009）．

月 30 日 -4 月 2 日，筑波大（31p-B-3）．

[238] 石坂耕助，岡村怜王奈，吉原務，" オンチップサ[249] 松下智紀，太田生馬，近藤高志，" 周期空間反転

ンプリングによる電源補償回路の検討 "2009 電気

GaP/AlGaP 導波路における疑似位相整合パラメ

関係学会九州支部連合大会．

トリック蛍光，"2009 年春季第 56 回応用物理学関[239] Mengshu HUANG, Leona OKAMURA, Tsutomu
YOSHIHARA, "A New Four Phase PMOS Dickson（31p-B-4）．
[250] 川名，吉澤，" 予測型スイッチト・キャパシタ増Body Effect Cancellation Scheme" 2009 電気関係

幅回路における同相入力電圧の影響についての学会九州支部連合大会．

検討 "，電子情報通信学会ソサイエティ大会 エレ

電 圧 動 作 CMOS Rail-to-Rail オ ペ ア ン プ "，TheVDEC年報2009.indb 63

係連合講演会，2009 年 3 月 30 日 -4 月 2 日，筑波大Type Charge Pump with Threshold Voltage and[240] 張 肖， 岡 村， 吉 原，"gm 一 定 化 回 路 に よ る 低20

年度事業報告[236] 笹川清隆，樋口彩沙子，田川礼人，杉山哲也，南[246] 近藤高志，" 半導体導波路型波長変換デバイス，

1

ＶＤＥＣ事業の紹介と平成[234] 下畠弘也，山田博文，笹川清隆，徳田 崇，太田第 章

季第 69 回応用物理学会学術講演会（2008）．

1-6

クトロニクス講演論文集，p. 93, 2009.
[251] 萩原 汐，高橋 亮，山長 功，佐藤 高史，益 一哉，

09.7.23 3:20:11 PM

" 状態依存性を考慮した論理回路の電源間容量モデルの検討 "，電子情報通信学会

総合大会，

2009 年 3 月．
" 状態依存性解析のための電源間容量のテーブル
総合大会，2009 年 3 月．
[253] 新谷 道広，高橋 知之，植山 寛之，上薗 巧，佐藤高史，畠山 一実，相京 隆，益 一哉，" 統計的タ
イミング情報に基づく適応型テスト "，電子情報通信学会

総合大会，2009 年 3 月．

[254] 上薗 巧，高橋 知之，植山 寛之，新谷 道広，佐藤高史，益 一哉，" 適応型テストにおけるクリティ
1-6

カルパスのクラスタリング手法 "，電子情報通信
学会

第 章

64

ＶＤＥＣ事業の紹介と平成年度事業報告20

総合大会，2009 年 3 月．

[255] 伊達 貴徳，萩原 汐，佐藤 高史，中山 範明，益一哉，" 回路特性ばらつき解析に対する重点的サ

1[264] 佐渡島進，伊藤浩之，天川修平，石原昇，益一哉，「CMOS インバータ型広帯域可変利得増幅器の検[252] 山長 功，高橋 亮，萩原 汐，佐藤 高史，益 一哉，
ルックアップ計算 "，電子情報通信学会

信学会ソサイエティ大会，A-1-12, 2008 年 9 月．

ンプリングの適用検討 "，電子情報通信学会 ソサ
イエティ大会，p. 27, 2008 年 9 月．
[256] 高橋 亮，山長 功，佐藤 高史，益 一哉，"CMOS
論理回路における電源網容量の入力状態依存性についての検討 "，電子情報通信学会 ソサイエ
ティ大会，p. 111, 2008 年 9 月．
[257] 萩原 汐，佐藤 高史，益 一哉，" パス遅延時間ばらつきを考慮した電源遮断回路の設計指針 "，DA
シンポジウム，pp. 7-12, 2008 年 8 月．

討」
，電子情報通信学会ソサイエティ大会，C-214, 2008 年 9 月．
[265] 水落裕，佐渡島進，伊藤浩之，天川修平，石原昇，益一哉，「CMOS RF パワーアンプにおけるプロセス世代依存性 」，電子情報通信学会ソサイ
エティ大会，C-12-57, 2008 年 9 月．
[266] 中島智也，伊藤浩之，天川修平，石原昇，益一哉，「RF CMOS 低雑音増幅回路特性のプロセス世代
依存性」，電子情報通信学会ソサイエティ大会，
C-12-45, 2008 年 9 月．
[267] 小林 由佳，大下隆生，伊藤 浩之，天川 修平，石原昇，益 一哉，「180nm CMOS 直交リング型 VCOの試作評価結果」，第 18 回 シリコンアナログ RF
研究会，No. 2, 2008 年 12 月．
[268] 水 落 裕， 天 川 修 平， 石 原 昇， 益 一 哉，
「RF
CMOS 回路の高性能化に向けたオンチップ / オフ
チップインダクタ特性の比較」，電子情報通信学会

総合全国大会，C-12-29, 2009 年 3 月．

[269] 中島智也，伊藤浩之，天川修平，石原 昇，益 一哉，「インバータ構成を用いたスケーラブル広帯域 RF
CMOS 低雑音増幅器の検討」，電子情報通信学会
総合全国大会，C-12-60, 2009 年 3 月．
[270] 中島智也，伊藤浩之，天川修平，石原 昇，益 一哉，[258] 山長 功，佐藤 高史，益一哉，" 基板実装状態を「インバータ構成を用いたスケーラブル広帯域 RF考慮可能な表面実装型受動部品の 2 ポートモデリ，電子情報通信学会
CMOS 低雑音増幅器の検討」

ング手法 "，第 21 回 回路とシステム軽井沢ワー
クショップ，pp. 331-336, 2008 年 4 月．
[259] 萩原 汐，佐藤 高史，益一哉，" 電源遮断回路に総合全国大会，C-12-60, 2009 年 3 月．
[271] 李 尚曄，小林由佳，天川修平，石原 昇，益 一哉，「CMOS LC-VCO のプロセス世代依存性の検討」，

おけるパス遅延時間ばらつきの計算 "，第 21 回

電子情報通信学会

回路とシステム軽井沢ワークショップ，pp. 427-

年 3 月．

432, 2008 年 4 月．

総合全国大会，C-12-50, 2009[272] 宮下一哉，石井隆宏，伊藤浩之，石原昇，益一[260] 上薗 巧，佐藤 高史，益一哉，" プロセスばらつ哉，「プリエンファシスを用いたオンチップ伝送きを利用した電圧測定回路の検討 "，第 21 回 回

線路配線の実測評価」，電子情報通信学会ソサイ

路とシステム軽井沢ワークショップ，pp. 439-

エティ大会，C-12-5, p. 74, 2008 年 9 月．

444, 2008 年 4 月．

[273] 前川智明，伊藤浩之，石原 昇，益 一哉，「エッ[261] 植山 寛之，佐藤 高史，中山 範明，益 一哉，" 抵

ジパルス信号による低電力オンチップ高速伝送抗測定法によるトランジスタアレイ回路の測定

線路配線技術」，電子情報通信学会ソサイエティ

時間短縮化 "，電子情報通信学会 ソサイエティ大大会，C-12-4, p. 73, 2008 年 9 月．

会，p. 110, 2008 年 9 月．

[274] 宮下一哉，富万林，伊藤浩之，堺淳，益一哉，「高[262] 高橋 知之，植山 寛之，萩原 汐，佐藤 高史，益 一哉，

速プリント基板配線のばらつき特性に関する評" 電源電圧変動やプロセスばらつきに対する標準

価」，電子情報通信学会シリコンアナログ RF 研

セルの遅延感度検討 "，電子情報通信学会 ソサイ

究会，Vol. RF2008-1, p. 5, 2008 年 5 月．

エティ大会，p. 52, 2008 年 9 月．

[275] 峰山亜希子，伊藤浩之，石原 昇，益 一哉，「低[263] 大下隆生・伊藤浩之・天川修平・石原 昇・益 一哉，

電力・小面積 CMOS 擬似ランダムパターンデー「広帯域 CMOS 差動型リング VCO」，電子情報通タ発生回路」，電子情報通信学会ソサイエティ大VDEC年報2009.indb 64

09.7.23 3:20:11 PM

会，C-12-8, p. 73, 2008 年 9 月．

関係学会四国支部連合大会講演論文集，p. 109,[276] 関口貴之，宮下一哉，天川修平，石原 昇，益 一哉，「Si 基板上におけるコプレーナ - ストリップ差動伝
送線路の設計」，電子情報通信学会

総合全国大会，C-12-26, 2009 年 3 月．

（2008）．
[290] 嶋本，田坂，茅原，四柳，橋爪，"PIC16F84A 内のバス故障用実時間テストプログラム "，電気関係学会四国支部連合大会講演論文集，p. 126,[277] 前川智明，宮下一哉，天川修平，石原 昇，益 一哉，（2008）．

「抵抗帰還を用いたインバータ型オンチップ出力[291] 樽見，四柳，橋爪，" ビアオープン故障のテスト

バッファの低ジッタ化設計」，電子情報通信学会

生成対象箇所の抽出 "，電気関係学会四国支部連

総合全国大会，C-12-33, 2009 年 3 月．

合大会講演論文集，p. 129,（2008）．

[278] 大田真菜美，寺田晋也，江口啓，大田一郎，" 負[292] 馬場祐一，宮本篤志，本間尚文，青木孝文，佐藤証，

荷の位相角が変化しても高効率を維持できるス" 高基数モンゴメリ乗算に基づく RSA 暗号の高性

イッチトキャパシタ電源 "，No. 313, 第 23 回熊本

能ハードウェア実装，" 平成 20 年度

県産学官技術交流会，（2009-02）．

学会東北支部連合大会，No. 1F07, p. 198, August[279] 大田真菜美，寺田晋也，江口啓，大田一郎，" 入

電気関係
1-6

2008.
[293] 馬 場 祐 一， 宮 本 篤 志， 本 間 尚 文， 青 木 孝 文，"

タインバータの開発 "，pp. 15-18, 第 7 回電子情報

電流モード多値論理を用いた耐タンパー性暗号系高専フォーラム，（2008-11）．

ハードウェアに関する検討，" 第 31 回多値論理

導性負荷にも対応できるスイッチトキャパシタ

フォーラム，No. 14, pp. 1-8, September 2008.
[294] 三宅，森，前澤，" 高性能 FM ΔΣ変調器のため

DC-AC コンバータ "，No. 09-2P-11, 第 61 回電気関の線形電圧制御発振器 "，電気関係学会北陸支部

係学会九州支部連合大会（2008-09）．

連合大会（2008）．

[281] 津隈和樹，江口啓，寺田晋也，大田一郎，" 商用[295] 五十嵐，森，斉藤，岩杉，ノルスルヤティ，前澤，電源用の高効率スイッチトキャパシタ DC-AC コ"（111）面パターンを形成した Si（100）基板上へのンバータ "，pp. 379-384, 第 21 回 回路とシステム

InSb 薄膜のヘテロエピタキシャル成長 "，秋季第軽井沢ワークショップ，（2008-04）．

69 回応用物理学会学術講演会（2008）．

[282] 豊丸，中野，" 基板モデル化のための 2 ポートコ
第 16 回シリコンアナログ RF 研究会（2008）．

ドペアを分散配置したアクティブ伝送線路 "，電子情報通信学会ソサイエティ大会（2008）．

[283] 豊丸，中野，"Si 基板上コンタクト間 S パラメー

[297] 新海，森，前澤，赤松，"Fluidic Self-Assembly（FSA）

タ 評 価 "， 第 18 回 シ リ コ ン ア ナ ロ グ RF 研 究 会のための InP HEMT ブロックの作製 "，電子情報（2008）．

通信学会ソサイエティ大会（2008）．

[284] 豊丸，丘本，中野，" ガードリング形状を有した[298] 岩杉，森雅之，斉藤，五十嵐，N.B.Ahmad, 村田，

基板コンタクト間の 2 ポート S パラメータ測定 "前澤，"V 字型の（111）面パターンを形成した Si

第 19 回シリコンアナログ RF 研究会（2009）．

（100）基板上への InSb 薄膜のヘテロエピタキシャ[285] 加藤，一宮，四柳，橋爪，"0.35μmCMOSIC の配ル成長 "，応用物理学会北陸・信越支部学術講演

線断線時の故障動作の実測 "，電気関係学会四国支部連合大会講演論文集，p. 104,（2008）．

会（2008）．
[299] 岩杉，森，斉藤，五十嵐，村田，前澤，"V 字型（111）[286] 小山田，四柳，橋爪，" 断線故障線の論理値変化

面パターンを形成した Si（100）基板上への InSb 薄を引き起こす隣接信号線の特定 "，電気関係学会

膜のヘテロエピタキシャル成長 "，春季第 56 回応

四国支部連合大会講演論文集，p. 105,（2008）．

用物理学関係連合講演会（2008）．

[287] 山田，四柳，橋爪，"IC 内配線の高抵抗断線によ[300] 前 澤， 亀 谷， 岸 本， 水 谷， 赤 松，"Fluidic Self-

る信号伝搬に及ぼす影響調査 "，電気関係学会四Asssembly のための InGaAs 系共鳴トンネルデバ

国支部連合大会講演論文集，p. 107,（2008）．

イスブロック作製技術 "，電子情報通信学会，電[288] 尾形，四柳，橋爪，"TCAD を用いた抵抗性断線
時の信号遅延解析 "，電気関係学会四国支部連合
大会講演論文集，p. 108,（2008）．

子デバイス研究会（2008）．
[301] 前澤，亀谷，岸本，水谷，赤松，"AlN セラミッ
ク基板上に集積した共鳴トンネルペア発振器 "，[289] 中南，四柳，橋爪，樹下，" レベルシフタ回路の電子情報通信学会，電子デバイス研究会（2008）．

高抵抗故障の遅延テストの検査能力評価 "，電気[302] 名村 健，戸川 望，柳澤 政生，大附 辰夫，外村 元伸，

VDEC年報2009.indb 65

20

年度事業報告ンタクト間 S パラメータ測定 "[296] 前澤，藤城，笠原，坂本，
森，"共鳴トンネルダイオー

1

ＶＤＥＣ事業の紹介と平成[280] 大津隈和樹，江口啓，寺田晋也，大田一郎，" 誘

65

第 章

力にエネルギー回生できるスイッチトキャパシ

09.7.23 3:20:11 PM

"セレクタ論理を用いたバタフライ演算器の設計，" 信学技報，Vol. 108, No. 22, VLD2008-5, pp. 25-30,
2008 年 5 月．
[303] 名村 健，戸川 望，柳澤 政生，大附 辰夫，外村
元伸，" ビットレベル式変形によるセレクタ帰着"OFDM 方式コグニティブ無線のハードウェア設計に関する考察，" 電子情報通信学会 SIS 研究会，
SIS2008-40, pp. 89-94, Sep. 2008.
[314] 香川景一郎，谷田 純，" 波長多重屋内光無線 LAN

Vol. 108, No. 224, VLD2008-52, pp. 31-36, 2008 年

送信光学系の開発，" 日本光学会年次学術講演

9 月．

会 OPTICS & PHOTONICS JAPAN 2008 講演予稿集，pp. 82-83, November 2008.

附 辰夫，" 高効率列処理演算器によるマルチレー[315] 村上 裕二，石川 智弘，吉田 毅，佐々木 信雄，張ト対応高スループットイレギュラー LDPC 復号

翼，野田 智秀，竹内 剛，國政 拓成，柴田 和明，器の実装と評価，" 信学技報，Vol. 108, No. 298,

小出 哲士，上口 光，津賀 一弘，三宅 亮，黒田

VLD2008-66, pp. 37-42, 2008 年 11 月．

章夫，岩田 穆，" 飲むバイオセンサー ：口腔内[305] 荒幡 明，奈良 竜太，戸川 望，柳澤 政夫，大附無線 CMOS 温度・グルコースセンサーの開発，"辰夫，" 歩行者向けデフォルメ地図生成のための

広島大学半導体・バイオ融合集積化技術シンポ

並列処理ハードウェアエンジンの設計，" 信学技．
ジウム講演論文集，P-04,（2008.6）

第 章

66

報，Vol. 108, No. 298, VLD2008-67, pp. 43-48, 2008

1

ＶＤＥＣ事業の紹介と平成年度事業報告20[313] 小田桐紳也，小笠原勇気，吉澤真吾，宮永喜一，

型バタフライ演算器の設計と評価，" 信学技報，[304] 長島 諒侑，今井 優太，戸川 望，柳澤 政生，大1-6

Sep. 2008.

年 11 月．

[316] 上口 光，和泉 伸也，賀谷 彰大，マタウシュ ハ
ンス・ユルゲン，小出 哲士，" 超低電力高性能[306] 奈良 竜太，戸川 望，柳澤 政生，大附 辰夫，" 周SRAM とバイオセンシングシステムへの応用，"

辺回路を含む AES-LSI へのスキャンベース攻撃，

広島大学半導体・バイオ融合集積化技術シンポ" 信 学 技 報，Vol. 108, No. 298, VLD2008-68, pp.

ジウム講演論文集，P-07,（2008.6）．

49-53, 2008 年 11 月．

[317] 熊木 武志，田上 正治，今井 雄太，小出 哲士，[307] 跡部 浩士，奈良 竜太，史 又華，戸川 望，柳澤 政生，

マタウシュ ハンス ユルゲン，" 超並列 SIMD 型演

大附 辰夫，" 暗号回路における動的に構造変化す算プロセッサ MX-1 を用いた並列顔検出処理手法

るセキュアスキャンアーキテクチャ，" 信学技報，（1）"，2008年電子情報通信学会ソサイエティ大会，

Vol. 108, No. 298, VLD2008-69, pp. 55-59, 2008 年 11

C-12-30,（2008.9）．

月．

[318] 今井 雄太，熊木 武志，田上 正治，小出 哲士，[308] 川畑 伸幸，奈良 竜太，戸川 望，柳澤 政生，大マタウシュ ハンス ユルゲン，" 超並列 SIMD 型

附 辰夫，" クロスバスイッチを用いた S-Box 切替演算プロセッサ MX-1 による並列顔検出処理手法

による AES 暗号処理回路のパワーマスキング手（2）"，
2008年電子情報通信学会ソサイエティ大会，法，" 信 学 技 報，Vol. 108, No. 298, VLD2008-70,

C-12-31,（2008.9）．

pp. 61-66, 2008 年 11 月．

[319] 田上 正治，熊木 武志，今井 雄太，小出 哲士，[309] 遠藤 哲弥，大智 輝，戸川 望，柳澤 政生，大附マタウシュ ハンス ユルゲン，石崎 雅勝，行天

辰夫，" レジスタ分散型アーキテクチャを対象と隆幸，野田 英行，奥野 義弘，有本 和民，" 超並したフロアプラン指向高位合成のためのマルチ

列 SIMD 型演算プロセッサ MX-1 への暗号化処理

プレクサ削減手法，" 信学技報，Vol. 108, No. 298,の実装 "，2008 年電子情報通信学会ソサイエティ

VLD2008-84, pp. 145-150, 2008 年 11 月．

大会，C-12-32,（2008.9）．

[310] 佐藤 亘，大智 輝，戸川 望，柳澤 政生，大附 辰夫，[320] 菅原 達也，岡崎 啓太，永岡 奈緒美，小出 哲士，" フロアプランを考慮した高位合成のための高速

Hans Jrgen Mattausch, " 領域成長型画像分割アルなモジュール配置手法，" 信学技報，Vol. 108, No.

ゴリズムを用いた画像分割の精度改善 "，平成 20412, VLD2008-107, pp. 93-98, 2009 年 1 月．

年度電気・情報関連学会中国支部第 59 回連合大[311] 小林 優太，戸川 望，柳澤 政生，大附 辰夫，" 命令メモリアクセス数削減に基づく低エネルギー[321] 今福 渉，榊原 尚吾，Hans Juergen Mattausch, 小ASIP 合 成 手 法，" 信 学 技 報，Vol. 108, No. 412,

出 哲士，" スケーリングによる連想メモリの性能

VLD2008-116, pp. 147-152, 2009 年 1 月．

向上とばらつき影響の評価 "，平成 20 年度電気・[312] 金在成，吉澤真吾，宮永喜一，" 無線品質制御による低消費電力の Viterbi デコーダの設計，" 電子
情報通信学会ソサエティ大会，A-20-13, pp. 184,

VDEC年報2009.indb 66会，pp. 423-424,（2008.10）．

情報関連学会中国支部第 59 回連合大会，pp. 567568,（2008.10）．
[322] 賀谷 彰大，上口 光，和泉 伸也，Hans Juergen

09.7.23 3:20:12 PM

Mattausch, 小出 哲士，" リングオシレータを用い

真，桜井貴康，" 非接触コネクタ向け 500Mbps 容

た 90 nm CMOS テクノロジにおける製造ばらつ

量結合通信用受信回路の検討，" 電子情報通信学

きの解析 "，平成 20 年度電気・情報関連学会中国会総合大会，C-12-32, 松山，2009 年 3 月．

支部第 59 回連合大会，pp. 569-570,（2008.10）．

[336] 井上万輝，松山和憲，佐藤嘉晃，古賀正紘，尼[323] 村上 裕二，石川 智弘，吉田 毅，小出 哲士，上口崎太樹，飯田全広，末吉敏則，" 粒度可変論理

光，佐々木 信雄，國政 拓成，野田 智秀，升井 義博，

セ ル 向 け ク ラ ス タ 構 造 の 一 検 討，" 信 学 技 報

張 翼，竹内 剛，津賀 一弘，" 口腔内留置型健康RECONF2008-8, Vol. 108, No. 48, pp. 43-48, May

モニタリングシステム開発，" 電気学会 E 部門 バ2008.

イオマイクロシステム研究会，（2009.2）．

[337] Qian Zhao, Masahiro Koga, Motoki Amagasaki,[324] 石川 智弘，上口 光，升井 義博，吉田 毅，國政 拓成，Masahiro Iida, Toshinori Sueyoshi, "A Boolean

村上 裕二，" 義歯型センサによる口腔内モニタリ

M a t c h i n g M e t h o d f o r V G L C Te c h n o l o g yング，" 平成 21 年電気学会全国大会，（2009.3）．

Mapping," 情報処理学会九州支部若手の会，pp.

[325] 橋本浩良，小平行秀，高橋篤司． EDA ツールを用いた低コスト一般同期クロックツリー合成手

23-24, Sep. 2008.
[338] 古賀正紘，三浦 大，尼崎太樹，飯田全広，末吉敏則，" 粒度可変論理セルにおける入力粒度最適化の一[326] 小原，史，戸川，柳澤，大附，" 命令メモリビッ

検討，" 信学技報 RECONF2008-33, Vol. 108, No.

ト幅削減に基づく低エネルギー ASIP 合成手法 "，1[339] 井上万輝，尼崎太樹，飯田全広，末吉敏則，" 粒[327] 名村，戸川，柳澤，大附，外村，" セレクタ論理

度可変論理セル向けローカルインタコネクト構を用いたバタフライ演算器の設計 "，pp. 25-30, 信

造 の 提 案 と 評 価，" 信 学 技 報 RECONF2008-42,

学技報（2008）．

Vol. 108, No. 300, pp. 21-26, Nov. 2008.

[328] 名村，戸川，柳澤，大附，外村，" ビットレベル[340] 佐 藤 嘉 晃， 趙 謙， 尼 崎 太 樹， 飯 田 全 広， 末 吉

式変形によるセレクタ帰着型バタフライ演算器

敏則，" 粒度可変論理セルにおける算術演算向の設計と評価 "，pp. 31-36, 信学技報（2008）．

け 配 線 ア ー キ テ ク チ ャ の 一 検 討，" 信 学 技 報[329] 長島，今井，戸川，柳澤，大附，" 高効率列処理

RECONF2008-85, Vol. 108, No. 414, pp. 177-182,

演算器によるマルチレート対応高スループット
pp. 37-42, 信学技報（2008）．
[330] 川畑，奈良，戸川，柳澤，大附，" クロスバスイッ[341] 松山知弘，三田吉郎，久保田雅則，柴田 直，藤田博之（東京大学）「静電駆動型大面積 MEMS における消費電力」，電気学会マイクロマシン・セチを用いた S-BOX 切り替えによる AES 暗号処理

ンサシステム研究会，東北大学，2008 年 6 月 12，のパワーマスキング手法 "，pp. 61-66, 信学技報

13 日（MSS-08-20）pp. 95-100（2008.06）．

（2008）．

[342] Yoshio Mita, L.Bouraoui et M.Parent, "Vision[331] 跡部，奈良，戸川，柳澤，大附，" 暗号回路におstereo pour la detection d'obstacles vulner-

ける動的に構造変化するセキュアスキャンアー

ables! methode de <<recherche du voisin>>

キテクチャ "，pp. 55-59, 信学技報（2008）．

pour l'amelioration de la precision de mise en[332] 渡辺，戸川，柳澤，大附，" アプリケーションプ

correspondance"，Journee Francophone de la

ロセッサのための高速かつ最適なパイプライン

Recherche, 28 Novembre 2008, IIS Univ. Tokyo,

構成を持つ SIMD 演算ユニット合成手法 "，pp.

Japon（2008.11）．

99-104, 信学技報（2008）．

[343] 金俊亨，久保田雅則，肥後昭男，三田吉郎，「柔[333] 小林，戸川，柳澤，大附，" 命令メモリアクセス

らかいシリコンマイクロ構造とその神経信号解数削減に基づく低エネルギー ASIP 合成手法 "，析への応用」，応用物理学会第二回集積化 MEMS

pp. 147-152, 信学技報（2008）．

研究会，2008 年 11 月 21，東京大学（2008.11）．

[334] 増永直樹，石田光一，周 志偉，安福 正，関谷 毅，[344] 野邊勇樹，清水暁生，深井澄夫，" ν MOS カレ

高宮 真，染谷隆夫，桜井貴康，" 伸縮可能な EMI

ントミラーに組み込むトランスインピーダンス

測定シートにおける EMI 測定用 LSI の設計と評

アンプの検討，" 電子情報通信学会九州支部学生価，" 電子情報通信学会総合大会，C-12-25, 松山，会講演会，C-9, Sep. 2008.

2009 年 3 月．
[335] 池内克之，稲垣賢一，草光秀樹，伊東利育，高宮

VDEC年報2009.indb 67

20

年度事業報告イレギュレーション LDPC 複合器の実装と評価 "，Jan. 2009.

ＶＤＥＣ事業の紹介と平成

pp. 25-30, 信学技報（2008）．

220, pp. 63-68, Sep. 2008.

67

第 章

法． 電子情報通信学会技術報告書，2009.

1-6[345] 西 晃 司， 平 田 佳 章， 清 水 暁 生， 深 井 澄 夫，
"FG-MOS インバータ回路におけるフローティン

09.7.23 3:20:12 PM

グゲートサイズの検討，" 電子情報通信学会九州

Tunbunheng, 天野英晴，" 動的リコンフィギャラ

支部学生会講演会，C-8, Sep. 2008.

ブルデバイスにおける構成情報配送のためのマ[346] 池田裕司，清水暁生，深井澄夫，" アナログセル

ルチキャスト手法の提案 "，pp. 385-392，先進的のレイアウトに関する考察，" 電子情報通信学会

計算基盤システムシンポジウム（SACSIS2008）論

九州支部学生会講演会，A-18, Sep. 2008.

文集，May 2008.

[347] 清水暁生，平田佳章，石川洋平，深井澄夫，" オ[357] 小山，宇佐美，" オンチップ・リークモニタのペアンプ設計自習システムの検討，" 日本産業技

65nm プロセスでの実装設計と評価，" 信学技報，

術教育学会第 21 回九州支部大会，D11, pp. 61-62,

2009 年 3 月．

Oct. 2008.
[348] 清水暁生，石川洋平，深井澄夫，" ニューロン

ティングを適用した低電力乗算器の設計試作及

MOS カレントミラーに組み込むトランスレジス

び実測による性能評価 "，信学技報，Vol. 108, No.

タンスアンプの提案，" 電気学会電子回路研究会，

478, VLD2008-162, pp. 213-218, 2009 年 3 月．

ECT-08-66, pp. 13-16, Oct. 2008.
1-6[358] 中田，白井，武田，宇佐美，" ランタイムパワーゲー[349] 跡部浩士，奈良竜太，史 又華，戸川 望，柳澤政生，
大附辰夫，" 暗号回路におけるスキャンベース

タティックタイミング解析を可能にするパワースイッチの時間的共有化手法．"

サイドチャネル攻撃に耐性を持つスキャンアー[360] 内田琢郎，西永康弘，谷川一哉，弘中哲夫，" 再1

キテクチャ "，電子情報通信学会 技術研究報告，

構成型プロセッサ Hy-DiSC 用シミュレータの開Vol. 108, No. 298, VLD2008-69, pp. 55-59, 2008.

発 "，第 10 回 IEEE 広島支部 学生シンポジウム

章

第

68

[359] 山本辰也，抱山冴子，白井利明，宇佐美公良 " ス

ＶＤＥＣ事業の紹介と平成[350] 加東 勝，佐野 徹，天野 英晴 " 動的リコンフィ
ギャラブルプロセッサ MuCCRA の結合網に関

論文集，4page, 2008.
[361] 伴大雅，白石雄，谷川一哉，弘中哲夫，" 科学技す る 研 究 " pp. 183-188， 電 子 情 報 通 信 学 会

術計算機エンジンに使用するディジットシリアル

RECONF2008-86.

浮動小数点演算器の開発 "，信学技報，Vol. 108,[351] 小島 悠 池淵 大輔 関 直臣 長谷川 揚平 天野

No. 220, RECONF2008-32, pp. 57-62, 2008 年 9 月．

英晴 香嶋 俊裕 武田 清大 白井 利明 中田 光

[362] 弘中哲夫，平川直樹，吉原理記，谷川一哉，佐藤貴 宇佐美 公良 砂田 徹也 金井 遵 並木 美太

正幸，"[ 特別招待講演 ] ハイパフォーマンスコン郎 近藤 正章 中村 宏，"スーパースカラプロセッ

ピューティングを目指したMPLDアーキテクチャ

サにおける動的スリープ制御の実装と評価 "，pp.

の検討 "，信学技報，Vol. 108, No. 273, CPSY2008-

87-92，情報処理学会研究報告，2008-ARC-178.

31, pp. 13-18, 2008 年 10 月．

年度事業報告20[352] 齊藤貴樹，白井利明，中村拓郎，西村隆，長谷[363] 吉岡佑記，川本智之，伴大雅，谷川一哉，弘中

川揚平，堤聡，香嶋俊裕，中田光貴，武田清大，

哲夫，" レイトレーシングハードウェアに適した宇佐美公良，天野英晴，" パワーゲーティングを

ディジットシリアル整数除算器の設計と評価 "，適用した動的リコンフィギャラブルプロセッサ

第10回 IEEE 広島支部 学生シンポジウム 論文集，の設計と評価 "，pp. 55-60, 電子情報通信学会技術d-29, 4page, 2008.

研究報告 RECONF 2008-1 〜 22.

[364] 松本，木村，" 可視光 ID 用受光システムの試作 "，[353] 齊藤貴樹，加東勝，齊藤正太郎，佐野徹，平井pp. 25-30, 2008 年電気学会センサ・マイクロマ

啓一郎，西村隆，中村拓郎，堤聡，長谷川揚平，

シン部門総合研究会フィジカルセンサ研究会

天野英晴，" 動的リコンフィギャラブルプロセッ（2008）．

サ MuCCRA-2 βの実機評価 "，pp. 69-74, 電子情[365] 中田，木村，松本，" 可視光 ID 用光源選択システ

報通信学会技術研究報告 RECONF 2008-23 〜 37.

ムの提案と評価 "，pp. 119-124, 信学技報 SIP2008-[354] 清水聡一，味岡義明，新井正敏，今野大輔，難[366] M. Jiang, Z. Huang, A. Kurokawa, and Y. Inoue,

用いた道路標識認識アルゴリズムの FPGA 実装 "，"An Advanced Ef fective Capacitance Modelpp. 13-20, RECONF2008-25.

Considering Input Waveform Ef fect," 電子情報[355] 佐野 徹，天野 英晴，" 動的リコンフィギャラブ
ルプロセッサ MuCCRA-3 の実装と再構成オーバ
ヘッドの削減 "，pp. 1-6，信学技報 Vol. 108, No.
414, RECONF2008-55 2009 年 1 月．
[356] 中 村 拓 郎， 長 谷 川 揚 平， 堤 聡，Vasutan

VDEC年報2009.indb 68

184（2009）．

波知康，天野英晴，" レーベンシュタイン距離を通信学会第 21 回回路とシステム軽井沢ワーク
ショップ，pp. 433-438, April 2008.
[367] Na Li, Zhangcai Huang, Minglu Jiang and Yasuaki
Inoue, "Four-phase All PMOS Charge Pump without Body Effects in Standard CMOS Technology, "09.7.23 3:20:12 PM電子情報通信学会第 21 回回路とシステム軽井沢[379] 更 田 裕 司， 橋 本 昌 宜， 密 山 幸 男， 尾 上 孝 雄，"

ワークショップ，pp. 409-414, April 2008.

タイミングエラー予告を用いた適応的速度制御[368] S u i H U A N G , Z h a n g c a i H U A N G , A t s u s h i

におけるタイミングエラー頻度と消費電力のト

KUROKAWA and Yasuaki INOUE, "A 45nm Stable

レードオフ解析，"情報処理学会DAシンポジウム，

SRAM Structure for Ultra Low Leakage Power"，

pp. 217-222, August 2008.

電子情報通信学会第 21 回回路とシステム軽井沢[380] 更田裕司，橋本昌宜，密山幸男，尾上孝雄，" サワークショップ，pp. 635-640, April 2008.

ブスレッショルド回路における基板バイアスを[369] 杜 時雨，王 嘉南，井上 靖秋，" 擬似過度解析法考慮したトランジスタのばらつきモデリングとの効率化の検討 "，第 16 回電子情報通信学会九州

リングオシレータを用いた検証，" 電子情報通信

支部学生会講演会講演論文集，A-8, 2008 年 9 月．

学会 VLSI 設計技術研究会，2009.

[370] 室賀 翔，山口正洋，" 面内および面直方向の渦[381] 榎並孝司，橋本昌宜，佐藤高史，" 電源ノイズ考

電流分布を考慮した薄膜電磁ノイズ抑制体の損

慮統計的タイミング解析を用いたデカップリン

失 計 算 "， 電 気 学 会 マ グ ネ テ ィ ッ ク ス 研 究 会，

グ容量割当手法，" 電子情報通信学会 VLSI 設計

MAG-08-198（仙台，2008）．

技術研究会，2009.

1-6[371] 小林翔一，鳥塚英樹，山口正洋，" 近傍磁界計測[382] 北村正嗣，平山貴司，西谷泰昭，" テスト容易なによる液晶ドライバ IC の高周波電流推定 "，東二進化十進乗算器の設計法 "，平成 20 年度第 3 回

第北大学工学研究会 EMC 仙台ゼミナール（仙台，

情報処理学会東北支部研究会（岩手大），資料番

1

2009）
．

号 08-3-21, 2009 年 1 月．

山口正洋，
"オンチップ集積化マイクロ磁界プロー

減した増幅回路，" 鈴木寛人，和田和千，田所嘉ブによる暗号 LSI の近傍磁界計測と差分電磁波解昭，電気学会，電子回路研究会資料，ECT-09-25,

析 "，東北大学電気通信研究所工学研究会 EMC 仙

pp. 55?60, 2009 年 1 月．

台ゼミナール（仙台，2009）．

[384] " 複素極を有するダイレクトサンプリングミキサ[373] 室賀 翔，山口正洋，" 薄膜電磁ノイズ抑制体のによる通過域端特性の改善，" 山下 知憲，和田ジュール損失発生機構に関する研究 "，東北大学

和千，田所 嘉昭，電学電子回路研資 ECT-08-89,

電気通信工学研究所工学研究科，EMC 仙台ゼミ

2008 年 11 月．

[374] 小林翔一，鳥塚英樹，山口正洋，" 近傍磁界計測
による液晶ドライバ IC の高周波電流推定 "，電子[385] "2次ΔΣADC に対する利得可変積分回路の適用，" 小山 靖仁，和田和千，田所嘉昭，電学電子回路
研資 ECT-08-92, 2008 年 11 月．

情報通信学会環境電磁工学研究会（東京，2009）．

[386] " 信号分割手法を適用したパイプライン型 ADC の[375] 鳥塚英樹，山口正洋，菅原 健，本間尚文，佐藤 証，

少容量構成，" 中川雄介，和田和千，田所嘉昭，

青木孝文，"オンチップ集積化マイクロ磁界プロー

電 気 学 会， 電 子 回 路 研 究 会 資 料，ECT-09-003,

ブによる暗号 LSI の近傍磁界計測 "，環境電磁工2009 年 1 月．

学研究会（東京，2009）．

[387] " 自然エネルギー源駆動での生体信号計測を目指[376] 濱本 浩一，更田 裕司，橋本 昌宜，密山 幸男，尾上

した遂次比較型アナログ・ディジタル変換器の孝雄，" 基板バイアス印加レイアウト方式の面積

設計 " Said Zineb, 和田和千，田所嘉昭，電気学会

効率と速度制御性の評価，" 信学技報，CAS2008-

東海支部若手セミナー，2009 年 3 月．

14, VLD2008-27, SIP2008-48（2008-6），pp. 75-79,
June 2008.

[388] " 低電源電圧集積化フィルタにおける容量面積の削減 " 瀬川健太郎，和田和千，田所嘉昭，電子情[377] 濱本 浩一，橋本 昌宜，密山 幸男，尾上 孝雄，"

報通信学会東海支部卒業研究発表会，2009 年 3 月．

レイアウトを考慮した基板バイアスクラスタリ[389] 平本俊郎（招待講演），「微細トランジスタの特性ング手法，" 信学技報，VLD2008-159, pp. 195-200,

ばらつき ：原因究明と対策」，VDEC デザイナー

Mar. 2009.

ズフォーラム，東京大学武田先端知ビル，2008[378] 高 永勲，Dawood Alnajjar, 密山幸男，橋本昌宜，

VDEC年報2009.indb 69

20

年度事業報告ナール（仙台，2009）．

ＶＤＥＣ事業の紹介と平成[383] "MOS トランジスタを分割することで熱雑音を低章[372] 鳥塚英樹，菅原 健，本間尚文，佐藤 証，青木孝文，

69

年 6 月 6 日．

尾上孝雄，" 柔軟な信頼性を実現する粗粒度再構[390] 平本俊郎，西田彰男，竹内潔，「10nm 世代に向成可能アーキテクチャの検討，" 電子情報通信

けた MOS トランジスタの特性ばらつきの克服に

学会ディペンダブルコンピューティング研究会，向けて」，日本学術振興会シリコン超集積化シス

No. DC2008-41, November 2008.

テム第 165 委員会研究会，弘済会館（東京），pp.

09.7.23 3:20:12 PM

1-10, 2008 年 4 月 11 日．
[391] 平本俊郎，清水健，筒井元（招待講演），「極薄2008 年 9 月 4 日．

膜 SOI トランジスタにおける量子効果による移[401] 陳杰智，更屋拓哉，宮路幸祐，清水健，平本俊

動度向上」，応用物理学会シリコンテクノロジー

郎，「[110] および [100] 方向マルチシリコンナノ分科会研究集会，東京大学生産技術研究所，pp.

ワイヤ GAA MOS トランジスタにおける移動度評

29-34, 2008 年 6 月 9 日．

価」
，第 69 回応用物理学会学術講演会，中部大学[392] 平本俊郎，竹内 潔，角村貴昭，Arifin T. P. ，西（愛知），4p-E-14, 2008 年 9 月 4 日．

田彰男，蒲原史郎（招待講演），「微細 MOSFET[402] 平本俊郎（招待講演），「シリコンナノエレクトロの特性ばらつきに関する最近の動向について」，ニクスの将来展望」，第 18 回 RCJ 信頼性シンポジ

第 72 回半導体・集積回路技術シンポジウム，pp.

ウム，大田区産業プラザ（東京），pp. 1-8, 2008 年

77-80, 東京農工大学小金井キャンパス，2008 年 7

10 月 30 日．

月 11 日．

[403] 平本俊郎（特別講演），「Beyond CMOS とは？ −[393] 平本俊郎（先端技術講演），「半導体デバイスの将

CMOS の微細化限界を打ち破るために−」，ポス

来像」，STARC フォーラム / シンポジウム 2008,

トシリコン物質・デバイス創製基盤技術アライ

pp. 43-54, パシフィコ横浜，2008 年 7 月 16 日．

アンス平成 20 年度成果報告会，北海道大学学術

1-6

第 章

70

[394] 平本俊郎（特別講演），「微細トランジスタにお1

ＶＤＥＣ事業の紹介と平成年度事業報告20

用物理学会学術講演会，中部大学（愛知），4a-E-6,

交流会館，pp. 71-72, 2008 年 12 月 26 日．

ける特性ばらつきの現状と将来動向」，電子情[404] Toshiro Hiramoto, Jiezhi Chen, YeonJoo Jeong,

報 通 信 学 会 シ リ コ ン 材 料・ デ バ イ ス 研 究 会，

and Takuya Saraya, "Silicon Nanowire MOSFETs:

SDM2008-135, 機械振興会館（東京），2008 年 7 月

Measurements of Mobility and Strain Effects"，東17 日．

京大学グローバル COE「セキュアライフ・エレ[395] 陳 杰智，更屋拓哉，宮地幸祐，清水 健，平本俊郎，「（100）SOI 基板上に作製した [110] および [100]

クトロニクス」シンポジウム，東京大学武田ホール，pp. 409-414, 2009 年 1 月 21 日．

方向マルチシリコンナノワイヤ GAA MOSFET「最先端統計から見た 32nm
[405] 平本俊郎
（招待講演），の移動度評価」，応用物理学会シリコンテクノロ

デバイス特性ばらつき」，システム・デザイン・

ジー分科会研究集会，pp. 6-9, 東京大学生産技術

フォーラム 2009, パシフィコ横浜，pp. 1-14, 2009

研究所，2008 年 7 月 24 日．

年 1 月 23 日．

[396] 平本俊郎，「微細トランジスタにおける固定電荷[406] 清水健，更屋拓哉，平本俊郎（招待講演），「Si（110）

ゆらぎによる特性ばらつき」，科学研究費補助金

面正孔移動度における方向依存性の起源−極薄特定領域研究「シリコンナノエレクトロニクス

SOI を用いた実験的考察−」，応物シリコンテクの新展開」第 4 回全体会議，KKR ホテル名古屋，

ノロジー分科会第 107 回研究集会，機械振興会館，

2008 年 8 月 7 日．

pp. 12-15, 2009 年 1 月 26 日．

[397] 平本俊郎，「微細トランジスタにおける実効酸化[407] 鄭然周，Chen Jiezhi, 更屋拓哉，平本俊郎，「シ膜厚ゆらぎによる特性ばらつき」，科学研究費補

リコンナノワイヤ pMOSFET 及び室温動作単正孔

助金特定領域研究「シリコンナノエレクトロニ

トランジスタにおける一軸歪みの効果」，電子情

クスの新展開」第 4 回全体会議，KKR ホテル名古報通信学会シリコンデバイス・材料研究会，北屋，2008 年 8 月 7 日．

海道大学百年記念会館，2009 年 2 月 27 日．

[398] 平本俊郎，「ナノ MOSFET の揺らぎとデバイスイ[408] 鈴木龍太，鄭然周，更屋拓哉，平本俊郎，「CMOS

ンテグリティ」，科学研究費補助金特定領域研究

ディジタル回路との連携による単電子トランジ「シリコンナノエレクトロニクスの新展開」第 4

スタの自動的特性制御の検討」，2009 年春季第回全体会議，KKR ホテル名古屋，2008 年 8 月 8 日．

56 回応用物理学学術講演会，筑波大学，30a-V-7,[399] 平本俊郎，「トランジスタにおける揺らぎの科学と将来展望」，第 69 回応用物理学会学術講演会シ[409] 朱雷，更屋拓哉，宮地幸祐，平本俊郎，「共通可ンポジウム「ユビキタス世界を支える LSI デバイ

動ゲートを有する反転型 NMOS / 蓄積型 PMOS

スの信頼性物理―信頼性を損なうのはだれだ ? なで構成したインバータ回路の提案」，2009 年春季

ぜか?―」
，
中部大学
（愛知）
，
2p-Y-2, 2008年9月2日．

第 56 回応用物理学学術講演会，筑波大学，30p-V-[400] 鄭然周，宮地幸祐，更屋拓也，平本俊郎，「ナノVDEC年報2009.indb 70

2009 年 3 月 30 日．

4, 2009 年 3 月 30 日．

ワイヤ MOSFET 及び室温動作単電子トランジス[410] 山戸一郎，アリフィン タムシル プトラ，平本俊

タにおける一軸引っ張り歪みの効果」，第 69 回応郎，「微細 MOSFET における Halo 注入がしきい

09.7.23 3:20:12 PM

値電圧ばらつきに与える影響」，2009 年春季第よるガラス基板上インダクタの高精度モデリン

56 回応用物理学学術講演会，筑波大学，30p-V-9,

グ "，2008 ソサイエティ大会講演論文集 エレクト2009 年 3 月 30 日．

ロニクス講演論文集 2, p118, C-12-49（2008）．

[411] 侭竜矢，アリフィン タムシル プトラ，角村貴昭，[422] 阿部俊幸，田主裕一朗，黒木伸一郎，小谷光司，

西田彰男，平本俊郎，「Takeuchi 係数を用いたし

伊藤隆司，" 微細 n 型 SOI-MESFET の電流電圧特きい値電圧ばらつきの基板バイアス依存性の解性 "，2008 ソサイエティ大会講演論文集 エレクト析」，2009 年春季第 56 回応用物理学学術講演会，

ロニクス講演論文集 2, p69, C-10-24（2008）．

筑波大学，30p-V-14, 2009 年 3 月 30 日．

[423] T. Ishikawa, T. Kunimasa, N. Sasaki, Y. Murakami,[412] 鄭然周，更屋拓哉，平本俊郎，「シリコンナノワ

T. Yoshida and K. Tsuga, "An artificial denture for

イヤ pMOSFET 及び室温動作単正孔トランジスタ

swallowing inspection"，第 25 回「センサ・マイ

における一軸歪みの効果」，2009 年春季第 56 回応

クロマシンと応用システム」シンポジウム予稿

用物理学学術講演会，筑波大学，1a-V-2, 2009 年 4集，pp. 417-420,（2008）．

月 1 日．

[424] 鈴 木・ 光 部・ 七 枝・ 笠 木，" 表 面 マ イ ク ロ キ ャ
ビティを用いた選択的放射体に関する基礎的研[100] 方向（110）シリコンナノワイヤ GAA MOS ト

究 ," 第 13 回動力エネルギー技術シンポジウム，札

ランジスタにおける電子移動度評価」，2009 年

幌，（2008），pp. 419-420.

春季第 56 回応用物理学学術講演会，筑波大学，[414] 陳杰智，更屋拓哉，平本俊郎，「シリコンナノワ
イヤ GAA MOS トランジスタにおける電子移動度

ト発電器のための高性能フッ素ポリマーの開発 ," 第 13 回動力エネルギー技術シンポジウム，札幌，（2008），pp. 429-430.

の温度依存性評価」，2009 年春季第 56 回応用物理[426] 西村・三輪・橋本・鈴木・笠木，" 抗原抗体反応

学学術講演会，筑波大学，1a-V-11, 2009 年 4 月 1 日．

を用いた連続式マイクロ細胞分離に関する研究 ,"[415] 清水健，更屋拓哉，平本俊郎，「Si（110）面正孔移第 25 回「センサ・マイクロマシンと応用システ
ムシンポジウム」，沖縄，（2008），pp. 853-854.

いた実験的考察−」，2009 年春季第 56 回応用物理[427] Wu・鈴木・笠木，" エレクトレット膜上の L-DEP

学学術講演会，筑波大学，1p-V-1, 2009 年 4 月 1 日．

を用いた液滴駆動のモデリング ," 第 25 回「セン[416] 清水健，平本俊郎，「一軸性圧縮応力による（110）

サ・マイクロマシンと応用システムシンポジウ

面 極 薄 SOI pMOSFET の 移 動 度 向 上 」，2009 年
春季第 56 回応用物理学学術講演会，筑波大学，
1p-V-2, 2009 年 4 月 1 日．

ム」
，沖縄，
（2008），pp. 785-786.
[428] 井 口・ 鈴 木・ 笠 木，" ラ ミ ネ ー シ ョ ン ミ キ サ ーと磁気セパレータを用いたマイクロ免疫磁気細[417] 菅野貴仁，更屋拓哉，鈴木龍太，平本俊郎，「SOQ

胞分離システムの開発 ," 第 25 回「センサ・マ

基板上に作製した MOS トランジスタの移動度評

イクロマシンと応用システムシンポジウム」，沖価」，2009 年春季第 56 回応用物理学学術講演会，

縄，（2008），pp. 851-852.

筑波大学，1p-V-12, 2009 年 4 月 1 日．
[418] 平本俊郎，陳杰智，鄭然周，更屋拓哉，「シリコ
ンナノワイヤトランジスタにおける移動度とひずみ効果」，2009 年春季第 56 回応用物理学学術講る THz 波偏光回転制御 " 28aVD-10, 日本物理学会
第 64 回年次大会（2009 年 3 月）．
[430] 星 野 隆 行，金 野 智 浩，石 原 一 彦，森 島 圭 祐，" 細胞を駆動力としたバイオハイブリッド素子の自[419] 佐 々 木 敦 史， 小 谷 光 司， 伊 藤 隆 司，"UHF 帯

己 組 織 的 構 築 "，第 4 回 LSW 研 究 会 シ ン ポ ジ ウ

RFID 向け高効率差動型整流回路 "，電子情報通ム，P08，北海道大，札幌，1 月 9 日（2009）（査読無信学会技術研究報告 信学技報，Vol. 108, No. 334,

し）．
[431] 星野隆行，金野智浩，石原一彦，森島圭祐 ：" 移[420] 越本洋平，小谷光司，伊藤隆司，" インバータア

動運動により細胞内に導入されるナノインター

ンプによる電荷積分回路を用いた FeRAM の読

フェース "，第 26 回日本ロボット学会学術講演

み出し安定化 "，2008 ソサイエティ大会講演論会，1G2-04，神 戸 大 学，神 戸，9 月 9-11 日（09. 09.

文集 エレクトロニクス講演論文集 2, p83, C-12-14

2008）（査読なし）．

（2008）．
[421] 春山健，小谷光司，伊藤隆司，" ラダーモデルにVDEC年報2009.indb 71

20[429] 神田，小西，五神 " 人工キラル格子の光励起によ演会，筑波大学，1p-X-5, 2009 年 4 月 1 日．

SIS2008-45, pp. 17-21, Dec. 2008.

1

年度事業報告動度における方向依存性の起源 −極薄 SOI を用

71

ＶＤＥＣ事業の紹介と平成

1a-V-10, 2009 年 4 月 1 日．

[425] 坂根・鈴木・笠木，" マイクロ振動型エレクトレッ

1-6

第 章

[413] 陳 杰 智， 更 屋 拓 哉， 平 本 俊 郎，「[110] お よ び[432] 星野隆行，金野智浩，石原一彦，森島圭祐 ! " 細胞運動によって構築するナノデバイス "，特定領09.7.23 3:20:13 PM

域「バイオ操作」若手研究者第 3 回ワークショッ
プ，第 3 部，那覇，7 月 11 日
（2008）（査読なし）．

義昭，杉山 正和， "Si 上 InGaAs の微小領域選択の移動運動によって構築するナノデバイス "，日MOVPE における横方向成長促進と均一性向上 "，本機械学会 ロボティクス・メカトロニクス講演

化学工学会第 74 年会，A114，横浜，2009 年 3 月 18

会 2008，2P2-J19，ビッグハット，長野，6 月 5-7 日

日．
[444] 杉山 正和，出浦 桃子，星井 拓也，竹中 充，高木 信[434] 星 野 隆 行，金 野 智 浩，石 原 一 彦，森 島 圭 祐，" 集一，中野 義昭， "Si（111）基板上 InGaAs チャネル

束イオンビームにより作製したナノピラーの細層の微小領域選択成長 "， 日本学術振興会第 145

胞自己刺入と細胞内活動計測デバイスへの応委員会第 114 回研究会，2008 年 6 月 13 日，明治大

用 "，化学とマイクロ・ナノシステム研究会講演

学駿河台キャンパス
（お茶の水）．

会，FP30，九州大学，福岡，5 月 20-21 日（2008），pp.
[435] 肥後昭男，高橋一浩，中田宗樹，中野義昭，藤田博

第 章

72

成長 "，日本学術振興会第 147 委員会第 102 回研究之，年吉洋，パリレン保護による Si 細線 MEMS 変会，2008 年 9 月 26 日，弘済会館（四ッ谷）．

調素子の作製方法の検討，ロボティクス・メカト[446] 久保田雅則，三田吉郎，杉山正和 ," 異方性・等方ロニクス講演会

1[445] 杉山 正和，出浦 桃子，星井 拓也，竹中 充，高木 信
一，中野 義昭， "Si 基板上 InGaAs の微小領域選択34（査読無し）．

ＶＤＥＣ事業の紹介と平成年度事業報告20[443] 出浦 桃子，星井 拓也，竹中 充，高木 信一，中野[433] 星野隆行，金野智浩，石原一彦，森島圭祐，" 細胞（2008）（査読無し）．

1-6

会，4a-CF-2，名古屋，2008 年 9 月 4 日．

2008年6月5日〜7日

長野ビッ

ク パット．
[436] 石塚 彰・肥後昭男・中野義昭，Si フォトニック

性を組み合わせたシリコン深掘りエッチングの形状へのアスペクト比の効果 ", 化学工学会第 40
回秋季大会，東北大学，September, 2008.

MEMS grating の作製方法についての検討，平成[447] 杉山正和，久保田雅則，三田吉郎 ,"Si 深掘り技術

21 年電気学会全国大会 2009 年 3 月 17 日〜 19 日の基礎と最新動向 ", 電子ジャーナル第 179 回テク北海道大学．

ニカルシンポジウム，東京，May, 2008.

[437] 肥後昭男・石塚 彰・中野義昭，1X2 シリコンフォ[448] 種村拓夫，ソーアンジ イブラーヒム ムラット，武トニック MEMS スイッチの作製方法の検討，平田浩司，中野義昭，" フェーズアレイ型半導体光成 21 年電気学会全国大会 2009 年 3 月 17 日〜 19

パケットスイッチの研究開発 ," PN2008-87, 電子

日北海道大学．

情報通信学会技術研究報告，フォトニックネット[438] 武田浩司，竹中充，種村拓夫，中野義昭，「MZI 双．
ワーク研究会（2009）

安定レーザーによる静的全光フリップ・ フロッ[449] I. M. Soganci, T. Tanemura, and Y. Nakano,

プ動作の実証」，第 56 回応用物理学関係 連合講演

"Integrated Broadband 1x8 Optical Phased-Array会，1p-B-12，筑波大学（茨城），2009 年 3 月．

Switch with Low Polarization Sensitivity and[439] 武田浩司，竹中充，種村拓夫，中野義昭，「DBR-

Nanoseconds Reconfiguration Time," PN2008-53,

MMI-BLD 全光フリップ・フロップの波長 可変特性」，第 69 回応用物理学会学術講演会， 4a-ZN6，中部大学（愛知），2008 年 9 月．

IEICE Technical Report（2009）．
[450] 藤 村 拓 也，種 村 拓 夫，中 野 義 昭，"InGaAsP/
InP ビーム曲折型 1 × N 光スイッチに関する研[440] 出浦 桃子，星井 拓也，竹中 充，高木 信一，中野 義

究 ,"2a-A-6, 2009 年応用物理学会春季大会（2009）．

昭，杉山 正和， " 微小領域選択 MOVPE における[451] 種村拓夫，ソーアンジ・イブラヒム・ムラット，武Si 上 InGaAs の成長機構に対する Ga 組成の影響 "，田浩司，中野義昭，" 光パケットスイッチング用

第 27 回電子材料シンポジウム，B-5，修善寺，2008

InP 集積フェーズアレイ型 1xN 光スイッチ ," C-3-

年 7 月 9 日．

54, 2008 年電子情報通信学会ソサイエティ大会[441] 出浦 桃子，星井 拓也，竹中 充，高木 信一，中野 義[452] 出浦 桃子，近藤 佳幸，星井 拓也，竹中 充，高木Si 上 InGaAs の横方向成長過程 "， 第 69 回応用物

信一，中野 義昭，杉山 正和， " 多段階成長を用い理学会学術講演会，4a-CF-1，名古屋，2008 年 9 月 4た微小領域選択 MOVPE における Si 上 InGaAs の日．

面内均一化 "， 第 56 回応用物理学関係連合講演[442] 出浦 桃子，星井 拓也，山本 剛久，幾原 雄一，竹VDEC年報2009.indb 72（2008）．

昭，杉山 正和， " 微小領域選択 MOVPE における会，2a-J-7，つくば，2009 年 4 月 2 日．

中 充，高木 信一，中野 義 昭，杉山 正和， " 微小[453] 近藤 佳幸，出浦 桃子，竹中 充，高木 信一，中野 義

領域選択 MOVPE における Si 上 InGaAs の Ga 組

昭，杉山 正和， " 微小領域選択 MOVPE における成と結晶構造 "， 第 69 回応用物理学会学術講演

Si 上 InAs 核発生の成長条件依存性 "，第 56 回応用

09.7.23 3:20:13 PM

物理学関係連合講演会，2a-J-6，つくば，2009 年 4「センサ・マイクロマシンと応用システム」シン

月 2 日．

ポジウム，October 22-24, 2008.

[454] 佐々木，岡部" プリント配線板電源層からの放[467] 酒造 正樹，原 啓樹，ドロネー ジャン=ジャック，山

射雑音低減方法の検討 "，12B-6, 第 23 回エレクト

田 一郎，" 誘電泳動を用いた水耕栽培用の菌濃度

ロニクス実装学会講演大会（2009）．

センサ ," 第 25 回「センサ・マイクロマシンと応用[455] 岩本伸一朗，開衛華，岩田忠久，磯貝明，" 原子間システム」シンポジウム，October 22-24, 2008.

力顕微鏡を用いたセルロースシングルナノファ[468] 中井 隆志，西山 翔，酒造 正樹，ドロネー ジャン =イバーの弾性率測定 "，pp. 59，第 59 回日本木材学

ジャック，山田 一郎，" パリレンを固定相に用い会大会研究発表要旨集．

た半充填カラム ," 第 18 回化学とマイクロ・ナノ[456] 本木実，松尾和典，大山英典 , 黒川憲宏，山本 博

システム研究会，December 8-9, 2008.

康，"HDL および ASIC 設計開発環境の整備とそれ[469] 前田 悦男，遠藤 弘一，三栗谷 祥，酒造 正樹，山田を通した協同教育 "，pp. 399-404，高専教育 No. 32.

一郎，ドロネー ジャン = ジャック，" サブ波長構造[457] 加藤，" カーボンナノチューブの電界発光 "，JST

配列による透過光増幅現象を用いた水素ガスセ

さきがけ「光の創生・操作・展開」領域会議，2008

ンサの研究 ," 2009 年春季 第 56 回応用物理学関係

年 5 月 28 日．

連合講演会，March 30-April 2, 2009.

さきがけ「物質と光作用」領域会議，2008 年 6 月

川久美，大橋隆哉，吉武宏，竹井洋，山崎典子，満7 日．

田和久，前田龍太郎，"TES 型 X 線マイクロカロリ

さきがけ「物質と光作用」領域会議，2008 年 10月 22 日．
[460] 加藤，" ナノチューブにおける電子と光の相互作

メータの性能向上を目指した基礎特性評価 "，日本物理学会 2009 年春期年会．
[471] 高木うた子，江副祐一郎，三石郁之，輿石真樹，満田和久，山崎典子，大橋隆哉，加藤史樹，杉山

用 "，ナノフォトニクス総合的展開シンポジウム

進，Riveros Raul, " 将来衛星に向けた超軽量・高（2008）．

分解能 MEMS 光学系の基礎開発（1）"，応用物理[461] Y. K. Kato, "Electrical manipulation of electron
spins in nonmagnetic semiconductors"，理化学研[462] 加[472] 三石郁之，輿石真樹，満田和久，山崎典子，前田良知，江副祐一郎，白田渉雪，林多佳由，高野貴

藤，" E l e c t r i c a l l y d r i v e n t h e r m a l l i g h t

之，前田龍太郎，"C Kα蛍光輝線（0.29keV）を用い

emission from individual single-walled carbon

た超軽量 MEMS 光学系の X 線評価 "，日本天文学

nanotubes"，東京大学グローバル COE「セキュア会 2008 年秋季年会（2008）．

ライフ・エレクトロニクス」シンポジウム（2009）．

[473] 赤松弘規，石崎欣尚，星野晶夫，江副祐一郎，大橋[463] 嶋田，"Electrical and optical characterization of隆哉，吉野友崇，竹井洋，山崎典子，満田和久，大nano-carbon materials"，東京大学グローバル COE

島 泰，田中啓一，"TES 型γ線マイクロカロリメー「セキュアライフ・エレクトロニクス」シンポジ

タのインピーダンス測定による特性評価 "，日本

ウム
（2009）．

天文学会 2008 年秋季年会（2008）．

[464] 中井 隆志，西山 翔，酒造 正樹，ドロネー ジャン[474] 満田，" 超電導 X 線検出器の原理と応用 "，低温工= ジャック，山田 一郎，" 官能基を有するパリレ学協会超電導応用研究会，山形（2008）．

ンを固定相に用いたマイクロガスクロマトグラ[475] 満田，" 超伝導遷移端（TES）型 X 線マイクロカロリ

フィカラム ," 平成 20 年度センサ・マイクロマシ

メータの開発の現状と応用 "，超伝導エレクトロニ

ン部門総合研究会，June 12-13, 2008.

クス第146委員会第84回研究会，東京，2009年1月．

[465] 遠藤 弘一，辻 亮輔，酒造 正樹，ドロネー ジャン[476] 森谷紘己，小嶋祐輔，長藤圭介，糟谷圭吾，濱口哲= ジャック，山田 一郎，" パラジウムホールアレ

也，中尾政之，「フィールドエミッションディスプ

イを用いた水素ガスセンサ ," 第 25 回「センサ・レイのための通電加熱による酸化タングステン

マイクロマシンと応用システム」シンポジウ

ナノワイヤの生成」精密工学会春季講演会，日本ム，October 22-24, 2008.

大，2008.

[466] 西山 翔，中井 隆志，酒造 正樹，ドロネー ジャン =[477] 廣田智一，豊田紀章，山田公，長藤圭介，濱口哲

ジャック，山田 一郎，" マイクロガスクロマトグ

也，谷弘詞，「ガスクラスターイオンビーム照射に

ラフィのためのパリレン固定相カラム ," 第 25 回

よる平坦化の表面形状依存性」日本応用物理学

VDEC年報2009.indb 73

20

年度事業報告究所 次世代ナノシンポジウム（2008）．

学会 2009 年 3 月．

1

ＶＤＥＣ事業の紹介と平成[470] 赤松弘規，石崎欣尚，阿部祐輝，江副祐一郎，石

第 章

73

[458] 加藤，" カーボンナノチューブの電界発光 "，JST[459] 加藤，" カーボンナノチューブの電界発光 "，JST1-6

09.7.23 3:20:13 PM

会秋季大会，2008.
[478] 廣田智一，豊田紀章，山田公，長藤圭介，濱口哲

化法における MEMS ポストプロセスの検討」電

也，中尾政之，谷弘詞，坂根康夫「ガスクラスター

気 学 会 マ イ ク ロ マ シ ン・ セ ン サ シ ス テ ム 研 究

イオンビームによるパターン間への埋め込み構

会，2008 年 6 月 12 日〜 13 日，仙台市戦災復興記念

造形成」第 56 回応用物理学関係連合講演会，筑波館，MSS-08-4.

大学，2009.
[479] Yasushi Hashimoto, Akihito Nakai, Hajime[491] 高橋一浩，藤田博之，年吉洋，「SOI CMOS −MEMS における MEMS プロセスの信頼性評価」
第 2 回 集 積 化 MEMS 技 術 研 究

Kawano, Kiyoshi Matsumoto, Isao Shimoyama,

応用物理学会"Thin and Small Ultrasonic Distance Sensor with会，2008 年 11 月 21 日，東京大学生産技術研究所．

Thermoacoustic Transmitter and Piezoresistive

1-6

之，板谷和彦，「CMOS-Frist, MEMS-Last 型集積[492] 年吉洋，三田信，
「MEMS における機械構造

C a n t i l e v e r R e c e i v e r, " 2B3-2, A s i a - P a c i f i cの電気回路化」，日本機械学会 15 期 関東支部総Conference on Transducers and Micro-Nano

会講演会オーガナイズド・セッション「機械工Technology 2008（APCOT '08）
（2008）．

学が支援する微細加工技術（半導体・MEMS・[480] 南川，大野， 西村，Damayanthi, 伊予本，高橋，大NEMS）」，2009 年 3 月 7 日，茨城大学（基調講演）．

谷，佐藤，豊川，谷田，宇留賀，" 自己温度安定性を[493] 藤田博之，" バイオ MEMS と医療応用 -Bio-MEMS

有する放射線吸収体を用いた超伝導転移端マイ

for medical applications-"，応用電子物性分科会

クロカロリメータ（2）"，2008 年秋季第 69 回応用物研究例会，第 14 巻，第 1 号，pp. 16-25, 機械振興会

理学会学術講演会（2008）．

館，東京（2008）．

第 章

74

1

ＶＤＥＣ事業の紹介と平成[481] 大野，" イントロダクトリートーク ：放射線スペク[494] B. Wee, M. Kumemura, D. Collard, H. Fujita,

トロスコピーの最前線 "，2008 年秋季第 69回応用物"Integration of closed microfluidics and open

理学会学術講演会シンポジウム「放射線分科会企

dr oplet actuation on a single lab-on-a-chip

画 ：放射線スペクトロスコピーの最前線」（2008）．

device"，日本機械学会[482] 伊豫本，" 超伝導転移端検出器による高エネル
ギー分解能スペクトロスコピー "，平成 20 年度電気学会東京支部連合研究会（2008）．

情報・知能・精密機器部

門講演会（IIP2008），No. 08-3, pp. 242-243, 東京工業大学大岡山キャンパス（2008）．
[495] 久米村百子，榊直由，クリストフ・ヤマハタ，ド[483] 伊豫本，"NASA・東大における超伝導遷移端検出

ミニク・コラール，橋口原，藤田博之，"MEMS

器 "，日本学術振興会第 146 超伝導エレクトロニク

ピンセットを用いた長鎖高分子捕獲方法の最適

ス研究会情報処理・通信分科会研究会 "（2009）．

化（Optimization of long molecular trapping with

年度事業報告20[484] 伊予本，"TES と関連技術 "「超伝導カメラと関連技術」研究会（2009）つくば．
[485] 高橋，" 放射線計測の最前線 "，日本放射線安全管
理学会 6 月シンポジウム（2008）．

MEMS tweezers）"，日本機械学会

情報・知能・

精密機器部門講演会（IIP2008），No. 08-3, pp. 244245, 東京工業大学大岡山キャンパス（2008）．
[496] 山下清隆，Benoit Charlot, Winston Sun, 角嶋邦[486] 藤田，高橋，猪野，清水，岸本，古坂，奥，鈴木，" 微之，藤田博之，年吉洋，"MEMS 共振子を用いた電細孔形成技術を利用した中性子検出用 MSGC の界電子放出電流の変調と検出 "，平成 20 年電気学開発 "，原子力学会秋の大会（2008）．

会全国大会講演論文集，第 3 分冊，p. 145, 福岡工[487] 高橋，" 中性子 MSGC の開発 "，中性子デバイス研究会（2009）．

業大学（2008）．
[497] 山根大輔，Sun Winston, 清田晴信，川崎繁男，藤[488] 石川靖彦，和田一実，" リング共振器における高田博之，年吉洋，" 導波路 / アクチュエータ間のレ輝度シリコン発光と歪 Ge 直接ギャップの可能

イヤ分離設計による RF-MEMS スイッチ "，平成性 "，第 56 回 応 用 物 理 学 関 係 連 合 講 演 会，つ く

20 年電気学会全国大会講演論文集，第 3 分冊，p.

ば，2009.

146, 福岡工業大学（2008）．

[489] 大 平 康 隆，Chekhovskiy Aleksandr，山 野 井 俊[498] M . C . T a r h a n , R . Yo k o k a w a , H . F u j i t a ,雄，遠藤 尚，藤田博之，年吉 洋，「画像ディスプ"INTEGRATION OF MICROMACHINED

レィ用ハイパワー・ハンドリング MEMS スキャ

STRUCTURES WITH KINESIN BASEDナ」電気学会マイクロマシン・センサシステム

TRANSPORT SYSTEM"，第17回化学とマイクロ・研究会，2008 年 6 月 12 日〜 13 日，仙台市戦災復興

ナノシステム研究会，p. 27, 福岡，日本（2008）．

記念館，MSS-08-6.
[490] 靍橋一浩，藤田博之，年吉 洋，鈴木和拓，舟木英

VDEC年報2009.indb 74[499] 高橋一浩，藤田博之，年吉洋，鈴木和拓，舟木英之，板谷和彦，"CMOS-First, MEMS-Last 型集積化

09.7.23 3:20:13 PM

法における MEMS ポストプロセスの検討 "，電気Pt Nano Wire"，Proceedings of the 25th Sensor

学会研究会資料，センサ・マイクロマシン部門総Symposium on Sensors, Micromachines, and合研究会，MSS-08-1, pp. 17-21, 東北大学
（2008）．

Applied Systems, pp. 621-624, 沖縄（2008）．

[500] J.W. Park, O. Ducloux, S. Nishida, and H. Fujita,[509] O. Ducloux, J.W. Park, N. Tiercelin, P. Pernod, V.

"Laser excited fork type cantilever as insulin

Preobrazhensky and H. Fujita, "MEMS resonators

biosensor"，電気学会研究会資料，センサ・マイク

actuated by TbCo/FeCo Nanostr uctured

ロマシン部門総合研究会，BMS-08-10, p. 21, 東北

Magnetostrictive Multilayers in Liquid

大学（2008）．

Environment"，Proceedings of the 25th Sensor[501] ベルナルド・ウィー，久米村百子，藤田博之，ドSymposium on Sensors, Micromachines, andミニク・コラール，" 液体誘電泳動による DNA 液

Applied Systems, pp. 365-368, 沖縄（2008）．

滴形成の最適化 "，電気学会研究会資料，センサ・[510] 潮見俊輔，藤田博之，安積欣志，"MEMS 技術によマイクロマシン部門総合研究会，BMS-08-11, pp.

る薄膜 Bucky-gel 型人工筋肉 "，第 25 回「センサ・25-29, 東北大学
（2008）．

マイクロマシンと応用システム」シンポジウム[502] 大平康隆，CHEKHOVSKIY Aleksandr, 山野井俊

1-6

講演概要集，p. 122, 沖縄（2008）．

用ハイパワー・ハンドリング MEMS スキャナ "，電"Optimizing the condition of glutaraldehyde

気学会研究会資料，センサ・マイクロマシン部門

attachment for an immunobiosensor -総合研究会，MSS-08-6, pp. 29-33, 東北大学
（2008）．

by means of fluoscent labeling and AFM[503] 石田忠，仲島祐樹，藤田博之，" 金対シリコン対

scanning -"，Proceedings of the 25th Sensor

向探針を用いたシリコン表面への金ナノクラ

Symposium on Sensors, Micromachines, andス タ ー の TEM 内 散 布 方 法 "，電 気 学 会 研 究 会

Applied Systems, pp. 369-372, 沖縄（2008）．

資 料，セ ン サ・ マ イ ク ロ マ シ ン 部 門 総 合 研 究[512] M. Cordero, E. Sarajlic, H. Fujita, "Simple andAccurate Estimation of Nonlinear Resonant[504] 松山知弘，三田吉郎，久保田雅則，柴田直，藤田Characteristics for a Buckled MEMS Bridge

博之，" 静電駆動型大面積 MEMS における消費電

Resonator with Consideration of Temperature

力 "，電気学会研究会資料，センサ・マイクロマシ

E f f e c t s "，P r o c e e d i n g s o f t h e 25t h S e n s o r

ン部門総合研究会，MSS-08-20, pp. 95-100, 東北大

Symposium on Sensors, Micromachines, and学（2008）．

Applied Systems, pp. 557-560, 沖縄（2008）．

[505] 永井萌土，浅井博，藤田博之，" ツリガネムシを駆[513] 藤 田 博 之，"MEMS に よ る 異 機 能 集 積 化 プ ロ セ

動源とする MEMS 作製のためのツリガネムシへス "，第 2 回集積化 MEMS 技術研究会，p. 8, 東京の人工物接着 "，電気学会研究会資料，センサ・

大学生産技術研究所（2008）．

マイクロマシン部門総合研究会，BMS-08-12, pp.
31-35, 東北大学
（2008）．
[506] 朴柾昱 , Olivier Ducloux, 西田周平，藤田博之，"フォーク型カンチレバーインスリンセンに お け る MEMS ポ ス ト プ ロ セ ス の 信 頼 性 評
価 "，第 2 回集積化 MEMS 技術研究会，p. 13, 東京
大学生産技術研究所（2008）．
[515] 藤 田 博 之，「" BEANS プ ロ ジ ェ ク ト の 構 想 と 意マシン部門総合研究会，BMS-08-10, pp. 21-24, 東義」"，「MEMS の製造技術」研究成果発表・研究

北大学（2008）．

会，かながわサイエンスパーク（2008）．

[507] R . Yo k o k a w a , M . C . Ta r h a n , C . B o t t i e r, D .

[516] 曽根順治，望月俊輔，藤田博之，" 回路シュミレー

Collard, H. Fujita, M. Kasahara, "DNA molecule

ターにおける動特性の検討 "，MemsOne ユーザ会

manipulation by motor proteins and enzymatic

東京第 1 回，（財）マイクロマシンセンター MMC

reaction at the single molecule level"，Proceedings

テクノサロン（2008）．

VDEC年報2009.indb 75

20[514] 高橋一浩，藤田博之，年吉洋，"SOI CMOS-MEMS

サー "，電気学会研究会資料，センサ・マイクロof the 25th Sensor Symposium on Sensors,[517] 曽根順治，藤田博之，" リリース版の 2 次要素に対Micromachines, and Applied Systems, pp. 381-384,

するメッシュ細かさと計算精度検証 "，MemsOne

沖縄（2008）．

ユーザ会東京第 1 回，（財）マイクロマシンセン[508] Haruki Shoji, Tadashi Ishida, Hiroyuki Fujita, "In

1

年度事業報告会，MSS-08-21, pp. 101-105, 東北大学
（2008）．

75

ＶＤＥＣ事業の紹介と平成[511] J.W. Park, O. Ducloux and Hiroyuki Fujita,

第 章雄，遠藤尚，藤田博之，年吉洋，" 画像ディスプレイ

ター MMC テクノサロン（2008）．

Situ TEM Obser vation of Structural Change in[518] Hiroyuki Fujita and Dominique Collard, MolecularContact-Growth-Retracition-Fracture Process ofHandling and Sensing for Advanced Biomedical

09.7.23 3:20:13 PM

Te c h n o l o g y, P r o c e e d i n g s o f G l o b a l C O E[4] 藤田博之，" 第 2 章マイクロマシンの拓く豊かなSymposium on Secure-Life Electronics, pp. 71-77,

社会 "，続く世代に何を渡すのか - ゆたかさ・環東京大学武田先端知ビル（2009）．

境・科学技術 - 武田計測先端知財団編，化学同人[519] Daisuke Yamane, Harunobu Seita, Winston Sun,

（2008）．

Shigeo Kawasaki, Hiroyuki Fujita and Hiroshi[5] 藤田博之，" 第 4 章シリコンと関連材料 "，マイクToshiyoshi, Resear ch and Development of

ロ・ナノ化学チップと医療・環境・バイオ分析，技RF-MEMS Switches for Adaptive Phased Array

術教育出版社（2008）．

Antenna Systems, Proceedings of Global COE[6] Ersin Altintas, Hiroyuki Fujita, "The importance

Symposium on Secure-Life Electronics, pp. 421-

and the position of nanotechnologies in424, 東京大学武田先端知ビル（2009）．

development and indus trilization"，Vol. 2, pp.

[520] Yu h e o n Y i , H i r o y u k i F u j i t a , a n d H i r o s h i

157-167, Trade Chamber of Istanbul（2008）．

Toshiyoshi, Dynamic model of a parallel plate
actuator with pullin consideration for CMOS1-6

MEMS simultaneous behavior anticipation,

第 章

76

1

ＶＤＥＣ事業の紹介と平成年度事業報告20

5. 特許等

The 15th Workshop on Synthesis and System[1] マタウシュハンス・ユルゲン，小出哲士，山岡

Integration of Mixed Information Technologies,

功佑，" 画像分割装置および画像分割方法 "，特pp. 370-373, okinawa（2009）．

願 2008-542958，平成 20 年 9 月 11 日日本国移行日，[521] 藤田博之，MEMS 製造技術と光・バイオ・ナノへの応用，4 大学ナノ・マイクロファブリケーショ
ンコンソーシアム拠点形成シンポジウム，川崎市

7 月 31 日国際出願．
[2] 石崎雅勝，熊木武志，田上正治，今井雄太，小出哲士，マタウシュ ハンスユルゲン，行天隆幸，

産業振興会館（2009）．
[522] 劉洋，森島哲，八井崇，米澤PCT 出願番号 ：PCT/ JP2008/002066，平成 20 年

徹，鷲津正夫，藤田野田英行，奥野義弘，有本和民，" 半導体装置 "，博之，大津元一，光学禁制準位を用いた近接場光特願 2009-006947，平成 21 年 1 月 15 日出願．

ナノドットカップラーの開発，2009 年春季 第 56

[3] 廣瀬 哲也，鬼頭 豊明，大﨑 勇士，" 基準電流源

回応用物理学関係連合講演会，Vol. 3, 筑波大学

回路，" 特願 2009-048379（2009 年 3 月 2 日）．

（2009）．
[523] 中田宗樹・高橋一浩・高橋巧也・肥後昭男・藤[4] 廣瀬 哲也，松本 啓，大﨑 勇士，"CMOS インバー
タ回路，" 特願 2009-48641（2009 年 3 月 2 日）．

田博之・年吉洋，斜め Deep-RIE を用いた静電ア[5] 特願 2008-292854, " 相互接続構造および論理回路

クチュエータの作製，平成 21 年電気学会全国大装置 "，末吉敏則，飯田全広，尼崎太樹，井上万輝，

会，札幌（2009）．

平松達夫．
[6] 吉田浩章，森下賢志，藤田昌宏，“回路検証装置，

4. 著書

回路検証システム及び回路検証機能付 LSI,” 特願2008-145413, 米国特願 61/152349.

[1] 吉川昌範（編著），三田吉郎（分担執筆），" 最新機械・機器要素技術 " 2 章 10 節「センサー」，3 章 15
節「センサ・アクチュエータの加工（光学リソ含
む）」，NGT コーポレーション（2008）．

6. その他[1] 土谷，小野寺，" ミリ波・準ミリ波帯におけるシ[2] M. Tanaka, M. Yokoyama, P-N. Hai, and S.

リコン上のダミーメタルのスパイラルインダク

O h y a（I n v i t e d r e v i e w p a p e r）" P r o p e r t i e s

タへの影響 "，アジレント EEsof EDA フォーラム

and functionalities of MnAs/III-V hybrid and2008（2008）．

composite str uctur es"Semiconductors and[2] 次田 祐輔，上野 憲一，廣瀬 哲也，浅井 哲也，雨宮Semimetals, Vol. 82, Spintr onics, Elsevier,

好仁，" 低電圧 CMOS ディジタル回路のプロセス・

November 2008. 500 pages, ISBN-13: 978-0-08-

温度バラツキ補正アーキテクチャ構築，"VDEC デ

044956-2, ISBN-10: 0-08-044956-5.

ザイナーフォーラム2008, P-02,（東京），2008年6月．

[3] 藤 田 博 之 " 第 2 編 マ イ ク ロ マ シ ン /MEMS 応[3] 廣瀬 哲也，"CMOS トランジスタの物理特性を利用 デ バ イ ス 第 1 章 ア ク チ ュ エ ー タ "，pp. 32-35,用した集積回路設計，"KOBE 工学サミット，（神Electric Journal 別 冊，2008 マ イ ク ロ マ シ ン /MEMS 技術大全．

VDEC年報2009.indb 76

戸），2008 年 12 月．
[4] H.Yamauchi, 2009 ISSCC T utorial "Variation

09.7.23 3:20:13 PM

Tolerant SRAM Circuit Design" 2009.2.

巻，1072 号，（2008），pp. 158-160.

[5] 三簾，町田，和保，" 低電圧電流モード連続時間[20] 三輪・鈴木・笠木，" 抗原抗体反応を用いたマイΔΣ変調器とその要素回路 "，2008 年 VDEC 年報

クロ細胞分離デバイス ," 細胞分離・操作技術の（2009）．

最前線，シー・エム・シー出版，（2008），pp. 129-[6] 芥川，和保，" マルチビット方式アルゴリズミッ
ク型アナログ / デジタル変換器 "，2008 年 VDEC

141.
[21] 鈴 木，" 環 境 振 動 発 電 の た め の マ イ ク ロ・ エ
レ ク ト レ ッ ト 発 電 器 ," 豊 田 研 究 報 告，Vol. 61,

年報（2009）．
[7] 町田，和保，" 時間領域を用いた ADC とその要素
回路 "，2008 年 VDEC 年報（2009）．
[8] Youhua Shi, Nozomu Togawa, Masao Yanagisawa,，pp. 155-160.
（2008）[22] 鈴木，" マイクロ環境発電デバイスの研究動向 ,"電気学会誌，128 巻，7 号，（2008），pp. 435-438.

Tatsuo Ohtsuki, "Unknow response masking with[23] 鈴木，" マイクロ熱光発電システムの開発に向け

minimized obser vable reponse lose and maskて ," 伝熱，47 巻，No. 201,（2008），pp. 26-32.
[24] 鈴 木・ 坂 根，“ エ レ ク ト レ ッ ト 高 分 子 膜 を 用 い

date," IEEE APCCAS 2008.
[9] 羽生貴弘，" 不揮発性機能デバイスの可能性〜不たマイクロ振動型発電器−期待されるユビ

キタス機器への利用 ,” 未来材料，Vol. 8, No. 11,

調査委員会，東京，Jan. 9, 2008.

（2008），pp. 50-52.

[10] 羽生貴弘，"TMR ロジックとその応用，" 日本磁気Tokyo for J-PARC"，MILAND.

[11] 羽生貴弘，松本敦，松永翔雲，"TMR ロジックと[26] 藤 田，高 橋，Sipaun, 石，猪 野，清 水，北 本，古その可能性，" 第 55 回応用物理関係連合講演会講坂，奥，鈴木，"Development of a Two-Dimensional

演予稿集，27p-A-10, March 2008.

Position Sensitive MSGC with New Multi-Layering[12] 羽生貴弘，" スピンを用いた不揮発論理回路の現状と展望，"（社）電子情報技術産業協会（JEITA）
スピントロニクス技術分科会，Nov. 19, 2008.

Technique for Neutron Application"，2008 Nuclear
Science Symposium（2008）Germany.
[27] 高橋，藤田，"Gas proportional scintillation counter
with transparent MSGC"，The 1st international

Based on Logic-in-Memor y Architecture Using

conference on Technology and Instrumentation in

Magnetic Tunnel Junctions," Prime 2008 Meeting,Particle Physics（2009）Japan.

p. 2105, Honolulu, Hawaii, Oct. 15, 2008.
[14] 羽生貴弘，"TMR ロジック，" 応用物理学会・シ
リコンテクノロジー研究集会，March 16, 2009.
[15] Takahiro Hanyu, "TMR Logic! Nonvolatile Logic
Circuit Based on Logic-in-Memor y Architecture
Using Magnetic Tunnel Junctions," PRiME2008[28] 年吉「ロール・ツー・ロール印刷技術によ洋，る大面積 MEMS 画像ディスプレィの開発」NEDO
技術開発機構産業技術研究助成事業（若手研究グラント）「平成20年度第1回研究成果報告会」，平成 20 年 4 月 23 日，日航川崎ホテル．
[29] H. Toshiyoshi, "MEMS for Integrated Optics," The

Meeting Abstracts, 2105, Hawaii, Oct. 2008.

5th Int. Workshop on Nanoscale Semiconductor[16] Yoshio Mita, "FOREWORD, Special Section on

Devices, May 16, 2006, Hoam Faculty House

Microelectronic Test Structures（ICMTS2007）"，

Mugunghwa Hall, Seoul National University,

IEICE Trans. Volume E91-C No. 8, pp. 1313-1314

Seoul, Korea（invited）．
[30] 谷（2008.08）．
[17] H. Fuketa, M. Hashimoto, Y. Mitsuyama, and洋，「圧電 MEMS 光スキャナによる画像ディスプレィ」 第 1 回レーザーディスプレイ技術研究会

Transistor Variability Model with Body Biasing and（日本光学会・応用物理学会），東京大学生産技術

Ring Oscillation Frequency in 90nm Subthreshold

研究所コンベンションホール，2008 年 7 月 14 日．

Electronics and Design（ISLPED），pp. 3-8, 2008.
[18] 鈴木，" エレクトレットを用いた環境振動発電 ,"検査技術，Vol. 13, No. 4,（2008），pp. 8-12.
[19] 鈴木，" パワーマイクロマシン〜高付加価値のエネルギーシステム〜 ," 日本機械学会誌，111

VDEC年報2009.indb 77

雅直，安田喜昭，赤松雅洋，藤田博之，年吉T. Onoye, "Cor relation Verification between

Circuits," in Proc. Int. Symp. Low Power20

年度事業報告[13] T. Hanyu, "TMR Logic! Nonvolatile Logic Circuit

1

ＶＤＥＣ事業の紹介と平成学会第 159 回研究会資料，pp39-46, March 3, 2008.

[25] 高 橋，"MSGC development at the university of

77

第 章

揮発性ロジック〜，" 第 3 回新機能トランジスタ

1-6[31] 年吉洋，「MEMS における付加価値と差別化」

第 1 回集積化 MEMS 研究会（応用物理学会集積化
MEMS 研究会），豊橋技術科学大学ベンチャービ
ジネスラボラトリ，2008 年 7 月 10 日．
[32] 年 吉

洋，「MEMS 技 術 の 微 小 光 学 応 用

─光

ファイバ内視鏡から画像ディスプレイまで─」

09.7.23 3:20:14 PM

神奈川県産業技術センター・エレクトロニクス

ナノメカトロニクス，応用物理分野のアカデミッ

フォーラム（神奈川県産業技術センター，神奈川

ク・ロードマップの作成報告書 "，社団法人応用R ＆ D 推進協議会），2008 年 7 月 25 日．

物理学会（2008）．

[33] H. Toshiyoshi, "Optial MEMS," The 1st Korea-[44] 藤田博之，" 新規プロジェクト「BEANS」に期待

Japan Joint Workshop of MEMS/NEMS for Youngする "，マイクロナノ，No. 63, p. 6, 財団法人マイGenerations, IIS, Univ. of Tokyo, Aug. 1st, 2008.

クロマシンセンター（2008）．

[34] 年 吉洋，「 ロ ー ル・ ツ ー・ ロ ー ル 印 刷 技 術 に[45] 藤田博之，" センサ・マイクロマシンのバイオ分

よる大面積 MEMS ディスプレィの開発」（財）

野への展開 - バイオ・マイクロシステム技術委員

化学技術戦略推進機構

会の新設 -"，電気学会誌，Vol. 128, No. 6, p. 372, 社

エレクトロニクス交流

会，2008 年 10 月 10 日，東京神田神保町．
[35] 年吉1-6

団法人電気学会（2008）．

洋，「光 MEMS の現状と将来展望」（株）電[46] 藤田博之，"MEMS 無線センサネットワークの鉄子ジャーナル第 242 回セミナー「2008 秋マイクロ

道への応用 "，2006 年度研究助成成果概要集，（研

マシン/MEMS★徹底検証」，2008年10月16日，総究期間 !2006 年 9 月〜 2007 年 8 月）
，p. 43, 財団法人

評会館．

大川情報通信基金（2008）．

[36] D. Yamane, W. Sun, H. Seita, S. Kawasaki, H.

[47] 藤田博之，" マイクロマシン先端技術の応用と将第Fujita, and H. Toshiyoshi, "RF-MEMS for Ku/

来 "，マネジメントスクエア，No. 222, pp. 14-15, ち

1

Ka Active Phased Array Antenna," Taiwan-Japan

ばぎん総合研究所（2008）．

78

章
ＶＤＥＣ事業の紹介と平成

Symposium in IIS, Oct. 27-28, 2008, IIS, Univ. of

来② "，マネジメントスクエア，No. 223, pp. 16-17,

Tokyo.
[37] H. Toshiyoshi, "Micr o electr o mechanical

ちばぎん総合研究所（2008）．

systems（MEMS）for optical & radio-frequency[49] 藤田博之，" マイクロマシン先端技術の応用と将applications," Shanghai Jiao Tong University

来③ "，マネジメントスクエア，No. 224, pp. 14-15,&#8211; University of Tokyo Joint Symposium

ちばぎん総合研究所（2008）．

on Electronics, Information Technology, andElectrical Engineering, October 30-31, Shanghai.
[38] 年吉洋，「光 MEMS 技術の通信・ディスプレィ・[50] 藤田博之，"MEMS の最新動向 = マイクロマシン
製造技術の現状と応用展開 ="，超音波 TECHNO,
No. 20 Vol. 5, pp. 47-51, 日本工業出版（2008）．

年度事業報告マイクロマシンセンター[51] 藤田博之，" 新規プロジェクト「BEANS」に期待

第 16 回マイクロナノ先端技術交流会，2008 年 11

する "，マイクロナノ，No. 63, 財団法人マイクロ

月 7 日，東京・秋葉原．

マシンセンター（2008）．

医療応用」財団法人

20[48] 藤田博之，" マイクロマシン先端技術の応用と将[39] 年吉洋，「MEMS 光ファイバ内視鏡」KAST 教育講座（マイクロマシン・MEMS 研究の最新動向）
2008 年 12 月 16 日，神奈川サイエンスパーク．
[40] 年吉[52] 藤田博之，" 表面化学と MEMS"，表面科学，第 29
巻第 6 号，p. 335, 日本表面科学会（2008）．
[53] 野澤尚幸，角嶋邦之， 橋口 原，藤田博之，" シリコ

洋，「MEMS 技術の微小光学応用」（株）技

ン電界電子放出ティップ用フォトマスクの作製

術情報協会セミナー「超小型プロジェクタ実現"，東京大学超微細リソグラフィー・ナノ計測拠へのレーザー・MEMS ディスプレィ技術」，2008

点平成 19 年度研究成果集，pp. 63-68（2008）．

年 12 月 18 日，東京・王子，北トピア．
[41] 年吉洋，「ロール・ツー・ロール印刷技術によ[54] 久 米 村 百 子，Dominique Collard, Christophe
Yamahta, 榊直由，橋口 原，藤田博之，"DNA 捕

るフレキシブル MEMS 型カラーピクセルアレ

獲電極用 foto マスクの作成 "，東京大学超微細リイ」，第 1 回 プリンタブルエレクトロニクス シン

ソグラフィー・ナノ計測拠点平成 19 年度研究成

ポジウム，2009 年 2 月 19 日，東京ビッグサイト．
[42] 年吉

果集，pp. 47-53（2008）．

洋，「MEMS 技術の微小光学応用〜光ファ[55] Edin Sarajlic, Dominique Collard, 年吉 洋，藤田博

イバ通信・医療応用・画像ディスプレィまで〜」

之，" ディジタル変位アクチュエータ用フォトマス

4 大学ナノ・マイク

クの作製 "，東京大学超微細リソグラフィー・ナノ

ロファブリケーション コンソーシアム拠点形成

計測拠点平成 19 年度研究成果集，pp. 54-62（2008）．

シンポジウム（4 大学ナノ・マイクロファブリケー

[56] 藤田博之，"MEMS とナノテクノロジー "，化学工ションコンソーシアム），平成 21 年 3 月 6 日，川崎

業，Vol. 59, No. 8, pp. 43-632, 化学工業社（2008）．

慶大・早大・東工大・東大

市産業振興会館．
[43] 藤田博之，"No. 14 技術クラスター名 ：マイクロ・

VDEC年報2009.indb 78

09.7.23 3:20:14 PM

1. 7

平成 21 年度の活動計画

平成 21 年度は，従来の設計情報発信，CAD ツール提ルを，平成 21 年度もサポートしていく．これに加え平供，チップ支援，寄付部門「D2T」の活動を継続する．

成 14 年度から導入した設計検証（Mentor: Caribra），
上流設計（Celoxica/Agility），平成 16 年度から導入し【設計情報発信・セミナー開催】

たアナログ RF 設計ツール（Agilent: RFDE，ADS）を

本年度は，平成 9 年度より継続している CAD ツール

継続してサポートするとともに，回路シミュレーション

利用法に関する技術セミナー，平成 10 年度から継続してツール（Silvaco）ツールの試験導入を延長しユーザのいる社会人向けの「リフレッシュセミナー」，平成 8 年度よ利用状況により継続の検討を行い，平成 17 年度より提り継続している若手のための「デザイナーズフォーラム」

供を受けている Sharp 社 C ベース設計ツール（BachC）

を継続して開催することに加え，教科書，教材の整備充実を継続してサポートする．平成 20 年度より提供を開始

を行なうことを予定している．なおデザイナーフォーラム

している Synfora 社高位合成ツール（PICO Express），

に関しては，若手に向けた若手のための若手によるフォー

TOOL 社レイアウト表示プラットフォーム（Lavis）にラムという原点に立ち戻った開催を継続する予定である．

関しても利用状況に基づき継続の検討を行う．

【チップ試作支援】

1

章

定常的な情報交換の場を確立していきたい．試作チップ

79

第これにより自然な形で，若手の VLSI 設計者の層を厚くし，

平成 21 年度は，平成 20 年度から引き続きオン・セミ

大していくものと予想されるが，LSI テスト技術および，コンダクター，ローム株式会社，日立製作所，NEC 化

VDEC および拠点校に設置されている LSI テスター利

合物デバイス，eShuttle の 5 種類のプロセスで計 11 回

用法のセミナーも継続して開催するとともに，寄付部門の試作を実施する予定である（すでに一部の試作は進行「D2T」主導によるテスト技術に関するワークショップ開中である）．チップの組み立ては全て富士通インテグレー

催，遠隔地からのテスト利用に関す試みなどを推進する．

テッドマイクロテクノロジー社に委託することで多様な組み立てのニーズに応じられるようにしていきたい．
さらに，平成 14 年度から開始した東大 VDEC −米国

上流設計（Cadence，Synopsys），中流設計（Synopsys（旧 Avant!）,Cadence），
下流設計（Cadence）の各基本ツー
表 1. 7. 1

MOSIS との協力に基づく MOSIS におけるチップ試作についても今年度も一層強化する方向ですすめたい．

VDEC チップ試作スケジュール（平成 21 年度）【CMOS 1.2μm 2P2M】 オン・セミコンダクタ（旧日本モトローラ）
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 20 年度第 2 回

2008/10/ 1

2009/ 1/ 7

2009/ 3/30

2009/ 7/ 6

平成 21 年度第 1 回

2009/ 4/ 6

2009/ 7/ 6

2009/10/ 5

2010/ 1/25

平成 21 年度第 2 回

2009/10/ 5

2010/ 1/12

2010/ 4/ 5

2010/ 7/ 5

ＶＤＥＣ事業の紹介と平成 年度事業報告数の増加にともない，チップ動作検証に対する要望が増【CAD ツール提供】

1-7

20

【CMOS 0.18μm 1P5M（+MiM）】 ローム株式会社
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 21 年度第 1 回

2007/11/ 5

2009/ 1/13

2009/ 4/ 6

2009/ 7/13

平成 21 年度第 2 回

2008/ 1/ 7

2009/ 3/23

2009/ 6/22

2009/10/ 5

平成 21 年度第 3 回

2008/ 2/ 4

2009/ 5/25

2009/ 8/24

2009/11/24

平成 21 年度第 4 回

2008/ 3/10

2009/ 7/21

2009/10/19

2010/ 2/ 8

平成 21 年度第 5 回

2008/ 4/ 7

2009/10/19

2010/ 1/18

2010/ 4/12

平成 21 年度第 6 回

2008/ 5/ 6

2010/ 1/12

2010/ 4/12

2010/ 7/20

VDEC年報2009.indb 79

09.7.23 3:20:14 PM

1. 8.

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します．

[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生：神戸大学 瀧和男教授 （同社，代表取締役社長）
事 業 内 容：（1）HYPER LSI DESIGN（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売（4）チップ受託開発[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
1-8

第

80

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

20

代表の先生：大阪大学 白川功名誉教授 （同社，取締役）
事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供 / 設計支援ツール開発及び販売[3] エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）
代表の先生：大阪大学 今井正治教授 （同社，代表取締役 CTO）
事 業 内 容：（1）EDA ツールの提供（2）設計サービスとソリューション提供（3）自社 IP の開発[4] 株式会社ビヨンド・エルエスアイ （http://www.beyondlsi.com/jp/index.html）
代表の先生：東京工業大学 國枝博昭教授 （同社，代表取締役）
事 業 内 容：（1）バイオメトリクス応用製品のための開発，カスタム設計，共同開発，コンサルティング（2）LSI の設計・開発，関連製品の販売[5] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：九州工業大学 中村和之教授 （同社，代表取締役）
事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発（2）メモリ LSI 自動設計ツールの開発[6] 株式会社 NSCore （http://www.nscore.com/）
代表の先生：九州工業大学 中村和之教授 （同社，取締役）
事 業 内 容：標準 CMOS プロセスによる新規不揮発メモリの設計・開発[7] 株式会社エイアールテック （http://www.a-r-tec.jp/）
代表の先生：広島大学 岩田穆教授 （同社，代表取締役）
事 業 内 容：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）基板雑音解析業務（3）企業との協力と人材育成[8] 株式会社ブルックマン・ラボ （http://www.brookmanlab.com/）
代表の先生：静岡大学 川人祥二教授 （同社，取締役（CTO））
事 業 内 容：（1）イメージセンサー，デジタルアナログ混成 LSI 設計受託
（2）IP ライセンス（3）コンサルティング（4）自社商品事業の確立[9] 有限会社石島電子技研 （http://www.ops.dti.ne.jp/~ishijima/rd/）
事 業 内 容：（1）ハードウエア開発（2）ソフトウエア開発（3）システム・コンサルティング

VDEC年報2009.indb 80

09.7.23 3:20:14 PM

1. 9

超微細リソグラフィー・ナノ計測拠点

VDEC では，工学部総合研究機構と共同で，文部科量産向け高速電子線描画装置を改造して，1cm 角から

学省ナノテクノロジーネットワークを受託し，「超微細8 インチ丸までの任意形状にまで描画できるようにした

リソグラフィー・ナノ計測拠点」を運営している．微細F5112+VD01 を核に，武田先端知スーパークリーンルー

リソグラフィ，エッチング等の微細加工，軽元素までのムでの活動を支援している．プロジェクトは 2 年目が終観察が可能な超高圧電子顕微鏡を始めとする解析装置を了し，学内外共に利用実績を順調に伸ばしている．

まとめ，
学内外，
特に外部企業に公開するというプロジェ
クトである．VDEC は株式会社アドバンテスト社製のhttp://nanotechnet.t.u-tokyo.ac.jp/

1-9

第

81

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

20

VDEC年報2009.indb 81

09.7.23 3:20:14 PM

第 2 章 「アドバンテスト D2T 寄付研究部門」平成 20 年度活動報告
2. 1 「アドバンテスト D2T 寄付研究部門」の紹介
2. 1. 1 アドバンテスト D2T 寄附研究部門
設立趣旨

いりましたが，「設計」だけでなく「テスト」の観点からも研究・教育の中心拠点となるべく” Design to Test
（D2T）” の理念のもと，下図に示すような国内の大学・

東京大学大規模集積システム設計教育研究センター

高専における「テスト研究・教育」の拠点として，「テ（VDEC）は 1996 年 5 月に，全国の大学・高専の VLSI

スト COE（Center of Excellence）」を目標として活動

設計研究・教育を高度化し，社会に優秀な技術者を数多を行ってまいります．

く輩出することを目的として発足いたしました．VDEC
ではこれらの目的の実現に向け，

2. 1. 2

・VLSI チップ試作支援システム
・VLSI 用 CAD ソフトウェア環境整備

スタッフ

・VLSI 教育情報発信

客員教授

California, Santa Barbara，2007 年 10 月

これまでの 11 年余の活動を通じ，多くの大学・高専〜 2008 年 6 月 非常勤客員教授，2008 年 7で VLSI 設計・試作文化が根付き，活発な設計研究・教

月〜 2008 年 12 月 常勤客員教授，2009 年

育活動が始まっていることが，VDEC 利用ユーザ数な

1 月〜 非常勤客員教授）
特任准教授 Görschwin Fey（University of Bremen,
2007 年 12 月〜 2008 年 6 月）

このような状況の中，株式会社アドバンテストからの第 章﹁アドバンテストD2T寄付研究部門﹂平成82

2

Kwng-Ting（Tim）Cheng（University ofの 3 つの柱を中心として活動してまいりました．

どの推移から伺い知ることができます．

2-1

アドバンテスト D2T 寄附研究部門
構成員

寄附金により，「アドバンテスト D2T 寄附研究部門」が

特任准教授

小松

2007 年 10 月 1 日付で VDEC 内に設立されました．「ア特任研究員 Mohamed Abbas （Assiut University,
2008 年 6 月〜 ）ドバンテスト D2T 寄附研究部門」は，全国の学生に
VLSI の設計からテストまで一貫した研究・教育環境を共同研究員提供することで，テスト設計の専門家となりえる人材を共同研究員 山口

育成するとともに，SoC の設計に関する研究を支援する所）

ことを目的としております．従来，VDEC では VLSI の

聡

事務補佐員

古川

靖夫（株式会社アドバンテスト）
隆弘（株式会社アドバンテスト研究

岡崎真紀子「設計・試作」という面からの活動を重点的に行ってま

年度活動報告20

VDEC年報2009.indb 82

09.7.23 3:20:14 PM

2. 2 「D2T シンポジウム 2008」開催報告
2008 年 12 月 16 日（木）に「D2T シンポジウム 2008」

報告のみではなく，国内／海外，大学／産業界からの 5を開催致した．

件の招待講演を行った．招待講演者の方々は，いずれも，「アドバンテスト D2T 寄附研究部門」が東京大学大LSI のテスト，検証の分野での第一人者であり，大学・規模集積システム設計教育研究センター内に設立され，企業から 130 名を超える方々の参加により，大変盛況で

約 1 年が経過し，その 1 年間の研究成果の報告ならびにした．

LSI のテスト分野で活躍されている著名な研究者の招待講演を企画した．
本シンポジウムでは，D2T 寄附研究部門の研究成果

VDEC では，今後も継続的に LSI のテストに関連したシンポジウム，講演会を予定しておりますので，是非ともご参加ください．

2-2

第 章﹁アドバンテストD2T寄付研究部門﹂平成83

2

年度活動報告20

VDEC年報2009.indb 83

09.7.23 3:20:15 PMシンポジウムプログラム / Symposium Program
13:00

開会の挨拶

13:10

招待講演（1）/ Invited Talks（1）“Built-In Soft Error Resilience for Robust System Design”
Subhasish Mitra（Stanford University）“High Quality Delay Testing for Logic Circuits”
Seiji Kajihara（Kyusyu Institute of Technology）“The Quest for Wireless Testing and the HOY System”
Cheng-Wen Wu（SOC Technology Center, ITRI）

14:40

休憩 / Coffee Break

15:00

招待講演（2）+ D2T 活動報告 / Invited Talks（2）and Activity Report of D2T Group“A Test Solution for Low Power Design”
Takashi Aikyo（STARC）“Test and Reliability of Nanoscale Electronic Systems: Next-Generation Solutions for Next-Generation”
Bernd Becker（University of Freiburg）“Activities of Advantest D2T Research Division in VDEC”
Satoshi Komatsu（University of Tokyo）

16:30

休憩 / Coffee Break

16:50

D2T 研究報告 / Research Report of VDEC D2T Group“Pseudo-Functional Testing for Reducing Test Overkill and Escape”
Tim Cheng（University of Tokyo / University of California, Santa Barbara）

2-2“Challenge for Improvement of Test Coverage in Deep Submicron LSI”
Yasuo Furukawa（Advantest Corporation）

第 章﹁アドバンテストD2T寄付研究部門﹂平成84“Targeting Leakage Constraints during ATPG
─ and Some Remarks on the Collaboration between Bremen and Tokyo ─”
Goerschwin Fey（Bremen University / University of Tokyo）

2

18:20

閉会の挨拶

18:30

懇親会 / Banquet

年度活動報告20

VDEC年報2009.indb 84

09.7.23 3:20:15 PM

2. 3 「アドバンテスト D2T 寄付研究部門」
平成 20 年度活動報告
テスト・オーバーキル / エスケープの削減を目的とした

Pseudo-Functional Testing for Reducing Test

Pseudo-Functional 試験

Overkills and Escapes

Tim Cheng

Tim Cheng

近年，遅延故障やクロストーク故障のテストにおいRecent research results have shown that the tradi-て，テストモードでは検出できるが動作モードでは検tional structural testing for delay and crosstalk faults

出できないような故障が多数存在しており，従来のス

may result in over-testing due to the non-trivial number

トラクチュアルテストではオーバーテスティングなど

of such faults that are untestable in the functional modeの問題点が指摘されている．また，at-speed 機能テス

while testable in the test mode. At the same time, at-

トでは，ストラクチュアルテストで検出できないよう

speed functional tests could catch some subtle defects

な欠陥を検出できるケースも存在する．

for which structural tests may fail to detect.
We propose pseudo-functional testing, a new test

利点を組み合わせることにより，両者のそれぞれの欠paradigm for nanometer digital systems, that combines

点を補完するような”Psuedo-functional” 試験の枠組

the advantages of functional and structural testing andを提案した．この枠組では，ストラクチュアルテスト

addresses their weaknesses. In this test paradigm, theのスキャンチェーンはファンクション的な試験を回路

scan structure is used to deliver functional-like tests.

内の各所へ伝送する働きをする．このような構造を利The use of scan eliminates the needs of complete func-

用することで，完全な機能テストやテストアプリケー

tional test generation and test application and, thus,

ションの生成が不要となり，また，高性能なファンク

does not require full-blown functional testers. The new

ション・テスターも不要である．この新しい手法では，

methodology minimizes the over-testing problem that

低い ATPG コストと高いカバレッジを維持しながら，

structural testing encounters for nanometer devices

構造試験の持つナノメータデバイスに対するオーバー

while maintaining the low ATPG complexity and achiev-

テスティングの問題を削減している．アドバンテスト

ing high fault coverage through DfT structures. In

D2T 寄付研究部門では，特に，テストエスケープとAdvantest D2T research division, we are investigating

テストオーバーキルの両者を同じに削減する技術につ

additional techniques to achieve concurrent reduction

いての検討を行なった．

of test escapes and test overkills under this test paradigm.

IDDQ テストにおけるリーク電流を考慮した ATPG
Goerschwin Fey，小松

聡，古川

靖夫

Targeting Leakage Constraints during ATPG
of IDDQ Test
Goerschwin Fey, Satoshi Komatsu,
Yasuo Furukawa
In previous technology generations IDDQ testing

る構造試験や機能試験で発見することが困難な物理

used to be a power ful technique to detect physical

的な故障を検出する非常に有効な手段であった．しfaults that are not covered by standard fault models

かしながら，近年の deep-submicron 時代では，極微

or functional tests. Due to shrinking feature sizes and

細化されたデバイスによるリーク電流の増大により，consequently increasing leakage currents IDDQ test-

IDDQ テストを効率的に行なうことが困難になってき

ing becomes difficult in the deep-submicron area. Oneている．問題点の 1 つはリーク電流の入力ベクタ依存of the problems is the vector dependency of leakage

性であり，良品のデバイスであっても入力ベクタに

current. Even in good devices the leakage current may

よって大きくリーク電流が変化してしまい，良品 / 不vary significantly from one test vector to the next.

VDEC年報2009.indb 85

85

2

20

年度活動報告かつて，IDDQ テストは，一般的な故障モデルによ

2-3

第 章﹁アドバンテストD2T寄付研究部門﹂平成

本研究では，機能試験とストラクチュアルテストの09.7.23 3:20:15 PM

良品判別を困難にしている 1 つの要素である．

In this work we present an ATPG framework that

本研究では，リーク電流に対して厳しい制約条件を

allows to generate test vectors within tight constraints

課しながら，その範囲内でテストベクタを生成する

on leakage currents. The target range for the leakage

ATPG フレームワークを提案した．そのフレームワー

current is automatically determined. Experiments onクにおいて，リーク電流制約は自動的に設定される．

the ITC99 benchmark suite yield testsets that achieve

ITC99 ベンチマークを利用した実験結果において，得100 ％ fault coverage for the larger circuits, even when

られたテストベクタセットを用いることでリーク電流

the range is narrowed down to 50 ％ of the standardの範囲を制限しながら，100 ％のカバレッジを達成で

deviation of random vectors.

きることを示した．

Testing of High-Speed Serial Links

高速シリアルリンクのテスト手法
Tim Cheng，Mohamed Abbas，小松
古川

2-3

靖夫

Tim Cheng, Mohamed Abbas, Satoshi Komatsu,
Yasuo Furukawa

近年，高速シリアルリンク（HSSL）が，高性能シHigh speed serials links（HSSL）have been intro-

ステムの複数チップ間での効率的な通信のために利用

duced to support efficient communication between mul-

されている．ディジタル・インタフェースで使われtiple chips in the high-performance systems. Although

る HSSL がアナログ通信回路で使われる回路に似てい

HSSL used in digital interfaces is similar to that used in

るが，アナログインタフェースをテストするために使

analog communication channel, the procedure used for

われる手法を直接ディジタル・インタフェースのテス

testing analog interfaces is not directly applicable for

トのために利用することは困難である．したがって，

testing digital interfaces for many reasons. To assure

HSSL の品質を保証するために，効率的なテスト手法

the quality of the HSSL, an efficient testing methodol-が必要とされている．本研究では，デジタルアシスト

ogy is needed. We started the research by developing

アナログ設計手法に基づくアダプティブイコライザのan efficient testing methodology for the adaptive equalizers which follow the digitally-assisted analog design

第 章﹁アドバンテストD2T寄付研究部門﹂平成86

聡，ために，効率的なテスト方法論の研究を行なった．

用する，最適に近いテスト入力信号を生成するために，

To suppor t our testing method, we developed a

遺伝的アルゴリズムに基づく ATPG フレームワーク

Genetic Algorithm（GA）based ATPG for generatingを開発した．提案フレームワークでは，対象とする故near optimal test stimuli to be used for dynamic signa-

障の存在するケースと存在しないケースとで，動的シ

ture-based testing method. For the target faults, the GA

グネチャの差が最大となる入力信号を自動生成する．

selects the test stimuli which maximize the difference

提案手法の有効性を実証するために，5-tap フィード

between the dynamic signatures of the fault-free andフォワードイコライザを対象として，入力信号自動生

faulty circuits. We conducted experiments on an exem-

20

成の実験を行なった．実験結果から，提案手法を用い

plar 5-tap feed-forward adaptive equalizer to examine

ることで，手動で生成した入力信号では検出すること

the effectiveness of the method. The results indicateが困難であった故障を検出可能な入力信号を自動生成

that the signature differences in response to the GA

可能であることを示した．

tests are significantly greater than those of the hand-2

従来のテスト手法の制限を避けるために，我々はデstyle.

ジタルアシストシステムをテストするためにより一般

To avoid the limitation of the previous testing meth-

的な手法を提案した．ここでは，静的シグネチャと動ods, we present an improved and more general method-

的シグネチャをタップ係数の波形から抽出し，Pass/

ology for testing the digitally-assisted adaptive systems.

Fail 判定の指標としている．イコライザ回路を利用しWe propose to extract both static and dynamic signa-

た実験結果において，提案手法の有用性を示した．

tures from the waveforms of the tap coefficients. Our

提案したテスト手法をより現実的なものにするために，我々は動的シグネチャを利用したテスト方法に利

年度活動報告VDEC年報2009.indb 86

experimental results demonstrate the effectiveness andefficiency of the proposed method.

crafted tests for most hard-to-detect faults.

09.7.23 3:20:15 PM

電源をテスト・ベクタとして活用する研究古川靖夫

A study to utilize a power supply as a test
vectorYasuo Furukawa

テストは回路規模の増加と共に変化してきた．機能

The test changed with the increase of the circuit size.

テスト用テストパターンの生成が困難になり，テスト

The generation of test pattern for function tests becameの主力が構造化テストへ移行した．この事により，テdifficult, and test technique shifted to a structured test.

ストの自動化が進み，テストは完成の域に達したもの

It seemed that automation of the test progressed andと思われた．しかし，回路規模のさらなる増加は遅延

the test arrived at the region of completion by these

故障の密度を増加させた．遅延故障に対しては現在のtechnologies. However, the further increase in a circuit

テスト技術は十分なテスト・カバレッジを提供できてsize made the density of delay failure increase. The cur-

おらず，テスト工程の最後に実アプリケーションと同

rent test technology cannot realize enough test cover-

等な専用テスト装置が必要となっている．

age for the delay fault, and a system level test is neces-

D2T 研究室では遅延故障を高精度に検出する技術，

sary in the last of the test process.

Pseudo-Functional Testing や IDDX についても研究

Pseudo-Functional Testing and IDDX test are stud-を行っている．ただし，低電圧デバイスでは遅延時間

ied for the detection of the subtle delay fault in the D2Tの電源電圧依存性が大きくなっており，電源電圧の高laboratory. However, in a low-voltage device, the power-

精度な制御が高い測定再現性のためには必須となってsupply-voltage relativity of delay time is large, and inいる．また，逆に，電源ノイズによるマージンの劣化

order for highly precise control of power supply voltage

により微妙な故障を検出できる可能性もある．そのた

to be high measurement reproducibility, it is indis-

め，我々は IC ソケットや基板など含めた電源供給系

pensable. Moreover, subtle failure may be detectableの最適化について研究している．

conversely with degradation of the margin by a power
supply noise. Therefore, we are researching the optimi-

ンを維持しつつ，高精度なリーク電流の測定を実現す

zation of the power supply systems such as IC sockets

る手法を考案した．また，周波数ドメインによる電源and PCB.

供給系の評価方法を検証した．

The technique for achieving the measurement of
a highly accurate leak current maintaining the load
regulation by the combination with the SW power supply was designed. Moreover, the method of evaluating
the power supply system by the frequency domain wasverified.

2-3
87

第 章﹁アドバンテストD2T寄付研究部門﹂平成

SW 電源との組み合わせで，ロードレギュレーショ

2

年度活動報告20

VDEC年報2009.indb 87

09.7.23 3:20:15 PM電気電子工学科における VLSI テスト演習コース
小松

聡，古川

靖夫

VLSI Test Exercise Courses for Students in EE
Department
Satoshi Komatsu, Yasuo Furukawa

近年，微細プロセスによるハードウェアの複雑さ

As the complexity of hardware functionality contin-が増加し続けており，それに伴い，VLSI チップのテ

ues to increase, a test of VLSI chips becomes much

ストがより重要になっている．そのため，System-on-

more important. To meet this trend, education on theChip（SoC）テストシステムによる VLSI チップのテ

test of VLSI chip with System-on-Chip（SOC）test sys-

スト教育の重要性も増加している．

tem is essential even in the education in the universi-

東京大学の電気電子工学科では，そのカリキュラム
により，VLSI 設計教育が実用的かつ網羅的に行なわ

In the Depar tment of Electrical and Electronics

れているが，特に，学生が VLSI 設計，製作と測定を

Engineering, the University of Tokyo, several courses

実験・演習において実際に経験することで，より効率

complementally cover whole of VLSI design and fabri-

的に教育を行なっている．

cation. In particular, education with physical practice

従来，それらのコースが VLSI 設計教育にとって，is important and emphasized so that the students are

有効ではあったが，VLSI のテストについてはそれら

educated for skillful engineer with practical experienceのコースに含まれておらず，実際的な VLSI テストに

of VLSI design, fabrication, and measurement.

ついては教育されてきていなかった．

2-3

第 章﹁アドバンテストD2T寄付研究部門﹂平成

88

ties.

Though those courses have been useful for the stu-

そのような状況のもと，我々は，2005 年度から電dents in terms of the education of VLSI design and fab-

気電子工学科の学生に対して VLSI テスト演習コース

rication, the students could not learn to practical VLSIを始めた．現在，この演習は，電気電子工学科のカリ

test methodology. We have started VLSI test exercise

キュラムの中の正規の演習コースのうちの 1 つになっcourse for the students of EE department since 2005.

ている．また，演習マテリアルの改訂により，より効

The course has become one of the regular exercise

率的に VLSI のテストについての教育を行える環境を

courses in our curriculum. Currently, we are revising

整えている．

the exercise materials so that students can learn the2

test of VLSI much more efficiently.

年度活動報告20

VDEC年報2009.indb 88

09.7.23 3:20:16 PM

2. 4
2. 4. 1

特任教員による VDEC D2T 滞在レポート

Tim Cheng 客員教授からのVDEC 滞在レポート（滞在期間：2008 年 7 月〜 2008 年 -12 月）

A Memorable Stay at D2T

field, which would in turn help further advance testing
technologies and awareness.
After numerous discussions, D2Tʼ s research division
members have agreed upon its vision and tasks, which
are illustrated in the following figure. To address theDivision were ver y fruitful and memorable. From Julyoverall goals of higher test quality, lower test cost, shorter

to December 2008, I had the great honor to work with

time-to-volume, and greater reliability, the proposed

Professors Asada, Fujita, and Komatsu and Furukawa-

research activities cover three broad technology areas:

san in developing and refining the research agenda oftester technologies, test technologies, and, device/design

the new D2T initiative; to brainstorm with Advantest

technologies. For new tester technology development,

executives regarding the future of semiconductor testing;the focus is on techniques with greater measurement

to establish an IC testing course, along with several

reproducibility and higher test throughput. For test

special-topic seminars, at the University of Tokyo; totechnology research, the focuses are on developing

collaborate closely with Mohamed-san, Furukawa-san,testing techniques for high-speed I/O interfaces, next-

Komatsu-sensei, and Asada-sensei in developing new

generation IDDQ testing solutions, integrated test andtesting technologies for adaptive equalizers in high-speed

debug techniques, and pseudo-functional testing, which

serial links; and to meet with several Japanese test leaders

merges the benefits of functional and structural testing.

and engineers to mutually exchange our thoughts on test

For device/design technology, the emphases include

R&D, as well as to participate in the well-attended D2T

design for robustness techniques, automatic synthesis ofsymposium, which several test exper ts from Europe,

test circuitry, and designing efficient and effective on-chip

the US, and Asia attended. Such activities have helped

sensors. These research activities will be based upon aspread the testing seeds at VDEC and the Univ. of Tokyo

comprehensive testing curriculum and other educationaland have also enhanced awareness among the students,

activities such as of fering special-topic seminars andfaculty and engineers of the importance of IC testing.

hands-on workshops.

I am confident that some of the talented students andengineers who have been exposed to these activities

The course I developed, entitled VLSI Testing

will devote some of their intellectual bandwidth to thisTechniques, covers a broad range of testing subjects

2-4
89

第 章﹁アドバンテストD2T寄付研究部門﹂平成My recent six months spent at VDEC D2T Research

2

年度活動報告20

VDEC年報2009.indb 89

09.7.23 3:20:16 PM

starting with an introduction to testing processes anda close-knit professional community.

moving to topics such as fault modeling, fault simulation,
ATPG, design for testability（DfT）, built-in self-test

In addition to these technical activities, I also

（BIST）, and IDDQ testing. Seven graduate students

enjoyed and learned a great deal from numerous lunch

enrolled in this class. The course materials can be foundconversations with various VDEC colleagues. Throughonline <http://www.cad.t.u-tokyo.ac.jp/~timcheng/>.

these discussions, I gained more insights into the subtle

As a final project, the students were asked to apply

cultural and societal differences between Japan and thecommercial DfT and ATPG tools to a microprocessor

US and their ef fects on their respective research anddesign. In addition, to this testing course, I also gave

education systems. Such insights into the strengths ofseveral presentations to graduate students on topics

the Japanese systems would certainly help identify better

including analog/mixed-signal testing, formal equivalencemechanisms for fostering closer, more effective futurechecking, silicon debug, multi-core validation and testing,collaborations.

high-speed serial I/O testing, and pseudo-functional
testing.

I would like to thank Advantest and everyone at VDEC
for offering me this opportunity and a great experience.

I also presented seminars at Advantest Gunma R&D

This was a memorable period in my life and I certainlyCenter, Advantest Laboratories Sendai, and Hitachi andwill consider myself a member of VDEC for a long, long

had technical exchanges with engineers and managers

time.

in each of these organizations. The topics covered in
my seminars included delay testing, DSP-based testing

2. 4. 2for analog circuits, pseudo-functional testing, and high-（滞在期間：2007 年 12 月〜 2008 年 6 月）

speed I/O testing. These engineers and managers shared

2-4

第 章﹁アドバンテストD2T寄付研究部門﹂平成 年度活動報告

90

2

20

Goerschwin Fey 特任准教授からの VDEC 滞在レポート

with me their latest technology developments, which

A Research Cluster with a Holistic View on

were informative exchanges about their very impressive

Testingwork. I, along with other D2T colleagues, also had an

The D2T research division brings researchers from

oppor tunity to discuss with THine Electronics about

dif ferent areas of testing together: Advantest as an

current practices and future challenges in high-speed I/O（Automatic Test Equipment（ATE）vendor, the University

interface testing.

of Tokyo as the highest ranked university in Asia, andresearchers on temporar y positions from all over theI enjoyed very much the two meetings with Mr. Toshio

world bring in additional exper tise. This is a fr uitful

Maruyama, President and CEO of Advantest Corporation

ground for comprehensive research taking into accountand his staff. We were able to share our thoughts on the

all aspects ranging from test equipment, electricalchallenges and opportunities for the testing business.

engineering to circuit design methods.

Their insightful comments and vision of the future really
impressed me.

W ithin this research cluster IDDQ testing was
discussed as one topic. Being a ver y powerful testing
technique aside functional testing in the past years,

Under the leadership of Furukawa-san, we initiated aincreasing leakage currents of circuits diminish the

D2T Forum . The objective of creating such a technicalef fectiveness. Even good devices have large leakage

forum for the Japanese testing community is to, throughcur rents due to shrinking feature sizes. Advanced

regular technical meetings, jointly promote and enhance

manufacturing techniques only provide a limited

testing technology research, education and awareness, as

reduction of leakage currents. Moreover, systematic

well as to explore collaboration among research groups.

process variations and random process variations during

Two forum meetings were organized and held during

manufacturing cause significant differences of leakage

this six-month period with par ticipants from Hitachi,

currents for multiple good devices. Even within a single

Silicon Test Technologies, Tokyo Metropolitan University,

device, the leakage current varies depending on the test

Advantest Laboratories, and the University of Tokyo. We

vectors that are applied.

certainly hope these discussions will continue to grow

Coping with these problems to enable IDDQ testingsuch that this will become a long-lasting forum and createin the future, requires a holistic view. From the ATE side

VDEC年報2009.indb 90

09.7.23 3:20:16 PM

advanced measurement instruments are required witheven for the small sized circuit b18. Fur ther ef for t isextremely high resolution even when considering large

required to cope with leakage changes related to processcurrents. Process variations cannot be avoided and havevariations. In the area of IDDQ testing two patents haveto be taken account after measuring leakage currents.

been filed by the D2T research division in cooperation

Test vector dependencies can be decreased during Test

with Advantest.

Pattern Generation（TPG）already. Figure 1 visualizes the

Design for Testability（DfT）– another testing related

reduction in test vector dependencies of leakage currents.

topic that requires a holistic view – has not been

The plot shows the leakage currents of all test vectors.

addressed, yet. Instead a grant for an exchange project

The vectors are sorted by ascending leakage currents.

has been raised. The German Academic ExchangeThis forms a so-called leakage signature. The purple

Service（DAAD）funds an exchange project between the

cur ve results without considering leakage cur rents

University of Bremen and the University of Tokyo forduring TPG. By adding tight constraints on leakage

the next three years. The research topics of this grantcurrents for test vectors the flat red leakage signature isare debugging and DfT, two tightly related areas that are

created. The expected leakage current of all test vectors

addressed in the design phase. The exchange projectis within a tight range of 1nA in contrast to 8nA without

focuses on the promotion of young researchers starting

the technique. Fault coverage does not decrease. The

at the graduate level and on establishing a long term

requirements for advanced measurements instruments

relationship between the two institutions.

is clear when looking at the leakage current around 1uA

2-4

第 章﹁アドバンテストD2T寄付研究部門﹂平成 年度活動報告

91

2

Figure 1: Leakage signatures for ITCʼ 99 benchmark circuit b18

20

VDEC年報2009.indb 91

09.7.23 3:20:16 PM

2. 5

研究発表

国際会議・国際シンポジウム・
国際ワークショップ[2] S. Komatsu, "VLSI Test Exercise Courses for students in EE Department," IEEE International Test
Conference, 2008.

[1] G. Fey, S. Komatsu, Y. Fur ukawa, M. Fujita,[3] G. Fey, S. Komatsu, Y. Fur ukawa, M. Fujita,"Targeting Leakage Constraints during ATPG","Targeting Leakage Constraints during ATPG,"

5th IEEE Inter national Workshop on Silicon

17th Asian Test Symposium（ATS '08）, pp. 225-

Debug and Diagnosis（SDD08）, 2008.

230, 2008.

2-5

第 章﹁アドバンテストD2T寄付研究部門﹂平成92

2

年度活動報告20

VDEC年報2009.indb 92

09.7.23 3:20:16 PM

第3章
チップ試作結果報告

09VDEC年報03章扉.indd 93

09.7.23 3:37:04 PM

3.

1

試作ラン別一覧

平成１９年度 e-Shuttle CMOS 65nm テストラン （ES6507）
題

名

プロセスばらつきを利用したチップ ID の生成

大

学

名

東京大学大規模集積システム設計教育研究センター
東京大学大規模集積システム設計教育研究

時間差増幅回路センター

動的リコンフィギャラブルプロセッサのプロセッシングエレメ
ント Gamma の試作
基板バイアス効果，単体トランジスタ及びゲート遅延ばらつき
評価用 TEG慶應義塾大学理工学部情報工学科
京都大学大学院情報学研究科

研

究

者

名倉 徹，池田 誠，浅田 邦博

110

名倉 徹，池田 誠，浅田 邦博

110

天野 英晴，佐野 徹，加東 勝，齊
藤 貴樹，池淵 大輔
寺田 晴彦，牧野 紘明，砂川 洋
輝，小林 和淑，小野寺 秀俊（１）三次元積層向け高速伝送回路用 TEG と（２）ばらつきを

広島大学大学院先端物質科学研究科

含む HiSIM モデルを用いた回路特性の予測精度評価のための回

広島大学ナノデバイス・バイオ融合科学研

マタウシュ ハンス ユルゲン，小

路 TEG

究所

出 哲士，汐崎 充，上口 光

東京工業大学統合研究院

益 一哉，石原 昇，佐藤 高史，天川 修平，植山 寛之

デバイス・回路特性ばらつきの観測回路

アナログ・デジタル混載システム LSI のためのモニタ要素回路の開発

東京工業大学総合理工学研究科
東京工業大学精密工学研究所
東京工業大学総合研究院
神戸大学大学院工学研究科

掲載頁

110

110

岩田 穆

中山 範明

111

111

伊藤 浩之
萩原 汐
橋田 拓志，林 大悟，永田 真

111

平成２０年度第１回 e-Shuttle CMOS 65nm 試作 （ES65081）
題

名

大

学

名

広島大学ナノデバイス・バイオ融合科学研
耐製造ばらつきにむけたトランジスタモデル HiSIM を用いた回究所

路特性の予測と回路シミュレーション手法の開発

広島大学大学院先端物質科学研究科
広島大学工学部

準ミリ波帯を利用した超高速データ通信用低電力 UWB トラン
シーバ

3-1

題

チ
ッ
プ
試
作
報
告

究

者

上口 光，小出 哲士，マタウシュ
ハンス・ユルゲン
和泉 伸也，賀谷 彰大，今福 渉，

112

三浦 道子
西林 啓
クルカルニ ヴィシャル，石黒 仁

慶應義塾大学理工学部

掲載頁

揮，黒田 忠広

112

平成２０年度第２回 e-Shuttle CMOS 65nm 試作 （ES65082）
名

94

第
３
章

研

デジタル制御温度センサ

大

学

名

東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科
東京大学大規模集積システム設計教育研究

ばらつきを利用したチップ ID の生成センター
東京大学工学系研究科
東京大学大学院工学系研究科

動的リコンフィギャラブルプロセッサ MuCCRA-3 の試作

慶應義塾大学理工学部情報工学科

素子特性の経年劣化検証及び基板電圧制御付き遅延ばらつき評

バックグラウンド・デジタル補正を用いた超低電力ΔΣAD 変換

名倉 徹，池田 誠，浅田 邦博
ダン ゴクラン
名倉 徹，池田 誠，浅田 邦博
猪飼 啓太

掲載頁

113

113

mala，夏苅 洋平，Lim Seong-113

天野 英晴，佐野 徹，加東 勝，齊
藤 貴樹

113

寺田 晴彦，牧野 紘明，Mahfu京都大学大学院情報学研究科

究所
広島大学大学院先端物質科学研究科

器

者

woong

広島大学ナノデバイス・バイオ融合科学研
三次元積層向け定在波クロック分配回路

究

藤島 実，Badalawa Wasantha-

ミリ波帯 CMOS トランシーバ実現に向けた要素回路の試作、及び 65nm プロセスにおける MOSFET と伝送線路のモデリング

価 TEG

研

広島大学 先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研

zul，A.K.M，三木 崇史，小林 和
淑，小野寺 秀俊
汐崎 充
宮本 慎一朗，中島 丈晴，岩田 穆
藤川 信次，原田 良枝，前田 智
晃，村坂 佳隆，岩田 穆
亀田 成司

腸内細菌検出への適用を目的とした高密度フォトセンサ

究所
広島大学大学院先端物質科学研究科

タイミングエラー予告信号による適応的速度制御回路評価 TEG

大阪大学情報科学研究科

ラジカルセンサ

金沢大学工学部
金沢大学自然科学研究科

安田 智哉
崔冀

金沢大学理工研究域

北川 章夫

志田 亮輔，岩田 穆
更田 裕司，濱本 浩一，橋本 昌
宜，密山 幸男，尾上 孝雄

114

114

114

114

115

115

ミリ波帯プログラマブル移相器

広島大学大学院先端物質科学研究科

Hot Swap 機構を備えた耐故障再構成アーキテクチャ

超高解像度オンチップバイオイメージセンサ TEG

京都大学大学院情報学研究科
立命館大学総合理工学研究機構
奈良先端科学技術大学院大学物質創成科学
研究科

佐々木 守

115

ラコシ エンドレ ゾルタン，廣本正之，越智 裕之

115

中村 行宏
太田 淳，徳田 崇，笹川 清隆，宍戸 三四郎，田川 礼人，澤村 茂

116樹，柳生 啓佑，小黒 康裕
益 一哉，石原 昇，佐藤 高史， 天

統計的ばらつきの数式モデル化のためのばらつき要因分離・抽出回路の試作東京工業大学統合研究院
東京工業大学総合理工学研究科

川 修平，上薗 巧，植山 寛之，高
橋 知之

116

中山 範明
アナログ・デジタル融合信号処理回路
3 次元システム集積に向けたチップ間インタフェースの開発

広島大学

吉田 毅

116

慶應義塾大学理工学部

新津 葵一，三浦 典之，石黒 仁揮，黒田 忠広

116

神戸大学工学研究科

希，藤原 英弘

神戸大学工学部

山口 幸介，吉本 秀輔，川口 博，
吉本 雅彦

奥村 俊介，井口 友輔，野口 紘
高信頼性 LSI のためのディペンダブル SRAM

アナログ・デジタル混載システム LSI のためのダイナミック内部状態モニタの開発
高速 UWB 信号復調のための等価サンプリング回路
ランタイム・パワーゲーティングを適用した低消費電力 CPU コ
アオンチップばらつきモニタ回路の試作

標準 CMOS プロセスを用いた太陽電池
省電力マイクロプロセッサの試作

神戸大学大学院工学研究科

橋田 拓志，中居 徹，林 大悟，荒賀 佑樹，永田 真

117

117

広島大学ナノデバイス・バイオ融合科学研究所

外谷 昭洋，佐々木 信雄，吉川 公麿

117

芝浦工業大学工学部

宇佐美 公良117

大阪大学大学院情報科学研究科

阿部 慎也，天木 健彦，原田 諒，
橋本 昌宜，密山 幸男，尾上 孝雄

118

東京大学生産技術研究所

荒木 貴弘，張 信，池内 克之，朴東京大学大規模集積システム設計教育研究

哲，安福 正，桜井 貴康

センター

高宮 真

九州大学システム LSI 研究センター

石原 亨

118

118

平成１９年度第２回オンセミコンダクター CMOS 1.2um 試作 （MOT072）
題

名

大

学

名

研

究

者

掲載頁

大小比較回路群、10 進ディジタル計数回路群、及び学生実験用

静岡理工科大学電気電子工学科

波多野 裕

測定評価デバイスの設計試作

電気電子工学科

横井 和輝，袴田 尚吾

119

東京大学生産技術研究所

李 宥憲，藤田 博之，年吉 洋

119

秋田大学工学資源学部

萓野 良樹，井上 浩

119

豊橋技術科学大学工学研究科

小山 靖仁，竹原 裕司，山下 知
憲，中田 光俊，中川 雄介

120

A modified PLL chip for MEMS scanner actuation (verson
1.0)
チップ伝送特性計測モデル線路の試作
演算増幅器の試作 2

豊橋技術科学大学情報工学系

センサ用 LSI のためのアナログ回路の基本特性解析

3-1

和田 和千

富山県立大学工学部情報システム工学科

押山 弘樹，松田 敏弘，岩田 栄之

120演算増幅器の試作

東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン

120

ワンチップＦＭ放送受信システムの試作

東京工業大学理工学研究科

加速度検出用最大値最小値保持回路

兵庫県立大学大学院工学研究科

園田 晃司，鈴木 文章，藤田 孝
之，前中 一介

演算増幅器設計試作 -大学・高専連携チップ-

佐賀大学大学院工学系研究科
佐賀大学理工学部

深井 澄夫

有明工業高等専門学校電子情報工学科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン

121

121

清水 暁生，武久 祐一，原口 直也
金子 絢美，平川 豊，広松 亜由
美，石川 洋平

121

平成２０年度第１回オンセミコンダクター CMOS 1.2um 試作 （MOT081）
題

名

デルタ・シグマ変調器および演算増幅器

大

学

名

研

究

者

掲載頁

宮崎大学大学院工学研究科

宮内 亮一，平野 扶早，兒玉 祐樹

宮崎大学工学部

外山 貴子，田村 宏樹，淡野 公一

122
122

学生実験用演算増幅器の試作

宮崎大学工学部

外山 貴子，田村 宏樹，淡野 公一

CVSL 基本論理回路群と CMOS 基本論理回路群、FF 回路群、及静岡理工科大学電気電子工学科

波多野 裕

び比較回路群の設計試作

電気電子情報工学科

神尾 翔，吉田 良輔

122

95

第
３
章
チ
ッ
プ
試
作
報
告

CVSL 基本論理回路群と CMOS 基本論理回路群、FF 回路群、及静岡理工科大学電気電子工学科

び比較回路群の設計試作

電気電子情報工学科

A modified PLL chip for MEMS scanner actuation (verson

波多野 裕
鈴木 陽介，内田 雅人，原 直也，

123

吉山 拓毅

東京大学生産技術研究所

李 宥憲，藤田 博之，年吉 洋

123

共振回路を含むチップ内特性測定モデル伝送線路の試作

秋田大学工学資源学部

萓野 良樹，柳澤 良介，井上 浩

123

LDO の負荷安定のための補正回路

電気通信大学電子工学専攻

HENG SOCHEAT，範 公可

124

豊橋技術科学大学工学部

Said Zineb，瀬川 健太郎

豊橋技術科学大学情報工学系

和田 和千

124

DC-DC コンバータ出力 LSI の開発

富山県立大学大学院工学研究科

市川 正貴，松田 敏弘，岩田 栄之

124

演算増幅器の試作

東京工業大学理工学研究科

ワンチップＦＭ放送受信システムの試作

東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン

福岡県産業・科学技術振興財団

黄 章財

早稲田大学大学院情報生産システム研究科

井上 靖秋

125

都城工業高等専門学校電気情報工学科

田中 寿

126

1.1)

演算増幅器の試作 1無線センサネットワーク端末の電源制御回路
低電圧・低消費電力動作可能な電圧電流変換回路の試作
加速度検出用最大値最小値保持回路

兵庫県立大学大学院工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン

園田 晃司，鈴木 文章，藤田 孝

125

125

之，前中 一介

126

センサ信号を検出するためのオペアンプの作成

兵庫県立大学大学院工学研究科

齊藤 光俊，藤田 孝之，前中 一介

126

CMOS プロセスによる光導波路

金沢大学理工学域
金沢大学工学部

飯山 宏一，丸山 武男
飛鳥井 貴弘127

超低消費電力断熱的ダイナミック CMOS 論理回路の試作

群馬大学工学研究科

馮 歓，白石 洋一

127

線形領域を用いた高い線形性を有するトランスコンダクタ

筑波大学システム情報工学研究科

小野 習仁，庄野 和宏，石橋 幸男

127

平成１９年度第８回ローム CMOS 0.18um 試作 （RO18078）
題

名SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
断熱的パストランジスタを用いた乗算回路

3-1
96

第
３
章
チ
ッ
プ
試
作
報
告

大

学

名

研

横浜国立大学大学院工学府

岡本 悠史

横浜国立大学大学院工学研究院

吉川 信行

究

者

掲載頁
128

横浜国立大学大学院工学府

生田 浩康，内山 順一

横浜国立大学大学院工学研究院

吉川 信行

128

DMA テスト回路

広島市立大学大学院情報科学研究科

河津 翔吾，高橋 和也，中本 智啓

128

可視光通信用センサおよび信号処理回路

慶應義塾大学理工学部

近内 聡史，松本 佳宣

129

可視光 ID 用受光センサ及び信号処理回路

慶應義塾大学理工学部

木村 遙介，松本 佳宣

129

可視光通信用フォトトランジスタアレイ

慶應義塾大学理工学部

松本 佳宣

129

豊橋技術科学大学工学研究科

久保 俊一

豊橋技術科学大学情報工学系

和田 和千

130

立命館大学理工学研究科

中村 明博，川原﨑 正英，藤野 毅

130

中間周波数用線形位相狭帯域フィルタ
ビアプログラマブルデバイス VPEX の基本回路動作検証

平成１９年度第９回ローム CMOS 0.18um 試作 （RO18079）
題

名

大

学

名

東京大学大学院工学系研究科
メビウス回路１

東京大学大規模集積システム設計教育研究

特定小電力無線送受信機用 TEG の試作

究

者

鄭 明奎

掲載頁

名倉 徹，池田 誠，浅田 邦博

131

東京電機大学大学院理工学研究科

宮崎 康平，星野 洋

131

金沢大学大学院自然科学研究科

戸羽 辰夫，狩野 孝太，藤枝 茂

金沢大学大学院理工研究域

北川 章夫，秋田 純一

センター
長波帯標準電波を対象とした受信専用集積回路

研131

金沢大学大学院自然科学研究科

戸羽 辰夫，狩野 孝太，藤枝 茂

金沢大学大学院理工研究域

北川 章夫，秋田 純一

東京大学生産技術研究所

石田 光一，坂井田 耕輔，安福東京大学大規模集積システム設計教育研究

正，柳 至善，桜井 貴康

センター

高宮 真

断熱的パストランジスタを用いた加算回路と断熱回路用電源

横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

生田 浩康
吉川 信行

132

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

横浜国立大学大学院工学研究院

岡本悠史，吉川 信行

133

TEG

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

133

可視光通信による位置検出用フォトトランジスタアレイ

慶應義塾大学理工学部

山中 大，松本 佳宣

133

特定小電力無線送受信機用 TEG の試作

オンチップ電源回路

132

132

生体用途向けアナログ要素回路 TEG（TC2）

広島大学先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研

安部 亨
升井 義博，佐々木 信雄，吉田

究所毅，石川 智弘134

平成１９年度第１０回ローム CMOS 0.18um 試作 （RO180710）
題

名

論理回路として動作するメモリの修正試作

大

学

名

広島市立大学大学院情報科学研究科
東京大学工学系研究科

素子ばらつきに強い近接トランシーバー試作

東京大学大規模集積システム設計教育研究センター
東京大学大規模集積システム設計教育研究

能動的基板雑音低減手法センター
東京大学大学院工学系研究科
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

イメージセンサ TEG

東京大学大規模集積システム設計教育研究センター
東京大学大学院工学系研究科

イーサネットインターフェイス試作

東京大学大規模集積システム設計教育研究センター
東京大学大学院工学系研究科

縞状シリコン TFT のためのセルライブラリおよびデジタル回路

東京大学大規模集積システム設計教育研究センター
東京大学大学院工学系研究科
東京大学大規模集積システム設計教育研究

メビウス回路３

センター
特定小電力無線送受信機の試作
CMOS デバイスのチップ間・チップ内ばらつきの解析と基板ノ
イズ解析 TEG

高周波用アナログデバイスの TEG 試作

究

者

掲載頁

弘中 哲夫，吉原 理記，谷川 一哉，平川 直樹，戸口 博昭

135

金 鎮明
名倉 徹，池田 誠，浅田 邦博

135

名倉 徹，池田 誠，浅田 邦博
ダン ゴクラン

東京大学工学系研究科
メビウス回路２研

鄭 明奎
名倉 徹，池田 誠，浅田 邦博
金 Yunkyung
名倉 徹，池田 誠，浅田 邦博
中村 大輔
名倉 徹，池田 誠，浅田 邦博
猪飼 啓太
名倉 徹，池田 誠，浅田 邦博
鄭 明奎
名倉 徹，池田 誠，浅田 邦博

金沢大学大学院自然科学研究科

戸羽 辰夫，狩野 孝太，藤枝 茂

金沢大学大学院理工研究域

北川 章夫，秋田 純一

広島大学大学院先端物質科学研究科

和泉 伸也，南 尊文，三浦 道子

広島大学ナノデバイス・バイオ融合科学研

上口 光，マタウシュ ハンス・ユ

究所

ルゲン，小出 哲士

中央大学大学院理工学研究科

加藤 大介，飯島 健太，荻野 達也，薮田 悟史，前橋 雄，川端 千

135

136

136

136

137

137

137

138

138

3-1
97

尋，杉本 泰博
放射線検出用 ASIC の TEG

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

138

可視光 ID 用受光センサ及び信号処理回路

慶應義塾大学理工学部

木村 遙介，松本 佳宣

139

可視光通信用センサおよび信号処理回路

慶應義塾大学理工学部

近内 聡史，松本 佳宣

139

可視光通信による位置検出用フォトトランジスタアレイ

慶應義塾大学理工学部

山中 大，松本 佳宣

139

LDO の負荷過渡応答の高速化回路

電気通信大学電子工学科

HENG SOCHEAT，範 公 可

140

神経細胞刺激の為の信号生成回路(W1)

慶應義塾大学理工学部

山口 昌也

140

中村 安見，坂井田 耕輔，柵木 雄

東京大学生産技術研究所
電力線通信チップおよびオンチップ電源回路

東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

介，安福 正，石田 光一，桜井 貴
康

140

高宮 真
竹内 健

平成２０年度第１回ローム CMOS 0.18um 試作 （RO18081）
題

名

大

学

名

研

究

者

掲載頁

Digital-Pixel-Sensor を用いた実時間画像特徴抽出 VLSI東京大学大学院工学系研究科

朱 弘博，柴田 直141

A Multi-core/Multi-chip Scalable Architecture of Associative Processors

東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

Bui Trong Tu
柴田 直

141

横浜国立大学大学院工学府

岡本

横浜国立大学大学院工学研究院

吉川 信行

低温デバイスモデル作成用 TEG 及びメモリ要素回路

横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

岡本 悠史，陳 賢珠，矢口 謙太
吉川 信行

142

RF 回路設計のための TEG と VCO の試作

東北大学工学研究科

大宮 豊，小谷 光司，伊藤 隆司

142

放射線検出用 ASIC の TEG

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

142

広いディジタル回路領域に対応した基板雑音の打ち消し回路

豊橋技術科学大学工学研究科
豊橋技術科学大学情報工学系

鈴木 寛人
和田 和千

143

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

悠史

141

第
３
章
チ
ッ
プ
試
作
報
告

センサネットワークシステム送受信用ＩＣの試作

東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン

143

リングオッシレータの低消費電力化２東洋大学工学部

堀口 文男

143

平成２０年度第２回ローム CMOS 0.18um 試作 （RO18082）
題

名

低遅延画像伝送システム向け 158 MS/s JPEG 2000 コーデッ
ク LSI

大

学

名

金沢大学自然科学研究科
東京大学大規模集積システム設計教育研究

公開用 PLL

センター

デジタル制御アクティブノイズキャンセラー

東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

バンプ回路特性評価用ＴＥＧ

144

名倉 徹

144

名倉 徹，池田 誠，浅田 邦博
ダン ゴクラン姜 璟煕，柴田 直

京都大学大学院情報学研究科
広島大学大学院先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研
究所

掲載頁

稲田 遼一，深山 正幸，松田 吉雄

吉井 一馬，Bui Trong Tu

スタンダードセル動作確認及びゲート遅延ばらつき評価用 TEG

Stream cipher engine の開発者

東京大学大学院新領域創成科学研究科
京都大学大学院情報学研究科

インダクタ結合インタコネクトを利用したバイオセンサ向け無究東京大学大学院工学系研究科

光通信用送信および受信回路の設計環境評価用 TEG

線送受信回路 ver.1

研

久保木 猛，奥村 佳弘，土谷 亮，
小野寺 秀俊寺田 晴彦，小林 和淑，小野寺 秀
俊岡 治美，岩田 穆

144

145

145

145

146

亀田 成司

弘前大学大学院理工学研究科
弘前大学総合情報処理センター

野田 一訓，深瀬 政秋
佐藤 友暁

146

横浜国立大学大学院工学府

生田 浩康

横浜国立大学大学院工学研究院

吉川 信行

RF 回路設計のための TEG と VCO・LNA の試作

東北大学工学研究科

大宮 豊，小谷 光司，伊藤 隆司

147

放射線検出用 ASIC の TEG

東京大学工学系研究科

島添 健次，高橋 浩之

147

断熱的パストランジスタ回路を用いた乗算回路

146

可視光 ID 用受光センサ及び信号処理回路

慶應義塾大学理工学部

木村 遙介，松本 佳宣

147

静電容量型センサ用容量検出回路

慶應義塾大学理工学部

松本 佳宣

148

低電圧低電力受信器のためのアナログ回路

豊橋技術科学大学工学研究科
豊橋技術科学大学情報工学系

小山 靖仁，山下 知憲，中川 雄介
和田 和千

148

ユニバーサル発振回路 TEG

九州工業大学マイクロ化総合技術センター

浅野 将治，中村 和之

148

3-1

生体信号センシングおよび刺激印加のための回路（B3）慶應義塾大学理工学部

横山 祐介

149

98

生体信号センシングおよび刺激印加回路のためのデバッグ回路＋基板情報抽出用 TEG

慶應義塾大学理工学部

横山 祐介，豊丸 弘爾

149

リングオッシレータの低消費電力化

東洋大学工学部

堀口 文男

149

第
３
章
チ
ッ
プ
試
作
報
告

東京大学生産技術研究所
電圧制御発振回路

東京大学大規模集積システム設計教育研究センター

生体用途向けアナログ要素回路 TEG（TC3）究所

広島大学ナノデバイス・バイオ融合科学研
広島大学大学院先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研
生体用途向けアナログ要素回路 TEG（TC3）究所
広島大学大学院先端物質科学研究科

荒木 貴弘，増永 直樹，桜井 貴康
高宮 真
石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨
石川 智弘，上口 光，村上 裕二

150

150

升井 義博，吉田 毅，安部 亨

150

研

掲載頁

平成２０年度第３回ローム CMOS 0.18um 試作 （RO18083）
題

名

大

学

名

究

者

LSI 故障診断装置評価用 TEG-1

大阪大学情報科学研究科

御堂 義博，三浦 克介，中前 幸治

151

LSI 故障診断装置評価用 TEG-2

大阪大学情報科学研究科

山下 広展，三浦 克介，中前 幸治

151

64 次元ベクトルデータ対応ＳＲＡＭテストチップ

東京大学大学院工学系研究科

馬 奕涛，朱 弘博，柴田 直

151

東北大学大学院工学研究科

関川 宗久，清山 浩司，福島 誉
史，小柳 光正152

ASK 復調回路、および、その他 TEG 回路

ASK 復調回路、および、その他 TEG 回路

スパイラルインダクタ評価 TEG と RF 回路 TEG の試作

東北大学大学院医工学研究科
東北大学大学院工学研究科
東北大学大学院医工学研究科

田中 徹
関川 宗久，清山 浩司，福島 誉
史，小柳 光正
田中 徹

金沢大学大学院自然科学研究科

戸羽 辰夫，狩野 孝太，藤枝 茂

金沢大学大学院理工研究域

北川 章夫，秋田 純一

152

152

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ路

横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

岡本 悠史，陳 賢珠，矢口 謙太
吉川 信行

153

放射線検出信号回路用 TEG

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

153●

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

153

低電圧電流モード連続時間ΔΣ変調器とその要素回路

上智大学理工学部三簾 浩一，町田 和也，和保 孝夫

154

マルチビット方式アルゴリズミック型アナログ/デジタル変換器

上智大学理工学部

芥川 一樹，和保 孝夫

154

時間領域を用いた ADC とその要素回路

上智大学理工学部

町田 和也，和保 孝夫

154

可視光 ID 用受光センサ及び信号処理回路

慶應義塾大学理工学部

木村 遙介，松本 佳宣

155

静電容量型センサ用容量検出回路

慶應義塾大学理工学部

松本 佳宣

155

ＳＲＡＭ動作マージン評価ＴＥＧ

九州工業大学マイクロ化総合技術センター

野田 和徳，中村 和之

155

基板ノイズ対策アクティブデカップリング回路評価チップ

慶應義塾大学理工学部

佐藤 大祐

156

ガードリングを含めた基板モデル化のための TEG

慶應義塾大学理工学部

豊丸 弘爾

156

オシレータサンプリング方式乱数生成回路

大阪大学大学院情報科学研究科

天木 健彦，橋本 昌宜，密山 幸
男，尾上 孝雄

156

信頼性可変粗粒度再構成可能集積回路の試作

大阪大学大学院情報科学研究科

集積化アクティブマイクロ磁界プローブで用いる差動増幅回路の試作

東北大学大学院工学研究科

高 永勲，Dawood Alnajjar，密山 幸男，橋本 昌宜，尾上 孝雄

157

山口 正洋，鳥塚 英樹，難波 志織

157

金沢大学理工学域

飯山 宏一，丸山 武男

金沢大学自然科学研究科

高松 英輝

157

高信頼セルを用いたチップ内ばらつき、チップ間ばらつきの評
価回路の試作

奈良先端科学技術大学院大学情報科学研究科鈴木 一範，中島 康彦

158

8 ビットパイプラインプロセッサ

東京工業大学大学院情報理工学研究科

若杉 祐太，佐藤 真平，森谷 章

158

アバランシェフォトダイオード

広島大学ナノデバイス・バイオ融合科学研
生体用途向けアナログ要素回路 TEG（TC4，TC5）

究所
広島大学大学院先端物質科学研究科

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

158

研

掲載頁

平成２０年度第４回ローム CMOS 0.18um 試作 （RO18084）
題

名

大

学

名

東京大学大学院工学系研究科
メビウス回路４電流モード減算器不要型可変解像度エッジフィルタ
高データ利用効率動き場生成プロセッサ東京大学大規模集積システム設計教育研究
センター

究

者

鄭 明奎
名倉 徹，池田 誠，浅田 邦博

東京大学大学院新領域創成科学研究科

高橋 徳浩，福岡 雄大

東京大学大学院工学系研究科

柴田 直

東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

岡野 祐太
柴田 直

ラッチを用いたコンパレータ、ΔΣAD 変換器

159

159

99
159
160

弘前大学大学院理工学研究科

野田 一訓，深瀬 政秋

弘前大学総合情報処理センター

佐藤 友暁

同時動作ノイズ評価回路

明星大学産学官連携推進室大塚研究室

秋山 豊，伊藤 恒夫，大塚 寛治

160

同時動作ノイズ評価回路

明星大学産学官連携推進室大塚研究室

秋山 豊，伊藤 恒夫，大塚 寛治

161

HCgorilla.5 の開発

160

同時動作ノイズ評価回路

明星大学産学官連携推進室大塚研究室

秋山 豊，伊藤 恒夫，大塚 寛治

161

同時動作ノイズ評価回路

明星大学産学官連携推進室大塚研究室

秋山 豊，伊藤 恒夫，大塚 寛治

161
162

同時動作ノイズ評価回路
RISC 型 CPU の作成
ＳＲＡＭ動作マージン評価ＴＥＧ

明星大学産学官連携推進室大塚研究室

秋山 豊，伊藤 恒夫，大塚 寛治

千葉大学工学部

星 匠，松本 清紀，平田 敏樹

千葉大学融合科学研究科

難波 一輝，伊藤 秀男

162

九州工業大学マイクロ化総合技術センター

野田 和徳，中村 和之

162

東京大学大規模集積システム設計教育研究
検証・デバッグ・診断指向 FPGAセンター
東京大学工学部

CMOS 集積化アクティブ磁界プローブ
高信頼セルを用いた耐故障性の評価回路の試作

東北大学大学院工学研究科
奈良先端科学技術大学院大学情報科学研究科
広島大学ナノデバイス・バイオ融合科学研

生体用途向けアナログ要素回路 TEG（TC4，TC5）

究所
広島大学大学院先端物質科学研究科

吉田 浩章，藤田 昌宏
田川 貴聡

163

山口 正洋，鳥塚 英樹，難波 志織

163

鈴木 一範，中島 康彦

163

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

3-1

164

第
３
章
チ
ッ
プ
試
作
報
告

平成２０年度第５回ローム CMOS 0.18um 試作 （RO18085）
題

名

大

学

名

東京大学大学院工学系研究科
全学自由ゼミにおける LSI 試作演習

東京大学大規模集積システム設計教育研究センター
東京大学大学院工学系研究科
東京大学大規模集積システム設計教育研究

オンチップウェブサーバの試作センター

中村 大輔，門馬 太平
名倉 徹，池田 誠，浅田 邦博
中村 大輔
名倉 徹，池田 誠，浅田 邦博

掲載頁

165

165

福岡 雄大
柴田 直

165

ディジタル探索方式アナログ・サポートベクターマシーン

東京大学大学院工学系研究科

姜 璟煕，柴田 直

166

CMOS 共鳴特性回路を用いた画像特徴抽出アナログ集積回路

東京大学大学院新領域創成科学研究科

吉井 一馬

TEG

東京大学大学院工学系研究科

柴田 直

166

１サイクル PPED ベクトル生成回路

東京大学大学院工学系研究科

中川 琢規，柴田 直

166

横浜国立大学大学院工学府

岡本

横浜国立大学大学院工学研究院

吉川 信行

断熱的パストランジスタを用いた乗算回路

CMOS 回路ばらつき解析用 TEG 試作

悠史，矢口 謙太

横浜国立大学大学院工学府

生田 浩康，内山 順一

横浜国立大学大学院工学研究院

吉川 信行

広島大学大学院先端物質科学研究科

賀谷 彰大，和泉 伸也

広島大学ナノデバイス・バイオ融合科学研

上口 光，マタウシュ ハンス・ユ

究所

ルゲン，小出 哲士

167

167

167

10 チャネル波形サンプリング型 ASIC

東京大学工学系研究科

島添 健次，高橋 浩之

168

傾斜センサ用容量検出回路

慶應義塾大学理工学部

松本 佳宣

168

擬似的な不規則画素配置を持つ CMOS イメージセンサ

金沢大学理工学域電子情報学類

秋田 純一

168

中林 智之

三重大学工学部
三重大学大学院工学研究科

佐々木 敬泰，近藤 利夫，大野 和彦

福岡県産業・科学技術振興財団

黄 章財

早稲田大学大学院情報生産システム研究科

李 ナ，井上 靖秋

１．５bit 冗長構成の８bit Pipeline ADC

東京工業大学理工学研究科

吉原 慶，浦野 達也，松澤 昭

169

オンチップサンプリングオシロ

早稲田大学大学院情報生産システム研究科

石坂 耕助，吉原 務

170

VSP 評価用チップ

１Ｖ以下ナノワット基準電流電圧回路とチャジポンプ回路－Ｉ

東京大学生産技術研究所

坂井田 耕輔，安福 正，荒木 貴

東京大学大規模集積システム設計教育研究

弘，石田 光一，桜井 貴康

路センター
東京大学工学系研究科

高宮 真
竹内 健

東京大学生産技術研究所

坂井田 耕輔，中村 安見，柵木 雄

東京大学大規模集積システム設計教育研究介，桜井 貴康

センター

高宮 真

共振クロック分配回路および電力線通信チップ

導電膜を用いたノイズ抑制体の試作と抵抗素子のばらつき検証

東北大学大学院工学研究科

ソフトウェア無線用小面積低電力ΔΣ変調器
32 ビット MIPS 互換マルチサイクルプロセッサ

169

169

標準 CMOS プロセスを用いた太陽電池およびオンチップ電源回

100

チ
ッ
プ
試
作
報
告

者

東京大学大学院工学系研究科

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

第
３
章

究

東京大学大学院新領域創成科学研究科

ブロックマッチング方式 CMOS オプティカルフローセンサー

3-1

研

170

170

山口 正洋，室賀 翔，鳥塚 英樹，
難波 志織

171

慶應義塾大学理工学部電子工学科

白石 圭，志方 明，石黒 仁揮

171

東京工業大学工学部
東京工業大学情報理工学研究科

高前田 伸也，森 洋介
若杉 祐太

171

東京工業大学大学院情報理工学研究科

渡邉 伸平，若杉 祐太

慶應義塾大学大学院理工学研究科

松谷 宏紀

32 ビット MIPS 互換マルチサイクルプロセッサ

東京工業大学大学院情報理工学研究科
東京工業大学工学部

若杉 祐太
高前田 伸也，森 洋介

172

生体用途向けワイアレスセンサ試作（TC6）究所石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

172

香川 景一郎173

メニーコアプロセッサのためのオンチップルータの試作

広島大学ナノデバイス・バイオ融合科学研
広島大学大学院先端物質科学研究科
1Gbps×4ch 光無線 LAN 用ビジョンチップ

大阪大学大学院情報科学研究科

172

平成２０年度第６回ローム CMOS 0.18um 試作 （RO18086）
題

名

大

学

名

研

究

者

A Hamming Distance Associative Processor Employing

東京大学大学院新領域創成科学研究科

Bui Trong Tu

Time-Domain Techniques

東京大学大学院工学系研究科

柴田 直

早稲田大学先進理工学研究科

西島 武良，菅 真吾，松本 隆

早稲田大学理工学部

松山 明誉

三角波重み付けチャージサンプリングフィルタ
CMOS デバイスのウェハ間，ウェハ内，ダイ内ばらつき解析用
TEG 試作広島大学大学院先端物質科学研究科

賀谷 彰大，和泉 伸也

広島大学ナノデバイス・バイオ融合科学研究所

上口 光，マタウシュ ハンス・ユルゲン，小出 哲士

掲載頁
174

174

174

ALU 試作
オンチップ・スパイラルインダクタ TEG 試作
コンパレータアレイ

微細化に向けた連想メモリ評価チップ

首都大学東京理工学研究科

福永 力，田中 和人，大橋 常毅

中央大学大学院理工学研究科

荻野 達也

中央大学理工学部

中澤 啓悟，杉本 泰博

175

東京大学工学系研究科

島添 健次，石 伯軒，高橋 浩之

175

広島大学大学院先端物質科学研究科

今福 渉，アンサリ タニア，榊原尚吾

広島大学ナノデバイス・バイオ融合科学研
究所
広島大学工学部

小出 哲士，マタウシュ ハンス・

175

176

ユルゲン
川畑 明雄
加藤 健二，樽見 洋，石川 将司，

はんだ不良の検出を容易とする設計法の検証

徳島大学工学部

尾形 祐紀，小山田 裕矢，四柳 浩

176之，橋爪 正樹
複数ネットの隣接配線を持つビアオープン故障検出のためのTEG 試作

樽見 洋，加藤 健二，石川 将司，
尾形 祐紀，小山田 裕矢，四柳 浩

徳島大学工学部

176

之，橋爪 正樹

DC-DC コンバータ制御 LSI の開発
RFID 用の IC タグの試作

富山県立大学大学院工学研究科

市川 正貴，松田 敏弘，岩田 栄之

177

東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン，吉

177

岡 正浩
福岡県産業・科学技術振興財団

黄 章財

早稲田大学大学院情報生産システム研究科

李 ナ，井上 靖秋

177

生体信号センシングおよび刺激印加のための回路（B4）慶應義塾大学理工学部

横山 祐介，山口 昌也

178

神経信号センシングシステム用チップ(W2)慶應義塾大学理工学部

山口 昌也

178

イメージセンサ基本動作確認用 TEG

富山商船高等専門学校情報工学科

塚田 章，新田 真浩，吉田 成朗

178

切り替え型 CMOS 集積化アクティブ磁界プローブ

東北大学大学院工学研究科

山口 正洋，鳥塚 英樹，難波 志織

179

SSO ノイズ測定 TEG

福岡工業大学情報工学部

松原 裕之

179

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

179

１Ｖ以下ナノワット基準電流電圧回路とチャジポンプ回路－ＩI

広島大学ナノデバイス・バイオ融合科学研
生体用途向けワイアレスセンサ試作（TC7）究所
広島大学大学院先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研

生体用途向けワイアレスセンサ試作（TC7）究所
広島大学大学院先端物質科学研究科

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

180

研

掲載頁

3-1

181

101

181

第
３
章

平成２０年度第７回ローム CMOS 0.18um 試作 （RO18087）
題

名超解像度画像処理用位相限定相関プロセッサ
インダクタ結合インタコネクトを利用したバイオセンサ向け無線送受信回路 ver.2
スイッチトキャパシタのスイッチング周波数校正回路他

CMOS 回路における製造ばらつき解析用 TEG

WiMAX 用ターボデーコーダ
イメージセンサの出力回路・制御回路および物体追跡機能要素
回路
1V 動作可能なパッシヴΣΔ変調器回路

学習機能及び参照データ最適化を実現した連想メモリ

製造ばらつき解析用の段数可変リングオシレータ TEG 試作
低位相変動特性を有する分周比可変型ディジタル位相同期ルー
プ

大

学

名

究

者

東北大学未来科学技術共同研究センター

宮本 直人，大見 忠弘

東北大学工学部

半澤 克彦

広島大学大学院先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研究所

岡 治美，岩田 穆
亀田 成司

九州大学システム情報科学府

黒木 幸令，内畠 春樹，田代 紘之

九州大学工学部

古賀 宗典，中島 裕介

広島大学大学院先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研

賀谷 彰大，和泉 伸也
上口 光，マタウシュ ハンス・ユ

究所

ルゲン，小出 哲士

東北大学工学研究科

新井 宏明，宮本 直人，小谷 光司，伊藤 隆司

181

182

182

松崎 可苗，鋪野 敦紀，村山 大
東京理科大学工学研究科

輔，佐藤 大樹，長谷川 新，加田182

健志，大高 俊徳，浜本 隆之
中央大学大学院理工学研究科
中央大学理工学部
広島大学大学院先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研

前橋 雄
遠藤 健太，崔 通，杉本 泰博

183

榊原 尚吾，今福 渉，アンサリ タ
ニア

究所

マタウシュ ハンス・ユルゲン，小出 哲士

広島大学大学院先端物質科学研究科

賀谷 彰大，アンサリ タニア

広島大学ナノデバイス・バイオ融合科学研

上口 光，マタウシュ ハンス・ユ

究所

ルゲン，小出 哲士

東海大学産業工学部

藤本 邦昭，佐々木 博文

183

183

184

チ
ッ
プ
試
作
報
告

トリガー制御式イメージセンサ TEG

茨城大学工学部
東京大学宇宙線研究所

木村 孝之
佐々木 真人

神奈川大学ハイテクリサーチセンター

増田 正孝

部分パイプライン制御に基づく 256 ビット LDPC デコーダ

東北大学工学研究科

部分パイプライン制御に基づく 16 ビット LDPC デコーダ

東北大学工学研究科

低消費電力 A/D 変換器の設計
オンチップ電源回路および太陽電池

羽生 貴弘

185

東京工業大学理工学研究科

古谷 聡，Vo Tuan Minh，松澤 昭

185

東京大学生産技術研究所
東京大学大規模集積システム設計教育研究

石田 光一，荒木 貴弘，坂井田 耕輔，桜井 貴康

185

センター

高宮 真
石田 光一，坂井田 耕輔，童 大亮，桜井 貴康高宮 真186

慶應義塾大学理工学部電子工学科

卜部 誠，白石 圭，石黒 仁揮

186

近距離無線通信用低電圧動作 E 級 PA

慶應義塾大学理工学部電子工学科

坂井 秀男，上埜 英樹，三ヶ尻
悟，石黒 仁揮186

8bit 簡易 SRAM の設計と試作

東京工業大学情報理工学研究科

植原 昂，藤枝 直輝，渡邉 伸平

187

生体用途向けワイアレスセンサ試作（TC8）究所
広島大学大学院先端物質科学研究科

生体用途向けワイアレスセンサ試作（TC8）

究所

ADC

広島大学ナノデバイス・バイオ融合科学研

広島大学ナノデバイス・バイオ融合科学研
広島大学大学院先端物質科学研究科

第
３
章
チ
ッ
プ
試
作
報
告

鬼沢 直哉，松本 敦，船崎 智義，

184

東京大学大規模集積システム設計教育研究センター

電荷転送型オープンループ増幅器を用いた高速パイプライン

102

羽生 貴弘

東京大学生産技術研究所
オンチップ電源および共振クロック分配回路

3-1

鬼沢 直哉，松本 敦，船崎 智義，

184

液体試料中に分散した磁気ビーズを駆動する TEG 試作（BD1、広島大学ナノデバイス・バイオ融合科学研

その１）

究所

液体試料中に分散した磁気ビーズを駆動する TEG 試作（BD1、広島大学ナノデバイス・バイオ融合科学研

その２）

究所

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

187

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

187

石川 智弘，上口 光

188石川 智弘，上口 光

188

3.

2

チップ種別一覧
MEMS

ラン名

タ

イ

ト

ル

研

究

者

掲載頁

MOT072A modified PLL chip for MEMS scanner actuation (verson 1.0)

李 宥憲, 藤田 博之, 年吉 洋

119

MOT081

A modified PLL chip for MEMS scanner actuation (verson 1.1)

李 宥憲, 藤田 博之, 年吉 洋

123

RO18087

液体試料中に分散した磁気ビーズを駆動するTEG試作（BD1、その１）

石川 智弘, 上口 光

188

RO18087

液体試料中に分散した磁気ビーズを駆動するTEG試作（BD1、その２）

石川 智弘, 上口 光

188

TEG(特性評価回路など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES6507

プロセスばらつきを利用したチップIDの生成

名倉 徹，池田 誠，浅田 邦博

110

ES6507

基板バイアス効果，単体トランジスタ及びゲート遅延ばらつき評価用TEG

寺田 晴彦, 牧野 紘明, 砂川 洋輝, 小林 和淑, 小野寺 秀俊

110

ES6507（１）三次元積層向け高速伝送回路用TEGと（２）ばらつきを含むHiSIM
モデルを用いた回路特性の予測精度評価のための回路TEG

岩田 穆, マタウシュ ハンス ユルゲン，小出 哲士，汐崎 充，上口 光

111

ES6507

デバイス・回路特性ばらつきの観測回路

ES65081

耐製造ばらつきにむけたトランジスタモデルHiSIMを用いた回路特性の予測と回路シミュレーション手法の開発

上口 光, 小出 哲士, マタウシュ ハンス・ユルゲン, 和泉伸也, 賀谷 彰大, 今福 渉, 三浦 道子, 西林 啓

112

ES65082

デジタル制御温度センサ

名倉 徹, 池田 誠，浅田 邦博, ダン ゴクラン

113

ES65082

ばらつきを利用したチップIDの生成

名倉 徹, 池田 誠，浅田 邦博, 猪飼 啓太

113

ES65082

素子特性の経年劣化検証及び基板電圧制御付き遅延ばらつき評価TEG

寺田 晴彦, 牧野 紘明, Mahfuzul, A.K.M, 三木 崇史, 小林
和淑, 小野寺 秀俊

114

ES65082

タイミングエラー予告信号による適応的速度制御回路評価TEG

更田 裕司, 濱本 浩一, 橋本 昌宜, 密山 幸男, 尾上 孝雄

115

ES65082

統計的ばらつきの数式モデル化のためのばらつき要因分離・抽出回路の試

益 一哉, 石原 昇, 佐藤 高史, 天川 修平, 上薗 巧, 植山 寛

作之, 高橋 知之, 中山 範明

ES65082

オンチップばらつきモニタ回路の試作

ES65082

標準CMOSプロセスを用いた太陽電池

MOT072

益 一哉, 石原 昇, 佐藤 高史, 天川 修平, 植山 寛之, 中山
範明, 伊藤 浩之, 萩原 汐

大小比較回路群、10進ディジタル計数回路群、及び学生実験用測定評価デバイスの設計試作阿部 慎也, 天木 健彦, 原田 諒, 橋本 昌宜, 密山 幸男, 尾上孝雄
荒木 貴弘, 張 信, 池内 克之, 朴 哲, 安福 正, 桜井 貴康, 高

111

116

118

宮真

118

波多野 裕, 横井 和輝, 袴田 尚吾

119

3-2
103

MOT072

センサ用LSIのためのアナログ回路の基本特性解析

押山 弘樹, 松田 敏弘, 岩田 栄之

120

MOT081

デルタ・シグマ変調器および演算増幅器

宮内 亮一, 平野 扶早, 兒玉 祐樹, 外山 貴子, 田村 宏樹, 淡
野 公一

122

学生実験用演算増幅器の試作

外山 貴子, 田村 宏樹, 淡野 公一

122

波多野 裕, 神尾 翔, 吉田 良輔

122

波多野 裕, 鈴木 陽介, 内田 雅人, 原 直也, 吉山 拓毅

123

小野 習仁，庄野 和宏，石橋 幸男

127
136

MOT081
MOT081

MOT081CVSL基本論理回路群とCMOS基本論理回路群、FF回路群、及び比較回路群の設計試作CVSL基本論理回路群とCMOS基本論理回路群、FF回路群、及び比較回路群の設計試作

MOT081線形領域を用いた高い線形性を有するトランスコンダクタ

RO180710

イメージセンサTEG

金 Yunkyung, 名倉 徹，池田 誠，浅田 邦博

CMOSデバイスのチップ間・チップ内ばらつきの解析と基板ノイズ解析

和泉 伸也, 南 尊文, 三浦 道子, 上口 光, マタウシュ ハン

TEG

ス・ユルゲン, 小出 哲士

RO180710

RO180710

高周波用アナログデバイスのTEG試作

RO180710

放射線検出用ASICのTEG

加藤 大介, 飯島 健太, 荻野 達也, 薮田 悟史, 前橋 雄, 川端

138

千尋, 杉本 泰博

138

島添 健次, 石 伯軒, 高橋 浩之

138

RO18078

DMA テスト回路

河津 翔吾, 高橋 和也, 中本 智啓

128

RO18079

TEG

島添 健次, 石 伯軒, 高橋 浩之

133

RO18079

生体用途向けアナログ要素回路TEG（TC2）

安部 亨, 升井 義博, 佐々木 信雄, 吉田 毅, 石川 智弘

134

RO18081RF回路設計のためのTEGとVCOの試作

大宮 豊, 小谷 光司, 伊藤 隆司

142

RO18081

放射線検出用ASICのTEG

島添 健次, 石 伯軒, 高橋 浩之

142

RO18081

リングオッシレータの低消費電力化２

堀口 文男

143

RO18082

バンプ回路特性評価用ＴＥＧ

姜 璟煕, 柴田 直, 吉井 一馬, Bui Trong Tu

145

RO18082

光通信用送信および受信回路の設計環境評価用TEG

久保木 猛, 奥村 佳弘, 土谷 亮, 小野寺 秀俊

145

RO18082

スタンダードセル動作確認及びゲート遅延ばらつき評価用TEG

寺田 晴彦, 小林 和淑, 小野寺 秀俊

145

第
３
章
チ
ッ
プ
試
作
報
告

RO18082

RF回路設計のためのTEGとVCO・LNAの試作

大宮 豊, 小谷 光司, 伊藤 隆司

RO18082

放射線検出用ASICのTEG

島添 健次, 高橋 浩之

147

RO18082

リングオッシレータの低消費電力化

堀口 文男

149

RO18082

電圧制御発振回路

荒木 貴弘, 増永 直樹, 桜井 貴康, 高宮 真

150

RO18082

生体用途向けアナログ要素回路TEG（TC3）石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨

150

RO18082

生体用途向けアナログ要素回路TEG（TC3）147

石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部
亨

150
151

RO18083

LSI故障診断装置評価用TEG-1

御堂 義博, 三浦 克介, 中前 幸治

RO18083

LSI故障診断装置評価用TEG-2

山下 広展, 三浦 克介, 中前 幸治

151

RO18083

ASK復調回路、および、その他TEG回路

関川 宗久, 清山 浩司, 福島 誉史, 小柳 光正, 田中 徹

152

RO18083

ASK復調回路、および、その他TEG回路

関川 宗久, 清山 浩司, 福島 誉史, 小柳 光正, 田中 徹

152

RO18083

放射線検出信号回路用TEG

島添 健次, 石 伯軒, 高橋 浩之

153

RO18083

ガードリングを含めた基板モデル化のためのTEG

豊丸 弘爾

156

RO18083

オシレータサンプリング方式乱数生成回路

天木 健彦, 橋本 昌宜, 密山 幸男, 尾上 孝雄

156

RO18083

アバランシェフォトダイオード

飯山 宏一, 丸山 武男, 高松 英輝

157

RO18083

生体用途向けアナログ要素回路TEG（TC4, TC5）

石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨

158

RO18084

同時動作ノイズ評価回路

秋山 豊, 伊藤 恒夫, 大塚 寛治

160

RO18084

同時動作ノイズ評価回路

秋山 豊, 伊藤 恒夫, 大塚 寛治

161

RO18084

同時動作ノイズ評価回路

秋山 豊, 伊藤 恒夫, 大塚 寛治

161

RO18084

同時動作ノイズ評価回路

秋山 豊, 伊藤 恒夫, 大塚 寛治

161

RO18084

同時動作ノイズ評価回路

秋山 豊, 伊藤 恒夫, 大塚 寛治

162

RO18084

生体用途向けアナログ要素回路TEG（TC4, TC5）

RO18085

CMOS回路ばらつき解析用TEG試作

RO18085

石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨
賀谷 彰大, 和泉 伸也, 上口 光, マタウシュ ハンス・ユル

164ゲン, 小出 哲士

167

１．５bit冗長構成の８bit Pipeline ADC

吉原 慶, 浦野 達也, 松澤 昭

169

RO18085

標準CMOSプロセスを用いた太陽電池およびオンチップ電源回路

坂井田 耕輔, 安福 正, 荒木 貴弘, 石田 光一, 桜井 貴康, 高宮 真, 竹内 健

170

3-2

RO18086

CMOSデバイスのウェハ間，ウェハ内，ダイ内ばらつき解析用TEG試作104

RO18086
RO18086
RO18086

はんだ不良の検出を容易とする設計法の検証

RO18086

複数ネットの隣接配線を持つビアオープン故障検出のためのTEG試作

樽見 洋, 加藤 健二, 石川 将司, 尾形 祐紀, 小山田 裕矢, 四柳 浩之, 橋爪 正樹

176

RO18086

イメージセンサ基本動作確認用TEG

塚田 章, 新田 真浩, 吉田 成朗

178

RO18086

SSOノイズ測定TEG

松原 裕之

179

RO18087

CMOS回路における製造ばらつき解析用TEG

賀谷 彰大, 和泉 伸也, 上口 光, マタウシュ ハンス・ユル
ゲン, 小出 哲士

182

RO18087

製造ばらつき解析用の段数可変リングオシレータTEG試作

第
３
章
チ
ッ
プ
試
作
報
告

賀谷 彰大, 和泉 伸也, 上口 光, マタウシュ ハンス・ユル
ゲン, 小出 哲士

174

オンチップ・スパイラルインダクタTEG試作

荻野 達也, 中澤 啓悟, 杉本 泰博

175

コンパレータアレイ

島添 健次, 石 伯軒, 高橋 浩之

175

加藤 健二, 樽見 洋, 石川 将司, 尾形 祐紀, 小山田 裕矢, 四柳 浩之, 橋爪 正樹

賀谷 彰大, アンサリ タニア, 上口 光, マタウシュ ハン
ス・ユルゲン, 小出 哲士

176

183

アナデジ混載
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES6507

アナログ・デジタル混載システムLSIのためのモニタ要素回路の開発

橋田 拓志, 林 大悟, 永田 真

111

ES65082

アナログ・デジタル融合信号処理回路

吉田 毅

116

橋田 拓志, 中居 徹, 林 大悟, 荒賀 佑樹, 永田 真

117

戸羽 辰夫, 狩野 孝太, 藤枝 茂, 北川 章夫, 秋田 純一

137

ES65082
RO180710

アナログ・デジタル混載システムLSIのためのダイナミック内部状態モニタの開発
特定小電力無線送受信機の試作

RO180710

神経細胞刺激の為の信号生成回路(W1)

山口 昌也

140

RO18083●

島添 健次, 石 伯軒, 高橋 浩之

153

RO18083

基板ノイズ対策アクティブデカップリング回路評価チップ

佐藤 大祐

156

RO18085

10チャネル波形サンプリング型ASIC

島添 健次, 高橋 浩之

168

RO18085

ソフトウェア無線用小面積低電力ΔΣ変調器

RO18085

生体用途向けワイアレスセンサ試作（TC6）

RO18086

白石 圭, 志方 明, 石黒 仁揮

171石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨

172

神経信号センシングシステム用チップ(W2)

山口 昌也

178

RO18086

生体用途向けワイアレスセンサ試作（TC7）石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨

179

RO18086

生体用途向けワイアレスセンサ試作（TC7）

RO18087

電荷転送型オープンループ増幅器を用いた高速パイプラインADC

RO18087

生体用途向けワイアレスセンサ試作（TC8）RO18087

生体用途向けワイアレスセンサ試作（TC8）石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨

180

卜部 誠, 白石 圭, 石黒 仁揮

186

石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨
石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部
亨

187

187

アナログ/デジタル信号処理プロセッサ
ラン名
ES6507タイ

トル

動的リコンフィギャラブルプロセッサのプロセッシングエレメントGammaの試作

研

究

者

天野 英晴, 佐野 徹, 加東 勝, 齊藤 貴樹, 池淵 大輔

掲載頁
110

ES65082

動的リコンフィギャラブルプロセッサMuCCRA-3の試作

天野 英晴, 佐野 徹, 加東 勝, 齊藤 貴樹

113

RO180710

イーサネットインターフェイス試作

中村 大輔, 名倉 徹，池田 誠，浅田 邦博

136

RO180710

LDOの負荷過渡応答の高速化回路

HENG SOCHEAT, 範 公 可

140

Bui Trong Tu, 柴田 直

141

低遅延画像伝送システム向け158 MS/s JPEG 2000コーデックLSI

稲田 遼一, 深山 正幸, 松田 吉雄

144

RO18081
RO18082

A Multi-core/Multi-chip Scalable Architecture of Associative Processors

RO18083

マルチビット方式アルゴリズミック型アナログ/デジタル変換器

芥川 一樹, 和保 孝夫

154

RO18084

高データ利用効率動き場生成プロセッサ岡野 祐太, 柴田 直

159

RO18084

検証・デバッグ・診断指向FPGA

吉田 浩章, 藤田 昌宏, 田川 貴聡

163

RO18085

ディジタル探索方式アナログ・サポートベクターマシーン

姜 璟煕, 柴田 直

166

RO18085

CMOS共鳴特性回路を用いた画像特徴抽出アナログ集積回路TEG

吉井 一馬, 柴田 直

166

Bui Trong Tu, 柴田 直

174

RO18086

A Hamming Distance Associative Processor Employing Time-Domain
Techniques

RO18087

超解像度画像処理用位相限定相関プロセッサ宮本 直人, 大見 忠弘, 半澤 克彦

181

RO18087

WiMAX用ターボデーコーダ

新井 宏明, 宮本 直人, 小谷 光司, 伊藤 隆司

182

アナログ（PLL, A-D/DC-DC コンバータなど）
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES6507

時間差増幅回路

名倉 徹，池田 誠，浅田 邦博

110

ES65082

三次元積層向け定在波クロック分配回路

汐崎 充, 宮本 慎一朗，中島 丈晴，岩田 穆

114

ES65082

バックグラウンド・デジタル補正を用いた超低電力ΔΣAD変換器

藤川 信次，原田 良枝，前田 智晃，村坂 佳隆，岩田 穆

114

ES65082

高速UWB信号復調のための等価サンプリング回路

外谷 昭洋, 佐々木 信雄, 吉川 公麿

117

MOT072チップ伝送特性計測モデル線路の試作

萓野 良樹, 井上 浩

119

MOT072演算増幅器の試作2

MOT072小山 靖仁, 竹原 裕司, 山下 知憲, 中田 光俊, 中川 雄介, 和
田 和千

120

演算増幅器の試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

120

MOT072

ワンチップＦＭ放送受信システムの試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

121

MOT072

加速度検出用最大値最小値保持回路

園田 晃司, 鈴木 文章, 藤田 孝之, 前中 一介

121

MOT072演算増幅器設計試作 -大学・高専連携チップ-

清水 暁生, 武久 祐一, 原口 直也, 深井 澄夫, 金子 絢美, 平
川 豊, 広松 亜由美, 石川 洋平

121

MOT081共振回路を含むチップ内特性測定モデル伝送線路の試作

萓野 良樹, 柳澤 良介, 井上 浩

123

MOT081

演算増幅器の試作1

Said Zineb, 瀬川 健太郎, 和田 和千

124

MOT081

DC-DCコンバータ出力LSIの開発

市川 正貴, 松田 敏弘, 岩田 栄之

124

MOT081

演算増幅器の試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

125

MOT081

ワンチップＦＭ放送受信システムの試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

125

MOT081

無線センサネットワーク端末の電源制御回路

黄 章財, 井上 靖秋

125

3-2
105

第
３
章
チ
ッ
プ
試
作
報
告

MOT081

加速度検出用最大値最小値保持回路

園田 晃司, 鈴木 文章, 藤田 孝之, 前中 一介

126

MOT081

センサ信号を検出するためのオペアンプの作成

齊藤 光俊, 藤田 孝之, 前中 一介

126

RO180710

能動的基板雑音低減手法

名倉 徹, 池田 誠，浅田 邦博, ダン ゴクラン

135

RO18078中間周波数用線形位相狭帯域フィルタ

久保 俊一, 和田 和千

130

オンチップ電源回路

石田 光一, 坂井田 耕輔, 安福 正, 柳 至善, 桜井 貴康, 高宮真

132RO18079
RO18081

広いディジタル回路領域に対応した基板雑音の打ち消し回路

鈴木 寛人, 和田 和千

143

RO18081

センサネットワークシステム送受信用ＩＣの試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

143

RO18082

公開用PLL名倉 徹

144

RO18082

デジタル制御アクティブノイズキャンセラー

名倉 徹, 池田 誠，浅田 邦博, ダン ゴクラン

144

RO18082

低電圧低電力受信器のためのアナログ回路

小山 靖仁, 山下 知憲, 中川 雄介, 和田 和千

148

RO18082

ユニバーサル発振回路TEG

浅野 将治, 中村 和之

148

RO18082

生体信号センシングおよび刺激印加のための回路（B3）

横山 祐介

149

横山 祐介, 豊丸 弘爾

149

RO180823-2

生体信号センシングおよび刺激印加回路のためのデバッグ回路＋基板情報
抽出用TEG

RO18083

低電圧電流モード連続時間ΔΣ変調器とその要素回路

三簾 浩一, 町田 和也, 和保 孝夫

154

RO18083

時間領域を用いたADCとその要素回路

町田 和也, 和保 孝夫

154

RO18084

ラッチを用いたコンパレータ、ΔΣAD変換器

RO18085

１Ｖ以下ナノワット基準電流電圧回路とチャジポンプ回路－Ｉ

チ
ッ
プ
試
作
報
告

169

RO18085

オンチップサンプリングオシロ

石坂 耕助, 吉原 務

170

RO18086

三角波重み付けチャージサンプリングフィルタ

西島 武良, 菅 真吾, 松本 隆, 松山 明誉

174

RO18086

DC-DCコンバータ制御LSIの開発

市川 正貴, 松田 敏弘, 岩田 栄之

177

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディア

RO18086

RFID用のICタグの試作

RO18086

１Ｖ以下ナノワット基準電流電圧回路とチャジポンプ回路－ＩIン, 吉岡 正浩177

黄 章財, 李 ナ, 井上 靖秋

177

RO18086

生体信号センシングおよび刺激印加のための回路（B4）横山 祐介, 山口 昌也

178

RO18087

スイッチトキャパシタのスイッチング周波数校正回路他

黒木 幸令, 内畠 春樹, 田代 紘之, 古賀 宗典, 中島 裕介

181

RO18087

1V動作可能なパッシヴΣΔ変調器回路

前橋 雄, 遠藤 健太, 崔 通, 杉本 泰博

183

RO18087

低消費電力A/D変換器の設計

古谷 聡, Vo Tuan Minh, 松澤 昭

185

RO18087

オンチップ電源および共振クロック分配回路

石田 光一, 坂井田 耕輔, 童 大亮, 桜井 貴康, 高宮 真

186

106

第
３
章

160
黄 章財, 李 ナ, 井上 靖秋

イメージセンサ/スマートセンサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

腸内細菌検出への適用を目的とした高密度フォトセンサ

亀田 成司, 志田 亮輔, 岩田 穆

114

ES65082

超高解像度オンチップバイオイメージセンサTEG

太田 淳, 徳田 崇, 笹川 清隆, 宍戸 三四郎, 田川 礼人, 澤村
茂樹, 柳生 啓佑, 小黒 康裕

116

RO180710

可視光通信による位置検出用フォトトランジスタアレイ

山中 大, 松本 佳宣

139

ES65082

RO18079

可視光通信による位置検出用フォトトランジスタアレイ

山中 大, 松本 佳宣

133

RO18081

Digital-Pixel-Sensorを用いた実時間画像特徴抽出VLSI

朱 弘博, 柴田 直

141

RO18082

静電容量型センサ用容量検出回路

松本 佳宣

148

RO18083

静電容量型センサ用容量検出回路

松本 佳宣

155

RO18084

電流モード減算器不要型可変解像度エッジフィルタ

高橋 徳浩, 福岡 雄大, 柴田 直

159

RO18085

ブロックマッチング方式CMOSオプティカルフローセンサー

福岡 雄大, 柴田 直

165

RO18085

傾斜センサ用容量検出回路

松本 佳宣

168

RO18085

擬似的な不規則画素配置を持つCMOSイメージセンサ

秋田 純一

168

RO180851Gbps×4ch光無線LAN用ビジョンチップ

香川 景一郎173

RO18087

イメージセンサの出力回路・制御回路および物体追跡機能要素回路

松崎 可苗, 鋪野 敦紀, 村山 大輔, 佐藤 大樹, 長谷川 新, 加
田 健志, 大高 俊徳, 浜本 隆之

182

RO18087

トリガー制御式イメージセンサTEG

木村 孝之, 佐々木 真人, 増田 正孝

184

その他
ラン名
ES65082タ
ラジカルセンサ

イ

ト

ル

研

究

安田 智哉, 崔 冀, 北川 章夫

者

掲載頁
115

MOT081

CMOSプロセスによる光導波路

飯山 宏一, 丸山 武男, 飛鳥井 貴弘

RO18083

集積化アクティブマイクロ磁界プローブで用いる差動増幅回路の試作

山口 正洋, 鳥塚 英樹, 難波 志織

157

RO18084

CMOS集積化アクティブ磁界プローブ

山口 正洋, 鳥塚 英樹, 難波 志織

163

RO18085

導電膜を用いたノイズ抑制体の試作と抵抗素子のばらつき検証山口 正洋, 室賀 翔, 鳥塚 英樹, 難波 志織

171

RO18086

切り替え型CMOS集積化アクティブ磁界プローブ

山口 正洋, 鳥塚 英樹, 難波 志織

179

RO18087

低位相変動特性を有する分周比可変型ディジタル位相同期ループ

藤本 邦昭, 佐々木 博文

184

127

デジアナ混載ラン名
RO18079

タ

イ

ト

ル

研

長波帯標準電波を対象とした受信専用集積回路

究者

宮崎 康平, 星野 洋

掲載頁
131

ニューテクノロジ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO180710

論理回路として動作するメモリの修正試作

弘中 哲夫, 吉原 理記，谷川 一哉, 平川 直樹, 戸口 博昭

135

RO18078

ビアプログラマブルデバイスVPEXの基本回路動作検証中村 明博, 川原﨑 正英, 藤野 毅

130

マイクロプロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES65082

Hot Swap機構を備えた耐故障再構成アーキテクチャ

ラコシ エンドレ ゾルタン, 廣本 正之, 越智 裕之, 中村行宏

ES65082

ランタイム・パワーゲーティングを適用した低消費電力CPUコア

宇佐美 公良ES65082

省電力マイクロプロセッサの試作

石原 亨

118

RO180710

メビウス回路２

鄭 明奎, 名倉 徹，池田 誠，浅田 邦博

136

RO180710

メビウス回路３鄭 明奎, 名倉 徹，池田 誠，浅田 邦博

137

RO180710

電力線通信チップおよびオンチップ電源回路

RO18079
RO18082

中村 安見, 坂井田 耕輔, 柵木 雄介, 安福 正, 石田 光一, 桜

115
117

井 貴康, 高宮 真, 竹内 健

140

メビウス回路１

鄭 明奎, 名倉 徹，池田 誠，浅田 邦博

131

可視光ID用受光センサ及び信号処理回路

木村 遙介, 松本 佳宣

147

RO18083

信頼性可変粗粒度再構成可能集積回路の試作

RO18083

8 ビットパイプラインプロセッサ

高 永勲, Dawood Alnajjar, 密山 幸男, 橋本 昌宜, 尾上孝雄

157

若杉 祐太, 佐藤 真平, 森谷 章

158

107

RO18084

メビウス回路４鄭 明奎, 名倉 徹，池田 誠，浅田 邦博

159

RO18084

HCgorilla.5の開発

野田 一訓, 深瀬 政秋, 佐藤 友暁

160

RO18084

RISC型CPUの作成

星 匠, 松本 清紀, 平田 敏樹, 難波 一輝, 伊藤 秀男

162

RO18085

オンチップウェブサーバの試作中村 大輔, 名倉 徹，池田 誠，浅田 邦博

165

RO18085

VSP評価用チップ

中林 智之, 佐々木 敬泰, 近藤 利夫, 大野 和彦

169

RO18085

共振クロック分配回路および電力線通信チップ

坂井田 耕輔, 中村 安見, 柵木 雄介, 桜井 貴康, 高宮 真

170

RO18085

32 ビットMIPS 互換マルチサイクルプロセッサ高前田 伸也, 森 洋介, 若杉 祐太

171

RO18085

メニーコアプロセッサのためのオンチップルータの試作

渡邉 伸平, 若杉 祐太, 松谷 宏紀

172

RO18085

32 ビットMIPS 互換マルチサイクルプロセッサ

若杉 祐太, 高前田 伸也, 森 洋介

172

RO18087

オンチップ電源回路および太陽電池

石田 光一, 荒木 貴弘, 坂井田 耕輔, 桜井 貴康, 高宮 真

185

メモリ
ラン名

タ

イ

ト

ル

研

究

3-2

者

掲載頁

ES65082

高信頼性LSIのためのディペンダブルSRAM

奥村 俊介, 井口 友輔, 野口 紘希, 藤原 英弘, 山口 幸介, 吉
本 秀輔, 川口 博, 吉本 雅彦

RO18078

SFQ/CMOS ハイブリッドメモリ用64kbメモリ

岡本 悠史, 吉川 信行

128

RO18079

SFQ/CMOS ハイブリッドメモリ用64kbメモリ

岡本悠史, 吉川 信行

133

RO18081

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本悠史, 吉川 信行

141

RO18081

低温デバイスモデル作成用TEG及びメモリ要素回路

岡本悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

142

RO18083

64次元ベクトルデータ対応ＳＲＡＭテストチップ

馬 奕涛, 朱 弘博, 柴田 直

117

151

第
３
章
チ
ッ
プ
試
作
報
告

RO18083

SFQ/CMOS ハイブリッドメモリ用64kbメモリ路

岡本

RO18083

ＳＲＡＭ動作マージン評価ＴＥＧ

野田 和徳, 中村 和之

悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

155

RO18084

ＳＲＡＭ動作マージン評価ＴＥＧ

野田 和徳, 中村 和之

162

RO18085

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本

167

RO18086

微細化に向けた連想メモリ評価チップ

今福 渉, アンサリ タニア, 榊原 尚吾, 小出 哲士, マタウ
シュ ハンス・ユルゲン, 川畑 明雄

RO18087

学習機能及び参照データ最適化を実現した連想メモリ

RO18087

8bit簡易SRAMの設計と試作

悠史, 矢口 謙太, 吉川 信行

榊原 尚吾, 今福 渉, アンサリ タニア, マタウシュ ハン

153

176

ス・ユルゲン, 小出 哲士

183

植原 昂, 藤枝 直輝, 渡邉 伸平

187

演算回路(乗算器，除算器など)
ラン名

第
３
章
チ
ッ
プ
試
作
報
告

ト

ル

研

究

者

掲載頁

LDOの負荷安定のための補正回路

HENG SOCHEAT, 範 公可

124

MOT081

低電圧・低消費電力動作可能な電圧電流変換回路の試作

田中 寿

126

MOT081

超低消費電力断熱的ダイナミックCMOS論理回路の試作

馮 歓, 白石 洋一

127

RO180710

縞状シリコンTFTのためのセルライブラリおよびデジタル回路

猪飼 啓太, 名倉 徹，池田 誠，浅田 邦博

137

RO18078

断熱的パストランジスタを用いた乗算回路

生田 浩康, 内山 順一, 吉川 信行

128

RO18079

断熱的パストランジスタを用いた加算回路と断熱回路用電源

生田 浩康, 吉川 信行

132

RO18082

Stream cipher engineの開発

野田 一訓, 深瀬 政秋, 佐藤 友暁

146

RO18082

断熱的パストランジスタ回路を用いた乗算回路

生田 浩康, 吉川 信行

146

鈴木 一範, 中島 康彦

158

鈴木 一範, 中島 康彦

163

RO18084108

イ

MOT081

RO180833-2

タ

高信頼セルを用いたチップ内ばらつき、チップ間ばらつきの評価回路の試作
高信頼セルを用いた耐故障性の評価回路の試作

RO18085

全学自由ゼミにおけるLSI試作演習

中村 大輔, 門馬 太平, 名倉 徹，池田 誠，浅田 邦博

165

RO18085

１サイクルPPEDベクトル生成回路

中川 琢規, 柴田 直

166

RO18085

断熱的パストランジスタを用いた乗算回路

生田 浩康, 内山 順一, 吉川 信行

167

RO18086

ALU試作

福永 力, 田中 和人, 大橋 常毅

175

RO18087

部分パイプライン制御に基づく256ビットLDPCデコーダ

鬼沢 直哉, 松本 敦, 船崎 智義, 羽生 貴弘

184

RO18087

部分パイプライン制御に基づく16ビットLDPCデコーダ

鬼沢 直哉, 松本 敦, 船崎 智義, 羽生 貴弘

185

通信(RF回路，ATMなど)
ラン名
ES65081

タ

イ

ト

ル

研

究

者

準ミリ波帯を利用した超高速データ通信用低電力UWBトランシーバ

クルカルニ ヴィシャル, 石黒 仁揮, 黒田 忠広

掲載頁
112

ミリ波帯CMOSトランシーバ実現に向けた要素回路の試作、及び65nmプ

藤島 実, Badalawa Wasanthamala, 夏苅 洋平, Lim

ロセスにおけるMOSFETと伝送線路のモデリング

Seongwoong

ES65082

ミリ波帯プログラマブル移相器

佐々木 守

115

ES65082

3次元システム集積に向けたチップ間インタフェースの開発

新津 葵一, 三浦 典之, 石黒 仁揮, 黒田 忠広

116

ES65082

113

RO180710

素子ばらつきに強い近接トランシーバー試作

金 鎮明, 名倉 徹，池田 誠，浅田 邦博

135

RO180710

可視光ID用受光センサ及び信号処理回路

木村 遙介, 松本 佳宣

139

RO180710

可視光通信用センサおよび信号処理回路

近内 聡史, 松本 佳宣

139

RO18078

可視光通信用センサおよび信号処理回路

近内 聡史, 松本 佳宣

129

RO18078

可視光ID用受光センサ及び信号処理回路

木村 遙介, 松本 佳宣

129

RO18078

可視光通信用フォトトランジスタアレイ

松本 佳宣

129

RO18079

特定小電力無線送受信機用TEGの試作

戸羽 辰夫, 狩野 孝太, 藤枝 茂, 北川 章夫, 秋田 純一

131

RO18079

特定小電力無線送受信機用TEGの試作

戸羽 辰夫, 狩野 孝太, 藤枝 茂, 北川 章夫, 秋田 純一

132

岡 治美, 岩田 穆, 亀田 成司

146

RO18082

インダクタ結合インタコネクトを利用したバイオセンサ向け無線送受信回路ver.1

RO18083

スパイラルインダクタ評価TEGとRF回路TEGの試作

戸羽 辰夫, 狩野 孝太, 藤枝 茂, 北川 章夫, 秋田 純一

152

RO18083

可視光ID用受光センサ及び信号処理回路

木村 遙介, 松本 佳宣

155

岡 治美, 岩田 穆, 亀田 成司

181

坂井 秀男, 上埜 英樹, 三ヶ尻 悟, 石黒 仁揮

186

RO18087
RO18087

インダクタ結合インタコネクトを利用したバイオセンサ向け無線送受信回路ver.2近距離無線通信用低電圧動作E級PA

3-2
109

第
３
章
チ
ッ
プ
試
作
報
告

3.

各チップの詳細

3

平成19年度e-Shuttle CMOS 65nm テストラン（ ES6507 ）プロセスばらつきを利用したチップ ID の生成
東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：LSI が我々の生活に浸透するにつれ，様々なモノに LSI が搭載されるようになってきており，あらゆるモノに固有の ID をつけて識別番号を与える RFID が必要となる. 本研究では通常のスタンダード CMOS プロセスを用いて，同一のマスクレイアウトでありながら製造プロセスで生じるトランジスタ特性のランダムなばらつきを利用することによって，チップ ID を生成する. 従来型のプロセスばらつきを直接 2 値化するタイプは，偶然にも隣り合うトランジスタが似たような特性を持つ場合に，毎回違う ID を出力する可能性があり，全体のシステムがエラーとなってしまうことになる. 今回のチップでは，ばらつきを一旦増幅してから 2 値化することにより，より「安定した」チップ ID の生成を実現する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

別：TEG（特性評価回路など）

時間差増幅回路東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：プロセス技術の進展により，電源電圧は低下する一方，トランジスタ速度は向上している. その結果，電圧方向でアナログ信号を表現するのではなく，時間方向でアナログ信号を表現する方が容易になってきている. 特に 65nm などの微細加工プロセスを用いた場合には，電源電圧は 1V 程度である一方で，インバータ遅延は 10ps 程度であり，時間方向での処理を用いた方が有利である.
アナログ信号処理において最も基本的な回路と言えば増幅器であろう. 本チップでは，時間方向でのアナログ信号処理に向けた回路
として，時間差増幅回路を設計し，評価した. DLL に類似したフィードバック制御を用いることにより，PVT ばらつきに強い時間差増幅回路を実現し，±10% の電源変動に対して±1.4% のゲイン変動に抑えることができた

参考文献：名倉,萬代,池田,浅田, "Time Difference Amplifier using Closed Loop Gain Control", 2009 Symposium on VLSI Circuits

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

3-3
110

第
３
章
チ
ッ
プ
試
作
報
告

動的リコンフィギャラブルプロセッサのプロセッシングエレメント Gamma の試作
慶應義塾大学理工学部情報工学科

天野 英晴, 佐野 徹, 加東 勝, 齊藤 貴樹, 池淵 大輔

概要：動的リコンフィギャラブルプロセッサは，粗粒度な演算器（Processing Element:PE）やメモリを多数配置した構造をもつプロセッサである．実行しながら演算内容や接続関係を変更する動的再構成機能により，高い演算性能と面積効率を実現する．本試
作では，16bit 幅の ALU とレジスタファイルをもつ PE を 1 個と，演算データを保持するメモリ（SRAM）を 2 個配置したプロトタ
イプ Gamma を実装した．当初，複数の PE を配置する予定であったが，65nm プロセスを利用した最初のテープアウトであったために，設計フロー確立を優先し，1 個の PE 搭載とした．したがって，動作，性能としては一般的なマイクロプロセッサに近くなるが，PE 内の接続関係は動的再構成が可能であり，また，1 つ目のメモリからデータを読みだし，PE で演算を行い，2 つ目のメモリに書き出す，というストリーム処理に近い動作が可能である．完成したチップを用いて評価を行ったところ，40MHz 以上で動作可能であった．また，その際の消費電力は約 4mW 以下であった．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，e-Shuttle CMOS 65nm 2.1mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：

チップ種別：アナログ/デジタル信号処理プロセッサ

基板バイアス効果，単体トランジスタ及びゲート遅延ばらつき評価用 TEG
京都大学大学院情報学研究科

寺田 晴彦, 牧野 紘明, 砂川 洋輝, 小林 和淑, 小野寺 秀俊

概要：本チップは，遅延ばらつき評価 TEG，基板バイアス制御 TEG，DC 測定 TEG および論理検証用 TEG の 4 種類からなる. DC 測定 TEG のみオンウエハで測定し，残りの TEG はパッケージを用いて測定する. 遅延ばらつき評価 TEG は論理段数やゲート種類，レイアウト構造の異なるリングオシレータ（RO）のセットをアレイ状に集積した回路である. RO の発振周波数ばらつきから，MOS 特性のランダムばらつきやレイアウト依存性ばらつきを評価する. DC 測定 TEG は標準イン
バータサイズの PMOS,NMOS 単体特性を評価する回路であり，プロービングによる測定を行なう. 基板バイアス測定 TEG は RO 発振周波数の基板電圧依存性を測定する回路である. RO を構成する素子，基板電圧の印加方法の違いによる差異を検証する. 論理検証 TEG は 2 ビット加算器と 2 入力 NAND セルを単体で動作確認する回路である.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：

（ 1 ）三次元積層向け高速伝送回路用 TEG と（ 2 ）ばらつきを含む HiSIM モデルを用いた回路特性の予測精度評価のための回路 TEG
広島大学大学院先端物質科学研究科

岩田 穆

広島大学ナノデバイス・バイオ融合科学研究所

マタウシュ ハンス ユルゲン，小出 哲士，汐崎 充，上口 光

概要：（ 1 ） 三次元チップ積層向け高速伝送回路用 TEG：貫通電極を用いた三次元チップ積層システムにより高速化が期待されているが，貫通電極は平面配線に比べて寄生容量成分が大きいため数十 GHz 以上の超高速伝送を低消費電力で行うのは困難となる．
本試作では貫通電極向け送受信回路，貫通電極の特性を模擬した伝送路モデルやピーキングインダクタなどを搭載した TEG を設計・試作した．（ 2 ） ばらつきを含む HiSIM モデルを用いた回路特性の予測精度評価のための回路 TEG：製造技術の微細化に伴い，製造ばらつきの問題が顕著になってきている．ばらつきは，特に，SRAM やロジック回路などにおいては低電圧動作を阻む要因になる．そこで，ばらつきを考慮したトランジスタモデルを構築するためのパラメータ抽出用 TEG・チップ内（ランダム）ばらつき評価用 TEG 数種類（増幅器，メモリ［SRAM］，リングオシレータなど）を設計・試作した．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso, Mentor 社 Calibre, Mentor 社 CalibreRC トランジスタ
数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評価回路など）

デバイス・回路特性ばらつきの観測回路
東京工業大学統合研究院

益 一哉, 石原 昇, 佐藤 高史, 天川 修平, 植山 寛之

東京工業大学総合理工学研究科
東京工業大学精密工学研究所
東京工業大学総合研究院

中山 範明
伊藤 浩之

萩原 汐

概要：微細化に伴って，トランジスタの特性ばらつきが回路特性に及ぼす影響が顕著となってきている. 本試作では，デバイス特性
ばらつき，および回路特性ばらつきを測定する回路を作成している. デバイス特性ばらつきの観測のため，アレイ構成を用いて統計的に有意な数のトランジスタの飽和電流とサブスレショルド電流を測定し，その空間的分布およびチップ間の分布を比較した. また
回路特性ばらつきとして，センスアンプのオフセット電圧に着目し，やはりアレイ構成にてオフセット電圧を測定する回路を作成して，上記デバイスばらつきとの相関を調査した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，
トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評価回路など）

アナログ・デジタル混載システム LSI のためのモニタ要素回路の開発
神戸大学大学院工学研究科

橋田 拓志, 林 大悟, 永田 真

概要：本チップは，最先端デバイス技術を用いたアナログ・デジタル混載システム LSI の内部状態モニタに関する要素回路の開発と，本プロセスによるアナログ・デジタル混載 LSI 設計環境の構築も目的としている［ 1 ］.

具体的な搭載内容は，①65nm 級デバイスを用いたデータ処理プロセッサと，②本プロセスに混載可能な厚膜デバイスを用いたアナログ基本回路である. 前者は，
8 ビットクラスの簡易な命令セットを有する汎用プロセッサであり，SRAM メモリと混載する. 後者は，アナログ基本回路として広帯域アンプや高精度電圧発生器であり，3.3V 系デバイスと 1.2V 系デバイスを使い分けて構成する.

本テストチップの搭載回路について期待通りの動作を確認しており，現在も詳細評価を継続している.

参考文献： ［ 1 ］永田，”アナログ／デジタル混載チップの設計フロー”，eShuttle 65nm テスト試作設計フロー報告会資料，
VDEC 設計規則ページ

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC，
上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：10,000 以

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第
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章
チ
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報
告

平成20年度第1回e-Shuttle CMOS 65nm 試作（ ES65081 ）

耐製造ばらつきにむけたトランジスタモデル HiSIM を用いた回路特性の予測と回路シミュレーション手法の開発
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科
広島大学工学部

上口 光, 小出 哲士, マタウシュ ハンス・ユルゲン

和泉 伸也, 賀谷 彰大, 今福 渉, 三浦 道子

西林 啓

概要：製造技術の微細化に伴い, 製造ばらつきの問題が顕著になってきており, 回路の動作を制限する大きな要因となっている. そこで, 次世代コンパクトトランジスタモデル HiSIM を用いて, ① デバイスパラメータばらつきのモデル化, ② 回路特性ばらつき予測を用いた設計手法, を開発することにより, その解決を図った. 本試作では, その前段階として, ペアトランジスタ（単体 MOS として基準パラメータ抽出にも利用）, MOS アレイ（ばらつきの距離依存性）, リングオシレータ, FBC 回路（差動増幅器）を作成した. 試作面積の関係上, 今回は 1.2V の SVt のトランジスタを中心に試作した. 現在の測定状況は, ペアトランジスタと差動増幅器の測定を終了したところである.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Cadence 社 Assura, Silvaco 社 SmartSPICE，4.2mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm

チップ種別：TEG（特性評価回路など）

準ミリ波帯を利用した超高速データ通信用低電力 UWB トランシーバ
慶應義塾大学理工学部

クルカルニ ヴィシャル, 石黒 仁揮, 黒田 忠広

概要：至近距離における高速無線データ転送の手段として, マイクロ波（3GHz～10GHz）を利用した UWB 通信, およびミリ波（60GHz 帯）を利用した通信に対する期待が高くなり, 特に CMOS による低コストなトランシーバ回路の実現に関する研究が活発になってきている. 本研究では, 15-21GHz 帯で動作可能な送信器を設計した. 設計した送信器は PLL とアップコンバージョン・ミ
キサより構成される. PLL はリング・オシレータ, 位相・周波数ディテクタ, チャージポンプ, ループフィルタから構成されている.
この送信器は 18GHz の正弦波を生成し, ベースバンドデータとミキシングされてバイ・フェーズ変調（BPSK:Bi-Phase Shift Keying）信号が出力される. 最大データレート 4Gbps が確認され, そのときの消費電力は 61mW であった.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
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第
３
章
チ
ッ
プ
試
作
報
告

Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

別：通信（RF 回路，ATM など）

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種

平成20年度第2回e-Shuttle CMOS 65nm 試作（ ES65082 ）

デジタル制御温度センサ
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

名倉 徹, 池田 誠，浅田 邦博

ダン ゴクラン

概要：LSI の微細化・集積化の進展にともない, チップの単位面積当たりの発熱が増大し, チップの温度変化によって回路特性が劣化するようになってきた. 今後は, LSI 内部に温度モニタや雑音モニタ等の各種センサ回路を搭載し, 温度が高くなったり, 雑音が大きくなったら電源電圧と周波数を下げて「安全動作」状態に戻したり, また, 温度に応じて指数関数的に増大する待機電流を減らすために, 温度が高い場合には電源を落とすなどの対策が必要となってくる. 今回の試作では, それらの動的動作状態制御に必要なオンチップの温度モニタ回路を搭載し, その特性を 65nm で検証する. 基本構造は ISSCC2007 で発表されている温度検出精度の高い温度拡散速度を利用した温度センサーを用いる. ここで, 温度拡散速度はシリコン材料の物性定数で決定されており, プロセス変動の影響を受けにくいという特徴があるとともに, プロセス間のマイグレーションが比較的容易であるという特徴がある.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，4.2mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm

チップ種別：TEG（特性評価回路など）

ばらつきを利用したチップ ID の生成
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

名倉 徹, 池田 誠，浅田 邦博

猪飼 啓太

概要：LSI の微細化・集積化の進展にともない, チップの単位面積当たりの発熱が増大し, チップの温度変化によって回路特性が劣化するようになってきた. 今後は, LSI 内部に温度モニタや雑音モニタ等の各種センサ回路を搭載し, 温度が高くなったり, 雑音が大きくなったら電源電圧と周波数を下げて「安全動作」状態に戻したり, また, 温度に応じて指数関数的に増大する待機電流を減らすために, 温度が高い場合には電源を落とすなどの対策が必要となってくる. 今回の試作では, それらの動的動作状態制御に必要なオンチップの温度モニタ回路を搭載し, その特性を 65nm で検証する. 基本構造は ISSCC2007 で発表されている温度検出精度の高い温度拡散速度を利用した温度センサーを用いる. ここで, 温度拡散速度はシリコン材料の物性定数で決定されており, プロセス変動の影響を受けにくいという特徴があるとともに, プロセス間のマイグレーションが比較的容易であるという特徴がある.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：10 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評

価回路など）

ミリ波帯 CMOS トランシーバ実現に向けた要素回路の試作, 及び 65nm プロセスにおける MOSFET と伝送線路のモデリング
東京大学大学院工学系研究科

藤島 実, Badalawa Wasanthamala, 夏苅 洋平, Lim Seongwoong

概要：ミリ波帯トランシーバを CMOS プロセスで実現するために, その要素回路の試作を行う. 60GHz ミリ波帯は 7GHz 帯域をフラットに利用できるため,
1Gbps を超える伝送速度を容易に実現できる. このバンドを利用するのに適しているアプリケーションとして考えられるのが HDMI で, HDMI1.2 の規格では1.65Gbps/pin であるため, 60GHz 帯を利用すれば容易に達成可能である. さらに, 2011 年に予定されている地上波放送の完全デジタル化により, 今後ハイビジョ
ンをベースにしたテレビ, ビデオなどの家電製品が急速に普及すると考えられる. 65nm CMOS プロセスは高い遮断周波数を有するため, 60GHz 帯のトランシーバ
を比較的容易に実現できるものと期待される. 今回は, ミリ波帯トランシーバの要素回路の内, パルスレシーバと周波数分周器の試作を行い, 性能を評価する. また,
65nm CMOS プロセスでの MOSFET や伝送線路のスケーラブルモデルを作成するために, モデリング用 TEG（Test Element Group）を作成する.

参考文献：C. Cao, and K. K. O, “A 140-GHz Fundamental Mode Voltage-Controlled Oscillator in 90-nm CMOS Technology,” IEEE Microwave

and Wireless Components Letters, Vol. 16, No. 10, pp. 555-557, Oct. 2006

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，

トランジスタ数：10 以上，100 未満

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

チップ種別：通信（RF 回路，

ATM など）動的リコンフィギャラブルプロセッサ MuCCRA-3 の試作
慶應義塾大学理工学部情報工学科

天野 英晴, 佐野 徹, 加東 勝, 齊藤 貴樹

概要：動的リコンフィギャラブルプロセッサは，多数の粗粒度な演算器（Processing Element:PE）やメモリを二次元アレイ状に配置した構造をもつプロセッサである．実行しながら演算内容や接続関係を変更する動的再構成機能により，高い演算性能と面積効率を実現する．本試作では，16bit 幅の加減算，シフタ，論理演
算，乗算といった演算を提供する ALU と，レジスタファイルをもつ PE を 16（4x4）個，また，データ保持用のメモリを 8 個配置した MuCCRA-3 を実装した．
MuCCRA-3 は，PE の動作や PE 間の接続関係を 32 通り定義，毎サイクル変更することができる．完成したチップを用いて評価を行ったところ，最大約 41MHz で動作可能で，その際の消費電力は約 13mW であった．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，CMOS 65nm 4.2x2.1mm チップ

トランジスタ数：100,000 以上

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：e-Shuttle

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第
３
章
チ
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試
作
報
告

素子特性の経年劣化検証及び基板電圧制御付き遅延ばらつき評価 TEG
京都大学大学院情報学研究科

寺田 晴彦, 牧野 紘明, Mahfuzul, A.K.M, 三木 崇史, 小林 和淑, 小野寺 秀俊

概要：本チップは, 遅延ばらつき評価 TEG, DC 測定 TEG, 温度特性測定 TEG および NBTI 測定 TEG の 4 種類からなる. ばらつき評
価 TEG のみパッケージを用いて測定し, 残りの TEG はオンウエハで測定する. 遅延ばらつき評価 TEG は論理段数やゲート種類, レ
イアウト構造, および配線層の種類や配線負荷の異なるリングオシレータ（RO）のセットをアレイ状に集積した回路である. その周
波数ばらつきから, MOS 特性や配線のばらつきを評価する. また n,p の各基板電圧を電源電圧と独立に制御でき, ばらつきの基板電
圧依存性を評価できる. DC 測定 TEG は標準インバータサイズの PMOS,NMOS 単体特性を評価する回路であり, ばらつき TEG と同様基板電圧を制御可能である. NBTI 測定 TEG は素子の経年劣化を pMOS に流れる電流の変化から測定する回路である. 温度と区政測定 TEG は回路内に配置したダイオードの電流変化により, TEG 動作時のチップ温度を測定する回路である.

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種別：

TEG（特性評価回路など）

三次元積層向け定在波クロック分配回路
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

汐崎 充

宮本 慎一朗，中島 丈晴，岩田 穆

概要：本研究室では三次元チップ積層システムに向けた高周波クロック分配の研究を行っている．チップ積層システム全体に低ジッ
タ，低スキューの高周波クロックを分配するため，誘導性負荷の定在波クロック分配回路を三次元チップ積層に適用する．この定在波クロック分配回路はインダクタ負荷を両端に有する伝送路に定在波共振を起こすことで周波数と位相が揃ったクロックを分配す
る．三次元チップ積層に適用するため貫通電極による伝送路でチップ間を結合する方式を考案し，本試作チップには貫通電極に接続するための 4 ノード構成と 8 ノード構成の 2 種類の定在波発振回路を搭載した．加えて，インダクタや伝送路単体 TEG も搭載した．
4 ノード構成の定在波クロック分配回路単体を測定により 5.59GHz の発振波形を確認した．この時の消費電力は 13.25mW（1 ノー
ド当たり 3.31mW），電源電圧 0.5V であった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso, Mentor 社 Calibre, Mentor 社 CalibreRC トランジスタ
数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

バックグラウンド・デジタル補正を用いた超低電力 ΔΣAD 変換器
広島大学 先端物質科学研究科

藤川 信次，原田 良枝，前田 智晃，村坂 佳隆，岩田 穆

概要：本試作ではデジタル補正を用いた超低電力の Δ∑AD 変換器の実現を狙っている．性能目標は帯域:10MHz，サンプリング周
波数:300MHz，SNR:70dB，電源電圧:1.4V，電源電流:5mA．ループフィルタは 3 次 4 ビットで，積分器は低消費電力化に向く連

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３
章
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試
作
報
告

続時間型である．量子化器は 4 ビットのフラッシュ型，DAC は電流セル方式で，いずれも発生するばらつきはデジタル補正する．
評価の結果，電流値はほぼ設計通りで Δ∑AD 変換器のノイズシェーピング特性が確認できた．SNR は 45dB@帯域=2MHz，31dB@帯
域 10MHz で，ノイズフロアが高いため目標には届かなかった．現時点では劣化の主要因が明確にできていない．量子化器の補正効
果は，補正前：0.35LSB～0.6LSB の非線形性であったのに対し，補正後：±0.1LSB に向上した．DAC の補正効果は，補正前：±1.0%LSB の精度であったのに対し，補正後：±0.05%LSB に向上した．DAC の精度がデジタル雑音によって受ける影響をテスタによって評価した．雑音の影響の無い場合は±0.1%LSB の非線形性であったのに対し，雑音源が動作すると±0.45%LSB に劣化することを確認した．

設計期間： 4 人月以上, 5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre Cadence 社 Spectre，Sll 社 SX9000

トランジスタ数：10,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

腸内細菌検出への適用を目的とした高密度フォトセンサ
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

亀田 成司

志田 亮輔, 岩田 穆

概要：腸内細菌検出へ適用可能な高密度フォトセンサを試作した. 抗原抗体反応を利用してフォトセンサ上に特定の細菌を固定化
し, 固定化した細菌に金コロイド粒子を付着させ, フォトセンサ上方から光を照射して影を検出することで, 細菌の判別および計数を行う. この検出手法を実現するためには, フォトセンサのサイズを細菌のサイズ（0.3～5um）に近づける必要がある. チップを4 区画に分け, 3Tr 型 APS（Active Pixel Sensor）を 3 種, 4Tr 型 APS を 1 種の計 4 種類のフォトセンサアレイを, センササイズ
2um 以下, フォトダイオードサイズ 1um 以下を満たすように設計した. 3Tr 型の 3 種類のフォトダイオード構造は n+/Psub（シリサイド有 or 無）, Nwell/Psub とした. 4Tr 型は 4 画素共有構造による小型化を行うことでセンササイズ 1um を達成した. 有効画素数
は 3Tr 型 170x140, 4Tr 型 340x280 である. 出力の読み出しには DDS（Double Delta Sampling）方式を利用し, フォトセンサと読み出し回路の固定パターンノイズを除去できる構成にした.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC，Cadence 社 spectre，
ンサ/スマートセンサ

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：イメージセ

タイミングエラー予告信号による適応的速度制御回路評価 TEG
大阪大学情報科学研究科

更田 裕司, 濱本 浩一, 橋本 昌宜, 密山 幸男, 尾上 孝雄

概要：超低電力デジタル回路を実現する手法として, サブスレッショルド回路が注目されている. サブスレッショルド回路とは,
MOS トランジスタの閾値電圧よりも低い電圧で動作する回路のことで, 低速・超低電力という特徴を有している. 一方で, 製造ばらつきや温度変化によって回路速度が大きく変動するという問題点があり, 従来のワーストケースを前提にした回路設計では大きな設
計マージンが必要となり電力効率が悪い. したがって, 遅延変動を動的に検出し補償する回路が求められている. 本チップでは, 加算器を対象として, タイミング余裕の検出回路を用いた動的な速度制御回路の実装を行った. タイミング余裕の検出には, カナリア FF［ 1 ］と呼ばれるタイミングエラーを事前に予告する回路を適用し, 速度制御回路には, 基板バイアスにより制御を行う回路を実装した. 本報告時点では加算器が正常に動作することを確認しており, 今後詳細評価を進める予定である.

参考文献：［ 1 ］ H. Fuketa, et al., "Trade-off Analysis between Timing Error Rate and Power Dissipation for Adaptive
Speed Control with Timing Error Prediction," in Proc. ASP-DAC, pp. 266-271, 2009.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，CMOS 65nm 2.1mm 角チップ

トランジスタ数：100,000 以上

試作ラン：e-Shuttle

チップ種別：TEG（特性評価回路など）

ラジカルセンサ
金沢大学工学部

安田 智哉

金沢大学自然科学研究科
金沢大学理工研究域

崔冀
北川 章夫

概要：RF-CMOS 技術を利用して電子スピン共鳴現象（ESR）を起こし, 生体や自然環境中の化学的活性物質を検出することができるラジカルセンサのテスト回路を試作した. チップ上の測定対象物質に高周波磁場を印加するためのオンチップインダクタと ESR 現
象により引き起こされるインピーダンスの変化を検出する ESR 信号検出回路からなる. CMOS 65nm テクノロジを利用することにより, 高い自己共振周波数と Q 値を持つパッシブ素子を使用して, 広帯域, 高感度な ESR 信号検出回路を設計することが可能である. ESR 信号検出回路として, 953MHz 共振方式, 500MHz-1GHz のエッジ検出位相比較方式, 500MHz-1GHz の乗算位相比較方式の 3 種類の回路を搭載し, 高周波磁界発生用のインダクタンスは 3nH, 6nH, 14nH のものを用意して性能比較ができるようにした.

参考文献：野手翔太, 北川章夫, “マイクロ電子スピン共鳴センサの基礎検討”, 映情学技報, vol.31, No.28, pp13-16, 2007.
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

チップ種別：その他

ミリ波帯プログラマブル移相器
広島大学大学院先端物質科学研究科

佐々木 守

概要：フェーズド・アレー・システムのキー・デバイスの一つであるミリ波帯プログラマブル移相器の試作, 検証を行った. オン
チップの誘導性伝送線路により周長が一波長のループを形成し, 基準波入力位置に対して, Phi/4 の位置にキャパシタを装荷することで, 進行波共振器を構成する. 進行波がループ上を回るため, 位相分解能に応じた箇所に複数のタップを設け, スイッチでタップのon/off を制御すると, プログラマブル移相器が実現できる. また, 各タップとパワー・アンプ間の線路長の違いによる位相ずれは,
タップとパワー・アンプ間の伝送線路をインダクタで終端して定在波共振器を構成することで解消する. この定在波共振器の共振特性によって, 少ない電力消費で電圧ゲインを得ることもできる.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre， トラ
ンジスタ数：10 以上，100 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，ATM など）

Hot Swap 機構を備えた耐故障再構成アーキテクチャ
京都大学大学院情報学研究科
立命館大学総合理工学研究機構

ラコシ エンドレ ゾルタン, 廣本 正之, 越智 裕之
中村 行宏

概要：本チップは，システムの動作を止めることなく演算器のテストや交換が可能な粗粒度再構成可能デバイスである．本チップ内には 12 個の 16 ビット演算器からなるクラスタが 6 個縦列接続されており，クラスタ内のデータパスの切り替えにより，使用中の演
算器とスペア（待機系）演算器とを Hot Swap することが可能である．この他本チップ内には入出力のデータバッファとして 256 語の SRAM が接続されており，演算器のテストパタンを保持するための 2K 語の SRAM も有する．

参考文献：［ 1 ］ Z. E. Rakosi, M. Hiromoto, H. Ochi, Y. Nakamura: "A New Architecture Extension for Mitigation of Permanent Functional Unit Faults Using Hot-Swapping Concepts," SASIMI 2009, pp.177-182, Mar. 2009.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
ロプロセッサトランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

チップ種別：マイク

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３
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超高解像度オンチップバイオイメージセンサ TEG
奈良先端科学技術大学院大学物質創成科学研究科

太田 淳, 徳田 崇, 笹川 清隆, 宍戸 三四郎, 田川 礼人, 澤村 茂樹, 柳生 啓佑,
小黒 康裕

概要：オンチップ形態で生体測に直接接触し, センシングやイメージングを行うデバイスは, テイラーメイド医療を実現するための重要な開発項目と位置付けられる. そのために, センサ回路や測定電極, アレイセンサ等を含む複合的な機能を有し, 多角的なセンシングが可能なデバイス必要となる. 本試作では, バイオメディカルデバイスにおける 65nm プロセスの導入効果の検証を目的とし, 以下のような機能を回路を設計した. （ 1 ）フォトダイオード画素 TEG, （ 2 ）パルス幅変調方式による低電圧駆動可能なイメージセ
ンサ, （ 3 ）65nm の微細なメタル配線プロセスを利用した偏光センサ, （ 4 ）生体内の電気計測のための増幅回路 TEG. これまでに, 画素 TEG の評価を行い光応答特性についての測定を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種別：イメージセンサ/スマー

トセンサ

統計的ばらつきの数式モデル化のためのばらつき要因分離・抽出回路の試作
東京工業大学統合研究院

益 一哉, 石原 昇, 佐藤 高史, 天川 修平, 上薗 巧, 植山 寛之, 高橋 知之

東京工業大学総合理工学研究科

中山 範明

概要：微細化に伴いトランジスタ特性のばらつきが回路特性に及ぼす影響が顕著となってきている. 本試作では Ioff, Ion, ゲート電流, 閾値電圧等の基本トランジスタ特性のばらつきを評価するため測定回路および, アレー回路によるゲート容量ばらつき測定のための基礎データを得るためのテスト回路を作成している. トランジスタ特性のばらつき測定回路により, トランジスタの β ばらつきと閾値電圧ばらつきの測定から, 飽和電流に対する閾値電圧ばらつきと β ばらつきを分離することに成功した. また, ゲート容量ばらつき測定回路から, ゲート容量測定における回路規模と精度について調査した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，
トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

チップ種別：TEG（特性評価回路など）

アナログ・デジタル融合信号処理回路
広島大学

吉田 毅

概要：デバイスの微細化は CMOS アナログ回路に多くの課題をもたらしている. 微細化に伴う電源電圧の低下は扱える信号振幅の低下につながり, アナログ回路の Signal to Noise ratio （SNR）を劣化させる. また, 電源電圧を下げると通常のアナログ回路の多くは動作できなくなる. 現在, 上述した問題を解決するため, 微細プロセスに適したアナログ・デジタル融合信号処理回路の研究を行っている. 本試作ではアナログ・デジタル融合信号処理回路を実現すべく, 入力波形を折り畳むことで電源電圧以上の信号振幅を3-3扱うことのできる DeltAMP と量子化雑音を入力部にフィードバックすることで高精度化を可能とするオーバーサンプリング型

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ことなく大振幅の信号を受け入れることができ, 折り畳んだアナログ波形を AD 変換後のデジタルドメインで再構築することで従来

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AD 変換器を組み合わせ, Delta modulation domain Analog-Digital converter （DAD）を実現した. DAD は減衰器を使用するの AMP や AD 変換器と同等の役割も果たすことができる. またオーバーサンプリングレシオを上げることで高精度化が可能であり,高速動作が可能となる微細プロセスに非常に適している.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナデジ混載

3 次元システム集積に向けたチップ間インタフェースの開発
慶應義塾大学理工学部

新津 葵一, 三浦 典之, 石黒 仁揮, 黒田 忠広

概要：2 次元システム集積（システム・オン・チップ:SoC）に変わる次世代型のシステム集積化手法として, 3 次元システム集積（システム・イン・パッケージ：SiP）が注目を浴びている. 本試作においては, 3 次元システム集積を実現するための積層チップ間
インタフェースの試作検証を行った. 開発したチップ間インタフェースはプロセッサ―メモリ間等への応用が報告されている誘導結合型インタフェース［ 1 ］である. 65nm CMOS プロセスの性能を活かし, 誘導結合型インタフェースの高速化, 低消費電力化を目標とした. プロセスの微細化に伴うトランジスタの寄生成分の低減により, 送信器電力と受信器電力を従来に比べ大幅に削減し, さらに高速化を図ることが可能となる. 現在, 実測評価に向けた準備をしている段階である.

参考文献：K. Niitsu, Y. Shimazaki, Y. Sugimori, Y. Kohama, K. Kasuga, I. Nonomura, M. Saen, S. Komatsu, K. Osada,
N. Irie, T. Hattori, A. Hasegawa, and T. Kuroda, "An Inductive-Coupling Link for 3D Integration of a 90nm CMOS Processor and a 65nm CMOS SRAM," ISSCC, Dig. of Tech. Papers, pp.480-481, Feb., 2009.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

別：通信（RF 回路，ATM など）

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種

高信頼性 LSI のためのディペンダブル SRAM
神戸大学工学研究科
神戸大学工学部

奥村 俊介, 井口 友輔, 野口 紘希, 藤原 英弘
山口 幸介, 吉本 秀輔, 川口 博, 吉本 雅彦

概要：低電源電圧においてノイズマージンを維持し，高信頼性を実現するディペンダブル SRAM の試作を行った．本試作チップに搭載した 7T/14T ディペンダブルメモリセルは 1 ビットのデータを 1 つのメモリセルに記憶する 7T 通常モードと，1 ビットのデータを隣接する 2 つのメモリセルに記憶する 14T 高信頼性モードの動的な切替えが可能である． 高信頼性モードを適用することによって低電圧動作時においても，ばらつきの影響を抑えてマージンを維持し，信頼性の高いメモリを実現することが可能となる．測定によって従来 6T メモリセル 1Mb の最低動作電圧が約 0.8V であるのに対し，14T メモリセルは 0.24V 低い 0.56V で動作可能となることを確認した．また，14T メモリセルは 7T メモリセルに対しても同様に約 0.2V の最低動作電圧の改善が見られ，動作モードの切替えによる動的な動作信頼性の改善を実現した．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種別：メモリ

アナログ・デジタル混載システム LSI のためのダイナミック内部状態モニタの開発
神戸大学大学院工学研究科
概要：

橋田 拓志, 中居 徹, 林 大悟, 荒賀 佑樹, 永田 真

本チップは, 著者らが 180nm プロセスで開発したオンチップモニタ［ 1 ］を参考に, アナログ・デジタル混載システム

LSI に向けたダイナミック内部状態モニタ技術の確立を目的としている. 65nm プロセスにより, ①小面積・小ピン数なシステム構成であること, ②65nm 級の微細デバイス回路の内部をプロービング可能なこと, ③チップ内の多点観測を効率的に実現できること, を特徴としている.

本報告時点では, 試作チップの入手と評価ボードの開発を終え, 基本機能の確認を確認した段階である.

参考文献：［ 1 ］K. Noguchi, M. Nagata, "An On-Chip Multi-Channel Waveform Monitor for Diagnosis of Systems-onChip Integration," IEEE Transactions on VLSI Systems, Vol. 15, No. 10, pp. 1101-1110, Oct. 2007.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC，
上

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

トランジスタ数：100,000 以

チップ種別：アナデジ混載

高速 UWB 信号復調のための等価サンプリング回路
広島大学ナノデバイス・バイオ融合科学研究所

外谷 昭洋, 佐々木 信雄, 吉川 公麿

概要：乳がん検診において, 既存の X 線マンモグラフィーは被ばくの危険性, 検診時の不快感, 10 % 程度の見逃しがあるなど課題を有する. 近年, 胸部組織－がん組織間の誘電率差を利用し, 1-10GHz のマイクロ波で乳がんを検出する手法が注目されている. 本研
究では, CMOS 技術を用いた安価かつポータブルな乳がん検出システムの構築が目標である. 送信波形は, 中心周波数 3GHz のガウ
シアンモノサイクルパルス（GMP）を用いる. GMP 送信回路はすでに開発済だが［ 1 ］, 胸部内で反射された受信波形は, 共焦点画
像処理を施すため, ディジタル信号に変換する必要がある. 本研究の目的は, 30GSample/s の高速サンプリングを可能にする, 等価時間方式アナログ/ディジタル（A/D）変換回路の開発である. このための課題は, 低ジッタ（＜3ps）クロック生成回路及び, 入力
信号をトラック＆ホールドする回路である. 今回, 上記 A/D を実現するための TEG （PLL,4bit フラッシュ ADC,T＆H 回路）の試
作, 評価を行った.

参考文献：N. sasaki, K. Kimoto, W. Moriyama and T. Kikkawa, "A Single-Chip Ultra-Wideband Receiver With Silicon Integrated Antennas for Inter-Chip Wireless Interconnection", IEEE Journal of Solid-State Circuits, Vol. 44, No. 2 （2009）,
p382-393.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Cadence 社 Assura，
4.2x2.1mm チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ランタイム・パワーゲーティングを適用した低消費電力 CPU コア
芝浦工業大学工学部

宇佐美 公良概要：MIPS-R3000CPU コア内部の ALU, シフター, 乗算器, 除算器にパワーゲーティングを適用し, アプリの走行中に動的にパワーゲーティングを細粒度制御することで, リーク電力を低減する CPU コアである. さらに, 同一チップ上に, MTCMOS 回路を応用したリークモニターを設計し搭載する. 本リークモニターでは, MTCMOS 回路のパワースイッチがオフした後, リーク電流による仮想グランド線の充電によって, 仮想グランド線の電圧が上昇することを利用する. 仮想グランド線電圧の上昇速度を, 電圧コンパ
レータ回路とタイマーで検知することにより, リークの多寡を判別する.

参考文献：Usami, Shirai, Hashida, Masuda, Takeda, Nakata, Seki, Amano, Namiki, Imai, Kondo, Nakamura, "Design
and implementation of fine-grain power gating with ground bounce suppression," Proc. VLSI Design 2009, pp. 381-386,
Jan. 2009.

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社
Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
4.2x2.1mm チップ

チップ種別：マイクロプロセッサ

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm

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オンチップばらつきモニタ回路の試作
大阪大学大学院情報科学研究科

阿部 慎也, 天木 健彦, 原田 諒, 橋本 昌宜, 密山 幸男, 尾上 孝雄

概要：本試作では, 製造ばらつき, 環境変動のセンシング技術確立のため, 簡潔かつ性能補償に必要な情報が得られるセンサの開発を目標とし, 以下のテストチップを設計した. 試作回路の基本ブロックであるばらつきセンサブロックは, デコーダやセレクタ, 複数
種類の RO で構成される. 規則的にばらつきセンサブロックを敷き詰めることで, 近隣ブロックの RO の特性との平均を取り, より多くの段数時のばらつき情報が近似的に得られる. また, NMOS/PMOS の W を変則的に変えた RO の発振結果を用いて, 応答曲面法
により NMOS/PMOS のばらつき推定・分離を行う. そして, 推定した NMOS/PMOS ばらつき情報をもとに, 被制御用 RO に基板
バイアスをかけ, 発振周波数やリーク電流などの変化を観測する. この観測結果とトランジスタ単体の特性を比較することで, 推定
した NMOS/PMOS ばらつきの妥当性を評価する. 現在までに, 発振信号が出力され, セレクト信号を変化させると発振信号も変化することを確認している.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評

価回路など）

標準 CMOS プロセスを用いた太陽電池
東京大学生産技術研究所

荒木 貴弘, 張 信, 池内 克之, 朴 哲, 安福 正, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：太陽電池を標準 CMOS プロセスを用いて実現した場合の, 高性能化のための指針とスケーラビリティを解明することを目的とした評価 TEG を試作した. 先端プロセスでは, メタル配線層数が増えることから入射光の減衰が大きくなること, メタル配線密度
ルールの要求が厳しくなることから開口率が減ることが予想されるが, 実測を通じて, オンチップ太陽電池の性能限界・出力電圧変動を調査することを意図して設計した. そのため, 設計 TEG の種類は, 構造別（n+受け型太陽電池, p+受け型太陽電池）, トランジ
スタ別（1.2V トランジスタ, 1.8V トランジスタ, 3.3V トランジスタ）について比較評価が出来るよう考慮した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種別：TEG（特性評価回路など）

省電力マイクロプロセッサの試作
九州大学システム LSI 研究センター

石原 亨

概要：東芝社製の Media embedded Processor （MeP）をベースにいくつかの動的可変構造を持つマイクロプロセッサを試作した. プロセッサは 8KB の 4 ウェイセットアソシアティブ命令キャッシュと 8KB の命令用 SRAM 及び 16KB のデータ用 SRAM を搭載する. 命令キャッシュはキャッシュとして使用するウェイを動的に変更することができる. プログラマは I/O 命令を使って専用のレ

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ジスタに特定のビットパタンをセットすることにより使用するキャッシュウェイを稼働状態にすることができる. 使用しないキャッシュは不活性化することにより消費電力を削減する. アプリケーションの実行状況に応じて稼働させるキャッシュウェイを動的に変更することにより通常の 4 ウェイセットアソシアティブと比較して消費電力を最大 25%削減できることをポストレイアウトシミュレーションにより確認した.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，CMOS 65nm 2.1mm 角チップ

チップ種別：マイクロプロセッサ

トランジスタ数：100,000 以上

試作ラン：e-Shuttle

平成19年度第2回オンセミコンダクター CMOS 1.2um 試作（ MOT072 ）大小比較回路群, 10 進ディジタル計数回路群, 及び学生実験用測定評価デバ
イスの設計試作
静岡理工科大学電気電子工学科
電気電子工学科

波多野 裕

横井 和輝, 袴田 尚吾

概要：19 年度第 1 回試作チップの実測結果を踏まえて, 大小比較回路群, 10 進ディジタル計数回路群, 及び学生
実験用測定評価デバイスを設計した. 設計した回路は, NAND 構成 2 ビット大小比較器, NOR 構成 2 ビット大小比較器, ツリー型 4 ビット大小比較器, 非同期式 10 進 2 桁計数回路, 及び同期式 10 進 2 桁計数回路である. 7 月
1 日に入荷した試作チップを直ちに測定して, NAND 構成 2 ビット大小比較器, NOR 構成 2 ビット大小比較器,
ツリー型 4 ビット大小比較器, 非同期式 10 進 2 桁計数回路, 及び同期式 10 進 2 桁計数回路の全ての機能動作の確認に成功した. 4 ビット比較器では, 従来回路と比べトランジスタ数を 40％削減できた.

参考文献：［ 1 ］ H. Hatano, " SEU effects on static and clocked cascade voltage
switch logic （CVSL） circuits", Proceedings of the 8th European Workshop on Radiation Effects on Components and Systems, Jyvaskyla, Finland, 2008.

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC， ト
ランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

A modified PLL chip for MEMS scanner actuation （verson
1.0）
東京大学生産技術研究所

李 宥憲, 藤田 博之, 年吉 洋

概要：The purpose of this chip is to control a MEMS scanner only with the vddlevel of the given technology for the development of a self-sustainingCMOS-MEMS integrated system.Usually, electrostatic
MEMS driving requires much higher voltage thannormal CMOS vdd level. One way for overcoming
the voltage gap is that theMEMS scanner is actuated at its natural frequency where it vibrates withthelargest amplitude under low energy loss environment.The natural frequency is traceable by using thecharacteristic that thedisplacement of the scanner has 90 degree phase delay at the naturalfrequency.
To find out the point where a phase difference occurs has beencarried out by a PLL. A PLL is a very
well known IP for tracking a targetphase or a target frequency.This chip is composed with a phase detector, a loop filter, a voltage controlled oscillator, and a frequency divider. In addition to the con-

3-3

ventional PLL function blocks, a mechanical sensor is designed for the MEMS scanner controller which converters mechanical displacement into
electrical signal. It is one of the most difficult parts and a differential amplifier is used as a charge amplifier in the chip.Among the circuits inside the119

chip, the phase detector and the charge amplifier did not work correctly. The phase detector is supposed to have too thin and long power line frompower supply pads. The charge amplifier is going to be replaced by a simpler sensing unit because of the complexity of the differential amplifier withlimited design resources.

参考文献：C. Wang et al., Sensors and Actuators A, pp.243-249, vol. 133, 2007.
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS

チップ種別：MEMS

チップ伝送特性計測モデル線路の試作
秋田大学工学資源学部

萓野 良樹, 井上 浩

概要：IC 内部の伝送線路の高周波特性, 配線間の電磁結合などの基礎特性を計測することは, シグナル・インテグリティの確保, チップ内電磁ノイズおよび信号ノイズの問題を解決した配線設計など, すなわち EMC 設計を可能にするための基礎的特性として大切である.
本試作では, 配線間隔の異なる複数の平行 2 本線のモデル伝送線路の設計・試作を行った.
基板をグランドとしたマイクロストリップ線路を 2 本近接して作製し, 直接, 配線の伝送特性や電磁結合の特性を計測できるようにしている. 伝送特性および電磁結合の計測とともに, 電磁界シミュレーション, 等価回路解析とも比較できるようにした. また, その他の能動回路の TEG も同時に作製した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，
トランジスタ数：10 以上，100 未満
ンバータなど）試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コ

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演算増幅器の試作 2
豊橋技術科学大学工学研究科

小山 靖仁, 竹原 裕司, 山下 知憲, 中田 光俊, 中川 雄介

豊橋技術科学大学情報工学系

和田 和千

概要：学生 5 名が演算増幅器設計コンテスト（http ://www .ec .ss .titech .ac .jp /opamp）に参加するため，各自が設計した回路を試作している．また，理論計算に始まり，シミュレーションによる動作検証，そしてレイアウトと一連の設計能力を養うことも目的としている．回路構成は差動対とソース接地増幅回路の 2 段構成を基本に，各学生が目指す特性に特化するよう回路構成に変更を加え，工夫を凝らすとともに，前年度の測定
結果を踏まえ，出力段を付加する等，経験に基づく回路設計にも取り組んだ．また，遺伝的アルゴリズム（GA:Genetic Algorithm）を用いて自動設計した回路もある．試作した回路のうち二つの回路は，同コンテスト試作の部で敢闘賞ならびに努力賞を獲得した．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，
1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

センサ用 LSI のためのアナログ回路の基本特性解析
富山県立大学工学部情報システム工学科

押山 弘樹, 松田 敏弘, 岩田 栄之

概要：近年, マイクロマシン技術を応用した小型で高性能なセンサが開発されている. しかし, 小型センサの出力は微小であり, この出力を増幅, 補正する必要がある. 本チップは, 小型半導体センサの出力信号増幅とオフセット電圧補償のための回路を構成する LSI の設計の基礎となる MOSFET, ダイオード, 抵抗, オペアンプ等の基本特性を確認するために試作した. サイズを変化させた MOSFET とダイオードの特性を, 個別に測定できるようにしてある. また, 増幅器回路を構成するための複数のオペアンプと抵抗を配置している. 今回設
計したチップの解析結果を基に, 小型センサの微小な出力を増幅, 補正する回路を開発していく.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
3-3Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社

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プ種別：TEG（特性評価回路など）

Diva，Cadence 社 Analog Artist，

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

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章
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演算増幅器の試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：本試作は回路設計, レイアウトおよび評価を含む集積回路設計の基礎教育を目的としており, 平成 20 年演算増幅器設計コンテストの集積化実現部門［ 1 ］に応募するための演算増幅器を試作している．本試作では, 計 8 個の演算増幅器が同一チップ上に集積化されている．それぞれの演算増幅器はコンテストの要件を満たすべく, 5Ｖの電源電圧下において
2ｋΩ の抵抗及び 1ｎＦの容量が十分に駆動できるように設計されている．経験者である修士 2 年生の学生と共に初心者の学部 4 年生および修士 1 年生の学生が試作に参加しているため, Ｒａｉｌ－ｔｏ－ｒａｉｌ動作が可能な演算増幅器から差動対とソース接地回路からなる基本的な回路まで様々な演算増幅器の試作が行われている．

参考文献：［ 1 ］演算増幅器設計コンテスト http://www.ec.ss.titech.ac.jp/opamp
設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，
1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS

ワンチップＦＭ放送受信システムの試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：ＦＭ放送受信システム用の復調回路（PLL : Phase Locked Loop 回路）を試作している．過去の試作では 80MHz 帯のＦＭ放送信号を 210kHz 帯に周波数変換していたが, 回路規模縮小のために昨年度から中間周波数帯を 1MHz に変更した．それに伴い, FM 変調された信号を復調するために用いられるＰＬＬ回路を再設計し, 試作した．中間周波数が高くなるにつれて回路の動作に対して寄生容量影響が大きくなり, シミュレーションで得られた周波数特性よりも実際の周波数特性が低くかった．その結果, 昨年度に試作した同回路が正常に機能していなかった（ＰＬＬのロックレンジが中間周波数帯から外れてしまったため）．ため回路の再設計並びにレイアウトの見直しを行った．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva，

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-

D/DC-DC コンバータなど）

加速度検出用最大値最小値保持回路
兵庫県立大学大学院工学研究科

園田 晃司, 鈴木 文章, 藤田 孝之, 前中 一介

概要：一定期間, センサから検出される情報の最大値・最小値を保持する回路の設計を行った. 一定期間の保持とリセットを繰返す動作で, 周期やタイミングを外部より与えるクロッ
クで制御可能とし, 省電力化や必要十分な情報の取得条件の調整が行える. キャパシタへの充放電によって値を保持・リセットするが, 設計値として 10sec 間の保持, 数十 msec 間のリセットを目指しておりチップ内部に容量の大きなキャパシタを形成するのは困難である
ためキャパシタのみディスクリートのものを利用した. 試作したチップは設計の際のミスにより評価にはいたらなかった.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Diva ，
2.3mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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第
３
章

演算増幅器設計試作 -大学・高専連携チップ佐賀大学大学院工学系研究科
佐賀大学理工学部

清水 暁生, 武久 祐一, 原口 直也

深井 澄夫

有明工業高等専門学校電子情報工学科

金子 絢美, 平川 豊, 広松 亜由美, 石川 洋平

概要：本試作では, アナログ集積回路の基本ブロックである演算増幅器の設計を行い, 総合
的な LSI 設計技術及び検証技術を習得することを目的としている. 今回は基本的な 2 段構成の演算増幅器をした. また, 演算増幅器設計コンテスト（東京工業大学主催）の「集積化実現の部」への参加を視野に入れて, 演算増幅器設計コンテスト用のピン配置に合わせて設計を行った. なお, 本試作では, コミュニケーション能力向上という教育的観点から, 佐賀大学と有明高専共同でゼミを行い, 協業し, チップレイアウトを行った.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Diva，
1,000 未満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

平成20年度第1回オンセミコンダクター CMOS 1.2um 試作（ MOT081 ）デルタ・シグマ変調器および演算増幅器
宮崎大学大学院工学研究科
宮崎大学工学部

宮内 亮一, 平野 扶早, 兒玉 祐樹

外山 貴子, 田村 宏樹, 淡野 公一

概要：本試作では，1 次デルタ・シグマ変調器，1/f ノイズ低減化手法を適用した演算増幅器 2 種，基本的な演算増幅器 1 種を試作した. デルタ・シグマ変調器は，生体信号用の AD 変換器として用いるための変調器として用いるための基礎検討として試作したもので，変調器内の積分器に用いる演算増幅器には，提案する 1/f ノイズの低減化手法を用いている. この手法によるフロアノイズの低減効果について評価する予定である. また，演算増幅器では，先のデルタ・シグマ変調器に用いている回路構成の他に，比較対象として，これまでに提案されている手法の回路を作り込んでいる. 現在これらの特性評価に取り組んでいる.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist ，

トランジスタ数：100 以上，1,000 未満

2.3mm 角試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：TEG（特性評価回路など）

学生実験用演算増幅器の試作
宮崎大学工学部

外山 貴子, 田村 宏樹, 淡野 公一

概要：我々の研究室では，学部学生向けの実験のテーマとして「演算増幅器の設計」に取り組んでいる. この実験では，与えられた設計仕様を満足するように演算増幅器の回路構成を選択させ，トランジスタレベルでの回路設計，マスクレイアウト設計，評価まで取り組ませている. この実験を通して，基本的な LSI 設計の技術を修得させることができ，今後研究で取り組む LSI 設計へスムーズにシフトできる. 本試作では，学部学生が測定評価実験を体験することを目的としているため，昨年度の試作でわかった改善点をふまえ，回路構成の異なった四種類の演算増幅器とそれを構成する要素回路を作り込んでいる. また，製造時における”ばらつき”や，設計値とのずれの原因究明にも役立つよう，単体で，MOSFET や抵抗なども作り込んだ. 現在特性評価の途中であるが，概ね期待通りの性能を得て

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122

第
３
章
チ
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プ
試
作
報
告

いる.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva，Cadence 社 Analog Artist，2.3mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：TEG（特性評価回路など）

CVSL 基本論理回路群と CMOS 基本論理回路群, FF 回路群, 及び比較回路群の設計試作静岡理工科大学電気電子工学科
電気電子情報工学科
概要：

波多野 裕

神尾 翔, 吉田 良輔

19 年度第 2 回試作チップまでの実測結果を踏まえて, カスケード電圧スイッチ論

理（CVSL）回路の基本回路群, CMOS の基本回路群, フリップフロップ回路群, 及び大小比較回路群を 2 チップに分けて設計した. 設計した回路は, CVSL の NAND , NOR ,EXOR, 半加算器, 全加算器, CMOS の NAND, NOR, EXOR, 半加算器, 全加算器, 及びRS-FF5 種類, T-FF2 種類, JK-FF, 大小比較器 4 種類などである. 1 月 30 日に入荷したチッ
プを直ちに実測して, CVSL の NAND, NOR, EXOR, 半加算器, 全加算器, CMOS のNAND, NOR, EXOR, 半加算器, 全加算器, 及び RS-FF5 種類, T-FF2 種類, JK-FF, 大
小比較器 4 種類の機能動作の確認に成功した.

参考文献：［ 1 ］ H. Hatano,"Single event effects on static and clocked cascade voltage switch logic circuits", IEEE Trans.
Nuclear Science, vol. 56, no. 4, 2009.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC， トランジスタ数：
1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

CVSL 基本論理回路群と CMOS 基本論理回路群, FF 回路群, 及び比較回路群の設計試作静岡理工科大学電気電子工学科
電気電子情報工学科

波多野 裕

鈴木 陽介, 内田 雅人, 原 直也, 吉山 拓毅

概要：19 年度第 2 回試作チップまでの実測結果を踏まえて, カスケード電圧スイッチ論理（CVSL）回路の基本回路群, CMOS の基本回路群, フリップフロップ回路群, 及び大小比較回路群を 2 チップに分けて設計した. 設計した回路は, CVSL の NAND, NOR, EXOR,
半加算器, 全加算器, CMOS の NAND, NOR, EXOR, 半加算器, 全加算器, 及び RSFF5 種類, T-FF2 種類, JK-FF, 大小比較器 4 種類などである. 1 月 30 日に入荷したチップを直ちに実測して, CVSL の NAND, NOR, EXOR, 半加算器, 全加算器, CMOS の NAND,
NOR, EXOR, 半加算器, 全加算器, 及び RS-FF5 種類, T-FF2 種類, JK-FF, 大小比較器
4 種類の機能動作の確認に成功した.

参考文献：［ 1 ］ H. Hatano,"Single event effects on CVSL and CMOS exclusive-OR （EX-OR） circuits", accepted to the10th European Workshop on Radiation Effects on Components and Systems, 2009.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC， トランジスタ数：
1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

A modified PLL chip for MEMS scanner actuation （verson
1.1）
東京大学生産技術研究所

李 宥憲, 藤田 博之, 年吉 洋

概要：The purpose of this chip is to control a MEMS scanner only with the vddlevel of the given technology for the developmentof a self-sustainingCMOS-MEMS integrated system.Driving MEMS devices electrostatic way asks for even higher voltage thannormal
CMOS power supply. Without using a level shifter, the voltage gap problem is solved by oscillating MEMS scanner at its natural frequency where it vibrates withthe largest amplitude under low energy loss environment, for example, vacuum package.The natural
frequency is traceable by using the fact that thedisplacement of the scanner has 90 degree phase delay compare to the input at thenaturalfrequency. To find out the point where a phase difference occurs has beencarried out by a PLL because a PLL is a very wellknown IP for tracking a targetphase or a target frequency.This chip consists of a phase detector, a loop filter, a voltage controlled
oscillator, and a frequency divider, which are the same with the previous version. In addition to the conventional PLL function
blocks, a mechanical sensor is designed for the MEMS scanner controller which converters mechanical displacement into electrical

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signal. Contrary to the previous case, the converter is totally different, which is composed of a resistor and a Schmitt triggered inverter. The sensor becomes very simple by pull-in detection
scheme. The novel scheme of the sensor is now under testing.In addition to the function blocks of PLL and sensing part, the chip has a charge pump and a level shifter to prepare a case thata MEMS scanner requires higher voltage than VDD.

参考文献：C. Wang et al., Sensors and Actuators A, pp.243-249, vol. 133, 2007.
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
1.2μm 4.8mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：MEMS

共振回路を含むチップ内特性測定モデル伝送線路の試作
秋田大学工学資源学部

萓野 良樹, 柳澤 良介, 井上 浩

概要：IC 内部の伝送線路の高周波特性, 配線間の電磁結合などの基礎特性を計測することは, シグナル・インテグリティの確保, チップ内電磁ノイズおよび信号ノイズの問題を解決した配線設計など, すなわち EMC 設計を可能にするための基礎的特性として大切である.
本試作では, 伝送線路中に電磁結合をしながら共振回路を含む信号伝送系の開発を目指し,
マイクロストリップ線路の TEG を試作し, 新しい伝送線路系としての基礎実験を行った.
伝送線路の特性とともに, 電磁界シミュレーション, 等価回路解析とも比較出来るようにした. また, 一部にトランジスタを含む伝送系の TEG 試作も併せて行った.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，
トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チップ

試作ラン：オンセミ CMOS

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第
３
章
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LDO の負荷安定のための補正回路
電気通信大学電子工学専攻

HENG SOCHEAT, 範 公可

概要：CMOS 集積回路の微細化に伴い，電子機器の動作電圧が急激に低下し，ついに 1［V］を切る時代になった．これにより，電源回路に対して新たな出力電圧精度の要求が出現した．例えば，電源電圧が 0.9［V］ になれば，2%の精度ではわずか 18［mV］までの変動幅しか許されない．パワーMOSFET を用いる LDO において，電流が流れれば流れるほどボンディングワイヤの抵抗が無視できなくなってしまう．一例として，SOT-23 パッケ
ージに Au ボンディングワイヤを使用した場，パッドとパッケージのピン間に 0.556［nH］と 92［m Ω ］のインピーダンスが介在している．負荷電流が 300［mA］の場合，
LDO の出力端子の電圧レベルは上記述べた抵抗にる電圧降下が最大 27.6［mV］ となり，精度 2%の 18［mV］までの変動幅を圧倒的に超えて，何らかの補正が必要となる．

本

チップでは，検出端子を増やすことなく負荷電流量を検出して出力電圧を補正し，1［V］
以下の出力電圧でも負荷電流安定度を出力電圧の 0.5%以内で実現可能な回路を提案する．

参考文献：へイン
正回路”，

ソチェット，

範

公可，”ボンディングワイヤの抵抗を考慮したシリーズレギュレータの負荷安定のための補

電子情報通信学会（J-91A，pp．172−175，2008））

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，2.3mm 角トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm

チップ種別：演算回路（乗算器，除算器など）

演算増幅器の試作 1
豊橋技術科学大学工学部

Said Zineb, 瀬川 健太郎

豊橋技術科学大学情報工学系

和田 和千

概要：学部学生 2 名が，演算増幅器設計コンテスト（http://www.ec.ss.titech.ac.jp/
opamp）に参加して，各自が設計した演算増幅器を試作したものである．演算増幅器の回路設計からシミュレーション，レイアウト，および測定までの一通りの流れを習得するための教育の一環である．それぞれ，同相除去比・直流利得・同相入力範囲の特性に着目し，これらの値を伸ばすことを目標に回路を設計している．設計した回路構成は，差動増幅器とソース接地増幅回路の 2 段の構成を基本にしている．各自が設定した目的に特化するように，フォールディッドカスコード接続を利用するなど，多少の変更や工夫を行っており，電源電圧を抑えても高い利得を得られる設計など 8 つの回路が実現されている．

3-3
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設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，
1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
３
章
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DC-DC コンバータ出力 LSI の開発
富山県立大学大学院工学研究科

市川 正貴, 松田 敏弘, 岩田 栄之

概要：DC-DC コンバータの小型・軽量化・高効率化のため, 従来外付けのパワーMOSFET を削除し, 同等の回路を CMOS LSI 内に実現することを検討している. 今回の試作では, 出力回路, 貫通電流防止回路を設計した. また, 保護機能のために過電流防止回路を設計した. 出力回路はハイサイド PMOS, ローサイド NMOS の同期整流方式である. 貫通電流防止回路は出力回路の PMOS と NMOS が同時にオンしないように信号にデッドタイムを設ける. 本回路の特徴として, 試作後に外部からの電圧により, 適切なデッドタイムに設定可能である. 過電流防止回路は, DC-DC コンバータの出力端子とグラウンドが短絡した
場合に, 大電流による電源回路の破壊を防止する.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，

トランジスタ数：10 以上，100 未満

DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-

演算増幅器の試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：本試作は回路設計, レイアウトおよび評価を含む集積回路設計の基礎教育を目的としており, 平成 21 年演算増幅器設計コンテストの集積化実現部門［ 1 ］に応募するための演算増幅器を試作している．本試作では, 計 2 個の演算増幅器が同一チップ上に集積化されている．それぞれの演算増幅器はコンテストの要件を満たすべく, 5Ｖの電源電圧下において
2ｋ Ω の抵抗及び 1ｎＦの容量が十分に駆動できるように設計されている．設計者は学部4 年生の学生であるため, 差動対およびソース接地からなる基本的な演算増幅器回路の試作となっている．

参考文献：［ 1 ］演算増幅器設計コンテスト http://www.ec.ss.titech.ac.jp/opamp
設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva，

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ（PLL, A-D/

DC-DC コンバータなど）

ワンチップＦＭ放送受信システムの試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：ＦＭ放送受信システム用の復調回路（PLL : Phase Locked Loop 回路）およびバンド パ ス フ ィ ル タ 回 路 を 試 作 し て い る ． 過 去 の 試 作 で は 80 M H z 帯 の Ｆ Ｍ 放 送 信 号 を
210kHz 帯に周波数変換していたが, 回路規模縮小のために中間周波数帯を 1MHz に変更した．それに伴い, ＰＬＬ回路およびバンドパスフィルタを再設計し, 試作した．バンドパス
フィルタ回路は平衡型Ｇｍ－Ｃフィルタ回路で構成した．隣接チャネルの信号を十分に減衰させるために, ローパス側およびハイパス側の次数をそれぞれ 5 次と 3 次とした非対称フィルタを用いている．中心周波数は 1ＭＨｚで 700kHz から 1.3MHz までの通過帯域を有している．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva，

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-

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125

D/DC-DC コンバータなど）

第３章

無線センサネットワーク端末の電源制御回路
福岡県産業・科学技術振興財団

黄 章財

早稲田大学大学院情報生産システム研究科

井上 靖秋

概要：無線センサネットワーク端末としては, 建造物や橋梁の安全度診断へ（振動や応力を計測・分析して, 構造物の安全性を常時監視する）の応用が現在日本で注目されている. 従来のセンサネットワーク端末は, 消費電力が大きいので, 電池の使用寿命が数日しかもたないという問題があり, この問題を解決するのがセンサネットワーク端末の大きな課題になっている. 本チップは, 端末の電源制御を工夫することで課題を解決する. 具体的な目標は,
ボタン電池で 10 年間動作する無線センサネットワーク端末を実現する. 本チップは, タイマーによる定期的な診断に加えて, 何らかのイベントを生じたときに端末の電源を即時ＯＮにして, つまり端末を必要な時にタイムリーに間欠動作させて, 消費電力を大幅に低減させる.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 以上，100 未
満

試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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試
作
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低電圧・低消費電力動作可能な電圧電流変換回路の試作
都城工業高等専門学校電気情報工学科
概要：

田中 寿

本試作では，弱反転領域で動作する MOSFET を用いた電圧電流変換回路を試作した．電圧電流変換回路は，アナログ回路において重要な回路要素のひとつである．本回路の特徴は，低電圧，低消費電力で動作すること，出力電流の線形性が高いことが挙げられる．本回路は，弱反転領域で動作させるために抵抗値の大きな抵抗を配置したため，チップ面積が増大した．動作確認のために高抵抗を配置したものと外部抵抗による測定ができるように取り除いたものとを設計した．上記以外には，フローティングゲート MOSFET を用いた回路設計に対する基本特性を得る目的として，2 種類のフローティングゲート
MOSFET を試作した．なお，試作したチップの測定，特性評価はまだ実施していない．テスタによる測定も実施していない．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，
試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：演算回路（乗算器，除算器など）

加速度検出用最大値最小値保持回路
兵庫県立大学大学院工学研究科

園田 晃司, 鈴木 文章, 藤田 孝之, 前中 一介

概要：一定期間センサから検出される情報の最大値・最小値をキャパシタで保持する回路の設計を行った. 一定期間の保持とリセットを繰返す動作で, 周期やタイミングを外部より与えるクロックで制御可能とし, 省電力化や必要十分な情報の取得条件の調整が行える. 設
計値として 10sec 間の保持, 数十 msec 間のリセットを目指しておりチップ内に大容量のキャパシタを形成するのは困難であるため, ディスクリートのものを利用した. 瞬間的に変化する加速度を検出し保持するため, アクイジションタイムの検討およびバッファアンプ等の省電力化を図った. チップは最大値保持回路の動作, アンプ等の省電力化を確認した. 今
後アクイジションタイムが十分に小さくない点などについて改善を行う.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
3-3

Diva ，
2.3mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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第
３
章
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試
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センサ信号を検出するためのオペアンプの作成
兵庫県立大学大学院工学研究科

齊藤 光俊, 藤田 孝之, 前中 一介

概要：センサからの信号を検出するためのシングルオペアンプの作成を行った. Rail toRail の入力および出力を有する CMOS 型オペアンプである. 位相補償回路を内蔵し, 従来の汎用オペアンプに比べ, 低電圧駆動, 低消費電流動作が可能であるため, 電池駆動の小型携帯機器への応用が可能である. 実測では, 入力電圧が 0～3.3V の範囲に対し, 出力電圧は644uV～3.29V の範囲である. また, 別途消費電力を低く設計したオペアンプも配置している. 実測では 1 オペアンプあたりの消費電力は 3.3V 動作時で約 20uA であり, オフセット電圧が大きく, 入力範囲は狭いものの, この回路も動作することを確認している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Diva ，
2.3mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

トランジスタ数：10 以上，100 未満

CMOS プロセスによる光導波路
金沢大学理工学域

飯山 宏一, 丸山 武男

金沢大学工学部

飛鳥井 貴弘概要：高速データ通信を目指して，LSI チップ間通信に光伝送を適用した光インターコネク
ションが検討されている．その実現には各種光デバイスを CMOS プロセスに整合させる必要がある．本チップは，CMOS プロセスにより光導波路を試作するものである．すなわ
ち，CMOS プロセスにおけるグローバル配線層に形成されるポリシリコンを光導波路として利用するものである．基本的にシリコンであるので．光通信波長である 1550 nm 帯の光の伝搬を想定している．光導波路の幅と厚さはプロセスルールで決定されるため自由に決定できないが，光伝搬には十分なサイズであることは電磁界解析により確認済みである．
光導波路の場合には端面形成が不可欠であるが，CMOS プロセスでは端面形成は行われないので，現在，試作チップの端面形成について実験を行っているところである．

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Cadence 社 Dracula
DRC，Cadence 社 Diva，

トランジスタ数：10 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：その他

超低消費電力断熱的ダイナミック CMOS 論理回路の試作
群馬大学工学研究科

馮 歓, 白石 洋一

概要：高齢化社会において医療費が増大する中，個人が自律的に体調を管理する予防医学が重要視されている．我々は，人間の運動状態での詳細な生体情報（脈拍を含む脈波信号等）の取出しと，個人伝達をリアルタイムで行うシステムの開発を行っている．すなわ
ち，指尖光センサーが感知した情報を信号分離手法により，変動する直流オフセット電圧を含む雑音中から生体情報（脈波信号）のみを取出し，情報の判断結果を音声に変換しリアルタイムで本人に伝達する携帯型体調把握支援システムである．すでに個別部品を用いて開発を行い，その動作を確認した．次に，腕時計型システムを指向した小型化を図るために，本試作において超低消費電力断熱的ダイナミック CMOS 論理回路技術を用いた
TEG 回路を試作した．具体的には，インバータ回路，アナログスイッチ回路，リングオシ
レータ回路，オペアンプ回路の試作である．動作試験の結果，すべての回路の正常動作を確認した．今後は，低消費電力の効果を評価する予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Tanner 社 L-Edit，Tanner 社 L-Edit DRC， トランジスタ数：100 以上，1000 未満試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

チップ種別：演算回路（乗算器，除算器など）

線形領域を用いた高い線形性を有するトランスコンダクタ
筑波大学システム情報工学研究科

小野 習仁，庄野 和宏，石橋 幸男

概要：本集積回路は, アナログ CMOS 集積回路である. 線形領域で動作する MOS トランジ
スタを用い, トランスコンダクタを構成した. 動作電圧は 5V である. 本試作回路は, 差動入力端子をもつ. 高い線形性をもつため, 出力は, シングルエンド出力とせずに, 差動出力とし, 抵抗器を外付けすることにより, 差動出力を調べられるようにした. 回路内部の電圧,電流を調べられるように, 各部の信号を取り出した予備回路を搭載している. 評価結果としては, おおむね良好な線形姓を有することが確認された. 今後は, THD や消費電力を測定し, 成果発表を行う予定である.

設計期間： 1 人月以上，2 人月未満
HSPICE

設計ツール：Tanner 社 L -Edit , Synopsys 社

トランジスタ数：10 以上，100 未満

2.3mm 角チップ

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：TEG（特性評価回路など）

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第
３
章
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平成19年度第8回ローム CMOS 0.18um 試作（ RO18078 ）SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学大学院工学府

岡本 悠史

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. このSFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. 今回, SFQ/CMOS ハイブリッドメモリ用メモリを試作した. メモリセルには 3 トランジスタ SRMA を用いており, その容量は 64kb である. また, システムのインターフェイス回路である, Josephson/CMOS ハイブリッドアンプの CMOS 回路部分も作成した. 回路を安定させるため, 回路の周りはメタル 4 層で GND におとしている. また, 出力バッファのテスト回路も作成した. 提出後, MIM キャパシタのレイアウトミスと, 電源ラインが繋がっていないというミスが見つかったため, 正常な動作が確認できなかった.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre，
ランジスタ数：10,000 以上，100,000 未満ト

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

断熱的パストランジスタを用いた乗算回路
横浜国立大学大学院工学府

生田 浩康, 内山 順一

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は, CMOS 集積回路の低消費電力化のために断熱的パストランジスタ論理回路を提案している. 断熱的論理回路とは電圧変化をゆっくり増減することで MOS デバイスでのエネルギー消費を低減し, またエネルギーを回収することで消費電力を格段に小さくできる回路である. 本試作では, より大規模な断熱回路の動作実証を行うために, 8bit 断熱的パストランジスタ論理回路の乗算回路を 10 個並列にしたものを設計した. この乗算回路は従来のチップと同じ配列形の乗算回路であり, 断熱回路を駆動するためのラインは論理回路部
用とラッチ回路用の全部で 6 本である. 外部負荷を駆動させるためのドライバであるラッチ
回路は消費電力が大きく, 演算そのものの消費電力を測定するために, それらの電力供給ラ

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第
３
章
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インは演算部とは別に分けられている. 更に nMOS のしきい値電圧のばらつきを測定するための 256 素子のトランジスタアレイを試作した. デコーダでアドレスからひとつの MOS を選択できるようになっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トランジスタ数：10,000 以
上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

DMA テスト回路
広島市立大学大学院情報科学研究科

河津 翔吾, 高橋 和也, 中本 智啓

概要：本チップには, 単体 MOSFET あるいは容量測定用素子からなるセルを多数行列上に配置した DMA（Device Matrix Array）と, その DMA の特性を調べるための周辺回路およびセル内に配置した単体素子などを集積してある. DMA は素子ばらつきを調べるために使用するテスト回路で, それを用いた大規模なばらつき測定用回路を別途試作, 測定して,ばらつきの研究を行っている. このチップは, その研究において得られる測定データの精度を検証するために使用するものである. 被測定素子を DMA の内部に置くことにより, その測定結果は各種の寄生抵抗, 寄生容量の影響を受けることになる. その影響を調べて, 測定
データを補正するための補足データを収集する目的で設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC ，

トランジスタ数：1,000 以上，10,000 未満

0.18μm 2.5mm 角チップ

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

可視光通信用センサおよび信号処理回路
慶應義塾大学理工学部

近内 聡史, 松本 佳宣

概要：可視通信用により高感度，高速な受光素子を開発するため層構造の異なるフォトダ
イオードを試作した．標準 CMOS プロセスで利用可能な層は，P 型基板層，N ウェル層，
P ウェル層，N 拡散層，P 拡散層，そしてディープ N ウェル層であり，これらを組み合わせて複数のフォトダイオード，フォトトランジスタを試作した．さらにゲイン，周波数特性の異なるいくつかのトランスインピーダンス回路，バッファ回路などを設計した．トランスインピーダンス回路に必要とされる抵抗は高抵抗の Hi-PolyR 抵抗を利用して, 回路構成としてレギュレイテッドカスコード構成をとり, 低入力インピーダンスと広帯域, 高変換
ゲインの両立を図った. フォトダイオード，フォトトランジスタ単体の他，トランスインピ
ーダンス回路との一体化したフォトトランジスタを設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

可視光 ID 用受光センサ及び信号処理回路
慶應義塾大学理工学部

木村 遙介, 松本 佳宣

概要：本研究では，受光素子を 8×8 のアレイ状にして発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度な p-well を pnp トランジスタのエミッタ, Deep n-well をベース, p 型基板をコレクタとするフォトトランジスタを設計した. 外部信号で行と列選択のトランジスタス
イッチの ON/OFF を切り替える事によって, 特定のフォトトランジスタを動作させる. 具
体的には Deep n-well を解放電位とすれば受光素子はフォトトランジスタとして動作す
る. Deep n-well を Vdd 電位とすればフォトトランジスタは非選択状態となる. さらに，
専用トランスインピーダンスアンプ，選択スイッチを内蔵した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

3-3
129

チップ種別：通信（RF 回路，ATM など）

第３章

可視光通信用フォトトランジスタアレイ
慶應義塾大学理工学部

松本 佳宣

概要：本研究では，受光素子を 8×8 のアレイ状にして発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度なフォトトランジスタを標準 CMOS プロセスで製作した．さらに，可視光
ID システムの搬送周波数とフォトトランジスタの特性に合わせて，感度と応答周波数の最適化を行った専用トランスインピーダンスアンプを内蔵した．個々の受光素子は外部信号により任意に選択出来る構成として，複数の受光素子を同時に選んで，受光感度をさらに向上させる事が可能な構成とした．このフォトトランジスタアレイを専用 2 眼ボードに実装して, 可視光 ID の受信実験を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チ
ッ
プ
試
作
報
告

中間周波数用線形位相狭帯域フィルタ
豊橋技術科学大学工学研究科

久保 俊一

豊橋技術科学大学情報工学系

和田 和千

概要：中間周波数に用いられるフィルタは比帯域幅が非常に狭く，素子ばらつきによる特性劣化が大きくなりがちであった．この問題を軽減するために文献［ 1 ］で提案した手法に注目し，その有用性を確認することが本試作の目的である．従来のフィルタ構造と遺伝的アルゴリズムによる素子値最適化を用い，実現精度を高めるために素子値の広がりを低減する設計法に従って，中心周波数 10.8MHz，3dB 帯域幅 が 300kHz，20db 帯域幅 が600kHz の特性を有する帯域通過フィルタを設計している．前回の試作で問題であった，測定用の入出力バッファの駆動能力を十分なものとすることで，被測定回路（フィルタ）が十分な特性を有することが確認でき，したがって文献で提案した設計手法が有用であることも示された．

参考文献：：［ 1 ］ ``素子値の広がりを低減した IF 用狭帯域通過フィルタの試作と評価,’’
久保 俊一，和田 和千，田所 嘉昭, 電学電子回路研資 ECT-08-34, 2008 年 3 月.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ビアプログラマブルデバイス VPEX の基本回路動作検証
立命館大学理工学研究科

中村 明博, 川原﨑 正英, 藤野 毅

概要：電子ビーム（EB）描画を用いてフォトマスク費用をなくし，少量多品種 ASIC を低コストで製造できる LSI 設計手法の研究を行っている．光リソグラフィーを比較すると，
EB 描画のパターン形成速度は遅いため，少ない描画層でプログラムできる必要があり，ビ
ア 2 層の変更だけで任意のロジックを構成できる手法を採用した．ビア層を選択したのは，描画パターン面積が少なく，高速 EB 描画手法である「キャラクタプロジェクション描画」の適用が容易なためである．提案するビアプログラマブルデバイス VPEX（Via Programmable logic using EXOR array）では，EXOR ゲートと Inverter を組み合わせた回路を基本論理素子（LE）としている．本 LE は第 1 ビア層の変更により，AND，OR，
Bubble AND などすべての 2 入力論理と，AOI21 および 2 入力 MUX の 3 入力論理をプロ

3-3グラムすることができる．LE 間の配線は第 3 ビア層でプログラムするが，その際に 2 つの130

VPEX を用いてカウンタ，乗算器等小規模回路を搭載したテストチップを試作し，FPGA ボード上で各論理の正常動作を確認した．

第
３
章
チ
ッ
プ
試
作
報
告

LE を組み合わせることで D -FF を構成することもできるため，順序回路を含む任意の論理回路を VPEX で実現可能である．

設計期間： 2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 StarHSPICE，Mentor 社 Calibre，
チップ種別：ニューテクノロジ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

平成19年度第9回ローム CMOS 0.18um 試作（ RO18079 ）メビウス回路 1
東京大学大学院工学系研究科

鄭 明奎

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：最近のプロセスの微細化と伴いバラツキが VLSI の大きな問題になっている. その対策として私たちはPVT 遅延に強い自己同期式アーキテクチャを用いて回路が高信頼性で動作できるような研究を行った. その中でも私は高速動作を目標として自己同期式の論理素子レベルパイプライン（gate-level-pipelining）の新しい実現
方法について研究した. 提案した回路はメビウスの輪の概念を回路に適用した形であり, 動作は特徴を以下に示す. 1．同じ動作をする回路が NMOS で構成された回路と PMOS で構成された回路 2 つある. 2．NMOS 回路がEvaluation の時は PMOS 回路が Precharge であり, PMOS 回路が Evaluation の時は NMOS 回路が Precharge である. 上の特徴により高速のパイプラインを実現することができた上, エラーの検出などの機能もある
ことが分かった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：マイクロプロセッサ

長波帯標準電波を対象とした受信専用集積回路
東京電機大学大学院理工学研究科

宮崎 康平, 星野 洋

概要：電波時計にも利用されている日本の長波標準電波（ＪＪＹ）は, 福島県から搬送波周
波数 40ｋＨｚ，佐賀県から搬送波周波数 60ｋＨｚで送信されている. 日本国内を移動すると, 40ｋＨｚと 60ｋＨｚの強い方の電波を受信する事となり, どちらにも対応できる受信機が必要である. 現在実用化されている集積回路はヘテロダイン検波の局部発信器を外部に接続して対応するものである. 本集積回路は標準電波が正確である事を利用し, 両方の搬送波から分周して正確な 10ｋＨｚを作る. これを局部発信器とすればどちらの搬送波からも中間周波数 50ｋＨｚを得る事ができ, 以降の回路を単一とする事ができる. 回路構成は, 入力部のコンパレータで強い方の搬送波を選択し, 分周回路で 10ｋＨｚを作る. この局部発信信
号と入力信号を乗算し中間周波数とし, これを検波する. 本方式で, 発信回路を必要としないため, 受信用集積回路を小型で安定した特性とする事ができる.

3-3

参考文献：日本標準時プロジェクト 長波受信波の周波数偏差／相対位相差, 独立行政法人情報通信研究機構.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 VCS，

131

Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Analog Artist，
数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：デジアナ混載

チ
ッ
プ
試
作
報
告

特定小電力無線送受信機用 TEG の試作
金沢大学大学院自然科学研究科
金沢大学大学院理工研究域

戸羽 辰夫, 狩野 孝太, 藤枝 茂
北川 章夫, 秋田 純一

概要：特定小電力無線送受信機の開発に向け TEG の試作を行った．本試作は，要素回路の特性評価を目的としている．設計回路は PA（Power Amplifier），MIXER，分周器，PGA（Programmable Gain Amplifier），オペアンプである．PA は線形性を重視した
A 級増幅器とした.また，外部からの信号により利得調節が可能である.MIXER は小型化と低消費電力を重視した Single Balanced Mixer，分周器はラッチ構成のものを組み合わせ
ることにより分周と同時に 90 度オフセット信号を出力する．PGA は 4 つのオペアンプで構成されており外部信号により利得設定が出来るものとした．オペアンプはデルタシグマ型
AD 変換器で使用する予定である．

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トラ
ンジスタ数：10 以上，100 未満
ど）

試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ

第３章

チップ種別：通信（RF 回路，ATM な特定小電力無線送受信機用 TEG の試作
金沢大学大学院自然科学研究科
金沢大学大学院理工研究域

戸羽 辰夫, 狩野 孝太, 藤枝 茂
北川 章夫, 秋田 純一

概要：特定小電力無線送受信機の開発に向け TEG の試作を行った．本試作は，要素回路の特性評価を目的としている．設計回路は PA（Power Amplifier），MIXER，分周器，PGA（Programmable Gain Amplifier），オペアンプである．PA は線形性を重視した
A 級増幅器とした.また，外部からの信号により利得調節が可能である.MIXER は小型化と低消費電力を重視した Single Balanced Mixer，分周器はラッチ構成のものを組み合わせ
ることにより分周と同時に 90 度オフセット信号を出力する．PGA は 4 つのオペアンプで構成されており外部信号により利得設定が出来るものとした．オペアンプはデルタシグマ型
AD 変換器で使用する予定である．

設計期間：10 人月以上 設計ツール：Mentor 社 Calibre， トランジスタ数：10 以上，
100 未満試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：通信（RF 回路，ATM など）

オンチップ電源回路
東京大学生産技術研究所

石田 光一, 坂井田 耕輔, 安福 正, 柳 至善, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：パワーインテグリティ向上のためのオンチップ分散電源回路を実現に向けて重要な技術である, スイッチング方式によるオンチップ DC-DC 電源の基礎評価を行うことを目的とした TEG の試作を行った. 電力効率を決定する重要な構成部品である整流回路（MOS ダイオード）, パルス幅制御用 MOS スイッチなどの素子単体の回路とその制御回路を設計した. パルス幅制御をベースとした絶縁型の降圧回路（バックコンバータ）用制御
回路, および非絶縁型の昇圧回路（ブーストコンバータ）用制御回路の 2 種類をを実装した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
3-3Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ン：ローム CMOS 0.18μm 2.5mm 角チップ

試作ラ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

132

第
３
章
チ
ッ
プ
試
作
報
告

断熱的パストランジスタを用いた加算回路と断熱回路用電源
横浜国立大学大学院工学府
横浜国立大学大学院工学研究院
概要：

生田 浩康
吉川 信行

我々は CMOS 集積回路の低消費電力化のために断熱的パストランジスタ論理回路を提案している. 断熱的論理回路とは電圧変化をゆっくり増減することで消費電力を小さくできる回路である. 断熱的パストランジスタ論理回路の動作実証のためにパストランジスタを用いた電源回路を有する断熱的 16bit 加算回路と, 同じく 4bit の加算回路, 電源回路単体を設計した. 16bit の加算回路は高速動作ができることを期待して, ラッチ回路である pal4n の駆動力を従来設計よりも 10 倍程度に増やしており, 消費エネルギーを最小にできる周波数まで動作できる. 4bit の加算回路には, 電源回路を付加した事の影響を見るために加算回路自体は前回のレイアウトを用い, 大きな変更は加えられていない. また, 断熱的動作の記憶回路として, 断熱型 SRAM メモリの動作確認のための回路を設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学大学院工学研究院

岡本悠史, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. 今回,
SFQ/CMOS ハイブリッドメモリ用メモリを試作した. メモリセルには 3 トランジスタ
DRAM を用いており, その容量は 64kb である. また, システムのインターフェイス回路である, Josephson/CMOS ハイブリッドアンプの CMOS 回路部分も作成した. 回路を安定させるため, 回路の周りはメタル 4 層で GND におとしている. また, クロストークを減少するため, 信号線間に GND ラインを置くという対策をしている. また, 入出力バッファのテスト回路も作成した. 入力バッファ側にレイアウトミスがあったため, この回路は出力が確認できなかった. また, ワードアドレスデコーダのテスト回路も作成し, こちらは正常動作が確認できた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ンジスタ数：10,000 以上，100,000 未満

チップ種別：メモリ

TEG
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：PET（Positron Emission Tomogaraphy）用のガンマ線検出器や MSGC（Micro
Strip Gas Chamber）を含む中性子, ガンマ線などの各種の放射線検出器への使用を目的として, 動作電圧 1.8VROHM0.18um にて放射線検出用信号回路の試作（TEG）をおこなった. 具体的には電荷積分型プリアンプ, オペアンプ, トランジスタ, コンパレータ,
DAC（Digital Analog Converter）などをのせている. 本チップは各回路の特性評価用に作成している. 本チップの評価により高分解能, 高解像度のピクセル型放射線検出器に必要とされるマルチチャネル放射線検出信号処理回路用のめどをつける. また電荷積分型のプリ
アンプのノイズレベルの計測を行い, ENC がミニマムの値で 3000 電子程度であった. さらに減らすべく現在改良を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso，Synopsys 社 Star-HSPICE，
チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角

3-3
133

チップ種別：TEG（特性評価回路など）

第３章

可視光通信による位置検出用フォトトランジスタアレイ
慶應義塾大学理工学部

山中 大, 松本 佳宣

概要：3 個以上の可視光光源からそれぞれの位置情報が送信されているときに，可視光光源
から光源の位置情報をイメージセンサで受信し, 同時にイメージセンサ上への光源の投影位置を検出することによりイメージセンサの位置と姿勢を検出できる．この素子ではこのような受光素子の開発を目指して, 受光素子とその選択回路，データ分離集積回路の試作・評価を行った．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度なフォトトランジスタを標準 CMOS プロセスで製作した．さらに，複数の受光素子をシリアル信号で選択できるインターフェイス回路，専用トランスインピーダンスアンプを内蔵した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

ーム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ロ

チ
ッ
プ
試
作
報
告

生体用途向けアナログ要素回路 TEG（TC2）
広島大学先端物質科学研究科

安部 亨

広島大学ナノデバイス・バイオ融合科学研究所

升井 義博, 佐々木 信雄, 吉田 毅,
石川 智弘

概要：体内におけるさまざまなバイタルサインを無線で継続的に計測することを目指し, 初期の検討課題として温度測定を行うチップを試作した. 平成 19 年度第 7 回（RO18077）の試作に基づき, センサを構成する温度センサ, 演算増幅回路, 低電力逐次比較形 Analogto-Digital Converter （ADC）, スパイラルコイルならびに送信回路をアナログ要素回路
TEG として試作, ADC の分解能を 8bit から 10bit に向上させた. また, 無線給電の可能性を探るため, スパイラルコイルに整流回路とレギュレータを付加した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，
Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社
CalibrexRC，

トランジスタ数：1,000 以上，10,000 未満（特性評価回路など）

3-3
134

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG

平成19年度第10回ローム CMOS 0.18um 試作（ RO180710 ）

論理回路として動作するメモリの修正試作
広島市立大学大学院情報科学研究科

弘中 哲夫, 吉原 理記，谷川 一哉, 平川 直樹,
戸口 博昭

概要：幅広い分野で利用されている FPGA（Field Programmable Logic Device）などに代わる新たな再構成型デバイスとして当研究室ではメモリベース論理回路（MPLD）を開発している．今回の試作では，前回試作した MPLD チップにおける修正および改良を行った．修正および改良は以下の 2 点である．1）ショートしていた
D-FF 回路の変更を行った．2）メモリ用の列デコーダの構成を改良し，メモリ機能の高速化を行った． 現在，「PowerMedusa」FPGA ボードによる測定を行っている最中である．

参考文献：吉原理記，平川直樹，谷川一哉，弘中哲夫，佐藤正幸，”再構成デバイスとしても動作するメモリ（MPLD）の一実装例”，電子情報通信学会技術研究報告 RECONF200716，pp.7-12，2007 年．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ

種別：ニューテクノロジ

素子ばらつきに強い近接トランシーバー試作
東京大学工学系研究科

金 鎮明

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：一つのガラス基板上へシステムを集積するシステムオングラスを実現のため,
PMELA 法を用いて周期的に決められた場所だけ移動度を高めた縞上シリコン TFT が必要である. PMELA 結晶は多結晶になっているため, トランジスタが置かれる場所によって大きくトランジスタ特性が変わり, 回路設計において非常に困難である. 特にアナログ要素が多く含まれている通信回路はより特性ばらつきに対して影響を受けやすい. このチップでは, 近接通信トランシーバーを通して特性ばらつきに強く対応できるようにディジタル回路
設計方式に対して考える. BPSK, ダイレクトコンバージョン通信方式であり, キャリヤ周
波数は PMELA 結晶を考慮して 200MHz である. そのトランシーバーの動作確認のため, 通3-3

常シリコン 0.18um プロセスを代用して試作した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， ト
ランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：通信（RF 回路，

ATM など）

第
３
章
チ
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プ
試
作
報
告

能動的基板雑音低減手法
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

135

名倉 徹, 池田 誠，浅田 邦博

ダン ゴクラン

概要：LSI の微細化・集積化の進展にともない, チップの単位面積当たりのトランジスタ数が上昇し, 同じチップにデジタル回路とアナログ回路を混載することが可能となってきた.
しかし, そのようなチップにはデジタル回路から発生する基板ノイズの影響が無視できなくなってきている. 本研究では, 基板ノイズを低減するためにデジタル制御アクティブノイズ
キャンセラー回路について検討する. 受動素子あるいはフィードバック回路を利用する手法と比べて, 本研究で提案する能動的基板雑音低減手法はより安定であり, 広い周波数帯で有効だと期待される. また, ノイズキャンセラー回路をデジタル制御にすることにより自律的制御に適した回路構成とする.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム

メビウス回路 2東京大学大学院工学系研究科

鄭 明奎

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：最近のプロセスの微細化と伴いバラツキが VLSI の大きな問題になっている. その対策として私たちは PVT 遅延に強い自己同期式アーキテクチャを用いて回路が高信頼性で動作できるような研究を行った. その中でも私は高速動作を目標として自己同期式の論理素子
レベルパイプライン（gate-level-pipelining）の新しい実現方法について研究した. 提案
した回路はメビウスの輪の概念を回路に適用した形であり, 動作は特徴を以下に示す. 1．
同じ動作をする回路が NMOS で構成された回路と PMOS で構成された回路 2 つある. 2．
NMOS 回路が Evaluation の時は PMOS 回路が Precharge であり, PMOS 回路が Evaluation の時は NMOS 回路が Precharge である. 上の特徴により高速のパイプラインを実現することができた上, エラーの検出などの機能もあることが分かった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未

チップ種別：マイクロプロセッサ

イメージセンサ TEG
東京大学工学系研究科

金 Yunkyung

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：我々は我々はピクセルレベルで背景光除去及びカラーイメージセンサのためのピク
セル TEG を試作した. 二つの TEG で, ひとつはピクセルレベルで背景光除去やカラーを認識させるために各 RGB 光と背景光をそれぞれ別の蓄積する部分をひとつのピクセルに実装している TEG を試作して検討した. これは RGB フラッシュライトが入射された状態でイメージを取ることを前提にしているので, カラーフィルタによる損失や偽色などのない正確な色情報が得られる. 二つ目は, 一定の光の相関回路部分と電流モード抑圧回路は背景光の高感度, 高選択性, および高い除去を可能にする. 対数応答回路は, 広いダイナミックレンジのために飽和を避けるのに使われている. フォトディテクターは画素間にパラレル相関で

3-3
136

第
３
章
チ
ッ
プ
試
作
報
告

すぐに変調された光を検出できる. これは, 人の目のために様々な背景と安全な光投影の有用性の両方を必要とするアプリケーションでの利点が挙げられる.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 StarHSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10 以上，100 未満

試

チップ種別：TEG（特性評価回路など）

イーサネットインターフェイス試作
東京大学大学院工学系研究科

中村 大輔

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：内部回路の信号などを HTTP 経由でモニタリングできるプラットフォームの実装,
評価を行うにあたり, プラットフォーム全体の試作に先立ち, イーサネットインターフェイスの試作を行った. 実際にイーサネットケーブルを駆動するための差動ドライバ, 差動レシーバや波形整形のための抵抗などは外付けのものを利用しており, 本チップでは TCP/IP のデータリンク層の処理を行っている. このチップはローム社提供のスタンダードセルライブ
ラリを使用したセルベース LSI であり, 6KByte の SRAM を含んでいる. 実装面積はおよそ2.07mm^2 である. このイーサネットインターフェイスは 10Base-T 規格に対応するものであり, 送信用, 受信用の信号処理回路と送信用に 2KByte, 受信用に 4KByte の FIFO バッ
ファを持っている.

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso ，Mentor 社 Calibre ，2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18 μ m

縞状シリコン TFT のためのセルライブラリおよびデジタル回路
東京大学大学院工学系研究科

猪飼 啓太

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：一枚のガラス基板上へシステムを集積するシステムオングラスを実現しうるデバイ
スとして, PMELA 法を用いて生成した縞上シリコン TFT が挙げられる. PMELA 結晶上では Si 結晶が縞状に並び, 設計者はその上に TFT のチャネル部が配置されるようにレイアウトする必要があり, 我々はそのような制約を満たすような自動配置配線環境を構築した. 本
試作ではそのために設計したスタンダードセルライブラリ, 入出力バッファ, およびそれらを用いて設計したサーデス回路・疑似ランダムパターンジェネレータなどのデジタル回路
群についてその環境を用いて設計を行い, シリコンプロセスを代用してその動作確認を行った. 試作された回路は全部のセル・回路について正常な動作を確認し, 我々が構築した設計
環境が実用可能であることを示した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラ

チップ種別：演算回路（乗算器，除算器など）

メビウス回路 3
東京大学大学院工学系研究科

鄭 明奎

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：最近のプロセスの微細化と伴いバラツキが VLSI の大きな問題になっている. その対策として私たちは PVT 遅延に強い自己同期式アーキテクチャを用いて回路が高信頼性で動作できるような研究を行った. その中でも私は高速動作を目標として自己同期式の論理素子
レベルパイプライン（gate-level-pipelining）の新しい実現方法について研究した. 提案
した回路はメビウスの輪の概念を回路に適用した形であり, 動作は特徴を以下に示す. 1．
同じ動作をする回路が NMOS で構成された回路と PMOS で構成された回路 2 つある. 2．
NMOS 回路が Evaluation の時は PMOS 回路が Precharge であり, PMOS 回路が Evaluation の時は NMOS 回路が Precharge である. 上の特徴により高速のパイプラインを実現することができた上, エラーの検出などの機能もあることが分かった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未

チップ種別：マイクロプロセッサ

金沢大学大学院理工研究域

チ
ッ
プ
試
作
報
告

戸羽 辰夫, 狩野 孝太, 藤枝 茂
北川 章夫, 秋田 純一

概要：特定小電力無線送受信機の試作を行った．本試作は，各要素回路をチップ内にて接続し，動作確認を目的としている．設計回路は，LNA，MIXER，分周器，Active Band
Pass Filter，PGA，デルタシグマ型 AD 変換器，FSK 復調部（デジタル），PA，VCO，
PLL である．LNA はアイソレーション重視のためカスコード構造とした．Active Band
Pass Filter はバイカッド型である．AD 変換器は S/N を確保するためにデルタシグマ型とした．デジタル領域においてハートレー方式を用いてイメージ除去を行っている．VCO は
クロスカップル構造を持つ PMOS 構成とした．PLL はデルタシグマ変調器を用いたフラク
ショナル N 型となっている．デルタシグマ変調器で PLL 内分周器の分周数を変えることにより FSK に対応している．PA は外部から利得を調節を行うことができる．また，
MIXER，分周器，PGA は以前試作したものと同様である．

設計期間：10 人月以上 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社
Calibre，
ナデジ混載

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

137

第
３
章

特定小電力無線送受信機の試作
金沢大学大学院自然科学研究科

3-3

チップ種別：アCMOS デバイスのチップ間・チップ内ばらつきの解析と基板ノイズ解析
TEG
広島大学大学院先端物質科学研究科

和泉 伸也, 南 尊文, 三浦 道子

広島大学ナノデバイス・バイオ融合科学研究所

上口 光,
マタウシュ ハンス・ユルゲン,
小出 哲士

概要：LSI 製造技術の微細化が進むにつれて製造ばらつきの問題が顕著となり，製造ばらつきを高精度に予測可能な設計環境の構築が求められている．本チップでは製造ばらつき解析と，トランジスタの基盤ノイズ解析の TEG 設計を行った．単体トランジスタから本技術における HiSIM モデルのパラメータ抽出を行った．また，差動増幅回路を用いることにより，チップ間ばらつきとチップ内ばらつきの分離を行い，HiSIM モデルを用いてチップ
間，チップ内ばらつきそれぞれのモデル化を行った．その他，SRAM，リングオシレー
タ，アナログ比較器等の TEG を用いることで，回路におけるばらつきの影響を解析するとともに，解析したモデルの精度検証を行う事ができる．基板ノイズ解析 TEG として，pMOS と nMOS を近接させた構造の TEG を設計した．この TEG の測定より基板ノイズの影響の詳細な解析を行う事ができる．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Synopsys 社 Star-RCXT, Silvaco 社 SmartSPICE，
ン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラ

チップ種別：TEG（特性評価回路など）

高周波用アナログデバイスの TEG 試作
中央大学大学院理工学研究科

加藤 大介, 飯島 健太, 荻野 達也, 薮田 悟史, 前橋 雄,
川端 千尋, 杉本 泰博

概要：回路が高周波化するにつれ, 高周波でＭＯＳトランジスタから発生する雑音の影響が深刻になっていくと予想される. 高周波でＭＯＳトランジスタから発生する雑音としてはゲートノイズというものがあり, ゲートノイズはその定義式内の雑音係数 δ の大きさにより発生する雑音量が左右される. ＬＮＡに代表される低雑音を要求する回路の設計ではこの雑音係数の値を事前に知っておく必要がある. しかし, この雑音係数 δ の値はプロセスに依存する値であり, また理論的な導出が不可能である. 我々の以前の研究成果より, トランジスタのＷ長に対する電流密度を一定とし様々なＷ長のＬＮＡの雑音特性を測る事で, 測定的に雑音係数 δ の値を求める手法を確立した. その時に, 求めた δ は 90nm プロセスのものであっ

3-3
138

第
３
章
チ
ッ
プ
試
作
報
告

た. そこで, 今回は 0.18um プロセスでの δ を求めるために, Ｗ長を変化させた 5 パターンのＬＮＡのＴＥＧを試作した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 以上，100 未
満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

放射線検出用 ASIC の TEG
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：PET（Positron Emission Tomogaraphy）用のガンマ線検出器や MSGC（Micro
Strip Gas Chamber）を含む中性子, ガンマ線などの各種の放射線検出器への使用を目的として, 動作電圧 1.8VROHM0.18um にて放射線検出用信号回路の試作（TEG）をおこなった. 具体的には電荷積分型プリアンプ, オペアンプ, トランジスタ, コンパレータ,
DAC（Digital Analog Converter）などをのせている. 本チップは各回路の特性評価用に作成している. 本チップの評価により高分解能, 高解像度のピクセル型放射線検出器に必要とされるマルチチャネル放射線検出信号処理回路用のめどをつける. また電荷積分型のプリ
アンプのノイズレベルの計測を行い, ENC がミニマムの値で 3000 電子程度であった. さらに減らすべく現在改良を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，プ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

可視光 ID 用受光センサ及び信号処理回路
慶應義塾大学理工学部

木村 遙介, 松本 佳宣

概要：本研究では，受光素子を 8×8 のアレイ状にして発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．前回提出したチップにおける測定結果を踏まえて修正を行った．アレイ状にすると個々の受光面積が減
少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度な p-well を
pnp トランジスタのエミッタ, Deep n-well をベース, p 型基板をコレクタとするフォトト
ランジスタを設計した. 外部信号で行と列選択のトランジスタスイッチの ON/OFF を切り替える事によって, 特定のフォトトランジスタを動作させる. 具体的には Deep n-well を解放電位とすれば受光素子はフォトトランジスタとして動作する. Deep n-well を Vdd 電位とすればフォトトランジスタは非選択状態となる. さらに，専用トランスインピーダンス
アンプ，選択スイッチを内蔵した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， ト
ランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

可視光通信用センサおよび信号処理回路
慶應義塾大学理工学部

近内 聡史, 松本 佳宣

概要：可視通信用により高感度，高速な受光素子を開発するため層構造の構造の異なる
フォトダイオードを試作した．前回提出したチップの特性を改善するべく微修正を行った．標準 CMOS プロセスで利用可能な層は，P 型基板層，N ウェル層，P ウェル層，N 拡
散層，P 拡散層，そしてディープ N ウェル層であり，これらを組み合わせて複数のフォトダイオード，フォトトランジスタを試作した．さらにゲイン，周波数特性の異なるいくつかのトランスインピーダンス回路，バッファ回路などを設計した．トランスインピーダン
ス回路に必要とされる抵抗は高抵抗の Hi-PolyR 抵抗を利用して, 回路構成としてレギュレ
イテッドカスコード構成をとり, 低入力インピーダンスと広帯域, 高変換ゲインの両立を図った. フォトダイオード，フォトトランジスタ単体の他，トランスインピーダンス回路との一体化したフォトトランジスタを設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， ト
ランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

3-3
139

第
３
章

可視光通信による位置検出用フォトトランジスタアレイ
慶應義塾大学理工学部

山中 大, 松本 佳宣

概要：3 個以上の可視光光源からそれぞれの位置情報が送信されているときに，可視光光源
から光源の位置情報をイメージセンサで受信し, 同時にイメージセンサ上への光源の投影位置を検出することによりイメージセンサの位置と姿勢を検出できる．前回提出したチップ
における測定結果を踏まえて修正を行った．この素子ではこのような受光素子の開発を目指して, 受光素子とその選択回路，データ分離集積回路の試作・評価を行った．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオー
ドよりも高感度なフォトトランジスタを標準 CMOS プロセスで製作した．さらに，複数の受光素子をシリアル信号で選択できるインターフェイス回路，専用トランスインピーダン
スアンプを内蔵した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チ
ッ
プ
試
作
報
告

LDO の負荷過渡応答の高速化回路
電気通信大学電子工学科

HENG SOCHEAT, 範 公

可

概要：シリーズレギュレータ以下「レギュレータ」は電子機器の様々なブロックに必要とされている.近年では大量の情報を処理するためにメインプロセッサや DSP は巨大化し続け,機器の消費電流は大幅に増加する.ここで,給電の役割を担うレギュレータに低消費電流,高精度,高速応答,低ノイズという新たな要求が出現しつつある.巨大化になったプロ
セッサやＤＳＰは,消費電力を節約するために,複数のブロックに分割して給電が行われる
方式が採用されている.不活性のブロックは内部クロックを停止して消費電流を下げて,必要に応じて動作を開始する.そのときに電源側から見ると無負荷状態から全負荷状態に瞬間的に変化するため高速の負荷過渡応答が求められる.本研究の目的は,超低消費電流の動作状態から瞬間的な負荷変動を捕らえて高速に応答できるレギュレータを実現する.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Diva，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

別：アナログ/デジタル信号処理プロセッサ

神経細胞刺激の為の信号生成回路（W1）
慶應義塾大学理工学部

山口 昌也

概要：本チップでは, 神経細胞の刺激を行うための信号生成回路を搭載した. 将来的には無線で送られたデータから複数のアナログ信号を生成することを視野に入れているので,1ch のディジタルデータから 8ch のアナログの出力を回路内で生成し, 出力できるチップとなっている. 生成信号は, 神経細胞の刺激に対応できるように各チャネル任意のタイミング
任意の波形を生成できるようにしており, 主に用いた回路はシリアルデータをパラレルデー
タに変換する為のディジタル回路と DA コンバータ, オペアンプなどである. また, 神経信号のセンシングを行うチップも試験的に接続し搭載することにより, ワンチップで刺激の印
加とセンシングを行うことができるチップを目標としている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali3-3

bre ，

トランジスタ数：1,000 以上，10,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナデジ混載

140

第
３
章
チ
ッ
プ
試
作
報
告

電力線通信チップおよびオンチップ電源回路
東京大学生産技術研究所

中村 安見, 坂井田 耕輔, 柵木 雄介, 安福 正, 石田 光一,
桜井 貴康

東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

高宮 真

竹内 健

概要：（ 1 ）半導体プロセスのスケーリングに伴って実装される回路面積の削減が可能なのに対して, 入出力のパッドは小型化が進まない. このため, パッド数を減らしてチップの面積を削減することを目的とし, 電源線に信号を重畳して通信するための送信器および受信用入力キャパシタを作成した. 原理実証のため, データ及びクロックは全て外部から入力できる構造とした. （ 2 ）オンチップ昇圧回路（ブーストコンバータ）の出力電圧を制御するための回路を試作した. 出力電圧に応じてスイッチング周波数を切り替える制御方式を考案した. 発振回路にはトランジスタ特性, 電源電圧, 温度ばらつきの影響を受けない方式を考案した. また, スイッチング周波数を設定するレジスタは外部よりデジタル的にプログラム可能な方式とした.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：マイクロプロセッサ

試作ラン：平成20年度第1回ローム CMOS 0.18um 試作（ RO18081 ）Digital-Pixel-Sensor を用いた実時間画像特徴抽出 VLSI東京大学大学院工学系研究科

朱 弘博, 柴田 直

概要：実時間画像認識システムのための全体特徴抽出 VLSI を設計した. この試作では, イメージセンサーと画像処理回路を同じチップの上に集積することにより, 特徴抽出の遅延を著しく減少できた. Digital-pixel-sensor はディジタル処理回路との整合性が良いため, 今回の設計ではイメージセンサー部に採用した. イメージセンサーと局所特徴抽出回路の間に効率的なブロックリ
ードアウトアーキテクチャーを採用することによって, 局部特徴抽出を行並列で処理することを可能にした. 局所特徴量中の重要な情報のみを残すために, Rank-Order Filter アルゴリズム基づいて, 全体特徴抽出回路を設計した. この全体特徴抽出回路により, 外部より指定した上位パーセント数以上の強いエッジだけを残す処理を, 11 サイクルで実現できる. 測定結果より, このチップは 60MHz の測定環境で全ての機能を安定動作することが確認できた. 光蓄積時間が長いため, 毎秒 60 フレームしか輝度値を出力できないが, エッジ処理は約 0.2ms で行うことができる. このスピードは 2GHz の汎用プロセッサーで走るソフトと比較して400 倍高速である.

設計期間： 7 人月以上，8 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ

種別：イメージセンサ/スマートセンサ

A Multi-core/Multi-chip Scalable Architecture of Associative
Processors
東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

Bui Trong Tu

柴田 直

概要：In the literature, several fully-parallel single-chip architectures of associative processors were proposed employing analog
and digital technologies as well as mixed-signal implementations. In order to attain high capacity, multi-chip architectures based on
all-digital technology have also been introduced. Although these systems offer accuracy, they occupy large chip real estate andusually have complicated structures. On the contrary, analog-technology-based system employing time-domain winner-take-all（WTA） is introduced in this study. Based on the fully parallel single-core associative processor developed in the previous work, amulti-core/multi-chip architecture has been developed. The problem associated with inter-chip communication delay which is critical in the time-domain WTA operation has been resolved by a newly-developed winner-code-decision scheme. In addition,
switched-current technology has been utilized so as to further reduce the power consumption. For the purpose of demonstration,
the poof-of-concept system in this design is composed of four associative chips, namely, one master chip and three slave chips. Each chip consists of four 32-vector cores. （Each vector has
64 elements of 8-bit numbers.） As a result, a 512-vector associative system is constructed as a demonstration. Each core including a memory module and a matching-cell module occupies anarea of 1760 um x 570 um. The size of matching cell is 19.7 um x 7 um. The operation of the system as well as the concept of design has been verified by measurement results of the proof-ofconcept chip designed in a 0.18-um CMOS technology. In this design, the power consumption per matching cell is reduced to as small as 0.79 uW. The system has the possibility of a large database capacity by employing the multi-core/multi-chip architecture. In principle, search time is independent of the number of cores as well as the number of chips.

参考文献：［ 1 ］. T.T. Bui and T. Shibata, "A Multi-core/Multi-chip Scalable Architecture of Associative Processors Employing Bell-Shaped Analog Matching Cells," pp. 1819-1822, in Proc. ICSICT 2008, Beijing, China , Oct 20-23, 2008.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys HSPICE, Synopsys NanoSim，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学大学院工学府

岡本

横浜国立大学大学院工学研究院

悠史

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. このSFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. 今回, SFQ/CMOS ハイブリッドメモリ用メモリを試作した. メモリセルには 3 トランジスタ SRMA を用いており, その容量は 64kb である. また, システムのインターフェイス回路である, Josephson/CMOS ハイブリッドアンプの CMOS 回路部分も作成した. これまでの設計でミスがあった, イ
ンバータの電源ラインが繋がっていない, また MIM キャパシタ容量を修正した. 回路を安定させるため, 回路の周りはメタル 4 層で GND におとしている. このチップではメモリ部分のみ測定を行ったところ, 正常動作を確認した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Mentor 社 Calibre，CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム

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141

第
３
章
チ
ッ
プ
試
作
報
告

低温デバイスモデル作成用 TEG 及びメモリ要素回路
横浜国立大学大学院工学府

岡本

横浜国立大学大学院工学研究院

悠史, 陳 賢珠, 矢口 謙太

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このシス
テムにおけるアナログ回路作成のためには低温における MOS トランジスタのデバイスモデ
ルが必要となる. そのため, トランジスタの静特性, また接合容量を測定するための TEG を作成した. このような TEG は昨年にも作成したが, さらに詳しく特性を調べるため再度, 作成した. また, 検証用のリングオシレータも作成した. また, メモリ要素回路はデコーダやメモリセルを作成した. これらの回路において正常動作が得られている.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角

チップ種別：メモリ

RF 回路設計のための TEG と VCO の試作
東北大学工学研究科

大宮 豊, 小谷 光司, 伊藤 隆司

概要：CMOS プロセスの微細化に伴い CMOS による高周波無線回路の実現が進んでいる.
高性能な高周波アナログ回路を設計するためには採用するプロセスにおけるトランジスタ,
キャパシタ, インダクタなどの特性をあらかじめ測定しておく必要がある. 本チップではトランジスタの DC 特性, RF 特性を測定できる TEG やスパイラルインダクタ, MOS バラク
タの TEG を試作した. また, 無線通信機において必須の要素回路の一つである VCO についても基本的な特性を知るために一般的な 2.4 GHz 帯の LC-VCO を搭載しており, 回路構成による違いを評価するために NMOS 型と CMOS 型の 2 種類を試作した. TEG の DC 測定
や S パラメータ測定により各素子の基礎的なデータを得ることができた. また, VCO は1.68 GHz から 2.43 GHz の周波数で発振することを確認した.

3-3
142

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路

など）

第
３
章
チ
ッ
プ
試
作
報
告

放射線検出用 ASIC の TEG
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：PET（Positron Emission Tomogaraphy）用のガンマ線検出器や MSGC（Micro
Strip Gas Chamber）を含む中性子, ガンマ線などの各種の放射線検出器への使用を目的として, 動作電圧 1.8VROHM0.18um にて放射線検出用信号回路の試作（TEG）をおこなった. 具体的には電荷積分型プリアンプ, オペアンプ, トランジスタ, コンパレータ,
DAC（Digital Analog Converter）などをのせている. 本チップは各回路の特性評価用に作成している. 本チップの評価により高分解能, 高解像度のピクセル型放射線検出器に必要とされるマルチチャネル放射線検出信号処理回路用のめどをつける. また電荷積分型のプリ
アンプのノイズレベルの計測を行い, ENC がミニマムの値で 3000 電子程度であった. さらに減らすべく現在改良を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star -HSPICE ，Mentor 社 Calibre ，2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18 μ m

広いディジタル回路領域に対応した基板雑音の打ち消し回路
豊橋技術科学大学工学研究科

鈴木 寛人

豊橋技術科学大学情報工学系

和田 和千

概要：広いディジタル回路領域に対応できる基板雑音の打ち消し回路［ 1 ］を試作している．試作チップ上では，電圧制御発振器（VCO），D フリップフロップ，分周器により数百 MHz 程度のクロック信号を生成し，基板雑音を発生させるインバータチェインに入力している．また，雑音を検出して打ち消しに必要な信号を生成するための増幅回路では，雑音の検出領域を 2 つ設けることで雑音の発生位置が変化しても雑音の低減率をほぼ最適に維持することができるようにしている．さらに，アナログ回路が置かれる領域での平均的な基板雑音を観測するために，雑音の検出領域を複数設け，緩衝回路を通して基板雑音の波形を観測する．

参考文献： ［ 1 ］ ``広範囲に分布するディジタル回路で発生する基板雑音の打ち消し回路,’’鈴木寛人, 和田和千, 田所嘉昭, 信学論（A）, vol.J92-A, no.4, 2009 年 4 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

センサネットワークシステム送受信用ＩＣの試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：センサネットワークシステムの送受信ＩＣの試作を行った．ここでは, 300ＭＨｚの周波数帯を搬送波として用い, 免許不要の微弱無線を用いている．データの伝送はＢＰＳＫ
変調方式を用い, 2.5kbps の伝送レートを有するシステムを想定している．また, 受信シス
テムにはダイレクトコンバージョン方式を選択し, 受信システムの簡略化を図る．本ＩＣは想定したシステムを実現するために必要な各回路ブロックの試作であり, 周波数変換回路や電圧制御発信器, 信号振幅自動調整回路, 分周期回路, パワーアンプ回路などを搭載している．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，

トランジスタ数：100 以上，1,000 未満

0.18μm 2.5mm 角チップ

試作ラン：ローム CMOS

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チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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リングオッシレータの低消費電力化 2
東洋大学工学部

堀口 文男

概要：0.18μm ルールを用いた 151 段のリングオッシレータを用いて, 基板バイアス効果がリングオッシレータに与える効果を明らかにする. 75 段のみに基板バイアスを印加し, 他を
フローティングとした場合とすべてフローティングにした場合の消費電力の差を調べた結果, 基板に 0V を印加した場合と変わらず, フローティングとしても動作は変化しないことを確認した. これにより, 一部の回路の基板をフローティングとして, 動作させることが可能であることが確認でき, ダイナミックに基板をコントロールし低消費電力とする可能性を示すことができた. 基板バイアス印加により, 10-20%の低消費電力化を実現した. さらに,
HVMOS と LVMOS の比較を行い, LVMOS の高速性と低消費電力性を確認することができた.

参考文献：池田, 堀口, ”基板バイアス効果を用いた低消費電力リングオシレータ”, 信学会,

2008 総合大会

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

平成20年度第2回ローム CMOS 0.18um 試作（ RO18082 ）

低遅延画像伝送システム向け 158 MS/s JPEG 2000 コーデック LSI
金沢大学自然科学研究科

稲田 遼一, 深山 正幸, 松田 吉雄

概要：現在，ユビキタスネットワークの発展により画像伝送の高画質・高精細化が要求されている．また，双方向通信では低遅延性も重要である．これらの要求を満たす画像圧縮技術として JPEG 2000 が挙げられる．本研究では，JPEG 2000 の中で処理が複雑で演算量が多い EBC（Embedded Block Coding）部について以下の新しい処理方式およびアーキテクチャを開発した．
ビットプレーン並列方式とパス並列方式によりスループットを従来の 3×ビットプレーン枚数倍とした．ビットプレーンの並列処理を行いながら regular mode をサポートし，高画質化した．投機的処理によってデコード時のスループットを 32%向上させた．
EBC および BPC（Bitplane Coder）アーキテクチャを開発し，160 MHz 動作で 158 MSample/s のスループットを実現した．新処理方式及びアーキテクチャによりコードブロック用メモリ容量を 64％, BPC 用メモリ容量を 67％削減した．0.18μm プロセスで試作を行いゲート数は 100 万，チップ面積は 7.5mm 角であった．LSI テスタで評価を行い正常動作を確認した．

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
スタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 7.5mm 角チップ

トランジ

チップ種別：アナログ/デジタル信号処理プロセッサ

公開用 PLL東京大学大規模集積システム設計教育研究センター

名倉 徹

概要：VDEC では各種の IP を取りそろえるための努力を重ねている. 必要とされる IP の中でも PLL は需要が多いにもかかわらず設計が難しく, 各自が独自の PLL を用意するのが難しいという問題があった. 今回, Phase Locked Loop （PLL）回路について VDEC IPを公開するために本チップを試作した. Phase Locked Loop は Phase Frequency Detector （PFD）, Charge Pump （CP）, Voltage Controlled Oscillator （VCO）, Low
Pass Fileter （LPF）, Divider （DIV） によって構成される. 今回, ノイズを減らすために Dual Rail 構成を取っている. これらの成果は将来 VDEC ホームページ上にて公開予定
である. また, IP だけでなく, PLL の設計方法を解説した解説書も同時に執筆予定であり,「VDEC EDA 環境におけるトランジスタレベル回路設計方法」の続編となる予定である.

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また, 設計方法だけでなく, 測定のための準備や, 測定のノウハウなども同時に解説する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

デジタル制御アクティブノイズキャンセラー
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

ダン

名倉 徹, 池田 誠，浅田 邦博

ゴクラン

概要：LSI の微細化・集積化の進展にともない, 動作周波数とチップの単位面積当たりのト
ランジスタ数が上昇し, デジタル回路で発生するノイズが大きくなっている. 一方, 省消費電力のために LSI に使われる電源電圧がだんだん小さくなり, アナログ回路が電圧の振動に対してより敏感になっている. デジタルとアナログ回路が同じ基盤に載せてあるチップには, デジタル回路から発生する基板ノイズがアナログ回路の特性を劣化することが問題となっている. 本研究では, 基板ノイズを低減するためにデジタル制御アクティブノイズキャ
ンセラー回路について検討する. 受動素子あるいはフィードバック回路を利用する手法と比べて, 本研究で提案する能動的基板雑音低減手法はより安定であり, 広い周波数帯で有効だと期待される. また, ノイズキャンセラー回路をデジタル制御にすることにより自律的制御に適した回路構成とする.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

バンプ回路特性評価用ＴＥＧ
東京大学大学院工学系研究科

姜 璟煕, 柴田 直

東京大学大学院新領域創成科学研究科

吉井 一馬, Bui Trong Tu

概要：我々の研究室では, 人のような柔軟な情報処理を, 最先端の VLSI 技術を用いて実現することを目指している. その一つが, バンプ回路を構成要素として構築される認識システ
ムである. このチップには, 二種類のバンプ回路と, その特性を検証・評価するための回路
要素, および制御回路が搭載されている. 搭載されたバンプ回路の一つは, インバータバン
プ回路であり, もう一つは, ギルバートセルを用いた多次元ガウシアン型電流電圧特性回路（ギルバート・ガウシアン・セル）である. インバータバンプ回路は, インバータの貫通電流特性を利用したものであり, キャパシタを用いてピークの位置を自由に調整できるようになっている. ギルバート・ガウシアン・セルは, 差動対の特性を用い, ガウシアンに近似できる電流を出力させたもので, カスコード接続することで, 多次元化が容易に可能である.
両回路はサブスレッショルド領域で動作するため, 閾値ばらつきに弱いことが予想されたが, 実際の測定においてもその傾向を観察することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，synopsys 社 HSPICE，2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

光通信用送信および受信回路の設計環境評価用 TEG
京都大学大学院情報学研究科

久保木 猛, 奥村 佳弘, 土谷 亮, 小野寺 秀俊

概要：RF アナログ回路試作用に要素回路の TEG を試作した．試作した TEG は DC 特性評
価用トランジスタ TEG，高周波特性測定用トランジスタ TEG，出力バッファ，光通信用
LD ドライバ，光通信用 TIA，インダクタンス TEG である．測定は全てオンウェハで行なう．トランジスタ TEG はトランジスタの基本的な DC・AC 特性を評価する TEG である．
また，コンタクトパッドを介して信号をチップ外に出力するためのバッファについても
DC・AC ともに測定できる TEG を設計した．LD ドライバは CML の差動アンプとインダクタンスによって構成されており，本プロセスでどの程度の信号伝送が行えるかを評価する．また回路構成，および，インダクタンスの形状をそれぞれ変化させた TEG と比較することで，信号伝送性能に与える影響を評価する．TIA は本プロセスでの性能を確認するた
めに基本的な構成で設計した．インダクタンス TEG ではインダクタンス単体の性能を評価するために，LD ドライバ TEG で使用したインダクタンスと同一のパターンを実装した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 以上，100 未
満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

スタンダードセル動作確認及びゲート遅延ばらつき評価用 TEG
京都大学大学院情報学研究科

寺田 晴彦, 小林 和淑, 小野寺 秀俊

概要：当研究室で開発したスタンダードセルの動作検証 TEG, 及び論理ゲート遅延のチッ
プ内ばらつきを評価する TEG を試作した. 測定はパッケージを用いて行う. セル動作検証
TEG は加算器と D-FF で構成した ALU と, 全加算器, 半加算器を単体で動作確認する回路からなる. ばらつき評価 TEG は, 論理段数やゲートの種類, レイアウト構造の異なるリング
オシレータ（RO）のセットをアレイ状に集積した回路である. 任意の RO を選択しチップ内蔵のカウンタにより発振周波数を測定できる. RO の発振周波数ばらつきから, MOS 特性のランダムばらつきを評価する. また nMOS, pMOS の拡散領域の大きさの異なるセルの遅延ばらつきを比較することにより, STI ストレスがばらつきに与える影響を評価する.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：TEG（特性評価回路など）

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インダクタ結合インタコネクトを利用したバイオセンサ向け無線送受信回路
ver.1
広島大学大学院先端物質科学研究科

岡 治美, 岩田 穆

広島大学ナノデバイス・バイオ融合科学研究所

亀田 成司

概要：3 次元集積回路技術において, スパイラルインダクタ対の磁界結合を用いた無線通信手法が注目されている［ 1 ］. 本試作では, バイオセンサ向けに低転送レートで低消費電力の並列無線送受信回路を試作した. 低消費電力化のために, 送受信回路を同期型にして複数のデータ用受信回路の電力を 1 つのクロック用受信回路で制御する. また, 受信回路を差動構成にすることで耐雑音特性の改善を図った. 送受信回路サイズ 330um×390um, インダ
クタサイズ 300um×300um, 通信可能距離 200um, 転送速度 50Mbps（MAX500Mbps）,
転送回路数 5x5ch（内クロック用送受信回路 1ch）で設計した. 4.56uW/ch@100MHz の低消費電力化を達成した.

参考文献：［ 1 ］ M. Sasaki and A. Iwata, "A 0.95mW/1.0Gbps Spiral-Inductor Based Wireless Chip-Interconnect with
Asynchronous Communication Scheme", VLSI Sympo Dig. Tech. Papers, pp.348-351, （2005）

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC，Cadence 社 spectre, Agilent 社 ADS，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：通信（RF 回路，ATM など）

Stream cipher engine の開発
弘前大学大学院理工学研究科
弘前大学総合情報処理センター

野田 一訓, 深瀬 政秋
佐藤 友暁

概要：近年ワイヤレスネットワークの急速な発展に伴いユビキタスネットワーク時代が到来している. 至る所でネットワークが形成されることは，第三者による攻撃や侵入，盗聴や情報漏洩等の危険性の増大を引き起こす. そのため，低消費かつ信頼性の高い情報セキュリ
ティ技術の必要性が大きな意味を持つようになった. そこで，我々はユビキタスネットワー
クに貢献しうるマルチメディアストリーム暗号エンジン"Stream cipher engine"の開発をおこなった. この暗号エンジンの基本原理は，RNG によって生成された擬似乱数を用いた
ランダムアドレッシングによる転置暗号方式である. 暗号化の場合，RNG から出力された乱数と Register File のアドレスを同期させ，転置暗号化し Hidable Unit により更に転置

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暗号化する. 同様に復号化の場合は，RNG から出力された乱数と Data Cache のアドレスを同期させ，Hidable Unit による転置復号化する. 入力するデータは同じ初期値且つ Stream cipher engine により暗号化されたデータを用いる. RNG による擬似乱数生成に必要な初期値は公開鍵方式を用いて相手に送信する. なお，暗号化には共通鍵方式を用いる.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre，
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ

トラ

チップ種別：演算回路（乗算器，除算器など）

断熱的パストランジスタ回路を用いた乗算回路
横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

生田 浩康
吉川 信行

概要：我々は, CMOS 集積回路の低消費電力化のために断熱的パストランジスタ論理回路を提案している. 断熱的論理回路とは電圧変化をゆっくり増減することで MOS デバイスでのエネルギー消費を低減し, またエネルギーを回収することで消費電力を格段に小さくできる回路である. 本試作では, より大規模な断熱回路の動作実証を行うために, 断熱的パスト
ランジスタ論理回路の乗算回路を設計した. この回路は 4bit 入力, 8bit 出力であり, 配列形の乗算回路である. 外部負荷を駆動するための断熱パストランジスタ論理回路のドライバとして, MOS サイズを大きくした pal4n 断熱ラッチを用いることにより, 従来より更に高い
クロック周波数（33MHz）で動作することを確認した. さらに, 断熱的動作の記憶回路として断熱型 SRAM メモリの動作確認のための回路を設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満器など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算

RF 回路設計のための TEG と VCO・LNA の試作
東北大学工学研究科

大宮 豊, 小谷 光司, 伊藤 隆司

概要：CMOS プロセスの微細化に伴い CMOS による高周波無線回路の実現が進んでいる.
高性能な高周波アナログ回路を設計するためには採用するプロセスにおけるトランジスタ
やインダクタなどの特性をあらかじめ測定しておく必要がある. 本チップではトランジスタの DC 特性, RF 特性を測定できる TEG やスパイラルインダクタの TEG を試作した. また,無線通信機において必須の要素回路である VCO と LNA についても基本的な特性を知ることを目的として試作した. VCO は一般的な 2.4 GHz 帯の LC-VCO であり, LNA も 2.4
GHz 帯での動作を考えて設計した. TEG の DC 測定や S パラメータ測定により各素子の基礎的なデータを得ることができた. また, VCO と LNA に関しても動作を確認し, 基本的な特性を測定した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

放射線検出用 ASIC の TEG
東京大学工学系研究科

島添 健次, 高橋 浩之

概要：PET（Positron Emission Tomogaraphy）用のガンマ線検出器や MSGC（Micro
Strip Gas Chamber）を含む中性子, ガンマ線などの各種の放射線検出器への使用を目的として, 動作電圧 1.8VROHM0.18um にて放射線検出用信号回路の試作（TEG）をおこなった. 具体的には電荷積分型プリアンプ, 6bit/100MHz フラッシュ型 ADC, トランジス
タ, ラダー, コンパレータなどをのせている. 本チップは各回路の特性評価用に作成している. 本チップの評価により高分解能, 高解像度のピクセル型放射線検出器に必要とされるマ
ルチチャネル放射線検出信号処理回路用のめどをつける. またテストを行った結果, 電荷積分型のプリアンプのノイズレベルの計測を行い ENC はミニマムで 3000 電子程度であった.
さらに今後, 改良を行っている.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：TEG（特性評価回路など）

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第
３
章

可視光 ID 用受光センサ及び信号処理回路
慶應義塾大学理工学部

木村 遙介, 松本 佳宣

概要：本研究では，受光素子を 8×8 のアレイ状にして発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．前回提出したチップをベースに新しいフォトダイオードを採用した．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度な pwell を pnp トランジスタのエミッタ, Deep n-well をベース, p 型基板をコレクタとする
フォトトランジスタを設計した. 外部信号で行と列選択のトランジスタスイッチの ON/
OFF を切り替える事によって, 特定のフォトトランジスタを動作させる. 具体的には Deepn -well を解放電位とすれば受光素子はフォトトランジスタとして動作する. Deep n well を Vdd 電位とすればフォトトランジスタは非選択状態となる. さらに，専用トランス
インピーダンスアンプ，選択スイッチを内蔵した．

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トランジスタ
数：10 未満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

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静電容量型センサ用容量検出回路
慶應義塾大学理工学部

松本 佳宣

概要：近年，研究開発が盛んに行われている静電容量型センサ用の微小容量検出回路を設計した．特に，2 軸静電容量型傾斜センサ用のセンサ容量検出をワンチップで実現できるよ
うに，2 つのスイッチトキャパシタ方式の容量検出器を 4 相クロックで駆動する構成とした．また，インバータ式発振回路と利得約 50 倍の非反転増幅器も併せて集積化して，外付け部品の低減を図りさらに携帯機器等での利用を考えて消費電力の低減を目指した．ス
イッチトキャパシタ回路には演算増幅器のオフセットの影響を除去できる Auto-Zero 方式の容量－電圧変換回路を用いた．この回路は傾斜センサの他にフェムトファラッドオーダ
ーの微小容量検出が必要な加速度センサなどの分野への応用が期待される．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

ーム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ロ

低電圧低電力受信器のためのアナログ回路
豊橋技術科学大学工学研究科

小山 靖仁, 山下 知憲, 中川 雄介

豊橋技術科学大学情報工学系

和田 和千

概要：3 つの回路を，研究成果の原理を確認するために試作をした．一つは，十分な阻止域減衰量を得られるように伝送零点を追加したダイレクトサンプリングミキサである．素子
ばらつきに対し感度が高い並列構成を用いずに，伝送零点を生成する構成（ECT-08-18）をし，その動作の確認と，素子ばらつきに低感度であることを検証するための試作である．別の一つは，ΔΣ ADC の素子雑音低減に有効であると考えられている利得可変積分回路を利用した構成（ECT-07-93）の評価回路である．2 次の ΔΣ 型 ADC において，積分回路の利得を可変とする構成と，比較対象として利得を固定した構成の 2 種類を試作している．最後の一つは，低電圧 ADC の別の構成アプローチとして，信号分割手法を適用したパ

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第
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イプライン型アナログ・ディジタル変換器（ECT-09-003）である．信号分割手法を用いないパイプライン型アナログ・ディジタル変換器も同時に集積化し，性能比較を行うことができる設計をしている．

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ロー

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ユニバーサル発振回路 TEG
九州工業大学マイクロ化総合技術センター

浅野 将治, 中村 和之

概要：90／180／270 度位相シフトを容易に生成できるため, クロックデータリカバリ回路
等にしばしば用いられる偶数段 CMOS インバータ発振回路は, 回路定数を適切に設計しな
いと発振しないという問題が生ずる. この問題に対し, 各トランジスタサイズを可変とした「ユニバーサル発振回路 TEG」を設計した. この TEG により, 様々なトランジスタサイズで構成される発振回路の動作安定性を, LSI テスターを用いて網羅的に評価することにより, この回路が発振可能である設計範囲, および最もマージンの広い最適設計条件を明らかにする.

参考文献：浅野, 中村, 他, "CMOS 偶数段リング発振回路の発振条件の検討", 2008 年通信学会ソサイエティ大会 C-12-60, 2008 年 9 月 19 日

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ

生体信号センシングおよび刺激印加のための回路（B3）慶應義塾大学理工学部

横山 祐介

概要：本試作は微弱な生体信号をセンシングするための信号増幅, および同一電極に対して刺激印加を行うことを目的としたチップである. 前回の試作とは違い, 16ch 全てが信号増
幅と刺激印加をできるようになっており, 最大で 16ch 同時に生体信号の記録が可能でさる.
また刺激印加時のアーチファクトを低減する目的で刺激印加直前の電極の DC を増幅して記録し, 元の倍率に戻してから刺激信号に足し合わせる回路が含まれているが, その DC 記
録を 1 倍で行うように設計を変更した. さらに実験の内容に合わせて入出力の PAD を切り替えられるようなスイッチを追加した. 出力の駆動力も前回に比べて強化したバッファを出力段に追加したことによって設計値通りの増幅率を実現させるようにした.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre ，

トランジスタ数：1,000 以上，10,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

生体信号センシングおよび刺激印加回路のためのデバッグ回路＋基板情報抽出用 TEG慶應義塾大学理工学部

横山 祐介, 豊丸 弘爾

概要：同試作日程において提出した, 「生体信号センシングおよび刺激印加のための回路」に用いた各回路のデバッグを行うために, 回路およびブロック毎に分けて以下の回路を搭載してある. チョッパー回路つき増幅器, 増幅器ブロック, ボルテージフォロア 4 種, 刺激印加制御回路, チョッパー回路無し増幅器, チョッパー無し増幅器ブロック, 減算器 2 種,
8 チャネル多重化回路, ゲイン可変増幅器ブロック. メイン chip には含まれていないチョッパー回路無しの増幅器および増幅器ブロックは比較実験を行うために搭載した. 8 チャネル
多重化回路は将来的に出力をシリアルに出力するための回路である. ゲイン可変増幅器ブ
ロックはゲインの違いによるノイズの変化を実験するためのものである. さらに基板情報抽出のために, トリプルウェルとメタル 1 層を GND にしたときの効果を確認する TEG も搭3-3載してある.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

堀口 文男

概要：0.18μm ルールを用いた 151 段のリングオッシレータを用いて, 基板バイアス効果がリングオッシレータに与える効果を明らかにする. 75 段のみに基板バイアスを印加し, 他を
フローティングとした場合とすべてフローティングにした場合の消費電力の差を調べた結果, 基板に 0V を印加した場合と変わらず, フローティングとしても動作は変化しないことを確認した. これにより, 一部の回路の基板をフローティングとして, 動作させることが可能であることが確認でき, ダイナミックに基板をコントロールし低消費電力とする可能性を示すことができた. 基板バイアス印加により, 10-20%の低消費電力化を実現した.

参考文献：池田, 堀口, ”基板バイアス効果を用いた低消費電力リングオシレータ”, 信学会,

2008 総合大会

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

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３
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リングオッシレータの低消費電力化
東洋大学工学部

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試作ラン：ローム電圧制御発振回路
東京大学生産技術研究所

荒木 貴弘, 増永 直樹, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：本チップ試作は, 研究室に配属された新人学生の LSI 試作フローと測定技術の習得を目的として実施したものである. HSPICE によるシミュレーションと実測において, 配線の寄生容量などの影響により, どのように特性が変化するかを理解するために, リング発振回
路をベースとした電圧制御発振回路を選定した. 電流モードの 3 段リング発振回路を設計
し, HSPICE によるシミュレーションでは, 入力制御電圧 0.6V～1.8V に対して, 発振器出力周波数が 2.8GHz～4.1GHz となる結果を得た. これに対して, チップの実測においては,入力制御電圧 0.65V～1.8V に対して, 発振器出力周波数が 2.0GHz～3.3GHz となり, シ
ミュレーション結果に対して約 20%発振周波数が低くなるという測定結果を得た.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

生体用途向けアナログ要素回路 TEG（TC3）
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：体内におけるバイタルサインの無線計測を試みている中で, 最初の応用例として, 口腔内の温度計測を取り上げ, 要素回路の TEG 試作を行った. 口腔内留置のため, 小型の酸化銀電池による動作を目指し, 各要素回路の低消費電力化に留意した. p-n 接合による温度センサ, 演算増幅回路, 低電力逐次比較形 Analog-to-Digital Converter （ADC）, スパイ
ラルコイルならびに送信回路をアナログ要素回路 TEG として試作した. 外付け部品を減らすための検討内容として, チップ上にスパイラルコイルに加えて, 簡易周波数源としてリン
グオシレータを形成した. また, 通信による消費電力を最小限に抑えるため, チップ上に120kbit の SRAM を配し, 一括してデータ転送を行う構成とした. 実験のため各種実装を行

3-3
150

第
３
章
チ
ッ
プ
試
作
報
告

うことから 2 ロット 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A wireless chip for intra-oral temperature
measurement,” Proceedings of the 15th Workshop on Synthesis And System Integration of Mixed Information technologies（SASIMI2009）, pp. 477-481, （2009.3）

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：100,000 以上

試作ラ

チップ種別：TEG（特性評価回路など）

生体用途向けアナログ要素回路 TEG（TC3）
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：体内におけるバイタルサインの無線計測を試みている中で, 最初の応用例として, 口腔内の温度計測を取り上げ, 要素回路の TEG 試作を行った. 口腔内留置のため, 小型の酸化銀電池による動作を目指し, 各要素回路の低消費電力化に留意した. p-n 接合による温度センサ, 演算増幅回路, 低電力
逐次比較形 Analog-to-Digital Converter （ADC）, スパイラルコイルならびに送信回路をアナロ
グ要素回路 TEG として試作した. 外付け部品を減らすための検討内容として, チップ上にスパイラル
コイルに加えて, 簡易周波数源としてリングオシレータを形成した. また, 通信による消費電力を最小限に抑えるため, チップ上に 120kbit の SRAM を配し, 一括してデータ転送を行う構成とした. 実
験のため各種実装を行うことから 2 ロット 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th Workshop on Synthesis And System Integration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラ平成20年度第3回ローム CMOS 0.18um 試作（ RO18083 ）LSI 故障診断装置評価用 TEG-1
大阪大学情報科学研究科

御堂 義博, 三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行うため, 種々の故障診断装置が提案・開発されている. 本チップは, これらの LSI 故障診断装置を評価することを目的として設計したチップの一つである. 主に, 電気的接続を必要とせずに短絡や断線等の電気的故障を診断可能な装置を対象としている. 配置配線ツールによりレイアウト合成された ISCAS’
85 c7552 ベンチマーク回路のマクロセルが 32 個集積されている. 各マクロセルには, 種類や位置の異なる故障がそれぞれ作りこまれている. また, 電気的接続を必要としない診断装置を対象としていることから, 各マクロセルは入出力パッドには接続されていない.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre ，

トランジスタ数：100,000 以上

2.5mmx5.0mm チップ

試作ラン：ローム CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

LSI 故障診断装置評価用 TEG-2
大阪大学情報科学研究科

山下 広展, 三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行うため, 種々の故障診断装置が提案・開発されている. 本チップは, これらの
LSI 故障診断装置を評価することを目的として設計したチップの一つである. 主に, 電気的接続を必要とせずに電流経路の観測が可能な診断可能な装置を対象としている. レイアウト
エディタを用いて設計し, pn 接合とそれに接続するループ配線を集積している. ループ配線の径を様々に変えた回路を複数作成し, それぞれに, 短絡等の故障を作り込んでいる. 故
障により電流経路が変化するようになっており, この電流経路の変化を診断装置により検出・診断可能かどうかを評価する. また, 電気的接続を必要としない診断装置を対象としていることから, 各回路は入出力パッドには接続されていない.

3-3

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Diva，Mentor 社 Calibre，

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：

TEG（特性評価回路など）

151

第
３
章
64 次元ベクトルデータ対応ＳＲＡＭテストチップ
東京大学大学院工学系研究科

馬 奕涛, 朱 弘博, 柴田 直

概要：画像処理には多次元ベクトルデータがよく使われている. 従って, 実時間画像処理に対応する高速専用ＶＬＳＩには高速なベクトルメモリが不可欠である. 本設計では Projected Principal-Edge Distribution（PPED）法や Averaged Principal-Edge Distribution（APED）法などの画像特徴抽出法で導出する多次元特徴ベクトルデータに対応できる
ＳＲＡＭのテストチップを実装した. 試作したＳＲＡＭは 8 ビットのエレメントを 64 個以内持つベクトルデータに対応でき, エレメントごとのシリアル書き込みとパラレル読み出しが実現できる. しかも, 各タイミングで出力を確認するためのＳＣＡＮレジスタも用意している. 本試作回路は主にＳＲＡＭセルアレー, 並列センスアンプ, Word-line デコーダー,
列デコーダー, 書き込みドライバ, タイミング制御回路と出力スキャンレジスタから構成されている. それに, ＳＲＡＭセルは 81 組ゲートパラメータスキャンし, 並列センスアンプは3 種類異なるタイプを試しとして導入した. 書き込み/読み出しのタイミングをタイミング制御回路の工夫によってチップ外から調整できる.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys 社
チップ

nanosim,

Mentor 社

チップ種別：メモリ

xCalibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チ
ッ
プ
試
作
報
告

ASK 復調回路, および, その他 TEG 回路
東北大学大学院工学研究科
東北大学大学院医工学研究科

関川 宗久, 清山 浩司, 福島 誉史, 小柳 光正
田中 徹

概要：急激な高齢化の進行に伴い, 医学的治療法の確立されていない加齢黄斑変性や網膜色素変性症が原因で失明にいたる患者が増えている. これらの患者の網膜では, 光を受容する
視細胞が死滅しているが, 視細胞以外の網膜細胞は高確率で残存している. 死滅した視細胞の代わりに光電変換を行い, 残存する網膜細胞に刺激電流パルスを与えることで, 視覚の回復を図る人工網膜システムの開発が世界各国で行われている. 刺激電流パルスにはパルス
幅, パルス間隔, 周期など, さまざまなパラメータがあり, 人工網膜チップの埋込後, 眼球外からデータを伝送し, それらのパラメータを調整して患者に適した刺激電流パルスを与える必要がある. 本試作では, 眼外装置に配置する変調回路から送信された ASK 変調波から人工網膜 LSI のバイアス電圧や刺激電流パルスの設定パラメータを抽出する復調回路, 受光回
路や出力ドライ等の設計を行った. 試作チップを測定し ASK 復調回路の正常動作を確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Mentor 社 CalibrexRC ，2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

ASK 復調回路, および, その他 TEG 回路
東北大学大学院工学研究科
東北大学大学院医工学研究科

関川 宗久, 清山 浩司, 福島 誉史, 小柳 光正
田中 徹

概要：急激な高齢化の進行に伴い, 医学的治療法の確立されていない加齢黄斑変性や網膜色素変性症が原因で失明にいたる患者が増えている. これらの患者の網膜では, 光を受容する
視細胞が死滅しているが, 視細胞以外の網膜細胞は高確率で残存している. 死滅した視細胞の代わりに光電変換を行い, 残存する網膜細胞に刺激電流パルスを与えることで, 視覚の回復を図る人工網膜システムの開発が世界各国で行われている. 刺激電流パルスにはパルス
幅, パルス間隔, 周期など, さまざまなパラメータがあり, 人工網膜チップの埋込後, 眼球外からデータを伝送し, それらのパラメータを調整して患者に適した刺激電流パルスを与える必要がある. 本試作では, 眼外装置に配置する変調回路から送信された ASK 変調波から人

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第
３
章
チ
ッ
プ
試
作
報
告

工網膜 LSI のバイアス電圧や刺激電流パルスの設定パラメータを抽出する復調回路, 受光回
路や出力ドライ等の設計を行った. 試作チップを測定し ASK 復調回路の正常動作を確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Mentor 社 CalibrexRC ，2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

スパイラルインダクタ評価 TEG と RF 回路 TEG の試作
金沢大学大学院自然科学研究科
金沢大学大学院理工研究域

戸羽 辰夫, 狩野 孝太, 藤枝 茂
北川 章夫, 秋田 純一

概要：主に高周波回路設計用のスパイラルインダクタ特性評価を目的とする．試作した
TEG は single-end 用 de-embedding パターン，単層 8 角形スパイラルインダクタ，配線
抵抗低減を目的とした多層 8 角形スパイラルインダクタ，円形スパイラルインダクタ，基板渦電流損失の低減を目的としたパターングラウンドシールドを施したスパイラルインダ
クタである. さらにパターン幅，ギャップ幅の異なるものも試作し，それぞれ特性の違いを測定評価する．RF 回路は前回試作のレイアウトミスを修正したものと，送受信を切り替える為の SPDT スイッチ，キャリアセンス回路である.また，内部電源供給をするためのレ
ギュレータも試作した.

設計期間：10 人月以上 設計ツール：Mentor 社 Calibre， トランジスタ数：100 以上，
1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：通信（RF 回路，ATM など）

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ路
横浜国立大学大学院工学府

岡本

横浜国立大学大学院工学研究院

悠史, 陳 賢珠, 矢口 謙太

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. 今回試作したチップは第 1 回に試作したハイブリッドメモリとは異なるシステム用のメモリである.
容量やデコーダの構成はこれまでと同じものであるが, インターフェイス回路に用いるアン
プが CMOS 差動増幅器になっていることが異なる. このメモリを測定したところ, デコー
ダの配線ミスにより, 16 本の Word アドレスを同時に選択してしまうミスが発見された. しかし, メモリの出力を得られたことから差動増幅器は動作していると考えられる. また, 入力保護回路と, Josephson/CMOS ハイブリッドアンプ用のセルフバイアス回路も試作した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

放射線検出信号回路用 TEG
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：PET（Positron Emission Tomogaraphy）用のガンマ線検出器や MSGC（Micro
Strip Gas Chamber）を含む中性子, ガンマ線などの各種の放射線検出器への使用を目的として, 動作電圧 1.8VROHM0.18um にて放射線検出用信号回路の試作（TEG）をおこなった. 具体的には電荷積分型プリアンプ, 6bit/100MHz フラッシュ型 ADC, トランジス
タ, ラダー, コンパレータなどをのせている. 本チップは各回路の特性評価用に作成している. 本チップの評価により高分解能, 高解像度のピクセル型放射線検出器に必要とされるマ
ルチチャネル放射線検出信号処理回路用のめどをつける. また電荷積分型のプリアンプのノイズレベルの計測を行い 3000 電子程度であった. さらに改良を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
ランジスタ数：100 以上，1,000 未満ト

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価回路

3-3
153

など）

第
３
章
チ
ッ
プ
試
作
報
告

●
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：PET（Positron Emission Tomogaraphy）用のガンマ線検出器や MSGC（Micro
Strip Gas Chamber）を含む中性子, ガンマ線などの各種の放射線検出器への使用を目的として, 動作電圧 1.8VROHM0.18um にて放射線検出用信号回路の試作（TEG）をおこなった. 具体的には電荷積分型プリアンプ, 6bit/100MHz フラッシュ型 ADC, ゲインアン
プなどをのせている. 本チップは各回路の特性評価用に作成した. 本チップは波形サンプリ
ング型 ASIC 用の TEG である. 本チップの評価により高分解能, 高解像度のピクセル型放射線検出器に必要とされるマルチチャネル放射線検出信号処理回路用のめどをつける. またテストを行った結果, 電荷積分型のプリアンプのノイズレベルの計測を行い ENC はミニマム
で 3000 電子程度であった. さらに今後, 改良を行っている.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，
別：アナデジ混載

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

低電圧電流モード連続時間 ΔΣ 変調器とその要素回路
上智大学理工学部三簾 浩一, 町田 和也, 和保 孝夫

概要：CMOS プロセスの微細化によって，電源電圧は著しく低下している．アナログ回路
において，低電圧化はスイッチの実現の困難や信号振幅の劣化などの問題を招く．そこで我々は電流モード回路を用い，電源電圧 1V で動作可能な連続時間 ΔΣ 変調器を設計した．
今回，ローム 0.18 μm プロセスを用いて，連続時間 ΔΣ 変調器およびその要素回路の試作を行った．HSPICE によるシミュレーションにより，1 次 ΔΣ 変調器に関しては電源電圧
1V で信号帯域 1MHz のときに 8.4bit の有効分解能を，2 次バンドパス ΔΣ 変調器に関して
は電源電圧 1V で信号帯域 200kHz のときに 8.6bit の有効分解能をそれぞれ確認した．現在， 1 次 ΔΣ 変調器の測定が終了しており，電源電圧 1V で信号帯域 200kHz において
6.4bit の有効分解能が得られた．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

マルチビット方式アルゴリズミック型アナログ/デジタル変換器
上智大学理工学部

芥川 一樹, 和保 孝夫

概要：アルゴリズミック型アナログ/デジタル変換器（ADC）は, 面積を小さく構成できるという特長を持ち, システムオンチップに組み込まれる ADC として期待されている. しかし, 固有の変換方式のため変換速度が遅く, 高速化が課題である. 我々は, アルゴリズミッ
ク型 ADC の単位変換にマルチビット変換を組み合わせることで高速化を試みており, 今
回, ローム 0.18 μ m プロセスを用いて，1.5 bit 方式と 2.5 bit 型のアルゴリズミック
ADC の試作を行った. HSPICE を用いたシミュレーションにより, 電源電圧 1.8 V, 分解能
8 bit で構成した場合, 最大変換周波数は 1.5 bit 方式で 8.8 MHz, 2.5 bit 方式で 12.8
MHz の性能を確認した. 現在，要素回路の基本動作の確認を終え，詳細な性能評価を行っ
ている.

3-3

参考文献：Kazuki Akutagawa, Kazuya Machida, Takao Waho, “3/7-Level Mixed-154

174-179, May 2008.

第
３
章
チ
ッ
プ
試
作
報
告

Mode Algorithmic Analog-to-digital Converter,” Proc. 38th IEEE International Symposium on Multiple-Valued Logic, pp.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：

チップ種別：アナログ/デジタル信号処理プロセッサ

時間領域を用いた ADC とその要素回路
上智大学理工学部

町田 和也, 和保 孝夫

概要：微細化による低電圧化はダイナミックレンジの低下を招く．この問題に対し,電圧軸ではなく時間軸で信号処理を行うアプローチがある．我々はデジタルリッチな構成が可能
な TAD（ Time-based ADC ）に関して研究を行っており，今回，ローム 0.18 μm プロセスを用いて，TAD とその要素回路となる VCO の試作を行った．VCO には差動型 4 段リン
グオシレータを採用し，TAD はこの VCO に加え，カウンタ,レジスタ,デコーダを用いて構成した．Spectre を用いたシミュレーションにおいて，TAD を 1 次 ΔΣ 変調器として動作させた場合，電源電圧 1.8 V，入力信号帯域 1.2 MHz，OSR が 42 倍の時，SNR は 62.3
dB，SNDR が 40.4 dB の性能を確認した．現在，TAD と要素回路の基本動作の確認を終え，詳細な性能評価を行っている．

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，
ンジスタ数：1,000 以上，10,000 未満
DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラ

チップ種別：アナログ（PLL, A-D/DC-

可視光 ID 用受光センサ及び信号処理回路
慶應義塾大学理工学部

木村 遙介, 松本 佳宣

概要：本研究では，受光素子を 8×8 のアレイ状にして発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．前回提出した
チップの特性を改善するべく微修正を行った．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度な p -well を
pnp トランジスタのエミッタ, Deep n-well をベース, p 型基板をコレクタとするフォトト
ランジスタを設計した. 外部信号で行と列選択のトランジスタスイッチの ON/OFF を切り替える事によって, 特定のフォトトランジスタを動作させる. 具体的には Deep n-well を解放電位とすれば受光素子はフォトトランジスタとして動作する. Deep n-well を Vdd 電位とすればフォトトランジスタは非選択状態となる. さらに，専用トランスインピーダンス
アンプ，選択スイッチを内蔵した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， ト
ランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

静電容量型センサ用容量検出回路
慶應義塾大学理工学部
概要：

松本 佳宣

静電容量型センサ用の微小容量検出回路を設計した．特に，3 軸加速度センサな

どのように多軸すなわち複数の容量センサが集積化されているセンサの容量検出を一つの回路でできるように，3 つのスイッチトキャパシタ方式の容量検出器を 6 相クロックで駆動する構成とした．また，インバータ式発振回路と利得約 50 倍の非反転増幅器も併せて集積化して，外付け部品の低減を図り，さらに携帯機器等での利用を考えて消費電力の低減を目指した．スイッチトキャパシタ回路には演算増幅器のオフセットの影響を除去できる
Auto-Zero 方式の容量－電圧変換回路を用いた．この回路をフェムトファラッドオーダーの微小容量検出が必要な 2 軸静電容量型傾斜計と組み合わせてその評価を行った.その結果,XY 方向の傾斜の検出に成功した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/ス

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155

マートセンサ

第３
章

ＳＲＡＭ動作マージン評価ＴＥＧ
九州工業大学マイクロ化総合技術センター
概要：

野田 和徳, 中村 和之

数十ｎｍ世代の最先端プロセスのＳＲＡＭにおいて, 素子微細化に伴う低電圧化,

特性ばらつき増大により, メモリセルのスタティックノイズマージン（ＳＮＭ）が不足し,正常動作不能となるという問題が指摘されている. 本チップは次の 2 つのＴＥＧを混載したものである. （ 1 ）ＳＮＭ算出用のトランジスタサイズ可変のユニバーサルＳＲＡＭセルイ
ンバータＴＥＧ（ＵＳＣＩＴ）. （ 2 ）2 対のＵＳＣＩＴをメモリセルとして用い, ＵＳＣ
ＩＴと同様のメモリセルトランジスタサイズにおけるＳＲＡＭチップ動作評価を可能としたユニバーサルＳＲＡＭＴＥＧ（ＵＳＲＡＭＴ）.

本ＴＥＧの評価により, ＵＳＣＩＴの動作を確認し, ＵＳＣＩＴ直接測定に基づくＳＲＡＭのＳＮＭ算出手法を確立した. さらに, ＬＳＩテスターを用いて, 様々なメモリセルトランジスタサイズに対し, ＳＮＭと実Ｓ
ＲＡＭ動作との相関をとることで同ＳＮＭ算出手法の有効性を実証した.

参考文献：K. Nakamura, K. Noda, et al, "Static Noise Margin Evaluation Method Based on Direct Polynomial-Curve-Fitting with Universal SRAM Cell Inverter TEG Measurement," 2009 IEEE International Conference on Microelecronic Test
Structures, Mar. 31, 2009.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

チ
ッ
プ
試
作
報
告

基板ノイズ対策アクティブデカップリング回路評価チップ
慶應義塾大学理工学部

佐藤 大祐

概要：基板ノイズを低減させるためのアクティブデカップリング回路を評価するためのチップを設計した. 設計したアクティブデカップリング回路は参考文献の回路よりも低周波
側にも帯域を広げており, より広範囲の基板ノイズを抑制できると考えられる. また, 基板
ノイズ源として疑似乱数生成回路 LFSR とシフトレジスタ, ノイズセンサとしてソースフォ
ロアと SFgm バッファを搭載している. さらに, デカップリングノードにおける基板コンタ
クトのサイズ依存性を実験的に測定するために, 複数の基板コンタクトをスイッチで切り替えることによって, 仮想的な基板コンタクトサイズを変化させ, 基板のインピーダンスを変化させることができる基板コンタクトアレイを搭載した.

参考文献：Toshiro Tsukada, et al , "An On-Chip Active Decoupling Circuit to Suppress Crosstalk in Deep-Submicron CMOS Mixed-Signal SoCs" , IEEE JOURNAL OF
SOLID-STATE CIRCUITS, VOL. 40, NO. 1, JANUARY 2005 , pp.67-79

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

ガードリングを含めた基板モデル化のための TEG
慶應義塾大学理工学部

豊丸 弘爾

概要：ガードリングを含めた Si 基板をモデル化するための評価用 TEG を試作した. 設計した TEG は前回試作したものに改良を加えたものである. 基板の情報を抽出するために基板コンタクトを中央に配置した. 前回の TEG からの改良点としては, Signal のパッドを一回り小さくし, 基板とのカップリングを抑えた. 信号の引出し線を階層構造にし, 左右のカッ
プリングを抑えた. ガードリング, Well の電位を取るためのパッドを上下に配置した. 基板
コンタクトの形状としてはチップレベルでの基板の評価を目的としたため縦長の形状にした. TEG の内訳としては Well の種類を変えたもの, ガードリングの種類を変えたもの, 基
板コンタクトのサイズを変えたもの, 基板コンタクト間の距離を変えたものを設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali3-3bre，プ

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チッ

チップ種別：TEG（特性評価回路など）

156

第
３
章
チ
ッ
プ
試
作
報
告

オシレータサンプリング方式乱数生成回路
大阪大学大学院情報科学研究科

天木 健彦, 橋本 昌宜, 密山 幸男, 尾上 孝雄

概要：熱雑音などのランダムな物理現象から生成される物理乱数がある. 中でも各ビット同士が無相関であり, 1/0 の出現確率が等しいものを真性乱数といい, セキュリティ用途に適する. 本回路では, 低速高速の二つのオシレータを使用する, オシレータサンプリング方式の真性乱数生成回路を実装した. 本回路では低速オシレータに分周器を繋いでおり, 分周による乱数品質への影響を調べることができる. また, 高速オシレータを構成するインバータ
一つおきに, N ウェル電位を外部から与えることが可能となっている. これにより高速オシ
レータのデューティ比を調節し, デューティ比が乱数品質に与える影響についても調べることができる. 実測により, 基板電位を外部から与えない乱数生成回路については, ランダム
らしきビット列を得られることを確認した. IO まわりに不具合があり, 基板電位を与える
ピンと VDDO の間の抵抗を測定したところ, 300 オーム程度しかなかった. そのためか, 基
板電位を外部から与えるように設計した乱数生成回路については動作を確認できなかった.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満
ど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路な信頼性可変粗粒度再構成可能集積回路の試作
大阪大学大学院情報科学研究科

高 永勲, Dawood Alnajjar, 密山 幸男, 橋本 昌宜,
尾上 孝雄

概要：アプリケーションや環境に応じて柔軟な信頼性を実現できる再構成可能集積回路の実現を目指し，その基本要素回路である "クラスタ" の試作を行った．クラスタは 4 つのセルで構成され，4 つの動作モードにより複数の冗長構成と信頼性を実現する．クラスタ毎に適切な動作モードを設定することにより，要求される信頼性と面積オーバヘッドのトレー
ドオフを考慮したアプリケーションマッピングを可能とする．本試作では，クラスタの基
本動作を確認するため，デバッグ用回路を組込んだ ALU 型のクラスタを設計した．試作
チップを評価したところ，論理合成結果を配置配線するところで一部配線がショートしていたことが判明し，その不具合が影響する範囲の動作が確認できなかった．次回の試作では，複数クラスタで構成する再構成可能アレイを設計し，簡単なアプリケーションのマッ
ピングを目指す．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre， トラ
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

集積化アクティブマイクロ磁界プローブで用いる差動増幅回路の試作
東北大学大学院工学研究科

山口 正洋, 鳥塚 英樹, 難波 志織

概要：近年，電子機器の急速な発展に伴い，パッケージや LSI レベルにおいて EMI 問題が顕在化している．その対策として LSI の近傍磁界を測定し，ノイズ源や伝播経路を特定する必要がある．そこで，我々の研究グループでは高周波・高空間分解能の集積化マイクロ磁界プローブの開発を行っている．本試作では，ウェハプローブを用いて動作検証を行うことを目的とした差動増幅回路および差動増幅回路に接続した 2 ターンコイルを設計した．また，8 本の信号線を並列に配置した線路，及びコプレーナ線路を設計した．追って研究室で磁性膜を集積化しその効果を検証する予定である.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

試作ラン：ローム

3-3
157

第
３
章
チ
ッ
プ
試
作
報
告

アバランシェフォトダイオード
金沢大学理工学域

飯山 宏一, 丸山 武男

金沢大学自然科学研究科

高松 英輝

概要：高速データ通信を目指して，LSI チップ間通信に光伝送を適用した光インターコネク
ションが検討されている．その実現のためには，LSI プロセスによるフォトダイオード作製の整合性について検討する必要がある．本チップは，微細 CMOS プロセスを利用して，キャリアが横方向（基板に平行な方向）に移動する横型フォトダイオードであるが, アバラ
ンシェ増幅利得を向上させるように, 電極間隔やコンタクト層上の電極幅を調整した. また, Si の光吸収係数は小さいので光は Si の奥深くまで浸透するため, Si 深部で光励起されたキャリアが動作速度を制限する. そのため, Si 深部で発生したキャリアを打ち消す構造をも取り入れた. 現在評価中であるが, 応答速度については 1GHz 程度の高速応答が確認できた. また, 10 V 以下のバイアス電圧で 10 倍以上のアバランシェ増幅利得を得た.

参考文献：高松, 山王, 丸山, 飯山, "CMOS プロセスによるアバランシェフォトダイオード", 平成 20 年度電気関係学会北陸支部連合
大会, D-22, 富山大学 （2008）.

設計期間：5 人月以上，6 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Cadence 社 Dracula
DRC，Cadence 社 Diva，TEG（特性評価回路など）

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

高信頼セルを用いたチップ内ばらつき, チップ間ばらつきの評価回路の試作
奈良先端科学技術大学院大学情報科学研究科

鈴木 一範, 中島 康彦

概要：近年の CMOS 製造プロセス微細化に伴い, トランジスタのばらつきが増加する傾向にある. そこで我々は, ばらつきに強い高信頼セルを提案している. 高信頼セルは伝送ゲー
トをベースに構成されており, 種類が少ないという特徴がある. 少品種と伝送ゲートを使用することによってばらつきの発生を抑える構造になっている. 本チップでは, 回路のばらつ
き評価として高信頼セルで構成された複数個の演算器が埋め込まれている. 同時に遅延時間を測定する回路も埋め込まれている. 評価の結果, 1 個のチップ内であっても演算器の場所によって遅延時間の傾向が異なることが分かった. また, 異なるチップ間では遅延時間の傾向が似ていることが分かった.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Analog Design Environment，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Mentor 社 Calibre，Mentor 社 CalibrexRC，
0.18μm 5.0mm 角チップ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

8 ビットパイプラインプロセッサ
東京工業大学大学院情報理工学研究科

若杉 祐太, 佐藤 真平, 森谷 章

概要：本チップは，東京工業大学大学院理工学研究科集積システム専攻の講義科目，次世
代 VLSI 設計プロジェクト実習の一環として試作したものである．本試作では，大規模プロセッサ設計のための足掛かりとして，シンプルな 8 ビットの 4 段パイプラインプロセッサを設計した．8 ビット CPU であるが，命令セットには MIPS32 のサブセットを用いている．内部には小容量の命令メモリをもち，外部からシリアル転送による書き込みが可能である．検証用の I/O などを付加したコアと標準のコアの 2 種類を設計し，1 チップ上にレイアウトした．設計には京都大学提供版のスタンダードセルライブラリを用いた．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre，

3-3

上，100,000 未満

トランジスタ数：10,000 以

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

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第
３
章
チ
ッ
プ
試
作
報
告

生体用途向けアナログ要素回路 TEG（TC4, TC5）
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：体内からの無線計測の最初の応用例として, 口腔内の温度計測を目指し, 要素回路のTEG 追加試作を行った. 先に各要素回路の低消費電力化に留意した TEG, TC3 の試作を行ったが, 口腔内留置を考えた場合, オンチップコイルでは通信距離の制約などで実用性が乏しく, コイルを外付け部品とし, オンチップコイルを廃した試作を行った. p-n 接合による温度センサ, 演算増幅回路, 10bit 低電力逐次比較形 Analog-to-Digital Converter（ADC）, 120kbit の SRAM など, 回路構成はこれまでの試作を踏襲している. 実験のため各種の封止, 実装を行うことから 2 回に分け各 1 ロット, 計 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th
Workshop on Synthesis And System Integration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラ平成20年度第4回ローム CMOS 0.18um 試作（ RO18084 ）メビウス回路 4
東京大学大学院工学系研究科

鄭 明奎

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：最近のプロセスの微細化と伴いバラツキが VLSI の大きな問題になっている. その対策として私たちはPVT 遅延に強い自己同期式アーキテクチャを用いて回路が高信頼性で動作できるような研究を行った. その中でも私は高速動作を目標として自己同期式の論理素子レベルパイプライン（gate-level-pipelining）の新しい実現
方法について研究した. 提案した回路はメビウスの輪の概念を回路に適用した形であり, 動作は特徴を以下に示す. 1．同じ動作をする回路が NMOS で構成された回路と PMOS で構成された回路 2 つある. 2．NMOS 回路がEvaluation の時は PMOS 回路が Precharge であり, PMOS 回路が Evaluation の時は NMOS 回路が Precharge である. 上の特徴により高速のパイプラインを実現することができた上, エラーの検出などの機能もある
ことが分かった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以

チップ種別：マイクロプロセッサ

電流モード減算器不要型可変解像度エッジフィルタ
東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

高橋 徳浩, 福岡 雄大

柴田 直

概要：可変解像度エッジフィルタ処理は, 入力画像の大きさの変化に柔軟な認識システムを構築する上で必要であるが, 一般的に演算コストが高いため専用ハードウェアを作成することが望ましい. 単純なピクセル間配線構造で可変解像度処理をチップ上に実装するために自己相似構造を開発し, RO35_0601 の試作などでハードウェア実装をしたが, 加算器と減算器の混在が開口率の低下や制御系統の複雑化をもたらし問題となっていた. そこで, 減算器を用いずに可変解像度エッジフィルタ処理を実現するために構造を改良し（減算器不要型アーキテクチャ）, 加算処理と相性のよいアナログ電流を用いた演算によって処理を行うチップの実装を試みてきた. この改良によって, 約 8％の開口率を確保しながら制御信号を単純化することに成功した. 本設計では, RO18_0703 の試作などで得られた部分回路の実験結果を元に, 56×56 画素のイメージセンサを搭載したハードウェアを実装した. 解像度は 1/1, 1/2, 1/4 の 3 段階が可能であり, 水平, 垂直, ±45°の 4 方向のフィルタ処理を施すことができる.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre，
チップ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μ m 5.0mm 角

チップ種別：イメージセンサ/スマートセンサ

高データ利用効率動き場生成プロセッサ東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

岡野 祐太

柴田 直

概要：近年, 監視システムや自動車のプリクラッシュセーフティシステム, ヒューマンイン
ターフェースなど様々な分野に応用することができる, 物体の動き認識やエゴモーション検出などの動画像処理に関する研究が盛んに行われている. これらの動画像処理において動き
場を正確かつリアルタイムで求めることは非常に重要である. そこで本設計では高速に動き場を生成するプロセッサを開発した. このプロセッサでは, 方向性エッジよりヒストグラムを生成しマッチングをとることによって動きベクトルを生成するエッジヒストグラムマッ
チングアルゴリズムを採用した. またハードウェアの特徴としては, 前回の動きベクトル演
算結果を再利用することにより回路規模を抑えつつ, なおかつ高速に演算することを可能にした. さらに 2 ユニットで隣接する 2 つの動きベクトルを並列に求めることによりデータの利用効率および高速性を高めている. 作成したチップの検証では, 1.8V, 100MHz の動作でサイズが 256×256 の動画像に対して,1060 フレーム/秒という高速演算が可能であることを確認した.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，synopsys 社 nanosim，プ

トランジスタ数：100,000 以上

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チッ

3-3
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第
３
章
チ
ッ
プ
試
作
報
告

ラッチを用いたコンパレータ, ΔΣAD 変換器
概要：今回の試作では, 教授の指導の下, 修士 2 名がそれぞれ別々の回路を試作した. 一つ目が, 入力信号と基準信号を比較し, ディジタル値を出力する比較器, コンパレータ回路である. 2 つのラッチ回路と増幅器によりコンパレータを構成している. この回路はキャパシ
タとスイッチを用いることによりオフセットキャンセルを施してあり, より精度の高い比較を行うことができる. 二つ目が, ΔΣ 変調方式を用いた A／D 変換器です. ΔΣ 方式を用いる
ことにより, 量子化雑音を帯域外へと押しやることができ, 高分解能の A／D 変化を行うことが出来る. この回路は, 1 ビットという低いビット数で用い高速で動作させることにより
1V の低電圧下でも動作する ΔΣＡD 変換器である.

参考文献：谷口研二著,"CMOS アナログ回路入門",CQ 出版社 （2005）
設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

HCgorilla.5 の開発
弘前大学大学院理工学研究科
弘前大学総合情報処理センター

野田 一訓, 深瀬 政秋
佐藤 友暁

概要：アーキテクチャ HCgorilla は， 我々が独自に開発してきたマルチメディアモバイル
プロセッサ gorilla と大量のデータを高速に暗号・複号化する専用プロセッサ RAP （Random Addressing Processor）の技術を統合したハードウェア暗号組み込み型ユビキタス
プロセッサである. HCgorilla は以下の特徴を有する. 1.Java CPU の実行形式を取っており，JVM に実装されている Java バイトコードを直接実行する. 2.1 つの CPU ダイの上に2 つの CPU コアを実装した Multi-Core 構成である. さらに， 依存関係のない複数のインストラクションを一塊として同時並列処理を実行する LIW （Long Instruction Word）技
術により最大 4 並列処理を行う. 3.最も処理時間のかかる演算実行段に Wave-Pipeline を

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160

第
３
章
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ッ
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試
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報
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施し， 高速高効率に演算を行う. 4.RAC （Random Addressing Cryptography）の原理を用いた SIMD モードの暗号復号処理を実行する. HCgorilla.5 は， これらの高機能化を施した HCgorilla.4 と Stream Cipher Engine の技術を統合したプロセッサである.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre，
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mmx7.5mm チップ

トラ

チップ種別：マイクロプロセッサ

同時動作ノイズ評価回路
明星大学産学官連携推進室大塚研究室

秋山 豊, 伊藤 恒夫, 大塚 寛治

概要：ECL インターフェース入力 16 ビットを 50Ω で終端後 2 分岐して 32 ビットとし, ブー
スタ（増幅回路）を介して, ドライバにつながっている. すべて等長配線で配線されていることが, 一般のチップと異なるところである. ブースタ回路の電源はペアパッドからドライ
バ供給電源とは別系統で供給し, PI の問題を遮断するため, オンチップキャパシタを挿入している. 32 ビットのドライバ供給電源は 8 ヵ所よりペアパッドで供給し, ドライバ上ではグランドをコモンにした配線となっている. その内の 4 パッドは電源・グランドの特性インピーダンスは 69 Ω /本であり, 残り 4 パッドはスタックトペア構造で 5 Ω /本となっている.
PI はチップ設計とデカップリングキャパシタ（以降デキャップと呼ぶ）の実装が重要であるはずで, 69Ω と 5Ω の違いは重要な指針が得られるはずである. 評価基板は, デキャップ
なしモデル, 表面実装デキャップモデル, 基板内臓デキャップモデル, Si チップデキャップ
モデルの 4 種類を ASET 三次元実装インターポーザ WG で作成し 16 ビット同時期切り替え時の PI, SI を来年度早々2009 年 4 月）から評価する予定である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，プ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チッ同時動作ノイズ評価回路
明星大学産学官連携推進室大塚研究室

秋山 豊, 伊藤 恒夫, 大塚 寛治

概要：ECL インターフェース入力 16 ビットを 50Ω で終端後 2 分岐して 32 ビットとし, ブー
スタ（増幅回路）を介して, ドライバにつながっている. すべて等長配線で配線されていることが, 一般のチップと異なるところである. ブースタ回路の電源はペアパッドからドライ
バ供給電源とは別系統で供給し, PI の問題を遮断するため, オンチップキャパシタを挿入している. 32 ビットのドライバ供給電源は 8 ヵ所よりペアパッドで供給し, ドライバ上ではグランドをコモンにした配線となっている. その内の 4 パッドは電源・グランドの特性インピーダンスは 69 Ω /本であり, 残り 4 パッドはスタックトペア構造で 5 Ω /本となっている.
PI はチップ設計とデカップリングキャパシタ（以降デキャップと呼ぶ）の実装が重要であるはずで, 69Ω と 5Ω の違いは重要な指針が得られるはずである. 評価基板は, デキャップ
なしモデル, 表面実装デキャップモデル, 基板内臓デキャップモデル, Si チップデキャップ
モデルの 4 種類を ASET 三次元実装インターポーザ WG で作成し 16 ビット同時期切り替え時の PI, SI を来年度早々2009 年 4 月）から評価する予定である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チッ

チップ種別：TEG（特性評価回路など）

同時動作ノイズ評価回路
明星大学産学官連携推進室大塚研究室

秋山 豊, 伊藤 恒夫, 大塚 寛治

概要：ECL インターフェース入力 16 ビットを 50Ω で終端後 2 分岐して 32 ビットとし, ブー
スタ（増幅回路）を介して, ドライバにつながっている. すべて等長配線で配線されていることが, 一般のチップと異なるところである. ブースタ回路の電源はペアパッドからドライ
バ供給電源とは別系統で供給し, PI の問題を遮断するため, オンチップキャパシタを挿入している. 32 ビットのドライバ供給電源は 8 ヵ所よりペアパッドで供給し, ドライバ上ではグランドをコモンにした配線となっている. その内の 4 パッドは電源・グランドの特性インピーダンスは 69 Ω /本であり, 残り 4 パッドはスタックトペア構造で 5 Ω /本となっている.
PI はチップ設計とデカップリングキャパシタ（以降デキャップと呼ぶ）の実装が重要であるはずで, 69Ω と 5Ω の違いは重要な指針が得られるはずである. 評価基板は, デキャップ
なしモデル, 表面実装デキャップモデル, 基板内臓デキャップモデル, Si チップデキャップ
モデルの 4 種類を ASET 三次元実装インターポーザ WG で作成し 16 ビット同時期切り替え時の PI, SI を来年度早々2009 年 4 月）か

161

ら評価する予定である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チッ

チップ種別：TEG（特性評価回路など）

同時動作ノイズ評価回路
明星大学産学官連携推進室大塚研究室

秋山 豊, 伊藤 恒夫, 大塚 寛治

概要：ECL インターフェース入力 16 ビットを 50Ω で終端後 2 分岐して 32 ビットとし, ブー
スタ（増幅回路）を介して, ドライバにつながっている. すべて等長配線で配線されていることが, 一般のチップと異なるところである. ブースタ回路の電源はペアパッドからドライ
バ供給電源とは別系統で供給し, PI の問題を遮断するため, オンチップキャパシタを挿入している. 32 ビットのドライバ供給電源は 8 ヵ所よりペアパッドで供給し, ドライバ上ではグランドをコモンにした配線となっている. その内の 4 パッドは電源・グランドの特性インピーダンスは 69 Ω /本であり, 残り 4 パッドはスタックトペア構造で 5 Ω /本となっている.
PI はチップ設計とデカップリングキャパシタ（以降デキャップと呼ぶ）の実装が重要であるはずで, 69Ω と 5Ω の違いは重要な指針が得られるはずである. 評価基板は, デキャップ
なしモデル, 表面実装デキャップモデル, 基板内臓デキャップモデル, Si チップデキャップ
モデルの 4 種類を ASET 三次元実装インターポーザ WG で作成し 16 ビット同時期切り替え時の PI, SI を来年度早々2009 年 4 月）から評価する予定である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，
プ

3-3

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チッ

第
３
章
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作
報
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同時動作ノイズ評価回路
明星大学産学官連携推進室大塚研究室

秋山 豊, 伊藤 恒夫, 大塚 寛治

概要：ECL インターフェース入力 16 ビットを 50Ω で終端後 2 分岐して 32 ビットとし, ブー
スタ（増幅回路）を介して, ドライバにつながっている. すべて等長配線で配線されていることが, 一般のチップと異なるところである. ブースタ回路の電源はペアパッドからドライ
バ供給電源とは別系統で供給し, PI の問題を遮断するため, オンチップキャパシタを挿入している. 32 ビットのドライバ供給電源は 8 ヵ所よりペアパッドで供給し, ドライバ上ではグランドをコモンにした配線となっている. その内の 4 パッドは電源・グランドの特性インピーダンスは 69 Ω /本であり, 残り 4 パッドはスタックトペア構造で 5 Ω /本となっている.
PI はチップ設計とデカップリングキャパシタ（以降デキャップと呼ぶ）の実装が重要であるはずで, 69Ω と 5Ω の違いは重要な指針が得られるはずである. 評価基板は, デキャップ
なしモデル, 表面実装デキャップモデル, 基板内臓デキャップモデル, Si チップデキャップ
モデルの 4 種類を ASET 三次元実装インターポーザ WG で作成し 16 ビット同時期切り替え時の PI, SI を来年度早々2009 年 4 月）から評価する予定である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チッ

チップ種別：TEG（特性評価回路など）

RISC 型 CPU の作成
千葉大学工学部

星 匠, 松本 清紀, 平田 敏樹

千葉大学融合科学研究科

難波 一輝, 伊藤 秀男

概要：本試作チップは，研究室内の学部 4 年生を対象とする回路設計実習において作成された回路である．本実習では，Verilog-HDL を用いて RISC 型の独自命令を持つ CPU を設計した．この CPU は COMETⅡをベースとした CPU であり，いくつかの独自命令も追加してある．その後，論理合成ツール，配線配置ツール，検証ツールを用いる基礎的なディジタル回路設計法に基づいてマスクパターンを作成した．この実習において，CPU の基本的な動作の仕組みを学ぶことと共に，各種 EDA ツールを用いる近年のディジタル回路
設計法の基礎について学習した．また，集積回路技術に対する一般的理解を深めた．

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162

参考文献：VDEC 監修 浅田編, "ディジタル集積回路の設計と試作," 培風館 （2000）
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：マイクロプロセッサ

第
３
章
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ＳＲＡＭ動作マージン評価ＴＥＧ
九州工業大学マイクロ化総合技術センター
概要：

野田 和徳, 中村 和之

数十ｎｍ世代の最先端プロセスのＳＲＡＭにおいて, 素子微細化に伴う低電圧化,

特性ばらつき増大により, メモリセルのスタティックノイズマージン（ＳＮＭ）が不足し,正常動作不能となるという問題が指摘されている. 本チップは次の 2 つのＴＥＧを混載したものである. （ 1 ）ＳＮＭ算出用のトランジスタサイズ可変のユニバーサルＳＲＡＭセルイ
ンバータＴＥＧ（ＵＳＣＩＴ）. （ 2 ）2 対のＵＳＣＩＴをメモリセルとして用い, ＵＳＣ
ＩＴと同様のメモリセルトランジスタサイズにおけるＳＲＡＭチップ動作評価を可能としたユニバーサルＳＲＡＭＴＥＧ（ＵＳＲＡＭＴ）.

本ＴＥＧは, 前試作 RO1808_3 に比べて, 更に微小間隔でメモリセルトランジスタサイズを変えることが可能となっており, 本Ｔ
ＥＧを用いた網羅的な評価により, 最適ＳＲＡＭセルトランジスタサイズ設計のためのデー
タベース構築を目指す.

参考文献：K. Nakamura, K. Noda, et al, "Static Noise Margin Evaluation Method Based on Direct Polynomial-Curve-Fitting with Universal SRAM Cell Inverter TEG Measurement," 2009 IEEE International Conference on Microelecronic Test
Structures, Mar. 31, 2009.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ検証・デバッグ・診断指向 FPGA東京大学大規模集積システム設計教育研究センター
東京大学工学部

吉田 浩章, 藤田 昌宏

田川 貴聡

概要：近年重要となっている大規模集積回路の形式的検証・デバッグ・診断のための機能を組み込んだ FPGA（Field Programmable Gate Array）を設計した. 試作 FPGA は汎用
FPGA と同様のアーキテクチャを採用しており, そのため汎用 FPGA と同様の方法で再構
成および動作させることが可能である. 一方で汎用 FPGA とは異なり, 各信号線は 2 線式となっており, 一つは回路信号, もう片方はその信号が出力信号に影響を与えるかどうかを表す. 各論理ブロックは 4 入力ルックアップテーブルと追加の論理回路からなり, 試作
FPGA は 11x12 個の論理ブロックを搭載する. 汎用 FPGA プロトタイプを用いた形式的検証実験では, ソフトウェアのみで実行した場合に比べて, 提案 FPGA を用いることで検証時
間を 7 倍程度高速化できることを示した. 今後, デバッグ・診断といった応用分野に対しても提案 FPGA の有効性を示していく予定である.

参考文献：H. Yoshida, S. Morishita, and M. Fujita, "Hardware Accelerated Formal Verification," Proc. of International
Workshop on Logic and Synthesis, pp. 247-252, June 2008.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ンジスタ数：100,000 以上

チップ種別：アナログ/デジタル信号処理プロセッ

サCMOS 集積化アクティブ磁界プローブ
東北大学大学院工学研究科

山口 正洋, 鳥塚 英樹, 難波 志織

概要：近年，電子機器の発展に伴い，不要電磁放射による EMC 問題が顕在化している．その対策として，LSI の近傍磁界を測定し，ノイズ源や伝播経路を特定する必要がある．そこで我々の研究室では高周波・高空間分解能の集積化マイクロ磁界プローブの開発を行っている．本試作では，チップ上に高周波差動アンプ，差動シングルエンド変換バッファを搭
載し，磁界検出コイルを小型化することで分解能の向上を目指した．チップと実装用プリ
ント基板との実装には，電磁ノイズへの耐性強化，不要ループ削減のためにワイヤボン
ディングではなくフリップチップ実装を想定して信号取り出し用パッドを設計した．また，磁界プローブに用いる増幅回路の検証を行うため，増幅回路単体をチップ上に設計した．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，
ジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラン

3-3
163

チップ種別：その他

第
３
章
チ
ッ
プ
試
作
報
告

高信頼セルを用いた耐故障性の評価回路の試作
奈良先端科学技術大学院大学情報科学研究科

鈴木 一範, 中島 康彦

概要：近年の CMOS 製造プロセスの微細化に伴い, トランジスタの故障率が増加する傾向にある. そこで我々は耐故障性に優れた高信頼セルを提案している. 高信頼セルは伝送ゲー
トと 2 線論理をベースに構成されており, 種類が少ないという特徴がある. また, 高信頼セ
ルは耐故障性に優れているだけでなく, 製造ばらつきにも強いという特徴を備えている. 本
チップでは, 高信頼セルで構成された複数個の演算器を埋め込んでいる. 耐故障性の評価として, 意図的に配線のオープン故障を埋め込んだセルを作成し, それらを演算器内に埋め込んでいる. 複数個の演算器において故障箇所は全て異なっている. 評価の結果, 故障が埋め込まれた回路であっても正常な値を出力していることが分かった.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Analog Design Environment，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Mentor 社 Calibre，Mentor 社 CalibrexRC，
0.18μm 5.0mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

トランジスタ数：100,000 以上

試作ラン：ローム CMOS

生体用途向けアナログ要素回路 TEG（TC4, TC5）
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：体内からの無線計測の最初の応用例として, 口腔内の温度計測を目指し, 要素回路のTEG 追加試作を行った. 先に各要素回路の低消費電力化に留意した TEG, TC3 の試作を行ったが, 口腔内留置を考えた場合, オンチップコイルでは通信距離の制約などで実用性が乏しく, コイルを外付け部品とし, オンチップコイルを廃した試作を行った. p-n 接合による温度センサ, 演算増幅回路, 10bit 低電力逐次比較形 Analog-to-Digital Converter（ADC）, 120kbit の SRAM など, 回路構成はこれまでの試作を踏襲している. 実験のため各種の封止, 実装を行うことから 2 回に分け各 1 ロット, 計 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th
Workshop on Synthesis And System Integration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

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第
３
章
チ
ッ
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試
作
報
告

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラ平成20年度第5回ローム CMOS 0.18um 試作（ RO18085 ）全学自由ゼミにおける LSI 試作演習
東京大学大学院工学系研究科

中村 大輔, 門馬 太平

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：本チップは浅田・池田・名倉研究室の全学自由ゼミの一環として試作したものである. 全学自由ゼミではまず FPGA（Altera 社 Cyclone シリーズ）を使用した評価ボード上で Verilog-HDL を用いてデジタル回路を設
計し, その動作を確認した. その後, 京都大学提供の Rohm 0.18um プロセス用スタンダードセルライブラリを用いて論理合成, 配置配線を行うことでレイアウトを作成している. この回路はいわゆる PONG と呼ばれるビデオ
ゲームを再現したものである. インターフェイスとしては外部のスイッチ入力を受けつけており, これによってゲームの操作を行う. 出力としては RGB それぞれ 1 ビットづつの 8 色の SVGA 信号を出力する. この信号をアナロ
グ RGB 入力を受け付けるディスプレイに入力することで画面出力を得ることが出来る.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

オンチップウェブサーバの試作
東京大学大学院工学系研究科

中村 大輔

東京大学大規模集積システム設計教育研究センター

名倉 徹，池田 誠，浅田 邦博

概要：内部回路の信号などを HTTP 経由でモニタリングできるプラットフォームの実装,
評価を行うために独自仕様の簡単なプロセッサ, 64K x 16bit の SRAM, イーサネットイン
ターフェイス等をローム社提供のスタンダードセルライブラリを用いて設計した. このチップでは SPI インターフェイスを使用し外付けの FLASH メモリからデータをロードすること
で内蔵の SRAM にソフトウェアをロードし, プログラムを実行する. このチップには，
16 ビットの非ハーバードアーキテクチャ CPU，initial loader，命令・データ用 SRAM，
10Base-T イーサネットインターフェイス，RS232C インターフェイス，8-bit の入力のData I/O ポート（2 チャンネル），8-bit の出力ポート（2 チャンネル）が搭載されてい3-3

る. 実装面積はおよそ 8.44mm^2 である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
5.0mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：マイクロプロセッサ

第３章

ブロックマッチング方式 CMOS オプティカルフローセンサー
東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

福岡 雄大

柴田 直

概要：本研究では, ブロックマッチング法を用いた高速オプティカルフロー推定を行うアナログ回路の開発を行った. この回路では, 高速演算, 高拡張性を実現するための工夫を加えた. 高速演算については, ブロックマッ
チングの計算の際のマクロブロックの類似度となる SAD（Sum of Absolute Difference）の計算を, 同一命令を複数データに対して適用する SIMD 演算によってピクセル並列で行い, 演算の並列度を向上させることで実現した. 高拡張性を実現するために, SAD 演算を隣接ピクセル間データのみの利用による方法を考案し, 配線構造を非常に簡単なものとした. 更に SAD 演算回路を同一回路セルを並べた構造とすることで, 回路セルの行数を増やす
だけで, 演算並列度や演算可能なマクロブロックのサイズを向上させることが可能である. 回路シミュレーション
によって, 毎秒約 1300 フレームのフレームレートで正しく動作することが確認できた. また加減算や比較計算など基本的な演算を行うアナログ回路に関して, 実際に測定を行い, 動作することが実証された.

参考文献：［ 1 ］ Yudai Fukuoka and Tadashi Shibata, "Block-Matching-Based CMOS Optical Flow Sensor Using OnlyNearest-Neighbor Computation," Proceedings of IEEE ISCAS 2009, Taipei, May 24-27, 2009

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

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チップ種別：イメージセンサ/スマートセンサ

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ディジタル探索方式アナログ・サポートベクターマシーン
東京大学大学院工学系研究科

姜 璟煕, 柴田 直

概要：認識アルゴリズムとして, 機械学習分野で広く用いられるサポートベクターマシーン（support vector machine）を, アナログ回路を用いて実装した. 主な回路要素は, ギル
バートセルを応用したサブスレッショルド領域で動作する回路であり, そのガウシアン型電流電圧特性を用いて, ガウシアン関数をカーネル関数として用いたガウシアンカーネル（Gaussian-kernel）サポートベクターマシーン・アーキテクチャを構成した. このアー
キテクチャにおける最大の特徴は, オンチップ学習が可能なことである. 学習結果は, ディ
ジタル制御により探索され保存されるため, 簡単に再利用することができる. このチップにはその試作回路を搭載した. 試作回路は小規模（2 次元 12 ベクトル）と大規模（8 次元
238 ベクトル）の 2 種類搭載されており, 小規模回路に関しては, 内部クロック
16.7MHz 動作時 1 ベクトルの認識演算を 1.68us で処理できることを確認した.

参考文献：［ 1 ］ Kyunghee Kang and Tadashi Shibata, "An on-Chip-Trainable Gaussian-Kernel Analog Support Vector
Machine," Proceedings of the 2009 IEEE International Symposium on Circuits and Systems （ISCAS 2009）, Taipei, May 2427, 2009

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，Synopsys 社 HSPICE，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

CMOS 共鳴特性回路を用いた画像特徴抽出アナログ集積回路 TEG
東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

吉井 一馬

柴田 直

概要：本設計では, CMOS 共鳴特性回路を用いた画像特徴抽出回路の TEG を設計した. 対象とする特徴量はエッジであり, 抽出の際のフィルタ処理に CMOS インバータを基本とした共鳴特性回路を用いた. 共鳴特性は,単電子トランジスタを始めとする量子効果デバイスの電流電圧特性に類似するものであり, これを特徴抽出に用いることで, CMOS 回路技術の発展ともに, 量子効果デバイスのシステムへの応用可能性を示すことを目的としている. 共鳴回路は, サブスレッショルド領域で動作するインバータの貫通電流を利用しており, 内部の電流メモリに貫通電流のピーク値が保持され, ピーク値と畳み込みの結果となる電流値との差分をエッジフィルタの処理結果とする. また, 閾値処理にはフィードバックによる過渡応答を利用した閾値処理回路を設計した. 本回路は, 自身のダイナミクスによって自動的に閾値処理を行うことが出来る. なお, 対応画素数は 16 画素であり, フォトダイオ

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第
３
章
チ
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プ
試
作
報
告

ードアレイをシリアル入力の D/A コンバータで代用している.

参考文献：［ 1 ］ Kazuma Yoshii and Tadashi Shibata, “A Nano-Functional-Device-Based Image Feature Extraction Circuitry With Current-Balancing Feedback,” the 10th International Conference on Ultimate Integration of Silicon （ULIS
2009）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ/デジタル信号処理プロセッサ

1 サイクル PPED ベクトル生成回路
東京大学大学院工学系研究科

中川 琢規, 柴田 直

概要：本設計では, Projected Principal-Edge Distribution（PPED）法を用いたエッジベースの特徴ベクト
ルを実時間で生成するプロセッサを実装した. PPED 法は入力画像から 4 方向の方向性エッジを抽出し, エッジを投影することで 64 次元の特徴ベクトルを生成する. 方向性エッジを実時間で抽出する回路は既に実装されているため, 本試作では実時間でエッジを投影し特徴ベクトルを生成することを目指している. 本試作回路は主に, エッジ情報を効率的に保存する SRAM 部と, 保存されたエッジ情報を用い特徴ベクトルを生成する演算器部で構成されている. SRAM 部ではエッジ情報を再帰的に上書き保存することでベクトル演算に必要なメモリサイズを削減
し, 演算器部では生成された特徴ベクトル情報を演算器内に保持させ, 次のスキャン領域との差分から新たな特徴
ベクトルを 1 サイクルでシームレスに生成する. 今回試作した回路は内部クロック 31MHz で動作し, VGA サイズの画像を 41fps で画像全体をスキャンできる性能を示した. 本試作チップは 1 方向のエッジのみを投影する回路なので, PPED ベクトルを生成するためには 4 並列での動作を想定している.

参考文献：［ 1 ］ Takuki Nakagawa and Tadashi Shibata, "A Real-Time Image Feature Vector Generator Employing Functional Cache Memory for Edge Flags," Proceedings of IEEE ISCAS 2009, Taipei, May 24-27, 2009

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，

トランジスタ数：100,000 以上（乗算器，除算器など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学大学院工学府

岡本

横浜国立大学大学院工学研究院

悠史, 矢口 謙太

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップではこれまでの回路に対して低面積化を図っている. メモリセルには 4 セルを 1 単位とした対称構造を用いることで, 36％の面積削減に成功した. また, Josephson/CMOS ハイブ
リッドアンプ用のセルフバイアス回路も試作した. この回路は前回とは構成を変え, R2R ラダーを用いたものになっている. メモリ部分の測定結果から, 正常動作を得られた. またセルフバイアス回路の測定したところ, 正常な動作が得られず, 今後の試作により更なる検討が必要である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

断熱的パストランジスタを用いた乗算回路
横浜国立大学大学院工学府

生田 浩康, 内山 順一

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は, CMOS 集積回路の低消費電力化のために断熱的パストランジスタ論理回路を提案している. 断熱的論理回路とは電圧変化をゆっくり増減することで MOS デバイスでのエネルギー消費を低減し, またエネルギーを回収することで消費電力を格段に小さくできる回路である. 本試作では, より大規模な断熱回路の動作実証を行うために, 8bit 断熱的パストランジスタ論理回路の乗算回路を 10 個並列にしたものを設計した. この乗算回路は従来のチップと同じ配列形の乗算回路であり, 断熱回路を駆動するためのラインは論理回路部
用とラッチ回路用の全部で 6 本である. 外部負荷を駆動させるためのドライバであるラッチ
回路は消費電力が大きく, 演算そのものの消費電力を測定するために, それらの電力供給ラインは演算部とは別に分けられている. 更に nMOS のしきい値電圧のばらつきを測定するための 256 素子のトランジスタアレイを試作した. デコーダでアドレスからひとつの MOS を選択できるようになっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トランジスタ数：10,000 以
上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

賀谷 彰大, 和泉 伸也

広島大学ナノデバイス・バイオ融合科学研究所

上口 光,
マタウシュ ハンス・ユルゲン,
小出 哲士

概要：CMOS LSI の小型化，高速化はトランジスタの微細化によりなされてきた．しかし，微細テクノロジにおいては，素子特性のばらつきにより回路が期待通りに動作しないという問題が起きており，製造ばらつきが発生しても，製造した回路が期待通りに動作するための設計技術が必要となっている．そこで本試作では，実チップ上でのばらつきの基礎データを得ることを目的とし，ばらつき解
析用の TEG を多数搭載した．試作した TEG は，SPICE シミュレーションモデル HiSIM のパラメー
タ抽出用の単体 MOSFET，ウェハ内とダイ内ばらつきの影響の分離を行う為のリングオシレータ，
回路レベルでのばらつきの影響を調べる SRAM や差動増幅器となっている．本試作 TEG より, 従来
技術における製造ばらつきの影響を解明することが出来ると予想される．また，その結果を解析することで回路レベルでのばらつき予測，ばらつきを考慮した回路設計の指針を得ることが期待される．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys 社 Star-RCXT, Silvaco 社 SmartSPICE，2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

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第
３
章
チ
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試
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報
告

CMOS 回路ばらつき解析用 TEG 試作
広島大学大学院先端物質科学研究科

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試作ラン：ローム CMOS 0.18μm

10 チャネル波形サンプリング型 ASIC
東京大学工学系研究科

島添 健次, 高橋 浩之

概要：PET （Positron Emission Tomography）や MSGC （Micro Strip Gas Chamber）などのガンマ線, 中性子などの放射線検出器への使用を目的として, 検出器からの波形をプリアンプで電流信号を電圧に変換, ゲインアンプで増幅 6bit/100MHz の ADC でディジタル信号に変換が可能な波形サンプリング型 ASIC の設計と試作をおこなった.
2.5mm 角にプリアンプ, ゲインアンプ, ADC のチャネルを 10 チャネル分搭載してある. 本
チップにより検出器からの波形の連続的な取得が可能となる. プリアンプは電荷積分型のプ
リアンプ, ゲインアンプは APD などの検出器サイドのばらつきを吸収するため, 4-10 倍程
度にゲインを可変としている. クロストークを減らすため, アナログとディジタルの電源は分離してある.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ランジスタ数：100 以上，1,000 未満

ト

チップ種別：アナデジ混載

傾斜センサ用容量検出回路
慶應義塾大学理工学部

松本 佳宣

概要：近年の最先端デジタル回路と一体化可能なセンサの実現を目指して，1.5V 以下の低電圧で動作する静電容量型センサ用の微小容量検出回路を設計した．センサの原理に電解液の電気 2 重層を用いた容量検出方式を採用した液式傾斜センサを別途試作して，その容量値の変化量が 500%を超える事を確認しているが, この大きな変化量を用いる事で，従来のアナログ回路に不可欠であった演算増幅器をインバータアンプに置き換える事が可能となった．さらにクロック発生回路, 増幅・オフセット調整回路を集積化した. この集積回路
は電源電圧 1.3V での動作可能であり，傾斜センサとしては±60°の範囲で 12％/F.S 以下の線形アナログ出力が得られ，センサの分解能, 応答速度はそれぞれ 0.4deg, 0.7 秒であった. この回路は容量検出が必要な加速度センサなどの分野への応用も期待される．

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設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

第
３
章
チ
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作
報
告

擬似的な不規則画素配置を持つ CMOS イメージセンサ
金沢大学理工学域電子情報学類

秋田 純一

概要：通常のイメージセンサの画素は格子状などに規則的に配置されているが, 斜め線にジャギーが現れる一方で, 水平・垂直線にはジャギーが現れない, という, ジャギーの現れ方の方向依存性存在する. これに対し, 我々は画素の受光領域の配置を擬似的に不規則とすることにより, この問題を根本的に解消する手法を提案している. この擬似的な不規則画素
配置は, 寸法・信号線の接続端子の位置が同一で, 受光領域（フォトダイオード）の位置のみが異なる 4 種類の画素を用意し, その配置順序のみを乱数で決定することにより実現される. 本試作チップでは, 同一の画素構造で, 通常の格子状配置と擬似的な不規則画素配置のCMOS イメージセンサを 128×64 画素ずつ設計した. 評価は現在進行中である.

参考文献：J.Akita, CMOS image sensor with pseudorandom pixel placement, IEICEElectronics Express, Vol.5, No.10, pp.388-393, 2008.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， ト
ランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

VSP 評価用チップ
三重大学工学部

中林 智之

三重大学大学院工学研究科

佐々木 敬泰, 近藤 利夫, 大野 和彦

概要：我々の提案している低電力化手法である可変段数パイプラインアーキテクチャ（VSP；Variable Stages Pipeline）の詳細な評価を行う為に, DVS（Dynamic Voltage
Scaling）, PSU（Pipeline Stage Unification）の既存の低電力化手法と, VSP, および
VSP を高性能セミスタティック TSPC DFF という低電力 DFF を用いることで更に低電力化した VSP の 4 つのコアを搭載している. 4 つのコアはそれぞれ独立に動作させることが可能で, それぞれのコアの電力評価を行うことができる. このチップではシミュレーションでは計算量の問題上考慮することが困難である配線容量や配線遅延による影響を含めたより詳細な評価が可能で, VSP の有用性をより明確にすることが可能である.

設計期間：5 人月以上，6 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：マイクロプロセッサ

1Ｖ以下ナノワット基準電流電圧回路とチャジポンプ回路－Ｉ
福岡県産業・科学技術振興財団

黄 章財

早稲田大学大学院情報生産システム研究科

李 ナ, 井上 靖秋

概要：近年, センサネットワークのノード装置などのような電池作動の装置の普及に伴い,アナログ回路やデジタル回路のＬＳＩの設計要求の一つとして, サブ 1Ｖ領域の超低電圧且
つナノワットの超低電力での動作補償が重要となってきている. かかる超低電圧・超低電力回路に於いては, 集積回路のアナログ回路要素に適切にバイアスを加えるために, 超低電
圧・超低電力で作動し出力が周囲温度に依存しない（または不感の）基準電流源又は基準
電圧源が必要とされる. 本チップは, 電源電圧や温度に依存しない基準電流又は基準電圧を生成する, 特に, 電源電圧が 1Ｖ以下の低電力動作においても安定した電流出力又は電圧出力を得ることができる. また, チャ－ジポンプ回路では, トランジスタに高い耐圧（電源電
圧の 2 倍以上）が要求され. 本チップは, 特殊プロセスを必要としない低コストの高性能なチャジポンプ回路を実現する.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ンジスタ数：10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コ

ンバータなど）1．5bit 冗長構成の 8bit Pipeline ADC
東京工業大学理工学研究科

吉原 慶, 浦野 達也, 松澤 昭

概要：本試作は, 4 月から研究室の一員となった新入生に, チップ試作の流れを把握してもらうべく, パイプライン A/D コンバータの設計を主に新人のみで行ったものである. 設計の際は先輩の修士論文を参考にした. 実際に作成した A/D コンバータの仕様は, サンプリ
ング周波数 100MHz, 電源電圧 1.8V, 分解能 8bit として設計を行った. 本 A/D コンバータ
は, オペアンプのオフセットに対する耐性を向上させるため, 1.5bit 冗長構成を採用しており, S/H ステージ, 1.5bit ステージが 6 段, 最終段は 2bit のフラッシュ A/D コンバータといった構成になっている. オペアンプにはゲインブースト回路を有する pmos 入力のフォー
ルデッドカスコードアンプを用いている. また, 差動構成にしているため, コモンモード
フィードバック回路をゲインブースト, オペアンプそれぞれに使用している. 実際に作成した素子の占有面積は 1.44mm×0.61mm となった.

参考文献：［ 1 ］宮原, "パイプライン型 A/D 変換器の高性能化と最適設計に関する研究",東京工業大学大学院理工学研究科修士論文（2006）.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA， トランジ
スタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

3-3
169

第
３
章
チ
ッ
プ
試
作
報
告

オンチップサンプリングオシロ
早稲田大学大学院情報生産システム研究科

石坂 耕助, 吉原 務

概要：システム LSI における, 高速化, 低電圧化に伴い, 電源ノイズによる回路動作への影響が問題となっている. 高速で変化する電源ノイズを, チップ外部から観測をおこなう場
合, パッド容量やボンディングワイヤ等の影響を受け正確な波形の評価が困難となる. 正確な評価を行えるようにチップ内部で外部からの観測を可能とする処理を行う回路を設計・試作を行った. 本チップにはノイズ源とする多数のインバータと, そのインバータの電源電
圧をサンプリングするためのサンプリングクロック発生回路と, 電圧値をホールドするためのサンプリングヘッドから構成される. サンプリングクロック発生回路とサンプリングヘッ
ドにより高速な電源電圧波形を低速に変換し LSI 外部へと出力することが可能となる.

参考文献：M.Takamiya, M.Mizuno, K.Nagata,“A 100-GSa/s Sampling Oscilloscope Macro for Checking Signal Integrity in LSI,”Technical report of IEICE,pp.4348,May2002

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

標準 CMOS プロセスを用いた太陽電池およびオンチップ電源回路
東京大学生産技術研究所

坂井田 耕輔, 安福 正, 荒木 貴弘, 石田 光一, 桜井 貴康

東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

高宮 真

竹内 健

概要：（ 1 ）太陽電池を標準 CMOS プロセスを用いてを実現した場合の, 高性能化のための指針を解明することを目的とし, 実測を通じて, オンチップ太陽電池の性能限界・出力電圧変動を調査するための評価 TEG を試作した. 設計 TEG の種類は, 構造別（n+受け型太陽電池, p+受け型太陽電池）, トランジスタ別（1.8V トランジスタ, 3.3V トランジスタ）について比較評価が出来るよう考慮してある. （ 2 ）オンチップ昇圧回路（ブーストコンバー
タ）の出力電圧を制御するための回路の改良型を試作した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
3-3Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

試作ラ

チップ種別：TEG（特性評価回路など）

170

第
３
章
チ
ッ
プ
試
作
報
告

共振クロック分配回路および電力線通信チップ
東京大学生産技術研究所

坂井田 耕輔, 中村 安見, 柵木 雄介, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：本試作では 2 種類の回路を試作した. （ 1 ）クロック分配回路の低消費電力化を目的として, 共振クロック回路方式の適応周波数範囲を広げるため, 非共振回路, 共振回路, 共振回路に工夫を加えた回路の比較検討を行うための回路を設計した. 非共振回路に比べ, 消費電力を削減することが可能とされるが, ターゲットとする共振周波数よりも低周波数で動作させると消費電力の増大やダブルスイッチング問題を引き起こすため, これを改善する回
路を共振回路に実装した. （ 2 ）電源線に信号を重畳する電力線通信方式について, 実際に信号を重畳させて回路が正しく動作するかを調べるためにプロセッサを実装した. 極力小さい面積で実装することを目的とし, 8bit の加減算がプロセッサを設計した. またフリップフ
ロップにより構成されるメモリも実装した.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：導電膜を用いたノイズ抑制体の試作と抵抗素子のばらつき検証
東北大学大学院工学研究科

山口 正洋, 室賀 翔, 鳥塚 英樹, 難波 志織

概要：本研究グループでは，磁性膜をチップ内に集積化し，膜内で発生するジュール損失
および強磁性共鳴損失を利用して，電子機器や半導体集積回路の電流に起因した電磁ノイ
ズをチップレベルで抑制する技術の開発を進めている．本チップ試作では，膜内のジュー
ル損失の発生機構について別途考察した内容に関する実証実験を行うためのパターンを試作した．線路の特性インピーダンスは抵抗分が存在するため完全には 50 Ω にできないが，数値計算により広い周波数にわたってなるべく 50 Ω に近くなるよう設計した．また，ばらつき検証のための抵抗値測定用のパターンも作製した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ロー

チップ種別：その他

ソフトウェア無線用小面積低電力 ΔΣ 変調器
慶應義塾大学理工学部電子工学科

白石 圭, 志方 明, 石黒 仁揮

概要：ソフトウェア無線用アナログディジタル変換器の回路を設計し本チップに搭載した.
本試作では, 小面積（＜300um2）かつ低消費電力（＜1mW）で動作するデータ変換器の実現を目標とした. ソフトウェア無線機においては, 移動体無線通信端末の小型化と同時に,様々な通信規格の信号帯域幅に合わせた電力消費量でデータ変換することが求められる. この要求を満たすために, 逐次比較 ADC を内部量子化器に取り込んだアーキテクチャを用いた 2 次 ΔΣADC を考案した. これにより, 量子化器部分の小面積化と低消費電力化を実現した. また, 逐次比較 ADC で使用する容量 DAC と ΔΣ ADC の帰還 DAC の時分割共有により, 大幅な面積削減を実現した. 一方で, 信号帯域に依存した低消費電力を実現するため,スイッチトオペアンプの技術を採用し, 積分器に含まれるオペアンプの電流を未使用時に遮断できる構成にした. これにより, 消費電力が動作速度に比例するパワースケーラビリティーを実現し, アプリケーションに応じて, 効率よく消費電力量を変化させることのできる ADC を実現した. 現在, チップの評価を進

171

めている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

高前田 伸也, 森 洋介

東京工業大学情報理工学研究科

若杉 祐太

概要：MIPS32 命令セット互換のマルチサイクルプロセッサの試作を行った．このプロセッ
サは命令フェッチ，デコード，レジスタフェッチ，実行，メモリリード，メモリライト，
ライトバックの 7 ステージで構成される．各ステージを進めるには 1 サイクルを要するが，乗算命令および除算命令の場合のみ実行ステージに 32 サイクルを要する．キャッシュメモ
リの実装をせず，メモリアクセスは外部に用意した 1 ポートのメモリと直接行う．本チッ
プは当研究室で開発した Linux の動作する MIPS システムシミュレータ SimMips［ 1 ］をベースに，計算コア命令のみに絞って設計を行い，開発期間を大幅に短縮した．設計には京都大学提供版のスタンダードセルライブラリを用いた．また，専用の評価ボードを開発
し，C 言語で記述されたアプリケーションの動作を確認した．

参考文献：［ 1 ］藤枝他，SimMips: 教育・研究に有用な Linux が動く 5000 行の MIPS システムシミュレータ, コンピュータシステ
ム・シンポジウム（ComSys2008）論文集, pp. 143-150 （2008）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，
Mentor 社 Calibre，
プロセッサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

第
３
章
チ
ッ
プ
試
作
報
告

32 ビット MIPS 互換マルチサイクルプロセッサ
東京工業大学工学部

3-3

チップ種別：マイクロメニーコアプロセッサのためのオンチップルータの試作
東京工業大学大学院情報理工学研究科
慶應義塾大学大学院理工学研究科

渡邉 伸平, 若杉 祐太
松谷 宏紀

概要：近年，プロセッサ・アーキテクチャは，1 つのチップ上にたくさんのコアを搭載する
メニーコアの時代へと向かいつつある．メニーコアにおいては，チップ上のコア同士が通信するためにオンチップルータが必要となる．本試作では，オンチップルータを設計し，チップ上にルータ 0 からルータ 3 の 4 つを配置した．入出力ピン数の都合により，外部にはルータ 0 およびルータ 1 の入力ポートと，ルータ 3 の出力のみを接続し，ルータ 0 およびルータ 1 からパケットを入力し，ルータ 3 から出力するという構成となっている．設計には京都大学提供版のスタンダードセルライブラリを用いた．

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

32 ビット MIPS 互換マルチサイクルプロセッサ
東京工業大学大学院情報理工学研究科
東京工業大学工学部

若杉 祐太

高前田 伸也, 森 洋介

概要：MIPS32 命令セット互換マルチサイクルプロセッサの試作を行った．本プロセッサ
は，命令フェッチ，デコード，レジスタリード，実行，メモリリード，メモリライト，ライトバックの 7 ステージをもつ．各ステージは 1 サイクルを要するが，乗除算命令のみ実
行ステージに 32 サイクルを要する．内部にキャッシュメモリは実装せず，メモリアクセス
は外部に用意した 1 ポートメモリと直接データの授受を行う．また，本チップは当研究室で開発した Linux の動作する MIPS シミュレータ SimMips［ 1 ］ をベースに，計算コア命
令のみに絞って設計することで開発期間の大幅な短縮に成功した．設計には京都大学提供
版のスタンダードセルライブラリを用いた．また，専用の評価ボードを開発し，C 言語で

3-3
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第
３
章
チ
ッ
プ
試
作
報
告

書かれたプログラムの動作を確認した．

参考文献：藤枝他，SimMips: 教育・研究に有用な Linux が動く 5000 行の MIPS システムシミュレータ, コンピュータシステム・シ
ンポジウム（ComSys2008）論文集, pp. 143-150 （2008）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

生体用途向けワイアレスセンサ試作（TC6）
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：口腔内において, 食物の滞留時間を測定するための温度計測と非侵襲的な血糖値計測を行うことを目指したワイアレスセンサを試作した. 本試作に先立ち, 温度計測について一連の要素回路 TEG 試作を行い, 若干の外付け部品とともにチップを義歯内に封止して, 臨床的に要求される温度測定範囲（0℃～70℃）, 測定頻度（温度：8Hz～10Hz, 血糖値毎分1 回）は, 充足可能と判断した. TEG 試作で検証した回路に, 外付けの酵素電極を用いた電位測定のための回路を付加, 温度と血糖値のデータを SRAM に記録した上で, 10MHz のキャリアを用いて 19.2kbps のシリアル通信を行うよう, 実装を行った. 近接時の通信を前提として, TEG 試作で一度廃したオンチップコイルを再度搭載した.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th Workshop on Synthesis And System Integration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：アナデジ混載

トランジスタ数：100,000 以上

試作ラ1Gbps×4ch 光無線 LAN 用ビジョンチップ
大阪大学大学院情報科学研究科

香川 景一郎概要：我々は，受光素子として，通信対象の位置を探し出す「撮像」と，高速光通信を行うための「データ受信」の二つの機能をもつイメージセンサを用いた新しい屋内用光無線 LAN システムを提案している．複数データを同時に受信できる特徴を利用し，ダウンリ
ンクに波長多重通信を適用できる 1.25Gbps×4 センサを設計した．設計時にパッケージ，
I/O セル，その他配線容量・抵抗などの寄生素子の等価回路を与え，トランジスタサイ
ズ，バス配線幅を最適化した．また，光信号のオフセットを除去するために自動オフセッ
トキャンセル回路，波長間クロストークを除去するアナログマトリックス回路を内蔵した．高速光信号は, LVDS （low voltage differential signaling）または CML （current
mode logic）で出力する．オンチップで A/D コンバータを搭載し, 画像信号をデジタルで読み出すことができる．昨年度作製したチップのバグを修正した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso， トランジスタ数：10,000 以上，100,000 未満 試作
ラン：ローム CMOS 0.18μm 7.5mx10mm チップ

チップ種別：イメージセンサ/スマートセンサ

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173

第
３
章
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ッ
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試
作
報
告

平成20年度第6回ローム CMOS 0.18um 試作（ RO18086 ）A Hamming Distance Associative Processor Employing TimeDomain Techniques
東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

Bui Trong Tu

柴田 直

概要：Traditional CAM usually performs an exact-match operation between the input data and stored data. If no exact-match is found, then a nomatch flag is asserted. But many advanced applications have required the detection of not only exact-match data but also nearest-match data. In these applications, the constraint of searching for an exact-match is relaxed to find the nearest match when there is no exact match. In order to realize this function, some advanced architectures have been developed based on the CAM technology for the minimum/nearest Hamming-distance search. Moreover, insome applications we want to search for not only the nearest-match but also an r-th nearest-match between the input data and template data. In thesecases we need functions like in rank-order filters or rank-order searching circuits. In this regard, we have developed an r-th nearest-match Hamming distance associative processor using a time-domain technique. Namely, the processor uses digital circuitries for bit comparisons and delay-time technique toidentify the winner. In the system, Hamming distance is represented as a delay-time signal in time domain. A step signal is delayed by dT when searchdata bit and stored data bit, i.e. template bit, are not identical. As a result, the Hamming distance is proportional to the delay time. A rank-order searching circuit developed in a previous work is utilized here to search forthe r-th nearest distance based on these delay times. The delay time dT is programmable so as to guarantee the correct operation of the searching circuit. The proof-of-concept chip was designed and fabricated using a 0.18um 1P5M CMOS technology. The proposed Hamming distance associative processor consisting of 64-bit 32-words for the purpose of demonstration occupies a core area of 0.65mm  0.445 mm. The cell size is 7.84 um  12.4
um. The mechanism is preserved for extended cases where a larger number of template words are required. Due to the simple architecture of the rank-order-searching circuit, the system can be extended so that a “top-k”
of nearest match results can be searched for in parallel. Operation of the system has been verified by simulation results.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

三角波重み付けチャージサンプリングフィルタ
早稲田大学先進理工学研究科
早稲田大学理工学部

西島 武良, 菅 真吾, 松本 隆

松山 明誉

概要：携帯電話, 無線 LAN, GPS などの無線通信システムが実用化されているが, 現在の無線機では利用したい無線通信シス
テム専用のハードウェアが必要である. 近年, ハードウェアを変更せずにソフトウェアを変更することで様々な無線通信システムに対応できる「ソフトウェア無線機」が脚光を浴びている. ソフトウェア無線機は, ハードウェアを変更することなく, プログラ

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３
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試
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告

ムを変換することにより無線機としての特性を変更し, ひとつの無線機で複数の無線通信システムに対応することを可能とする無線機である. そのマルチモードの無線機を実現するためにはマルチモードのフィルタが必要になる. それを達成するためのフィル
タとしてチャージサンプリングがある. 本試作ではこのチャージサンプリングの特性を確認するため基本的なチャージサンプリングと入力に三角波関数で重み付けを行うチャージサンプリングを試作した. 現在, オシロスコープなどを用いて測定中である.

参考文献：［ 1 ］A.Mirzaei, A.A.Abidi, et al., "A Second-Order Anti-aliasing Prefilter for an SDR Receiver", IEEE Custom Integrate Circuits Conference,2005, pp.629632

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

CMOS デバイスのウェハ間，ウェハ内，ダイ内ばらつき解析用 TEG 試作
広島大学大学院先端物質科学研究科

賀谷 彰大, 和泉 伸也

広島大学ナノデバイス・バイオ融合科学研究所

上口 光,
マタウシュ ハンス・ユルゲン,
小出 哲士

概要：半導体微細加工技術の進歩により，トランジスタの微細化が進み，集積回路の小型化，高速化が図られてきた．しかし，製造プロセスの微細化が進むにつれて，製造条件の揺らぎが顕著になっており，ばらつきに対処するための設計手法が必要となっている．そこで本試作では，実チップ上でのばらつきの影響の解析を行うため，単体 MOS のばらつきの影響を調べる TEG，ウェ
ハ内とダイ内ばらつきの分離を行う為の TEG，回路レベルでのばらつきの影響を調べる TEG を多数搭載した．また，別試作において，本試作と同回路の TEG 設計を行っている為，ウェハ間ばらつきの影響を解析できると期待される．これらの結果より，回路レベルでのばらつき予測，ばらつきを考慮した回路設計の指針を得ることが期待される．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，Synopsys 社 Star-RCXT, Silvaco 社 SmartSPICE，
満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未

チップ種別：TEG（特性評価回路など）

ALU 試作
首都大学東京理工学研究科

福永 力, 田中 和人, 大橋 常毅

概要：当研究室で開発されたプロセッサの ASIC 化を図るべく VDEC のチップ試作に参加.
VDEC の CAD システムを導入するためのテスト及びチップの設計工程を学ぶことを目的として簡素な ALU 回路を試作した. この ALU は基本論理演算や加減算, ビットシフトなど
16 の命令を持つ. 回路は Verilog-HDL で記述し, 設計・検証ツールとして Design_Compiler, Astro, Verilog-XL, Star-HSPICE , Calibre を使用した. また VDEC にて提供されている CAD 講習会や 各種資料が大変参考になった. これらのおかげで右も左も分からない
状態からのスタートであったが, 何とかレイアウトデータの提出までこぎつけることができた. この場を借りて VDEC の関係者の方々に感謝する次第です. 今後チップの動作テストをした後に本命であるプロセッサの作成を行う予定.

設計期間： 0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog -XL ，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以

チップ種別：演算回路（乗算器，除算器など）

オンチップ・スパイラルインダクタ TEG 試作
中央大学大学院理工学研究科
中央大学理工学部

荻野 達也

中澤 啓悟, 杉本 泰博

概要：近年, プロセスの微細化に伴い, チップ表面の平坦化を図るために配線の無い部分にダミーメタルを配置する必要が生じている. しかし, このダミーメタルによるインダクタのＱ値の低下が懸念されており, ダミーメタルがインダクタに及ぼす影響を明らかにする必要があった. ダミーメタルがインダクタに及ぼす影響として, うず電流損と配線基板間容量の増加によるインダクタのＱ値および自己共振周波数の低下が考えられる. そこで, サイズの異なるダミーメタルを配置したパターンや, 数種類のダミーメタル禁止領域を持つスパイラ
ルインダクタを試作し, インダクタのＱ値やその他各成分の測定を行い, ダミーメタルがインダクタに及ぼす影響に関して検討を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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第
３
章
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試
作
報
告

コンパレータアレイ
東京大学工学系研究科

島添 健次, 石 伯軒, 高橋 浩之

概要：本研究室では, PET （Positron Emission Tomography）や MSGC （Micro Strip, Gas Chamber）などのガンマ線, 中性子などの放射線検出器への使用を目的として, 放射線用の信号処理 ASIC の開発を行っている. ここでは従来の波高値計測用の ASIC とはことなり, 新しい計測方式である TOT （Time Over Threshold）方式 （PWM Pulse Width
Modulation 方式）の信号処理回路の実現を目的として回路の一部である, コンパレータのアレイチップの TEG を作成した. TOT 方式を用いることで波高値をパルス幅に変換することでより消費電力が少なく, 配線数もすくないよりシンプルなシステムを構築可能となる.
本技術は高分解能の放射線検出器にとって重要なコンポーネントとなる. 32 チャネル分のコンパレータアレイを搭載している.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：100 以上，

チップ種別：TEG（特性評価回路など）

微細化に向けた連想メモリ評価チップ
広島大学大学院先端物質科学研究科

今福 渉, アンサリ タニア, 榊原 尚吾

広島大学ナノデバイス・バイオ融合科学研究所

小出 哲士,
マタウシュ ハンス・ユルゲン

広島大学工学部

川畑 明雄

概要：あいまい検索を要するようなアプリケーション（画像認識・圧縮技術など）にとって，最小距離データを検索する機能メモリは大変重要な部分である．このような機能メモ
リを高速・小面積・低消費電力な全並列型アナログ・デジタル連想メモリで実現するために，0.35 umCMOS テクノロジから 0.18 um テクノロジへ移行する際，MOS サイズのスケーリングを行うことで，高速・小面積・低消費電力な連想メモリの動作検証を行っている．この試作チップは 256-bit，64 行のハミング距離を用い，連想メモリを用いた応用アプ
リケーションである文字認識が実現可能である．シミュレーションにより検索時間は 80
ns 以下，アナログ部分の消費電力が 30 mW 以下，面積は 1.44 mm2 と 0.35 um テクノロジと比較して 2 倍の高速化，1/5 の消費電力となった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Silvaco 社 SmartSPICE, Synopsys 社 Star-RCXT, Synopsys 社 Hercules，
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000 以上

試作ラン：ローム

チップ種別：メモリ

はんだ不良の検出を容易とする設計法の検証
徳島大学工学部

加藤 健二, 樽見 洋, 石川 将司, 尾形 祐紀, 小山田 裕矢, 四柳 浩之,
橋爪 正樹

概要：プリント基板上の故障で最も発生頻度の高いはんだ不良による故障に対する検査方法として， IC 内の入力保護回路を変更し，入力保護回路の電流測定による故障判定を行う
検査容易化設計回路を作成した. 従来の入力保護回路と検査容易化設計入力保護回路の比較をするために，各入力を単独で検査する場合の DC 特性測定用回路，12 個の入力保護回路
を並列接続して検査する回路を各入力保護回路に対して設計した. また，回路内部の故障検出に与える影響調査のために，トランスミッションゲートを疑似故障として挿入した故障
検査能力評価用回路を埋め込んだ. チップ間接続の検査能力評価のために，他チップの検査
入力としてバウンダリスキャンによる出力を用いる検査入力印加回路を設計した. 試作チッ

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第
３
章
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試
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報
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プにより検査容易化入力保護回路の DC 特性，検査時間などの特性評価を行い今後の改良を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 CalibrexRC，2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

複数ネットの隣接配線を持つビアオープン故障検出のための TEG 試作
徳島大学工学部

樽見 洋, 加藤 健二, 石川 将司, 尾形 祐紀, 小山田 裕矢, 四柳 浩之,
橋爪 正樹

概要：集積回路で発生するビアオープン故障について, 断線信号線が複数ネットの隣接配線を持つ場合の各隣接線の故障動作に与える影響を解析するための回路を試作した. 試作チッ
プには，故障回路として ISCAS89 ベンチマーク回路 s208c および s420c にそれぞれにビア
オープン故障を挿入した回路を合わせて 5 回路, 正常回路として故障を挿入しない 2 回路を埋め込み, また隣接配線からの影響を調査する回路として, 断線信号線に対してデザインル
ールを満たす最小配線間隔で並走する隣接配線を設計し, 隣接配線長を変化させた 3 回路を埋め込んだ. 試作チップの正常回路と故障回路に対して検査用パターンを入力し, 正常回路の出力論理値と故障回路の出力論理値を比較することで故障検査を行い, また, 隣接信号線
長の違いによる断線信号線への影響調査を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 CalibrexRC，2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μ m

DC-DC コンバータ制御 LSI の開発
富山県立大学大学院工学研究科

市川 正貴, 松田 敏弘, 岩田 栄之

概要：DC-DC コンバータの小型・軽量化・高効率化などを実現するためには, 安定制御が可能で, 汎用性のある制御回路が必要となる. 当研究室では, 従来から 1.2 umCMOS プロ
セスで DC-DC コンバータの制御 LSI の検討を行ってきた. 今回の試作では, 基本的な回路
ブロックを, より微細な 0.18 umCMOS 技術を用いて実現することを目的とした. ヒステ
リシス制御方式用の比較器, 誤差増幅器, 基準電圧発生回路, ソフトスタート回路, AND 回路を設計した. ソフトスタート回路は, DC-DC コンバータ起動時に, 出力電圧をゆっくり立ち上げて, リンギングが発生するのを防ぐ. 今後, 2 つの LSI を組み合わせて, 基本的なDC-DC コンバータの評価を行う予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

RFID 用の IC タグの試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン,
吉岡 正浩

概要：試作した IC タグは送信周波数として 315ＭＨz を用い, 微弱無線局として運用される. その通信距離は 1ｍ程度を想定している. IC タグはパッシブ型であり, IC タグを駆動する電源は受信した電波から生成する構成である. 微弱無線局は法令により 3ｍの距離における電界強度が制限されるため, 基地局から送信された電波を整流するだけでは IC タグの動作に十分な電力を得ることが困難である. そのため試作した IC タグでは, 受信電力を蓄積し間欠的に送信回路を駆動する新たな電源回路を搭載している. 本試作ではその電源回路の動作確認を主たる目的とした. 試作した IC タグは, 前述の「電源回路」の他, 受信波から内部クロックを生成する「クロック回路」, 固有の認識番号を送信する「送信回路」の 3 種の回路ブロックからなる. 実験による動作確認により, 提案した電源回路が受信電力を蓄積し送信回路等の電源として間欠的に動作することが確認された. 電源回路自体の消費電流は 8μA に抑えられ, その一方で負荷には通信

177に十分な電力を供給可能であった.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ロー

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

1Ｖ以下ナノワット基準電流電圧回路とチャジポンプ回路－ＩI
福岡県産業・科学技術振興財団

黄 章財

早稲田大学大学院情報生産システム研究科

李 ナ, 井上 靖秋

概要：近年, センサネットワークのノード装置などのような電池作動の装置の普及に伴い,アナログ回路やデジタル回路のＬＳＩの設計要求の一つとして, サブ 1Ｖ領域の超低電圧且
つナノワットの超低電力での動作補償が重要となってきている. かかる超低電圧・超低電力回路に於いては, 集積回路のアナログ回路要素に適切にバイアスを加えるために, 超低電
圧・超低電力で作動し出力が周囲温度に依存しない（または不感の）基準電流源又は基準
電圧源が必要とされる. 本チップは, 電源電圧や温度に依存しない基準電流又は基準電圧を生成する, 特に, 電源電圧が 1Ｖ以下の低電力動作においても安定した電流出力又は電圧出力を得ることができる. また, チャ－ジポンプ回路では, トランジスタに高い耐圧（電源電
圧の 2 倍以上）が要求され. 本チップは, 特殊プロセスを必要としない低コストの高性能なチャジポンプ回路を実現する.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：10 以上，100 未満
ンバータなど）3-3

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コ

第
３
章
チ
ッ
プ
試
作
報
告

生体信号センシングおよび刺激印加のための回路（B4）慶應義塾大学理工学部

横山 祐介, 山口 昌也

概要：本試作では信号が微弱で低周波数域に存在する生体信号をセンシングするための信号増幅, および同一電極に対してアーチファクトを抑えながら刺激信号を印加することのできる刺激印加制御回路を 16 チャンネル搭載した chip を設計した. 前回の試作との変更点は
まず信号増幅を行うブロックにおいて, 全体の増幅率を 20dB から 80dB まで変化させることができる. またハイパスフィルタを含むことによって CMOS 増幅器によるオフセットノ
イズを低減し, オフセットを増幅してしまうことによって後段の増幅器の入力範囲から外れてしまうことを防ぐ設計となっている. また刺激印加制御回路においてはよりアーチファクトの影響を低減するために, 信号記録フェーズと刺激印加フェーズの間にオフセットキャン
セルフェーズを作り増幅器のオフセットノイズをキャンセリングできるよう設計した. さらに全体の面積の縮小化のために使用するキャパシタを MIM キャパシタから MOS キャパシ
タに変更した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

神経信号センシングシステム用チップ（W2）慶應義塾大学理工学部

山口 昌也

概要：以前試作を行った「神経細胞刺激の為の信号生成回路（W1）」のバージョンアップ
として設計を行ったチップである. 前回に比べて改善した点としては, 1 つのディジタル入力から, 16ch の出力波形を生成できるようにした点で, 出力波形は任意のタイミング, 任意の波形を生成できるようになっている. また, チップ内に大きなデカップリングキャパシタを搭載することと, ガードリングなどを用いることにより, ディジタル回路で発生したノイズを低減し, より高精度な波形を生成できる回路となっている. 神経信号をセンシングする回路も搭載しており, ワンチップで神経細胞への刺激印加と信号のサンプリングを行えることと, 出力をアナログ MUX を用いてまとめることにより少ない入出力でシステムを達成す
ることを目標としている.

3-3
178

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混

載

第
３
章
チ
ッ
プ
試
作
報
告

イメージセンサ基本動作確認用 TEG
富山商船高等専門学校情報工学科

塚田 章, 新田 真浩, 吉田 成朗

概要：本チップは，我々の研究室で初めての試作チップである．設計は，金沢大学秋田研究室のご指導のもと情報工学科の 2 人の学生が行った．試作回路は，16×16 の基本的なイ
メージセンサ（シフトレジスタ有りと無し）と 4×4 の対数変換型イメージセンサである．
シフトレジスタ無しの 16×16 イメージセンサでは，16 ピンの行選択入力と 16 ピンの各列
出力端子をもち，撮像素子自体の基本動作確認とばらつきの度合いの確認を目的としている．シフトレジスタ有りの 16×16 イメージセンサでは，シフトレジスタの基本動作確認を目的としている．また，4×4 の対数変換型イメージセンサでは，リセット信号の変調による疑似対数変換回路の動作確認を目的としている．本試作を基礎として，将来的には錯視発生機構の数理モデルのイメージセンサ化を目指す．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，
0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS

切り替え型 CMOS 集積化アクティブ磁界プローブ
東北大学大学院工学研究科

山口 正洋, 鳥塚 英樹, 難波 志織

概要：近年，電子機器の発展に伴い，不要電磁放射による EMC 問題が顕在化している．その対策としては，LSI の近傍磁界を測定し，ノイズ源や伝播経路を特定する必要がある．そこで我々の研究室では高周波・高空間分解能の集積化マイクロ磁界プローブの開発を行っている．本試作では，チップ上にコイルの切り替えスイッチ，チップ上に高周波差動アンプ，差動シングルエンド変換バッファを設計した．目標とする性能は，利得 15 dB 以上，
カットオフ周波数 1 GHz 以上である．磁界検出用として 3 つのコイルを設計した．また，コプレーナ線路の伝送特性を正確に測定するため，校正用レイアウトを設計した．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

ム CMOS 0.18μm 2.5mm 角チップ

試作ラン：ロー

チップ種別：その他

SSO ノイズ測定 TEG
福岡工業大学情報工学部

松原 裕之

概要：シグナルインテグリティ対策の一つとして SSO ノイズ（同時 I/O 出力ノイズ）が問題となっている. 複数の出力 I/O が同時に状態を変えると電源システム（LSI 内部コア+I/
O リング+パッケージ+PCB 基板）内の変動電流が一定の電圧を誘導し, 電源電圧のバウン
ドや出力 I/O, 入力 I/O, 内部ロジックに対してジッタや信号の反転などの好ましくない過渡的現象を引き起こす. 本 TEG は SSO ノイズを測定するため, 出力 I/O の同時スイッチン
グ割合を調整可能な構成とした. TEG の 1 辺から取り出せる最大 32 本 I/O に対して, 電源
I/O（VDD,VDE, VSS）の配置, 出力 I/O の駆動能力や本数等のパラメータを振り分け,
SSO ノイズに強い・弱い構成にした. 東西の各辺に駆動能力が異なる最大 20 本の Aggressor（出力 I/O）を配置し, 東西の中央に 1 本の Victim（入力 I/O）を設け, Victim の遅延量を測定できる構成をとった. 2009 年 2 月末の TEG 納品後, 3 月に測定用治具, 電源回路を製作し, 基本的な SSO ノイズの発生と Victim の影響波形（3MHz の方形波）の 2 点を確認した. 今後は専用プリント基板と測定プ

179

ログラムを製作し, 20MHz 程度の条件で SSO ノイズの測定を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：TEG（特性評価回路など）

広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：口腔内において, 食物の滞留時間を測定するための温度計測と非侵襲的な血糖値計測を行うことを目指したワイアレスセンサを追加試作した. 温度センサと外付けの酵素電極を用いた電位測定のための回路を有し, 温度測定を秒約 8 回, グルコース濃度計測を毎分約1 回行い, データを 10bitADC で変換した後, 120kbitSRAM に記録する. 蓄積されたデータ
は, 10MHz のキャリアを用い, 一括して 19.2kbps のシリアル通信を行うよう, 実装を行った. チップ面積削減と実装の容易性を勘案して, 直前の試作で搭載した通信用オンチップコ
イルを再度廃した. 実験のため各種実装を行うことから 2 ロット 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th
Workshop on Synthesis And System Integration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

第
３
章
チ
ッ
プ
試
作
報
告

生体用途向けワイアレスセンサ試作（TC7）
広島大学ナノデバイス・バイオ融合科学研究所

3-3

トランジスタ数：100,000 以上

試作ラ生体用途向けワイアレスセンサ試作（TC7）
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：口腔内において, 食物の滞留時間を測定するための温度計測と非侵襲的な血糖値計測を行うことを目指したワイアレスセンサを追加試作した. 温度センサと外付けの酵素電極を用いた電位測定のための回路を有し, 温度測定を秒約 8 回, グルコース濃度計測を毎分約1 回行い, データを 10bitADC で変換した後, 120kbitSRAM に記録する. 蓄積されたデータ
は, 10MHz のキャリアを用い, 一括して 19.2kbps のシリアル通信を行うよう, 実装を行った. チップ面積削減と実装の容易性を勘案して, 直前の試作で搭載した通信用オンチップコ
イルを再度廃した. 実験のため各種実装を行うことから 2 ロット 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th
Workshop on Synthesis And System Integration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

3-3
180

第
３
章
チ
ッ
プ
試
作
報
告

チップ種別：アナデジ混載

トランジスタ数：100,000 以上

試作ラ平成20年度第7回ローム CMOS 0.18um 試作（ RO18087 ）超解像度画像処理用位相限定相関プロセッサ
東北大学未来科学技術共同研究センター
東北大学工学部

宮本 直人, 大見 忠弘

半澤 克彦

概要：超解像度処理とは, 複数の低解像度画像から一枚の高解像度画像を生成する画像処理のことである. 超解像度処理を行うためには, 1画素よりも細かいサブピクセルレ
ベルで画像のレジストレーションを行う必要がある. 位相限定相関とは, 画像の位相成分を用いて相関を取ることにより, 画像間の位置ずれを1/100サブピクセルの精度で求めることができるアルゴリズムである. 本プロセッサは 24 ビット 512 ワードの SRAM を二個装備し, それぞれの SRAM に BMP 画像を入力し, 画像間の位置ずれ情報を出力する.
133MHzで動作した場合, 本プロセッサは512x512ピクセルの画像の位相限定相関を60msec（16fps）で求めることができる. データパスには24ビット浮動小数点演算器を搭載し,倍精度浮動小数点演算に対して60dBという低い演算誤差を達成した.

参考文献：Naoto Miyamoto, Koji Kotani, Tadahiro Ohmi, "A 3.7x3.7mm^2 310.9mW
105.2msec 512x512-Pixel Phase-Only Correlation Processor," Journal of Robotics
and Mechatronics, Vol.17, No.4, pp.395-400, August, 2005

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100,000 以上

試作ラン：

チップ種別：アナログ/デジタル信号処理プロセッサ

インダクタ結合インタコネクトを利用したバイオセンサ向け無線送受信回路
ver.2
広島大学大学院先端物質科学研究科

岡 治美, 岩田 穆

広島大学ナノデバイス・バイオ融合科学研究所

亀田 成司

概要：3 次元集積回路技術において, スパイラルインダクタ対の磁界結合を用いた無線通信手法が注目されている［ 1 ］. 本試作では, バイオセンサ向けに低転送レートで低消費電力の並列無線送受信回路を試作した. 低消費電力化のために, 送受信回路を同期型にして複数のデータ用受信回路の電力を 1 つのクロック用受信回路で制御する. また, 受信回路を差動構成にすることで耐雑音特性の改善を図り, 送受信のタイミングを調整することでクロストークノイズ抑制の対策を行った. 送受信回路サイズ 330um×390um, インダクタサイズ 300um×300um, 通
信可能距離 200um, 転送速度 50Mbps, 転送回路数 5x5ch（内クロック用送受信回路 1ch）で設計した. 2.36uW/
ch@50MHz の低消費電力化を達成した.

3-3

参考文献： ［ 1 ］ M. Sasaki and A. Iwata, "A 0.95mW/1.0Gbps Spiral-Inductor
Based Wireless Chip-Interconnect with Asynchronous Communication Scheme", VLSI Sympo Dig. Tech. Papers, pp.348351, （2005）

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC，Cadence 社 spectre, Agilent 社 ADS，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：通信（RF 回路，ATM など）

九州大学システム情報科学府

黒木 幸令, 内畠 春樹, 田代 紘之古賀 宗典, 中島 裕介

概要：今回の試作では, 教授の指導の下, 修士 2 名, 学部生 2 名がそれぞれ別々の回路を試作した. 一つ目が,BOST（Built-Out Self-Test）に用いる高精度電流源のための, スイッチトキャパシタ抵抗のスイッチング周波数
校正回路である. この回路は, 差動増幅回路と VCO を用いたフィードバック回路により周波数を校正し, カウン
タ回路による記憶, PLL での出力を行うものである. 二つ目が, BOST に組み込むテスタ回路の 1 つとして, 電圧
指定電流測定を行う回路である. この回路は, 中で用いたオペアンプにスイッチトキャパシタによるオフセット
キャンセルを加え, 精度向上を図った. 三つ目が, RFID タグの充電における整流回路である. この回路は, 交流電圧を入力したときに, 直流電圧を充電用コンデンサに充電するものであり, ダイオード等を用いず, 全て MOS ト
ランジスタを用いて試作している. 最後に, 低電圧用のサブスレショルド領域で動作するオペアンプである. この回路は入力電圧圧縮回路を用いて, 入出力 Rail-to-Rail となるよう設計した.

参考文献：［ 1 ］ 谷口研二著,"CMOS アナログ回路入門",CQ 出版社 （2005）.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満
DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

第
３
章
チ
ッ
プ
試
作
報
告

スイッチトキャパシタのスイッチング周波数校正回路他
九州大学工学部

181

チップ種別：アナログ（PLL, A-D/DC-CMOS 回路における製造ばらつき解析用 TEG
広島大学大学院先端物質科学研究科

賀谷 彰大, 和泉 伸也

広島大学ナノデバイス・バイオ融合科学研究所

上口 光,
マタウシュ ハンス・ユルゲン,
小出 哲士

概要：トランジスタの微細化に伴い，素子特性のばらつきが顕著になっており，製造した回路が期待通りに動作しないという問題が起きている．そこで本試作では，実チップ上でのばらつきの基礎データを得るための TEG を多数搭載した．試作した TEG は，SPICE シ
ミュレーションモデル HiSIM のパラメータ抽出用の単体 MOS，ウェハ内とダイ内ばらつきの影響を分離する為のリングオシレータである．また，HiSIM は表面ポテンシャルに基づいたトランジスタモデルで，トランジスタの現象を複数の物理パラメータで記述しているため，リングオシレータのウェハ内とダイ内ばらつきの影響分離結果に適合するように
HiSIM パラメータを変更することで，ウェハ内ばらつきとダイ内ばらつきの要因となっているパラメータの特定が行えると予想している．これらの結果より，回路レベルでのばらつき予測，ばらつきを考慮した回路設計の指針を得ることが期待される．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys 社 Star-RCXT, Silvaco 社 SmartSPICE，2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm

チップ種別：TEG（特性評価回路など）

WiMAX 用ターボデーコーダ
東北大学工学研究科

新井 宏明, 宮本 直人, 小谷 光司, 伊藤 隆司

概要：高速移動体用通信規格である WiMAX がある. WiMAX は無線通信用の規格であり，無線通信ではエラーが発生しやすいため，このエラーを訂正する回路（ターボデコー
ダ）の作成を行った. ターボデコーダのアルゴリズムは前後の送信データをうまく使うこと
でパリティを作り出し，エラー訂正を繰り返し行うことによりエラーはエラー発生率をシャノン限界に近づけることができるとされたアルゴリズムである. また，今回の作成ではデジタル無線通信では一般的なターボデコーダのアルゴリズムを用いることでより高性能な特性（消費電力や回路面積，スループット，周波数など）が見込めるかどうかを検証するために行った.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
3-3

DesignCompiler，Synopsys 社 Astro，

トランジスタ数：10,000 以上，100,000 未満

作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

試

チップ種別：アナログ/デジタル信号処理プロセッサ

182

第
３
章
チ
ッ
プ
試
作
報
告

イメージセンサの出力回路・制御回路および物体追跡機能要素回路
東京理科大学工学研究科

松崎 可苗, 鋪野 敦紀, 村山 大輔, 佐藤 大樹, 長谷川 新,
加田 健志, 大高 俊徳, 浜本 隆之

概要：本プロセスを用いた設計の環境を整えるとともに, 将来の大規模なスマートイメージ
センサの試作に備えて, 撮像回路とその周辺回路，駆動制御およびアナログ出力回路の基本動作を確認するための検証用チップを試作した. 本チップは，イメージセンサの出力信号を増幅するビデオアンプ回路，イメージセンサを駆動させディスプレイに表示するための様々な制御信号を生成する回路，サイズと構成の異なる様々なフォトダイオードと読み出し回路，高速に動物体を追跡して表示する機能を集積したイメージセンサのための様々な要素回路をそれぞれ集積している．現在，これらの回路の検証を準備しており，フォトダ
イオードの感度やノイズの調査や, 各回路の動作確認をする予定である．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，
上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以

チップ種別：イメージセンサ/スマートセンサ

1V 動作可能なパッシヴ ΣΔ 変調器回路
中央大学大学院理工学研究科
中央大学理工学部

前橋 雄

遠藤 健太, 崔 通, 杉本 泰博

概要：プロセス微細化に伴い, LSI の電源電圧が下がってきている. アナディジ混載システ
ム LSI の普及が進んでいる一方で, 低電源電圧化により精度の良いアナログ回路を設計することは難しくなっている. アナディジ混載 1 チップを維持するため, アナログ回路をオペア
ンプを使用しないで構成する流れがある. そこで, ΣΔ 変調器をオペアンプを使用しないで構成するパッシヴ ΣΔ 変調器を, 電源電圧 1V で設計する方法について検討した. 1V 設計の課題として, スイッチトキャパシタフィルタおよび 1bit DAC のフローティングスイッチ,
コンパレータのオフセット電圧, フリッカノイズが挙げられる. 我々はこれらの課題を解決するため, 信号パスのローバイアス化, 入力信号と DAC リターン信号のスケーリング, コ
ンパレータへのオフセットおよびノイズキャンセル回路の組み込みを行った.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

学習機能及び参照データ最適化を実現した連想メモリ
広島大学大学院先端物質科学研究科

榊原 尚吾, 今福 渉, アンサリ タニア

広島大学ナノデバイス・バイオ融合科学研究所

マタウシュ ハンス・ユルゲン,
小出 哲士

概要：近年，文字認識・物体認識に代表されるパターン認識が注目されている．パターン認識を実現するアーキテクチャとして，連想メモリに着目し，学習機能を付加することで様々なアプリケーションに適用可能である．この LSI は，文字認識への応用を考慮したチップであり，認識率向上のため，連想メモリに参照データ最適化機能を付加したアーキ
テクチャを付加している．文字画像を入力すると，連想メモリにより，あらかじめ格納しておいた文字データベースより最も類似した文字を判断して出力する．学習機能を付加することで，書き手に合わせた最適な文字データベースを作成することができる．提案する連想メモリベース学習回路を測定・評価するため，IC チップを試作した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys 社 Star-RCXT, Silvaco 社 SmartSPICE，
ランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：メモリ

チ
ッ
プ
試
作
報
告

賀谷 彰大, アンサリ タニア

広島大学ナノデバイス・バイオ融合科学研究所

上口 光,
マタウシュ ハンス・ユルゲン,
小出 哲士

概要：プロセスの微細化に伴い，製造ばらつきが回路動作へ与える影響が顕著に表れてきている．そこで本試作では，リングオシレータの TEG を作成し，ばらつきの影響の解析を行う．リングオシレータは，段数が増加すると，ランダムな要因でばらつくダイ内ばらつきの影響が平均化されるため，ウェハ内ばらつきとダイ内ばらつきの影響を分離することができる特徴を持っている．この特徴を利用するため，試作した TEG は，制御信号により段数を変化できるように設計を行った．また，制御信号の組み合わせが異なる場合でも，
リングオシレータの段数が同一になる場合が存在するため，物理的距離の違いによるばらつきの影響も解析可能となっている．その結果を解析することで，回路レベルでのばらつき予測，ばらつきを考慮した回路設計の指針を得ることが期待される．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys 社 Star-RCXT, Silvaco 社 SmartSPICE，
上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

183

第
３
章

製造ばらつき解析用の段数可変リングオシレータ TEG 試作
広島大学大学院先端物質科学研究科

3-3

トランジスタ数：1,000 以

チップ種別：TEG（特性評価回路など）

低位相変動特性を有する分周比可変型ディジタル位相同期ループ
東海大学産業工学部

藤本 邦昭, 佐々木 博文

概要：従来の分周比可変型ディジタル位相同期ループでは逓倍動作を行う場合, 逓倍比に比
例して増大する出力ジッタを低減するために, 分周比余り補正回路を用いて逓倍出力信号の数周期のみ分周比を＋1 補正していた. しかし, この方式は分周比を＋1 補正する位置が逓倍出力信号の初めの数周期に集中していたため出力信号の位相変動が大きくなるという問題があった. 本試作回路では, 余り補正分散回路を用い, ほぼ均等に＋1 補正が行われる構成としており, これにより, 従来回路に比べて位相変動の少ない逓倍出力信号を得る事ができる. 回路動作については, シミュレーションおよび FPGA を用いた実験で既に確認しており, 本試作により集積化した場合にも問題なく動作することを確認すると共に動作速度など諸特性を測定したい.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：その他

トリガー制御式イメージセンサ TEG
茨城大学工学部

木村 孝之

東京大学宇宙線研究所

佐々木 真人

神奈川大学ハイテクリサーチセンター

増田 正孝

概要：本試作で製作したイメージセンサでは画素を”セル”と呼ばれる 16×16 画素の領域に区切り, そのセル毎に外部からの制御信号によって, 蓄積, ホールド, リセットが行える構造となっている. そのためイメージセンサ外部に制御信号を生成するためのトリガー装置が必要となる. このトリガー装置は, 入射された光信号が目的とする事象か否かを高速で判定し, セルを制御する信号をイメージセンサに送る. このような方式を用いることで, 突発的かつ多発的な自然現象に対して, 即座に応答し, 高スループットで画像を読み出す事を可能としている. 今回の試作では主に以下の 2 点の改良を行った. 一つはリセットトランジス

3-3
184

第
３
章
チ
ッ
プ
試
作
報
告

タの応答速度を改善するため, ゲート電圧を外部から直接, 制御できる方式とした. またト
ランジスタの構造を変更することにより応答速度を改善した. もう一つの改良点は寄生感度の改善である. 蓄積をオフにしている時に入ってくる光信号が, 蓄積ノード内に漏れ入って電荷を生成するのを防ぐため, メタル層による遮光領域を拡大した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，
ランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：イメージセンサ/スマー

トセンサ

部分パイプライン制御に基づく 256 ビット LDPC デコーダ
東北大学工学研究科

鬼沢 直哉, 松本 敦, 船崎 智義, 羽生 貴弘

概要：シャノンの理論限界に近い強力な誤り訂正符号として近年急速に注目を集めている
LDPC 符号の復号化 LSI を試作する. 復号化に必要な計算量から高速な LDPC デコーダへのニーズは高い. LDPC デコーダは check ノードと variable ノードの相互結合配線網が複雑であるため, 配線遅延のばらつきが非常に大きく従来の同期式では性能向上が難しい. そこで, 長配線に依存した最悪遅延に依存しないアルゴリズムとして部分更新アルゴリズムを適用する. 部分更新アルゴリズムは, 長配線のデータ更新を待たずに, 早く更新されるデー
タのみを用いて演算を行うことで, 大幅に演算速度を向上させることができる. 同期式制御
によって上記アルゴリズムを実現するために, 長配線のみにレジスタを挿入する部分パイプ
ライン制御を適用し, 高速 LDPC デコーダの実現を図る. 本試作は 256 ビット長のデコーダを試作し, その効果を確認する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
チップ種別：演算回路（乗算器，除算器など）

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 7.5mm 角チップ

部分パイプライン制御に基づく 16 ビット LDPC デコーダ
東北大学工学研究科

鬼沢 直哉, 松本 敦, 船崎 智義, 羽生 貴弘

概要：シャノンの理論限界に近い強力な誤り訂正符号として近年急速に注目を集めている
LDPC 符号の復号化 LSI を試作する. 復号化に必要な計算量から高速な LDPC デコーダへのニーズは高い. LDPC デコーダは check ノードと variable ノードの相互結合配線網が複雑であるため, 配線遅延のばらつきが非常に大きく従来の同期式では性能向上が難しい. そこで, 長配線に依存した最悪遅延に依存しないアルゴリズムとして部分更新アルゴリズムを適用する. 部分更新アルゴリズムは, 長配線のデータ更新を待たずに, 早く更新されるデー
タのみを用いて演算を行うことで, 大幅に演算速度を向上させることができる. 同期式制御
によって上記アルゴリズムを実現するために, 長配線のみにレジスタを挿入する部分パイプ
ライン制御を適用し, 高速 LDPC デコーダの実現を図る. 本試作は 16 ビットの短ビット長のデコーダを試作し, その効果を確認する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m

チップ種別：演算回路（乗算器，除算器など）

低消費電力 A/D 変換器の設計
東京工業大学理工学研究科

古谷 聡, Vo Tuan Minh, 松澤 昭

概要：私たちは, 小型生体アプリケーションの研究を行っている. 現在, すでに実用化されているカプセル内視鏡などの生体アプリケーションでは, 電力供給源として小型の電池を用いている. しかし, カプセルの大きさは, 現在実用化されているものでも 23mm×9mm と,非常に小さい. そのため, 内蔵できる電池は極小のものを使用する必要があり, 使用できる
電力に厳しい制限が存在する. 私たちの研究で, 想定しているアプリケーションのカプセルの大きさは, さらに小さく, 8mm×5mm 程度である. 故に, 消費電力の制限はさらに厳しくなる. この制限を解決するためには, すべての回路において低消費電力化を行う必要がある. 今回の設計では, アナログデータをデジタルデータに変換する A/D 変換器について, 低消費電力化を試みた. 消費電力を抑えるため, アンプを使用せず, キャパシタやスイッチ,
コンパレータ, デジタル回路のみで実現でき, 高分解能を実現できる SAR ADC を採用し,3-3設計を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

石田 光一, 荒木 貴弘, 坂井田 耕輔, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：（ 1 ）オンチップ DC-DC 電源の基礎評価を行うことを目的とした TEG の試作を行った. パルス幅変調制御用パワースイッチは電力効率を決定する重要な構成部品であるが, 寄生容量や寄生抵抗がどの程度効率に寄与するか, シミュレーションとの比較を行うた
めの評価用スイッチのアレイを実装した. （ 2 ）太陽電池を標準 CMOS プロセスを用いてを実現した場合の, 高性能化のための指針を解明することを目的とし, 実測を通じて, オン
チップ太陽電池の性能限界・出力電圧変動を調査するための評価 TEG を試作した. 設計
TEG の種類は, 構造別（n +受け型太陽電池, p +受け型太陽電池）, トランジスタ別（1.8V トランジスタ, 3.3V トランジスタ）について比較評価が出来るよう考慮した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star -HSPICE ，Mentor 社 Calibre ，2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：マイクロプロセッサ

第
３
章
チ
ッ
プ
試
作
報
告

オンチップ電源回路および太陽電池
東京大学生産技術研究所

185

試作ラン：ローム CMOS 0.18 μ m

オンチップ電源および共振クロック分配回路
東京大学生産技術研究所

石田 光一, 坂井田 耕輔, 童 大亮, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：（ 1 ）オンチップ DC-DC 電源の基礎評価を行うことを目的とした TEG の試作を行った. 様々な制御方式を実測により検証するため, パルス幅変調制御用の制御回路とリニ
アレギュレータ用増幅器を試作設計した. （ 2 ）クロック分配回路の低消費電力化を目的として, 共振クロック回路方式の適応周波数範囲を広げるため, 非共振回路, 共振回路, 共振回路に工夫を加えた回路の比較検討を行うための回路を設計した. 非共振回路に比べ, 消費電力を削減することが可能とされるが, ターゲットとする共振周波数よりも低周波数で動作させると消費電力の増大やダブルスイッチング問題を引き起こすため, これを改善する回路
を共振回路に実装した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

電荷転送型オープンループ増幅器を用いた高速パイプライン ADC
慶應義塾大学理工学部電子工学科

卜部 誠, 白石 圭, 石黒 仁揮

概要：高速パイプライン ADC の回路を設計し搭載した. UWB やミリ波といった新たな広帯域無線通信用トランシーバのベースバンド回路, また, HDD や DVD ドライブのリード
チャネルあるいは高速シリアルインターフェースへの応用を意識した小型中分解能の高速ADC である. これらのアプリケーションで用いる ADC において, 重要な指標は消費電力と回路面積である. これらの用途での要求分解能は一般的には 4～6 ビット程度であるが, より高度な変復調技術の採用やディジタルリッチなトランシーバアーキテクチャの採用を可能とするため, 本設計では目標分解能を 8 ビットとした. 通常用いられるフラッシュ方式等
では面積が大きくなることから, 本設計ではパイプライン方式を採用し, 将来的に数 Gs/
sec を実現するために, 電荷転送型オープンループ増幅器を用いたアーキテクチャを採用し

3-3
186

第
３
章
チ
ッ
プ
試
作
報
告

た. このパイプライン ADC は将来的には, より微細プロセスでの実現を目標としているが,その前段階としてアイデアの検証および課題の抽出を行うために本チップを試作した. 今後評価を進める予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

近距離無線通信用低電圧動作 E 級 PA
慶應義塾大学理工学部電子工学科

坂井 秀男, 上埜 英樹, 三ヶ尻 悟, 石黒 仁揮

概要：本チップには, 無線通信用の E 級 PA（Power Amplifier）を搭載した. ボタン電池
さらには環境発電でも長時間動作をさせることができるよう, 超低電圧（0.5V）での高効率動作を目標とした. 現在よく使用されている A 級 PA は, 供給電圧が大きい時には正常に作動するが, 供給電圧が 0.5V 程度の大きさになると設計が非常に困難となる. そこで, ス
イッチング動作により電力効率を上げることができる E 級アンプを採用し低電圧での動作を目指した. チップに搭載した E 級 PA は, 1GHz の周波数帯域で最大の電力をアンテナ（50Ω）に送り, 0.5V の供給電圧で数 m 程度の通信距離を実現できる設計となっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

8bit 簡易 SRAM の設計と試作
東京工業大学情報理工学研究科

植原 昂, 藤枝 直輝, 渡邉 伸平

概要：本試作は，トランジスタレベルにてフルカスタムでのレイアウト設計を通し，CAD ツールや回路シミュレータに対する理解，設計・検証から試作に至るプランニング力習得を目的としている．その上で，効率的なレイアウト手法や動作検証等のノウハウの蓄積を目指す．従って研究的要素は含まず，仕様を簡素化しており，求める性能を低く抑えている．記憶素子は 8bit×256 エントリとする．入力は，データ線 8bit，アドレス線 8bit，
リードイネーブル 1bit，ライトイネーブル 1bit，クロック 1bit であり，出力はデータ線8bit である．動作周波数は 1MHｚ程度での動作を目標とする．アドレスデコーダは行デコーダのみで実装し，列デコーダの設計を省いて簡単化している．

設計期間：3 人月以上，4 人月未満 トランジスタ数：10,000 以上，100,000 未満 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

生体用途向けワイアレスセンサ試作（TC8）
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：口腔内の温度計測と歯肉溝浸出液による非侵襲的な血糖値計測を行うことを目指したワイアレスセンサの追加試作を行った. 前試作と同様, 温度センサと外付けの酵素電極を用いた電位測定によるグルコースセンサを有し, 温度測定を秒約 8 回, グルコース濃度計測
を毎分約 1 回行い, データを 10bitADC で変換した後, 120kbitSRAM に記録する. 蓄積されたデータは, 10MHz のキャリアを用い, 一括して 19.2kbps のシリアル通信を行う点も同様である. 実際に歯科用レジンを用いて義歯様の封止を行って実験に供するため, 任意のタイミングでの強制読み出しなど, 運用面から要請のあった制御信号を追加した. 実験のため各種の実装・封止を行うことから 2 ロット 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th Workshop on Synthesis And System Inte-

187

gration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000 以上

試作ラ

チップ種別：アナデジ混載

広島大学大学院先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：口腔内の温度計測と歯肉溝浸出液による非侵襲的な血糖値計測を行うことを目指したワイアレスセンサの追加試作を行った. 前試作と同様, 温度センサと外付けの酵素電極を用いた電位測定によるグルコースセンサを有し, 温度測定を秒約 8 回, グルコース濃度計測
を毎分約 1 回行い, データを 10bitADC で変換した後, 120kbitSRAM に記録する. 蓄積されたデータは, 10MHz のキャリアを用い, 一括して 19.2kbps のシリアル通信を行う点も同様である. 実際に歯科用レジンを用いて義歯様の封止を行って実験に供するため, 任意のタイミングでの強制読み出しなど, 運用面から要請のあった制御信号を追加した. 実験のため各種の実装・封止を行うことから 2 ロット 40 チップの試作とした.

参考文献：T. Ishikawa, Y. Masui, K. Johguchi, T. Yoshida and Y. Murakami, “A
wireless chip for intra-oral temperature measurement,” Proceedings of the 15th Workshop on Synthesis And System Integration of Mixed Information technologies （SASIMI2009）, pp. 477-481, （2009.3）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

第
３
章
チ
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試
作
報
告

生体用途向けワイアレスセンサ試作（TC8）
広島大学ナノデバイス・バイオ融合科学研究所

3-3

トランジスタ数：100,000 以上

試作ラ液体試料中に分散した磁気ビーズを駆動する TEG 試作（BD1, その 1）
広島大学ナノデバイス・バイオ融合科学研究所

石川 智弘, 上口 光

概要：チップ上での免疫反応検出を目指して, 液体試料中に分散した磁気ビーズを駆動する
TEG を試作した. フェライトをポリスチレンでコートした磁気ビーズは生化学の実験で広く用いられている. 半導体チップの表面を抗体などの機能分子であらかじめ修飾し, 液体試料中に分散した磁気ビーズをチップ表面に滴下, 沈降した磁気ビーズをチップ表面で駆動する際に必要となる力から, チップ表面への親和力を計測し, 生化学的な検出を行うこととした. 最初の試作として, 上位 2 層のメタルで並行電極を形成, 電極に流れる電流による磁場で磁気ビーズの駆動を行う TEG を作成した. （その 2 に続く）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 StarHSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ーム CMOS 0.18μm 2.5mm 角チップ

試作ラン：ロ

チップ種別：MEMS

液体試料中に分散した磁気ビーズを駆動する TEG 試作（BD1, その 2）
広島大学ナノデバイス・バイオ融合科学研究所

石川 智弘, 上口 光

概要：（その 1 より）上位 2 層のメタルにそれぞれ 16 本の並行電極を形成, 層間では互いに直行するように配置した. 上面からは格子が切られたように見えることとなる. それぞれの電極の両端に, VDD, GND へのパストランジスタを設け, それぞれの電極に任意の方向に電流を流せるようにした. 外部から入力した制御信号をシリアル-パラレル変換を介してパストランジスタに供給し, チップ上の電流分布による磁気パターンを時間的に変化させ, 磁
気ビーズの駆動を試みる. チップ上に液体試料を直接滴下して実験を行うため, 素子へのダメージが予測され, 2 ロット 40 個の試作を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 Star-

3-3
188

第
３
章
チ
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試
作
報
告

HSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ーム CMOS 0.18μm 2.5mm 角チップ

チップ種別：MEMS

試作ラン：ロ

第4章

VDEC 概要

4. 1

組織概要

VDEC は平成 8 年度に発足した．当時は専任教官 5

また，産業界と協力を行うため，客員教授が 1 名おか

名と事務官 1 名という小さな組織であったが，平成 9 年

れている．

度には専任教官 2 名と事務官 1 名が増員され，さらに，

VDEC は現在，専任教員 10 名，客員教授 1 名，事務全国の大学と連携を密にする目的で各大学から 2 年を単

員 2 名の定員を有しているが，他にも多くの援助を受け位として 2 名の教官を派遣する「流動教官制度（平成ながら運営されている．事務は工学系研究科事務部との16 年度からは国立大学法人になったことに伴い客員研合同化により直接の担当を共同利用チームとし，工学系

究員制度となる．）」がスタートし，平成 19 年度をもっ研究科事務部全体の支援を受けている．教育・研究の分て終了した．

野では，学内の協力教員，学外の協力研究員，さらには

平成 20 年度からは，協力教員制度を新たに発足させ，10 大学から協力教員を派遣いただいている．

全国の拠点大学の教職員と学生を含む CAD ボランティ
ア等多くの協力者の手によって支えられている．

流動教官派遣大学
年
年

度

度

派
派

遣

大

遣

大

学

学

東北大学，横浜国立大学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北 海 道 大 学

4-1

協力教員派遣大学（平成 20 年度〜）

189

北海道大学，東北大学，東京工業大学，金沢大学，名古屋大学，
京都大学，大阪大学，広島大学，九州大学，立命館大学

第 章

平成 9・10 年度

4VDEC概要VDEC年報2009.indb 189

09.7.23 3:35:36 PM

4. 2

人事報告
主

VDEC 人事

査

齊

藤

岳

己

専 門 職 員榎本

達也（平成 21 年 3 月まで）

協 力 教 員柴田

センター長・教授

浅

田

邦

博

教

授

藤

田

昌

宏

客 員 教 授

福

間

雅

夫

特 任 教 授Cheng Kwang-Ting

准

教

授

池

田

誠

藤

准

教

授

高

宮

真

（東京大学工学系研究科電気系工学専攻准教授）

特任准教授

名

倉

徹

三

特任准教授

小

松

聡

（東京大学工学系研究科電気系工学専攻准教授）

特任准教授

Goerschwin Fey（平成 20 年 5 月まで）

竹

助

教

鄭

若

彤（平成 20 年 10 月まで）

（東京大学工学系研究科電気系工学専攻准教授）

助

教

佐々木

昌

浩

竹

助

教

松

本

剛

史（平成 20 年 4 月から）（東京大学工学系研究科電気系工学専攻准教授）

助

教

飯

塚

哲

也（平成 21 年 4 月から）

（平成 20 年 7 月から 12 月まで）

直（東京大学工学系研究科電気系工学専攻教授）
高

木

信

一

（東京大学工学系研究科電気系工学専攻教授）
島
田
内
中

実
吉

郎
健
充

4-2

第 章

190

4

VDEC概要新任のご挨拶

飯塚 哲也

務に従事しておりました．
今後はこれらの経験を生かし，
VDEC のスタッフとして多方面から皆様のお役にたてるよう努力させて頂きたいと思っております．また同時

本年度 4 月より，助教として VDEC に参加させて頂に，設計自動化の研究の経験と企業における設計の現場

くことになりました飯塚哲也と申します．2007 年 3 月

での経験によって得られた新たな視点から，研究・教育

までは東京大学工学系研究科電子工学専攻の博士課程に活動にもよりいっそう邁進していきたいと考えている次

在籍し，浅田教授のご指導のもと VLSI の設計自動化に第であります．まだまだ力不足の点が多く，これより皆関する研究を行っており，主にスタンダードセルレベル

様のご協力を賜ることが多々あるかと存じますが，ご指のレイアウト最適化の研究に取り組んでまいりました．

導ご助言を頂ければ誠に幸いでございます．今後とも何

博士課程修了後はザインエレクトロニクス株式会社に所卒よろしくお願い申し上げます．

属し，高速シリアル通信向けのアナログ IP 開発等の業

VDEC年報2009.indb 190

09.7.23 3:35:36 PM

平成 20 年度大規模集積システム設計教育研究センター運営委員会委員名簿
氏

名

所

属

浅

田

邦

博

大規模集積システム設計教育研究センター長

保

立

和

夫

工学系研究科長

柴

田

■

直

大学院工学系研究科

坂

井

修

一

大学院情報理工学系研究科

教授

中

野

義

昭

先端科学技術研究センター

教授

荒

川

泰

彦

先端科学技術研究センター

教授

高

木

信

一

大学院工学系研究科

教授

藤

島

■

実

大学院工学系研究科

准教授

藤

田

昌

宏

大規模集積システム設計教育研究センター

教授

池

田

■

誠

大規模集積システム設計教育研究センター

准教授

高

宮

■

真

大規模集積システム設計教育研究センター

准教授

教授

平成 20 年度大規模集積システム設計教育研究センター全国運営協議会委員名簿
氏

名

所

属

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

教授

南

谷

■

崇

東京大学先端科学技術研究センター情報物理システム

柴

田

■

直

東京大学大学院工学系研究科電気系工学専攻

教授

高

木

信

一

東京大学大学院工学系研究科電気系工学専攻

教授

宮

永

喜

一

北海道大学大学院情報科学研究科

大

見

忠

弘

東北大学未来科学技術共同研究センター

益

■

一

哉

東京工業大学大学院統合研究院

一

色

■

剛

東京工業大学大学院理工学研究科

柳

澤

政

生

早稲田大学理工学術院

松

田

吉

雄

金沢大学大学院自然科学研究科

高

木

直

史

名古屋大学大学院情報科学研究科情報システム学専攻

教授

教授
客員教授

教授
准教授

教授
教授
教授

小 野 寺 秀 俊

京都大学大学院情報学研究科通信情報システム専攻

谷

口

研

二

大阪大学大学院工学研究科電気電子情報工学専攻

岩

田

■

穆

広島大学大学院先端物質科学研究科半導体集積科学専攻

安

浦

寛

人

九州大学大学院システム情報科学研究院情報工学部門

山

内

寛

紀

立命館大学理工学部電子情報デザイン科

兵

庫

■

明

東京理科大学理工学部電気電子情報工学科

黒

田

忠

広

慶応義塾大学理工学部電子工学科

吉

本

雅

彦

神戸大学大学院工学研究科情報知能学専攻

教授
教授

教授
教授

191

4

VDEC概要

教授

4-2

教授

第 章

VDEC年報2009.indb 191

教授

教授

09.7.23 3:35:36 PM

4. 3

決算報告

1．運営費交付金
経

費

金

額

物

件

費

210,008,000

人

件

費

62,212,768

2．平成 19 年度科学研究費補助金
研究代表者

研

究

題

目

種

類

金額（千円）池田■ 誠

光学近接効果を考慮した歩留まり最適レイアウト生成

基盤研究（C）

700

小

松

■ 聡

アプリケーション・環境適応型バス符号化による効率的シス
テム LSI 設計手法

若手研究（B）

1,800

藤

田

昌

電子機器用解析技術のシステムバイオロジーへの応用

萌芽研究

1,800

西

原

■ 佑

ハードウェア／ソフトウェア協調設計に対する形式的検証とその要素技術に関する研究

特別研究員奨励費

宏900

3．平成 19 年度産学連携等経費
研究代表者

研

第 章

4

題

目

種

類

金額（千円）

浅田邦

博システム LSI 設計教育のためのリテラシープラットフォーム
の構築

共同研究

16,000浅田邦

博

先端 LSI テスティング技術

共同研究

20,000浅田邦

博CMOS ワイヤレス・トランシーバ IC の設計・試作・評価とテキスト開発

共同研究

4,000

藤

田

昌

宏

UML を利用したシステム LSI 設計技術の研究

共同研究

4,000

藤

田

昌

宏

次世代 SoC 向けシステムレベル設計自動化技術に関する研
究

共同研究

8,000

藤

田

昌

宏

ハードウェア記述言語のための設計検証方式の研究

共同研究

1,000

浅

田

邦

博

Soc 耐性向上回路技術

受託研究

3,200

藤

田

昌

宏

形式的検証およびテスト

受託研究

34,900高宮■ 真

超低消費電力の無線通信を実現するオールモスト・デジタル
無線に関する研究

受託研究

15,300高宮■ 真

VLSI の高信頼化に向けた電磁波ノイズ測定システムのニー
ズ調査

受託研究

3,900

浅

田

邦

超微細リソグラフィー・ナノ計測拠点

受託研究

20,000

4-3
192

究

博

VDEC概要4．平成 20 年度寄附金
以下の企業・個人から寄附を頂きました．
受入件数：7 件

受入額

計37,150,000 円㈱半導体理工学研究センター，（財）電気・電子情報学術振興財団，㈱アドバンテスト
日産自動車㈱，㈱富士通研究所

VDEC年報2009.indb 192

09.7.23 3:35:37 PM

第5章
5. 1

研究報告
全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

51

4

36

協力教員

63

20

43

著書（冊）

特許（件）

受賞（件）

28

0

4

2

47

1

15

6

5-1

第

193

章

5

研究報告

VDEC年報2009.indb 193

09.7.23 3:35:37 PM

5. 2

研究室構成員（平成 20 年）

浅田・池田・名倉研究室構成

高宮研究室

浅

田

博 教授

高

宮

池

田

誠 准教授

石

田

名

倉

徹 准教授

劉

邦

真 准教授
光

一 助教

楽

昌 特任研究員

啓介 博士 1 年

佐々木

昌

浩 助手

高

飯

哲

也 助手（2009 年 4 月から）周志

偉 修士 2 年

若彤 助手（2008 年 10 月まで）

坂井田

耕輔 修士 2 年

真

一 技官

朴

允

璟 博士 3 年

安太平 博士 2 年

柳鎮

明 博士 1 年

荒

塚

鄭
鈴

木

金
門

馬

金

橋

哲 修士 2 年
福木

正 修士 2 年
至

善 修士 2 年

貴弘 修士 1 年

Nguyen Ngoc Mai Khanh 博士 1 年
曽我部

拓 修士 2 年（現在 東芝）

柴田・三田研究室構成員（平成 20 年度）

猪

飼

啓

太 修士 2 年（現在 日本 TI）

柴

田

鄭

明

奎 修士 2 年（現在 LG）

三

田

金

江

南 修士 2 年（現在 Samsung）

村

井
村

徹 助教

村

大

輔 修士 2 年（現在 東芝）

澤

塚

泰

雅 修士 2 年

トゥロン トゥウ ブゥイ

智紀 特任研究員
博士 3 年（現在 帰国）

Sanad Bushnaq 修士 2 年

ハDang Ngoc Lan 修士 1 年

ロバート グロー 博士 2 年

萬

朱

代

齊

藤

服

部

楯

新

悟 修士 1 年

慶

修士 1 年

村オ

ジ

ア 博士 3 年（現在 就職活動中）

弘

博 博士 2 年

高橋

徳

浩 博士 2 年

総 修士 1 年

森川重

毅 博士 2 年

士 学部 4 年（現在大学院修士課程浅田・

西

山

未

央 博士 1 年

奕濤 博士 1 年

馬祐太郎 学部 4 年（現在 ファナック）

藤田研究室

第
章

5

郎 准教授

大

池田研究室）

194

吉中Devlin Benjamin Stefan

5-2

直 教授

今

井

義

朗 修士 2 年（現在 NEC）

岡

野

祐

太 修士 2 年（現在 ソニー）

姜璟

煕 修士 2 年（現在 帰国 LG 電子）

俊

亨 修士 2 年（現在 帰国 LG マイクロン）

藤

田

昌

宏 教授

金

松

本

剛

史 助教

中

川

琢

規 修士 2 年（現在 キーエンス）

吉

田

浩

章 特任助教福岡雄

大 修士 2 年（現在 パナソニック）

Bijan Marafeh Alizadeh 特任研究員

吉

井

一

馬 修士 2 年（現在 ソニー）

Amir Massoud Gharehbaghi

包蕊

寒 修士 2 年（10 月 入学）

高
小

島

西

原

尚

華 博士 3 年

金炫

秀 修士 1 年

慶久 博士 3 年

申丞

鎬 修士 1 年

佑 博士 2 年

孫卓

力 修士 1 年

Ratna Krishnamoorthy

研究報告

李

蓮

谷

田

田

宮

何

博士 2 年

修士 1 年

三好高史 修士 1 年

飛 修士 2 年

森下賢

志 修士 1 年

金

美 修士 2 年

小森健

正 学部 4 年（現在 柴田・三田研 修士 1

英生 修士 1 年

年）

豊 研究生

山

下

直

也 学部 4 年（現在 柴田・三田研 修士 1

凱

隆 研究生

年）
チュオン ティキム トゥオイ 研 究 生（ 現 在 山 形 大

田

川

貴

聡 学部 4 年

原田裕

基 学部 4 年

VDEC年報2009.indb 194

プラバート・ウィーラワルダナ

福 博士 1 年

高
許

特任研究員

学 修士 1 年）

09.7.23 3:35:37 PM

本

良

瑞

樹 博士 2 年

高木・竹中研究室構成

高

野

恭

弥 博士 1 年

高

木

一 教授

ワサンタマーラー・バダラワ

竹

中

充 准教授

夏

苅

洋

平 修士 2 年（現在 住友商事㈱）横山史（特任研究員）

萬

澤康

雄 修士 2 年（現在 ㈱キーエンス）

毅（日本学術振興会外国人特別研究員）

大

橋

信
正

趙

Sanjeewa Dissanayake

博士 2 年（工学系）

博士 1 年

翔 修士 2 年（現在 ソニー㈱）王帆 修士 2 年（現在 ㈱デンソー）

星

井

拓

也 博士 1 年（工学系）

林

灰

本

隆

志 修士 2 年（新領域）足立恵理子 修士 2 年

中

北

要

佑 修士 2 年（新領域）

大

橋

俊

介 修士 1 年

笹田

崇 修士 2 年（工学系）

佐

藤

功

一 修士 1 年中川翔

太 修士 1 年（工学系）

佐々木正

人 学部 4 年（現在 藤島研 修士 1 年）

森

井

清

仁 修士 1 年（工学系）

風拓志 学部 4 年（現在 何研

岩

崎

敬

志 学部 4 年（工学部）

キム サンヒョン 学部 4 年（工学部）

島

北

澤

清

間

雄 修士 2 年

内

畑

中

輝

義 修士 1 年

実 准教授

野

田

晋

司 修士 1 年

子 助教

矢

島

亮

児 修士 1 年

田中丸

周

平 学部 4 年

オンジュ・アフメット

特任研究員

修士 1 年）

竹内研究室
竹

藤島研究室
藤

聖

健 准教授

5-2

第

195

章

5

研究報告

VDEC年報2009.indb 195

09.7.23 3:35:37 PM

5. 3

研究概要

浅田・池田研究室研究室
Asada and Ikeda Laboratory（http://www.mos.t.u-tokyo.ac.jp）

DCVSL 回路による自己同期システムの構築
浅田邦博，池田誠，鈴木真一，曽我部拓，鄭奎，Devlin Benjamin Stefan，齊藤

Self-synchronous system design using DCVSL
明

総K. Asada, M.Ikeda, S. Suzuki, T. Sogabe, M. G.
Jeong, B. S. Devlin, S.Saito

二線式のダイナミック回路論理素子である DCVSLWe designed self-timed circuits using DCVSLs,

を用いて自己同期回路を構成し，その信頼性の評価や

which are dual-rail logic gates composed of dynamic

論理素子レベルパイプラインへの応用を検討した．信circuits, and evaluated the reliability of them and appli-

頼性の評価においては電源線に雑音を重畳させること

cations to gate-level-pipelining. To evaluate the reli-

で，自己同期，同期のプロセッサの測定を行い，電源

ability, we inserted power noise sources to the circuits

雑音を遅延変動ととらえた場合に自己同期が遅延変動

as sources of delay variation, and measured impacts ofに強いことを示した．また，論理素子レベルパイプラ

them. As a result self-timed circuits proved to be more

インでは同じ機能のダイナミック回路を相補的に設け

tolerant to delay variations. We also designed

ることで，交互にプリチャージとエバリュエーション

level-pipelined logic circuits by using two equivalentを行うことで高いスループットを実現した．これを用

circuits, one is being pre-charged, the other is evaluat-

いて FPGA のアーキテクチャの設計・試作も行った．

ing the logic, complementarily, to eliminate pre-charge

論理を決定するルックアップテーブルとスイッチボッ

period for higher throughput. Using this gate-level-

クスからなるブロックを並べることで実現した．

pipelining, we designed and fabricated the architecturegate-

for self-timed FPGA. The architecture is composed ofarrayed common blocks. A common block has a LUT（look up table）which evaluates the logic and a switch
box which connects some channels from horizontal andvertical directions.

自己同期型通信方式
浅田邦博，池田Self-synchronous communication
誠，佐々木昌浩，中村大輔，Bushnaq Sanad Saleh
5-3

第

196

章

5

K. Asada, M. Ikeda, M. Sasaki, D. Nakamura,
S. S. Bushnaq

研究報告

グ ロ ー バ ル に は 非 同 期 で， 局 所 的 に は 同 期 式 で

We have proposed a 3-phase 3-wire serial interface

通信を行う GALS（Globally Asynchronous Locally

circuit based on a GALS（Globally Asynchronous

Synchronous）方式を採用したチップ内・チップ間通

Locally Synchronous）method for low EMI intra-

信用 3 線 3 相伝送方式シリアルインターフェイスの研and inter-chip 3-phase 3-wire serial communication.

究を行っている．3 線 3 相伝送方式は自己同期伝送方

Since this circuit utilizes a self-synchronous transmis-式であるため，送信データの各ビットに同期信号が内sion method, transmitted data include synchronous

在し，CDR（Clock and Data Recovery）回路が不要

clocks at each bit. Therefore, a CDR（Clock and Data

であり，設計マージンが大きく，高速化に適している．

Recover y）circuit becomes unnecessar y, and this

このような特徴を有するデータレート制御機能付き 3

scheme is suitable for high-speed transmission due

線 3 相伝送システムを 65 nmCMOS プロセスを用いてto its wide design margin. The prototype inter face

試作・評価を行っている．また，ブラインドオーバー

featuring a data rate control capability has been imple-

サンプリング技術を用いたオールデジタル回路による

mented and evaluated using 65 nm CMOS process.

VDEC年報2009.indb 196

09.7.23 3:35:37 PM

データリカバリ回路を提案した．本アルゴリズムは，

Furthermore, we have proposed an all digital baseband

データレートより 5 倍高速なクロックを用いてデータ

data recovery circuit using a blind oversampling tech-

エッジが検出出来ない場合においても確実にデータをnique. Our algorithm uses a 5x clock to sample incom-

抽出することを可能にしている．

ing data. If no data edge sensed, sampling occurs after
five clocks from the previous sample.

System on Glass Panels

ガラス基板上のシステム構築
浅田邦博，池田誠，金鎮明，猪飼啓太

K. Asada, M. Ikeda, J. M. Kim, K. Ikai

ガラス基板上へのシステムの集積の実現に向けて，Recent improvements in TFT processing technology

PMELA 結晶上の TFT を用いた回路の設計環境を構

have achieved to integrate a great degree of functional-

築し，その環境上で無線通信回路およびデジタル回路

ity on glass. It is widely expected that these integra-を設計した．PMELA結晶上ではSi結晶が縞状に並ぶ．

tions will contribute to the increase in functionalities

その上に TFT のチャネル部が配置されるようにデジof displays, which will hence lead to the realization of

タル回路の自動配置配線環境を整え，トランジスタ

System-on-Glass（SOG）． We have developed a design

モデルのフィッティングを行い，レイアウトからのシ

environment for a stripe-shaped PMELA process on

ミュレーション環境を構築した．またばらつきの大きglass, and have designed digital circuits and a variation

いプロセスで無線通信を行うためばらつきに強い通信

tolerant transceiver for SOG. These circuits are fabri-

回路構造を提案し設計を行った．実際にガラス基板上

cated in a 0.5 um PMELA TFT CMOS technology, andにチップを作成して，アナログ回路では VCO の動作，

the measurement results show that VCOs and amplifi-

アンプの動作などを，またデジタル回路では分周期のers are successfully work, and the digital circuits using

動作を確認した．

PMELA TFTs are successfully integrated on glass byusing the design environment. We also proved theaccuracy of the established design environment.

Testing method for SoC

SoC のテスト手法
浅田邦博，池田

誠，名倉

徹，鄭

若彤，

K. Asada, M. Ikeda, T. Nakura, R. Zheng,

中村大輔，楯村祐太郎

D. Nakamura, Y. Tatemura

我々は SoC のテスト手法の一環として，SoC のた

We have studied an on-chip monitoring system for

めのオンチップモニタリングシステムと IDDQ テス

reliable LSI operation and an ATPG for IDDQ testing as

ト向け ATPG の研究を行っている．本研究では LSIpart of a testing method for SoC. Recently, transistorsの微細化に伴い長期信頼性が低下している問題に対in a LSI are increasing their fragility with technology

し，出荷時だけでなく出荷後においても動作信頼性を

scaling. So we propose an on-chip monitoring system

保証するためのプラットフォームとしてオンチップ

as a SoC platform which ensures reliable operation of

ウェブサーバによるモニタリング機構を提案していLSI circuit even if in-feild as well as the at the time ofる．提案プラットフォームでは TCP/IP ネットワーク

manufacturing. In the proposed platform, designers

網を利用することにより，出荷後においても遠隔地か

can monitor LSI operation after shipment from remote

5

ら LSI の内部状態をモニタすることが可能であり，まlocation by using TCP/IP network. Moreover, design-

たユーザインターフェイスとしてウェブブラウザを用

ers can use web browser as the user interface which

いるため直感的な動作が可能になる．オンチップウェ

offers an intuitive operation of monitoring. Our on-chip

研究報告

ブサーバシステムは 16 ビットの小さな CPU とネット

web server system contains small 16-bit CPU, network

ワークインタフェイス等を搭載しており，CPU 上でinterface, and so on. A TCP/IP protocol routine and a

TCP/IP ，ウェブサーバプログラムが動作させること

web server program runs on the CPU, and serves as

により HTTP サーバの機能を提供する．我々はこの

an HTTP server. We designed the system, and verified

システムの設計を行い，再構成可能なハードウェアを

the hardware/software operation by implementing it on

197

第
章

VDEC年報2009.indb 197

5-3

09.7.23 3:35:38 PM

用いて基板上でハードウェア，ソフトウェア共に正常

FPGA and PCB board. We also implemented the sys-

動作を確認した．また，設計したシステムを 0.18um

tem on 0.18 um CMOS process. the overhead area was

CMOS プロセスを用いてセルベース LSI として試作

about 8.44mm2した．実装面積はおよそ 8.44 mm であった．
2

IDDQ testing is known as a very effective method to

IDDQ テストは CMOS 回路をテストするのに非detect faults in CMOS circuits. IDDQ test can detect

常に有効な手法であることが知られている．電圧測定

some faults which are hard to detect in voltage mea-

により故障検出を行うファンクショナルテストなどと

surement such as functional test. For example, bridg-

は異なり，一部の故障，例えばブリッジ故障などの扱

ing fault is the fault. When we think about bridging

いが容易である．
一般にブリッジ故障を扱う場合，
ゲー

fault, we handle inter gate bridging in many cases. Andト間のブリッジを考えることが多く，また，ゲート内

if we also consider intra gate bridge, we don't handle allのブリッジを扱ったモデルも，トランジスタのショー

possible intra gate bridge in many cases, for example

トのみを考えたものなど部分的に扱ったものが多い．

handle only transistor short. So we proposed a method

そこで当研究では，ゲート内配線の全てのブリッジを

to generate test pattern for all possible intra gate bridge

扱うために新たな手法を提案し，SAT ソルバを用い

and implemented SAT-based ATPG for bridging faultて ATPG を実装した．また，ゲート内ブリッジ向け（intra and inter gate bridge）． Additionally, we showのテストパターンが，ゲート間ブリッジの多くを検出

that the test pattern generated for intra gate bridge

することができることを ISCAS85 および ITC99 のテ

can cover many of the inter gate bridge by running

ストベンチを実行することで示した．

ISCAS85 and
ITC99 test bench.

能動的基板雑音低減手法
浅田邦博，池田

5-3

誠，名倉Active Substrate Noise Canceller
徹，Dang Ngoc Lan

K. Asada, M. Ikeda, T. Nakura, N.L. Dang

LSI の微細化・集積化の進展にともない，チップのWith the development in LSI technology, the number

単位面積当たりのトランジスタ数が上昇し，同じチッof transistors that can be integrated in one unit of area

プにデジタル回路とアナログ回路を混載することが可and the clock frequency is increasing rapidly while

能となってきた．しかし，そのようなチップにはデジ

the power supply voltage is getting smaller. In devices

タル回路から発生する基板ノイズの影響が無視できな

where digital and analog circuits are placed on the

くなってきている．本研究では，基板ノイズを低減す

same substrate, noise generated from digital circuits

るためにデジタル制御アクティブノイズキャンセラー

may become problem, degrade the per formance of回路について検討する．受動素子あるいはフィード

analog parts or even cause them to malfunction. In this

バック回路を利用する手法と比べて，本研究で提案すresearch, we proposed a digital active substrate noise

る能動的基板雑音低減手法はより安定であり，広い周

canceller to reduce substrate noise in such devices.

波数帯で有効だと期待される．また，ノイズキャンセ

Compare with some other methods that use feedback

ラー回路をデジタル制御にすることにより自律的制御

circuit or passive components, our method is expectedに適した回路構成とする．

to operate more stably and has wider effective range of

第198

frequency. Also, as the proposed circuit is digitally controlled, it is suitable for the purpose of dynamic opera-章

5tion control in system LSI.

研究報告
VDEC年報2009.indb 198

09.7.23 3:35:38 PMばらつきを活用した設計
浅田邦博，池田誠，名倉Circuit Design Utilizing Process Variability
徹，猪飼啓太K.Asada, M.Ikeda, T.Nakura, K.Ikai

LSI が我々の生活に浸透するにつれ，様々なモノに

As LSIs penetrates into our daily life, many things

LSI が搭載されるようになってきており，あらゆるモ

have LSI chips on them and RFID is the most promis-

ノに固有の ID をつけて識別番号を与える RFID が必

ing candidate for giving ID number to ever y single

要となる．本研究では通常のスタンダード CMOS プ

thing. Our research realize chip ID generation circuit

ロセスを用いて，同一のマスクレイアウトでありながutilizing process variation, which is the source of the

ら製造プロセスで生じるトランジスタ特性のランダム

randomness with exactly the same layout pattern, on

なばらつきを利用することによって，チップ ID を生

standard CMOS process technology. Unlike conven-

成する．ただし，従来のように ID の読み出しのたび

tional scheme which evaluates the ID number at everyに毎回トランジスタ特性のばらつきを評価・2 値化しread request, our ID generation scheme breakes andて ID 値を出力するのではなく，最初に決定した ID をchanges the transistor characteristics at the first time

もとにしてトランジスタの電気的特性を破壊・変化さID generation so as to fix and stabilize the ID number.

せることにより，「安定した」ID を生成するチップ ID
回路を実現する．

Smart Image Sensors

スマートイメージセンサに関する研究
浅田邦博，池田誠，佐々木昌浩，金允璟，

K. Asada, M. Ikeda, M. Sasaki, Y. K. Kim,

門馬太平，ゲエンカンゴクマイ，大塚泰雅，

T. Monma, N. N. M. Khanh, Y. Ohtsuka, K. N. Kim,

金S. Mandai, K. Hattori

江南，萬代新悟，服部慶士

微細化しつつあるプロセスにより設計されるイメー

We proposed the transfer matrix for calculation of

ジセンサの多層配線層において，光透過光率を計算すtransmission rate in the multi-metal-layer above pixels.

るための透過マトリックス法を提案した．その多層膜

The reproducibility of the color is verified through an

を用いてカラー再現性に関して光学シミュレーション

optical simulation with the multilayer. We have studied

を通じて検証している．また，MAGFETとフォトゲー

MAGFET with photo-gate function for optical and elec-

トを組み合わせることにより，光学および磁界による

tro-magnetic characteristics to achieve range-finding

特性により TOF 法による三次元計測等への応用を目

by TOF method. We also studied sensitivity modulation

指した検討を行っている．また，光感度変調を目指し

using photo-transistor for smart image sensors. On the

フォトトランジスタを用いたイメージセンサーの検討

other hand, we investigated 100-120GHz pulse genera-を行っている．アンテナアレイを用いたミリ波帯の透

tor for mm-wave imaging using on-chip antenna array.

過・吸収画像の取得を目指した 100-120GHz パルス生成回路の検討を行った．

5-3

第

199

高性能三次元計測システム

High-Performance 3-D Range Finding System章

5

K. Asada, M. Ikeda, S.Mandai

CMOS プロセスの発展により，センサ上に様々なSmart image sensors including processing elements

機能を備えたスマートイメージセンサは目覚ましく発

on a sensor array have developed because of the devel-

達した．我々はこれまで高速，高精度三次元情報取得

opment of CMOS process. We have developed 3-Dを可能にする光切断法を用いて，多くの三次元イメー

smart image sensors employing light-section method

ジセンサを開発してきた．そして昨年，様々な状況に

to realize high accuracy and high speed 3-D capturing.

応じた三次元撮像を可能に するという目的のために，

Last year, to realize flexible 3-D image sensor, we have

チップ上に二つのイメージャ・コアを備え，それぞれdesigned and fabricated multi-functional range finder

VDEC年報2009.indb 199

研究報告

浅田邦博，池田誠，萬代新悟

09.7.23 3:35:38 PM

のコアを独立に動かすことで，複数のモードで動作す

using dual imager core on a single chip and operating

るた三次元イメージセンサ を開発した．また，実時

them independently. Furthermore, In order to achieve

間撮像を実現するために，PC とのインターフェース，

real-time imaging, we also have developed PC interface

さらにカメラボードなどの開発も随時行っている．

and camera board.

藤田研究室
Fujita Laboratory（http://www.cad.t.u-tokyo.ac.jp/）

設計の形式的検証・デバッグ支援技術に関する研究
藤田昌宏，吉田浩章，松本剛史，小島慶久，
西原佑，許金美，原田裕基，田川貴聡

Formal verification and debugging-support ofdesigns
Masahiro FUJITA, Horoaki YOSHIDA,
Takeshi MATSUMOTO, Yoshihisa KOJIMA,
Tasuku NISHIHARA, Jinmei XU,
Hiroki HARADA, Takaaki TAGAWA

5-3

第

200

章

5

研究報告

システム LSI 設計の大規模・複雑化に伴い，正しさAs the system-level designs grow more large andの証明，もしくは不具合を発見・修正するための検証・

complex, the verification and debugging-suppor t

デバッグ支援技術の重要性が高まっている．本研究でtechniques to prove the correctness or to find and fix

は以下のテーマで検証・デバッグ支援に取り組んでいbugs are getting more important. We are working on

る．自動入力パターン生成においては，記号シミュレー

this topic as below: In automatic input pattern genera-

ションと従来のシミュレーションを組み合わせて設計

tion, we proposed the technique to automatically find

記述を解析することにより，アサーション違反を発生

input values that violates the assertions by analyzing

させるような入力値を自動的に求める手法を提案した．

the design description using traditional simulation and

SpecC 記述で 170 行程度の規模の FIR フィルタに対し，

symbolic simulation. For an FIR filter design of 170

指定した信号波形を出力するような 61 サイクル分の入Lines in SpecC, we successfully found the input pat-

力波形を求めることに成功した．プログラマブル配線

terns of 61 cycles that produces the specified output

向け検証手法では，ありうるすべての配線接続情報にpatterns. In formal verification for on-chip program-

対して，2 点間が仕様通りにつながっており，かつ他

mable interconnect, we proposed the method to proveの配線とつながっていないことを充足可能性判定問題

that two ports are connected as specified, and not con-として定式化して証明する手法を提案した．最大カッ

nected to any other ports for all possible connection

ト数を 1とした制約の下で，本研究室で設計した VDD-

configurations, formulating as a boolean satisfiability

FPGA（タイル数 12x13，トラック数 8 本）のプログラ

problem. We have successfully verified the correctness

マブル配線部分の検証に成功した．並列動作の同期にof programmable interconnect part of our VDD-FPGA

関するデバッグ支援では，設計記述を静的に解析する（12x13 tiles, 8 tracks）under the constraint of the maxi-

ことで設計が正しく同期するための条件を求める手法

mum cut is 1. In debugging-support for synchroniza-

を提案し，この条件が同期に関する検証 / デバッグに

tion of parallel execution, we proposed the technique

有用であることを示した．SpecC で記述された並列エto derive the condition on which the design properly

レベータコントローラにより実験を行い，提案手法にsynchronizes by static analysis, and showed this con-より出力された条件によって，設計の同期が設計者のdition can be utilized for synchronization verification

意図通りになっているか確認することができた．

and debugging. Through the case study of the parallel
elevator controller in SpecC, we verified that the design
works as the designer's intention using the generated
condition.

VDEC年報2009.indb 200

09.7.23 3:35:38 PM

オンチップネットワークのトポロジ自動生成に関する研究
藤田昌宏，吉田浩章，松本剛史，谷田英生

Automatic Network-on-Chip topology synthesis
Masahiro FUJITA, Hiroaki YOSHIDA,
Takeshi MATSUMOTO, Hideo TANIDA

半導体プロセスの微細化に伴い，SoC の性能はよりWith wire delay becoming dominant comparedインターコネクトの性能に影響される部分が大きく

to transistor delay in deep-submicron era, the per-なっている．多くの NoC（ネットワークオンチップ）

formance of SoC is more af fected by interconnect.

のアーキテクチャが提案されているが，自動的にアプ

Although many NoC（Network-on-Chip）architectures

リケーションに応じた最適な NoC を決定しその上に

are proposed, automatically finding the most efficient

機能ブロックを配置することは実現されていない．そone for a given application and mapping the function

こで，アプリケーションの通信要求に応じて，自動的

blocks onto it, is still an open issue. This study propos-に各機能ブロックを配置し，NoC トポロジを生成す

es a method for generating custom NoCs which meetる手法を提案・評価した．問題を整数線形計画法によcommunication link-length and latency requirements.

り定式化した従来手法は，消費電力・面積の最適化を

Addition of constraints for floor- planning and intercon-

実現したが，動作周波数に影響を与える一ホップあた

nect architecture generation, to existing integer-linear-りのリンク長，および，レイテンシの保証を実現して

programming-based approach, enables link-length andいなかった．本研究では，各機能ブロックを配置す

latency requirement to be met in the generated NoC

る際に低レイテンシで通信する機能ブロック間の距離

architecture. Initial experimental results have shownに，NoCトポロジの生成の際に接続する機能ブロック・that only the proposed method can meet link-length

スイッチ間距離に制約を加え，それらの性能が保証さ

and latency constraints.

れた設計の生成を実現することを目的とする．初期的な実験結果では，既存手法と提案手法を比較した場合，提案手法のみ生成される NoC の通信路一ホップの長さの最大値，および機能ブロック間の最大通信レイテ
ンシが満たされる例が存在することが確認された．

上位設計記述を用いた製造後デバッグ支援手法

design descriptions

藤田昌宏，吉田浩章，松本剛史，
Amir Masoud GHAREHBAGHI，李Post-silicon debug support using high-level

蓮福

Masahiro FUJITA, Hiroaki YOSHIDA,
Takeshi MATSUMOTO,
Amir Masoud GHAREHBAGHI, Yeonbok Lee
Post-silicon debug is the process of finding the cause

エラーの原因を分析し探す過程である．システムの複of errors in the prototype or initial implemented sys-

雑さの増大により製造前の段階で全システムを完璧にtem. Complete verification of whole systems before

検証することは不可能になってきている．
したがって，

implementation is becoming infeasible due to the com-

製造後デバッグは必須となりつつあると伴に大変な作

plexity of systems.

5-3
201

第

製造後デバッグはプロトタイプチップ実行で現れた

As a result, post-silicon debug is getting mandatory

5

た二つのデバッグ支援手法を提案している．前者の研while it is a painful task. We propose two debug support

究は設計記述の中からエラーに影響を与えた部分だけ

methods utilizing high-level design descriptions. Theを取り出す手法であるダイナミックプログラムスライ

first method utilizes the concept of dynamic program

研究報告

章

業でありがちである．ここでは上位設計記述を活かしシングの概念に基づいている．この手法では，各々のslicing to extract parts of the design that has influenced

エラーパタンに対し，チップ上でエラーが検知される

the error. For each error pattern, we derive slices for

出力ピンに該当する上位設計記述上の変数のスライス

the output variable of the high-level design descriptionを抽出する．
それを複数のエラーパタンに対して行い，

that corresponds to the output pin of the target chip

それぞれのスライスの共通部分を取り，その結果を本

where the error is observed. Then, we extract the inter-

VDEC年報2009.indb 201

09.7.23 3:35:38 PM

研究で定義した評価関数により求めた正しいトレース

section of the slices for multiple error patterns, andからの距離によって順位づけする．
二番目の手法では，

rank the results by calculating the distance from theシステムの通信を担当する部分，特に SoC のオンチッ

correct trace with our distance metric. In the second

プバス上でのバグに注目する．まず，コントロール信

method we have focused on bugs in the communication号から，要求や応答などの基本的なイベントを，オン

parts of systems, specifically on-chip buses of SoCs.

チップモニタ回路を用いて抽出し，トレースバッファ

First, we extract the basic events such as requests andに格納する．それから，予め定義されたデバッグパタ

responses from control signals using an on-chip moni-

ンに従い，抽出されたトランザクションシーケンス

tor circuits, and store them in a trace buf fer. Then,

を，レース・デッドロック・ライブロックなどのバグ

according to predefined debug patterns we analyze

をチェックする我々のツールによって分析する．
現在，

the extracted transaction sequences by our software

使用者定義デバッグパタンをサポートするため手法のto detect potential bugs such as race, deadlock and確定を行っている．

livelock. We are extending our method to support userdefined debug patterns.

設計解析技術のシステムバイオロジーへの応用に関する

Application of design analysis techniques to

研究systems biology
藤田昌宏，吉田浩章，松本剛史，西原
谷田英生，李佑，在浩

Masahiro FUJITA, Hiroaki YOSHIDA,
Takeshi MATSUMOTO, Tasuku NISHIHARA,
Hideo TANIDA, Jaeho LEE

5-3

第

202

章

5

研究報告

生物学の発展に伴い生体内の様々な働きの原理が解

Recent rapid growth of biology has clarified vari-

明され，現在では生物学的生体システムを計算機に

ous fundamental rules of bio-chemical systems, andよってシミュレーションすることが可能となってきて

now such systems can be simulated by computers.

いる．計算機によるシミュレーションは実物による実Such simulation is safer, consumes lower cost, and has

験や治療と比べて，安全性，コスト，観測性の面で有higher observability than actual experiments, so that

利であり，患者の病気に対する治療や，実際の実験でthere are many proposals about applications to medical

は観測が難しいような反応に対する応用が提案されてtreatments and analyses of reactions which cannot be

いる．しかしながら，生体システムのシミュレーショ

obser ved from the outside. However, since the com-

ンは計算量が膨大であるため，既存のソフトウェアに

putation amounts of those simulations are huge, it isよるシミュレーションでは，複雑な反応経路や長いサ

difficult to simulate complex reaction systems or reac-

イクルのシミュレーションは困難である．そこで，本

tions which take large number of simulation cycles on

研究テーマでは，これらの生体システムのシミュレー

software. Therefore, in this research, we are going toションを FPGA などのリコンフィギュラブル素子を

implement such bio-chemical simulations on hardware

用いてハードウェア実装することにより，シミュレー（with reconfigurable blocks, such as FPGA）． In theションを高速化することを目的としている．昨年度まlast year, we have investigated bio-chemical reaction

でに，生態システム，モデリング手法，既存のソフト

systems, modeling methods, existing software simula-

ウェアシミュレーション手法の調査を完了した．今年

tion methods. In this year, we targeted on Gillespie's

度は，高速化の対象を Gillespie によって提案された統

stochastic simulation algorithm, and compared the

計的シミュレーション手法として，それを行う既存ソ

executions of an existing software STOCKS and a hard-

フトウェアである STOCKS と，FPGA を用いたハーware implementation on FPGA. We confirmed that the

ドウェア実装との，実行速度の比較を行い，一定の成hardware implementation was faster than the software

果を上げた．今後は，今回のハードウェア実装をベー

implementation. The main future work is to propose a

スに，生体システムのシミュレーションにおいて汎用

hardware architecture which is generally effective for

的に有効なアーキテクチャを提案することが主な課題

bio-chemical simulations.

である．

VDEC年報2009.indb 202

09.7.23 3:35:38 PM

データパス設計に対する形式的等価性検証
藤田昌宏，Bijan ALIZADEH

Formal equivalence verification of data-path
designs
Masahiro FUJITA, Bijan ALIZADEH

データパス設計はコンピュータグラフィクスやデ

Data-path designs are used in many applications such

ジタル信号処理のような多くの応用に使われている．

as computer graphics and digital signal processing.

そのような設計の増大しつつある複雑さ，要求されDue to rising complexity of such designs, high perfor-

る性能の高さ，そして，設計期間の短さのため，設mance requirements and shortened time-to-market, a

計を有限時限の多項式としてモデル化し，MATLAB

growing demand has emerged to design hardware at

や C 言語のような抽象度の高い段階から詳細な実装設

higher levels of abstraction where an algorithmic speci-計を行う RTL への設計を進める必要性が高まっていfication, e.g. MATLAB or C description, which per-る．この設計法では（1）乗算器のようなデータパス

forms a sequence of arithmetic operations, is modeled

コンポーネントを含む設計の検証の必要性，（2）多項

as multivariate polynomial functions of finite degree.

式計算をデータパスのアーキテクチャに依存したビッ

Then it is refined to a Register Transfer Level（RTL）

ト数の計算に変換すること，が必要となる．しかし，description by adding more and more implementation

多項式で表現された仕様と有限ビット幅のアーキテク

details at succeeding steps. There are two major prob-

チャで実現されている RTL 設計の間の等価性検証は

lems to achieve functionally correct description at each

容易ではない．そこで，本研究では，Modular Honerstep（1）a significant increase in the amount of verifica-

Expansion Diagram（M-HED）という n ビット幅の制

tion efforts owing to the presence of data-path compo-

約下における多項式の正規表現を提案し，それを用いnents such as multipliers and（2）carrying out polyno-

た等価性検証を実現した．

mial computations over n-bit integers because of fixedsize data-path architectures. Hence, equivalence verification of two polynomial functions extracted from thealgorithmic specification and RTL model is not possible
because distinct polynomial functions with different
degrees and coefficients may be computationally equivalent. In this research we introduce a modular decision
diagram namely Modular Horner Expansion Diagram（M-HED）as a canonical graph-based representation
which allows us to perform formal equivalence checking between the specification and implementation for
multivariate polynomial functions over the ring of integers modulo 2 n, where n is word-length.

5-3

第

203

章

5

研究報告

VDEC年報2009.indb 203

09.7.23 3:35:39 PM

設計の自動合成に関する研究
藤田昌宏，吉田浩章，高High-level design automation and optimization
尚華，

Ratna Krishnamoorthy，Jaeho Lee

Masahiro FUJITA, Hiroaki YOSHIDA,
Shanghua GAO, Ratna KRISHNAMOORTHY,
Jaeho LEE

集積回路製造技術の向上に伴いプロセスが複雑にAs the VLSI technology advances, it has been becom-

なってくるにつれて，これまで無視してきた影響が無ing essential to account for physical effects which have

視できなくなってきている．特に配線が性能へ及ぼす

been ignored. The impact of interconnect on perfor-

影響は支配的になりつつあり，レイアウト・論理設計

mance has been becoming dominant, hence a number

においては配線を考慮した設計技術が確立されていof studies have already been proposed for interconnect-

る．本研究室では，近年普及が進む高位合成，特にパ

aware logic synthesis. We proposed a high-level synthe-

イプライン合成において配線を考慮する手法を提案し

sis method considering the interconnect effect, particu-

た．また，高度化が進む組み込み機器分野において，larly a pipeline synthesis method. Dynamically recon-

逐次処理型プロセッサのみではその実現が困難となっfigurable processors（DRPs）can achieve high flexibil-ている．一方で特定用途向け VLSI はその高並列性に

ity, high performance and low power simultaneously.

より高性能・低消費電力を実現可能であるが，設計がHowever, designing applications for DRPs requires

難しい・変更が不可能・高コスト等といった問題があconsiderable manual effort and is hence a challenging

る．実行中に機能を変更できる動的再構成可能ハード

problem. We have been developing a compiler frame-

ウェアは柔軟性と高性能・低消費電力を両立する技術

work for DRPs and also conducting a research on theとして期待されている．本研究では開発の効率化およautomation of typical optimization techniques which are

び過去の開発資産の有効活用を重視し，逐次的プログ

currently performed manually.

ラムから自動的に高効率な動的再構成可能ハードウェ
ア向け回路を合成する技術の研究を行っている．

5-3

第

204

章

5

研究報告
VDEC年報2009.indb 204

09.7.23 3:35:39 PM

高宮研究室Takamiya Laboratory（http://icdesign.iis.u-tokyo.ac.jp/）

有機トランジスタを用いた大面積エレクトロニクス向け

Circuits Technologies for Large Areaの回路技術

Electronics with Organic FETs

高宮真，石田光一，桜井貴康，染谷隆夫

Makoto Takamiya, Koichi Ishida,
Takayasu Sakurai, and Takao Someya

10 cm 角から 10 m 角の大きな柔らかいシートの上

Large area electronics is a new frontier in electron-に，インテリジェントな電子デバイスを分散して配置

ics where intelligent electronic devices are distributed

することにより，人間生活を快適にサポートする大面

on a flexible square, 10 cm to 10 m on a side, for the

積エレクトロニクスという新しいアプリケーションに

human interface and the comfortable daily life. Flexible

注目している．フレキシブルで低コストの有機トラン

and low-cost organic FETs（OFETs）are suitable for

ジスタは大面積エレクトロニクスに適しており，硬く

large-area electronics and have great potential as aて高価なシリコン MOSFET を補完するデバイスとしsupplement of solid and expensive silicon MOSFETs.

ても有望である．しかし，シリコン MOSFET と比べ

Compared with the silicon MOSFETs, however, theると，有機トランジスタは製造技術がまだ未熟である

operation speed of OFETs is slow（μs ~ ms）and theため，動作速度がμs 〜 ms と遅く，デバイスの寿命

device lifetime of OFETs is short（days ~ months），

も数日〜数ヶ月と短い．そこで，遅くて信頼度の低い

because fabrication technologies for OFETs are not yet

有機トランジスタの欠点を補う回路技術の開発を行っmature. We have developed circuits technologies toている．大面積エレクトロニクスの一例として，有機

help the slow and unreliable OFETs and demonstrated

トランジスタとプラスチック MEMS スイッチを集積

a wireless power transmission sheet where plastic化したフレキシブルな「無線電力伝送シート」の開発

MEMS switches and OFETs are integrated. The cir-を行った．対向するコイル間の電磁誘導により無線でcuit technologies for the wireless power transmission

電力伝送を行う．

sheet to reduce the cost and to enhance the reliability

40V 以上で動作する有機トランジスタや MEMS と，
5V 以下で動作するシリコン VLSI の間で信号の送受信

were developed, which will be essential for future largearea electronics made with OFETs.

を実現するために，有機トランジスタを用いた新しいレベルシフタ回路を開発した．また，送電 / 受電コイ
ル間の位置合わせを不要にするコイル活性化技術や，電力伝送用コイルと受電物体位置検出用コイルを共有化する有機トランジスタ /MEMS の混合回路技術を開発した．これらの回路技術はコストや信頼性が課題となる大面積エレクトロニクスを実現する上で，キー技術になると考えている．

5-3

第

205

章

5

研究報告

VDEC年報2009.indb 205

09.7.23 3:35:40 PM

柴田・三田研究室（2008 年度）
intelligent Semiconductor Microsystems Laboratory（iSML）（http://www.else.k.u-tokyo.ac.jp）

右脳型ソフトコンピューティング VLSI: 連想プロセッ

Right-Brain-Computing Integrated Circuits:

サ・システム

Associative Processing Systems

柴田
姜

5-3

直，トゥロン トゥウ ブゥイ，馬

奕濤，

璟煕

T. Shibata, Trong Tu Bui, Ma Yitao,
Kang Kyunghee

現在のコンピュータは四則演算の超高速処理に特化

Digital computers are dedicated machines for vary

したマシンであり，人間のように「ものを見て柔軟に

fast execution of numerical calculations. However, their

判断・理解し，即座に適切な行動をとる」といった情

performance is extremely poor in such tasks like see-

報処理は非常に不得手である．入力情報に対し，過去

ing, recognizing, and taking immediate actions, whichの膨大な記憶の中から最も近しい事例を瞬時に想起しare effortless tasks in our daily life. This research aims

これによって次の行動を決定する．こんなアーキテ

at building intelligent VLSI systems based on the psy-

クチャを持つコンピュータの基本ハードウェアを，シchological model of a brain. In our system past experi-

リコン超 LSI 技術で実現する研究を進めている．論理

ence is stored as template vectors in non-volatile vast

演算を得意とする現在のマイクロプロセッサに対し，

memories and the maximum-likelihood event to the

直感・連想・推論といった処理を得意とした LSI チッcurrent event is recalled in real time by a fully paral-

プを設計・試作してシステムを構成する．単体で脳

lel proc-essing. The key ingredient of the system is a

細胞ニューロンと類似の機能を持つ高機能トランジ

new functional device called “Neuron MOS Transistor”

スタ（ニューロン MOS，neuMOS）を導入，膨大な（neuMOS or νMOS）which mimics the action of atemplate 群の中から最短距離ベクトルを完全並列探

nerve cell neuron at a single transistor level. Based on

索するアナログ連想プロセッサ，0.18 ミクロン CMOS

such architecture that "association" is the very comput-技術を用いた超高速ディジタル連想プロセッサ等を，ing primitive, we are pursuing human-like intelligence

これまで開発した．今後連想を階層的に連鎖させヒ

system implementa-tion directly in silicon integrated

トのように思考できるシステムをこれらのチップ用

circuits. Currently research is in progress for robust

いて構築して行く．そのために我々の思考過程を柔image recognition and voice recognition processing.

軟に記述できる APROL（Association Programming

The sate-of-the-art silicon technology has been utilized

Language）の開発も行う．四則演算に代わり連想を

to implement such associa-tive processors in both ana-“computing primitive” とする実時間事象認識知能シ

log and digital CMOS VLSI chips. As a practical applica-

ステム実現を目指す研究である．現在，画像認識・音tion of the circuit technology developed for the associa-

声認識をテーマに研究を進めている．ここで開発した

tive processor chips, CDMA matched filter chips have

VLSI 回路技術は，実用的な応用として，CDMA マッ

also been developed.

チトフィルタへの応用技術等も開発している．

第 章 研究報告2065

VDEC年報2009.indb 206

09.7.23 3:35:40 PM

画像の特徴ベクトル抽出 VLSI 及びそのパターン認識へ

A Robust Feature-Vector Generation VLSIʼ sの応用

and their Application to Human-Like Image柴田直，ロバート グロー，朱森川重毅，中川琢規，金炫秀，孫弘博，高橋徳浩，
卓力，山下直也

Recognition
T. Shibata, Robert Grou, Zhu Hongbo,
N. Takahashi, S. Morikawa, T. Nakagawa,
Kim Hyun-soo, Sun Zhuoli, N. Yamashita

我々の連想プロセサアーキテクチャを画像認識に

Since image data are massive in quantity, an effective

用いるには，2 次元の画像情報を特徴ベクトル，即ちdimensionality reduction technique is quite essential

一次元の数値列で表現しなければならない．我々はin recognition problems. The maximum-likelihood

この目的で，主方向線分投影法（PPED: Pro-jected

search VLSI chips we are developing accept image data

Principal-Edge Distribution）と呼ぶ新たな特徴ベクin the form of a vector. Therefore we need to generate

トル表現法を開発した．2 次元画像に対し，縦・横・

a feature vector, well representing the characteristic

斜め 2 方向，計 4 方向の線分を抽出してフィーチャー

features of the original image. In the representation,

マップを作成，そのビットフラッグを線分検出方向に

human perception of similarity among images must

垂直な主軸上にそれぞれ投影加算して 4 組の一次元数

be preser ved in the vector space. A robust image

値列を形成する．これらをつなぎ合わせて 64 次元ベ

representation technique for recognition has been

クトルとし，64 × 64 ピクセルの画像を表現する．こdeveloped based on a hardware intensive algorithm.

れは，元画像の特徴を実にうまく表現しており，手書An input image either in a binary or grayscale format

きによるパターンの変形，歪みに対しほとんど影響をis subjected to adaptive spatial filter-ing to generate受けない．従って，単純なテンプレートマッチングのfeature maps, which are reduced to a 64-dimension vec-

手法で手書き文字やパターンの認識が大変ロバストに

tor by "Projected Principal-Edge Distribu-tion（PPED）

実行できる．特にこれまで認知の問題として困難だっ" algorithm. The representation has been applied to

た重なりパターンの分離認識もできることがわかっ

handwriting pattern recognition and the cepha-lometric

た．さらにこの手法を矯正歯科診療におけるセファロ

landmark identification（the clinical practice in ortho-

X 線写真解析に応用，歯学部学生にとっても高度な訓

dontics in dentistry），to investigate the performance.

練を必要とする解剖学的特徴点抽出の困難な作業が，Interestingly, in hand written pattern recognition, it is

専門医と同様にできることがわかった．今後，連想プ

shown the separation of handwritten overlapping pat-

ロセッサと統合し，一般的な知的画像認識システム構

terns has been successfully carried out based on the

築へと発展させていく．このベクトル抽出はソフト

representation, although it is a dif ficult problem in

ウェアでは非常に時間のかかる処理であり，neuMOS

artificial intel-ligence. Using a simple template match-を用いたアナログ CMOS 回路技術，および最先端のing technique, identification of Sella（pituritary grand），

ディジタル CMOS 回路技術の両方を用いて，独自のNasion, and Orbi-tale has been successfully carried out.

アーキテクチャを持つ特徴ベクトル生成 VLSI チップ

Since the vector formation processing is computation-の開発を行っている．

ally ver y expensive, dedicated VLSI chips have beendeveloped both in digital CMOS technology and analog

207

第 章 研究報告

CMOS technology.

5-3

5

VDEC年報2009.indb 207

09.7.23 3:35:40 PM

実時間動画像処理プロセッサ柴田申直，岡野裕太，福岡雄大，吉井一馬，丞鎬，プラバート・ウィーラワルダナ，

Real-Time Moving Image Processing VLSI
Systems
T. Shibata, Y. Okano, Y. Fukuoka, K. Yoshii,

小森健正

Shin Seungho, P. Weerawardhana, T. Komori

リアルワールド画像の実時間情報処理を目標に，

Aiming at real time processing of moving images, a

視 野 中 の 運 動 物 体 を 着 目・ 連 続 追 尾 す る Saliency

saliency catcher chip that detects objects in motion in

Catcher，及びキャッチした物体の 3 次元計測を瞬

non-stationary complicated background sceneries has

時に行える VLSI プロセッサの研究を行っている．

been developed. Due to the new quasi-two dimensional

Saliency Catcher については，擬似二次元処理と呼ぶ

processing algorithm we have developed, the chip

新たな手法を導入，すべての処理回路をフォトダイ

contains the processing circuit only at the peripher-

オードアレイの周辺部に配置する構成がとれるため，

ies of the photo sensor array. As a result, a very large

各画素部では大きなフィルファクタが実現できた．

fill factor has been obtained in each pixel processor.

フィルファクタとは，各ピクセルプロセッサ内でフォ

Fur thermore, a VLSI system that extracts three-

トダイオードが占める面積の割合で，これが大きいほ

dimensional information from the object of interest

ど多くの画像情報が処理に取り込める．
このチップは，

has also been developed. Since charge redistribution

複雑な背景の中から複数の動いている物体を，動きのamong multiple capacitors are utilized for computation,

大きさとともに検出できる．さらにカメラ自身がブレ

it enables us to build very low-power systems. In theseて背景が動いていても検出できるという特徴をもつ．

two VLSI systems, neuron MOS technology has been

実際にチップで基本性能を確認した．さらに運動物体

utilized in realizing flexible hardware processing.

の3次元計測をリアルタイムで行うチップも開発した．
これはキャパシタ間での電荷の再配置のみを演算に使
う回路であり，究極の低消費電力システム実現の可能性を秘めている．

方向性エッジベクトル表現を用いたロバストな人物像検A Robust Human Figure Detection System

出システム

Using Directional-Edge-Based Image柴田直，三好 高史Representations
T. Shibata, T. Miyoshi

5-3

第

208

章

5

研究報告

顔の検出は，ヒューマンインタフェースの研究にFace localization and identification of individuals by

お い て 重 要 な 課 題 で あ る． 従 来， 肌 色 に 着 目 し た

facial images are important issues in the development

り，ニューラルネットによる分類等さまざまな手法

of new generation human-computer interfaces. Thereが開発されているが，写真の撮影条件の影響を受け

have been many approaches such as skin color detec-

たり，あるいは本当の顔を逃してしまう，いわゆるtion and using neural networks. They have, however,false negative の発生といった問題が多かった．本研

many problems such as high sensitivity to photograph

究では，多少の false positive（顔以外のものでも似て

exposure conditions, and existence of "false nega-

いると顔として検出）はあっても，「本当の顔を絶対

tives"． The objective in our approach is to try to mini-に逃さない」ことを目標とするロバストな顔検出アル

mize the number of "false negatives"，even it might

ゴリズムの基礎を，これまでの成果であるエッジベー

increase the number of "false positives"． Our algo-スのベクトル表現法（PPED）を発展させて確立しrithm can detect non-face im-ages that are very similar

た．PPED 法による検出は，例えば壁のしみでも眺め

to faces. A preliminary research is done by extendingていると人間の顔に見えてくるといった，人間の認識

our edge-based vector image representation methodに非常に近い検出アルゴリズムであるが，本研究では（PPED）． Besides the PPED-based detection method,

PPED とは補完的な性質を持つ，新たな 2 つのベクト

two other new vector representations, which are com-ル表現法を開発，オリジナル PPED ベクトルと同時

plementary to PPED, have been developed. Using the

VDEC年報2009.indb 208

09.7.23 3:35:40 PM

に用いた多重照合法（multiple cluematching）の開発

multiple clue method with these three rep-resentations,

により，大変ロバストな顔検出を実現した．さらに，

a very robust performance in face detection has been

顔画像を各部分を構成する微小画像の 2 次元シーケン

achieved. We also developed a face identifica-tion sys-

スとして扱い，シーケンスマッチングの手法を用いて

tem in which a face image is treated as a two dimen-

顔認証を行うシステムも構築した．これにより，照明

sional sequence of partial images also represented by

条件の変化に強いロバストな顔認証システムが実現しdirectional edge-based vectors, thus showing a robust

た．本実績をベースに，任意の環境下において様々な

identification performance under a variety of illumina-

ポーズをとる人物像をロバストに検出するシステムのtion conditions. Based on these achievements, a system

研究を進めている．

is now under development that is capable of localizing
human figures with varying poses under cluttered environments.

動画像認識システム
柴田直，ハオ・ジア，西山 未央，包蕊寒Moving Image Recognition System
T. Shibata, Hao Jia, M. Nishiyama, Bao, Ruihan

方向性エッジ情報が，静止画の認識に重要な働きをすることを我々はこれまで様々な事例で実証してきSo far we have shown directional edge information

た．本研究テーマは，動画像シーケンスから動きの情

plays an essential role in a variety of still image recogni-

報を取り出し，これによって動作の理解を行う研究でtion applications. In this project, we are developing

あり，これもエッジ情報を用いて行っている．人間のmoving image recognition systems also utilizing direc-

脳は，まず第一視覚野で様々な方向性エッジ情報が抽

tional edge information. In the human brain, it is known

出し，これを用いて形状認識と動き認識を，それぞれ

that edges of various orientations are firstly extracted

別々の pass way で実行している．我々もこれに習っfrom retinal images and then being processed throughた．エッジ情報によって物体の形状を認識し，その形

separate pass ways for motion recognition and object

状を順次追いかけて行く手法でオブジェクトトラッキ

shape recognition. We have followed such a biologi-

ングシステムを開発した．追跡物体が複雑な背景の中

cal principle. As an example, we have developed anに入っても，途中で形状や動作速度を変えても，また

object tracking system utilizing the edge information to

照明条件が変化しても正確に追跡していける．環境のrepresent the object appearance. Our system shows a

中で人が移動すると環境の視覚画像もそれに応じて変very robust track-ing performance for an object moving

化するが，その変化から自分の動きを理解するいわゆ

under variety of disturbing conditions such as changing

る ego mo-tion perception も，方向性エッジ情報を用

illumination, con-fusing busy background, object shape

いて実現した．照明条件の変化や，明確なテクスチャ

transformation, changing speed, partial occlusion etc. Aの少ない環境，あるいは視野内に別の動きをする物体

robust ego-motion perception algorithm has also beenが存在する場合にも，ロバストな ego motion 検出がdeveloped based on the edge information. In order

できる．さらに，画面の中で動作する人物のジェス

to understand the gesture of a person form motion

チャーを認識するシステムも開発中である．各時刻にpictures, a vector representation of an instantaneous

おけるオプティカル・フローをベクトル表現し，ベク

motion has been developed. A temporal sequence of

トルの時間シーケンスを隠れマルコフモデル（HMM）

such vectors is analyzed by Hidden Markov Models

を用いて理解するシステムである．この目的のため，（HMMs）． For this purpose, a new HMM has been

相対評価ではなく絶対評価可能な，新たな隠れマルコ

developed which we call Self-Evaluating HMM.

5

フモデルを考案し，その有効性を実証した．

With this new model, it is possible for a single Self-

研究報告

章

to the model without referring to other models. Pre-

209

第Evaluating HMM to judge if an input sequence matches

5-3liminar y experiments of simple gesture recognition
have confirmed the effectiveness of this approach.

VDEC年報2009.indb 209

09.7.23 3:35:40 PM

深掘エッチングを応用した MEMS-LSI 融合デバイス
三田吉郎，澤村智紀，今井義明，金

俊亨，

森下賢志

LSI-MEMS integrated device by deep reactive
ion etching technology
Y. Mita, T. Sawamura, Y. Imai, Kim Jun Hyoung,
S. Morishita

VDEC 所有 EB 装置を利用してナノリソグラフィを行ない，武田先端知ビル等の深掘り RIE 装置でエッチ

Silicon deep nano-fabrication technology of struc-

ングを行なって，深掘ナノサイズ構造を作製，電子デ

tures having both electron-device-scale（10μm down

バイスサイズ（10 〜 1 ミクロン以下）のパターン精度

to less than 1μm）lateral resolution and MEMS-scale

でかつマイクロマシンサイズ（40 ミクロン以上）の（more than 40μm）depth, and application to electron

深さを持つ垂直構造を積極的に利用した電子デバイス

devices is developed. VDECʼs EB writer per forms

応用を試みている．最小サイズ 370 ナノメートル，アlithography and Deep RIE at Takeda Building per-

スペクト比 1：107 のトレンチ構造を作製することがforms etching. Our top data is aspect ratio 1:107 for

できるようになった．MEMS 用サブミクロンサイズ

trenches of 370 nm. This is the record ten times deeperの深掘り構造は，これまでせいぜいアスペクト比 1：

as compared to ordinal submicron Deep-RIE technol-

10 程度であったが，本研究では一桁優れた結果を出

ogy. Based on the technology, a couple of new-concept

している．このエッチング技術を基礎に，シリコン

devices are appearing such as:（1）a “vertical photo-の垂直面の表面から不純物拡散を行って PN 接合としdiode” that is made by thermal diffusion on the verti-

た「垂直フォトダイオード」を作製，既存の平面型ダ

cal wall of Si Deep Reactive Ion Etching（DRIE）and

イオードに比較して 25 ％〜 80 ％の効率向上ならびにshowed from 25％ to 80％ of photocurrent increase andクロストーク軽減ができることを示した研究，蒸着す

crosstalk suppression as com-pared to conventional pla-

るだけで三次元配線のできる「セルフカットパターニ

nar photodiode,（2）“Self-cut patterning method” that

ング法」とその垂直型コイルへの応用，VDEC で試作

is a three-dimensional wiring technology by a simple

した 0.15μm 完全空乏型 Silicon on Insulator（FDSOI）

evaporation on profile-controlled 3-D structure with an

LSI を，シリコーンゴム（PDMS）やガラス基板に接application of vertically-winded coils, and（3）“Silicon

着し，支持層シリコンを完全にエッチングすること

on PDMS” devices that is made by an active-layer

で活性部分だけを任意の表面に転写する「Silicon ontransferring technology using 0.15μm Fully-Depleted

PDMS」デバイスなどが新たに開発された．

Silicon on Insulator（FDSOI）LSI pasted on silicone rubber（PDMS）or glass substrate and lost-wafer etching.

5-3

第 章 研究報告2105

VDEC年報2009.indb 210

09.7.23 3:35:41 PM

高木・竹中研究室
Takagi-Takenaka Laboratory（http://www.mosfet.k.u-tokyo.ac.jp/）

Ge Metal-Insulator-Semiconductor（MIS）界面

Ge Metal-Insulator-Semiconductor（MIS）

形成技術に関する研究

interface properties

高木信一，竹中充，笹田崇，岩崎敬志S. Takagi, M. Takenaka, H. Matsubara, T. Sasada

高性能 Ge MISFET を実現するための最大の課題

One of the most critical issues on realizing high per-は，良好な MIS 界面特性の実現である．Ge 上の MIS

formance Ge MISFETs is the formation of MIS inter-

界面形成方法として，Ge 基板を直接熱酸化すること

faces with high quality interface properties. We haveにより形成した GeO2/Ge 界面の電気的特性を調べた

fabricated GeO2/Ge MOS interfaces by using thermal

ところ，1010 cm 台後半の良好な界面特性が得られoxidation. It is found from these capacitors that theることが明らかとなった．また，界面準位が（100），minimum values of the interface state density are less

（110），（111）の面方位に対してほとんど同じである

than 1011 cm-2 order and that the interface state densi-

ことを見出した．また，GeO2/Ge 界面形成後に，ECR（110），
ties of the GeO2/Ge MOS capacitors on（100），

プラズマ窒化することで，良好な MOS 界面を維持し（111）Ge substrates are almost same. We have also

つつ，プロセス耐性の高い GeON/Ge MOS 界面を形

found that GeON interfaces can be fabricated by ECR

成可能であることを示した．

plasma nitridation with the same interface properties as-2

the GeO2/Ge MOS.

Ge Metal-Insulator-Semiconductor（MIS）FETに関する研究高木信一，竹中

Ge Metal-Insulator-Semiconductor（MIS）FETs
S. Takagi, S. Sugahara, T. Uehara, S. Dissanayake,

充，Sanjeewa Dissanayake，

S. Tanabe, Y. Nakakita, K. Morii

中北要佑，森井清仁
We have successfully fabricated Ge pMOSFET by

化 MOS 界面を用いた MOSFET の作製にはじめて成using GeO2/Ge MOS interface with Dit of around 1012

功した．Al メタルゲートをマスクとしたセルフアラ

cm2eV -1. The front gate MOSFET exhibited around

インプロセスによりフロントゲート動作を達成し，Si

3 × mobility of the Si universal mobility. Another criti-のユニバーサル移動度に対して 3 倍程度の移動度が得

cal issue on realizing high performance Ge MISFETs

られることを実証することに成功した．また，高性is the establishment of the formation technologies of

能 Ge MISFET を実現するためのもうひとつの課題

high quality Ge channels, particularly, ultrathin Ge-On-

は，高品位の Ge チャネル層形成，特に極薄の Ge-On-

Insulator（GOI）channels accompanied by the new

Insulator（GOI）構造の形成と新しい高移動度チャネ

channerl structures. We have succeeded in fabricat-

ル構造の実現である．今回，正孔移動度として極めて

ing（110）surface ultrathin GOI structures, which are

高い値が期待できる（110）面をもつ GOI 層を，酸化expected to provde high hole mobility, by using the

濃縮法による実現することに初めて成功するとともGe condensation technique. We have also successfullyに，バックゲートによる MOSFET の動作を実証した．

realized the MOSFET operation of the channels under

これは，（110）面 Ge MOSFET の初めてのデバイス

the back gate operation. This is the first demonstra-

動作実証である．移動度向上率は，Si のユニバーサ

tion of（110）surface Ge MOSFETs. The hole mobil-

ル移動度と比較して，約 1.4 倍程度であり，今後更に，

ity enhancement factor is around 1.4, which can be

結晶性や界面特性の改善を図る必要がある．

improved by optimizing the crystal quality of the GOI

5-3
211

第 章 研究報告

低界面準位が得られることが分かった Ge 直接熱酸

5layers and the MOS interface properties.

VDEC年報2009.indb 211

09.7.23 3:35:41 PM

III-V 族化合物半導体 Metal-Insulator-

III-V compound semiconductor

Semiconductor（MIS）FET に関する研究

Metal-Insulator-Semiconductor（MIS）FET

高木信一，竹中充，横山正史，星井拓也，

S. Takagi, M. Takenaka, M. Yokoyama, T. Hoshii,

灰本隆志，中川翔太，キムサンヒョン

T. Haimoto, S. Nakagawa, S. Kim

ディープサブ 100 nm 世代では，電流駆動力の増大

Enhancement of car rier transpor t proper ties inのためは，キャリア輸送特性を向上させ続けること

MOS channels is regarded as mandatory for continu-が不可欠であるが，n-MOSFET は，二軸の引っ張り

ous increase in the current drive under deep sub-100

ひずみによる移動度向上以上の手段に欠けている．

nm regime. As for n-channel MOSFETs, however, any

このため，近年，電子移動度の高い III-V 族半導体

promising technologies after bi-axial tensile strain,

MISFET が興味をもたれている．我々は，このデバ

which can provide the mobility enhancement of twice

イス実現のために，理論解析，Si 及び SiO2 上への高as high as in conventional Si n-MOSFETs, are still lack-

品質 III-V 薄膜層形成，高品質の III-V MIS 構造の形成

ing. Thus, III-V semiconductor MISFETs, expected toの観点で検討を進めている．これまでに ECR プラズ

have higher electron mobility, has recently stirred a

マ窒化により形成した InP MOS 界面において，従来

strong interest. We have started to examine the feasi-から問題が h 指摘されている大きなヒステリシスを完

bility of III-V semiconductor MISFETs on Si platform

全になくすことに成功している．また ECR プラズマfrom the both aspects of theoretical predictions, the for-

酸化により，良好な InGaAs MOS 界面を形成可能でmation of III-V films on Si and SiO2 and MIS interface

あることを見出した．

formation technologies on III-V. As for the formationof the III-V MOS interface, we have demonstrated the
InP MOS interface formed by ECR plasma nitridation.
It was found that the plasma nitridation can reduce
the hysteresis of the C-V characteristics. We have also
found that the well-performed InGaAs MOS interface
can be fabricated by the ECR plasma oxidation.

5-3

第 章 研究報告2125

VDEC年報2009.indb 212

09.7.23 3:35:41 PM

藤島研究室Fujishima Laboratory（http://www.rfic.t.u-tokyo.ac.jp/）

ミリ波 CMOS 回路の最適設計手法
藤島実，萬澤康雄，夏苅洋平

Optimum design method for millimeter-wave
CMOS circuits
Minoru Fujishima, Yasuo Manzawa andYouhei Natsukari.

近年の情報の大容量化を受け，家庭やオフィスなど

Recently, high speed wireless communication is

でも高速な無線通信が求められている．そのような高required in both of fice and home. Millimeter-wave

速な無線通信を実現するために，無免許で広い帯域（MMW）applications have been attracted much attentionを使用することができる 60GHz 帯が注目されている．

for their use in ultrahigh-speed wireless communica-

しかし，そのような高い周波数になると寄生成分の影

tion utilizing the unlicensed 70GHz band near 60GHz.

響が大きくなり，正確な設計が困難になる．我々は，However, design of circuits at MMW frequency tends

電源の特性が寄生成分によって悪化してしまうことを

to be dif ficult because of large parasitic elements. To防ぐために，これらの寄生成分を排除する方法としてprevent the degradation of a power line caused by such

ゼロオーム伝送線路を提案した．また，試作したデバ

parasitic elements, we proposed a new power line named

イスの評価手法についても検討をし，寄生成分の影響"zero-ohm transmission line"，
and it successfully removed

下において従来の評価手法では誤差が大きいことを確

the influences of the parasitics. We also found that a con-

認し，それを解決するための新しい評価手法であるス

ventional evaluation method may cause large error, andルーオンリー法を提案した．今後は，これらの技術を

proposed "Thru-Only de-embedding"，
a new evaluation

用いてミリ波帯回路の高精度な設計を目指す．

technique, to Solve the error. These methods are expected to realize accurate design of MMW CMOS circuits.

大信号回路の自動設計手法
藤島実，大橋俊介，林Automated design of large signal circuits
聖雄

Minoru Fujishima, Shunsuke Ohashi andSeongwoong Lim,
The popularization of high-definition television andより高速な無線通信が求められるようになると考えら

high-speed digital electric household appliances has led

れている．高速な短距離無線通信としてミリ波トラン

us to consider the needs for faster wireless communica-

シーバが注目されており，製品化されるのもそう遠く

tion. Recently, the millimeter-wave transceiver has beenは無いと考えられている．しかし，大衆向け電化製品

attracting attention as a mean of high-speed wirelessの製品化サイクルは短いため，効率的な設計手法が必

communication and it is thought to be commercialized

要と考えた．そこで，我々は大信号回路である発振器

in the near future. Since the product cycle of the gener-や分周器における自動設計に取り組んでいる．これまal public electric household appliances has been short,

でに，大信号回路の解析手法としてアドミタンスバラ

we thought that efficient design method will be neces-

ンス法を提案し，自動設計に組み込む際の処理手順な

sary. Currently, we are working on automated design

どに関する検討がなされた．今後は，提案手法の妥当

of large signal circuits such as oscillator and frequency

性とこれを利用した設計例を示せるようになることを

divider. We have proposed an analysis method "admit-

目指す．

tance balance method" and considered how it could be

5-3
213

第 章 研究報告

ハイビジョンや高速なデジタル家電の普及に伴い，

5

implemented in automated design program. For the
future work, we will consider the adequacy of the proposed method and aim to show the circuits designed byautomated design.

VDEC年報2009.indb 213

09.7.23 3:35:41 PMミキサの自動設計・モデリング
藤島

実，大橋翔

Automated design and modeling of mixer
Minoru Fujishima and Sho Ohashi

近年，無線通信技術の進歩によって携帯電話や無Recently, the popularity of mobile phone and wire-

線 LAN などが広がりを見せ，さらに，ごく最近ではless LAN increase with the development of the wireless

デジタル家電の増加によって通信に対する容量的要求

communication, and the demands for the capability

は拡大の一途をたどっている．この解決手段としてミand speed of the communication enlarge due to the

リ波トランシーバが注目されており，製品化も目前と

expansion of digital home electronics. The millimeter-

思われている．しかし，予測通りの結果が得られる設

wave transceiver has been attention as a solution for

計をするには精密なデバイスのモデリングが欠かせな

these issues, and its commercialization is thought to be

い．そこで，我々はミキサに対して S パラーメータにclose at hand. However, it is necessary to design as we

よるモデリングを試みている．これまでに，既知ミキ

expect to make accurate device modeling. Thus, we put

サと未知ミキサの組み合わせによる評価方法・測定系

mixer in perspective of scattering parameter to makeを検討し，その妥当性を検証した．今後はこれを利用

the mixer model. So far, we have proposed the valua-

したミキサの自動設計を実現することを目指す．

tion and measurement by the combination of known
mixer and unknown mixer and verify the adequacy of it.
In the future, we aim to realize the mixer by using automated design.

150GHz 無線トランシーバー
藤島

5-3

第 章 研究報告2145実，Wasanthamal Badalawa,

150GHz Wireless Transceiver
Minoru Fujishima，Wasanthamal Badalawa,

Seongwoong Lim, 佐藤功一

Seongwoong Lim, Koichi Sato

無線通信の動作周波数は 10Gbps のイーサネット接The operating frequency of wireless communication

続された LAN とのシームレスな接続を維持するため

systems is shifting to 60GHz to maintain the seam-に 60GHz に移りつつある．しかしながら 60GHz-1394

less connection with 10Gbps ethernet wired LANs.

無線ネットワークを用いても，通信速度は 1.6GHz ま

However,

でしか達成できていない．複素変調法を用いるとさ

the data rate is limited to 1.6Gbps. Complex modula-

らに高速な通信速度を達成することができるかもしtion methods will be able to reach to a higher data rate

れないが消費電力も増加してしまう．低消費電力用

which also increases power consumption. A possibleの高速通信速度を可能にする手段として動作周波数

method of achieving a high data rate with low power

を 100GHz 以上にする方法がある．過去 10 年間はこのconsumption is to shift the operating frequency to

周波数範囲での化合物半導体を用いた集積回路設計

higher than 100GHz. Over the past decade, researchの研究が主流になっている．しかし，CMOS 半導体

on integrated circuit designing using compound semi-の微細化技術の進歩により，CMOS 回路をさらに高conductors is dominant in the frequency range above

い周波数で動作させることが可能になってきている．

100GHz. The rapid development of silicon based tech-

CMOS デバイスのゲート長を短くするとさらに高い

nologies has made it possible for CMOS circuits to

電流利得周波数（ft）と最大発振周波数（fmax）を達

operate higher frequencies. The scaling down of the

成することができる．超高速無線通信の要求を満たす

gate length of CMOS devices could be able to achieve

ために，今回 CMOS を用いて D バンド用の電圧制御

the higher unit current-gain frequency（fT）and maxi-

発振器（VCO）を試作し，チューニングレンジ 4.4 ％，mum oscillation frequency（fmax）． To satisfy con-

発振周波数 115GHz の性能を実現した．VCO のチュー

sumer demands for ultrahigh-speed wireless commu-

ニングレンジを改善するために，一般的な VCO に用

nication, voltage controlled oscillators（VCOs）in the

いられているバラクタを取り除き，クロスカップル型

D-band using CMOS; a 115GHz VCO with a 4.4 ％ tun-

MOSFET のゲート - ドレイン間容量を，電源電圧を変ing range is realized. To improve the tuning range of化させることによって可変容量を実現した．

the VCO, the conventional varactors are removed and

VDEC年報2009.indb 214

even in the 60GHz 1394 wireless network,

09.7.23 3:35:41 PM

the variation of the gate-drain capacitance in the crosscoupled MOSFETs with supply voltage is utilized.

HDMI 用超小型周波数合成器
藤島

実，王

帆

Compact Frequency Synthesizer for HDMI
Minoru Fujishima and Fan Wang

近年，HDMI という家電向け画像，音声伝送規格がRecently, the high-definition multimedia interface

急速に普及している．携帯用マルチメディアへの搭載（HDMI）as a licensable compact audio/video wire-も期待されているため，HDMI トランシーバの中で用

line interface has been rapidly spreading. There is an

いられる周波数合成器の低コスト化，小型化及び広帯

increasing requirement for a low-cost, compact fre-域化に対する要求が高まっている．しかし，従来のア

quency synthesizer with a wide tuning range for HDMI

ナログ周波数合成器では大きなキャパシタを用いるのtransceiver used in mobile applications. However, since

で微細化できない．そこで，我々は微細化可能な新the conventional frequency synthesizers require large

しい周波数合成器アーキテクチャを提案し，出力がcapacitors in a loop filter, they can not be scaled down

480MHz〜1.6GHzで，10逓倍の周波数合成を実現した．

with scaling MOSFETs. Thus, we proposed a new scal-

今後，広いチューニングレンジ且つ低い雑音ノイズを

able frequency synthesizer which use injection locked.

持った超小型周波数合成器システムの実現を目指す．

we realized output frequency is 480MHz 〜 1.6GHz.
The compact frequency synthesizer with a wide tuning
range and low phase noise are currently studying byusing the proposed architecture and technique in thisresearch.

生体センサ用ミリ波トランシーバ
藤島実，足立恵理子，高野恭弥

Millimeter-wave transceiver for biomedical
sensors
Minoru Fujishima, Eriko Adachi andKyoya Takano
Recently, biomedical instrumentations using biomedical characteristics are applied for security sensorsなど無線生体センサは様々な所で活用されている．しand wireless medical body sensors in microwave band

かし，新生児の生体計測は有線センサが主流なため長（10GHz, 24GHz）． However, the wired sensors are

時間使用することは困難であった．それを無線化にす

popular for newborn baby's bioinstrumentation. The 24

ることによって24時間モニタリングを可能にし，また，

hour monitoring is enabled by making it wireless. And

周波数をミリ波帯（60GHz）にすることによって高解the millimeter waveband（60GHz）realizes higher reso-

像度化の実現を目指している．現在は，QVCO，PA，

lution. Individual devices such as QVCO, PA, LNA, and

LNA，Mixer など個々のコンポーネントについて検Mixer are designed now. Moreover, it aims to realize

討を行っている．CMOS プロセスを用いることによsmall chip size, low cost, and low power consumption

り小型化，低コスト，低消費電力の実現を目指しておusing CMOS process. Connected parts of QVCO andり，今後は各コンポーネントを接続しシステムとする

PA are scheduled to be improved in the future.

予定である．

VDEC年報2009.indb 215

5-3
215

第 章 研究報告

近年，マイクロ波帯（10GHz，24GHz）で生体の特性を利用した生体計測が行われており，侵入者の監視

5

09.7.23 3:35:41 PM

竹内研究室Takeuchi Laboratory（http://www.lsi.t.u-tokyo.ac.jp/）

Fe-NAND フラッシュメモリの研究

Fe（Ferroelectric）-NAND Flash Memory

フラッシュメモリをより一層大容量化する可能性

Takeuchi Lab. is developing a Fe-NAND flash mem-

を 持 っ た Fe-NAND フ ラ ッ シ ュ メ モ リ を 2008 年 のory with Sakai group at AIST. We proposed the world's

NVSMW で世界で初めて提案しました（産総研の酒

first Fe-NAND flash memor y at NVSMW in 2008.

井グループと共同）．Fe-NAND はメモリトランジス

Fe-NAND is composed of ferroelectric field-effect tran-

タのゲート絶縁膜を，従来の LSI では使われていない

sistors（FeFET）whose gate dielectric consists of a fer-

強誘電体膜 SrBiTaO と絶縁膜 HfAlO の積層で構成しroelectric layer, SrBiTaO and a high-K dielectric layer,ています．Fe-NAND では電界によって強誘電体の結

HfAlO.

晶格子内のイオンを移動させて情報を記憶するため，

It is difficult to scale down the conventional floating-

数ナノメーター（格子サイズ）の極限まで微細化できgate（FG）NAND flash memories below 10nm due

ることが期待されています．また，書き換え電圧を従to the serious inter ference with neighboring cells,

来の 20V から 6V に大幅に低減することで低消費電力

reduced electrons and the random telegraph noise. The

化，書き換え回数を従来の 1 万回から 1 億回に高める

charge-trap memories like MONOS have short data

ことで高信頼性化を実現できます．Fe-NAND の大容

retention problems. Current-driven resistive switch-

量・高信頼性・低消費電力の利点を生かして，データ

ing memories such as MRAM, PRAM and RRAM are

センターのストレージへの応用を目的に研究を進めて

unscalable below 10 nm because of the significant IR

います．

drop of the bit-line.
On the other hand, Fe-NAND is voltage-driven andis in principle scalable below 10nm to the crystal unitcell size because the data is stored with an electric
polarization in a ferroelectric gate insulator. Fe-NAND
can be programmed and erased as many as 100 million
cycles with a low program voltage of 6V, whereas theconventional flash memory are programmed as low as
ten thousand cycles and the program voltage is as highas 20V. Due to the voltage-driven, low-voltage and highreliability operation, Fe-NAND is expected to replace a
HDD at data centers to realize an environment-friendly
IT platform.

5-3

第

216

3 次元 LSI 回路設計の研究

3D-LSI Circuit Design

章

5

研究報告

LSI を小型化・高機能化・低電力化する技術として，

Takeuchi Lab. is developing circuit technologies

マイクロプロセッサ・イメージセンサ・アナログ回路・of three dimensional LSIs where multiple LSIs such

DRAM・フラッシュメモリなど複数のLSIを1個のパッ

as micro processors, image sensors, analog circuits,

ケージ内に積み重ね，1 個の LSI として機能させる 3

DRAMs and flash memories are stacked in one pack-次元 LSI の研究を行っています（生産技術研究所桜井・

age. With an intelligent mix and match, various circuits

高宮研究室と共同）．従来の研究では各種 LSI は独立

such as analog, digital and memory are best optimized.

して最適化されました．当研究室では異種 LSI 間のレ

As a result, an ultra small form factor, multi-functional,

VDEC年報2009.indb 216

09.7.23 3:35:41 PM

イヤーを超えて，領域を横断して最適化することで，

high-speed and low power consumption solution is real-

低電力・高機能な LSI を実現します．3 次元 LSI の中

ized. As a demonstration of 3D-LSI, we successfully

でも特に，フラッシュメモリ・DRAM・フラッシュdeveloped a 3D-SSD, Solid-State Drive, which contains

メモリコントローラーを 1 個のパッケージ内に 3 次元

flash memories, DRAMs and a flash memory control-に集積化（SiP: System in Package）した SSD（Solid-

ler with SiP. At ISSCC 2009, we presented a boost con-State Drive）の研究に力を入れています． アダプティ

verter-based adaptive voltage generator for a 3D-SSD.

ブ制御のブーストコンバータを用いた電源回路を開発

Through the circuit design, chip fabrication and chip

し，3 次元 SSD の消費電力を 70 ％削減できることを，

evaluation, we experimentally demonstrated that

実際にチップを設計・試作・評価することで実証しま

the power consumption of the NAND flash memor y

した．研究成果は 2009 年 2 月に半導体のオリンピック

decreases by 70 ％ by dynamically controlling the fre-と言われる ISSCC（International Solid-State Circuit

quency and the duty cycle. We are working on this proj-

Conference）で発表しました．

ect with Sakurai and Takamiya laboratory at Universityof Tokyo.

SSD（Solid-State Drive）システムの研究

SSD（Solid-State Drive）System

システム分野では，パソコンの記憶媒体として注In addition to the research on the circuit design and

目されている，Solid-State Drive の研究を行っていthe device, Takeuchi Lab. is working on the system

ま す． フ ラ ッ シ ュ メ モ リ と， メ モ リ を 制 御 す る コ

especially on a low-power high-speed SSD, Solid-State

ントローラーチップのアーキテクチャーの革新によ

Drive, system. As the capacity of NAND flash memo-

り，消費電力を半減することに成功し，2008 年 6 月

ries drastically increases, SSD that uses NAND as aの Symposium on VLSI Circuits で発表しました．

mass storage of PC and an enterprise server is attract-

Fe-NAND フラッシュメモリのようなデバイス技術，

ing much attention. SSD is composed of as many as 64

3 次元 LSI のような回路技術に加えて，メモリ制御シ

NAND flash memories, DRAMs and a NAND control-

ステムのイノベーションにより，SSD メモリシステム

ler. By co-designing NAND flash memory and NANDの電力を劇的に削減し，地球環境の改善に貢献するこcontroller circuits, we succeeded in best optimizingとを目指しています．

both NAND and NAND controllers. As a result, at sub30nm generation, the SSD speed will be improvedby 150 ％ without a cost penalty or circuit noise. The
research results were presented at Symposium on VLSI
Circuits in 2008.

3 次元メモリデバイス の研究

3D Memory Device

5-3

第

217

As for a long-term fundamental research, targeting

として，従来の半導体メモリに無い新しい機能を持っa commercialization in 10 years, Takeuchi Lab. is mak-5

たメモリの研究を行っています．強相関物質で構成す

ing a research on a new functional memor y device.

る抵抗とダイオードから成る，3 次元メモリにより，

By introducing unique materials such as multiferroic

テラビットクラスの大容量を実現することが期待され

materials as memor y elements, tera-bit capacity new

研究報告

ています．

functional memories are expected.

VDEC年報2009.indb 217章

10 年後の実用化という長期的な視野に立った研究

09.7.23 3:35:42 PM

5. 4

研究発表

浅田・池田・名倉研究室
研究論文

for CMOS image sensors on System LSIs,"
International SoC Design Conference, No. 94, Nov.
2008.

[1] M. Sasaki, M. Ikeda and K. Asada, “A Temperature[9] [Invited] K. Asada, “Nanotech-Net Project as an

Sensor With an Inaccuracy of -1/+0.8 ℃ Using

Academic-Industr y Collaboration Platform,” the90-nm 1-V CMOS for Online Thermal Monitoring

8th Taiwan-Japan Microelectronics Symposium

of VLSI Circuits,” Semiconductor Manufacturing,IEEE Transactions, Vol. 21, Issue 2, pp. 201-208,
May. 2008.

2008, 1-2, Dec. 2008.
[10] [ I n v i t e d ] M . I k e d a , “ S e l f - S y n c h r o n o u sArchitecture for Power Optimal Operations
against PVT Variations,” the 8th Taiwan-Japan

国際会議論文Microelectronics Symposium 2008, 4-6, Dec. 2008.
[11] K. Ikai, J. Kim, M. Ikeda, and K. Asada, “Circuit[1] M. Ikeda, “Smart Image Sensors,” University of

Design using Stripe-Shaped TFTs on Glass”

Tokyo – INRIA – Ecole des Mines Paris – INRETS

Proceedings of IEEE Asia and South Pacific

Joint Symposium on Electronics for Secure Life,

Design Automation Conference, pp. 105-106, Jan.

Jul. 2008.

2009.

[2] K. Asada, “Introduction to VDEC activities fordesign and Manufacturing in microelectronics,”[12] S. Mandai, M. Ikeda, ISSCC 2009 Student Forum
SF-4-1, Feb. 2009.

University of Tokyo – UC Santa Barbara Joint
Workshop, Sept. 2008.
[3] M. Ikeda, “Delay Variation Measurements on
DCVSL Using Logic Tester,” University of Tokyo –[1] [Invited] M. Ikeda, “Studies on Wide Dynamic

UC Santa Barbara Joint Workshop, Sept. 2008.

Range Image Sensors,” IST2008-42, pp. 21-24,[4] J.Kim, K.Ikai, T.Nakura, M.Ikeda, K.Asada,Information Sensing Research Committee, The“Variation Tolerant Transceiver Design for System

Institute of Image Information and Television-on-Glass,” in IEEE 34th European Solid-StateEngineers（ITE），Sept. 2008.

Circuits Conference（ESSCIRC）Fringe, Sep.
2008.
[5] M. Ikeda, “Self-synchronous architecture for
margin aware operations against PVT variations,”

5-4

第

218

シンポジウム・研究会・大会等発表[2] Y.K.Kim, M. Ikeda and K. Asada, "Analysis oflight transmission on multilayer interconnect
for color CMOS image sensors." IEICE Society
Conference, A-3-3, Sep. 2008.

Shanghai Jiao Tong University – University[3] Keita Ikai, Makoto Ikeda, Kunihiro Asada, “Digitalof Tokyo Joint Symposium on Electr onics,

Integrated Circuit Design for Stripe-Shaped TFT,”

I n f o r m a t i o n T e c h n o l o g y, a n d E l e c t r i c a l

IEICE Society Conference, A-3-13, Sep. 2007.（inEngineering, D-2, Oct. 2008.

Japanese）[6] S.Mandai, T.Monma, T.Nakura, M.Ikeda, and[4] J.Kim, K.Ikai, T.Nakura, M.Ikeda, K.Asada,"Digital Transceiver Circuit Design for Immune

Employing a Dual Imager Core on a Single Chip"，Device Parameter Variation" IEICE Society

研究報告International SoC Design Conf.（ISOCC）2008, pp.

Conference, B-5-34, Sep. 2008.（in Japanese）

章

K.Asada, "Multi Functional Range Finder

5

89-92.

[5] [Invited] M. Ikeda, H. Sumi “Repor t on ISSCC[7] K. Ikai, J. Kim, M. Ikeda, and K. Asada, “Digital2009 Medical Image Sensors Forum,” IST2009-

Integrated Circuit Design for System-on-Glass,”

11, pp. 13-16, Infor mation Sensing Research

Proceedings of Inter national SoC Design

Committee, The Institute of Image Information

Conference, pp. 172-175, Nov. 2008.

and Television Engineers（ITE），Mar. 2009.

[8] Y.K. Kim, M. Ikeda, and K. Asada, "Analysis on[6] MyeongGyu Jeong, Makoto Ikeda, Kunihiro

light attenuation through Multi-Metal-Layers

Asada, "Dynamic Circuit Design for Selftimed

VDEC年報2009.indb 218

09.7.23 3:35:42 PM

Fine-grained Pipeline Architecture"，IEICE
General Conference, C-12-11, Mar. 2009.

25-30, June 2008.
[6] B. Alizadeh and M. Fujita, “Modular-HED:[7] D.Nakamura, H. Yoshida, S.Komatsu, M.Sasaki,

A Canonical Decision Diagram for Modular

M.Ikeda and K.Asada, ``Implementation and Chip

Equivalence Verification of Polynomial Functions,”

Size Evaluation of an Realtime Onchip MonitoringP r o c . o f 5t h I n t e r n a t i o n a l Wo r k s h o p o n

System for Reliability of LSI," IEICE General

Constraints in Formal Verification, pp. 22-40, Aug.

Conference, C-12-19, Mar. 2009.
（in Japanese）

2008.

[8] S. Mandai, T. Nakura, M. Ikeda, K. Asada, “，”，IEICE General Conference, C-12-72, Mar. 2009.

[7] T. Nishihara, T. Matsumoto, and M. Fujita, “MultiLevel Bounded Model Checking to Detect Bugs
Beyond the Bound,” Proc. of IEEE International

藤田研究室
研究論文

High Level Design Validation and Test Workshop,
pp. 49-55, Nov. 2008.
[8] Y. Kojima, T. Nishihara, T. Matsumoto, and M.

[1] M . F u j i t a , K . S e t o , a n d T. S a k u n k o n c h a k ,Fujita, “An Interactive Verification and Debugging“Dependence Graph Based Verification andEnvironment by Concrete/Symbolic Simulations

Synthesis of Hardware/Software Co-Designs

for System-level Designs,” Proc. of The 17th Asianwith SAT Related For mulation,” Jour nal on

Test Symposium, pp. 315-320, Nov. 2008.

Satisfiability, Boolean Modeling and Computation,
Vol. 5, pp. 57-82, June 2008.

[9] Y. Kojima, T. Nishihara, T. Matsumoto, and M.
Fujita, “FLEC: A Framework for System-level
Debugging Suppor t, Formal Verification and

国際会議[1] M. Fujita, T. Matsumoto, and H. Yoshida, “A HW/SW Co-Reuse Methodology Based on Design

Static Analysis,” Proc. of The 15th Workshop
on Synthesis and System Integration of Mixed
Information Technologies, pp. 341-346, March2009.

Refinement Templates in UML Diagrams,” Prof.

[10] S. Gao, T. Matsumoto, H. Yoshida, and M. Fujita,on Third International Conference on Software“Equivalence Checking of Loops Before andand Data Technologies, Vol. SE, pp. 240-245, Apr.

After Pipelining by Applying Symbolic Simulation

2009.

and Induction,” Proc. of The 15th Workshop[2] H. Yoshida, S. Morishita, and M. Fujita, “Hardware

on Synthesis and System Integration of Mixed

Accelerated For mal Verification,” Pr oc. ofInformation Technologies, pp. 380-385, March

International Workshop on Logic and Synthesis,

2009.

pp. 247-252, June 2008.
[3] H . Yo s h i d a a n d M . F u j i t a , “I m p r o v i n g t h eAccuracy of Rule-based Equivalence Checking of

国内学会，研究会等

System-level Design Descriptions by Identifying[1] 西原佑，松本剛史，藤田昌宏，“プロパティ分割

Potential Internal Equivalences,” Proc. of IEEEと限定モデル検査を利用した長い反例を持つ設International Symposium on Quality Electronic

計誤りの検出方法，” DA シンポジウム論文集，pp.

Design, Mar. 2009.

121-126, 2008 年 8 月．

第219

“Arithmetic Circuits Verification without Looking

ルールベース高位検証の高精度化，" 電子情報通f o r I n t e r n a l E q u i v a l e n c e s ,” P r o c . o f I E E E

信学会技術研究報告，Vol. 108, No. 298, pp. 109-International Conference on Formal Methods and114, 2008 年 11 月．
[3] 松本剛史，李蓮福，吉田浩章，余宮尚志，藤田[5] Y. Lee, Y. Ishikawa, T. Nishihara, Y. Kojima, T.

昌宏，“反例を利用した網羅性の高いプロパティ

Matsumoto, H. Yoshida, H. Yomiya, and M. Fujita,

集合生成手法，” 電子情報通信学会技術研究報告，“UML-based specification level design and proper-

Vol. 108, No. 298, pp. 115-120, 2008 年 11 月．

ty checking methodology of SoC,” Proc. of UML-

[4] 許金美，西原佑，松本剛史，藤田昌宏，“順序回Workshop in Design Automation Conference, pp.

路の上位設計記述における等価性指定の自動化

VDEC年報2009.indb 219

5

研究報告

[2] 吉田浩章，藤田昌宏，" 内部等価点の推定による

章[4] O . S a r b i s h e i , B . A l i z a d e h , a n d M . F u j i t a ,Models for Codesign, pp. 97-104, June 2008.

5-4

09.7.23 3:35:42 PM

手法，” 電子情報通信学会技術研究報告，Vol. 108,by thermal oxidation,” Appl. Phys. Lett .，Vol. 93,

No. 412, pp. 105-110, 2009 年 1 月．

032104, 2008.

[5] 高飛，西原佑，松本剛史，藤田昌宏，“仕様から[5] T. Hoshii, M. Deura, M. Sugiyama, R. Nakane, S.

自動生成されたプロパティによるプロトコル変

Sugahara, M. Takenaka, Y. Nakano, and S. Takagi,

換機の形式的検証手法，” 電子情報通信学会技術“Epitaxial lateral overgrowth of InGaAs on SiO2

研究報告，Vol. 108, No. 412, pp. 111-116, 2009 年 1

from（111）Si micro channel areas,” Phys. Stat.

月．

Sol .，Vol. C-5, No. 9, pp. 2733-2735, 2008.

[6] 李蓮福，松本剛史，藤田昌宏，“上位設計記述に[6] T. Tanemura, M. Takenaka, A. Al Amin, K.

おけるダイナミックプログラムスライシングを

Takeda, T. Shioda, M. Sugiyama, and Y. Nakano,用いたポストシリコンデバッグ支援手法，” 電子“InP/InGaAsP integrated 1x5 optical switch

情報通信学会技術研究報告，Vol. 108, No. 463, pp.

using arrayed phase shifters,” IEEE Photonics

31-36, 2009 年 3 月．

Technology Letters , Vol. 20, No. 12, pp. 1063-1065,[7] 原田裕基，西原佑，松本剛史，藤田昌宏，“シス2008.

テムレベル設計における並列動作の同期に関す
るデバッグ支援手法，” 電子情報通信学会技術研究報告，pp. 37-42, 2009 年 3 月．

国際会議論文[8] 田川貴聡，吉田浩章，藤田昌宏，“チップ内プ[1] Y. Nakakita, R. Nakane, T. Sasada, H. Matsubara,

ログラマブル配線向け形式的検証手法，” 電子情

M. Takenaka and S. Takagi, "Interface-controlled

報通信学会技術研究報告，Vol. 108, No. 478, pp.

Self-Align Source/Drain Ge pMOSFETs Using

95-100, 2009 年 3 月．

Thermally-Oxidized GeO2 Inter facial Layers,"[9] 谷田英生，吉田浩章，松本剛史，藤田昌宏，“リInternational Electron Devices Meeting（IEDM

ンク長及びレイテンシ制約下でのネットワークʼ08），35-6, San Francisco, December 2008.

オンチップのトポロジ自動生成，” 電子情報通信[2] Y . Z h a o , M . T a k e n a k a a n d S . T a k a g i ,学会技術研究報告，Vol. 108, No. 478, pp. 129-134,"Comprehensive understanding of surface rough-2009 年 3 月．

ness and Coulomb scattering mobility in biaxiallystrained Si MOSFETs," International Electron

高木・竹中研究室
研究論文

December 2008.
[3] T. Sasada, Y. Nakakita, M. Takenaka and S. Takagi,[1] M. Deura, T. Hoshii, T. Yamamoto, Y. Ikuhara, M.

"Surface orientation dependence of interface prop-

Takenaka, S. Takagi, Y. Nakano, and M. Sugiyama,

erties of GeO2/Ge MOS structures fabricated by“Dislocation-free InGaAs on Si（111）using micro-

thermal oxidation," IEEE Semiconductor Interface

channel selective-area metalorganic vapor phase

Specialists conference（SISC ʼ08），6-4, San Diego,

epitaxy,” Appl. Phys. Express .，Vol. 2, 011101,

December 2008.

2009.
5-4

Devices Meeting（IEDM ʼ08），23-3, San Francisco,[4] T. Haimoto, T. Hoshii, M. Takenaka and S.

[2] M. Deura, T. Hoshii, M. Takenaka, S. Takagi, Y.

Takagi, "Improvement of MIS interfacial proper-

Nakano, and M. Sugiyama, “Effect of Ga content

ties by direct nitridation of InP surfaces," IEEEon cr ystal shape in micro-channel selective-area

Semiconductor Interface Specialists conference

MOVPE of InGaAs on Si,” J. Cr ystal Growths .，（SISC ʼ08），P16, San Diego, December 2008.

第 章 研究報告2205Vol. 310, pp. 4768-4771, 2008.

[5] T. Yasuda, N. Miyata, H. Ishii, T. Itatani, O.

[3] K. Takeda, Y. Kanema, M. Takenaka, T. Tanemura,

Ichikawa, N. Fukuhara, M. Hata, A. Ohtake, T.

and Y. Nakano, “Polarization-insensitive all-optical

Haimoto, T. Hoshii, M. Takenaka, and S. Takagi,

flip-flop using tensile-strained multiple quantum"Impact of cation composition and sur face ori-

wells,” IEEE Photonics Technology Letters , Vol.

entation on electrical proper ties of ALD-Al2O3/

20, No. 22, pp. 1851-1853, 2008.

III-V interfaces," IEEE Semiconductor Interface[4] H. Matsubara, T. Sasada, M. Takenaka, S. Takagi,“Evidence of low interface trap density in GeO2/Ge
metal-oxide-semiconductor structures fabricated

VDEC年報2009.indb 220

Specialists conference（SISC ʼ08），P7, San Diego,
December 2008.
[6] M. Takenaka, S. Tanabe, S. Dissanayake, S.

09.7.23 3:35:42 PM

Sugahara, and S. Takagi, "Ge Photodetector inte-

and Y. Nakano, "Polarization insensitive operation

grated with Ge-on-Insulator MOSFET by usingof multimode interference bistable laser all-optical

Oxidation Condensation Technique," Annual

flip-flop," Indium Phosphide and Related Materials

Meeting of the IEEE Lasers and Electro-Optics（IPRM ʼ08），WeP45, Versailles, May 2008.

Society（LEOS ʼ08），MN2, Newpor t Beach,
November 2008.
[7] K. Takeda, M. Takenaka, T. Tanemura, and Y.

シンポジウム・研究会・大会等発表

Nakano, "Wavelength tunability of all-optical flip-[1] 竹中 充，杉山正和，中野義昭，高木信一，「MOVPEflop using distributed bragg reflectors," Annualによる砒素気相ドーピングの Ge 面方位依存性」，

Meeting of the IEEE Lasers and Electro-Optics

第 56 回応用物理学関係連合講演会，1a-T-1，筑波

Society（LEOS ʼ08），T uF5, Newpor t Beach,

大学，2009 年 4 月．

November 2008.

[2] 竹中 充，武田浩司，星井拓也，杉山正和，中野義昭，[8] S. Nakagawa, M. Yokoyama, O. Ichikawa, M. Hata,

高木信一，「III-V nMOSFET 実現に向けた埋め込

M. Tanaka, M. Takenaka, S. Takagi, " Fabrication

み再成長 n+InP S/D 形成」，第 56 回応用物理学関of III-V MOS structure by using selective oxida-

係連合講演会，30p-T-15，筑波大学，2009 年 3 月．

tion of InAlAs," International Conference on Solid[3] 竹中 充，横山正史，星井拓也，出浦桃子，灰本隆志，

State Devices and Materials（SSDM ʼ08），G-9-4,

金 相賢，杉山正和，高木信一，「超薄膜 III-V-OI

Tsukuba, September 2008.

MOSFET 実現に向けたチャネルおよび接合形成[9] K. Morii, S. Dissanayake, S. Tanabe, R. Nakane,
M . Ta k e n a k a , S . S u g a h a r a a n d S . Ta k a g i ,技術」，第 56 回応用物理学関係連合講演会，1p-X8，筑波大学，2009 年 4 月．

"Evaluation of Electron and Hole Mobility at[4] 武田浩司，竹中 充，種村拓夫，中野義昭，「MZI

Identical MOS Interfaces by using Metal Source/

双安定レーザーによる静的全光フリップ・フロッ

Drain GOI MOSFETs," International Conference

プ動作の実証」，第 56 回応用物理学関係連合講演

on Solid State Devices and Materials（SSDM ʼ08），

会，1p-B-12，筑波大学，2009 年 4 月．

B-1-4, Tsukuba, September 2008.

[5] 星井拓也，横山正史，山田 永，秦 雅彦，安田哲[10] T. Sasada, H. Matsubara, M. Takenaka and S.

「ECR スパッタ SiO2 膜を二，竹中 充，高木信一，

Takagi, " Improvement of Interface Properties of

用いたInGaAs MOSキャパシタの界面特性向上」，

GeO2/Ge MOS Structures Fabricated by Thermal

第 56 回応用物理学関係連合講演会，31a-S-6，筑Oxidation," International Conference on Solid

波大学，2009 年 3 月．

State Devices and Materials（SSDM ʼ08），A-1-3,
Tsukuba, September 2008.

[6] 森井清仁，中根了昌，杉山正和，中野義昭，竹中 充，
高木信一，「MOVPE 装置を用いた As 気相ドーピ[11] K . T a k e d a , Y. K a n e m a , M . T a k e n a k a , T.

ングによる Ge p-n 接合の電気特性」，第 56 回応用

Tanemura, and Y. Nakano, “Dynamic Operation of

物理学関係連合講演会，1a-T-2，筑波大学，2009

Polarization Insensitive All-Optical Flip-Flop Based

年 4 月．

on Multimode-Interference Bistable Laser Diode,”[7] 高木信一，竹中 充，「バリスティック MOSFET

European Conference on Optical Communicationの駆動電流に与えるキャリアの有効質量の効（ECOC ʼ08），We2.C.2, Brussels, September 2008.

果」，第 56 回応用物理学関係連合講演会，1p-V-5，

Integration of MMI-BLD Optical Flip-Flop,”[8] 中北要佑，中根了昌，笹田 崇，竹中 充，高木信一，

Photonics in Switching（PS ʼ08），WS2-2, Sapporo,「熱酸化 GeO2/Ge MOS 界面を用いた Ge pMOS-

August 2008（Invited paper）．

FET の移動度決定機構」，第 56 回応用物理学関係[13] M. Deura, T. Hoshii, M. Sugiyama, R. Nakane,

連合講演会，1p-V-14，筑波大学，2009 年 4 月．

M. Takenaka, S. Sugahara, S. Takagi, and Y.

[9] 灰本隆志，中川翔太，星井拓也，竹中 充，高木信一，

Nakano, "Effect of Ga content on crystal shape in「InP 表面の直接窒化による MISFET の作製とそ

micro-channel selective-area MOVPE of InGaAsの電気的評価」，第 56 回応用物理学関係連合講演

on Si," Inter national Conference of MOVPE会，1p-V-15，筑波大学，2009 年 4 月．

（ICMOVPE ʼ08），We-B2.6, Metz, June 2008.
[14] K. Takeda, Y. Kanema, M. Takenaka, T. Tanemura,

VDEC年報2009.indb 221

221

筑波大学，2009 年 4 月．

第 章 研究報告[12] M . Ta k e n a k a , “C h a l l e n g e f o r L a r g e S c a l e

5-45[10] 近藤佳幸，出浦桃子，竹中 充，高木信一，中野義昭，
杉山正和，「微小領域選択 MOVPE における Si 上

09.7.23 3:35:42 PM

InAs 核発生の成長条件依存性」，第 56 回応用物理

27回電子材料シンポジウム，
B-5，
伊豆，2008年7月．

学関係連合講演会，2a-J-6，筑波大学，2009 年 4 月．
[11] 出浦桃子，近藤佳幸，星井拓也，竹中 充，高木信一，
中野義昭，杉山正和，「多段階成長を用いた微小領域選択 MOVPE における Si 上 InGaAs の面内均一化」
，第 56 回応用物理学関係連合講演会，2a-J7，筑波大学，2009 年 4 月．

[1] Shigeki Sakai, Mitsue Takahashi, Ken Takeuchi,
Qiu-Hong Li, Takeshi Horiuchi, Shouyu Wang,[12] 出浦 桃子，星井 拓也，竹中 充，高木 信一，中野Kwi-Young Yun, Makoto Takamiya, and Takayasu

義昭，杉山 正和，
「Si 上 InGaAs の微小領域選択

Sakurai, “Highly Scalable Fe（Fer roelectric）

MOVPE における横方向成長促進と均一性向上」，-NAND Cell with MFIS（Metal-Fer roelectric-

化学工学会第 74 年会，横浜国立大学，2009 年 3 月．

Insulator-Semiconductor）Structure for Sub-10nm[13] 竹中充，田辺聡，S. Dissanayake，菅原聡，高Tera-Bit Capacity NAND Flash Memories,” IEEE

木信一，
「酸化濃縮法を用いた Ge PD と Ge-on-

Non-volatile Semiconductor Memor y Workshop

Insulator MOSFET の 集 積 化 の 検 討 」， 第 69 回

（NVSMW），pp. 103-104, May 2008.

応用物理学会学術講演会，5p-ZN-1，中部大学，2008 年 9 月．

[2] Ken Takeuchi, “Novel Co-design of NAND Flash
Memor y and NAND Flash Controller Circuits[14] S . D i s s a n a y a k e , Y. S h u t o , S . S u g a h a r a ,for sub-30nm Low-Power High-Speed Solid-State

M . T a k e n a k a , a n d S . T a k a g i，「E l e c t r i c a l

Drives（SSD），” IEEE Symp. on VLSI Circuits , pp.

-oriented Ultra-thin GOI
Characteristics of（110）124-125, June 2008.

p-MOSFETs Fabricated by Ge Condensation[3] Ken Takeuchi, “Solid-State Drive（SSD）and

Method」， 第 69 回 応 用 物 理 学 会 学 術 講 演 会，

Memory System Innovation,” University of Tokyo-

2a-E-6，中部大学，2008 年 9 月．

INRIA-Ecole des Mines Paris-INRETS Joint[15] 灰本隆志，星井拓也，竹中 充，高木信一，「InP

Symposium , pp. 111-139, July, 2008.

表面の直接窒化による MIS 界面特性の改善」，第[4] Ken Takeuchi, “Emerging Nanoscale Non-volatile

69 回応用物理学会学術講演会，4p-CB-15，中部

Semiconductor Memories,” Bilateral Workshop on

大学，2008 年 9 月．

Nanoscale Systems , pp. 6-9, July, 2008.

[16] 安田哲二，宮田典幸，石井裕之，板谷太郎，市川 磨，[5] Ken Takeuchi, “Emerging 3D-Memor y Device,”

福原 昇，秦 雅彦，大竹晃浩，灰本隆志，星井拓也，2008 Taiwan & Japan Semiconductor Technology

竹中 充，高木信一，「InGaAs 上への Al2O3 の ALD

Forum , October 2008.（招待講演）

成長による良好な MIS 界面特性の実現」，第 69 回

[6] Ken Takeuchi, “Solid-State Drive（SSD）and

応用物理学会学術講演会，4p-CB-16，中部大学，

Memory System Innovation,” Shanghai Jiao Tong

2008 年 9 月．

University–University of Tokyo Joint Symposium[17] 出浦桃子，星井拓也，山本剛久，幾原雄一，竹中 充，
高木信一，中野義昭，杉山正和，「微小領域選択5-4

第 章 研究報告

222

竹内研究室
国際会議

on Electronics, Information Technology, andElectrical Engineering , October 2008.

MOVPE における Si 上 InGaAs の Ga 組成と結晶構[7] Teruyoshi Hatanaka, Ryoji Yajima, Shigeki Sakai,

造」，第 69 回応用物理学会学術講演会，4a-CF-2，

Mitsue Takahashi, Qiu-Hong Li, Takeshi Horiuchi,

中部大学，2008 年 9 月．

Shouyu Wang, Kwi-Young Yun, Makoto Takamiya,[18] 武田浩司，竹中 充，種村拓夫，中野義昭，「DBR-

Takayasu Sakurai and Ken Takeuchi, “Highly

MMI-BLD 全光フリップ・フロップの波長可変特Scalable Fe（Ferroelectric）-NAND Cell with MFIS性」
，第 69 回応用物理学会学術講演会，4a-ZN-6，（Metal-Ferroelectric-Insulator-Semiconductor）

中部大学，2008 年 9 月．

Structure for Sub-10 nm Tera-Bit Capacity NAND

5[19] 武田浩司，竹中充，種村拓夫，中野義昭，「分布ブラッグ反射鏡を用いた全光フリップ・フロッ
プの波長可変特性」，
電子情報通信学会PN研究会，
小樽，2008 年 8 月．

Flash Memories,” International Symposium on

Secure-Life Electronics , January 2009.
[8] K o i c h i I s h i d a , T a d a s h i Ya s u f u k u , S h i n j i
Miyamoto, Hiroto Nakai, Makoto Takamiya,[20] 出浦桃子，星井拓也，竹中充，高木信一，中野義昭，Takayasu Sakurai and Ken Takeuchi, “A 1.8V

杉山正和，
「微小領域選択 MOVPE における Si 上

30nJ Adaptive Program-Voltage（20V）Generator

InGaAs の成長機構に対する Ga 組成の影響」，第for 3D-Integrated NAND Flash SSD,” IEEE

VDEC年報2009.indb 222

09.7.23 3:35:42 PM

Inter national Solid-State Circuits Conference（ISSCC），pp. 238-239, February 2009.
[9] Ken Takeuchi, “Memor y System Innovation
with SSD and Emer ging Memories,” IEEE

[8] 竹内健，“使い手のための SSD のすべて”，日経エレクトロニクス メモリ・システム・シンポジウム・
モバイル新時代に向けたメモリ技術総覧，2008
年 12 月 9 日．（招待講演）

Inter national Solid-State Circuits Conference[9] 竹内健，“不揮発性機能デバイスと新アプリケー（ISSCC），Memory Forum F-1, February 2009.（招ション”，新機能素子研究開発協会 新機能トラン

待講演）

ジスタ調査委員会，2009 年 2 月 18 日．（招待講演）[10] K e n Ta k e u c h i , “3D L S I D e s i g n f o r M E M S[10] 石田光一，安福正，高宮真，桜井貴康，竹内健，

A p p l i c a t i o n ,” J a p a n - T a i w a n C M O S M E M S“NAND 型フラッシュ SSD 向け 20V ブーストコン

Workshop, pp. 113-131, March 2009.（招待講演）

バータの制御方式（その 1）（A Control Method of
20V Boost Converter for NAND Flash SSD）”，電国内学会，研究会等

子情報通信学会総合大会，2009 年 3 月．
[11] 安福正，石田光一，高宮真，桜井貴康，竹内健，[1] 竹内健，“SSD 動向と NAND フラッシュメモリ”，“NAND 型フラッシュ SSD 向け 20V ブーストコン

電子情報通信学会 集積回路研究会，2008 年 4 月．

バータの制御方式（その 2）（A Control Method of（招待講演）

20V Boost Converter for NAND Flash SSD）”，電[2] 竹内健，“大容量フラッシュメモリの可能性を探

子情報通信学会総合大会，2009 年 3 月．

る〜進行するフラッシュ革命のインパクト〜”，[12] 畑中輝義，酒井滋樹，高橋光恵，堀内健史，竹内健，

電子情報通信学会 集積回路研究会，2008 年 4 月．

“Ferroelectric（Fe）-NAND フラッシュメモリにお[3] 竹内健，“フラッシュメモリの最新技術動向 - SSD

けるプログラムディスターブ特性”，応用物理学への応用”，情報処理，Vol. 49, No. 9, pp. 1090-

関係連合講演会，2009 年 3 月．

1098, 2008.
[4] 竹内健，“SSD がもたらすメモリシステムの革
新と Post NAND フラッシュメモリの技術動向”，
JEITA ナノエレクトロニクス技術分科会，2008 年
11 月 12 日．（招待講演）[5] 竹内健，“HDD の代替を目指すフラッシュメモ

紀要，その他[1] 竹内健，“SSD の将来像 - HDD 完全代替に向けて
OS による対応が急務”，日経エレクトロニクス，
pp. 67-77, 2008 年 4 月 21 日号．

リの現状と課題”，Electronic Journal 第 192 回[2] 竹内健，“ISSCC 2009 プレビュー ：NAND は超多Technical Symposium・フラッシュメモリ /SSD

値技術が実用域へ，DRAM は 4 枚積層で 8G ビッ

徹底検証，基調講演，2008 年 11 月 26 日．（招待ト”，日経エレクトロニクス，pp. 67, 2009 年 1 月

講演）

12 日号．

[6] 竹内健，“VLSI 回路設計手法と MEMS モデリン

[3] 竹内健，“低消費電力フラッシュメモリ技術 ：グ”，電気等価回路から考える MEMS 設計手法研

3 次 元 積 層 SSD（Solid-State Drive）シ ス テ ム と究会，2008 年 11 月．（招待講演）

Ferroelectric（Fe）-NAND フ ラ ッ シ ュ メ モ リ ”，

[7] 竹内健，“VLSI 回路設計手法と MEMS モデリン

Material Stage, pp. 28-31, 2009 年 2 月号．
[4] 竹内健，“ISSCC2009, SSD 応用を目指すには，大トフォーム検討委員会，2008 年 12 月 3 日（招待講

容量 NAND 技術とともに低電力技術が必須に”，演）

日経エレクトロニクス Tech-On, 2009年2月12日．

5-4
223

第 章 研究報告グ”，
第 7 回ファイン MEMS システム化設計プラッ

5

VDEC年報2009.indb 223

09.7.23 3:35:43 PM

5. 5

特許・受賞等

浅田・池田・名倉研究室
特許[1] 池田，浅田，鄭，” 半導体集積回路”，特願 2008
− 319877

高木・竹中研究室
受賞[1] 中 北 要 佑，IEEE EDS Japan Chapter Student
Award，“Interface-Controlled Self-Align Source/
Drain Ge PMOSFETS UsingThermally-Oxidized"
GeO2 Interfacial Layers （IEDM2008）

受賞[1] J. Tandon, M. Ikeda, “MAMPSoC-SAS: A Sum
of Absolute Dif ference Acceleration Engine ina Mesh Architecture Multiprocessor System on
Chip Configuration,” 10th LSI IP Design Award,
MeP Award.
[2] S. Mandai, T. Monma, T. Nakura, M. Ikeda, K.

藤島研究室
受賞
[2] 第 10 回 LSI IP デザイン・アワード
IP 賞「76GHz 7 ％動作周波数範囲 CMOS 電圧制御発振

Asada, “Multi Functional Range Finder Employing

器」

a Dual Imager Core on a Single Chip,” 2008

石橋 浩二，本良 瑞樹，藤島 実

International SoC Design Conference, IEEE CAS[3] 第 10 回 LSI IP デザイン・アワード

Seoul Chapter Best Paper Award, Nov. 24, 2008.

IP 賞「パルス注入同期型周波数逓倍器」

藤田研究室
特許
[1] 吉田浩章，森下賢志，藤田昌宏，“回路検証装高野 恭弥，本良 瑞樹，藤島 実[4] STARC 第 6 回共同研究賞「極微細 CMOS 回路のための超高周波物理レイア

置，回路検証システム及び回路検証機能付 LSI,”

ウトの評価及び最適設計に関する研究」

日 本 出 願 番 号 ：2008-145413, 米 国 出 願 番 号 ：藤島 実

61/152349.
[5] A-SSCC Student Design Contest Outstanding

高宮研究室[1] 高宮 真，池内 克之，桜井 貴康，" 信号伝送装置，"

Design Award
Ahmet Oncu, Kyoya Takano and Minor u
Fujishima

特願 2008-274656, 2008 年 10 月 24 日出願．
[2] 高宮 真，安福 正，石田 光一，竹内 健，桜井 貴康，" 集積回路装置，" 特願 2008-270062, 2008 年 10 月

5-5

20 日出願．

224■米国登録特許

第
章

5

竹内研究室
特許

研究報告

柴田・三田研究室受賞[1] T a k u y a F u t a t s u y a m a a n d K e n T a k e u c h i ,“Semiconductor memor y device and memor ycard”，U.S.P. 7,352,625, April 1, 2008.

[1] 金俊亨，久保田雅則，肥後昭男，三田吉郎，応[2] Hir oshi Nakamura, Ken Takeuchi, Hideko

用物理学会第二回集積化 MEMS 研究会研究奨励

Oodaira, Kenichi Imamiya, Kazuhiro Narita,

賞 2008 年 11 月

Kazuhiro Shimizu and Seiichi Aritome,“Semiconductor memor y device capable of realizing a chip with high operation reliability and highyield,” U.S.P. 7,359,228, April 15, 2008.
[3] Koji Hosono, Hiroshi Nakamura, Ken Takeuchi

VDEC年報2009.indb 224

09.7.23 3:35:43 PM

and Kenichi Imamiya, “Sense amplifier circuit in
non-volatile semiconductor memor y comprisinga boosting capacitor for boosting the potential atsense node”，U.S.P. 7,379,340, May 27, 2008.

[9] Ken Takeuchi, “Semiconductor memory device”，
U.S.P. 7,489,010, February 10, 2009.
[10] Ken Takeuchi, “Nonvolatile semiconductor memory”，U.S.P. 7,492,643, February 17, 2009.

[4] Ken Takeuchi, Tomohar u Tanaka and Nobor u
Shibata, “Nonvolatile semiconductor memory hav-

■日本登録特許

ing plural data storage portions for a bit line con-[1] Tomoharu Tanaka, Hiroshi Nakamura and Ken

nected to memory cells”，U.S.P. 7,394,695, July 1,

Takeuchi, “Non-volatile semiconductor memor y2008.

device,” J.P. 4,157,189, July 18, 2008.

[5] Ken Takeuchi, “Semiconductor integrated circuit
device”，U.S.P. 7,411,819, August 12, 2008.
[6] Ken Takeuchi, Takuya Futatsuyama and Koichi
Kawai, “Nonvolatile memor y cell having current
compensated for temperature dependency and[2] Hiroshi Nakamura, Kenichi Imamiya and Ken
Takeuchi, “Semiconductor memor y device,” J.P.
4,157,559, July 18, 2008.
[3] Ken Takeuchi, “Non-volatile semiconductor memory,” J.P. 4,170,604, August 15, 2008.

data read method thereof”，U.S.P. 7,411,830,
August 12, 2008.

■ EU 登録特許[7] Hiroshi Watanabe, Hiroshi Nakamura, Kazuhiro[1] Ken Takeuchi and Tomoharu Tanaka, “Multilevel

Shimizu, Seiichi Aritome, Toshitake Yaegashi,

semiconductor memor y device,” E.P. 01,615,227,

Yuji Takeuchi, Kenichi Imamiya, Ken Takeuchi

September 10, 2008.

and Hideko Oodaira, “Nonvolatile semiconductor
memory,” U.S.P. 7,425,739, September 16, 2008.
[8] Ken Takeuchi, “Semiconductor memory device”，
U.S.P. 7,426,141, September 16, 2008.

■日本特許出願[1] 高宮真，安福正，石田光一，竹内健，桜井貴康，“不揮発性半導体記憶装置”，2008 年 10 月．

5-5

第

225

章

5

研究報告

VDEC年報2009.indb 225

09.7.23 3:35:43 PM

第6章
6. 1
6. 1

付録

VDEC 利用規程・申し込みガイド

概要

VDEC は，全国の大学・高専向けに様々な支援事業

VDEC の シ ス テ ム は，Internet と Unix operating
system の上になりたっているので，Internet の仕組やUnix についての素養はあらかじめ付いていることを期を実施している．

待している．従って，利用でトラブルが起こったときに

1. CAD ツールの共同利用

は研究室や学校のネットワーク管理者と十分連絡をとっ2. VLSI 試作サービスの共同利用て，問題を切りわけながら対処することが勧められる．

3. CAD ツール講習会（8-9 月・3 月）
4. 社会人リフレッシュ教育（12 月 -1 月，
学生も参加可能）5. VLSI デザイナーフォーラム（若手の会）
6. 大型装置利用

6. 2

まずはじめにVDEC からのおしらせ，また講習会・リフレッシュ
教育を除く全ての申込や問い合わせには，VDEC のWEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いてCAD ベンダー，試作会社等のアカデミック向けの協いる．一部のページは秘密等が含まれるため，WEB ア

力により，それぞれのサービスを大幅なアカデミック

クセス用アカウント・パスワードならびにアクセスしてディスカウントで提供している．VDEC 設立以来，こいるマシンの Internet Protocol（IP）アドレスによってれまでの実績では，CAD の利用・CAD 講習会は無償，制限をかけている．

LSI 試作サービスは海外での類似サービスの半額以下，

従って，VDEC を利用したい場合，前もって教員に

大型装置は消耗品実費負担のみとなっている．見返りよるアカウントの申請が必要である．登録は無料．資格

として，ユーザには VDEC を利用する「顧客」ではなの審査を行うため十分な（サービス開始前 1 ヶ月以上）

く，VDEC と一緒になってサービスを向上させる「主体」

時間的余裕をもって，申込をお願いしたい．申込から概としての自己研鑽と協力を期待している．全国の研究室

ね数週間が経過した後，WEB ページアクセス用のアカがバーチャルな一つの研究室として助けあいができるよ

ウントとパスワードが発行される．アカウントは，半角うな状況を理想とし，限られたスタッフの中，日々支援

英大文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

活動を行っている．

6-1

申 込 で 特 に 注 意 す る 点 は，VDEC の WEB に ア ク
セスしたい研究室のマシンの IP アドレスを入力する

その研究室内の教職員と学生を対象とする．それ以外のことである．学校の中にあるマシンからのみアクセス

研究所の利用や，企業との共同研究については個別のを許可しており，プロバイダーのアドレスならびに，判断を要する．特に CAD ツールについては CAD ベン

Proxy サーバのアドレス登録は禁止する．入力の際は，

ダーとのライセンス規定に抵触しないよう細心の注意が

133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半必要であるため，VDEC の担当者（vdec@vdec.u-tokyo.

角」の英数字で，「,」（半角カンマ）で区切って，途中

ac.jp）に必ず相談いただきたい．その他のサービスに改行を入れずに入力する．また，ここで入力するアドレ

ついては VDEC の裁量範囲が広くなるので可能性が高スは，「ネットワークの外部から見えるアドレス」であくなるが，こちらもあらかじめ相談いただきたい．企業

ることに注意する．特に，NAT（IP masquerade といとの共同研究については，
少なくとも非営利，
アカデミッ

うプログラム名で呼ばれることもある．機能としては

ク側が 51％以上のイニシアチブを取る研究であること

NAT が正しい．
）で研究室内をローカルネットワークにが必要である．

している場合は，NAT サーバのアドレスを入力する．
よくある間違いとして，ローカルネットワークの IP，契約にかかわる作業は全て，代表の教員の方々に行って

例えば「192.168.X.XX」を登録したためアクセスできな
くて困っている例がある．

いただくことをお願いしている．研究室のメンバが代理

章

また，CAD の申込や試作申込，装置利用申込など，

第226

サービスの対象は基本的には，大学・高専であり，端的にはメールアドレスとして「.ac.jp」を持つ教員と，で行うことも現実には可能であるが，その場合もあくま

ネットワークが変更になるとか，研究室のマシン増設

で教員の了解をとり，代理としての心構えで望んでいたなどで IP アドレスを変更する場合は同じく，
申込のペー

だきたい．

ジから「登録内容変更」を行う．特に，古い IP が使え

6

付録

VDEC年報2009.indb 226

09.7.23 3:35:43 PM

スやローカルアドレスなどは登録できない（しても意
味が無い）• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためであるので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセ
図 6. 1

VDEC ホームページのインデクスフレーム

スが行えない場合にはその限りではない

6. 3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソフトウェアは，VDEC の VLSI 試作以外のアカデミッ
ク用途（MOSIS-VDEC を通じた試作，教育用の演習，EB 等 VDEC の大型装置利用のためのデータ作成用，等）
図 6. 2

アカウント登録・変更ページの入口の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．
LSI の設計には，CAD ソフトと共に，パラメータやライブラリが必要であるが，これも職員や関連研究室のボランティアにより，充実のための努力が払われている．
ボランティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEBアカウントが必要である）．NDA 事項を了解いただき
サイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
申請時に WEB から入力する内容は以下のとおり．
• ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を

図 6. 3

アカウントの新規登録の注意点注意点

選んでチェックする）．
• 利用する研究室所有ワークステーションのホストネー

なくなるといった大幅なネットワークの変更がわかって

ム（VDEC，端的には usr1 から名前→ IP アドレスのいる場合は，まえもって新旧両方のアドレスを登録して解決ができる，「.ac.jp」で終わるホスト名であること

おく．万一アクセスできなくなった場合は，「新規登録」

が条件．
）

を行い，同じ E-Mail アドレスを入力することで上書き変更が可能である．

【登録する IP アドレスに関する要件】

ソ フ ト ウ ェ ア の CDROM（ メ デ ィ ア ） に つ い て，
VDEC の創設期においては，メディアを近隣の研究室
で「回覧」していたが，インターネットの発達により回線が豊富になったので，現在では CD に書き込める

6-1• アクセス制限を行わないページのみを参照するコン

ISO イメージファイルで提供している．VDEC ホーム

ピュータの IP アドレスを登録する必要はない

ページの「ライセンスファイルの配布 > ここから」か

第• IP アドレスの登録数には制限を設けないが，管理のらダウンロードできるようにある．当然ながら，VDEC

6

VDEC年報2009.indb 227

CAD を申請してから数週間程度の時間差が必要となる

付録• DHCP サーバにより動的に割り当てられた IP アドレのユーザアカウントとパスワードが必要となるため，

章行き届いたコンピュータのみに限定すること

227

09.7.23 3:35:43 PM

図 6. 5
図 6. 4

CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

CAD 利用者メーリングリスト登録における注意点

ただきたい．CAD を利用する研究室の構成員のどなたでも投稿，返答してよい．CADuser ML の注意点は以であろう．

下のとおり．

メディアをダウンロードした後，プログラムをインス

1. WEB ページから，利用するメンバの E-Mail アドレス

トールし，初期設定ファイルを整備する．特に，ライセを登録すること．特にその際，「.ac.jp」で終わるアド

ンスファイルは WEB 経由で別途取得の上設定するか，レスを利用し，メールはプロバイダ等に転送しないこ

環境変数 LM̲LICENSE̲FILE 等を（ライセンスサーバと（情報漏洩の観点から）．

のポート番号）@（ライセンスサーバ）の形式で設定する．
また，/etc/hosts ファイル等を設定し，ライセンスサー

2. リストの更新は頻繁におこない，卒業生へのメール配
信は速やかに停止すること．特に 4 月に注意．

バを「ローカルのネットワーク相当でアクセスできるよ3. メールをする前に，あらかじめ CADuser ML の過去

うに」する．端的には，手元のワークステーションにお記事検索が WEB からできるので，類似の質問が無い

いて，例えば「vdec-cad1」と指定するだけで，FQDN

かどうか検索してから投稿すること．

形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア
ドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域

4. 機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，CADuser に送ってはならない．各試作のメーリング
リストに送ること

拠点校のライセンスサーバによる認証が必要である．ラ5. 問題解決したら，問題，原因，解決法をまとめて投稿

イセンスファイルまたは環境変数の変更により認証をすること（必須ではないが，ネット利用のエチケット

行うライセンスサーバを切り替えることが出来るので，

といえる）
．

VDEC または地域拠点校のどちらかのライセンスサー

ライセンスは年度単位で申込みを受けつけしている．

バがメンテナンス等の事情により停止している場合で各 CAD ベンダーと VDEC との交渉がまとまる毎年 3も，稼働中のもう一方のライセンスサーバを選択するこ

月末に，CADuser ML と WEB 上に，次年度の CADとにより CAD を実行することが可能である．また，ラ利用申込案内が出るので忘れずに申込する．4 月中は移イセンスサーバの認証は，CAD ツール起動後も数分お行期間として前年度申込のライセンスも有効にしてあるきに行われるので，CAD ツールを実行中は常時ライセ

が，4 月末に切れるため，そのときになって慌てる例が

ンスサーバとの通信が可能な状態にしておかなければな

毎年発生している．「永久ライセンスではない」ことにらない．また，ファイアーウォールを使用しているネッ

十分ご注意いただきたい．

トワーク環境では，VDEC の Web サーバと VDEC お
よび地域拠点校に対して，ライセンス認証用の特定の【毎月注意を払うべき点．熟読必須．】

ポートを空ける必要がある．この場合，各大学・高専の

1. VDEC では毎月，CAD を使用できる計算機のリスト

ネットワーク管理者と相談すること．

（アクセスリストと呼ぶ）を更新している．このとき初期設定等はやり方を一度経験すれば簡単である

DNS の逆引きができなくなっていた等の何らかの不が，はじめてのときは様々な問題が起こることもある．

具合で，アクセスリストに自分の計算機が登録されな

VDEC に対する大幅なアカデミックディスカウントのい場合がある．その場合，CAD が使えなくなるので，

第引き換えとして，各研究室は CAD ベンダーによる直アクセスリスト更新前に対処する必要がある．サーバ

章

接のサポートを受けられない．かわりに VDEC では，の停止は，全国ユーザに影響が及ぶため頻繁には行え「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用ないので，万が一アクセスリストの不備に気づかな意している．質問はこちらのメーリングリストを利用いかった場合は，最悪一ヶ月以上 CAD が使用できなく

6-1
228

6

付録

VDEC年報2009.indb 228

09.7.23 3:35:44 PM

なる．
2. 以上の理由で，VDEC から「CAD のアクセスリストを更新します」というアナウンスがあった場合，必ずチェックを行い，自分のコンピュータが登録されていることを確認しなければならない．
3. 登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad̲access̲list.html である．ブックマー
図 6. 6

クを強くお勧めする．
4. IP アドレス（ホスト名）registered

VLSI 試作メーリングリスト登録ページの注意点という表示が出ていれば登録されている．
5. false（false（ホスト名）） FAIL という表示が出ていれば登録に失敗しているので，原因を探る．

であり，プロバイダに転送をしないよう注意願いたい．
これらメーリングリストの過去記事検索もできる．
レイアウトを設計した後，VDEC が提供する最新の一般的に，DNS の逆引き（ホスト名から IP アドレス

Design Rule Check ファイルでチェックを行い，エラーを引く）に失敗していることが多い．
研究室のネットワー

フリーになったものを提出する．また，シミュレーショ

ク管理者とも相談して，VDEC のサーバから，当該ホンはもちろんのこと，レイアウトが回路図と同等である

スト名の逆引きができるまで原因の除去を行う．

ことを確認する Layout Vs Schematic（LVS）チェック

6. 4

VLSI 試作サービスの共同利用

を通しておいて，提出しようとする回路が本当に動作しそうである確信を持っておくことは最低限必要であろ

VLSI 試作サービスは，教育研究目的に限って認めらう．デザインの提出は指定された VDEC ページから行

れる．WEB ページに本年度のランが掲示され，数ヶ月う．提出時に VDEC 側で最終 DRC を実行する．ここで前から試作が申込可能になり，リンクが張られる．まエラーが出たチップは提出できない．必ず自分の環境でず，試作会社の持つ機密情報に対する NDA 契約を行う．

DRC フリーにしてからチップを提出すること．

これは VDEC ホームページの「試作関係 > 試作案内 >提出〆切は月曜日に設定されていることが多いが，で機密保持契約（NDA）の文面」より，希望プロセスのきる限り余裕をもって，前の週などに提出をいただきた

NDA にサインして VDEC に郵送し，VDEC 側で手続い．また，月曜日に締め切った後，VDEC 側でさらにき終了後に NDA 締結となり，設計規則やライブラリにデザインルールをチェックしている．この際本来出てはアクセスできるようになる．設計規則は WEB 経由のア

いけないエラーが出ることがあり，出た場合設計者に修クセスならびに，WEB での公開を禁止している会社の正のお願いを連絡するので，提出したからといって安心

場合は CDROM 等で送付される．NDA の対象は教員でせず，1 週間ほどは VDEC からの連絡に注意願いたい．

あるが，研究室の職員・学生にも同じ NDA が適用されデザイン提出から数ヶ月後に，VLSI チップが納品さるため，取扱には細心の注意を支払っていただきたい．

れ，請求書も送付されるので，遅滞なく支払をお願いす

尚，秘密保持契約内容は，以降の同一プロセスによるチッる．

プ試作全てにおいて有効である．
試作申込はデザイン提出〆切日の 6 〜 3 ヶ月前，キャ6. 5

CAD ツール講習会

ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ

CAD ベンダーとの契約により，個々のサポートは提たキャンセルには，原則として試作代金をお支払いいた

供しないかわりに，毎年 2 回，夏と春と CAD 講習会をだくので注意いただきたい．特にはじめて試作に参加さ開催している．夏は基本的に東京大学の武田先端知ビル

れる場合は，1 ヶ月前には回路ができているくらいの，セミナー室において，春は各地方の拠点校を中心として余裕をもったスケジュールを組まれることを強くお勧め開催される．まずはこういった講習会に参加して，大体する．

の知識を付けてから実際の試作なり CAD 利用を行うこ

VLSI 申込フォームの入力に関する注意点（図 5. 8）とをお勧めしている．アナウンスは CADUser メーリン

• 希望チップ寸法の項目のチェックボックスを必ずグリストで流れる．また，申込は，VDEC の WEB ペー

チ ェ ッ ク し た 上 で 希 望 チ ッ プ 数 を 入 力 す る こ と．

ジから行う．

6-1

6. 6

229

チェックを行わないと入力した数字は無効となる

社会人リフレッシュ教育

第• チップ数入力には半角数字を用いる
メーリングリストを用意してあるので，設計者全員のである回路を実際に設計し，レイアウト合成したり，

メールアドレスを登録する．
「.ac.jp」で終わるアドレス

FPGA による実験を行う「ディジタルコース」，アナロ

VDEC年報2009.indb 229

6

付録

CAD ツール講習会からさらに進んだ形で，Verilog

章

設計に関する問い合わせについては，各試作について

09.7.23 3:35:44 PM

グ回路のレイアウトやシミュレーションを体験したりす

いては，利用の案内を WEB ページに掲載している．そる「アナログコース」，「RF」コースならびに一線の研の手順に従って利用方法の学習と申請を行う．基本的な究者による設計事例の講演会などを企画している．12

スタンスは以下のとおり．

月〜 1 月に開催し，有料である．社会人を主に対象とし

1. 公開の対象は教員であり，研究室メンバは教員の代理ているが，申込数に余裕がある場合学生の参加も歓迎し
ている．

6. 7

として責任をもって使っていただく．
2. 利用免許を持っている者の付き添いがあれば基本的デザイナーフォーラム（若手の会）

毎年 6 月頃，VDEC を利用する若手が合宿を行い，に自由な利用が可能
3. 数回のトレーニングを受けて免許を持てば自分一人で利用可能

最近の動向や研究内容について話しあう機会を設けてい

VDEC 専任・協力教員のサポートスタッフ数に限りる．発足当初の「若手」の定義は年齢が 5 ビット．最近があるので，免許保持者に積極的な教育をお願いするこの定義は「自分は若手だと思っている学生・教職員」でとがあるので，協力いただきたい．

あるので積極的な参加をお待ちしている．

6. 8

大型装置利用LSI テスターや，EB 装置など，公開可能な装置につ

6. 2

IP データベースの整備

設計資産の再利用のために，VDEC では Web 上での者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている（http://

平成 12 年度から平成 14 年度の 3 年間，（株）半導体www.vdec.u-tokyo.ac.jp/IP/lsiip.html，
図 6. 2. 1）．本デー

理工学研究センター（STARC）との共同研究として IP

タベースの利用対象は，IP 登録に関しては VDEC ユー

プロジェクトを行ってきたが，その最終成果として IP

ザに限定しているが，IP 利用に関しては任意対象となっ開発グループの各参加者へ完成 IP の登録を働きかけ，ている．本データベースに関しての VDEC の役割は，

上記データベースによって公開を行っている．

IP のカタログデータの整理，公開および登録者−利用現在までに登録済みの IP を表 6. 2. 1 に示す．

6-1

第

230

章

6

付録
VDEC年報2009.indb 230

図 6. 2. 1

VDEC LSI IP Web データベースの例

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表 6. 2. 1
登録番号

VDEC LSI IP データベースに登録済みの IP（平成 21 年 3 月現在）
IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

STARC と の IP プ ロ ジ ェ ク ト を さ ら に 発 展 さ せ，また，（株）ルネサステクノロジより「M32R ソフトマ

VDEC ユーザ間での IP 再利用がより容易にさせるたクロ」，「M32R-II ソフトマクロ」，「SH3-DSP コア」の

め に，Open Core Protocol（OCP） を 積 極 的 に 利 用提供を受けており，各大学のユーザが無償でこれらの商し，IP ライブラリを充実させることを計画しておりま

用プロセッサ・IP コアを利用することができ，IP コア

す．VDEC では，現在，先行的に OCP を利用した IP 開

ベース設計研究を進める上で重要な部分を担っている．

発，既存 IP の OCP への対応手法の研究などを行っておまた，2007 年より，株式会社東芝より，「MeP 設計環境」

り，今後公開予定です．また，各ユーザの作成した IP をが VDEC ユーザに対して提供されており，LSI IP デザ

VDEC ホームページ上の IP 登録ページに登録すること

イン・アワードにおける「東芝 MeP 賞」の創設により，で，VDEC ユーザ間での IP 利用の促進をはかる予定です．

IP コアベース設計研究が活発に行なわれた．

6-2

第

231

章

6

付録

VDEC年報2009.indb 231

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VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2008 年度活動報告をお送りします．
2008 年度，VDEC のチップ試作事業では新たに CMOS 65 nmの試作を，STARC/ ㈱イーシャトルの協力を得て開始いたしました．7月の先行ランに引き続き，10月と11月には経済産業省からの技術開発委託を受けた STARC にVDEC が協力する形で，多数の大学の設計者の方々に 65 nm 試作の機会を提供することができました．経済産業省，STARC 並びに㈱イーシャトルのご関係の方々に深く感謝いたします．これらの試作評価で得られた多くの貴重な研究成果は，STARCを通じて経済産業省にフィードバックされ，広く半導体
産業技術の高度化に寄与することと期待しています．CMOS 65 nm 技術による先端チップ試作活動は 2009
年度も引き続き進める予定でおり，わが国の大学のLSI 設計試作研究および教育がさらに進展することを期待しています．
㈱アドバンテストからの寄付研究部門（D2T：Design-to-Test）
は2年目を迎え，
ブレーメン大学およびカリフォ
ルニア大学サンタバーバラ校より設計検証，テスト技術の著名な研究者を客員教授として招聘することができました．これらの研究者とアドバンテストからの研究員，同部門の小松聡准教授らによる研究教育活動の成果が着々と出てきています．さらに 2008 年 12月には内外の著名な研究者をお招きした，第二回 D2T 講演会を開催し多くの参加をいただきました．
2008 年度からはVDEC デザイナーズフォーラムも企画を一新し，6月にVDEC にて開催いたしました．従
来の企画に加えて先端半導体技術や産業界のリーダの方々による特別講演会を開催し，多数の方々の参加を得，ご好評をいただきました．今後も順次新企画を立てていく予定です．
65 nm 以外のチップ試作では，一旦減少した CMOS 0.18 umの利用が持ち直しつつあると考えています．
今後，アナログ用の設計技術データを充実するとともに，設計規則のコンパティビリティを維持しつつ高耐圧
トランジスタオプション等を追加し，より広い応用分野で利用できるようにする計画です．是非，ご利用のほ平成 20 年度
東京大学大規模集積システム設計教育研究センター年報

どお願い申し上げます．
2009 年 8月

歴史始まって以来の世界的金融・経済危機，半導体業界のダイナミックな再編成等の中で，ともすれば学生の分野志向は半導体，あるいはエレクトロニクスから離れていくことが心配されています．しかしどのよう

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒113 - 0032 東京都文京区弥生 2 - 11 - 16
武田先端知ビル 4階401号室
電話 03 - 5841 - 8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5 - 9 - 8
電話 03 - 3803 - 3131（大代表）な状況においてもLSI 設計技術は情報通信技術等，先端技術の中核であり続けるとの強い信念のもと，優れた人材を多数育成するための活動を続ける所存です．皆様からの引き続きのご支援ご支持をお願い申し上
げる次第です．
2009 年 6月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

09VDEC年報H2-3.indd 1

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平成年度

VLSI Design and Education Center The University of Tokyo 2009

VLSI Design and Education Center The University of Tokyo 200921東京大学大規模集積システム設計教育研究センター 年

平成21年度東京大学大規模集積システム設計教育研究センター
年

報

報

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