2019VLSI Design and Education Center,
The University of Tokyo
Annual Report

C

O

N

T

E

N

T

S

巻頭言

第1章

VDEC 事業の紹介と平成30年度事業報告………………………… 2

1-1 VDEC 事業の紹介と平成30年度事業報告………2
1-2 CADソフトウェアの整備………5
1-3 VLSIチップ試作………6
1-4 セミナー………9
1-5 装置の整備・運用・利用公開………13
1-6 2019年度の活動計画………15
1-7 VDEC 発ベンチャー………17
1-8 超微細リソグラフィー・ナノ計測拠点………18

第2章 「アドバンテストD2T 寄附研究部門」活動報告……………………… 19
2-1 「アドバンテストD2T 寄附研究部門」の紹介………19
2-2 「第13回 D2Tシンポジウム」開催報告………20
2-3 研究活動報告………22
2-4 研究発表………22

第3章 チップ試作結果報告………………………………………………………… 23
3-1 試作ラン別一覧………24
3-2 チップ種別一覧………28
3-3 各チップの詳細………31

第4章

VDEC 概要…………………………………………………………………… 70

4-1 組織概要………70
4-2 人事報告………71
4-3 新任・退任ご挨拶………74
4-4 決算報告………76

第5章
5-1
5-2
5-3
5-4
5-5

研究報告……………………………………………………………………… 78

全体概況………78
研究室構成員（平成30年度）………79
研究概要………82
研究発表………91
特許，受賞等………105…………………………………………………………………… 106
付録（Appendix）
A. Publication list（VDEC 利用者に関する発表文献リスト）………106
B. VDEC の利用規定・申し込みガイド………157
C. IPデータベースの整備………162

第1章

1.1

第1章

1-1

VDEC事業の紹介と平成年度事業報告30

VDEC事業の紹介と平成30年度事業報告

VDEC事業の紹介と平成30年度事業報告

東京大学大規模集積システム設計教育研究センター

は各ユーザ研究室内で “ 技術伝承 ” され，VDEC 主催の（VDEC）は，平成8年の発足以来『LSI 教育情報の発セミナーがトリガーとなって最新の CAD 利用技術が全信拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエ

国的に広がることを期待している（1.3章参照）．また ,アの整備』，『VLSI チップ試作支援』を3つの柱として，各社のツールチェインが複雑化し導入しているツール

円滑な運営を目指した事業を展開した．図1.1 に示すを十分に使いこなすことが困難となっているという現

VDEC の活動内容に基づき，以下に平成29年度の概要

状を鑑み , 各ツールベンダーの推奨するツールチェイを報告する．

ンに関する講演会もツールセミナーの開催に合わせる

VDEC の使命は全国の国公私立大学および高専のLSI 設計研究・教育を高度化し，産業界に対しても優LSI 設計フローセミナーはLSI 設計の基本概念教育と秀な LSI 設計技術者を数多く送り出すことである．

複数の CAD ツールを連携する実用的設計例の体験教

VDEC の発足より23年経過し，各大学における CAD ソ育である．この目的で VDEC では社会人のリフレッ

フトウエアの利用技術教育や LSI 設計・設計フローに

シュ教育プログラムと兼ねて LSI 設計教育セミナーを関する教育の充実が図られている．その一方で，先端開催してきた．平成30年度は ,6月～9月に ,“ アナログ設の LSI 設計技術およびそれに対応する CAD ソフトウエ

計コース ”，“RF 設計コース ”, 平成24年から開始し

アは一層複雑化し続けている．そのため，CAD ツール

た ”MEMS 設計コース ” を実施した．いずれも演習を伴の導入に際しては，CAD ベンダーから講師を招いてのう体験教育コースであり，主要大学の経験豊かな教官

セミナーの開催を継続しており，参加者の利便を図るを講師に招いて実施している．加えて各プロセスに特ために平成21年度より東京での開催と同時に映像配信化した設計フローに関するセミナー “VDEC 環境におによる拠点校での遠隔受講としている．VDEC としてけるトランジスタレベル設計講習会 ”, “VDEC EDA 環

図1.1

2

形で実施した .

VDEC の活動内容

境におけるディジタルル設計手法講習会 ” を大学におのような場合に力を発揮するものが VDEC メールグ

ける設計者に向けて実施している． なお，平成26年度

ループである．VDEC ユーザは VDEC のホームページ

から本設計フローに関するセミナーに関しても有料化

から CAD メールグループや試作技術対応のユーザグして実施している .

ループに登録することができ，そこに直面する疑問点

官と学生を中心とした VDEC デザイナー・フォーラム

プの登録ユーザはそれに回答する義務を負っているわを開催している．これはワークショップ形式の会合でけではないが，ほとんどの場合，数時間から数日以内あり，企業・大学からの招待講演に交えて，参加者がに経験豊かなユーザからの支援を得ることができる．ま

設計事例を持ち寄ってその成功談，失敗談を交換する．

た，今まで蓄積されてきたメールグループの情報がこれから設計を始めたいと考えている学生・教官もこ

VDEC の WEB 上で認証された VDEC ユーザへ公開さ

こでさまざまなノウハウを得ることができる．特に平れ，教育上の資産として残していく仕組みになってい成23年度から，VDEC 活動における表彰として「IEEEる．ぜひこの仕組みを活用することで問題解決の一助

SSCS Japan Chapter VDEC Design Award」の最終審としていただきたい（図1.2）
VLSI チップ試作支援に関しては , ルネサスエレクトており，平成30年は，IEEE SSCS Japan Chapter VDEC

ロニクス社 SOTB 65nm CMOS 試作を呈上試作としてDesign Award として，北海道大学の金澤悠里さん，3

開始し，ローム 0.18μ m CMOS，オンセミ - 三洋半導件の VDEC デザインアワード優秀賞，（金澤悠里（北体 0.8μ m CMOS 試作とともに実施した．

海道大学），藤森卓巳（静岡大学），銭正陽（東北大学）），

平成20年10月に設置されたアドバンテスト社から寄3件の VDEC デザインアワード奨励賞（横山紗由里（北付部門「Design To Test（D2T）」では，LSI のテスト

海道大学）
，亀山愛樹（奈良先端大），Liu Hanli（東京に関する教育の充実とともに，設計とテストの架け橋

工業大学）），3件の VDEC デザインアワードアイデアを目指した研究が進められている．これまでの活動をコンテスト部門嘱望賞（田島咲季（早稲田大学），河内

振り返ると，VDEC 発足以来の活動の中で LSI 設計文

勇人（静岡大学），池上高広（北海道大学））を授与した．

化が根付いた研究室や大学ではすでに活発な設計研

このようなセミナー，フォーラムを通じた教育シス

究・教育が進行している．図1.3 に VDEC を利用したテムにより LSI 設計の基本的項目を学習できるように

研究成果の指標として，VDEC に関係する発表文件数なっているが，それでも実際の LSI 設計の場面では，さの推移を示す．単純に比較はできないが発表文献の数

まざまな困難に直面することが多い．初心者にとっては増加傾向にあり，VDEC 発足以来，集積回路に関係

は CAD ソフトウエアのセットアップは最大の問題であする研究が活性化されていることが確認できる .

る．セットアップの後も CAD ソフトウエアが発する

図1.4 に VDEC に関係する発表文献の VDEC ファシ“ 難解なエラーメッセージ ” でとまどうことも多い．こリティー利用状況を示す．論文執筆にあたり CAD ソフ

30

年度事業報告査・表彰を VDEC デザイナー・フォーラムの場で行っ

1-1

VDEC事業の紹介と平成を投稿し，助けを求めることができる．メールグルー

第1章

これらセミナーに加えて VDEC では年1回，若手教図1.2 VDEC メーリングリストの過去記事

3

第1章

1-1

トウエアが幅広く利用されていることが確認できる．

しており，VDEC においても最先端プロセステクノロ

CAD ソフトウエアはチップ設計だけでなくチップ試作

ジメニューの充実をはかっていきたい．加えて，Moreの準備段階で利用される場合が多いため，研究の基本アthan Moore が 叫 ば れ て お り，MEMS 混 載 CMOS メ

イデアを実証するツールとしての貢献度も大きい．まニューなどの充実を図っていきたい．そのほかのファた，研究論文には最先端のプロセステクノロジが好ん

シリティーとして，LSI テスターや FIB 加工装置，EB

で 利 用 さ れ る 傾 向 に あ り 世 界 的 に は32nmCMOS,

描画装置などが研究目的に幅広く利用されることを期

22nmCMOS, 14nmCMOS による設計事例報告が増加

待する．

VDEC事業の紹介と平成年度事業報告30

図1.3 VDECを利用した発表文献数の推移

図1.4

4

VDEC ファシリティー利用状況

1.2

CADソフトウェアの整備

は , 2019年度は表1.2.1に示すツール群を全国の大学にごとに100 から1000 程度のフローティングライセンス

提供している . CAD ソフトウエアの利用は , 図1.2.1にとなっており，全国の国・公・私立大学・高専におい示す全国地域拠点校10 箇所にライセンスサーバを設置て教育・研究目的に限り利用できるようになっている．

し，全国各大学の利用者が手許の計算機にインストー

VDEC の CAD の利用，および「1.3 章 」のチップ

ルした CAD ソフトウエアを，最寄のライセンスサー

試作の利用のためには，あらかじめユーザ登録が必要

バにおいて認証を行うことで，ネットワークを利用しとなっている．

表1.2.1

導入された CAD システム

名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ

Cadence Design Systems, Inc.

ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
VerilogHDL/VHDL シミュレーション，論理合成，テ Synopsys, Inc.
スト生成 . マクロセルを含むセルベースの配置配線設計とバックアノテーション , 回路シミュレーション ,デバイスシミュレーション
Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション ,SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システ

Keysight Technologies

30

年度事業報告能・回路シミュレーション，設計検証，回路抽出
Synopsys 社設計システム

1-2

VDEC事業の紹介と平成た運用形態となっている．ライセンス数は CAD の項目

第1章

1996年度から整備を行っている CAD ソフトウエア

ムの設計 , 検証
Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

図1.2.1

全国地域拠点校5

１.３ VLSIチップ試作
1．3．1

第1章

1-3

VDEC事業の紹介と平成年度事業報告30

VLSI チップ試作の推移続している．最先端試作としては，平成25年度からフ

図1.3.1は，VDEC および，それに先行して行われた

ラ ン ス CMP を 介 し て ST マ イ ク ロ 社 FD-SOI 28nm

パイロットプロジェクトでのチップ試作数の推移を示

CMOS 試作を開始した．また，平成27年度から定常試したものである．

作として，ルネサスエレクトロニクス社 SOTB 65nm

VLSI チップ試作は，平成6，7年度（1994，1995年

CMOS 試作を開始した．また平成28年度にリコー電子度）のパイロットプロジェクトでは，ファウンドリはNEL 社の CMOS0.5μ m（当該プロセスはその後日立
北海セミコンダクタ社に継続）1社であったが，平成8
年度（1996年度）の VDEC 発足後，日本モトローラ社の CMOS1.2μ m（平成11年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成9年度からはローム社の CMOS0.6μ m が加わった．さらに平成10
年度には日立製作所の CMOS0.35μ m，平成11年度にはローム社0.35μ m がそれぞれ加わった．また，IP 開
発プロジェクトの一環として STARC0.13μ m の試作を行った．平成13年度から，日立製作所の CMOS0.18μm のサービスを実施している．平成14年度は，広島大学岩田先生の主導の下に，VDEC と MOSIS の協力に

(a) 設計チップ品種数

よる試作サービスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成16年からテスト試作として沖電気 CMOS SOI 0.15μ mプロセスおよび ASPLA 90nm（現在は STARC において継続）
プロセスの試作を開始し，90nm 試作については平成17年度より通常の試作として公募の形で運用を行っている．さらに平成18年度からはローム社0.18μ m の試作を開始し，日立製作所0.25μ mSiGeBiCMOS のテスト試作を実施した．平成19年度で終了した90nmCMOSの後継の先端プロセスの検討を平成19年度から開始し，(b) 設計チップ面積

平成20年度に eShuttle 社の65nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の40nm
CMOS による試作も開始した．一方で平成23年9月試作をもって CMOS1.2μ m を終了することとなったほか，平成24年度をもってルネサスエレクトロニクス社の40nm CMOS 試作が終了，平成25年8月シャトルをも っ て eShuttle 社 の65nm CMOS 試 作 が 終 了 し た．
CMOS1.2μ m の後継として，オンセミー三洋半導体製造社の協力により平成24年10月に CMOS0.8μ m のテスト試作を実施し，平成25年度から定常試作として継(c) 規格化した設計チップ面積
図1.3.1 チップ試作数・面積推移

6デバイス株式会社による CMOS 0.6um 高耐圧試作の

試作面積の減少主要因になっていることが考えられる．

検討および，三重富士通株式会社による CMOS 40nm

また，図1.3.2にこれまでに試作に参加した教員数，大学数の推移およびその累計を示す．また，チップ試作

試作の検討を開始した．

に必要な設計規則などの，試作会社固有の機密情報にの棒グラフは，試作品種数の順調な増加を表しており，

アクセスするための「機密保持契約」締結教員数は，ル

VLSI 試作研究・教育に直接的に係わった学生数を表し

ネサスの65nm プロセスが88名，ロームの0.18um プロているものと考えられることから，研究・教育効果がセスが287名，オンセミ三洋 0.8um プロセスが48名と劇的に向上していることが想像される．試作されたチッなっている．

ROHM 社の0.6um プロセスを終了したことによる現象

1．3．2

平成29年度チップ試作概況が考えられる．またそれ以降ほぼ400品種程度で推移し平成29年度は，表1.3.1に示す日程でチップ試作をているが，その中でより微細なプロセスへ試作の中心行った．チップ試作の参加者・試作の内容は，第2章のが推移していることが読み取れる．また平成18年度にチップ試作報告を参照されたい．

0.35μ m が終了し，平成19年度以降0.18μ m への移行したことにより，試作数が130品種程度減少し，さらに平 成19年 度 に ASPLA 90nmCMOS 試 作 が 終 了 し，

VDEC事業の紹介と平成

プの品種数は，平成14年度に減少しているが，これは

1-3
第1章

図1.3.1（a）は設計されたチップ品種数を示す．図中

30

年度事業報告eShuttle 65nmCMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも重なり，試作面積が大幅に減少する結果となっている．図1.3.1（b）に設計されたチップ面積を示す．一方設計量の指標として，図1.3.1（c）に試作面積をそれ
ぞれの試作プロセスにおける特性寸法で規格化した，規格化試作面積の傾向も併せて示す．こちらはまだ増加し続けていることから，プロセスの微細化に伴うチッ
プ当たりおよび面積当たりの設計工数の増大が試作数，
図1.3.2

表1.3.1

 DEC チップ試作参加教員数・大学数の推移とV
その累計

平成30年度チップ試作日程○ CMOS 0.8um( オンセミコンダクター三洋半導体製造 )試作申込締切設計締切

納品・試作完了

平成30年度第1回

2018/7/9

2018/9/10

2018/12/24

平成30年度第2回

2019/1/15

2019/3/25

2019/6/E○ CMOS 0.18um( ローム )試作申込締切設計締切

納品・試作完了

平成30年度第1回 (2018年7月試作 )2018/4/2

2018/6/25

2018/9/26

平成30年度第2回 (2018年9月試作 )2018/6/18

2018/9/10

2018/12/14

平成30年度第3回 (2018年11月試作 )2018/8/13

2018/11/5

2019/2/15

平成30年度第4回 (2019年3月試作 )2018/12/3

2019/2/25

2019/6/3○ SOTB 65nm CMOS
試作申込締切設計締切

納品・試作完了

平成29年度第1回

2018/6/18

2018/7/28

2019/1/28

平成29年度第2回

2018/12/17

2019/2/23

2019/7E

7ライブラリ・設計フロー整備状況

備事業を行ってきている．平成21年度にはアナログ設

VDEC におけるチップ試作（主にディジタル LSI 試

計 向 け の 設 計 キ ッ ト（PDK） の 構 築 を ロ ー ム

作）では，設計ライブラリの整備が重要である．VDEC

0.18umCMOS 向けに行った．現状では，VDEC におけでは，VDEC 提供 CAD ソフトウエア中のライブラリ生

る各プロセスの試作において，利用可能なライブラリ

成ツールを利用して，平成8年度から順次ライブラリ整は表1．3．2に示すとおりとなっている．

1．3．3

第1章

1-3

表 1.3.2 VDEC で利用可能なライブラリ
プロセス

名称

VDEC事業の紹介と平成

ローム提
供ライブ
ラリ

ローム

0.18μ m

京大ライ
ブラリ

作成者
ローム提供

スタンダードセル ,IO セル ,RAM（セルはすべてブラックボックス）(CDROM にて配布 )・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・配置配線用 LEF/DEF ファイル・Synopsys 用論理合成ライブラリ

京都大学 小野寺研究室

・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

年度事業報告30

8

内容

東大ライ ライブラリ情報は京都大学 小野寺研
ブラリ究室，東大ＶＤＥＣにてフロー構築

PDK

東京大学 VDEC

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Cadence Encounter 用配置配線ライブラリ
IC6.1向け PDK状況

１.４ セミナー
ンジスタレベル設計手法講習会・VDEC EDA 環境におない存在である．平成 30 年度にも，CAD 利用のためけるトランジスタレベル設計手法講習会・VDEC 環境の技術セミナー，社会人のためのリフレッシュセミナー，

におけるデジタル LSI 測定講習会を VDEC 教員が講若手教官・学生のためのデザイナーズフォーラム等の師となり開催した．各コースに 40 名までの教員・学セミナー，フォーラムを企画，実施した．

生の受講があり，各ツールの使用方法や VDEC ライ
ブラリを用いた VLSI 設計フローを修得している．まして Cadence 2 種・4日間，Synopsys 2 種・2 日間行っ用可能な Cadence，Synopsys，Keysight など CAD ベン

た（表1.4.1）．これら CAD 技術セミナーへの参加要望

ダーのそれぞれの CAD ツールの操作方法等を各ツーは非常に大きく，これは CAD 技術セミナーに対するルベンダーから講師を派遣していただき講習を行って需要が依然として大きなことを表しており，VDEC はいる．また，VDEC 環境での設計フローに関する講習

この状況に対応し，大規模な CAD 技術セミナー開催

も VDEC スタッフで実施している．平成 30 年度は，8の仕組みの整備を行ってきた．従来，東大もしくは月と9月に初心者を対象とした第1回の CAD 利用のた

VDEC 拠点校での開催であったが，今年度からは東大めの技術セミナーを東京大学 VDEC で実施した．こので開催し，それを VDEC 拠点校へストリーミング配技術セミナーでは，Cadence のツールを 2 種・5 日間，信を行い，各拠点校でも CAD 講習会の受講か可能とSynopsys ツールを 2 種・3 日間，Keysight のツールをなっている．

1 種・1 日間，に加え，VDEC EDA 環境におけるトラ表1.4.130

年度事業報告CAD 利用のための技術セミナーでは，VDEC で使VDEC事業の紹介と平成た 3 月には上級者を対象とした CAD 技術セミナーと【CAD 利用のための技術セミナー】

1-4
第1章

LSI 設計技術の向上にはセミナーは欠くことができ

平成 30 年度 CAD 技術セミナー開催状況

日程

コース

会場

人数

8/21

Keysight Keysight ADS Fundamentals

東京大学

8

8/21

Keysight Keysight ADS Fundamentals

名古屋大学

4

8/21

Keysight Keysight ADS Fundamentals

秋田県立大学6

8/21

Keysight Keysight ADS Fundamentals

信州大学

11

9/10

Synopsys Veridi

東京大学

7

9/10

Synopsys Veridi

京都大学

2

9/10

Synopsys Veridi

広島大学

1

9/10

Synopsys Veridi

信州大学

7

9/18-19

Cadence Virtuoso Layout Suite-L

東京大学

18

9/18-19

Cadence Virtuoso Layout Suite-L

名古屋大学

8

9/18-19

Cadence Virtuoso Layout Suite-L

秋田県立大学6

9/18-19

Cadence Virtuoso Layout Suite-L

信州大学

20

9/20, 21

Cadence Virtuoso Digital Implementation

東京大学

15

9/20, 21

Cadence Virtuoso Digital Implementation

京都大学

5

9/20, 21

Cadence Virtuoso Digital Implementation

大阪大学

3

9/20, 21

Cadence Virtuoso Digital Implementation

信州大学

19

3/1

Synopsys Designer Compiler

東京大学

18

3/1

Synopsys Designer Compiler

金沢大学

1

3/1

Synopsys Designer Compiler

名古屋大学

4

3/1

Synopsys Designer Compiler

広島大学

2

3/1

Synopsys Designer Compiler

信州大学

4

3/4

Cadence AMS Designer

東京大学

14

3/4

Cadence AMS Designer

金沢大学

0

3/4

Cadence AMS Designer

名古屋大学

2

9

3/4

第1章

1-4

VDEC事業の紹介と平成年度事業報告30

Cadence AMS Designer2

3/4

Cadence AMS Designer

広島大学

1

3/4

Cadence AMS Designer

信州大学

4

3/6

Cadence Genus

東京大学

16

3/6

Cadence Genus

金沢大学

0

3/6

Cadence Genus

名古屋大学

1

3/6

Cadence Genus

京都大学

1

3/6

Cadence Genus

広島大学

3

3/6

Cadence Genus

信州大学

3

3/26, 27

Synopsys IC Compiler II

東京大学

18

3/26, 27

Synopsys IC Compiler II

金沢大学

1

3/26, 27

Synopsys IC Compiler II

名古屋大学

3

3/26, 27

Synopsys IC Compiler II

広島大学

3

3/26, 27

Synopsys IC Compiler II

信州大学

4

3/28, 29

Cadence Spectre RF

東京大学

14

3/28, 29

Cadence Spectre RF

金沢大学

1

3/28, 29

Cadence Spectre RF

名古屋大学

1

3/28, 29

Cadence Spectre RF

広島大学

3

3/28, 29

Cadence Spectre RF

信州大学

8

3/28, 29

Cadence Spectre RF

秋田県立大学3【社会人のためのリフレッシュセミナー】
平成 30 年度には，平成 29 年度に引き続き，集積回路産業に携わる職業人を対象にリフレッシュ教育とし

日本応用物理学会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることができ，大変効
果的で有意義なセミナーとなった．

て VLSI 設計に関する最新かつ高度の知識・技術の習

本年度は VLSI 設計に関する 4 つのコース，コース

得を目的として，社会人向けの「VLSI 設計リフレッ

A ：アナログ集積回路設計と演習（6/18 ～ 20 実施），

シュセミナー」を拠点大学教官および企業の第一線のコース M1: MEMS 設計と演習（7/9 ～ 10 実施），コー

設計者を講師に招き開催した（表1.4.3）．

スM2: MEMS 試作と評価（7/23 〜 25），コースR: RF-

このセミナーは主に社会人を対象として，演習を伴CMOS 集積回路設計と演習（7/18 ～ 19 実施）を開催

う最新のVLSI 設計技術の実践的教育を行うもので，平した．講師として大学・企業の集積回路研究・教育に

成 10 年度に文部省専門教育課の支援のもとでスター携わる教官や研究者を招聘し，VLSI 設計に関する講トしたが，今年度は（財）電気電子情報振興財団の協義や最新の CAD ツールを使用した実習をはじめ，最力（共催）を得，また文部省高等教育局専門教育課，日

先端の VLSI 設計技術の紹介を行った．参加者はコー本電子機械協会（EIAJ），システム LSI 開発支援セン

ス A, M1, M2, R それぞれ 8名 , 11名 , 4名 , 3名であった．

ター（VSAC），半導体理工学研究センター（STARC）
，

10

京都大学

第1章

1-4

リフレッシュ教育会場風景（東大 VDEC セミナー室）

VDEC事業の紹介と平成

図1.4.2

表1.4.3

リフレッシュセミナー開催状況

コース A : アナログ集積回路設計と演習 (3日間 )回路設計，回路シミュレーション

年度事業報告30

アナログ集積回路の特徴と役割
レイアウト設計，検証 (DRC, LVS)
杉本泰博 ( 中央大学 ), 小野寺秀俊 ( 京都大学 )小谷光司 ( 東北大学 )コース M1 : MEMS 設計と演習 (2日間 )MEMS の基礎1: 作製法
MEMS の基礎2: 動作原理
機構設計
レイアウト設計
三田吉郎 ( 東京大学 )コース M2 : MEMS 試作と評価 (3日間 )CAD 設計・解析
リソグラフィ，エッチング，リリース
振動解析測定三田吉郎 ( 東京大学 )コース R : CMOS-RF 集積回路設計と演習 (2日間 )変復調，多次元接続方式
回路の基本性能，トランシーバアーキテクチャ
要素回路，設計フロー伊藤 浩之 ( 東京工業大学 )11

【若手教官・学生のためのデザイナーズフォーラム】

研究室に於ける設計環境の構築法など，通常の研究会

学生および若手教官を対象とした VDEC LSI デザイや学会などでは得ることのできない情報を共有し，大ナーフォーラム（VDEC LSI Designers Forum）を開

学または研究室の枠を越えて研究者が連携を深めるこ催している．VDEC LSI デザイナーフォーラムは，LSIとを目的としている．今年は，9 月に福岡県二日市温設計者が，互いの研究成果だけではなく，チップ設計

泉にて開催された．27人の参加者が集まる盛況であった．

で苦労した点，失敗事例と解決策，CAD 業界の裏話，
第1章

1-4

VDEC事業の紹介と平成年度事業報告30

12

表1.4.4

デザイナーズフォーラムプログラム

9/27
時間
12:00-12:30

会場受付

12:40-14:20

VDEC デザインアワード発表会 I

14:30-16:10

VDEC デザインアワード発表会 II

16:20-17:40

VDEC デザインアワード発表会 III

19:00-VDEC デザインアワード表彰式 ＆ 懇親会

9/28
時間
9:00-10:00

VDEC アイディアコンテスト発表会

10:00-12:00

Ph.D 企画セッション

12:00-13:00

基調講演

13:00-13:10

閉会

1.5

装置の整備・運用・利用公開
ジタルマイクロスコープ（Keyence VHX-6000，VHX-

VDEC では，大型装置公開事業すなわち，単独研究

DWL66+），パて導入管理し，ユーザーは無償または廉価に利用する

リレンコーター（SCS PDS2010），ロードロック式高というスキームを，「CAD」「LSI マルチチップ」「テス

密度汎用スパッタリング装置（CFS-4EP-LL），ニッケ

ト」とならぶ4本柱の一つとして継続的に運用している．

ルメッキ装置等を購入した．また工学系研究科との協表1.5.1に主要装置の一覧と利用公開の状況を示す．装力によりオージェ分光分析装置（ULVAC Phi 680）を

置は VLSI 用大型テスターと，その他のプロセス装置と導入した．
装置の利用については，人的リソースが限られていロセス装置は武田地下クリーンルーム並びに武田ビル

る状況でもできるだけ多く利用機会を設けたいという

204バックエンド加工室にある．プロセス装置は平成24

思想から，免許を持っている人間から一定期間装置利年度より文部科学省「ナノテクノロジー・プラット

用法を習得し，試験に合格したのち利用資格を与える

フォーム」に参加したことで，さらに多くのユーザー「徒弟免許制度」を基本とした運用を行っている．利用に対する支援体制を整備することができている（ナノ者資格を有する者，資格者の同伴，ナノテク支援員のテクノロジー・プラットフォームについては1.8節を参同伴，代行といった様々な形態のスポット利用が可能

照いただきたい．
）．

である．個別の装置についての利用相談は，VDEC の教職員までお寄せいただきたい．

2018年度は VDEC 並びに関連研究室の自助努力分を合わせて3Dレーザ顕微鏡（オリンパスOLS-5000），ディ

表1.5.130

年度事業報告に大別でき，テスターは武田先端知ビル1F104号室，プ

1-5

VDEC事業の紹介と平成

7000），レーザ描画装置（Heidelberg

第1章

室では取得・維持管理が困難な装置を VDEC で代表し装置一覧および利用公開状況項目
ロジック LSI
テストシステム

装置名説明

利用公開状況

連絡先

EB テスター :IDS10000

動作状態におけるチップ表面の電位を観測するこ 整備中とで動作・不良解析を行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384ピン，1GHz までのデジタル回路のテストを行える．

nanotech@sogo.
t.u-tokyo.ac.jp

LSI テスター：
ADVANTEST
T2000

256ピン，512MHz までのデジタル回路のテスト 試験公開中を行える．アナログオプションを整備中．

nanotech@sogo.
t.u-tokyo.ac.jp

回路修正用
FIB:V400ACE

LSI パターンの設計ミス等による配線ショート， 公開中
オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能．加工ガスによりバ
ルクシリコンを裏面から高速にポイントエッチン
グ可能．

nanotech@sogo.
t.u-tokyo.ac.jp

オートプローバ :PM-90-A

ウエハ上での LSI の動作検証を行うためのオート 希望に応じ利
プローバ．上述の LSI テスターとドッキングして 用可能
使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブ
カードを備えている

nanotech@sogo.
t.u-tokyo.ac.jp

アナログ・RF 測定 DC パラメータ測定，容量測定，ネットワークア 希望に応じ利
ナライザ，スペクトラムアナライザ等の測定装置 用可能．但し装置一式 :VDEC の業務
B1500A,HP4156B,
による利用を
HP4284, etc
優先とする

nanotech@sogo.
t.u-tokyo.ac.jp

13

アナログ・RF 低雑音マニュアル マニュアルにて６インチまでのウエハ上のチップ 希望に応じ利測定システム プローバ : Cascade の測定が可能．測定には，通常のプローブ針（６ 用可能．但し本まで）のほか，５０GHz までの測定が可能な高 VDEC の業務
社による利用を
周波プローブを２本備える
優先とする
公開中

第1章

1-5

VDEC事業の紹介と平成

ナノテクノロジー・プラッ
トフォームの
主な装置

年度事業報告30

精密ボンディ
ングシステム系

14

低雑音・温度制御 8インチまでのウエハ上のチップの測定が可能．
機構付きセミオー ウエハ温度を－50℃から200℃まで制御可能．プ
トプローバ : Süss ローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能
Microtec 社

マスク描画・ウエ 半導体製造用2.3mm 厚5インチマスクの描画お 公開中
ハ直描装置 :
よびエッチング，2-8インチ並びに不定形ウエハ
F5112+VD01
への直接描画が可能．参考描画寸法50nm L/S．
大面積高速電子線 半導体製造用2.3mm 厚5インチマスクの描画およ 公開中
描画装置：F7000S- びエッチング，2-8インチ並びに不定形ウエハへの直接描画が可能．キャラクタプロジェクション
VD02
機能により，円形や三角形，斜め線などの高速・高精細描画が可能．参考描画寸法１Xnm L/S．
塩素系プラズマ
エッチャー CE-S

Cl2, BCl3を使った金属のプラズマエッチングが可能．

シリコン深掘り
エッチング装置
MUC-21 ASEPegasus

ボッシュプロセスによる高速・高アスペクト比シ 公開中
リコン深掘りが可能．

FIB 装置：SII
XVision 200TB

ガラスマスクの欠陥修正の他，断面観測のための 公開中
加工等が可能．ナノテクノロジー・プラットフォー
ムにて利用可能．

ウェッジボンダー : 25μ m φアルミまたは金線によるウェッジボン
Westbond 7476D ディングが可能
エポキシダイボン 精密マニュピレータにより，エポキシや銀ペーストを用いたチップ配置，細線の配線が可能
ダー
Westbond7200C
セミオートボンダー
Westbond4700E

18～25μｍφの金細線を用いたボールボンディン
グまたはボールバンプの形成が可能

精密マニュアルフ
リップチップボン
ダー Finetech
Fineplacer Lamda

15mm 角までのチップ同士をテレビカメラで目視しながら接合することが可能．ランプ加熱による熱接合（超音波オプション購入可能）位置合わせ
精度 XY ±0.5µm，θ =1mrad．

公開中

公開中

nanotech@sogo.
t.u-tokyo.ac.jp

nanotech@sogo.
t.u-tokyo.ac.jp

路シミュレーションツール（Silvaco）ツールに関して

１.６ 2019年度の活動計画

もサポートを継続する．

2019年度においても，従来の設計情報発信，CAD
ツール提供，チップ支援，寄付部門「D2T」の活動を【チップ試作支援】
2019年度は，2018年度から引き続きSOTB 65nmCMOS,

継続する．

ローム株式会社の0.18umCMOS プロセス , CMP シャ
ミ - 三洋半導体0.8μ mCMOS を定常試作として継続す

用法に関する技術セミナー，1998年度から継続している（すでに一部の試作は進行中である）. なお , 一部のる社会人向けの「リフレッシュセミナー」，1996年度よチップ試作に関しては試作申込数が少ない場合に試作り継続している若手のための「デザイナーズフォーラ

キャンセルとなることがある . また，2017年度から技術ム」を継続して開催する．教科書，教材の整備充実を

的相談を開始しているリコー電子デバイス株式会社の行なうことを予定している．

0.6um 高耐圧 CMOS 試作および三重富士通株式会社の40nm CMOS プロセスによる試作を検討する．

【CAD ツール提供】
上 流 設 計（Cadence, Synopsys）， 中 流 設 計

【そのほか】
経済産業省・NEDO の「AI チップ開発加速のためのルを，2019年度もサポートしていく．これに加え2002年

イノベーション推進事業」における「AI チップ開発を度から導入した設計検証（Mentor: Caribra, ModelSim,

加速する共通基盤技術の開発」事業を受託することでHandel-C 等），2004年度から導入したアナログ RF 設

「AI チップ開発拠点」の整備を行う．具体的には，産業計ツール（Agilent: GoldenGate, ADS/RFDE）を継続

技術総合研究所と共同で大規模 AI ディジタルチップ設してサポートするとともに，2005年度より提供を受け

計検証向けのロジックエミュレータを導入するとともている Sharp 社 C ベース設計ツール（BachC）を継続に，産業応用可能な EDA ライセンスの整備運用を行う．

してサポートする．2008年度より提供を開始している

なお，本事業は AI チップ開発加速に向け，AI チップのTOOL 社レイアウト表示プラットフォーム（Lavis）に

設計・評価・検証等の開発環境を中小・ベンチャー企

関しても利用状況に基づき継続を行うとともに，2011

業に提供することを主眼としているが，AI に関連した

年度からの SpringSoft 社の検証ツールは，SpringSoft 社

集積回路分野における大学発の企業化の促進も目指しが Cadence 社に買収され Cadence 社のツール群として大学からの利用の環境も整備を進める予定である．

30

年度事業報告（Synopsys,Cadence）, 下流設計（Cadence）の各基本ツー

VDEC事業の紹介と平成

本年度は，1997年度より継続している CAD ツール利

1-6
第1章

トルに乗る形で ST CMOS FDSOI 28nm およびオンセ【設計情報発信・セミナー開催】のサポートが継続されることになっている．また，回

表１．
７．
１

VDEC チップ試作スケジュール（平成31年度）【CMOS 0.8μｍ 2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切設計締切

納品・試作完了

2019年度第1回

2019/4/15

2019/7/8

2019/9/30

2019/12/23

2019年度第2回

2019/10/14

2020/1/6

2020/3/30

2020/6/29【CMOS 0.18μｍ 1P5M(+MiM)】 ローム株式会社
試作申込開始2019年度第1回 (2019年7月試作 )2019年度第2回 (2019年9月試作 )試作申込締切設計締切

納品・試作完了

2019/4/1

2019/6/24

2019/10/11

2019/6/17

2019/9/9

2019/12/27

2019年度第3回 (2019年11月試作 )2019/5/13

2019/8/5

2019/10/28

2020/2/14

2019年度第4回 (2020年3月試作 )2019/9/9

2019/12/2

2020/2/24

2020/6/12【FD-SOI CMOS 28n ｍ 1P10M】 ST マイクロ社
CMP の予定の通り．

15

【SOTB CMOS 65nm】
試作申込開始2019年度第1回
2019年度第2回

第1章

1-6

VDEC事業の紹介と平成年度事業報告30

16

2019/9/23

試作申込締切設計締切

納品・試作完了

2019/6/17

2019/7/29

2020/2/1

2020/1/27

2020/3/9

2020/9/5

１.7

VDEC発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト ( 順不同 ) を以下に示します．
［1］エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
事業内容

神戸大学

瀧 和男 教授 （同社，代表取締役社長）： （1）LSI 設計受託開発［2］株式会社シンセシス（2017年7月1日に株式会社ソリトンシステムズと合併，https://www.soliton.co.jp）
代表の先生：
事業内容

大阪大学

白川 功 名誉教授 （同社，取締役）： （1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供［3］エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）
代表の先生：
事業内容

大阪大学

今井 正治 教授 （同社，代表取締役 CTO）

30

年度事業報告（4）設計支援ツール開発及び販売

VDEC事業の紹介と平成（2）エンジニア派遣

1-7
第1章

代表の先生：： （1）IoT 応用システムの研究，開発，教育およびコンサルテーション（2）ASIP 設計ツールの販売，ASIP 開発のコンサルテーション［4］株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：
事業内容

九州工業大学

中村 和之 教授 （同社，代表取締役）： （1）大規模半導体集積回路（LSI）の設計・開発（2）LSI 設計用 CAD，及び LSI 評価用装置の開発（3）設計コンサルティング，他［5］株式会社エイアールテック （http://www. a-r-tec.jp/）
代表の先生：
事業内容

広島大学

岩田 穆 名誉教授 （同社，代表取締役）： （1）半導体集積回路（IC）および IC 評価ボードのアナログ設計 / 測定業務
（2）基板クロストーク雑音の解析・低減業務（3）人材育成や OJT，講習会企業との協力と人材育成［6］有限会社 石島電子技研 （http://ishi.main.jp/）
事業内容： （1）電子回路・基板開発（2）ソフトウエア開発（3）コンサルティング

17

1.8

第1章

1-8

VDEC事業の紹介と平成年度事業報告30

超微細リソグラフィー・ナノ計測拠点

VDEC では，武田先端知ビルスーパークリーンルーている．実績は極めて好調であり，平成24年度（ナノムを工学部総合研究機構と共同で運用し，オープンな

テクプラット開始時）から28年度末までに登録した研拠点として全国の学・産・官に広く公開している．平成究グループ数は累積310（前年度 +40）研究グループ・

23年度で終了したナノテクノロジーネットワーク事業に

4教育プロジェクトとなった．これは2000年から2004年

引き続き，東京大学を代表して平成24年度より開始さの利用研究グループ数の14倍（2016年は13倍）である

れた文部科学省ナノテクノロジープラットフォームの（図１）．平成30年度の「利用報告書」は153件であり，

微細加工実施機関となって，「超微細リソグラフィー・利用研究室数は139であった．内訳は企業43，他大学34，

ナノ計測拠点」を運営している．一研究室では取得維

東大62（理学系，工学系，情報理工，新領域，医学系，持が困難な装置群を，組織的に維持管理し，学内外，

環境安全，素粒子，生産研，先端研，VDEC）である．

特に学外の企業に公開するというプロジェクトである．

企業による利用が順調に増加していることが特筆され，

平成27年度より「微細加工プラットフォーム代表機関

これはナノプラット開始後6年エオ経て，制度の存在（京都大学）」のサブセンターとして，主に東日本を担が次第に知られてきているためである．最も利用され当するコーディネータ業務を受託している．VDEC のている装置は電子線描画装置である．描画回数の年次

微細加工拠点は，株式会社アドバンテスト社製の量産変化を図２に示す．絶えず右肩上がりの成長ではある向け高速電子線描画装置を改造して，1cm 角から8イが，外部共用率は99％，すなわち利用可能な日には必

ンチ丸までの任意形状にまで描画できるようにした

ず誰かが利用をしていたという結果，装置の空き時間

F5112+VD01ならびに，8インチまでの任意形状に描画がひっ迫しつつあり，描画枚数の伸びが一段落していできる柔軟性・大面積描画性はそのままに，20nm をる．新規リソグラフィ装置の導入等の工夫により，更切る解像度向上と，機器中のステンシルの影像を精密なる利用スループットを向上すべく各方面と調整中でに縮小投影する「キャラクタ（セル）プロジェクショある．これだけ好評である理由の一つは，経験豊富なン」に正式対応した後継機 F7000S-VD02を核に，武田技術支援者のアテンドによる技術補助利用，技術代行

先端知スーパークリーンルームでの活動を支援してい利用が好評を博しているためで，さらなる利用の向上

る．さらに，VLSI ファウンドリ活動の日本代表というが期待できる．国際的プレゼンスも高く，特にフラン立ち位置を最大限利用し，「フェニテックセミコンダ

ス共和国における同種のプロジェクトである「CNRS-

クター」プロジェクトとの協業により，VLSI を VDEC

RENATECH」より名指しで依頼を受け，フランス共和で試作し，ウエーハ状態の LSI の供給を受け，ナノテ

国より博士エンジニアを1年間受け入れ，技術交流を

クプラットで MEMS 後加工するという新たな「More-

行った．

Than-Moore」系の研究支援スキームを安定的に運用しURL:http://nanotechnet.t.u-tokyo.ac.jp/

図１：武田先端知スーパークリーンルーム
利用研究室の内訳

18

図2：VDEC 電子線描画装置の月あたり
平均描画枚数第2章「アドバンテストD2T寄附研究部門」活動報告

2.1 「アドバンテストD2T寄附研究部門」の紹介
2.1.1 アドバンテスト D2T 寄附研究部門設立の趣旨きました．2018年度は2016年10月から株式会社アドバ
ンテストのご厚意により新たに開始した第4期（2016年

で VLSI 設計・試作文化が根付き，活発な設計研究・教10月～2019年9月予定）の三年目にあたり，研究・教育

育活動が行われています．

活動を継続させていただいております．

このような状況の中，株式会社アドバンテストからま た2018年 度 は 米 国 Auburn University か ら Aditの寄附金により，「アドバンテスト D2T 寄附研究部門」

Singh 特任教授（2018年1月～5月），米国 University ofが2007年10月に VDEC 内に設立されました．「アドバUtah から Kalla Priyank 特任教授（2018年5月～8月）

ンテスト D2T 寄附研究部門」は，全国の学生に VLSIを客員教員として招聘しており，VDEC の研究およびの設計からテストまで一貫した研究・教育環境を提供

教育活動に大きな力を与えて頂いております．

することで，テスト設計の専門家となりえる人材を育成するとともに，SoC の設計に関する研究を支援する

当研究部門の活動の詳細については，続く各章においてそれぞれ報告いたします．

ことを目的としております．従来，VDEC では VLSI の「設計・試作」という面からの活動を重点的に行ってま

2.1.2 アドバンテスト D2T 寄附研究部門構成員

いりましたが，「設計」だけでなく「テスト」の観点か

特任教授

藤田 昌宏

らも研究・教育の中心拠点となるべく ”Design to Test

特任教授

Adit Singh（D2T）” の理念のもと，国内の大学・高専における「テ特任教授

Kalla Priyank（2018年5月～8月）

スト研究・教育」の拠点としての活動を行っています．

特任講師

肥後 昭男

当部門はこれまで2007年10月～2010年9月（第1期），

共同研究員

浅見 幸司（株式会社アドバンテスト）

2010年10月～2013年9月（第2期），2013年10月～2016年

学術支援職員山口 隆弘

9月（第3期）の計9年間に渡るプロジェクトを遂行して事務補佐員

岡崎 真紀子（2018年1月～5月）

2-1
第2章 「アドバンテストD2T寄附研究部門」活動報告

これまでの VDEC の活動を通じ，多くの大学・高専

192.2 「第13回D2Tシンポジウム」開催報告
2018年9月26日（水）に，東京大学武田ホールにおいをキーワードに最新の研究についての貴重な講演を頂て「第13回 D2T シンポジウム」を開催し，たくさんのきました． また，東京大学の小関泰之准教授とアニエ

皆様にご参加を頂きました．

スティクシエ三田准教授にもバイオイメージングとバ

今回のシンポジウムでは，CNRS, University of Paris-

第2章 「アドバンテストD2T寄附研究部門」活動報告

2-2

20

イオデバイスの特別講演を頂きました．

Saclay の Gilgueng Hwang 准教授，香港科技大の Tim

閉会後の懇親会まで多くの方にご参加を頂き，大変

Cheng 教授，アリゾナ州立大学の Sule Ozev 教授，

盛況な会となりましたことを改めて御礼申し上げるとジョージア工科大学の Abhijit Chatterjee 教授と オー

ともに，今後開催される第14回シンポジウムへのご参

バーン大学の Adit Singh 教授の5 名を招待講演者とし加を心よりお持ち申し上げる次第です．

てお招きし，「IoT，バイオシステム，RF ，機械学習」

第13回 D2T シンポジウム開催プログラム
10:00 Opening Remarks
Masahiro Fujita (Director, VDEC, The University of Tokyo)
Toshiyuki Okayasu (Executive Officer, Senior Vice President, New Concept Product Initiative, ADVANTEST
Corporation)

12:30 Lunch

14:00 Session 2 (Chairperson: Tetsuya Iizuka, VDEC, The University of Tokyo)"Ensuring Product Quality through Design for Test for Embedded Circuits"
Sule Ozev(Arizona State University)"Power-Performance Aware, Off-Line and On-Line Adaptation of Mixed-Signal/RF Circuits and Systems: A Machine
Learning Assisted Approach"
Abhijit Chatterjee (Georgia Institute of Technology)
15:30 Break

16:00 Session 3 (Chairman: Masahiro Fujita, VDEC, The University of Tokyo)"Hardware Security - Verification, Test, and Defense Mechanisms"
K.-T. Tim Cheng (Hong Kong University of Science and Technology)"Are System Level Tests Unavoidable for High End Processors?"
Adit Singh (Auburn University)
Session 4"Activities of D2T research division"
Akio Higo (VDEC D2T, The University of Tokyo)
17:45 Closing

2-2
第2章 「アドバンテストD2T寄附研究部門」活動報告

10:30 Session 1 (Chairperson: Akio Higo, VDEC, The University of Tokyo)"On-chip micro/nanorobotic swimmers towards biomedical applications"Gilgueng Hwang (CNRS, University of Paris-Saclay)"Large-scale biological imaging of cells with ultrafast lasers"
Yasuyuki Ozeki (Dept. of EEIS, The University of Tokyo)"Thin-Film-Transistor Technology: Display Technology for Biological Applications"
Agnes Tixier-Mita (RCAST, The University of Tokyo)

18:00 Reception

21

2.3

研究活動報告高精度波形測定技術
山口隆弘，Parit Kanjanavirojkul，池野理門，
飯塚哲也，浅田 邦博

第2章 「アドバンテストD2T寄附研究部門」活動報告

2-3

高速高精度電子線描画技術
肥後昭男，三田吉郎，藤田昌宏
電子線直描（Electron Beam Direct Writing; EBDW）

確 率 的 ア ナ ロ グ - デ ジ タ ル 変 換 器（Stochastic

によるマスクレス露光は，安価かつ短 turn-around

Analog to Digital Converter; ADC）に基づく高精度time（TAT）の露光技術としての期待が大きい一方サブレンジ型 ADC の研究を行っている．プロセスで低いスループットやビーム形状に起因する図形再

ばらつきや電圧，温度の変動によって生じるコンパ

現性に課題があるとされている．我々は，キャラク

レータのオフセットは ADC 特性の劣化の原因となる．

タプロジェクション（Character Projection; CP）方

一方，確率的 ADC 方式ではオフセットのランダムば式を活用しながら上記の課題を克服し，MEMS やらつきの正規分布を利用して精度を向上する．

フォトニクス等の幅広い露光対象に対して有効な高確率の中央値をもちいたレベル交叉時刻検出方式
について，理想的確率推定，N 個のコンパレータを

速電子線直描処理環境を構築するための研究を行っている．

もちいた確率推定を理論化するための数値実験をす

今年度は，CP 方式とVariable-Shaped Beam（VSB）

すめている．条件：外部雑音はゼロ，ランプ波を印方式を組み合わせて高速・高精度に露光する EB 描

加，内部雑音と1-01遷移電圧のプロセスばらつきを画手法における描画結果評価の高精度化のための作

変化させる．

製手法を検討している．また VDEC 武田クリーンルームの F7000S 描画機のさらなる性能とユーザの利

広帯域周波数拡散向け高性能 ADC との応用

便性を向上するための新規 CP マスクについての検浅見幸司，Byambadorj Zolboo，肥後昭男，討をおこなっている．さらに，光導波路の側面に CP

飯塚哲也，藤田昌宏

を適応した平坦処理後の光導波路伝播損失特性へのIoT などで使用される低価格の RF デバイスを，低影響を，光学測定により評価している．

コストで高性能に測定するための圧縮サンプリン
グ方式の研究を行っている．本年度は Modulated
Wideband Converter を Automatic Test Equipment（ATE）へ RF 測定システムとして搭載するため，実装方法の研究を行ってきた．特に本システムの Noise
Figure の理論式を構築し，シミュレーションによりその妥当性を確認した．本成果を論文としてまとめ，IEEE ジャーナルへ投稿した．今後，測定システムのNoise Budget 検討に応用し，実験回路を作成する予定である．実機実験により，測定誤差および補償方法などの課題について検討を進めていく．

2.4

研究発表

国際会議・国際シンポジウム・国際ワークショップ

Pattern Approximation in Direct Lithography[1] Akio Higo, Tomoki Sawamura, Makoto Fujiwara,

Te c h n o l o g i e s " , 2 0 1 9 I E E E C o n f e r e n c e o n

Etsuko Ota, Ayako Mizushima, Eric Lebrasseur,

Microelectronic Test Structures (ICMTS 2019),

Taro Arakawa, and Yoshio Mita,"A Micro Racetrack

Kita-Kyushu, Japan (2019.03)

Optical Resonator Test Structure to Optimize

22

第3章

チップ試作結果報告

3.1

試作ラン別一覧

平成29年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作（OS08172）
題

第3章 チップ試作結果報告

3-1

名

大

学

名

研

究

者

掲載頁

6足歩行型MEMSマイクロロボットに実装可能な
日本大学理工学部
低容量型ハードウェアニューラルネットワーク

田中 泰介 , 早川 雄一朗 , 齊藤 健 ,内木場 文男31

MEMS マイクロロボット用の歩容変化が可能
日本大学理工学部
なハードウェアニューラルネットワーク

田中 泰介 , 早川 雄一朗 , 小原 正也 , 齊藤 健 ,内木場 文男31

平成30年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作（OS08181）
題

名CMOS-MEMS 圧力センサの設計

大

学

名

研

究

者

東京電機大学大学院工学研究科電気電子 野口 駿太
工学専攻
東京電機大学工学部電子システム工学科 小松 聡

掲載頁
32

6足歩行型 MEMS マイクロロボットの方向転換
日本大学理工学部を行うハードウェアニューラルネットワーク

小原 正也 , 佐々木 拓郎 , 黒澤 実花 , 齊藤 健

32

MEMS マイクロロボット用の歩容変化が可能
日本大学理工学部
なハードウェアニューラルネットワークの改良

黒澤 実花 , 佐々木 拓郎 , 小原 正也、齊藤 健

32

静電モータを駆動するハードウェアニューラル
日本大学理工学部
ネットワークの TEG チップ

佐々木 拓郎 , 黒澤 実花 , 小原 正也 , 齊藤 健

33

4足歩行型MEMSマイクロロボットに実装可能な
日本大学理工学部
低容量型ハードウェアニューラルネットワーク

田中 泰介 , 早川 雄一朗 , 内木場 文男

33

平成29年度第4回ローム CMOS 0.18um 試作（RO18173）
題

名

大

学

名

研

究

者

伊藤 貴亮
飯塚 哲也 , 名倉 徹 , 浅田 邦博

34

ニューロン動作を模擬したデジタル信号処理
回路

東京大学 VDEC

飯塚 哲也

34

高分解能パルス縮小型時間 - デジタル変換器

東京大学工学系研究科
東京大学 VDEC

榎本 隆一
飯塚 哲也 , 名倉 徹 , 浅田 邦博

34

電流源アレイおよび電源電圧測定回路 TEG1

東京大学 VDEC

名倉 徹

35

電流源アレイおよび電源電圧測定回路 TEG2

東京大学 VDEC

名倉 徹

35

電流源アレイおよび電源電圧測定回路 TEG3

東京大学 VDEC

名倉 徹

35

自動合成可能な低損失レギュレータ

東京大学工学系研究科
東京大学 VDEC

小島 尚輝
名倉 徹 , 飯塚 哲也 , 浅田 邦博

36

ミリ波計測用プロービングパッド TEG

東京大学 VDEC

飯塚 哲也

36

高分解能パルス縮小型時間 - デジタル変換器

東京大学工学系研究科
東京大学 VDEC

榎本 隆一
飯塚 哲也 , 名倉 徹 , 浅田 邦博

36

電流源アレイおよび電源電圧測定回路 TEG4

東京大学 VDEC

名倉 徹

37

電流源アレイおよび電源電圧測定回路 TEG5

東京大学 VDEC

名倉 徹

37

対数圧縮 ADC および可変遅延回路の特性評価
青山学院大学理工学部
用 TEG

稲垣 雄志 , 島津 由樹 , 松谷 康之

37

位相シフト回路 TEG

宮本 順一

38

DLL 回路，オンチップアンテナ通信回路，NIRS
芝浦工業大学工学部
用測定回路，時間差増幅回路

佐々木 昌浩 , 石井 雅樹 , 梅田 将馬 ,佐々木 俊介 , 田代 享寛 , 小林 遼太

38

ynuR018_17_3

横浜国立大学理工学府

弘中 祐樹 , 吉川 信行

38

ニューラルネットワーク用モジュールの試作

日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

39

木村 睦

39

中部大学工学部

ニューロモーフィックシステム アクティブマ
龍谷大学理工学部
トリクス型 最表面端子露出型

中央大学理工学部電気電子情報通信工学科 杉本 泰博
サイクリック AD コンバータと VCO と DC/DC
中央大学大学院理工学研究科電気電子情 高橋 正広 , 磯野 友寛 , 野口 純平 , 星 佑太
コンバータに使用するコンパレータとバッファ
報通信工学専攻
ゲイン及び帯域切替可能な生体信号処理用 LSI

東北大学医工学研究科
長崎総合科学大学工学研究科
東北大学工学研究科

SI カオスニューロン TEG
チョッパ方式の昇圧回路そのほか

39

田中 徹
清山 浩司
竹澤 好樹 , 下川 賢士 , QIAN ZHENGYANG,
LEE KARMUN, 矢吹 僚介 , DU BANG

40

織間 健守

40

電気通信大学情報ネットワーク工学専攻 鈴木 康介 , 範 公可 , 石橋 孝一郎

２Step ADC，マルチビット _ バーニア川⊿∑
TDC，4bit_NSDEM， お よ び バ ー ニ ア 型 法政大学理工学部
Multiple- ⊿∑ TDC-TEG

24

掲載頁

雑音指数可変比較器を用いた逐次比較型アナ 東京大学工学系研究科
ログ - デジタル変換器
東京大学 VDEC

吉田 知朗 , 鏑木 彩加 , 安藤 健吾 , 野網 真伍 ,吉野 理貴 , 渡辺 光 , 嘉藤 貴博

4041

脳波測定用同期型ノッチフィルタの試作及び自 慶應義塾大学理工学部
立動作可能LSIチップのための各要素回路の改良 慶應義塾大学理工学研究科

中野 誠彦 , 河添 翔平 , 福岡 龍人 , 外村 崇史
伊藤 孝太 , 田中 稜也 , 出口 卓己 , 銭林 大悟

41

超低電力身体モニタリングシステムの1チップ
兵庫県立大学大学院工学研究科
集積化に向けた試作

北田 友嗣 , 藤原 潤 , 前中 一介

41

マイクロ波帯 D 級電力増幅器

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎
東京理科大学理工学研究科電気工学専攻
小池 悠介 , 明神 史典

42

強誘電体トランジスタ (FeFET) を用いたニュー 中央大学理工学研究科
ロモルフィック集積回路
中央大学理工学部

竹内 健 , 鈴木 健太 , 能美 奨
上村 公紀

42

カスケード PLL 回路の相互干渉解析 TEG と自大阪工業大学大学院工学研究科
己・外部インジェクション比較検証用発振回路
TEG

宮尾 和樹
岡藤 達也 , 増井 優也 , 小林 茉祐 , 吉村 勉

42

平成30年度第1回ローム CMOS 0.18um 試作（RO18181）
題

名

大

学

名

研

究

者

掲載頁

ミリ波測定用 TEG

東京大学工学系研究科
東京大学 VDEC

原 崇文
飯塚 哲也

43

ブロードサイドアレー測定用 TEG

東京大学工学系研究科
東京大学 VDEC

原 崇文
飯塚 哲也

43

高分解能パルス縮小型時間 - デジタル変換器

東京大学工学系研究科
東京大学 VDEC

榎本 隆一
飯塚 哲也 , 名倉 徹 , 浅田 邦博

43

高分解能パルス縮小型時間 - デジタル変換器

東京大学工学系研究科
東京大学 VDEC

榎本 隆一
飯塚 哲也 , 名倉 徹 , 浅田 邦博

44

オンチップ太陽電池用昇圧回路TEGほか

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

木村 知也
宮内 悠太 , 今川 隆司 , 越智 裕之

44

低電圧で動作する温度センサ回路 TEG ほか

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

坂野 達也 , 田中 一平 , 木村 知也
今川 隆司 , 越智 裕之

44

ミリ波・準ミリ波発振器 TEG

岡山県立大学情報工学部
岡山県立大学情報系工学研究科

伊藤 信之
坂本 裕太 , 八木 希知

45

発汗センサ用テストチップ

信州大学工学部

坂田 天来 , 石倉 佳汰 , 竹野 智哉 , 宮地 幸祐 ,
上口 光

45

Flash ADC，VLL ADC，Pipeline ADC，
芝浦工業大学工学部
Subranging ADC

佐々木 昌浩 , 石井 雅樹 , 大谷 健吉 , 宮下 航 ,
玉澤 佑記

45

ynuR018_18_1_1

横浜国立大学理工学府

弘中 祐樹 , 吉川 信行

46

ニューラルネットワーク用モジュールの試作

日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑 , 市野 栄一

46

ニューロモーフィックシステム ダイレクトア
龍谷大学理工学部
クセス型 最表面端子露出型

木村 睦

46

プリエンファシス・パルス設計理論の検証

丹沢 徹

47

部分露光型イメージセンサ，磁気センサの特性
茨城大学理工学研究科
評価用 TEG静岡大学工学部

木村 孝之

47

電気化学測定用電極評価チップ

宇野 重康

47

4bit ×4bit 乗算器その他

電気通信大学情報ネットワーク工学専攻 宮原 大三朗 , 範 公可 , 石橋 孝一郎

48

ソフトエラー耐性を有するラッチ回路その3千葉大学工学部
千葉大学大学院融合理工学府

中田 惟吹
山本 雄太 , 堀田 奈央

48

クロックジッタに配慮した Jitter-Shaper と，ジッタ特性改善をねらった VCO と，TDC テス 法政大学理工学部
ト用位相変調回路

七田 洸介 , 増田 秀太 , 小野寺 優輝 , 渡辺 光 ,
嘉藤 貴博

48

積層型3次元 IC のチップ内の温度分布の解析

牛田 慧 , 岩田 栄之 , 松田 敏弘

49

脳波測定用同期型ノッチフィルタの試作及び自立動作可能 LSI チップのための各要素回路の改 慶應義塾大学理工学部
良

富山県立大学工学部

中野 誠彦 , 三河 樹由 , 吉田 祐威

49

0.6V 動作 PWM 差分演算回路（Analog/PWM/
山形大学大学院理工学研究科
Digital 変換器を含む）

小嶋 文也 , 原田 知親

49

超低電力身体モニタリングシステムのための回
兵庫県立大学大学院工学研究科
路ライブラリの改良

北田 友嗣 , 前中 一介

50

マイクロ波帯 D 級電力増幅器

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥

50

マイクロ波帯ダブルバランスドミキサ

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
東京理科大学理工学研究科電気工学専攻
澤田 晟 , 畑 慎太郎

50

ミリ波デバイス評価用素子

東京理科大学理工学部電気電子情報工学科

楳田 洋太郎 , 高野 恭弥 , 田中 駿太郎 ,萩原 豊之 , 平野 勝彦 , 山木 夏

51

耐放射線・光再構成型ゲートアレイ

静岡大学総合科学技術研究科

渡邊 実

51

第3章 チップ試作結果報告

3-1

25

平成30年度第2回ローム CMOS 0.18um 試作（RO18182）
題

名

学

名

研

究

者

掲載頁

原 崇文
飯塚 哲也

52

メタルフリンジキャパシタを用いた CMOS プ 立命館大学大学院情報理工学研究科
ロセス互換な不揮発性メモリセルの TEG ほか 立命館大学情報理工学部

田中 一平 , 木村 知也
宮内 悠太 , 今川 隆司 , 越智 裕之

52

ニューロン CMOS インバータ型ハミング距離 東海大学情報通信学部
判定回路
東海大学情報通信学研究科

福原 雅朗 , 大塚 陸 , 山田 海貴 , 浅川 颯馬
藏野 貴教 , 恩地 夏央

52

半導体電力分配器

宮本 順一

53

東京電機大学大学院工学研究科電気電子 荒井 建輝
準安定状態回路を用いた真性乱数生成回路の工学専攻
製作
東京電機大学工学部電子システム工学科 小松 聡

53

ミリ波測定用 TEG

第3章 チップ試作結果報告

3-1

大東京大学工学系研究科
東京大学 VDEC

中部大学工学部

Flash ADC，VLL ADC，Pipeline ADC，時間
芝浦工業大学工学部
差増幅回路

佐々木 昌浩 , 石井 雅樹 , 大谷 健吉 , 宮下 航 ,
萬羽 敦史

53

ynuR018_18_2

弘中 祐樹 , 吉川 信行

54

動き推定機能を有する１画素４セル構造イメー
東京理科大学工学研究科
ジセンサ

横浜国立大学理工学府

荒谷 智広 , 浜本 隆之

54

ニューラルネットワーク用モジュールの試作佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑 , 市野 栄一 ,唐鎌 侑馬 , 伊藤 大輝 , 鈴木 塁 , 白江 健太郎

54

木村 睦

55

日本大学理工学部

ニューロモーフィックシステム アクティブマ
龍谷大学理工学部
トリクス型 最表面端子露出型

中央大学理工学部電気電子情報通信工学科 杉本 泰博
サイクリック AD コンバータと VCO と DC/DC
中央大学大学院理工学研究科電気電子情報 高橋 正広 , 磯野 友寛 , 野口 純平 , 星 佑太
コンバータに使用するコンパレータ
通信工学専攻55

キャリブレーション不要なプリエンファシス・
静岡大学工学部
パルス回路の設計

丹沢 徹

55

電気化学測定用センサー電極アレイチップ

立命館大学理工学部

宇野 重康 , 吉田 豊

56

RISC-V CPU を搭載した SoC

電気通信大学情報ネットワーク工学専攻 萩原 今朝巳 , 範 公可 , 石橋 孝一郎

56

2.5GHz-LC 共振型 - デジタル制御発振器と，
MULtiple- デルタシグマ TDC，および制御用 法政大学理工学部
SPI 回路

嘉藤 貴博

56

慶應義塾大学理工学部
脳波取得フロントエンドの改良及び自立動作可慶應義塾大学理工学研究科
能 LSI チップのための各要素回路の改良

中野 誠彦 , 三河 樹由 , 吉田 祐威
田中 稜也 , 出口 卓己 , 河添 翔平 , 福岡 龍人 ,外村 崇史 , 銭林 大悟

57

マイクロ波帯 D 級電力増幅器

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
東京理科大学理工学研究科電気工学専攻
小池 悠介 , 明神 史典

57

マイクロ波帯ダブルバランスドミキサ

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥
東京理科大学理工学研究科電気工学専攻
澤田 晟 , 畑 慎太郎

57

60GHz 帯送受信機用要素回路

東京理科大学理工学部電気電子情報工学科

楳田 洋太郎 , 高野 恭弥 , 田中 駿太郎 ,萩原 豊之 , 平野 勝彦 , 山木 夏

58

耐放射線・光再構成型ゲートアレイ

静岡大学総合科学技術研究科

吉永 透 , 渡邊 実

58

時間軸領域で演算を行うニューロモルフィック 中央大学理工学研究科
集積回路
中央大学理工学部

竹内 健 , 鈴木 健太 , 能美 奨
上村 公紀

58

光通信用トランスインピーダンスの電源ノイズ
滋賀県立大学工学部
低減手法実証チップ

谷村 信哉 , 田中 大夢 , 土谷 亮

59

光プローブ電流センサ向けオフセット補正光電信州大学総合理工学研究科
流変換 CMOS アナログフロントエンド回路の信州大学工学部
広帯域化及び同相除去比の改善高木 憲太郎 , 宮地 幸祐
清水 昂 , 塚田 芳寿

59

光受信用アナログフロントエンド回路 TEG4

中嶋 伸吾 , 國枝 衛 , 三輪 祐三久 , 伊藤 大輔 ,
中村 誠

59

遅延故障および IC 間配線の検査用の各種検査
徳島大学大学院先端技術科学教育部
容易化回路の試作

神田 道也 , 宮武 典子 , 大塚 諒哉 , 河野 潤平 ,佐藤 聡観 , 松本 悠汰 , 四柳 浩之 , 橋爪 正樹

60

低電圧・低面積 CMOS アナログ回路の試作

関根 かをり , 髙瀨 文哉 , 小林 洵也 , 中島 隆治

60

岐阜大学大学院工学研究科

明治大学理工学部

平成30年度第3回ローム CMOS 0.18um 試作（RO18183）
題

26

名

大

学

名

研

究

者

掲載頁

ミリ波測定用 TEG

東京大学工学系研究科
東京大学 VDEC

原 崇文
飯塚 哲也

61

ブロードサイドアレー測定用 TEG

東京大学工学系研究科
東京大学 VDEC

原 崇文
飯塚 哲也

61

ブロードサイドアレー測定用 TEG

東京大学工学系研究科
東京大学 VDEC

原 崇文
飯塚 哲也

61

ブロードサイドアレー測定用 TEG

東京大学工学系研究科
東京大学 VDEC

原 崇文
飯塚 哲也

62

位相シフト回路 TEG

中部大学工学部

宮本 順一

62

SPAD 画素およびカウント動作の評価実験用
東京理科大学工学研究科
チップ

山﨑 智裕 , 浜本 隆之

62

ニューロモーフィックシステム ダイレクトア
龍谷大学理工学部
クセス型 最表面端子露出型

木村 睦

63

60GHz 帯送受信機用要素回路

東京理科大学理工学部電気電子情報工学科 楳田 洋太郎 , 高野 恭弥 , 田中 駿太郎 ,萩原 豊之 , 平野 勝彦 , 山木 夏
東京理科大学理工学研究科電気工学専攻

63

耐放射線・光再構成型ゲートアレイ

静岡大学総合科学技術研究科

63

渡邊 実

平成29年度第2回ルネサス CMOS 65nm 試作（RS65172）
題

名

大

学

名

研

究

者

掲載頁

小林 伸彰

64

時間インタリーブ VCO ベース A/D 変換器とデ 大阪工業大学工学部
ジタル RF 受信機の試作
大阪工業大学大学院工学研究科

木原 崇雄
磯部 佑真 , 譜久山 篤也

64

先端 SOTB プロセスにおける集積化磁気センサ
茨城大学理工学研究科の構成回路評価用 TEG

木村 孝之

64

Vbb generator by SOTB CMOS rectifier and
電気通信大学情報ネットワーク工学専攻 NGUYEN THUY LINH, 範 公可 , 石橋 孝一郎
so on

65

FFT (Fast Fourier Transform) TF (Twiddle 電気通信大学情報ネットワーク工学専攻
HOANG TRONG
Factor) 32-bit floating-point

65

BootStrap 式 DCDC 昇圧回路

THUC, 範 公可 , 石橋 孝一郎

電気通信大学情報ネットワーク工学専攻 熊谷 慎也 , 範 公可 , 石橋 孝一郎

65

遅延時間を抑制した耐放射線フリップフロップ
京都工芸繊維大学電子システム工学専攻 山田 晃大 , 榎原 光則 , 古田 潤 , 小林 和淑の評価

65

東京理科大学理工学部
岸田 亮
アンテナダメージと経年劣化が CMOS に及ぼ
東京理科大学理工学研究科
小皛 孔頌
す影響の実測評価試作チップ
京都工芸繊維大学電子システム工学専攻 中野 洋希 , 古田 潤 , 小林 和淑

66

3-1
第3章 チップ試作結果報告

高動作マージン，低電圧動作，低リーク電流
日本大学理工学部
SRAM の開発

平成30年度第1回ルネサス CMOS 65nm 試作（RS65181）
題

名

大

学

名

研

究

者

掲載頁

最小のリークエネルギーで動作する RISC-V プ
京都大学大学院情報学研究科
ロセッサの試作岡村 陽介 , 小柳 卓也 , 徐 宏傑 , 黄 超 , 塩見 準 ,石原 亨 , 小野寺 秀俊

67

VLSI 劣化検知のためのフィールドテスト技術
九州工業大学大学院情報工学研究院の評価用 TEG チップ

加藤 隆明 , 三宅 庸資 , 梶原 誠司 , 宮瀬 紘平

67

ストップウォッチその他

電気通信大学情報ネットワーク工学専攻 保坂 尭洋 , 範 公可 , 石橋 孝一郎

67

2段オペアンプその他

電気通信大学情報ネットワーク工学専攻 山本 晃徳 , 範 公可 , 石橋 孝一郎

68

最小エネルギー点を追跡する RISC-V プロセッ
京都大学大学院情報学研究科
サの試作

徐 宏傑 , 劉 晟宇 , 松野 旺示 , 黄 超 , 塩見 準 ,石原 亨 , 小野寺 秀俊

68

耐放射線 FPGA

静岡大学総合科学技術研究科

渡邊 実

68

配線抵抗素子の信頼性評価用アレイ TEG

関西大学システム理工学部

佐藤 伸吾

69

擬似不揮発性フリップフロップ

東京工業大学未来産業技術研究所

菅原 聡 , 山本 修一郎 , 北形 大樹

69

東京都市大学大津 俊貴 , 佐々木 美波 , 山田 秀一郎 ,潘 春暉 , 傘 昊 , 松浦 達治 , 堀田 正生

69

非2進サイクリック AD 変換器

27

3.2 チップ種別一覧
MEMS
ラン名

タイトル

OS08181 CMOS-MEMS 圧力センサの設計

研

究

者

野口 駿太，小松 聡

掲載頁
32

TEG（特性評価回路など）
ラン名

第3章 チップ試作結果報告

3-2

タイトル

研

究

者

掲載頁

6足歩行型 MEMS マイクロロボットに実装可能な低容量型ハードウェアニュー
OS08172
田中 泰介 , 早川 雄一朗 , 齊藤 健 , 内木場 文男
ラルネットワーク31

OS08172

MEMS マイクロロボット用の歩容変化が可能なハードウェアニューラルネッ 田中 泰介 , 早川 雄一朗 , 小原 正也 , 齊藤 健 ,トワーク
内木場 文男31

OS08181

6足歩行型 MEMS マイクロロボットの方向転換を行うハードウェアニューラ
小原 正也 , 佐々木 拓郎 , 黒澤 実花 , 齊藤 健
ルネットワーク

32

OS08181

MEMS マイクロロボット用の歩容変化が可能なハードウェアニューラルネッ
黒澤 実花 , 佐々木 拓郎 , 小原 正也、齊藤 健
トワークの改良

32

OS08181 静電モータを駆動するハードウェアニューラルネットワークの TEG チップ

佐々木 拓郎 , 黒澤 実花 , 小原 正也 , 齊藤 健

33

4足歩行型 MEMS マイクロロボットに実装可能な低容量型ハードウェアニュー
OS08181
田中 泰介 , 早川 雄一朗 , 内木場 文男
ラルネットワーク33

RO18173 電流源アレイおよび電源電圧測定回路 TEG1

名倉 徹

35

RO18173 電流源アレイおよび電源電圧測定回路 TEG2

名倉 徹

35

RO18173 電流源アレイおよび電源電圧測定回路 TEG3

名倉 徹

35

RO18173 ミリ波計測用プロービングパッド TEG

飯塚 哲也

36

RO18173 電流源アレイおよび電源電圧測定回路 TEG4

名倉 徹

37

RO18173 電流源アレイおよび電源電圧測定回路 TEG5

名倉 徹

37

RO18173 位相シフト回路 TEG

宮本 順一

38

カスケード PLL 回路の相互干渉解析 TEG と自己・外部インジェクション比較 宮尾 和樹 , 岡藤 達也 , 増井 優也 , 小林 茉祐 ,RO18173
検証用発振回路 TEG
吉村 勉

42

RO18181 低電圧で動作する温度センサ回路 TEG ほか

坂野 達也 , 田中 一平 , 木村 知也，今川 隆司 ,
越智 裕之

44

RO18181 電気化学測定用電極評価チップ

宇野 重康

47

RO18181 積層型3次元 IC のチップ内の温度分布の解析

牛田 慧 , 岩田 栄之 , 松田 敏弘

49

RO18181 ミリ波デバイス評価用素子

楳田 洋太郎 , 高野 恭弥 , 田中 駿太郎 ,萩原 豊之 , 平野 勝彦 , 山木 夏

51

RO18182 遅延故障および IC 間配線の検査用の各種検査容易化回路の試作

神田 道也 , 宮武 典子 , 大塚 諒哉 , 河野 潤平 ,佐藤 聡観 , 松本 悠汰 , 四柳 浩之 , 橋爪 正樹

60

RO18182 低電圧・低面積 CMOS アナログ回路の試作

関根 かをり , 髙瀨 文哉 , 小林 洵也 , 中島 隆治

60

RO18183 位相シフト回路 TEG

宮本 順一

62

RS65172 先端 SOTB プロセスにおける集積化磁気センサの構成回路評価用 TEG

木村 孝之

64

RS65172 遅延時間を抑制した耐放射線フリップフロップの評価

山田 晃大 , 榎原 光則 , 古田 潤 , 小林 和淑

65RS65172 アンテナダメージと経年劣化が CMOS に及ぼす影響の実測評価試作チップ

岸田 亮，小皛 孔頌，中野 洋希 , 古田 潤 ,
小林 和淑

66

RS65181 VLSI 劣化検知のためのフィールドテスト技術の評価用 TEG チップ

加藤 隆明 , 三宅 庸資 , 梶原 誠司 , 宮瀬 紘平

67

RS65181 配線抵抗素子の信頼性評価用アレイ TEG

佐藤 伸吾

69

RS65181 擬似不揮発性フリップフロップ

菅原 聡 , 山本 修一郎 , 北形 大樹

69

アナデジ混載
ラン名

タイトル

研

究

者

掲載頁

RO18173 ゲイン及び帯域切替可能な生体信号処理用 LSI

田中 徹，清山 浩司，竹澤 好樹 , 下川 賢士 ,QIAN ZHENGYANG, LEE KARMUN,
矢吹 僚介 , DU BANG

40

RS65172 BootStrap 式 DCDC 昇圧回路

熊谷 慎也 , 範 公可 , 石橋 孝一郎

65

アナログ / デジタル信号処理プロセッサ
ラン名

28

タイトル

研

究

者

掲載頁

RO18173 ニューロン動作を模擬したデジタル信号処理回路

飯塚 哲也

34

RO18173 超低電力身体モニタリングシステムの1チップ集積化に向けた試作

北田 友嗣 , 藤原 潤 , 前中 一介

41

RO18182 準安定状態回路を用いた真性乱数生成回路の製作

荒井 建輝，小松 聡

53

RS65172 FFT (Fast Fourier Transform) TF (Twiddle Factor) 32-bit floating-point

HOANG TRONG

65

THUC, 範 公可 , 石橋 孝一郎

アナログ（PLL, A-D/DC-DCコンバータなど）
ラン名

タイトル

研

究

者

掲載頁

RO18173 雑音指数可変比較器を用いた逐次比較型アナログ - デジタル変換器

伊藤 貴亮，飯塚 哲也 , 名倉 徹 , 浅田 邦博

34

RO18173 高分解能パルス縮小型時間 - デジタル変換器

榎本 隆一，飯塚 哲也 , 名倉 徹 , 浅田 邦博

34

RO18173 自動合成可能な低損失レギュレータ

小島 尚輝，名倉 徹 , 飯塚 哲也 , 浅田 邦博

36

RO18173 高分解能パルス縮小型時間 - デジタル変換器

榎本 隆一，飯塚 哲也 , 名倉 徹 , 浅田 邦博

36

RO18173 対数圧縮 ADC および可変遅延回路の特性評価用 TEG

稲垣 雄志 , 島津 由樹 , 松谷 康之

37

RO18173 DLL 回路，オンチップアンテナ通信回路，NIRS 用測定回路，時間差増幅回路

佐々木 昌浩 , 石井 雅樹 , 梅田 将馬 ,佐々木 俊介 , 田代 享寛 , 小林 遼太

38

RO18173

サイクリック AD コンバータと VCO と DC/DC コンバータに使用するコンパ 杉本 泰博，高橋 正広 , 磯野 友寛 , 野口 純平 ,レータとバッファ
星 佑太
鈴木 康介 , 範 公可 , 石橋 孝一郎

40

RO18173

２Step ADC，マルチビット _ バーニア川⊿∑ TDC，4bit_NSDEM，およびバー 吉田 知朗 , 鏑木 彩加 , 安藤 健吾 , 野網 真伍 ,ニア型 Multiple- ⊿∑ TDC-TEG
吉野 理貴 , 渡辺 光 , 嘉藤 貴博

41

RO18173

脳波測定用同期型ノッチフィルタの試作及び自立動作可能 LSI チップのための 中野 誠彦 , 河添 翔平 , 福岡 龍人 , 外村 崇史，各要素回路の改良伊藤 孝太 , 田中 稜也 , 出口 卓己 , 銭林 大悟

41

RO18173 強誘電体トランジスタ（FeFET）を用いたニューロモルフィック集積回路

上村 公紀

42

RO18181 ミリ波測定用 TEG

原 崇文，飯塚 哲也

43

RO18181 ブロードサイドアレー測定用 TEG

原 崇文，飯塚 哲也

43

RO18181 高分解能パルス縮小型時間 - デジタル変換器

榎本 隆一，飯塚 哲也 , 名倉 徹 , 浅田 邦博

43

RO18181 高分解能パルス縮小型時間 - デジタル変換器

榎本 隆一，飯塚 哲也 , 名倉 徹 , 浅田 邦博

44

RO18181 オンチップ太陽電池用昇圧回路 TEG ほか

木村 知也，宮内 悠太 , 今川 隆司 , 越智 裕之

44

RO18181 Flash ADC，VLL ADC，Pipeline ADC，Subranging ADC

佐々木 昌浩 , 石井 雅樹 , 大谷 健吉 , 宮下 航 ,
玉澤 佑記

45

RO18181

クロックジッタに配慮した Jitter-Shaper と，ジッタ特性改善をねらった VCO 七田 洸介 , 増田 秀太 , 小野寺 優輝 , 渡辺 光 ,と，TDC テスト用位相変調回路
嘉藤 貴博

48

RO18181

中野 誠彦 , 三河 樹由 , 吉田 祐威，田中 稜也 ,脳波測定用同期型ノッチフィルタの試作及び自立動作可能 LSI チップのための出口 卓己 , 福岡 龍人 , 河添 翔平 , 外村 崇史 ,各要素回路の改良
銭林 大悟

49

RO18181 0.6V 動作 PWM 差分演算回路（Analog/PWM/Digital 変換器を含む）

小嶋 文也 , 原田 知親

49

RO18181 超低電力身体モニタリングシステムのための回路ライブラリの改良

北田 友嗣 , 前中 一介，水谷 友哉

50

RO18182 ミリ波測定用 TEG

原 崇文，飯塚 哲也

52

RO18182 Flash ADC，VLL ADC，Pipeline ADC，時間差増幅回路

佐々木 昌浩 , 石井 雅樹 , 大谷 健吉 , 宮下 航 ,
萬羽 敦史

53

RO18182

サイクリック AD コンバータと VCO と DC/DC コンバータに使用するコンパ 杉本 泰博，高橋 正広 , 磯野 友寛 , 野口 純平 ,
レータ
星 佑太

55

RO18182

2.5GHz-LC 共振型 - デジタル制御発振器と，MULtiple- デルタシグマ TDC，お
嘉藤 貴博
よび制御用 SPI 回路

56

RO18182

中野 誠彦 , 三河 樹由 , 吉田 祐威，田中 稜也 ,脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回
出口 卓己 , 河添 翔平 , 福岡 龍人 , 外村 崇史 ,
路の改良
銭林 大悟

57

RO18182 時間軸領域で演算を行うニューロモルフィック集積回路

竹内 健 , 鈴木 健太 , 能美 奨，上村 公紀

58

RO18182 光通信用トランスインピーダンスの電源ノイズ低減手法実証チップ

谷村 信哉 , 田中 大夢 , 土谷 亮

59

RO18182

光プローブ電流センサ向けオフセット補正光電流変換 CMOS アナログフロン高木 憲太郎 , 宮地 幸祐，清水 昂 , 塚田 芳寿
トエンド回路の広帯域化及び同相除去比の改善

3-2
第3章 チップ試作結果報告

RO18173 チョッパ方式の昇圧回路そのほか

39

59RO18183 ミリ波測定用 TEG

原 崇文，飯塚 哲也

61

RO18183 ブロードサイドアレー測定用 TEG

原 崇文，飯塚 哲也

61

RO18183 ブロードサイドアレー測定用 TEG

原 崇文，飯塚 哲也

61

RO18183 ブロードサイドアレー測定用 TEG

原 崇文，飯塚 哲也

62

RS65172 Vbb generator by SOTB CMOS rectifier and so on

NGUYEN THUY LINH, 範 公可 , 石橋 孝一郎

65

RS65181 2段オペアンプその他

山本 晃徳 , 範 公可 , 石橋 孝一郎

68

イメージセンサ /スマートセンサ
ラン名

タイトル

研

究

者

掲載頁

RO18181 発汗センサ用テストチップ

坂田 天来 , 石倉 佳汰 , 竹野 智哉 , 宮地 幸祐 ,
上口 光

45

RO18182 動き推定機能を有する1画素4セル構造イメージセンサ

荒谷 智広 , 浜本 隆之

54

RO18183 SPAD 画素およびカウント動作の評価実験用チップ

山﨑 智裕 , 浜本 隆之

6229

アナログ（PLL, A-D/DC-DCコンバータなど）
ラン名

タイトル

研

RO18173 ニューラルネットワーク用モジュールの試作

者

掲載頁
39

RO18173 ニューロモーフィックシステム アクティブマトリクス型 最表面端子露出型 木村 睦

39

RO18181 ニューラルネットワーク用モジュールの試作佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑 , 市野 栄一

46

RO18181 耐放射線・光再構成型ゲートアレイ

渡邊 実

51

木村 睦

63

RO18183 耐放射線・光再構成型ゲートアレイ

渡邊 実

63

RS65181 非2進サイクリック AD 変換器

大津 俊貴 , 佐々木 美波 , 山田 秀一郎 , 潘 春暉 ,傘 昊 , 松浦 達治 , 堀田 正生

69

RO18183 ニューロモーフィックシステム

第3章 チップ試作結果報告

3-2

究佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

ダイレクトアクセス型

最表面端子露出型

マイクロプロセッサ
ラン名

タイトル

研

究

者

掲載頁

RO18182 電気化学測定用センサー電極アレイチップ

宇野 重康 , 吉田 豊

56

RO18182 RISC-V CPU を搭載した SoC

萩原 今朝巳 , 範 公可 , 石橋 孝一郎

56

RS65181 最小のリークエネルギーで動作する RISC-V プロセッサの試作

岡村 陽介 , 小柳 卓也 , 徐 宏傑 , 黄 超 ,塩見 準 , 石原 亨 , 小野寺 秀俊

67RS65181 最小エネルギー点を追跡する RISC-V プロセッサの試作

徐 宏傑 , 劉 晟宇 , 松野 旺示 , 黄 超 , 塩見 準 ,石原 亨 , 小野寺 秀俊

68RS65181 耐放射線 FPGA

渡邊 実

68

メモリ
ラン名

タイトル

研

究

者

掲載頁

RO18173 ynuR018_17_3

弘中 祐樹 , 吉川 信行

38

RO18181 ソフトエラー耐性を有するラッチ回路その3

中田 惟吹，山本 雄太 , 堀田 奈央，難波 一輝

48

メタルフリンジキャパシタを用いた CMOS プロセス互換な不揮発性メモリセ 田中 一平 , 木村 知也，宮内 悠太 , 今川 隆司 ,ルの TEG ほか
越智 裕之

52

RO18182 ニューロン CMOS インバータ型ハミング距離判定回路

福原 雅朗 , 大塚 陸 , 山田 海貴 , 浅川 颯馬，
藏野 貴教 , 恩地 夏央

52

RO18182 ynuR018_18_2

弘中 祐樹 , 吉川 信行

54

RO18182 キャリブレーション不要なプリエンファシス・パルス回路の設計

丹沢 徹

55

RS65172 高動作マージン，低電圧動作，低リーク電流 SRAM の開発

小林 伸彰

64

RO18182

演算回路（乗算器，除算器など）
ラン名

タイトル

研

究

者

掲載頁

RO18181 4bit ×4bit 乗算器その他

宮原 大三朗 , 範 公可 , 石橋 孝一郎

48

RS65181 ストップウォッチその他

保坂 尭洋 , 範 公可 , 石橋 孝一郎

67

通信 (RF 回路，ATMなど )
ラン名

タイトル

研

究

者

掲載頁

RO18173 マイクロ波帯 D 級電力増幅器

楳田 洋太郎，小池 悠介 , 明神 史典

42

RO18181 ミリ波・準ミリ波発振器 TEG

伊藤 信之，坂本 裕太 , 八木 希知

45

RO18181 プリエンファシス・パルス設計理論の検証

丹沢 徹

47

RO18181 マイクロ波帯 D 級電力増幅器

楳田 洋太郎 , 高野 恭弥，小池 悠介 , 明神 史典

50

RO18181 マイクロ波帯ダブルバランスドミキサ

楳田 洋太郎 , 高野 恭弥，澤田 晟 , 畑 慎太郎

50

RO18182 マイクロ波帯 D 級電力増幅器

楳田 洋太郎 , 高野 恭弥，小池 悠介 , 明神 史典

57

RO18182 マイクロ波帯ダブルバランスドミキサ

楳田 洋太郎 , 高野 恭弥，澤田 晟 , 畑 慎太郎

57

RO18182 60GHz 帯送受信機用要素回路

楳田 洋太郎 , 高野 恭弥 , 田中 駿太郎 ,萩原 豊之 , 平野 勝彦 , 山木 夏

58

RO18182 光受信用アナログフロントエンド回路 TEG4

中嶋 伸吾 , 國枝 衛 , 三輪 祐三久 , 伊藤 大輔 ,
中村 誠

59

RO18183 60GHz 帯送受信機用要素回路

楳田 洋太郎 , 高野 恭弥 , 田中 駿太郎 ,萩原 豊之 , 平野 勝彦 , 山木 夏

63

RS65172 時間インタリーブ VCO ベース A/D 変換器とデジタル RF 受信機の試作

磯部 佑真 , 譜久山 篤也

64

その他
ラン名

30

タイトル

研

究

者

掲載頁

RO18173 SI カオスニューロン TEG

織間 健守

40

RO18182 半導体電力分配器

宮本 順一

53

3.3

各チップの詳細

平成29年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作（OS08172）
6足歩行型 MEMS マイクロロボットに実装可能な
低容量型ハードウェアニューラルネットワーク
日本大学理工学部

田中 泰介 , 早川 雄一朗 , 齊藤 健 , 内木場 文男

新たに設計した，6足歩行型マイクロロボット用ハードウェアニューラルネットワークの実装用チップである．先に我々は，4.6×6.4×9.0mm の6足歩行型マイクロロボットを開発した．ハードウェアニューラルネットワーク IC を搭載し，3脚が同時に動作する昆虫を模倣した歩行を実現した．一方で，ニューラルネットワークにはパルス波形を生成する細胞体モデルを4個用いたが，6脚のうち3脚のアクチュエータを同時に駆動する電流の出力が困難であった．さらには細胞体モデルを構成するコンデンサの容量が IC に対して大きかった．従って，周辺基板を用いてコンデンサと出力増幅用の nMOSFET を IC 外部から接続することで，重量の増加が課題となった．本試作チップは日本大学の佐伯らによって開発された低容量型細胞体モデルを6個用いて，昆虫を模倣した6足歩行に対応するニュー
ラルネットワークを構築した．また，各細胞体モデルの出力には120段のカレントミラー回路を接続した．今後は本試作チップをマイク

3-3
第3章 チップ試作結果報告

概要：本試作チップは，IC の制御回路とマイクロロボットの構成要素との一体化を目的としてロロボットの構成要素と一体化した制御回路へ実装する予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

MEMS マイクロロボット用の歩容変化が可能な
ハードウェアニューラルネットワーク
日本大学理工学部

田中 泰介 , 早川 雄一朗 , 小原 正也 , 齊藤 健 , 内木場 文男

概要：我々は昆虫サイズのマイクロロボットの制御方法として，生物の脳が出力するパルス波

形を模倣した，パルス形ハードウェアニューロンモデルを用いて研究を行っている．先に我々が開発したハードウェアニューラルネットワークは4足歩行型マイクロロボット用の歩行パターンが生成可能な回路であった．本試作チップは，我々が新たに開発した6足歩行型マイクロロ

ボットの2種類の歩行パターンを生成することを目的として設計した．本試作チップは歩行制御に用いるパルス波形を任意の順番で生成し，昆虫の典型的な歩行パターンである三脚歩行パター

ンと波状歩行パターンを生成可能である．4足歩行型マイクロロボット用の歩行パターンが生成可能な回路から細胞体モデルを2個増やし，興奮抑制シナプスモデルに印加する電源電圧を切り替えることで2種類の歩行パターンを生成する．測定の結果6足中4足のパルス波形の生成が確認できた．原因として，作製した興奮抑制
シナプスモデルで使用したトランジスタのサブストレートが接続されていなかったことが考えられる．今後は，上記の問題点を解決した設計を行う予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

31平成30年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作（OS08181）
CMOS-MEMS 圧力センサの設計
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

野口 駿太

小松 聡

概要：MEMS と LSI を一体化する集積化 MEMS デバイスとして1チップ実装することを目的として，静電容量式の圧力センサを試作した．圧力センサとセンサ処理回路を集積化するために

第3章 チップ試作結果報告

3-3

は，CMOS プロセスを用いて圧力センサを製作する必要があるため，今回は集積化 MEMS 向けの圧力センサのみを設計した．センサの感度と大きさの関係を比較するために，異なるダイア
フラム径を持つ4つの圧力センサを設計した．また，受圧部となるダイアフラムは正方形で2×2のアレイ状にセンサを配置し，容量検出に十分な感度を得られるよう工夫を行った．今後は，試作したチップを武田クリーンルームの装置群を用いて後加工し，圧力センサを製作する．具体的なプロセスとしては，レイアウト設計時に配置したパッシベーションオープンエリアを介してメタル層をエッチングし，ダイアフ
ラムをリリースする．その後，成膜を行って真空封止し，絶対圧センサとして機能する圧力センサを製作する．最後に，パッシベーショ

ンを部分的に取り除き，メタルを表面に露出させてワイヤボンディングを行って外部端子へ接続する．今回の試作チップでは，ワイヤ
ボンディング用のメタル層の表面積が小さかったため，今後はメタル層をより広くしてワイヤボンディングがしやすくなるように改善する予定である．

設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula， トランジスタ数：～10

ンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

試作ラン：オ

チップ種別：MEMS

6足歩行型 MEMS マイクロロボットの方向転換を行う
ハードウェアニューラルネットワーク
日本大学理工学部

小原 正也 , 佐々木 拓郎 , 黒澤 実花 , 齊藤 健

概要：従来のマイクロロボットは進行方向が固定であった．脚部は機械構造的に任意の順番で動かすことが可能である．従って，マイクロロボットの歩行パターンは，歩行パターンを生成しているハードウェアニューラルネットワーク IC の設計に依存する．本試作は，マイクロロ

ボットの方向転換パターンの生成を目的として設計した．電源電圧を変化することで，波状歩行パターンと2方向の方向転換パターンを生成可能である．本試作は発振器である12個の細胞体モデル，発振のパターン決定するシナプスモデルから構成される．細胞体モデルは外部に10uF，
1uF のコンデンサを接続することで，マイクロロボットの歩行に必要な1.0～2.0s の周期で発振を行う．測定の結果，シミュレーションと同じ回路定数を用いて，波状歩行パターンを生成可能であることを明らかにした．生成したパルスはシミュレーションに対しパルス形状が歪であった．これは寄生容量の影響で，細胞体モデルの発振周期が変化した可能性がある．今後は回路定数の調整，及び方向転換パターンの検討を行う予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG( 特性評価回路など )MEMS マイクロロボット用の歩容変化が可能な
ハードウェアニューラルネットワークの改良
日本大学理工学部

黒澤 実花 , 佐々木 拓郎 , 小原 正也、齊藤

健

概要：本試作チップは OS0817_2_09801「MEMS マイクロロボット用の歩容変化が可能なハードウェアニューラルネットワーク」の改善チップである．先のチップの問題点であった興奮抑制シナプスモデルの構造改善を行った．興奮抑制シナプスモデルで使用した p 型 MOSFET のサブストレートは高圧側へ，n 型 MOSFET のサブストレートは GND へ接続した．測定の結果，09801 の結果と同様に4相のパルス波形の生成を確認し，三脚歩行パターンである3相同期波形のうち，2相同期波形を得ることができた．しかし，6相すべてのパルス波形の生成が確認できなかった．原因として，細胞体モデルの入力と出力が短絡するレイアウトミスがあり，2個の細胞体モデルが発振できなかったと考えられる．今後は上記の問題点を解決した設計を行う予定
である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

32

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

静電モータを駆動する
ハードウェアニューラルネットワークの TEG チップ
日本大学理工学部

佐々木 拓郎 , 黒澤 実花 , 小原 正也 , 齊藤 健

概要：本試作チップでは，静電モータの駆動波形を出力するハードウェアニューラルネットワー

クを設計した．静電モータの駆動には50~100 Hz の逆位相同期した2相方形波が必要である．本ネットワークは自励振動・他励振動細胞体モデル，興奮性シナプスモデル，抑制性シナプスモ
デルで構成した．自励振動細胞体モデル単体は3 MHz で発振する．3 MHz の発振を2つの他励

振動細胞体モデルによって抑制する．結果として，大容量のコンデンサを用いずに遅延することができ，50~100 Hz の出力が得られる．以上のネットワークを2つ用い，相互に抑制シナプスモデルで結合することで逆位相同期を得る．測定の結果，50~100 Hz の方形波の出力に成功しきすぎた可能性がある．今後は抑制シナプスモデルを回路定数が調整可能なシナプスモデルに変更し，逆位相同期を得られるように改善する予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

4足歩行型 MEMS マイクロロボットに実装可能な低容量型ハードウェアニューラルネットワーク
日本大学理工学部

田中 泰介 , 早川 雄一朗 , 内木場 文男

3-3
第3章 チップ試作結果報告た．しかし，2相の逆位相同期は得られなかった．原因は，相互抑制シナプス結合の荷重値が大

概要：本試作チップは，ベアチップを4足歩行型マイクロロボットの構成要素の一部とすることを目的に設計した，ハードウェアニューラルネットワークの実装用チップである．先に我々は，日本大学の佐伯らによって開発された，低容量型細胞体モデルで構築した低容量型 CPG モデルを設計した．低容量型 CPG モデルは細胞体モデルを構成するコンデンサ容量が削減されたことで，IC 外部に接続するコンデンサを不要としたものである．試作したベアチップをマイクロロ

ボットへ実装するために，プリント基板を用いて制御回路を作製した．しかし，マイクロロボットの構成要素とするには制御回路の作製において微細な加工精度が必要であり，プリント基板への加工は非常に困難であった．本試作では，先に試作した回路構成と同じ CPG モデルを，外形寸法が約5mm 四方のベアチップで設計し，これをマイクロロボットに直接搭載することを試みた．今後は脚を駆動するためのアクチュエータやマイクロロボット本体の構成要素と接続する検討を行う予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

33平成29年度第4回ローム CMOS 0.18um 試作（RO18173）
雑音指数可変比較器を用いた逐次比較型アナログ - デジタル変換器
東京大学工学系研究科
東京大学 VDEC

伊藤 貴亮

飯塚 哲也 , 名倉 徹 , 浅田 邦博

概要：本試作では比較器に雑音指数調整機能を実装することで電力効率の向上を狙った逐次比較型アナログ - デジタル変換器（ADC）の設計を行った．まず内部の DAC に冗長性を持たせる

第3章 チップ試作結果報告

3-3

ことで高精度な変換を実現している．ただし冗長性を持たせると通常の場合と比較して追加の変換サイクルが必要になり，消費電力の増加につながる．この問題に対して本試作では比較器に雑音指数調整機能を実装し比較精度と消費電力を調整できるようにすることで解決した．各サイクルの DAC の冗長レンジに応じて比較器の雑音指数を調整することによって消費電力を最適化している．これにより高精度と低消費電力を両立し変換時の電力効率が向上した．さらに非同期式のクロック信号生成回路を実装することで変換時間についても最適化を行っている．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナニューロン動作を模擬したデジタル信号処理回路
東京大学 VDEC

飯塚 哲也

概要：本試作では生体におけるニューロンの動作を模擬するデジタル信号処理回路の設計を行った．外部アナログ－デジタル変換器により与えられる16ビットのデジタル信号に対し，内部回路で生成したランダム雑音を意図的に重畳した後で多数回の比較を行う事により，雑音に埋もれた微弱信号を再生することが可能となる．雑音の生成には16ビットの Linear Feedback Shift
Register（LFSR）による Pseudo-Random Bit Sequence（PRBS）生成回路を用いている．本回路

はデジタル回路のみで構成されており，小面積での実装が可能であるため複数個の並列実装が可能である．本試作においてはリング状に構成した回路による発振動作を確認している．シミュ

レーションにより想定した動作を確認した．今後はアナログ－デジタル変換回路を同一チップ上に実装した統合チップ試作を検討している．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト

ランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ / デジタル信号処理プロセッサ

高分解能パルス縮小型時間 - デジタル変換器
東京大学工学系研究科
東京大学 VDEC

榎本 隆一

飯塚 哲也 , 名倉 徹 , 浅田 邦博

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間 - デジタル変換器（TDC）の設計を行った．異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると，二つの遅延時間の差によりパルス幅が縮小または拡大する．パルス幅が縮小するように設計されたバッファを多段に接続し，そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する．パルス縮小法はこの現象を利用して，入力時間差をデジタル信号に変換する．従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた．また，パルスが消失する近辺ではパルスの縮小幅が一定ではなく，TDC の線形性やオフセットといった性能に影響を及ぼしていた．本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える新たな方式を提案し，上記の問題を解決することで高い時間分解能を実現した．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ログ（PLL, A-D/DC-DC コンバータなど）

34

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナ

電流源アレイおよび電源電圧測定回路 TEG1
東京大学 VDEC

名倉 徹

概要：微細化の進展による集積回路の低電源電圧化と大電流化によって，電源ノイズの影響がますます深刻になってきている．電源電圧変動を抑えるためには，電源線に容量を付加するのが効果的であるが，チップ内部に容量を形成するとチップ面積を消費してしまうため，チップの外側に電解コンデンサやチップコンデンサなどを付加するのが一般的である．ここで，チッ

プコンデンサにも様々な種類があり，表記としては同一容量であっても，その電気的特性が異なる．本チップは，チップコンデンサの種類，接続場所，接続個数の違いによって，チップ内の電源電圧分布がどのように変化するかを実験的に明らかにするものである．チップ内部に電流すかを制御できるようにしてあるとともに，電源供給パッドだけでなく，チップ内部の電源電圧変動を測定するためのパッドもチッ
プ表面にアレイ上に配置することで，チップ内部の電源ノイズ分布を測定できるようにしてある．

設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，

Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ
チップ種別：TEG（特性評価回路など）

電流源アレイおよび電源電圧測定回路 TEG2
東京大学 VDEC

3-3
第3章 チップ試作結果報告

流源をアレイ上に並べ，スキャンチェインを用いて外部からどの電流源にどれくらいの電流を名倉 徹

概要：微細化の進展による集積回路の低電源電圧化と大電流化によって，電源ノイズの影響がますます深刻になってきている．電源電圧変動を抑えるためには，電源線に容量を付加するのが効果的であるが，チップ内部に容量を形成するとチップ面積を消費してしまうため，チップの外側に電解コンデンサやチップコンデンサなどを付加するのが一般的である．ここで，チッ

プコンデンサにも様々な種類があり，表記としては同一容量であっても，その電気的特性が異なる．本チップは，チップコンデンサの種類，接続場所，接続個数の違いによって，チップ内の電源電圧分布がどのように変化するかを実験的に明らかにするものである．チップ内部に電流源をアレイ上に並べ，スキャンチェインを用いて外部からどの電流源にどれくらいの電流を流すかを制御できるようにしてあるとともに，電源供給パッドだけでなく，チップ内部の電源電圧変動を測定するためのパッドもチッ
プ表面にアレイ上に配置することで，チップ内部の電源ノイズ分布を測定できるようにしてある．

設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，
Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
プ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

電流源アレイおよび電源電圧測定回路 TEG3
東京大学 VDEC

名倉 徹

概要：微細化の進展による集積回路の低電源電圧化と大電流化によって，電源ノイズの影響がますます深刻になってきている．電源電圧変動を抑えるためには，電源線に容量を付加するのが効果的であるが，チップ内部に容量を形成するとチップ面積を消費してしまうため，チップの外側に電解コンデンサやチップコンデンサなどを付加するのが一般的である．ここで，チッ

プコンデンサにも様々な種類があり，表記としては同一容量であっても，その電気的特性が異なる．本チップは，チップコンデンサの種類，接続場所，接続個数の違いによって，チップ内の電源電圧分布がどのように変化するかを実験的に明らかにするものである．チップ内部に電流源をアレイ上に並べ，スキャンチェインを用いて外部からどの電流源にどれくらいの電流を流すかを制御できるようにしてあるとともに，電源供給パッドだけでなく，チップ内部の電源電圧変動を測定するためのパッドもチッ
プ表面にアレイ上に配置することで，チップ内部の電源ノイズ分布を測定できるようにしてある．

設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，
Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
プ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

35

自動合成可能な低損失レギュレータ
東京大学工学系研究科
東京大学 VDEC

小島 尚輝

名倉 徹 , 飯塚 哲也 , 浅田 邦博

概要：本試作ではデジタルフローを用いてレイアウト作成可能な低損失レギュレータの設計を行った．一般的な低損失レギュレータには，リファレンスと出力の電圧を比較するためにアナログコンパレータが用いられている．このためカスタム設計が要求され，作成に時間的・労力的コストが必要となる．いっぽう近年ではアナログコンパレータを2入力 NAND ゲートにより構成する手法が提案されている．このコンパレータ単体では，トランジスタばらつきや自動配
置配線によるランダムな寄生容量により，入力に電圧オフセットが生じる．しかし，このコン

第3章 チップ試作結果報告

3-3

パレータを複数作成した場合，そのオフセットは平均0の正規分布に従う．今回の設計では，コンパレータを複数用い，その出力の和を電圧比較に利用することで，カスタム設計を排除した電圧比較器を実現している．また，インバータセルの NMOS 部分のみを取り除くことで PMOS セルを作成し，それをスタンダードセルライブラリに加えている．これにより，コンパレータ・コントローラ・出力 PMOS アレイといった回路構成要素全体が HDL として表現され，レイアウトが自動配置配線により作成可能となり，設計コストが大きく減少した．

設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラ

ミリ波計測用プロービングパッド TEG
東京大学 VDEC

飯塚 哲也

概要：本試作では，ミリ波等高速信号計測のためのプロービング用パッドを複数用意するとともに，プローブ自身の水平出しのために金属部分が広く露出した領域を用意した．これによりプロービング技術に不慣れな学生にも実際に近い形でのプロービングの練習が可能であり，また多数回の試行にも耐えられるだけの個数を用意することで，繰り返し練習を行う事ができプ
ロービング技術の習得に活用できる．このチップを活用することにより，学生のプロービング

技術の向上と実際の測定時の効率化を図ることが出来る．実際の計測により，プローブの水平出しに本チップを活用できることを確認した．また多数のプローブパッドパターンを活用し，初心者の学生に対しても実際の針当ての練習に使用可能であることが分かった．今後も継続して活用していけるものと考えられる．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μ m 7.5mm 角チップ

チップ種別：TEG（特性評価回路など）

高分解能パルス縮小型時間 - デジタル変換器
東京大学工学系研究科
東京大学 VDEC

榎本 隆一

飯塚 哲也 , 名倉 徹 , 浅田 邦博

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間 - デジタル変換器（TDC）の設計を行った．異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると，二つの遅延時間の差によりパルス幅が縮小または拡大する．パルス幅が縮小するように設計されたバッファを多段に接続し，そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する．パルス縮小法はこの現象を利用して，入力時間差をデジタル信号に変換する．従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた．また，パルスが消失する近辺ではパルスの縮小幅が一定ではなく，TDC の線形性やオフセットといった性能に影響を及ぼしていた．本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える新たな方式を提案し，上記の問題を解決することで高い時間分解能を実現した．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ナログ（PLL, A-D/DC-DC コンバータなど）

36

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：ア

電流源アレイおよび電源電圧測定回路 TEG4
東京大学 VDEC

名倉 徹

概要：微細化の進展による集積回路の低電源電圧化と大電流化によって，電源ノイズの影響がますます深刻になってきている．電源電圧変動を抑えるためには，電源線に容量を付加するのが効果的であるが，チップ内部に容量を形成するとチップ面積を消費してしまうため，チップの外側に電解コンデンサやチップコンデンサなどを付加するのが一般的である．ここで，チッ

プコンデンサにも様々な種類があり，表記としては同一容量であっても，その電気的特性が異なる．本チップは，チップコンデンサの種類，接続場所，接続個数の違いによって，チップ内の電源電圧分布がどのように変化するかを実験的に明らかにするものである．チップ内部に電流すかを制御できるようにしてあるとともに，電源供給パッドだけでなく，チップ内部の電源電圧変動を測定するためのパッドもチッ
プ表面にアレイ上に配置することで，チップ内部の電源ノイズ分布を測定できるようにしてある．

設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，
Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
プ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

電流源アレイおよび電源電圧測定回路 TEG5
東京大学 VDEC

3-3
第3章 チップ試作結果報告

流源をアレイ上に並べ，スキャンチェインを用いて外部からどの電流源にどれくらいの電流を名倉 徹

概要：微細化の進展による集積回路の低電源電圧化と大電流化によって，電源ノイズの影響がますます深刻になってきている．電源電圧変動を抑えるためには，電源線に容量を付加するのが効果的であるが，チップ内部に容量を形成するとチップ面積を消費してしまうため，チップの外側に電解コンデンサやチップコンデンサなどを付加するのが一般的である．ここで，チッ
プコンデンサにも様々な種類があり，表記としては同一容量であっても，その電気的特性が異なる．本チップは，チップコンデンサの種類，接続場所，接続個数の違いによって，チップ内の電源電圧分布がどのように変化するかを実験的に明らかにするものである．チップ内部に電流源をアレイ上に並べ，スキャンチェインを用いて外部からどの電流源にどれくらいの電流を流すかを制御できるようにしてあるとともに，電源供給パッドだけでなく，チップ内部の電源電圧変動を測定するためのパッドもチッ
プ表面にアレイ上に配置することで，チップ内部の電源ノイズ分布を測定できるようにしてある．
設 計 期 間：1人 月 以 上，2人 月 未 満

設 計 ツ ー ル：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社

StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
2.5mm 角チップ

試作ラン：ローム CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

対数圧縮 ADC および可変遅延回路の特性評価用 TEG
青山学院大学理工学部

稲垣 雄志 , 島津 由樹 , 松谷 康之

概要：本チップは，本研究室で設計した対数圧縮 ADC および可変遅延回路の特性評価を目的として試作した．対数圧縮 ADC は，ラッチドコンパレータと TDC で構成され，ラッチドコンパ

レータの入力電圧に対するセットリング時間が対数特性であることを利用して対数変換を行う．
前回試作時よりコンパレータ回路の修正を行った．評価の結果，入力電圧の対数に比例したデジタル値が出力として得られ，対数圧縮 ADC としての基本動作を確認した．また，一定以下の入力電圧において，対数圧縮 ADC の SN 比は同じ量子化ビット数のリニア ADC の理論 SN 比を上回っており，対数圧縮によるダイナミックレンジの向上効果を確認した．可変遅延回路は，伝搬遅延時間を変更できる MD（Multiple Delay）インバータを縦続接続し，制御コードにより回路全体の遅延時間を32段階で調整する．TDC の要素回路として設計した．基本動作は確認済みであるが，詳細な特性については現在測定中である．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Cadence
社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000～100,000
ン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラ

37

位相シフト回路 TEG
中部大学工学部

宮本 順一

概要：ローム0.18um のプロセス条件でマイクロ波を取り扱うことができるかを検証するための，素子 TEG，回路 TEG を搭載している．具体的には，π /8，π /4，π /2，πの位相シフトを生成する遅延回路，並びに，それら遅延回路を，スイッチを介して直列に接続し，その各スイッ
チを4ビットのバイナリ信号で制御する（すなわち，位相量をディジタルで調整できるようにした）回路などである．また，単にゲート遅延のみで位相シフトが可能かどうかの検討回路も，信号の取り出しための論理回路が異なる2種で用意した．これらの回路については，実測で現行回路より優位性が認められたなら特許化を予定している．簡便な機能確認は CTS 社のテスタ

第3章 チップ試作結果報告

3-3（CPX1000）で行ったが，マイクロ波の測定は専用の冶具を製作し，ネットワークアナライザで測定した．冶具測定の結果，実測位相シフト量（目標位相シフト量）は，それぞれ，35°（π /8），79.4（π /4），139.7（π /2），255.6（π）であり，透過損失は，それぞれ -1.08，-3.36，-6.89，-8.67dB であった．

設計期間：0.1人月以上，0.5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジス
試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

タ数：1,000～10,000

チップ種別：TEG（特性評価回路など）

DLL 回路，オンチップアンテナ通信回路，
NIRS 用測定回路，時間差増幅回路
芝浦工業大学工学部

佐々木 昌浩 , 石井 雅樹 , 梅田 将馬 , 佐々木 俊介 , 田代 享寛 , 小林 遼太

概要：本試作では異なる4つの回路を実装した．1つ目は NIRS 用測定回路である．NIRS 測定に

よって得られた光を受光し，光量に応じた電流を用いて酸素飽和度を測定する方式を採用している．2つ目は時間差増幅回路である．SR ラッチのメタスタビリティを利用した時間差増幅回路を構成し，入力時間差範囲の拡大を図った．3つ目はオンチップアンテナを含む受信回路，また，動作確認のための送信回路を試作した．4つ目に Delay Locked Loop 回路とその性能測定回路である．この回路は，2.5GHz のクロックを入力し5相のクロックを生成するための Delay Locked
Loop 回路と相対セットアップタイム測定回路を応用し，オンチップで5つのクロックの位相差を累積分布関数として表すことの出来る Delay Locked Loop 性能測定回路を実装した．

参考文献：梅田 将馬，佐々木 昌浩，“ オンチップアンテナを用いた振幅シフトキーイング通信システム，” VDEC デザイナーズフォー
ラム2016，2016年8月

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Keysight 社 ADS， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

ynuR018_17_3
横浜国立大学理工学府

弘中 祐樹 , 吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性，低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている．だが，駆動力や集積度が低いという欠点があり，SFQ
回路単体での大規模回路作製は困難である．そこで高速性，低消費電力性に優れた SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読
み出し，かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している．このチップにはプロセスの最小幅で設計した8T-SRAM セルで構成されるメモリアレイ（容量64-kb），デコーダ，及び21個のセルフバイアス型差動増幅器（アンプ）が実装されている．回路構

成やレイアウトは以前までに完全動作実証に成功した CMOS メモリと同等のものを実装した．

目的は SFQ プロセッサと CMOS メモリを統合した SFQ/CMOS ハイブリッドシステムの動作実証である．測定では SFQ プロセッサによる CMOS メモリへの正常アクセス並びに整数ソート等の簡単なプログラムの実証に成功した．
設計期間：0.1人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，

トランジスタ数：100,000～1,000,00038

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：メモリ

ニューラルネットワーク用モジュールの試作
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

概要：本試作チップでは，①全結合ネットワーク（作成：佐々木）②ニューロンモデル（作成：佐々木）③ニューロンモデル（作成：小澤）の試作を行った．試作としては，これまで作成した・ニューロンモデル・シナプスモデル・軸索モデルなどを利用し，相互結合型の全結合ネッ

トワークを作成した．これまで作成したチップの傾向から，複数のニューロンモデルの特性を合わせることは困難であり，本来他励振となるべきものが自励振動してしまうことがあるため，補正用の回路を追加し挙動の変化を確認した．測定した結果としては，やはり作成した回路は一部意図しない動作をしたため，以降も引き続きニューロンモデルの改良を行っていく予定で
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)，
トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：ニューテクノロジ

ニューロモーフィックシステム
アクティブマトリクス型 最表面端子露出型
龍谷大学理工学部

木村 睦

概要：ニューロモーフィックシステムの LSI である．32x32のニューロン素子を備える．ニューロン素子は，2個のインバータから成るデジタル回路で，1入力と正論理と負論理の2出力である．

3-3
第3章 チップ試作結果報告ある．

ニューロン素子のアクセスは，アクティブマトリクス型のフルアクセスである．シナプス素子
は，最表面端子露出型の電極上に薄膜成膜をして相互接続することで形成される．薄膜成膜としては，アモルファス酸化物半導体である，In-Ga-Zn-O（IGZO）および Ga-Sn-O（GTO）を想定している．または，シナプス素子は，微細 MOSFET の相互接続による．前述の正論理と負論理のいずれかの出力に接続することで，協調性シナプスまたは対立性シナプスとなる．直近

隣接のニューロン素子をシナプス素子で相互接続した，セルラーニューラルネットワークが構築される．アプリケーションは汎用であるが，特に連想メモリに応用できると思われる．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：ニューテクノロジ

サイクリック AD コンバータと
VCO と DC/DC コンバータに使用するコンパレータとバッファ
中央大学理工学部電気電子情報通信工学科 杉本 泰博
中央大学大学院理工学研究科電気電子情報通信工学専攻 高橋 正広 , 磯野 友寛 , 野口 純平 , 星 佑太

概要：近年，汎用性の高い A/D 変換器として逐次比型（SAR）A/D 変換器が多く用いられている．しかし，その構成上13bit 以上の高い精度を実現することは難しいとされている．そこで我々の研究室では14bit 精度を実現する A/D 変換器として，スイッチトキャパシタの原理を用いたサ
イクリック A/D 変換器を提案する．この A/D 変換器の信号処理には，信号をディジタル値に変換し残差を二倍して次のサイクルへ伝達するビットブロック回路が利用される．以上の様なビットブロック回路を用いたサイクリック A/D 変換器を試作した．傷をつけない血糖値センサ実現のため PLL を用いた誘電率センサを応用して PLL を用いて血糖値センサとして実現しようと考えている．そのため，PLL に必要な VCO を試作した．ヒステリシス制御方式電源回路の設計手法の向上の研究をしている．新しく考案した手法でのシミュレーション結果と実際に製作した回路の誤差を測定するためヒステリシス制御方式電源回路の一部であるコンパレー
タとバッファを試作した．
設計期間：10人月以上

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100～1,000

CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム

39

ゲイン及び帯域切替可能な生体信号処理用 LSI
東北大学医工学研究科 田中 徹
長崎総合科学大学工学研究科 清山 浩司
東北大学工学研究科 竹澤 好樹 , 下川 賢士 , QIAN ZHENGYANG, LEE KARMUN, 矢吹 僚介 , DU BANG
概要：近年，高齢者人口割合の増加によって，国家予算に占める医療・介護関連費が年々大きくなっている．中でも高齢者の罹患しやすい心血管や呼吸系の患者数増加は，大きな問題となっている．高齢者の健康維持や介護では，ウェアラブルデバイスで脈波をはじめとする生体信号を日常的にモニタリングすることが望ましい．そのため日常生活中で自然に生体信号をモニタリングできるウェアラブル測定システムの開発を行っている．今回，生体信号を記録するため

第3章 チップ試作結果報告

3-3の生体信号記録 LSI を試作した．設計した LSI には信号選択器（MUX），増幅率を切替可能な

LNA（Low Noise Amplifier），低域遮断周波数を切替可能な LPF（Low Noise Amplifier），雑信号除去回路および電源回路を搭載している．現在，試作した LSI を用いて生体情報モニタリングシステムを作製している．
設計期間：8人月以上，9人月未満
数：10,000～100,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナデジ混載

SI カオスニューロン TEG
織間 健守
概要：二次割当問題を解くハイブリッドシステムに用いるスイッチト・カレント技術を用いた
カオスニューロン回路の TEG チップであり，多種のカオスニューロン回路と特性評価用の構成

要素回路，さらには，大規模ニューラルネットワーク構築用のユニット回路を集積回路化した．
さらに，漏れ電流補償回路を搭載した新しいスイッチト・カレントカオスニューロン回路も搭載した．特性評価回路としては，アナログインバータを用いたトランスコンダクタンスおよび
トランスレジスタンス回路のペアを，数種類集積化し，トランスリニア―特性を評価する．また，基本的なスイッチト・カレントハーフディレイ回路も数種類用意し，過渡応答や精度を評価する．大規模化のためのユニット回路としては，スイッチト・カレントカオスニューロン回路を20段並列に配置したユニットブロックを構成し，これを用いることで，電力測定，動作速度評価，アルゴリズムでの制御特性評価，
クロック遅延の影響やクロックフィードスルーの影響を評価する．さらに，このユニットブロックを用いて小規模な二次割当問題の解法シミュレーションを行う．

設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre， トランジスタ数：1,000～10,000

ン：ローム CMOS 0.18μ m 2.5mm 角チップ

試作ラ

チップ種別：その他

チョッパ方式の昇圧回路そのほか
電気通信大学情報ネットワーク工学専攻

鈴木 康介 , 範 公可 , 石橋 孝一郎

概要：今回の試作では，チョッパ方式の昇圧回路を設計した．インダクタンスは外部接続によるものであるが，入力電源は1.8V 程度を出力する太陽電池を想定し，出力電圧が3.3V 程度になるように設計した．Rohm 0.18um は1.8V 耐圧だということで，出力電圧の半分に分圧しキャパシタを利用して電圧を維持することで，1つのトランジスタに対して1.8V 以上の負荷がかからな
いように工夫した．また，スイッチングのためのパルス波を生成するために，発信回路としてリングオシレータも設計した．1.8V 入力に対して，周波数1MHz を目標とした．実測では，出力電流が2mA 以上の太陽電池において，狙い通りの昇圧結果が得られた．リングオシレータの周波数は917MHz で，狙いよりも若干低くなってしまったが，波形自体は歪んでいなく，昇圧に関しても問題なく，3.4V 以上の昇圧が見られた．反省点としては，2mA 以上の電流を出力する太陽電池が限られている点で，シミュレーションの段階で，使いたい太陽電池の特性をよく調べておく必要があった．回路の動作確認用のピンをいくつか配置していたことで，回路動作が設計時のシミュレーション通りであるかを細かく確認できたことがよかった．
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre， トランジスタ数：1,000～10,000

ン：ローム CMOS 0.18μ m 2.5mm 角チップ

40

チップ種別：その他

試作ラ

２Step ADC，マルチビット _ バーニア川⊿∑ TDC，4bit_NSDEM，
およびバーニア型 Multiple- ⊿∑ TDC-TEG
法政大学理工学部

吉田 知朗 , 鏑木 彩加 , 安藤 健吾 , 野網 真伍 , 吉野 理貴 , 渡辺 光 , 嘉藤 貴博

概要：オーディオ帯域向けの ADC はますます低消費電力求められている．本試作の2Step ADC
は逐次比較型とΔΣ型を組み合わせ , かつ逐次比較型のコース変換で利用した Cap の残差を電荷転送に利用することで , 回路面積および低消費電力化を実現する .2Step ADC は4bit スイッチド

キャパシタ型逐次比較 ADC 変換器，2次2bit 離散型ΔΣ ADC で構成した . 次にマルチビット _バーニア型⊿∑ TDC の設計，実装を行った．デルタシグマの帰還をかける先を時間遅延とし，かつ，遅延段の動作が通常の⊿∑ TDC と異なり，2信号の差分で時間分解能を設定することで，結果的に時間分解能が改善し，SNR の改善を狙っている．4bit（15level）の NSDEM（2次ミス証を実施して，実 Chip での実装を実施した．バーニア型 Multiple- デルタシグマ TDC-TEG は，動作確認のために，一部を TEG として試作し，バーニア型でも時間軸減算が可能かテストするために実装した．

設計期間：5人月以上，6人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence
社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim， トランジスタ数：100,000～1,000,000
ム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ロー

脳波測定用同期型ノッチフィルタの試作及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

3-3
第3章 チップ試作結果報告

マッチシェーパ）を実装した，従来は FPGA で検討していたが，今回は RTL，合成，P&R，検中野 誠彦 , 河添 翔平 , 福岡 龍人 , 外村 崇史

慶應義塾大学理工学研究科

伊藤 孝太 , 田中 稜也 , 出口 卓己 , 銭林 大悟

概要：脳波の生体信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用

途に広く用いられている．生体信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．今回のチップ設計では，同期型ノッチフィルタと制御に用いる VCO と PLL について，前回の設計より改良を行った上で試作を行った．また，脳波取得回路の多重化手法についての検証も行った．自立動作可能な LSI チップのための，オンチップ太陽電池と電源回路とアプリケーション回路の研究を行っている．電源回路は太陽電池の出力を6V 以上に昇圧することで様々なアプリケーション回路の動作を目指す．本試作では，前回の試作で設計した太陽電池のうち，優れた性能を得られたものに関して拡散層を用いた改良を行い，性能が改善されるかを検証した．また，MOS メモリ動作用チャージポンプについて，以前の設計よりさらに段数を増やしたものを試作した．
設計期間：7人月以上，8人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

超低電力身体モニタリングシステムの1チップ集積化に向けた試作
兵庫県立大学大学院工学研究科

北田 友嗣 , 藤原 潤 , 前中 一介

概要：本研究室では，身体に張り付けることで生体情報を測定する小型システムの研究・開発を行っている．複数の MEMS センサとアナログ / デジタル信号処理 LSI を組み合わせることにより，超低消費電力で小型なデバイスの開発を目指している．本試作では，最終的な1チップ集積化への第一歩として，（1．8051コア MPU，
（2．心電計測用 ASIC，（3．歩数検出用 ASIC，（4．
発振回路を1チップに収めたチップの試作を行った．現在発振回路，および心電計測用 ASIC のアナログ部分の評価が完了しており，現在残りの部分の評価を行っている．今回の発振回路は前回試作にて設計ミスによる不具合があったものを再設計したもので，今回の試作では正常動作を確認した．心電計測用アナログ回路に関しては，バイアス回路の設定を誤り，正常動作していなかった．そのため，次回のチップにて再設計したアナログ回路の試作を行った．

設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 Formality， トランジスタ数：
100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ41

マイクロ波帯 D 級電力増幅器
東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎
小池 悠介 , 明神 史典

概要：本試作では，マイクロ波帯 D 級電力増幅器の設計を行った．近年，移動体通信システム

として大容量な通信，送信機の無線回路には小型化及び低消費電力化が求められている．高効

率な電力増幅器として，スイッチング動作を行う電力増幅器が知られている．スイッチング電力増幅器は，回路動作時に電圧と電流の時間波形の積をゼロにすることにより，理論上100% の効率が得られるという特徴を持つ．スイッチング電力増幅器の一つとして，スイッチング電源として動作する D 級電力増幅器が提案されている．本試作ではマイクロ波帯で動作する D 級電第3章 チップ試作結果報告

3-3

力増幅器の設計を行い，マイクロ波帯での動作を考慮してレイアウトを行った．整合回路にはスパイラルインダクタと MIM キャパシタを用いた．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：～10 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

強誘電体トランジスタ（FeFET）を用いた
ニューロモルフィック集積回路
中央大学理工学研究科
中央大学理工学部

竹内 健 , 鈴木 健太 , 能美 奨

上村 公紀

概要：近年，半導体の性能向上を支えてきたムーアの法則が限界を迎えつつある．そのため，従来のノイマン型コンピューティングから非ノイマン型アーキテクチャの一種であるニューロモ

ルフィックコンピューティングへの関心が高まっている．ニューロモルフィックコンピューティ
ングは脳の神経細胞（ニューロン）を模倣し，重みが記憶可能であることと積和演算（入力×重みの総和）の実現という2点が重要となる．そこで不揮発性メモリに重みを記憶し，読み出し動作により積和演算を行う研究が注目されている．現在，その不揮発性メモリの一種として強誘電体トランジスタ（FeFET）が挙げられる．FeFET は MOSFET の金属ゲートと絶縁体の間に強誘電体を挟んだ構造をとり，金属ゲートや Si 基板にパルスを印加することで強誘電体中に分極が発生する．この分極の変化によりデータを記憶する．FeFET は記憶容量が大きいためニューロモルフィック向けに使用する場合，高精度な演算が期待できる．本試作ではFeFET を用いたニューロモルフィック集積回路の検討を行った．今後は FeFET と組み合わせて試作チップの動作確認を行う予定である．
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)，
トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コ
ンバータなど）カスケード PLL 回路の相互干渉解析 TEG と
自己・外部インジェクション比較検証用発振回路 TEG
大阪工業大学大学院工学研究科

宮尾 和樹

岡藤 達也 , 増井 優也 , 小林 茉祐 , 吉村 勉

概要：高逓倍・低位相ノイズのクロック生成手法のひとつとして考えられているカスケード PLL
回路において，回路間の相互干渉の影響を評価解析し，その抑制を検証するための TEG を実装

した．1段目と2段目の PLL 回路の間に可変遅延回路を挿入することで，相互干渉のタイミングを変化させることによる出力クロックへの影響について測定・調査する．また昨年度の相互干
渉・自己干渉の TEG で用いた人為的に出力をフィードバックして注入信号に用いる手法をここでも取り入れ，カスケード PLL 回路の動作解析に使用する．その他，外部インジェクションと自己インジェクションの発振器への影響について，同一回路での比較評価ができるような TEGも実装している．これにより，インジェクション源の違いに対する発振器の応答の差について定量的な測定評価を行う．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，

Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000 試作ラン：1,000～10,000 チップ種別：TEG（特性評価回路など）

42平成30年度第1回ローム CMOS 0.18um 試作（RO18181）
ミリ波測定用 TEG
東京大学工学系研究科
東京大学 VDEC

原 崇文

飯塚 哲也

概要：本試作では，ミリ波測定における要素回路の測定用 TEG の設計を行った．まずは，コプ

レーナ導波路のモデルを用いて設計した伝送線路の試作を行った．伝送線路はグランドと伝送線路間の幅と伝送線路の幅を調整することによって140GHz で50Ωとなるように設計を行った．
を載せた．また，曲がりの部分における伝送線路の特性を求めるために，曲がりを含んだ5種類の伝送線路の測定用 TEG の作成を行った．本論文では，オンチップアンテナ下のシリコン基板を除去することによる損失の低減の実測による評価を目的としており，アンテナとしてブロー

ドサイドアレーを用いる．ブロードサイドアレーには差動入力が必要であり，測定機器の都合上シングルエンドの入力を作動信号に変換するバランが必要となる．そこでバランの作成を行い，バランとブロードサイドアレーを測定するための TEG の作成をおこなった．
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第3章 チップ試作結果報告

3-3

その伝送線路のディエンべディングを行うために長さの異なる4種類の伝送線路の測定用 TEG

ブロードサイドアレー測定用 TEG
東京大学工学系研究科
東京大学 VDEC

原 崇文

飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行った．ブロードサイ
ドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエンドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチップアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこで，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部分に接続してもプローブと衝突しないように設計を行った．一つのチップに対して異なる2つの大きさのアンテナを測定するための TEG の作成を行った．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μ m 2.5mmx5.0mm チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高分解能パルス縮小型時間 - デジタル変換器
東京大学工学系研究科
東京大学 VDEC

榎本 隆一

飯塚 哲也 , 名倉 徹 , 浅田 邦博

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間 - デジタル変換器（TDC）の設計を行った．異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると，二つの遅延時間の差によりパルス幅が縮小または拡大する．パルス幅が縮小するように設計されたバッファを多段に接続し，そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する．パルス縮小法はこの現象を利用して，入力時間差をデジタル信号に変換する．従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた．また，パルスが消失する近辺ではパルスの縮小幅が一定ではなく，TDC の線形性やオフセットといった性能に影響を及ぼしていた．本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える新たな方式を提案し，上記の問題を解決することで高い時間分解能を実現した．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナ43

高分解能パルス縮小型時間 - デジタル変換器
東京大学工学系研究科
東京大学 VDEC

榎本 隆一

飯塚 哲也 , 名倉 徹 , 浅田 邦博

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間 - デジタル変換器（TDC）の設計を行った．異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると，二つの遅延時間の差によりパルス幅が縮小または拡大する．パルス幅が縮小するように設計されたバッファを多段に接続し，そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する．パルス縮小法はこの現象を利用して，入力時間差をデジタル信号に変換する．従来のパルス縮小法では一回の変換毎に入力パルスが完全

第3章 チップ試作結果報告

3-3に消失するまでの時間が必要であり変換速度を制限していた．また，パルスが消失する近辺ではパルスの縮小幅が一定ではなく，TDC の線形性やオフセットといった性能に影響を及ぼしていた．本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える新たな方式を提案し，上記の問題を解決することで高い時間分解能を実現した．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナオンチップ太陽電池用昇圧回路 TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

木村 知也

宮内 悠太 , 今川 隆司 , 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能するため，
これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．本試作チップには，単一のオンチップ太陽電池セルから得られる0.5～0.6V 程度の電圧を効率よく昇圧するための回路を搭載している．昇圧回路は既存のcross-coupled charge pump 回路をベースとしているが，高い効率を得るためには大容量（大面積）のキャパシタを必要とし，同一チップ上に十分な大きさの太陽電池を搭載できないという課題があった．本昇圧回路は，限られた容量のキャパシタで最大限の効率が得られるよう，パラメータを最適化しており，温度変化の影響も受けにくくなるよう工夫されている．本試作チップには上記のほか，オンチップ太陽電
池，光センサなどの TEG も搭載している．
設計期間：4人月以上，5人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電圧で動作する温度センサ回路 TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

坂野 達也 , 田中 一平 , 木村 知也

今川 隆司 , 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能するため，
これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．本試作チップには，単一のオンチップ太陽電池セルから得られる0.5～0.6V 程度の電源電圧での動作に適したリングオシレータを用いた温度センサ回路のTEG を搭載しており，電源電圧変動やプロセスばらつきの影響下で，どの程度の確度が得られるのかを測定により明らかにする予定である．このほか，本試作チップには標準 CMOS プロセ
スで実現可能な不揮発性メモリセルの TEG も搭載している．
設計期間：3人月以上，4人月未満
数：1,000～10,000

44

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ミリ波・準ミリ波発振器 TEG
岡山県立大学情報工学部

伊藤 信之

岡山県立大学情報系工学研究科

坂本 裕太 , 八木 希知

概要：本試作で検討を行った回路は以下の2種類である．
・ミリ波 / 準ミリ波領域において高い Q

値を得るインダクタ構造の検討とそれを適用した電圧制御発振器 TEG を試作した．ミリ波 / 準
ミリ波領域では表皮効果，近接効果等の高周波効果により，金属配線の電気抵抗は上昇し，そのために，インダクタの Q 値は劣化する．我々の研究室では過去に2次元的に，メタル配線を分割し，低抵抗化をめざした検討を行い一定の効果を得ているが，現在ではそれを3次元に拡張した検討を行っており，今回の試作では，異なる周波数，異なる分割方式（メタルのライン / ス
波デジタル制御発振器の TEG を試作した．通常のデジタル制御発振器は，キャパシタバンクを用いて周波数を制御するが，微小容量のキャパシタを実現する事が困難なため，完全デジタル制御発振器を実現するのは困難であるが，本研究では，インダクタバンクを用いて周波数の制御をすることを検討している．
参考文献：
設計期間：3人月以上，4人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Cadence 社 Spectre，Keysight 社 ADS，Keysight 社 Goldengate， トランジスタ数：100～1,000
プ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チッ

3-3
第3章 チップ試作結果報告

ペース等）が電気抵抗に与える効果を検討し，それを用いた電圧制御発振器を搭載した．
・高周

発汗センサ用テストチップ
信州大学工学部

坂田 天来 , 石倉 佳汰 , 竹野 智哉 , 宮地 幸祐 , 上口 光

概要：ヘルスケア応用において日常生活中での発汗量を計測する需要が高まっており，その計測器の小型・軽量化が要求されている．そこで CMOS 技術をもちいて集積回路化し，これを解決する．提案システムでは，湿度センサには高湿度でも精度が得られる静電容量型を用い，この容量値の変化を計測する，容量ーデジタル変換器を実現した．また，相対湿度から発汗量に対応する絶対湿度を得るために必要な温度センサも同時に集積化した．180nm CMOS 技術で設計した IC チップは，1.7mm^2の面積で実現され，専用ボードと FPGA を用いた測定系で検証した．環境試験機，及び，人工皮膚をもちいた実証実験の結果，提案した超小型発汗系は現行機のデスクトップ型とほぼ同程度の計測精度を達成したことを確認した．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys

社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 Spectre，Cadence 社 UltraSim，Synopsys
社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM，Keysight 社 ADS， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：イメージセンサ / スマートセンサ

Flash ADC，VLL ADC，Pipeline ADC，Subranging ADC
芝浦工業大学工学部

佐々木 昌浩 , 石井 雅樹 , 大谷 健吉 , 宮下 航 , 玉澤 佑記

概要：試作では異なる複数の回路を実装した．1つ目の回路は6-bit Flash 型 A/D Converter である．この回路は参照電圧と入力信号の電位差を時間差に変換し，比較することにより精度向上と高速化を図っている．また，エンコーダには高速かつエラー訂正能力の高い Twin Rom 型を採用した．2つ目は，従来のA/D Converterよりも小面積化と低消費電力化を図った8-bitのVoltage

Locked Loop 型 A/D Converter の動作検証を目的とした試作を行った．3つ目は10-bit Pipeline 型

A/D Converter の動作検証を目的とした試作である．本試作では差動のアナログ信号に対して
10-bit のデジタル信号を正確に出力するため，初段のパイプラインステージの構成を繰り返し縦続接続する方式を採用している．4つ目は8-bit の Subranging 型 A/D Converter の試作を行った．

この回路は下位 bit における基準電圧を動的に調整し，残差アンプの利得変動の影響を減らし，回路の精度の向上と高速化を図っている．
設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Keysight 社 ADS， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

45ynuR018_18_1_1
横浜国立大学理工学府

弘中 祐樹 , 吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性，低消費電力性に優れた断熱型量子磁束パラメトロン（AQFP）論理回路の研究を行っている．だが，駆動力や集積度が低いという欠点があり，AQFP 回路単体での大規模回路作製は困難である．そこで高速性，低消費電力性に優れた AQFP 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読み出し，かつ低消費電力が可能な AQFP/CMOS ハイブリッドメモリシス

テムを提案している．このチップには8T-SRAM 及びデコーダから成る36ビットルックアップ
テーブルが4ブロック実装されている．目的は AQFP 回路による FPGA を用いた AQFP/CMOS

第3章 チップ試作結果報告

3-3

ハイブリッドシステムの動作実証である．レイアウトでは AQFP 回路を実装するチップとの接続に関し，フリップチップボンディングを想定したパッド配置を施した．現在はこのチップに適合する仕様の AQFP FPGA の設計を行っており，その試作が済み次第測定による評価を行う予定である．
設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社

HSPICE(RF)， トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：メモリ

ニューラルネットワーク用モジュールの試作
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑 , 市野 栄一

概要：本試作チップでは，①神経細胞モデル1（作成：小澤）②神経細胞モデル2（作成：佐々木）③演算増幅器（作成：小澤）④フォトダイオード（作成：市野）⑤ CPG ネットワーク（作成：佐々木）⑥櫛歯電極（作成：佐々木）の試作を行った．詳細は下記の通りである．
・細胞体モデル（神経振動子）は，各自のネットワーク用途に設計したパラメータで作成・演算増幅器
は，神経細胞モデルの弱点である出力インピーダンス改善のため作成・フォトダイオードは，以前作成したパターン以外の縦構造が感度にどのような影響を与えるかを確かめ，網膜モデルにおける視細胞部分としての有用性を確認するために設計・CPG ネットワークは，神経細胞モデ

ルの簡易的な検査ケースとして作成・櫛歯電極は，金属酸化膜を導通経路として追加蒸着することでセンサとして利用を考え作成

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)，
トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：ニューテクノロジ

ニューロモーフィックシステム
ダイレクトアクセス型 最表面端子露出型
龍谷大学理工学部

木村 睦

概要：ニューロモーフィックシステムの LSI である．25x25のニューロン素子を備える．ニューロン素子は，2個のインバータから成るデジタル回路で，1入力と正論理と負論理の2出力である．
ニューロン素子のアクセスは，ダイレクトアクセス型で，12x12のニューロン素子にアクセスできる．シナプス素子は，最表面端子露出型の電極上に薄膜成膜をして相互接続することで形成される．薄膜成膜としては，アモルファス酸化物半導体である，In-Ga-Zn-O（IGZO）およびGa-Sn-O（GTO）を想定している．または，シナプス素子は，微細 MOSFET の相互接続による．前述の正論理と負論理のいずれかの出力に接続することで，協調性シナプスまたは対立性シナプスとなる．直近隣接のニューロン素子をシナプス素子で相互接続した，セルラーニュー

ラルネットワークが構築される．アプリケーションは汎用であるが，特に連想メモリに応用できると思われる．

参 考 文 献：Mutsumi Kimura, Neuromorphic System using Thin-Film Devices, 2019 ULSIC vs. TFT Conference, May 2019, to bepresented

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

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チップ種別：ニューテクノロジ

プリエンファシス・パルス設計理論の検証
静岡大学工学部

丹沢 徹

概要：１．はじめに

メモリアレイ内のワード線やディスプレイのカラム線は RC 遅延線とみなせ，その配線内の全ノードをできるだけ高速にターゲット電圧 E まで充電することが求められている．パルス幅とオーバードライブで特徴づけられるプリエンファシス・パルスは，これらのパラメータをいく

つに設定すれば RC 遅延線内をターゲット電圧まで充電するための遅延時間を最短にできるか，あるいはエネルギー遅延積を最小にできるか，という汎用的な問題に対する回路理論はこれまでなかった．そこで本研究では，この問題の厳密解と近似解を理論的に求め，それを VDEC 提
供の CAD を利用して計算機実験を行い検証することを目的とした．

ローム0.18um（2.5mm 角）で Poly-Si 抵抗と MIM キャパシタから RC 遅延線を構成，内部ノードをモニタするため複数のアナログ・バッ
ファを分布配置した．修士1年一名が一月で Virtuoso, HSPICE, Calibre を用いて 設計．検証結果を ISCAS 2019で発表．

参考文献：K. Matsuyama, T. Tanzawa, "Design of Pre-Emphasis Pulses for Large Memory Arrays with Minimal Word-Line Delay Time,"
ISCAS, May 2019.

設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社

HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATMなど）

第3章 チップ試作結果報告

3-3

２．試作したチップ

部分露光型イメージセンサ，磁気センサの特性評価用 TEG
茨城大学理工学研究科

木村 孝之

概要：イメージセンサの多画素化による読み出し速度上昇に対応するため，本研究では蓄積・読み出しする画素の範囲を絞る事が可能な，部分露光型イメージセンサの設計を行った．本セ
ンサでは部分露光を実現するために撮影範囲を8×8画素で分割し，分割した領域に対して制御用の回路を，不感領域を作らないように画素内に分散しつつ配置した．画素は5μ m 角とした．
開口率は27～35％であった．この配置によりこれまで約6% 存在した不感領域を無くす事に成功した．光応答を測定したところ，これまでの研究で実現していた部分露光型のイメージセンサと同等であった．同時に6μ m 角で MOSFET の反転層を利用した磁気センサを試作した．このセンサではロックイン検出を併用することで40μ T の微小磁場を測定可能である事を明らかとした．

設計期間：1人月以上，2人月未満
数：1,000～10,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

電気化学測定用電極評価チップ
宇野 重康
概要：集積回路チップ上に直接溶液を滴下して，溶液中の化学物質等による電気化学反応を測定するための微小電極センサーを試作した．配線用メタルの最上位層を使用し，PAD として定義することで上部パシベーション膜に開口を設けることにより露出させ，それをセンサー電極とした．ただし配線で用いられている金属そのものは溶液と接するだけで腐食が生じることが考えられるため，金属表面には無電解メッキ加工により金薄膜層が形成されている．電極サイ
ズは一辺50um のものからさらに小さなものまでさまざまなサイズで作製し，その特性を評価した．溶液はバイオセンシングで一般的な生理食塩水を用い，溶液を滴下したうえで様々な電気化学測定を行った結果，バイオセンサーとしての使用に耐えうることが分かった．また，このような電極を配列にした際に任意の電極にアクセスするためのスイッチや基本的なデジタル回路を搭載し，その動作を確認した．さらに，センシング回路中で用いる抵抗を MOS スイッチによって選択する抵抗アレイを作成し，その動作を確認した．
設計期間：1人月以上，2人月未満
数：～10

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

47

4bit ×4bit 乗算器その他
電気通信大学情報ネットワーク工学専攻

宮原 大三朗 , 範 公可 , 石橋 孝一郎

概要：今回の試作では，2つの4bit の入力に対し乗算を行って8bit の計算結果を出力する回路を設計した．寄生容量によって信号の立ち上がり・立ち下がりになまりが発生し高周波数帯では計算に誤差が現れやすくなる．今回設計した回路では，そのような誤差が発生しないように入力信号を一度レジスタに保持させ，1clock 遅らせてから演算モジュールに信号を入力する構成とした．FPGA で同機能を持つ回路をコンフィグレーションし，チップと FPGA に同じ信号を入力して出力される値が異なるまで計算を繰り返すことで動作周波数の測定を行った．周波数を変えて0×0から15×15までの演算を繰り返す入力を与えたところ，10~15MHz において平均第3章 チップ試作結果報告

3-3

して1回以上計算が繰り返せたため動作周波数は10~15MHz ということが分かった．本測定では動作周波数が非常に狭い範囲となってしまったが，その原因として入力信号のなまりによる誤差が1clock の入力遅延ではほとんど寄与しなかったためだと考えた．

設計期間：2人月以上，3人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000～100,000
ン：ローム CMOS 0.18μ m 2.5mm 角チップ

試作ラ

チップ種別：演算回路（乗算器，除算器など）

ソフトエラー耐性を有するラッチ回路その3千葉大学工学部

中田 惟吹

千葉大学大学院融合理工学府
千葉大学大学院工学研究院

山本 雄太 , 堀田 奈央

難波 一輝

概要：放射線環境下における耐ソフトエラー性を有するラッチ回路の動作検証を目的として本チップを試作した．近年の VLSI の微細化，高集積化に伴い臨海電荷量が低下している．そのため，α線や中性子線が回路に衝突することに起因するソフトエラーの発生率が増加している．この問題を解決するためラッチ自身がソフトエラーを訂正する耐ソフトエラー手法の研究がされている．従来提案した手法が実際の放射線環境下において期待された動作を行うのかを検証するため，本試作チップに対し，中性子線照射を行う予定である．本試作チップは耐ソフトエラー

性を持たない通常ラッチ，既存の耐ソフトエラー性ラッチ3種および我々の提案した耐ソフトエラー性ラッチ1種を搭載している．前回試作したチップと比べ，エラーの発生率が増加するように，搭載ラッチ数を増やし，PMOS トランジスタのゲート幅を13.6%，NMOS
トランジスタのゲート幅を28% まで縮小させており，シミュレーション実験による臨海電荷量を約16% まで低下させている．
参考文献：坂田，難波，伊藤，" ソフトエラー対策ラッチの調査と分類，" 信学技報 FIIS，2008年．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：メモリ

クロックジッタに配慮した Jitter-Shaper と，ジッタ特性改善をねらった VCO と，TDC テスト用位相変調回路
法政大学理工学部

七田 洸介 , 増田 秀太 , 小野寺 優輝 , 渡辺 光 , 嘉藤 貴博

概要：本試作では Jitter-Shaper，単体 VCO，TDC テスト用位相変調回路，400MHz-LVDS を試作した．過去に設計した Jitter-Shaper に加えて，クロックジッタの影響がより低減できる回路構成を検討し，本 Chip に実装，評価を行い，特性改善を確認する．VCO はテールフィードバッ
ク型を検討し，テールカレントの制御が無い通常の VCO に対して，よりジッタ特性の改善ができることを期待して設計，実装を実施した．またインダクタの S-para 測定のためのインダクタ

TEG も実装した．TDC テスト回路は，時間分解能2.5psec の TDC 評価を可能にすることをター

ゲットとして，より安価で，容易にテストできること目標として実装した．また1MHz の変調信号の生成を目標とした．外部で測定器をつかって1MHz の信号を生成するのは，非常に高価な測定器を必要とする．上記の観点から，安価，かつ容易な試験ができるテスト回路の実装と評価ができると考えた．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，

Keysight 社 ADS， トランジスタ数：10,000～100,000（PLL, A-D/DC-DC コンバータなど）

48

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ

積層型3次元 IC のチップ内の温度分布の解析
富山県立大学工学部

牛田 慧 , 岩田 栄之 , 松田 敏弘

概要：MOSFET の微細化と VLSI の高集積化によって，消費電力が増大し，VLSI 内に局所的な高温箇所が発生し，回路の特性や信頼性などに影響するチップ内温度分布の不均一性が問題となっている．また，複数の LSI を積層した3次元 IC の開発も進められているが，熱伝導率の小さい接着層によって，温度が上昇する．したがって，現在の熱伝導シミュレータは LSI の設計に非常に有用であるが，シミュレーションの精度をさらに高めるためにも，実験による実測値との比較・検証は必要不可欠である．本研究では，熱源となる抵抗とそのまわりに配置されたダイオードからなるテスト回路を LSI として設計・試作し，実測とシミュレーションを用いて LSI

し，熱源となる抵抗1個と，温度センサダイオード32個で構成されているブロックを24個 配置し，熱源や配線パターン等による温度分

布の変化を解析できるようにした．さらに，このテストチップを2層の積層した3次元 IC について，上下層のチップの発熱がそれぞれの温度分布に及ぼす影響を解析している．

参考文献：S. Ushida, Y. Mukai, T. Matsuda, H. Iwata, T. Hatakeyama, and T. Ohzone, “Analysis of Temperature Distribution in Stacked
IC with Three Tier Structure,” Proc. IEEE Electron

Devices Technology and Manufacturing Conference (EDTM), 2018.

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

脳波測定用同期型ノッチフィルタの試作及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

3-3
第3章 チップ試作結果報告

内の温度分布を解析することを目的としている．本テストチップでは，サイズを5mm 角に拡大

中野 誠彦 , 三河 樹由 , 吉田 祐威

慶應義塾大学理工学研究科

田中 稜也 , 出口 卓己 , 福岡 龍人 , 河添 翔平 , 外村 崇史 , 銭林 大悟

概要：脳波などの生体信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究に広く用いられている．低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，これらをオンチップで実現することを目指している．今回のチップ設計では，同期型ノッチフィルタと制御に用いる VCO と PLL について，前回の設計より改良を行った上で試作を行った．また，脳波取得回路の多重化手法についての検証も行った．自立動作可能な LSI チップのための，オンチップ太陽電池と電源回路とアプリケーション回路の研究を行っている．電源回路は太陽電池の出力を6V 以上に昇圧することで様々なアプリケー

ション回路の動作を目指す．本試作では，前回の試作で設計した太陽電池のうち，優れた性能を得られたものに関して拡散層を用いた改良を行い，性能が改善されるかを検証した．また，MOS メモリ動作用チャージポンプについて，以前の設計よりさらに段数を増やしたものを試作した．

設計期間：7人月以上，8人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

0.6V 動作 PWM 差分演算回路（Analog/PWM/Digital 変換器を含む）
山形大学大学院理工学研究科

小嶋 文也 , 原田 知親

概要：集積回路の低電圧化に伴い，振幅に情報を持つアナログ信号を時間軸に情報を持つ PWM

信号に変換することで，微小信号でもノイズの影響を受けにくく情報処理を可能とする，アナログ /PWM 変換回路を提案してきた．そこで，本試作では，パルス遅延を利用した PWM 変換
回路と PWM 信号の差分演算回路，さらに差分演算で得られた PWM 信号をさらにデジタル信号へと変換する TDC（Time to Digital Converter）を含めた9bit デジタル出力 PWM 差分演算回路の設計を0.18&#181;m CMOS プロセスを用いて行った．設計目標については，サンプリング周

波数100kHz 以上，消費電力をアナログ /PWM 変換（差分演算）で1&#181;W，PWM/ デジタル
変換で1&#181;W，計2&#181;W 以下と定めた．

参考文献：[1] 小嶋文也 , 原田知親 ,"0.6V 動作9bit デジタル出力 PWM 差分演算回路 ", 信学技報 , vol. 118, no. 173, ICD2018-19, pp. 35-40,
2018年8月

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

49超低電力身体モニタリングシステムのための回路ライブラリの改良
兵庫県立大学大学院工学研究科
兵庫県立大学工学部

北田 友嗣 , 前中 一介

水谷 友哉

概要：本研究室では，身体に張り付けることで生体情報を測定する小型システムの研究・開発を行っている．複数の MEMS センサとアナログ / デジタル信号処理 LSI を組み合わせることにより，超低消費電力で小型なデバイスの開発を目指している．本試作では，前回までの試作で設計していた，デバイスの実現に必要な回路ライブラリの改良を目的として，（1．OP アンプ，

（2．心電増幅用計装アンプ，（3．MEMS センサ向け静電容量検出回路の試作を行った．OP ア
ンプは，unity gain stable ではないものの，動作が確認できた．ただし，内部消費電流特性がシ

第3章 チップ試作結果報告

3-3

ミュレーションと大きく異なっており，現在原因を調査中である．次に心電増幅用計装アンプについても，正常な動作が確認できた．また，静電容量検出回路については，出力スケールを変更できる機能の追加など，アプリケー
ションを意識した改良を行っていたが，こちらも正常な動作が確認できた．

設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys
社 HSPICE(RF)， トランジスタ数：100～1,000
A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL,

マイクロ波帯 D 級電力増幅器
東京理科大学理工学部電気電子情報工学科

楳田 洋太郎 , 高野 恭弥

東京理科大学理工学研究科電気工学専攻

小池 悠介 , 明神 史典

概要：本試作では，マイクロ波帯 D 級電力増幅器の設計を行った．近年，移動体通信システム

として大容量な通信，送信機の無線回路には小型化及び低消費電力化が求められている．高効

率な電力増幅器として，スイッチング動作を行う電力増幅器が知られている．スイッチング電力増幅器は，回路動作時に電圧と電流の時間波形の積をゼロにすることにより，理論上100% の効率が得られるという特徴を持つ．スイッチング電力増幅器の一つとして，スイッチング電源として動作する D 級電力増幅器が提案されている．本試作で設計した D 級電力増幅器は
RO1817_3で試作した D 級電力増幅器の設計を改善したものである．RO1817_3試作では信号線の引き出し部分に分布定数線路を使用していないため，インピーダンス・ミスマッチによる特性劣化の懸念があったが，本試作では50Ω分布定数線路の採用によりミスマッチを低減する設計を行い，特性改善を図った．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：～10 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

マイクロ波帯ダブルバランスドミキサ
東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎 , 高野 恭弥

澤田 晟 , 畑 慎太郎

概要：本試作では，直交アップコンバージョンに使用するマイクロ波帯ダブルバランスドミキ
サの設計を行った．周波数ミキサは送受信機の RF フロントエンドには必要不可欠な回路素子であるが，その中でもダブルバランスドミキサ（ギルバートセル）は高い線形性と優れたポート間アイソレーション特性を持つことから送受信機で広く利用されている．本試作ではマイクロ波帯で高精度なダブルバランスドミキサを実現するために，整合回路の設計や，レイアウトの最適化を行った．負荷にはポリシリコン抵抗を用い，出力抵抗が50Ωになるように設計を行った．ベースバンド信号，局部発振信号，RF 信号は全て差動信号であるため，差動信号用の RF
パッドを用いた．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：～10 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

50

ミリ波デバイス評価用素子
東京理科大学理工学部電気電子情報工学科 楳 田 洋太郎 , 高野 恭弥 , 田中 駿太郎 , 萩原 豊之 ,平野 勝彦 , 山木 夏
概要：本試作ではミリ波帯まで対応したデバイスモデルを作成するために，デバイス評価用素子を設計した．ミリ波帯で動作する回路を設計するためにはミリ波帯まで対応したデバイスモ
デルが必要である．また，ミリ波帯でデバイスを動作させるためには寄生成分を減らしたレイ
アウトが求められる．そこで，伝送線路，nMOSFET，pMOSFET，インダクタ，キャパシタ

についてレイアウトの最適化を行い，スケーラブルモデルを作成するために，サイズの異なるデバイスを複数設計した．伝送線路は特性インピーダンスが50Ωになるように電磁界解析を用した．

設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

耐放射線・光再構成型ゲートアレイ
静岡大学総合科学技術研究科

渡邊 実

3-3
第3章 チップ試作結果報告

いて設計を行った．また，インダクタやキャパシタについても電磁界解析を行いサイズを決定

概要：光再構成型ゲートアレイ VLSI を試作した．耐放射線・光再構成型ゲートアレイ（Optically

Reconfigurable Gate Array）はホログラムメモリ，レーザアレイ，ゲートアレイ VLSI から構成

される．ゲートアレイの基本的な構成は FPGA（Field Programmable Gate Array）と同じで，

Look-Up Table やスイッチングマトリックスから構成されるが，ホログラムメモリ内に回路情報を蓄え，この回路情報はゲートアレイ VLSI のフォトダイオードを介してプログラムされる．
フォトダイオードアレイとホログラムメモリ間の並列構成により，本プログラマブルゲートア
レイでは，いかなる箇所に故障が生じたとしても構成回路のみは故障しない．この結果，既存の FPGA では難しい，故障個所を避けての運用が可能になり耐放射線性能が劇的に改善できる．

以前の試作から若干の改良を加えた試作であり，耐放射線試験で消費するチップの補充のために試作した．

設計期間：0.1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：ニューテクノロジ

51

平成30年度第2回ローム CMOS 0.18um 試作（RO18182）
ミリ波測定用 TEG
東京大学工学系研究科
東京大学 VDEC

原 崇文

飯塚 哲也

概要：本試作では，ミリ波測定における要素回路の測定用 TEG の設計を行った．まずは，コプ

レーナ導波路のモデルを用いて設計した伝送線路の試作を行った．伝送線路はグランドと伝送

第3章 チップ試作結果報告

3-3

線路間の幅と伝送線路の幅を調整することによって140GHz で50Ωとなるように設計を行った．
その伝送線路のディエンべディングを行うために長さの異なる4種類の伝送線路の測定用 TEGを載せた．また，曲がりの部分における伝送線路の特性を求めるために，曲がりを含んだ5種類の伝送線路の測定用 TEG の作成を行った．本論文では，オンチップアンテナ下のシリコン基板を除去することによる損失の低減の実測による評価を目的としており，アンテナとしてブロー

ドサイドアレーを用いる．ブロードサイドアレーには差動入力が必要であり，測定機器の都合上シングルエンドの入力を作動信号に変換するバランが必要となる．そこでバランの作成を行い，バランとブロードサイドアレーを測定するための TEG の作成をおこなった．
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

メタルフリンジキャパシタを用いた
CMOS プロセス互換な不揮発性メモリセルの TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

田中 一平 , 木村 知也

宮内 悠太 , 今川 隆司 , 越智 裕之

概要：配線間容量を利用したメタルフリンジキャパシタを NMOS トランジスタのゲートに接続することにより，フラッシュメモリと同様なフローティングゲート構造を標準 CMOS プロセスで実現することが可能であることに着目し，これを用いた不揮発性メモリの実現に向けたメモ
リセルならびに読み書き回路からなる TEG を試作した．高い集積度を実現するため，メタルフ

リンジキャパシタはクロストークノイズの影響を受けにくい Fishbone-in-Cage Capacitor（FiCC）を採用し，超低消費電力での動作を可能にするため，書き込みや消去は FN トンネリングで行う．
本試作チップには上記のほか，オンチップ太陽電池，光センサなどの TEG も搭載している．
設計期間：3人月以上，4人月未満
数：1,000～10,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：メモリニューロン CMOS インバータ型ハミング距離判定回路
東海大学情報通信学部

福原 雅朗 , 大塚 陸 , 山田 海貴 , 浅川 颯馬

東海大学情報通信学研究科

藏野 貴教 , 恩地 夏央

概要：8bit で構成されている2つのデータのハミング距離と参照距離の大小関係を比較するニューロン CMOS インバータを用いたハミング距離判定回路が含まれているチップとなっています．
今回，この初期電荷の影響を防ぐことができる FG キャリブレーション回路を使用したハミング

距離判定回路の試作を行いました．これにより，シミュレーションだけでなく，実機での検証を行うことができるため，FG キャリブレーション回路が理論通り動作していることが確認できます．今回のチップでは前回のものと同様に，FG キャリブレーション回路を使用していないハ
ミング距離判定回路も設計しています．これにより，FG キャリブレーションがあるものと，ないものの比較を行うことができます．また，ハミング距離判定回路に使用されているクロックドニューロン CMOS インバータと，SRAMの単体回路も同時に試作することで，各回路が正常に動作しているのか確認ができるようにしています．そして，今回試作したチップの中にはこの回路を使用した4bit 4wordCAM も同時に試作を行っているため，CAM として試作した場合での評価も行うことができる
ようなチップとなっています．

設計期間：3人月以上，4人月未満
数：1,000～10,000

52

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：メモリ

半導体電力分配器
中部大学工学部

宮本 順一

概要：太陽電池など再生可能エネルギーを電力に変換する素子単体の出力電圧は，0.6V 程度と極めて低い．一般的に用いられているブロッキングダイオードを使用する手法は，このダイオー

ドの電圧降下があるため素子の並列接続には適用できない．従って，直列接続に難がある発電
素子，あるいは異種の発電素子の組み合わせての電力抽出は不可能であった．ここで低電圧出力素子からでも高効率で電力を取り出せる「半導体電力分配器」を考案し，VDEC にて試作し，これを適用することで多数個の並列接続素子から，その総和電力を集積して取り出すことに成功した．この LSI の評価には CTS 社の簡易テスタ，CX1000P を用いている．以前試作した器を制御できるように，内部 VDD は1.8V のまま，外部インターフェースを3.3V に対応できるようにリファインを行った．特許については学内審査を経て審査請求したが，拒絶査定がきて現在これに対するアクションを行っている．

参考文献：宮本，他，” 半導体集積技術を用いたエナジー・ハーベスティング応用新発電システム ”，2018年度中部大学工学部紀要，
2019.3.31

設計期間：0.1人月以上，0.5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジス
タ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：その他

準安定状態回路を用いた真性乱数生成回路の製作
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

3-3
第3章 チップ試作結果報告

RO1817_4の評価をもとに，CX1000P のテスタではなく，市販のマイコンからでも本半導体分配

荒井 建輝

小松 聡

概要：本試作ではシミュレーションや通信情報の暗号化などに使われる乱数の脆弱性を改善すべく，規則性のない乱数を生成することを目的とした乱数生成回路を設計し実装した．乱数源には外部のノイズを用いるために，リングオシレータのジッタに加えて，準安定状態回路を用いている．準安定回路とは，出力値を0と1の中間の電圧にし，外乱によって出力結果が決定される回路であり，乱数の生成速度を改良している．また，素子による乱数の偏りを改善すべく，
多入力 XOR を用いて補正をかけている．本回路の設計前に FPGA 上に提案回路を実装し，計測した中での一番性能が高い回路を採用している．本設計回路は Verilog-HDL を用いて設計しており，実装前に検証用として FPGA で同様の回路を実装している．そのため FPGA と実際の設計した回路と生成周波数に対する出力乱数について，どのように変化するのかを今後検証していく．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence
社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：100,000～1,000,000 試作ラン：ローム CMOS 0.18μ m

2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ

Flash ADC，VLL ADC，Pipeline ADC，時間差増幅回路
芝浦工業大学工学部

佐々木 昌浩 , 石井 雅樹 , 大谷 健吉 , 宮下 航 , 萬羽 敦史

概要：本試作では異なる複数の回路を実装した．1つ目の回路は時間差比較型の6-bit Flash 型 A/
D Converter である．この回路は高速・低消費電力動作を実現するため，コンパレータ部やプリアンプ部に改良を行っている．また，回路の動作 CLK を出力するパッドを用意することで，出力信号と測定器との同期を取ることができるようにしている．2つ目は8-bit Voltage Locked Loop

型 A/D Converter を試作した．以前に試作した回路からアップダウンカウンタの回路構成をリッ

プルキャリー型からキャリールックアヘッド型に変更したことにより高速化を図っている．2つ目は10-bit Pipeline 型 A/D Converter を試作した．この回路も以前試作を行っているが，縦続接続された各パイプラインステージのキャパシタとオペアンプの面積を後段になる毎に縮小した方式に変更することにより小面積化と低消費電力化を図っている．4つ目は時間差増幅回路を試作した．以前試作した回路を見直し，SR

ラッチの容量負荷を削減と NAND の構成を変更したことにより入力時間範囲に制限をなくしつつ利得向上と高速化を図っている．5つ目の回路は上記の時間差増幅回路において後段の回路をインバータに変更し，4つ目の回路から貫通電流を減らすことにより低消費電力化を図っている．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Keysight 社 ADS， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

53ynuR018_18_2
横浜国立大学理工学府

弘中 祐樹 , 吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性，低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている．だが，駆動力や集積度が低いという欠点があり，SFQ
回路単体での大規模回路作製は困難である．そこで高速性，低消費電力性に優れた SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読

み出し，かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している．このチップにはプロセスの最小幅で設計した8T-SRAM セルで構成されるメモリアレイ（容量64-kb），デコーダ，及び21個のセルフバイアス型差動増幅器（アンプ）が実装されている．回路構

第3章 チップ試作結果報告

3-3

成やレイアウトは以前までに完全動作実証に成功した CMOS メモリと同等のものを実装した．

目的は高速動作評価に対応した SFQ プロセッサを用いた SFQ/CMOS ハイブリッドシステムの動作実証であり，目標動作周波数は100
MHz である．測定環境の都合上，高速動作の評価は現時点で行っていないが，100 kHz の低速測定におけるファンクションテストにて
SFQ/CMOS ハイブリッドシステムの全要素回路の正常動作が得られている．
設計期間：0.1人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：メモリ

動き推定機能を有する１画素４セル構造イメージセンサ
東京理科大学工学研究科

荒谷 智広 , 浜本 隆之

概要：2×2セルを4画素に1つの割合で画素アレイ上に周期的に配置したイメージセンサを設計した．蓄積途中のフォトダイオードの電圧を非破壊で読み出し，画像を1枚取得する間に並行して被写体の空間・時間勾配を算出し，後段信号処理により動きベクトルを算出することを考えている．本チップは縦128×横128画素のイメージセンサで，標準的な3トランジスタ構成の電圧 APS 型フォトダイオードアレイにより構成されており，画素回路とセル回路ではフォトダイ
オードの大きさのみが異なる．本イメージセンサは画素アレイ，垂直走査回路，画素値出力用列回路，空間・時間勾配

算出用列回路およびアナログ出力バッファから構成される．2×2セルをセル1～4とすると，垂直走査回路における画素

選択回路とセル選択回路では，画素とセル4の読み出しのための行選択信号と，セル1～3の読み出しのための行選択信
号がそれぞれ生成され，画像1枚を取得する間にセル1～3の読み出しを複数回行うことが可能である．画素とセル4の出力は共通の信号線で繋がれ，セル1～3の出力はそれぞれ独立した信号線になっている．読み出しは列並列で行われ，非破壊読み出し方
式を用いることで2×2セルにおける空間・時間勾配をアナログ回路で算出し，勾配を A/D 変換した後にディジタル回路で動きベクトルの算出を行う．

設計期間：2人月以上，3人月未満
数：10,000～100,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ

チップ種別：イメージセンサ / スマートセンサ

ニューラルネットワーク用モジュールの試作
日本大学理工学部 佐 伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑 , 市野 栄一 , 唐鎌 侑馬 , 伊藤 大輝 ,鈴木 塁 , 白江 健太郎
概要：本試作チップでは，①神経細胞モデル1（作成：小澤）②神経細胞モデル2（作成：市野）③神経細胞モデル3（作成：佐々木）④バーストニューロンモデル（作成：小澤）⑤介在細胞5段（作成：伊藤）⑥ TDSTD モデル（作成：唐鎌）⑦アマクリン細胞モデル（作成：鈴木）⑧

水平細胞モデル（作成：白江）⑨ヒステリシス付きインバータ1（作成：小澤）⑩ヒステリシス付きインバータ2（作成：佐々木）⑪神経ネットワーク（リピート制作）の試作を行った．詳細は下記の通りである．
・細胞体モデル（神経振動子）は，各自のネットワーク用途に設計したパラメータで作成・バーストニューロンモデルは，ヒステリシス付きインバータを用いて作成・

介在細胞集団は，バースト CPG ネットワーク用途として作成・アマクリン及び水平細胞モデルは前回の PD を使用した網膜モデル用途として作成・TSTDP は，以前作成した TSTDP の改良版として再設計

設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)，
トランジスタ数：100～1,000

54

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：ニューテクノロジ

ニューロモーフィックシステム
最表面端子露出型
龍谷大学理工学部

アクティブマトリクス型

木村 睦

概要：ニューロモーフィックシステムの LSI である．32x32のニューロン素子を備える．ニューロン素子は，2個のインバータから成るデジタル回路で，1入力と正論理と負論理の2出力である．
ニューロン素子のアクセスは，アクティブマトリクス型のフルアクセスである．シナプス素子
は，最表面端子露出型の電極上に薄膜成膜をして相互接続することで形成される．薄膜成膜としては，アモルファス酸化物半導体である，In-Ga-Zn-O（IGZO）および Ga-Sn-O（GTO）を想定している．または，シナプス素子は，微細 MOSFET の相互接続による．前述の正論理と負論理のいずれかの出力に接続することで，協調性シナプスまたは対立性シナプスとなる．直近

築される．アプリケーションは汎用であるが，特に連想メモリに応用できると思われる．なお，本チップはシナプス素子の特性変動により，使い捨てのため，継続して試作している．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：ニューテクノロジ

サイクリック AD コンバータと VCO とDC/DC コンバータに使用するコンパレータ
中央大学理工学部電気電子情報通信工学科

杉本 泰博

3-3
第3章 チップ試作結果報告

隣接のニューロン素子をシナプス素子で相互接続した，セルラーニューラルネットワークが構

中央大学大学院理工学研究科電気電子情報通信工学専攻 高 橋 正広 , 磯野 友寛 , 野口 純平 ,星 佑太

概要：近年，汎用性の高い A/D 変換器として逐次比型（SAR）A/D 変換器が多く用いられている．しかし，その構成上13bit 以上の高い精度を実現することは難しいとされている．そこで我々の研究室では14bit 精度を実現する A/D 変換器として，スイッチトキャパシタの原理を用いたサ
イクリック A/D 変換器を提案する．この A/D 変換器の信号処理には，信号をディジタル値に変換し残差を二倍して次のサイクルへ伝達するビットブロック回路が利用される．以上の様なビットブロック回路を用いたサイクリック A/D 変換器を試作した．傷をつけない血糖値センサ実現の研究をしている．PLL を用いた誘電率センサを応用して PLL を用いて血糖値センサを実現しようと考えている．そのため，PLL に必

要な VCO を試作した．ヒステリシス制御方式電源回路の設計手法の向上の研究をしている．新しく考案した手法でのシミュレーション
結果と実際に製作した回路の動作を測定するためヒステリシス制御方式電源回路の一部であるコンパレータを試作した．
設計期間：6人月以上，7人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100～1,000

ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：

キャリブレーション不要なプリエンファシス・パルス回路の設計
静岡大学工学部

丹沢 徹

概要：1．はじめに大規模メモリアレイのワード線やディスプレイのカラム線は RC 遅延律速となっており，アクセス時間増大の主な要因となっている．アレイサイズの大きな3D NAND や Flat panel display では配線遅延低減のためパルスの初期期間だけ電圧を高めたプリエンファシス・パルスが用いられている．最適なパルス幅は遅延線の寄生抵抗や寄生容量に依存するため，従来技術では出荷テスト時にアレイの抵抗を測定してその結果に応じてパルス幅を調整する方法，あるいはパル
ス幅を振って遅延時間を測定して遅延が最短となるようなパルス幅に調整する方法が取られてきた．そこで本研究では，これらのテストコストを削減できる提案のプリエンファシス・パル
ス発生回路を設計して，その回路性能の実証を行うことを目的とする．
2．試作したチップ

ローム0.18um（2.5mm 角）で Poly-Si 抵抗と MIM キャパシタから RC 遅延線を構成，コンパレータとスイッチを搭載して，回路の動作を検証した．修士1年一名が一月で Virtuoso, HSPICE, Calibre を用いて 設計．
設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社

HSPICE(RF)， トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：メモリ55

電気化学測定用センサー電極アレイチップ
立命館大学理工学部

宇野 重康 , 吉田 豊

概要：集積回路チップ上に直接溶液を滴下して，溶液中の化学物質等による電気化学反応を測定するための微小電極センサーをアレイ化したチップを試作した．配線用メタルの最上位層に一辺50um の PAD 領域を定義し，開口露出した金属表面に無電解金メッキ加工を行うことで電気化学センサーとした．この電極を16×16アレイ化し，それぞれに MOS スイッチを設け，そのゲート信号により任意の単一電極にランダムアクセス可能とした．また，ゲート信号を発生させるため，外部から4bit 信号をうけることで16出力の一つにゲート信号を発するデコーダー回
路・マルチプレクサー回路を試作し，その動作を確認した．さらにそこで用いられる要素回路

第3章 チップ試作結果報告

3-3

を個別に搭載し，その動作検証を行った．合わせて，非常に低い起電力の化学電池からのエネ

ルギーを得て，その起電力に応じた周波数で発振し信号出力するセンサー回路及びその要素回路を搭載し，その動作を検証した．
設計期間：1人月以上，2人月未満
数：～10

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

RISC-V CPU を搭載した SoC
電気通信大学情報ネットワーク工学専攻

萩原 今朝巳 , 範 公可 , 石橋 孝一郎

概要：近年注目を集めているオープンな命令セット・アーキテクチャ（ISA）である RISC-V を実装する CPU を搭載した SoC の設計と試作を行った．本 SoC には RISC-V CPU の他，UART，
SPI，PWM，GPIO 等の周辺 I/O を搭載している．ベース・デザインとして，RISC-V に関連する IP や SoC を開発している SiFive 社がオープンソースとして公開している FPGA 開発環境

（https://github.com/sifive/freedom）を利用した．これにより，短期間で本格的な SoC を設計することができた．試作したチップを Dhrystone 2.1ベンチマーク・プログラムで評価し，動作周

波数75MHz，消費電力187mW（1.8V，室温）で動作することを確認した．動作周波数はほぼ設

計値（80MHz @typ.）通りであったが，消費電力は想定よりも大きくなった．その主な理由は，

クロック・ゲーティングを実装しなかったためと考えている．クロック・ゲーティングを実装すれば，消費電力を1/2程度に低減できると見込んでいる．

設計期間：0.1人月以上，0.5人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence
社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 Formality， トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：マイクロプロセッサ

2.5GHz-LC 共振型 - デジタル制御発振器と，
MULtiple- デルタシグマ TDC，および制御用 SPI 回路
法政大学理工学部

嘉藤 貴博

概要：本試作では2.5GHz-LC 共振型 - デジタル制御発振器，Multiple- デルタシグマ TDC，制御

用 SPI 回路を試作した．デジタル方式の周波数逓倍 PLL は，Time-to-Digital-Comparator（TDC）
が必要である．このとき一般には TDC へ入るリファレンスクロックの周波数で位相比較されるが，Multiple-TDC は，リファレンスクロックの逓倍の周波数（本検討は x8）で位相比較が可能である．本チップでは，Multiple-TDC の中のデルタシグマ TDC，電流生成回路，制御用の SPI回路を試作した．制御用 SPI は以前の試作で問題のないものを搭載し，端子の削減に貢献している．サンプリングクロックを内部生成する2.5GHz-LC 共振器によって，内部で高速なサンプ

リングクロックを生成し，デルタシグマ TDC の特性改善が期待できる．発振器はデジタル制御

なので，外部で分周クロックをモニタしながら，おおよそ目的の周波数に調整した後は，フリーランでサンプリングクロックを供給する予定．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，

Synopsys 社 NanoSim， トランジスタ数：10,000～100,000
グ（PLL, A-D/DC-DC コンバータなど）

56

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナロ脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦 , 三河 樹由 , 吉田 祐威

慶應義塾大学理工学研究科

田中 稜也 , 出口 卓己 , 河添 翔平 , 福岡 龍人 , 外村 崇史 , 銭林 大悟

概要：脳波などの生体信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用途に広く用いられている．生体信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．今回のチップ設計では，同期型ノッチフィルタ用の PLL の改良及び，脳波取得増幅器の多重化手法，同手法を用いた AD 変換のためのΔΣ変調器に関して試作し検証を行った．自立動作可能な LSI チップのための，オンチップ太陽電池と電源回路とアプリケーショ

リケーション回路の動作を目指す．本試作では，単一及び連結した太陽電池の性能差の検証，これまでに提案及び設計した電源回路について，同一条件で性能比較を行うための回路を試作した．
設計期間：7人月以上，8人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

マイクロ波帯 D 級電力増幅器
東京理科大学理工学部電気電子情報工学科

3-3
第3章 チップ試作結果報告

ン回路の研究を行っている．電源回路は太陽電池の出力を6V 以上に昇圧することで様々なアプ

楳田 洋太郎 , 高野 恭弥

東京理科大学理工学研究科電気工学専攻

小池 悠介 , 明神 史典

概要：本試作では，マイクロ波帯 D 級電力増幅器の設計を行った．近年，移動体通信システム

として大容量な通信，送信機の無線回路には小型化及び低消費電力化が求められている．高効
率な電力増幅器として，スイッチング動作を行う電力増幅器が知られている．スイッチング電力増幅器は，回路動作時に電圧と電流の時間波形の積をゼロにすることにより，理論上100% の効率が得られるという特徴を持つ．回路方式の一つとして，スイッチング電源として動作する
D 級電力増幅器が提案されている．本試作で設計した D 級電力増幅器は RO1818_1で試作した D
級電力増幅器の設計を改善したものである．RO1818_1試作では，インダクタが回路の他部分との電磁界干渉を起こしやすい問題があったが，適宜グランドを配置し，干渉低減を図った．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：～10 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

マイクロ波帯ダブルバランスドミキサ
東京理科大学理工学部電気電子情報工学科
東京理科大学理工学研究科電気工学専攻

楳田 洋太郎 , 高野 恭弥
澤田 晟 , 畑 慎太郎

概要：本試作では，直交アップコンバージョンに使用するマイクロ波帯ダブルバランスドミキ
サの設計を行った．周波数ミキサは送受信機の RF フロントエンドには必要不可欠な回路素子であるが，その中でもダブルバランスドミキサ（ギルバートセル）は高い線形性と優れたポート間アイソレーション特性を持つことから送受信機で広く利用されている．本試作で設計したダブルバランスドミキサは RO1818_1で試作したダブルバランスドミキサの設計を改善したものである．RO1818_1試作では，信号線の引き出し部分に分布定数線路を使用していないため，イン

ピーダンス・ミスマッチによる特性劣化の懸念があったが，本試作では50Ω分布定数線路の採用によりミスマッチを低減する設計を行い，特性改善を図った．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：～10 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

57

60GHz 帯送受信機用要素回路
東京理科大学理工学部電気電子情報工学科 楳 田 洋太郎 , 高野 恭弥 , 田中 駿太郎 , 萩原 豊之 ,平野 勝彦 , 山木 夏

概要：本試作では60GHz 帯送受信機に必要な要素回路を設計した．必要な要素回路の中でも今回は，アップコンバージョンミキサ，ダウンコンバージョンミキサ，中間周波数（IF）増幅器，
ベースバンド増幅器について設計を行った．デバイスには RO1818_1で試作したミリ波デバイスを用いた．60GHz アップコンバージョンミキサにはシングルバランスドミキサの構成を，60GHz
ダウンコンバージョンミキサにはゲート注入型ミキサの構成を，IF 増幅器とベースバンド増幅器には容量中和技術を用いた構成を用いた．また，60GHz の差動信号をシングルエンド信号に

第3章 チップ試作結果報告

3-3

変換するためにラットレースバランを用いた．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATMなど）

耐放射線・光再構成型ゲートアレイ
静岡大学総合科学技術研究科

吉永 透 , 渡邊 実

概要：耐放射線・光再構成型ゲートアレイ VLSI を試作した．耐放射線・光再構成型ゲートアレ

イ（Optically Reconfigurable Gate Array）はホログラムメモリ，レーザアレイ，ゲートアレイ

VLSI から構成される．ゲートアレイの基本的な構成は FPGA（Field Programmable Gate Array）と同じで，Look-Up Table やスイッチングマトリックスから構成されるが，ホログラムメモリ
内に回路情報を蓄え，この回路情報はゲートアレイ VLSI のフォトダイオードを介してプログラムされる．フォトダイオードアレイとホログラムメモリ間の並列構成により，本プログラマブ
ルゲートアレイでは，いかなる箇所に故障が生じたとしても構成回路のみは故障しない．この
結果，既存の FPGA では難しい，故障個所を避けての運用が可能になり耐放射線性能が劇的に改善できる．本チップには TMR 型のゲートアレイも実装され，トータルドーズ耐性に加えてソフトエラー耐性も高めている．

設計期間：0.1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，

Mentor 社 Calibre，Mentor 社 ModelSim， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ チッ
プ種別：ニューテクノロジ

時間軸領域で演算を行うニューロモルフィック集積回路
中央大学理工学研究科
中央大学理工学部

竹内 健 , 鈴木 健太 , 能美 奨

上村 公紀

概要：これまでのコンピュータ（ノイマン型コンピューティング）はムーアの法則に従い，ト

ランジスタの微細化により性能向上を行ってきた．しかし近年，消費電力など様々な観点からトランジスタの微細化が限界を迎えようとしている．そこでコンピュータの性能を向上させる
新たな試みとして非ノイマン型アーキテクチャの研究が進められている．その中でも脳の構造を模倣したニューロモルフィックコンピューティングが注目されている．ニューロモルフィッ
クコンピューティングは多くの行列演算を並列に行うことが可能である．しかし，ニューロモ
ルフィックコンピューティングの研究の多くはアナログ回路や不揮発性メモリを用いて電圧や電流を演算するため消費電力が高くなってしまう問題がある．本試作では時間領域で演算を行うことで消費電力を抑えるニューロモル
フィック集積回路の検討を行った．今後は試作チップの動作確認を行い，アプリケーションとの組み合わせを検討する予定である．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)，
トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コ
ンバータなど）58光通信用トランスインピーダンスの電源ノイズ低減手法実証チップ
滋賀県立大学工学部

谷村 信哉 , 田中 大夢 , 土谷 亮

概要：本チップは，複数の光通信用アナログフロントエンドが同一チップに並列実装された際の電源ノイズ低減手法を実証するためのチップである．複数チャネルが並列実装された場合，共有する電源・グラウンド線のノイズを介してチャネル間の干渉が発生する．電源・グラウンドの安定化にはデカップリングキャパシタを用いるが，多チャネル化のためには省面積化の要求があるため巨大なデカップリングキャパシタを挿入するのは好ましくない．
本チップは，アナログフロントエンド初段であるトランスインピーダンスアンプと出力バッファを複数と，ワイヤ
ボンディングによる電源・グラウンドの電位変動を再現するためのインダクタを搭載した TEG を搭載した．測定はすべてオンウェハプロービングで行ない，提案構成のノイズ削減効果を確認した．シミュレーションによる検証

参考文献：谷村，土谷，野口，井上，岸根，「多チャンネル実装トランスインピーダンスアンプにおける電源ノイズ削減フィルタの設計
手法」，電子情報通信学会 総合大会，C-12-14，2019年3月 .

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

光プローブ電流センサ向けオフセット補正光電流変換 CMOS
アナログフロントエンド回路の広帯域化及び同相除去比の改善
信州大学総合理工学研究科
信州大学工学部3-3
第3章 チップ試作結果報告

は電子情報通信学会 総合大会［1］に発表済みで，実測による検証を含む成果は国際会議に投稿する予定である．

高木 憲太郎 , 宮地 幸祐

清水 昂 , 塚田 芳寿

概要：本試作ではディジタル制御によるオフセット補正を用いた光プローブ電流センサ向け広帯域アナログフロントエンド（AFE）回路の設計を行った．本回路では光プローブ電流センサ

からの入力電流を想定し主に入力バッファ段，電流電圧変換段，出力バッファ段から構成される．本回路ではオフセット電圧を除去するために，逐次比較アルゴリズムを用いたディジタル
DC オフセット補正機構を搭載しており，DC 信号の測定を可能にした．また，フォトダイオー
ドの寄生容量をトランスインピーダンスアンプ（TIA）の入力から分離するために，入力バッ

ファとして Regulated-Cascode-Amplifier を使用し，それによって TIA の帯域増加を図った．加えて，出力バッファによる同相電圧除去比の劣化を防止するため，出力バッファに4入力全差動アンプを使用した．また，比較のために
出力バッファにシングルエンドオペアンプを使用したものについても設計を行った．

設計期間：10人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，Synopsys
社 Hercules， トランジスタ数：1,000～10,000

A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL,

光受信用アナログフロントエンド回路 TEG4
岐阜大学大学院工学研究科

中嶋 伸吾 , 國枝 衛 , 三輪 祐三久 , 伊藤 大輔 , 中村 誠

概要：我々の研究グループでは，光パケット伝送用アナログフロントエンド回路の設計を行っている．光アクセス（FTTH）や光パケットルータでは，信号強度の異なるパケットデータの送受信を行うため，受信したパケットデータに高速応答可能なアナログフロントエンド回路が求められている．これまでの試作では，高速応答のために入力信号の大きさに応じて利得モードを切替える光電流／電圧変換回路を検討してきたが，今回の試作では信号変化に柔軟に対応できる連続利得制御で高速に利得を可変できる構成を検討し試作を行った．試作 IC の基本動作確認を行ったが，詳細評価は今後行う予定である．また，今回新たに光伝送で高速・長延化に伴い問題となる光分散について電気的に補償する電気分散補償回路（EDC）のテスト回路の試作を行った．特に，フィードフォード制御とフィードバック制御を組み合わせることにより高速動作化を図った．今後は，試作 IC の動
作検証を行い，さらに回路の改良を行っていく予定である．

参考文献：[1] 中嶋伸吾，中村誠，伊藤大輔，“ フィードフォワード構成による DFE 回路の高速化の一検討 ”，電子情報通信学会和文論
文誌，基礎・境界，Vol. J101-A, No.11, pp. 268-272, Nov. 2018.
設 計 期 間：4人 月 以 上，5人 月 未 満

設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社

HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATM

など）

59

遅延故障および IC 間配線の検査用の各種検査容易化回路の試作
徳島大学大学院先端技術科学教育部 神 田 道也 , 宮武 典子 , 大塚 諒哉 , 河野 潤平 , 佐藤 聡観 ,松本 悠汰 , 四柳 浩之 , 橋爪 正樹

概要：遅延故障の検査容易化回路2種と IC 間断線の電気的検査容易化回路3種を含むチップを試作した．1）時間 - ディジタル変換回路組込型検査容易化回路を回路の入出力部およびスキャン

FF 部に実装した遅延故障検査回路を設計した．2）3次元積層 IC 接続部のシリコン貫通ビア（TSV）の遅延故障検査容易化回路用セルを設計し，擬似 TSVTEG と共に実装した．3）注入電

荷量による IC 内断線検査回路を実装した．4）弛緩発振器を用いる断線検査回路を実装した．5）
バウンダリスキャン回路を用いたオンライン電気テスト回路を実装した．各回路について動作

第3章 チップ試作結果報告

3-3

検証を終え，検出可能故障についての実験を行なっている．
設計期間： 8人月以上，9人月未満

設計ツール：Cadence 社 Verilog-XL, Cadence 社 NCVerilog, Synopsys 社 DesignCompiler, Synopsys

社 ICCompiler, Cadence 社 Virtuoso, TOOL 社 Lavis, Mentor 社 Calibre, Synopsys 社 HSPICE(RF)
試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG( 特性評価回路など )低電圧・低面積 CMOS アナログ回路の試作
明治大学理工学部

関根 かをり , 髙瀨 文哉 , 小林 洵也 , 中島 隆治

概要：低電圧・低面積というテーマを根底に置き，評価に必要な回路の試作を行った．以下が試作した回路の概略となる．光伝送の歪み補償を目的としたアナログ FIR フィルタの要素回路であるギルバートセル回路および遅延線それぞれの TEG．PTAT 電圧発生回路とレベルシフト

回路，ソース接地回路を使用して温度特性を低減した基準電圧発生回路の試作．基準電圧発生
回路におけるそれぞれの TEG．これらの回路は測定器による動作確認を通して妥当性の検証を行っている．

設計人数：教職員名 , 学生1名

設計期間： 1人月以上，2人月未満

設計ツール：Cadence 社

Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

60

チップ種別：TEG( 特性評価回路など )トランジスタ数：10,000～100,000

平成30年度第3回ローム CMOS 0.18um 試作（RO18183）
ミリ波測定用 TEG
東京大学工学系研究科
東京大学 VDEC

原 崇文

飯塚 哲也

概要：本試作では，ミリ波測定における要素回路の測定用 TEG の設計を行った．まずは，コプ

レーナ導波路のモデルを用いて設計した伝送線路の試作を行った．伝送線路はグランドと伝送線路間の幅と伝送線路の幅を調整することによって140GHz で50Ωとなるように設計を行った．
を載せた．また，曲がりの部分における伝送線路の特性を求めるために，曲がりを含んだ5種類の伝送線路の測定用 TEG の作成を行った．本論文では，オンチップアンテナ下のシリコン基板を除去することによる損失の低減の実測による評価を目的としており，アンテナとしてブロー

ドサイドアレーを用いる．ブロードサイドアレーには差動入力が必要であり，測定機器の都合上シングルエンドの入力を作動信号に変換するバランが必要となる．そこでバランの作成を行い，バランとブロードサイドアレーを測定するための TEG の作成をおこなった．
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μ m 5.0mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

3-3
第3章 チップ試作結果報告

その伝送線路のディエンべディングを行うために長さの異なる4種類の伝送線路の測定用 TEG

ブロードサイドアレー測定用 TEG
東京大学工学系研究科
東京大学 VDEC

原 崇文

飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行った．ブロードサイドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエン

ドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチッ

プアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プ
ローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこ
で，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部分に接続してもプローブと衝突しないように設計を行った．一つのチップに対して1つの大きさのアンテナを測定するための TEG の作成を行った．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μ m 5.0mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ブロードサイドアレー測定用 TEG
東京大学工学系研究科
東京大学 VDEC

原 崇文

飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行った．ブロードサイドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエン

ドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチッ

プアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プ
ローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこ
で，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部分に接続してもプローブと衝突しないように設計を行った．一つのチップに対して1つの大きさのアンテナを測定するための TEG の作成を行った．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μ m 5.0mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

61ブロードサイドアレー測定用 TEG
東京大学工学系研究科
東京大学 VDEC

原 崇文

飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行った．ブロードサイ
ドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエンドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチップアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこで，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部

第3章 チップ試作結果報告

3-3分に接続してもプローブと衝突しないように設計を行った．一つのチップに対して異なる2つの大きさのアンテナを測定するための TEG の作成を行った．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μ m 2.5mmx5.0mm チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

位相シフト回路 TEG
中部大学工学部

宮本 順一

概要：ローム0.18um のプロセス条件でマイクロ波を取り扱うことができるかを検証するために，

素子 TEG，回路 TEG を搭載した R0610 : PC579GDAR0610 : RO1817_3のリファイン版である．
RO1817_3は，信号取り出しパッド位置とボンディング装置との相性が悪く，専用冶具を用いた測定の結果，信号線の短絡が見受けられ，測定不能の回路があった．このため，取り出しパッドの位置変更を行った．RO1817_3の結果を受け，位相シフト量の再調整も行っている．冶具を用いた評価結果では，位相シフトの再調整については微調整の方向性がつかめた．しかし，遅延回路を，スイッチを介して直列接続した，4ビットバイナリで制御される位相シフト回路については，透過損失が大きすぎて所望の結果が得られなかった．また，ゲート遅延を利用した回路についても同様であった．現在，不良原因を突き止めるべく，評価方法の見直し，回路については様々なモデルをたて不良解析中である．

設計期間：0.1人月以上，0.5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジス
タ数：1,000～10,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

SPAD 画素およびカウント動作の評価実験用チップ
東京理科大学工学研究科

山﨑 智裕 , 浜本 隆之

概要：SPAD 画素および光子検出回数のカウント動作を評価するための，評価実験用チップを試作した．試作チップに実装した画素回路は入射光に対し単一光子を検出可能な Single Photon

Avalanche PhotoDiode（SPAD）のおよびクエンチング回路，検出パルスのディジタル化のための後段ディジタル回路，光子検出回数を検出するためのカウンタ回路から構成される．画素回路の大きさは，高さ31um，幅22um である．画素回路では，クエンチングおよび検出期間のゲー
ティング動作および信号レベルシフトのためのゲート回路までを高耐圧の3.3V 系トランジスタを使い，レベルシフト後のディジタル信号を扱うインバータおよび光子検出回数カウンタを高速動作が可能で低消費電力な1.8V 系トランジスタを用いた．クエンチング回路は NMOS 型を用

いて，バイアス入力および SPAD の強制 Disenable 回路を評価用に導入している．カウント動作はカウント値の出力レンジを評価するた

め16bit のカウンタを搭載した．本回路の評価では SPAD をアバランシェ降下させるために必要なブレークダウン電圧の評価，クエンチング回路の印加電流量調整と DeadTime の関係評価と最適化，非同期カウンタの光子検出カウント動作の確認を行う予定である．それらの評価実験を通じ，今後の光子検出型センサの構成，駆動方法を検討していく予定である．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， トランジスタ数：1,000,000～10,000,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角

チップ

62

チップ種別：イメージセンサ / スマートセンサ

ニューロモーフィックシステム
ダイレクトアクセス型 最表面端子露出型
龍谷大学理工学部

木村 睦

概要：ニューロモーフィックシステムの LSI である．25x25のニューロン素子を備える．ニューロン素子は，2個のインバータから成るデジタル回路で，1入力と正論理と負論理の2出力である．
ニューロン素子のアクセスは，ダイレクトアクセス型で，12x12のニューロン素子にアクセスできる．シナプス素子は，最表面端子露出型の電極上に薄膜成膜をして相互接続することで形成される．薄膜成膜としては，アモルファス酸化物半導体である，In-Ga-Zn-O（IGZO）およびGa-Sn-O（GTO）を想定している．または，シナプス素子は，微細 MOSFET の相互接続による．前述の正論理と負論理のいずれかの出力に接続することで，協調性シナプスまたは対立性
ラルネットワークが構築される．アプリケーションは汎用であるが，特に連想メモリに応用できると思われる．なお，本チップはシナ
プス素子の特性変動により，使い捨てのため，継続して試作している．

参考文献：Mutsumi Kimura, Brain-like Integrated System using Thin-Film Devices, IC-LYCS 2019, Mar. 2019

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：ニューテクノロジ

60GHz 帯送受信機用要素回路

3-3
第3章 チップ試作結果報告

シナプスとなる．直近隣接のニューロン素子をシナプス素子で相互接続した，セルラーニュー

東京理科大学理工学部電気電子情報工学科 楳 田 洋太郎 , 高野 恭弥 , 田中 駿太郎 , 萩原 豊之 ,平野 勝彦 , 山木 夏

概要：本試作では RO1818_2で試作を行った60GHz ダウンコンバージョンミキサと60GHz アッ

プコンバージョンミキサのレイアウトの改善を行った．周波数ミキサはベースバンド信号や局部発振信号，RF 信号と，周波数の異なる3つの信号を入出力することから，レイアウトが複雑であり，かつ，レイアウトの性能への影響が大きいことから，レイアウトの最適化が必要である．そのため，回路構成はそのままで，寄生成分や挿入損失が小さくなるようにレイアウトの改善を行い，回路性能の向上を図った．

参考文献：60GHz 帯送受信機用要素回路

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATMなど）

耐放射線・光再構成型ゲートアレイ
静岡大学総合科学技術研究科

渡邊 実

概要：耐放射線・光再構成型ゲートアレイ VLSI を試作した．耐放射線・光再構成型ゲートアレ

イ（Optically Reconfigurable Gate Array）はホログラムメモリ，レーザアレイ，ゲートアレイ

VLSI から構成される．ゲートアレイの基本的な構成は FPGA（Field Programmable Gate Array）と同じで，Look-Up Table やスイッチングマトリックスから構成されるが，ホログラムメモリ
内に回路情報を蓄え，この回路情報はゲートアレイ VLSI のフォトダイオードを介してプログラムされる．フォトダイオードアレイとホログラムメモリ間の並列構成により，本プログラマブ

ルゲートアレイでは，いかなる箇所に故障が生じたとしても構成回路のみは故障しない．この
結果，既存の FPGA では難しい，故障個所を避けての運用が可能になり耐放射線性能が劇的に改善できる．以前の試作から若干の改良を加えた試作であり，耐放射線試験で消費するチップの補充のために試作した．

設計期間：0.1人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：ニューテクノロジ

63平成29年度第2回ルネサス CMOS 65nm 試作（RS65172）
高動作マージン，低電圧動作，低リーク電流 SRAM の開発
日本大学理工学部

小林 伸彰

概要：IoT（Internet of Thing）機器への搭載を目的として，高信頼度かつ低消費電力を達成するために，SOTB プロセスを用いた単デー

タ線，2ワード線の6Tr-SRAM を開発した．データ線を単一とすることで，従来の6Tr 構造よりもレイアウト面積が縮小された．また，本SRAM は簡易形 DC/DC コンバータである SVL（Self-controllable Voltage Level）回路を搭載することにより電源を追加する事なく，複第3章 チップ試作結果報告

3-3数の電位の生成が可能で，書き込み時にはメモリセル供給電圧を降圧，メモリセル供給接地電圧を昇圧，読み出し時にはワード線電位を降圧することで，書き込み，読み出し時の動作マージンを拡大することができる．しきい値（Vt）ばらつき幅が0（TT），電源電圧（VDD）が1.2 V の時，読み出しマージン，書き込みマージンはそれぞれ従来形6Tr SRAM の2.09倍，1.31倍に拡大された．また，同条
件時のデータ保持時におけるリーク電流による待機時消費電力は従来形 SRAM の9.17% に削減された．SVL 回路による面積オーバーヘッドは従来形の1.383 % であった．

参考文献：Shin Miyamoto and Nobuaki Kobayashi, “Development of high-stability, low-leakage 6Tr-SRAM with single data line andsingle power supply using SOTB process”, in Proc. of IEEE Computer Society Annual Symposium on VLSI, pp. 387-392, in Hong Kong,
China, July 9, 2018.

設計期間：3人月以上，4人月未満 設計ツール：Cadence IC 6.17，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)，
トランジスタ数：10,000～100,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：メモリ時間インタリーブ VCO ベース A/D 変換器とデジタル RF 受信機の試作
大阪工業大学工学部

木原 崇雄

大阪工業大学大学院工学研究科

磯部 佑真 , 譜久山 篤也

概要：IoT 社会では無線トランシーバーにさらなる低消費電力が求められている . さらに , CMOS プロセスの微細化に伴い低い電源電圧（< 1 V）に適したデバイスが必要とされている . 低電源電圧かつ高速動作を実現できる A/D 変換器（ADC）として , 電圧制御発振器（VCO）を用いた ADC（VCO ベース ADC）がある . この ADC はリング型 VCO ・サンプリング器・デジタル微分器で構成されるので ,低電源電圧かつ高速で動作する . この ADC を4つ用いて時間インターリーブ動作させることで，高速サンプリングと高分解能を両立できる．この ADC を用いてデジタル RF 受信機を構成し，試作した．デジタル RF 受信機は ADC の他に，複素ミキサ・デシメーションフィ
ルタで構成される．デシメーションフィルタの初段のデシメーション数を ADC のインターリーブ数と同数にすることで，従来の構成よ
り2倍で動作するフィルタを実現できる．

参考文献：Yuma Isobe, Takao Kihara, Tsutomu Yoshimura, “A Polyphase Decimation Filter for Time-Interleaved ADCs in Direct-RF
Sampling Receivers ＂ , Proc. 2018 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), Chengdu, China, Oct. 2018.

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Cadence 社 UltraSim， トランジスタ数：1,000～10,000 試作ラン：CMOS SOTB
65nm 3mmx2mm

チップ種別：通信（RF 回路，ATM など）

先端 SOTB プロセスにおける集積化磁気センサの構成回路評価用 TEG
茨城大学理工学研究科

木村 孝之

概要：当研究室ではこれまでローム社0.18μ m CMOS プロセスで集積化磁気センサに関する研究を行ってきた．その中で，更なる画素の微細化を実現するために先端 SOTB プロセスを導入することとした．そのため本試作では，これまでローム社で実現してきた磁気センサを SOTB プロセスで実現するための基本的な TEG 回路の試作を行った．ローム社のプロセスでは MOSFET の反転層を利用した Hall
エレメントを利用していたが，SOTB プロセスではそれが困難であったため拡散層を利用した Hall プレートを Hall エレメントとして利用した．Hall エレメントのアクティブ領域は1μ m 角のサイズとした．現在はまだ評価の途中であるが，Hall エレメント単体の特性測定は終了しており，その電流は44μ A で出力感度は0.1mV/mT であった．この値はローム社で試作した磁気センサの70% 程度であった．感度低下は見られるが実用上十分な値であると考えられる．今後はこの Hall エレメントを多画素化し，集積化磁気センサを実現する予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ
数：100～1,000

64

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

Vbb generator by SOTB CMOS rectifier and so on
電気通信大学情報ネットワーク工学専攻

NGUYEN THUY LINH, 範 公可 , 石橋 孝一郎

概要：このチップは，RF エネジーハーベスティングシステムの主整流器用の Vbb 発生回路として働く整流回路を設計したものです．全
回路は，全整流回路（整流回路およびサブ回路），3段の正の Vbb 発生器，3段の負の Vbb 発生器，1段の正の Vbb 発生器，1段の負の Vbb

発生器から構成されています． Vbb 発生器整流回路の出力目標電圧は -30 dBm の入力電圧で0.6 V で，周波数は500 MHz です．設計された SOTB チップは，アンテナも接続されている FR4

PCB ボードに取り付けられる予定です．環境からの RF 信号はアンテナによって集められ，PCB ボードの伝送線によってチップの入力に供給されます．対象とする RF 信号は950MHz 帯の携帯電話信号です．この整流器回路を使用した時，全ての RF エナジーハーベスティングシステムは -30 dBm で80％の PCE を得ることを目標としています．

設計期間：2人月以上，3人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
トランジスタ数：100～1,000 試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

FFT (Fast Fourier Transform) TF (Twiddle Factor) 32-bit floating-point
電気通信大学情報ネットワーク工学専攻

HOANG TRONG

THUC, 範 公可 , 石橋 孝一郎

概要：このチップは単精度浮動小数点高速フーリエ変換（FFT）回転因子（TF）の実装です．アーキテクチャは座標回転デジタルコン
ピュータ（CORDIC）アルゴリズムの適応法に基づいて開発されています． SOTB - 65nm で設計された TF コアは，86，721μ m 2のダイ面積上に約22，869ゲートのレイアウトを有しています．測定結果は，コアが1.2 V の電源電圧（VDD）およびフォワードバック

3-3
第3章 チップ試作結果報告社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 NanoSim，Synopsys 社 Formality，

ゲートバイアス（FBB）> = 1.5 V で最大動作周波数55 MHz に達し，1.54 V の電力を消費したことを示しています． mW または27.91pJ / サイクルのエネルギー．最低動作 VDD は0.5 V で，FBB ≧0.5 V です．スタンバイモード（クロックなし，電源のみ）では，0.4 Vの VDD および -2.5 V の逆バックゲートバイアス（RBB）でリーク電流を0.4 nA に減らすことができます．

設計期間：2人月以上，3人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Mentor 社 ModelSim，Cadence 社 UltraSim，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 NanoSim， ト
ランジスタ数：100,000～1,000,000 試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ / デジタル信号処理プロセッサ

BootStrap 式 DCDC 昇圧回路
電気通信大学情報ネットワーク工学専攻

熊谷 慎也 , 範 公可 , 石橋 孝一郎

概要：本回路は，RF エナジーハーベスティング回路を構成するブロックの1つとして DCDC 昇圧回路を設計したものである．回路内部

は，リングオシレータ，スイッチトキャパシタ型昇圧ブロック，及び4つのブートストラップパルス発生ブロックから構成される．本回

路はエナジーハーベスティング回路における整流器回路の次段に接続される事を想定した関係上，100 mV の単一入力で回路が動作するようになっている．測定の結果，100 mV の入力を最大効率16.7% で125 mV まで昇圧する事を確認し，シミュレーションとほぼ同一の結果を得た．また，回路内部のタイミング制約を非常に厳しく設計したため，入力電圧を100 mV から正 or 負に変動させると，回路効率及び昇圧量が著しく低下する結果となった．

設計期間：2人月以上，3人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Cadence 社 UltraSim，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 NanoSim， トランジスタ数：10～100
試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナデジ混載

遅延時間を抑制した耐放射線フリップフロップの評価
京都工芸繊維大学電子システム工学専攻

山田 晃大 , 榎原 光則 , 古田 潤 , 小林 和淑

概要：集積回路の微細化に伴い，放射線の通過によって生じる電荷が原因となる誤動作，ソフトエラーが増加している．FD-SOI プロ

セスでは生成された電荷が絶縁層によって遮断されるため，バルクプロセスと比較してソフトエラーが生じにくいものの，宇宙空間な
どの放射線が多い環境では更なる対策が必要となる．本設計では記憶素子であるフリップフロップ内部にローパスフィルタを付与する
ことで，フリップフロップの遅延時間の増加を10％以下に抑制しつつ，放射線による出力の反転を抑える構造を設計した．東北大学にて重イオンの照射実験を行い，提案するフリップフロップの放射線耐性を測定した．その結果，Ar イオン照射時には従来のフリップフ

ロップに対して130倍の放射線耐性を持つことを確認した．Ar イオンよりも高い LET (Linear Energy Transfer) を持ち，生成される電荷の密度が高い Kr イオンの照射実験では放射線耐性の向上率が30倍に低下することを確認し，ローパスフィルタで除去不可能な大きなパ
ルス幅の反転が多数を占めることを確認した．
設計期間：2人月以上，3人月未満

設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社

ン：CMOS SOTB 65nm 3mm 角

チップ種別：TEG( 特性評価回路など )Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000～10,000,000

試作ラ

65

アンテナダメージと経年劣化が CMOS に及ぼす影響の実測評価試作チップ
東京理科大学理工学部

岸田 亮

東京理科大学理工学研究科

小皛 孔頌

京都工芸繊維大学電子システム工学専攻

中野 洋希 , 古田 潤 , 小林 和淑

概要：集積回路の配線加工工程で避けられない問題としてアンテナダメージ，使用し続けることによって生じる問題として経年劣化がある．回路設計者はこれらの経年劣化によって生じる MOSEFT のしきい値電圧の変動量を把握したうえで回路設計する必要がある．ア

ンテナダメージおよび経年劣化を評価するため，アンテナ比と配線層を変えた電流スターブ型リングオシレータの発振周波数がどのように変動するかを測定する．本チップを試作して測定した結果，経年劣化による MOSFET のしきい値電圧の変動はアンテナ比と配線層の違いに影響されない．アンテナダメージに関してはアンテナ比の違いによる MOSFET のしきい値電圧の変動への影響の違いはな

第3章 チップ試作結果報告

3-3

66

いが，配線層によって影響が異なるため，設計段階で考慮する必要があることがわかった．
設計期間：2人月以上，3人月未満

設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社

Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000～10,000,000
ン：CMOS SOTB 65nm 3mmx2mm

チップ種別：TEG（特性評価回路など）

試作ラ平成30年度第1回ルネサス CMOS 65nm 試作（RS65181）
最小のリークエネルギーで動作する RISC-V プロセッサの試作
京都大学大学院情報学研究科

岡村 陽介 , 小柳 卓也 , 徐 宏傑 , 黄 超 , 塩見 準 , 石原 亨 , 小野寺 秀俊

概要：電源電圧および基板電圧を動的に調節可能な RISC-V プロセッサを試作した．試作チップには8-kB 命令スクラッチパッドメモリ，
16-kB データスクラッチパッドメモリ，4-kB 命令キャッシュが搭載されている．スタンダードセルを用いた完全ディジタル型メモリがオンチップメモリとして実装されている．単一電源で動作するセルベース基板バイアス生成回路が実装されており，プロセッサにフォ

ワードバイアスを印加可能である．nMOSFET および pMOSFET の基板電圧を自律的かつ独立に制御する電圧制御ロジック回路が実装られた要求動作速度の下，対象回路のリークエネルギーを最小化するよう各基板電圧を実行時に最適化する．実測に基づく検証は今後の課題である．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト
ランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロセッサ

VLSI 劣化検知のためのフィールドテスト技術の評価用 TEG チップ
九州工業大学大学院情報工学研究院

3-3
第3章 チップ試作結果報告されている．当該回路は nMOSFET および pMOSFET のしきい値電圧変化に敏感なモニタ回路を有しており，モニタ結果に基づき与え

加藤 隆明 , 三宅 庸資 , 梶原 誠司 , 宮瀬 紘平

概要：フィールド運用時の VLSI のテストや劣化検知に関して研究を行っている．今回の TEG には，フィールド運用時の劣化進行の検

知と障害の予測を目的としたテスト IP を搭載した．以下の論理機能で評価を行う．（1）対象回路の遅延測定テスト : 回路の遅延値を測定するために自己テスト機構（BIST）と可変クロック回路を搭載した．徐々にクロック幅を狭めていき，対象回路の遅延値を測定する．

（2）テスト時の温度・電圧の測定：変化する回路の遅延値（周波数）を測定・評価するため温度・電圧モニタを搭載した．これはリングオシレータをベースに当研究グループで提案した回路である．提案しているフィールドテスト技術の有効性について実チップを用いて評価・検証を行う．

参 考 文 献：Y. Sato, et al., ”DART: Dependable VLSI Test Architecture and Its Implementation,” Proc. IEEE International Test
Conference, pp.1-10, Nov. 2012.

設計期間：4人月以上，5人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社

ModelSim，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 Formality， トランジスタ数：10,000～100,000
ン：CMOS SOTB 65nm 2mmx1.5mm

試作ラ

チップ種別：TEG（特性評価回路など）

ストップウォッチその他
電気通信大学情報ネットワーク工学専攻

保坂 尭洋 , 範 公可 , 石橋 孝一郎

概要：今回の試作では，ストップウォッチを設計した．5kHz を入力クロックとして，59分59秒99まで100分の1秒単位で測定可能なス
トップウォッチを設計目標とする． 具体的な仕様は次の通りである． ①入力クロックが50回立ち上がるごとに100分の1秒の位に1加算

する． ②100分の1秒の位が100になったら0に戻し，1秒の位を1加算する． ③1秒の位が60になったら0に戻し，1分の位を1加算する．

④ RESET が1の時，すべての出力を0にする． ⑤ STOP が1の時，すべての出力は変化しない． ⑥ SELECT が0ならば100分の1秒の位，
1ならば秒の位，2ならば分を出力する． 以上の仕様でチップを設計した． 次に測定結果について述べる．5kHz を入力クロックにした

ところ，上記の仕様で正常に動作することを確認した．また，FPGA にチップと同じ回路を実装し，同時に測定して，異なる結果が出るまでの入力クロック数を調べることで，周波数特性の測定も行った．その結果，59分59秒99まで測定できる周波数は50kHz までであった．
設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000
CMOS SOTB 65nm 2mmx1.5mm

試作ラン：

チップ種別：演算回路（乗算器，除算器など）

67

2段オペアンプその他
電気通信大学情報ネットワーク工学専攻

山本 晃徳 , 範 公可 , 石橋 孝一郎

概要：今回の試作では，MOSFET を用いた回路設計の練習として，基本的な構成の2段オペアンプを設計した．プロセスは Renesas
SOTB 65nm を使用し，電源電圧は0.75V とした．このオペアンプの1段目は特性の等しい2つの PMOS のソースを定電流源として使用している PMOS のドレインに接続し，ゲートに入力された電圧の差を増幅するものである．2段目にはソース接地増幅回路を用いた．設計の際には回路シミュレータに Synopsys 社の HSPICE を使用し，ポストレイアウトのシミュレーション結果ではオープンループゲイン
が45.8dB，ユニティゲイン周波数が40.8MHz であった．実測の結果ではオープンループゲインが40.8dB，ユニティゲイン周波数が2.0MHzとなり，ゲインに関してはシミュレーションの結果と同程度の数値が得られたものの，周波数特性がシミュレーションの数値より劣る結果となった．また，同相の入力信号に対する利得はシミュレーションの値よりも良い結果となり，そのため，同相信号除去比を表す

第3章 チップ試作結果報告

3-3

指標である CMRR は実測の方が良い結果となった．

設計期間：2人月以上，3人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor
社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：～10
SOTB 65nm 2mmx1.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：CMOS

最小エネルギー点を追跡する RISC-V プロセッサの試作
京都大学大学院情報学研究科

徐 宏傑 , 劉 晟宇 , 松野 旺示 , 黄 超 , 塩見 準 , 石原 亨 , 小野寺 秀俊

概要：電源電圧および基板電圧を動的に調節可能な RISC-V プロセッサを試作した．試作チップには8-kB 命令スクラッチパッドメモリ，
16-kB データスクラッチパッドメモリ，4-kB 命令キャッシュが搭載されている．スタンダードセルを用いた完全ディジタル型メモリがオンチップメモリとして実装されている．2種類の電圧を生成可能な DC-DC コンバータが実装されている．与えられた要求動作速度の下，消費エネルギーを最小化する電源電圧と基板電圧の組（最小エネルギー点）を追跡する電圧制御ロジック回路が実装されている．プ
ロセッサに埋め込まれた温度センサやクリティカルパスレプリカのモニタ結果に基づき，当該回路の実行時電圧制御により，プロセッ
サは常に最小エネルギー点で動作できる．実測に基づく検証は今後の課題である．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト
試作ラン：CMOS SOTB 65nm 3mm 角

ランジスタ数：1,000,000～10,000,000

チップ種別：マイクロプロセッサ

耐放射線 FPGA
静岡大学総合科学技術研究科

渡邊 実

概要：当研究室で開発を進めている光電子デバイス，光再構成型ゲートアレイ（Optically Reconfigurable Gate Array）と対比する目的

で耐放射線 FPGA（Field Programmable Gate Array）を試作した．このチップには論理ブロックが64個，スイッチングマトリックスが90個実装されている．1つ論理ブロックには4入力の Look-Up Table と Flip-Flop が2個ずつ実装されており，合計128個の Look-Up Tableが実装されている．ゲートアレイの構成は古いタイプの FPGA の細粒度タイプのアーキテクチャと同じであり，現在の光再構成型ゲー
トアレイ VLSI と同じゲートアレイ構造としている．ただし，耐放射線評価に向けてテスト信号を加える等，特化したデザインとしており，密度は低いが，今後，テスト機能等を除くことで，高密度化も可能である．また，この度の設計ではカスタム設計したセル類は無く，デザインコンパイラ，IC コンパイラを用いてスタンダードセルベースで設計した．
設計期間：0.5人月以上，1人月未満

設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor

社 ModelSim， トランジスタ数：100,000～1,000,000

68

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロセッサ配線抵抗素子の信頼性評価用アレイ TEG
関西大学システム理工学部

佐藤 伸吾

概要：今回試作したチップは配線製造工程で製造される抵抗素子の信頼性を評価するためのプロセス TEG である．本 TEG は単位セルを複数個配置させたアレイ TEG 構造となっており，バラつき評価を実現する構成となっている．単位セル内に複数の電位測定用端子を備えつけており，抵抗値測定モードとして単体抵抗素子を直列接続するチェーン測定モードと単体抵抗素子を測定するケルビン測定モードの2種類を備えている．上記2種類の測定方法を適宜切り替える2段階測定の採用により測定時間と高不良検出率を両立させる．本アレ
イ TEG は上層配線と下層配線を接続する Via や配線の抵抗値素子の劣化性不良のメカニズム検証を目的としており，被測定素子に対して過電流印加による不良加速試験を実施することを想定している．そのため被測定素子に対して大電流を印加できるように周辺回路を設計した．TEG 機能検証のために数 m Ωから数 MEG Ωの抵抗素子を作り込み欠陥としてアレイ TEG 内に配置するとともに外周 PAD
は約30k 個．試作チップは1.5mm ×2mm．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，トランジスタ数：10,000～100,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

擬似不揮発性フリップフロップ
東京工業大学未来産業技術研究所

菅原 聡 , 山本 修一郎 , 北形 大樹

概要：現在のマイクロプロセッサやシステムオンチップ（SoC）では待機時消費電力の削減のためパワーゲーティング（PG）が用いら

3-3
第3章 チップ試作結果報告に同素子レイアウトの抵抗素子を配置することで抵抗値相関を確認し試作回路の測定精度を検証する予定．試作1人月，トランジスタ数れている．しかし，現状の PG では CMOS ロジック内のキャッシュ，レジスタ等の記憶回路が揮発性であることに起因して，PG のエ
ネルギー削減効率は制約を受けている．そこで，我々は PG における電源遮断時に，回路ブロック（パワードメイン）に生じる極微小な仮想電源電圧（VVDD）を用いて，不揮発性記憶素子を用いることなく，データを保持（擬似不揮発）できる CMOS 双安定記憶回路の検討を進めている．このような記憶回路は電源遮断時に実質的に不揮発にデータを保持できることから擬似不揮発性 SRAM（VNRSRAM）や擬似不揮発性フリップフロップ（VNR-FF）などと呼んでいる．今回は VNR-DFF をリファレンスとする DFF とエネルギー

性能，または速度性能が等価になる設計法を開発した．そして，VNR-DFF を用いてロジックシステムの PG を行った場合のスタンバイ
電力の削減効果を検証した．また，これらの VNR-DFF を評価するための TEG を設計した．
設計期間：1人月以上，2人月未満
数：100～1,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：TEG（特性評価回路など）

非2進サイクリック AD 変換器
東京都市大学大津 俊貴 , 佐々木 美波 , 山田 秀一郎 , 潘 春暉 , 傘 昊 , 松浦 達治 , 堀田 正生

概要：SOTB 65nm CMOS を用いて，低電源電圧で動作可能なサイクリック AD 変換器の設計を 行った．今回は初めて SOTB を使用した試作でありながら，フルカスタマチップの設計に挑戦した．電源電圧は0.75V の条件で，低電圧で動作するサンプリング・スイッチ，
ダイナミック・比較器回路とダイナミック増幅器回路等の要素ブロック回路の検討・設計を行い，スイッチドキャパシターを用いた小型サイクリック AD 変換回路の設計を行った．設計の際には，回路シミュレータは Synopsys 社の HSPICE を使用して各要素回路ブロッ
クの動作確認と性能確認を行った後，AD 変換器全体の性能確認も行った．SPICE シミュレーションの結果として，低電源電圧条件でも，各要素回路が所望の性能を達成し，高い線形性の AD 変換の実現可能性を確認した．また，試作した AD 変換器の測定では，AD 変換器の動作を確認でき，所望の高い線形性を実現したことを確認できた．AD 変換器の動的特性の実験検証が今後の課題となる．
設計期間：2人月以上，4人月未満

設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社

HSPICE(RF) トランジスタ数：100,000～1,000,000
DC-DC コンバータなど）

試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：アナログ（PLL, A-D/

69

第4章

4.1

第4章

4-1

VDEC概要組織概要

東京大学大規模集積システム設計教育研究センター

年を単位として2名の教官を派遣する「流動教官制度」（略称 VDEC）は，日本の国公私立大学と工業高等専門を開始した．
（平成16年度からは国立大学法人になった学校における VLSI 設計教育の充実と研究活動の推進のことに伴い「客員研究員制度」に名称変更）

ために平成8年5月に全国共同利用施設として発足した．

平成20年4月からは「協力教員制度」を開始し，現在

当時は専任教官5名と事務官1名という小さな組織では10大学の各拠点校の協力教員が移籍することなくそあったが，平成9年度には専任教官2名と事務官1名が増

VDEC概要員され，現在は専任教員8名，客員教授1名，そして20名以上の非常勤スタッフや学外協力研究員が在籍しての運営を担っていただいている．（下記参照）
さらに産業界との連携のため，1名の客員教授に協力をお願いしている．
センターの事務については，センターの非常勤スタッいる．
また，平成9年4月から平成19年3月まで，全国9大学の VDEC サブセンターから連携を密にする目的で，2フと工学系・情報理工学系研究科等事務部が連携をとり行っている．

流動教官派遣大学
年

度

派

遣

大

学

平成9・10年度

東北大学，横浜国立大学

平成11・12年度

金沢大学，広島大学

平成13年度千葉大学，東京工業大学

平成14年度千葉大学，東京工業大学，京都大学

平成15年度

京都大学，九州大学

平成16年度

大阪大学，九州大学

平成17年度名古屋大学，大阪大学

平成18年度北海道大学，名古屋大学

平成19年度

北海道大学

平成20年度以降

協力教員派遣実績のある大学（北海道大学，東北大学，東京工業大学，
金沢大学，名古屋大学，京都大学，京都
工芸繊維大学，立命館大学，大阪大学，
広島大学，九州大学，福岡大学）

70

4.2

人事報告
協力教員

VDEC 人事センター長・教授

藤

田

昌

宏

客員教授

水

野

正

之

塚

哲

教授

准教授
准教授

特任講師
助教

特任研究員
特任研究員
特任研究員
特任研究員
特任研究員
特任研究員
特任研究員
係長
係長
係員

飯
肥
徐

林
後

正
昭
祖

Mai Khanh竹中（東京大学工学系研究科電気系工学専攻准教授）

楽

大

西

廉

伸

島

本

直

伸

川

文

荒

郎

男

LEBRASSEUR ERIC CHAR

穣吉（東京大学工学系研究科電気系工学専攻准教授）

也

士

田

田

治

高

冨

三

（東京大学工学系研究科電気系工学専攻教授）

本

原

一

誠

松

藤

信

誠

充

4-2

VDEC概要

助教

小

田

木

第4章

特任講師

池

高

太
男

Gharehbaghi Amir Masoud
住

谷

啓

介

高

梨

芳

郎

田

村

未

佳

71

平成30年度大規模集積システム設計教育研究センター 運営委員会委員名簿
区

分

委員長

氏

藤田

名

所

1号委員 大久保 達也 工学系研究科長 教授

第4章

4-2

VDEC概要72

属

昌 宏 大規模集積システム設計教育研究センター長

任期

平成30年10月1日現在
メールアドレス2018.4.1～2020.3.31

fujita@ee.t.u-tokyo.ac.jp

2018.4.1～2020.3.31

dean@t.u-tokyo.ac.jp

誠 大規模集積システム設計教育研究センター 教授 2018.4.1～2020.3.31 ikeda@silicon.u-tokyo.ac.jp

1号委員

池田

1号委員

坂井

修 一 大学院情報理工学系研究科 教授

2018.4.1～2020.3.31

sakai@mtl.t.u-tokyo.ac.jp

1号委員

中野

義 昭 大学院工学系研究科 教授

2018.4.1～2020.3.31

nakano@ee.t.u-tokyo.ac.jp

1号委員

平本

俊 郎 生産技術研究所 教授

2018.4.1～2020.3.31

hiramoto@nano.iis.u-tokyo.ac.jp

1号委員

高木

信 一 大学院工学系研究科 教授

2018.4.1～2020.3.31

takagi@ee.t.u-tokyo.ac.jp

1号委員

三田

吉 郎 大学院工学系研究科 准教授

2018.4.1～2020.3.31

mita@ee.t.u-tokyo.ac.jp

2号委員

高宮

2号委員

飯 塚 哲 也 大規模集積システム設計教育研究センター 准教授 2018.4.1～2020.3.31 iizuka@vdec.u-tokyo.ac.jp※池田真 大規模集積システム設計教育研究センター 准教授 2018.4.1～2020.3.31 mtaka@iis.u-tokyo.ac.jp

誠 委員は2018.10.1～工学系研究科より大規模集積システム設計教育研究センターに配置換平成30年度大規模集積システム設計教育研究センター 全国運営協議会委員名簿
氏

名

所

属

東京大学大規模集積システム設計教育研究センター
TEL 03(5841)6673 FAX 03(5841)6724

教授

藤田

昌宏

池田

誠

東京大学大学院工学系研究科電気系工学専攻
TEL 03(5841)6661

教授

高木

信一

東京大学大学院工学系研究科電気系工学専攻
TEL 03(5841)7467

教授

本村

真人

北海道大学大学院情報科学研究科情報エレクトロニクス専攻
TEL/FAX 011-706-7149

須川成利

東北大学大学院工学研究科技術社会システム専攻
TEL 022(795)4835

一色

剛

史

華

又

早稲田大学理工学術院
TEL 03-5286-3400

takagi@ee.t.u-tokyo.ac.jp
教授

情報支援部門

教授

motomura@ist.hokudai.ac.jp
shigetoshi.sugawa.d4@tohoku.ac.jp

教授

isshiki@vlsi.ss.titech.ac.jp

准教授

okada@ee.e.titech.ac.jp

教授

shi@waseda.jp

北川章夫

金沢大学理工研究域電子情報学系 教授
TEL 076(234)4863 FAX 076(234)4863

河口信夫

名古屋大学大学院工学研究科計算理工学専攻
TEL 052(789)4388 FAX 052(789) 4696

kitagawa@is.t.kanazawa-u.ac.jp
教授

kawaguti@nuee.nagoya-u.ac.jp

小野寺 秀俊京都大学大学院情報学研究科通信情報システム専攻
TEL 075(753)5314 FAX 075(753)5343

松岡俊匡

大阪大学大学院工学研究科電気電子情報工学専攻
TEL 06(6879)7792 FAX 06(6879)7792

藤島

実

井上

弘士

藤野

毅

立命館大学理工学部電子情報工学科 教授
TEL:077-561-5150( 直通 )8391( 内線 ) FAX: 077-561-5150，2663

fujino@se.ritsumei.ac.jp

兵庫明

東京理科大学理工学部電気電子情報工学科 教授
TEL 04(7124)1501内3756 FAX 04(7122)5171

hyogo@ee.noda.tus.ac.jp

黒田忠広

慶應義塾大学理工学部電子工学科 教授
TEL 045(566)1534 FAX 045(566)1534

kuroda@elec.keio.ac.jp

吉本雅彦

神戸大学大学院システム情報学研究科
TEL 078(803)6630 FAX 078(803)6630

yosimoto@cs.kobe-u.ac.jp

広島大学大学院先端物質科学研究科
TEL 082(424)6269

教授

九州大学 大学院システム情報科学研究院長
TEL 092(802)3793 FAX 092(802)3786

onodera@i.kyoto-u.ac.jp

准教授

半導体集積科学専攻

matsuoka@eei.eng.osaka-u.ac.jp
教授

教授

特命教授

4-2

VDEC概要健一

東京工業大学工学院電気電子系
TEL 03-5734-3764

ikeda@silicon.u-tokyo.ac.jp

第4章

岡田

東京工業大学学術国際情報センター
TEL/FAX 03(5734)2574

fujita@ee.t.u-tokyo.ac.jp

fuji@hiroshima-u.ac.jp
inoue@ait.kyushu-u.ac.jp

73

4.3

新任・退任ご挨拶

新任のご挨拶
小林 正治
本年4月より高宮先生の後任として VDEC 准教授を拝命いたしました小林と申します．
2010年1月に米国スタンフォード大学の電子工学専攻
第4章

4-3

緩やかになってきています．今後新たな技術革新を生み出す集積システムを実現していくためには，材料・デバイス・回路の各レイヤーの研究者がこれまで以上に連携していく必要があると考えています．

VDEC概要にて Ph.D を取得後，同年に米国 IBM ワトソン研究所

VDEC はデバイス設計から回路試作・テストそしてに入所し，先端 CMOS デバイスの研究開発に従事して教育まで長年の実績があります．社会における技術革おりました．2014年5月より東京大学生産技術研究所に新が進む中，日本の半導体技術力の強化が改めて見直准教授として着任し，次世代トランジスタ・メモリデされている昨今，VDECはこれからも設計教育センター

バイス技術の開拓とその応用に取り組んでおります．

として中心的な役割を果たしていくことは間違いあり

現在 IoT や AI をはじめとする分野において技術革新ません．私は，VDEC の運営に携わるとともに，VDECがとどまることを知らず，社会はより豊かになり，世を通じて異レイヤー・異分野の連携・協働を推し進め

界は持続可能な発展に向けて歩みを進めています．そるという形で貢献していきたいと考えております．微れを支えている基盤技術は集積システムに他なりませ

力ではございますが頑張って参りますので，皆様のごん．より高速で，より低消費電力で，より低コストな指導ご鞭撻のほど，よろしくお願い申し上げます．

集積システムが今後も必要とされます．一方，ムーア74の法則に導かれてきた半導体の微細化の進展は確実に

退任のご挨拶高宮真事しました．私自身は LSI 設計の即戦力ではなかったのですが，私より後に入社した後輩社員達は皆，学生

2005年から14年間，VDEC にて准教授を務めさせて時に VDEC CAD ツールを使って LSI 設計経験を積ん

いただき，この度退任致しました．LSI 回路設計を専だ精鋭揃いで，「日本の産業界に LSI 設計の即戦力を供門とする私にとって，「大学における LSI 設計・試作に給する」という VDEC の御利益を，産業界の現場で強関する日本の総本山」とも言うべき VDEC に在籍でき

く実感しました．

の大学における LSI 設計・試作に関するすべての情報

況はどのように変わったでしょうか？私見ですが，が集まってきますので，VDEC 教員は当該分野におけ

VDEC 設立当時は「ごく一部の人しかできない」LSI

る最新動向が自動的に把握・俯瞰できる最高のポジショ

設計・試作が，今は「当たり前」になったと感じます．

ンでした．

強引に例えると，現代では，VDEC は東京電力，東京

VDEC と私の関わりの歴史について，ご紹介させて頂きます．VDEC 設立の1996年当時，私の所属する研ガスのように「あって当たり前，ないことは考えられない」サービス提供者になりました．

究室に VDEC とネットワーク接続された Sun のワーク

最後に「大規模集積システム設計教育研究センター」

ステーションが設置されました．この当時は，ちょうという組織名について気づいた点を述べさせて頂きま

ど今の AI ブームのように，LSI 設計がブームで，LSIす．よく見ると私自身がキーワードと感じていた「半設計できる人材が産業界から強く求められていました．

導体，回路，LSI，CAD，チップ試作」といった用語

当時，学生であった私は LSI レイアウト設計を行う必は全く入っていません．社会の流行語は CPS，AI，要があったので，当時，同じく学生であった池田先生

Society 5.0，SDGs など，刻々と変化していきますが，に CAD ツールが入った CD-ROM ディスクを借りにどのような流行語になったとしても，「大規模集積シス行ったことを覚えています．当時は大学で高価な商用

テム」の重要性は不変です．
「大規模集積システム設計

CAD を使える点自体が画期的であったため，CAD ツー

教育研究センター」という組織名の命名者の先見の明

ルをインストールして，レイアウト設計ツールを起動に敬意を表して，私の退任の挨拶とさせて頂きます．どしただけで最先端の分野に足を踏み入れた気分になりうもありがとうございました．

4-3

VDEC概要VDEC 設立から23年たった今，VDEC を取り巻く状
第4章

たことは，この上ない喜びでした．VDEC には，日本興奮しました．大学卒業後は，企業にて LSI 設計に従粟野皓光

今後は1ユーザとして VDEC の各種サービスを利用させて頂く立場になるかと思いますが，VDEC で培っ2017年1月より2年間，助教として VDEC にて研究・た知識を活かして，微力ながら日本の集積回路研究の教育に取り組む機会を頂きました．本年1月からは大阪盛り上げに尽力できればと思っております．末筆では大学に准教授として着任し，更なる発展を目指し邁進

御座いますが，VDEC の活動に対するユーザ皆様の変しております．短い期間では御座いますが，VDEC で

わらぬご協力をお願いするとともに，VDEC とユーザ

はチップ試作技術をはじめ，大変多くのことを勉強さの皆様の更なるご発展をお祈りいたします．

せて頂きました．

75

4.4
1.

決算報告

運営費交付金事

項

収入（予算配分）額

支

出

額

過

不

足

額

共通経費

381,557,824

362,920,414

18,637,410

研究経費

15,079,000

13,716,410

1,362,590

計396,636,824

376,636,824

20,000,000

2.

平成30年度受託研究
教員名

第4章

4-4

委 託 者

研 究 題 目国立研究開発法人新エ
1

飯塚

哲也

IoT 推進のための横断技術開発プロジェクト／超低消費電力

ネルギー・産業技術総合

データ収集システムの研究開発

開発機構

VDEC概要株式会社ネクスティ エ

2

三田

吉郎

3

三田

吉郎

国立大学法人京都大学

4

飯塚

哲也

株式会社東芝

5

藤田

昌宏

6

池田

誠

先端集積回路の評価・解析技術高度化

レクトロニクス

微細加工プラットフォーム「集積回路向け計算機援用設計・検証ツール群」使用体制の構築

国立研究開発法人科学

IoT とモバイルビッグデータ処理のための高信頼高機能サイ

技術振興機構バーフィジカルシステムの構築

国立研究開発法人産業

AI チップ開発加速のための検証環境整備事業

技術総合研究所
国立研究開発法人新エ

7

池田

誠

AI チップ開発加速のためのイノベーション推進事業 /AI チッネルギー・産業技術総合

プ開発を加速する共通基盤技術の開発

開発機構
8

粟野

皓光

9

池田

誠

国立研究開発法人科

深層学習の「見える化」で切り拓く安全な人間・機械協調

学技術振興機構

社会

受託金額（円）
4,781,000

4,990,000
170,530,000
23,400,000
26,962,000
53,924,348

768,560,000

13,130,000

戦略的イノベーション創造プログラム（SIP）第2期／ IoT 社

電子商取引安全技術研会に対応したサイバー・フィジカル・セキュリティ／（A1）

究組合 (ECSEC)

15,364,000

IoT サプライチェーンの信頼の創出技術基盤の研究開発「高効率・高速処理を可能とする AI チップ・次世代コンピュー

10

池田

誠

国立研究開発法人産業

ティングの技術開発／革新的 AI エッジコンピューティング

技術総合研究所

技術の開発」 セキュアオープンアーキテクチャ基盤技術と5,000,000

その AI エッジ応用研究開発のうち TEE ソフトウェア「高効率・高速処理を可能とする AI チップ・次世代コンピュー
11

池田

誠

電子商取引安全技術研

ティングの技術開発／革新的 AI エッジコンピューティング

究組合 (ECSEC)

技術の開発」AI エッジデバイスの横断的なセキュリティ評3,542,000

価に必要な基盤技術の研究開発
合

76

計

1,090,183,348

3.

平成30年度共同研究
教員名

1

三田

吉郎

2

徐

祖楽

申 込 者

研 究 課 題株式会社ニューフレアテ
クノロジー

三次元 MEMS 構造プロセスの研究
デジタル時間変換器型低ノイズ低消費電力自動合成配置配ローム株式会社

線可能な Fractional-N PLL の研究

受託金額（円）
8,000,000
2,160,000

ソニー株式会社デバイス
3

飯塚

哲也

テクノロジー開発部門化 ランダムアナログ入力用時間デジタル変換器の研究（Step1)

7,500,000

合物半導体開発部
株式会社日立製作所
粟野皓光

研究開発グループ テク リアルタイム AI 実現のためのニューラルネットワーク・ア
ノロジーイノベーション ナログ回路のアーキテクチャ検討

1,000,000

統括本部
肥後

昭男

6

飯塚

哲也

7

藤田

昌宏

株式会社アドバンテスト 先端 LSI 開発環境・テスティング技術

10,000,000

三田吉郎

株式会社アドバンテスト 集積化微小 MEMS による高機能センサの研究

5,000,000

89

ローム株式会社

赤外フォトダイオードの高感度化

ザインエレクトロニクス
株式会社

Nguyen Ngoc Le Quy Don Technical
Mai-Khanh

10

池田

誠

11

飯塚

哲也

University
国立研究開発法人産業
技術総合研究所
株式会社デンソー
合4.

高速信号通信に関する研究

2,160,000
2,000,000

EMA IC design for hardware cybersecurity

2,783,000

AI チップ開発を加速する共通基盤技術の開発

1,350,000

車載アナログ集積回路の高性能化

5,400,000

計

47,353,000

VDEC概要LSI 一体集積に向けたシリコン上 PbS コロイド量子ドット

5

4-4
第4章

4

平成30年度寄附金

入件数：５件
受入額 計47,646,423 円（故 武田珠子様，株式会社アドバンテスト，明光電子株式会社，株式会社半導体エネルギー研究所，公益財団法人矢崎科
学技術振興記念財団）

77

第5章

5.1

第5章

5-1

研究報告
78

研究報告

全体概況
研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

63

22

24

協力教員

64

40

51

著書（冊）

特許（件）

受賞（件）

30

0

2

6

30

3

2

4

5.2

研究室構成員（平成30年度）

藤田研究室

構成

劉

玉 清

修士1年

中 山

亮 平

学部4年
（現在 修士1年）

藤 田

昌 宏

教授

Le Van Hai

研究員

松 本

高 士

助教

Phan Nhu Minh Quan

研究員

特任助教

Wang Qinhao

博士3年

Wang Peikun

博士2年

木 村

悠 介

博士2年

高

丸 岡

大 浩

修士2年

Han Xiaoran

高宮研究室

構成

宮

准教授

崔

通

特任助教

修士2年

邱

浩

特任研究員

Le Xingming

修士2年

本 田

雅 宣

博士3年

Wang Junbo

修士2年

山 内

善 高

博士3年

Gao Ruitao

修士2年

茨 城

亮 太 郎

修士1年

Gu Jian

修士2年

福

環

修士1年

Liu Yuhang

修士2年

呉

承 軒

修士1年

Lu Qi

修士2年

王

叡 智

修士1年

Liu Zihao

修士1年

Zhang Xinpei

修士1年

合 田

瑛 洋

修士1年

宮 坂

幸 雄

修士1年

飯 塚

哲 也

准教授

Zhou Zongjin

修士1年

徐

祖

VDEC 特任講師

Jin Chaoyi

修士1年

Nguyen Ngoc Mai Khanh

VDEC 助教

Wang Fudong

修士1年

ビャムバドルジ ゾルボー

博士2年

Zhang Yuechuan

修士1年

陳

翰

修士2年

Ding Yi

修士1年

大 槻

宜 孝

修士2年

徳 彦

修士2年

璟

修士2年

小 島

尚 輝

修士1年

高 橋

奈 悟

修士1年

山 﨑

大 輔

修士1年

教授

長 田

将

学部4年

原

崇 文

学部4年

留

飯塚研究室

上 田

草 馬

学部4年

中 里

廣 田

海 斗

学部4年

王

池田研究室
池

構成

田

誠

粟 野

皓 光

助教（現在 大阪大学）

吉 川

俊 之

特任研究員

荒 川

文 男

特任研究員

金

雄 鉉

博士3年

構成

楽

明

三田研究室

構成

Vinod Gadde Vishwa

修士2年

三 田

吉 郎

飯 塚

知 希

修士2年（現在 JR 東海）

肥 後昭 男	特任講師

古 賀

啓 太 郎

修士2年（現在 富士通）

蔡

准教授
（ADVANTEST D2T）

純

修士2年

杉 山

昇 太 郎

修士1年

CNRS-IIS UMI2820

武 田

直 嗣

修士1年

LIMMS 研究所）

笛

修士1年

崔

5-2

研究報告

真

第5章

Amir Masoud Gharehbaghi

ルブラッスール

エリック	客 員 研 究 員 （ 本 務：

79

ユリアックグェン	特任研究員 （ナノテ高 田晃 広	VDEC 共 同 研 究 員（アドバンテスト）

クノロジー・プラット
フォーム
当

技術支援担

（コニカミノルタ）大 野智 輝	工 学 系 共 同 研 究 員
（ソニー）

技術支援担
宇 佐 美

当）

尚 人	博士3年（現在，学術振興会博士研究員）

彩 子	学 術 支 援 専 門 職 員

第5章
研究報告

（ナノテクノロジー・プ

Ranga Reddy

博士3年

ラットフォーム

岡 本

有 貴

博士2年

山 田

健 太 郎

悦 子	学 術 支 援 専 門 職 員

稲 垣

俊 典

修士1年

（ナノテクノロジー・プ

栗 山

大 成

修士1年

ラットフォーム

槌

技術

支援担当）
太 田

雄 太	工 学 系 共 同 研 究 員

誠	特任研究員 （ナノテ
フォーム

5-2

（アドバンテスト）
中 山

クノロジー・プラット

水 島

昌 弘	VDEC 共 同 研 究 員

仏フランシュコム

テ大学より派遣）
藤 原

瀧 澤

技術

屋

修士2年
（現在 特許庁）

拓	学部4年（現在 三田研
修士1年）

支援担当）
島 本

直 伸	特任研究員 （ナノテ

山 口

龍 太 郎	学部4年（現在 情報理
工田浦研修士1年）

クノロジー・プラット
東Charles Moslonka	VDEC インターンシッ

日本方面コーディネー

プ 生（ 仏 ENS Paris-

タ）

Saclay）

フォーム代表機関大 西廉 伸	特任研究員 （ナノテクノロジー・プラット
フォーム代表機関

澤 村

渡 邊

広 沢

佐 藤

佐 藤

80

構成

東

日本方面コーディネー

高 木

信 一

タ）

竹 中

充

智 紀	技術職員（武田先端知教授
准教授

トープラサートポン カシディット

助教

陳

志 方

（客員研究員）加 藤

公 彦（特任研究員）か を る	学術支援職員 （ナノ黄博 勤（外国人特別研究者）

テクノロジー・プラッ

何

鐘

培

（研究員）

トフォーム事務局）

柯

夢南

博士3年（工学系）

公 彦	学術支援職員 （ナノ

裵

泰

彦

博士3年（工学系）

テクノロジー・プラッ

安

大

煥

博士3年（工学系）

トフォーム

武田ク

曺

光

元

博士2年（工学系）

リーンルーム管理室担李強

博士2年（工学系）

当）

尹

尚 希

博士2年（工学系）

昇	学術支援職員 （ナノ林澈 敏

博士1年（工学系）

テクノロジー・プラッ

関 根

尚 希

博士1年（工学系）

トフォーム

ロ ダ

ヌ ル

博士1年（工学系）

当）

李

宗

恩

修士2年（工学系）

善 亨	工 学 系 共 同 研 究 員

程

鵬

遠

修士2年（工学系）（ナノックスジャパン）

趙

子

強

修士2年（工学系）

高 口

遼 太 郎

修士2年（工学系）

クリーンルーム管理室）
河 井

高木・竹中研究室

哲 子	事務補佐員

新川崎担

修士2年（工学系）

山 下

真 史

修士2年（工学系）

横 山

千 晶

修士2年（工学系）

廖

辰 宇

修士2年（工学系）

王子 龍

修士2年（工学系）

呂

東 晟

修士1年（工学系）

湯涵 智

修士1年（工学系）

圭

修士1年（工学系）

陳

乾 峰

修士1年（工学系）

呉

冬 睿

修士1年（工学系）

張

暁 軒

修士1年（工学系）

林

早 阳

修士1年（工学系）

宮 武

悠 人

学部4年（工学部）

大 野

修 平

学部4年（工学部）

竹 安淳

学部4年（工学部）

田 原

建 人

学部4年（工学部）

隅 田

5-2

研究報告

匠

第5章

藤 垣

81

5.3

研究概要
示した．

藤田研究室

(http://www.cad.t.u-tokyo.ac.jp/)

論理回路デバッグのための信号選択手法「部分合成のプログラム並列化への応用」

藤田昌宏，ガラバギ アミル マスード，木村悠介
ゲートレベル回路にバグが含まれていた際には，な

藤田昌宏，宮坂幸雄，アシーシュ ミタル

第5章

5-3

研究報告

近年，論理回路の合成に用いられてきた部分合成手るべく少ない変更でバグを取り除きたい場合がある．本法をプログラムの合成に応用する研究が多く行われて研究では，直すべき素子がどこかは予め分かっているいる．本研究では，並列処理環境を考慮に入れて，シことを仮定して，修正のために使用する内部信号を選ングルスレッドのプログラムから並列プログラムを合択する手法を検討した．提案手法は，修正すべき場所

成することを提案した．大きいプログラムの並列化はが複数である場合でも高品質な解が得られ，既存のベ現実時間では終了しないという課題に対し，小さいプ

ンチマーク回路に対して現実的な時間内で適用可能でログラムの並列化で得られた解をもとに制約をかけるあることを確認した．

ことで，探索空間を狭めて合成を可能にした．
部分論理合成テンプレートと状態遷移表現を利用したシステム最適

藤田昌宏，ガラバギ アミル マスード，韓 暁冉

化手法

部分論理合成はある与えられた全体回路の一部分が藤田昌宏，合田瑛洋

空白となっているとき，空白部分を論理合成する技術

順序回路の形式的検証は入力と出力のシーケンス比であり，LUT を用いた QBF 問題として定式化されて較をする必要があるため組み合わせ回路の場合よりもきた．LUT は実用的にはせいぜい16入力程度までであはるかに難しく，FSMD（Finite State Machine with

り，空白部分は多数の入力を持つことができない．本Data-path）は本質的には順序回路を表していると言え研究では SOP（Sum of Product）と POS（Product ofるためその形式的検証も同じように難しい．そこで，

Sum）に基づいた QBF 問題として定式化する部分論理

false negative な性質を持つものの効率的な検証を行う

合成手法について示す．m 変数と n 個の積［和］をもつことができるアルゴリズムである「Karfa の手法」が提SOP［POS］はリテラルに関連付けられた係数の集合

案されたが，これによってシステムの部分合成に用いによって表現でき，合成問題は QBF 問題を解くことにられる手法である「テンプレートベースの合成」をよって適切な係数値を見つける問題となる．空白部分

FSMD に適用することができるようになった．本稿でが16入力以上となるときは SOP と POS による定式化

は Karfa の手法とテンプレートベースの合成を用いては LUT に基づく定式化よりも良いパフォーマンスを示

FSMD の合成を行うアルゴリズムを提案し，実験を通すが，回路によってパフォーマンスは異なる．我々はしてその手法で実際に合成が可能であることを示した．

ISCAS89 ベンチマーク回路を用いた部分論理合成実験を行った．SOP に基づく QBF 問題として定式化した

ECO のための高位記述自動合成手法とその応用
藤田昌宏，ガラバギ アミル マスード，王勤浩，場合，27入力回路まで合成可能であった．一方 POS の場合は24入力回路まで合成可能であった．

木村悠介
LSI 設計では，ゲートレベル回路に最適化を施した

82

テンプレートに基づいた高位部分合成

後に仕様変更が発生することがある．この場合，高位

藤田昌宏，ガラバギ アミル マスード，王

言語を修正して再合成することはせずに，直接ゲート

この研究では，RTL レベルでの実装を高位レベルのレベル回路を変更することがある．なぜなら，これまECO に対して自動的にアジャストする手法を示す．

での最適化の努力を無駄にしないためである．本研究

我々の手法は一部分がプログラム可能な回路に置き換

では，修正したゲートレベル回路を用いて，新しい高えられた回路トポロジーを持つデータパス構造に焦点

位 記 述 を 再 生 成 す る 手 法 を 提 案 し た． 実 験 で は，を当てる．データパスの正しいコンフィグレーション

AES256暗号化などの規模のプログラムが扱えることをを探索する問題は QBF 問題として定式化され，SAT/

勤浩

SMT ソルバーを自動的にインクリメンタルに用いるこ

インにおけるデータ処理・操作を可能とする準同型暗とによって解くことができる．いくつかの例によって号の一種の Paillier 暗号は加法的準同型特性を持ちなが提案手法の有効性が示された．

ら，軽量で高速暗号方式として知られており，電子投票，安全なバイオメトリクスなどの分野での幅広い応単一故障のテストパターンに基づいた２重縮退故障の用が期待されている．ただ，データベース内の膨大なための ATPG

量のデータの処理には膨大な時間を要するため計算効率の向上が不可欠である．本研究では，Paillier の計算本研究では2重縮退故障（DSA）のための改良版イ

時間の短縮を目指した Paillier 暗号化専用ハードウェア

ンクリメンタル ATPG 手法について提案した．提案手

ア ー キ テ ク チ ャ の 最 適 化 の 検 討 を 行 い， 高 基数 の法は4ステップから成る．回路の初期化，ATPG の初期

Montgomery 乗算により暗号演算処理の並列度を上げ化，未検出の DSA 故障の発見，追加テストパターンのることで，大幅に高速化の可能性を示した．

生成である．提案手法では与えられた全てのベンチマー
PUF 個体認証システムにおける機械学習攻撃耐性の評とが実験結果から分かった．また，過去の研究に比べ価及び設計指針の検討

2桁以上速い処理速度を達成した．

池田 誠，粟野皓光，飯塚知希
低コストかつ安全な個体認証を実現できる手法とし

池田研究室(http://www.mos.t.u-tokyo.ac.jp)

高性能暗号エンジンの実現

研究報告

ク回路に対して完全なテストパターンを生成できるこ

5-3
第5章

藤田昌宏，ガラバギ アミル マスード，王 培坤て 近 年 注 目 さ れ て い る PUF（Physically Unclonable
Function）において，機械学習攻撃に耐性があるとされる Double-Arbiter PUF 及び PL-PUF に対し，end-toend の深層ニューラルネットワークを用いた攻撃を行池田 誠，粟野皓光，杉山昇太郎，荒川文男

い，攻撃耐性を評価した．提案手法を用いることによ

クラウドからセンサノードまでスケーラブルに高性り，Double-Arbiter PUF では先行研究を21.1% 上回る

能暗号を利用可能とする暗号エンジンの検討を行った．

精度で未知のレスポンスを予測でき，PL-PUF では予

クラウドにおいて暗号文空間での演算を可能とする完測するレスポンス bit 及び発振周期数により予測精度が全準同型暗号を用いることでアプリケーションの完全異なることを明らかにした．また実験結果を踏まえ，機秘匿化が可能だが，高速化が実用に向けての課題とし械学習攻撃耐性を高めるための PUF 個体認証システムて残っている．本検討では ASIC や FPGA などのハーの設計指針について検討した．

ドウェアもしくは GPGPU を用いて，多項式演算の大規模バッチ処理により高速化の検討を行った．さらに

自己同期回路の設計

ASIC 実装の検討により CPU 実装の1.45倍の速度向上

池田 誠 , 崔 笛が可能であることを示した．一方，センサノードでは

本研究では，タイミングエラーを避けた高スループッ

実装資源の制約から公開鍵暗号の小面積実装が求めらトのゲートレベルパイプライン型自己同期回路の設計れている．例えば256ビット乗算を16ビットまたは32に取り組んでいる．本研究で用いるデュアルパイプラ

ビット乗算器を複数回使用することで実現し面積削減

イン型自己同期回路の論理ゲートでは，一つの終了検を図っている．そこで，さらなる効率実装を実現すべ

出信号で同じ論理の2つの DCVSL 回路が交互に動作し，

く256ビットモンゴメリ乗算を256ビット掛ける2ビット

一方の DCVSL が演算を行う際にもう一方の DCVSL がの乗算に分解する方式を考案し，32ビット乗算器を用プリチャージを行うため，プリチャージによる時間のいた方式に比べて2.3倍の速度と2.5倍の面積効率を実ロスが存在しない．加えてゲートレベルでのパイプラ現した．

イン化によりスループットの向上が可能である．この自己同期方式を用いた演算器の設計を行うとともに，こ

高機能暗号エンジンの検討の方式を用いたプロセッサの実現の検討を行った．

池田 誠，粟野皓光，古賀啓太郎，蔡 純 , 中山亮平
IoT の普及に伴い，クラウドにおけるデータ量が爆発的に増加し，純粋なデータ暗号化では幅広いセキュ
リティリスクへの対処が困難となっている．暗号ドメ83

グローバルシャッター機能を有したテラヘルツ帯ビデ

高宮研究室

オイメージングに向けた微弱信号の読み出し回路(http://icdesign.iis.u-tokyo.ac.jp/)

池田 誠，吉川 俊之
テラヘルツ帯ビデオイメージングデバイスにおいて，InAs MOS-HEMT により検波された微小信号をディジ

第5章

5-3

積層セラミックコンデンサ CMOS チップ上に直接実装
したスイッチトキャパシタ DC-DC コンバータ

研究報告

タル信号へ変換しデバイスの外部へ読み出すための回

高宮 真，桜井貴康路（ROIC）を設計した．180nm CMOS プロセスにおメニーコアマイクロプロセッサにおけるコア毎の動いて試作されたチップには，8×7の ROIC アレイが集的電源電圧制御向けに2通りの降圧比（2/3と1/2）が切積されており，三次元積層によって検波器と接続されり替え可能なスイッチトキャパシタ DC-DC コンバー

る．各 ROIC は，低雑音増幅器とロックインアンプ，Δタを開発しました．180nm CMOS チップ上に4つのΣ変調器とディジタルフィルタからなるΔΣアナログ

100nFの積層セラミックコンデンサ（0.4 mm × 0.2 mm

ディジタル変換器と InAs MOS-HEMT の特性を校正

× 0.2 mm）を直接実装した2.7V 入力のスイッチトキャするためのディジタルアナログ変換器が実装されていパシタ DC-DC コンバータを試作し，出力電力密度62

る．読み出しの対象となるピクセルの選択とΔΣ ADC

mW/mm2において降圧型のスイッチトキャパシタの出力値の読み出しはチップに集積された SPI を介し

DC-DC コンバータとしては世界最高効率92.9% を実現て行われる．また，グローバルシャッターを実現するした．

ために8×7のクロックサイクルですべてのピクセルのΔΣ ADC の出力値を保持し，以降のサイクルで順次シ

パワートランジスタ（IGBT）駆動用の波形制御プログ

リアル伝送するモードをSPIに実装した．さらに，ROIC

ラマブルゲートドライバ IC

が動作中の温度を観測するため MOSFET の IV 特性の高宮 真，桜井貴康

温度依存性を利用した温度センサーを実装しその特性

パワーエレクトロニクスと LSI の異分野連携により，を測定した．

パワートランジスタ（IGBT）のゲート駆動電流をデ
ジタルインタフェースで変えられるプログラマブルゲー

スマートイメージセンサを用いた高機能計測手法とセトドライバ IC を開発しました．IGBT のスイッチング

キュアセンシング過程におけるゲート電圧波形を AI を使って⾃動最適制

池田 誠，金 雄鉉 , Vinod Gadde Vishwa，

御することにより，スイッチング時の損失低減とスイッ

武田直嗣 , 劉 玉清

チングノイズ低減を両⽴することができました．

イメージセンサに情報処理機能を統合したスマート
イメージセンサに基づく高機能計測とセキュアセンシ

Luciola：空間を飛び回るミリメートルサイズの LED

ングの実現に取り組んでいる．高機能計測では，変調

光源を実現

光投影に基づき背景光除去機能を有する3次元形状セ

高宮 真，筧 康明，川原圭博

ンサと，ワイヤグリッド偏光子を用いた鏡面反射検出

超音波集束ビームを用いて空中浮遊・移動する直径機能を有するイメージセンサを提案し，回路実装・評

4mm の極小 LED 光源を開発しました．無線給電を使価を進めている．セキュアセンシングでは，A/D 変換用した電池の不要化と，LED 点灯に必要な無線給電用器に暗号化機能を統合し，チップ外部への平文漏洩を受信回路の専用 IC 化の2点を工夫したことで小型・軽抑えることで，より強固なセキュリティを実現できる量化を実現し，超音波による微弱な力でも浮き上がら回路方式を検討・試作評価している．

せることに成功しました．極小 LED 光源の空間中の移動と点灯・消灯はコンピューターから無線で制御でき，将来は手で触れる空中ディスプレイ向けの発光画素への応用が期待されます．

84

飯塚研究室(http://www.mos.t.u-tokyo.ac.jp)

広帯域信号向け波形再生技術

チャとなっており，低ジッタ・低位相雑音となるよう設計を進めている．LDO の設計においては，電圧制御
遅延線と位相比較器を組み合わせて正確な電圧比較器を実現し，回路全体を自動配置配線を用いて作成した．

飯塚哲也，ビャムバドルジ ゾルボー

チップ測定により，負荷電流やリファレンス電圧の変スパースで広帯域な信号の受信やコグニティブ無線化に対する電圧の追従性が確かめられた．
また，アナログ集積回路の最適化技術に関する研究

クチャとして MWC（Modulated Wideband Converter）

として，高性能なTDC（Time to Digital Converter）のが注目されている．また，自動試験装置などでは装置

クロック生成に用いるDLL（Delay Locked Loop）の設に搭載された A/D 変換回路のサンプリングレートが限計 を 行 っ た．TDC は ADPLL（All Digital Phaseられているため，広帯域で動作するデバイスの計測試

Locked Loop）や測定など様々な場で用いられている

験に MWC を用いることで低コスト化が達成できる可要素回路である．DLL の構成としては1GHz の入力に能性がある．

対して16段の遅延素子を用いた．高い分解能を持つ
TDC を実現するため，DLL に求められる仕様としてる測定器としての実現可能性について調査を行った．

入出力間のオフセットが2ps であること，そして各遅MATLAB で MWC のシミュレーションモデルを作成し，延素子で生じる遅延が理想的な値から±2ps の範囲に

理想的な条件においては MWC システムが広帯域な入あることが挙げられた．まず CP（Charge Pump），PFD

力信号を再構築できることを示した．しかし MWC の（Phase Frequency Detector），そしてバッファの熱雑実装を行う場合，非理想素子やノイズなどの影響で適音によって生じる出力におけるジッタを計算およびシ切に動作しない可能性がある．そこでノイズ耐性につミュレーションで求め，これらが許容範囲内に収まる

いて，MWCの雑音指数を推測するためにANF（Average

ように素子のパラメータを決めた．また CP のミスマッ

Noise Figure）を解析的に導出した．そしてノイズをチを低減するためにカスコード／マルチパスアーキテ

考慮した MATLAB シミュレーションでこの式が妥当

クチャを用い，シミュレーション上でオフセットをであることを確認した．

600fs に抑えることに成功した．最後に回路を設計した

研究報告

本研究では MWC のスパースで広帯域な信号に対す

5-3
第5章

を実現しうるサブナイキストサンプリングのアーキテ

際のプロセスばらつきを考慮し，容量アレイを用いたアナログ集積回路設計自動化・最適化技術

キャリブレーション機構を用いた．±10ps 内のオフ

飯塚哲也，徐 祖楽，小島尚輝，長田 将

セットに対して1ps の精度で修正できることをシミュ

プロセス微細化に伴いデジタル回路の性能は著しくレーションで確認した．

向上しており，信号処理における大部分はデジタル処理がなされている．一方，アナログ世界とのやりとり

時間領域制御を用いたアナログ集積回路設計技術を行うデータ変換器や，クロックを生成する位相同期

飯塚哲也，徐 祖楽，陳 明翰，王 璟

回路，電源回路は未だにアナログ回路部分として残さ

デジタル回路がプロセス微細化の恩恵を受ける一方，れている．これらの回路設計を自動化することにより，アナログ回路は電圧ヘッドルームの減少などといった信号処理系全体の設計における歩留まり・コスト改善

負の影響を被っている．時間領域回路ではデジタル信に大きく貢献できると考えられる．本研究では，それ号のエッジ遷移によってアナログ信号を表現するので，らの回路に関して，商用の自動配置配線ツールを用い

微細プロセスにおけるアナログ回路の問題の解決策とた設計法を提案する．本年度は，逐次比較レジスタ型

なりうる．

アナログ - デジタル変換回路（SAR 型 ADC）
，注入同期

特に IoT 機器においては，システムが必要な時だけを用いた位相同期回路（PLL），低ドロップアウト電圧

起動し，それ以外の時間は待機状態にあることが多い．

レギュレータ（LDO）に関して省力化された設計法と起動開始から PLL がロックするまでの間の待機状態にアーキテクチャを研究した．SAR 型 ADC の設計におおける消費電力を削減するため，PLL の高速起動が課

いては，スタンダードセルを用いて，抵抗性 DAC と，題となる．Pulse-Width PLL（PWPLL）はアナログ -4入力電圧比較器，トラックホールド回路を設計した．

デジタル混載で，ローパスフィルターを用いずに，Soft

分解能を6ビットとして回路全体を設計し，実測によりThermometer Code（STC）で出力周波数を制御し，面動作を検証した．PLL は注入同期を用いたアーキテク

積効率には有利である．PWPLL の大部分はデジタル85

である PLL で，自動配置配線との相性が良い．本研究では Pulse-Width PLL（PWPLL）起動時間を短縮し，

飯塚哲也，Nguyen Ngoc Mai-Khanh，大槻宜孝，

システムの消費電力を減少するため，ロック時のフィー山崎大輔，原 崇文

ドバック系パラメータ（= 目標値）を記憶し，次回起

近年ミリ波帯を用いて広い帯域を利用した高速通信

動時にパラメータを再現する手法を用いた．従来の高の研究が盛んに行われ，通信速度を維持しながらも低速起動 PWPLL は人手設計でレイアウトを作成するが，コストかつ通信距離を拡大する方法方法としてポリ時間がかかり，仕様の調整も難しい．本研究では，レマーなどの誘電体材料を導波路として用いて有線通信

イアウト設計を省力化するため，自動配置ツールを用を行う方式が提案され研究の幅を広げている．

いてレイアウト作成し，人手設計と同等な性能を持つ
高速起動 PWPLL を設計した．
第5章

5-3

誘電体導波路通信に向けた高周波回路設計

本 研 究 で は140GHz で 発 振 す る 電 圧 制 御 発 振 器（VCO）の設計を行った．発振器は通信を伴う全ての研究報告

また，時間領域回路の代表例として時間デジタル変システムおいて必須の回路ある．この回路において換器がある．時間デジタル変換器は素子の持つ伝搬遅100GHz を超える超高周波帯で動作し，低位相雑音を延時間を利用して2つの立ち上がり信号の持つ時間差を維持しつつ小面積かつ低消費電力を実現することは難デジタル信号に変換する回路であり，本研究ではゲー

しい．これらの課題を解決するために周波数二逓倍器

ト遅延以下の高分解能を達成する方式の1つであるパルを用いて140GHz の信号を作り出すことを検討し，各

ス縮小型時間デジタル変換器に注目した．一般に，時ブロック間のインピーダンス整合回路を取り除くこと

間デジタル変換器では分解能と入力範囲との間にトで上記に示した課題を解決する方法を提案した．また

レードオフが存在し，特にパルス縮小型時間デジタル提案回路がこの課題を解決していることを実測にて確

変換器においてはそれが顕著である．これに対し前年認した．

は階層化構造により高分解能かつ入力範囲を広げた時送受信機では発振器によって生成された信号に対し

間デジタル変換器を試作したが，実際に測定したとこて変調及び増幅を行う必要がある．本研究では変調方ろプロセスばらつきによる非線形性が大きいことが分式として on-off 変調を採用し，低損失かつ高い on-off 比

かった．そこで本年はモンテカルロシミュレーションを持つ on-off 変調器のアーキテクチャを提案した．こにより，プロセスばらつきがパルス縮小型時間デジタの変調器について65nmCMOS プロセスにて実装を行

ル変換器に与える影響を検討し，対策を施したチップ

い，測定によって高 on-off 比，低損失で動作しているを試作した．

ことを実測により確認した．さらに同プロセスにて電時間デジタル変換器には様々な応用例があり，Cycle
Lock Gated Oscillator（CLGO）を利用したクロック

力増幅回路を実装し，140GHz の信号の増幅を可能とすることを確認した．

データ再生回路（CDR 回路）もその一つである．このまた，本研究では誘電体導波路通信におけるオンチッ

CDR 回路は，待機状態でダイナミック電力を消費せず，プアンテナの基板除去による損失低減を目的としていかつ4ビットのプリアンブルで高速に起動することが出る．そこで Rohm 社の0.18μ m プロセスを用いて実測来るため，通信状態の消費電力だけでなく，待機状態に必要となる要素回路の作成を行なった．また，実測での消費電力や待機状態からの復帰速度も重要となっにあたり必要となるディエンべディング手法の評価をてくる，センサーネットワークやモバイル機器といっ行なった．さらに，誘電体導波路の信号伝達特性を実た，間欠的にシリアル通信を行うようなシステムの消測により評価した．

費電力削減に効果的である．本研究では，データレートの向上や消費電力削減を目指し，遅延制御バッファ

高速通信路におけるクロストーク低減手法とバーニア型 TDC を用いた CDR 回路を提案し，試作

飯塚哲也，高橋奈悟

チップにて遅延制御バッファの遅延制御や線形性，デ半導体プロセスの微細化による回路の性能向上にとジタル制御器によるフィードバック制御などを確認すもない，有線通信の速度は向上している．また映像機るとともに2.3Gbps の PRBS データ通信における高速器の高解像度化や自動車の電装化によりアプリケー

起動を実証した．

ションに必要なデータレートも向上している．技術・需要の両面から通信を高速化する必要があるが，それを妨げる要因の1つとなっているのが，クロストークである．クロストークの対策として，先行研究では受信86

回路でクロストークを低減する手法が提案されていた．

化，高機能化を目指し，電子線リソグラフィと MEMS

本研究では先行研究をもとに，送信回路で遅延調整回

加工プロセスを組み合わせた微細電極のトップダウン

路やハイパスフィルタを用いてクロストークを低減す作製手法の高度化に取り組んでいる．局所的に測定電る手法を提案した．シミュレーションを用いて，その極を集積化した微細孔構造や，マイクロアクチュエー

手法がより効果的にクロストークを低減できる可能性

タと微細構造を組み合わせた電極ギャップの精密制御があることを示し，40nm プロセス技術を用いてクロスに取り組んでいる．

トークキャンセル回路の設計を行った．
電子線リソグラフィによる大面積精細描画手法の研究
三田吉郎，肥後昭男，藤原 誠，澤村智紀，

三田研究室(http://www.if.t.u-tokyo.ac.jp)

工藤靖明（アドバンテスト）
従来垂直水平方向（矩形）に限られ表現能力に乏しかった大面積電子線描画技術を高度化する．VDEC に

三田吉郎，宇佐美尚人 , ユリアック

平成25年に新規導入された高速大面積電子線描画装置

エリック

グェン，

ルブラスール（CNRS LIMMS 研究所），

ジュリアン
ブノワ

ブルジョワ（仏 FEMTO-ST 研究所），

ピランダ（仏 FEMTO-ST 研究所）
，

ステファン

ドラランド（仏 PSA-Peugeot）

F7000S-VD02の持つ高ドース対応性，セル（キャラクタ）プロジェクション方式による鮮明なエッジを利用

研究報告

型分散マイクロシステムによる形状可変体

5-3
第5章

Programmable Matter プロジェクト - エネルギー自立

瀧澤昌弘（アドバンテスト），

して，自由曲面や繰り返し微細構造などの描画を可能とする．曲率を持つ微細構造の近似表現手法を，定量集積化 MEMS（微小電気機械システム）のトップダ的に評価するための手法として，レーストラック型のウンアプリケーションとして，自立マイクロシステム

吸収構造（ノッチフィルタに相当する）をテスト構造の研究を行っている．
「大きさ1cm 以下のマイクロロ

として用い，光吸収スペクトラムによって近似手法のボットを多数環境に放出し，個々のロボットは近傍の効果を定量化する評価手法を提案実証した．

ロボットと通信を行いながら，協調的に環境測定などの高度な機能を実現するという自律分散システムを目

CMOS-VLSI の MEMS 後加工による高機能システムの指している．2016年度より，集積化マイクロメカトロ

産学連携研究ニ ク ス 研 究 室（ 東 京 大 学 生 産 技 術 研 究 所 LIMMS,

三田吉郎，稲垣俊典，栗山大成，

CNRS-IIS, UMI 2820）Host Professor の立場でフラン佐藤善亨（ナノックスジャパン）, 大野智輝（ソニー）

ス共和国国立研究エージェンシー（ANR）の助成を得

VDEC を通じて試作した VLSI ウエーハを，武田先て，仏 FEMTO-ST 研究所と PSA-Peugeot との産学共端知ビルスーパークリーンルームやその他のクリーン

同で「組み合わせにより集合の形状変化が可能な自律

ルームにおいて後加工することによって新規センサデ

マイクロロボット Programmable Matter」の研究を開

バイスを製作，評価する研究を行っている．後加工に始している．特に，水中で自立泳動するマイクロシス

関する知見として，トランジスタが作製された直後（配テムの実現と背景物理の理解に研究目標を定めている．

線前）のウエーハ引き渡しを受け，熱工程を伴う後加2018年度は，直径1 mm ～10mm までの異なる直径の微工プロセス（成膜，インプラ，ドライブイン）を施し小構造体を試作し，外部インフラストラクチャ側からてもトランジスタ特性の劣化はそれほど進行しないこ

静電引力を印加してアクチュエーション動作を行い，知と，VLSI をあらかじめ Silicon-on-Insulator（SOI）基

見を得た．

板の上に配置した構造を MEMS 後加工できることなどが分かっている．共同研究開発する素子の種類は共同

電子線リソグラフィと MEMS プロセスによる微細電極

研究先との相談により様々だが，作製テクノロジは共構造の流体素子への集積化作製手法の研究

通のものを利用できるところが産業的に重要である．数

三田吉郎，肥後昭男，竹城雄大，岡本有貴，

多くの企業の興味を引き，各社との共同研究ベースで鷲津信栄（アドバンテスト），

電子デバイスの試作が進んでいる．

高田晃広（アドバンテスト），藤原誠，澤村智紀，
浅田邦博
電極構造の微細化によるセンサ素子の更なる高感度87集積化 MEMS による高感度超音波プローブの研究

パッド後加工ならびにボンディングを施し，後加工が三田吉郎，山口龍太郎，宇佐美尚人，肥後昭男，

性能に与える悪影響の存在を評価した．シリコン深掘

吉村 武（大阪府立大学）, 水野 隆（コニカミノルタ），

り加工でシャドウマスクを構成，配線を行い，直下の鈴木謙次（コニカミノルタ），

トランジスタアレイ構造の閾値変化を観測したが目中山雄太（コニカミノルタ），

立った変化は認められなかった．

遠藤登喜子（名古屋医療センター）
CMOS-VLSI の MEMS 後加工と同一のスキームを用

第5章

5-3

研究報告
88

ゼオライト・エレクトロニクス・ナノストラクチャ

い，圧電材料と集積しかつ MEMS 構造とすることに（ZEN）による集積化ケミカルセンサ

よって，医療診断などに用いることが出来る超音波プ

三田吉郎 , 山田健太郎，岡本有貴 ,ローブ素子の従来比100倍の高感度化が可能となること

マチューが，共同研究によって示されている．2018年度より日ティクシエ三田アニエス（東大先端研），

本医療研究開発機構（AMED）公的資金を受託し（
「送

エリック

ルブラスール ,受相補型圧電 MEMS による乳がん検診用高感度超音

フセイン

アワラ（仏 ENSI カーン校），

波プローブの研究」代表：吉村武准教授），応用研究をジュリアン

グラン（仏 ENSI カーン校），

加速している．

スベトラナ

ミントヴァ（仏 ENSI カーン校）

ドヌアル（仏 ENSI カーン校）,

VLSI と集積化したコンパクトなマイクロデバイスに集積化 MEMS による LSI ホットスポットアクティブ冷

よって人間の持つ感覚器官では検出不可能な領域の物

却システムの研究

理・化学量を測定することは，MEMS の持つ大いなる三田吉郎，岡本有貴，藤本興治（東工大），

ポテンシャルの応用分野の一つである．本研究グルー

良尊博之（東工大），大場隆之（東工大）

プは長年この課題に取り組んでおり．2015年度より日

特定の回路ブロックの発熱がパッシブな放熱機構の本学術振興会（JSPS）―フランス科学研究センター

限界を超えることで局所的に生ずる高温部分「ホット（CNRS）の二国間研究交流事業に採択され，VLSI にスポット」が高集積 VLSI の高速動作を妨げる物理要因

とっては異種材料であるゼオライトを集積化し，さらとして注目されている．冷却用液体を対流させて熱をに MEMS 後加工を施すことによって，化学物質を検知

引き抜くアクティブ冷却システムを研究している．電する CMOS-MEMS デバイスの研究を行った，デバイ

気浸透流を用いたポンプ，CMOS 後加工で電気浸透流

スとして入力した熱エネルギーによる温度上昇速度のに必要な高電圧を発生させる回路，ならびに電気浸透

雰囲気化学物質濃度に応じた変調によって検出するタ流を決定する重要な物理定数であるζ電位を，対象表

イプの2種類の MEMS デバイスを論文発表するととも面に接触させるだけで測定可能となる「Stick-On」型に，集積回路素子として試作された電子部品をセンサの測定素子の開発を行った．

入力部として利用する自己検出回路の集積化を行った．

ワイヤボンディングを可能とするプローブパッドの複数高周波信号への機械応答を用いた非侵襲マルチ

CMOS 後加工作製と影響評価

モーダル細胞解析並列集積システム

三田吉郎，岡本有貴，肥後昭男，水島彩子，三田吉郎 , 槌屋 拓，岡本有貴 , 水島彩子 ,木下 純（ネクスティエレクトロニクス）

エリック

ルブラスール ,集積回路の故障診断技術高度化を目的とした共同研

シャルル

モスロンカ（仏 ENS パリサクレー校）

究．VDEC においても故障診断・修正のために集束イ

ブルノ

オンビーム（FIB）装置を所有しているが，膜付けでティクシエ三田アニエス（東大先端研），

きる材料が装置の構成によって限定されており，例えオリビエ

ば VDEC 所有の集積回路用 FIB 装置（FEI V400ACE）

フレデリック マーティー（仏パリ東大学 ESIEE 校）

ではタングステンであり，ワイヤボンディングが不可細胞などの液体中の微細構造を，電気的手法によっ能である．その一方で，評価基板に実装した状態でテて非侵襲的に測定する方法として，高周波信号によるストを行うために，「FIB 配線を行ったパッドにワイヤ

回転電界に対する測定対象の機械応答を計測する手法

ボンディングを行う」という社会的需要が一定数見込（電気回転測定法）が知られている．2018年度より日本まれる．そのため，VDEC で試作したテスト基板上に学 術 振 興 会（JSPS） ― フ ラ ン ス 科 学 研 究 セ ン タ ー

ルピュウフル（仏 ENS パリサクレー校）,
フランセ（仏パリ東大学 ESIEE 校），

（CNRS）の二国間研究交流事業に再び採択され，制御した高度集積化技術を内部プロジェクトとして開発し回路ならびに検出回路を集積化した CMOS-MEMS デている．超臨界状態の流体を用いた化学合成（SCFD）

バイスによる並列化・広帯域化を目指した研究を開始

により，バリア金属（TiN 等）上へ密着性良く成膜でしている．ナノテクノロジープラットフォームを通じきるための基板の洗浄条件並びに製膜条件を網羅的にて公開利用可能な厚膜メッキ技術を習得し，実験によ調査し，結果として，製膜された薄膜を後加工（特にり垂直方向の高さ制御が困難であることが示され，課メッキによる厚膜化の種層）利用することが可能にな

題を解決するデバイスを試作し効果を実証した．

るまで高度化することに成功した．

LSI 一体集積を指向したコロイドドット材料集積化シ
リコン赤外線受光器(http://www.mosfet.k.u-tokyo.ac.jp/)

岡本有貴，山田健太郎，瀬川浩司，三田吉郎

III-V/Ge Metal-Oxide-Semiconductor (MOS) FET

コロイド量子ドットを用いた電子デバイスは発色デとその3次元集積化に関する研究
高木信一，竹中 充，

い る． セ ン サ 分 野 で の 研 究 開 発 は 遅 れ て い る が，

トープラサートポン

1.35µm-1.4µm 帯で感度を得られる赤外フォトダイオー

曺 光元，林 澈敏，李 宗恩，尹 尚希，横山千晶，

ド集積 LSI が実現できれば，屋外使用を想定した Lidar

王 子龍，隅田 圭，竹安 淳

やセキュリティを始めとした新たな幅広い応用分野へ

高 性 能 III-V 族 半 導 体 MOSFET お よ び Ge/SiGeの展開が期待できる．本研究では，可視から赤外波長

MOSFET を 実 現 す る と 共 に， こ れ ら の 高 移 動 度領域までの広帯域吸収スペクトルを分子デザインに

MOSFET を3次元的に集積した CMOS を形成するため

よってトップダウン設計可能なコロイド量子ドットにの研究を行っている．電子移動度が高い InAs 薄膜チャ

注目し，コロイド量子ドットを Si-LSI に集積化するこネルを形成するためのスマートカット技術の研究を進とで，Si の素の物性では吸収できない赤外領域に感度めた．水素イオン注入条件を最適化することで，InAsを持ち，かつ，読み出し・情報処理回路が集積されたスマートカットに成功し，極薄膜 InAs-on-insulator 基

beyond Si-LSI デバイスの実現を提案している．シリコ

板 の 作 製 に 成 功 し た． 酸 化 濃 縮 を 用 い た Ge-on-

ン基板にスピンコーティング法でコロイドドット素子

insulator（GeOI）MOSFET の研究も進めている．酸化を作製し，吸収スペクトルの向上を示すことができた．

濃縮後の冷却時間を長くすることで，Ge-OI 基板の歪カシディット，柯 夢南，

研究報告

バイスや太陽電池などの分野で研究・実用化が進んで

5-3
第5章

肥後昭男，Wang Haibin，久保貴哉，宇佐美尚人，

高木・竹中研究室

み緩和を大幅に低減し，1.5% 以上の大きな圧縮歪みを
サイバーフィジカルシステム応用に向けた無電力最大持った Ge 薄膜を得ることに成功した．

加速度センサ開発
三田吉郎 , R Ranga Reddy

トンネル FET に関する研究

VDEC の研究室が共同して，インド IIT ボンベイ校

高木信一，竹中 充，との共同研究プロジェクトを立ち上げている．当研究トープラサートポン

室ではサイバーフィジカルシステムのセンサ応用例と

裵 泰彦，安 大煥，高口遼太郎

して，2014年度まで先行研究を行っていたショック共

省電力動作が可能なスティープスロープトランジス

振スペクトルセンサ（SRS）を取り上げ，作製法の再タ と し て ト ン ネ ル FET の 研 究 を 進 め て い る． 横 型習得を行った．特筆する成果として，無電力で最大加InGaAs TFET や Ge TFET，GaAsSb/InGaAs ヘテロ接速度を設計で定めた段階（設計では10段階）に分割し合，Ge/ 歪 Si ヘテロ構造，ZnO/Si, Ge ヘテロ構造を用て取得記録するデバイスの試作実験に成功した．

いた TFET の研究を進めている．InGaAs TFET におい

カシディット，加藤公彦，ては，ZrO2ゲート絶縁膜を用いた EOT スケーリング
LSI ハイブリッド集積のための LSI ポストプロセス手により，49 mV/dec. とこれまでで最も低いサブスレ法の開発

ショルドスロープ値をえることに成功した．

三田吉郎，宇佐美尚人 , 太田悦子，肥後昭男，
百瀬毅（マテリアル工学専攻）
ナノテクノロジープラットフォームでの公開を目指

89

強誘電体ゲート絶縁膜 MOSFET に関する研究
高木信一，竹中

GeOI 基板の高品質化を進めた結果，高い Q 値を持っ充，

トープラサートポン

路を用いた中赤外光集積回路の研究を進めている．

カシディット，加藤公彦，たリング共振器の実証に成功すると共に，高効率熱光学位相シフタの動作実証に成功した．

林 早阳，田原建人
強誘電体をゲート絶縁膜に用いた MOSFET の研究を行っている．ALD 法により Si 上に堆積した HfZrO2において強誘電性と MOSFET 動作を確認した．

二次元材料デバイスに関する研究
竹中 充，高木信一，
トープラサートポン

光配線 LSI に関する研究

第5章

トープラサートポン

グラフェンや二硫化モリブデンを用いた半導体デバ
カシディット，李 強，

イスの研究を進めている．グラフェンを用いた導波路

関根 尚希，程 鵬遠，呂 東晟，陳 乾峰，呉 冬睿，型黒体放射光源を新たに提唱し，数値計算により良好

宮武悠人

な動作が可能であることを明らかにした．

研究報告

シリコンフォトニクス等を用いて LSI の配線や I/Oを光化する研究を進めている．InGaAsP 薄膜をシリコン光導波路上に貼り合わせたハイブリッド MOS 構造に逆バイアスを印加することで，キャリア空乏に加えて，フランツ・ケルディッシュ効果により効率的な光変調が可能であることを明らかにした．また，人工知能の一種である進化戦略を用いて高効率グレーティン
グカプラの自動設計に成功した．ウェハーボンディング で 作 製 し た III-V on Insulator 基 板 上 に III-V
MOSFET と III-V 細 線 導 波 路 を 一 体 集 積 す る III-V
CMOS フォトニクス技術を用いた超高速光変調器の研究も進めている．InP スロット導波路に EO ポリマーを組み合わせることで，極めて高速な光変調器が実現可能であることを数値解析で明らかにした．
AI 用シリコン光回路に関する研究
竹中 充，高木信一，
トープラサートポン

カシディット，李 強，

大野修平
ユニバーサル光回路などのプログラマブル光回路を用いた AI 用深層学習の研究を進めている．III-V/Si ハ
イブリッド MOS 型光位相シフタを用いたプログラマ
ブル光回路を提唱し，学習可能であることを数値計算
により明らかにした．また新たにリング共振器クロス
バーアレイを用いた深層学習用シリコン光回路を提唱した．
Ge 中赤外光集積回路に関する研究
竹中 充，高木信一，
トープラサートポン

カシディット，何 鐘培，

趙 子強，藤垣 匠
Ge-on-insulator（GeOI）基板上に形成した Ge 導波

90

ヌル，

湯 涵智，張 暁軒

竹中 充，高木信一，
5-3

カシディット，ロダ

5.4

研究発表

藤田研究室

ISVLSI.2018.00019
4.	Darshit Vaghani ; Satyadev Ahlawat ; Jaynarayan
Tudu ; Masahiro Fujita ; Virendra Singh: On

1.	Heming Sun ; Zhengxue Cheng ; Amir Masoud

Securing Scan Design Through Test Vector

Gharehbaghi ; Shinji Kimura ; Masahiro Fujita:

Encryption: 2018 IEEE International Symposium

Approximate DCT Design for Video Encoding

on Circuits and Systems (ISCAS): May 2018:

Based on Novel Truncation Scheme: IEEE

DOI: 10.1109/ISCAS.2018.8351212

Transactions on Circuits and Systems I: Regular
Papers, Vol. 66 , pp. 1517 – 1530 (2019)

国内学会，研究会等
1.	王 培坤・アミル マサウド ガラバギ・藤田昌宏 ,Virendra Singh: Post-Silicon Gate-Level Error「多重縮退故障用インクリメンタルテストパター

Localization with Effective &amp; Combined

ン自動生手法 .」電子情報通信学会技術研究報告

Trace Signal Selection: IEEE Transactions on

信学技報 VLD2018-74 (2019).

Computer-Aided Design of Integrated Circuits

2.	Xiaoran Han・Amir Masoud Gharehbaghi・Masahiro Fujita, “Partial logic synthesis by using

and Systems (accepted)
3.	Y. KIMURA, A. M. GHAREHBAGHI, M.

sum of products or product of sums based

FUJITA: C Description Reconstruction Method

quantified boolean formulae,” システムと LSI の設from a Revised Netlist for ECO Support: IEICE

計 技 術 研 究 会（IPSJ-SLDM）2018 年 5 月 ,T R A N SAC T I O N S o n Fu n d a m e n t a l s o f

VLD2018-1

Electronics, Communications and Computer

研究報告

2.	Binod Kumar ; Kanad Basu ; Masahiro Fujita ;

5-4
第5章

研究論文

3.	合田 瑛洋，藤田 昌宏 ,「テンプレートと状態遷移表現を用いたシステム最適化手法」システムと LSI

Sciences, Vol.E101-A, No.4, pp.685-696の設計技術研究会（IPSJ-SLDM）2018年5月
国際会議

4.	宮坂 幸雄，藤田 昌宏 ,「複数コア／ FPGA チップ

1.	Yukio Miyasaka, Ashish Mittal, Masahiro Fujita:

間の通信構造に配慮したアルゴリズムの自動合

Synthesis of Algorithm Considering

成 」 シ ス テ ム と LSI の 設 計 技 術 研 究 会（IPSJ-

Communication Structure of Distributed/Parallel

SLDM）2018年5月

Computing: International Symposium on Quality
Electronic Design (ISQED) 2019, March 2019:
Session 1A.4
2.	Peikun Wang, Amir Masoud Gharehbaghi,

池田研究室
論文

Masahiro Fujita: Automatic Test Pattern[1] 	M. Ikeda and K. Chang, "Introduction to theGeneration for Double Stuck-at Faults Based onSpecial Issue on the 2017 Symposium on VLSITest Patterns of Single Faults: International

Circuits," in IEEE Journal of Solid-State Circuits,

Symposium on Quality Electronic Design

vol. 53, no. 4, pp. 965-967, April 2018.

(ISQED) 2019, March 2019: Session 4B.3

[2] 	S. SUGIYAMA, H. AWANO, and M. IKEDA,

3.	Ankit Jindal ; Binod Kumar ; Nitish Jindal ;“Low Latency 256-bit Fp ECDSA Signature

Masahiro Fujita ; Virendra Singh: Silicon Debug

G e n e r a t i o n C r y p t o Pr o c e s s o r, ” I E I C Ewith Maximally Expanded Internal Observability

Transactions on Fundamentals of Electronics,

Using Nearest Neighbor Algorithm: 2018 IEEE

Communications and Computer Sciences, Vol.

Computer Society Annual Symposium on VLSI

E101-A, No. 12, pp. 2290-2296, Dec. 2018.

(ISVLSI), July 2018: pp. 46-51: DOI: 10.1109/[3] 	H. AWANO, T. ICHIHASHI, and M. IKEDA, “An91

ASIC Crypto Processor for 254-Bit Prime-Field[11] 	 [ I n v i t e d ] M . I k e d a , “ O p t i m i z a t i o n o f

Pairing Featuring Programmable Arithmetic Core

Cryptography Hardware Design,” NTU-UTokyo

Optimized for Quadratic Extension Field,” IEICE

EE Session Workshop, Dec. 2018.

T R A N SAC T I O N S o n Fu n d a m e n t a l s o f[12] [Keynote] M. Ikeda, “Exploring Elliptic Curve

Electronics, Communications and Computer

based cryptography hardware design,” AsianSciences, Vol.E102-A, No.1, pp.56-64, Jan. 2019.

H a r d w a r e O r i e n t e d S e c u r i t y a n d Tr u s t[4] 	U. Kim, and M. Ikeda, “An image sensor with in-

第5章

5-4

Symposium (AsianHOST), Dec. 2018.

pixel selective-charge-subtraction circuits for[13] 	H. Inoue, T. Aoki, F. Akasawa, T. Hamada, T.

selective light detection,” IEICE Electronics

Takeuchi, K. Nei, T. Seki, Y. Yakubo, K.

Express, Vol. 16, No. 4, Feb. 2019.

Takahashi, S. Fukai, T. Ishizu, M. Kozuma, R.

研究報告[5] 	T. Hamada, T. Takeuchi, T. Aoki, M. Kozuma, T.

Tajima, T. Matsuzaki, T. Ikeda, M. Ikeda, and S.

Ikeda, M. Ikeda, and S. Yamazaki, “An Oxide ‐Yamazaki "12.2 Micro Short-Circuit Detector

Semiconductor ‐ FET ‐ Based Dynamic Logic

Including S/H Circuit for 1hr Retention and 52dB

Circuit for Wearable Systems,”SID 2019, Vol. 50,

Comparator Composed of C-Axis Aligned

No. 1, June 2019.

Crystalline IGZO FETs for Li-Ion Battery
Protection IC," 2019 IEEE International Solid-

国際会議State Circuits Conference - (ISSCC), pp. 204-206,[6] 	K. Koiwa, D. Fujimoto, Y. Hayashi, M. Nagata, M.

Feb. 2019.

Ikeda, T. Matsumoto, and N. Homma, "EM[14] H .Awano, and M.Ikeda, “Fourℚ on ASIC:

security analysis of compact ECDSA hardware,"Breaking Speed Records for Elliptic Curve Scalar

2 0 1 8 I E E E I n t e r n a t i o n a l Sy m p o s i u m o nMultiplication,” 2019 Design, Automation andElectromagnetic Compatibility and 2018 IEEE

Test in Europe Conference(DATE), pp. 1733-

Asia-Pacific Symposium on Electromagnetic

1738, March 2019.

Compatibility (EMC/APEMC), pp. 12-12, May
2018.

国内研究会

[7] 	U. Kim and M. Ikeda, "A Study on Pixel Circuit[15] 	[ 招待講演 ] 池田誠 , “ 高電力効率な高機能暗号のwith Compensation of Background Light Using

実現に向けたハードウエア実装 ,” 電子情報通信学

Current Mirror," 2018 IEEE SENSORS, pp. 1-4,

会 , LSI とシステムのワークショップ2018, 2018年

Oct. 2018.

5月 .

[8] 	V. V. Gadde, H. Awano and M. Ikeda, "An[16] 	金 雄鉉，池田 誠 , “ 背景光複写型画素回路の検E n c r y p t i o n -A u t h e n t i c a t i o n Un i f i e d A / D

討 ,” 電子情報通信学会 , LSI とシステムのワーク

Conversion Scheme for IoT Sensor Nodes," 2018

ショップ2018, 2018年5月 .

IEEE Asian Solid-State Circuits Conference

実現に向けた FourQ の ASIC 実装 ,” 電子情報通信(A-SSCC), pp. 123-126, Nov. 2018.
[9] 	S. Sugiyama, H. Awano and M. Ikeda, "31.3 μ s/
S i g n a t u re- G e n e ra tion 256- bit

p EC D SA

学会 , LSI とシステムのワークショップ2018, 2018
年5月 .

Cryptoprocessor," 2018 IEEE Asian Solid-State[18] 	[ 招待講演 ] 池田誠 , “ ハードウエアセキュリティ

Circuits Conference (A-SSCC), pp. 153-156, Nov.

と高速・低電力暗号エンジンの実現 ,” 第3回 IoT

2018.

セキュリティフォーラム , 2018年7月 .

[10] 	H. Awano and M. Ikeda, "ASIC Coprocessor for[19] 	古賀啓太郎 , 粟野皓光 , 池田誠 , " 格子暗号向け高254-bit Prime-Field Pairing based on General

精度ガウス乱数生成器のハードウェア実装 ", 電子

Purpose Arithmetic Unit on Quadratic Extension

情報通信学会ハードウェアセキュリティ研究会 ,Field," 2018 International Conference on

HWS2018-49, 2018年10月 .

Advanced Technologies for Communications(ATC), Ho Chi Minh City, 2018, pp. 387-392.

92[17] 	粟野 皓光，池田 誠 , “ 超高速な楕円曲線暗号の[20] 	古賀啓太郎 , 粟野皓光 , 池田誠 , "ASIC 実装に向けた Micciancio-Walter アルゴリズムにおけるベースサンプラー設計 ", 電子情報通信学会ハードウェ
アセキュリティフォーラム2018, 2018年12月 .
[21] 	飯塚知希，粟野皓光，池田誠 , “ 深層ニューラル

高宮研究室
研究論文

ネットワークを用いた Double-Arbiter PUF に対す[1]	C.-S. Wu, M. Takamiya, and T. Sakurai, "Clocked

る End-to-End モデリング攻撃 ,” 電子情報通信学

Hysteresis Control Scheme With Power-Law

会ハードウェアセキュリティフォーラム2018，2018

Frequency Scaling in Buck Converter to Improve

年12月 .

Light-Load Efficiency for IoT Sensor Nodes,"[22] 	杉山昇太郎 , 伊藤忠彦 , 磯部光平 , “ ハードウェア

I E E E Tr a n s a c t i o n s o n Ve r y L a r g e S c a l e

セキュリティモジュールへの耐量子計算機暗号のIntegration (VLSI) Systems, Vol. 26, No. 6, pp.

実装と評価 ,”2019年暗号と情報セキュリティシン

1139-1150, June 2018.
[2]	H. Obara, K. Wada, K. Miyazaki, M. Takamiya,
and T. Sakurai, "Active Gate Control in Half-

Walter アルゴリズムを用いた高速なガウシアンサ

Bridge Inverters Using Programmable Gate

ンプラーの設計 ", 電子情報通信学会ハードウェア

Driver ICs to Improve Both Surge Voltage andセキュリティ研究会 , HWS2018-82, 2019年3月 .

Converter Efﬁciency," IEEE Transactions on[24] 	飯塚知希，小笠原泰弘，片下敏宏，堀洋平，粟野Industry Applications, Vol.54, No.5, pp. 4603 -皓光，池田誠 , “PUF を用いた個体識別システムに

5-4

研究報告

[23] 	古 賀 啓 太 郎 , 粟 野 皓 光 , 池 田 誠 , "Micciancio-

第5章

ポジウム , 1D1-5, 2019年1月 .

4611, Sep./Oct. 2018.

おける機械学習攻撃に対する脆弱性の評価 ,” 電子[3]	T. Sai, Y. Yamauchi, H. Kando, T. Funaki, T.

情報通信学会ハードウェアセキュリティ研究会，

Sakurai, and M. Takamiya, "2/3 and 1/2

2019年3月 .

Reconﬁgurable Switched Capacitor DC–DC[25] 	武 田 直 嗣 , 池 田 誠 , “ 偏 光 子 を 離 散 配 置 し た

Converter With 92.9% Efﬁciency at 62 mW/mm2

CMOS イメージセンサによる部分偏光検出 ,” 映像

Us i n g D r i v e r A m p l i t u d e D o u b l e r, " I E E E

情報メディア学会技術報告 , Vol.43, No.11, pp.37-

Transactions on Circuits and Systems―II:

40, 2019年3月 .

Express Briefs, Vol. 65, No. 11, pp. 1654 - 1658,
Nov. 2018.

国内大会[4]	T. Someya, A. K. M. M. Islam, T. Sakurai, and M.

[26] 	飯塚知希，粟野皓光，池田誠 , “ ベイズ最適化を用

Takamiya, "An 11-nW CMOS Temperature-to-

いた Double-Arbiter PUF に対する機械学習攻撃

Digital Converter Utilizing Sub-Threshold

向け深層ニューラルネットワークのハイパーパラ

Current at Sub-Thermal Drain Voltage," IEEE

メータ最適化 ,” 電子情報通信学会ソサイエティ大

Journal of Solid-State Circuits, Vol.54, No.3, pp.

会，A-20-7，2018年9月 .

613 - 622, March 2019.

[27] 	C. Cai, H. Awano, and M. Ikeda, “Implementation[5]	T. Someya, K. Matsunaga, H. Morimura, T.

of Paillier Cryptographic Circuit with High Radix

Sakurai, and M. Takamiya, "A 0.90–4.39-V

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大会，A-20-8，2018年9月 .

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Subtraction for Battery Management," IEEE

解説記事

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Takamiya, "A 13nW Temperature-to-Digital
Converter Utilizing Sub-threshold MOSFET
Operation at Sub-thermal Drain Voltage," IEEE

93

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USA, pp. 2740-2745, March 2019.

San Diego, USA, pp. 1-4, April 2018.
[2]	H. Qiu, Y. Narusue, Y. Kawahara, T. Sakurai, and
M. Takamiya, "Digital Coil: Transmitter Coil with[1]	高宮 真 , " プロセッサの低消費電力化に向けたオ

Programmable Radius for Wireless Powering

ンチップ電源回路 ," EDN Japan 次世代デバイス

Robust Against Distance Variation," IEEEのための電源セミナー「低電圧／大電流化にどう

Wireless Power Transfer Conference (WPTC),

対応すべきか？」, 東京 , 2018年6月 .（特別講演）

Montreal, Canada, pp. 1-4, June 2018.

第5章

5-4

[2] 	植村隆文，荒木徹平，吉本秀輔，野田祐樹，和泉

研究報告[3] 	Y. S. Cheng, T. Mannen, K. Wada, K. Miyazaki,

慎太郎，関谷 毅，加賀谷 司，森 時彦，高宮 真，

M. Takamiya, and T. Sakurai, "Optimization

桜井貴康，濱田 浩，河村直明，塚田智之，井出周Platform to Find a Switching Pattern of Digital治，瀬下雄一，堤 知明，桒原 惇，大簱英樹，石Active Gate Drive for Full-Bridge Inverter

井伸晃，尾藤慎也，金村 崇，桑原章史，水野晃太

Circuit," IEEE Energy Conversion Congress &郎，福原克郎，田中稔彦，片桐真吾，高安理寛，Exposition (ECCE), Portland, USA, pp. 6441

山 本 陽 介 ,“Field Intelligence 搭 載 型 大 面 積 分 散-6447, Sep. 2018.

IoT プラットフォームの研究開発 ,” 電子情報通信[4] 	Y. Uno, H. Qiu, T. Sai, S. Iguchi, Y. Mizutani, T.

学会ソサイエティ大会 , BI-8-5，金沢，2018年9月 .

Hoshi, Y. Kawahara, Y. Kakehi, and M. Takamiya,[3] 	高宮 真，宮崎耕太郎，崔 通，小原秀嶺，萬年智“Luciola: A Millimeter-Scale Light-Emitting介，和田圭二，附田正則，安部征哉，大村一郎，

Particle Moving in Mid-Air Based On Acoustic

桜井貴康 ,“ パワーエレクトロニクスと LSI の異分

Levitation and Wireless Powering,” ACM

野連携：IGBT 向けデジタルゲートドライバ IC,”International Joint Conference on Pervasive and

電子情報通信学会ソサイエティ大会 , CI-3-4，金Ubiquitous Computing (UbiComp), Singapore,

沢，2018年9月 .

Oct. 2018.

[4]	 高宮真 , "IoT 向け集積電源回路 ～低入力電[5] 	T. Sai, Y. Yamauchi, H. Kando, T. Funaki, T.

圧化・低出力電力化への挑戦～ ," 日本学術振興会

Sakurai, and M. Takamiya, "Spike Noise

次世代のスイッチング方式電源システム第173委

Cancelling Circuit for Switched Capacitor DC-DC

員会，第4期 第9回研究会，pp. 52-77，東京，2018

Converter Mounting MLCCs on CMOS Die,"年10月．

IEEE International Workshop on Power Supply[5] 	高宮 真 , " 集積パワーマネジメントから見た新デon Chip (PwrSoC), Hsinchu, Taiwan, pp. 63 - 64,

バイスへの期待 ," 応用物理学会 シリコンテクノ

Oct. 2018.

ロジー分科会 システムデバイスロードマップ委員[6] 	H. Qiu, Y. Uno, T. Sai, S. Iguchi, Y. Mizutani, T.
Hoshi, Y. Kawahara, Y. Kakehi, and M. Takamiya,

会 第1回 BC/ERM 合同委員会 , 横浜 , 2018年11月.

"Luciola: A Light-Emitting Particle Moving in[6] 	東京大学，科学技術振興機構（JST），ERATO 川

Mid-Air Based On Ultrasonic Levitation and

原万有情報網プロジェクト , "Luciola：空間を飛び

Wireless Powering," 11th ACM SIGGRAPH

回るミリメートルサイズの LED 光源を実現 ," デConference and Exhibition on Computer

ジタルコンテンツ協会 デジタルコンテンツ EXPO

Graphics and Interactive Techniques in Asia

Innovative Technologies 2018, 幕張 , D301, 2018

(SIGGRAPH Asia), Emerging Technologies,

年11月 .

Tokyo, pp. 1 - 2, Dec. 2018.

[7] 	加賀谷 司 , 宮崎耕太郎 , 高宮 真 , 桜井貴康 , “ パ[7]	Y. S. Cheng, T. Mannen, K. Wada, K. Miyazaki,

ワーエレクトロニクス向け高 EMI 耐性を持った

M. Takamiya and T. Sakurai, "High-Speed

2.5kV 絶縁耐圧400Mbps 高速デジタルアイソレー

Searching of Optimum Switching Pattern for

タ の 設 計 ,” 電 子 情 報 通 信 学 会， 信 学 技 報，

Digital Active Gate Drive Circuit of Full Bridge

ICD2018-97, pp. 141-146, 宮古島 , 2018年12月

Inverter Circuit," IEEE Applied Power Electronics
Conference and Exposition (APEC), Anaheim,

94

３．シンポジウム・研究会・大会等発表[8] 	高 宮真， 筧康 明， 川 原 圭 博 , " 浮 か ぶ

LED“Luciola”," 電気設備学会誌，第39巻，第1号，

pp. 3 - 6，2019年1月 .
[9] 	福留 環，新山龍馬，桜井貴康，高宮 真 , " 形状記

Regular Papers, vol. 65, no. 4, pp. 1157 - 1173,
Apr. 2018.

憶合金アクチュエータの高出力化と駆動エネル[6] 	Naoki Terao, Toru Nakura, Masahiro Ishida,

ギーの低減を両立する駆動方法の提案と実証 ," 電Rimon Ikeno, Takashi Kusaka, Tetsuya Iizuka, and子情報通信学会総合大会，A-1-19，東京，2019年

Kunihiro Asada, ``Digitally-Controlled

3月．

Compensation Current Injection to ATE Power[10] 	茨城亮太朗，Hao Qiu，桜井貴康，高宮 真 , " 無Supply for Emulation of Customer Environment,''

線給電と無線通信を兼用した磁界共振型システム

Springer Journal of Electronic Testing: Theory

における無線給電効率と最大データレートの関and Applications, vol. 34, no. 2, pp. 147 - 161,

係 ," 電子情報通信学会総合大会，B-21-36，東京，Apr. 2018.
[7] 	Masahiro Kano, Toru Nakura, Tetsuya Iizuka, andKunihiro Asada, ``Triangular Active Charge
Injection Method for Resonant Power Supply
Noise Reduction,'' IEICE Transactions on

研究論文

Electronics, vol. E101-C, no. 4, pp. 292 - 298,[1] 	Yoshitaka Otsuki, Daisuke Yamazaki, Nguyen

Apr. 2018.

Ngoc Mai-Khanh and Tetsuya Iizuka, ``A 140[8] 	Toru Nakura, Tsukasa Kagaya, Tetsuya Iizuka, and

GHz Area-and-Power-Efficient VCO using

Kunihiro Asada, ``Quick-Start Pulse Width

Frequency Doubler in 65 nm CMOS,'' IEICE

Controlled PLL with Frequency and Phase

Electronics Express, vol. 16, no. 6, pp. 1 - 5, Mar.

Presetting,'' IEICE Transactions on Electronics,

2019.

vol. E101-C, no. 4, pp. 218 - 223, Apr. 2018.

[2] 	Ryuichi Enomoto, Tetsuya Iizuka, Takehisa Koga,[9] 	Nguyen Ngoc Mai-Khanh, Shigeru Nakajima,

Toru Nakura, and Kunihiro Asada, ``A 16-bit

Tetsuya Iizuka, Yoshio Mita, and Kunihiro Asada,

2.0-ps Resolution Two-Step TDC in 0.18-µm``Noninvasive Localization of IGBT Faults by

CMOS utilizing Pulse-Shrinking Fine Stage with

High-Sensitivity Magnetic Probe with RF

Built-In Coarse Gain Calibration,'' IEEE

S t i m u l a t i o n , ' ' I E E E Tr a n s a c t i o n s o n

Transactions on Very Large Scale Integration

Instrumentation and Measurement, vol. 67, no. 4,

Systems, vol. 27, no. 1, pp. 11 - 19, Jan. 2019.

pp. 745 - 753, Apr. 2018.

研究報告

飯塚研究室

5-4
第5章

2019年3月．

[3] 	Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh,
Tetsuya Iizuka, Toru Nakura and Kunihiro Asada,

国際会議論文``Analysis and Design of Impulse Signal[1] 	Tetsuya Iizuka and Kunihiro Asada, [Invited,

Generator based on Current-Mode Excitation andKeynote] ``Time-Domain Approach for Analog

Transmission Line Resonator,'' Springer Journal

Circuit Designs,'' APSCIT 2019 Internationalof Analog Integrated Circuits and Signal

Conference for Leading and Young Computer

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Scientists (IC-LYCS), Mar. 2019.

2018.

[2] 	Tetsuya Iizuka and Kunihiro Asada, [Invited][4] 	Tetsuya Iizuka and Asad A. Abidi, [Invited] ``A``Time-Domain Approach for Analog Circuits:

Un i f i e d A n a l y s i s o f t h e S i g n a l Tr a n s f e r

Fine-Resolution TDC and Quick-Start CDR

Characteristics of a Single-Path FET-R-C

Circuits,'' in Proceedings of IEEE International

Circuit,'' IEICE Transactions on Electronics, vol.

Conference on Advanced Technologies forE101-C, no. 7, pp. 432-443, Jul. 2018.

Communications (ATC), pp. 376 - 381, Oct. 2018.

[5] 	Tetsuya Iizuka, Takaaki Ito and Asad A. Abidi,[3] 	Naoki Ojima, Toru Nakura, Tetsuya Iizuka, and[Invited] ``Comprehensive Analysis of Distortion

Kunihiro Asada, ``A Synthesizable Digital Low-

in the Passive FET Sample-and-Hold Circuit,''Dropout Regulator Based on Voltage-to-TimeIEEE Transactions on Circuits and Systems-I:

Conversion,'' in Proceedings of 26th IFIP/IEEE

95

International Conference on Very Large Scale

wireless powering for capacitive and resistive

Integration (VLSI-SoC), Oct. 2018.

MEMS actuators”, Sensors and Actuators A:[4] 	Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh,

Physical, Vol. 275, pp. 75-87

https://doi.

Rimon Ikeno, Takahiro J. Yamaguchi, Tetsuyaorg/10.1016/j.sna.2018.03.020. (2018.06.01)

Iizuka, and Kunihiro Asada, ``A Consideration on[4]	Akio Higo, Yoshio Mita, Haibin Wang, Takaya

LUT Linearization of Stochastic ADC in Sub-Kubo, Hiroshi Segawa, Naoto Usami, Yuki

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Okamoto, Kentaro Yamada, Yudai Takeshiro, andInternational Midwest Symposium on Circuits

Masakazu Sugiyama, “Fabrication of PbS QD/

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Silicon Hybrid Infrared Photodiode for LSI
Platform”, IEEJ Transactions on Sensors and

第5章

5-4

シンポジウム・研究会・大会等発表

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ieejsmas.138.307

研究報告

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能比較 ,'' 電子情報通信学会 総合大会論文集 ,Increasing of Breakdown Voltage of Standard

C-12-6, 2019年3月 .

CMOS LSI Circuits by MEMS Post-Process”,[2] 	大槻 宜孝 , 山﨑 大輔 , マイカーン グエンコック ,I E E J Tr a n s a c t i o n s o n S e n s o r s a n d

飯塚 哲也 , `` 周波数2逓倍器を用いた小面積かつMicromachines, 2018 (2018. 07) doi: 10.1541/

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ieejsmas.138.319

報通信学会 技術研究報告 , vol. 118, no. 374, pp.
83 - 88, 2018年12月 .

[6]	Kentaro Yamada, Julien Grand, Yuki Okamoto,Rangareddygari Ranga Reddy, Matthieu Denoual,
Svetlana Mintova, Agnes Tixer-Mita and Yoshio

三田研究室

Mita, "Impact Test for Gas Sensing Using Large
Particle Size Zeolite(in Japanese)", IEEJ

学会誌

Transactions on Sensors and Micromachines, vol.

[1]	Yuki Okamoto, Hiroaki Takehara, Koji Fujimoto,

138, no. 9, 2018 (2018.09) doi: 10.1541/

Takanori Ichiki, Takayuki Ohba, and Yoshio Mita,

ieejsmas.138.430“On-Chip High-Voltage Charge Pump with

96

MEMS Post-Processed Standard 5-V CMOS on

国際学会プロシーディング

SOI for Electroosmotic Flow Micropumps”, IEEE[1]	Ken Saito, Daniel S. Contreras, Yudai Takeshiro,

Electron Device Letters, Vol. 39, Issue 6, pp. 851-

Yuki Okamoto, Yuya Nakata, Taisuke Tanaka,

854, 2018 (2018.04) doi: 10.1109/

Satoshi, Satoshi Kawamura, Minami Kaneko,

LED.2018.2829925 (IF3.433)

Fumio Uchikoba, Yoshio Mita, and Kristofer S. J.

[2]	Mathieu Pouliquen, Matthieu Denoual, Corentin

Pister, “Study on silicon device of microrobot

Jorel, Constantin Radu, Didier Robbes, J Grand,

system for heterogeneous integration,”

H Awala, S Mintova, M Harnois, O de Sagazan, SInternational Conference on Electronics

Inoue, Eric Lebrasseur, Kentaro Yamada, Yuki

Packaging and iMAPS All Asia Conference

Okamoto, Agnes Mita-Tixier, and Yoshio Mita,(ICEP-IAAC), Mie, Japan, (2018.4)“Self-identification algorithm for zeolite-based[2]	Taisei Kuriyama, Akiyoshi Suzuki, Yuki Okamoto,thermal capacity gas sensor”, Microsystem

Isao Kimura, Yasuhiro Morikawa, and Yoshio

Technologies, 2018 (2018.05) doi: 10.1007/

Mita, “A Micromachined All-Solid On-Chip Thin-

s00542-018-3883-5

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Photovoltaic Cells”, 2018 Symposium on Design,

Antoine Frappe, Akio Higo, Bruno Stefanelli,

Test, Integration and Packaging of MEMS/

Hidehisa Shiomi, Julien Bourgeois, and Andreas

MOEMS (DTIP), 23-25 May, Roma, Italy,

Kaiser, “Micro-scale ultra high frequency resonant

pp.153-156 (2018.5)

[3]	Kosumo Matsui, Kohei Fujiwara, Yuki Okamoto,Infrared Photodetector”, 2019 IEEE Conference

Yoshio Mita, Hidehiko Yamaoka, Hiroyuki

on Microelectronic Test Structures (ICMTS

Koizumi, and Kimiya Komurasaki, “Development2019), 18-21 Mar, Kita-Kyushu, Japan, pp. 8-11

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(2019.03)

Wireless Power Transfer Conference (WPTC),[10]	Naoto Usami, Etsuko Ohta, Akio Higo, Takeshi

3-7 June 2018, Polytechnique Montreal, Montreal,

M o m o s e a n d Yo s h i o M i t a , “ C o n t i n u i t y

Quebec, Canada, pp. 1-4 (2018.06) doi: 10.1109/

assessment for supercritical-fluids-deposited

WPT.2018.8639081(SCFD) Cu film as electroplating seed layer”,
2019 IEEE Conference on Microelectronic Test

A. Tixier-Mita, H. Toshiyoshi, Y. Mita, and R.

Structures (ICMTS 2019), 18-21 Mar, Kita-

Kanzaki, “Cell-sensor interface analysis of a bio-

Kyushu, Japan, pp. 54-57 (2019.03)

hybrid electric odorant sensor,” Biosensors 2018,[11]	Yuki Okamoto, Ayako Mizushima, Naoto Usami,
Jun Kinoshita, Akio Higo, Yoshio Mita, “Damage

Miami, Florida, USA, 12-15 June 2018 (2018.06)

Assessment Structure of Test-Pad Post-Processing

Plane SOI MEMS as a Mechanical Material foron CMOS LSIs”, 2019 IEEE Conference onTime and Frequency Studies on Vibration”,

Microelectronic Test Structures (ICMTS 2019),

E u r o p e a n Wo r k s h o p o n M i c r o e l e c t r o i n c s

18-21 Mar, Kita-Kyushu, Japan, pp. 184-187

Education (EWME 2018), 24-26 Sep,

(2019.03)

研究報告[5]	Yoshio Mita, Eric Lebrasseur, and Akio Higo, “In-

5-4
第5章

[4]	D. Terutsuki, H. Mitsuno, T. Sakurai, Y. Okamoto,Braunschweig Germany, (2018.9)[6]	Yoshio Mita et al., (Invited Talk), “Agile-Style

その他の講演・シンポジウム

Development of CMOS-Integrated Micro Electro[1]	三田吉郎「失敗は成功の元 : ナノテクノロジープ

Chemical Mechanical Systems by LSI Foundry

ラットフォームで試して拓く先端集積 MEMS」第and Nanotechnology Platform”, International

17回ナノテクノロジー総合シンポジウム，2019年

Symposium on Electronics and Smart Devices

2月1日東京ビッグサイト(ISESD 2018), 23-24, October, Bandung,Indonesia. (2018.10)[7]	Yuki Okamoto, Koji Fujimoto, Hiroyuki Ryoson,

著書[1]	三田吉郎，「MEMS デバイス徹底入門」，日刊工業

Takayuki Ohba, Yoshio Mita, “Stick-to-Analyze

新聞社，ISBN978-4-526-07871-2 C3054

Zeta Potential Measurement Chip with Integrated(2018/8/30).

Electroosmotic Micropump and Liquid Flow
Sensor”, The 32th International Conference on
Micro Electro Mechanical Systems (MEMS 2019)(2019.01)

高木・竹中研究室
研究論文[8]	Akio Higo, Tomoki Sawamura, Makoto Fujiwara,[1]	M. Takenaka, J.-H. Han, F. Boeuf, J.-K. Park, Q.

Etsuko Ota, Ayako Mizushima, Eric Lebrasseur,

Li, C. P. Ho, D. Lyu, S. Ohno, J. Fujikata, S.

Taro Arakawa, and Yoshio Mita, “A Micro

Takahashi, and S. Takagi, “III-V/Si hybrid MOS

Racetrack Optical Resonator Test Structure to

optical phase shifter for Si photonic integrated

Optimize Pattern Approximation in Direct

circuits,” IEEE/OSA Journal of Lightwave

L i t h o g r a p h y Te c h n o l o g i e s ” , 2 0 1 9 I E E ETechnology, vol. 37, no. 5, pp. 1474–1483, March

Conference on Microelectronic Test Structures

2019 (invited). DOI: 10.1109/JLT.2019.2892752(ICMTS 2019), 18-21 Mar, Kita-Kyushu, Japan,[2]	C.-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

pp. 4-7 (2019.03)

Takenaka, “Tunable germanium-on-insulator[9]	Haibin Wang, Akio Higo, Yoshio Mita, Takaya

band-stop optical filter using thermo-optic effect,”Kubo, and Hiroshi Segawa, “PbS Quantum Dot /IEEE Photonics Journal, vol. ??, no. ? , pp. ??–??,ZnO Nanowires Hybrid Test Structures for2019. DOI: 10.1109/JPHOT.2019.2904050

97

第5章

5-4

[3]	M. Yokoyama, H. Yokoyama, M. Takenaka, and S.

[11]	K. Sumita, K. Kato, M. Takenaka, and S. Takagi,

Takagi, “InGaSb-on-insulator p-channel metal-“Fabrication of thin body InAs-on-insulator

oxide-semiconductor field-effect transistors on Si

structures by Smart Cut method with H+

fabricated by direct wafer bonding,” J. Appl.

implantation at room temperature,” Jpn. J. Appl.

Phys., vol. 125, 114501, 2019. DOI:

Phys., vol. 58, SBBA03, 2019. DOI:

10.1063/1.5049518

10.7567/1347-4065/aafa68[4]	M. Ke, M. Takenaka, and S. Takagi, “Slow trap

[12]	S. Takagi, W.-K. Kim, K.-W. Jo, R. Matsumura, R.

properties and generation in Al2O3/GeOx/Ge

Takaguchi, T. Katoh, T.-E. Bae, K. Kato and M.

MOS interfaces formed by plasma oxidation

Takenaka, “Ultrathin-body Ge-On-Insulator

process,” ACS Applied Electronic Materials, vol.

MOSFET and TFET technologies,” ECS Trans.,

1, no. 3, pp. 311–317, 2019. DOI: 10.1021/

vol. 86, no. 7, pp. 75–86, 2018 (invited). DOI:

acsaelm.8b00071

10.1149/08607.0075ecst

研究報告[5]	D.-A. Ahn, S.-H. Yoon, K. Kato, T. Fukui, M.

[13]	J. Fujikata, S. Takahashi, T. Mogami, K. Kurata,

Takenaka, and S. Takagi, “Effects of ZrO2/Al2O3

M . Ta k e n a k a , a n d T. N a k a m u r a , “ H i g h -gate-stack on the performance of planar-type

performance Si optical modulator and Ge

InGaAs TFET,” IEEE Trans. Electron Devices,

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vol. 66, no. 4, pp. 1862–1867, 2019. DOI:

photonics integrated circuit,” ECS Trans., vol. 86,

10.1109/TED.2019.2897821

no. 7, pp. 17–25, 2018 (invited). DOI:

[6]	T. Fujigaki, S. Takagi, and M. Takenaka, “High-[14]	S. Takagi, D.-H. Ahn, T. Gotow, C. Yokoyama, C.-

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tunneling FETs,” ECS Trans., vol. 85, no. 8, pp.

OE.27.006451

27–37, 2018 (invited). DOI:

[7]	T. Sanjoh, N. Sekine, K. Kato, S. Takagi, and M.

[15]	Q. Li, J.-H. Han, C. P. Ho, S. Takagi, and M.

Takenaka, “Thermal properties of III–V on a SiC

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Appl. Phys., vol. 58, SBBE06, 2019. DOI:

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Express, vol. 26, no. 26, pp. 35003–35012, 2018.

[8]	K. Endo, K. Kato, M. Takenaka, and S. Takagi,“Electrical characteristic of atomic layer[16]	J . Kang, S. Takagi, and M. Takenaka, “Ged e p o s i t i o n L a 2 O 3 / S i M O S F E Ts w i t hphotodetector monolithically integrated withferroelectric-type hysteresis,” Jpn. J. Appl. Phys.,amorphous Si waveguide on wafer-bonded Ge-on-

vol. 58, SBBA05, 2019. DOI: 10.7567/1347-4065/

insulator substrate,” Optics Express, vol. 26, no.

aafecf23, pp. 30546–30555, 2018. DOI: 10.1364/[9]	Y. Taguchi, S. Takagi, and, M. Takenaka,

OE.26.030546“Numerical analysis of Ge/Si hybrid MOS optical[17]	P.-C. Huang, T. Tanamoto, M. Goto, M.

modulator operating at mid-infrared wavelength,”

Takenaka, and S. Takagi, “Investigation of

Jpn. J. Appl. Phys., vol. 58, SBBE03, 2019. DOI:

electrical characteristics of vertical junction Si

10.7567/1347-4065/aafb52

n-type Tunnel FET,” IEEE Trans. Electron[10]	K.-W. Jo, W.-K. Kim, M. Takenaka, and S. Takagi“Impact of SiGe layer thickness in starting98

DOI: 10.1364/OE.26.035003

Devices, vol. 65, no. 12, pp. 5511–5517, 2018.
DOI: 10.1109/TED.2018.2874534

substrates on strained Ge-on-insulator[18]	M. Ke, M. Takenaka, and S. Takagi, “Impact ofpMOSFETs fabricated by Ge condensation

atomic layer deposition high k films on slow trap

method,” Appl. Phys. Lett., vol. 114, 062101,

density in Ge MOS interfaces with GeOx

2019. DOI: 10.1063/1.5068713

in t e r f a c ia l l a y e r s f o r m e d b y p l a s m a pre-oxidation,” IEEE Journal of the Electron Devices
Society, vol. 6, No. 1, 950– 955, 2018. DOI:
10.1109/JEDS.2018.2822758

10.1063/1.5020080[26]	C. Yokoyama, C.-Y. Chang, M. Takenaka, and S.
Takagi, “Pre-treatment effects on high-k/InxGa1-[19]	T.-H. Xiao, Z. Zhao, W. Zhou, M. Takenaka, H.-K.

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10.1109/JEDS.2017.2760344

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Takagi, D. Buca, S. Mantl and Q.-T. Zhao, “A

Takenaka, and S. Takagi “Influence of impurity

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characterization of Ge passive waveguide

Takenaka, “Tunable grating coupler by thermal

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pp. 1503–1506, 2018. DOI: 10.1109/[29]	Y. Yamaguchi, S. Takagi and M. Takenaka, “Low-

LPT.2018.2857469

loss graphene-based optical phase modulator[22]	G . Z. Mashanovich, M. Nedeljkovic, J. Soler-

operating at mid-infrared wavelength,” Jpn. J.

Penades, Z. Qu, W. Cao, A. Osman, Y. Wu, C. J.

Appl. Phys., vol. 57, 04FH06, 2018. DOI:

Stirling, Y. Qi, Y.X. Cheng, L. Reid, C. G.

10.7567/JJAP.57. 04FH06

Littlejohns, J. Kang, Z. Zhao, M. Takenaka, T. Li,[30]	T. Katoh, R. Matsumura, R. Takaguchi, M.

Z. Zhou, F. Y. Gardes, D. J. Thomson, and G. T.

Ta k e n a k a a n d S . Ta k a g i , “ Pe r f o r m a n c e

Reed, “Group IV mid-infrared photonics,” Optics

enhancement of GOI tunneling FETs with source

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junctions formed by low energy BF2 ion2018 (invited). DOI: 10.1364/OME.8.002276

implantation,” Jpn. J. Appl. Phys, vol. 57,[23]	S .-H. Yoon, D.-H. Ahn, M. Takenaka, and S.

04FD15, 2018. DOI: 10.7567/JJAP.57.04FD15

Takagi, “Relationship between interface state[31]	T.-E. Bae, Y. Wakabayashi, R. Nakane, M.

generation and substrate hole current in InGaAs

Takenaka, and S. Takagi, “Effects of Annealing

metal-oxide-semiconductor (MOS) interfaces,” J.

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Appl. Phys., vol. 123, 234502, 2018. DOI:

Electrical Properties of Ge-source/Si-channel

10.1063/1.5031052

hetero-junction tunneling FETs,” Jpn. J. Appl.

[24]	T. H. Xiao, Z. Zhao, W. Zhou, C.-Y. Chang, S. Y.
Set, M. Takenaka, H. K. Tsang, Z. Cheng, and K.

Phys., vol. 57, 04FD11, 2018. DOI: 10.7567/
JJAP.57.04FD11

Goda, “Mid-infrared high-Q germanium[32]	R . Takaguchi, R. Matsumura, T. Katoh, M.

microring resonator,” Optics Letters, vol. 43, no.

Takenaka, and S. Takagi, “Ge p-channel tunneling12, pp. 2885–2888, 2018. DOI: 10.1364/

FETs with steep phosphorus profile source

OL.43.002885

junctions,” Jpn. J. Appl. Phys., vol. 57, 04FD10,[25]	K. Kato, H. Matsui, H. Tabata, M. Takenaka, and

研究報告

113, 062103, 2018. DOI: 10.1063/1.5028529

5-4
第5章

[20]	T.-E. Bae, K. Kato, R. Suzuki, R. Nakane, M.

2018. DOI: 10.7567/JJAP.57.04FD10

S . Ta k a g i , “ T i N / A l 2 O 3 / Z n O g a t e s t a c k[33]	R . Matsumura, T. Katoh, R. Takaguchi, M.

engineering for top-gate thin film transistors by

Takenaka, and S. Takagi, “Ge-on-insulator

combination of post oxidation and annealing,”

tunneling FET with abrupt source junction

Appl. Phys. Lett., vol. 112, 162105, 2018. DOI:

formed by utilizing snowplow effect of NiGe,”99

Jpn. J. Appl. Phys., vol. 57, 04FD05, 2018. DOI:
10.7567/JJAP.57.04FD05[7]	D.-H. Ahn, S.-H. Yoon, K. Kato, T. Fukui, M.
Takenaka, and S. Takagi, “EOT scaling of planar-[34]	K. Kukita, T. Uechi, J. Shimokawa, M. Goto, Y.

type InGaAs TFETs by using W/ZrO2/Al2O3

Yokota, S. Kawanaka, T. Tanamoto, H. Tanimoto

gate stacks,” 49th IEEE Semiconductor Interface

and S. Takagi, “Simulation of planar single-gate Si

Specialists Conference (SISC), 8.4, San Diego,tunnel FET with average subthreshold swing of

5–8 December 2018.

less than 60 mV/decade for 0.3 V operation,” Jpn.

[8]	T.-E. Lee, M. Ke, K. Kato, M. Takenaka and S.

J. Appl. Phys., vol. 57, 04FD09, 2018. DOI:

Takagi, “Reduction in interface trap density of

10.7567/JJAP.57.04FD09

TiN/Y2O3/Si0.62Ge0.38 gate stacks with hightemperature PMA,” 49th IEEE Semiconductor

第5章

5-4

国際会議論文Interface Specialists Conference (SISC), 9.2, San[1]	Q. Li, C. P. Ho, S. Takagi, and M. Takenaka,

Diego, 5–8 December 2018.

研究報告“Efficient Optical Modulator by Reverse-biased[9]	M. Ke, P. Cheng, K. Kato, M. Takenaka, and S.

III-V/Si Hybrid MOS Capacitor based on FK

Takag, “Characterization and understanding of

Effect and Carrier Depletion,” Optical Fiberslow traps in GeOx-based n-Ge MOS interfaces,”

Communication Conference (OFC2019), M4A.2,

International Electron Devices Meeting

San Diego, 3–7 March 2019.

(IEDM2018), 34.3, San Francisco, 1–5 December[2]	K. Kato, H. Matsui, H. Tabata, M. Takenaka, andS . Ta k a g i , “ M a t e r i a l d e s i g n o f o x i d e -[10]	M. Takenaka, “Efficient optical phase modulator

semiconductor/group-IV-semiconductor bilayer

based on Si hybrid MOS capacitor,” 8thtunneling field effect transistors,” ElectronInternational Symposium on Photonics andD e v i c e s Te c h n o l o g y a n d M a n u f a c t u r i n g

Electronics Convergence (ISPEC2018), C-6,

Conference (EDTM2019), Singapore, 13–15

Tokyo, 3–4 December 2018.

March 2019.

[11]	C . P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

[3]	C.-M. Lim, M. Takenaka, and S. Takagi,

Takenaka, “Investigation of a germanium-on-“Improvement of material quality of (100) andinsulator band-stop filter,” 8th International(111) Ge-on-insulator substrates fabricated by

Symposium on Photonics and Electronics

s m a r t - c u t t e c h n o l o g y, ” E l e c t r o n D e v i c e s

Convergence (ISPEC2018), P-07, Tokyo, 3–4

Technology and Manufacturing Conference

December 2018.

(EDTM2019), Singapore, 13–15 March 2019.

[12]	Q. Li, C. P. Ho, S. Takagi, and M. Takenaka,[4]	Z. Cheng, T.-H. Xiao, Z. Zhao, W. Zhou, C.-Y.

“Demonstration of Si racetrack resonator based

Chang, S. Y. Set, M. Takenaka, H. K. Tsang, K.

on III-V/Si hybrid MOS phase shifter,” 8thGoda, “Mid-infrared high-Q germanium

International Symposium on Photonics andresonators,” SPIE Photonics West, 10923-34, San

Electronics Convergence (ISPEC2018), P-09,

Francisco, USA, 2–7 February 2019.

Tokyo, 3–4 December 2018.

[5]	M. Takenaka, “Heterogeneous integration of III-V[13]	Z. Zhao, C. P. Ho, S. Takagi, and M. Takenaka,o n S i f o r A I c o m p u t i n g , ” N T U - U To k y o“Fabrication of high-Q ring resonator using low

workshop, Taipei, Taiwan, 12–13 December 2018loss GeOI wafer,” 8th International Symposium(invited).

on Photonics and Electronics Convergence[6]	S.-H. Yoon, D.-H. Ahn, C. Yokoyama, M.

100

2018.

(ISPEC2018), P-08, Tokyo, 3–4 December 2018.

Takenaka, and S. Takagi, “Correlation of interface[14]	M . Takenaka, “Electronic-photonic integrated

state generation and InGaAs MOS interface

circuits based on heterogeneous integration ofproperties,” 49th IEEE Semiconductor Interface

III-V, Ge, and 2D materials on Si,” Korean

Specialists Conference (SISC), 3.2, San Diego,

Institute of Science and Technology (KIST),

5–8 December 2018.

Seoul, 29 October 2018 (invited).

[15]	S. Takagi, W.-K. Kim, K.-W. Jo, R. Matsumura, R.

02, Tokyo, 11-13 Sept. 2018.

Takaguchi, T. Katoh, T.-E. Bae K. Kato, and M.

[22]	K. Kato, H. Matsui, H. Tabata, M. Takenaka, andTakenaka, “Ultrathin-body Ge-on-insulator

S . Ta k a g i , “ I m p a c t o f c h a n n e l t h i c k n e s s

MOSFET and TFET technologies,” Americas

fluctuation on performance of bilayer tunnelingInternational Meeting on Electrochemistry andfield effect transistors,” International Conference

Solid State Science (AiMES), Symposium G03,

on Solid State Devices and Materials (SSDM),

1042, Cancun, Mexico, 30 September - 4 October

C-4-04, Tokyo, 11-13 Sept. 2018.

2018 (invited).

[23]	Y. Taguchi, S. Takagi, and M. Takenaka, “Proposal

M . Ta k e n a k a , a n d T. N a k a m u r a , “ H i g h -at mid-infrared wavelengths,” International

Performance Si optical modulator and Ge

Conference on Solid State Devices and Materials

photodetector and their application to silicon(SSDM), H-6-02, Tokyo, 11-13 Sept. 2018.

photonics integrated circuit,” Americas[24]	S. Takagi, K. Endo, K. Kato, and M. Takenaka,

International Meeting on Electrochemistry and“Electrical characteristic of La2O3/Si MOSFETs

Solid State Science (AiMES), Symposium G03,

with ferroelectric-type hysteresis,” International

1013, Cancun, Mexico, 30 September - 4 October

Conference on Solid State Devices and Materials

2018 (invited).

(SSDM), C-7-05, Tokyo, 11-13 Sept. 2018.

[17]	M. Takenaka, J. Han, F. Boeuf, J.-K. Park, Q. Li,[25]	T. Gotow, M. Mitsuhara, T. Hoshi, H. Sugiyama,

C. P. Ho, D. Lyu, S. Ohno, J. Fujikata, S.

M. Takenaka, and S. Takagi, “Improvement of

Takahashi, and S. Takagi, “III-V/Si hybrid MOS

ION and S.S. values of p-GaAs0.51Sb0.49/

optical phase modulator for Si photonic

In0.53Ga0.47As hetero-junction vertical TFETs byintegrated circuits,” European Conference on

using abrupt source impurity profile,”

Optical Communication (ECOC 2018), Mo3C.3,

International Conference on Solid State Devices

23–27 September 2018 (invited).

and Materials (SSDM), PS-1-29, Tokyo, 11-13[18]	T. Fujigaki, S. Takagi, and M. Takenaka, “Low-

Sept. 2018.

power Ge thermo-optic phase shifter on Ge-on-[26]	K . Sumita, K. Kato, M. Takenaka, S. Takagi,

Insulator platform,” European Conference on“Fabrication of InAs-on-Insulator structures by

Optical Communication (ECOC 2018), Th2.10,

Smart Cut method with hydrogen implantation at

23–27 September 2018.

room temperature,” International Conference on[19]	M. Takenaka, J. Han, Q. Li, C.P. Ho, D. Lyu, S.
Ohno, and S. Takagi, “Si hybrid MOS optical

Solid State Devices and Materials (SSDM), C-801, Tokyo, 11-13 Sept. 2018.

phase shifter for switching and computing,”[27]	S. Glass, M. Liu, K. Kato, J.-M. Hartmann, S.

Photonics in Switching and Computing (PSC

Takagi, D. Buca, S. Mantl and Q. T. Zhao,

2018), Th3B.1, 19–21 September 2018 (invited).

“Mitigating edge effects in gate-normal tunneling[20]	T. Sanjoh, N. Sekine, S. Takagi, M. Takenaka,field-effect transistors using a Ti/TiN dual-metal“Heat dissipation property of III-V on SiC

gate,” International Conference on Solid State

platform for photonic integrated circuits,”

Devices and Materials (SSDM), C-7-06, Tokyo,

International Conference on Solid State Devices

11-13 Sept. 2018.

and Materials (SSDM), H-3-03, Tokyo, 11-13
Sept. 2018.

5-4

研究報告

of Ge/Si hybrid MOS optical modulator operating

第5章[16]	J. Fujikata, S. Takahashi, T. Mogami, K. Kurata,[28]	S . Takagi, K. Kato W.-K. Kim, K. Jo, R.
Matsumura, R. Takaguchi, D.-H. Ahn, T. Gotow,[21]	M. Yamaguchi, T. Gotow, M. Takenaka, and S.

and M. Takenaka, “MOS Device Technology

Takagi, “Performance enhancement of Si

using alternative channel materials for low power

MOSFETs using antiferroelectric thin films as

logic LSI,” 48th European Solid-State Device

gate insulators,” International Conference on

Conference (ESSDERC 2018), A5L-E, Dresden,

Solid State Devices and Materials (SSDM), C-4-

Germany, 3–6 September 2018 (keynote).

101Symposium, T18-3, Hawaii, USA, 19-21 June[29]	Z . Cheng, T.-H. Xiao, Z. Zhao, W. Zhou, M.

2018. DOI: 10.1109/VLSIT.2018.8510646

Takenaka, H. K. Tsang, and K. Goda, “Midinfrared germanium photonic integrated circuits[37]	S. Takagi, D.-H. Ahn, T. Gotow, and M. Takenaka,

for on-chip biochemical sensing,” Pasific Rim“Ultra-Low Power III-V-based Mosfets andConference on Laser and Electro-optics (CLEO-

tunneling FETs,” 233rd ECS Meeting, Symposium

PR2018), Th3C.4, Hong Kong, 29 July–4 August

H02, 1457, Seattle Sheraton and Washington

2018 (invited).

State Convention Center, USA, 13–17 May 2018(invited).

[30]	M . Takenaka and S. Takagi, “Heterogeneous

第5章

5-4

integration of III-V/Ge on Si for photonic[38]	M . Takenaka and S. Takagi, “Efficient phase

integrated circuits,” Progress In Electromagnetics

modulation based on Si hybrid MOS capacitor for

Research Symposium (PIERS2018), 1A11-2,

universal photonic integrated circuits,”

Toyama, 1–4 August 2018 (invited).

International Conference on Nano-photonics andNano-optoelectronics (ICNN2018), ICNN6-1,[31]	T.-H. Xiao, Z. Zhao, W. Zhou, M. Takenaka, H. K.

研究報告

Yokohama, 25–27 April 2018 (invited).

Tsang, Z. Cheng, and K. Goda, “Mid-infrared
germanium photonic integrated platform,”[39]	M . Takenaka and S. Takagi, “Si hybrid MOS

Progress In Electromagnetics Research

capacitor for optical modulation and switching,”

Symposium (PIERS2018), 3P12b, Toyama, 1–4

International Conference on Nano/Micro

August 2018.

Engineered and Molecular Systems (IEEE[32]	M . Takenaka and S. Takagi, “Ge-on-insulator

NEMS2018), Singapore, 22-26 April 2018

platform for mid-infrared integrated photonics,”(invited).M. Takenaka, “Si photonics based onIEEE Summer Topicals Meeting Series, TuA4.2,

heterogeneous integration,” Tsinghua University-

Waikoloa, Hawaii, US, 9–11 July 2018 (invited).

the University of Tokyo Joint Symposium,[33]	S. Takagi, K. Kato, R. Takaguchi, T.-E. Bae, D.-H.

Tsinghua University, Beijing, China, 14 April
2017.

Ahn, T. Gotow, and M. Takenaka, “Tunneling
MOSFET technology for ultra-low power[40]	M. Takenaka and S. Takagi, “Photonic integrated

integrated system,” Asia-Pacific Workshop on

circuit platform using III-V on SiC wafer,”

Fundamentals and Applications of Advanced

European Conference on Integrated Optics

Semiconductor Devices (AWAD2018), K-1,

(ECIO'17), WP1.1, Eindhoven, 3-5 April 2017.

Kitakyushu, 2–4 July 2018 (plenary).
[34]	J . H a n , S . Ta k a g i , a n d M . Ta k e n a k a ,“Semiconductor-insulator-semiconductor (SIS)
structures for high-performance opticalmodulation,” Optoelectronics andCommunications Conference (OECC2018), 4E1-

著書[1]	高木信一，「新構造量子トンネル FET の開発」，パリティ , Vol. 33, No. 8, pp. 44 - 47 , 2018.
[2]	竹中充，「シリコン光回路を用いた高効率・低損失光変調器」，光学 , Vol. 47, No. 6, 2018.

2, Jeju, Korea, 2–6 July 2018 (invited).
[35]	M. Takenaka and S. Takagi, “Opportunities of
III-V/Si hybrid integration for optical modulation[1]	高木 信一 , “ 性能限界を越える CMOS デバイス技

and switching,” 9th International Symposium on

術 ,” 名古屋大学シリコンフロンティア・特別研究

the Physics of Semiconductors and Applications

会 , ～特定領域研究『ポストスケール』から10年(ISPSA2018), MoA2-1, Jeju, Korea, 1–5 July 2018

を超えて～，名古屋大学 , 2019年3月30日 .

(invited).

102

シンポジウム・研究会・大会等発表[2]	関根 尚希 , 高木 信一 , 竹中 充 , “InP スロット導[36]	K-W. Jo, W-K. Kim, M. Takenaka, and S. Takagi,

波路を用いた有機 EO ポリマー光変調器の検討 ,”“Hole mobility enhancement in extremely-thin-

第66回応用物理学会春季学術講演会，11p-W331-

body strained GOI and SGOI pMOSFETs by

10，東京工業大学大岡山キャンパス , 2019年3月9improved Ge condensation method,” VLSI

日 –3月12日 .

[3]	高口 遼太郎 , 竹中 充 , 高木 信一 , “Spin on Glassmetal gate electrodes on electrical properties ofからの固相拡散による Ge 中の n 型不純物拡散挙

Y2O3/Si0.78Ge0.22 gate stacks,” 第66回応用物理

動 ,” 第66回応用物理学会春季学術講演会，9p-

学会春季学術講演会，11p-M136-8，東京工業大学

S221-11，東京工業大学大岡山キャンパス , 2019年

大岡山キャンパス , 2019年3月9日 –3月12日 .

3月9日 –3月12日 .

[12]	Q. Li, C.-H. Ho, S. Takagi, and, M. Takenaka,[4]	加藤 公彦 , 松井 裕章 , 田畑 仁 , 竹中 充 , 高木 信

“Investigation of Franz-Keldysh effect and carrier

一 , “ 超平坦 ZnSnO チャネルによる積層型 TFET

depletion effect in III-V/Si hybrid MOS optical

サブスレショルド特性の改善 ,” 第66回応用物理学

modulator,” 第66回応用物理学会春季学術講演会，

会春季学術講演会，9p-S221-2，東京工業大学大岡10a-W331-7，東京工業大学大岡山キャンパス ,山キャンパス , 2019年3月9日 –3月12日 .

2019年3月9日 –3月12日 .

一 , “Zn(Sn)O/Si 積層型 TFET 特性の温度依存性“Investigation of impact of InGaAsP quantumと動作機構の理解 ,” 第66回応用物理学会春季学

well on the modulation efficiency of III-V/Si

術講演会，9p-S221-3，東京工業大学大岡山キャンhybrid MOS optical modulator,” 第66回応用物理

パス , 2019年3月9日 –3月12日 .

学会春季学術講演会，10a-W331-8，東京工業大学[6]	大野 修平 , トープラサートポン カシディット , 高

大岡山キャンパス , 2019年3月9日 –3月12日 .

木 信一 , 竹中 充 , “ リング共振器アレイ型シリコ[14]	竹中 充 , 高木 信一 , “ 異種材料集積シリコン光集

ン光回路を用いた深層学習の検証 ,” 第66回応用

積回路および高効率光変調器への応用 ”, 第39回

物理学会春季学術講演会，11p-W331-3，東京工業

レーザー学会年次大会 , 東海大学高輪キャンパス，大学大岡山キャンパス , 2019年3月9日 –3月12日 .

2019年1月12–14日 .

[7]	満原 学 , 星 拓也 , 杉山 弘樹 , 後藤 高寛 , 竹中[15]	高木信一 , “MOS トランジスタにおけるキャリア

充 , 高 木 信 一 , “InP 基 板 上 引 張 歪 GaAsSb とのフォノン散乱 ,” 第212回 シリコンテクノロジー

InGaAs の膜厚増加による結晶性劣化の比較 ,” 第分科会研究集会，応用物理学会応物会館会議室 ,66回応用物理学会春季学術講演会，11a-S422-10，

2018年11月26日 .

東京工業大学大岡山キャンパス , 2019年3月9日 –3
月12日 .

[16]	加藤公彦 , 松井裕章 , 田畑仁 , 竹中充 , 高木信一 ,“ 酸化物半導体 /IV 族半導体を用いた超低消費電[8]	安 大煥 , 尹 尚希 , 加藤 公彦 , 福井 太一郎 , 竹中

力トンネルトランジスタの提案と素子設計 ,” 電子

充 , 高木 信一 , “ZrO2 による EOT スケーリング

情報通信学会シリコン材料・デバイス (SDM) 研究を用いた Planar-type 量子井戸 InGaAs TFET の会，機械振興会館 , 2018年11月8日 –11月9日 .

性能向上 ,” 第66回応用物理学会春季学術講演会，[17]	竹中 充 , “ 異種材料接合シリコン光集積回路 ”, 三

11a-S422-10，東京工業大学大岡山キャンパス ,2019年3月9日 –3月12日（講演奨励賞受賞記念講
演）.

菱電機で講演，2018年10月25日 .
[18]	竹中 充 , “AI・IoT 時代におけるフォトニクス ”，
Interopto, 海浜幕張，2018年10月18日（招待講演）.

[9]	宮武 悠人 , 関根 尚希 , トープラサートポン カシ[19]	藤垣 匠 , 高木 信一 , 竹中 充 , “Ge-on-Insulator プ

ディット , 高木 信一 , 竹中 充 , “ 進化計算を用いラットフォーム上熱光学位相シフタの実証 ,” 第79

た高効率グレーティングカプラの設計自動化 ,” 第回応用物理学会秋季学術講演会，18a-212A-1，名

66回応用物理学会春季学術講演会，11p-W331-11，

古屋国際会議場，名古屋 , 2018年9月18日 –9月21東京工業大学大岡山キャンパス , 2019年3月9日 –3日.

月12日 .

[20]	加藤 公彦 , 松井 裕章 , 田畑 仁 , 竹中 充 , 高木 信

[10]	H. Tang, S. Takagi, and, M. Takenaka, “Numerical

一 , “ 酸化物半導体 /IV 族半導体を用いた超低消費

analysis of Waveguide coupled graphene thermal

電力トンネルトランジスタ ,” 第79回応用物理学会

emitter,” 第66回応用物理学会春季学術講演会，

秋季学術講演会，19p-233-8，名古屋国際会議場，

10a-W331-2，東京工業大学大岡山キャンパス ,名古屋 , 2018年9月18日 –9月21日 .

2019年3月9日 –3月12日 .
[11]	T.-E. Lee, M. Takenaka, and S. Takagi, “Impact of

5-4

研究報告

[13]	D . Ly u , S . Ta k a g i , a n d , M . Ta k e n a k a ,第5章[5]	加藤 公彦 , 松井 裕章 , 田畑 仁 , 竹中 充 , 高木 信

[21]	尹 尚希 , 安 大煥 , 竹中 充 , 高木 信一 , “InGaAs n
チャネル MOSFET における界面準位発生と基板

103

ホール電流の関係 ,” 第79回応用物理学会秋季学
術講演会，20a-PA5-10，名古屋国際会議場，名古屋 , 2018年9月18日 –9月21日 .
[22]	加藤 公彦 , 松井 裕章 , 田畑 仁 , 竹中 充 , 高木 信
一 , “ 積層型トンネル FET の電気特性に与える
チャネル厚さ揺らぎの影響 ,” 第79回応用物理学会
秋季学術講演会，21a-CE-3，名古屋国際会議場，
名古屋 , 2018年9月18日 –9月21日 .
[23]	安 大煥 , 尹 尚希 , 加藤 公彦 , 福井 太一郎 , 竹中充 , 高 木 信 一 , “ZrO2ゲ ー ト ス タ ッ ク に よ る
第5章

5-4

Planar-type InGaAs TFET の Sub-60mV/dec 特性の実現 ,” 第79回応用物理学会秋季学術講演会，
21a-CE-4，名古屋国際会議場，名古屋 , 2018年9月

研究報告

18日 –9月21日 .
[24]	K.-W. Jo, W.-K. Kim, M. Takenaka, and S. Takagi,“Impact of SiGe layer thickness in starting
substrates on properties of ultrathin body Ge-oni n s u l a t o r p M O S F E Ts f a b r i c a t e d b y G econdensation,” 第79回応用物理学会秋季学術講演会，20a-CE-11，名古屋国際会議場，名古屋 , 2018年9月18日 –9月21日 .
[25]	Z. Zhao, C. Ho, S. Takagi, and M. Takenaka,“Fabrication of High-Q Ring Resonator using
n-type GeOI wafer,” 第79回応用物理学会秋季学
術講演会，19p-PA3-5，名古屋国際会議場，名古屋 , 2018年9月18日 –9月21日 .
[26]	Q. Li, C.-P. Ho, S. Takagi, and M. Takenaka,“Fabrication of Si racetrack optical modulator
with III-V/Si hybrid MOS phase shifter,” 第79回
応用物理学会秋季学術講演会，18p-212A-7，名古屋国際会議場，名古屋 , 2018年9月18日 –9月21日 .
[27]	T.-E. Lee, K. Kato, M. Ke, and M. Takenaka,“Improvement of SiGe MOS Interfaces
Properties by TiN/Y2O3 Gate Stacks,” 第79回応用物理学会秋季学術講演会，19p-234B-4，名古屋
国際会議場，名古屋 , 2018年9月18日 –9月21日 .
[28]	竹中 充 , 高木 信一 , “Si ハイブリッド MOS 位相シ
フタを用いた光変調器の展望 ”, 電子情報通信学会
レーザ・量子エレクトロニクス研究会 (LQE), 北
海道大学，2018年7月12–13日 .
[29]	藤方 潤一 , 野口 将高 , 高橋 重樹 , 蔵田 和彦 , 竹
中 充 , 中村 隆 , “ 高性能 Si/SiGe 変調器と光集積回路への応用 ”, 電子情報通信学会レーザ・量子エ
レクトロニクス研究会 (LQE), 北海道大学，2018
年7月12–13日 .

104

5.5

特許，受賞等

励事業 第13回わかしゃち奨励賞 応用研究部門 最優

藤田研究室

秀賞

受賞

飯塚

哲也

高信頼ハードウェアのための高精度磁[1]	東大・IIT ボンベイ校チーム , Honorable mention

界計測・解析技術開発」(4th) of Problem A, IEEE/ACM International
Conference on Computer-Aided Design (ICCAD)[2]	東大・国立台湾大学チーム , 3rd Place of Problem

三田研究室

5-5

特許
照月大悟 , 神崎亮平 , 光野秀文 , 櫻井健志 , ティクシェ

Conference on Computer-Aided Design (ICCAD)

三田アニエス , 三田吉郎 , 岡本有貴 , 年吉洋，「匂いセ2018ンサ」，国立大学法人東京大学，特開2018-113957（平成30年7月26日）

池田研究室

研究報告

B（DAC2019 poster）, IEEE/ACM International

第5章

2018

高木・竹中研究室

受賞
LSI とシステムのワークショップ 一般部門 最優秀ポス

特許

ター賞

[1] 	竹中 充 , 高木 信一，「光変調器」，特許第6156910

粟野 皓光 , 池田 誠「超高速な楕円曲線暗号の実現に向けた FourQ の ASIC 実装」

号（2017年6月16日登録）.
受賞等[1] 東京大学 Best Teaching Award，竹中充[2]	第79回応用物理学会秋季学術講演会講演奨励賞 ,

高宮研究室

安

大煥

[4] 	第17回 IEEE EDS Japan Chapter Student Award,

特許[1] 	Makoto Takamiya, Hao Qiu, Yoshiaki Narusue,a n d Yo s h i h i r o K a w a h a r a , “ D i g i t a l C o i l :Transmitter Coil with Programmable Radius for曺光元[5] 	第17回 IEEE EDS Japan Chapter Student Award,柯

夢南

Wireless Powering Robust Against Distance
Variation,” 米国仮出願62/673, 166, 2018年5月18日出願．
[2] 	櫻井貴康，高宮真，森時彦 , “ 電気装置 ,” 特願2018-116029, 2018年6月19日出願．

飯塚研究室
受賞
・
（社）電子情報通信学会 2018年度エレクトロニクス
ソサイエティ活動功労表彰
飯塚 哲也「ELEX 編集幹事としての貢献」

・2018年東京大学工学部ベストティーチングアワード
飯塚 哲也
・平成30年度愛知県若手研究者イノベーション創出奨

105

Appendix
A. Publication list
原著論文

A-A

[1]	小野哲 , 和田光司 , “ チップキャパシタ結合型共Society, vol. 28, no. 4, pp. 341-343, April 2018.

有共振器を用いた小型ダイプレクサの設計と試[8]	藤島実 , “ テラヘルツ通信で新しい応用を開くシ

作 ,” 電 子 情 報 通 信 学 会 和 文 論 文 誌 (C), Vol.

リコン集積回路 ,” 電子情報通信学会誌 , vol.

J101-C, No.12, pp.479-488,(2018年12月 ).

101, no. 6, pp. 554-560, June 2018.

Appendix[2]	Fuminori Sakai, Mitsuo Makimoto, Koji Wada,[9]	S. Hara, K. Katayama, K. Takano, R. Dong, I.

“Near-field chipless RFID tag system using

Watanabe, N Sekine, A. Kasamatsu, T. Yoshida,inductive coupling between a multimodeS. Amakawa, and M. Fujishima, “32-Gbit/s

resonator and detection probes,” IEICECMOS receivers in 300GHz band,” IEICE

Transactions Online, [Advance Publication]

Trans. Electron., vol.E101-C, no.7, pp. 464-471,

Released! October 15, 2018.

Jul. 2018.

[3]	Shinpei Oshima, Tomonori Oshima, Takuto[10]	藤島実 , 天川修平 , 高塚弘隆 , “( 招待論文 ) 低電

Numao, and Koji Wada, “A Design Method of

圧電源ミリ波 CMOS 回路 ,” 電子情報通信学会

Compact Lumped-Element Matching Circuits

論文誌 C, vol. J101-C, no. 9, pp. 362-369, Sep.

for Diplexers using SAW filters,” Transactions

2018.

of The Japan Institute of Electronics
Packaging,Vol. 11, E17-015-1（DEC. 2018)

Wireless Link by Silicon CMOS Integrated[4]	Fuminori Sakai, Mitsuo Makimoto,Koji Wada,

Circuits,” Photonics, vol. 5, no. 4, pp. 1-17, 23“Design and Detection of Chipless RFID Tags

Nov. 2018.

Using Stepped Impedance Resonators with

[12]	藤島実 , “CMOS 集積回路を用いたテラヘルツ広Short-circuited, Ends”,Transactions of The

帯域通信とその応用 ,” 電子情報通信学会 通信Japan Institute of Electronics Packaging,Vol. 11,

ソサイエティマガジン , vol. 12, no. 3, pp. 190-

E18-001-1（DEC. 2018）

196, Dec. 2018.

[5]	Satoshi Ono,Koji Wada, “Unloaded quality[13]	M. Fujishima, “(Invited paper) Emerging

factor for hairpin resonator affected byapplications with terahertz communication,”

conduction and radiation losses on K-band”

International Journal of Terahertz Science and,Transactions of The Japan Institute ofTechnology (TST), vol. 11, no. 4, pp. 124-130,

Electronics Packaging,Vol. 11, E18-002-1（DEC.

Dec. 31, 2018.

2018）[14] 	C.-S. Wu, M. Takamiya, and T. Sakurai,[6] 	T. Vu, K. Takano, M. Fujishima, “Low-power"Clocked Hysteresis Control Scheme With

D-band CMOS amplifier for ultrahigh-speed

Po w e r - L a w Fr e q u e n c y S c a l i n g i n B u c kwireless communications,” International Journal

Converter to Improve Light-Load Efficiency forof Electrical and Computer Engineering, vol. 8,

IoT Sensor Nodes," IEEE Transactions on Veryno. 2, 1 Apr. 2018.

Large Scale Integration (VLSI) Systems, Vol.

[7]	T. Vu, K. Takano, M. Fujishima, “300-GHz

106[11]	M. Fujishima, “Key Technologies for THz

26, No. 6, pp. 1139-1150, June 2018.

Balanced Varactor Doubler in Silicon CMOS

[15]	T. Sai, Y. Yamauchi, H. Kando, T. Funaki, T.

for Ultrahigh-Speed Wireless Communications,”

Sakurai, and M. Takamiya, "2/3 and 1/2

IEEE Microwave Theory and Techniques

Reconfigurable Switched Capacitor DCDC

Converter With 92.9% Efficiency at 62 mW/

Supply for Emulation of Customer

mm2 Using Driver Amplitude Doubler," IEEE

Environment,'' Springer Journal of Electronic

Transactions on Circuits and Systems―II

Testing! Theory and Applications, vol. 34, no. 2,

Express Briefs, Vol. 65, No. 11, pp. 1654 - 1658,

pp. 147 - 161, Apr. 2018.
[23]	Tetsuya Iizuka, Takaaki Ito and Asad A. Abidi,

Nov. 2018.
[16]	T. Someya, A. K. M. M. Islam, T. Sakurai, and``Comprehensive Analysis of Distortion in the

M. Takamiya, "An 11-nW CMOS Temperature-

Passive FET Sample-and-Hold Circuit,'' IEEE

to-Digital Converter Utilizing Sub-ThresholdTransactions on Circuits and Systems-I! Regular

Current at Sub-Thermal Drain Voltage," IEEE

Papers, vol. 65, no. 4, pp. 1157 - 1173, Apr.

Journal of Solid-State Circuits, Vol.54, No.3, pp.

2018.

613 - 622, March 2019.

[24]	Tetsuya Iizuka and Asad A. Abidi, [Invited] ``A
Unified Analysis of the Signal Transfer

Sakurai, and M. Takamiya, "A 0.904.39-V

Characteristics of a Single-Path FET-R-C

D e t e c t i o n Vo l t a g e R a n g e , 5 6 - L e v e l

Circuit,'' IEICE Transactions on Electronics,

Programmable Voltage Detector Using Fine

vol. E101-C, no. 7, pp. 432-443, Jul. 2018.

Vo l t a g e - S t e p S u b t r a c t i o n f o r B a t t e r y[25]	Parit Kanjanavirojkul, Nguyen Ngoc Mai-

Management," IEEE Transactions on Circuits

Khanh, Tetsuya Iizuka, Toru Nakura andand Systems―I! Regular Papers, Vol. 66, No. 3,

Kunihiro Asada, ``Analysis and Design of

pp. 1270 - 1279, March 2019.

Impulse Signal Generator based on Current-[18]	橋本 , 小林 , 安部 , 渡辺 , 古田 , "Characterizing

Mode Excitation and Transmission Line

SRAM and FF soft error rates withResonator,''measurement and simulation" , Journal of

Integrated Circuits and Signal Processing, vol.

Integration(2019)97, no. 3, pp. 457 - 470, Dec. 2018.

Springer Journal of Analog[19]	Nguyen Ngoc Mai-Khanh, Shigeru Nakajima,[26]	Ryuichi Enomoto, Tetsuya Iizuka, Takehisa

Tetsuya Iizuka, Yoshio Mita, and Kunihiro

Koga, Toru Nakura, and Kunihiro Asada, ``A

Asada, ``Noninvasive Localization of IGBT

16-bit 2.0-ps Resolution Two-Step TDC in

Faults by High-Sensitivity Magnetic Probe with

0.18-um CMOS utilizing Pulse-Shrinking Fine

RF Stimulation,''IEEE Transactions on

Stage with Built-In Coarse Gain Calibration,''Instrumentation and Measurement, vol. 67, no.

IEEE Transactions on Very Large Scale4, pp. 745 - 753, Apr. 2018.

Integration Systems, vol. 27, no. 1, pp. 11 - 19,[20]	Toru Nakura, Tsukasa Kagaya, Tetsuya Iizuka,

Jan. 2019.

and Kunihiro Asada, ``Quick-Start Pulse Width[27]	Yoshitaka Otsuki, Daisuke Yamazaki, Nguyen

Controlled PLL with Frequency and Phase

Ngoc Mai-Khanh and Tetsuya Iizuka, ``A 140

Presetting,'' IEICE Transactions on Electronics,

GHz Area-and-Power-Efficient VCO using

vol. E101-C, no. 4, pp. 218 - 223, Apr. 2018.

Frequency Doubler in 65 nm CMOS,'' IEICE[21]	Masahiro Kano, Toru Nakura, Tetsuya Iizuka,
and Kunihiro Asada, ``Triangular Active

Electronics Express, vol. 16, No. 6, pp. 1 - 5,
Mar. 2019.

Charge Injection Method for Resonant Power[28]	K. Doi, R. Shioya, and H. Ando, ``Performance

Supply Noise Reduction,'' IEICE Transactions

Improvement Techniques in Tightly Coupled

on Electronics, vol. E101-C, no. 4, pp. 292 -Multicore Architectures for Single-Thread

298, Apr. 2018.

Applications,'' IPSJ Journal of Information[22]	Naoki Terao, Toru Nakura, Masahiro Ishida,

A-A
Appendix[17]	T. Someya, K. Matsunaga, H. Morimura, T.

Processing, Vol.26, pp.445-460, June 2018.

Rimon Ikeno, Takashi Kusaka, Tetsuya Iizuka,[29]	M o h a m e d M . M a n s o u r , H a r u i c h i

and Kunihiro Asada, ``Digitally-Controlled

Kanaya,"Compact and Broadband RF Rectifier

Compensation Current Injection to ATE PowerWith 1.5 Octave Bandwidth Based on a Simple

107Pair of L-Section Matching Network",IEEEan

Microwave and Wireless Components

T R A N S AC T I O N S o n Fu n d a m e n t a l s o f

Letters,Vol. 28, Issue 4, pp.335-337, 2018年4月 .

Electronics, Communications and Computer[30]	Chai-Eu Guan, Haruichi Kanaya,"360 deg Phase

Sciences, Vol.E101-A, No.12, pp.2280-2289

Shifter Design Using Dual-Branch Switching

RNS-Based

CNN",

IEICE

(2018.12)

Network",IEEE Microwave and Wireless[38]	Chubathi, Nishizawa, Ito, "Analog circuit design

Components Letters, Vol. 28, Issue 8, pp.675-

methodology utilizing a structure of thin BOX

677, 2018年8月 .

FDSOI," IEICE Electronics Express, Volume[31]	Masahiro Ichihashi, Haruichi Kanaya,"A High-16, Issue 5, 2019.

frequency, Low-Coupling 8-shaped Differential[39]	Ueyoshi K., Ando K., Hirose K., Takamaeda-

Inductor with Patterned GroundYamazaki S., Hamada M., Kuroda T., and

A-AShield",Microwave and Optical Technology

Motomura M., "QUEST! Multi-purpose log-

Appendix

Letters, Vol.60, Issue 11, pp.2704-2707, 2018年

quantized DNN inference engine stacked on

11月 .

96-MB 3-D SRAM using inductive coupling[32]	Masahiro Ichihashi, Haruichi Kanaya,"A Low-

technology in 40-nm CMOS," IEEE Journal ofPower and GHz-band LC-DCO Directly Drives

Solid-State Circuits, vol. 54, no. 1, pp. 186-196

10mm On-chip Clock Distribution Line in(2019).

0 . 1 8 u m C M O S " , I E I C E Tr a n s a c t i o n s o n[40]	Ando K., Ueyoshi K., Orimo K., Yonekawa H.,

Fundamentals Vol.E101-A, No.11, pp.1907-

Sato S., Nakahara H., Takamaeda-Yamazaki S.,

1914,2018年11月 .

Ikebe M., Asai T., Kuroda T., and Motomura[33]	加藤 和利，金谷 晴一 ," フォトミキサアレーを

M., "BRein memory! a single-chip binary/

用いたテラヘルツ波発生と無線通信への応用

ternary reconfigurable in-memory deep neural",OPTRONICS, No.11, pp.140-145, 2018年11月 .

network accelerator achieving 1.4TOPS at[34]	Takeshi Kuboki, Tomoki Sadakiyo, Wee Sang

0.6W," IEEE Journal of Solid-State Circuits, vol.

Park, and Haruichi Kanaya,"Impedancematched Planar-antenna-integrated High-[41]	Tanibata A., Schmid A., Takamaeda-Yamazaki

efficiency Push-pull Power Amplifier withS., Ikebe M., Motomura M., and Asai T.,

Center-tapped Transformer for 5 GHz Wireless"Proto-computing architecture over a digital

Communication",Sensors and Materials,

medium aiming at real-time video processing,"

Volume 30, Number 12(2) pp. 2969-2978, 2018

Complexity, vol. 2018, pp. 3618621-1-11 (2018).

年12月 .

[42]	H. Myoren, S. Denda, K. Ota, M. Naruse, T.

[35]	Mohamed Mansour, Xavier Le Polozec andTaino, L. Kang, J. Chen, P. Wu, “Readout

Haruichi Kanaya,"Enhanced Broadband RF

Circuit Based on Single-Flux-Quantum Logic

Differential Rectifier Integrated with

Circuit for Photon-Number-Resolving SNSPD

Archimedean Spiral Antenna for WirelessArray,” IEEE Tran. Appl. Supercond., Vol.28,

Energy Harvesting Applications",Sensors 2019,

Issue 4, Art.No. 2500304, 2018.

19(3), 655 (13 pages), 2019年2月 .

[43]	Kazuteru Namba and Fabrizio Lombardi, "A[36]	Alperen Mustafa Colak, Taito Manabe, Yuichiro

Single and Adjacent Error Correction Code for

Shibata, Fujio Kurokawa, "Peak Detection

Fast Decoding of Critical Bits," IEEE Trans.

Implementation for Real-Time Signal Analysis

Comput. Vol.67, No.10, pp.1525-1531, Oct.

Based on FPGA", Circuits and Systems, Vol.9,

2018.

No.10, pp.148-167 (2018.10)

10853, no. 4, pp. 983-994 (2018).

[44]	Kazuteru Namba and Fabrizio Lombardi,[37]	Taito MANABE, Yuichiro SHIBATA, Kiyoshi"Coding for Write Latency Reduction in a

OGURI, "FPGA Implementation of a Real-Multi-Level Cell (MLC) Phase ChangeTime Super-Resolution System Using Flips andMemory (PCM)," IEEE Trans. Comput. Vol.68,

No.2, pp.301-306, Feb. 2019.
[45]	Koki Ishida, Masamitsu Tanaka, Takatsugu Ono,
Koji Inoue, "Towards Ultra High-Speedon conductive supports for electrochemical
biosensors", Analyst 143, 3635-3642 (2018).
doi!10.1039/C8AN00528A

Cryogenic Single-Flux-Quantum Computing,”[53]	A.K.M. Mahfuzul Islam and Hidetoshi Onodera,

IEICE Transactions on Electronics, Vol.E101-C,"Circuit Techniques for Device-Circuit

No.5,pp.359-369, May. 2018.

Interaction toward Minimum Energy[46]	J.Akita, CMOS Image Sensor for High Speed

Operation", IPSJ Transactions on System LSI

and Low Latency Eye Tracking, IEICE

Design Methodology, vol 12, pp. 2 - 12, DOI!

Electronics Express, Article ID! 15.20180785,

10.2197/ipsjtsldm.12.2, 2019/0

DOI https!//doi.org/10.1587/elex.15.20180785,[54]	Jun Shiomi, Shu Hokimoto, Tohru Ishihara, andHidetoshi Onodera, "Minimum Energy Point

2018.11.

Tracking with All-Digital On-Chip Sensors",

Shimaoka, Y. Ohno, and Y. Tadokoro, "NoiseASP Journal of Low Power Electronics , vol 14,

modeling in field emission and evaluation of theno 2, pp. 227 - 235, 2018/06

nano-receiver in terms of temperature", IEEE
Access(2019).

doi!10.1109/

ACCESS.2019.2913692[55]	M. Takenaka, J.-H. Han, F. Boeuf, J.-K. Park, Q.
Li, C. P. Ho, D. Lyu, S. Ohno, J. Fujikata, S.
Takahashi, and S. Takagi, “III-V/Si hybrid MOS[48]	H. Uchiyama, S. Saijo, S. Kishimoto, J. Ishi-

optical phase shifter for Si photonic integrated

Hayase, and Y. Ohno, "Operando Analysis of

circuits,” IEEE/OSA Journal of Lightwave

Electron Devices Using Nanodiamond Thin

Technology, vol. 37, no. 5, pp. 1474-1483,

Films Containing Nitrogen-vacancy Centers",

March 2019 (invited).

ACS Omega 4, 7459-7466 (2019). doi!10.1021/
acsomega.9b00344[49]	N. X. Viet, S. Kishimoto, and Y. Ohno, "Highly[56]	C.-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.
Takenaka, “Tunable germanium-on-insulator
band-stop optical filter using thermo-optic

Uniform, Flexible Microelectrodes Based on

effect,” IEEE Photonics Journal, 2019.

Clean Single-walled Carbon Nanotube Thin[57]	D.-A. Ahn, S.-H. Yoon, K. Kato, T. Fukui, M.

Film with High Electrochemical Activity", ACS

Takenaka, and S. Takagi, “Effects of ZrO2/

App. Mater. Interfaces 11, 6389-6395 (2019).

Al2O3 gate-stack on the performance of planar-

doi!10.1021/acsami.8b19252

type InGaAs TFET,” IEEE Trans. Electron[50]	K. Nishimura, T. Ushiyama, N. X. Viet, M.

Devices, vol. 66, no. 4, pp. 1862-1867, 2019.

I n a b a , S . K i s h i m o t o , a n d Y. O h n o ,[58]	T. Fujigaki, S. Takagi, and M. Takenaka, “High-"Enhancement of the electron transfer rate inefficiency Ge thermo-optic phase shifter on Ge-

carbon nanotube flexible electrochemical

on-insulator platform,” Optics Express, vol. 27,

sensors by surface functionalization",no. 5, pp. 6451-6458, 2019.

Electrochimica Acta 295, 157-163 (2019).
doi!10.1016/j.electacta.2018.10.147[51]	J. Hirotani, S. Kishimoto, and Y. Ohno, "Origins[59]	T. Sanjoh, N. Sekine, K. Kato, S. Takagi, and M.
Takenaka, “Thermal properties of III-V on a
SiC platform for photonic integrated circuits,”of the variability of the electrical characteristics

Jpn. J. Appl. Phys., vol. 58, SBBE06, 2019.

of solution-processed carbon nanotube thin-film[60]	K.-W. Jo, W.-K. Kim, M. Takenaka, and S.

transistors and integrated circuits", Nanoscale

Takagi “Impact of SiGe layer thickness in

A d v. 1 , 6 3 6 - 6 4 2 ( 2 0 1 9 ) . d o i ! 1 0 . 1 0 3 9 /starting substrates on strained Ge-on-insulator

C8NA00184G

pMOSFETs fabricated by Ge condensation[52]	H. Sugime, T. Ushiyama, K. Nishimura, Y.
Ohno, and S. Noda, "An interdigitatedelectrode with dense carbon nanotube forests

A-A
Appendix[47]	K. Funayama, H. Tanaka, J. Hirotani, K.

method,” Appl. Phys. Lett., vol. 114, 062101,
2019.
[61]	K. Sumita, K. Kato, M. Takenaka, and S. Takagi,

109

“Fabrication of thin body InAs-on-insulator[70]	J. Kang, S. Takagi, and M. Takenaka, “Design

structures by Smart Cut method with H+

and characterization of Ge passive waveguide

implantation at room temperature,” Jpn. J.

components on Ge-on-insulator wafer for mid-Appl. Phys., vol. 58, SBBA03, 2019.

infrared photonics,” Jpn. J. Appl. Phys., vol. 57,[62]	S. Takagi, W.-K. Kim, K.-W. Jo, R. Matsumura,

042202, 2018.

R. Takaguchi, T. Katoh, T.-E. Bae, K. Kato and[71]	Y. Ishiguchi, D. Isogai, T. Osawa, S. Nkaatake

M. Takenaka, “Ultrathin-body Ge-On-Insulator"Analog perceptron circuit with DAC-based

MOSFET and TFET technologies,” ECS

multiplier", Integration 63! 240-247, 2018.

Trans., vol. 86, no. 7, pp. 75-86, 2018 (invited).

[72]	B. Liu, G. Chen, B. Yang, S. Nakatake,[63]	S. Takagi, D.-H. Ahn, T. Gotow, C. Yokoyama,"Routable and Matched Layout Styles for

C.-Y. Chang, K. Endo, K. Katoh, and M.

Analog Module Generation", ACM Trans.

A-A

Takenaka, “Ultra-low power III-V-based

Design Autom. Electr. Syst. 23(4), 47!1-47,

Appendix

MOSFETs and tunneling FETs,” ECS Trans.,

2018.

vol. 85, no. 8, pp. 27-37, 2018 (invited).

[73]	Song Bian, Masayuki Hiromoto, and Takashi[64]	Q. Li, J.-H. Han, C. P. Ho, S. Takagi, and M.
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Yuki Okamoto, Yuya Nakata, Taisuke Tanaka,

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119

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GSB, & IGM Joint Symposium -Quantum,

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Informatics, Biology & Medicine-, Hokkaido

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and Ken Saito, “Development of Hardware

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Jun Kinoshita, Akio Higo, Yoshio Mita,

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O d a i r a , Ta k a s h i M a t s u m o t o , I k u o[143]	Daigo Terutsuki, Hidefumi Mitsuno, Takeshi

Yo s h i h a r a , a n d M o r i t o s h i Ya s u n a g a ,Sakurai, Yuki Okamoto, Agn&#232;s Tixier-“Evolutionary design methodology forwaveform shaping in GHz transmission line,”(2018)

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Sensor - Fabrication and Development using

Diego, USA.

C M O S Te c h n o l o g y, " 2 0 1 8 I n t e r n a t i o n a l[243]	Yasumi Ohta, Kyosuke Naganuma, Mamiko

Conference on Solid State Devices and

Kawahara, Ayaka Kimura, Makito Haruta,

Materials, 2018.9.12. The University of Tokyo,

Toshihiko Noda, Kiyotaka Sasagawa, Takashi

Japan.

Tokuda, Jun Ohta,"Development of micro[249]	Pakpuwadon Thanet, WuthibenjaphonchaiLED-based optical stimulation device combined

Nattakarn, Makito Haruta, Toshihiko Noda,

with microdialysis for detecting the release of

Kiyotaka Sasagawa, Takashi Tokuda, Mohamad

neurotransmitters,"NEUROSCIENCE 2018,

Sawan, Jun Ohta ," CMOS-integrated optical2018.11.4. San Diego Convention Center, San

power transfer for an ultra small wirelessDiego, USA.

implantable devices,"2018 International[244]	Ta k a s h i To k u d a , T h a n e t Pa k p u w a d o n ,Conference on Solid State Devices andNattakarn Wuthibenjaphonchai, Makito Haruta,

Materials, 2018.9.12. The University of Tokyo,

Toshihiko Noda, Kiyotaka Sasagawa, Jun

Japan.

Ohta,"CMOS-based, optically-powered[250]	Kiyotaka Sasagawa, Narihito Ikeda, Makito

o p t o g e n e t i c

Haruta, Hironari Takehara, Toshihiko Noda,

stimulator(invited),"IEEE Life Sciences

Takashi Tokuda and Jun Ohta,"A Lens-freeConference (LSC2018), 2018.10.29. La Plaza -Imaging Device with a Hybrid Emission Filter

Banquet & Conference halls, Montreal, Quebec,

for Fluorescent Microchamber Counting,"theCanada.

40th International Engineering in Medicine andi m p l a n t a b l e[245]	Kiyotaka Sasagawa, Yasumi Ohta, Makito
Haruta, Toshihiko Noda, Takashi Tokuda, Jun

A-A
Appendix

Kiyotaka Sasagawa, Takashi Tokuda, Jun

Biology Conference（EMBC'18）, 2018.7.18.
Hawaii Convention Center, Honolulu, USA.

Ohta,"Composite Bandpass Emission Filter for[251]	Ta k a s h i To k u d a , Wu t h i b e n j a p h o n c h a i

Lensless Fluorescence Imaging,"IEEE Life

Nattakarn, Takaaki Ishizu, Makito Haruta,

Sciences Conference (LSC2018), 2018.10.29. La

Toshihiko Noda, Kiyotaka Sasagawa, Jun

Plaza - Banquet & Conference halls, Montreal,

Ohta,"Live Demonstration! IoT Micronode with133

Optical ID Transmission Capability Operated

Oct. 31-Nov. 2, Chiang Mai, Thailand.

by Optical Energy Harvesting ,"ISCAS2018,[261]	H. Matsumoto, Y. Takahashi, and T. Sekine,

2018.5.28. Firenze Fiera Congress and“Comparison of performance between different

Exhibition Center.

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model,” Proc. IEEJ AVIC 2018, pp.157-160,

TOPS/W Energy Efficiency, 1.5 μ W Power

Oct. 31-Nov. 2, Chiang Mai, Thailand.

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Neuromorphic Circuits for Near-Dataadiabatic logic with feedback circuit in

Computing with SSD," in IEEE Asian Solid-

countermeasure against power analysis attacks,”

State Circuits Conference (A-SSCC), Dec. 2018,

Proc. IEEJ AVIC 2018, pp.165-168, Oct. 31-

pp. 129-132.

Nov. 2, Chiang Mai, Thailand.

A-A[253]	C. Monteiro, A. Maria, and Y. Takahashi, “Low[263]	出 口 , 田 中 , 河 添 , 福 岡 , 中 野 ,”A Low Noise

Appendix

power source biased semi-adiabatic logic circuit

Analog Front-end Design with an N-path Filter

for IoT devices,” Proc. IEEE ISPACS 2018,

for Dry EEG Recording”,ISPACS,2018 年 11 月

pp.43-47, Nov. 27-30, Okinawa, Japan.

27-30日[254]	R. Ohashi, and Y. Takahashi, “A new adiabatic[264]	外 村 , 銭 林 , 中 野 ,”On-chip antifuse memory

logic without charge sharing gate forrecording using charge pump DC-DC boost

cryptographic devices,” Proc. IEEE ISPACS

converter”,2018 International Conference on

2018, pp.117-121, Nov. 27-30, Okinawa, Japan.

Analog VLSI Circuits,2018年10月31日[255]	H. Koyasu, and Y. Takahashi, “Current pass[265]	J. Kawano, H. Yotsuyanagi and M. Hashizume,

optimized-symmetric pass gate adiabatic logic"On Design and Evaluation of a TDC Cellin countermeasures against power analysis

Embedded in the Boundary Scan Circuit for

attacks,” Proc. IEEE ISPACS 2018, pp.122-126,

Delay Fault Testing of 3D ICs", Proc. of 33rd

Nov. 27-30, Okinawa, Japan.

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inductor in shunt and series peaking,” Proc.

[266]	K. Ishihara, M. Hashizume, H. Yotsuyanagi andIEEE ISPACS 2018, pp.392-395, Nov. 27-30,

S-K. Lu, "Resistive Open Defects in 3D

Okinawa, Japan.

Stacked ICs Detected by Electrical Interconnect[257]	R. Tagawa, and Y. Takahashi, “5.3 GHz, 69.6 dB

Testing with a Charge Injector Made of MOS

Ω transimpedance amplifier with negative

Capacitors", Proc. of 33rd International

impedance converter,” Proc. IEEE ISPACSTechnical Conference on Circuits/Systems,

2018, pp.396-400, Nov. 27-30, Okinawa, Japan.

Computers and Communications (ITC-CSCC[258]	B. Da Costa, and Y. Takahashi, “8 GHz trans-

2018), pp.114-117, July 2018

impedance amplifier using floating active[267]	S. Hirai, H. Yotsuyanagi and M. Hashizume,

inductor,” Proc. IEEJ AVIC 2018, pp.53-56,"Test Time Reduction on Testing Delay Faults

Oct. 31-Nov. 2, Chiang Mai, Thailand.

in 3D ICs Using Boundary Scan Design", Proc.

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of a 10 GHz trans-impedance amplifier using

134

Systems, Computers and Communications

Oct. 2018.

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technology,” Proc. IEEJ AVIC 2018, pp.57-60,

and S-K. Lu, "Resistive Open Defect Detection

Oct. 31-Nov. 2, Chiang Mai, Thailand.

in SoCs by a Test Method Based on Injected[260]	M. Han, Y. Takahashi, and T. Sekine, “A

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Proc. of IEEE CPMT Symposium Japan 2018,

circuits,” Proc. IEEJ AVIC 2018, pp.149-152,

pp.141-142, Nov. 2018.

[269]	M. Kanda, D. Yabui, M. Hashizume, H.

[276]	Tongxin Yang, Tomoaki Ukezono, and Toshinori

Yotsuyanagi and S-K. Lu, "Stand-by Mode Test

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Configurable Adder for Approximate

ICs with IEEE 1149.1 Test Circuits", Proc. ofComputing", Proc. of The International

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Kaori Tajima, Tomoaki Ukezono, and Toshinori

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for Accuracy-Scalable Approximate

Devices and Integrated Circuits held in Europe,

Computing", Proc. of IEEE Computer Society

14-16 May 2018.

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pp.569--574, Hong Kong SAR, China, 2018.7.

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Workshop on Fundamentals and Applications ofCalculation in an Approximate Adder", Proc. of

Advanced Semiconductor Devices (AWAD

15th International SoC Desgin Conference2018), 2-4 July, 2018.

(ISOCC 2018), pp.86--87, Daegu, Korea,[272]	Koichi Maezawa, Motoyuki Yoshida, Masayuki

2018.11.

Mori, "Operating Mechanism and Voltage[279]	Ryuta Ishida, Tomoaki Ukezono and Toshinori

Sw i n g E n h a n c e m e n t o f t h e H a r d - t y p e

Sato, "Approximate Adder Genaration for

Oscillators Based on Series-connected RTDs",

Image Processing Using Convolutional Neural

Pro g re ss In El e ctroma gn e tics Res e a r c h

Network", Proc. of 15th International SoC

Symposium (PIERS 2018), August 1-4, 2018

Desgin Conference (ISOCC 2018), pp.38--39,[273]	Tongxin Yang, Tomoaki Ukezono, and Toshinori

A-A
AppendixMori, "Resonant tunneling hard-type oscillators

Daegu, Korea, 2018.11.

Sato, "A Low-Power High-Speed Accuracy-[280]	Tomoaki Ukezono, "An Error Corrector for

Controllable Approximate Multiplier Design",

Dynamically Accuracy-Configurable

Proc. of 23rd Asia and South Pacific Design

Approximate Adder", Proc. of The Sixth

Automation Conference (ASP-DAC 2018), 7A-1

International Symposium on Computing andpp.605--610, Jeju Island , Korea, 2018.1.

Networking(CANDAR) Workshops (CSA!

[274]	Tongxin Yang, Tomoaki Ukezono, and Toshinori

International Workshop on Computer Systems

Sato, "A Low-Power Configurable Adder for

and Architectures), pp.145--151, Takayama,

Approximate Applications", Proc. of 19th

Japan, 2018.11.

International Symposium on Quality Electronic[281]	Tongxin Yang, Tomoaki Ukezono, and Toshinori

Design (ISQED 2018), 4B-4 pp.347--352, Santa

S a t o , " L o w - Po w e r a n d H i g h - S p e e dClara, CA, USA, 2018.3.

Approximate Multiplier Design with a Tree[275]	Hiroyuki Baba, Tongxin Yang, Masahiro Inoue,

C o m p r e s s o r " , Pr o c . o f T h e 3 5 t h I E E E

Kaori Tajima, Tomoaki Ukezono, and Toshinori

International Conference on Computer Design

Sato, "A Carry-Predicting Full Adder for(ICCD 2017), pp.89--96, Newton, Boston area,

Accuracy-Scalable Computing", Proc. of The

Massachusetts, USA, 2017.11.

21st Workshop on Synthesis And System[282]	Yusuke Kitada, Jun Fujiwara, Nobumasa

Integration of Mixed Information technologies

Hattori, Kensuke Kanda, Takayuki Fujita, and(SASIMI 2018), R1-11 pp.51--55, Matue, Japan,

Kazusuke Maenaka, "Integration of MPU and2018.3.

ASICs for Low-Power Human Monitoring

135

System," IEEE International Conference on

Electromagnetics,' APMC2018, WE4-C1-2, Nov.

SMC 2018, pp.1305-1308, October, 2018.

2018.

[283]	Ogawa, Shrestha, Sato, "High-Accuracy, Low-[290]	Y. Okuma, Y. Yamanashi, N. Yoshikawa, “Design

Power Switched-Capacitor Differential-

and Implementation of a Low-Power Area-

Capacitance-to-Time Converter", Proceedings of

Efficient Adiabatic-Quantum-Flux-Parametron

the IEEE 61th International Midwest

FPGA using Josephson-CMOS Hybrid

Symposium on Circuits and Systems, pp. 558-

Memories, ” Applied Superconductivity

561, Aug. 2018.

Conference (ASC2018), Seattle, USA, Oct. 28-[284]	Motoki, Sato, Ogawa, "Low Output Offset

Nov. 2, 2018, 2EOr1B-03.

Voltage And Small Output Voltage Ripple Auto-[291]	F. Ke, Y. Yamanashi, N. Yoshikawa, “Design andzero Amplifier Using Capacitor Network",

demonstration of an SFQ-based full-component

A-A

Proceedings of 2018 International Conferences i n g l e c h i p F F T p r o c e s s o r, ” A p p l i e dAppendix

on Analog VLSI Circuits, pp.9-12, 2018

Superconductivity Conference (ASC2018),[285]	Y. Jiang, S. Sato, Y. Omura, A. Mallik, "Aspects

Seattle, USA, Oct. 28-Nov. 2, 2018, 4EOr3C-03.

and Reduction of Miller Capacitance of Lateral[292]	Y. Hironaka, Y. Yamanashi, N. Yoshikawa,

Tunnel FETs", IEEE IMFEDK (Kyoto, 2018),“Design and evaluation of a one-instruction-set

pp.22-23

single-flux-quantum microprocessor for the[286]	Yunako Katagishi, So Tsuyuguchi, Hiroshi

demonstration of Josephson-CMOS hybrid

Tsutsui, Yoshikazu Miyanaga, "An Evaluation ofsystem, ” The 31st International Symposium on

Entropy Coding Approaches in Block-Based

Superconductivity (ISS2018), Ibaraki, Japan,

Adaptive Lossless Image Coding Method forDec. 12-14, 2018, EDP-2-2.

Embedded Systems," Proceedings of[293]	F. Ke, Y. Yamanashi, T. Ortlepp, N. Yoshikawa,International Symposium on Multimedia and“Design and demonstration of an 8-bit

Communication Technology (ISMAC), Aug.

18-sample/cycle sine code generator using

2018.

single-flux-quantum circuits, ” The 31st

[287]	Yoshikazu Miyanaga, Hiroshi Tsutsui, Junji

International Symposium on Superconductivity

Yamano, Masaki Miura, Tohru Gotoh, Takashi(ISS2018), Ibaraki, Japan, Dec. 12-14, 2018,

Imagawa, "Development of Real-time FHD

EDP-2-3.

Loss-Less Video Communication over an 8×8[294]	Tomotaka Tanaka, Fumiya Naito, Makoto

MIMO-OFDM System," Proceedings of Asia-

Nakamura, Daiske Ito, and Keiji Kishine,“APacific Signal and Information Processing

Wideband Differential VCO Based on Multiple-

Association Annual Summit and Conference

path Loop Architecture”, ISOCC2018, Tech(APSIPA ASC), Nov. 2018.

Dig., pp. 135-136, Daegu, South Korea, Nov.

[288]	Yoshikazu Miyanaga, Hiroshi Tsutsui, Junji

136

12-15, 2018.

Yamano, Masaki Miura, Tohru Gotoh, Takashi[295]	Masahiro Akiyama, Takahiro Mitsuishi, Dali

Imagawa, "Development of High Performance

Zhang, Myung-Jae Lee, Edoardo Charbon,

RF Modules Used in Real-time FHD Video"Chip on Chip Bonding Technology for Fine

Communication over 8x8 MIMO-OFDM

Pitch Connection with Al-Si/TiN Bumps',

Sy s t e m , " P r o c e e d i n g s o f I n t e r n a t i o n a l

Proceedings of the 6th IIAE International

Symposium on Intelligent Signal Processing andConference on Intelligent Systems and Image

Communication Systems (ISPACS), Nov. 2018.

Processing 2018, PS-8, pp.374-377, 2018.9.

[289]	Ta k a n o , N a g a y a m a , S a n a d a , ' C o n s t a n t[296]	T. M a r u y a m a , M . H a m a d a , a n d T.

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Kuroda,"Comparative Performance Analysis of

Cloaks with Hyperbolic Coordinate

Dual-Rail Domino Logic and CMOS Logic

Transformation Based on Transformation

Under Near-Threshold Operation," IEEE

International Midwest Symposium on Circuits

Amplifier and Noise Coupling SAR Quantizer,"and Systems, pp. 25-28, Aug. 2018.

2018 International Symposium on Intelligent[297]	T. Fujimaki, Y. Toeda, M. Hamada, and T.

Signal Processing and Communication Systems

Kuroda, "An Electrically Small On-Chip( I S PAC S ) , p p . 4 4 7 - 4 5 2 , I s h i g a k i , J a p a n ,Antenna Scaled down to One-Twentyfifth by

November, 2018.

One-Fiftieth of Wavelength,"

2018 IEEE[304]	C. Pan, H. San, T. Shibata, "A 720uW 77.93dB

International Symposium on Antennas and

SNDR

Δ Σ AD Modulator Using Dynamic

Propagation and USNC-URSI Radio Science

Analog Components with Simplified Operation

Meeting, Proceedings, July 2018.

Phase," 2018 International Symposium on[298]	Y. Toeda, T. Fujimaki, M. Hamada, and T.

Intelligent Signal Processing and

Kuroda, "Fully integrated OOK-powered pad-

Communication Systems (ISPACS), pp.442-446,

less deep sub-wavelength-sized 5-GHz RFID

Ishigaki, Japan, November, 2018.
[305]	Kar Mun Lee, Koji Kiyoyama, Tetsu Tanaka,

0.18 μ m CMOS," IEEE Symposium on VLSIet.al,"Continuous Peripheral Blood Pressure

Circuits, Dig. Tech. Papers, pp. C27-C28, June

Measurement with ECG and PPG Signals at

2018.

Fingertips",2018 IEEE Biomedical Circuits and[299]	T. Harada and F. Kojima, “A 0.6V PWM Analog

Systems Conference (BioCAS),17-19 Oct. 2018.

Differential Absolute Distance Circuit Using[306]	H. Ando, T. Kamata, K. Suzuki, S. Kameda, T.

Only a Reference Pulse Clock Under the

Suzuki, and M. Hirata, "Development of a

Subthreshold Region”, 2018 International

neural recording ASIC for an ECoG and spike

Symposium on Intelligent Signal Processing andand its wireless system for BMI", 40th AnnualCommunication Systems(ISPACS), pp. 382-385，

International Conference of the IEEE

Nov. 2018

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Pattern Generator based on Interstitial Cell

(EMBC'18), ThPoS-25.27, Honolulu, HI, USA,
July 17-21, 2018.

Models made from Bursting Neuron Models,[307]	Ushio Jimbo, Ryota Shioya, Masahiro Goshima,

Proc. International Conference on Neural"Application of Timing Fault Detection to

Information Processing, LNCS11302, Part II,

Rocket Core on FPGA", Int'l Workshop on

pp.321-329, Springer, Siem Reap, Cambodia,

Computer Systems and Architectures (CSA),

December 2018.

2018年11月 .

[301]	D. Ogawa, D. Iguchi, Y. Wada, K. Hashimoto, Y.

[308]	Ushio Jimbo, Ryota Shioya and Masahiro

Taira, N. Hara, and K. Otsuka! "A 56 Gbps I/OGoshima, "Clocking Scheme That Realizes

Interface Design with Exact Power Source

Ballistic Signal Flow", The ACM Student

Simulation," Proc. Electronic Components andResearch Competition (SRC), 2018年10月

Technology Conference (ECTC) 2018 (May 29-[309]	Kazuya Masu, Daisuke Yamane, Hiroyuki Ito,

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Katsuyuki Machida, Tso-Fu Mark Chang,[302]	Shin Miyamoto and Nobuaki Kobayashi,

Masato Sone and Yoshihiro Miyake, "CMOS-“Development of high-stability, low-leakage

MEMS accelerometer with gold proof-mass and

6Tr-SRAM with single data line and single

its application in diagnosis of Parkinsons

power supply using SOTB process”, in Proc. of

Disease," 4th International Conference onIEEE Computer Society Annual Symposium on

Condensed Matter and Materials Physics,

VLSI, pp. 387-392, in Hong Kong, China, July

August 16-17, 2018, London, UK.

9, 2018.

Appendixwith on-chip antenna using adiabatic logic in

A-A[310]	Y. Sakamoto, K. Komoku, T. Morishita, N. Itoh,[303]	C. Pan, H. San, "A 6th-Order Complex“Phase Noise Characteristics of VCOs Utilizing

Bandpass Δ Σ AD Modulator Using Dynamic

Various Structural 3D-Striped Inductor,” Proc.

137

of the 2018 Asia-Pacific Microwave Conference,

International Conference on Ultimate

TH3-IF, Kyoto, Nov. 2018.

Integration on Silicon (EUROSOI-ULIS 2019),[311]	N. Itoh, T. Ogawa, T. Kitano, “Study of
concurrent dual-band Low-Noise Amplifiers,”[318]	Ren Usami, Takao Komiyama, Yasunori

R I E C Ru s s i a - J a p a n J o i n t I n t e r n a t i o n a l

Chonan, Hiroyuki Yamaguchi, and Koji Kotani,

Microwave Workshop 2018, St. Petersburg, Oct.

"Photovoltaic-Assisted Self-Vth-Cancellation

2018.

CMOS

[312]	D. Kitagata, S. Yamamoto, and S. Sugahara,“Virtually Nonovolatile Retention Flip-Flop

A-A

国内会議，研究会等

Appendix

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Yoshida, M. Fujishima, “A 37-GHz-Input

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Divider with 1.6-GHz Lock Range,”

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Nanoelectronics Workshop (SNW 2018),

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Honolulu, USA, June 17-18, 2018, paper P2-5.

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会集積回路研究会 , 12月6日 , 2018.

Spintronics/CMOS-Hybrid Technology”, 2018[4]	香原翔太 , 天川修平 , 吉田毅 , 藤島実 , “ 平坦なInternational Conference on Solid State Device

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120.

138

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計法 ,” 電子情報通信学会集積回路研究会 , 12月

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Conference 2018), San Francisco, USA,

路最適化 ,” 電子情報通信学会集積回路研究会 ,October 15-18, 2018, paper 13.5.

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を短縮する伝送線路設計 ,” 電子情報通信学会

Nonvolatile Retention Flip-Flop Using Dual-

集積回路研究会 , 12月23日 , 2018.

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ソースインダクタと負性容量を併用した W 帯Valletta, Malta, November 20, 2018, pp. 182-

CMOS 低雑音増幅器 ", LSI とシステムのワーク

185.

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[317]	Y. Shiotsu, S. Yamamoto, H. Funakubo, M. K.

[9]	瀧脇朋也，李尚曄，天川修平，吉田毅，藤島実 ,Kurosawa, and S. Sugahara, “Design of New”v 帯発振回路の低電圧動作 ", LSI とシステムのPiezoelectronic Transistors and Their Ultralow-

ワークショップ , 2018年5月 .

Voltage SRAM Application”, 2019 Joint[10]	S. Lee, R. Dong, T. Yoshida, S. Amakawa, S.

International EUROSOI Workshop andHara, A. Kasamatsu, J. Sato, M. Fujishima, “An80Gb/s 300GHz-Band Single-Chip CMOS

証 ," 電子情報通信学会総合大会，A-1-19，東京，Transceiver,” ISSCC2019報告会 , 2019 3月 .

2019年3月．

[11]	高宮 真 , " プロセッサの低消費電力化に向けた[19]	茨城亮太朗，Hao Qiu，桜井貴康，高宮 真 , " 無

オンチップ電源回路 ," EDN Japan 次世代デバ

線給電と無線通信を兼用した磁界共振型システ

イスのための電源セミナー「低電圧／大電流化

ムにおける無線給電効率と最大データレートのにどう対応すべきか？」, 東京 , 2018年6月 .（特関係 ," 電子情報通信学会総合大会，B-21-36，東別講演）

京，2019年3月．

[12]	植村隆文，荒木徹平，吉本秀輔，野田祐樹，和[20]	鈴木，濱野，清水，岡崎，河合，福田，鈴木，西泉慎太郎，関谷 毅，加賀谷 司，森 時彦，高宮川，” バラクタを用いた広ダイナミックレンジ

真，桜井貴康，濱田 浩，河村直明，塚田智之，

整流回路に関する研究，”IEICE

井出周治，瀬下雄一，堤 知明，涖原 惇，大2019年3月&#31793; 英樹，石井伸晃，尾藤慎也，金村 崇，

MW 研究会[21]	大槻 宜孝 , 山﨑 大輔 , マイカーン グエンコッ
ク , 飯塚 哲也 , `` 周波数2逓倍器を用いた小面

桐真吾，高安理寛，山本陽介 ,“Field Intelligence

積かつ低電力な140GHz 電圧制御発振器の設搭載型大面積分散 IoT プラットフォームの研究

計 ,'' 電子情報通信学会 技術研究報告 , vol. 118,

開発 ,” 電子情報通信学会ソサイエティ大会 , BI-

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[22]	王 璟 , 飯塚 哲也 , 名倉 徹 , `` 自動配置配線を

8-5，金沢，2018年9月 .
～低入力電用いた高速起動パルス幅制御 PLL 回路の設計

圧化・低出力電力化への挑戦～ ," 日本学術振興と性能比較 ,'' 電子情報通信学会 総合大会論文

会 次世代のスイッチング方式電源システム第集 , 2019年3月[13]	高宮

真 , "IoT 向け集積電源回路

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[14]	高宮 真 , " 集積パワーマネジメントから見た新デバイスへの期待 ," 応用物理学会 シリコンテク[23]	李虹希 , 塩谷亮太 , 安藤秀樹 , ``SRAM の電力 /遅延シミュレータ CACTI へのシングルエンド方式の対応 ,'' 情報処理学会研究報告 , Vol.2018ARC-232, No.15, 2018年7月 .

ノロジー分科会 システムデバイスロードマップ[24]	高橋 , 多田 , " 三次元積層型畳み込演算器の高エ

委員会 第1回 BC/ERM 合同委員会 , 横浜 , 2018

ネルギー効率化 ", 平成30年度情報処理学会東北年11月 .

支部研究会 ( 山形大学 ), 2019年3月[15]	東京大学，科学技術振興機構（JST），ERATO[25]	原慎太朗 , 柄澤悠樹 , 後藤悠佑 , 福岡孝将 , 宮地

川原万有情報網プロジェクト , "Luciola：空間を幸祐 , " 高速ヒステリシス制御 DC-DC コンバー

飛び回るミリメートルサイズの LED 光源を実タのワイヤーボンディング実装とフリップチッ

現 ," デジタルコンテンツ協会 デジタルコンテン

プ実装の特性比較 ", LSI とシステムのワーク

ツ EXPO Innovative Technologies 2018, 幕 張 ,ショップ , LSI とシステムのワークショップ ,D301, 2018年11月 .

2018年5月 .

[16]	加賀谷 司 , 宮崎耕太郎 , 高宮 真 , 桜井貴康 ,[26]	高木憲太郎 , 上倉宇晴 , 小柳洸介 , 曽根原誠 , 佐“ パワーエレクトロニクス向け高 EMI 耐性を

藤敏郎 , 宮地幸祐 , “ 光プローブ電流センサ向け

持った2.5kV 絶縁耐圧400Mbps 高速デジタルア

120dBOhm, 16MHz 疑似差動 CMOS アナログ

イソレータの設計 ,” 電子情報通信学会，信学技フロントエンド回路 ”, LSI とシステムのワーク

報，ICD2018-97, pp. 141-146, 宮古島 , 2018年12

ショップ , 2018年5月 .
[27]	浅野孝紘 , 與五沢啓太 , 西田純也 , 宮地幸祐 ,月.
康 明， 川 原 圭 博 , " 浮 か ぶ“ 体内埋め込み型医療用デバイス向け非接触給

LED“Luciola”," 電気設備学会誌，第39巻，第1

電における整流器のスイッチング比に応じた送号，pp. 3 - 6，2019年1月 .

電電圧可変回路の設計 ”, 電磁力関連のダイナミ[17]	高 宮

Appendix

桑原章史，水野晃太郎，福原克郎，田中稔彦，片

A-A

真， 筧

[18]	福留 環，新山龍馬，桜井貴康，高宮 真 , " 形状
記憶合金アクチュエータの高出力化と駆動エネ
ルギーの低減を両立する駆動方法の提案と実クスシンポジウム SEAD30, pp. 19-24, 2018年5月.
[28]	浅野孝紘 , 與五沢啓太 , 西田純也 , 鈴木大 , 土屋139

智紀 , 宮地幸祐 , “ 体内埋め込み型医療用デバイ

ンスとインピーダンス整合に関する基礎検討 ,"ス向け非接触給電における Constant On Time信 学 技 報 WPT2018-56 (2019-01), pp.13-17,制御を用いた送電電力制御回路の設計 ”, 電磁力

2019年01月

関連のダイナミクスシンポジウム SEAD30, pp.
25-30, 2018年5月 .

[38]	T. Yamamoto, H. Kubo, and M. Hotta, "Design
strategy of RF-DC conversion circuit for[29]	鈴木大 , 浅野孝紘 , 宮地幸祐 , “ 軽負荷動作に対

wireless power transfer technology," Proc. of

応する CMOS 全波整流器の ZVS 制御を用いた

2 0 1 8 C h u n g b u k N a t i o n a l Un i v e r s i t y -非接触給電受電回路の設計 ”, 電磁力関連のダ

Yamaguchi University Exchange Program, pp.9-

イナミクスシンポジウム SEAD30, pp. 31-36,

10, Aug. 2018.

2018年5月 .

[39]	小名木 さゆり, 佐宗 馨 , 原 祐子 , "IoTエッジコ[30]	西 田 純 也 , 浅 野 孝 紘 , 鈴 木 大 , 宮 地 幸 祐 ,ンピューティングに向けた省エネルギー・小型

A-A“Delay-Locked Loop 制御を用いた立ち上がりおなマルチコアプロセッサ ," VLSI 設計技術研究

Appendix

よび立ち下がりエッジゼロ電圧スイッチング非会 (VLD)

接触給電受電回路の設計とその評価 ”, 電磁力関VLD2018-128, pp. 211-216, 那 覇 , 2019年3月1

連のダイナミクスシンポジウム SEAD30, pp. 53-

日.

58, 2018年5月 .

[40]	早川雄一朗，小原正也，野口大輔，河村彗史，田[31]	土屋智紀 , 浅野孝紘 , 宮地幸祐 , “ 低消費電力非

中泰介，齊藤健，金子美泉，内木場文男，”ニュー接触給電システムにおける電力伝送用コイル設

ラルネットワーク IC による歩行パターン制御を計手法の検証 ”, 電磁力関連のダイナミクスシン実現した MEMS マイクロロボット ”，第10回集

ポジウム SEAD30, pp. 470-475, 2018年5月 .

積化 MEMS シンポジウム，2018.10[32]	高木憲太郎 , 上倉宇晴 , 曽根原誠 , 佐藤敏郎 , 宮[41]	小原正也，田中泰介，河村彗史，早川雄一朗，野地幸祐 , " 光プローブ電流センサ向け疑似差動

口大輔，金子美泉，内木場文男，齊藤健，” 歩CMOS アナログフロントエンド回路における行パターンの切り替えが可能な CMOS ニューラ

ディジタル DC オフセットキャンセル機構 ", 電

ルネットワークの開発 ”，JPCA2018 アカデミッ

子情報通信学会信越支部大会 , p. 108, 2018年9

クプラザ，2018.6

月.

[42]	田中泰介，阿部水樹，田中大介，早川雄一朗，金[33]	赤羽和哉 , 高木憲太郎 , 上倉宇晴 , 曽根原誠 , 佐子美泉，内木場文男，齊藤健，”6足歩行型マイ

藤敏郎 , 宮地幸祐 , “ 光プローブ電流センサ向け

クロロボットの歩容切替えが可能なハードウェ

CMOS アナログフロントエンド回路のチョッパ

アニューラルネットワークの開発 ”，第31回回

アンプを用いたオフセット除去の検討 ”, 電子情路とシステムのワークショップ論文集，pp.98-

報通信学会信越支部大会 , p. 109, 2018年9月 .

103，2018[34]	滝英俊 , 三谷勇介 , 百瀬英哉 , 上口光 , 宮地幸[43]	佐々木拓郎，黒澤実花，小原正也，齊藤健，”

祐 , “ ウェアラブル発汗計向け PWM 型湿度セン

静電モータで駆動するマイクロロボットの駆動

サ回路の精度改善 ”, 電子情報通信学会信越支波形を出力する中枢パターン発成器の開発 ”，電部大会 , p. 110, 2018年9月 .

子情報通信学会東京支部学生会第24回研究発[35]	原慎太朗 , 福岡孝将 , 宮地幸祐 , “ 高速 DC-DC

表会，2019.3

コンバータの小型自己校正負荷電流検知回路の[44]	吉 晃大 , 安藤 洸太 , 廣瀨 一俊 , 高前田 伸也 ,設計 ”, 電子情報通信学会信越支部大会 , p. 111,

門本 淳一郎 , 宮田 知輝 , 濱田 基嗣 , 黒田 忠広 ,2018年9月 .

本 村

真 人 , "QUEST! A 7.49TOPS Multi-[36]	福岡孝将 , 柄澤悠樹 , 宮地幸祐 , “ 小型・低損失

Purpose Log- Quantized DNN Inference

な共有チャージポンプを用いた中間電圧電源をEngine Stacked on 96MB 3D SRAM Using

有 す る Adaptive-On/Off-Time 制 御3値 Buck コ

Inductive-Coupling Technology in 40nm

ンバータ ”, 電子情報通信学会信越支部大会 , p.

CMOS," ISSCC2018報告会 , 東京大学 , ( 東京 ),112, 2018年9月 .

2018年2月27日 .

[37]	山本 , 久保 , "RF-DC 変換回路の入力インピーダ

140

信 学 技 報 , vol. 118, no. 457,

[45]	肥田 格 , 植吉 晃大 , 高前田 伸也 , 池辺 将之 ,

本村 真人 , 浅井 哲也 , " 不揮発アナログシナプ

路における遠端クロストーク低減技術の検討－

スデバイスの素子数を半減する重み符号固定事

容量付加法における波形観測モデル－ ”，電子前学習法とその深層学習への適用 ," 日本神経回

情報通信学会 信学技報，IEICE，EMCJ2018-97，

路学会第27回全国大会 , 北九州国際会議場 , ( 福pp.81-86 (2018年12月 )岡 ), 2017年9月20-22日 .

[57]	森慶明，佐々木伸一，“ マイクロストリップ線[46]	明連広昭，田井野徹，成瀬雅人，岡部公亮，松路における遠端クロストーク低減技術の検討－

縄諒 , " サブ磁束量子フィードバックデジタル

付加容量値－ ”，平成30年度 電気・情報関係学

SQUID 磁束計用デジタル信号処理回路 ," 電子会 九 州 支 部 連 合 大 会， 第 71 回

情 報 通 信 学 会 総 合 大 会 , C-8-9, 早 稲 田 大 学 ,pp.2862019年3月 .

02-2A-06[58]	松島鉱哉，佐々木伸一，森慶明，“ マイクロス
トリップ線路曲部の放射雑音の検討 ~” 平成30

連 広昭 , "1次 sinc フィルタによるサブ磁束量子

年度電気情報通信学会 学生会講演会予稿集

フィードバックデジタル SQUID 磁束計の設計 ,"B-7, (2018年9月 )電子情報通信学会技術研究報告 , vol. 118, No.
178, pp. 13-17, 2018年8月 .
[48]	今井陽太朗 , 前川晋太郎 , 大高俊徳 , 浜本隆之 ,"CTIA 画素回路を用いた低感度 / 高感度出力可[59]	坂本守，佐々木伸一，森慶明 “LED 照明反射光
による可視光通信の検討－受光回路の動作検証－ ”，電子情報通信学会九州支部学生会講演会
B-04，（2018年9月）

能なイメージセンサと出力接続による高 DR 画[60]	笛田和希，佐々木伸一，“ フ &#12442; リント配像の取得 ", 映像情報メディア学会技術報告，

線板電源層からの放射雑音の低減方法の検討 -Vol. 42, No. 19, pp. 33-36, 2018年6月 .

実 測 評 価 -”， 電 子 情 報 通 信 学 会 信 学 技 報，[49]	島本正仁 , 浜本隆之 , " 多重露光時間撮像を利用

IEICE，EMCJ2018-106，pp.35-38（2019年1月）

した動きぼけを低減した高 DR 画像の再構成 ",[61]	二宮海渡，佐々木伸一，笛田和希，“ 抵抗付加

映像情報メディア学会技術報告，Vol. 42, No.

法によるプリント配線板電源層からの放射雑音

19, pp. 17-20, 2018年6月 .

低減 -ESL の影響 -”， 情報通信学会九州支部[50]	荒谷智広 , 浜本隆之 , " 勾配法に基づく動き推定

学生会講演 B-12 (2018年9月 )機能を有する1画素4セル構造イメージセンサ ",[62]	山崎亘竜，小濱秀冊，大塩悠貴，深井澄夫 ,"FG-

電子情報通信学会技術研究報告，Vol.118, No.

MOS を用いた4値全加算器のレイアウト設計 ",338, pp. 49-52, 2018年12月 .

情報通信学会九州支部 学生会講演 D-1 (2018[51]	佐藤匠弥 , 松嶋徹 , 福本幸弘 , `` 多導体伝送線

年9月 )路のクロストーク低減のための固有モードに着[63]	小濱秀冊，山崎亘竜，深井澄夫，”FG-MOS を目した伝送方式に関する検討 ,'' 2019年電子情報

用いた4値 SRAM のレイアウト設計 ”，平成30年

通信学会総合大会 , p. 238, 東京 , Mar. 2019.

度 電気・情報関係学会九州支部連合大会，第71[52]	平本 , 大竹 , 高橋 , " 期待署名自己生成に基づく
組込み自己診断機構 ", 信学技報 , vol. 118, no.
456, DC2018-76, pp. 31-36, 2019年2月 .
[53]	難波 , 上野 , " 異なる電源電圧に対する耐ソフト
エラー性ラッチ回路への中性子線照射実験 ," 信
学技報 , FIIS, 2019年 3月 .
[54]	山本 , 難波 , "C-elementを用いたDNU 耐性ラッチ ," 信学技報 , FIIS, 2018年 6月 .

回

09-1A-04

pp.95, 2018年9月[64]	吉岡，” 整数上カオス写像に基づく S-box の高速化回路の設計 ” 電子情報通信学会非線形問題研
究会 ,pp.59--63,2018年4月[65]	石田浩貴 , 田中雅光 , 小野貴継 , 井上弘士 , " 単一磁束量子回路を用いたゲートレベルパイプラ
イン・プロセッサの設計と評価 ," LSI とシステ
ムのワークショップ , 5月 , 2018.

[55]	森慶明，佐々木伸一，“ マイクロストリップ線[66]	石田浩貴，田中雅光，小野貴継，井上弘士：単路における遠端クロストーク低減技術の検討－

一磁束量子回路を用いた4ビットゲートレベル

付加容量値－ ”，電子情報通信学会 信学技報，

パイプライン・プロセッサの設計と評価，研究

IEICE，EMCJ2018-105，pp.29-p34（2019年1月）

報告システム・アーキテクチャ（ARC），Vol.2018-[56]	森慶明，佐々木伸一，“ マイクロストリップ線

A-A
Appendix[47]	松縄 諒 , 岡部 公亮 , 成瀬 雅人 , 田井野 徹 , 明

ARC-231, No.4, pp. 1-10, 2018141

[67]	小柳卓也 , 塩見準 , 石原亨 , 小野寺秀俊 , " セル集積回路および高効率光変調器への応用 ”, 第39

ベース設計に適合した基板バイアス制御用増幅回レーザー学会年次大会 , 東海大学高輪キャン

回路の設計手法 ", DAシンポジウム2018, pp. pp.

パス，2019年1月12-14日 .

172 - 177, 2018/08[78]	藤垣 匠 , 高木 信一 , 竹中 充 , “Ge-on-Insulator[68]	塩見凖 , 石原亨 , 小野寺秀俊 , " 複数電源ドメイ

プラットフォーム上熱光学位相シフタの実証 ,”ンの実行時電圧制御によるCMOS LSIの消費エ

第 79 回 応 用 物 理 学 会 秋 季 学 術 講 演 会，

ネルギー最小化 ", DA シンポジウム2018, pp.

18a-212A-1，名古屋国際会議場，名古屋 , 2018

160-165, 2018/08

年9月18日 -9月21日 .

[69]	Shengyu Liu，Jun Shiomi，Tohru Ishihara，[79]	Q. Li, C.-P. Ho, S. Takagi, and M. Takenaka,

Hidetoshi Onodera, "A Software“Fabrication of Si racetrack optical modulator

Implementation of Minimum Energy Point

with III-V/Si hybrid MOS phase shifter,” 第79

A-A

Tracking Algorithm for Microprocessors", DA

回応用物理学会秋季学術講演会，18p-212A-7，

Appendix

Symposium 2018, pp. 166-171, 2018/08

名古屋国際会議場，名古屋 , 2018年9月18日 -9月[70]	福田 展和 , 塩見 準 , 石原 亨 , 小野寺 秀俊 , " 幅
広い動作環境にわたって LSI の最大遅延特性を[80]	竹中 充 , 高木 信一 , “Si ハイブリッド MOS 位相

追跡するクリティカルパスレプリカの構成法 ",シフタを用いた光変調器の展望 ”, 電子情報通信

第184回システムと LSI の設計技術研究発表会 ,学 会 レ ー ザ・ 量 子 エ レ ク ト ロ ニ ク ス 研 究 会

vol 2018-SLDM-184, no 5, pp. 1 - 6 , 2018/05(LQE), 北海道大学，2018年7月12-13日 .

[71]	可児 , 市原 , 岩垣 , 井上 , " 積の正負分離とシグ[81]	Song Bian, Masayuki Hiromoto, and Takashi

モイド関数近似を用いたストカスティック

Sato, "Towards practical homomorphic email

ニューラルネットワークの演算精度に関する一

filtering! A hardware-accelerated secure naive

考察 ," FTC 研究会 , 2019年1月 .

Bayesian filter," in Proc. IEICE Technical[72]	前田 , 市原 , 岩垣 , 井上 , " 耐過渡故障を指向しReport, pp.133-138, February 2019.

た線形有限状態機械のストカスティック数によ[82]	大島 國弘 , 辺 松 , 廣本 正之 , 佐藤 高史 , " レプる状態符号化 ," 信学技報 DC2018-81 , pp. 61-

リカセンサを用いた NBTI による回路特性変動

66, 2019年2月 .

予測に関する検討 ," 信学技報 VLD 研究会 ( デ[73]	溝畑 , 岩垣 , 市原 , 井上 , "アプリケーションの要

ザインガイア ), pp.195-200, November 2018.

求精度に応じた近似全加算器と補正機構による[83]	小野 龍輝 , 田中 悠貴 , 新 瑞徳 , 辺 松 , 廣本 正

乗算器の設計 ," 機能集積情報システム研究会 ,之 , 佐藤 高史 , "NBTI 劣化による Arbiter PUF

pp. 1-6, 2019年3月 .

の応答変化に関する検討 ," 電子情報通信学会[74]	鈴木恒陽 , 三浦克介 , 中前幸治，"Arbiter PUF

総合大会 , pp.184, September 2018.

の NBTI/PBTI 経年劣化対策手法の比較検討 ,"[84]	辺 松 , 廣 本 正 之 , 佐 藤 高 史 , "Approximate

第 38 回 ナ ノ テ ス テ ィ ン グ シ ン ポ ジ ウ ム

computing を用いた LWE 暗号の高効率復号回(NANOTS 2018) 会議録，pp.88-93，2018.

路 ," DA シ ン ポ ジ ウ ム , pp.208-213, August[75]	青木 , 小平 , " 一般同期方式における低電力化の2018.

ための多電源回路の設計フロー ", 信学技報 ,[85]	Yuki Tanaka, Masayuki Hiromoto, and Takashi

VLD2018-102, Vol.118, No.457, pp.55-60, 2019

Sato, "A study on memristor-based PUFs with

年2月 .

paired responses," in Proc. DA Symposium,[76]	大野 修平 , トープラサートポン カシディット ,pp.124-129, August 2018.

高木 信一 , 竹中 充 , “ リング共振器アレイ型シ[86]	名倉 健太 , 廣本 正之 , 佐藤 高史 , " ストカス

リコン光回路を用いた深層学習の検証 ,” 第66回

ティック計算を用いたニューラルネットワーク

応用物理学会春季学術講演会，11p-W331-3，東ハードウェアのための省面積積和演算器 ," 信学

京工業大学大岡山キャンパス , 2019年3月9日 -3

技 報 VLSI 設 計 技 術 研 究 会 , pp.81-86, June

月12日 .

2018.

[77]	竹中 充 , 高木 信一 , “ 異種材料集積シリコン光

142

21日 .

[87]	齊藤 成晃 , 新谷 道広 , 栗原 一徳 , 小笠原 泰弘 ,

廣本 正之 , 佐藤 高史 , " 有機トランジスタによ[97]	中 野 洋 希 , 岸 田 亮 , 古 田 潤 , 小 林 和 淑 ,る Buskeeper PUF の試作と連続測定のためのリ「FPGA とマイコンを用いたリングオシレータのセット回路の検討 ," 回路とシステムワーク

超長期経年劣化の実測評価」, 電子情報通信学

ショップ , pp.54-59, May 2018.

会技術報告 (VLSI 設計技術 ), デザインガイア ,[88]	松本 章吾 , 業天 英範 , 廣本 正之 , 佐藤 高史 , "pp. 31-36, 2018/12, 広島市 , 広島 .

多ビットの相互作用をもつ全接続イジングモデ[98]	百瀬 , 井田 , 山田 , 森 , 伊東 , 石橋 , 新井 , “ 急峻ルのための RRAM アニーリングプロセッサ ," 回なSSを持つ"PN-Body Tied SOI-FET"を使った路とシステムワークショップ , pp.48-53, May

極低電圧整流実験 ,” 電子情報通信学会技術研

2018.

究報告 シリコン材料・デバイス (SDM), 2018,[89]	Y. Ishida, T. Tanzawa , “A Design of AC-DC

vol. 118, no. 172, SDM2018-31, pp. 31-34.
[99]	矢吹 , 井田 , 森 , 遠藤 , 中野 , “ 急峻な SS を持つ

for Electrostatic Vibration Energy Harvesting,”

P-Channel/N-Channel“PN-Body-Tied SOI

IEICE general conference, C-12-3, Mar. 2019.

FET” での基板バイアスの影響 ,” 第79回応用物[90]	K. Koketsu, T. Tanzawa, “An Optimum Designof Thermal Energy Transducers and Power

理学会秋季学術講演会公演予稿集 , 2018, 21aCE-5.

Converters for Small Form-Factor[100]	遠藤 , 井田 , 森 , 中野 , 矢吹 , “ 急峻な SS を持

Thermoelectric Energy Harvester,” IEICE

つ PN-Body Tied SOI FET のパルス測定によgeneral conference, C-12-4, Mar. 2019.

る過渡特性 ,” 第79回応用物理学会秋季学術[91]	Y. Tabuchi, T. Tanzawa, “An Optimum Design

講演会公演予稿集 , 2018, 21a-CE-6.

of Micro-watt RF Energy Harvesters with RF-[101]	百瀬 , 井田 , 山田 , 森 , 伊東 , 石橋 , 新井 , “［招DC and DC-DC Conversions,” IEICE general

待講演］急峻な SS を持つ PN-Body Tied SOI-

conference, C-2-11, Mar. 2019.

FET を用いた MOS Diode 接続での特性およ[92]	Y. Yamazaki, T. Tanzawa, “A Sensitivity Analysis

び微小電圧整流実験 ,” 電子情報通信学会技of Power Conversion Efficiency of Rectifying

術研究報告 シリコン材料・デバイス (SDM),

Diodes on Their Device Parameters for

2018, vol. 118, no. 291, SDM2018-76, pp. 59-

Microwatt RF Energy Harvesting,” IEICE

64.

general conference, C-2-12, Mar. 2019.

[102]	荒井祐真 , 渡邉智希 , 島田 宏 , 水柿義直 , " 非[93]	H. Kawauchi, T. Tanzawa, A system design of

対称なダンピング係数による SFQ 伝搬方向制

clocked AC-DC converter for vibration energy

御を利用した1000倍 DFQ アンプの設計・試

harvesting, IEICE society conference, C-12-9,

作・動作検証 ," 2018年電子情報通信学会ソサ

Sep. 2018.

イエティ大会 , 2018年9月[94]	K. Matsuyama, T. Tanzawa, Formulation of[103]	樋口孔明 , 島田 宏 , 水柿義直 , " 二重 SQUID

minimal delay time with pre-emphasis pulses

構造 RSFQ 分布型アンプの特性評価 ," 2018年

for dense parallel RC lines, IEICE society

電子情報通信学会ソサイエティ大会 , 2018年9

conference, C-12-5, Sep. 2018.

月[95]	岸田 亮 , 駒脇 拓弥 , 古田 潤 , 小林 和淑 ,「ラン[104]	木村 睦 , アモルファス金属酸化物半導体を用

ダムテレグラフノイズの NMOS または PMOS

いたニューロモーフィックシステム , 新世代

のみの影響を測定可能なリングオシレータによコンピューティングシンポジウム / 第8回電子る 実 測 評 価 」, DA シ ン ポ ジ ウ ム , pp. 81-86,

光技術シンポジウム , 2019年1月

2018/08, 加賀市 , 石川 .
[96]	吉 田 浩 志 , 松 浦 達 治 , 岸 田 亮 , 兵 庫 明 ,「Sturdy-MASH&Delta;&Sigma;A/D コンバータ

A-A
Appendix

Converters Fully Integrated in Standard CMOS[105]	木村 睦 , 酸化物半導体デバイスのニューロ
モーフィック応用 , 第2回酸化物半導体討論会 , 2018年10月の離散時間実現法と低消費電力化構成の提案」,[106]	木村 睦 , アモルファス金属酸化物半導体の研

電子回路研究会 , pp. 41-46, 2019/03, 武蔵野市 ,究開発とエレクトロニクス・エナギーハーベ

東京 .

スト・ニューロモーフィックデバイスへの新143

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A-A

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ティ大会 , 金沢大学 , 2018年9月 .

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郎 , " 超臨界流体を用いたシリコン酸化膜上へリーブ ADC を用いたデジタル RF 受信機におの銅薄膜直接成膜技術による高アスペクト比

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ハーベストでの利用を想定した逐次比較型"CGRA Cascading for Narrow Memory

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A-A

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145

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A-A

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モデリング ,” 電子情報通信学会総合大会 ,[167]	今城篤人 , 野口凌輔 , 井上敏之 , 土谷 亮 , 岸

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[177]	萩原 豊之 , 高野 恭弥 , 楳田 洋太郎 , “ ミリ波

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回路とシ[196]	藏野 , 山田 , 恩地 , 大塚 , 福原 , "FG キャリブ

A-A

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レーション回路を付加したニューロン CMOS

Appendix

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Current of Hamming Distance Detector

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実験のギャップに着目した学生実験に関するデータ方式非同期式回路におけるハードウェ

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アトロイ攻撃と対策 ," 電子情報通信学会ハー[203]	Miura and Yamamoto, "Simulation-based

ドウェアセキュリティフォーラム 2018, Poster

Analysis of FF Behavior in Presence of Power

Session, Dec., 2018

Su p p l y N o i s e , " F I T 2 0 1 8 , p p . 2 1 8 - 2 1 9 ,[193]	稲葉光太郎 , 金本俊幾 , 黒川敦 , 今井雅 , " 束

September 2018.

データ方式非同期式回路におけるハードウェ[204]	黒川亮一・西勝

聡・安田彰，ディジタル

アトロイ検出手法の評価 ," 情報処理学会東北

直接駆動型スピーカの非線形要素に対する自支 部 研 究 報 告 , Vol.2018-9, No.B3-3, Feb.,

動評価環境を用いた設計手法の一提案，電子情報通信学会ソサエティ大会，A-5-2，9月11

Ohta,"CMOS-based optical energy harvesting

日（火）～14（金），2018年，（石川県金沢市）．

circuit for implantable and IoT devices,"IEEE[205]	尾崎孝成 , 安田 彰 , マルチコイルモータのコ

EDS Kansai Chapter 第18回「関西コロキアム

イル数増加による大出力化・駆動速度および電子デバイスワークショップ」プログラム ,制御応答性の向上 , 電気学会電子回路研究会，

2019.1.24. 龍谷大学大阪梅田キャンパス セミ

ECT-019-011，1月24日，2019年，（沖縄県那ナールーム .
[213]	白髭 大貴 , 竹原 浩成 , 角 博文 , 笹川 清隆 ,覇市）
彰，空間ベクトル

春田 牧人 , 野田 俊彦 , 徳田 崇 , 太田 淳 ," 高ΔΣ変調を使った BLDC モータ高精度駆動シ速眼底カメラに向けた近赤外カラー用オン

ステムの高次安定化，電気学会電子回路研究

チップ干渉フィルタの試作 ," 映像情報メディ会，ECT-019-008，1月24日，2019年，（ 沖 縄

ア学会

県那覇市）

大学 .

[206]	益子

史 , 西勝聡 , 安田冬季大会2018, 2018.12.21. 東京工業

[214]	野村 修平 , 田代 洋行 , 寺澤 靖雄 , 太田 淳 ,"0.18um プロセスにおける，高周波プローブ用

短期間通電下における脈絡膜上経網膜刺激方

PAD および LC 共振型発振器の試作，電気学

式人工視覚用多孔性刺激電極の生体内電気化

会電子回路研究会，ECT-018-067，10月11日，

学 イ ン ピ ー ダ ン ス 特 性 ," 信 学 技 報

2018年，（茨城県つくば市）

Technical Report, vol.118, no.321, pp.55-60,

光 , 嘉藤貴博 , 安田

[208]	Erus Rustami, Kiyotaka Sasagawa, Yasumi

IEICE

2018.11.15. MBE2018-47 .

Ohta, Makito Haruta, Toshihiko Noda,[215]	野 村 修 平 , 田 代 洋 行 , 寺 澤 靖 雄 , 太 田

Takashi Tokuda, Jun Ohta,"A needle shape

淳 ," 人工視覚システム用多孔性刺激電極のfluorescence micro-imager with interference

電気化学的特性解析のための等価回路の検and absorption filters," 平成31年電気学会全国

討 ," 信 学 技 報

大会 , 2019.3.13. 北海道科学大学 , 北海道 .

vol.118, no.257, pp.23-28, 2018.10.13.

[209]	Nattakarn Wuthibenjaphonchai, Thanet

IEICE

Technical Report,

MBE2018-31 .

Pakpuwadon, 川崎 祐久 , 春田 牧人 , 笹川

[216]	森 康登 , 野田 俊彦 , 鐘堂 健三 , 寺澤 靖雄 ,清隆 , 徳田 崇 , 太田 淳 ,"Wireless Sticker-

春田 牧人 , 笹川 清隆 , 徳田 崇 , 太田 淳 ," 人like Health-monitoring Devices Operated

工視覚デバイス用刺激電極制御チップの AC

by Optical Power Transfer," 平成31年電気駆動化の検討と整流回路の設計 ,", 2018.9.29.

学会全国大会 , 2019.3.13. 北海道科学大学 ,登別温泉 第一滝本館 , 北海道 .

北海道 .

[217]	亀山 愛樹 , Hee Wan-Shen, 木村 文香 , 春田

[210]	Chia Chi Chang, 森 康登 , 遠藤 広基 , 秦 真

牧人 , 野田 俊彦 , 笹川 清隆 , 徳田 崇 , 太田

誉 , 野田 俊彦 , 鐘堂 健三 , 寺澤 靖雄 , 春田

淳 ," ハイブリッドフィルタ搭載型 FRET 計測

牧人 , 笹川 清隆 , 徳田 崇 , 太田 淳 ,"CMOS

用 CMOS イメージングデバイス ,"VDEC デザ

Circuit Design for Flexible Retinal Prosthesis

イナーズフォーラム2018, 2018.9.28. 登別温泉

Device based on Multi-Unit Architecture," 平

第一滝本館 , 北海道 .

成31年電気学会全国大会 , 2019.3.13. 北海道科学大学 , 北海道 .

[218]	Erus Rustami, Yasumi Ohta, Kiyotaka
Sasagawa, Makito Haruta, Toshihiko Noda,[211]	笹川 清隆 , 太田 安美 , 河原 麻実子 , 春田 牧

Takashi Tokuda, Jun Ohta,"An Implantable

人 , 徳田 崇 , 太田 淳 ," ハイブリッドフィルタ

CMOS Image Sensor Using Fiber Coupledを用いた広視野レンズレス蛍光イメージング

Laser Excitation," 第79回応用物理学会 秋季

デバイス ," 第66回応用物理学会春季学術講演

学術講演会 , 2018.9.20. 名古屋国際会議場 .

会 , 2019.3.10. 東京工業大学 .

Appendix彰，VDEC-Rohm-[207]	渡邊

A-A

[219]	Mark Christian Guinto, Yasumi Ohta, Mamiko[212]	Nattakarn Wuthibenjaphonchai, Makito

Kawahara, Kyosuke Naganuma, Makito

Haruta, Toshihiko Noda, Kiyotaka Sasagawa,Haruta, Toshihiko Noda, Kiyotaka Sasagawa,Takashi Tokuda, Mohamad Sawan, Jun

Takashi Tokuda, Jun Ohta,"Micro LED-based

149

photo-stimulation devices integrated with

A-A

microdialysis functionality for optogenetics,"[227]	Wu t h i b e n j a p h o n c h a i N a t t a k a r n , " I o T

第 79 回 応 用 物 理 学 会 秋 季 学 術 講 演 会 ,micronode with optical ID transmission

2018.9.20. 名古屋国際会議場 .

powered by optical power transfer ," けんはん

[220]	T h a n e t P a k p u w a d o n , N a t t a k a r n

な研究シーズ発表会 (2018The Cutting Edge),

Wu t h i b e n j a p h o n c h a i , M a k i t o H a r u t a ,2018.7.19. 同志社大学 学研都市キャンパス 快

Toshihiko Noda, Kiyotaka Sasagawa, Takashi

風館 .

Tokuda, Jun Ohta, Mohamad Sawan,"Ultra-[228]	P a k p u w a d o n T h a n e t , " 1 m m 3 - s i z e dSmall Optogenetic Simulator Powered by

implantable optogenetic stimulator with

CMOS-Integrated Optical Power Receiver,"optical power transfer," けんはんな研究シーズ

第 79 回 応 用 物 理 学 会 秋 季 学 術 講 演 会 ,発表会 (2018The Cutting Edge), 2018.7.19. 同2018.9.20. 名古屋国際会議場 .

志社大学 学研都市キャンパス 快風館 .

Appendix[221]	長沼 京介 , 太田 安美 , 木村 文香 , 春田 牧人 ,[229]	Wan Shen Hee, Aiki Kameyama, Makito

野田 俊彦 , 笹川 清隆 , 徳田 崇 , 太田 淳 ," サHaruta, Toshihiko Noda, Kiyotaka Sasagawa,

ル用脳表光刺激デバイスの開発と駆動時におTakashi Tokuda, Jun Ohta,"Fabrication of a

ける伝熱シミュレーション ," 第79回応用物理

Thin, High Performance Optical Structure for

学会 秋季学術講演会 , 2018.9.20. 名古屋国際

FRET Imaging," バイオ・マイクロシステム研

会議場 .

究会 , 2018.7.13. 奈良県文化会館 .

[222]	寺田 啓介 , 野田 俊彦 , 中野 由香梨 , 寺澤 靖

[230]	亀山 愛樹 , HEE WAN SHEN, 木村 文香 , 春

雄 , 春田 牧人 , 笹川 清隆 , 徳田 崇 , 太田 淳 ,"田 牧人 , 野田 俊彦 , 笹川 清隆 , 徳田 崇 , 太

人工視覚用ハニカム型 CMOS スマート電極ア

田 淳 ,"FRET 計測に向けたハイブリッド型励

レイの動物実験による機能検証 ," 第79回応用

起光除去フィルタ搭載 CMOS イメージングデ

物理学会 秋季学術講演会 , 2018.9.20. 名古屋

バイス ," バイオ・マイクロシステム研究会 ,国際会議場 .

2018.7.12. 奈良県文化会館 .

[223]	森 康登 , 野田 俊彦 , 鐘堂 健三 , 寺澤 靖雄 ,[231]	白髭 大貴 , 竹原 浩成 , 角 博文 , 笹川 清隆 ,春田 牧人 , 笹川 清隆 , 徳田 崇 , 太田 淳 ," 人

春田 牧人 , 野田 俊彦 , 徳田 崇 , 太田 淳 ," 近工視覚システムの多電極化・AC 駆動化に向け

赤外高速眼底カメラ用オンチップフィルタ搭

たデバイス構成の検討と電極制御用 CMOS

載イメージセンサの試作 ," バイオ・マイクロチップの設計 ," 第79回応用物理学会 秋季学

システム研究会 , 2018.7.12. 奈良県文化会館 .

術講演会 , 2018.9.20. 名古屋国際会議場 .

[232]	長沼 京介 , 太田 安美 , 春田 牧人 , 野田 俊彦 ,[224]	笹川 清隆 , 太田 安美 , 野田 俊彦 , 徳田 崇 ,笹川 清隆 , 徳田 崇 , 太田 淳 ," げっ歯類・霊長太田 淳 ," バンドパスハイブリッドフィルタに

類脳の光学特性の測定と脳表光刺激デバイス

よる高感度レンズレス蛍光イメージング ," 第の試作 ," バイオ・マイクロシステム研究会 ,79 回 応 用 物 理 学 会 秋 季 学 術 講 演 会 ,2018.7.12. 奈良県文化会館 .

2018.9.20. 名古屋国際会議場 .

[233]	寺田 啓介 , 野田 俊彦 , 中野 由香梨 , 寺澤 靖

[225]	亀山 愛樹 , Hee Wan-Shen, 木村 文香 , 春田

雄 , 春田 牧人 , 笹川 清隆 , 徳田 崇 , 太田 淳 ,"牧人 , 野田 俊彦 , 笹川 清隆 , 徳田 崇 , 太田

人工視覚用ハニカム型 CMOS スマート電極ア

淳 ,"FERT 計測用レンズレス蛍光 CMOS イ

レイの作製と機能検証 ," バイオ・マイクロシ

メージングデバイスの光学特性評価 ," 映像情ステム研究会 , 2018.7.12. 奈良県文化会館 .

報メディア学会年次学会2018, 2018.8.29. 金沢
大学角間キャンパス .
[226]	徳田 崇 ,"CMOS 集積回路技術による埋め込み150

パス 快風館 .

[234]	Pa k p u w a d o n T h a n e t , Ta k a a k i I s h i z u ,Wuthibenjaphonchai Nattakarn, Makito
Haruta, Toshihiko Noda, Kiyotaka Sasagawa,型脳神経インターフェース技術 (invited)," けTakashi Tokuda, Jun Ohta, ｘ

１ "CMOSんはんな研究シーズ発表会 (2018The Cutting

integrated optical power transfer platform for

Edge), 2018.7.19. 同志社大学 学研都市キャン

ultra-small implantable devices,"LSI とシステ

ムのワークショップ2018, 2018.5.14. 東京大学
生産技術研究所 総合研究実験棟 (An 棟 ) 2階
コンベンションホール .
[235]	子安博貴 , 高橋康宏 , “ 断熱的論理回路による暗号回路への電力解析攻撃による評価 ,” 2018
年 電 気 学 会 電 子 回 路 研 究 会 , vol.ECT-18,
pp.1-4 (ETC-18-61), Oct. 2018.
[236]	大橋遼介 , 高橋康宏 , “ ブートストラップ構造を有する断熱的暗号用論理回路 ,” 2018年電気学 会 電 子 回 路 研 究 会 , vol.ECT-18, pp.5-10(ETC-18-62), Oct. 2018.
[237]	正木豊 , 高橋康宏 , “ ダイオードを用いた断熱2018年電気学会電子回路研究会 , vol.ECT-18,
pp.11-14 (ETC-18-63), Oct. 2018.
[238]	西脇友崇 , 高橋康宏 , 関根敏和 , “ 断熱的可逆[246]	銭林 , 杉浦 , 中野 ,” 標準 CMOS プロセスを用いたマイクロシステム用太陽電池の設計 ”,「センサ・マイクロマシンと応用システム」シンポジウム ,2018年10月30-11月1日[247]	田中 , 出口 , 河添 , 福岡 , 中野 ,” ハムノイズ除去
用 N-path フィルタシステムにおける除去周波数安定化 ”, 電気学会部門大会 ,2018年9月5-8日[248]	福岡 , 出口 , 田中 , 河添 , 中野 ,” ドライ電極を用いた脳波測定用チョッパ増幅器の検討 ”, 集積回路研究会（ICD）夏の合宿2018,2018年7月
7-9日[249]	河添 , 田中 , 出口 , 福岡 , 中野 ,”EEG 取得システ
ムにおける PGA 多重化の検討 ”, 集積回路研究会（ICD）夏の合宿2018,2018年7月7-9日

論理回路の一提案 ,” 2018年電気学会電子回路[250]	出口 , 田中 , 河添 , 福岡 , 中野 ,”EEG 取得のため

研 究 会 , vol.ECT-18, pp.15-19 (ETC-18-64),のオンチップ N-path フィルタ ”, 集積回路研究

Oct. 2018.

会（CD）夏の合宿2018,2018年7月7-9日[239]	福浦拓実 , 高橋康宏 , “RGC 構成によるアク[251]	河添 , 田中 , 出口 , 福岡 , 中野 ,” オンチップ脳波

ティブインダクタを用いた並列直列ピーキン

取得システム用可変利得増幅器 ”,LSIとシステ

グTIA,” 2018年電気学会電子回路研究会 , vol.

ムのワークショップ ,2018年5月14-15日

ECT-18, pp.39-42 (ETC-18-69), Oct. 2018.

[252]	佐藤 , 四柳 , 橋爪 , " 遅延故障検査容易化設計[240]	田川諒 , 高橋康宏 , “CMOS 負性インピーダンを用いた複数経路同時検査時の ATPG パター

ス回路によるトランスインピーダンスアンプ

ンの有効性について ", 第79回 FTC 研究会 ,の帯域幅拡張 ,” 2018年電気学会電子回路研

2018年7月 .

究会 , vol.ECT-18, pp.43-46 (ETC-18-70),

Oct. 2018.
[241]	松 本 明 樹 , 高 橋 康 宏 , “ 容 量 を 用 い た
Suspended-Gate FET の モ デ ル 化 の 検 証 ,”2018年電気学会電子回路研究会 , vol.ECT-18,
pp.83-86 (ETC-18-78), Oct. 2018.

[253]	西川 , 四柳 , 橋爪 , " 隣接線の信号遷移タイミ
ングがパス遅延比較による半断線故障検査に与える影響について ", DA シンポジウム2018,
pp.154-159, 2018年8月 .
[254]	宮武 , 四柳 , 横山 , 橋爪 , 多田 , " リングオシ
レータを用いた3D IC 内ダイ間断線検出の[242]	菅原健 , “Changing of the Guards の一般化 ,”MOS 製造ばらつきによる影響 ", 電気関係学

2019年暗号と情報セキュリティシンポジウム

会四国支部連合大会講演論文集 , p.81, 2018年(SCIS2019), 3D3-4, (Jan., 2019).

9月 .

[243]	田中 他 , "FiCC を用いた CMOS 互換な超低消[255]	柴田 , 四柳 , 橋爪 , 樋上 , 高橋 , " 隣接線の信号

費電力不揮発性メモリ素子の特性測定回路の遷移を用いる半断線故障判別法の温度に対す

設 計 と 試 作 ", 信 学 技 報 , vol.118, no.334,

る有効性調査 ", 電気関係学会四国支部連合大pp.183--188, Dec. 2018

会講演論文集 , p.80, 2018年9月 .

[244]	夏原 他 , " ビアスイッチ FPGA の消費電力評[256]	曽根田 , 神田 , 橋爪 , 四柳 , S-K. Lu, "MOS 製

価 の た め の 配 線 容 量 モ デ ル ", 信 学 技 報 ,造ばらつきに対するダイオード組込型検査用

vol.118, no.457, pp.25--30, Feb. 2019

回路を用いた検査法の抵抗断線検出能力 ", 電[245]	新納 他 , " 高速かつ高ノイズマージンな65nm

気関係学会四国支部連合大会講演論文集 ,FD-SOI 向けドミノ高基数ツリー加算器設計 ",
信学技報 , vol.118, no.457, pp.115--120, Feb.

A-A
Appendix

的 論 理 回 路 で 構 成 し た S-Box の 特 性 評 価 ,”2019

p.82, 2018年9月 .
[257]	松本 , 四柳 , 橋爪 , S-K. Lu, " 電荷注入量によ151

る断線検出での電荷注入開始時刻変更効果 ",創成技術第191委員会第18回研究会 , 9月14

電気関係学会四国支部連合大会講演論文集 ,日.

p.83, 2018年9月 .

[269]	遠矢 , 森 , 前澤 , " 塗布型酸化物半導体共鳴ト[258]	平井 , 四柳 , 橋爪 , "TDC 組込み型バウンダリ

ンネル素子のための In2O3/Ga2O3/In2O3 nin

スキャンにおける遅延付加部の分割による検ダイオードの評価 ", 第10回集積化 MEMS シ

査時間の削減 ", 電子情報通信学会技術研究報

ンポジウム , 10月31日 .

告 , Vol.118, No.335, pp.119-124, 2018年12月 .

[270]	中野 , 水戸 , 森 , 前澤 , " 微小 Ga バンプを用い[259]	谷口 , 四柳 , 橋爪 , " 自動生成パターンの微小た Fluidic Self-Assembly における Ga バンプの遅延故障検査用回路への適用性検討 ", 電子情活性化と消失の抑制 ", 第10回集積化 MEMS

報通信学会技術研究報告 , Vol.118, No.335,

シンポジウム , 10月31日 .

pp.131-136, 2018年12月 .

[271]	宜保 遼大 , 阿部 晋士 , 西岡 正悟 , 北林 智 ,A-A[260]	池内 , 神田 , 平井 , 四柳 , 橋爪 , " バウンダリス

坂井 尚貴, 大平 孝, “整流動作を用いた

Appendix

キャンテスト回路を用いた待機モード時電気

6.78MHz 250 W 半導体切替整合回路 ,” 信学試験を可能にする TAPC の開発 ", 第33回エレ

技報 , vol. 118, no. 484, WPT2018-83, pp. 99-

クトロニクス実装学会春季講演大会 , 12D1-

103, Mar. 2019.

01-1, 2019年3月 .
[261]	菊池 , 新開 , 四柳 , 橋爪 , "TDC 組込型バウン

岡正悟 , 坂井尚貴 , 大平 孝 , “ 共鳴ブリッジ T

ダリスキャン設計を用いる微小遅延故障検査

整流回路におけるダイオードの最大瞬時電圧における遅延ばらつき影響調査 ", 第33回エレ電流の理論式 ,” 2019信学総大 , no. B-21-12,

クトロニクス実装学会春季講演大会 , 12D1-

p.465, Mar. 2019.

03, 2019年3月 .

[273]	岩田 拓也 , 井口 寧 , "FDTD 法に基づくリア[262]	大塚 , 四柳 , 橋爪 , C-Y. Yao, " 微小遅延故障検

ルタイム音響レンダリングの境界領域での計査への PLL 回路の適用についての一考察 ",算の高速化 ", 2018年度 電気関係学会 北陸支

電子情報通信学会総合大会講演論文集 , p.44,

部連合大会 , C1, 1 page in CD-ROM, 北陸先

2019年3月 .

端科学技術大学院大学 , Sep. 8, 2018[263]	水戸 , 前澤 , 森 , 中野 , "Fluidic Self-Assembly[274]	渡辺 大詩 , 筒井 弘 , 今川 隆司 , 宮永 喜一 , "の歩留まりを制限する要因の検討 ", 電子情報

並列度可変な Min-Sum LDPC 復号器とその通信学会2018年ソサイエティ大会 , 9月11-14

メモリバンクアクセススケジューリング手法 ,"日

電 子 情 報 通 信 学 会 信 学 技 報 , Vol. ITE-42,[264]	村谷 , 前澤 , 森 , " 周波数⊿Σ変換方式を用いたマイクロフォンセンサの帯域内雑音低減 ",応用物理学会北陸・信越支部学術講演会 , 12月1日 .

No. 23, pp. 47-50, ITE-BCT2018-71, 26-27
Jul. 2018.
[275]	大熊幸寛 , 山梨裕希 , 吉川信行 , “JosephsonCMOSハイブリットメモリを用いたAdiabatic-[265]	本村 , 前澤 , 島田 , 山川 , 村谷 , 森 , " 空洞共振

Quantum-Flux-Parametron FPGAの評価 ”, 金器を用いた周波数⊿Σ型振動センサの提案 ",属・セラミックス超電導機器合同研究会 , MC-

応用物理学会北陸・信越支部学術講演会 , 1218-033, ASC-18-033, 鉄 道 総 合 技 術 研 究 所 ,月1日 .

2018年7月 .

[266]	吉田 , 森 , 前澤 , " 共鳴トンネルダイオードを[276]	大 熊 幸 寛 , 山 梨 裕 希 , 吉 川 信 行 , “ 非 対 称用いた硬い発振器 ", 第4回有機・無機エレクト

AQFP ゲートを用いた論理回路の小面積化おロニクスシンポジウム , 6月22-23日 .

よび動作実証 ”, 電子情報通信学会超伝導エレ[267]	前澤 , 山岡 , 森 , " 周波数ΔΣ変調型センサのクトロニクス研究会 , SCE2018-24, 東北大学

ための10GS/s FPGA 測定系の構築 ", 電子情報通信学会，電子デバイス研究会 , 8月8日 .

152[272]	チアトーン コーヤー, 阿部晋士 , 宜保遼大 , 西

電気通信研究所 , 2018年10月 .
[277]	弘中祐樹 , 山梨裕希 , 吉川信行 , “ 単一命令

[268]	前澤 , "Fluidic Self Assembly による異種材料

セット SFQ マイクロプロセッサを用いた SFQ/

デバイスの集積 ", 日本学術振興会 接合界面

CMOS ハイブリッドシステムの評価 ”, 金属・

セラミックス超電導機器合同研究会 , MC-18-

大輔，“ 光通信における波長分散の SPICE モ

047, ASC-18-047, 産業技術総合研究所 , 2018

デルについての検討 ”，電子情報通信学会総合年12月 .

大会，A-1-3，2019年3月．

[278]	柯 飛，山梨裕希，Thomas Ortlepp，吉川信行，[288]	生田和也，鷲見和紀，田中智孝，中村誠，伊“ 単一磁束量子回路を用いた7-bit 18-sample/

藤大輔，“ アナログ波形等化回路による PAM4

cycle 正弦波コード発生器の測定及び評価 ”,

符号光伝送長延化の一検討 ”，電子情報通信

2018年電子情報通信学会ソサイエティ大会 ,学会総合大会，A-1-4，2019年3月．

C-8-5, 金沢大学角間キャンパス（石川）, 2018[289]	佐々栄治郎，佐藤真平，高橋篤司，” 一般同期

年 9月 .
[279]	弘中祐樹 , 山梨裕希 , 吉川信行 , “FQ/CMOS
ハイブリッドシステムの高速動作実証に向け性能を向上させる遅延最適化に関する検討 ”，
電子情報通信学会技術研究報告，Vol. 118，
No. 430，VLD2018-72，pp. 1-6，January 2019．
[290] 	秋山正弘，三石昂洋，Dali Zhang，Myung-Jae

設 計 ”, 2019年 電 子 情 報 通 信 学 会 総 合 大 会 ,Lee，Edoardo Charbon，” 峡ピッチ化を目指

C-8-8, 早稲田大学西早稲田キャンパス（東京

した Al-Si/TiN バンプによる CoC 接合 ”，産業都）, 2019年 3月 .

応用工学会全国大会2018講演論文集，pp.47-[280]	古川遼太，呉研，高橋芳浩：「PN-Body Tied

48，2018年9月

SOIFET の重イオン照射誘起電流」，第66回応[291]	Lamiae Haddacha, Motoki Amagasaki,

用 物 理 学 会 春 季 学 術 講 演 会，10p-W934-8,

Masahiro Iida and Toshinori Sueyoshi,

2019.3.10``Flexible Automated Transistor sizing Tool[281]	金山純一，古川遼太，安田光保，呉研，高橋for Scalable Logic Module Architecture ,''芳浩：「SiGe を導入した SOI-MOSFET におProc. of IEEE Symposium on COOL Chips

ける重イオン照射効果」，日本大学理工学部術2 1 , S e s s io n I V, Po s e t e r 2 , A p r. 2018,

講演会，M-4，2018.12.5.

Yokohama, Japan[282]	岩波悠太，唐鎌亮太，三田梓郎，呉研，高橋[292]	小嶋 , 原田 ,"0.6V 動作9bit デジタル出力 PWM

芳浩：「pin 及び pnp 構造素子における重イオ

差分演算回路 ", 信学技報 , vol. 118, no. 173,

ン照射誘起電流」，日本大学理工学部術講演会，

ICD2018-19, pp. 35-40, 2018年8月

M-5，2018.12.5.
[283]	古川遼太，金山純一，安田光保，呉研，高橋[293]	原田 ," サブスレショルド動作極低電圧回路における I/O 回路との挙動 ", 電気学会電子回路

芳浩：「PN-Body Tied SOI MOSFET の重イ

研究会 , ECT-018-101, 2018年12月

オン照射効果」，日本大学理工学部術講演会，[294]	伊藤大輝，佐伯勝敏，佐々木芳樹，“ 介在細M-6，2018.12.5.
[284]	唐鎌亮太，岩波悠太，三田梓郎，岸佳佑，山胞集団モデルを有するバースト発火を示す
電子回路モデルとその応用 ”，電気学会電子

口直弥，呉研，高橋芳浩：「SOI- トンネル回路研究会，ECT-19-013，pp.65-68，那覇，

FET の電気的特性（デバイスパラメータ依

2019.1.25.

存性）」，日本大学理工学部術講演会，M-7，
2018.12.5.

[295]	小澤俊佑，佐々木芳樹，佐伯勝敏，MOS 容量を用いたパルス形カオスニューロンモデルの[285]	佐藤匠，中根祐介，中村誠，伊藤大輔，“RGC

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大会，A-1-8，2018年9月．

[296]	小川大介 , 和田康孝 , 橋本

薫 , 秋山豊, 大[286]	三輪祐三久，國枝衛・中嶋伸悟，中村誠，伊塚寛治 ! " 電源シミュレーションによる 56

藤大輔，小川岳大，“ 電気分散補償回路のバー

Gbps I/O インターフェイスの設計 ," エレク

スト信号対応化への基本検討 ”，電子情報通信

トロニクス実装学会・2018マイクロエレクト学会ソサイエティ大会，A-1-9，2018年9月．

ロニクスショー・アカデミックプラザ (2018[287]	鷲見和紀，林宏太，田中智孝，中村誠，伊藤A-A
Appendix

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[307]	佐々木美波 , 傘昊 , 松浦達治 , 堀田正生 , 江幡
友彦 , 松井徹郎 , 松本哲也 , \ 低電源電圧ダイ

月.
[298]	堀 米 , 宇 佐 美 ,"3次 元 積 層 LSI の 実 チ ッ プ 発

ナミック比較器回路の検討 ," 電気学会電子回

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傘昊 , 松浦達治 , 堀田正生 , \SOTB を用いた制御を用いた低消費電力スタンダードセルメ

非2 進 サイクリック ADC の検討 ," 電気学会

モリの実チップによる評価 ", 信学技報 , vol.

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A-A

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セットアーキテクチャを用いたコンピュータ
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9月18日 .

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圭吾，山下[314]	木村 , 山根 , 増澤 ," ２次元集積化磁気センサ

裕司，弘中 哲夫 “IoT 応用のための小規模プにおける CDS による固定パターンノイズ低

ロセッサTempleの設計 " 第7回電子デバイス・減に関する検討 ", 第35回「センサ・マイク

回路・照明・システム関連教育・研究ワーク

ロマシンと応用システム」シンポジウム ,2018

ショップ ,pp.jh-8 - jh-9, 2018年5月26日 .

年11月[304]	宮内

亮太，藤石

秀仁，寺本

圭吾，山下

[315]	折原 恒祐 , 古賀 達也 , 道正 志郎 , 伊藤 浩之 ,裕司，弘中 哲夫 “ 小規模プロセッサ Temple

山根 大輔 , 小西 敏文 , 飯田 慎一 , 石原 昇 ,の割り込み処理機構 " 第7回電子デバイス・回

町田 克之 , 益 一哉 ,「MEMS 加速度センサに路・照明・システム関連教育・研究ワーク

おける時間ドメイン容量検出回路の統合設計

ショップ ,pp.jh-10 - jh-11, 2018年5月26日 .

モジュールの検討」第79回応用物理学会秋季[305]	藤石

154[311]	潘春暉，傘昊，柴田随道 \ ダイナミックアナ

秀仁，宮内

亮太，寺本

[306]	大津俊貴 , 傘昊 , 松浦達治 , 堀田正生 , 江幡友

学術講演会 , 13.4 Si 系プロセス・Si 系薄膜・彦 , 松井徹郎 , 松本哲也 , \SOTB プロセスを

配線・MEMS・集積化技術 , 2018年9月18日－

用いる ブートストラップスイッチの検討 ," 電

21日 , 名古屋国際会議場

[316]	大島佑太 , 安藤幹 , 平川顕二 , 岩瀬正幸 , 小笠[324]	吉田隼，北形大樹，山本修一郎，菅原聡，“デュ原宗博 , 依田孝 , 石原昇 , 伊藤浩之「TID 影響

アルモードインバータを用いた疑似不揮発性下におけるMOSFETの動的特性劣化モデルのSRAM の設計と解析 ”，第79回応用物理学会

開発」第66回応用物理学会春季学術講演会 ,秋季学術講演会，名古屋市，愛知，2018年9月

13.1 Si 系基礎物性・表面界面・シミュレーショ

18日 -21日，paper 20a-CE-6.

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山キャンパス

路性能 ” 第66回応用物理学会春季学術講演会，[317]	安藤幹 , 大島佑太 , 平川顕二 , 岩瀬正幸 , 小笠
原宗博 , 依田孝 , 石原昇 , 伊藤浩之「CMOS

目黒区，東京，2019年3月9日 -12日，paper 10p-

論理回路における TID の影響評価」2019年電S221-5.
[326]	塩津勇作，山本修一郎，舟窪浩，黒澤実，菅2019年3月19日－22日 , 早稲田大学 西早稲田

原聡，“ 新構造ピエゾエレクトロニックトランキャンパス

ジスタの低リーク設計とそのSRAMへの応用 ”，[318]	Zixuan Li, Yifan Wang, Kaede Miyauchi,

第66回応用物理学会春季学術講演会，目黒区，Noboru Ishihara, Hiroyuki Ito, "Battery-less

東京，2019年3月9日 -12日，paper 10p-S221-7．

Wireless Sensor Module using RF Resonant[327]	吉田隼，北形大樹，山本修一郎，菅原聡，“デュElectromagnetic Coupling," 2019年 電 子 情 報

アルパワースイッチを用いた擬似不揮発性

通信学会総合大会 , B-18 知的環境とセンサ

SRAM の設計と解析 ”，第66回応用物理学会

ネットワーク , 2019年3月19日－22日 , 早稲田

春季学術講演会，目黒区，東京，2019年3月9

大学 西早稲田キャンパス

日 -12日，paper 10p-S221-6．

[319]	竹谷 , 武内 , "RISC-V を基本とする構成可変プ[328]	菊地杜斗，小宮山崇夫，長南安紀，山口博之，

ロセッサのためのハードウェア開発環境の検小谷光司，「レーザー光を用いた微小電力伝送

討 "，ETNET 2019, 情報処理学会研究報告 ,向け大面積オンチップ太陽電池の特性評価」，

Vol. 2019, EMB-50, No. 12, pp.1-6, 2019 年 3

電子情報通信学会ソサイエティ大会，Ｃ -12-月.

10，2018年9月[320]	八木希知，森下賢幸，小椋清孝，伊藤信之，”[329]	辻村公輝，菊地杜斗，小宮山崇夫，長南安紀，

スイッチトインダクタを用いたデジタル制御

山口博之，小谷光司，「レーザー光による電発振器に関する検討 ,” 2018年電子情報通信学

力・信号同時伝送に向けた太陽電池の光変調

会ソサイエティ大会 C-12-30，金沢，2018年9周波数応答特性の評価」，電子情報通信学会総月14日 .

合大会，B-21-29，2019年3月[321]	北形大樹，山本修一郎，菅原聡，“ デュアル[330]	伊藤寛幸，宇佐美蓮，小宮山崇夫，長南安紀，

モードインバータを用いた疑似不揮発性 FF の山口博之，小谷光司，「環境発電向け電力広帯設計と解析 ”，第79回応用物理学会秋季学術域化インピーダンスマッチング回路の検討」，

講演会，名古屋市，愛知，2018年9月18日 -21

電子情報通信学会総合大会，B-21-33，2019年日，paper 20a-CE-5.

3月[322]	塩津勇作，山本修一郎，舟窪浩，黒澤実，菅原聡，“ 新構造ピエゾエレクトロニックトラン
ジスタの設計方法 ”，第79回応用物理学会秋季著書[1] 	"FPGA による物体追跡用パーティクルフィルタ

学術講演会，名古屋市，愛知，2018年9月18日の実装 "センサフュージョン技術の開発と応-21日，paper 21a-CE-8．

用事例

技術情報協会SRAM の設計と解析 ”，第79回応用物理学会
秋季学術講演会，名古屋市，愛知，2018年9月
18日 -21日，paper 20a-CE-6.

6章4節 pp.262-269

2019年1月[323]	吉田隼，北形大樹，山本修一郎，菅原聡，“デュアルモードインバータを用いた疑似不揮発性

A-A
Appendix

子情報通信学会総合大会 , C-12 集積回路 ,特許[1]	浅 井 哲 也" 重 み 符 号 固 定 学 習 装 置 PCT/

JP2018/004786 (2018年2月13日 )155

[2]	大竹 , 平本 , 回路診断テスト装置，及び回路診断
テスト方法 " 特願2019－027786 2019年2月19日

A-A
Appendix156

B. VDECの利用規定・申し込みガイド
B.1

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

system の上になりたっているので，Internet の仕組やUnix についての素養はあらかじめ付いていることを期待している．従って，利用でトラブルが起こったとき

1.

CAD ツールの共同利用には研究室や学校のネットワーク管理者と十分連絡を

2.

VLSI 試作サービスの共同利用

とって，問題を切りわけながら対処することが勧めら

3.

CAD ツール講習会（8-9月・3月）

れる．

4.

社会人リフレッシュ教育（6月 -8月，学生も参加可能）

5.

VLSI デザイナーフォーラム（若手の会）

6.

大型装置利用B.2

まずはじめにVDEC からのおしらせ，また講習会・リフレッシュ
教育を除く全ての申込や問い合わせには，VDEC のCAD ベンダー，試作会社等のアカデミック向けの協いる．一部のページは秘密等が含まれるため，WEB ア

力により，それぞれのサービスを大幅なアカデミック

クセス用アカウント・パスワードならびにアクセスしディスカウントで提供している．VDEC 設立以来，こているマシンの Internet Protocol (IP）アドレスによっれまでの実績では，CAD の利用・CAD 講習会は無償，て制限をかけている．

LSI 試作サービスは海外での類似サービスの半額以下，

従って，VDEC を利用したい場合，前もって教員に

大型装置は消耗品実費負担のみとなっている．見返りよるアカウントの申請が必要である．登録は無料．資として，ユーザには VDEC を利用する「顧客」ではな格の審査を行うため十分な（サービス開始前1ヶ月以

く，VDEC と一緒になってサービスを向上させる「主上）時間的余裕をもって，申込をお願いしたい．申込体」としての自己研鑽と協力を期待している．全国のから概ね数週間が経過した後，WEB ページアクセス用

研究室がバーチャルな一つの研究室として助けあいがのアカウントとパスワードが発行される．アカウントできるような状況を理想とし，限られたスタッフの中，は，半角英大文字2字 + 半角数字5桁 ( 例 : VD00000）か

日々支援活動を行っている．

らなる．

Appendix

WEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いて

A-B

サービスの対象は基本的には，大学・高専であり，端的にはメールアドレスとして「.ac.jp」を持つ教員と，申込で特に注意する点は，VDEC の WEB にアクセ

その研究室内の教職員と学生を対象とする．それ以外

スしたい研究室のマシンの IP アドレスを入力することの研究所の利用や，企業との共同研究については個別である．学校の中にあるマシンからのみアクセスを許の判断を要する．特に CAD ツールについては CAD ベ

可しており，プロバイダーのアドレスならびに，Proxy

ンダーとのライセンス規定に抵触しないよう細心の注

サ ー バ の ア ド レ ス 登 録 は 禁 止 す る． 入 力 の 際 は，意が必要であるため，VDEC の担当者（vdec@vdec.

133.11.58.4,133.11.58.5のように，IP アドレスを全て「半u-tokyo.ac.jp）に必ず相談いただきたい．その他のサー角」の英数字で，「,」( 半角カンマ）で区切って，途中ビスについては VDEC の裁量範囲が広くなるので可能

改行を入れずに入力する．また，ここで入力するアド性が高くなるが，こちらもあらかじめ相談いただきた

レスは，「ネットワークの外部から見えるアドレス」でい．企業との共同研究については，少なくとも非営利，あることに注意する．特に，NAT(IP masquerade とい

アカデミック側が51% 以上のイニシアチブを取る研究

うプログラム名で呼ばれることもある．機能としてはであることが必要である．

NAT が正しい．）で研究室内をローカルネットワーク

また，CAD の申込や試作申込，装置利用申込など，にしている場合は，NAT サーバのアドレスを入力する．

契約にかかわる作業は全て，代表の教員の方々に行っ

よくある間違いとして，ローカルネットワークの IP，ていただくことをお願いしている．研究室のメンバが

例えば「192.168.X.XX」を登録したためアクセスでき代理で行うことも現実には可能であるが，その場合もなくて困っている例がある．

あくまで教員の了解をとり，代理としての心構えで望んでいただきたい．
VDEC の シ ス テ ム は，Internet と Unix operating

ネットワークが変更になるとか，研究室のマシン増設などで IP アドレスを変更する場合は同じく，申込のページから「登録内容変更」を行う．特に，古い IP が157

スやローカルアドレスなどは登録できない（しても意味が無い）• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためであるので守っていただきたい．但し，ファイアーウォー
ルが設置されているなど学内の事情により直接のア
図 B.1 VDEC ホームページのインデクスフレーム

クセスが行えない場合にはその限りではない
B.3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設A-B計を行うための CAD ツールを提供している．これらのAppendix

ク用途 (MOSIS-VDEC を通じた試作，教育用の演習，

ソフトウェアは，VDEC の VLSI 試作以外のアカデミッ
図 B.2 アカウント登録・変更ページの入口

EB 等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1つの設計作業を行うために，2つ以上のベンダーから CAD を選べる状況 ( 二重化）を理想としている．LSIの設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボランティアにより，充実のための努力が払われている．ボランティアとしての協力は大変に歓迎される．
CAD 申 込 の WEB ペ ー ジ に 教 員 が ア ク セ ス す る(WEB アカウントが必要である）．NDA 事項を了解い
ただきサイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．

図 B.3

アカウントの新規登録の注意点

使えなくなるといった大幅なネットワークの変更がわかっている場合は，まえもって新旧両方のアドレスを登録しておく．万一アクセスできなくなった場合は，「新規登録」を行い，同じ E-Mail アドレスを入力することで上書き変更が可能である．
【登録する IP アドレスに関する要件】•アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない•IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること•DHCP サーバにより動的に割り当てられた IP アドレ

158

図 B.4 CAD 利用申込フォームの「ライセンス数の登録」パート記入における注意点

申請時に WEB から入力する内容は以下のとおり．

の特定のポートを空ける必要がある．この場合，各大•ソフトウェアライセンス数 ( 研究室で同時に使用する学・高専のネットワーク管理者と相談すること．
初期設定等はやり方を一度経験すれば簡単であるが，と思われる最低数を入力）• 用途

はじめてのときは様々な問題が起こることもある．

•メディアリクエスト ( 使用する Operating System を選

VDEC に対する大幅なアカデミックディスカウントのんでチェックする）．

引き換えとして，各研究室は CAD ベンダーによる直接•利用する研究室所有ワークステーションのホストネーのサポートを受けられない．かわりに VDEC では，ム (VDEC，端的には usr1から名前→ IP アドレスの解「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用決ができる，「.ac.jp」で終わるホスト名であることが意している．質問はこちらのメーリングリストを利用条件．
）

いただきたい．CAD を利用する研究室の構成員のどなたでも投稿，返答してよい．CADuser ML の注意点はソフトウェアのCDROM（メディア）について，VDEC

1.

WEB ページから，利用するメンバの E-Mail アドレ

覧」していたが，インターネットの発達により回線がスを登録すること．特にその際，「.ac.jp」で終わる

豊富になったので，現在では CD に書き込める ISO イ

アドレスを利用し，メールはプロバイダ等に転送

メージファイルで提供している．VDEC ホームページ

しないこと（情報漏洩の観点から）．

の「ライセンスファイルの配布 > ここから」からダウ

2. リストの更新は頻繁におこない，卒業生へのメー

ンロードできるようにある．当然ながら，VDEC のユー

ル配信は速やかに停止すること．特に4月に注意．

ザアカウントとパスワードが必要となるため，CAD を

3.

メールをする前に，あらかじめ CADuser ML の過去記事検索が WEB からできるので，類似の質問が申請してから数週間程度の時間差が必要となるであろう．

無いかどうか検索してから投稿すること．

メディアをダウンロードした後，プログラムをインストールし，初期設定ファイルを整備する．特に，ラA-B
Appendixの創設期においては，メディアを近隣の研究室で「回以下のとおり．

4.

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，

イセンスファイルは WEB 経由で別途取得の上設定す

CADuser に送ってはならない．各試作のメーリン

るか，環境変数 LM_LICENSE_FILE 等を（ライセンス

グリストに送ること

サーバのポート番号）@（ライセンスサーバ）の形式

5. 問題解決したら，問題，原因，解決法をまとめてで設定する．また，/etc/hosts ファイル等を設定し，ラ投稿すること（必須ではないが，ネット利用のエ

イセンスサーバを「ローカルのネットワーク相当でア

チケットといえる）．

クセスできるように」する．端的には，手元のワーク
ステーションにおいて，例えば「vdec-cad1」と指定す
る だ け で，FQDN 形 式 の「vdec-cad1.vdec.u-tokyo.
ac.jp」のマシンの IP アドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラ
イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，
VDEC または地域拠点校のどちらかのライセンスサー
バがメンテナンス等の事情により停止している場合でも，稼働中のもう一方のライセンスサーバを選択する

図 B.5 CAD 利用者メーリングリスト登録における注意点

ことにより CAD を実行することが可能である．また，ライセンスサーバの認証は，CAD ツール起動後も数分おきに行われるので，CAD ツールを実行中は常時ライ
センスサーバとの通信が可能な状態にしておかなければならない．また，ファイアーウォールを使用している ネ ッ ト ワ ー ク 環 境 で は，VDEC の Web サ ー バ と
VDEC および地域拠点校に対して，ライセンス認証用

159

ライセンスは年度単位で申込みを受けつけしている．

ラリにアクセスできるようになる．設計規則は WEB 経

各 CAD ベンダーと VDEC との交渉がまとまる毎年3月

由のアクセスならびに，WEB での公開を禁止している

末に，CADuser ML と WEB 上に，次年度の CAD 利用

会社の場合は CDROM 等で送付される．NDA の対象

申込案内が出るので忘れずに申込する．4月中は移行期

は教員であるが，研究室の職員・学生にも同じ NDA が間として前年度申込のライセンスも有効にしてあるが，適用されるため，取扱には細心の注意を支払っていた4月末に切れるため，そのときになって慌てる例が毎年だきたい．尚，秘密保持契約内容は，以降の同一プロ発生している．
「永久ライセンスではない」ことに十分セスによるチップ試作全てにおいて有効である．

ご注意いただきたい．

試作申込はデザイン提出〆切日の6～3ヶ月前，キャ
ンセルの〆切は1ヶ月前である．1ヶ月前より遅くなっ【毎月注意を払うべき点．熟読必須．
】

たキャンセルには，原則として試作代金をお支払いい1.

VDEC では，CAD を使用できる計算機のリスト

ただくので注意いただきたい．特にはじめて試作に参

A-B（アクセスリストと呼ぶ）を半年毎に更新している．

加される場合は，1ヶ月前には回路ができているくらい

Appendix

このとき DNS の逆引きができなくなっていた等のの，余裕をもったスケジュールを組まれることを強く何らかの不具合で，アクセスリストに自分の計算お勧めする．

機が登録されない場合がある．その場合，CAD がVLSI 申込フォームの入力に関する注意点（図5.8）

使えなくなるので，アクセスリスト更新前に対処• 希 望チップ寸法の項目のチェックボックスを必ずする必要がある．サーバの停止は，全国ユーザにチェックした上で希望チップ数を入力すること．

影響が及ぶため頻繁には行えないので，万が一アチェックを行わないと入力した数字は無効となる

クセスリストの不備に気づかなかった場合は，最悪半年以上 CAD が使用できなくなる．
2.

3.

• チップ数入力には半角数字を用いる
設計に関する問い合わせについては，各試作につい以上の理由で，VDEC から「CAD のアクセスリスてメーリングリストを用意してあるので，設計者全員

トを更新します」というアナウンスがあった場合，のメールアドレスを登録する．
「.ac.jp」で終わるアド

必ずチェックを行い，自分のコンピュータが登録レスであり，プロバイダに転送をしないよう注意願い

されていることを確認しなければならない．

たい．これらメーリングリストの過去記事検索もできる．

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad_access_list.htmlである．ブックマー
クを強くお勧めする．

4.

IP アドレス（ホスト名）registered という表示が出ていれば登録されている．

5.

false（false（ホスト名）） FAIL という表示が出ていれば登録に失敗しているので，原因を探る．

一般的に，DNS の逆引き（ホスト名から IP アドレスを引く）に失敗していることが多い．研究室のネット

図 B.6 VLSI 試作メーリングリスト登録ページの注意点

ワーク管理者とも相談して，VDEC のサーバから，当該ホスト名の逆引きができるまで原因の除去を行う．

レイアウトを設計した後，VDEC が提供する最新のDesign Rule Check ファイルでチェックを行い，エラー

B.4 VLSI 試作サービスの共同利用

160

フリーになったものを提出する．また，シミュレーショVLSI 試作サービスは，教育研究目的に限って認めら

ンはもちろんのこと，レイアウトが回路図と同等であれる．WEB ページに本年度のランが掲示され，数ヶ月ることを確認する Layout Vs Schematic（LVS）チェッ

前から試作が申込可能になり，リンクが張られる．まクを通しておいて，提出しようとする回路が本当に動ず，試作会社の持つ機密情報に対する NDA 契約を行作しそうである確信を持っておくことは最低限必要でう．これは VDEC ホームページの「試作関係 > 試作案

あろう．デザインの提出は指定された VDEC ページか内 > 機密保持契約（NDA）の文面」より，希望プロセ

ら行う．提出時に VDEC 側で最終 DRC を実行する．こスの NDA にサインして VDEC に郵送し，VDEC 側でこでエラーが出たチップは提出できない．必ず自分の手続き終了後に NDA 締結となり，設計規則やライブ

環境で DRC フリーにしてからチップを提出すること．

提出〆切は月曜日に設定されていることが多いが，できる限り余裕をもって，前の週などに提出をいただき

B.7 デザイナーフォーラム（若手の会）

たい．また，月曜日に締め切った後，VDEC 側でさら毎年9月頃，VDEC を利用する若手が合宿を行い，最にデザインルールをチェックしている．この際本来出近の動向や研究内容について話しあう機会を設けていてはいけないエラーが出ることがあり，出た場合設計る．発足当初の「若手」の定義は年齢が5ビット．最近

者に修正のお願いを連絡するので，提出したからといっの定義は「自分は若手だと思っている学生・教職員」て安心せず，1週間ほどは VDEC からの連絡に注意願であるので積極的な参加をお待ちしている．

いたい．
デザイン提出から数ヶ月後に，VLSI チップが納品さ

B.8 大型装置利用
LSI テスターや，EB 装置など，公開可能な装置につれ，請求書も送付されるので，遅滞なく支払をお願いする．

いては，利用の案内を WEB ページに掲載している．その手順に従って利用方法の学習と申請を行う．基本的CAD ベンダーとの契約により，個々のサポートは提なスタンスは以下のとおり．
1. 公開の対象は教員であり，研究室メンバは教員の代理として責任をもって使っていただく．

供しないかわりに，毎年2回，夏と春と CAD 講習会を開催している．夏は基本的に東京大学の武田先端知ビ

2.

大体の知識を付けてから実際の試作なり CAD 利用を行

利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

ルセミナー室において，春は各地方の拠点校を中心として開催される．まずはこういった講習会に参加して，Appendix

B.5 CAD ツール講習会

A-B

3.

数回のトレーニングを受けて免許を持てば自分一人で利用可能うことをお勧めしている．アナウンスは CADUser メー

VDEC 専任・協力教員のサポートスタッフ数に限り

リングリストで流れる．また，申込は，VDEC の WEBがあるので，免許保持者に積極的な教育をお願いするページから行う．

ことがあるので，協力いただきたい．

B.6 社会人リフレッシュ教育
CAD ツール講習会からさらに進んだ形で，Verilog である回路を実際に設計し，レイアウト合成したり，
FPGA による実験を行う「ディジタルコース」，アナロ
グ回路のレイアウトやシミュレーションを体験したりする「アナログコース」，「RF」コースならびに一線の研究者による設計事例の講演会などを企画している．
12月～1月に開催し，有料である．社会人を主に対象としているが，申込数に余裕がある場合学生の参加も歓迎している．

161

C. IPデータベースの整備
設計資産の再利用のために，VDEC では Web 上での利用者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている（http://

平成12年度から平成14年度の3年間，（株）半導体理www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C.1）
．本デー

工学研究センター（STARC）との共同研究として IP プ

タベースの利用対象は，IP 登録に関しては VDEC ユー

ロジェクトを行ってきたが，その最終成果として IP 開ザに限定しているが，IP 利用に関しては任意対象と発グループの各参加者へ完成 IP の登録を働きかけ，上なっている．本データベースに関しての VDEC の役割

記データベースによって公開を行っている．

は，IP のカタログデータの整理，公開および登録者－

現在までに登録済みの IP を表 C.1に示す．

A-C
Appendix
図 C.1 VDEC LSI IP Web データベースの例

表 C.1 VDEC LSI IP データベースに登録済みの IP( 平成24年3月現在 )
登録番号

162

IP 名

カテゴリー

1

Data Encryption Standard(DES) Core

Others2

Phase Locked Loop(PLL) Core

Others3

PPRAM-Link Interface (PLIF) Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller平成31年度
東京大学大規模集積システム設計教育研究センター年報
2019年8月
東京大学大規模集積システム設計教育研究センターセンター長 藤田 昌宏
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