平成平成27年度VLSI Design and Education Center The University of Tokyo 2015年度

27

東京大学大規模集積システム設計教育研究センター

2015
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2015

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VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2014 年度活動報告をお送りします．
2014 年度，VDEC では集積回路の付加価値を高めるための共同利用装置として「高密度ベアチップ実装システム」の導入を行いました．これは近年増加しつつある武田先端知ビルクリーンルームの利用者も考慮した措置ですが，フリップチップボンダーを中心としたベアチップの高密度実装システムです．ベアチップ実装のための高密度基板作成にはすでに導入済みの電子ビームリソグラフィを用い，ベアチップを直接高密度基板に実装するためのシステムです．これにより VDEC 等で試作したベアチップを異種のデバイスとともに効率的に集積化でき，センサーシステムや集積化 MEMS システム，超高周波システム等の付加価値の高いシステムを構築，実証できるようになると期待しています．
一 方， 我 が 国 で の 40 nm 以 降 の 新 規 技 術 開 発 が 望 め な い 状 況 の 中， 一 昨 年 度 に 実 施 し た ST マ イ ク ロ の
28 nmFDSOI/CMOS のテストランは関係者の協力で無事終了し，昨年度からは一般からのチップ試作申し込み受
け付けを開始しています．しかしチップ試作費の面積単価が高いことなどから，運営協議会の委員の方々からはもっと使いやすい 40 nm〜90 nm CMOS 技術利用への要望がだされており，VDEC では海外のファウンドリを含めて可能性を検討してきました．そのような中で幸いにも，国家プロジェクトとして超低電圧デバイス技術研究組合（LEAP）が開発した「65 nm CMOS/SOTB 技術」を，プロジェクト終了後もルネサスエレクトロにクスを通じて利用できることとなり，本年度より試作メニューに加えることができました．大学で利用する場合はアカデミッ
ク CAD ライセンスの制約には十分注意する必要がありますが，この技術は商業用途や海外からも利用でき，大学の研究開発から産業化まで切れ目なく利用できる技術として期待しているところです．同時に大学での LSI 研究の成果を直接産業化するためには商業用 CAD ライセンスが重要であると考えており各方面に働きかけています
が，VDEC として提供できるようになるにはまだ時間がかかりそうです．クラウド上での商業 CAD ツール利用や
第二，第三の CAD ベンダーで安価な代替 CAD ツール開発なども進んでおり，大学としてはこの種の CAD の利用環境を整備していくことも重要であると考えています．
㈱アドバンテストからの寄附研究部門（D2T：Design-to-Test）では，昨年 8 月 26 日に第 9 回の定例シンポジウ
ムを開催しました．内外からの講師の方々，多くの参加者の方々に対し改めて御礼申し上げます．本年 8 月 21 日には第 10 回の定例シンポジウムを「Reliability for automotive and other applications」をテーマとして開催予定です．本活動に対する㈱アドバンテストからの継続的支援に対し心から感謝申し上げます．
VDEC では半導体技術の価値を高めるための研究教育をめざし，今後とも「実践的チップ設計・試作を通じた学生教育と研究者育成」の基本方針のもと，社会に貢献していきたいと考えています．引き続き皆様からのご支持をお願い申し上げます．
2015 年 6 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センターセンター長 浅 田 邦 博

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VLSI Design and Education Center, The University of Tokyo
Annual Report 2015

C O N T E N T S

巻頭言
第1章

第2章

VDEC 事業の紹介と平成 26 年度事業報告
1.1

VDEC 事業の紹介と平成 26 年度事業報告

1.2

CAD ソフトウェアの整備

1.3

VLSI チップ試作

1.4

セミナー

2

5

6

9

1.5

装置の整備・運用・利用公開

1.6

平成 27 年度の活動計画

13

15

1.7

VDEC 発ベンチャー

1.8

超微細リソグラフィー・ナノ計測拠点

16
17「アドバンテスト D2T 寄附研究部門」平成 26 年度活動報告
2.1 「アドバンテスト D2T 寄附研究部門」の紹介
2.2 「第 9 回 D2T シンポジウム」開催報告

第3章

第4章

第5章

2.3

研究活動報告

2.4

研究発表

18

18

19

21

22

23

チップ試作結果報告
3.1 試作ラン別一覧

24

3.2 チップ種別一覧

30

3.3 各チップの詳細

35

94

VDEC 概要
4.1

組織概要

94

4.2

人事報告

95

4.3

決算報告

99

100

研究報告
5.1

全体概況

5.2

研究室構成員（平成 26 年度）

5.3

研究概要

103

5.4

研究発表

111

5.5

特許，受賞等

100
101

120

121

Appendix
A. Publication list

121

B. VDEC の利用規定・申し込みガイド
C. IP データベースの整備

VDEC2015_J.indb 1

2

180

185

2015/07/17 13:37

第1章
1. 1

VDEC 事業の紹介と平成 26 年度事業報告

VDEC 事業の紹介と平成 26 年度事業報告

東京大学大規模集積システム設計教育研究センター

究室内で“技術伝承”され，VDEC 主催のセミナーがト（VDEC）は，平成 8 年の発足以来『LSI 教育情報の発信

リガーとなって最新の CAD 利用技術が全国的に広がる

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエア

ことを期待している（1. 3 章参照）
．また，各社のツールの整備』，『VLSI チップ試作支援』を 3 つの柱として，チェインが複雑化し導入しているツールを十分に使いこ

円滑な運営を目指した事業を展開した．図 1. 1 に示す

なすことが困難となっているという現状を鑑み，各ツー

VDEC の活動内容に基づき，以下に平成 26 年度の概要

ルベンダーの推奨するツールチェインに関する講演会もを報告する．

ツールセミナーの開催に合わせる形で実施した．

VDEC の使命は全国の国公私立大学および高専の LSI

LSI 設計フローセミナーは LSI 設計の基本概念教育と設計研究・教育を高度化し，産業界に対しても優秀な

複数の CAD ツールを連携する実用的設計例の体験教育

第LSI 設計技術者を数多く送り出すことである．VDEC のである．この目的で VDEC では社会人のリフレッシュ1

発足より 18 年経過し，各大学における CAD ソフトウ

教育プログラムと兼ねて LSI 設計教育セミナーを開催

エアの利用技術教育や LSI 設計・設計フローに関する教してきた．平成 26 年度は，従来の 11 月～1 月の時期を育の充実が図られている．その一方で，先端の LSI 設計

5 月～7 月に変更し，“アナログ設計コース”，“RF 設計技術およびそれに対応する CAD ソフトウエアは一層複

コース”，平成 24 年から開始した“MEMS 設計コース”

雑化し続けている．そのため，CAD ツールの導入に際に加え“ディジタル設計コース”の実施を行った．いず

しては，CAD ベンダーから講師を招いてのセミナーのれも演習を伴う体験教育コースであり，主要大学の経験

開催を継続しており，参加者の利便を図るために平成

豊かな教官を講師に招いて実施している．加えて各プ

21 年度より東京での開催と同時に映像配信による拠点

ロセスに特化した設計フローに関するセミナー“VDEC

校での遠隔受講としている．VDEC としては各ユーザ研

環境におけるトランジスタレベル設計講習会”，“VDEC

1-1
2

章 ＶＤＥＣ事業の紹介と平成 年度事業報告26

図 1. 1

VDEC2015_J.indb 2

VDEC の活動内容

2015/07/17 13:37

EDA 環境におけるディジタルル設計手法講習会”を大ある．VDEC ユーザは VDEC のホームページから CAD

学における設計者に向けて実施している．なお，平成

メールグループや試作技術対応のユーザグループに登録

26 年度から本設計フローに関するセミナーに関してもすることができ，そこに直面する疑問点を投稿し，助け有料化して実施している．

を求めることができる．メールグループの登録ユーザは

これらセミナーに加えて VDEC では年 1 回，若手教それに回答する義務を負っているわけではないが，ほと官と学生を中心とした VDEC デザイナー・フォーラム

んどの場合，数時間から数日以内に経験豊かなユーザかを開催している．これはワークショップ形式の会合であらの支援を得ることができる．また，今まで蓄積されてり，企業・大学からの招待講演に交えて，参加者が設計きたメールグループの情報が VDEC の WEB 上で認証さ事例を持ち寄ってその成功談，失敗談を交換する．これれた VDEC ユーザへ公開され，教育上の資産として残から設計を始めたいと考えている学生・教官もここでさしていく仕組みになっている．ぜひこの仕組みを活用す

まざまなノウハウを得ることができる．特に平成 23 年

ることで問題解決の一助としていただきたい（図 1. 2）．

度から，VDEC 活動における表彰として「IEEE SSCS

VLSI チ ッ プ 試 作 支 援 に 関 し て は，STMicro 28 nm

Japan Chapter VDEC Design Award」の最終審査・表彰

FDSOI CMOS 試作を定常試作として開始し，ローム

を VDEC デザイナー・フォーラムの場で行っており，

0.18 μm CMOS，オンセミ─三洋半導体 0.8 μm CMOS

平成 26 年は，IEEE SSCS Japan Chapter VDEC Design

試作を実施した．

和さん，4 件の VDEC デザインアワード優秀賞，（モン附部門「Design To Test（D2T）」では，LSI のテストにテイロカンシオさん（岐阜大学），山口貴大さん（奈良先関する教育の充実とともに，設計とテストの架け橋を目

端科学技術大学院大学），速水一さん（奈良先端科学技術

指した研究が進められている．これまでの活動を振り返大学院大学），臼井隆弘さん（静岡大学）），6 件の VDEC

ると，VDEC 発足以来の活動の中で LSI 設計文化が根付

デザインアワード敢闘賞（王森レイさん（九州工業大学），

いた研究室や大学ではすでに活発な設計研究・教育が進

望月風太さん
（静岡大学），山崎翔悟さん（広島大学），大行している．図 1. 4 に VDEC を利用した研究成果の指島梓さん（京都工芸繊維大学），神田翔平さん（京都工芸

標として，VDEC に関係する発表文件数の推移を示す．

繊維大学），
上ノ原誠二さん（九州工業大学））を授与した．

単純に比較はできないが発表文献の数は増加傾向にあ

このようなセミナー，フォーラムを通じた教育システ

り，VDEC 発足以来，集積回路に関係する研究が活性化されていることが確認できる．

ているが，それでも実際の LSI 設計の場面では，さま図 1. 5 に VDEC に関係する発表文献の VDEC ファシ

ざまな困難に直面することが多い．初心者にとってはリティー利用状況を示す．論文執筆にあたり CAD ソ

CAD ソフトウエアのセットアップは最大の問題である．

フトウエアが幅広く利用されていることが確認できる．

セットアップの後も CAD ソフトウエアが発する“難解

CAD ソフトウエアはチップ設計だけでなくチップ試作

なエラーメッセージ”でとまどうことも多い．このようの準備段階で利用される場合が多いため，研究の基本ア

な場合に力を発揮するものが VDEC メールグループでイデアを実証するツールとしての貢献度も大きい．ま図 1. 2

VDEC2015_J.indb 3

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

平成 20 年 10 月に設置されたアドバンテスト社から寄第3Award として，奈良先端科学技術大学院大学の河村敏ムにより LSI 設計の基本的項目を学習できるようになっ

1-1

26

VDEC メーリングリストの過去記事

2015/07/17 13:37

た，研究論文には最先端のプロセステクノロジが好んでおり，MEMS 混載 CMOS メニューなどの充実を図って利用される傾向にあり世界的には 32 nm CMOS, 22 nm

いきたい．そのほかのファシリティーとして，LSI テス

CMOS による設計事例報告が増加しており，VDEC にターや FIB 加工装置，EB 描画装置などが研究目的に幅おいても最先端プロセステクノロジメニューの充実をは広く利用されることを期待する．

かっていきたい．加えて，More than Moore が叫ばれて

1-1
第

4

章 ＶＤＥＣ事業の紹介と平成 年度事業報告1

図 1. 3

VDEC を利用した発表文献数の推移

26

図 1. 4

VDEC2015_J.indb 4

VDEC ファシリティー利用状況

2015/07/17 13:37

1. 2

CAD ソフトウェアの整備ており，全国の国・公・私立大学・高専において教育・

平成 8 年度から整備を行っている CAD ソフトウエア

研究目的に限り利用できるようになっている．

は，平成 21 年度は表 1. 2. 1 に示すツール群を全国の大学に提供している．CAD ソフトウエアの利用は，図 1. 2. 1

VDEC の CAD の利用，および「1. 3 章」のチップ試に示す全国地域拠点校 10 箇所にライセンスサーバを設作の利用のためには，あらかじめユーザ登録が必要と置し，全国各大学の利用者が手許の計算機にインストー

なっているが，これまで VDEC に利用登録をしている

ルした CAD ソフトウエアを，最寄のライセンスサーバ（a）全国教官数および（b）その所属する大学数および（c）において認証を行うことで，ネットワークを利用した運CAD の利用申請があった研究室（教官）数の推移は図

用形態となっている．ライセンス数は CAD の項目ごと

1. 2. 2 の通りである．

に 100 から 1000 程度のフローティングライセンスとなっ
表 1. 2. 1

1-2

導入された CAD システム
メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーション， Cadence Design Systems, Inc.
論理合成，テスト生成，マクロセルを含むセルベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機能・回路シミュレーション，設計検証，回路抽出

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テスト生成．マクロセルを含むセルベースの配置配線
設計とバックアノテーション，回路シミュレーショ
ン，デバイスシミュレーション

Synopsys, Inc.

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システ
ムの設計，検証

Agilent Technologies

Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

図 1. 2. 1

VDEC2015_J.indb 55

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

用途

第

名称

26

全国地域拠点校

2015/07/17 13:37

1. 3
1. 3. 1VLSI チップ試作

VLSI チップ試作の推移の棒グラフは，試作品種数の順調な増加を表しており，

図 1. 3. 1 は，VDEC および，それに先行して行われた

VLSI 試作研究・教育に直接的に係わった学生数を表しパイロットプロジェクトでのチップ試作数の推移を示しているものと考えられることから，研究・教育効果が劇たものである．

的に向上していることが想像される．試作されたチッ

VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリは NEL社の CMOS 0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度
（1996年 度 ）の VDEC 発 足 後， 日 本 モ ト ロ ー ラ 社 の CMOS

1-3
第

6

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

126

1.2μm（平成 11 年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成 9 年度からはローム社の CMOS 0.6μm が加わった．さらに平成 10 年度には日立製作所の CMOS 0.35μm，平成 11 年度にはローム
社 0.35μm がそれぞれ加わった．また，IP 開発プロジェ
クトの一環として STARC 0.13μm の試作を行った．平成 13 年度から，日立製作所の CMOS 0.18μm のサービスを実施している．平成 14 年度は，広島大学岩田先生の主導の下に，VDEC と MOSIS の協力による試作サー
ビスを試行的に実施した．これは，TSMC，IBM といっ（a）
設計チップ品種数た海外のファブを MOSIS を経由することで格安で提供するものである．さらに，
東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μm SiGeBiCMOS のテスト試作を実施した．
平成 19 年度で終了した 90 nm CMOS の後継の先端プロセスの検討を平成 19 年度から開始し，平成 20 年度に
eShuttle 社の 65 nm CMOS による試作を開始した．さ（b）
設計チップ面積らに経済産業省 -STARC のプロジェクト「次世代半導体
回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の 40 nm CMOS による試作も開始した．一方で平成 23 年 9 月試作をもって CMOS
1.2μm を終了することとなったほか，平成 24 年度をもってルネサスエレクトロニクス社の 40 nm CMOS 試作が終了，平成 25 年 8 月シャトルをもって eShuttle 社の 65 nm CMOS 試作が終了した．CMOS 1.2μm の後継として，オンセミ─三洋半導体製造社の協力により平成
24 年 10 月に CMOS 0.8μm のテスト試作を実施し，平成 25 年度から定常試作として継続している．最先端試作としては，平成 25 年度からフランス CMP を介して（c）規格化した設計チップ面積

ST マイクロ社 FD-SOI 28 nm CMOS 試作を開始した．
図 1. 3. 1（a）は設計されたチップ品種数を示す．図中

VDEC2015_J.indb 6

図 1. 3. 1チップ試作数・面積推移

2015/07/17 13:37

プの品種数は，平成 14 年度に減少しているが，これはROHM 社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移
しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成 18 年度に 0.35μm が終了し，平成 19 年度以降 0.18μm への移行したことにより，試作数が 130 品種程度減少し，さらに平成 19 年度に ASPLA 90 nm CMOS 試作が終了し，
eShuttle 65 nm CMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも重なり，試作面積が大幅に減少する結果となっている．

図 1. 3. 2

VDEC チップ試作参加教員数・大学数の推移と

1-3

その累計

図 1. 3. 1（b）に設計されたチップ面積を示す．一方設計クセスするための「機密保持契約」締結教員数は，ロー作面積の傾向も併せて示す．こちらはまだ増加し続けてムの 0.18 um プロセスが 262 名，オンセミ三洋 0.8 um

いることから，プロセスの微細化に伴うチップ当たりおプロセスが 32 名となっている．

よび面積当たりの設計工数の増大が試作数，試作面積の減少主要因になっていることが考えられる．

1. 3. 2

平成 26 年度チップ試作概況

また，図 1. 3. 2 にこれまでに試作に参加した教員数，

平成 24 年度は，表 1. 3. 1 に示す日程でチップ試作を

大学数の推移およびその累計を示す．また，チップ試作行った．チップ試作の参加者・試作の内容は，第 2 章のに必要な設計規則などの，試作会社固有の機密情報にアチップ試作報告を参照されたい．

表 1. 3. 1

平成 26 年度チップ試作日程○ CMOS 0.8 um（オンセミコンダクター三洋半導体製造）
試作申込締切設計締切

納品・試作完了

平成 26 年度第 1 回

2014/ 7/14

2014/10/ 6

2014/12/18

平成 26 年度第 2 回

2014/12/29

2015/ 3/23

2015/6（予定）

試作申込締切設計締切

納品・試作完了

平成 25 年度第 5 回

2013/11/ 4

2014/ 1/27

2014/ 5/14

平成 26 年度第 1 回

2014/ 1/27

2014/ 4/21

2014/ 8/ 5

平成 26 年度第 2 回

2014/ 4/14

2014/ 7/ 7

2014/10/21

平成 26 年度第 3 回

2014/ 6/ 9

2014/ 9/ 1

2014/ 1/28

平成 26 年度第 4 回

2014/ 8/25

2014/11/17

2014/ 3/12

平成 26 年度第 5 回

2014/11/ 3

2015/ 1/26

2015/5 予定

試作申込締切設計締切

納品・試作完了

2015/ 1/ 5

2015/8 予定

1章 ＶＤＥＣ事業の紹介と平成 年度事業報告

試作プロセスにおける特性寸法で規格化した，規格化試

第7

量の指標として，図 1. 3. 1（c）に試作面積をそれぞれの

26○ CMOS 0.18 um（ローム）○ CMOS 28 nm（STMicro/CMP）

平成 27 年 1 月シャトル

VDEC2015_J.indb 7

2015/07/17 13:37

1. 3. 3

ライブラリ・設計フロー整備状況を行ってきている．平成 21 年度にはアナログ設計向けの設計キット（PDK）の構築をローム 0.18 um CMOS 向VDEC におけるチップ試作（主にディジタル LSI 試作）けに行った．現状では，VDEC における各プロセスの試では，設計ライブラリの整備が重要である．VDEC では，作において，利用可能なライブラリは表 1. 3. 2 に示すと

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

おりとなっている．

ルを利用して，平成 8 年度から順次ライブラリ整備事業
表 1. 3. 2

VDEC で利用可能なライブラリ

プロセス

名称

ローム提供
ライブラリ

1-3

内容

状況

・Synopsys 用論理合成ライブラリ
ローム提供
スタンダードセル，IO セル，
・VerilogXL 用シミュレーションライブラリ
RAM（セルはすべてブラックボックス）（CDROM にて配布） ・配置配線用 LEF/DEF ファイル・Synopsys 用論理合成ライブラリ

第8

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

1

作成者

ローム
0.18 μ m

京大ライブ
ラリ

京都大学小野寺研究室

・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

東大ライブ
ラリ

PDK

ライブラリ情報は京都大学小
野寺研究室，東大 VDEC にて
フロー構築
東京大学 VDEC

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Cadence Encounter 用配置配線ライブラリ
IC6.1 向け PDK

26

VDEC2015_J.indb 8

2015/07/17 13:37

1. 4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができな

間，に加え，VDEC EDA 環境におけるトランジスタレ

い存在である．平成 25 年度にも，CAD 利用のための技

ベル設計手法講習会・VDEC EDA 環境におけるトラン術セミナー，社会人のためのリフレッシュセミナー，若ジスタレベル設計手法講習会・VDEC 環境におけるデ手教官・学生のためのデザイナーズフォーラム等のセミ

ジタル LSI 測定講習会を VDEC 教員が講師となり開催

ナー，フォーラムを企画，実施した．

した．各コースに 40 名までの教員・学生の受講があり，【CAD 利用のための技術セミナー】

各ツールの使用方法や VDEC ライブラリを用いた VLSI
設計フローを修得している．また 3 月には上級者を対象可能な Cadence，Synopsys，Agilent など CAD ベンダー

Synopsys 3 種・4 日間，Agilent 1 種・1 日間行った（表のそれぞれの CAD ツールの操作方法等を各ツールベン

1. 4. 1）
．これら CAD 技術セミナーへの参加要望は非常ダーから講師を派遣していただき講習を行っている．まに大きく，これは CAD 技術セミナーに対する需要が依た，VDEC 環境での設計フローに関する講習も VDEC

然として大きなことを表しており，VDEC はこの状況にスタッフで実施している．平成 25 年度は，8 月と 9 月

対応し，大規模な CAD 技術セミナー開催の仕組みの整に初心者を対象とした第 1 回の CAD 利用のための技術備を行ってきた．従来，東大もしくは VDEC 拠点校でセミナーを東京大学 VDEC で実施した．この技術セミの開催であったが，今年度からは東大で開催し，それをナーでは，Cadence のツールを 2 種・5 日間，Synopsys

VDEC 拠点校へストリーミング配信を行い，各拠点校でツールを 3 種・5 日間，Agilent のツールを 1 種・1 日

も CAD 講習会の受講か可能となっている．

表 1. 4. 1

平成 24 年度 CAD 技術セミナー開催状況

2014/08/04-05

Synopsys IC Compiler 講習会

東京大学

9

2014/08/04-06

Synopsys IC Compiler 講習会

金沢大学

1

2014/08/04-07

Synopsys IC Compiler 講習会

名古屋大学

2

2014/08/04-08

Synopsys IC Compiler 講習会

京都大学

2

2014/08/04-09

Synopsys IC Compiler 講習会

広島大学

1

2014/08/06-07

Cadence OrCAD 講習会

東京大学

13

2014/08/06-08

Cadence OrCAD 講習会

東北大学

3

2014/08/06-09

Cadence OrCAD 講習会

名古屋大学

1

2014/08/06-10

Cadence OrCAD 講習会

長崎大学

5

2014/08/20

Agilent EMPro 講習会

東京大学

12

2014/08/21

Agilent EMPro 講習会

名古屋大学

3

2014/08/22

Agilent EMPro 講習会

京都大学

2

2014/08/23

Agilent EMPro 講習会

大阪大学

3

2014/08/21

Synopsys HSPICE 講習会

東京大学

17

2014/08/22

Synopsys HSPICE 講習会

東北大学

2

2014/08/23

Synopsys HSPICE 講習会

名古屋大学

1

2014/08/24

Synopsys HSPICE 講習会

京都大学

1

2014/08/25

Synopsys HSPICE 講習会

大阪大学

5

2014/08/26

Synopsys HSPICE 講習会

長崎大学

3

2014/09/02-03

VDEC EDA 環境におけるデジタル設計手法

東京大学

23

2014/09/04-05

VDEC 環境におけるトランジスタレベル設計講習会

東京大学

25

VDEC2015_J.indb 9

1-4
9

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告とした CAD 技術セミナーとして Cadence 2 種・5 日間，

第CAD 利用のための技術セミナーでは，VDEC で使用

26

2015/07/17 13:37

2014/09/17-18

Synopsys Design Compiler+Power Compiler 講習会

東京大学

13

2014/09/17-19

Synopsys Design Compiler+Power Compiler 講習会

金沢大学

1

2014/09/17-20

Synopsys Design Compiler+Power Compiler 講習会

京都大学

1

2014/09/17-21

Synopsys Design Compiler+Power Compiler 講習会

大阪大学

6

2014/09/24-26

Cadence IC61 Virtuoso Layout 講習会

東京大学

22

2014/09/24-27

Cadence IC62 Virtuoso Layout 講習会

金沢大学

3

2014/09/24-28

Cadence IC63 Virtuoso Layout 講習会

広島大学

1

2015/03/06

Synopsys TCAD 講習会

東京大学

10

2015/03/07

Synopsys TCAD 講習会

東北大学

7

2015/03/08

Synopsys TCAD 講習会

金沢大学

2

第

2015/03/09

Synopsys TCAD 講習会

名古屋大学

1

1

2015/03/10

Synopsys TCAD 講習会

大阪大学

4

2015/03/11

Synopsys TCAD 講習会

広島大学

3

2015/03/10

Agilent ADS Momentum 講習会

東京大学

10

2015/03/11

Agilent ADS Momentum 講習会

東北大学

4

2015/03/12

Agilent ADS Momentum 講習会

名古屋大学

1

2015/03/11

Synopsys XA+VCS mixed sim 講習会

東京大学

7

2015/03/12

Synopsys XA+VCS mixed sim 講習会

北海道大学

5

2015/03/13

Synopsys XA+VCS mixed sim 講習会

東北大学

5

2015/03/14

Synopsys XA+VCS mixed sim 講習会

広島大学

1

2015/03/18

Synopsys HSPICE 講習会

東京大学

17

2015/03/19

Synopsys HSPICE 講習会

北海道大学

3

2015/03/20

Synopsys HSPICE 講習会

東北大学

5

2015/03/21

Synopsys HSPICE 講習会

名古屋大学

1

2015/03/22

Synopsys HSPICE 講習会

京都大学

1

2015/03/23

Synopsys HSPICE 講習会

大阪大学

5

2015/03/24

Synopsys HSPICE 講習会

広島大学

1

2015/03/25

Synopsys HSPICE 講習会

長崎大学

2

2015/03/26

Synopsys HSPICE 講習会

宮崎大学

6

2015/03/12-13

Cadence OrCAD 講習会

東京大学

5

2015/03/12-14

Cadence OrCAD 講習会

北海道大学

4

2015/03/12-15

Cadence OrCAD 講習会

東北大学

3

2015/03/25-27

Cadence EDI 講習会

東京大学

6

2015/03/25-28

Cadence EDI 講習会

北海道大学

5

2015/03/25-29

Cadence EDI 講習会

名古屋大学

1

2015/03/25-30

Cadence EDI 講習会

大阪大学

7

2015/03/25-31

Cadence EDI 講習会

広島大学

1

1-4
10

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

26

VDEC2015_J.indb 10

2015/07/17 13:37

【社会人のためのリフレッシュセミナー】

会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることができ，大変効果的で有意義なセミナーとなった．

平成 25 年度には，平成 24 年度に引き続き，集積回路産業に携わる職業人を対象にリフレッシュ教育として

本年度は VLSI 設計に関する 5 つのコース，コース

VLSI 設計に関する最新かつ高度の知識・技術の習得を

A： ア ナ ロ グ 集 積 回 路 設 計 と 演 習（5/26～5/28 実 施 ），目的として，社会人向けの「VLSI 設計リフレッシュセ

コ ー ス D: デ ジ タ ル 集 積 回 路 設 計 と 演 習（6/3～6/5 実ミナー」を拠点大学教官および企業の第一線の設計者を施），コース M1: MEMS 設計と演習（6/12～6/13 実施），

講師に招き開催した（表 1. 4. 3）．

コース M2: MEMS 試作と評価（6/25-6/27），コース R:

このセミナーは主に社会人を対象として，演習を伴う

RF-CMOS 集積回路設計と演習（7/3～7/4 実施）
を開催し最新の VLSI 設計技術の実践的教育を行うもので，平成た．講師として大学・企業の集積回路研究・教育に携

10 年度に文部省専門教育課の支援のもとでスタートしわる教官や研究者を招聘し，VLSI 設計に関する講義やたが，今年度は（財）
電気電子情報振興財団の協力（共催）

最新の CAD ツールを使用した実習をはじめ，最先端のを得，また文部省高等教育局専門教育課，日本電子機械

VLSI 設計技術の紹介を行った．参加者はコース A，D，協会（EIAJ），システム LSI 開発支援センター（VSAC），

M1，M2，R そ れ ぞ れ 22 名，21 名，7 名，6 名，17 名

半導体理工学研究センター（STARC），日本応用物理学

であった．

1-4
第

11

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

126

図 1. 4. 2

表 1. 4. 3

リフレッシュ教育会場風景（東大 VDEC セミナー室）

リフレッシュセミナー開催状況

コース A : アナログ集積回路設計と演習（3 日間）
回路設計，回路シミュレーション
アナログ集積回路の特徴と役割
レイアウト設計，検証（DRC, LVS）
杉本泰博（中央大学）, 小野寺秀俊（京都大学）
小谷光司（東北大学）
コース M1 : MEMS 設計と演習（2 日間）
MEMS の基礎 1: 作製法
MEMS の基礎 2: 動作原理
機構設計
レイアウト設計
三田吉郎（東京大学）
コース M2 : MEMS 試作と評価（3 日間）

VDEC2015_J.indb 11

2015/07/17 13:37

CAD 設計・解析
リソグラフィ，エッチング，リリース
振動解析測定三田吉郎（東京大学）
コース D : デジタル集積回路設計と演習（3 日間）
VerilogHDL 記述
論理合成，配置配線，レイアウト検証
SRAM やアナログマクロの埋め込み
池田誠（東京大学）
コース R : CMOS-RF 集積回路設計と演習（2 日間）
変復調，多次元接続方式
回路の基本性能，トランシーバアーキテクチャ
要素回路，設計フロー

1-4
第

12

伊藤浩之（東京工業大学）

章 ＶＤＥＣ事業の紹介と平成 年度事業報告1【若手教官・学生のためのデザイナーズフォーラム】

した点，失敗事例と解決策，CAD 業界の裏話，研究室に於ける設計環境の構築法など，通常の研究会や学会など

学生および若手教官を対象とした VDEC LSI デザイ

では得ることのできない情報を共有し，大学または研究

ナーフォーラム（VDEC LSI Designers Forum）を開催し室の枠を越えて研究者が連携を深めることを目的としてている．VDEC LSI デザイナーフォーラムは，LSI 設計

いる．今年は，8 月に DA シンポジウムと共同で下呂温者が，互いの研究成果だけではなく，チップ設計で苦労

泉で開催された．31 人の参加者が集まる盛況であった．

26

表 1. 4. 4

デザイナーズフォーラムプログラム

8/29（金）時間
10:30-11:00

会場受付

11:00-13:00

VDEC デザインアワード 2 次選考 :ショートプレゼン & ポスターセッション & 投票集計

13:00-14:00

休憩（昼食）

14:20-14:30

開会の挨拶

14:30-15:20

プレナリー講演
富士通次世代テクニカルコンピューティング開発本部 LSI 開発統括部
第一技術部部長吉田利雄様
SPARC64 XIfx: Fujitsuʼs Next Generation Processor for HPC（小休憩）

15:30-18:00

VDEC デザインアワード ファイナリスト発表会

18:00-20:00

デザインアワード最終審査 & 表彰式 & 懇親会準備8/30（土） Ph.D. 企画セッション
時間
10:00-12:00

VDEC2015_J.indb 12

Ph.D. 企画セッション

2015/07/17 13:37

1. 5装置の整備・運用・利用公開

VDEC では，大型装置公開すなわち，1 研究室ではワイヤーボンディングまたはバンプ接合を可能とするセ取得・維持管理が困難な装置を VDEC で代表して管理

ミオートボンダー（Westbond 4700E）がクリーンルーム

し，ユーザーは無償または廉価に利用するというスキー内で利用可能である．さらに，MEMS 構造リリースプ

ムを，「CAD」「LSI マルチチップ」「テスト」とならぶ

ロセスの安定化のために Idonus 社の気相フッ酸エッチ

4 本柱の一つとして継続的に運用している．表 1. 5. 1 にング装置を導入した．

装置の一覧と利用公開の状況を示す．装置は VLSI 用大電子線描画装置 F5112+VD01 の平成 26 年 4 月 ~27 年

型テスターと，その他のプロセス装置とに大別でき，テ

3 月の利用実績は，合計 2074 枚で，前年（合計 1594 枚）

スターは武田先端知ビル 1F，プロセス装置は武田地下に比べて大幅に増加した．これは新型電子線描画装置がクリーンルームにある．プロセス装置は平成 24 年度よ

年度後半から本格稼働したためで，月平均描画枚数もり文部科学省「ナノテクノロジー・プラットフォーム」

160 枚→ 173 枚と，増加した．

体制を整備することができている（ナノテクノロジー・

できるだけ多く利用機会を設けたいという思想から，免プラットフォームについては 1.8 節を参照いただきた許を持っている人間から一定期間装置利用法を習得し，い．
）．平成 26 年度は，VLSI チップの高密度実装のため試験に合格したのち利用資格を与える「徒弟免許制度」の装置が導入されたことが特筆事項である．テレビカメ

を基本とした運用を行っている．利用者資格を有する者

ラを通じた目視による位置合わせ精度：XY ± 0.5μm，もしくはその同伴の場合によるスポット利用も可能であθ± 1 mrad を実現するフリップチップボンディング装る．個別の装置についての利用相談は，VDEC の教職員

置（Finetech Fineplacer Lamda，図 1），金ボールによるまでお寄せいただきたい．

表 1.5.1

装置一覧および利用公開状況項目
ロジック LSI テ
ストシステムVDEC2015_J.indb 13

装置名
EB テスター ：IDS10000

説明

利用公開状況

連絡先

動作状態におけるチップ表面の電位を観測することで動作・不良解析を行う．通
常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテストを行える．

整備中

LSI テスター ：ADVANTEST T2000

256 ピン，512 MHz までのデジタル回路のテストを行える．アナログオプションを
整備中．

試験公開中

回路修正用 FIB ：IDSP2X

LSI パ タ ー ン の 設 計 ミ ス 等 に よ る 配 線 公開中
ショート，オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能

IDSP2X@
vdec.u-tokyo.ac.jp

回路修正用
V400ACE

LSI パ タ ー ン の 設 計 ミ ス 等 に よ る 配 線 公開中
ショート，オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能．加工ガスによりバルクシリコンを
裏面から高速にポイントエッチング可能．

equipment@
vdec.u-tokyo.ac.jp

オートプローバ :PM-90-A

ウエハ上での LSI の動作検証を行うため 希 望 に 応 じのオートプローバ．上述の LSI テスター 利用可能とドッキングして使用することが可能で，
VDEC において標準ピン配置で試作したチップを測定するためのプローブカードを備えているequipment@
vdec.u-tokyo.ac.jp

アナログ・RF 測定装
置一式 ：HP4156B,
HP4284, etc

DC パラメータ測定，容量測定，ネットワー
クアナライザ，スペクトラムアナライザ
等の測定装置FIB ：equipment@
vdec.u-tokyo.ac.jp

1-5
13

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告装置の利用については，限られたスタッフのなかで，第に参加したことで，さらに多くのユーザーに対する支援

26

equipment@
vdec.u-tokyo.ac.jp

希 望 に 応 じ equipment@
利 用 可 能． vdec.u-totokyo.ac.jp
但 し VDEC
の業務によ
る利用を優
先とする

2015/07/17 13:37

アナログ・RF
測定システム

ナノテクノロジー・プラッ
トフォームの主な装置

1-5

低雑音マニュアルプ
ローバ ：Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6 本まで）のほか，50 GHzまでの測定が可能な高周波プローブを 2 本備える

低雑音・温度制御機構付きセミオートプロー
バ ：Süss Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウエハ温度を－ 50 ℃から 200 ℃まで制御可能．プローブカードによる測定．
GPIB を介した制御を行うことで半自動測定も可能

マスク描画・ウエハ直
描装置 ：F5112+VD01

半導体製造用 2.3 mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．参考
描画寸法 50 nm L/S．

公開中

大面積高速電子線描画
装置 ：F7000S-VD02

半導体製造用 2.3 mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．キャラクタプロジェクション機能により，円形や三角形，斜め線などの高速・高精細描画が可能．参考描画寸法 1X nm L/S．

公開中

塩素系プラズマエッ
チャー CE-S

Cl2，BCl3 を使った金属のプラズマエッチ
ングが可能．

公開中

シリコン深掘りエッチ
ング装置 MUC-21 ASEPegasus

ボッシュプロセスによる高速・高アスペ
クト比シリコン深掘りが可能．

公開中

FIB 装置 ：SII XVision
200TB

ガラスマスクの欠陥修正の他，断面観測の た め の 加 工 等 が 可 能． ナ ノ テ ク ノ ロ
ジー・プラットフォームにて利用可能．

公開中

ウェッジボンダー ：Westbond 7476D

25μm φアルミまたは金線によるウェッジ
ボンディングが可能

公開中

エポキシダイボンダー
Westbond7200C

精密マニュピレータにより，エポキシや銀ペーストを用いたチップ配置，細線の配線が可能

セミオートボンダー
Westbond4700E

18～25 μm φの金細線を用いたボールボン
ディングまたはボールバンプの形成が可能

精密マニュアルフリッ
プチップボンダー
Finetech Fineplacer
Lamda

15 mm 角までのチップ同士をテレビカメラで目視しながら接合することが可能．
ランプ加熱による熱接合（超音波オプショ
ン購入可能）位置合わせ精度 XY ± 0.5μm，
θ =1 mrad．

第14章 ＶＤＥＣ事業の紹介と平成 年度事業報告1

精密ボンディ
ングシステム系

26

図1

VDEC2015_J.indb 14

希 望 に 応 じ equipment@
利 用 可 能． vdec.u-totokyo.ac.jp
但 し VDEC
の業務によ
る利用を優
先とする
公開中

nanotech@sogo.t.u-tokyo.ac.jp

導入した精密マニュアルフリップチップボンダー（Finetech Fineplacer Lambda）

2015/07/17 13:37

1. 6

平成 27 年度の活動計画

平成 27 年度においても，従来の設計情報発信，CAD

設計ツール（Agilent: GoldenGate, ADS/RFDE）
を継続しツール提供，チップ支援，寄附部門「D2T」の活動を継てサポートするとともに，平成 17 年度より提供を受け続する．

ている Sharp 社 C ベース設計ツール（BachC）を継続してサポートする．平成 20 年度より提供を開始している【設計情報発信・セミナー開催】

TOOL 社レイアウト表示プラットフォーム（Lavis）に関

本年度は，平成 9 年度より継続している CAD ツー

しても利用状況に基づき継続を行うとともに，平成 23

ル利用法に関する技術セミナー，平成 10 年度から継続

年度からの SpringSoft 社の検証ツールは，SpringSoft 社

している社会人向けの「リフレッシュセミナー」，平成

が Cadence 社に買収され Cadence 社のツール群として8 年度より継続している若手のための「デザイナーズのサポートが継続されることになっている．また，回路フォーラム」を継続して開催する．教科書，教材の整備

シミュレーションツール（Silvaco）ツールに関してもサ

充実を行なうことを予定している．試作チップ数の増加

ポートを継続する．

および拠点校に設置されている LSI テスター利用法のセ

平成 27 年度は，平成 26 年度から引き続きローム株式

ミナーも継続して開催するとともに，寄附部門「D2T」

会社の 0.18μm CMOS プロセス，CMP シャトルに乗る主導によるテスト技術に関するワークショップ開催，遠形で ST CMOS FDSOI 28 nm およびオンセミ─三洋半導

隔地からのテスト利用に関す試みなどを推進する．

体 0.8μm CMOS を定常試作として継続する（すでに一部の試作は進行中である）さらに平成 26 年度末で終了し【CAD ツール提供】

た NEDO プロジェクトの成果を受ける形でルネサスエ

上流設計（Cadence, Synopsys），中流設計（Synopsys,

レクトロニクス社により SOTB CMOS 65 nm 試作を開Cadence），下流設計（Cadence）の各基本ツールを，平始する．チップの組み立てはジェイデバイス社への委託

成 27 年度もサポートしていく．これに加え平成 14 年

を中心として，多様な組立に応じられる仕組みの構築を度から導入した設計検証（Mentor: Caribra, ModelSim,

目指す．なお，一部のチップ試作に関しては試作申込数

Handel-C 等），平成 16 年度から導入したアナログ RFが少ない場合に試作キャンセルとなることがある．

表 1. 7. 1

VDEC チップ試作スケジュール（平成 27 年度）【CMOS 0.8μm 2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 27 年度第 1 回

2015/ 4/13

2015/ 7/ 6

2015/ 9/28

2015/12/28

平成 27 年度第 2 回

2015/10/ 6

2015/12/29

2016/ 3/22

2016/ 6/20

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 27 年度第 2 回

2015/ 1/19

2015/ 4/13

2015/ 7/ 6

2015/10/30

平成 27 年度第 3 回

2015/ 3/ 9

2015/ 6/ 1

2015/ 8/24

2015/12/11

平成 27 年度第 4 回

2015/ 6/ 1

2015/ 8/24

2015/11/16

2016/ 3/18

平成 27 年度第 5 回

2015/ 8/10

2015/11/ 2

2016/ 1/25

2016/ 5/20

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

くものと予想されるが，LSI テスト技術および，VDEC

15【チップ試作支援】第にともない，チップ動作検証に対する要望が増大してい

1-6

26

【CMOS 0.18μm 1P5M（+MiM）】 ローム株式会社【FD-SOI CMOS 28 nm 1P10M】 ST マイクロ社
CMP の予定の通り．
【SOTB CMOS 65 nm】 ルネサスエレクトロニクス社
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 27 年度第 1 回

2015/ 1/26

2015/ 6/ 1

2015/ 7/13

2016/ 1/ 5

平成 27 年度第 2 回

2015/ 7/28

2015/12/ 1

2016/ 1/12

2016/ 7/ 6

VDEC2015_J.indb 15

2015/07/17 13:37

1. 7

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します．
[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生：

神戸大学

瀧和男教授 （同社，代表取締役社長）

事 業 内 容：（1）Hyper LSI Design（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）
オリジナルライブラリ／ IP の販売（4）
チップ受託開発

1-7
第16

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

126[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
代表の先生：

大阪大学

白川功名誉教授 （同社，取締役）

事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）
システムソリューション提供 / 設計支援ツール開発及び販売[3] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：

九州工業大学

中村和之教授 （同社，代表取締役）

事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発（2）
メモリ LSI 自動設計ツールの開発[4] 株式会社エイアールテック （http://www.a-r-tec.jp/）
代表の先生：

広島大学

岩田穆名誉教授 （同社，代表取締役）

事 業 内 容：（1）
アナログ・RF 回路混載 SoC 設計開発業務（2）
基板雑音解析業務
（3）
企業との協力と人材育成[5] 有限会社石島電子技研 （http://www.ops.dti.ne.jp/~ishijima/rd/）
事 業 内 容：（1）
ハードウエア開発（2）
ソフトウエア開発(3) システム・コンサルティング

VDEC2015_J.indb 16

2015/07/17 13:37

1. 8

超微細リソグラフィー・ナノ計測拠点

ムを工学部総合研究機構と共同で運用し，オープンな拠

公的機関による利用 7（6）件，⑤東京大学による利用（共点として全国の学・産・官に広く公開している．H23 年

同研究を含む）109（100）件である．企業による利用が激で終了したナノテクノロジーネットワーク事業に引き続増していることが特筆され，これはナノプラット開始

き，東京大学を代表して H24 年度より開始された文部

後 3 年目を迎え，制度の存在を前年度以前に知った利用

科学省ナノテクノロジープラットフォームの微細加工実者が実際に利用を開始したためと考えられる．最も利用

施機関となって，「超微細リソグラフィー・ナノ計測拠点」

されている装置は電子線描画装置 F5112+VD01 であり，を運営している．一研究室では取得維持が困難な装置群

ナノプラット支援開始日 2014 年 4 月～2015 年 3 月の間を，組織的に維持管理し，学内外，特に学外の企業に公に，月平均 154.74 枚（1857 枚）描画を行った．外部共用

開するというプロジェクトである．VDEC の微細加工拠率は 99％，すなわち，利用可能な日には必ず誰かが利点は，株式会社アドバンテスト社製の量産向け高速電子用をしていたという結果であった．月平均利用回数が前

線描画装置を改造して，1 cm 角から 8 インチ丸までの年比で 6 描画減少した理由は，利用の一部が新型装置

任意形状にまで描画できるようにした F5112+VD01 なら

F7000S に 移 行 し た た め で，2014 年 7 月～2015 年 3 月

びに後継機 F7000S-VD02 を核に，武田先端知スーパーの F7000S-VD02 の利用回数（217 枚）を加えると月平均クリーンルームでの活動を支援している．また，VLSI

172.8 枚（2074 枚）となり，統計を取り始めた 2000 年（当ファウンドリ活動の日本代表という立ち位置を最大限利時の年間描画枚数は 460 枚）以来過去最高の利用記録と用し，「フェニテックセミコンダクター」プロジェクトなった．年度による利用枚数の変化を図 1 に示す通り，との協業により，VLSI を VDEC で試作し，ナノテクプ

右肩上がりの成長を続けている．経験豊富な技術支援者

ラットで後加工するという新たな「More-Than-Moore」のアテンドによる技術補助利用，技術代行利用も好評を系の研究支援スキームを運用している．実績は極めて博しており，さらなる利用の向上が期待できる．

好調であり，平成 26 年度の「利用報告書」は 179 件
で，前年度比 20％増の大幅増加であった．内訳は，①

URL：http://nanotechnet.t.u-tokyo.ac.jp/

大企業による利用 17（9）件，②中小企業による利用 10

1-8
17

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告（3）件，③東京大学以外の大学による利用 36（32）件，④

第VDEC では，武田先端知ビルスーパークリーンルー

26

図1

VDEC2015_J.indb 17

VDEC 電子線描画装置の月あたり平均描画枚数

2015/07/17 13:37

第 2 章「アドバンテスト D2T 寄附研究部門」
平成 26 年度活動報告

2. 1 「アドバンテスト D2T 寄附研究部門」の紹介
2. 1. 1

アドバンテスト D2T 寄附研究部門
設立の趣旨

これまでの VDEC の活動を通じ，多くの大学・高専

2. 1. 2 アドバンテスト D2T 寄附研究部門
構成員
特 任 講 師 池野理門

で VLSI 設計・試作文化が根付き，活発な設計研究・教助

育活動が行われています．

共同研究員 山口隆弘（株式会社アドバンテスト研究所）

このような状況の中，株式会社アドバンテストからの寄附金により，「アドバンテスト D2T 寄附研究部門」が教 Nguyen Ngoc Mai Khanh

共同研究員 石田雅裕（株式会社アドバンテスト）
事務補佐員 岡崎真紀子

2007 年 10 月に VDEC 内に設立されました．
「アドバン
テスト D2T 寄附研究部門」は，全国の学生に VLSI の設計からテストまで一貫した研究・教育環境を提供することで，テスト設計の専門家となりえる人材を育成するとともに，SoC の設計に関する研究を支援することを目的としております．従来，VDEC では VLSI の「設計・試作」

2-1
第 章 「アドバンテスト D2T 寄附研究部門」平成

18

2という面からの活動を重点的に行ってまいりましたが，「設計」だけでなく「テスト」の観点からも研究・教育の中心拠点となるべく“Design to Test
（D2T）”の理念のもと，国内の大学・高専における「テスト研究・教育」の拠点としての活動を行っています．
当部門はこれまで 2007 年 10 月～2010 年 9 月にかけての第 1 期と 2010 年 10 月～2013 年 9 月にかけての第2 期の各 3 年間のプロジェクトを遂行してきました．現
在は，株式会社アドバンテストのご厚意により，2013
年 10 月からの 3 年間を第 3 期プロジェクト期間として，活動を継続させていただいています．今年度は，第 3 期の中間年度にあたり，研究，教育，シンポジウム等の多岐にわたる活動を行ってまいりました．これらについて
は，続く各章においてそれぞれ報告いたします．
D2T 寄附研究部門では，今後も設計とテストの融合された分野での研究活動を行うとともに，上記のような活動を継続して参ります．

年度活動報告26

VDEC2015_J.indb 18

2015/07/17 13:37

2. 2 「第 9 回 D2T シンポジウム」開催報告
2014 年 8 月 26 日（木）に，東京大学武田ホールにおいめて御礼申し上げます．

て「第 9 回 D2T シンポジウム」を開催いたしました．

招待講演者の方々はいずれもそれぞれの分野での第一“System, Circuit, and Testing of Ultra-Low Voltage

人者であり，また講演会やパネルディスカッションでは

VLSI”のテーマ通り，LSI の極低電圧動作に関連するプ会場も含めて多くの質疑が交わされるなど，参加者の皆ロセス・デバイス・テクノロジー，回路設計，システ様にも有意義な一日を過ごして頂けたのではないでしょム設計，そしてテスト技術に至るまでの幅広い分野にうか．

おける国内外からの 8 件の講演と，“FD SOI for analog-

D2T シンポジウムは今後も継続的に開催していく予

digital compatibility in ultra-low voltage era”と題したパ定であり，すでに次回の「第 10 回 D2T シンポジウム」

ネルディスカッション，さらに夜の懇親会まで盛りだくの準備も始まっています．次回も第 9 回と同じ時期に開さんのシンポジウムとなりました．また，ご参加者頂い催することが決定しておりますので，また多くの皆様にた人数も過去最多となる 180 名超を数え，大学・企業を参加いただければと願っております．

問わずこちらも幅広い方々にご参加頂けましたこと，改2-2
第 章 「アドバンテスト D2T 寄附研究部門」平成192

年度活動報告26

VDEC2015_J.indb 19

2015/07/17 13:37

第 9 回 D2T シンポジウム開催プログラム

2-2

10:00

Opening Remarks
Kunihiro Asada (Director, VLSI Design and Education Center, The University of Tokyo)
Yoshiaki Yoshida (Director, Advantest Corporation)

10:15“Activities of ADVANTEST D2T Research Division, VDEC”
Rimon Ikeno (The University of Tokyo)

10:25

Session 1“Phase Noise and Jitter in Circuits: Origins, and How They Affect Signals”
Asad A. Abidi (University of California, Los Angeles)“Numerical and Theoretical Analysis on Voltage and Time Domain Dynamic Range of Scaled CMOS Circuits”
Toru Nakura (The University of Tokyo)“A Subsampling Stochastic Coarse-Fine ADC with SNR 55.3dB and >5.8TS/s Effective Sample Rate for an on-Chip
Signal Analyzer”
Takahiro J. Yamaguchi (Advantest Laboratories)

12:00

Lunch

13:15

Session 2“Present Status of Characteristics Variability in Advanced MOSFETs”
Toshiro Hiramoto (The University of Tokyo)“Process and Design Differentiations at Ultra-Low-Voltage in UTBB FDSOI 28nm”
Philippe Roche (ST Microelectronics)“Ultralow-Voltage Design and Technology of Silicon-on-Thin-Buried-Oxide (SOTB) CMOS for Highly Energy EfficientElectronics in IoT Era”
Nobuyuki Sugii (Low-power Electronics Association & Project)

15:15

Coffee Break

15:45

Session 3“Cross-Layer Approaches for Variation-aware System Design”
Mehdi B. Tahoori (Karlsruhe Institute of Technology)“30-Gb/s Optical and Electrical Test Solution for High-Volume Testing”
Daisuke Watanabe (Advantest Corporation)

16:50

Break

17:00

Panel Discussion“FD SOI for analog-digital compatibility in ultra-low voltage era”
Moderator: Toshiro Hiramoto (The University of Tokyo)
Panelists: Asad A. Abidi (University of California, Los Angeles),Philippe Roche (ST Microelectronics),
Nobuyuki Sugii (Low-power Electronics Association & Project),Mehdi B. Tahoori (Karlsruhe Institute of Technology)

18:20

Closing Remarks

18:30

Reception

第 章 「アドバンテスト D2T 寄附研究部門」平成20

2

年度活動報告26

VDEC2015_J.indb 20

2015/07/17 13:37

2. 3

研究活動報告time（TAT）の露光技術としての期待が大きい一方で連続時間量子化法のタイミング雑音測定への応用

低いスループットや，ビーム形状に起因する図形再現

山口隆弘，Nguyen Ngoc Mai Khanh，池野理門，小性に課題があるとされている．本研究では，キャラク

松聡，浅田邦博

タプロジェクション（Character Projection; CP）方式

確率的コンパレータ群を用いた新しい信号遷移エッを活用しながら上記の課題を克服し，MEMS やフォ

ジ検知回路を考案した．この回路は確率的性質を利用

トニクス等の幅広い露光対象に対して有効な高速電子

してデータの収集を高速化しテスト品質を向上する．

線直描環境の研究を行っている．

また，コンパレータのオフセット特性や対称性の向今年度は，可変成形ビーム（Variable Shaped Beam;

上を目指し，差動動作に基づく試作回路を作成した．

VSB）方式において図形歪を生じ易い円弧や斜辺図形

このチップにより，回路の確率的挙動のより高精度なを高精度に露光するためのレイアウト・データ変換手評価が期待される．またこのチップはサブレンジ・オ法を提案した．本手法を光導波路等の実用的なデバイ

ンチップサンプラ・アーキテクチャのための回路要素

ス構造に適用することにより，EB ショット数の削減を全て実装しており，今後システムレベルの実証実験

効果が確認された．さらに，こうしたデバイス構造をの準備を進めている．

試作して加工形状の評価を進めるとともに，他大学等の研究グループとも協力しながら，デバイス性能への影響についても評価の準備を進めている．

電源品質試験技術の研究
石田雅裕，松川慧，池野理門，名倉徹，浅田邦博
半導体プロセスの微細化により電源電圧が低下する
増加傾向にある．このため，相対的にデバイス電源の電圧誤差・ノイズが増大し，デバイス試験時／実動作時の電源品質（パワーインテグリティ）が重要となっている．
本研究では，半導体デバイスのオンチップ電源ノードにおける電源品質を評価する技術（電源品質試験技術，
電源ネットワーク・モデル化技術）の構築を目指す．
本年度は，電源品質不良を検出する電源品質試験手法の原理確認のために試作した TEG チップの評価実
験系構築をおこなった．電源ネットワーク・モデル化技術については，電源品質の測定に基づいてオンチッ
プ電源ネットワークの回路モデルを導出するアルゴリ
ズムを検討し，計算機シミュレーションによる原理確認を行った．また，実用性評価のため，CMOS で設計した回路レイアウトから抽出した電源ネットワークと提案手法で算出された電源ネットワーク・モデルの多様な露光対象に対応した高速かつ高精度な電子線直描
露光手法の研究2

26

年度活動報告比較実験を進めた．

21

第 章 「アドバンテスト D2T 寄附研究部門」平成

一方で，高集積化により半導体デバイスの電源電流は2-3

池野理門，丸山智史，三田吉郎，池田誠，浅田邦博
電子線直描（Electron Beam Direct Writing; EBDW）
によるマスクレス露光は，安価かつ短 turn-around

VDEC2015_J.indb 21

2015/07/17 13:37

2. 4

研究発表

論文誌
[1]

Satoshi Komatsu, Takahiro J. Yamaguchi, Mohamed

国際会議・国際シンポジウム・
国際ワークショップ

Abbas, Nguyen Ngoc Mai Khanh, James S. Tandon,[1]

Komatsu, Kunihiro Asada, “A subsampling stochastic

Using a Group of Unbalanced CMOS Arbiters,” IEICE

coarse-fine ADC with SNR 55.3 dB and >5.8 TS/s effec-

TRANSACTIONS on Fundamentals of Electronics,

tive sample rate for an on-chip signal analyzer,” 2014

Communications and Computer Sciences Vol.E97-A

IEEE International Symposium on Circuits and Systems

No.3 pp. 777-780, March 2014.
[2]

James S. Tandon, Takahiro J. Yamaguchi, Satoshi

Kunihiro Asada, “A Flash TDC with 2.6-4.2ps Resolution

Rimon Ikeno, Takashi Mar uyama, Satoshi Komatsu,（ISCAS）, pp. 93-96, June 2014.
[2]

Masahiro Ishida, Takashi Kusaka, Tor u Nakura,

Tetsuya Iizuka, Makoto Ikeda, Kunihiro Asada, “ASatoshi Komatsu, and Kunihiro Asada, “Statistical

Structured Routing Architecture for Practical Application

Silicon Results of Dynamic Power Integrity Control ofof Character Projection Method in Electron-Beam

ATE for Eliminating Overkills and Underkills,” IEEE

Direct Writing,” IEICE Transactions on Fundamentals ofElectronics, Communications and Computer Sciences,Vol. E97-A, No. 8, pp. 1688-1698, August 2014.

International Test Conference, pp. 1-10, October 2014.
[3]

Takahiro J. Yamaguchi, James S. Tandon, Satoshi
K om a t s u , K u n i h i r o A s a d a , “ A N ov el Cir cuit f o r
Transition-Edge Detection: Using a Stochastic
Comparator Group to Test Transition-Edge,” 2014
IEEE 23rd Asian Test Symposium（ATS）, pp. 168-173,

2-4

November 2014.

第 章 「アドバンテスト D2T 寄附研究部門」平成222

年度活動報告26

VDEC2015_J.indb 22

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第3章
チップ試作結果報告

VDEC2015_J.indb 23

2015/07/17 13:37

3.

1

試作ラン別一覧

平成２５年度第２回オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08132）
題

名ニューロン CMOS インバータを用いたＡＤ変換回路
PLL 信号追跡に基づく検波機構の試作
0.8um CMOS プロセスを用いた高速光検出器の検討
MEMS マイクロロボットの歩行動作を生成するパルス形ハード
ウェアニューロンモデル
パルス形ハードウェアニューロンモデルの素子測定用 TEG チッ
プ

大

学

名

東海大学大学院産業工学研究科

研

究

者

掲載頁

藤本 邦昭，原田 裕二郎

35
35

大阪大学基礎工学研究科

本谷 進二，塩見 英久

金沢大学理工研究域

飯山 宏一

金沢大学大学院自然科学研究科

刑部 遼一

35

日本大学理工学部

日高 智浩，内木場 文男，齊藤 健

36

日本大学理工学部

日高 智浩，内木場 文男，齊藤 健

36

平成２６年度第１回オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08141）
題

名

大

学

名

研

究

者

掲載頁

アナログ TEG

金沢大学理工研究域

北川 章夫

37

シュミットトリガ回路を用いた電圧制御発振器

東海大学大学院産業工学研究科

藤本 邦昭，原田 裕二郎

37

アクティブノイズコントロール用アナログ回路

名古屋工業大学工学研究科

加藤 正史，山中 星良

37

ハウリング低減用アナログ回路

名古屋工業大学工学研究科
都城工業高等専門学校電気情報工学科

低消費電力アナログ TEG

都城工業高等専門学校専攻科機械電気工学
専攻

MEMS マイクロロボットの歩行動作の駆動回路に用いるパルス
形ハードウェアニューロンモデル

日本大学理工学部

加藤 正史，Nallathambi Anusuya
田中 寿

38

福丸 元

38

杉田 和貴，内木場 文男，齊藤 健

38

平成２５年度第５回ローム CMOS 0.18um 試作 （RO18135）
題

名SPAD アレイの出力回路
ストレス印加による閾値電圧変化について初期検討するための3-1

単体トランジスタ TEG
低電圧動作レベルシフタ

24

第
３
章
チ
ッ
プ
試
作
報
告

低電力可逆演算回路
超高速ローリングシャッターCMOS イメージセンサの実証実験
用チップ
低周波数発振可能な CPG モデルの試作
高集積化のための低周波発振可能な細胞体モデルの試作
３状態制御方式電流モード昇圧型 DC-DC コンバータと電力計
算回路の試作集積化神経プローブシステム用信号処理回路
Time analog to digital converter プロトタイプの試作

大

学

名

東京大学工学系研究科
東京大学生産技術研究所
東京大学生産技術研究所

遅延故障および断線故障テスト用回路の試作
視線検出機能を統合した列並列処理構成 CMOS イメージセンサ
チューニング機構を搭載した可変 RCPF と確率的フラッシュ
AD 変換器の試作

究者

邦博
Anil Kumar，水谷 朋子，平本 俊郎
染谷 晃基，更田 裕司，高宮 真，
桜井 貴康

掲載頁
39

39

39

横浜国立大学大学院工学府

井上 孔佑

横浜国立大学大学院工学研究院

吉川 信行

40

東京理科大学工学研究科

大高 俊徳，浜本 隆之

40

日本大学理工学研究科電子工学専攻

二瓶 乃亮

日本大学理工学部

佐伯 勝敏

日本大学理工学研究科電子工学専攻

奥山 敦司

日本大学理工学部

佐伯 勝敏

中央大学大学院理工学研究科

人，渡辺 啓，土田 高志，安倍 幹織

東北大学医工学研究科

田中 徹

40

41

杉本 泰博，古川 達也，小舘 直
41

長崎総合科学大学工学部

清山 浩司

東北大学工学研究科

長沼 秀樹，谷 卓治

横浜国立大学工学府

林 賢志，足立 武彦

42

Le Duc Hung，Hoang Trong
Thuc，Luu Xuan Vy

42

University of Science Ho Chi Minh
テキストを音声に合成するシステム （ TTS ）研楊 驍，朱 弘博，名倉 徹，浅田CityFaculty of Electronics and Telecommunications
電気通信大学情報理工学研究科

範 公可，石橋 孝一郎

徳島大学大学院先端技術科学教育部

梅津 翔一，櫻井 浩希，山下 淳，

徳島大学大学院ソシオテクノサイエンス研

宮本 陽平，西條 慎吾，末永 翔平

究部

四柳 浩之，橋爪 正樹

金沢大学理工学域

秋田 純一

北見工業大学大学院工学研究科

41

杉本 俊貴，伴内 優貴，吉澤 真
吾，谷本 洋4243
43

アナログ回路用ライブラリおよび素子評価 TEG の試作
ΔΣ-Time to Digital Converter
偶数段リング発振回路の設計マージン及び特性評価用 TEG
低電圧 CMOS アナログ回路の試作

高知工科大学システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良，板坂 直哉，山田 健太
坂東 拓弥

法政大学理工学研究科

嘉藤 貴博

法政大学理工学部

安田 彰

44

福田 智宏

44

九州工業大学情報工学府

石毛 勇也，藤井 達矢，森谷 雄

明治大学理工学研究科

Wide Input range CMOS rectifier and Low voltage，low
power reference circuits design
電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによる HMDR ROM を利用した AES 暗号回路
サイドチャネル攻撃対策 AES と PUF 技術を用いた耐タンパ認証システム向けのセキュア LSI
漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用
TEG チップ

レーザ照射によるフォールト攻撃の検証用 TEG チップ太，満田 亮LI QIANG，Wang Jing，Yasu-

Waseda UniversityIPSkaki Inoue

立命館大学理工学研究科

中井 綱人，浅川 俊介

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
立命館大学総合理工研究機構

中井 綱人，浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

中井 綱人，浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充
藤野 毅

立命館大学理工学研究科

中野 将志，浅川 俊介

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

43

44

45

45

45

46

46

0.18μmCMOS プロセスを用いたパッチクランプ測定システム

慶應義塾大学理工学部

中野 誠彦

の改良

慶應義塾大学理工学研究科

川島 拓也，四ツ田 大樹

46

オンチップ太陽電池の開発

東洋大学総合情報学部

堀口 文男

47

オンチップ太陽電池の開発

東洋大学総合情報学部

堀口 文男

47

出井 良明，山根 梨江，井上 泰

液中オンチップ微粒子操作用非接触電力伝送集積回路

大阪大学大学院工学研究科

ReRAM / NAND フラッシュメモリハイブリッド SSD 向け電源

中央大学理工学部

石井 智也，竹内 健

回路中央大学研究開発機構

上口 光，蜂谷 尚悟

48

ホールセンサアレイ TEG チップ

豊橋技術科学大学電気・電子情報工学系

村上 裕二，井美 椋太

48佑，松岡 俊匡

47

平成２６年度第１回ローム CMOS 0.18um 試作 （RO18141）
題

名

大

学

名

Parallel Nearest-Hamming-Distance Search Circuits based

東京大学大規模集積システム設計教育研究

on a Competitive Latching Technique

センター

CMOS 単一光子アバランシェダイオード

東京大学工学系研究科

研

究

者

朱 弘博 ，浅田 邦博
楊 驍，朱 弘博，名倉 徹，浅田

掲載頁
49

3-1

邦博

49

東京大学 VDEC

Mai-Khanh Nguyen N.

49

統計処理型コンパレータ，センサ TEG

金沢大学自然科学研究科

真田 圭，藪見 啓輔

50

シリアルインターフェイス，擬似乱数発生回路，スキュー調整
回路，フラッシュ ADC の試作

芝浦工業大学理工学研究科
芝浦工業大学工学部郎，石井 雅樹

無線通信回路（ミキサ、振幅ディテクタ、発振器）

東京大学生産技術研究所

High-Precision Probe System for Near-Field Magnetic
Measurements on Cryptographic LSIs

加島 祐大，山崎 浩平，矢崎 裕太
50

佐々木 昌浩井口 俊太，李 承俊，濵松 昌宗，
更田 裕司，高宮 真，桜井 貴康

50

標準 CMOS プロセスを用いたオンチップスピーカー

東京大学生産技術研究所

更田 裕司，高宮 真，桜井 貴康

51

単一磁束量子/CMOS ハイブリッドメモリシステム試作

横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

佐々木 悠太吉川 信行

51

Δ∑変調器および逐次比較 A/D 変換器の基本検討用 TEG

上智大学理工学部

InAs ナノワイヤ/CMOSΔΣ変調器集積化の基本検討用チップ
メモリネットワークベースアクセラレータ

石田 宇一，小原 一馬，山﨑 雄
介，和保 孝夫

51

上智大学理工学部

島本 一成，和保 孝夫

52

奈良先端大情報科学研究科

姚 駿，中島 康彦，清水 怜

52

立命館大学理工学研究科

中野 将志，浅川 俊介

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

西村 隆志，竹内 章浩，浅川 俊介

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

0.18μmCMOS プロセスを用いたパッチクランプ測定システムの改良

慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦
川島 拓也，四ツ田 大樹

53

断熱的サブスレッショルド論理回路

岐阜大学大学院工学研究科

加藤 和成，高橋 康宏，関根 敏和

53

レーザ照射によるフォールト攻撃対策の検証用 TEG チップ

MDR-ROM を用いたサイドチャネル攻撃対策 AES 兼用 PUF 回
路

52

53

25

第
３
章
チ
ッ
プ
試
作
報
告

パワーインテグリティチップ 1

芝浦工業大学理工学研究科

市村 航

54

パワーインテグリティチップ 2

芝浦工業大学理工学研究科

市村 航

54

平成２６年度第２回ローム CMOS 0.18um 試作 （RO18142）
題

名

究

者

掲載頁
55

東京大学工学部

鹿野 真弘

55

ストレス印加によるノイズマージンの影響を調べる SRAMTEG

東京大学生産技術研究所

無線通信回路（サンプラー・復調器，コンパレータ，発振器）

東京大学生産技術研究所

低電力 40MHz リラクゼーションオシレータ

東京大学生産技術研究所

単一磁束量子/CMOS ハイブリッドメモリシステム試作１

長尾 光晋，水谷 朋子，小林 正治，平本 俊郎
李 承俊，濵松 昌宗，更田 裕司，
高宮 真，桜井 貴康
本田 雅宣，羅 丹，更田 裕司，高55

56

宮 真，桜井 貴康

56

金沢工業大学工学部電気系

九里 悠太，馬渕 将成，井田 次郎

56

横浜国立大学大学院工学府

井上 孔佑

横浜国立大学理工学部

安井 雄紀

横浜国立大学大学院工学研究院

吉川 信行

横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

佐々木 悠太
吉川 信行

57

57

横浜国立大学大学院工学府

佐々木 悠太横浜国立大学大学院工学研究院

吉川 信行

方形波発振回路を用いた CPG モデルと高集積細胞体モデルの試作

日本大学理工学研究科電子工学専攻
日本大学理工学部

奥山 敦司，二瓶 乃亮
佐伯 勝敏

58

集積化イメージセンサのノイズ特性評価用 TEG

茨城大学工学部

木村 孝之

58

単一磁束量子/CMOS ハイブリッドメモリシステム試作２57

ダイナミック共通ソース積分器を用いた低消費電力Δ∑変調器

上智大学理工学部

小原 一馬，和保 孝夫

58Time analog to digital converter の試作

横浜国立大学工学府

林 賢志，足立 武彦

59

インダクタおよび発振器評価 TEG

呉工業高等専門学校電気情報工学科

外谷 昭洋

59

法政大学理工学研究科

渡邉 裕紀

法政大学理工学部

安田 彰

59

偶数段リング発振回路、スタック型回路構造による中間電位安定性評価回路、及び低消費電力 Ratioless SRAM 回路

九州工業大学情報工学府

福田 智宏，久保 直也，近藤 敬宏

60

赤外線アレイセンサの間欠動作制御と人物検知演算を行うコン立命館大学理工学研究科

人見 達郎

トローラ

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
大阪産業大学工学部

上口 翔大，浅川 俊介
熊本 敏夫

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
立命館大学総合理工研究機構

中井 綱人，堤 大樹，浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

ジッターシェーパー回路

チ
ッ
プ
試
作
報
告

研

動的電化注入による電源共振ノイズ低減回路試作チップ

低電力可逆演算回路

第
３
章

名

岸田 亮，大島 梓，小林 和淑

評価 TEG

26

学

京都工芸繊維大学電子システム工学専攻

環境 RF 発電向け Gate Controlled Diode、整流回路の寄生容量3-1

大リングオシレータを用いたアンテナダメージ評価回路

人物検知用赤外線アレイセンサ対応低消費電力 AFE 回路

サイドチャネル攻撃評価用 AES 暗号回路

60

立命館大学理工学研究科

中野 将志，浅川 俊介

TEG チップ（1）立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充
藤野 毅

レーザフォールト攻撃におけるメタルシールドの影響検証用

60

61

61

0.18μmCMOS プロセスを用いたパッチクランプ測定システム

慶應義塾大学理工学部

中野 誠彦

の改良

慶應義塾大学理工学研究科

川島 拓也，四ツ田 大樹

61

低電圧 CMOS オペアンプおよび電流リファレンス回路

埼玉工業大学大学院工学研究科

秦 志剛，吉澤 浩和

62

オンチップ太陽電池の開発

東洋大学総合情報学部

堀口 文男

62

オンチップ太陽電池の開発

東洋大学総合情報学部

堀口 文男

62

東北大学工学研究科

重田 洋二郎，山口

磁性微粒子および磁性二次元体の高周波磁気特性伝送線路の試
作

正洋

63

センサ用高分解能ΔΣADC

慶應義塾大学理工学部電子工学科

山田 耕平，石黒 仁揮

63

リングアンプを用いた反転増幅器

慶應義塾大学理工学部電子工学科

勝呂 拓馬，石黒 仁揮

63

容量型センサの CMOS インターフェイス回路

山梨大学大学院教育学研究科

永井 正成，小川 覚美

64

並列処理指向・光再構成型ゲートアレイ

静岡大学工学研究科

藤森 卓巳，渡邊 実

64

エナジーハーベスト電源を想定した ReRAM 書き込み電圧生成

中央大学理工学部

石井 智也，田中 誠大，竹内 健

回路中央大学研究開発機構

蜂谷 尚悟

位相同期回路の干渉ノイズ検証用 TEG 改訂版

大阪工業大学大学院工学研究科

パワーインテグリティチップ 4

芝浦工業大学理工学研究科

清水 真司，森下 宗瑛，肥田 晃一

64郎，藤居 尚博，吉村 勉

65

市村 航

65

パワーインテグリティチップ 3

芝浦工業大学理工学研究科

市村 航

65

パワーインテグリティチップ 5

芝浦工業大学理工学研究科

市村 航

66

パワーインテグリティチップ 6

芝浦工業大学理工学研究科

市村 航

66

エネルギーハーベスティング向け昇圧回路及び非接触給電向け

信州大学大学院理工学研究科

篠原 秀樹

整流器 TEG

信州大学工学部

吉田 穣理，宮地 幸祐

66

平成２６年度第３回ローム CMOS 0.18um 試作 （RO18143）
題

名学習と認識再構成可能な LVQ ニューラルネットワーク

大

学

張 湘イク

広島大学 HiSIM 研究センター
広島大学ナノデバイス・バイオ融合研究所

陳蕾
Mattausch Hans Juergen立命館大学情報理工学部

チャネル攻撃評価用 AES 暗号回路
周波数変動を伴う非同期クロックを用いたエラー注入検出機構
付サイドチャネル攻撃評価用 AES 暗号回路
半導体電力分配器
宇宙用 CVSL 回路及び性能比較解析用 CMOS 回路

者

安 豊偉

オンチップ太陽電池と昇圧回路

周波数変動とスキューを伴う非同期クロックを用いたサイド

究

広島大学先端物質科学研究科

東京大学工学系研究科

ランジスタ TEG

研

広島大学工学研究科

アドレス出力回路付き CMOS SPAD アレイ

ストレス印加による閾値電圧変化の物理的原因を調べる単体ト

名

東京大学生産技術研究所

楊 驍，朱 弘博，名倉 徹，浅田

掲載頁

67

邦博

67

木村 知也，越智 裕之

67

長尾 光晋，水谷 朋子，小林 正治，平本 俊郎

68

名城大学理工学部情報工学科

浅井 稔也，吉川 雅弥

68

名城大学理工学部情報工学科

浅井 稔也，吉川 雅弥

68

中部大学全学共通教育部

宮本 順一

69

静岡理工科大学理工学部

中村 文哉，新村 昇平，鈴木 雅
人，金子 尚，小幡 秀和，波多野69

裕
センサ TEG
自動設計可能な確率的並列型 ADC，論理合成可能なコンパレー
タに関する TEG
ラジカルセンサ、ReRAM、3.3V 仕様の各種回路、以上 3 つに関する TEGIn-situ タイミングエラー予測回路の試作
無線通信回路（サンプラー・復調器、コンパレータ、発振器）

低電力可逆演算回路試作２

金沢大学理工研究域 電子情報学系

北川 章夫，秋田 純一

金沢大学自然科学研究科 電子情報科学専攻
金沢大学理工学域 電子情報学類

真田 圭
池田 昇平

69

金沢大学理工学域電子情報学類

今村 竜

70

金沢大学理工学域電子情報学類
金沢大学理工研究域電子情報系

蔭田 大貴
北川 章夫

70

金沢大学医薬保健研究域保健学系

中山 和也

早稲田大学高等研究所

史 又華

早稲田大学理工学術院

戸川 望，柳澤 政生

東京大学生産技術研究所

濵松 昌宗，李 承俊，井口 俊太，
更田 裕司，高宮 真，桜井 貴康

横浜国立大学大学院工学府

井上 孔佑

横浜国立大学理工学部
横浜国立大学大学院工学研究院

安井 雄紀
吉川 信行

70

3-1
71

71

横浜国立大学大学院工学府

佐々木 悠太横浜国立大学理工学部

今野 元

横浜国立大学大学院工学研究院

吉川 信行

ブロック単位で蓄積パターン制御可能なイメージセンサ

東京理科大学工学研究科

小林 嵩，浜本 隆之

72

個別駆動が可能な複数の撮像面を有するイメージセンサ

東京理科大学工学研究科

箱石 広之，浜本 隆之

72

日本大学理工学研究科電子工学専攻

二瓶 乃亮

日本大学理工学部

佐伯 勝敏

単一磁束量子/CMOS ハイブリッドメモリシステム試作３

歩留まり率を考慮した CPG モデルの試作

72

日本大学理工学研究科電子工学専攻

奥山 敦司
佐伯 勝敏

アウトフェーズ変調のための CMOS VCO

大阪大学基礎工学研究科

高橋 勇人，塩見 英久

73

オンチップ A/D 変換器によるデバイス特性変動の測定

京都大学大学院情報学研究科

粟野 皓光，廣本 正之，佐藤 高史

73

溶液バイオケミカルセンシング回路

立命館大学理工学部

宇野 重康

74

Time analog to digital converter の試作

横浜国立大学工学府

林 賢志，足立 武彦

74

ニューロンＣＭＯＳインバータを用いた連想記憶メモリ

東海大学大学院産業工学研究科

藤本 邦昭，原田 裕二郎

74

CMOS Rail-to-Rail オペアンプクロスオーバー歪低減

電気通信大学情報理工学研究科

大澤 衛，範 公可，石橋 孝一郎

75エネルギーハーベスティング電源向けシュミット・トリガ付き

電気通信大学情報理工学部

高橋 史帆

LDO 回路電気通信大学情報理工学研究科

範 公可，石橋 孝一郎

徳島大学大学院先端技術科学教育部

梅津 翔一，櫻井 浩希，菅 大介，

流センサ回路の試作

徳島大学大学院ソシオテクノサイエンス研
究部

宮本 陽平，濱田 圭吾
四柳 浩之，橋爪 正樹

75High-resolution and high-speed stochastic ADC system

東京大学 VDEC，D2T

Mai-Khanh Nguyen N.

76

遅延故障テスト容易化回路および IC 間断線テスト用組込み型電

第
３
章

71

日本大学理工学部

高集積化のための低周波数発振可能な細胞体モデルの試作

27

73

75

チ
ッ
プ
試
作
報
告

アナログ回路用ライブラリおよび素子評価 TEG の試作-1

アナログ回路用ライブラリおよび素子評価 TEG の試作-2

高知工科大学システム工学群
高知工科大学大学院基盤工学専攻

76ai

高知工科大学システム工学群

橘 昌良，庄司 大輝

高知工科大学大学院基盤工学専攻

坂東 拓弥，板坂 直哉，山田 健太

76

和田 和千

明治大学理工学部

各種要素回路の設計

橘 昌良，山下 崇仁，庄司 大輝
板坂 直哉，Wannaboon Chatch-

鬼頭 良太，國貞 健吾，谷村 直

明治大学理工学研究科

77

哉，中村 太郎，三村 優

片側接地型圧力センサ用 CV 変換回路の設計

富山県立大学工学研究科

久々湊 竜童，和泉 幸司，松田 敏
弘，岩田 栄之77

CMOS LSI チップ内の温度分布の解析

富山県立大学工学部 情報システム工学科

松田 敏弘，岩田 栄之

77

大阪大学大学院生命機能研究科

鈴木 隆文，安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

大阪大学大学院生命機能研究科

鈴木 隆文，安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

立命館大学理工学研究科

中井 綱人

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充
藤野 毅

立命館大学理工学研究科

竹内 章浩，西村 隆志，浅川 俊介

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

0.18μmCMOS プロセスを用いたパッチクランプ測定システム

慶應義塾大学理工学部

中野 誠彦，高坂 太郎の改良

慶應義塾大学理工学研究科

川島 拓也，四ツ田 大樹

79

低電圧 CMOS オペアンプおよび電流リファレンス回路

埼玉工業大学工学部情報システム学科

高谷 直美，吉澤 浩和

79

兵庫県立大学工学部

藤原 潤
松田 貴文，松本 裕貴，前中 一

80

多チャンネル皮質脳波信号計測チップ
多チャンネル神経スパイク信号計測チップ
漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用
TEG チップ

サイドチャネル攻撃対策と侵襲攻撃対策を両立する暗号回路

超低消費電力心電取得用アナログフロントエンドの試作

兵庫県立大学大学院工学研究科

78

78

78

79

介，藤田 孝之，神田 健介

低電源電圧向け微粒子操作用容量変化検出回路

大阪大学大学院工学研究科

山根 梨江，井上 泰佑，松岡 俊匡

80

誤り訂正符号を用いた不揮発メモリの書き込み削減手法によるエンコーダ回路早稲田大学基幹理工学部

多和田 雅師

80

早稲田大学基幹理工学研究科

川村 一志

81

豊橋技術科学大学電気・電子情報工学系

村上 裕二，井美 椋太

81

レジスタ集中型・分散型アーキテクチャ比較のための FSMD 回路
スピニングカレントシステムホールセンサアレイ TEG チップ

平成２６年度第４回ローム CMOS 0.18um 試作 （RO18144）
3-1
28

第
３
章
チ
ッ
プ
試
作
報
告

題

名

大

学

名

研

究

者

掲載頁

周波数校正機能付き PWPLL，完全差動型タイムモード積分器

東京大学工学系研究科

都井 敬，矢野 智比古

82

STO 薄膜キャパシタの特性評価回路チップ

東京大学工学部

鹿野 真弘

82

Regeneration-based microwave pulse generator

東京大学 VDEC

Mai-Khanh Nguyen N.

82

アドレス出力回路付き CMOS SPAD アレイ

東京大学工学系研究科

STO 薄膜キャパシタの特性評価回路チップ
STO 薄膜キャパシタの特性評価回路チップ
STO 薄膜キャパシタの特性評価回路チップ
ストレス印加によるノイズマージンの影響を調べる SRAMTEG楊 驍，朱 弘博，名倉 徹，浅田邦博

83

東京大学工学部

鹿野 真弘

83

東京大学工学部

鹿野 真弘

83

東京大学工学部

鹿野 真弘

84

東京大学生産技術研究所

長尾 光晋，水谷 朋子，小林 正治，平本 俊郎

84

山梨大学大学院総合研究部

佐藤 隆英

84

早稲田大学大学院基幹理工学研究科

後藤 慶太

早稲田大学高等研究所

史 又華

早稲田大学理工学術院

柳澤 政生

無線通信回路（サンプラー・復調器，コンパレータ，発振器）

東京大学生産技術研究所

濵松 昌宗，李 承俊，井口 俊太，
更田 裕司，高宮 真，桜井 貴康

Single-Inductor Multiple-Output DC-DC コンバータ

東京大学生産技術研究所

運動立体視 LSI 用 SRAM 回路の試作
圧縮センシングイメージセンサ

サイズ再設計
生体信号増幅回路および発振回路の試作
軽量暗号回路（LED)の試作

山内 善高，更田 裕司，高宮 真，

85

85

桜井 貴康

85

東北大学電気通信研究所

秋間 学尚，守谷 哲，佐藤 茂雄

86

京都大学大学院情報学研究科

小西 慧，廣本 正之，佐藤 高史

86

島 健，ニコデムス レディアン，
TDC と基本アナログ回路ブロック

神奈川大学電気電子情報工学科

岡部 孝之介，紙田 貴大，永井 達

86也，原田 幹大C-DCS 積分器を用いた低消費電力Δ∑変調器

上智大学理工学部

小原 一馬，和保 孝夫

87トッププレートサンプリングを用いた完全差動逐次比較型 A/D
変換器

上智大学理工学部

山﨑 雄介，和保 孝夫

87High-resolution and high-speed stochastic ADC system

東京大学 VDEC，D2T

Mai-Khanh Nguyen N.

87

東京大学 VDEC，D2T

Mai-Khanh Nguyen N.

88

井口 寧，Tan Yiyu

88

Evaluation circuits for high-resolution and high-speed
stochastic ADC system
リアルタイム音響シミュレーション用 ASIC

北陸先端科学技術大学院大学情報社会基盤
研究センター

和田 和千，今井 博之，江川 和
各種フィルタと増幅回路

低電圧 CMOS アナログ回路の試作
ヘテロジニアスマルチコアプロセッサの性能予測用チップ
３次元積層 LSI における発熱温度解析に向けたチップ
Low power and Low voltage analog circuit design andverification
レーザフォールト攻撃におけるメタルシールドの影響検証用
TEG チップ（2）明治大学理工学部穂，柏木 彬，木谷 嘉孝，須藤 千裕，大門 佑

明治大学理工学部

網野 賢太，三屋 伸明，山崎 大輝

明治大学理工学研究科

藤井 達矢

三重大学大学院工学研究科

佐々木 敬泰，川島 弘晃，武藤郡，近藤 利夫

芝浦工業大学理工学研究科

和田 達矢

芝浦工業大学工学部

宇佐美 公良Waseda UniversityIPS
waseda UniversityIPS

LI QIANG
Wang Jing，Inoue Yasuaki

立命館大学理工学研究科

中野 将志，浅川 俊介

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

中井 綱人，堤 大樹，浅川 俊介

立命館大学総合理工研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
立命館大学総合理工研究機構

中井 綱人，浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

中井 綱人，浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充
藤野 毅

慶應義塾大学理工学部

中野 誠彦，南 快優

慶應義塾大学理工学研究科

小野 東輝，渡邊 淳史，折原 大地

0.5V 駆動サブスレッショルド DPLL と 0.6V 駆動温度センサ回

山形大学大学院理工学研究科

路

山形大学工学部電気電子工学科

渡辺 晃輔，山口 遼，山崎 義人，
原田 知親

超低消費電力心拍取得 ASIC 及びアナログフロントエンドの研兵庫県立大学工学部究

兵庫県立大学大学院工学研究科

松田 貴文，松本 裕貴，前中 一介，藤田 孝之，神田 健介

金沢大学理工研究域

飯山 宏一

金沢大学大学院自然科学研究科

刑部 遼一，菱木 拓哉

信州大学大学院理工学研究科
信州大学工学部

篠原 秀樹
吉田 穣理，小柳 洸介，宮地 幸祐

サイドチャネル攻撃評価用 AES 暗号回路(1)サイドチャネル攻撃評価用 AES 暗号回路(2)電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによる HMDR ROM を利用した AES 暗号回路
マイクロシステム電源回路

光伝送用高速アバランシェ光検出器および光レシーバ
低電圧動作昇圧回路、非接触給電向け整流器、光電流変換
CMOS アナログフロントエンド回路 TEG

88

89

89

89

90

90

90

91

91

91

92

近野 拓哉
藤原 潤
92

92

93

3-1
29

第
３
章
チ
ッ
プ
試
作
報
告

3.

2

チップ種別一覧
MEMS

ラン名
RO18135

タ

イ

ト

ル

テキストを音声に合成するシステム （ TTS ）

研

究

者

Le Duc Hung, Hoang Trong Thuc, Luu Xuan Vy, 範
公可, 石橋 孝一郎

掲載頁
42

TEG(特性評価回路など)
ラン名
OS08132

第
３
章
チ
ッ
プ
試
作
報
告

ト

ル

研

究

者

掲載頁

飯山 宏一, 刑部 遼一

35OS08132

パルス形ハードウェアニューロンモデルの素子測定用TEGチップ

日高 智浩, 内木場 文男, 齊藤 健

36

アナログTEG

北川 章夫

37

Anil Kumar, 水谷 朋子, 平本 俊郎

39

染谷 晃基, 更田 裕司, 高宮 真, 桜井 貴康

39

RO1813530

イOS08141
RO18135

3-2

タ

0.8um CMOSプロセスを用いた高速光検出器の検討

ストレス印加による閾値電圧変化について初期検討するための単体トラン
ジスタTEG
低電圧動作レベルシフタ

RO18135

遅延故障および断線故障テスト用回路の試作

RO18135

偶数段リング発振回路の設計マージン及び特性評価用TEG

梅津 翔一, 櫻井 浩希, 山下 淳, 宮本 陽平, 西條 慎吾, 末永 翔平, 四柳 浩之, 橋爪 正樹

42

福田 智宏

44

RO18135漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用TEGチップ

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

46

RO18135

レーザ照射によるフォールト攻撃の検証用TEGチップ

中野 将志, 浅川 俊介, 汐崎 充, 藤野 毅

46

RO18135

オンチップ太陽電池の開発

堀口 文男

47

RO18135

オンチップ太陽電池の開発

堀口 文男

47

RO18141

CMOS単一光子アバランシェダイオード

楊 驍, 朱 弘博, 名倉 徹, 浅田 邦博

49

RO18141

統計処理型コンパレータ，センサTEG

真田 圭, 藪見 啓輔

50

RO18141

無線通信回路（ミキサ、振幅ディテクタ、発振器）

RO18141

標準CMOSプロセスを用いたオンチップスピーカー

更田 裕司, 高宮 真, 桜井 貴康

51

RO18141

レーザ照射によるフォールト攻撃対策の検証用TEGチップ

中野 将志, 浅川 俊介, 汐崎 充, 藤野 毅

52

RO18141

MDR-ROMを用いたサイドチャネル攻撃対策AES兼用PUF回路

西村 隆志, 竹内 章浩, 浅川 俊介, 汐崎 充, 藤野 毅

53

RO18142

リングオシレータを用いたアンテナダメージ評価回路

岸田 亮, 大島 梓, 小林 和淑

55
55

井口 俊太, 李 承俊, 濵松 昌宗, 更田 裕司, 高宮 真, 桜井
貴康

50

RO18142

ストレス印加によるノイズマージンの影響を調べるSRAMTEG

長尾 光晋, 水谷 朋子, 小林 正治, 平本 俊郎

RO18142

低電力40MHzリラクゼーションオシレータ

本田 雅宣, 羅 丹, 更田 裕司, 高宮 真, 桜井 貴康

56

RO18142

環境RF発電向けGate Controlled Diode、整流回路の寄生容量評価TEG

九里 悠太, 馬渕 将成, 井田 次郎

56

RO18142

集積化イメージセンサのノイズ特性評価用TEG

木村 孝之

58

中野 将志, 浅川 俊介, 汐崎 充, 藤野 毅

61
62

RO18142

レーザフォールト攻撃におけるメタルシールドの影響検証用TEGチップ（1）

RO18142

オンチップ太陽電池の開発

堀口 文男

RO18142

オンチップ太陽電池の開発

堀口 文男

62

RO18142

位相同期回路の干渉ノイズ検証用TEG改訂版

清水 真司, 森下 宗瑛, 肥田 晃一郎, 藤居 尚博, 吉村 勉

65

RO18142

エネルギーハーベスティング向け昇圧回路及び非接触給電向け整流器TEG

篠原 秀樹, 吉田 穣理, 宮地 幸祐

66

長尾 光晋, 水谷 朋子, 小林 正治, 平本 俊郎

68

RO18143

RO18143

ストレス印加による閾値電圧変化の物理的原因を調べる単体トランジスタ
TEG
宇宙用CVSL回路及び性能比較解析用CMOS回路

中村 文哉, 新村 昇平, 鈴木 雅人, 金子 尚, 小幡 秀和, 波
多野 裕

69

RO18143

センサTEG

北川 章夫, 秋田 純一, 真田 圭, 池田 昇平

69

RO18143

自動設計可能な確率的並列型ADC，論理合成可能なコンパレータに関する
TEG

今村 竜

70

RO18143

ラジカルセンサ、ReRAM、3.3V仕様の各種回路、以上3つに関するTEG蔭田 大貴, 北川 章夫, 中山 和也

70

RO18143

In-situ タイミングエラー予測回路の試作

史 又華, 戸川 望, 柳澤 政生

70

RO18143

オンチップA/D変換器によるデバイス特性変動の測定

粟野 皓光, 廣本 正之, 佐藤 高史

73

RO18143

CMOS Rail-to-Rail オペアンプクロスオーバー歪低減

大澤 衛, 範 公可, 石橋 孝一郎

75

RO18143

エネルギーハーベスティング電源向けシュミット・トリガ付きLDO回路

高橋 史帆, 範 公可, 石橋 孝一郎

75

遅延故障テスト容易化回路およびIC間断線テスト用組込み型電流センサ回

梅津 翔一, 櫻井 浩希, 菅 大介, 宮本 陽平, 濱田 圭吾, 四路の試作

柳 浩之, 橋爪 正樹

RO1814375

RO18143

CMOS LSIチップ内の温度分布の解析

松田 敏弘, 岩田 栄之

77

RO18143漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用TEGチップ

中井 綱人, 汐崎 充, 藤野 毅

78

RO18143

サイドチャネル攻撃対策と侵襲攻撃対策を両立する暗号回路

竹内 章浩, 西村 隆志, 浅川 俊介, 汐崎 充, 藤野 毅

79

RO18144

STO薄膜キャパシタの特性評価回路チップ

鹿野 真弘

82

RO18144

STO薄膜キャパシタの特性評価回路チップ

鹿野 真弘

83

RO18144

STO薄膜キャパシタの特性評価回路チップ

鹿野 真弘

83

RO18144

STO薄膜キャパシタの特性評価回路チップ

鹿野 真弘

84

長尾 光晋, 水谷 朋子, 小林 正治, 平本 俊郎

84

和田 達矢, 宇佐美 公良

89

中野 将志, 浅川 俊介, 汐崎 充, 藤野 毅

90

飯山 宏一, 刑部 遼一, 菱木 拓哉

92

篠原 秀樹, 吉田 穣理, 小柳 洸介, 宮地 幸祐

93

RO18144
RO18144
RO18144
RO18144
RO18144

ストレス印加によるノイズマージンの影響を調べるSRAMTEG サイズ再設計
３次元積層LSIにおける発熱温度解析に向けたチップ
レーザフォールト攻撃におけるメタルシールドの影響検証用TEGチップ（2）
光伝送用高速アバランシェ光検出器および光レシーバ
低電圧動作昇圧回路、非接触給電向け整流器、光電流変換CMOSアナログ
フロントエンド回路TEG

アナデジ混載ラン名
RO18135
RO18135

タ

イ

ト

ル

集積化神経プローブシステム用信号処理回路
サイドチャネル攻撃対策AESとPUF技術を用いた耐タンパ認証システム向けのセキュアLSI

研

究

者

掲載頁

田中 徹, 清山 浩司, 長沼 秀樹, 谷 卓治

41

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

45

RO18135

ホールセンサアレイTEGチップ

村上 裕二, 井美 椋太

48

RO18141

Parallel Nearest-Hamming-Distance Search Circuits based on aCompetitive Latching Technique

朱 弘博 , 浅田 邦博

49

シリアルインターフェイス，擬似乱数発生回路，スキュー調整回路，フ

加島 祐大, 山崎 浩平, 矢崎 裕太郎, 石井 雅樹, 佐々木 昌

ラッシュADCの試作

浩

RO18143

半導体電力分配器

宮本 順一

69

RO18143

片側接地型圧力センサ用CV変換回路の設計

久々湊 竜童, 和泉 幸司, 松田 敏弘, 岩田 栄之

77

RO18143

多チャンネル皮質脳波信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

78

RO18143

多チャンネル神経スパイク信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

78

RO18143

スピニングカレントシステムホールセンサアレイTEGチップ

村上 裕二, 井美 椋太

81

RO1814150

31

アナログ/デジタル信号処理プロセッサ
ラン名
RO18135
RO18141

タ

イ

ト

ル

低電圧CMOSアナログ回路の試作
High-Precision Probe System for Near-Field Magnetic Measurements
on Cryptographic LSIs

研

究

者

掲載頁

石毛 勇也, 藤井 達矢, 森谷 雄太, 満田 亮

44Mai-Khanh Nguyen N.

49

RO18141

パワーインテグリティチップ1

市村 航

54

RO18141

パワーインテグリティチップ2

市村 航

54

RO18142赤外線アレイセンサの間欠動作制御と人物検知演算を行うコントローラ

人見 達郎, 藤野 毅

60

RO18142

パワーインテグリティチップ4

市村 航

65

RO18142

パワーインテグリティチップ3

市村 航

65

RO18142

パワーインテグリティチップ5

市村 航

66

RO18142

パワーインテグリティチップ6

市村 航

66

RO18143

High-resolution and high-speed stochastic ADC system

Mai-Khanh Nguyen N.

76

RO18143

超低消費電力心電取得用アナログフロントエンドの試作

RO18144

藤原 潤, 松田 貴文, 松本 裕貴, 前中 一介, 藤田 孝之, 神
田 健介

80

Regeneration-based microwave pulse generator

Mai-Khanh Nguyen N.

82

RO18144

TDCと基本アナログ回路ブロック

島 健, ニコデムス レディアン, 岡部 孝之介, 紙田 貴大,
永井 達也, 原田 幹大

86

RO18144

High-resolution and high-speed stochastic ADC system

Mai-Khanh Nguyen N.

87

Mai-Khanh Nguyen N.

88

井口 寧, Tan Yiyu

88

RO18144
RO18144

Evaluation circuits for high-resolution and high-speed stochastic
ADC system
リアルタイム音響シミュレーション用ASIC

3-2

第
３
章
チ
ッ
プ
試
作
報
告

RO18144
RO18144

低電圧CMOSアナログ回路の試作

網野 賢太, 三屋 伸明, 山崎 大輝, 藤井 達矢

超低消費電力心拍取得ASIC及びアナログフロントエンドの研究

藤原 潤, 松田 貴文, 松本 裕貴, 前中 一介, 藤田 孝之, 神
田 健介

89
92

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名

第
３
章
チ
ッ
プ
試
作
報
告

ト

ル

研

究

者

掲載頁

OS08132

ニューロンCMOSインバータを用いたＡＤ変換回路

藤本 邦昭, 原田 裕二郎

PLL信号追跡に基づく検波機構の試作

本谷 進二, 塩見 英久

35OS08141

シュミットトリガ回路を用いた電圧制御発振器

藤本 邦昭, 原田 裕二郎

37

OS08141

アクティブノイズコントロール用アナログ回路

加藤 正史, 山中 星良

37OS08141

ハウリング低減用アナログ回路

加藤 正史, Nallathambi Anusuya

38

RO18135

低周波数発振可能なCPGモデルの試作

二瓶 乃亮, 佐伯 勝敏

40

RO18135

高集積化のための低周波発振可能な細胞体モデルの試作

奥山 敦司, 佐伯 勝敏

41

RO18135

３状態制御方式電流モード昇圧型DC-DCコンバータと電力計算回路の試作

RO18135

Time analog to digital converter プロトタイプの試作
チューニング機構を搭載した可変RCPFと確率的フラッシュAD変換器の試作

杉本 泰博, 古川 達也, 小舘 直人, 渡辺 啓, 土田 高志, 安

35

倍 幹織

41

林 賢志, 足立 武彦

42

杉本 俊貴, 伴内 優貴, 吉澤 真吾, 谷本 洋

43

RO18135

アナログ回路用ライブラリおよび素子評価TEGの試作

橘 昌良, 板坂 直哉, 山田 健太, 坂東 拓弥

43

RO18135ΔΣ-Time to Digital Converter

嘉藤 貴博, 安田 彰

44

LI QIANG, Wang Jing, Yasukaki Inoue

45

RO18135

32

イ

OS08132

RO18135

3-2

タWide Input range CMOS rectifier and Low voltage, low powerreference circuits design

RO181350.18μmCMOSプロセスを用いたパッチクランプ測定システムの改良

中野 誠彦, 川島 拓也, 四ツ田 大樹

46

RO18135

ReRAM / NANDフラッシュメモリハイブリッドSSD向け電源回路

石井 智也, 竹内 健, 上口 光, 蜂谷 尚悟

48

RO18141Δ∑変調器および逐次比較A/D変換器の基本検討用TEG

石田 宇一, 小原 一馬, 山﨑 雄介, 和保 孝夫

51

RO18141

InAsナノワイヤ/CMOSΔΣ変調器集積化の基本検討用チップ

島本 一成, 和保 孝夫

52

RO181410.18μmCMOSプロセスを用いたパッチクランプ測定システムの改良

中野 誠彦, 川島 拓也, 四ツ田 大樹

53

RO18142

動的電化注入による電源共振ノイズ低減回路試作チップ

鹿野 真弘

55

RO18142方形波発振回路を用いたCPGモデルと高集積細胞体モデルの試作

奥山 敦司, 二瓶 乃亮, 佐伯 勝敏

58

RO18142

ダイナミック共通ソース積分器を用いた低消費電力Δ∑変調器

小原 一馬, 和保 孝夫

58

RO18142

Time analog to digital converter の試作

林 賢志, 足立 武彦

59

RO18142インダクタおよび発振器評価TEG

外谷 昭洋

59

RO18142

ジッターシェーパー回路

渡邉 裕紀, 安田 彰

59

RO18142

人物検知用赤外線アレイセンサ対応低消費電力AFE回路

上口 翔大, 浅川 俊介, 熊本 敏夫, 汐崎 充, 藤野 毅

60

RO181420.18μmCMOSプロセスを用いたパッチクランプ測定システムの改良

中野 誠彦, 川島 拓也, 四ツ田 大樹

61

RO18142

低電圧CMOSオペアンプおよび電流リファレンス回路

秦 志剛, 吉澤 浩和

62

RO18142センサ用高分解能ΔΣADC

山田 耕平, 石黒 仁揮

63

RO18142

リングアンプを用いた反転増幅器

勝呂 拓馬, 石黒 仁揮

63

RO18142

容量型センサのCMOSインターフェイス回路

永井 正成, 小川 覚美

64

RO18142

エナジーハーベスト電源を想定したReRAM書き込み電圧生成回路

石井 智也, 田中 誠大, 竹内 健, 蜂谷 尚悟

64

RO18143

オンチップ太陽電池と昇圧回路

木村 知也, 越智 裕之

67

RO18143

歩留まり率を考慮したCPGモデルの試作

二瓶 乃亮, 佐伯 勝敏

72

RO18143

高集積化のための低周波数発振可能な細胞体モデルの試作

奥山 敦司, 佐伯 勝敏

73

RO18143

アウトフェーズ変調のためのCMOS VCO

高橋 勇人, 塩見 英久

73

RO18143

Time analog to digital converter の試作

林 賢志, 足立 武彦

74

RO18143

アナログ回路用ライブラリおよび素子評価TEGの試作-1

橘 昌良, 山下 崇仁, 庄司 大輝, 板坂 直哉, Wannaboon
Chatchai76

RO18143

アナログ回路用ライブラリおよび素子評価TEGの試作-2

橘 昌良, 庄司 大輝, 坂東 拓弥, 板坂 直哉, 山田 健太

76

RO181430.18μmCMOSプロセスを用いたパッチクランプ測定システムの改良

中野 誠彦, 高坂 太郎, 川島 拓也, 四ツ田 大樹

79

RO18143

低電圧CMOSオペアンプおよび電流リファレンス回路

高谷 直美, 吉澤 浩和

79

RO18144

周波数校正機能付きPWPLL, 完全差動型タイムモード積分器

都井 敬, 矢野 智比古

82

RO18144

生体信号増幅回路および発振回路の試作

佐藤 隆英

84

RO18144

Single-Inductor Multiple-Output DC-DCコンバータ

山内 善高, 更田 裕司, 高宮 真, 桜井 貴康

85

RO18144

C-DCS積分器を用いた低消費電力Δ∑変調器

小原 一馬, 和保 孝夫

87

RO18144

トッププレートサンプリングを用いた完全差動逐次比較型A/D変換器

山﨑 雄介, 和保 孝夫

87

RO18144

Low power and Low voltage analog circuit design and verification

LI QIANG, Wang Jing, Inoue Yasuaki

90

RO18144マイクロシステム電源回路

中野 誠彦, 南 快優, 小野 東輝, 渡邊 淳史, 折原 大地

91

RO18144

0.5V駆動サブスレッショルドDPLLと0.6V駆動温度センサ回路

渡辺 晃輔, 山口 遼, 山崎 義人, 原田 知親, 近野 拓哉

92

イメージセンサ/スマートセンサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18135SPADアレイの出力回路

楊 驍, 朱 弘博, 名倉 徹, 浅田 邦博

39

RO18135

超高速ローリングシャッターCMOSイメージセンサの実証実験用チップ

大高 俊徳, 浜本 隆之

40

RO18135

視線検出機能を統合した列並列処理構成CMOSイメージセンサ

秋田 純一

43

RO18135

液中オンチップ微粒子操作用非接触電力伝送集積回路

出井 良明, 山根 梨江, 井上 泰佑, 松岡 俊匡

47

RO18143

アドレス出力回路付きCMOS SPADアレイ

楊 驍, 朱 弘博, 名倉 徹, 浅田 邦博

67

RO18143

ブロック単位で蓄積パターン制御可能なイメージセンサ

小林 嵩, 浜本 隆之

72

RO18143

個別駆動が可能な複数の撮像面を有するイメージセンサ

箱石 広之, 浜本 隆之

72

RO18143

溶液バイオケミカルセンシング回路

宇野 重康

74

RO18143

低電源電圧向け微粒子操作用容量変化検出回路

山根 梨江, 井上 泰佑, 松岡 俊匡

80

RO18144

アドレス出力回路付きCMOS SPADアレイ

楊 驍, 朱 弘博, 名倉 徹, 浅田 邦博

83

RO18144

圧縮センシングイメージセンサ

小西 慧, 廣本 正之, 佐藤 高史

86

ニューテクノロジ
ラン名
RO18142

タ

イ

ト

ル

研

並列処理指向・光再構成型ゲートアレイ

究者

藤森 卓巳, 渡邊 実

掲載頁
64

マイクロプロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18141

メモリネットワークベースアクセラレータ

姚 駿, 中島 康彦, 清水 怜

52

RO18142

磁性微粒子および磁性二次元体の高周波磁気特性伝送線路の試作

重田 洋二郎, 山口

63

RO18143

学習と認識再構成可能なLVQニューラルネットワーク

安 豊偉, 張 湘イク, 陳 蕾, Mattausch Hans Juergen

67

RO18144

ヘテロジニアスマルチコアプロセッサの性能予測用チップ

佐々木 敬泰, 川島 弘晃, 武藤 郡, 近藤 利夫

89

正洋

メモリ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18141単一磁束量子/CMOSハイブリッドメモリシステム試作

佐々木 悠太, 吉川 信行

51

RO18142単一磁束量子/CMOSハイブリッドメモリシステム試作１

佐々木 悠太, 吉川 信行

57

RO18142単一磁束量子/CMOSハイブリッドメモリシステム試作２

佐々木 悠太, 吉川 信行

57

RO18142

偶数段リング発振回路、スタック型回路構造による中間電位安定性評価回
路、及び低消費電力Ratioless SRAM回路

福田 智宏, 久保 直也, 近藤 敬宏

60

RO18143

単一磁束量子/CMOSハイブリッドメモリシステム試作３

佐々木 悠太, 今野 元, 吉川 信行

71

RO18143

ニューロンＣＭＯＳインバータを用いた連想記憶メモリ

藤本 邦昭, 原田 裕二郎

74

RO18144

運動立体視LSI用SRAM回路の試作

秋間 学尚, 守谷 哲, 佐藤 茂雄

86

演算回路(乗算器，除算器など)
ラン名
OS08141
RO18135

タ

イ

ト

ル

低消費電力アナログTEG
電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによるHMDR
ROMを利用したAES暗号回路

研

究

者

掲載頁

田中 寿, 福丸 元

38

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

45

RO18141

断熱的サブスレッショルド論理回路

加藤 和成, 高橋 康宏, 関根 敏和

53

RO18142

サイドチャネル攻撃評価用AES暗号回路

中井 綱人, 堤 大樹, 浅川 俊介, 汐崎 充, 藤野 毅

61

浅井 稔也, 吉川 雅弥

68

RO18143

周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃
評価用AES暗号回路

3-2
33

第
３
章
チ
ッ
プ
試
作
報
告

RO18143

RO18143

周波数変動を伴う非同期クロックを用いたエラー注入検出機構付サイド
チャネル攻撃評価用AES暗号回路
誤り訂正符号を用いた不揮発メモリの書き込み削減手法によるエンコーダ
回路

浅井 稔也, 吉川 雅弥

68

多和田 雅師80

RO18143

レジスタ集中型・分散型アーキテクチャ比較のためのFSMD回路

川村 一志

81

RO18144

軽量暗号回路（LED)の試作

後藤 慶太, 史 又華, 柳澤 政生

85

RO18144

サイドチャネル攻撃評価用AES暗号回路(1)中井 綱人, 堤 大樹, 浅川 俊介, 汐崎 充, 藤野 毅

90

RO18144

サイドチャネル攻撃評価用AES暗号回路(2)中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

91

RO18144電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによるHMDR
ROMを利用したAES暗号回路

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

91

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18142

無線通信回路（サンプラー・復調器, コンパレータ, 発振器）

李 承俊, 濵松 昌宗, 更田 裕司, 高宮 真, 桜井 貴康

56

RO18143

無線通信回路（サンプラー・復調器、コンパレータ、発振器）

濵松 昌宗, 李 承俊, 井口 俊太, 更田 裕司, 高宮 真, 桜井
貴康

71

RO18144

無線通信回路（サンプラー・復調器, コンパレータ, 発振器）

濵松 昌宗, 李 承俊, 井口 俊太, 更田 裕司, 高宮 真, 桜井
貴康

85

その他
ラン名
OS08132

OS08141
RO18135

3-2
34

第
３
章
チ
ッ
プ
試
作
報
告

タ

イ

ト

ル

MEMSマイクロロボットの歩行動作を生成するパルス形ハードウェア
ニューロンモデル
MEMSマイクロロボットの歩行動作の駆動回路に用いるパルス形ハード
ウェアニューロンモデル
低電力可逆演算回路

研

究

者

掲載頁

日高 智浩, 内木場 文男, 齊藤 健36

杉田 和貴, 内木場 文男, 齊藤 健

38

井上 孔佑, 吉川 信行

40

RO18142

低電力可逆演算回路

井上 孔佑, 安井 雄紀, 吉川 信行

57

RO18143

低電力可逆演算回路試作２

井上 孔佑, 安井 雄紀, 吉川 信行

71

RO18143

各種要素回路の設計

和田 和千, 鬼頭 良太, 國貞 健吾, 谷村 直哉, 中村 太郎,
三村 優

77

RO18144

各種フィルタと増幅回路

和田 和千, 今井 博之, 江川 和穂, 柏木 彬, 木谷 嘉孝, 須
藤 千裕, 大門 佑

88

3.

3

各チップの詳細

平成25年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08132 ）ニューロン CMOS インバータを用いたＡＤ変換回路
東海大学大学院産業工学研究科

藤本 邦昭, 原田 裕二郎

概要：ＡＤ変換回路の消費電力は，ディジタル機器の消費電力の大きな部分を占めており，その低減が望まれている．しかし，現在使用されているＡＤ変換回路の大半はオペア
ンプやアナログコンパレータを使用しているため消費電力の低減は困難である．そこで，
オペアンプやコンパレータに比べて消費電力の少ないニューロンＣＭＯＳインバータを用いた 3 種類の AD 変換回路（基準電圧生成回路が不要なフラッシュ型，基準電圧生成回路を必要とするフラッシュ型，回路規模を約半分に縮小した基準電圧生成回路が不要なフラッシュ型）を提案している．今回の試作では，その性能を，実チップを用いた実験により確認するつもりであったが，全く動作しなかった．チップに配置したレイアウトから抽出したネットリストを用いたシミュレーションでは動作しており，レイアウトとネットリストも対応しており，動作しなかった理由は現時点で不明である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Diva，Synopsys 社 HSPICE（RF） トラン
ジスタ数：10,000～100,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

PLL 信号追跡に基づく検波機構の試作
大阪大学基礎工学研究科

本谷 進二, 塩見 英久

概要：狭帯域信号の位相と振幅を検出するための新しい機構を検討するために試作を行った. 電源電圧の低下に伴うアナログ回路性能の劣化を補う機構として, PLL の制御パルスを観測することに着目した. 入力信号と一致するように PLL 発振器の出力を制御すると,PLL の制御パルスは入力信号の位相情報を反映したものとなる. ここから, AD 変換を伴わずに位相を検出できると期待した. また, 二台の PLL 出力を制御して入力信号を追跡すると, ふたつの PLL の制御信号は入力信号の位相と振幅の情報が反映されたものとなる. これらの仕組みを活用することで, 制御パルスの時間幅に, 入力信号の位相及び振幅情報を反映

3-3させることができ, デジタル無線機に適した構成とできると期待した. 現在は評価の準備を35進めており, 所望の信号を補足できるかどうか確認する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/

DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

0.8um CMOS プロセスを用いた高速光検出器の検討
金沢大学理工研究域

飯山 宏一

金沢大学大学院自然科学研究科

刑部 遼一

概要：CMOS プロセスで光検出器を作製することは, 集積回路との集積化による低コスト化・高信頼化や集積回路上の伝送速度の高速化の観点からも重要である. 当研究室ではこれまでにローム社 0.18um CMOS プロセスを利用した高速光検出器を設計・実証してきたが, このチップではより安価なプロセスであるオンセミ三洋社の 0.8um CMOS プロセスを利用して高速光検出器を設計・試作した. 櫛形電極構造を持つ横型 PIN 構造とし, 電極間隔
1um, 受光面積 20x20 um2, 高周波測定のためのパッド面積 40x40 um2 の光検出器を設計・試作し, 暗電流 10 pA, 降伏電圧 17 V を得た. 受光特性は波長 850nm 帯で評価し, 零バ
イアスでの感度 0.01 A/W, アバランシェ利得 147 倍, 最大帯域 4.2 GHz を得た. なお,
チップ設計に当たり Al（dg）レイヤーの取り扱いが不明であったが, All（dg）レイヤー
が受光部も覆っている素子のみ動作し, 覆っていない素子は短絡状態であった.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso
CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第３章

トランジスタ数：10～100

試作ラン：オンセミ－三洋

MEMS マイクロロボットの歩行動作を生成するパルス形ハードウェア
ニューロンモデル
日本大学理工学部

日高 智浩, 内木場 文男, 齊藤 健

概要：マイクロロボットは医療分野における体内での医療補助などの分野での活躍が期待されている．従来の制御方法であるプログラム制御では，不測の事態への対応が困難である．そこで，新たな制御方法の第一歩として，マイクロロボットを駆動するパルス波形を出力する細胞体モデルの試作を行った．OS0812 の試作では，設計した細胞体モデルからパルス波形が得られなかった．以前の試作ではサブストレートが MOSFET 全体を囲っていなかったため，本試作ではサブストレートで全体を囲った MOSFET を設計し，細胞体モデルを構成した．試作したチップでは，細胞体モデルおよび 30 段のカレントミラーを設計した．細胞体モデルはパルス波形を出力する発振器であり，生体のニューロンと同様に不応期，閾値などの特徴を持つ．測定した結果，細胞体モデルからパルス波形を確認することができず，サブストレートが発振を得られない原因ではなかった．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE（RF）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：その他

パルス形ハードウェアニューロンモデルの素子測定用 TEG チップ
日本大学理工学部

日高 智浩, 内木場 文男, 齊藤 健

概要：我々は，MEMS マイクロロボットの新たな制御方法として，従来のプログラムによる制御とは異なる，生物の脳を模倣したパルス形ハードウェアニューロンモデルを用いた制御について研究を行っている．試作したチップでは, MEMS マイクロロボットの歩行動
作を制御するためのパルス波形を出力する，細胞体モデルを構成する素子の特性測定用
TEG チップの試作を行った．OS0812 の試作では，サブストレートが MOSFET 全体を囲っていなかったため，本試作ではサブストレートで全体を囲った MOSFET を設計し，細胞体モデルを構成した．細胞体モデルは，出力するパルス波形の特性が抵抗やコンデンサの値により敏感に変化するため，素子ごとの特性を測定する必要がある．試作したチップ
では，抵抗（27Ω，50Ω，70Ω，130Ω，240Ω），コンデンサ（1pF，5pF，25pF），n 型
MOSFET（W/L=0.3，8.3，10，50），p 型 MOSFET（W/L=0.1，0.12，4，8.3，10，

3-3
36

第
３
章
チ
ッ
プ
試
作
報
告

100）を設計した．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE（RF）
TEG（特性評価回路など）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：

平成26年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08141 ）アナログ TEG
金沢大学理工研究域

北川 章夫

概要：スペクトラムセンサおよび簡易イメージセンサに使用することを目的として, 可視光
領域の分光感度特性を調べるためのフォトダイオード TEG を作成した. この TEG により,
5um～50um の各種サイズと Substrate, Well, S/D の各種接合の特性比較を行うことができる. また, エナジーハベスティング電源回路の基準電圧を生成することを目的として,DC 特性を調べるための pnp バイポーラトランジスタ TEG を作成した. この TEG により,
5um～50um 角の各種サイズにおける特性を比較することができる. 想定する発電素子は,磁歪型振動発電デバイスであり, 低電圧, 高電流出力が特長である. このため, 電圧ロスを最小限に抑えた整流回路, 過電圧保護回路, 最大電力点追従回路, および低電圧入力で動作する DC-DC コンバータが必要となる. 本試作デバイスの測定結果に基づき独自の高効率整流回路と精密な最大電力点追従回路を開発する.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula トランジスタ数：～10 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

シュミットトリガ回路を用いた電圧制御発振器
東海大学大学院産業工学研究科

藤本 邦昭, 原田 裕二郎

概要：オペアンプを用いたシュミットトリガ回路とオペアンプを用いたミラー積分回路を組み合わせる事で，電圧制御発振器を構成できる事が知られている．しかし，この回路は発振周波数が高くなるとシュミットトリガ回路の遅延のために理論値と実験値が一致しな
くなる．そこで，シュミットトリガ回路をオペアンプではなくＣＭＯＳインバータを用いて構成し，発振周波数が高い場合にも，入力電圧に比例した発振出力が得られる電圧制御
発振器を提案した．また，Ｃ ＭＯＳインバータを用いたシュミットトリガ回路は，オペアンプを用いたシュミットトリガ回路と違い閾電圧を持ち，このため出力信号に直流分が発3-3生するが，これをキャンセルする回路も同時に提案している. 本試作は, これらの回路の有37

効性を確認するために行ったものである．なお, 本回路は昨年度試作において，入力バッ
ファ回路の接続を間違えて動作させることができなかったため再度試作を行ったものである．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

アクティブノイズコントロール用アナログ回路
名古屋工業大学工学研究科

加藤 正史, 山中 星良

概要：騒音に対して逆位相の音を重ね合わせて騒音除去を行う技術としてアクティブノイ
ズコントロール（ANC）がある. 現在, ダクト内騒音のような一次元音場に対してディジタル回路にて実用化されているが, ディジタル ANC 回路では信号処理の速度が遅いことが問題となっている. 本研究室では高速動作可能なアナログ回路にて ANC 回路を作製し問題解決を図る. アナログ ANC 回路はニューラルネットワークを基に 2 入力 ANC 回路を提案しており, 乗算器, 積分器, 加算器で構成されている. また, 性能向上のためオールパスフィ
ルタを挿入している. これらの回路は全て差動信号で構成されているため, 差動信号発生器
や差動信号合成器も利用している. 本試作チップには大容量の抵抗, コンデンサを外付けとしたアナログ 2 入力 ANC 回路がレイアウトされている. また, 各回路の動作確認が行なえるよう, オペアンプ, 差動オペアンプ, 乗算器, 加算器, 差動信号発生器, 差動信号合成器が個別にレイアウトされている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula

トランジスタ数：100～1,000グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：アナロ

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ハウリング低減用アナログ回路
名古屋工業大学工学研究科

加藤 正史, Nallathambi Anusuya

概要：音響システムに生じるノイズのうちの 1 つがハウリングであり, これを防ぐためにア
ナログ回路用いたハウリング低減回路を設計された. ハウリングを低減するには振幅を制御するアナログ ANC 回路だけでは不十分であり, 周波数制御が可能な回路である位相同期回路（PLL）も併せて用いた. PLL によりハウリングと同じ周波数の信号を発生し, 90°遅延回路を用いて位相調整し, アナログ ANC 回路により振幅を揃えてハウリング信号に加算することでハウリングの低減を図る. 上述の三つの回路だけで構成された回路に以下の二つの問題がある：PLL のロックされていない状態での任意の周波数の出力と PLL がハーモ二ク
ス周波数にロックする状態. これらの問題を防ぐため微分スイッチと擬似ロック回避回路の二つの制御回路も含めて構成された. 本チップにコンデンサ外付けにした PLL, アナログノ
イズコントロラ, 遅延回路, 微分スイッチ及び擬似ロック回避回路をレイアウトされている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula

トランジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低消費電力アナログ TEG
都城工業高等専門学校電気情報工学科

田中 寿

都城工業高等専門学校専攻科機械電気工学専攻

福丸 元

概要：本試作では，MOSFET の線形領域を用いた可変抵抗回路を試作した．本試作回路の特徴として，バイアス回路を構成している MOSFET が強反転領域あるいは弱反転領域での動作が可能であるため, 低消費電力動作が可能であることが挙げられる．このバイアス回路
は, 差動対とレベルシフト回路を用いて構成しているため，レイアウトにおいてトランジス
タのマッチングが重要となった．特性評価において，DC 特性を簡易的に行った．その結果，シミュレーションで得られた結果と同じ傾向が得られていることが分かったが，抵抗値にばらつきがあったことから，さらなる改善が必要である．なお，オンセミ－三洋
CMOS 0.8um プロセスでは初めての試作であったため，本試作チップには, MOSFET 単体と CMOS オペアンプも搭載している．

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参考文献：福丸，田中，"MOSFET の線形領域を用いた可変抵抗回路の一設計"，信学会九州支部 第 22 回学生会講演会講演論文集，A-10，2014 年 9 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

MEMS マイクロロボットの歩行動作の駆動回路に用いるパルス形ハード
ウェアニューロンモデル
日本大学理工学部

杉田 和貴, 内木場 文男, 齊藤 健

概要：現在，生物の優れた能力を模倣し，その機能を実現するために多くの研究が行われている．我々は，MEMS マイクロロボットの新たな制御方法として，従来のプログラムとは異なる，生物の脳を模倣したパルス形ハードウェアニューロンモデルを用いた制御について研究を行っている．OS0813_2 で試作したチップでは，細胞体モデルからパルス波形が得られなかった．細胞体モデルは発振器であり，その特性はビアやコンタクトの抵抗の影
響を受けやすい．本試作では, ビアやコンタクトの抵抗を考慮し，レイアウトを見直した．
試作したチップは，細胞体モデルおよび細胞体モデルを構成する素子である抵抗（8 Ω ，
10 Ω ，70 Ω ，110 Ω ），コンデンサ（15pF，30pF ），n 型 MOSFET（W /L=0.3，1，
4.75，8.3），p 型 MOSFET（W/L=0.12，3.8，1，8.3）を設計した．測定した結果，細胞体モデルからパルス波形を確認できた．パルス波形の周波数は印加する電圧により変化し，測定値は設計値と比較し約半分の周波数であった．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE（RF）の他

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：そ平成25年度第5回ローム CMOS 0.18um 試作（ RO18135 ）SPAD アレイの出力回路
東京大学工学系研究科

楊 驍, 朱弘博, 名倉徹, 浅田

邦博

概要：単一光子アバランシェダイオード（SPAD）は，PN ダイオードのブレークダウン電圧より高い電圧領域で動作し，電流利得が非常に高いため，光子が一個でも入ってくるとブレークダウンが起こるデバイスである. ただ，光子がなくても，ブレークダウンを起こる可能性もあるので，SPAD のノイズとなる. 本試作は，SPAD のノイズの影響について,
2 種類の回路を試作した［ 1 ］：1）SPAD アレイ全体について，Adder を使わずに，一サ
イクルでブレークダウンを起こるピクセルの数を計算する回路. 同時ブレークダウン数が設定したしきい値より大きい場合のみ，光が入射されて，データを出力する. 2）ブレークダ
ウンを起こったピクセルのみのアドレスを出力する回路. ただ，チップ設計したときに，動作できる SPAD がまだ確認しなかったので，回路の入力がシフトレジスタを用いた. 二つ回路が測定を行って，回路の動作を検証した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメー

ジセンサ/スマートセンサ

ストレス印加による閾値電圧変化について初期検討するための単体トランジ
スタ TEG
東京大学生産技術研究所

Anil Kumar, 水谷 朋子, 平本 俊郎

概要：本試作では, 電気的ストレスによるローム 180nm プロセスのトランジスタの閾値電
圧変化を初期検討するための単体トランジスタ TEG を設計した. 具体的にはローム
180nm のロジックルールに基づいて単体トランジスタを設計した. トランジスタのサイズ
は, ゲート長を 0.18um から 1um までふり, ゲート幅は 0.22um から 1um までふった. 各
トランジスタのすべてのノードからパッドを引き出すためにチップ内のトランジスタ数はパッドの配置で決まる. 最終的に 2.5mm x 2.5mm のチップに 68 個のトランジスタを配置
した. 本チップはプローブステーションで直接プローブするベアチップである. 設計の簡略化のために ESD 保護素子は入れていない. 本試作チップを用いて電気的ストレスによるローム 180nm プロセスのトランジスタの閾値電圧変化を系統的に調査できる.

参考文献：未発表
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso トランジスタ数：100～1,000 試作ラン：ローム CMOS
0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電圧動作レベルシフタ
東京大学生産技術研究所

染谷 晃基, 更田 裕司, 高宮 真, 桜井 貴康

概要：ロジック回路の低消費電力化を実現するには回路の動作電圧を低下させることが有効である. 近年, 更なる低消費電力化を実現するにあたり, LSI をトランジスタの閾値電圧
付近, またはそれ以下で動作させる極低電圧 LSI 技術が提案されている. 一方で, I/O デバ
イスの動作電圧は比較的高いものが多く, 低電圧動作 LSI を実現させるにあたっては低電圧信号に対して高い変換能力を有するレベルシフタが必要となる. 本試作では低電圧下においても高速動作を実現するカレントミラー形のレベルシフタの待機時消費電力を改善する手法を検討した. 試作したチップの評価によって, 提案手法は低電圧下での動作速度を損ねることなく, レベルシフタの待機時消費電力を 1nW 未満とできることを確認した. しかしながらプロセスばらつき等によって提案手法は正しく機能しない場合があり, また提案回路を追加することによりレベルシフタの動作時のエネルギーが増大することが確認された. 今後の課題としてばらつきに対する耐性と動作時エネルギーを改善することが挙げられる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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低電力可逆演算回路
横浜国立大学大学院工学府

井上 孔佑

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は CMOS 集積回路を用いた低電力化技術として, 可逆演算回路を研究している.
可逆演算回路は一般的な論理演算回路と異なり, 情報の消去により生じるエネルギーが生じないため, 消費エネルギーを極限まで下げることができる. また低消費電力で動作可能な回路で断熱的論理回路がある. この回路は電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. この断熱的論理回路を可逆的に動作させることにより低消費電力で動作させる方法を提案している. 本チップには, 4 相の台形波で動作する可逆演算回路の段数が異なるもの，およびカップリング容量の大きさが異なる物が載っている. また, 大規
模な回路での動作を実証するため段数を極端に増やした物も載せている. 測定を行った結果, 正常動作を確認することができた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

超高速ローリングシャッターCMOS イメージセンサの実証実験用チップ
東京理科大学工学研究科

大高 俊徳, 浜本 隆之

概要：CMOS イメージセンサのローリングシャッター動作が低速な場合, 動きの速い被写体やパンニング動作, カメラ振れなどによって, 撮像した被写体の像が歪む. 従来のCCD 撮像素子と比較し, CMOS イメージセンサの画質が CCD を超えた現在, このローリ
ングシャッター歪の低減は求められている技術要素の一つである. 我々の研究では, 超高速に画素アレイを読出すことで, 一般的な撮影条件において, 歪を機械式シャッターと同等以下に抑えることを狙った, ＣＭＯＳイメージセンサを試作した. 本イメージセンサは, 列ごとに可変利得回路, 10-bit パイプライン AD 変換器とディジタル ADC メモリを設けている.
パイプライン ADC は, 250ns/cycle で動作できるように設計しており, 384（H）x128（V）の画素アレイでは 3.4Kfps で読出しが完了できるように設計した. 評価の結果, 残念
ながら回路設計ミスが判明し, 最後まで実機評価を完遂することはできなかった. しかしな

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がら, 本研究はディジタルカメラの機械的シャッターを完全電子式に置き換えることができる重要な技術と考えるため, 今後は回路の見直しと新しいアイデアの盛込みなどの充分な検討を行った後, 再度試作を予定する.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，Synopsys 社 Formality
0.18μm 5.0mm 角チップ

トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS

チップ種別：イメージセンサ/スマートセンサ

低周波数発振可能な CPG モデルの試作
日本大学理工学研究科電子工学専攻
日本大学理工学部

二瓶 乃亮

佐伯 勝敏

概要：近年，四足歩行ロボットに CPG モデルを搭載して適応的な歩行パターンを生成する研究が行われている．動物は，脊髄に存在するとされる CPG（Central Pattern Generator）で歩行・遊泳・飛行といったリズム運動の生成・制御を行っており，さらに脳などの上位中枢からの入力を受け，環境に適したリズム運動の生成・調整を行う．CPG の機能をロボットに工学的に応用することで自律的に環境に適した歩行動作を行わせることができると考えられている．先に我々は，介在細胞集団と呼ばれる神経回路間の接続を回路構成に応用することにより，低容量でもロボットの歩行制御に適した数［Hz］程度の周波数でリズムパターンを生成することが可能である CPG の電子回路モデルを提案した．今回は，その集積化を行い, 歩留まり率に対する検討を行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ高集積化のための低周波発振可能な細胞体モデルの試作
日本大学理工学研究科電子工学専攻
日本大学理工学部

奥山 敦司

佐伯 勝敏

概要：生体の情報処理機構をモデル化し工学的に応用することは，生体の優れた能力を実現するだけでなく，生体の情報処理機構を解明することも可能であり，現在まで，生体のダイナミクスに着目した様々な観点からの解析が行われている．生体の機能を有する
ニューラルネットワーク（Neural Network，以下 NN）をハードウェアで再現する場
合，生体の細胞体と同様に，低周波数で発振するモデルが必要である．また，生体のように大規模な NN の構築を行う場合は，素子数や回路規模は小さいことが要求される．生体内に存在する細胞体の特徴を有したモデルを構築する上で，Λ 型負性抵抗素子を用いた細胞体モデルは簡単な回路で構成できる．しかし，CMOS プロセスで集積化を行う場合，低周波数の発振を得るためには大容量が必要であり，コンデンサや P チャネルエンハンスメ
ント型 MOSFET（以下，PMOS）の面積は大きく，大規模 NN を構築する場合は実装面積が大きくなる．今回，細胞体モデルの高集積化を目的として，NMOS で構築した負性抵抗回路を用いて設計を行った細胞体モデルおよび，高集積化のための低周波発振可能な細胞体モデルの試作を行った．また，従来モデルとの比較を行うため，以前提案を行った低容量で発振可能な細胞体モデルの試作を行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）
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トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

3 状態制御方式電流モード昇圧型 DC-DC コンバータと電力計算回路の試作
中央大学大学院理工学研究科

杉本 泰博, 古川 達也, 小舘 直人, 渡辺 啓, 土田 高志,
安倍 幹織

概要：電流モード昇圧型 DC-DC コンバータでは昇圧比が高くなると, 出力部に右半面の零点が発生し, 系が不安定になるという問題点がある. そこで我々は, 3 状態制御方式を昇圧
型電流モード DC-DC コンバータに適用し, 入出電圧に依らずに一定の周波数特性を実現出来ることをシミュレーションにて確認した. また一般的に DC-DC コンバータに用いられる
スロープ補償を施さないことによって過補償になる問題を解決した. 本試作では 2013 年第三回の試作チップ評価結果をフィードバックし, より低電圧での三状態制御動作を図るとともにフィードバックシステム全体をオンチップ化した上での動作を目指した. また, 太陽電
池の MPPT 制御に応用するための電流検出による電力計算回路を試作し, 太陽電池の発電効率向上を目指す.

3-3

参考文献：寺師裕人, Isaac Cohen, 二宮保 "リアクトル電流保持時間制御による DC-DC コンバータの動作性改善について" 電子情41

報通信学会, 25-31, AUGUST 2002.2

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

集積化神経プローブシステム用信号処理回路
東北大学医工学研究科

田中 徹

長崎総合科学大学工学部
東北大学工学研究科

清山 浩司
長沼 秀樹, 谷 卓治

概要：脳疾患治療や脳機能解明, BMI （Brain Machine Interface）などの研究が近年盛んに行われており, 脳波の高度計測システムの実現が神経科学者や医療従事者から強く要望されている. 我々は, 種々の脳波を計測できる多機能集積化神経プローブシステムの開発を進めている. 脳波は, 種類によって信号特性が異なり, 取得できる信号強度は記録電極の設
置位置や対象により変化する. 本研究では, 記録する脳波や状況に応じて, ゲイン及び帯域を切り替えることが可能な信号処理回路を設計・試作した. 試作した信号処理回路は, 増幅器, マルチプレクサ, アナログ-デジタル変換器で構成され, 実際にゲイン, 低域遮断周波数, 高域遮断周波数を設計通りに調節できることを確認した. チップと記録電極の一体化モジュールを作製し, 評価を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

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Time analog to digital converter プロトタイプの試作
横浜国立大学工学府

林 賢志, 足立 武彦

概要：A/D 変換器の高分解能化や低電源電圧化などに伴い, Time-to-Digital Conveter（TDC） に関する研究開発が活発化している. TDC の 1 つとしてリングディレイライン（RDL）を用いた Time Analog to Digital Converter （TAD） がある. TAD は, サンプ
リング周波数により, ビット数を変えることができる. また, サンプリング周期間の平均電圧がデジタル出力となるため, TAD はローパスフィルタ効果を有する. 本試作では, TADのプロトタイプの試作を行った. 試作 TAD は, RDL, エンコーダ, ラッチ, カウンタ, 減算器等により構成されている. RDL は, インバータ 2 段で構成される遅延ユニット DU 32 段
をリング状に接続した回路で, DU の電源電圧を A/D 変換器の入力とする. RDL にパルスを引火し, サンプリング周期間にパルスが通過する DU の段数をカウンタとラッチで計数して, デジタル出力を得る. カウンタは 8 ビット, 減算器は 13 ビットである.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

テキストを音声に合成するシステム

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）（ TTS ）

University of Science Ho Chi Minh CityFaculty of Electronics and Telecommunications

Le Duc Hung, Hoang Trong Thuc, Luu Xuan Vy

電気通信大学情報理工学研究科

範 公可, 石橋 孝一郎

概要：本システムはテキストを音声に合成するものである. このシステムのアルゴリズムは3 段階からなる HMM に基づいている. ベトナム語での検証は正常に動作した. The system is built to synthesize the text to speech （TTS）. The TTS algorithm based on
the Hidden Markov Model （HMM） with 3 stages of computation: sentence HMM
construction （SHC）, speech parameter generation （SPG）, and synthesized
speech generation （SSG）. Chip is designed to compute the second and third
stage of the HMM, SPG and SSG, respectively. The system has built and verified
successfully with the Vietnamese language. However, due to the first stage of SHC
has been processed off-chip, the chip can process any language which is given by the first stage. In order to operate,
the chip needs access to the off-chip memory, where the result from the first stage is given, and the floating-point unit
（FPU）. The output result of synthesized audio also is written back into the off-chip memory. With the memory andFPU are shared between blocks, the TTS co-processor chip achieved the optimized resources cost while maintains high

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accuracy and good timing performance. The chip has maximum frequency at 145 MHz, about 32,000+ logic elements,
and 19,000+ registers. To compare with other platforms, with the same text being used the TTS co-processor chip gives
less delay than the others. For specific, it saves 73.09% processing time in the comparison with PC, 93.45% with Raspberry PI, and 96.43% with Beagle Bone.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT）
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：MEMS

遅延故障および断線故障テスト用回路の試作
徳島大学大学院先端技術科学教育部

梅津 翔一, 櫻井 浩希, 山下 淳, 宮本 陽平,
西條 慎吾, 末永 翔平

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之, 橋爪 正樹

概要：遅延故障のテスト容易化回路，IC 間断線のテスト容易化入力保護回路，検査容易化
CMOS センサ回路，組込み型 IDD センサ回路，抵抗性断線を模擬した回路の 5 つの回路を試作した．1）遅延検出回路組込み型バウンダリスキャン回路を設計した．遅延ゲートのば
らつきの影響について実測評価を行った．また，遅延検出用回路 Vernier Delay Line を試作し特性評価を行った．2）IC 間断線の電気的検査用組込み型電流センサを実装し，本セン
サによる断線故障検出可能性評価を行った．3）CMOS センサの電気的検査法のために検査容易化 CMOS センサ回路を実装し，動作確認を行った．4）IC の電流テストのために組込み型 IDDT センサ回路を実装した．実測により検査入力による動的電源電流の継続時間の差異が観測された．5）抵抗性断線をオン抵抗により模擬し，抵抗性断線が発生した回路における隣接線影響による微小遅延量の調査を行なった．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，BSDCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社
Hercules，Synopsys 社 HSPICE（RF）
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チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ視線検出機能を統合した列並列処理構成 CMOS イメージセンサ
金沢大学理工学域

秋田 純一

概要：視線情報は HMD 等のウエアラブルデバイスとの高い親和性から次世代のユーザイ
ンタフェースとして期待が高い. しかし現状の視線計測装置は, ビデオレートのカメラと処
理回路・システムを用いるものが一般的であり, サイズやコストに加えて, サッケードと呼ばれる高速な眼球運動をリアルタイムで追尾するための処理速度と処理遅れの問題があり.
著者らは眼球画像からの視線検出処理として輝度二値化と銃身計算処理を用い, CMOS イ
メージセンサに列並列構成の処理回路を統合し, 1000fps 程度の高速撮像・処理と 1 フレー
ム分の低いレイテンシ, および画素ピッチ 10um クラスの高解像度を両立するアーキテク
チャを提案してきた. 本試作チップでは, 画素ピッチを 10um と設定し, QCIF 解像度（176×144 画素）の CMOS イメージセンサと列並列処理回路を統合した視線検出向け
CMOS イメージセンサを試作した. 出力は 1 フレームごとに重心の X・Y 座標が SPI イン
タフェースで得られる. 評価実験の結果, 画素平面への配線にミスがあり, 動作を確認することはできなかった. またがその感度は,1000fps 程度の高速撮像には不十分であることが確認された. 今後は, 画素のフォトダイオードの感度向上をはかり, 再試作の予定である.

参考文献：H.Kawakami, S.Igarashi, Y.Sasada, J.Akita, Column-Parallel Architecture for Line-of-Sight Detection Image
Sensor Based on Centroid Calculation, ITE Trans. on Media Technology and Applications, Vol.2, No.2, pp.161-166,
2014.4.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：イメージセンサ/スマートセンサ

チューニング機構を搭載した可変 RCPF と確率的フラッシュ AD 変換器の試作
北見工業大学大学院工学研究科

杉本 俊貴, 伴内 優貴, 吉澤 真吾, 谷本 洋

概要：本チップでは，以下に述べる 2 種の回路を試作した．（ 1 ）自動チューニング可能なRC ポリフェーズフィルタを実現するため，チューニング機構を搭載した RCPF を提案している．アナログフィルタを集積化する際は，R や C など素子値の絶対精度のバラツキが問題となる．MOS 抵抗を用いた可変 RCPF の設計において，MOS 抵抗の閾値電圧のバラツキの問題を解決するために，MOS スイッチを用いた可変 RCPF を試作し，チューニング
可能であることを確かめた．（ 2 ） オフセット電圧バラツキを AD 変換の参照電圧として利用する AD 変換方式に確率的フラッシュ AD 変換器（SFADC）がある．我々の研究室ではオフセット電圧分布が正規分布である場合の SFADC の精度の見積もり手法を明らかに3-3している．本試作では，実際のチップにおけるオフセット電圧バラツキ分布を知る目的で

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SFADC を試作した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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アナログ回路用ライブラリおよび素子評価 TEG の試作
高知工科大学システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良, 板坂 直哉, 山田 健太
坂東 拓弥

概要：本チップの目的はアナログ回路用ライブラリの設計である. 試作した回路は ΔΣ 変調器, 1 段オペアンプを用いたバンドギャップリファレンス（BGR）,2 段オペアンプを用いたバンドギャップリファレンス（BGR）である. バンドギャップリファレンス（BGR）は
第 3 回で試作した 1 段セルフバイアスオペアンプ内蔵型 BGR の抵抗レイアウトに対する工夫の効果を確かめるため，抵抗レイアウトに工夫をした BGR と工夫がされていない
BGR が搭載されている．ΔΣ 変調回路は第 3 回で試作した 1 次のフィードバックループ部
分と出力部分をバッファで分けフィードバックループ部分へのひずみを考慮したものの設計を行った. 最後に 2 段オペアンプを用いたバンドギャップリファレンス（BGR）は抵抗
値のバラツキがバンドギャップリファレンス（BGR）の動作に与える影響を検証するために抵抗を外付にした回路と，9 月に試作した BGR に内蔵した抵抗の抵抗値を調整した回路を設計した．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第３章

試作ラン：ローム CMOS

ΔΣ-Time to Digital Converter
法政大学理工学研究科
法政大学理工学部

嘉藤 貴博
安田 彰

概要：本回路は，Analog PFD + Differential CP + Differential Completer にて構成されるシンプルな回路である. 動作としては, Analog PFD でリファレンクロック（REFCLK）とオシレータからの帰還クロック（VCOCLK）の位相差を Pulse Width Modulation（PWM）信号に変換し, そのパルス幅を一次 ΔΣ でデジタル化している. 図 2 に Differential CP の回路図を示す. 二個の CP があり, Analog PFD の PWM をうける入力と, Differential Completer からの Digital OUT を受け入力があり, CP の出力はキャパシタが接続されており, この回路が図 1 の破線部分となる. この回路で差分をとり, 1/S 要素をかけ, 比較動作を行う. 従来の TDC では, 時間分解能を多位相 CLK の skew 時間差に頼ったが, 本
回路は多位相の CLK を必要としない. また, キャパシタの電荷で位相量を表すので,
TDC の位相に対する, 切り上げ, 切り下げが発生しない. 本回路は, VDEC_Rom_0.18um_CMOS で設計した. （注 1.試作 TEG として, Differential Completer を 1GHz で動作させるため, LC_DCO（Digital Controlled OSC）と, 評価用 CP（CP2）を搭載した.

参考文献：嘉藤貴博，安田彰，吉野理貴， ΔΣTDC（ΔΣ-Time to Digital Converter）の検討および設計， 電子情報通信学会

全国大会, C-12-72, Mar., 2013.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：1,000～10,000 試
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

偶数段リング発振回路の設計マージン及び特性評価用 TEG
九州工業大学情報工学府

福田 智宏

概要：近年 LSI は急激に微細化, 高集積化が進んでいるが加工技術などの物理的限界から半導体デバイスの微細化は限界を迎えるといわれている. そのため, 限られた面積の中でいかに機能を搭載できるかが重要であると言える. 本研究で扱う発振回路において従来の発振回
路では直交位相変調信号を出力するために位相シフト回路を用いるため専有面積が大きくなってしまう. そこで発振回路単体で直交位相変調信号を出力できる偶数段リング発振回路（Even State Ring Oscillator : ESRO）が提案された. しかし, ESRO には発振する条件として設計パラメータが重要であるため, その設計マージンの評価が不可欠である. そこで今回の試作チップでは単一回路で複数の設計パラメータを擬似的に再現できる U-ESRO-

3-3

TEG により ESRO の設計マージン及び特性を評価することが目的である.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：nanodesign 社 ns -ｄraw ，Ca-44

dence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科

石毛 勇也, 藤井 達矢, 森谷 雄太, 満田 亮

概要：低電圧駆動・低消費電力というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. 形を変換する波形変換回路と, 信号の電流を増幅するためのバッファ回路. 負の温度依存性を持ったしきい
値電圧抽出のための回路, 温度センサ（PTAT）, 発振回路（VCO）, ボンディングのための無線給電システムのコイル, 蓄積 MOS バラクタと通常 MOS バラクタ, 非線形伝送線路,
PTAT 電流発生のための OTA 回路, パワーMOSFET のための温度センサ回路. これらの回路は測定器による動作確認を通して妥当性の検証を行い, これからの試作につながるような評価を行っている.

参考文献：Moonkyun Maeng, Franklin Bien,Youngsik Hur, Hyoungsoo Kim, Soumya Chandramouli, Edward Gebara, and Joy Laskar : “0.18-μm CMOS Equalization Techniques for 10-Gb/s Fiber Optical Communication Links”, IEEE TRANSACTIONS ON MICROWAVE THEORYAND TECHNIQUES, VOL.53, NO.11, 2005

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
デジタル信号処理プロセッサ

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/

Wide Input range CMOS rectifier and Low voltage, low powerreference circuits design
Waseda UniversityIPS

LI QIANG, Wang Jing, Yasukaki Inoue

概要：The chip tape out this time included the circuits listed below: 1. Wide input range CMOS recitifer for low power energy harvesting system: A highly efficient and wide input amplitude range
CMOS rectifier is presented, By using full bridge structure and a novel active diode, the rectifier canwork at a wide range of input voltage amplitudes of 0.45V up to 1.8V under a standard 0.18um CMOS
process. The proposed rectifier can achieve a peak voltage conversion efficiency of over 96% and apower efficiency over 90%. Power consumption of the rectifier is 264.35nW at 500mW. 2. Sub-1-V Operation Bandgap Reference Circuit without Resistors: A CMOS bandgap reference（BGR） circuit
without resistors is proposed, which can successfully operate under 1V supply voltage. The output
voltage Vref of the conventional BGR is the sum of the built-in voltage of the diode VD and the thermal voltage VT of kT/q multiplied be a constant. In this case, the Vref is about 1.25V, which limits a low supply-voltage operation below 1V. Some
proposed circuits realizing the minimum supply voltage below 1V only by the using of resistors. In the proposed circuit, the minimum supply voltage can be under 1V, which is generated by adding a CMOS voltage divider. The simulation, which is done under the standard 0.18um process,showing that, Vref value is around 0.55V with the minimum supply voltage of 0.95V. 3. A CMOS Sub-1-V Low Power Current and Voltage Reference without Resistors: A CMOS sub-1-V low power reference is proposed, which is realized without resistors and with only standard CMOS transistors. The proposed circuit has the most attractive merit that it can afford reference current and reference voltage simultaneously. Moreover, thesupply rejection is high over a wide frequency band. The proposed circuit is implemented in the standard 0.18um CMOS technology, and the temperature coefficient of the reference voltage and reference current are 0.0026%/℃ and 0.0069%/℃, respectively. Moreover, the sensitivity to power
supply voltage variation is reduced by adding only one transistor. Also, the power supply voltage can be as low as 0.85V.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT） トラ
ンジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバー

タなど）

電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによる HMDR
ROM を利用した AES 暗号回路
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いた
サイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．そこで，我々はどのような値が入出力されても消費電力が一定となる S-Box 回路と，乱数を利用した加算マスキン
グ対策と乗算マスキング対策を用いることにより暗号処理動作と消費電力との相関を切り離した
電力／電磁波解析攻撃耐性を実現した HMDR-ROM AES 暗号回路を提案した．本試作チップは提案した HMDR-ROM AES 暗号回路のサイドチャネル攻撃耐性を評価するために試作した．加算マスキング対策は主に電力解析攻撃対策として機能し，乗算マスキング対策は電磁波解析攻撃で明らかとなるアクティブなワードライン位置に依存した情報リークを隠すのに使用している．試作チップでは，加算マスクと乗算マスクそれぞれをオン／オフ切り替える機能と，使用乱数を 8bit と 128bit を切り替える機能を搭載して，それぞれの比較評価を行えるようにした．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：演算回路（乗算器，除算器など）

サイドチャネル攻撃対策 AES と PUF 技術を用いた耐タンパ認証システム向けのセキュア LSI
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：近年，暗号回路を搭載した IC チップはクレジットカードや電子マネー，利用者認証など様々な用途で使用されている．しかし，秘密情報をサイドチャネル攻撃により窃取される，もしくは不揮発メモリに格納している秘密情報を物理解析により窃取され，偽造・複製されてしまう危険性が指摘されている．我々はこれらの防止対策として，提案してきた Hybrid Masking Dual-Rail ROM （HMDR-ROM）方式を用いたサイドチャネル攻撃
対策 AES 暗号とランダムな製造時のばらつきからチップ固有の情報を生成する Physical
Unclonable Function（PUF）技術を組み合わせた高セキュア認証システムを開発した．
本試作チップはこの高セキュア認証システムに搭載するチップであり，キーレスエントリーを模した認証システムの実現を行った．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

ト

3-3
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第
３
章
チ
ッ
プ
試
作
報
告

漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用 TEG チップ
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル
攻撃により暗号鍵情報が窃取される危険性が指摘されている．消費電力と漏洩電磁波との間には相関があり電力解析攻撃の対策が電磁波解析攻撃においても有効であると考えられてきたが，漏洩電磁波によるリーク要因には消費電力とは異なるものが含まれていることが指摘されはじめた．しかしながら，電磁波解析攻撃のリーク要因が何か，どの程度脅威と成り得るのか実験的には明らかとなっていない．本試作チップには，漏洩電磁波のリー
ク要因を調べるための TEG 回路を搭載した．前回のリーク要因検証用 TEG チップでは，実測により論理ゲート単体における電流経路リーク，メモリのアドレスに起因するリークが確認できた．今回のリーク要因検証用 TEG チップでは，さらなる論理ゲート単体における電流経路リークの追及するために，論理ゲートのサイズ違いやミラーゲートなどを搭載した．また，電流経路リーク要因追及用の配線をアレイした TEG 回路や D 型フリップフロップから発生するリークを調査する TEG 回路を搭載した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：TEG（特性評価回路など）

レーザ照射によるフォールト攻撃の検証用 TEG チップ
立命館大学理工学研究科

中野 将志, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．本試作チップには，クロックバッファへのレーザ照射によるクロックグリッチ挿入が可能であることを検証するため，クロックツ
リーとクロック異常検出回路からなる TEG を搭載した．また，レーザフォールト攻撃の基礎実験としてインバータ回路，DFF 回路へのレーザ照射の影響を調べるための TEG を搭載した．そして実験結果から，“一時的に”論理回路の出力電圧を変化させることやレジス
タの値を変えられること，“恒久的に”論理回路の出力電圧やレジスタの値を固定できること確認し，SCIS2015 で発表を行った．

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46

第
３
章
チ
ッ
プ
試
作
報
告

参考文献： 中野将志，汐﨑充，藤野毅，「レーザフォールト攻撃に耐性のある論理ゲートの基礎検討と実験評価」，暗号と情報セ
キュリティシンポジウム，2B1-3，2015

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：TEG（特性評価回路など）

0.18μmCMOS プロセスを用いたパッチクランプ測定システムの改良
慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

川島 拓也, 四ツ田 大樹

概要：現在, 電気生理学の分野において神経細胞によるイオン電流を測定することが盛んに行われている. この神経細胞を測定することで神経疾患の治療に貢献するだけでなく, ブレ
インマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のためのLSI システムの設計を行っている. 今回のチップでは以前に試作した抵抗をフィードバックに用いた I-V コンバータの改良を行った. また, フィードバック抵抗に OTA を用いた IV コンバータの設計も行った.

参考文献：浅井,上野,浅井,雨宮,"温度依存性を考慮したサブスレッショルド CMOS 高抵抗
回路",電子情報通信学会総合大会,2009 年

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Agilent 社 ADS
数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

トランジスタ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなオンチップ太陽電池の開発
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献： 堀口, ”オンチップ太陽電池のダイナミック電圧・電流制御”,信学論（C） ,Vol.J97-C,No.2,pp.77-78,2014 年 2 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

オンチップ太陽電池の開発
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献： 堀口, “オンチップ太陽電池のダイナミック電圧・電流制御”,信学論（C） ,3-3

Vol.J97-C,No.2,pp.77-78,2014 年 2 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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第
３
章
液中オンチップ微粒子操作用非接触電力伝送集積回路
大阪大学大学院工学研究科

出井 良明, 山根 梨江, 井上 泰佑, 松岡 俊匡

概要：小型バイオ・センサの実現に向けて，微粒子や細胞を任意に操作できる技術が必要になっている．本チップの構成は，溶液中での非接触電力伝送を想定したオンチップ・コ
イルによって外部から交流電力を供給することができ，その電力を電源電圧および微粒子
操作信号へ変換され，誘電泳動による微粒子操作を可能とするものになっている．前回の設計より，安定した微粒子操作の実現に向けて，微粒子操作用信号の電圧振幅を引き上げて，補正回路の再検討を行っている．また，テスト回路としてバッファ回路の出力を分離した補正回路付きリングオシレータも配置している．

参考文献：Y. Dei, Y. Kishiwada, R. Yamane, T. Inoue, and T. Matsuoka, "Onchip Microparticle Manipulation with Efficient Wireless Power Transfer," International Conference on Solid State Devices and Materials, pp. 966-967, 2014 年 9 月.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

チ
ッ
プ
試
作
報
告

ReRAM / NAND フラッシュメモリハイブリッド SSD 向け電源回路
中央大学理工学部

石井 智也, 竹内 健

中央大学研究開発機構

上口 光, 蜂谷 尚悟

概要：我々の研究グループでは, これまでに ReRAM / NAND 型フラッシュメモリハイブ
リッド・ソリッド・ステート・ドライブ（Hybrid SSD）向けの書き込み電圧生成回路を設計してきた. Hybrid SSD は複数のチップを三次元方向に積層することを想定しており, 昇
圧回路と周辺回路の電源電圧を共通化することによりチップ面積の削減が期待される. また, インダクタをインターポーザ上に作成することで回路の高効率化が期待できる. 本試作では, 低電圧化のためにブーストコンバータ回路とチャージポンプ回路を組み合わせた書き
込み電圧生成回路を作成した. 検証の結果, 従来よりも低電圧で動作することを確認した.
今後は, より詳細な実測・評価を行っていく予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ホールセンサアレイ TEG チップ
豊橋技術科学大学電気・電子情報工学系

村上 裕二, 井美 椋太

概要：血糖値を推定可能な経皮連続モニタリングセンサ LSI システムの設計を行っている.
センサ LSI と永久磁石とグルコース応答性ゲルを重ねて置いて, ゲル包埋鉄粉がゲル膨潤に伴い乱す磁場を検出してグルコースセンサとする. 予備検討の結果, 100um 以下のピッチでのホールセンサアレイ が必要になった. そこで, R. S. Popovic らの報告による Nwell のクロスパターン構造を採用し, 既設計の 10bit 逐次変換方式 AD 変換器, およびその AD 変換器とマッチングできる既設計のメインアンプはチップ上に 1 つだけもち, 8x4=32 個のホールセンサアレイを設計した. 前回設計の不具合点を修正を主目的にした. 本試作 LSI 上に永久磁石を置き, その磁石と LSI との間に微小な鉄粉塊をおいてマイクロメーター鉄粉をスライドさせると磁場変化から鉄粉の移動を定量的に検出できることが確認された.

参考文献：A Hall Sensor LSI System to Measure the Swelling of Glucose Responsive
3-3
48

第
３
章
チ
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プ
試
作
報
告

Gel toward Transdermal Continuous Blood Sugar Monitoring, 27th International Microprocesses and Nanotechnology
Conference, 15B-3-3

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
プ

チップ種別：アナデジ混載

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ平成26年度第1回ローム CMOS 0.18um 試作（ RO18141 ）Parallel Nearest-Hamming-Distance Search Circuits based ona Competitive Latching Technique
東京大学大規模集積システム設計教育研究センター

朱 弘博 , 浅田 邦博

概要：Nearest-Hamming-distance search （NHDS） is widely used in intelligent
data processing such as image processing and pattern recognition. For time critical applications the NHDS must be completed within a very limited time. Therefore, high efficient NHDS circuits are developed in this work. The concept of the
proposed circuits is introduced as follows. Firstly the hamming distances are converted into analog voltages in which a smaller distance generates a lower voltage.
Then, all these voltages are converted into a time-domain pulses in which a lower
voltage corresponds to an earlier rising pulse. Finally, each pulse is connected totrig a latch. All latches are designed in a manner that if one latch was triggered torecord a high voltage, all the other latches are disabled to be triggered. As a result, only the earliest pulse has a high voltage and all the others keep low. The operations of the circuits are demonstrated via simulation using Hspice.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社
NanoSim

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

CMOS 単一光子アバランシェダイオード
東京大学工学系研究科

楊 驍, 朱弘博, 名倉徹, 浅田

邦博

概要：単一光子アバランシェダイオード（SPAD）は，PN ダイオードのブレークダウン電圧より高い電圧領域で動作し，電流利得が非常に高いため，光子が一個でも入ってくるとブレークダウンが起こるデバイスである. 小型微弱光検出素子として，医療，3D イメージセンサーといった用途において有益である. 低ノイズな SPAD を設計するために，1）アバ
ランシャブレークダウン領域，2）エッジ効果を防止用のガードリングが必要となる. 試作
した SPAD は，P+-Nwell と Pwell-DeepNwell 二種類のアバランシャブレークダウン領域及び，1.8V，3.5V 二種類の S/D 領域を用いた，計 8 種類の SPAD である. この試作チッ

3-3

プは, 昨年試作されたチップを一部修正・改良したものである. 測定結果より，本研究室の設計環境で設計した SPAD が期待通りの動作することと Pwell-DeepNwell のポリゲート

49

付き STI ガードリングの構造が最も良い特性を示すことを確認した.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso
0.18μm 2.5mm 角チップ

トランジスタ数：～10

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

High-Precision Probe System for Near-Field Magnetic Measurements on Cryptographic LSIs
東京大学 VDEC

Mai-Khanh Nguyen N.

概要：Sensing leakage physical properties of a cipher chip during its operating cryptographic core
can reveal corresponding secret key and secure data in side-channel non-destructive attacks such as
exploiting operating time, power consumption, or electromagnetic （EM） emanations. By measuring and monitoring data dependent emissions of the electromagnetic near-field of a chip, related secret key of the chip can be revealed. The higher the integrating ability of integrated circuits andoperating frequencies are, the more electromagnetic field is emitted around. Therefore, there is astrong demand to evaluate and identify vulnerable electric-magnetic portions of cryptographic LSIs
for the protection solution. Compared to power consumption analysis methods, micromagnetic sensing approach is preferred due to its ability of not only susceptible locations to attacks but also leakage magnetic field direction. By using magnetic sense coils closing to the chip’s surface to measure and monitor data-dependent leakage
magnetic emanations of a chip, related secret information could be captured. This design includes an integrated low-noise amplifier to amplify the
induced voltage at an on-glass coil array. In details, an on-glass coil array is use to pick up magnetic field by employing the relationship of magnetic flux, current and voltage of the coil well-known Faraday’s induction law. The proposed probe chip and high precision mechanical scanningsystem can be used to identify and evaluate vulnerable surfaces of LSIs from magnetic based side attacks.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～

チップ種別：アナログ/デジタル信号処理プロセッサ

第
３
章
チ
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プ
試
作
報
告

統計処理型コンパレータ，センサ TEG
金沢大学自然科学研究科

真田 圭, 藪見 啓輔

概要：静電容量式触覚センサの微小容量変化を検出するために容量-周波数変換器及び温度補償用の PTAT 回路を設計した. 温度センサである PTAT 回路については, 温度と出力電圧間で線形性の高い結果が得られたが, 出力電圧範囲が非常に小さく低感度であった. 測定した 20℃～100℃の間では 80mV 程度しか変化せず, その感度は 1.12 mV/℃となった. 温度
補償精度を高くするためには温度感度を大きくし, 出力電圧範囲を広げる必要がある. 容量-周波数変換器では, 感度が 3.36 MHz/fF となり, 温度に対するばらつき補正を行うこと
で 0.2fF 以下の非常に微小な検出精度が得られる結果となった. この回路により静電容量式
触覚センサの検出感度を高くすることが可能となり, 広ダイナミックレンジかつ高感度な触覚センサの実現が期待できる. 論理合成可能なコンパレータを 1000 個並べ, それらの出力を統計処理する回路を設計を行った. しかし, いずれも回路の不具合により動作していない
ことを確認した. 原因の解明には至っていない.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

TEG（特性評価回路など）

シリアルインターフェイス，擬似乱数発生回路，スキュー調整回路，フラッ
シュ ADC の試作
芝浦工業大学理工学研究科
芝浦工業大学工学部

加島 祐大, 山崎 浩平, 矢崎 裕太郎, 石井 雅樹

佐々木 昌浩概要：本試作では，4 種類の回路を実装している．1 つ目は以前 65nm で試作した 3 線 3 相式シリアルインターフェイスと同様な回路構成を 0.18μ m で実現した回路の試作である．
今回，ロジックが適切に動作するようにインバータ等の追加を行っている．2 つ目はデータ
レート 10Gbps の擬似乱数（PRBS）発生回路の試作である．本回路では線形帰還シフトレ
ジスタ（LFSR）を並列化させ，マルチプレクサを用いてまとめることで高速化を図ってい
る．3 つ目はリング型のスキュー調整回路である．この回路も 1 つ目の回路と同様に65nm で試作を行っているが，今回は内部の可変遅延回路をより細かな遅延制御を行うた
めに回路の改良を行っている．4 つ目は 6bit フラッシュ型 ADC の試作である．この回路は

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高速・低消費電力動作を実現するために，コンパレータ部やプリアンプを構成している．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム

チップ種別：アナデジ混載

無線通信回路（ミキサ, 振幅ディテクタ, 発振器）
東京大学生産技術研究所

井口 俊太, 李 承俊, 濵松 昌宗, 更田 裕司, 高宮 真,桜井 貴康

概要：低電力無線通信回路用のパッシブミキサ及び発振回路, 振幅ディテクタを設計した.
Rohm 社のプロセスで本格的な無線通信用回路を設計するのは初めてであったので, 本試作では主にシミュレーション値と実測値の誤差の検証を目的としている. また, 本試作で設計した振幅ディテクタは連続型コンパレータと制御ブロックで構成されており, プロセスバ
ラつきやノイズの影響を受けやすいため, これらの項目に関しても実測によって評価を行う
必要があった. 試作の結果, それぞれの回路ブロックにおけるシミュレーション値と実測値の相違はさほど大きくないことが確認できた. 特に, 連続型コンパレータを用いた振幅ディ
テクタの性能はシミュレーション値とほぼ一致しており, Rohm 社のモデリング精度が良好であることを確認できた. また, 複数サンプル測定によるプロセスバラつきの検証及び外来ノイズの影響に関しても評価を行うことができた. 今後は, 本試作で得られた結果をもとに, 新たな無線通信回路アーキテクチャを提案し, 実証していく予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

標準 CMOS プロセスを用いたオンチップスピーカー
東京大学生産技術研究所

更田 裕司, 高宮 真, 桜井 貴康

概要：小型のスピーカーを実現する手法として, MEMS 技術を用いたものが既に実用化されている. 本研究は, 標準 CMOS プロセスのみでスピーカーを実現する技術の確立を目指すものである. 従来のスピーカーは, 特定の振動体を用いて音を発生させるが, このような振動体を標準 CMOS プロセスのみで実現するのは困難である. そこで本研究では, 振動体を用いないスピーカーである, サーモホンを用いた. サーモホンは, 電気信号を熱に変え,その熱が回りの空気を膨張させる事で音に変換するスピーカーである. 試作チップでは,チップ上のメタル配線を抵抗（熱源）として用い, そこに流れる電流をトランジスタで変調することで, CMOS チップ上でサーモホンを実現した. 実装したサーモホンの面積は0.4mm x 1.7mm で, チップから 2cm の距離で測定した最大音圧レベルは, 9kHz 以上の周波数の音で 37dB であった. この時の消費電力は 440mW であった. 本測定結果から, 出力可
能な音の大きさに対して, 消費電力が非常に大きい事が分かった. したがって, 今後は低消費電力化手法の検討を行う必要がある.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

単一磁束量子/CMOS ハイブリッドメモリシステム試作
横浜国立大学大学院工学府

佐々木 悠太横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. 高速性, 低消費電力性に優れた SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはプロセスの最小幅で設計した 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, 最適化したデコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は従来の CMOS メモリより消費電力を下げる, また SFQ-in, SFQ-out のハイブリッドメ
モリの全チャンネル動作を実証することである. 測定を行った結果, 実装した 21 チャンネ
ル全てにおいて正常動作が得られたが, アクセスタイムは 1.8 ns と従来の 1.32 ns よりも遅3-3

い結果となった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

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Δ∑変調器および逐次比較 A/D 変換器の基本検討用 TEG
上智大学理工学部

石田 宇一, 小原 一馬, 山﨑 雄介, 和保 孝夫

概要：デジタル信号処理技術の発達により, 音や光などのアナログ信号をデジタル値に変換するアナログ/デジタル変換器（ADC）が非常に重要な役割を果たすようになってきた. 特にモバイル機器やセンサ用途では, 高分解能かつ低消費電力で動作する ADC が求められている. ADC には様々な方式があるが, この試作では ADC の低消費電力化を図るための基礎検討を行うことを目的として, インバータベース積分器およびダイナミック共通ソース積分器を用いた Δ ∑変調器を設計し, 搭載した. また, 低消費電力化に有利な逐次比較型
ADC も同時に搭載した. インバータベース積分器を用いた Δ ∑変調器では, シングルエン
ド型と差動型を設計した. また, ダイナミック共通ソース積分器を用いた Δ ∑変調器では,フィードフォワード型, フィードバック型の 2 つの回路を試作した. 逐次比較型 ADC では,
容量アレイにトッププレートサンプリングを用いた従来型回路を採用し, 今後の検討のための基本データの取得を目的とした.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,InAs ナノワイヤ/CMOSΔΣ 変調器集積化の基本検討用チップ
上智大学理工学部

島本 一成, 和保 孝夫

概要：近年, 次世代半導体材料としてナノワイヤやナノチューブが注目されている. これらは体積に対する表面積の割合が大きく, 表面吸着に対して電気伝導率が敏感に変化すると考えられるため, センサ応用が期待されている. InAs は表面に自然反転層が形成されることが知られていて, ナノワイヤにしても導電性を確保できるため, バックゲートが不要なである. この試作では, ナノワイヤと ΔΣ 変調器を組み合わせ, ナノワイヤの抵抗変化をデジタ
ル的に検知できる構造を実現することを目標とした. このため, CMOS 基板上に InAs ナノワイヤを堆積させるための制御電極を配置し, 最上層メタル配線を用いた電界支援自己整合プロセスによりナノワイヤを堆積できるようにした. また, パッドパターンを用いてナノワ
イヤと CMOS 回路を接続できるようにした. ΔΣ 変調器には, オペアンプの代わりにインバータを用い, 低消費電力化を図った. これらを集積化させることで, 低消費電力かつ高感度センサの実現が期待できる. 現在, ΔΣ 変調器の基本動作の確認を終え, 化学センサとしての応用可能性を検討している.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

メモリネットワークベースアクセラレータ
奈良先端大情報科学研究科

姚 駿, 中島 康彦, 清水 怜

概要：EMAX（Energy-aware Multimode Accelerator eXtension）と名付けたＣＧＲ
Ａ型アクセラレータを開発した. ローカルメモリと演算器（整数演算および単精度浮動小数
点積和演算が可能）を組にした基本構成（ユニット）を 64 個搭載しており, さらに, 演算
器間ネットワークにＦＩＦＯを組み込むことにより, 効率の良いＸ・Ｙ方向のデータ再利用を可能としている. また, 評価用プラットホームを開発し 4 チップ構成にて様々な浮動小数点ステンシル計算を高速実行する実証実験に成功した. ステンシル計算やグラフ処理において, 主記憶参照を大幅に削減することができ, 測定の結果, 従来型 GPU やメニコアシステ
ムを凌駕する高いメモリバンド幅あたり性能を達成した.

参考文献：Yoshikazu Inagaki, Shinya Takamaeda-Yamazaki, Jun Yao, YasuhikoNakashima: "Performance Evaluation of a 3D-Stencil Library for Distributed Mem-

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ory Array Accelerators", Proc. 2nd Int’l Workshop on Computer Systems and Architectures （CSA’
14）, held in conjunction with CANDAR’
14, Shizuoka, Japan, pp.388-393, Dec. （2014）

設計期間：10 人月以上 設計ツール：Cadence 社 NCVerilog，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社
ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 Dracula，Cadence 社 Diva，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 Formality
CMOS 0.18μm 12.5mm 角チップ

トランジスタ数：10,000,000～

試作ラン：ローム

チップ種別：マイクロプロセッサ

レーザ照射によるフォールト攻撃対策の検証用 TEG チップ
立命館大学理工学研究科

中野 将志, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．本試作チップには，レーザ照射時に流れる電流とソフトエラー発生時に流れる電流が似ていることに着目して，ソフトエラー対策回路がレーザフォールト攻撃の対策として有効であるかを調べるため，ソフトエラー対策のDICE（Dual Interlocked Storage Cell）を用いたラッチの TEG 回路を搭載した．さらにメタルシールドによる影響を調べるため，通常の FF にメタルシールドを行った TEG 回路も搭載した．そして実験結果から，DICE ラッチ回路によりレーザフォールト攻撃に対する耐性が向上できること確認し，SCIS2015 で発表を行った．

参考文献： 中野将志，汐﨑充，藤野毅，「レーザフォールト攻撃に耐性のある論理ゲートの基礎検討と実験評価」，暗号と情報セ
キュリティシンポジウム，2B1-3，2015

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トMDR-ROM を用いたサイドチャネル攻撃対策 AES 兼用 PUF 回路
立命館大学理工学研究科

西村 隆志, 竹内 章浩, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：サイドチャネル攻撃や物理解析を用いて暗号回路を攻撃することで IC カードなどの秘密情報を窃取可能であり，それによって暗号回路を偽造・複製される危険が存在することが近年指摘されている．よって，サイドチャネル攻撃や偽造・複製への対策が必要不可
欠となっている．我々はこれらの対策を単一の回路を用いて両立するため，偽造・複製対策回路として近年注目されている PUF（Physical Unclonable Function）をサイドチャ
ネル攻撃対策 MDR-ROM 回路に統合する手法を提案してきた．本チップでは，実際にPUF の動作と AES 暗号回路のサイドチャネル攻撃対策を単一の MDR-ROM 回路を用いて実現した．また，実測評価を通して AES 暗号回路としての動作と，PUF 回路としての動作を行えることを確認した．

参考文献：西村隆志，竹内章浩，汐崎充，藤野毅，「サイドチャネル攻撃耐性を持つ MDR-ROM に統合可能な PUF 回路の設計と評
価」，デザインガイア，（43）ICD，2015

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：TEG（特性評価回路など）

0.18μmCMOS プロセスを用いたパッチクランプ測定システムの改良
慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

川島 拓也, 四ツ田 大樹

概要：現在, 電気生理学の分野で神経細胞によるイオン電流を測定することが盛んに行われている. この神経細胞を測定することができるメリットの 1 つに神経疾患の治療に貢献することが挙げられる. また, ブレインマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも貢献できると期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のための LSI システムの設計を行っている. 今回のチップ
では以前に試作を行った容量をフィードバックに用いた I-V コンバータの改良を行った. また, アンチエイリアシングフィルタの設計と測定対象および測定システムにより生じる寄生成分を補償する回路の改良も行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Agilent 社 ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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断熱的サブスレッショルド論理回路
岐阜大学大学院工学研究科

加藤 和成, 高橋 康宏, 関根 敏和

概要：断熱的論理とサブスレッショルド論理を組み合わせた新しい論理回路を提案した．
提案回路は，2 相交流波電源で駆動し，その波形は 0-Vdd/2 および 0-Vdd を振幅とする波形で，2 つの周波数差は 2 倍である．また，電源電圧（Vdd）は 0.5V で動作する．提案回路を用いた 4×4 ビットアレイ型乗算器を設計し，動作検証を行ったところ，その動作速度の 上限 は 1k H z で あっ た ． また ， 消費 電 力 を検 証 し たと こ ろ， サ ブ スレ ッ シ ョル ド
CMOS 論理回路と比較し，約 40%の電力を削減することが可能であった．これら結果から，提案する断熱的サブスレッショルド論理回路は，センサネットワークなどのエネル
ギーハーベスティング用集積回路に応用できると考えられる．

参考文献：K. Kato, Y. Takahashi, and T. Sekine, “Two phase clocking subthreshold adiabatic logic,” Proc. IEEE ISCAS 2014, pp.598-601, June 1-5, Melbourne,
Australia.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF）
路（乗算器，除算器など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回

パワーインテグリティチップ 1
芝浦工業大学理工学研究科

市村 航

概要：近年, CMOS LSI システムはより高い周波数のクロックかつ低い供給電圧で動作す
るようになり, デジタル電子システムを安定動作させるためにパワーインテグリティが重要になってきた. 特に, オンチップ容量とパッケージインダクタンスの並列共振によってチップ·パッケージの電源分配ネットワーク（PDN）に反共振ピークが発生することが問題となっている. 本試作では反共振ピークを抑え, 電源ノイズを抑制することを目標としている. 設計したチップは主としてノイズ源回路とノイズを受ける回路を配置している. 電源構
造は, チップ内部に可変用 MOS スイッチを配置し, 外部スイッチの ON/OFF 切り替えに
よりチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. また, フリップチップ実装を想定し, チップのパッド間隔は広めに設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

パワーインテグリティチップ 2
芝浦工業大学理工学研究科

市村 航

概要：近年, CMOS LSI システムはより高い周波数のクロックかつ低い供給電圧で動作す
るようになり, デジタル電子システムを安定動作させるためにパワーインテグリティが重要になってきた. 特に, オンチップ容量とパッケージインダクタンスの並列共振によってチップ·パッケージの電源分配ネットワーク（PDN）に反共振ピークが発生することが問題となっている. 本試作では反共振ピークを抑え, 電源ノイズを抑制することを目標としている. 設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造
は, チップ内部に可変用 MOS スイッチを配置し, 外部スイッチの ON/OFF 切り替えによ
りチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. また, フリップチップ実装を行うためチップのパッド間隔は広めに設計した.

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設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100,000～1,000,000

別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種

平成26年度第2回ローム CMOS 0.18um 試作（ RO18142 ）リングオシレータを用いたアンテナダメージ評価回路
京都工芸繊維大学電子システム工学専攻

岸田 亮, 大島 梓, 小林 和淑

概要：アルミ配線によるアンテナダメージの影響を調べる回路を試作した．リングオシ
レータの最終段に面積を大きくしたアンテナとなる配線を接続し，発振周波数を測定することでアンテナダメージが回路へおよぼす影響を評価する．リングオシレータは NOR のみで構成されている．NOR の入力端子の接続方法を工夫することで，アンテナダメージを受ける最終段の NOR のみに NBTI （Negative Bias Temperature Instability）を発生させ，アンテナダメージによる NBTI の影響を評価する．銅配線プロセスと比較すること
で，配線製造工程の違いによるアンテナダメージの影響も評価できる．アンテナルールを違反しても，トランジスタが壊れることはなかった．アンテナダメージによる発振周波数減少を確認したが，他のばらつき成分と比べると十分小さいものであることがわかった．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社
Virtuoso ，Mentor 社 Calibre，Synopsys 社 StarRC（XT ），Synopsys 社 HSPICE（RF ）1,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100,000～

チップ種別：TEG（特性評価回路など）

動的電化注入による電源共振ノイズ低減回路試作チップ
東京大学工学部

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブキャップが用いられるが, 大きな容量を得るには大きな面積を必要とする. よってこの面積コストを低減するために, これら電源ノイズをオンチップで検知し動的に電荷を注入する回路を設計した. ノイ
ズ検出器には, 電圧降下を遅延時間の差として取り出すための DLL と遅延時間差をデジタ
ルサーモメータに変換する Vernier TDC の 2 つを用いている. この Vernier TDC の出力を元に, MOS キャパシタから電荷を注入し, 電源電圧ドロップを改善する. MOS キャパシタには, 4 つを 1 セットとして 2 セット用意し, 合計 8 つ用いている. MOS キャパシタ 1 つの3-3

容量は約 50pF である. この 2 セットを順々に使うことでキャパシタの使用効率を高めている. シミュレーションでは, 提案手法により 22%のノイズ低減がなされており, 従来のパッシブデキャップと比較して約 3 倍の面積効果を示している. このシミュレーション結果を実証するためのテストチップである. この試作チップは, 昨年試作されたチップを一部修正・改良したものである.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），
Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ストレス印加によるノイズマージンの影響を調べる SRAMTEG
東京大学生産技術研究所

長尾 光晋, 水谷 朋子, 小林 正治, 平本 俊郎

概要：本試作では電気的ストレスの SRAM のノイズマージンへの影響を調べるための
SRAM

TEG を設計した. 具体的にはローム 180nm のロジックルールに基づいて, 通常の6 トランジスタ SRAM と, アクセストランジスタを省いた 4 トランジスタ SRAM を設計した. セルトランジスタのサイズは, ゲート長を 0.5um に固定して, ゲート幅を 0.22um から
1um まで振った. パッドはプローブカードのピッチに合わせて, サイズを 80um x 80um,
ピッチを 120um とした. 6 トランジスタ SRAM については, 内部ノードにコンタクトを打ち, 直接電位観察ができるように設計した. 各 SRAM セルに対してすべてのノードからパッドを引き出すためにチップ内の SRAM 数はパッドの配置で決まる. 最終的に 2.5mm x
2.5mm のチップに 68 個の SRAM を配置した. 本試作チップを用いて各ノードからの電気的ストレスによる SRAM セルのノイズマージンへの影響について統計的なデータをとることができる.

参考文献：未発表
設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso
CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

試作ラン：ローム

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無線通信回路（サンプラー・復調器, コンパレータ, 発振器）
東京大学生産技術研究所

李 承俊, 濵松 昌宗, 更田 裕司, 高宮 真, 桜井 貴康

概要：近年注目されているセンサネットワークでは, 各センサノードに無線機が使われ, 多数運用することでネットワークとして機能する. 一般的に, 使用するアプリケーションや地域により無線規格が異なるため, 多様なアプリケーションを実現するためにはそれぞれの無線規格に沿った専用回路を製作しなければならなかった. その結果, 無線回路が少量多品種となり, 開発費の高騰により高コストなシステムとなる. また, センサネットワーク向けの無線機では, 電池の寿命を考慮すると, 低消費電力化が必須であるが, 従来のソフトウェア
無線は 10mW 以上の電力を消費する. 本試作では, 低電力無線通信の受信システムにおける要素回路の提案を行う. まず受信システムで必要となるサンプラー・復調器を提案する.
提案回路にはソフトウェア無線技術を応用することで複数の無線通信規格に対応させている. またコンパレータはオフセットの校正回路の高解像度化手法を提案することでより高精度な位相比較を実現する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

低電力 40MHz リラクゼーションオシレータ
東京大学生産技術研究所

本田 雅宣, 羅 丹, 更田 裕司, 高宮 真, 桜井 貴康

概要：新人研修を目的として, 低電力かつ高精度なリラクゼーションオシレータの設計及び試作を行った. 本試作では, シミュレーションや CAD の使用方法を習得するために 2 つのコンパレータ及び SR フリップフロップで構成される発振回路を試作し, 測定方法やシミュ
レーション値と実測値の相違に関して考察を行った. リラクゼーションオシレータの設計では, 主にコンパレータの性能によって発振回路の性能（消費電力や周波数精度など）が決定されるため, 消費電力と動作速度のトレードオフを理解した上でコンパレータの設計を行う必要がある. そこで本試作では, ある周波数精度を仮定した場合にどれだけ消費電力を下げられるかという課題のもとコンパレータの設計を行った. 設計及び実測による評価の結果,
配線抽出後の遅延の見積りに誤りがあったため発振周波数が大きく変動してしまうことがわかった. また, 発振回路の発振波形を出力するアナログバッファの設計が適切でなかった

3-3
56

ため, 目標とする位相ノイズを得ることができなかった.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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環境 RF 発電向け Gate Controlled Diode, 整流回路の寄生容量評価
TEG
金沢工業大学工学部電気系

九里 悠太, 馬渕 将成, 井田 次郎

概要：エネルギー・ハーベスティング技術の一つである環境 RF 発電を研究テーマとしている. 具体的には, 地上デジタル TV 波からの電力取得をターゲットとしている. 最大の課題
は, 極低入力での高効率整流である. これまで, Gate Controlled Diode（GCD）に使われるトランジスターの閾値を最適化することで高効率を達成できることが分かってきた. さらなる高効率化には, GCD, 及び, 整流回路の寄生容量の削減が重要であることも判明している. ここでは, GCD のレイアウト, 回路のレイアウトを要素に分け, 寄生容量を確認する
TEG を作製した. 現在, 評価中であるが, PAD 間の容量, トランジスター・レイアウトによる容量差などが確認された. さらに, 整流回路での寄生容量を測定しシミュレーション結果と比較することで回路での寄生容量も分析できつつある.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Agilent 社 ADS トランジスタ数：
100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電力可逆演算回路
横浜国立大学大学院工学府
横浜国立大学理工学部

井上 孔佑
安井 雄紀

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は CMOS 集積回路を用いた低電力化技術として, 可逆演算回路を研究している.
可逆演算回路は一般的な論理演算回路と異なり, 情報の消去により生じるエネルギーが生じないため, 消費エネルギーを極限まで下げることができる. また低消費電力で動作可能な回路で断熱的論理回路がある. この回路は電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. この断熱的論理回路を可逆的に動作させることにより低消費電力で動作させる方法を提案している. 本チップには, 4 相の台形波で動作する可逆演算回路を敢えて非対称に作成した回路を載せている. さらに, 電力測定用に大規模な回路も載せた.
測定を行った結果, 正常動作を確認することができ, 動作実証に成功した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

単一磁束量子/CMOS ハイブリッドメモリシステム試作 1
横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

佐々木 悠太吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この高速性, 低消費電力性に優れた SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップには 8TSRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイ
アス型差動増幅器（アンプ）が実装されている. 目的はハイブリッドメモリの全チャンネル
動作を実証するための CMOS メモリチップを確保するために従来設計した CMOS メモリと同様のものを載せている. 測定を行った結果, アクセスタイムは 1.3 ns が得られ, 実装した 21 チャンネル全てにおいて正常動作が得られた. またアクセスタイムのアドレス依存性

3-3を確認した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

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単一磁束量子/CMOS ハイブリッドメモリシステム試作 2
横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

佐々木 悠太吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この高速性, 低消費電力性に優れた SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップには電流量差を利用したメモリセルのマルチ読み出しを可能にした CMOS メモリを載せている.
この機構をメモリに組み込むことでデコーダの回路規模を小さくしより消費電力を下げることができる. 容量は 64-kb となっており, 最適化したデコーダ, 及び 21 個のセルフバイア
ス型差動増幅器（アンプ）が実装されている. 目的は従来の CMOS メモリより消費電力を下げる, また SFQ-in, SFQ-out のハイブリッドメモリの全チャンネル動作を実証することである. 測定を行った結果, レイアウトミスにより正常出力を得ることができなかった. メモリセル単体では正常動作を得ることができた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

方形波発振回路を用いた CPG モデルと高集積細胞体モデルの試作
日本大学理工学研究科電子工学専攻
日本大学理工学部

奥山 敦司, 二瓶 乃亮

佐伯 勝敏

概要：動物は歩行や飛行，遊泳といった周期的な運動において，周囲の環境に突発的な変化が生じても，それによる変化を抑制し，これまで通りの運動機能を維持することのできる優れた環境適応能力，すなわちロバスト性を有している．動物がもつ優れたロバスト性は，Central Pattern Generator（以降，CPG と略す）と称される脊髄に存在するとされる神経回路網が備えた機能であるとされている. CPG の基本的な機能は，歩行などの周期性を持つ運動のリズムパターンの生成・制御を行っており，CPG は上位中枢からの入力を受け，歩行パターンの生成や環境に適した運動の調整を行う．ロボットに CPG を工学的に応用することで自律的に環境に適した歩行動作を行わせることが出来ると考えられている．そこで，我々は高い歩留まり率を有するハードウェア CPG モデルの作成を目指し，方形波発振回路を用いて構成した CPG モデルを提案し，今回集積化を行った. また，細胞体モデルの高集積化を目的として，
NMOS で構築した負性抵抗回路を用いて設計を行った細胞体モデルの試作を行った．さらに，細胞体モデルは，従来モデルと同様に外部より出力周波数を調整可能とし，複数のパラメータを用いたパターンを作成した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

集積化イメージセンサのノイズ特性評価用 TEG
茨城大学工学部

木村 孝之

概要：CMOS イメージセンサでは標準 CMOS プロセスを使う事により低コスト化が可能である. これまでプロセスの微細化によりイメージセンサの画素サイズは小さくなってきている. 画素サイズが小さくなると画素内のアンプ回路も小さくなる. アンプ回路を構成する
MOSFET が小さくなるとそれに伴い 1/f ノイズの増加など問題が発生する. 本試作では,この様なアンプ回路を構成する MOSFET が微細化した際に, 発生するノイズを測定するために評価用の TEG を試作した. 評価用の TEG として読み出し用の n チャネルのソースフォ
ロア（L/W=0.2μm/1.2μm）と p チャネルソースフォロア（L/W=0.2μm/1.2μm）, さらにオペアンプによるボルテージフォロアとゲイン 10 倍の差動増幅回路を設計した. 4 つの回路に超低ノイズの定電圧（4.2Vrms）を入力した際に出力された電圧を測定した. その結果, p チャネルソースフォロアで測定された 1/f ノイズ（1.0e+5 μV2/Hz）が支配的であっ

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た. 1/f ノイズのピークツーピークの電圧は 300μV であり, これは過去の研究［ 1 ］で測定された値と良い一致が見られた. イメージ
センサの低ノイズ化を実現するためには p チャネルソースフォロアで発生する 1/f ノイズの低減が重要で有る事が明らかとなった.

参考文献：［ 1 ］Ming-Horn Tsai, Tso-ping Ma, "The Impact of Device Scaling on the Current Fluctuations in MOSFET’s",
IEEE Transactions on Electron Devices, Vol.41, No.11 （1994）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角

チップ種別：TEG（特性評価回路など）

ダイナミック共通ソース積分器を用いた低消費電力 Δ∑変調器
上智大学理工学部

小原 一馬, 和保 孝夫

概要：センサ用途やオーディオ用途などで, 高分解能かつ低消費電力で動作する ADC が求められている. Δ∑変調器は高分解能動作が可能であるが, 従来型では積分器に使うオペア
ンプには定常的に電流が流れるため, 低消費電力化が難しいという問題点があった. この消費電力は動作周波数によらずほぼ一定であるため, サンプリング周波数を低くすると Δ∑変調器の電力使用効率（FOM）が劣化することが知られていた. 我々はこの課題を解決するため, 積分動作終了と同時に電流を遮断できるダイナミック共通ソース積分器を提案した.
本試作ではそれを用いた 2 次 Δ∑変調器を搭載した. また, 容量の不要な充放電過程を省いて, さらに消費電力を削減したコンプリメンタリ型ダイナミック共通ソース積分器を提案
し, それを用いた 2 次 Δ∑変調器も搭載した. 変調器はそれぞれ 2 次差動フィードフォワー
ド型で構成し, サンプリング周波数は 1 MHz を想定して設計した. シミュレーションでは,バンド幅 4 kHz で SNDR = 71 dB を得ている. 動作実験を行ったところ, 2 次のノイズシェイピング特性が確認できた. しかし, 予想
よりノイズフロアと高調波歪みが大きかったため, その対策を考察し, 次回試作に反映させることにした.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,Time analog to digital converter の試作
横浜国立大学工学府

林 賢志, 足立 武彦

概要：A/D 変換器の高分解能化や低電源電圧化などに伴い, Time-to-Digital Conveter（TDC） に関する研究開発が活発化している. TDC の 1 つとしてリングディレイライン（RDL）を用いた Time Analog to Digital Converter （TAD） がある. TAD は, サンプ
リング周波数によりビット数を変えることができることやローパスフィルタ効果を有する
こと等の特徴を有する. TAD は, RDL, エンコーダ, ラッチ, カウンタ, 減算器等により構成される. 本試作では, 前回の試作で作成した TAD プロトタイプの見直しを行い, 各要素
回路のチューニングを行った. また, 前回の試作で明かとなった各要素回路へのクロック配
線長の相違による誤動作を防ぐための改良を行い, 電源ラインによるノイズ対策を追加した. 試作チップの A/D 変換特性, 直線性, 消費電力等を評価する予定である. また, TADを構成する要素回路の特性の確認を行うため, RDL 単体も実装した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバー

タなど）

インダクタおよび発振器評価 TEG
呉工業高等専門学校電気情報工学科

外谷 昭洋

概要：本チップは可変ゲインのアンプを搭載した LC 型電圧制御発振器（LC-VCO）および,LC-VCO に含まれるインダクタの評価 TEG となっている.LC-VCO は発振周波数を決定する LC 共振回路部と正帰還を掛けて発振を持続させるアンプ部からなり,LC 共振回路部で生じた損失をアンプ部が補うことで発振を持続させている.LC-VCO においては周囲の環境や内部の素子バラツキなどによって最低限必要なアンプのゲインが変化してしまう.
また,アンプのゲインを上げることは消費電力の増大につながり,余分な電力を消費してしまうため,本チップでは発振可能な最低限のゲインを選択し,低消費電力で発振が持続できるよう,可変ゲインのアンプを採用している.また,LC 共振回路部に含まれるインダクタについては,LC-VCO の発振特性に影響を与えるため,評価 TEG を用いて検証を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules
ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：1,000～10,000

試作ラン：

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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第
３
章
ジッターシェーパー回路
法政大学理工学研究科
法政大学理工学部

渡邉 裕紀
安田 彰

概要：オーバーサンプリングとノイズシェーピング特性により高精度な変換を実現することができるため，オーディオ用の高精度なデジタル-アナログ変換器（DAC ）には ΔΣ
DAC が一般的によく用いられている．ΔΣDAC は，アナログ信号出力時にクロックジッタと高域の量子化ノイズとの位相変調作用により，ホワイトノイズやスプリアストーンが発生し，特性が悪化する．従来の対策法として，ΔΣ 変調器（DSM）の後ろにローパス型のスイッチトキャパシタフィルタや FIR フィルタを挿入し，高域の量子化ノイズを低減する
方法が知られている．しかし，これらフィルタの挿入は，アナログ回路や bit 数の増加により DAC 回路規模が増大する．本試作では，内部システムの DSM にあらかじめナイキスト
周波数に零点を挿入し，アナログ加算部にジッタシェーパ（JS）を導入することで，ク
ロックジッタの影響を低減する方法を実装する．
彰，吉野理貴， “ナイキスト周波数に零点を持たせクロックジッタの影響を低減した ΔΣ

参考文献：渡邉裕紀，西勝

聡，安田

DAC,” 電子情報通信学会，

全国大会，C-12-10，3 月 18 日，2014 年

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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偶数段リング発振回路, スタック型回路構造による中間電位安定性評価回路,
及び低消費電力 Ratioless SRAM 回路
九州工業大学情報工学府

福田 智宏, 久保 直也, 近藤 敬宏

概要：本チップには片ドライブ片ラッチ型偶数段リング発振回路と比較用の奇数段リング
発振回路, スタック型回路構造による中間電位安定性評価回路, 低消費電力 Ratioless
SRAM 回路と比較用の従来の SRAM 回路が搭載されている. 偶数段リング発振回路は単体で直交位相変調信号を出力可能な発振回路であり, 本研究で提案する片ドライブ片ラッチ型
偶数段リング発振回路は構成するインバータを片チャネル化した偶数段リング発振回路となっている. 今回の試作チップでは片ドライブ片ラッチ型偶数段リング発振回路の特性を奇数段リング発振回路のものと比較することが目的である. 電源スタック型コーディング回路には 2 種類のコーディング回路と 6T-SRAM が搭載されている. 今回の試作チップでは, 電源スタック型回路におけるコーディングを利用した場合の中間電位安定化効果を比較検証することが目的である. 本研究で提案する Ratioless SRAM はメモリセルを選択する際, 半選択状態となるメモリセルが存在するた
め不要な電力消費が行われるという問題点があった. 今回の試作チップでは, この問題点を解消した低消費電力 Ratioless SRAM の消費電力を従来の Ratioless SRAM, 6T-SRAM, 及び 8T-SRAM のものと比較することが目的である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：nanodesign 社 ns-ｄraw，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

メモリ

赤外線アレイセンサの間欠動作制御と人物検知演算を行うコントローラ
立命館大学理工学研究科
立命館大学理工学部

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人見 達郎
藤野 毅

概要：近年，物理情報を取得するセンサを用いた情報収集に，センサノードと呼ばれる電子制御機器が利用されている．センサノードの構成要素は，センサ本体，記憶媒体，無線通信モジュール，それらを制御する MCU（Micro Controller Unit）及び電池等である．
センサノードは，あらゆる場所に設置が可能であることが望ましいため，超小型かつ限られた電力源での長時間動作が求められる．しかし，画像情報を取得するイメージセンサを搭載したカメラセンサノードの実用化に向けては，小型電池による稼働時間が短いという課題がある．そこで，低消費電力な赤外線アレイセンサを用いて，人物の有無を判定し，撮影が必要な場合のみ高消費電力なイメージセンサを起動する間欠動作によって，消費電力の削減が可能である．間欠動作時は赤外線アレイセンサの制御と人物検知演算を行う
MCU の電力が，センサノード全体電力の半分以上を占めるため，センサ制御機構の改良が，さらなる電力削減に効果的である．本
試作の目的は，MCU と同等の赤外線アレイセンサ制御と人物検知演算を行うデジタルハードウェア回路の消費電力を測定し，ソフ
トウェアを用いた MCU 制御との比較を行い，電力削減効果を検証することである．

参考文献：Tatsuro Hitomi, Takeshi Kumaki, and Takeshi Fujino "The Intermittent-Operation Control LSI for Ultra-LowPower Camera: Green Smart Secure Eyes", NCSP2015, 2015 年 3 月.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler ，Cadence 社 Virtuoso ，Mentor 社 Calibre
2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

人物検知用赤外線アレイセンサ対応低消費電力 AFE 回路
立命館大学理工学研究科
大阪産業大学工学部

上口 翔大, 浅川 俊介
熊本 敏夫

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：小型電池で年間駆動する人物監視カメラを実現するための技術開発を行っている. 本システムでは 1 秒毎に, 赤外線アレイセンサ像を用いて人物の有無を判定し, 撮影が必要な場合のみ高消費電力なイメージセンサを起動することで, 消費電力の削減を行っている. 上
記の間欠動作の制御をマイコンから専用ハードウエアで行うことにより, 3 か月程度の連続駆動が可能となった. 駆動時間の更なる延長のためには, イベントを検知する赤外線アレイ
センサの低消費電力化が必須である. そこで, 素子出力の増幅およびデジタル変換する
AFE 回路の省電力設計を行っている. 今回は, 赤外線アレイセンサ向けの AFE 回路の基本的なファンクション確認のため, 要素回路 TEG を試作した. その要素回路の構成は, V/I 変換器と I/V 変換器を用いた二重積分型回路である. この方式を採用した理由は, 数百 μV オーダーと非常に微弱な素子出力を, シンプルな回路構成で, かつ積分時間を長くするほど信号を増幅することができるからである. また, トランジスタの製造ばらつきとフリッカノイズの検証を行うため, サイズの異なる数種類の単体トランジスタも搭載しその特性を評価した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなサイドチャネル攻撃評価用 AES 暗号回路
立命館大学理工学研究科

中井 綱人, 堤 大樹, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析 DPA（Differential Power
Analysis）および相関電力解析 CPA（Correlation Power Analysis）を行うことで， 秘密鍵を特定することができる．本試作チップは，電力・電磁波解析攻撃やフォールト攻撃実験なども含めた新たな攻撃評価を行うために 3 種類の未対策 AES 暗号回路と 1 種類の対策が施された AES 暗号回路を搭載した．3 種類の未対策 AES 暗号回路は，合成体方式 SBox を実装したもの，32bit 単位で処理を行うことで小面積化を図った合成体方式 S-Box とテーブル方式 S-Box を実装したものである．対策が施された AES 暗号回路は，サイドチャネル攻撃対策 RSM（Rotating S-Boxes Masking）方式を実装した．

参考文献：堤大樹, 中井綱人, 汐崎充, 久保田貴也, 「サイドチャネル攻撃対策 RSM 方式を用いた AES 暗号回路の電力解析攻撃耐性評価」，暗号と情報セキュリティシンポジウム，3A3-4，2015

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：演算回路（乗算器，除算器など）

レーザフォールト攻撃におけるメタルシールドの影響検証用 TEG チップ（1）
立命館大学理工学研究科

中野 将志, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．そこで我々は，レーザ照射が LSI へ与える影響やフォールトの要因を調査してきた．本試作チップには，メタルシールドの形状がレーザフォールト攻撃に及ぼす影響を調査するため，アレー状に並べた DFF 上に異なる
4 種類のメタルシールドを形成させた TEG 回路を搭載した．また 2014 年 11 月の“レーザフォールト攻撃におけるメタルシールドの影響検証用 TEG チップ（ 2 ）”にて本試作チッ

3-3

プを追加で作成した．TEG 回路の動作は確認済みであるが，レーザ照射の実験に関しては
今後行う予定である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：TEG（特性評価回路など）

中野 誠彦

慶應義塾大学理工学研究科

川島 拓也, 四ツ田 大樹

概要：現在, 電気生理学の分野で神経細胞によるイオン電流を測定することが盛んに行われている. この神経細胞を測定することができるメリットの 1 つに神経疾患の治療に貢献することが挙げられる. また, ブレインマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも貢献できると期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のための LSI システムの設計を行っている. 今回のチップ
では, 以前に試作した可変利得増幅回路を改良したものと寄生成分補償回路に含まれる可変利得増幅回路, およびそれをデジタル制御するためのシリアルパラレルコンバータの設計,
レベルシフタの設計を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Agilent 社 ADS

トランジスタ数：100～1,000（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

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0.18μmCMOS プロセスを用いたパッチクランプ測定システムの改良
慶應義塾大学理工学部

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チップ種別：アナログ

低電圧 CMOS オペアンプおよび電流リファレンス回路
埼玉工業大学大学院工学研究科

秦 志剛, 吉澤 浩和

概要：近年, 集積回路の電源電圧は 1V 未満であることが珍しくなくなっている. 低電圧化
により，消費電力の低減や電池の軽量化が可能になるなどのメリットがある. しかしながらアナログ回路において，電源電圧の低下は振幅の減少および S/N 比の低下につながるため， オペアンプには入出力レールトゥレール動作が求められる. 本試作では，0.5V 動作のレールトゥレール CMOS オペアンプの動作を確認するため，文献［ 1 ］（Akihiro Ta-

naka, Zhigang Qin, and Hirokazu Yoshizawa, “A 0.5-V 85-nW Rail-to-Rail Operational Amplifier with a Cross-Coupled Output Stage,”Proc. IEEE International
Conference on Electronics, Circuits and Systems, pp. 137-140, 2013.） に記載された回路を 0.18μ m CMOS プロセスを用いて試作を行った. 同時に低電圧電流リファレンス
回路の試作も行った. 試作したオペアンプは電源電圧 0.5V から動作することを確認した.

参考文献：［ 1 ］ A. Tanaka, et al., Proc. IEEE International Conference on Electronics, Circuits and Systems, pp. 137140, 2013.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

オンチップ太陽電池の開発
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献： 堀口, “オンチップ太陽電池のダイナミック電圧・電流制御”,信学論（C） ,3-3
62

Vol.J97-C,No.2,pp.77-78,2014 年 2 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第
３
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オンチップ太陽電池の開発
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献： 堀口, “オンチップ太陽電池のダイナミック電圧・電流制御”,信学論（C） ,Vol.J97-C,No.2,pp.77-78,2014 年 2 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

磁性微粒子および磁性二次元体の高周波磁気特性伝送線路の試作
東北大学工学研究科

重田 洋二郎, 山口正洋

概要：電源回路の集積化およびワンチップ化には，半導体と比べてエネルギー密度が低い
インダクタおよびキャパシタの小形・低背化が必要とされる．そのため，数 MHz で DCDC コンバータを動作させることを前提として，必要な電気特性を低下させることにより小形化を可能にしたパワーマイクロインダクタも研究されている．しかしながら，高周波化にともない，磁性体による損失が課題となっている. 磁性微粒子や磁性二次元構造体は次世
代高周波デバイスへの応用を目的として, その高周波磁気特性が注目されている. 本チップ
試作では,磁性微粒子および二次元構造体の高周波磁気特性を評価するために, 1.0 と 3.0 の信号線幅の用するプレーナ線路を設計した. 信号線の長さは, 100, 200, 500μm と変化させて磁性体の強磁性共鳴によるＧＨｚ帯での微弱な信号変化をとり出せるように設計した. また, ＧＨｚ帯における浮游容量等の除去を目的とした de-embedding を行うため, 開放器（オープン）, 短絡器（ショート）および整合負荷（ロード）の 3 つの標準反射器も設計した.

参考文献：“Transmission-Line Design Handbook”, Brian C. Wadell
設計期間：0.1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 QRC
トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

センサ用高分解能 ΔΣADC
慶應義塾大学理工学部電子工学科

山田 耕平, 石黒 仁揮

概要：現在注目されているセンサアプリケーション全般において, センサーモジュール内部の ADC は必要不可欠で重要な役割を果たし, さらなる, 低電圧, 低消費電力化が要求されている. 本試作では, 温度センシングで用いることを念頭に置いた高分解能 ADC を, 低電力で動作させることができる回路を設計, 搭載した. 本回路は分解能 10bit を目標とし, 過去の試作で開発済みの設計資産を用いた 2 次の離散時間型 ΔΣ ADC のトポロジーを選択した. 積分器に用いるアンプは通常のオペアンプではなく, C 級インバータアンプを用いることで流れる電流量を極力減らし, 低消費電力化を目指した. 電源電圧 1.2V, サンプリング速度 4.096MHz, バンド幅 10kHz で SNR60dB をシミュレーション上で確認し, コア面積は0.4mm2 となった. 今後, 試作チップの測定結果とシミュレーション結果を比較検討し, 今後の設計にフィードバックをかける予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

ど）

3-3
63

第
３
章
リングアンプを用いた反転増幅器
慶應義塾大学理工学部電子工学科

勝呂 拓馬, 石黒 仁揮

概要：高速低電力アンプとしてのリングアンプの動作検証のために反転増幅器を作成した.
コア部分はインバータとスイッチ, オフセット用のキャパシタのみで構成されている. 擬似
差動構成, サンプルアンドホールドによる離散時間動作である. フィードバックループを組
むことでリング発振器としての側面が現れ, デッドゾーンバイアスを外部から与えることで発振を抑制し, オペアンプとして機能する. デッドゾーンによって速度・消費電力・精度にトレードオフが発生する. シミュレーション上での仕様は電源電圧 1.8V, 消費電力 750uW,
利得はインバータ 3 つ分の 75dB, スルーレートは 110V/us, コア面積 0.025mm2 であった.
微細化によってオペアンプの利得と出力レンジの確保が課題となる中, 簡素な構成で十分な利得を持ったフルレンジのオペアンプを作成できることは有用であり, 加えてリングアンプ
は位相補償を必要としないというメリットも存在する. ADC 回路への応用を検討しており,
本回路はその前段階としてその特性を検証することを目的とし, 今後測定を進めていきたい.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

チ
ッ
プ
試
作
報
告

容量型センサの CMOS インターフェイス回路
山梨大学大学院教育学研究科

永井 正成, 小川 覚美

概要：容量型センサは圧力, 加速度, 回転角度等の物理量の検知に広く使われている. ここでは低消費電力の差動容量型センサのインターフェイス回路として, 容量・時間（Capacitance-to-Time: CT）変換回路と, その基本構成素子であるシングルエンドオペアンプ,
全差動オペアンプ, コンパレータ, CMOS アナログスイッチ, カレントミラーを試作した.
また, 素子の基本特性を評価するために, アスペクト比の異なる MOS トランジスタも試作した. CT 変換回路は差動容量型センサの容量の変化を容量差と容量和の比に比例した時間信号に変換する. この回路は素子の非理想的な特性を回路的に補償できる構成となっている
ため, 高精度の信号処理が可能となる. 試作 CT 変換回路についてセンサの代わりにマイカ
キャパシタを用いて特性を評価する.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

並列処理指向・光再構成型ゲートアレイ
静岡大学工学研究科

藤森 卓巳, 渡邊 実

概要：並列処理に特化した光再構成型ゲートアレイ VLSI を試作した. プログラマブルゲー
トアレイに並列処理を実装した場合, コンテキストメモリの多数の領域に同じデータを書き込むことになり, 無駄が生じる. もし, これら複数領域のデータを 1 つの領域で取り扱うことができれば, プログラマブルゲートアレイのコンテキストメモリの総量を削減し, ゲート
アレイの高密度化が可能になる. この考え方は, 光再構成型ゲートアレイにも同様に適用できる. この度, 4 つのプログラマブルゲートアレイを実装した, 4 並列の光再構成型ゲートア
レイを試作した. この 4 つのプログラマブルゲートアレイでは 1 つのコンテキストメモリ（フォトダイオード）を共有している. それぞれのゲートアレイには 4 入力の LUT を 2 つ持つ論理ブロックを 184 個実装した. チップ全体では論理ブロックが 736 個実装され,25,024 ゲート規模を実現した.

3-3
64

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSimプ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チッ

チップ種別：ニューテクノロジ

第
３
章
チ
ッ
プ
試
作
報
告

エナジーハーベスト電源を想定した ReRAM 書き込み電圧生成回路
中央大学理工学部

石井 智也, 田中 誠大, 竹内 健

中央大学研究開発機構

蜂谷 尚悟

概要：近年, 周囲の環境に存在する熱や振動, 光などの微小なエネルギーを収集して電力に変換するエナジーハーベスティング技術が注目を集めている. 本試作では, エナジーハーベ
スティング電源を用いて ReRAM（抵抗変化型メモリ）の書き込みを行うための電力変換回路を作成した. エナジーハーベスティングにより得られる電源は起電力が低く, 電力が非常に微弱である. 一方で ReRAM のメモリセルへの書き込みにはエナジーハーベスティン
グ電源電圧と比較して高い電圧が要求されるため, 高効率に電力変換を行う必要がある. 本
試作では, 二種類の異なる回路を作成した. 今後は, 試作チップの動作確認を行い, 二種類の回路について面積や変換効率のベンチマークを取る予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS

位相同期回路の干渉ノイズ検証用 TEG 改訂版
大阪工業大学大学院工学研究科

清水 真司, 森下 宗瑛, 肥田 晃一郎, 藤居 尚博,
吉村 勉

概要：本試作は, PLL 回路における外部干渉ノイズや自己干渉ノイズの内部発振器への影
響を検証する TEG の 2 次試作版である. 昨年の第 4 回ローム CMOS0.18um 試作で製作・評価した 4 つのブロック TEG のうち, 干渉テスト TEG において, 複数の PLL 回路を自己干
渉・相互干渉させることでオンチップの回路間干渉を測定した. その際, 入出力回路の動作に伴うノイズが干渉経路に影響を与える問題が生じたため, 今回, 入出力回路に小振幅
CML 回路を採用することで, 入出力回路の影響を出来る限り抑制した回路構成をとった.
その結果, 干渉テスト TEG において, 入出力回路の動作に伴うジッタ増加の現象が抑制され, 人為的に挿入した自己干渉および相互干渉による回路間干渉測定が可能となった. また干渉信号にパルス波を用いることで, 印加ノイズの周波数成分を調整する機能も今回新たに設けている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

パワーインテグリティチップ 4
芝浦工業大学理工学研究科

市村 航

概要：近年, CMOS LSI システムはより高い周波数のクロックかつ低い供給電圧で動作す
るようになり, デジタル電子システムを安定動作させるためにパワーインテグリティが重要になってきた. 特に, オンチップ容量とパッケージインダクタンスの並列共振によってチップ·パッケージの電源分配ネットワーク（PDN）に反共振ピークが発生することが問題となっている. 本試作では LSI のノイズ発生源であるチップ自体にキャパシタを実装（オンチップキャパシタ）することによってノイズの低減化を図ることを目標とする. 電源構造はチップ内部に配置した MOS スイッチの ON/OFF を切り替えることによりオンチップキャ
パシタを付加する/付加しないを選択することができる構造になっている. 本試作ではオン
チップキャパシタとして MOS キャパシタを採用した. MOS キャパシタの種類は NMOS を使用した NMOS キャパシタ, PMOS を使用した PMOS キャパシタ, 両方を使用した
CMOS キャパシタの 3 種類である. それぞれ異なる MOS キャパシタを配置した 3 種類のチップの電源ノイズ, 統合電源インピーダンスを比較することでどの MOS キャパシタがノイズ対策に有効なのか検証することができる.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

市村 航

概要：近年, CMOS LSI システムはより高い周波数のクロックかつ低い供給電圧で動作す
るようになり, デジタル電子システムを安定動作させるためにパワーインテグリティが重要になってきた. 特に, オンチップ容量とパッケージインダクタンスの並列共振によってチップ·パッケージの電源分配ネットワーク（PDN）に反共振ピークが発生することが問題となっている. 本試作では反共振ピークを抑え, 電源ノイズを抑制することを目標としている. 設計したチップは主としてノイズ源回路とノイズを受ける回路を配置している. 電源構
造は, チップ内部に可変用 MOS スイッチを配置し, 外部スイッチの ON/OFF 切り替えに
よりチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. また, フリップチップ実装を想定し, チップのパッド間隔は広めに設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100,000～1,000,000

別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

65

第
３
章
チ
ッ
プ
試
作
報
告

パワーインテグリティチップ 3
芝浦工業大学理工学研究科

3-3

チップ種

パワーインテグリティチップ 5
芝浦工業大学理工学研究科

市村 航

概要：近年, CMOS LSI システムはより高い周波数のクロックかつ低い供給電圧で動作す
るようになり, デジタル電子システムを安定動作させるためにパワーインテグリティが重要になってきた. 特に, オンチップ容量とパッケージインダクタンスの並列共振によってチップ·パッケージの電源分配ネットワーク（PDN）に反共振ピークが発生することが問題となっている. 本試作では LSI のノイズ発生源であるチップ自体にキャパシタを実装（オンチップキャパシタ）することによってノイズの低減化を図ることを目標とする. 電源構造はチップ内部に配置した MOS スイッチの ON/OFF を切り替えることによりオンチップキャ
パシタを付加する/付加しないを選択することができる構造になっている. 本試作ではオン
チップキャパシタとして MOS キャパシタを採用した. MOS キャパシタの種類は NMOS を使用した NMOS キャパシタ, PMOS を使用した PMOS キャパシタ, 両方を使用した
CMOS キャパシタの 3 種類である. それぞれ異なる MOS キャパシタを配置した 3 種類のチップの電源ノイズ, 統合電源インピーダンスを比較することでどの MOS キャパシタがノイズ対策に有効なのか検証することができる.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

パワーインテグリティチップ 6
芝浦工業大学理工学研究科

市村 航

概要：近年, CMOS LSI システムはより高い周波数のクロックかつ低い供給電圧で動作す
るようになり, デジタル電子システムを安定動作させるためにパワーインテグリティが重要になってきた. 特に, オンチップ容量とパッケージインダクタンスの並列共振によってチップ·パッケージの電源分配ネットワーク（PDN）に反共振ピークが発生することが問題となっている. 本試作では LSI のノイズ発生源であるチップ自体にキャパシタを実装（オンチップキャパシタ）することによってノイズの低減化を図ることを目標とする. 電源構造はチップ内部に配置した MOS スイッチの ON/OFF を切り替えることによりオンチップキャ
パシタを付加する/付加しないを選択することができる構造になっている. 本試作ではオン
チップキャパシタとして MOS キャパシタを採用した. MOS キャパシタの種類は NMOS を使用した NMOS キャパシタ, PMOS を使用した PMOS キャパシタ, 両方を使用した

3-3
66

第
３
章
チ
ッ
プ
試
作
報
告

CMOS キャパシタの 3 種類である. それぞれ異なる MOS キャパシタを配置した 3 種類のチップの電源ノイズ, 統合電源インピーダンスを比較することでどの MOS キャパシタがノイズ対策に有効なのか検証することができる.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

エネルギーハーベスティング向け昇圧回路及び非接触給電向け整流器 TEG
信州大学大学院理工学研究科
信州大学工学部

篠原 秀樹

吉田 穣理, 宮地 幸祐

概要：本試作では, サブスレッショルド動作を目指した低電圧チャージポンプ, 非接触給電用整流電源回路, 完全差動型広帯域オペアンプ試作した. エネルギーハーベスティング向け
低電圧チャージポンプでは 1） ゲート電圧をブーストし, 基板順バイアスを用いる構成の3 段型チャージポンプと 2） 比較用に基板順バイアスを用いる構成の 3 段型チャージポンプの 2 種類設計・試作した. その他に 3） 13.56MHz 非接触給電向けのアクティブダイオードを用いた整流回路を設計・試作した. アクティブダイオードの遅延に伴う電荷の逆流を防止するため DLL を用いた制御を組み込んだ. 外部信号により遅延回路の遅延時間を変化することができるようになっている. 4） 最後に, GBW が 100MHz の完全差動型広帯域オペアンプを設計した. 今後はこれら試作チップの測定を行い, 動作確認, 検討を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角平成26年度第3回ローム CMOS 0.18um 試作（ RO18143 ）学習と認識再構成可能な LVQ ニューラルネットワーク
広島大学工学研究科

安 豊偉

広島大学先端物質科学研究科

張 湘イク

広島大学 HiSIM 研究センター

陳蕾

広島大学ナノデバイス・バイオ融合研究所

Mattausch Hans

Juergen

概要：A dual-mode system, namely, on-chip learning based on learning vector
quantization （LVQ）, and recognition based on nearest-neighbor matching is designed. The LVQ neural network algorithm is implemented by one chip with a pipeline with parallel p-word input （PPPI） architecture and a dedicated learning
circuit. Nearest-neighbor matching, which results in high computational demandin both learning mode and recognition mode, is solved by the dedicated PPPI andreused for the two modes so that a significant reduction in power consumption andarea is achieved. The dual-mode system is highly flexible for reference-vector number and feature-vector dimension sothat many different applications are able to be implemented on the same hardware platform.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim
10

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：～

チップ種別：マイクロプロセッサ

アドレス出力回路付き CMOS SPAD アレイ
東京大学工学系研究科

楊 驍, 朱弘博, 名倉徹, 浅田

邦博

概要：単一光子アバランシェダイオード（SPAD）は，PN ダイオードのブレークダウン電圧より高い電圧領域で動作し，電流利得が非常に高いため，光子が一個でも入ってくるとブレークダウンが起こるデバイスである. 小型微弱光検出素子として，医療，3D イメージセンサーといった用途において有益である. ただ，光子がなくても，ブレークダウンを起こる可能性もあるので，SPAD のノイズとなる. 本試作は，SPAD のノイズの影響について，SPAD アレイの出力効率を高めるために，2014 年 2 月試作したアドレス出力回路を使用した. また，SPAD が 2014 年 4 月試作した 8 種類の SPAD の中に，最も良い Pwell-

3-3

DeepNwell のポリゲート付き STI ガードリングの構造を利用した. 15x 15 ピクセルの67

SPAD アレイを設計した. また，SPAD 素子単体の性能を改善するために，同じ構造で，
STI と P-diff 間の距離及び SPAD のサイズと形を変化した SPAD および Passive Quenching 回路を試作した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イ

メージセンサ/スマートセンサ

オンチップ太陽電池と昇圧回路
立命館大学情報理工学部

木村 知也, 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能するため, これを同一チップ上の回路の電源として利用すれば, エネルギーを自給自足する単一ダイのシステムが構築できると期待される. しかし単一の PN 接合ダイオードに光を照射して得られる電圧は 0.6V 程度である. より高い電圧を得るために, バルク CMOS プロセスの単一チップ内に複数の PN 接合ダイオードを形成して直列接続することは, 素子分離の観点から容易ではない. 本試作チップは, 単一のオンチップ太陽電池セルから得られる
0.6V 程度の電圧を効率よく昇圧するための回路を搭載した TEG である. 昇圧回路は, 低い
入力電圧でも動作するチャージポンプ回路と, 電圧変動の影響を受けにくいリングオシレー
タなどからなる. 直射日光相当の照明光を照射して測定した結果, 昇圧回路の動作を確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m

第
３
章
チ
ッ
プ
試
作
報
告

ストレス印加による閾値電圧変化の物理的原因を調べる単体トランジスタ
TEG
東京大学生産技術研究所

長尾 光晋, 水谷 朋子, 小林 正治, 平本 俊郎

概要：本試作では, 電気的ストレスによるトランジスタの閾値電圧変化の物理的原因を調べるための単体トランジスタ TEG を設計した. 具体的にはローム 180nm のロジックルールに基づいて単体トランジスタを設計した. トランジスタのサイズは, ゲート長を 0.5um から
10um までふり, ゲート幅は 100um に固定した. ゲート幅が大きいため高周波測定時のゲート抵抗の影響を減らすために 10 フィンガーまで分割したものを追加した. ゲート長を短く, ゲート幅を長く設計したのはチャージポンピングと CV 測定を精度よく行うためである. 各トランジスタのすべてのノードからパッドを引き出すためにチップ内のトランジスタ
数はパッドの配置で決まる. 最終的に 2.5mm x 2.5mm のチップに 68 個のトランジスタを配置した. 本試作チップを用いて電気的ストレスによるトランジスタの閾値電圧変化の物理的要因を系統的に調査できる.

参考文献：未発表
設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評
価用 AES 暗号回路
名城大学理工学部情報工学科

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている. 本
チップは AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアーキテクチャによる実装であり，特にサイドチャネル漏洩対策を含まない. この AES コアを外部のシステムクロックと独立した内部クロックで駆動させる. 内部クロック発生器はリングオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，LFSR で周期をランダムにしたり，AES のラウンド処理ループでビット間スキューを発生させることができる. これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評

3-3
68

第
３
章
チ
ッ
プ
試
作
報
告

価することができた.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム

チップ種別：演算回路（乗算器，除算器など）

周波数変動を伴う非同期クロックを用いたエラー注入検出機構付サイドチャ
ネル攻撃評価用 AES 暗号回路
名城大学理工学部情報工学科

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている. 本
チップは AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアーキテクチャによる実装であり，加えてレーザー照射等によるエラー注入の有無を検出する機構を搭載している. この AES コアを外部のシステムク
ロックと独立した内部クロックで駆動させる. 内部クロック発生器はリングオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，さらに LFSR で周期をランダムにさせることができる. これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 ModelSim，Synopsys 社 Formality
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム

半導体電力分配器
中部大学全学共通教育部

宮本 順一

概要：一般的に, 太陽電池など再生可能エネルギーを電力に変換する素子単体の出力電圧は, 0.6V～1.0V と極めて低く, 現状では非発電状態での漏れ電流を防止するために, 素子を多数個直列接続し, そこにブロッキングダイオードを使用する方法が用いられている. しかし, この方法は, 電力損失が発生するため, 直列接続に難がある発電素子ではこの方式はとれず, 実用化に向けたフィールドでの実験は不可能であった. そこで, この漏れ電流防止対策として, 低電圧出力素子でも高効率で電力を取り出せる「半導体電力分配器」を考案した. しかも, 集積回路技術により, 個々に取り出せる電力が微弱であっても, それを多数個並列接続することにより, その総和を出力電力として取り出すことが可能とした. 昨年度,
VDEC の利用を開始し, この基本回路の動作は確認し, 今年度の試作にあたっては, その評価結果を設計にフィードバックし改良するとともに, 接続可能な素子数を拡張した. 現在,
学内で試作した色素増感太陽電池を用い, フィールドでの接続実験を開始したところである. 今後は, この接続実験で得られた知見を生かして, さらなる改良を重ねると共に, 新たに考案した機能も順次搭載予定である. なお, 得られた知見については都度, 特許化を考えており, 現在 3 件を特許提案済である.

参考文献：J. Miyamoto, et, al ”Development of a Power Delivery IC for Wavelength Selective
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：アナデジ混載

宇宙用 CVSL 回路及び性能比較解析用 CMOS 回路
静岡理工科大学理工学部

中村 文哉, 新村 昇平, 鈴木 雅人, 金子 尚, 小幡 秀和,
波多野 裕

概要：スタティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタ
ティック型ＣＶＳＬ ＥＸＯＲ回路, スタティック型ＣＶＳＬ半加算回路, スタティック型Ｃ
ＶＳＬ全加算回路, クロック型ＣＶＳＬ ＮＡＮＤ回路, クロック型ＣＶＳＬ ＮＯＲ回路, ク
ロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合ゲートＣＭＯＳ半加算
回路, 複合ゲートＣＭＯＳ全加算回路, ＣＭＯＳ比較回路, ＤフリップフロップＣＭＯＳ回
路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を, 2014 年度第 3 回試作と 2014 年度第5 回試作の 2 回に分けて設計した. 2014 年度第 3 回試作では, スタティック型ＣＶＳＬ半加算回路, スタティック型ＣＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型
ＣＶＳＬ全加算回路, 複合ゲートＣＭＯＳ半加算回路, 複合ゲートＣＭＯＳ全加算回路を設計し, 試作チップを実測して機能動作を確認した. 2014 年度第 5 回試作では, スタティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック
型ＣＶＳＬ ＮＯＲ回路, スタティック型ＣＶＳＬ ＥＸＯＲ回路, クロック型ＣＶＳＬ ＮＡＮＤ回路, クロック型ＣＶＳＬ ＮＯＲ回路, クロック型ＣＶＳＬ ＥＸＯＲ回路, ＣＭＯＳ比較回路, ＤフリップフロップＣＭＯＳ回路 2 種類, ＪＫフリップフロップＣＭＯＳ
回路 2 種類を設計した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

センサ TEG
金沢大学理工研究域 電子情報学系

北川 章夫, 秋田 純一

金沢大学自然科学研究科 電子情報科学専攻
金沢大学理工学域 電子情報学類

真田 圭

池田 昇平

概要：・触覚センサ：静電容量式触覚センサの微小容量変化を検出するために容量-周波数変換器及び温度補償用の PTAT 回路を設計した. 温度センサである PTAT 回路については,
温度と出力電圧間で線形性の高い結果が得られたが, 出力電圧範囲が非常に小さく低感度であった. 測定した 20℃～100℃の間では 80mV 程度しか変化せず, その感度は 1.12 mV/℃となった. 温度補償精度を高くするためには温度感度を大きくし, 出力電圧範囲を広げる必要がある. 容量-周波数変換器では, 感度が 3.36 MHz/fF となり, 温度に対するばらつき補正を行うことで 0.2fF 以下の非常に微小な検出精度が得られる結果となった. この回路により静電容量式触覚センサの検出感度を高くすることが可能となり, 広ダイナミックレンジかつ高感度な触覚センサの実現が期待できる. ・スペクトラムセンサ：光の波長を分析するためのスペクトラムセンサを設計した. ス
ペクトラムセンサは, 受光用フォトダイオードの上に分光用のメタル層が配置された構造となっている. 測定結果は, 分光自体には成功したと考えられるものの, 迷光の影響が極めて大きいという結果となった.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
プ

チップ種別：TEG（特性評価回路など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

3-3
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第
３
章
チ
ッ
プ
試
作
報
告

自動設計可能な確率的並列型 ADC，論理合成可能なコンパレータに関する
TEG
金沢大学理工学域電子情報学類

今村 竜

概要：論理合成可能なコンパレータを用いた自動合成可能な確率的並列型 ADC の特性を評価することを目的として，自動設計可能な確率的並列型 ADC を作成した．この ADC はコ
ンパレータ 1024 個，及び加算器から構成される．Verilog HDL で ADC 全てを記述し，論理合成，自動配置配線を行うことで確率的並列型 ADC の自動設計を実施した．しかし，設計時のミスにより所望の ADC の動作を評価することができないことが予想される．また，論理合成可能なコンパレータ単体の特性を評価することを目的として，論理合成可能なコ
ンパレータを作成した．こちらも，自動設計可能な確率的並列型 ADC と同様に，Verilog
HDL でコンパレータを記述し，論理合成，自動配置配線を行い，自動設計を実施した．このコンパレータの各種特性を測定することによりオフセットの大まかな標準偏差，平均を求めることができ，確率的 ADC を設計する際の指標を得ることができる．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

TEG（特性評価回路など）

ラジカルセンサ, ReRAM, 3.3V 仕様の各種回路, 以上 3 つに関する TEG
金沢大学理工学域電子情報学類

蔭田 大貴

金沢大学理工研究域電子情報系

北川 章夫

金沢大学医薬保健研究域保健学系

中山 和也

概要：今回の試作ではチップに 3 人分の研究を相乗りしたので 3 種類の TEG を載せた. 1 つ目はラジカルセンサに関する特性評価回路作成で, フリーラジカルセンサに利用するための広レンジ VCO および RF 出力バッファを試作した. この回路により, 100MHz から
2GHz 程度までの周波数レンジで, フリーラジカルに高周波磁界を印加しチップ上のスピン数を計測することができる. 2 つ目は ReRAM に関する特性評価回路である. 試作したのはカレントミラー回路を利用した多値書き込み回路の TEG であり, 書き込み回路の他に簡単なセルアレイ, セルデコーダ, カウンターなども実装してある. これにより従来の研究よりも高精度な抵抗ばらつき制御を行うことが出来る. 3 つ目は 3.3V 仕様の各種回路に関する
TEG である. 詳細としては, トライステートインバータ, インバータ 5 段, それと VSRC（ReRAM の多値書き込み回路）の 3 つの回

3-3
70

第
３
章
チ
ッ
プ
試
作
報
告

路を, 普通チップに搭載する 1.8V 用ではなく 3.3V 用として作成したのでそれらの回路の特性評価を行う.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評

価回路など）

In-situ タイミングエラー予測回路の試作
早稲田大学高等研究所

史 又華

早稲田大学理工学術院

戸川 望, 柳澤 政生

概要：半導体プロセスの微細化に伴って, チップのばらつきの増加が回路設計における大きな問題となりつつある. 従来の LSI（大規模集積回路）設計手法は, 設計時タイミングマー
ジンを十分確保することを前提条件とした, ワーストケースに基づいた方法である. ばらつ
きが増大していくと大きなタイミングマージンを要し, 結果として見込み通りの高速化ある
いは低エネルギー化の効果が得られるとは限らない. そのため, ばらつきを考慮したワース
トケース設計からの脱却を実現する LSI 設計技術として, In-situ タイミングエラー予測回路の試作を行った. 試作した回路は, タイミングエラーを検出するのでなく, 処理途中の信号遷移を監視し, その信号変化のタイミングを用いてタイミングエラーが起きるかどうかを予測する. そしてタイミングエラーが予測される場合には, エラー回避のために, クロック制御（クロックゲーティング）する.

参考文献：Youhua Shi, Hiroaki Igarashi, Masao Yanagisawa, and Nozomu Togawa, Suspicious Timing Error Prediction
with In-Cycle Clock Gating, in Proc. IEEE International Symposium on Quality Electronic Design （ISQED）, pp.335-340,
Mar. 2013

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

無線通信回路（サンプラー・復調器, コンパレータ, 発振器）
東京大学生産技術研究所

濵松 昌宗, 李 承俊, 井口 俊太, 更田 裕司, 高宮 真,桜井 貴康

概要：低電力無線通信回路用のサンプラー・復調器, コンパレータを設計した. 本試作では低消費電力化実現のため, 最終端のコンパレータ以外にアンプのない回路構成によりソフト
ウェア無線受信機を実現することを目標としている. そのためには従来と比較し, 要素回路の更なる高精度化が必要となる. 前回試作において提案したサンプラー・復調器は外来雑音に対する耐性が不足していることがシミュレーションにより確認された. そこで本試作では雑音の平均化処理用の回路を追加することでこれを改善した. また, 受信回路で必要となる
高精度コンパレータを実現する上ではコンパレータ自身の内部雑音を正しく評価する必要がある. 本試作では, シミュレーションによって内部雑音の影響を評価し, 高精度化実現に適したコンパレータの回路定数を調査し, それに基づく試作を行った. これらの回路の測定の結果, 設計時の雑音の見積もりが正確でなかったため目標を実現できないことが確認された. 今後, 雑音に対する検証をさらに深める必要がある.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

低電力可逆演算回路試作 2
横浜国立大学大学院工学府
横浜国立大学理工学部

井上 孔佑
安井 雄紀

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は CMOS 集積回路を用いた低電力化技術として, 可逆演算回路を研究している.
可逆演算回路は一般的な論理演算回路と異なり, 情報の消去により生じるエネルギーが生じないため, 消費エネルギーを極限まで下げることができる. また低消費電力で動作可能な回路で断熱的論理回路がある. この回路は電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. この断熱的論理回路を可逆的に動作させることにより低消費電力で動作させる方法を提案している. 本チップには, 4 相の台形波で動作する可逆演算回路を敢えて非対称に作成した回路を載せている. また, 非対称にした回路を用いて論理回路を構成した物も載せている. 測定を行った結果, 正常動作を確認することができ, 動作実証に成
功した.

3-3

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

71

第
３
章
チ
ッ
プ
試
作
報
告

単一磁束量子/CMOS ハイブリッドメモリシステム試作 3
横浜国立大学大学院工学府
横浜国立大学理工学部

佐々木 悠太今野 元

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この高速性, 低消費電力性に優れた SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップには 8TSRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイ
アス型差動増幅器（アンプ）が実装されている. デコーダのサイズを変更し再最適化を行った. 目的は従来の CMOS メモリの消費電力を下げる, また全チャネルでの CMOS メモリの動作実証である. 測定を行った結果, 正常出力を得ることができなかった. 現在, レイアウ
トミスまた, 各回路の駆動力なども含め原因を究明中である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリブロック単位で蓄積パターン制御可能なイメージセンサ
東京理科大学工学研究科

小林 嵩, 浜本 隆之

概要：画素ブロック内でフォトダイオードに蓄積された電荷のリセットおよび読み出しタ
イミングのパターンを制御できるイメージセンサの試作を行った. 画素ブロックのサイズは2×2 画素ブロック, 4×4 画素ブロックでの制御が可能となっている. ブロック単位での制
御は, 垂直・水平走査回路に読み飛ばし選択, 読み飛ばしリセット機能を追加することで実現する. 本イメージセンサは, 256×256 画素の画素アレイ, 画素信号読み出し回路, 列並列
シングルスロープ A/D 変換器, 8bit バイナリカウンタから構成される. 本イメージセンサの機能により, 撮像面内で蓄積時間の異なる画素情報を同時に得ることができる. 検証では, FPGA を用いた撮像システムを構築し, リアルタイムで蓄積パターンの制御が可能であることを確認した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre ，Synopsys 社 StarRC （XT ），Synopsys 社 Hercules ，Synopsys 社 HSPICE （RF ）1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：100,000～

チップ種別：イメージセンサ/スマートセンサ

個別駆動が可能な複数の撮像面を有するイメージセンサ
東京理科大学工学研究科

箱石 広之, 浜本 隆之

概要：単一デバイス上に複数の撮像面を有するイメージセンサの試作を行った. 本センサ
は, 単一チップ上に小型の撮像面を 12 個有している. 本センサの各小撮像面にレンズを搭載することで, 複数枚の画像を同時に取得できる. 各撮像面はそれぞれ個別の読み出し回路を有しているため, 小撮像面毎に個別に読み出しを行うことが出来る．また, 各小撮像面はそれぞれ専用の走査回路, リセット制御回路を有しているため, 各小撮像面の露光時間, フ
レームレートをそれぞれ異なる値に設定することができる. 本センサを用いることで, 従来の多眼カメラシステムと同様に, 異なるパラメータで撮像された画像を同時に取得できる.
これらの画像を合成することで, 広ダイナミックレンジかつ高フレームレートな画像を再構成できると考える. また, 各小撮像面から取得した画像間には視差が含まれるため, 視差推定を用いた距離情報の取得が可能であると考える.

3-372

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
2.5mmx5.0mm チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：イメージセンサ/スマートセンサ

第
３
章
チ
ッ
プ
試
作
報
告

歩留まり率を考慮した CPG モデルの試作
日本大学理工学研究科電子工学専攻
日本大学理工学部

二瓶 乃亮

佐伯 勝敏

概要：近年，四足歩行ロボットに CPG モデルを搭載して適応的な歩行パターンを生成する研究が行われている．動物は，脊髄に存在するとされる CPG（Central Pattern Generator）で歩行・遊泳・飛行といったリズム運動の生成・制御を行っており，さらに脳などの上位中枢からの入力を受け，環境に適したリズム運動の生成・調整を行う．CPG の機能をロボットに工学的に応用することで自律的に環境に適した歩行動作を行わせることができると考えられている．先に我々は，介在細胞集団と呼ばれる神経回路間の接続を回路構成に応用することにより，低容量でもロボットの歩行制御に適した数［Hz］程度の周波数でリズムパターンを生成することが可能である CPG の電子回路モデルを提案した．しかし，提案したモデルは歩留まり率が低く，思うような特性が測定出来ない欠点が存在する．そこで我々は，回路構造のどの部分が歩留まり率を低下させているのかを見直すことで，歩留まり率改善へ向けた対策を講じることを考え，今回，CPG モデル並びに CPG モデルを構成する回路の集積化を行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

ナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア高集積化のための低周波数発振可能な細胞体モデルの試作
日本大学理工学研究科電子工学専攻
日本大学理工学部

奥山 敦司

佐伯 勝敏

概要：生体の情報処理機構をモデル化し工学的に応用することは，生体の優れた能力を実現するだけでなく，生体の情報処理機構を解明することも可能であり，現在まで，生体のダイナミクスに着目した様々な観点からの解析が行われている．生体の機能を有する
NN をハードウェアで再現する場合，生体の細胞体と同様に，低周波数で発振するモデルが必要である．また，生体のように大規模な NN の構築を行う場合は，素子数や回路規模は小さいことが要求される．生体内に存在する細胞体の特徴を有したモデルを構築する上で ， Λ 型負 性抵 抗 素子 を用 い た細 胞 体モ デル は 簡単 な 回路 で構 成 でき る． し かし ，
CMOS プロセスで集積化を行う場合，低周波数の発振を得るためには大容量が必要であり，コンデンサや PMOS の面積は大きく，大規模 NN を構築する場合は実装面積が大きくなる．今回，細胞体モデルの高集積化を目的として，NMOS で構築した負性抵抗回路を用いて高集積細胞体モデルおよび，高集積化のための低周波発振可能な細胞体モデルの試作を行った．また，高集積細胞体モデルは，従来モデルと同様に外部より出力周波数を調整可能とし，複数のパラメータのパターンを作成した．さらに，直接針を当てて測定を行うための，レイアウトパターンの作成を行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

アウトフェーズ変調のための CMOS VCO
大阪大学基礎工学研究科

高橋 勇人, 塩見 英久

概要：将来のミリ波帯通信やさらなる高周波帯無線通信では, 通信システムの低消費電力化や簡素化が求められている. 簡素な構成にするためは, VCO の位相を直接変調する構成が考えられる. その際に, アウトフェーズの構成にすることで, 振幅制御も必要な QAM などの複雑な信号生成にも対応でき, さらに非線形増幅器を用いて高い電力効率とリニアリティを実現することが可能となる. この構成をミリ波帯通信への適用をするために, VCO は高い周波数の発振が必要となるため, 周波数逓倍機構を持つプッシュプッシュ発振器やDLL といった構成が適すると考えられる. 本試作ではアウトフェーズ変調に向けた, クロ
スカップル型プッシュプッシュ発振器と 3 逓倍注入同期リングオシレータついて検討した．試作した 3 逓倍注入同期リングオシレータは電源電圧 1.8V で-25.7dBm@12.5GHz で発振し, 基本波抑圧比が 15dB となった. 変調感度は最大で 10.8GHz/V 得られ, 出力変動の3-3小さい範囲では 7.0GHz/V が得られた. アウトフェーズ変調の信号制御には十分であると考えられる.

参考文献：高橋,塩見,岡村,"アウトフェーズ変調のための CMOS VCO に関する検討",信学技報,vol. 114, no. 433, EST2014-128,
pp. 309-314, 2015 年 1 月.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Agilent 社 ADS トランジスタ数：
10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

粟野 皓光, 廣本 正之, 佐藤 高史

概要：バイアス温度不安定性（BTI）に代表されるトランジスタの経時特性変動は, 今後の集積回路の信頼性を決定づける重要な要素である. 本チップでは, 1） 多数デバイスに対する BTI 劣化と回復特性の測定を可能とする BTI アレイと, 2） BTI ストレスによる過渡的なデバイス特性の劣化とその回復をオンチップで測定する論理合成可能なアナログ-ディジタル（A/D）変換器を設計した. A/D 変換器は, 電圧制御発振器（VCO）の制御端子に変換
対象の電圧を印加して VCO の発振周波数変化から入力電圧を推定する方式として構成した. アナログ設計が必要となる回路部分を極力少なくすることで, 設計期間の短縮を目指した.

参考文献：H. Awano, M. Hiromoto, and T. Sato, "BTIarray: A time-overlappingtransistor array for efficient statistical characterization of bias temperature instability," IEEE Transactions on Device and Materials Reliability, Vol.14, No.3, pp.833-843, Sept. 2014.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

第
３
章
チ
ッ
プ
試
作
報
告

オンチップ A/D 変換器によるデバイス特性変動の測定
京都大学大学院情報学研究科

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試作ラン：

溶液バイオケミカルセンシング回路
立命館大学理工学部

宇野 重康

概要：水溶液中の生化学物質を電気化学的に検出あるいは定量することを目的としたバイ
オケミカルセンサ回路と, その電源回路およびアナログデジタル変換回路を集積した. 電気
化学測定原理としては電流方式と電位方式を想定し, それぞれに対してポテンショスタット
回路および計装増幅回路を設計し集積した. いずれも演算増幅回路を組み合わせた構成となっており, 実際のバイオセンシング実験データに基づいた設計仕様とした. 具体的には,集積回路チップ上の電極によるフェロシアン化イオンあるいはフェリシアン化イオンの酸化還元反応による電流測定結果, これらの混合溶液を用いた電位測定結果, 溶液中グルコー
スおよびアルコール測定結果などに基づき, 実用的な範囲内で測定を可能とするような回路設計仕様とした. これらに加え, AC/DC 変換回路や電源電圧安定化回路などの電源回路を搭載するとともに, センサー回路からのアナログ出力電圧をデジタル信号へ変換するためのデルタシグマ変調回路を搭載した. 更に, 電磁誘導方式によるエネルギー獲得を目的としたオンチップスパイラルインダクタ, 電圧
制限回路, 負荷変調回路などを搭載した.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

Time analog to digital converter の試作
横浜国立大学工学府

林 賢志, 足立 武彦

概要：A/D 変換器の高分解能化や低電源電圧化などに伴い, Time-to-Digital Conveter（TDC） に関する研究開発が活発化している. TDC の 1 つとしてリングディレイライン（RDL）を用いた Time Analog to Digital Converter （TAD） がある. TAD は, RDL,
エンコーダ, ラッチ, カウンタ, 減算器等により構成される. RDL は, インバータ 2 段で構成される遅延ユニット DU 32 段をリング状に接続した回路で, DU の電源電圧を A/D 変換器の入力とする. このように TAD はデジタル回路のみで構成される A/D 変換器であるため, プロセスの微細化によるスケーリングが容易で低電源電圧, 低消費電力動作にに適している. 本試作では, 前回の試作結果を踏まえ, チップ面積の削減やノイズ対策の強化を行った. また, TAD を構成する要素回路である RDL ，カウンタ, 減算器, それぞれの設計を評価するため, 各要素回路の実装も行った.

3-3
74

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
３
章
チ
ッ
プ
試
作
報
告

ニューロンＣＭＯＳインバータを用いた連想記憶メモリ
東海大学大学院産業工学研究科

藤本 邦昭, 原田 裕二郎

概要：連想記憶メモリ（Content Addressable Memory：CAM）は，入力データと記憶した参照パターンを比較し，一致または類似する参照パターンを検索し出力するメモリであり，画像認識，音声認識など様々な領域での応用が期待されている．その記憶方式はア
ドレスを使用せず人間の記憶方式に類似している．そこで，我々は神経細胞に似た特性を持つニューロンＣＭＯＳインバータを用いれば，簡単な構成の連想メモリが実現できるのではないかと考えて本研究に着手し，新しい方式の CAM を提案した．この回路は，レイ
アウトサイズも小さく簡単な回路でありながら，入力データに完全に一致した記憶データを検索する機能に加え，入力データとハミング距離が最も近い記憶データを検索する機能も有している．また，ニューロンＣＭＯＳインバータを用いる場合に大きな問題となっていたフローティングゲートの初期電荷の影響および閾電圧の変動の影響を受けない回路構成となっている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

CMOS Rail-to-Rail オペアンプクロスオーバー歪低減
電気通信大学情報理工学研究科

大澤 衛, 範 公可, 石橋 孝一郎

概要：今回の試作では, Rail-to-Rail オペアンプ, 電流モード SAR ADC, VLRO, リング
VCO, CAM の設計を行った. 今回は Rail-to-Rail オペアンプについて報告する. トラン
スコンダクタンス gm を一定にする回路構成が報告されてきた.しかし，低消費電力のために，バイアス電流を小さくすると，回路にとって入力トランジスタのオン・オフによる変化した電流量が無視できない．結果，利得の変動やクロスオーバー歪みが生じる．この問題を解決するために，全入力範囲で入力段の gm が一定となる Feed Forward CancelingStage （FFCS） 構成に加えて，電流補償段を新たに追加し，利得の変動やクロスオーバー
歪みを抑えた Rail-to-Rail オペアンプの回路構成を提案する．提案回路構成により入力同相電圧によって変化する回路に流れる電流量が一定に保たれる．シミュレーション結果と同様に試作回路の測定結果により，従来回路と比較した時，利得の変動を抑えることができることが分かった. さらに提案した Rail-to-Rail オペアンプのクロスオーバー歪みの低減が確認できた． また, 他の回路でも動作を確認し, 今回得た知見を踏まえてさらなる回路構成を検討していく．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

TEG（特性評価回路など）

エネルギーハーベスティング電源向けシュミット・トリガ付き LDO 回路
電気通信大学情報理工学部

高橋 史帆

電気通信大学情報理工学研究科

範 公可, 石橋 孝一郎

概要：今回の試作では, LDO 回路, 二段オペアンプ, 発振回路, 画像処理デジタル回路の設計を行った.

今回は, エネルギーハーベスティング電源向けシュミット・トリガ付き

LDO 回路について報告する. 試作回路は, 電源に環境発電から得られる僅かなエネルギーを想定し, 回路外部に取り付けた大容量キャパシタに特定の電圧になるまで電荷を蓄えてから, LDO 回路が動作し始める. 設計する際には回路全体が低消費電流となることを心がけた. なお, 入力電圧の幅を決定するためにシュミット・トリガ回路を取り付けた. 測定結果
はシミュレーションどおりのシュミット・トリガ回路の動作が確認できた. また, LDO 回
路が非動作時のリーク電流が 3.9094uA に抑えることが出来たが, 電流源での消費電流をさらに抑えることでこの値を減らすことができるという見込みを得, 今後検討が必要であると3-3考えた. また, 他の回路でも動作を確認し, 今回得た知見を踏まえてさらなる回路構成を検討していく．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

第３章

TEG（特性評価回路など）

遅延故障テスト容易化回路および IC 間断線テスト用組込み型電流センサ回路の試作
徳島大学大学院先端技術科学教育部

梅津 翔一, 櫻井 浩希, 菅 大介, 宮本 陽平,
濱田 圭吾

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之, 橋爪 正樹

概要：遅延故障のテスト容易化回路，IC 間断線のテスト容易化入力保護回路，組込み型
IDD センサ回路の 3 つの回路を試作した．1）遅延検出回路組込み型バウンダリスキャン回路を設計した．スキャン設計を行ったベンチマーク回路を検査対象回路とし検査可能性調査を行った．また，遅延検出 VDL 回路を実装し，遅延時間の測定実験を行った．2）IC 間
断線の電気的検査用組込み型電流センサに繋がる配線変更および DFT I/O 内 MOS スイッチのバルク切り離しを行なった．以上の改良により実測実験において本センサの断線故障
検出能力の向上を確認した．3）IC の電流テストのために組込み型 IDD センサ回路を実装した．RAM を検査対象として実装し，実測により検査入力による電源電流量の差異が観測された．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
チップ

75

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チ
ッ
プ
試
作
報
告

High-resolution and high-speed stochastic ADC system
東京大学 VDEC, D2T

Mai-Khanh Nguyen N.

概要：This work proposes a sub-ranging stochastic analog to digital （ADC） circuit. A differential analog input signal is fed into this circuit through a sample and holds circuit andthen connected to a “coarse” analog to digital converter circuit. The sample and hold circuit holds and tracks the differential analog input signals with an input clock. The design ofthe sample and hold circuit is aimed to achieve a trade-off between high linearity, wide operating bandwidth, as well as high speed operation. Moreover, the design avoids Pedestal
errors by using a dummy half NMOS. The proposal is to implement a high resolution ADC
by using two converter stages, which are “coarse” and “fine” ones. The coarse converter circuit includes an on-chip comparator array and a voltage reference circuit designed
in on-chip resistor type while the fine converter stage includes a stochastic comparator array. There are sixty-four comparators used in the “fine” stochastic compartor array. The comparator is designed not only with differential clock inputs but also with Vin and Vref inputs. The comparator has two stages, which consists of an amplifier stage and alatch circuit. The output of the comparators are buffered and fed into a digital encoder circuit. The capacitors of each single comparator and MOS transistors are designed and simulated by ADS. In addition, simulation in Hspice of post-layout extraction netlist
is performed. To achieve the delay balance and clock distrubition, H-type clock tree paths are used. In addition, input signals are
fed by employing a co-planar line type. Simulations in both schematic and post-layout are conducted to validate the new circuit,which provides variable time difference ranges by controlling the slope of input signals. The chip has sixty four comparator cells
and the half of them was just duplication of the other. Among these comparators, DC power supplies, input paths, and clock feeding path are distributed in an H tree distribution to achieve equal length electrical and delay transmission and distribution.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

アナログ回路用ライブラリおよび素子評価 TEG の試作-1
高知工科大学システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良, 山下 崇仁, 庄司 大輝
板坂 直哉, Wannaboon Chatchai

概要：本チップの目的はアナログ回路用ライブラリの設計および MIM キャパシタの特性評価である．試作した回路は,連続時間 2 次 ΔΣ 変調回路,ΔΣ 変調回路の故障検出回路,ダイナ
ミックコンパレータである．ΔΣ 変調回路において,抵抗・キャパシタを用いた積分器を使用して設計を行った．信号帯域は 22kHz，オーバーサンプリング比は 128 として設計し3-3

た． ΔΣ 変調器の故障検出回路では BIST を設計し評価した．差動増幅回路とインバータを

76

これらの影響を少なくすることができるダイナミックコンパレータを設計し, 回路の出力遅

第
３
章
チ
ッ
プ
試
作
報
告

用いたコンパレータではノイズ・遅延・オフセットなどの影響が出てきてしまう．そこで
延を評価した．MIM キャパシタは 300fF と 1pF を試作した．評価項目として, 製造ばらつきを調査する．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

アナログ回路用ライブラリおよび素子評価 TEG の試作-2
高知工科大学システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良, 庄司 大輝
坂東 拓弥, 板坂 直哉, 山田 健太

概要：本チップの目的はアナログ回路用ライブラリの設計および MOS トランジスタの特性評価である．試作した回路は,ΔΣ 変調回路,バンドギャップリファレンス（BGR）,素子評
価 TEG としてトランジスタサイズの異なった MOSFET とマルチにした MOSFET，ダミーを接続した MOSFET を試作した．バンドギャップリファレンス（BGR）は，電源電圧依存性を比較するために，利得が違うオペアンプをそれぞれ用いて設計した．さらに，
出力電圧値のバラツキを検証するために，抵抗をコモン・セントロイド配置にしたものと，そうでないものについて設計した．ΔΣ 変調回路は,抵抗・キャパシタを用いた積分器を使用して設計を行い,量子化器にダイナミックコンパレータ ΔΣ 変調回路の SNR を評価した．評価 TEG では基本特性のドレイン電流特性やしきい値および製造ばらつきを調査す
る．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS

各種要素回路の設計
明治大学理工学部

和田 和千

明治大学理工学研究科

鬼頭 良太, 國貞 健吾, 谷村 直哉, 中村 太郎, 三村 優

概要：学生 5 名がそれぞれ修士論文の研究の準備段階で設計した，次の回路の試作である.
①LC 共振による狭帯域カスコード電力増幅回路，②電源電圧 0.6V で動作するログドメイ
ン OTA と，それによって構成した 2 次ログドメイン低域通過フィルタ，③分解能 8bit 逐次比較型アナログ・ディジタル変換回路，④8 つの MOSFET を用いた 2 段構成 0.5V 入力
1.5V 出力のチャージポンプ回路，⑤短距離パルス通信を目指したゲート接地型低雑音増幅器. これら 5 つの回路のシミュレーション，レイアウト設計および測定という一連の設計に習熟することを目的としている.

参考文献：國貞,和田,関根「遮断周波数が調整可能かつ広い温度範囲で歪を低減したログド
メインフィルタ」，電子回路研資，ECT-14-031

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～
100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

片側接地型圧力センサ用 CV 変換回路の設計
富山県立大学工学研究科

久々湊 竜童, 和泉 幸司, 松田 敏弘, 岩田 栄之

概要：医療や介護, 健康機器などの民生分野では, 従来より部品点数が少なく, 小型・低コスト化が可能な圧力センサが望まれている. 本研究室では, 圧力を静電容量の変化として検出する静電容量型センサのための CV（容量-電圧）変換回路の開発を行っている. 従来のCV 変換回路では, センサ容量を直接指などで触れると, 電位が変化し, 静電容量差を正しく検出できなくなるため, 絶縁対策が必要であった. センサの可動電極側をグランドに接続
する片側接地とすれば, 指などで直接触れることが可能となり, センサの応用範囲を広げる
ことができる. 本研究では, 片側接地型センサに対応する CV 変換回路を設計した. 本チッ
プには, 2 チャンネルの信号を検出可能な片側接地型 2 チャンネル CV 変換回路, 縦と横に8 個ずつ並べた合計 64 個の 2 次元配置されたセンサに対応する従来の 8 チャンネル×8 チャ
ンネル CV 変換回路, クロック発生のための発振回路およびタイミング信号発生回路を搭載

3-3

した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

77

第
３
章
CMOS LSI チップ内の温度分布の解析
富山県立大学工学部

情報システム工学科

松田 敏弘, 岩田 栄之

概要：MOSFET の微細化による VLSI の高集積化が進んでおり, 消費電力の増大が深刻化してきている. その結果, VLSI 内に局所的な高温箇所が発生し, 回路の特性や信頼性などに影響するチップ内温度分布の不均一性が問題となっている. したがって, LSI に内蔵可能な,
小型で高精度な温度センサが求められている. また, 現在提供されている熱伝導シミュレー
タは LSI の設計に非常に有用であるが, シミュレーションの精度をさらに高めるためにも,実験による実測 値とシミュレーション結果の検証は必要不可欠である. 本研究では, 熱源となる抵抗とそのまわりに配置されたダイオードまたは MOSFET アレイからなるテ スト回路を LSI として設計・試作し, 実測とシミュレーションを用いて LSI 内の温度分布を解析することを目的としている. 本テストチップ中の 1 ブロック には, 熱源となる抵抗 1 個と, 温度センサとなるダイオードまたは MOSFET が 32 個で構成されている. テストチップ内には, 温度センサブロックを 24 個 配置し, 熱源や配線パターン等による温度分布の変化を解析できるようにした.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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報
告

多チャンネル皮質脳波信号計測チップ
大阪大学大学院生命機能研究科

鈴木 隆文, 安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

概要：脊髄損傷などにより運動機能を失った人の生活の質を向上させるため, 考えるだけで義肢などを操作できるブレインーマシン・インタフェース（BMI）の実現が期待され, その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号（ECoG）が注目されている. 本研究では, 更に小型な埋込み型 BMI システムを実現するために, ピン配置の最適化を行った多チャンネル皮質脳波安定計測チップの改良試作を行った. 搭載回路は, 64 チャネ
ルの低雑音増幅回路, 12bitAD 変換器, システム制御回路である. 設計した低雑音増幅回路
は, 振幅が数 μV～1mV 程度で, 信号帯域が 0.1～100Hz 程度である ECoG を検出するために, 弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した. また 12bitAD 変換器は 32kSps で動作した.

参考文献：吉田, 他, "ブレイン・マシン・インタフェース 64ch ニューラルレコーディングチップ", 信学技報 ICD2011-23, pp.2530, 2011

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim
作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：1,000～10,000

試

チップ種別：アナデジ混載

多チャンネル神経スパイク信号計測チップ
大阪大学大学院生命機能研究科

鈴木 隆文, 安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

概要：運動機能を失った人の運動機能再建のため，また，脳科学研究の新しいツールとしてブレイン－マシン・インタフェース（BMI）の実現が期待されている．本研究では，生体に埋め込み可能な小型の BMI システムを実現するために，多チャンネル神経信号計測
チップの改良試作を行った．神経信号としては，脳表面に貼りつけたアレイ型の電極により計測される皮質脳波信号と，脳内部に刺入することにより神経細胞近傍において計測される神経スパイク信号の両者を想定した．搭載回路は，36ch の低雑音増幅回路，12bitAD 変換器，システム制御回路である．設計した低雑音増幅回路は，振幅が数 uV ～1mV 程度で，32ch は信号帯域が～100Hz 程度である皮質脳波信号，および，4ch は信号帯
域が～5kHz 程度である神経スパイク信号及び局所電場電位を検出するために，弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した．また 12bitAD 変換器は 32kSps で動作した．

3-3
78

第
３
章
チ
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報
告

参考文献： Takeshi Yoshida, et al., "A 36-channel Neural Recoding Chip for Brain Machine Interface", SSDM2012,
pp.1124-1125, 2012.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社
Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim
5.0mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナデジ混載

漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用 TEG チップ
立命館大学理工学研究科

中井 綱人

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル
攻撃により暗号鍵情報が窃取される危険性が指摘されている．消費電力と漏洩電磁波との間には相関があり電力解析攻撃の対策が電磁波解析攻撃においても有効であると考えられてきたが，漏洩電磁波によるリーク要因には消費電力とは異なるものが含まれていることが指摘されはじめた．しかしながら，電磁波解析攻撃のリーク要因が何か，どの程度脅威と成り得るのか実験的には明らかとなっていない．本試作チップには，漏洩電磁波のリー
ク要因を調べるための TEG 回路を搭載した．前回のリーク要因検証用 TEG チップでは，実測により論理ゲート単体における電流経路リーク，D 型フリップフロップが保持する 0/
1 の情報に起因するリークが確認できた．今回のリーク要因検証用 TEG チップでは，さらなる D 型フリップフロップから発生する
情報リークの追及するために，D 型フリップフロップを 16X64 個アレイした TEG 回路を搭載した．フリップフロップから発生する
情報リークは電源電圧の変動に起因することが考えられるため，回路の電源電圧は，アナログパッドから与えるように設計した．また，論理ゲートや電流経路から発生するリークの要因を追及する TEG 回路も搭載した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18 μ m

サイドチャネル攻撃対策と侵襲攻撃対策を両立する暗号回路
立命館大学理工学研究科

竹内 章浩, 西村 隆志, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードなどの暗号デバイスにおいて，サイドチャネル攻撃や侵襲攻撃によって秘密情報が窃取される危険性が指摘されている．我々はサイドチャネル攻撃対策として
MDR-ROM 方式を提案し，これに統合可能な PUF についても提案してきた．本試作チッ
プでは，両技術と誤り訂正技術，及び鍵生成技術を統合した．これにより，電力解析や電磁波解析といったサイドチャネル攻撃には MDR-ROM で対策し，侵襲攻撃に対してはPUF を用いてチップ固有の鍵を生成し，秘密鍵に暗号処理を施して扱うことで，不揮発性メモリに格納された秘密鍵を直接読み出すような侵襲攻撃に対策することができる．実測によりサイドチャネル攻撃の耐性と，PUF レスポンスからチップ固有鍵が生成できることを確認した．

参考文献：竹内章浩, 西村隆志, 汐崎充, 藤野毅，「MDR-ROM を用いてサイドチャネル攻撃対策 AES と PUF を実現した鍵生成
LSI の実装評価，」，暗号と情報セキュリティシンポジウム，2B2-2，2015

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：TEG（特性評価回路など）

0.18μmCMOS プロセスを用いたパッチクランプ測定システムの改良
慶應義塾大学理工学部

中野 誠彦, 高坂 太郎

慶應義塾大学理工学研究科

川島 拓也, 四ツ田 大樹

概要：現在, 電気生理学の分野において神経細胞によるイオン電流を測定することが盛んに行われている. この神経細胞を測定することができるメリットの 1 つとして神経疾患の治療に貢献することが挙げられる. また, ブレインマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも貢献できると期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のための LSI システムの設計を行っている. 今
回のチップでは以前に設計を行ったフィードバックに抵抗を用いた I-V コンバータの改良を行った. また, 以前に設計を行ったフィードバックの抵抗に OTA を使用した I-V コン
バータの改良も行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Agilent 社 ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

3-3
79

第
３
章
低電圧 CMOS オペアンプおよび電流リファレンス回路
埼玉工業大学工学部情報システム学科

高谷 直美, 吉澤 浩和

概要：近年, 集積回路の電源電圧は 1V 未満であることが珍しくなくなっている. 低電圧化
により，消費電力の低減や電池の軽量化が可能になるなどのメリットがある. しかしながらアナログ回路において，電源電圧の低下は振幅の減少および S/N 比の低下につながるため， オペアンプには入出力レールトゥレール動作が求められる. 本試作では，0.5V 動作のレールトゥレール CMOS オペアンプの動作を確認するため，文献［ 1 ］（Akihiro Ta-

naka, Zhigang Qin, and Hirokazu Yoshizawa, “A 0.5-V 85-nW Rail-to-Rail Operational Amplifier with a Cross-Coupled Output Stage,”Proc. IEEE International
Conference on Electronics, Circuits and Systems, pp. 137-140, 2013.） に記載された回路を 0.18μ m CMOS プロセスを用いて試作を行った. 同時に低電圧電流リファレンス
回路の試作も行った. 試作したオペアンプは電源電圧 0.5V から動作することを確認した.

参考文献：［ 1 ］ A. Tanaka, et al., Proc. IEEE International Conference on Electronics, Circuits and Systems, pp. 137140, 2013.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：10～100など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータ

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超低消費電力心電取得用アナログフロントエンドの試作
兵庫県立大学工学部

藤原 潤

兵庫県立大学大学院工学研究科

松田 貴文, 松本 裕貴, 前中 一介, 藤田 孝之,
神田 健介

概要：本研究室では，身体に張り付けることで生体情報を測定する小型システムの研究・開発を行っている．複数の MEMS センサとアナログ/デジタル信号処理 LSI を組み合わせ
ることにより，超低消費電力で小型なデバイスの開発を目指している．本試作では，身体から得られる心電を低消費電力で取得しデジタル値に変換する，ECG ヘッドアンプ，A/D 変換回路を含めた心電取得用アナログフロントエンドを試作した．市販の専用 IC では脳波や筋電も測定できるようにある程度の周波数特性を持たせている事や汎用回路の搭載により低消費電力化が難しい．本試作では測定対象を心電に絞ることで狭帯域でも動作が可能であり，汎用回路を取り除き，1 チャネル構成にすることで特別な製造プロセスを使用しなくても低消費電力で設計することができる. 試作結果はプロセスばらつきにより電源電圧 1.8V では動作せず，2.0V まで上げることで動作が可能となる結果となった．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Cadence 社 Encounter
RTL Compiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Mentor 社
ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
ンジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラ

チップ種別：アナログ/デジタル信号処理プロセッ

サ

低電源電圧向け微粒子操作用容量変化検出回路
大阪大学大学院工学研究科

山根 梨江, 井上 泰佑, 松岡 俊匡

概要：微小分析システムの実現のために, CMOS 技術と誘電泳動技術を用いたオンチップ
微粒子操作のためのセンシングシステムの確立を目指している. 先行研究による, 微粒子の有無を電気信号で検出する回路システムを利用した. 本チップは液中での使用を目的としており, 消費電力の発熱により溶液が変性するのを防ぐため, 低電源電圧で動作するよう工夫を施した回路を搭載した. 低電圧動作において問題となっていたカレントミラー部分に, 負帰還回路を加えることによって, カレントミラーにかかるゲート電圧を制御し, 電流をより精度よくコピーできる構成とした. 容量差をオンチップで確認するために 4 種類の容量変化検出回路を配置した. また, 実際に微粒子操作を行い, 容量変化を測定するため, 従来の容量変化検出回路にセンサ電極を接続したものを配置した.

参考文献：R. Yamane, H. Iwasaki, Y. Dei, J. Cui, and T. Matsuoka, "A Capaci3-3
80

第
３
章
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報
告

tance Detection Circuit for On-chip Microparticle Manipulation," IEEE International Meeting for Future of Electron Devices, Kansai, pp. 102-103, 2014 年 6 月

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：イメージセンサ/スマートセンサ

誤り訂正符号を用いた不揮発メモリの書き込み削減手法によるエンコーダ回路
早稲田大学基幹理工学部

多和田 雅師

概要：近年不揮発性などの性質から不揮発メモリが注目されている．不揮発メモリは通常のメモリに比べて書き込み動作における消費エネルギーが大きいという問題がある．消費エネルギーを小さくするためにビットレベルでの書き込み数を削減することが考えられる．書き込むビット数を少なくするためにメモリを冗長化する手法がある．誤り訂正符号を用いて書き込みビット数を削減する手法のエンコーダ回路を実装する．エンコーダ回路
は冗長化回路部分と誤り訂正回路部分に分けられる．冗長化回路部分はメモリに書き込みたい値をビット数を冗長化した値に変換する．誤り訂正回路部分は誤り訂正符号を用いた
数学的処理により，書き込みビット数が最も少ない書き込みが行われる．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社
DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 Formality
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

トランジスタ数：100～1,000

試作レジスタ集中型・分散型アーキテクチャ比較のための FSMD 回路
早稲田大学基幹理工学研究科

川村 一志

概要：レジスタ分散型アーキテクチャとレジスタ集中型アーキテクチャの比較を目的とし,同じ動作をする 2 つの FSMD 回路を 1 チップ上に実装した. 動作は 3 次 FIR フィルタで, 元となる RTL 記述は動作記述から高位合成システムを通して生成した. 実装したレジスタ集
中型アーキテクチャは 1 つの大きな正方区画に加算器と乗算器を 1 個持ち, 入出力を除くす
べてのデータはその区画内でやり取りされる. 一方, レジスタ分散型アーキテクチャは 2 つの小さな正方区画にそれぞれ加算器 1 個と乗算器 1 個を持ち, データ転送は区画内及び区画間でやり取りされる. 実装の際は, 各区画をマクロブロックとして設計した後, チップレベ
ルで全体を設計した.

参考文献：スタンダードセルライブラリ自動生成システム, 小野寺秀俊, 平田昭夫, 北村晃
男, 小林和淑, 田丸啓吉, 情報処理学会論文誌, vol.40, no. 4, pp. 1660-1669, 1999/04

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler ，Mentor 社 Calibre ，Synopsys 社 Formality
2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：演算回路（乗算器，除算器など）

スピニングカレントシステムホールセンサアレイ TEG チップ
豊橋技術科学大学電気・電子情報工学系

村上 裕二, 井美 椋太

概要：経皮連続血糖測定に向けたホールセンサシステム LSI の試作を行っている. 従来から搭載している個別に計装アンプを有するクロス型ホールセンサのアレイ（4×4 pixel）,
SAR 型の 10bitAD コンバータ, それぞれの制御を行う制御シーケンサ回路を追試作した.
またさらに, ホールセンサに発生するオフセット電圧を低減する手法としてスピニングカレ
ントシステム回路を設計した. これはクロス型ホールセンサの縦読みと横読みの差分をとる
ことで, センサの製造ばらつきに基づくオフセットをキャンセル手法として知られているものである. またその計装アンプは 2×2 のホールセンサで共有し, アンプの個体差による差の低減を試みた.

参考文献：井美, 村上「非侵襲 連続血糖値計測のためのオンチップスピニングカレント法を用いたホールセンサシステム LSI」電気学会 BMS-14-036

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
プ

チップ種別：アナデジ混載

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

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平成26年度第4回ローム CMOS 0.18um 試作（ RO18144 ）周波数校正機能付き PWPLL, 完全差動型タイムモード積分器
東京大学工学系研究科

都井 敬, 矢野 智比古

概要：パルス幅制御位相同期回路（Pulse Width controlled PLL:PWPLL）とは, Thermometer Code に一つのアナログ値を含めることで量子化ノイズの抑制に成功した新しい制御方式の PLL である［ 1 ］. PWPLL は, 出力周波数帯域がリングオシレータの段数に制約され PVT ばらつきへの対応が不十分である. そこでリングオシレータの段数を可変にして, PLL のロックがはずれると適切なリング段数に変更し, 再びロックをすることでPVT ばらつきに対応したのが今回の試作チップである. ref クロックと fbk クロックを数え上げ, 数を比較することでリング段数を増やすか減らすかを決める仕組みになっている. 今回の試作チップではリング段数は 7, 9, 11 段で可変とした. また, プロセスの微細化に伴いアナログ回路が直面している電圧ヘッドルームの低下やノイズ耐性などの困難を乗り越える方法として, 時間領域信号処理回路が注目されている. 本試作では, 時間領域信号処理系の基本要素としての積分器を試作した. このアナログ積分器は入出力共にデジタル信号のエッジの時間差で表現されるものであり,
全てロジック素子によって実装がなされている.

参考文献：［ 1 ］ Toru Nakura, Kunihiro Asada, "Low Pass Filter-Less Pulse Width Controlled PLL Using Time to Soft
Thermometer Code Converter", IEICE TRANS. ELECTRON., VOL.E95–C, NO.2 FEBRUARY 2012.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

STO 薄膜キャパシタの特性評価回路チップ
東京大学工学部

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングをはじめとする電源ライン上の寄生インダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してし

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まう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより, 低イ
ンダクタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チッ
プは, そのキャパシタをノイズに敏感な回路にのみ接続することで, 周辺回路の発生させるノイズからその回路を守ることができると考え, 設計したものである. 回路としては, 動作
状況を変えられるノイズ発生源が 3 つ配置されているだけである. このノイズ発生源は分周機及び D-フリップフロップ, そして多くのインバータ列からなる回路である. また, 直接
キャパシタを取り付けられるようにパッドが多く配置されている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

Regeneration-based microwave pulse generator
東京大学 VDEC

Mai-Khanh Nguyen N.

概要：Previous microwave pulse generation circuits generated pulses by employing inverter chains or sharping-edge schemes which required a large amount of
power and die areas. In this implementation, we proposed a new pulse generator
by applying our regeneration method, which consists of simple transitors andsmall chip area. The output of the pulse generator is coupled to a transformer anda dipole antenna, which are integraetd on the same chip. Other testing circuits forthe transformer and the antenna are also included for the de-embedded process
on the probe station. Another stand-alone pulse generator is included with in/out
pads for the post-processing MEMS procedures. By applying this idea into thechip, the pulse generator requires less power and less dia area then the conventional ones while can produce microwave pulses for the purpose of radar sensing applications.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Agilent 社 ADS
ジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラン

チップ種別：アナログ/デジタル信号処理プロセッサ

アドレス出力回路付き CMOS SPAD アレイ
東京大学工学系研究科

楊 驍, 朱弘博, 名倉徹, 浅田

邦博

概要：単一光子アバランシェダイオード（SPAD）は，PN ダイオードのブレークダウン電圧より高い電圧領域で動作し，電流利得が非常に高いため，光子が一個でも入ってくるとブレークダウンが起こるデバイスである. 小型微弱光検出素子として，医療，3D イメージセンサーといった用途において有益である. ただ，光子がなくても，ブレークダウンを起こる可能性もあるので，SPAD のノイズとなる. 本試作は，SPAD のノイズの影響について，SPAD アレイの出力効率を高めるために，2014 年 2 月試作したアドレス出力回路を使用した. また，SPAD が 2014 年 4 月試作した 8 種類の SPAD の中に，最も良い PwellDeepNwell のポリゲート付き STI ガードリングの構造を利用した. 1x 15 ピクセルのSPAD アレイを設計した. 本試作は，2014 年 8 月試作した SPAD アレイの改良したものである. また，SPAD 素子単体の性能を改善するために，同じ構造で，STI と P-diff 間の距離
及び SPAD のサイズと形を変化した SPAD および Passive Quenching 回路を試作した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

STO 薄膜キャパシタの特性評価回路チップ
東京大学工学部

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングをはじめとする電源ライン上の寄生インダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより, 低イ
ンダクタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チッ
プは, そのキャパシタをノイズに敏感な回路にのみ接続することで, 周辺回路の発生させるノイズからその回路を守ることができると考え, 設計したものである. 回路としては, 動作
状況を変えられるノイズ発生源が 3 つ配置されているだけである. このノイズ発生源は分周機及び D-フリップフロップ, そして多くのインバータ列からなる回路である. また, 直接

3-3

キャパシタを取り付けられるようにパッドが多く配置されている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第
３
章
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試
作
報
告

STO 薄膜キャパシタの特性評価回路チップ
東京大学工学部

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングをはじめとする電源ライン上の寄生インダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより, 低イ
ンダクタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チッ
プは, そのキャパシタをノイズに敏感な回路にのみ接続することで, 周辺回路の発生させるノイズからその回路を守ることができると考え, 設計したものである. 回路としては, 動作
状況を変えられるノイズ発生源が 3 つ配置されているだけである. このノイズ発生源は分周機及び D-フリップフロップ, そして多くのインバータ列からなる回路である. また, 直接
キャパシタを取り付けられるようにパッドが多く配置されている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules
性評価回路など）

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トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特STO 薄膜キャパシタの特性評価回路チップ
東京大学工学部

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングをはじめとする電源ライン上の寄生インダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより, 低イ
ンダクタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チッ
プは, そのキャパシタをノイズに敏感な回路にのみ接続することで, 周辺回路の発生させるノイズからその回路を守ることができると考え, 設計したものである. 回路としては, 動作
状況を変えられるノイズ発生源が 3 つ配置されているだけである. このノイズ発生源は分周機及び D-フリップフロップ, そして多くのインバータ列からなる回路である. また, 直接
キャパシタを取り付けられるようにパッドが多く配置されている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ストレス印加によるノイズマージンの影響を調べる SRAMTEG
設計
東京大学生産技術研究所

サイズ再長尾 光晋, 水谷 朋子, 小林 正治, 平本 俊郎

概要：本試作では電気的ストレスの SRAM のノイズマージンへの影響を調べるための
SRAM

TEG を設計した. 具体的にはローム 180nm のロジックルールに基づいて, 通常の6 トランジスタ SRAM と, アクセストランジスタを省いた 4 トランジスタ SRAM を設計した. セルトランジスタのサイズは, ゲート長を 0.3um に固定して, ゲート幅を 0.22um から
1um まで振った. パッドはプローブカードのピッチに合わせて, サイズを 80um x 80um,
ピッチを 120um とした. 6 トランジスタ SRAM については, 内部ノードにコンタクトを打ち, 直接電位観察ができるように設計した. 各 SRAM セルに対してすべてのノードからパッドを引き出すためにチップ内の SRAM 数はパッドの配置で決まる. 最終的に 2.5mm x
2.5mm のチップに 68 個の SRAM を配置した. 本試作チップを用いて各ノードからの電気3-3的ストレスによる SRAM セルのノイズマージンへの影響について統計的なデータをとることができる.

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参考文献：未発表
設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso

第３章

CMOS 0.18μm 2.5mm 角チップ

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生体信号増幅回路および発振回路の試作
山梨大学大学院総合研究部

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

佐藤 隆英

概要：本試作では, 以下の 2 種類の回路の設計を行った. 1）生体信号処理用増幅回路：生体信号を常時モニタリングするシステムへの応用を想定した生体信号増幅用の増幅回路の試作を行った. 生体信号は非常に微小であるため，増幅回路は低雑音かつ大きな電圧利得を有することが望まれる. また，生体信号は低い周波数成分を有するため，生体信号処理用の増幅回路の実現には大きな抵抗または容量の実現が必要となる. 本試作では，生体信号用の増幅回路を小チップ面積での集積化を行い，その特性の評価を目的としている. 2）容量型
レベルシフト回路を用いたリング発振器：リングオシレータは複数のインバータからなるが，インバータの前段にレベルシフト回路を挿入することで発振周波数を向上させることが出来る. レベルシフト回路として容量と MOSFET からなる新たなレベルシフト回路を用いることで定常的なバイアス電流を増加させることなく発信周波数を向上させることが出来る. 本試作では，レベルシフト回路の挿入による発振回路の特性の変化を評価することを目的としている.

参考文献：T. Sato, T. Nagata, D. Kanemoto, "High Frequency Ring Oscillator Using Capacitor Based Level Shift Circuits", Proc. of IEEE APCCAS 2014, pp.149-152, 2014

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,軽量暗号回路（LED）の試作
早稲田大学大学院基幹理工学研究科
早稲田大学高等研究所

史 又華

早稲田大学理工学術院

柳澤 政生

後藤 慶太

概要：近年, 情報化社会やクラウドコンピューティングの発達によりインターネット上での重要な取引や身近な機器で個人情報を取り扱う機会が増加しており, 身近な小型機器に実装する事が可能な回路規模の小さい軽量暗号技術（Lightweight Cryptography）が注目されており, 特に小さな面積で実装可能な軽量暗号回路（LED）が注目されている. LED 暗号回路は従来のブロック暗号アルゴリズムより小さな面積で実装可能な軽量暗号アルゴリ
ズムであり, 小型の電子機器に実装可能でコストや消費電力の観点からも利点が多い. よって, スマートカードや RFID タグ, センサーネットワーク, 医療機器をはじめ様々な用途での応用が期待される. そのために, 軽量暗号回路（LED）の試作を行い, 動作確認・回路特性などを評価した.

参考文献：J. Guo, T. Peyrin, A. Poschmann and M, Robhaw, “The LED Block Cipher,”CHES LNCS 6917, pp. 326–391,
Sep. 2011.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：演算回路（乗算器，除算器など）

無線通信回路（サンプラー・復調器, コンパレータ, 発振器）
東京大学生産技術研究所

濵松 昌宗, 李 承俊, 井口 俊太, 更田 裕司, 高宮 真,
桜井 貴康

概要：無線通信の受信回路におけるスイッチトキャパシタ型のサンプラー・復調器, コンパ
レータを設計した. 本試作では通信システムで用いられる増幅器を極力減らすことでソフト
ウェア無線をより低消費電力で実現することを目的としている. 低消費電力無線通信における雑音に対する耐性は重要な評価項目の一つであるが, これまでの試作では, 熱雑音等の内部雑音の影響を低減させるために付加した容量と, システムの制御回路による面積のオー
バーヘッドが課題となっていた. 本試作では内部雑音の影響をシミュレーションにおいてより詳細に検証することで, 雑音耐性を維持するうえで必要となる容量を正しく見積もり, また制御回路の構成を見直すことで必要面積の改善を行った. その結果, シミュレーションにおける雑音耐性を損なうことなく, スイッチトキャパシタ型のサンプラー・復調器は約50%, コンパレータは約 70%の面積の削減に成功した. 現在測定により提案手法の有効性の検証を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

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85

第
３
章
Single-Inductor Multiple-Output DC-DC コンバータ
東京大学生産技術研究所

山内 善高, 更田 裕司, 高宮 真, 桜井 貴康

概要：小型な電源回路として, Single-Inductor Multiple-Output（SIMO） DC-DC コン
バータが注目されている. 本試作では, SIMO DC-DC コンバータを低電力化技術に対応させるため, 以下の 2 つに取り組んだ. 第 1 は, 高速応答化による効果的な DVS への対応である. DVS は回路負荷に応じて電源電圧を調整することで回路の低消費電力化をもくてきとする実現する. その効果的な適用には, 時間的に細粒度な電源電圧の調整が必要である. 従来の SIMO DC-DC コンバータでは主に線形制御の枠組みのもと, 電流モード制御による高速応答化が図られてきた. 今回は, フィードバック制御方法を工夫することで, 高速応答化による効果的な DVS への対応を目指した. 第 2 は，SIMO DC-DC コンバータの出力状態に応じた効率改善である. SIMO DC-DC コンバータは複数の出力を持つ. 電流分配方法を
複数の出力の状態により工夫することで, SIMO DC-DC コンバータの効率改善を目指した. 現在, 設計した回路の測定評価により提案手法の有効性を検証している.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：100～1,000
タなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバー

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運動立体視 LSI 用 SRAM 回路の試作
東北大学電気通信研究所

秋間 学尚, 守谷 哲, 佐藤 茂雄

概要：本試作では, 今後設計する運動視による局所運動検出 LSI（運動立体視 LSI）での使用を想定した SRAM 回路を作成した. 運動立体視 LSI では, 時間差のある画像から得られる運動視差を利用することで, Hough 変換・時空間相関・逆 Hough 変換により画像中の局所領域の運動方向ベクトルを検出する. そのために, 階層的な神経細胞の応答強度, 及びHough・逆 Hough 変換を実現する神経細胞間結線の情報を保存するメモリが必要となる.
そして, システムのスループットを向上させるためには, メモリアクセス時間の短縮が必須となる. また, 複数モジュールからのメモリアクセス衝突を回避するために, ダブルバッ
ファリングを行うなどの工夫が必要になる. 今回の試作チップで作成した 2K words x 16
bits SRAM 回路を用いてメモリアクセスのテストを行い, 運動立体視 LSI の設計に反映させる予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 Formality
5.0mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m

チップ種別：メモリ

圧縮センシングイメージセンサ
京都大学大学院情報学研究科

小西 慧, 廣本 正之, 佐藤 高史

概要：イメージセンサは近年様々な領域で利用されている重要なデバイスである．モバイ
ル機器やセンサネットワーク等においてもイメージセンサの利用が広まりつつあるが，これらの用途においては電源容量に制約があるため，センサデバイスの低消費エネルギー化が重要な課題となる．圧縮センシングは少ないサンプリング回数で画像を取得できる手法
であり，これをイメージセンサに応用することで低消費エネルギー化が期待できる．本
チップは，8x8 画素のブロック単位で画像の圧縮センシングが可能なイメージセンサであり，画質および消費エネルギーの評価を目的とする．本設計では圧縮センシングにおける観測行列の供給方法を工夫しており，シフトレジスタと組合せ回路を併用することで消費エネルギーの削減を狙っている．また，個々の画素センサの特性を測定可能な機構も備えており，ランダムテレグラフノイズ等によるセンサノイズの評価も行うことが可能であ

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第
３
章
チ
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る．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：イメージセンサ/スマートセンサ

TDC と基本アナログ回路ブロック
神奈川大学電気電子情報工学科

島 健, ニコデムス レディアン, 岡部 孝之介,
紙田 貴大, 永井 達也, 原田 幹大

概要：オリガミ発振器の動作確認と, ＴＤＣへの応用の可能性を探る回路の試作である. オ
リガミ発振器は当研究室で考案されたインバータ回路を組み合わせた回路をリング状に構成することで, リングの段数が奇数段だけでなく, 偶数段でも発振するという特徴や, 発振
周波数がインバータ 3 段分の発振器による発振周波数になっているという特徴を有している. スイッチトキャパシタ電流電圧変換回路も試作している. 主に微小電流センシングへの応用を想定した設計となっており, 相関二重サンプリングなどの雑音低減技術を適用している. その他に, 20MHz の弛張発振回路や演算増幅器（帯域は～数 MHz）, DC-DC 変換器（ディクソンチャージポンプ）などの基本アナログブロックを試作した. 基本アナログ回路
ブロックの試作は研究室内の集積回路設計教育の一環である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

グ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

C-DCS 積分器を用いた低消費電力 Δ∑変調器
上智大学理工学部

小原 一馬, 和保 孝夫

概要：センサ用途やオーディオ用途などで, 低消費電力で動作する Δ∑変調器が求められている. しかし, 低消費電力化が課題であった. 前回の試作（ローム 1814_02）では, 低消費電力化の可能性を検討する目的で, 定電流源を使わずに動作するダイナミック共通ソース積分器を用いた 2 次 Δ ∑変調器を試作した. 今回は一層の低消費電力化のため, 主に 2 段目積分器に着目して, 回路構成の改良と回路パラメタの最適化を行った. また, ポストレイアウト
シミュレーションに基づき配線を最適化し, 寄生容量低減化を図った. 変調器は 2 次差動フィードフォワード（FF）型で構成した. 1 段目積分器には前回のコンプリメンタリ型を,
2 段目積分器には新たにレベルシフト型を採用した. 今回採用した FF 型では 2 段目積分器にフィードバック経路がなく, コンプリメンタリ型が適用できなかったためである. シミュレーションでは, サンプリング周波数 1 MHz, バンド幅 4 kHz で SNDR = 68 dB で, 低消費電力化の可能性も確認できた. 動作確認では 2 次のノイズシェイピングを確認でき, 現在詳細な性能評価を行っている.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

トッププレートサンプリングを用いた完全差動逐次比較型 A/D 変換器
上智大学理工学部

山﨑 雄介, 和保 孝夫

概要：ディジタル信号処理技術の急速な発展に伴い, 電子機器における信号処理の大部分がディジタル領域で行われるようになった. しかし, 実世界の情報は音や光などのアナログ信号で表現される. そのため, アナログ信号をディジタル値に変換する A/D 変換器（ADC）
が必須で, 求められる性能も年々高まっている. 多くの ADC 方式の中で, 逐次比較型
ADC はオペアンプを用いないため低消費電力動作が可能であり, センサネットワークやバイオ分野での応用が注目されている. 我々はトッププレートサンプリング 8 ビット完全作動型の逐次比較型 ADC を設計し, 本チップに搭載した. S/H 回路にはブートストラップ型ス
イッチを採用し, 1 V 動作を可能にした. スイッチには最小寸法の MOSFET を使用し, 電荷注入の影響を抑止した. コンパレータに関しては, 入出力配線部分も含めて対称なレイアウ
トパターンを採用し, 前回の試作（ローム 1814_01）で問題だったオフセットの低減化を図った. 現在, 性能評価を進めている.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

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High-resolution and high-speed stochastic ADC system
東京大学 VDEC, D2T

Mai-Khanh Nguyen N.

概要：This work proposes a sub-ranging stochastic analog to digital （ADC） circuit. A differential analog input signal is fed into this circuit through a sample and holds circuit andthen connected to a “coarse” analog to digital converter circuit. The sample and hold circuit holds and tracks the differential analog input signals with an input clock. The design ofthe sample and hold circuit is aimed to achieve a trade-off between high linearity, wide operating bandwidth, as well as high speed operation. Moreover, the design avoids Pedestal
errors by using a dummy half NMOS. The proposal is to implement a high resolution ADC
by using two converter stages, which are “coarse” and “fine” ones. The coarse converter circuit includes an on-chip comparator array and a voltage reference circuit designed
in on-chip resistor type while the fine converter stage includes a stochastic comparator array. There are sixty-four comparators used in the “fine” stochastic comparator array. The comparator is designed not only withdifferential clock inputs but also with Vin and Vref inputs. The comparator has two stages, which consists of an amplifier stage anda latch circuit. The output of the comparators are buffered and fed into a digital encoder circuit. The capacitors of each single comparator and MOS transistors are designed and simulated by ADS. In addition, simulation in Hspice of post-layout extraction netlist
is performed. To achieve the delay balance and clock distribution, H-type clock tree paths are used. In addition, input signals are
fed by employing a co-planar line type. Simulations in both schematic and post-layout are conducted to validate the new circuit,which provides variable time difference ranges by controlling the slope of input signals. The chip has sixty four comparator cells
and the half of them was just duplication of the other. Among these comparators, DC power supplies, input paths, and clock feeding path are distributed in an H tree distribution to achieve equal length electrical and delay transmission and distribution.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS
トランジスタ数：1,000～10,000
セッサ

3-3

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロ

第
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章
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Evaluation circuits for high-resolution and high-speed stochastic ADC system
東京大学 VDEC, D2T

Mai-Khanh Nguyen N.

概要：This circuit is proposed in the project of sub-ranging stochastic analog to digital circuit, which is to implement a high resolution and high-speed stochastic
analog to digital converter system. In this system, a differential analog input signal
is fed into this circuit through a sample and holds circuit and then connected to a“coarse” analog to digital converter circuit. Simulations in both schematic andpost-layout are conducted to validate the new circuit, which provides variable
time difference ranges by controlling the slope of input signals. The chip has sixtyfour comparator cells. There several on-chip circuits are put to evaluate their performance by measuring on a probe station. In addition to the evaluation circuits,
de-embedded patterns are included in the chip to calibrate the probe, the pads, and the measuring cables in measurements. A stand-alone sample and a hold circuit are put in the chip to verify its performance.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

リアルタイム音響シミュレーション用 ASIC
北陸先端科学技術大学院大学情報社会基盤研究センター

井口 寧, Tan Yiyu

概要：北陸先端科学技術大学院大学では, 東北学院大学, 同志社大学, 信州大学による高精
細音空間レンダリングシステムを支援する超高速シミュレーションのための専用 ASIC を設計した. 既に NICT 委託研究事業として FPGA を用いたリアルタイムレンダリングに成功しているが, 専用 ASIC 化することにより, 一層の処理速度の向上が期待できる. 従来の音響レンダリングは, ソフトウェア・シミュレーションによって行われており, リアルタイ
ムに音響シムレーションを行う事は困難であった. 基礎方程式として, ある音響ノードでの音圧は次の時間ステップで前後左右上下の隣接する音響ノードに圧力として伝わる. これをシミュレートするためには, 計算対象ノードから逆に隣接ノードの音圧を得ることができな
くてはならない. つまり隣接音響ノードへのメモリアクセスが発生する. 専用 ASIC 向けの音響シミュレーションアルゴリズムとして, 演算量が少ないばかりでなく, このメモリアク3-388

セスを低減させるアルゴリズムを実装した．

参考文献：Tan Yiyu, Yasushi Inoguchi, Yukinori Sato, Makoto Otani, Yukio Iwaya, Hiroshi Matsuoka and Takao Tsuchiya, "A Real-time Sound Rendering System based on the Finite-Difference Time-Domain Algorithm", Japanese Journal

第３章

of Applied Physics, Vol. 53, No. 7S, 07KC14-1 - 07KC14-8,2014

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試
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別：アナログ/デジタル信号処理プロセッサ

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社 ModelSim

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

各種フィルタと増幅回路
明治大学理工学部

和田 和千, 今井 博之, 江川 和穂, 柏木 彬, 木谷 嘉孝, 須藤 千裕,
大門 佑

概要：学部 4 年次の学生 6 名が卒業研究テーマの基礎を学ぶために試作した回路である.
①インダクタとキャパシタで遅延線を模擬し，そこから取り出したタップに MOSFET で実現されるトランスコンダクタンスを接続して構成したアナログ FIR フィルタ，②最少数のスイッチと容量のみで構成した，最も基本的なダイレクトサンプリングミキサ，③遮断周
波数 100kHz のログドメインフィルタと，比較対象となるカレントミラーによるフィル
タ，④論理回路とアナログ加算回路で実現した連続時間系離散電圧動作の差動増幅回路，⑤演算増幅器設計コンテスト（http://www.ec.ss.titech.ac.jp/opamp）への参加を想定した設計練習のため，2 名が設計した演算増幅回路で，一方が，直流利得 54.0 dB，
遮断周波数 450 kHz，スルーレート 192 V/μs，回路面積が約 5000 μm2，他方が直流利得 68
dB，利得帯域幅 51 MHz，スルーレート 80 V/μs，入力範囲 1.2 V である.

参考文献：木谷,和田,関根,中村「伝送線路におけるインピーダンス整合回路の感度」，電子回路研資，ECT-14-094
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～
100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

低電圧 CMOS アナログ回路の試作
明治大学理工学部

網野 賢太, 三屋 伸明, 山崎 大輝

明治大学理工学研究科

藤井 達矢

概要：低電圧駆動,低消費電力というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. サーマルレギュ
レーション回路. 端子を設けることにより各部分についての動作を確認することが出来る.
また抵抗分圧により参照電圧を与える. プローブ 4 本で回路全体の測定可能. 波形を直接アナログ演算により処理することで, 回路の面積と消費電力を小さくできるアナログ FIR フィ
ルタの IC 化を目標とし, ギルバートセル, インバータを組み合わせてアナログ FIR フィル
タを作成した. 発振周波数 8GHz の LC－VCO. ソース端子とバルク端子を繋げた基本カレ
ントミラーとゲート端子とバルク端子を繋げた低電圧カレントミラーの形状比とソース面積を変化させた回路.

参考文献：R.JACOB BAKER：「CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULAYION」, A JOHN WILEY & SONS,
INC. , 2007

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

ヘテロジニアスマルチコアプロセッサの性能予測用チップ
三重大学大学院工学研究科

佐々木 敬泰, 川島 弘晃, 武藤 郡, 近藤 利夫

概要：近年, ヘテロジニアスマルチプロセッサ（HMP）への期待が高まっている. 中でも,プログラムの動的マイグレーションの容易な単一命令セットアーキテクチャ（Single ISA）型 HMP の研究が広く行われている. しかしながら, 一般にプロセッサコアの設計には膨大な時間が掛かるため, 異種のプロセッサコアを複数搭載する HMP の設計には膨大な時間が掛かる. そこで, スーパスカラコアの自動設計ツールである FabScalar をノースカロ
ライナ州立大学と共同で開発を行っている. しかしながら, 従来の FabScalar ではオペレー
ティングシステム（OS）を稼動するのに不可欠なコプロセッサが搭載されていなかった.
そこで, 本試作 LSI では, 従来の FabScalar にコプロセッサを搭載し, より現実的なヘテロジニアスマルチコアプロセッサの性能予測用のプロセッサコアの設計を行った.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社
VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 NanoSim

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 5.0mmx7.5mm チップ

チップ

種別：マイクロプロセッサ

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第
３
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3 次元積層 LSI における発熱温度解析に向けたチップ
芝浦工業大学理工学研究科
芝浦工業大学工学部

和田 達矢

宇佐美 公良概要：本チップは 3 次元積層チップの電力消費に伴う, 発熱の解析を目的としたチップである. 消費電力量や時間の変化による発熱温度の差や, 発熱回路の位置による温度上昇の差や温度分布を解析するため, 4 つの発熱回路と 9 つの温度モニタ回路を搭載している. 発熱回路にはリングオシレータ回路をベースとし, 電力消費のみを目的とした回路を搭載しており, 入力信号によって稼働する回路の数を制御することが可能となっている. また温度モニ
タ回路には, オンチップリークモニタ回路と呼ばれる, チップ上でモデル回路のリーク電流を測定する回路をベースとして温度変化に伴うリーク電流量の増加からチップ温度を測定する回路を搭載した. また, 入出力ピン数削減のため, 内部に 2 つのマルチプレクサを搭載している.

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：

Low power and Low voltage analog circuit design and verification
Waseda UniversityIPS

LI QIANG

waseda UniversityIPS

Wang Jing, Inoue Yasuaki

概要：The chip tape out this time included several desing, which are listed below. 1. 13.56 Mhz low voltage and high efficiency rectifier for wireless power transferThis design presents a 1V, high efficiency
comparator-based CMOS rectifier for wireless power transfer in biomedical applications. A novel active
diode controlled by a cross-coupled comparator is designed to overcome the common-mode voltage limitof traditional structure and improve the efficiency. Reverse current is also reduced by utilizing an switch
off response compensation technique considering the charge delay caused by large gate-capacitor of theswitch transistors and high frequency. The proposed rectifier is verified using a standard 0.18um CMOS
process. 2. Low voltage bandgap circuit. A CMOS bandgap reference（BGR） circuit without resistors or
amplifiers is proposed, which can successfully operate under 1V supply voltage. The most attractive merit is that the proposed circuit breaking the bottleneck of low supply voltage design caused by the constant bandgap voltage value（1.25V）. The accuracy of Vref temperature coefficient is improved by
reducing the dependence on the transistors W/L ratios variation. Moreover, the circuit is almost independent of the VDD by the design of the new current source structure. The simulation results, which is done under the standard CMOS 0.18um process, show that, Vref value can be achieved around
0.56V with the minimum supply voltage of 0.95V, and the peak-to-peak output voltage change is 2.2mV. 3. Low voltage Vth extrator. 4. Low power voltage and current reference circuit. In this design, a CMOS sub-1-V nanopower reference is proposed. The major merit of the proposed are as follows.
Firstly, the proposed reference, which is implemented without resistors and with only standard CMOS transistors, can afford reference current and reference voltage simultaneously. Secondly, the temperature coefficient of reference voltage and current are very low for a wide temperature range with only
0.0037%/℃ and 0.0091%/℃. Thirdly, the power supply voltage can be as low as 0.85V, and its power consumption is only 10.9nW. The PSRR （power supply rejection ratios） of the output voltage is about 63.9dB for a DC input, which is improved significantly by adding only one transistor. All these circuit
focus on the low voltage and low power design in analog circuit areas. The whole chip size is 2.5mm*2.5mm using a Rohm0.18um CMOS process.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラ
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

レーザフォールト攻撃におけるメタルシールドの影響検証用 TEG チップ（2）
立命館大学理工学研究科

中野 将志, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

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汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．そこで我々は，レーザ照射が LSI へ与える影響やフォールトの要因を調査してきた．本試作チップには，メタルシールドの形状がレーザフォー
ルト攻撃に及ぼす影響を調査するため，アレー状に並べた DFF 上に異なる 4 種類のメタルシー
ルドを形成させた TEG 回路を搭載した． 本試作チップは，2014 年 7 月に試作を行った“レーザフォールト攻撃におけるメタルシールドの影響検証用 TEG チップ（ 1 ）”の追加チップである．TEG 回路の動作は確認済みであるが，レーザ照射の実験に関しては今後行う予定である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：TEG（特性評価回路など）

サイドチャネル攻撃評価用 AES 暗号回路（ 1 ）立命館大学理工学研究科

中井 綱人, 堤 大樹, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析 DPA（Differential Power
Analysis）および相関電力解析 CPA（Correlation Power Analysis）を行うことで， 秘密鍵を特定することができる．本試作チップは，電力・電磁波解析攻撃やフォールト攻撃実験なども含めた新たな攻撃評価を行うために 3 種類の未対策 AES 暗号回路と 1 種類の対策が施された AES 暗号回路を追加提出したものである．

参考文献：堤大樹, 中井綱人, 汐崎充, 久保田貴也, 「サイドチャネル攻撃対策 RSM 方式を用いた AES 暗号回路の電力解析攻撃耐性評価」，暗号と情報セキュリティシンポジウム，3A3-4，2015

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000
ど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：演算回路（乗算器，除算器なサイドチャネル攻撃評価用 AES 暗号回路（ 2 ）立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析 DPA（Differential Power
Analysis）および相関電力解析 CPA（Correlation Power Analysis）を行うことで， 秘密鍵を特定することができる．本試作チップは，電力・電磁波解析攻撃やフォールト攻撃実験なども含めた新たな攻撃評価を行うために 3 種類の未対策 AES 暗号回路と 1 種類の対策が施された AES 暗号回路を追加提出したものである．評価用の為，METAL5 によるダ
ミー禁止領域を指定した．

参考文献：堤大樹, 中井綱人, 汐崎充, 久保田貴也, 「サイドチャネル攻撃対策 RSM 方式を用いた AES 暗号回路の電力解析攻撃耐性評価」，暗号と情報セキュリティシンポジウム，3A3-4，2015

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：演算回路（乗算器，除算器など）

電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによる HMDR
ROM を利用した AES 暗号回路
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合理工研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．そこ
で，我々はどのような値が入出力されても消費電力が一定となる S-Box 回路と，乱数を利用した加算マスキング対策と乗算マスキング対策を用いることにより暗号処理動作と消費電力との相関を切り離した電力／電磁波解析攻撃耐性を実現した HMDR-ROM AES 暗号回路を提案した．本試作チップは提案した HMDR-ROM AES 暗号回路のサイドチャネル
攻撃耐性を評価するために試作した．加算マスキング対策は主に電力解析攻撃対策として機能し，乗算マスキング対策は電磁波解析攻撃で明らかとなるアクティブなワードライン位置に依存した情報リークを隠すのに使用している．試作チップでは，加算マスクと乗算マスクそれぞれをオン／オフ切り替える機能と，使用乱数を 8bit と 128bit を切り替える機能を搭載して，それぞれの比較評価を行えるようにした．本試作チップは，2014 年 1 月に試作したチップの追加チップである．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：演算回路（乗算器，除算器など）

マイクロシステム電源回路
慶應義塾大学理工学部

慶應義塾大学理工学研究科

中野 誠彦, 南 快優
小野 東輝, 渡邊 淳史, 折原 大地

概要：現在, チップ単体で自律的に動作するマイクロシステムの実現を目指し, 電源回路とアプリケーション回路の研究を行っている. 電源回路の構成は太陽電池, リングオシレータ, ブートストラップ式チャージポンプ昇圧回路, となっている. 本チップでは太陽電池に,リングオシレータ, ブートストラップ式チャージポンプ昇圧回路を全て繋いだ, マイクロシ
ステム用電源システムとした. また, ブートストラップ式チャージポンプ昇圧回路の性能改善を求めた電源システムを設計した. 上記の電源システムで得られる電圧は 1V 以上を想定しており, その電圧から一定の電圧を取り出すためのレギュレータ回路, リファレンス回路, 及び間欠動作回路を設計した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：

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0.5V 駆動サブスレッショルド DPLL と 0.6V 駆動温度センサ回路
山形大学大学院理工学研究科

渡辺 晃輔, 山口 遼, 山崎 義人, 原田 知親

山形大学工学部電気電子工学科

近野 拓哉

概要：本試作は, サブスレッショルド領域におけるセンサ駆動システムを構築するにあたり, 3 つの回路を試作した. 1 つ目は, サブスレショルド領域でも動作が期待でき, 同期後の動作をつかさどる回路をできるだけ簡略化して更なる消費電力の削減を目指したデジタル
PLL 回路の設計・試作, 2 つ目は, DEM （Dynamic Element Matching）を用い, 従来よりも回路構成を簡素化し低電圧化をはかった温度センサ回路の設計・試作, 3 つ目は, 情報を処理するための回路として 0.5V 駆動 PWM 差動演算回路の設計・試作である.

参考文献： ［ 1 ］渡辺晃輔, 原田知親，「同期後の動作が簡略化可能な 0.5V 駆動サブス
レッショルド DPLL の設計」，電子情報通信学会集積回路研究会, ICD2013-129, 2014 年 1 月

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

超低消費電力心拍取得 ASIC 及びアナログフロントエンドの研究
兵庫県立大学工学部

藤原 潤

兵庫県立大学大学院工学研究科

松田 貴文, 松本 裕貴, 前中 一介, 藤田 孝之,
神田 健介

概要：本研究室では，身体に張り付けることで生体情報を測定する小型システムの研究・開発を行っている．複数の MEMS センサとアナログ/デジタル信号処理 LSI を組み合わせ
ることにより，超低消費電力で小型なデバイスの開発を目指している．身体から得られる心電の情報をそのまま処置する場合，MPU を常時駆動させることが必要となり，システムの低消費電力化が難しい．そこで本試作では心電から R-R 間隔を検出し，心拍数を抽出す
るデジタル信号処理回路を試作した．回路の消費電力を抑えるために，R 波検出アルゴリ
ズムに乗算器を使用しないアルゴリズムを採用し，低クロックで動作可能となるように設計した．加えて心電取得用の ECG ヘッドアンプ，A/D 変換回路を試作した．心拍抽出回

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路は低サンプリングで動作可能であるため，周波数帯域を狭くすることにより低消費電力で設計する事が可能となる．このシステムが完成すると従来より最大 80％の低消費電力化が可能となる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Synopsys 社
ICCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
タ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジス

チップ種別：アナログ/デジタル信号処理プロセッサ

光伝送用高速アバランシェ光検出器および光レシーバ
金沢大学理工研究域

飯山 宏一

金沢大学大学院自然科学研究科

刑部 遼一, 菱木 拓哉

概要：CMOS プロセスで光検出器を作製することは, 集積回路との集積化による低コスト化・高信頼化や集積回路上の伝送速度の高速化の観点からも重要である. このチップでは,
光配線用のアバランシェ光検出器の構造最適化による高速化と, 同光検出器とトランスイン
ピーダンス増幅器を集積化した光レシーバを設計した. 前者においては,櫛形電極構造を持
つ横型 PIN 構造とし, nMOS 構造を利用（deep N-well と Pwell を利用）した構造とした. 同構造の光検出器では既に暗電流 10 pA 程度, 降伏電圧は 9.2 V, 波長 850nm 帯での零バイアスでの感度は 0.0076 A/W, アバランシェ利得 100 倍以上, 最大帯域 7 GHz を得ているが, 本チップでは櫛形電極の狭間隔化（0.84 um と 0.6 um）, 受光面積の縮小（10x10
um 2と 5x5 um2）および高周波測定のためのパッド面積縮小（30x30 um2）とすることにより, 10GHz の帯域を目指している. 後者については, 上記光検出器と CMOS インバータを用いたトランスインピーダンス増幅器,
nMOS 増幅器およびインピーダンス整合回路を集積化し, 5Gb/s での動作を目指している. チップ納入が年度末であったため, 評価を開始始めたところである.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso
0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：10～100

試作ラン：ローム CMOS

低電圧動作昇圧回路, 非接触給電向け整流器, 光電流変換 CMOS アナログフ
ロントエンド回路 TEG
信州大学大学院理工学研究科
信州大学工学部

篠原 秀樹

吉田 穣理, 小柳 洸介, 宮地 幸祐

概要：本試作では, 3 種類の低電圧チャージポンプ, 2 種類の整流電源回路, 2 種類の光電流
変換 CMOS アナログフロントエンド（AFE）回路を試作した. エネルギーハーベスティン
グ向けスタートアップ低電圧チャージポンプ TEG として 1） 4kHz で動作する CMOS で
ゲート電圧をブーストさせる 3 段チャージポンプと, 測定比較用として 2） 基板順バイアスを使用する 3 段チャージポンプ, 3） PMOS のみゲート電圧をブーストさせる 3 段チャージ
ポンプの 3 種類を設計・試作した. その他に 4） 周波数 13.56MHz を想定した非接触給電向けのアクティブダイオードを用いた整流回路を設計・試作した. アクティブダイオードの遅延に伴う電荷の逆流を防止するため独自の DLL 制御方法を用いた整流回路を試作した. また, 光プローブセンサ向け AFE 回路 TEG として 5） 通常の電流電圧変換回路（帯域 5.7MHz）と, 6） 電流電圧変換回路の前段にバッファを設けて高域のカットオフ周波数を増加させる構成（帯域 11.6MHz）の 2 種類の AFE 回路を試作した. 今後はこれら試作
チップの測定を行い, 動作確認, 検討を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

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章
チ
ッ
プ
試
作
報
告

第4章

4. 1

VDEC 概要
組織概要

東京大学大規模集積システム設計教育研究センター

2 年を単位として 2 名の教官を派遣する「流動教官制度」（略称 VDEC）
は，日本の国公私立大学と工業高等専門学を開始した．（平成 16 年度からは国立大学法人になった校における VLSI 設計教育の充実と研究活動の推進のたことに伴い「客員研究員制度」に名称変更）

めに平成 8 年 5 月に全国共同利用施設として発足した．

平成 20 年 4 月からは「協力教員制度」を開始し，現当時は専任教官 5 名と事務官 1 名という小さな組織で在は 10 大学の各拠点校の協力教員が移籍することなくあったが，平成 9 年度には専任教官 2 名と事務官 1 名がその運営を担っていただいている．（下記参照）
さらに産業界との連携のため，1 名の客員教授に協力増員され，現在は専任教員 9 名，客員教授 1 名，そして20 名以上の非常勤スタッフや学外協力研究員が在籍しをお願いしている．
センターの事務については，センターの非常勤スタッている．
また，平成 9 年 4 月から平成 19 年 3 月まで，全国 9
大学の VDEC サブセンターから連携を密にする目的で，

フと工学系・情報理工学系研究科等事務部が連携をとり行っている．

流動教官派遣大学
年

4-1
第 章

94

4

度

派

遣

大

学

平成 9・10 年度

東北大学，横浜国立大学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北海道大学

協力教員派遣大学
北海道大学，東北大学，東京工業大学，金沢大学，京都大学，京都工芸繊維大学，大阪大学，広島大学，九州大学，立命館大学

VDEC 概要
VDEC2015_J.indb 94

2015/07/17 13:37

4. 2

人事報告

VDEC 人事

協力教員センター長・教授

浅

田

邦

博

高

教

授

藤

田

昌

宏

（東京大学工学系研究科電気系工学専攻教授）

客 員 教 授清水剛（平成 27 年 3 月まで）池

客 員 教 授森村季（平成 27 年 4 月から）（東京大学工学系研究科電気系工学専攻教授）

准

教

授

高

宮

准

教

授

飯

塚

特任准教授

名

倉

特 任 講 師

池

野

助

教

朱

助

教

落

助

教

Mai Khanh

助

教

松

本

高

士（平成 27 年 4 月から）

特任研究員

丸

山

智

史

特任研究員

藤

原

主

査

大

村

係

長

吉

野

合

浩

木

信

田

誠

真

三

也（平成 27 年 4 月から）（東京大学工学系研究科電気系工学専攻准教授）

徹

竹

理

門

（東京大学工学系研究科電気系工学専攻准教授）

弘

博

秀

也（平成 26 年 8 月まで）

哲

田

一

中

吉

郎
充

誠（平成 27 年 5 月から）栄（工学系研究科総務課）
衣

子（

〃

）

4-2
第 章

95

4

VDEC 概要

VDEC2015_J.indb 95

2015/07/17 13:37

新任のご挨拶
森村浩季

イスの出現が今まで以上に求められていると実感しています．そのためには，研究から実用化までの効率化とス

本年度 4 月より客員教授を拝命いたしました．これまピードアップはもちろん，従来の枠組みを超えた新たなで指紋センサ LSI，人体近傍通信技術，nW 級無線セン

研究開発マネジメントが必要と考えています．このようサ端末などの研究開発・実用化・事業展開に携わり，新な状況の中，VDEC の意義は益々重要となり，新たな展

サービス創出のイネーブラとなるデバイスの実現に向開へと舵を切る時期に来ていると感じております．微力

け，材料・デバイス・回路融合の領域で基盤研究の弾込ながらお役に立てればと思っておりますので，何卒よろめから実用化マネジメントをしてきました．このようなしくお願い致します．

経験を通して，ビジネスの優位性を決定づけるキーデバ

松本

高士

今年 4 月から VDEC 藤田昌宏先生の研究室で勤務しております，助教の松本高士と申します．

の上流部分にも研究対象を拡張してゆくつもりです．時
間を見つけて新たな分野も勉強しているところですが，藤田研究室には長年の研究が蓄積されており大変勉強になります．VDEC のスタッフの一員としては，設計

今年の 3 月に京都大学大学院情報学研究科小野寺秀俊

CAD 関係の担当をさせて頂きます．現在は VDEC の先先生のご指導の下，博士課程を修了いたしました．博士

生方から CAD ツールの整備に必要な仕事を 1 つずつ教課程の前は企業で勤務しておりました．博士課程，企業

わって習得している段階です．研究・教育活動に加えて，勤務の間を通して，トランジスタの微細化に伴って発生

より快適な設計環境の提供に役立てるように努力いたし

した特性ばらつきや信頼性の問題が集積回路に与える影ますので，どうぞよろしくお願いいたします．

響についての研究を行っておりました．これからは設計

4-2
第 章

96

4

VDEC 概要
VDEC2015_J.indb 96

2015/07/17 13:37

退任のご挨拶
清水

す．昨今の業界再編についても，環境変化への対応の端剛緒に過ぎず，今後，我々自身の一層の変革とそのスピー2013 年 4 月より 2 年間，VDEC で客員教授を務めさドアップが求められているのは明らかです．

せていただき，2015 年 3 月に退任いたしました．関係

そのような環境の中で，ビジョンを持ちグローバルな

各位には大変お世話になりました．この 2 年間を振り返

環境で産業を牽引できる人材の育成については多大な期

り，あらためまして御礼申し上げます．

待があります．VDEC の先生方は国際的にご活躍されてこの間 VDEC では，65nm の閉鎖と 28nm の立ち上げいるだけでなく，幸運にも（と言ってよいと思います）
半を含む試作環境の更新があり，それを含めて様々な改革

導体設計・製造での国際分業のため諸外国ベンダと接すに取り組まれる先生方の熱意と努力に接し，大きな感銘る機会も多く，最先端の研究のみならず国際感覚の点でを受けました．また，その一方で，我々を取り巻く情報も学生諸君に多くのことを伝え続けていただきたいと思

通信技術はますます進歩の度合いを速め，半導体技術にいます．

支えられて，より多くのモノがネットワーク化され，高最後に VDEC の各先生および協力教員の先生方の今

度な情報処理を活用し，人を中心とした様々なサービス

後の一層のご発展・ご活躍を祈念し，退任の挨拶といたが実現されて社会に大きな変化が起きようとしていまします．ありがとうございました．

久保田

雅則

場目線で UI/UX を工夫した自動化の仕組みを開発して運用して参りました．お陰様でベテランの教員・研究者

2006 年の 10 月より 2015 年 3 月まで 8 年半にわたりから卒論生まで 100 を超える研究室・企業から毎年 600

武田先端知ビルスーパークリーンルームの運営管理に携名以上のユーザーを受け入れるまでに発展してまいりま

わらせていただきました．大過なく任期を全うすることした．特に企業ユーザーの増加は産学双方に大きなメリッができましたのもひとえに皆様のご指導の賜物と感謝申トがあり，今後もユーザー獲得に努力を重ねていく必要し上げます．

があるかと存じます．私自身もいつかユーザーとしてク武田クリーンルームは学内でも類を見ない多研究科にリーンルームに戻ってくることができればと存じます．

よる共同利用の為のオープンな施設であり，高度な装置

半導体デバイスにおける革新は，これからも社会のあを常に最良の状態で多くのユーザーに提供するためにらゆる技術的発展の要であり続けます．VDEC 及び武田

VDEC の先生方の多大なご支援をいただきながら維持管

クリーンルームが今後も社会の要請に応え続け，次世代理を行って参りました．また，異なるスキル・バックグを担う人材が各界に輩出することを願っております．末

ラウンドを持つユーザーが多く集まる場所でもあるため，筆ながら皆様のご健康と益々の研究のご発展をお祈り申

使いやすさを損なわずに十分な安全管理を行うべく，現し上げます．長い間大変ありがとうございました．

秀也

りました．
VDEC に着任後，チップ試作がどのような業務の中で専攻の講師を務めることになり，同年 8 月末で VDEC

行われ，またさまざまに移り行く社会情勢や研究動向をを退任いたしました．振り返ってみれば，2011 年 4 月

踏まえて，どのように業務が改良されていくか，その先に VDEC の助教に着任してから，およそ 3 年半という生方の絶え間ない努力に感銘を覚えました．私自身は，短い時間でしたが，皆様方と大変有意義に過ごした，充自らの研究の中では，出来合いのチップを組み合わせて実した時間だったと思います．

使うことしかできませんでしたが，
VDEC の行っている，

私自身は，VDEC 着任前の大学院生時代は情報系で，チップの設計支援，製造，組立て，テスト，シンポジウ

センサと通信に関する研究を行ってきました．ただ，ムなどの一連の活動を知り，その重要性を感じた 3 年半

チップとの触れ合いは，中学生時代にまで遡り，当時，でした．

Z80CPU，紫外線で消す EPROM，SRAM，周辺 LSI な

これから，私は情報理工学系研究科の講師という形でどをユニバーサル基板上で配線し，アセンブラでプログ

研究・教育活動を行っていくことになります．そこでは，ラムを組み，自動記録温度計を開発しました．そのとき

VDEC で学んだ数々の経験を，活かしていきたいと考えの感動から，この分野にのめり込むことになり，大学院ています．VDEC のさらなる発展を祈りつつ，東大・電こそ情報系に進んでしまいましたが，VDEC 時代は，電気系では，これからも VDEC と共に活動を行っていくこ

子回路について改めて見つめ直す良い機会となり，自らとになりますので，今後ともよろしくお願いいたします．

VDEC2015_J.indb 97

97

4

VDEC 概要

2014 年 9 月より，情報理工学系研究科・電子情報学

4-2
第 章

落合

の研究活動の中で積極的に取り入れていくきっかけとな

2015/07/17 13:37

平成 26 年度大規模集積システム設計教育研究センター運営委員会委員
氏

名

浅

田

邦

光

石

保

立

池

田

中

野

坂

所

属

博

大規模集積システム設計教育研究センター長

衛

大学院工学系研究科長夫

大学院工学系研究科教授

誠

大学院工学系研究科

教授

義

昭

大学院工学系研究科

教授

井

修

一

大学院情報理工学系研究科

高

木

信

一

大学院工学系研究科

荒

川

泰

彦

生産技術研究所

藤

田

昌

宏

大規模集積システム設計教育研究センター

教授

高

宮

真

大規模集積システム設計教育研究センター

准教授

等

和

教授

教授

教授

平成 26年度大規模集積システム設計教育研究センター全国運営協議会委員名簿
氏

名

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

教授

池

田

誠

東京大学大学院工学系研究科電気系工学専攻

教授

高

木

信

一

東京大学大学院工学系研究科電気系工学専攻

教授

本

村

真

人

北海道大学大学院情報科学研究科情報エレクトロニクス専攻

大

見

忠

弘

東北大学未来科学技術共同研究センター

一

色

剛

東京工業大学大学院理工学研究科

一哉

東京工業大学ソリューション研究機構

益

4-2
第 章

98

4

所

属

シニアリサーチフェロー

通信情報工学専攻

澤政生

早稲田大学基幹理工学部電子光システム学科

北

川

章

夫

金沢大学理工研究域電子情報学系

河

口

信

夫

名古屋大学大学院工学研究科計算理工学専攻

小野寺

秀

俊

京都大学大学院情報学研究科通信情報システム専攻

松

俊

匡

大阪大学大学院工学研究科電気電子情報工学専攻

Mattausch Hans Juergen

VDEC 概要

安

浦

藤

教授

教授
教授
教授
准教授

広島大学ナノデバイス・バイオ融合科学研究所集積システム部門

人

九州大学（大学院システム情報科学研究院情報知能工学部門

野毅

立命館大学理工学部電子情報工学科

兵

庫

明

東京理科大学理工学部電気電子情報工学科

黒

田

忠

広

慶応義塾大学理工学部電子工学科

吉

本

雅

彦

神戸大学大学院システム情報学研究科

VDEC2015_J.indb 98

寛

准教授

教授

柳

岡

教授

教授

教授）理事・副学長

教授
教授

教授
教授

2015/07/17 13:37

4. 3

決算報告

運営費交付金

1.

（千円）

事

項

収入（予算配分）額

共

通

経

費

296,401

256,492

39,909研究

経費

10,453

8,694

1,759

306,854

265,186

41,668

計

支

出

額

過

不

足

額

平成 26 年度受託研究

2.

教員名
1
2

委

託

者

研

究

題

目

受託金額（円）浅田邦博

文部科学省ナノテクノロジープ
ラットフォームセンター

微細加工プラットフォーム実施機関

55,700,000

浅田邦博（株）豊通エレクトロニクス

先端集積回路の評価・解析技術高度化の研究

5,000,000

計

60,700,000

合平成 26 年度共同研究

3.

教員名

申

込

者

研

究

課

題

受入金額（円）和田

一実

華為技術日本株式会社
日本研究所

シリコンフォト二クスの直接結合技術に関する研究

11,597,000

2

浅田

邦博

（株）アドバンテスト

電子線制御のための微細構造の研究

5,540,000

3

浅田

邦博

（株）野田スクリーン

受動部品内蔵パッケージ用評価チップの研究

2,500,000

4

浅田

邦博

超低電圧デバイス技術研究組合

超低電圧 LSI プラットフォーム開発及び実証アプリケーションチップ開発

1,080,000

5

浅田

邦博

森田テック（株）

マイクロ磁界プローブの研究

1,080,000

6

和田

一実

日本電信電話株式会社

革新的 Si/Ge アクティブフォトニクスデバ
イスの研究開発

3,000,000

7

高宮

真

日本電信電話株式会社

高効率エネルギーハーベスティング回路に関する研究

3,000,000

8

浅田

邦博

（株）アドバンテスト

先端 LSI 開発環境・ラスティング技術

15,000,000

4-3

9

藤田

昌宏

アイシン・エイ・ダブリュ株式会社

ソフトウェア開発のための形式的解析技術

150,000

99

10

藤田

昌宏

アイシン・コムクルーズ株式会社

ソフトウェア開発のための形式的解析技術

150,000

4

昌宏

アップウィンドテクノロジー・イン
コーポレイテッド

ソフトウェア開発のための形式的解析技術

150,000

藤田合計

平成 26 度寄附金

4.

受入件数：2 件

受入額計43,247,000

VDEC 概要

11

第 章

1

31,200,000 円（株式会社半導体エネルギー研究所・株式会社アドバンテスト）

VDEC2015_J.indb 99

2015/07/17 13:37

第5章
5. 1

研究報告

全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

34

13

38

協力教員

57

30

39

著書（冊）

特許（件）

受賞（件）

12

2

1

1

40

1

0

5

5-1
第 章

100

5

研究報告
VDEC2015_J.indb 100

2015/07/17 13:37

5. 2

研究室構成員（平成 26 年度）

浅田・池田・名倉・飯塚研究室構成

池田研究室構成

浅

田

博 教授

池

田

名

倉

徹 准教授

丸

山

智

史 研究員

飯

塚

矢

部

紘

貴 博士 2 年

邦
哲

也 准教授
（現在

Nguyen Ngoc Mai Khanh
吉川俊

VDEC 助教之 博士 3 年
博士 2 年

Parit Kanjanavirojkul
楊UCLA 留学中）

驍 修士 2 年
仁

人 修士 2 年（現在

森一

倫 修士 2 年

矢野

智比古 修士 1 年

都井敬 修士 1 年

古

賀

丈

伊

東

敦 修士 2 年（現在日産自動車）

松島

多佳彦 修士 2 年（現在

ファナック）

田村雅

人 修士 1 年

伝琪 修士 1 年

大典 修士 1 年

崔峠

ヨーロッパ留学中）

誠 教授

上

原

池

田

司 学部 4 年（現在Jacob Shearer

修士 1 年）

特別聴講生

Anselm Breitenreiter

インターンシップ研修生

尚 修士 1 年
修士 1 年

Md. Maruf Hossain
織田勇

冴 学部 4 年

三田研究室構成員

鹿野真

弘 学部 4 年

三

田

吉

郎 准教授

松

川

慧 学部 4 年

澤村智

紀 特任研究員（ナノテクノロジー・プラッ

許鍇 学部 4 年

トフォーム 技術支援担当・10 月より工学系研究科技術職員・クリーンルーム
管理室）

藤田研究室
藤

田

昌

ルブラッスール
宏 教授

特任研究員（ナノテクノロジー・プラッ

Amir Masoud Gharehbaghi
張

嘉
口

城
川

尾

トフォーム

技術支援担当）小島直

博士 1 年渡邊

かをる 事務補佐員（ナノテクノロジー・プラッ直樹 修士 2 年

怜史 修士 2 年

太

郎 修士 1 年

Shridhar Choudhary
Hossein Izadi Rad

修士 1 年
修士 1 年

子 事務補佐員
トフォーム事務局）

佐藤

昇 技術補佐員（ナノテクノロジー・プラッ
トフォーム

近

藤

尚

修士 1 年

新川崎担当）

子 技術補佐員（ナノテクノロジー・プラッ
トフォーム

利用者支援担当）

口亮

太 工学系共同研究員（キヤノン研究所）

修士 1 年

瀧澤昌

弘 VDEC 共同研究員（アドバンテスト）

5-2
101

田

健太郎 学部 4 年

岩

下

竜

馬 VDEC 共同研究員（アドバンテスト）

木

村

悠

佐

藤

善

亨 工学系共同研究員（ナノックスジャパン）

山

下

直

也 博士 3 年

文

軍 博士 3 年（現在 ゴールドマンサックス）

介 学部 4 年

夏
高宮研究室
高

宮

井

口

森

森

功 博士 2 年

真 准教授

平

川

俊

太 博士 2 年

米田雄

章 修士 2 年

坂本

淳 修士 2 年（現在

アベイズム株式会社）佳

祐 修士 2 年（現在日立製作所）

直之 修士 1 年

山内善

高 修士 1 年

井

上

本

田

雅

宣 修士 1 年

安田雅

隆 学部 4 年（現在

岡

本

有

貴 学部 4 年 （現在

修士 1 年）

瀬戸口良

太 学部 4 年 （現在

修士 1 年）

VDEC2015_J.indb 101

5

研究報告

岩

第 章

関

Conrad JinYong Moore
Lu Yi

特任助教

懿 博士 3 年

Wang Qinhao
田エリック

周 修士 1 年DeNA）

2015/07/17 13:37

川原健太郎 学部 4 年

張志

宇 博士 2 年（工学系）

韓在

勲 博士 1 年（工学系）

亢
高木・竹中研究室構成

金

高

木

一 教授

高

竹

中

健 博士 1 年（工学系）
佑彊 博士 1 年（工学系）

島成

也 修士 2 年（工学系）

充 准教授

嘉陽田

達

矢 修士 2 年（工学系）

洙 （特任研究員）

西康

一 修士 2 年（工学系）

アラム カイラル （特任研究員）

池程

鹏 博士 3 年（工学系）

柯

夢

南 修士 1 年（工学系）

金

閔
勇

蔡
一

信

宮

金

偉

立 博士 3 年
（工学系）

佐々木

和

哉 修士 1 年（工学系）

佑希 博士 3 年
（工学系）

安

大

煥 修士 1 年（工学系）

栄

現 博士 3 年
（工学系）

小

澤

悠

平 修士 1 年（工学系）

虓 博士 2 年
（工学系）

武

内

和

治 学部 4 年（工学部）權 博士 2 年
（工学系）

植

田

大

貴 学部 4 年（工学部）玉朴サンミン 修士 2 年（工学系）

珍

5-2
第 章

102

5

研究報告
VDEC2015_J.indb 102

2015/07/17 13:37

5. 3

研究概要

浅田・名倉・飯塚研究室（http://www.mos.t.u-tokyo.ac.jp）

用いた NBTI シミュレーションにおいて，論理シミュ
レーション結果にもとづいて各トランジスタにおけるゲート酸化膜中の水素分布を計算することにより，高精度な NBTI 劣化過渡解析を実現し，NBTI 劣化の周

電源雑音測定・解析・低減手法
浅田邦博，名倉徹，鹿野真弘，松川

波数依存性を用いることで，加速シミュレーションを慧

近年，プロセスの微細化や動作周波数の上昇によりパッケージのボンディングや電源網の寄生インダクタ可能にした．また，水素分布を参照することで，入力条件が変化しても続きからシミュレーションを可能にした．

ンスが無視できなくなってきており，大きなレベルの

また，ADC において入力信号と基準信号の大小関

di/dt ノイズや電源共振ノイズといった種々の電源ノ係を求めるためにコンパレータが使われる．しかし，

イズが問題となっている．

実際のコンパレータ回路ではこの基準信号がバラつく

電源ノイズの低減には一般的に受動デキャップが用ので変換精度の信頼区間が存在する．統計的サンプラ

いられるが，大きな容量を得るためには大きな面積コを用いることでこの不確実な区間内のアナログ信号もストがかかってしまうため，能動的な電荷注入を考え

ディジタルコードに変換することが可能となる．その面積コストの低減を目指した．この際，キャパシタにため，統計的サンプラパラメータ内の関係式を解析的よる電荷注入を想定したため面積コストは注入する電に求めた．この場合，実質的な分解能は基準信号バラ

荷量に依存し，またパッケージのインダクタンスからツキの確率密度関数とコンパレータの総数に反比例すの電流を待つためにある一定の範囲の電源電圧変動をることが導かれた．そして，通常のコンパレータと統許容する必要がある．この制約条件の下で注入電荷量合することでサブレンジング ADC を構成した．このを最少にする注入電流波形を最適化により求める環境

回路の最適動作点を確率密度関数がガウス分布であるを開発し，シミュレーションによってその効果を確認との仮定のもとで求めた．

した．結果として受動デキャップに対して約 40 倍の面積効果を得た．
また，電源ノイズの抑制のためには電源網のイン
ピーダンスを低くすることが重要となるが，チップ内

THz 帯電波を用いたイメージング
浅田邦博，名倉徹，Parit Kanjanavirojkulのインピーダンスを直接測定することは難しいため，

本研究の目標は，サブミリ波近距離イメージング

チップ内の電源網のインピーダンス推定を容易化する

レーダ用途のためのパルス発生器を実現することであ手法を提案した．

る．最近の論文は連続波発振器の生成につてが多いで提案手法ではチップ内にあらかじめ複数の電流負荷ある．通常はプッシュプッシュ技術に基づいて提案しを配置しておき，それらを動かしたときの応答を各電ている．我々はこれらの連続波と対照的に直接サブミ

源ピンから測定することにより，RLC から成る簡易な

リ波パルスバースト発生器を提案している．

ける応答とチップの応答の差が最小となるように決定有する広帯域パルスを実現する．我々は，エネルギーすることで，インピーダンスの分布が推定できる．さ変換効率が我々の提案手法によって増加させることがらに簡易モデルに対してシミュレーションを行うことできることを示している．回路は，オンチップ · トリ

で，チップの電源網の電圧変動を推定できることを確

ガーオとフチップ受動伝送線路共振器で構成されて認した．

いる．テストチップは，標準 FR-4 基板を用いて検証されていた．プロトタイプ回路によって生成されたパ

103

5

研究報告

伝送線路に基づく回路の Fmax よりも高い周波数を第 章

モデルを作成する．これらのパラメータをモデルにお5-3

ルスがまだ低い出力電力および低い電力変換効率であ超微細プロセスにおける集積回路の信頼性向上
浅田邦博，名倉徹，森一倫，Maruf Hossain

る．私たちは，より良いボードとフリップチップ技術
を用いて，より高い周波数に向けて取り組んでいる．

微細化されたトランジスタにおいて重要な信頼性問
題のひとつに NBTI 劣化がある．反応・拡散モデルを

VDEC2015_J.indb 103

2015/07/17 13:37

を検証した．しかし検出や推定には時間が大量にかか
LSI セキュリティ対策のための表面磁界モデリング浅田邦博，名倉る．本研究はピンホール配置や SPAD 配置の周期性を利用し，高速にシンチレータ内の点光源を検出する

徹，織田勇冴

近年，暗号化 LSI 内部の秘密情報を取得するための手法を提案した．シミュレーションの結果では 20 um

サイドチャネル攻撃が発達しており，セキュリティ対の精度で 20-40s で点光源の検出が可能であることを確策が急務となっている．ハードウェアセキュリティ対認した．SPAD について，p-well/deep-n-well with poly策の手法の一つとして，動作中の LSI の表面磁界を利gate型が一番低いDCRを現すことが確認した．そして，

用して異常検出をする手法が挙げられる．この手法でSPAD アレイの出力回路として，一サイクルでブレーは SPICE シミュレーションによって得られた電流値

クダウンを発生したピクセルの数をカウントする回路と配線のレイアウトパターンを用いて，集積回路から及びブレークダウンを発生したピクセルのアドレス出放射される磁界マップのモデリングを行い，実際に観力回路を試作した．回路の動作も確認できた．

測された磁界マップと比較することにより異常検出を行う．しかし，LSI 表面磁界は配線に流れる電流だけ
でなく LSI 基板に流れる電流にも影響される．そこで

藤田研究室

本研究では，電磁界シミュレーターを用いて基板に流（http://www.cad.t.u-tokyo.ac.jp/）

れる電流の評価を行った．これにより，基板に流れる電流が作る磁界の影響がどのような条件下で大きくなるかを示した．

部分回路合成とエンジニアリングチェンジオーダー（ECO）
時間領域制御を利用した回路設計

藤田昌宏，ガラバギアミルマスード，城浅田邦博，名倉徹，吉川俊之，矢野智比古，

古賀丈尚，都井

敬

怜史，

岩田健太郎
エンジニアリングチェンジオーダー（ECO）とは，本研究では時間領域制御を用いた回路の研究を行った．

バグの修正や当初の仕様からの変更が原因で起こる，
設計に対する仕様変更の要求である．この ECO は小まず，完全差動型の時間領域信号処理の積分器を提さな変更と予想されるので，既に行ったタイミング最案した．提案した積分器では，信号を保持に単一のリ適化を可能な限り維持するために ECO 前の回路トポングを用いることで，時間オフセットエラー量を低減

ロジーとレイアウトを再利用したい．そうすることで，した．

変更を実装するのにかかる時間を削減できる．本研究

また，PLL に関する研究にも取り組んだ．DTC をでは，旧回路のトポロジーを維持しつつも最小限の論用いることで入力信号を三角波で変調し，その応答

理ゲートを変更することで機能的に新仕様に適合させを TDC により測定することで PLL の伝達関数を導出

ようとする ECO 手法を提案する．この手法では，多する手法を提案した．さらに，PVT 変動に対応する

数のパラメータ変数を用いたゲート変換モデルを定義ためリング発振器を可変長にした周波数校正機能付き

して，パラメータ変数を変えることで，ゲートの種類

PWPLL を提案した．

の変更を実現している．ゲートの変換候補が多いほど最後に PSTDC に関する研究を行った．提案手法では入力のパルス幅に 1 ns のオフセットを与え，そのパ

104

ルス幅が 1 ns 以下となったときに時間からデジタル信

第 章

5-3

ECO 成功率は高く，実行時間が長いという実験結果が示されている．

号への変換を終了することで線形性を改善した．
多様な多重故障に対する自動テストパターン生成

5

研究報告

（ATPG）
半導体フォトダイオードを用いた放射線検出器
浅田邦博，名倉

徹，朱

弘博，楊

驍，許

藤田昌宏，ガラバギアミルマスード，田口直樹，
鍇

城

怜史

近年注目されているシンチレーション検出器や半導半導体技術の高集積化が進んでいることにより，製体検出器は，放射線核種の特定や到来角の推定なども造されたチップに小さな誤りや故障が広く分布し，従でき，様々な分野に応用されている．先行研究はシン来の「単一」縮退故障モデルでは回路の状態が表現でチレータ，SPAD（Single Photon Avalanche Diode）ア

きなくなっている．多重故障の全ての組み合わせが完

レイ，マルチコート材料，ピンホールで構成された

全に検査できればより良い検証となる．本研究では，検出器を提案し，発光する電子の軌跡を推定する方法

全多重縮退故障，つまり，縮退故障の全ての組み合わ

VDEC2015_J.indb 104

2015/07/17 13:37

せを対象にした自動テストパターン生成（ATPG）をンジンから得られる必要な miniterm だけを利用する．

提案する．すなわち，回路の n 箇所に故障があるとす

こうすることで，真理値表を表現するために変数を加ると，各箇所について 1 縮退・0 縮退・縮退なしの 3

える必要がなくなる．そのため，この修正モデルは指通りが考えられるので，通りの故障の組み合わせから数的に増える真理値表の入力値の数に対するスケーラなる集合が対象となる．従来の ATPG フローでは，テビリティーがある．本手法を複雑なアトミックな演算

ストベクタの組により全ての検出可能な故障を除去す

実行に対応するアウトオブオーダ・スーパースカラプ

るために故障シミュレータが用いられていた．この故ロセッサに適応し，効率を測定した．既存手法と比較

障シミュレータは，全ての起こりうる故障を故障リスして，提案する手法ではモデルの大きさが平均 6 分のトに列挙するという意味で，故障リストを明示的に表

1 倍，修正に要する時間が平均 12.6 分の 1 倍となった．

すという問題があるため，通りというような非常に大きな故障リストを処理するのは困難である．そのような大きな数の故障を取り扱うには陰的に表現する必要

FPGA を用いた計算高速化がある．そこで，陰的に検出される故障を除去するこ

藤田昌宏，川尾太郎とにより非常に多くの故障を含む回路の ATPG を対象

専用ハードウェアは，汎用機よりも速度やエネルとする SAT ベースの式を提案する．制約を減らさず

ギー効率で優れている．プログラム可能な回路である

増やすだけの SAT 問題を解くと，それまでで得た全FPGA を用いることで，チップを製造することなく，ての学習を続く SAT 問題で利用できるため，全体の特定の計算に最適化された回路が構築できる．本研究過程としては大いに効率的である．アンド・インバー

ではニューラルネットワークシミュレーションと電磁

タグラフ（AIG）表現した ISCAS89 回路の組み合わせ

界解析を題材としている．

回路部分で実験を行った．その結果，論理ゲートの出

ニューラルネットワークとは脳の機能を数学的に表力でのみ故障が発生すると仮定した完全なテストベクしたモデルである．本研究では，FPGA 上に高度にパタの生成に成功した．提案する ATPG 技術は与えられイプライン化された回路を構築し，スパイク型ニューたテストベクタからも開始できる．単一縮退故障のテ

ロン 256 個のネットワークを生体比 320 倍で動作させストベクタを用いて ATPG を始める場合，多重縮退故ることに成功した．この回路はさらに大きな神経回路

障に必要なテストベクタを加えることができる．また，網にも対応できるように設計されており，現在は複数故障の組み合わせ総数は指数的に大きくなるが，多重の FPGA チップを使った数万ニューロンの大規模化に故障のために加えるべきテストベクタはごく少数でよついて研究中である．

いという少しばかり驚くべき結果も得られた．知る限電子機器の小型化・高性能化に伴い，電磁干渉の問りでは，AIG 表現された ISCAS89 回路のゲートの出力

題はより深刻になってきている．電磁界シミュレータ

でのみ故障が発生するという全ての縮退故障に対するの性能が不足しているため，コスト高な実機試験が中完全なテストベクタは初めて得られたものである．

心となってしまっている．この問題を解決すべく，洗練されたマルチコアプログラムの数倍の速度で動作す
る，FPGA を用いた高速シミュレータの研究を進めてプロセッサアーキテクチャの検証とデバッグいる．

藤田昌宏，ガラバギアミルマスード
性能と信頼性の向上のため，パイプライン化，投機的実行，エラー訂正といった機能を搭載することによ

5-3

チップ製造後の検証とデバッグ
藤田昌宏，ガラバギアミルマスード，ている．複雑なプロセッサアーキテクチャの正しさをチョーダリーシュリダル

105

VLSI の集積度が向上した結果，チップ製造前の段本研究では，プロセッサの設計誤りを自動修正する

階ですべてのバグを修正することが困難になり，製造手法を提案する．シーケンシャルな命令セットアーキ

後に発見されるバグが増えている．また，プロセス微テクチャのゴールデンモデルを与え，シンボリックシ細化に伴い，電気的エラーの発生が増加していると

ミュレーションとプロパティ検査を具体的な値を使っいう問題がある．本研究では，トレースバッファを用たシミュレーションと併用し，それらを繰り返し行う

いる製造後デバッグ手法を対象としている．トレース

ことで誤りのある場所とその修正方法を見つける．

バッファを追加すると回路面積が増大するので，観測修正が必要な論理関数のモデルは，一般的なモデできる信号の数が限られてしまうことが，この手法のルである真理値表モデルを用いる．また，真理値表

主要な問題である．したがって，選ばれなかった信号を explicit に表現せず，バックエンドの形式的検証エを最も多く復元できるような信号の組み合わせを選ぶ

VDEC2015_J.indb 105

5

研究報告

保証するには，それらの検証とデバッグが重要となる．

第 章

り，プロセッサアーキテクチャはますます複雑になっ

2015/07/17 13:37

ことが求められる．観測する信号をヒューリスティッ

理の検証方法に注目する．本研究では，コンコリック

クに選び，復元率を最大化する既存研究がある．提案実行ツールを用いて割り込み処理を網羅的に解析するされた手法は，ロバストさが不十分で，選択のコスト手法を提案した．

関数が状況によっては適切に機能していないことがあ

また，膨大な実行パス数を削減するために，検証対る．本研究では，トレースするフリップフロップを繰

象の Simulink モデルで得られた入出力データから制り返しスワップすることで復元率の向上を行う手法を

約情報を抽出し，検証に利用する手法も提案した．

考案した．
さらに，
一連の過程を高速に行うハードウェ
アを設計した．ハードウェアも用いることでスワップは数千から数万倍高速化され，スワップ回数の増加と高宮研究室規模の大きい回路への提案手法適用が可能になった．

（http://icdesign.iis.u-tokyo.ac.jp/）

結果として ISCCAS89 ベンチマーク回路の信号復元率が最大 30 ％向上した．

IoT デバイスに向けた低電力・高効率回路
回路間で効率的なマッチング
藤田昌宏，ガラバギアミルマスード，
イザヂィ・ラドホセイン

高宮真，更田裕司，桜井貴康

モノのインターネット（Internet of Things : IoT）を実現するためには LSI の高エネルギー効率動作が必

複雑な回路中の似た部分や異なる部分を認識するこ要である．高エネルギー効率動作を実現するためには，とは，回路を統合したり誤りを検出したり，リバース

電源電圧の低電圧化と電源電圧の時空間の細粒度制御

エンジニアリングしたり，冗長性を確認するために重が必要なため，1 チップ上に複数個の電源回路が必要要であり，IP ライブラリを管理するためにも有用でとなる．また，近年，エネルギーハーベスティングである．本研究では，複数の論理回路中で最も大きな共動作する IoT デバイスへのニーズが高いため，エネル

通回路部分を検出する手法を提案した．まずは，与えギーハーベスティング向けの電源回路も重要となってられたゲートレベルのネットリストをグラフとして表いる．さらに，IoT デバイスはほとんどの時間が待機

現する．次に，以下に述べるような回路マッチング手状態にあるので待機状態から動作状態への起動時間を法をもちいて最大の同一サブグラフを検出する．ま短縮することが高エネルギー効率動作に重要だが，クず，conflict グラフをグラフから作成する．次に，我々ロック信号生成用の水晶発振回路が起動時間短縮のが提案する近線形的な近似アルゴリズムを用いて，ネックとなっている．そこで，（1）入力電圧 0.5 V で

conflict グラフ内の独立したセットを探索することで動作するデジタル LDO（リニアレギュレータ）とゲー

最大の同一サブグラフを発見する．最後に，グラフ

ト昇圧型降圧 DC-DC コンバータ，（2）入力電圧 0.1 V

ノードの近傍を考慮することにより徐々に最大サブグ以下で動作するエネルギーハーベスティング向け昇圧

ラフのサイズを増やすことを行う．
この手法を用いて，回路，（3）高速起動が可能な 39 MHz 水晶発振回路なOpenCores 中の様々な IP や ISCAS85 ベンチマーク回

どの LSI 回路技術群の研究を行った．

路などについて幅広く実験を行った．厳密手法から得られた最適解と比較すると 10 ％小さなサブサーキッ
有機トランジスタを用いた大面積・フレキシブルエレク

たとえば，提案手法では 100,000 ゲートの回路では 20

トロニクスの新アプリケーション提案と実証

106

分弱で計算することができた．
さらに，グラフ操作ツー

5トを得ることができた．

第 章

5-3

トとなったが，平均 20 ～ 30 倍の計算速度となった．

ル群によるものと比べて60％程度大きなサブサーキッ

高宮真，更田裕司，染谷隆夫，桜井貴康

電子機器を身にまとうウエアラブル型デバイスや電子機器を体内に埋め込むインプラント型デバイスでは研究報告

フレキシブルで大面積なエレクトロニクスが求められる．そこで，薄いフィルム上に印刷で作成可能な有機
実時間組込みソフトウェア解析のための HW/SW 協調

トランジスタを用いた大面積・フレキシブルエレクト

検査

ロニクスのアプリケーション提案と実証を染谷研究室

藤田昌宏，木村悠介
組込みシステムのソフトウェアが複雑化する中で，ソフトウェアの検証をより短時間で行うことが重要にと共同で行っている．最近では「義手の制御用の筋電測定シート」「オムツ用尿漏れセンサシート」「腕章型
やわらか体温計」の提案と実証を行った．

なっている．割り込み処理は組み込みシステムを特徴付ける機能の 1 つであり，本研究ではこの割り込み処

VDEC2015_J.indb 106

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池田研究室（http://www.mos.t.u-tokyo.ac.jp）

エータをデジタル素子とみなし，パルス電圧で駆動する際の，制御システムに関する研究を行う．これにより，MEMS デバイス専用の ADC，DAC の簡略化を目指す．マイクロアクチュエータの容量検出回路の他，

スマートイメージセンサを用いた光切断法による三次元

ミラーの位置補正回路を組み込むことで，高精度高速計測

低電力スキャナの実現を目指す．

池田誠，矢部紘貴，上原大典，Jacob Shearer

光切断法とよばれる，シート光を用いた 3 次元計
測のためのイメージセンサについて，作成・評価を行った．まず，デュアルコアイメージセンサを用いた

自己同期システムによる暗号エンジンの実現
池田誠，田村雅人，池田司

高速テクスチャマッピングの検討を行った．チップ

私達は自己同期回路を用いた暗号エンジンの研究をに搭載されている 2 つのピクセルアレイそれぞれが，行っています．暗号化の処理は多くの計算が必要であ

2-D/3-D の 2 つのモードで動作可能である．また，2D

りながら，高いスループットを求められる場合がありモードでは，
以下の2つの露光での条件でのテクスチャます．そこで，自己同期回路の高速性を利用してそのマッピングを検討している : ①背景光中で，シート光要求に応えます．具体的には，RSA と楕円曲線暗号にが当たっていない部分のみ露光させる手法，②暗室内ついて研究を行っています．RSA では様々なアルゴリ

で感度を下げ露光させる手法．また，センサチップ上ズムを用いて設計し，ハードウェア量および演算速度

で輝線位置を検出するイメージセンサチップの作成・の点においてそれらの性能の比較を行っています．ま

評価を行っている．これは，チップのカラムごとに埋た楕円曲線暗号では，デジタル署名アルゴリズムの実め込まれた最小電圧検出回路により，すべてのピクセ

装方法について研究を行っています．署名の生成には

ルの輝度値をすべて読み出すことなく，二分探索・線

多数のモジュラー演算を行う必要があり，効率の良い

形探索により輝線の位置を検出することができる．こスケジューリングを行うことが鍵となっています．

れにより，高速・高効率な3次元形状取得を実現できる．
自己同期システムの自動設計
光切断法および ToF 法併用による三次元計測池田誠，松島多佳彦

池田

誠，伊東

敦

本研究では，ゲートレベルパイプライン型自己同期

三次元形状取得において，光を対象物に照射し，反回路を，同期式回路同様の自動設計により実現するた射光をセンサで受光するまでの時間差から距離情報をめの設計フロー構築を目指した．VerilogHDL をシノ取得する Time-of- Flight（ToF）法，シート光のスキャ

プシス社の DesignCompiler により 2 入力ゲートからなンにより高精度な計測を達成する光切断法は代表的手る合成ライブラリを用いて論理合成し，UCBerkeley法である．本研究では，ToF 法と光切断法の両手法をで開発された ABC により 3 もしくは 4 入力ゲートに変適用可能なセンサチップの構成を検討する．画素構造

換の後，さらに ABC によりゲート段数をそろえるたとして 2 組のロックインピクセルを組み合わせた構造

めのバッファ挿入を行う．また，スループットを最適を採用し，ToF 法における処理速度と面積の効率化を化するためのループの条件等の検討も行った．

目指した．また，光切断法においてはシングルスロー

5-3

プ ADC とプライオリティエンコーダの併用による高ダイナミック回路を用いた自己同期システムの放射線耐成を検討し，試作センサチップによる評価を行った．

性の検討
池田

誠，崔

伝琪

静電駆動型 MEMS ミラーのイメージセンサ混載応用池田誠，丸山智史ステムにおける放射線耐性を見積もり，放射線耐性の最適化を目指した検討を行った．回路シミュレーショ

ここでは，静電 MEMS（Micro Electro Mechanicalンにより中性子線衝突を模擬した電荷注入を行った際System）ミラーをイメージセンサとの混載に関するのエラー発生を分類し，かつネットリストから面積を研究を行った．マイクロミラーデバイスは，ガルバノ

簡易に推定する手法を用いることで，SEU 発生確率

ミラーよりも小型で，低電圧駆動であり，半導体微細を時間確率および空間確率から求めることを目指して加工技術を用いて，作製するため，電子回路との集積

いる．

5

研究報告

本研究では，ダイナミック回路を用いた自己同期シ

107

第 章

速かつ高精度なシート光ポジション検出を実現する構化が可能である．アナログ系の静電マイクロアクチュ

VDEC2015_J.indb 107

2015/07/17 13:37

三田研究室（2014 年度）（http://www.if.t.u-tokyo.ac.jp）

マイクロ構造の自由な断面形状制御法とそれを活用する
電気機械システム
三田吉郎，澤村智紀，Eric Lebrasseur, 森

集積化水上走行ロボットを通じたエネルギー自立型分散平川功，

淳，安田清隆，久保田雅則（杉山研）

マイクロシステム

シリコン深掘り微細加工技術は絶え間ない進歩をつ

三田吉郎，森

づけており，それに伴い微小電気機械（MEMS）に功，岡本有貴，イファン・リ（英エジンバラ大），関する新しい応用分野が広がりを見せている．現在主アントニー・ウォルトン（英エジンバラ大）流となっている微細加工技術によって実現可能なマイ新しい応用分野を拓くものと近年期待が高まっていクロ構造は，平面方向に矩形パターンを組み合わせてる集積化 MEMS（微小電気機械システム）のトップ

そのまま深さ方向に転写する作製プロセスで決定されダウンアプリケーションとして，環境からエネルギーる直方体構造である．しかしながら，例えばレンズのを取得して自立移動できる，完全自走型のマイクロシ

形状を考えるとわかるように，直方体が形状として最ステムの研究を行っている．
「Engineered Nature」す

適でない機械素子は多数存在するので，理想的なマイ

なわち，動物の実装をデッドコピーするのではなく動クロ加工技術というものは本来，電子機械素子の性能物に見られる機能を抽出してそれを工学的に最適な形からトップダウン要請される任意曲面を自在に実現でで実現することを通じて工学の発展に寄与することをきなくてはならない．本研究はこのような，「任意形

指導原理としている．大きさ 1cm 以下のマイクロロ状の曲面を実現するマイクロ加工技術」に関する総合

ボットを多数環境に放出し，個々のロボットは近傍の的知見を得るための試みであり，（1）具体的なトップロボットと通信を行いながら，協調的に環境測定など

ダウンアプリケーション，（2）最先端技術とアイディの高度な機能を実現するという自律分散システムを目アによる作製テクノロジ，の両面で研究を行っている．

指している．1 cm 角サイズという小型なマイクロロ

具体的なトップダウンアプリケーションとして 2013

ボットとして知られているものは，安宅（東大）らに

年度は，（1-5）熱伝導率を断面形状によって制御した，よるマイクロ繊毛（1992），Ebefords（KTH）らによ

温度差発電デバイスの研究を行いまた，（2-4） 深掘るマイクロ尺取虫，三木（東大）らによるマイクロヘ

りエッチング断面形状とプロセスパラメータの関連付

リコプターなどがあるが，電源供給用に電線が必要でけの研究を行った．

あるとか，ミリワット級のエネルギーを投入しなくてはならないとかいった問題のため完全自立というには程遠かった．
既存研究の最大の課題である電力消費を抑えて自立

Smart BlocksII プロジェクト – 紫外線パターン可能なポリイミドを用いたマイクロアクチュエータの無線駆動

移動するための動力原理として，筆者らはエレクトロ

三田吉郎，坂本直之，岡本有貴，川原健太郎，

ウェッティング（EWOD）現象に注目している．む

Julien Malapert（仏 FEMTO-ST 研究所），

きだしの絶縁電極に電荷を注入して表面エネルギーを

安宅

学（東大生研），藤田博之（東大生研）

変調することで，表面の濡れ性を制御する，19 世紀

仏 FEMTO-ST 研 究 所 と， 東 京 大 学 生 産 技 術 研 究

半ばから知られている原理で，2000 年代になってマ

所集積化マイクロメカトロニクス研究室（LIMMS,

イクロ化学システムの液滴移動原理として再発見さ

CNRS-IIS）と共同で，フランス国立研究機構（ANR）

れたものである．濡れ性制御に必要なエネルギーが

特定領域研究「Smar t Blocks II」を受託している．

108

1 µm/cm と非常に小さいため，世界初の自立移動マ研究最終年度にあたり，感光性ポリイミドによるア

イクロロボットの駆動原理として好都合であると考え

ク チ ュ エ ー タ を 集 積 し， リ チ ウ ム ポ リ マ ー 電 池 と5ている．2014 年度は前年度までに開発したオンチッ

ZigBee 通信が可能な制御回路とを 2.5cm 立方に集積

プエネルギー源としての高圧太陽電池と，武田先端

し，「Smar t Blocks II」のデモシステムを実現し，仏

知ビルクリーンルームで試作できるようになった 5 酸

ブザンソン市で行われた MICRONORA 展示会で展示

化 2 タンタルによる EWOD アクチュエータを接続し，

を行った．

5-3

2

第 章
研究報告

EWOD アクチュエータの光駆動実験に成功した．
集積化 MEMS による LSI プロービングシステム
三田吉郎，瀬戸口良太，久保田雅則（杉山研）
初 期 情 報 処 理 CMOS 回 路 が 集 積 さ れた，VLSI 等の電子部品のテストに用いる「MEMS プローブカー

VDEC2015_J.indb 108

2015/07/17 13:37

ド」の研究を行った．研究三年目である平成 26 年度

い形で削減する手法，認識クラスの弁別性を高めるた

は，プローブ素子に実際に加わっているひずみ量を定めのデータ処理手法について研究を行っている．

量化するための集積化ひずみセンサの設計試作に取り組んだ．フェニテックセミコンダクター社の 0.6μm
テクノロジによるポリシリコン抵抗が搭載された SOI

脆弱 MEMS 機構の置き換えによる「新陳代謝」を可能（Silicon on Insulator）基板を，
武田先端知ビルスーパーとする非接触マイクロ共鳴電力伝送

クリーンルームにおいて後加工してデバイスとし，ピ

三田吉郎，坂本直之，ブルーノ

エゾ抵抗によるひずみ検出に成功した．ひずみに対す

ISEN/IEMN-CNRS 研究所），アンドレアス

るブリッジ回路出力の比（ゲージ率）は文献で知られ（仏 ISEN/IEMN-CNRS 研究所，学長）ているものと同等の 20 前後を得ることができた．

ステファネリ（仏カイザー

SmartBlocksII のように，環境に直接 MEMS アレイ
素子を暴露して動作させるシステムの最大の課題は，MEMS 素子が利用とともに故障を重ね，最後にはシ

省電力・長寿命 MEMS メモリを目指すマイクロラッチ

ステムそのものが利用不可能になることである．この機構設計と作製

原理的な課題に対して，人間の皮膚が新陳代謝によっ米田佳祐，久保田雅則（杉山研），て置き換わるように，脆弱な MEMS 機構と，頑強なティクシェ三田アニエス（東大先端研），三田吉郎

VLSI 制御機構を分離し，MEMS 構造を置き換え可能

データ保持時間 1000 年以上，データ書き込みエネにするというコンセプトを提唱している．同コンセプ

ルギーピコジュールレベル，データ保持エネルギーゼ

ト実現のためにカギとなる技術は，MEMS 構造（アロの低消費電力・長寿命メモリの研究を行っている．

レイ状の大量素子）と，制御回路とを電線で接合する

このメモリの利用シナリオとして，蓄積するハザード

ことなく電力や信号を伝送する技術である．筆者らは（放射線や化学物質等への総暴露量）の記憶を想定す

近年注目されている電磁界共鳴による電力伝送技術

る．
提案する多値メモリでは記憶のメカニズムとして，を，大きさミリメートル未満，搬送波周波数 1 GHz のバネに蓄えられた弾性エネルギーによる状態記憶を採領域に適用することを提唱している．フェニテックセ

用する．これによって小さな電力での書き換えと，さミコンダクター社 VDEC 相乗り試作によって，LC 発らにデータ保持の安定性を確保することができる．研

振回路を設計試作し，武田先端知ビルスーパークリー

究の結果，無電源で動作する多値メモリ素子の作製にンルームで作製した受電素子とカップリング試験を行成功した．

うことによって電力伝送が可能であることを実験的に示し，あわせて熱駆動型繊毛アクチュエータの無線駆動に成功した．

右脳型ソフトコンピューティング VLSI：連想プロセッ
サ・システム夏

文軍，山下直也，三田吉郎

現在のコンピュータは四則演算の超高速処理に特化

集積化 MEMS による “ 第六感 ” センサ
三田吉郎，井上周，

したマシンであり，人間のように「ものを見て柔軟にマチュー

ドヌアル（仏 ENSI カーン校），

判断・理解し，即座に適切な行動をとる」といった情

エリック

ルブラスール，

報処理は非常に不得手である．入力情報に対し，過去

カミーユ

ゲ（仏 INSA リヨン校），の膨大な記憶の中から最も近しい事例を瞬時に想起しジャンベルナール

これによって次の行動を決定する．こんなアーキテク所），増沢隆久（東大名誉教授）

5-3

プーシエル（仏 LAAS-CNRS 研究

コン超 LSI 技術で実現する研究を進めている．論理演

出不可能な領域の物理・化学量を測定することは，算を得意とする現在のマイクロプロセッサに対し，直MEMS の持つ大いなるポテンシャルの応用分野の一感・連想・推論といった処理を得意とした LSI チップ

つである．本研究グループでは特に，VLSI と集積化を設計・試作してシステムを構成する．単体で脳細したコンパクトなマイクロデバイスによってこの課題

胞ニューロンと類似の機能を持つ高機能トランジスに取り組んでいる．人間には不可視である，赤外領域

タ（ニューロン MOS，neuMOS）を導入，膨大な tem-の光を，高速・高感度に測定する集積化ボロメータや，

plate 群の中から最短距離ベクトルを完全並列探索する

ごく微小な細孔中のプロファイルを測定する集積シス

アナログ連想プロセッサ，0.18 ミクロン CMOS 技術を

テムの研究開発を行っている．

109

5

研究報告

“ 第 六 感 ” す な わ ち， 人 間 の 持 つ 感 覚 器 官 で は 検

第 章

チャを持つコンピュータの基本ハードウェアを，シリ用いた超高速ディジタル連想プロセッサ等を，これまで開発した．現在は，template の量を精密度を失わな

VDEC2015_J.indb 109

2015/07/17 13:37

また歪 Si 上に Ge 層を再成長した Ge/s-Si TFET の動作

高木・竹中研究室に成功し，歪 Si によるオン電流向上を実証した．

（http://www.mosfet.k.u-tokyo.ac.jp/）

III-V/Ge Metal-Oxide-Semiconductor（MOS）FET に関する研究

高木信一，竹中

高木信一，竹中
張志宇，西Si CMOS photonics に関する研究

充，蔡
康一，柯

偉立，玉

虓，金

佑彊，

充，金

栄現，韓

在勲，亢

健，

武内和治
高感度 Ge フォトディテクターの研究を進めている．

夢南

高性能 III-V 族半導体 MOSFET および Ge MOSFET

ウェハーボンディングとウェハスプリッティングを組み合わせることで，結晶性に優れた Ge-on-Insulatorを実現するため研究を行っている．
III-V MOSFET においては，Si 上にエピタキシャル（GOI）基板の作製に成功した．SiGe を利用した光変

成長した InGaAs チャネル層を Si 基板上に貼り合せ調器の研究も進めている．歪 SiGe を導波路コアとしることで大口径化可能な III-V-OI 基板の作製に成功した横方向 PIN 型光変調器において，プラズマ分散効果

た．作製した III-V-OI 基板上においても良好な InGaAs

を増大を世界で初めて実証することに成功した．
また，

MOS トランジスタ動作を得ることに成功した．まMOS 型 SiGe 光変調器を実現に向けた SiGe MOS 界面

た，ウェハボンディングを用いることで InAs/GaSbの研究も進めている．プラズマ後窒化を用いることで，CMOS トランジスタ構造の動作実証にも成功した．

（110）面方位に対しても SiGe MOS 界面の界面準位がGe MOSET においては，高温酸化濃縮法を用いる

1 桁程度低減可能であることを実証した．

ことで良好な Ge-on-Insulator（GOI）基板を実現して，良好な GOI MOSFET の動作を得た．
III-V CMOS photonics に関する研究
高木信一，竹中トンネル FET に関する研究
高木信一，竹中池サンミン，安

充，金

パク
閔洙，西

大煥，植田

康一，

大貴

充，テイユウホウ，一宮佑希，

ジンゴン，倉持美沙，高島成也

ウェハーボンディングにより Si 基板上に形成した
III-V-OI ウェハを用いた光電子集積回路に関する研究

省電力動作が可能なステープスロープトランジスを進めている．Si イオン注入および SOG からの Zn 拡

タ と し てトンネル FET の研究を進め て い る． 横 型

散を用いることで III-V-OI 基板上に低抵抗 PIN 接合がInGaAs TFET においては，InGaAs 量子移動チャネル形成可能であることを実証した。InAlAs パッシベーを用いることで，高 In 組成の InGaAs 層を用いてもオションを用いることで導波路型 InGaAs 受光器の暗電

フリーク電流を抑制可能であり，良好なサブスレショ

流を大幅に低減することに成功した。

ルドスロープが実現可能であることを明らかにした．

5-3
第 章

110

5

研究報告
VDEC2015_J.indb 110

2015/07/17 13:37

5. 4

研究発表
On-Die Decoupling Capacitors Embedded in Organic
Interposerʼʼ，IEEE Electrical Design of Advanced

浅田・名倉・飯塚研究室
研究論文
[1]

To r u N a k u r a , H i r o a k i M a t s u i , K u n i h i r o A s a d a ,Packaging & Systems Symposium（EDAPS）, Sess.
M-III.7, Dec. 2014.
[4]“Comparative study of RF energy har vesting rectifiers

Rudimentar y Knowledge for LSI Designʼʼ，IEEE

and proposal of output voltage universal cur ves for

European Workshop on Microelectronics Education

design guideline”，IEICE Electronics Express, vol.12,（EWME）, Sess.4-1, May 2014.

no-3, Feb. 2015
[2]

[5]

Hattori, Toru Nakura, Kunihiro Asada, ``Improvement

Atsunori Hattori, Kunihiro Asada,“Resonant Powerof Power Integrity with Thin Film Capacitors Embedded

Supply Noise Reduction by STO Capacitors Fabricatedin Organic Interposerʼʼ，IEEE CPMT Symposium JapanlishedMasamitsu Yoshizawa, Seisei Oyamada, Atsunori Hattori,
Toru Nakura, Kunihiro Asada, ``Power Integrity with

SASAKI, Makoto YAMADA, Osamu MORITA, andThin Film Decoupling Capacitors Embedded in Organic

Kunihiro ASADA,“A Near-Field Magnetic Sensing

Interposerʼʼ，Electronic Circuits World Convention

System with High-Spacial Resolution and Application（ECWC）, No,53 May 2014.
[7]

Y. Yakubo, S. Nagatsuka, S. Matsuda, S. Hondo, Y. Hata,

Instrumentation & Measurement, Vol. 64, No. 4, pp. 840-

Y. Okazaki, Y. Yamamoto, M. Nagai, M. Sakakura, T.

848, Apr. 2015.

Nakura, Y. Yamamoto, S. Yamazaki, ``High-speed andNguyen Ngoc Mai-Khanh, Tetsuya IIZUKA, Shigeru

Lowleakage Characteristics of 60-nm C-axis Aligned

NAKAJIMA, and Kunihiro ASADA,“Spacial Resolution

Crystalline Oxide Semiconductor FET with GHz-ordered

Enhancement of Integrated Magnetic Probe by Two-Step

Cutof f Frequencyʼʼ，JJAP Solid State Devices andRemoval of Si-Substrate Beneath the Coil,”IEEE Trans.

Materials（SSDM）, Sess.E-7-1, Sept. 2014.

on Magnetics, Vol. 51, No. 1, Jan. 2015.
[5]（ICSJ）, Sess.11-3, Nov. 2014.
[6]

Nguyen Ngoc Mai-Khanh, Tetsuya IIZUKA, Akihikofor Security of Cr yptographic LSIs,”IEEE Trans. on[4]Masamitsu Yoshizawa, Seisei Oyamada, Atsunori

Toru Nakura, Masahiro Kano, Masamitsu Yoshizawa,on Interposer”，IEICE Trans. Electronics, to be pub[3]Toru Nakura, Kunihiro Asada, ``Streaming Seminar:[8]

Kevin Ngari, Toru Nakura, Kunihiro Asada, ``Numerical

Satoshi Komatsu, Takahiro YAMAGUCHI, Mohamed

and Theoretical Analysis on Voltage and Time Domain

ABBAS, Nguyen Ngoc MAI-KHANH, James TANDON,

Dynamic Range of Scaled CMOS Circuitsʼʼ，IEEE

and Kunihiro ASADA,“A CMOS Flash TDC with 2.6 - 4.2

Symposium on Design and Diagnostics of Electronics

ps Resolution Using An Array of Unbalanced Arbiters,”

Circuit and System（DDECS）, April 2014.

IEICE Letter of Special Section on Analog Circuit[9]

Parit Kanjanavirojkul, Toru Nakura, Kunihiro Asada,Techniques and Related Topics,, Vol. E97-A, No. 3, pp.

``Burst-Pulse Generator based on Transmission Line

777 - 780, Mar. 2014.

Toward Sub-MMWʼʼ，IEEE Symposium on Design andDiagnostics of Electronics Circuit and System（DDECS）,

国際会議論文[1]

P a r i t K a n j a n a v i r o j k u l , To r u N a k u r a , K u n i h i r oAsada,“Sub-MMW Burst-Pulse Generator based on
Diagnostics of Electronics Circuit and System（DDECS）,[11] Masahiro Ishida, Takashi Kusaka, Toru Nakura, Satoshi
Komatsu Kunihiro Asada,“Statistical Silicon Results of

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka

Dynamic Power Integrity Control of ATE for Eliminating

Summation Circuit for In-Pixel Processing in Single

Overkills and Underkills”，IEEE International Test
Conference, Oct. 2014.

Photon Avalanche Diode Sensors,”IEEE International[12] Nguyen Ngoc Mai-Khanh, Tetsuya IIZUKA, Shigeru

Symposium on Design and Diagnostics of Electronic

NAKAJIMA, and Kunihiro ASADA,“Spatial Resolution

Circuits and Systems, April 2015, to be presented.

Enhancement for Integrated Magnetic Probe by Two-

Toru Nakura, Masahiro Kano, Masamitsu Yoshizawa,

Step Removal of Si-Substrate Beneath the Coil,”10th

Seisei Oyamada, Atsunori Hattori, Kunihiro Asada,

Eur opean Confer ence on Magnetic Sensors and“Resonant Power Supply Noise Reduction using

VDEC2015_J.indb 111

2014.

April 2014.
and Kunihiro Asada“An Asynchronous Projection and[3]

on Solid State Devices and Materials（SSDM）, Sept.

5-4
111

5

研究報告

[2]

Its Application for TDCʼʼ，JSAP International Conference

第 章

Transmission Line,”IEEE Symposium on Design and

April 2014.
[10] Toru Nakura, ``[Invited] Time Difference Amplifier andActuators（EMSA）, Vienna, Austria, pp. 11, Jul. 2014.

2015/07/17 13:37

[13] Nguyen Ngoc Mai-Khanh, Tetsuya IIZUKA, Akihiko
SASAKI, Makoto YAMADA, Osamu MORITA, and国際会議

Kunihiro ASADA,“High-Resolution Measurement[1]of Magnetic Field Generated from Cr yptographic
L S I s , ²I E E E S e n s o r A p p l i c a t i o n s S y m p o s i u m ,Masahiro Fujita: On Implementation of LUT with Large
Numbers of Inputs（Abstract Only）. FPGA 2015: 277[2]

Queenstown, New Zealand, Feb. 2014, pp. 111-114.

Takanori Matsuzaki, Tatsuya Onuki, Shuhei Nagatsuka,
Hiroki Inoue, Takahiko Ishizu, Yoshinori Ieda, Naoto
Yamade, Hidekazu Miyairi, Masayuki Sakakura, Tomoaki

シンポジウム・研究会・大会等発表[1]

Atsumi, Yutaka Shionoiri, Kiyoshi Kato, Takashi Okuda,
Yoshitaka Yamamoto, Masahiro Fujita, Jun Koyama,

Kazunori Mori, Toru Nakura, Tetsuya Iizuka, Kunihiro

Shunpei Yamazaki: 16.9 A 128kb 4b/cell nonvolatile

Asada,“An Accelerating Method of NBTI degradation

memory with crystalline In-Ga-Zn oxide FET using Vt,

Transition Analysis Based on Logic Simulation,”IEICEICD Research Workshop, Dec. 2014
[2]

Kazunori Mori, Toru Nakura, Tetsuya Iizuka, Kunihiro

cancel write method. ISSCC 2015: 1-3[3]

Alizadeh, Masahiro Fujita, Zainalabedin Navabi:

Asada,“An Accelerating Method of NBTI degra-

Improving polynomial datapath debugging with HEDs.

dation Transition Analysis Utilizing Its Frequency
Dependence,”IEICE Society Conference, March 2015.
[3]

Parit Kanjanavirojkul, N.N.M Khanh, Tor u Nakura

ETS 2014: 1-6[4]

strate,”in IEICE General Conference,C-2-19, Mar.2015[4]

self-testing for delay faults. DATE 2015: 423-428[5]Standard CMOS Technology”，in IEICE General

faults under multiple fault models. ISQED 2015: 177-180
[6]

[1]

Yuki Okamoto, Takashi Nakagawa, Takeshi Aoki,
Masataka Ikeda, Munehiro Kozuma, Takeshi Osada,International Conference on Interdisciplinary Advancesin Applied Computing, Amritapuri, India, Oct, 2014[7]

Koyama, Shunpei Yamazaki: A Boosting Pass Gate With

2014: 273-277[8]

2014: 1-10
[9]

[2]

Sriram Karunagaran, Karuna P. Sahoo, Jayaraj Poroor,
Masahiro Fujita: MAESTRO: A time-driven embedded
testbed Architecture with Event-driven Synchronization.

for Programmable Routing Switch Based on Crystalline
422-434（2015）

Masahiro Fujita, Alan Mishchenko: Efficient SAT-based
ATPG techniques for all multiple stuck-at faults. ITC

Improved Switching Characteristics and No Overdriving
In-Ga-Zn-O Technology. IEEE Trans. VLSI Syst. 23（3）:Masahiro Fujita: Variation-Aware Analysis and Test
Pattern Generation Based on Functional Faults. ISVLSIYoshiyuki Kurokawa, Takayuki Ikeda, Naoto Yamade,Yutaka Okazaki, Hidekazu Miyairi, Masahiro Fujita, Jun

Masahiro Fujita: Highly-Pipelined and Energy-Saved
Computing with Arrays of Non-Volatile Memories. 2014

Conference, Mar. 2015.

藤田研究室
研究論文

Masahiro Fujita, Naoki Taguchi, Kentaro Iwata, Alan
Mishchenko: Incremental ATPG methods for multiple

Xiao Yang, Honbo Zhu, Toru Nakura, Tetsuya Iizuka,
Kunihiro Asada,“Single Avalanche Photo Diode using

Ying Zhang, Zebo Peng, Jianhui Jiang, Huawei Li,
Masahiro Fujita: Temperature-aware software-based

Kunihiro Asada“A Transmission Line Pulse Generator
Towards Sub-MMW on 0.18 um CMOS over FR-4 sub-Somayeh Sadeghi Kohan, Payman Behnam, Bijan

RTAS 2014: 237-248[10] Masahiro Fujita, Alan Mishchenko: Logic synthesis andverification on fixed topology. VLSI-SoC 2014: 1-6

Amir Masoud Gharehbaghi, Masahiro Fujita: Automatic
Rectification of Processor Design Bugs Using a Scalable

5-4
第 章

112

and General Correction Model. IEICE Transactions 97-D
Satoshi Jo, Takeshi Matsumoto, Masahiro Fujita:

高宮研究室
研究論文

SAT-based Automatic Rectification and Debugging of[1]（4）: 852-863（2014）[3]

5

Combinational Circuits with LUT Insertions. IPSJ T. on

M. Takamiya,“Analog-Assisted Digital Low Dropout

研究報告

System LSI Design Methodology7: 46-55（2014）[4]

Regulator with Fast Transient Response and Low Output

Hikar u Tamura, Kiyoshi Kato, Takahiko Ishizu,

Ripple”Japanese Journal of Applied Physics, Vol. 53, No.

Wataru Uesugi, Atsuo Isobe, Naoaki Tsutsui, Yasutaka
Suzuki, Yutaka Okazaki, Yukio Maehashi, Jun Koyama,
Yoshitaka Yamamoto, Shunpei Yamazaki, Masahiro
Fujita, James Myers, Pekka Korpinen: Embedded SRAM
and Cortex-M0 Core Using a 60-nm Cr ystalline Oxide
Semiconductor. IEEE Micro 34（6）: 42-53（2014）

K. Mori, Y. Okuma, X. Zhang, H. Fuketa, T. Sakurai, and

4S, 04EE22, April, 2014.
[2]

H. Fuketa, Y. Shinozuka, K. Ishida, M. Takamiya, T.
Fujii, H. Shimizu, K. Kobayashi, T. Sato, and T. Sakurai,“Ef ficiency Increase in On-Chip Buck Conver ter byIntroduction of High Permeability Material to Inductor
on Interposer,”Journal of the Japan Society of Powder
and Powder Metallurgy, Vol. 61, No. S1, pp. S340-S342,

VDEC2015_J.indb 112

2015/07/17 13:37

May 2014.
[3]

[4]

H. Fuketa, Y. Momiyama, A. Okamoto, T. Sakata, M.

S. Iguchi, A. Saito, K. Watanabe, T. Sakurai, and M.

Takamiya, and T. Sakurai,“An 85-mV Input, 50- μ s

Takamiya,“Design Method of Class-F Power Amplifier

Startup Fully Integrated Voltage Multiplier with Passivewith Output Power of -20dBm and Efficient Dual Supply

Clock Boost Using On-Chip Transformers for Energy

Voltage Transmitter,”IEEE Transactions on Circuits andHar vesting“，40th European Solid-State Circuits

Systems―I: Regular Papers, Vol. 61, No. 10, pp. 2978 -Conference（ESSCIRC）, Venice, Italy, pp. 263-266, Sep.

2986, Oct. 2014.

2014.

X. Zhang, P. -H. Chen, Y. Okuma, K. Ishida, Y. Ryu, K.

[5]

[6]

[7]

H. Fuketa, M. Hamamatsu, T. Yokota, W. Yukita, T.

Watanabe, T. Sakurai, and M. Takamiya,“A 0.6 V Input

Someya, T. Sekitani, M. Takamiya, T. Someya, and T.

CCM/DCM Operating Digital Buck Converter in 40 nm

Sakurai,“Energy-Autonomous Fever Alarm Armband

CMOS,”IEEE Journal of Solid-State Circuits, Vol.49,

Integrating Fully Flexible Solar Cells, Piezoelectric

No.11, pp. 2377 - 2386, Nov. 2014.

Speaker, Temperature Detector, and 12V Organic

H. Fuketa, K. Yoshioka, Y. Shinozuka, K. Ishida, T.

Complementary FET Circuits,”IEEE International Solid-

Yokota, N. Matsuhisa, Y. Inoue, M. Sekino, T. Sekitani,

State Circuits Conference（ISSCC）, San Francisco, USA,

M. Takamiya, T. Someya, and T. Sakurai,“1um-Thick-pp. 296-297, Feb. 2015.

ness Ultra-Flexible and High Electrode-Density Surface
Electromyogram Measurement Sheet With 2 V Organic
T ransistors for Pr osthetic Hand Contr ol,”IEEETransactions on Biomedical Circuits and Systems, Vol. 8,
No. 6, pp. 824 - 833, Dec. 2014.

シンポジウム・研究会・大会等発表[1]

調励振信号と負性抵抗ブースタによる 39MHz 水晶発振
回路の起動時間の高速化，”電子情報通信学会，信学技

国際会議論文[1]

T. Yokota, Y. Terakawa, T. Sekitani, W. Yukita, M.

報，ICD2014-28，pp. 81-86, 出雲，2014 年 7 月．
[2]

クトロニクスの設計技術とヘルスケアデバイスへの展

Takamiya, T. Sakurai, and T. Someya,“Or ganic

開，”電気化学会電子材料委員会第 78 回半導体・集積Transistor Based Wireless Sensor System with ESD
Spring Meeting, C6.04, San Francisco, USA, April 2014.
[2]

回路技術シンポジウム，東京，2014 年 7 月．
（Invited）[3]“有機エレクトロニクスの研究動向と最新事例：有機ト

T. Sakurai,“On-Chip Buck Conver ter with Spiral

ランジスタを集積化したワイヤレス尿漏れ検出センサ

Ferrite Inductor and Reducing IR Drop in 3D Stacked

シート，”電子情報通信学会，信学技報，ICD2014-52,

Integration,”International Power Electronics Conference（Invited）[3]

pp. 115-120, 札幌，2014 年 8 月．（Invited）[4]

形信号電圧ダブラ，”電子情報通信学会ソサイエティ大“92 ％ Star t-up Time Reduction by Variation-Tolerant（NRB）in 39MHz Crystal Oscillator,”IEEE Symposium

会，C-12-7，徳島，2014 年 9 月．
[5]

電圧 SRAM の検討，
”電子情報通信学会ソサイエティ大

M. Takamiya, H. Fuketa, K. Ishida, T. Yokota, T. Sekitani,
Distributed Organic Electronics Closely Contacted with会，C-12-35，徳島，2014 年 9 月．
[6]

技術分科会，東京，2014 年 12 月．
[7]

発振回路，
”第 63 回 STARC アドバンストセミナー「低2014.（Invited）[5]

消費電力化技術（4）～エネルギー高効率と極低電圧技術

H. Fuketa, K. Yoshioka, K. Fukuda, T. Mori, H. Ota,
M. Takamiya, and T. Sakurai,“Design Guidelines of
Steep Subthreshold TFET to Minimize Energy of Logic～」，川崎，2015 年 3 月．
[8]羅丹，更田裕司，松永賢一，森村浩季，桜井貴康，高設計指針，”電子情報通信学会総合大会，C-12-17，草津，

Devices and Materials（SSDM）, Tsukuba, Japan, pp. 832-

VDEC2015_J.indb 113

5宮真，”RF エネルギーハーベスティング回路の高感度化

Circuits,”Inter national Conference on Solid State
833, Sep. 2014.

高宮真，”IoT 向け低電圧入力電源回路と高速起動水晶

113

研究報告

（MWSCAS）, College Station, USA, pp. 829 - 832, Aug.

真，
”エネルギー自立型の IoT デバイスとヘルス

ケアデバイス，”電子情報技術産業協会知的センシング

Skin for Healthcare Applications,”IEEE International
Midwest Symposium on Circuits and Systems

高宮

5-4
第 章

T. Someya, and T. Sakurai,“Flexible, Large-Area, and李承俊，更田裕司，片上朗，籾山陽一，高宮真，桜井貴康，“ボディ電圧制御のアクセストランジスタを用いた極低on VLSI Circuits, Hawaii, pp. 236-237, June 2014.
[4]

染谷晃基，更田裕司，岡本淳，籾山陽一，高宮真，桜井貴康，“極低電圧回路向けレベルシフタのための帰還[3] S. Iguchi, H. Fuketa, T. Sakurai, and M. Takamiya,
Chirp Injection（CI）and Negative Resistance Booster

更田裕司，吉岡和顕，横田知之，雪田和歌子，小泉真里，関野正樹，関谷毅，高宮真，染谷隆夫，桜井貴康，

H. Fuketa, Y. Shinozuka, K. Ishida, M Takamiya, and（IPEC）, Hiroshima, Japan, pp. 2228-2231, May 2014.

高宮真，更田裕司，石田光一，横田知之，関谷毅，染谷隆夫，桜井貴康，”フレキシブル・大面積の有機エレ

Koizumi, H. Fuketa, K. Yoshioka, M. Sekino, M.

Protection Circuit,”Materials Research Society（MRS）

井口俊太，更田裕司，桜井貴康，高宮真，“チャープ変2015 年 3 月．
[9]

山内善高，
更田裕司，
桜井貴康，
高宮真，”電流不連続モー

2015/07/17 13:37

ド降圧型 DC-DC コンバータにおける Single-Inductor

米田誠一，井上広樹，黒川義元，池田隆之，家田義紀，Single-Output と Single-Inductor Dual-Output の効率の山出直人，宮入秀和，池田

比 較，” 電 子 情 報 通 信 学 会 総 合 大 会，C-12-18， 草 津，

「25.3uW at 60fps 240x160 Pixel Vision Sensor for Motion

2015 年 3 月．

Capturing with In-Pixel Non-volatility Analog Memor y

誠，山元良高，山崎舜平，[10] 濵松昌宗，井口俊太，桜井貴康，高宮真，”同期型コン

Using Crystalline Oxide Semiconductor FET」，映像情報

パレータのエラーレート低減に向けた一考察，”電子情

メディア学会情報センシング研究会，映情学技報，vol.

報通信学会総合大会，C-12-36，草津，2015 年 3 月．

39, no. 16, IST2015-13, pp. 13-16, 2015 年 3 月．
[5]

処理による三次元形状計測用 CMOS イメージセンサ」
，

池田研究室
論文
[1]

[2]

松島多佳彦，池田誠，「ロックインピクセルのビニング
映像情報メディア学会情報センシング研究会，映情学
技報，Vol. 39, No. 16, IST2015-15, pp. 21-24, 2015 年 3 月．

松島多佳彦，池田誠，「注目領域画素並列検波による 3[6]

矢部紘貴，池田誠，「最小電圧回路を用いた 2 分探索・次元形状取得向け CMOS イメージセンサ」，映像情報

線形探索による輝線位置検出の精度評価」，映像情報メ

メディア学会誌，Vol 69, No. 3, pp. J80-K85, 2015 年 2 月．

ディア学会情報センシング研究会，映情学技報，Vol.

H. Yabe, M. Ikeda,“A Structured Light 3-D Acquisition

39, No. 16, IST2015-14, pp. 17-20, 2015 年 3 月．

System with a CMOS Image Sensor for Background
Suppression and Frequency and Phase Detection,”ITE
Transactions on Media Technology and Applications, Vol.
2（2014）No. 2 p. 154-160, April 2014.

国内大会
[1]

総合大会，C-12-23, 2015 年 3 月

Satoshi Mar uyama, Toshifumi Konishi, Katsuyuki[2]

Proc. IEEE Design, Test, Integration and Packaging of
MEMS/MOEMS Symposium（DTIP2015）, Montpellier,France, April 27-30, 2015.（Accepted, Oral）
T. Ohmaru, T. Nakagawa, S. Maeda, Y. Okamoto, M.

三田研究室
学会誌
[1]

Allegre,“A heat balanced sigma-delta uncooled bolom-

Ieda, N. Yamade, H. Miyairi, M. Ikeda, S Yamazaki,“25.3eter”，J. Meas. Sci. Technol. 25（2014）065101（8pp）.

μ W at 60fps 240 × 160-Pixel Vision Sensor for Motion
Using Cr ystalline Oxide Semiconductor FET,“IEEEdoi:10.1088/0957-0233/25/6/065101（2014.04）[2]

light-trapping cavity for ultra-sensitive plasmonic sens-2015）, 6.5, pp. 118-119, Feb. 2015.

ing”，Applied Physics Letters 105, 061112（2014）; doi:

M. Ikeda,“Image Sensors and Systems,”2014 USENIX

10.1063/1.4893275

Vail Computer Elements Workshop, June 2014.

5-4
第 章

114

国内研究会
[1]

5

研究報告

[2]

[3]

[4]

Ya-Lun Ho, Li-Chung Huang, Eric Lebrasseur, Yoshio
Mita, and Jean-Jacques Delaunay,“Independent

International Solid-State Circuits Conference（ISSCC[3]

Matthieu Denoual, D Brouard, A Veith, O de Sagazan,
M Pouliquen, P Attia, E Lebrasseur, Y Mita and G

Kozuma, S. Yoneda, H. Inoue, Y. Kurokawa, T. Ikeda, Y.

Capturing with In-Pixel Non-Volatile Analog Memor y

誠，「SEU 耐性評価のためのレイアウ

2015 年 3 月

Inter face Circuit for Time-Multiplexed Electrostatic
Drive and Sample of Electrostatic MEMS Mirror,”in

崔伝琪，池田ト面積の概算」，電子情報通信学会総合大会，C-12-25,

Machida, Hiroyuki Fujita, and Hiroshi Toshiyoshi,“An[2]

誠，「終了検知信号を用いた自己同期回路における基板電圧の動的制御」，電子情報通信学会

国際会議
[1]

田村雅人，池田国際学会プロシーディング

松島多佳彦，池田誠，「Time-of-Flight 法と光切断法に[1]Isao Mori, Masanori Kubota, Eric Lebrasseur, Yoshio

よる 3 次元撮像用 CMOS イメージセンサ」，映像情報

Mita,“Remote power feed and control of MEMS with 58

メディア学会情報センシング研究会，映情学技報，Vol.

V silicon photovoltaic cell made by a CMOS post-process

38, No. 37, IST2014-44, pp. 13-16, 2014 年 9 月．

dry release and device isolation method”，Symposium on

伊東誠，「ゲートレベルパイプライン型自Design, Test, Integration & Packaging of MEMS/MOEMS

己同期回路最適化の検討」，電子情報通信学会信学技法，(DTIP 2014), 1-4 April, Cannes Côte dʼAzur, France,

vol. 114, no. 328, VLD2014-107, pp. 233-238, 2014 年 11 月．

pp.79-82（2014.04.02）

伊東

敦，池田

敦，池田

誠，「ゲートレベルパイプライン型自[2]

Agnès Tixier-Mita, Takuya Takahashi, Hiroyuki Fujita,

己同期回路における順序回路の最適化」，電子情報通信

Hiroshi Toshiyoshi, Isao Mori, Yoshio Mita, Olivier

学会信学技法，vol. 114, no. 476, VLD2014-177, pp. 135-

Français, Bruno Le Pioufle,“Detection of micro-beads

140, 2015 年 3 月．

by impedance spectroscopy”，Symposium on Design,

王丸拓郎，中川貴史，前田修平，岡本佑樹，上妻宗広，

Test, Integration & Packaging of MEMS/MOEMS (DTIP

VDEC2015_J.indb 114

2015/07/17 13:37

2014), 1-4 April, Cannes Côte dʼAzur, France, pp.87-90
Yoshio Mita, Masanori Kubota, Matthieu Denoual, Eric

高木・竹中研究室
研究論文

Lebrasseur, and Tomoki Sawamura,“MEMS de Piano”[1]（2014.04.02）[3]- an Experimental Course of Design, Fabrication, andof carrier-depletion strained SiGe optical modulators with

Testing of MEMS Oscillator”，in the Proceedings of thevertical p-n junction,”IEEE J. Quantum Electron., vol. 51,

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GaSb metal-oxide-semiconductor inter face proper-

Kondo, and Kunihiro Asada,“UTokyo VDECʼs CMOS-

ties”，Appl. Phys. Lett., vol. 106, 122902, 2015. DOI:

MEMS Technology via Nanotechnology Platform for10.1063/1.4914453[3]

Takagi,“Ultrathin body GaSb-on-insulator p-channelWorkshop on ADC Modelling and Testing Research on

met-al-oxide-semiconductor field-effect transistors on Si

Electric and Electronic Measurement for the Economic

fabri-cated by direct wafer bonding”，Appl. Phys. Lett.,
vol. 106, 073503, 2015. DOI: 10.1063/1.4906922

Yoshio Mita, Masanori Kubota, Matthieu Denoual, Eric
Lebrasseur, and Tomoki Sawamura, “<<MEMS de[4]junction tunnel field-ef fect transistors and their post

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metallization annealing ef fect,”IEEE Trans. Electron

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Systèmes, 27-29 oct. 2014 Besançon, France（2014.10）

TED.2014.2371038[5]

GaSb p-channel metal-oxide-semiconductor field-effect三田吉郎，「高アスペクト高速 Si 深掘りエッチング技術」

transistors fabricated on（111）A surfaces”，Appl. Phys.

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Lett., vol. 105, 233503, 2014. DOI: 10.1063/1.4903837[6]

会館，東京，2014 年 4 月 17 日

[3]

K. Tanaka, R. Zhang, M. Takenaka, and S. Takagi,

三 田 吉 郎，「TSV 向 け 大 面 積・ 高 速 Si 深 掘 り エ ッ チ“Quantitative evaluation of slow traps near Ge MOS

ン グ 技 術 」Electronic Journal 第 2322 回 Technicalinterfaces by using time response of MOS capacitance,”

Seminar，連合会館，東京，2014 年 7 月 17 日

Jpn. J. Appl. Phys., Vol. 54, 04DA02, 2015. DOI: 10.7567/

三田吉郎，「Si 深掘り加工と集積回路が開く電子デバイ

JJAP.54.04DA02

スの新展開」，（独）日本学術振興会，結晶加工と評価技[4]

K. Nishi, M. Yokoyama, H. Yokoyama, T. Oshi, H.
Sugiyama, M. Takenaka, and S. Takagi,“Operation of the

チュートリアル講演[2]

M. Kim, Y. Ki. Wakabayashi, M. Yokoyama, R. Nakane,
M. Takenaka, and Shinichi Takagi,“Ge/Si hetero-

Piano>> un TP de conception, de fabrication et test de[1]

M. Yokoyama, H. Yokoyama, M. Takenaka, and S.

TC4 International Symposium and 18 th International

Upturn Benevento, Italy, September 15-17, 2014[5]

M. Yokoyama, H. Yokoyama, M. Takenaka, and S.
Takagi,“Impact of inter facial InAs layers on Al2O3/

Yoshio Mita, Eric Lebrasseur, Tomoki Sawamura, Naoko

Prospective Integrated Magnetic Sensor”，20th IMEKO

Y. Kim, M. Takenaka, and S. Takagi,“Numerical analysis[7]

W. Kim, M. Takenaka, and S. Takagi,“Properties of ultra-

術第 145 委員会第 141 回研究会，明治大学駿河台キャ

thin-body condensation Ge-on-insulator films thinned by

ンパス，東京，2014 年 12 月 18 日，pp.7-11

additional thermal oxidation,”Jpn. J. Appl. Phys., Vol. 54,

三田吉郎，「ナノテクプラットフォームと集積化 MEMS

04DA05, 2015. DOI: 10.7567/JJAP.54.04DA05

による 21 世紀型センサ技術の新展開」，スマート・ア[8]

W. Cai, M. Takenaka, and S. Takagi,“Improvement of

クチュエータ／センサ委員会第 108 回定例会講演，東S-factor method for evaluation of MOS interface state

京大学山上会館，2015 年 2 月 6 日

density,”Jpn. J. Appl. Phys., Vol. 54, 04DC07, 2015. DOI:
10.7567/JJAP.54.04DC07
M. Hata, M. Takenaka, and S. Takagi,“Ultrathin body

雑誌記事
三田吉郎，「ナノテクノロジープラットフォーム

東京

大学 VDEC での教育研究の展開」，工業材料，Vol.63,
No.1, pp.65-68（2015.01）

germanium-on-insulator（GeOI）pseudo-MOSFETs
fabricated by transfer of epitaxial Ge films on III-V substrates,”ECS Solid State Letters, vol. 4, no. 2, pp. P15-P18,
2015. DOI: 10.1149/2.0031502ssl[10] S. Takagi, S.-H. Kim, M. Yokoyama, K. Nishi, R.

著書[1]

大熊政明・金子成彦・𠮷田英夫（編）「事例で学ぶ数学活用法」，4 章 7 節「共振・フィルタ・位相回路」朝倉書店 ISBN978-4-254-11142-2 pp.116-122（2015/02/20）

VDEC2015_J.indb 115

115

5

研究報告

[1]

X. Yu, R. Zhang, J. Kang, T. Maeda, T. Itatani, T. Osada,

第 章

[9]

5-4

Zhang, and M. Takenaka1,“Material challenges andoppor tunities in Ge/III-V channel MOSFETs,”ECS
Trans., vol. 64, no. 11, pp. 99-110, 2014（invited）. DOI:
10.1149/06411.0099ecst[11] R. Zhang, X. Yu, M. Takenaka, and Shinichi Takagi,

2015/07/17 13:37

“Impact of channel orientation on electrical properties of

on-insulator MOSFETs with high short channel effectGe p- and n-MOSFETs with 1-nm EOT Al2O3/GeOx/Ge

immunity and V th tunability,”IEEE Trans. Electrongate stacks fabricated by plasma post oxidation,”IEEE

Devices, vol. 61, no. 5, pp. 1354–1360, 2014. DOI: 10.1109/

Trans. Electron Devices, vol. 61, no. 11, pp. 3668–3675,
2014. DOI: 10.1109/TED.2014.2359678

TED.2014.2312546[22] Y. Kim, M. Takenaka, T. Osada, M. Hata, and S. Takagi,[12] K. Alam, S. Takagi, and M. Takenaka,“A Ge ultra-“Fabrication and evaluation of propagation loss of Si/

thin-body n-channel tunnel FET: Effects of surface orien-

SiGe/Si photonic-wire waveguides for Si based opticaltation,”IEEE Trans. Electron Devices, vol. 61, no. 11, pp.

modulator“，Thin Solid Films, Vol. 557, pp. 342-345,

3594–3600, 2014. DOI: 10.1109/TED.2014.2353513

2014. DOI: 10.1016/j.tsf.2013.10.063[13] K. Nishi, M. Yokoyama, S.-H. Kim, H. Yokoyama, M.

[23] N. Yoshida, E. Waki, M. Arai, K. Yamasaki, M. Takenaka,

Takenaka and S. Takagi,“Study on electrical prop-

and Shinichi Takagi,“Extraction of Inter face Stateer ties of metal/GaSb junctions using metal-GaSb

Density at SiO2/SiC Inter faces based on Impedancealloys,”J. Appl. Phys., vol. 115, 034515, 2014. DOI:

Measurements with Dif ferent Temperatures”，Thin

10.1063/1.4862486

Solid Films, Vol. 557, pp. 237-240, 2014. DOI: /10.1016/[14] W. Kim, K. Kuroda, M. Takenaka, and S. Takagi,

j.tsf.2013.10.062“Sb-doped S/D ultra-thin body Ge-on insulator nMOS-[24] M. Kim, Y. Kim, M. Yokoyama, R. Nakane, S.-H. Kim, M.

FET fabricated by improved Ge condensation process,”

Takenaka, and S. Takagi,“Tunnel field-effect transistors

IEEE Trans. Electron Devices, vol. 61, no. 10, pp. 3379–

with germanium/strained-silicon hetero-junctions for low

3385, 2014. DOI: 10.1109/TED.2014.2350457

power applications”，Thin Solid Films, Vol. 557, pp. 298-

[15] Y. Cheng, Y. Ikku, M. Takenaka, and S. Takagi,“InGaAs

301, 2014. DOI: 10.1016/j.tsf.2013.10.067

MSM photodetector monolithically integrated with InP[25] Y. Kim, M. Takenaka, T. Osada, M. Hata, and S. Takagi,

photonic-wire waveguide on III-V CMOS photonics“Strain-induced enhancement of plasma dispersion effectplatform”，IEICE Electronics Express, vol. 11, no. 16, pp.

and free-carrier absorption in SiGe optical modulators”，

20140609, 2014. DOI: 10.1587/elex.11.20140609

Scientific Repor ts, vol. 4, 4683, 2014. DOI: 10.1038/[16] S.H. Kim., Y. Ikku, M. Yokoyama, R. Nakane, J. Li, Y.-C.

srep04683

Kao, M. Takenaka, and S. Takagi,“Direct wafer bonding[26] Y. Kim, J. Han, M. Takenaka, and S. Takagi,“Low tem-

technology for large-scale InGaAs-on-insulator tran-

perature Al2O3 surface passivation for carrier-injection

sistors”，Appl. Phys. Lett., vol. 105, 043504, 2014. DOI:

SiGe optical modulator”，Optics Express Letters, vol. 22.

10.1063/1.4891493

no. 7, pp. 7458-7464, 2014. DOI: 10.1364/OE.22.007458[17] R. Zhang, X. Yu, M. Takenaka, and Shinichi Takagi,“Physical origins of high normal field mobility degradation in Ge p- and n-MOSFETs with GeOx/Ge MOS interfaces fabricated by plasma post oxidation,”IEEE Trans.

国際会議論文[1]Electron Devices, vol. 61, no. 7, pp. 2316–2323, 2014. DOI:

Takagi,“SiGe-based carrier-injection Mach-Zehnder

10.1109/TED.2014.2325604

modulator with enhanced plasma dispersion ef fect instrained SiGe,”Optical Fiber Communication Conference[18] S.H. Kim., M. Yokoyama, R. Nakane, O. Ichikawa,(OFC2015), Tu2A.7, Los Angelas, 24 March 2015.

T. Osada, M. Hata, M. Takenaka, and S. Takagi,“Experimental study on ver tical scaling of InAs-on-

[2]

第 章

116

5

X. Yu, J. Kang, R. Zhang, M. Takenaka, and S. Takagi,“Mobility improvement of ultrathin-body germani-

insulator metal-oxide-semiconductor field-ef fect tran-

5-4

Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.

sistors”，Appl. Phys. Lett., vol. 104, 263507, 2014. DOI:

um-on-insulator（GeOI）MOSFETs on flipped smar t-

10.1063/1.4885765

cut GeOI substrates,”Joint International EUROSOI[19] M. Yokoyama, Y. Asakura, H. Yokoyama, M. Takenaka,

Workshop and International Conference on Ultimate

and S. Takagi,“Impact of process temperature on GaSb

Integration on Silicon (EUROSOI-ULIS), D4, Bologna,
Italy, 28 January 2015. DOI: 10.1109/ULIS.2015.7063798

metal-oxide-semiconductor interface properties fabricat-

研究報告

ed by ex-situ process”，Appl. Phys. Lett., vol. 104, 262901,[3]

M. Kim, Y. Wakabayashi, R. Nakane, M. Yokoyama, M.
Takenaka and S. Takagi,“High Ion/Ioff Ge-source ultra-

2014. DOI: 10.1063/1.4884950[20] K. Alam, S. Takagi, and M. Takenaka,“Strain-modulated

thin body strained-SOI tunnel FETs–Impact of channel

L-valley ballistic-transport in（111）GaAs ultrathin-bodystrain, MOS interfaces and back gate on the electricalnMOSFETs,”IEEE Trans. Electron Devices, vol. 61, no.

proper ties,”International Electron Devices Meeting

5, pp. 1335–1340, 2014. DOI: 10.1109/TED.2014.2311840(IEDM’14), 13.2, San Francisco, 16 December 2014.
DOI: 10.1109/IEDM.2014.7047043[21] S.-H. Kim, M. Yokoyama, R. Nakane, O. Ichikawa, T.
Osada, M. Hata, M. Takenaka, and Shinichi Takagi,“High performance tri-gate extremely thin-body InAs-

VDEC2015_J.indb 116[4]

J.-H. Han, M. Takenaka, and S. Takagi,“Comparisono f A l 2 O 3 / S i 1- x G e x M O S i n t e r f a c e s g r o w n o n p - S i（100）and p-Si（110）with plasma post-nitridation,”

2015/07/17 13:37

[5]

[6]

[7]

IEEE Semiconductor Inter face Specialists conference“Quantitative evaluation of slow traps near Ge MOS(SISC2014), 13.4, San Diego, USA, 13 December 2014.

interfaces by using time response of MOS capacitance,”

C.-Y. Chang, M. Takenaka, and S. Takagi,“Improvement

International Conference on Solid State Devices andof electrical proper ties of InGaAs MOS inter faces byMaterials (SSDM2014), F-2-2, Tukuba, 9 September

inserting La oxide interfacial layers into InGaAs high-k

2014.

gate stacks,”IEEE Semiconductor Interface Specialists[15] W.K. Kim, M. Takenka, and S. Takagi,“Properties ofconference (SISC2014), 4.5, San Diego, USA, 11

ultrathin body condensation GOI films thinned by addi-

December 2014.

tional thermal oxidation,”International Conference on

M. Takenaka,“Strained SiGe technology for high-per-Solid State Devices and Materials (SSDM2014), PS-1-15,

formance optical modulators and attenuators,”4th

Tukuba, 10 September 2014（Late News）.

International Symposium on Photonics and Electronics[16] W.-L. Cai, M. Takenka, and S. Takagi,“Improvement ofConvergence (ISPEC2014), B-6, Tokyo, 17 November

S-factor Method for Evaluation of MOS Interface State

2014.

Density,”International Conference on Solid State Devices

Y. Cheng, Y. Ikku, M. Takenaka, and S. Takagi,“InGaAs

and Materials (SSDM2014), J-2-2, Tukuba, 9 September

MSM photodetector with InAlAs and InP cap layers on[17] S. Takagi and M. Takenaka,“III-V CMOS device technol-

operation,”4th International Symposium on Photonics

ogies on Si platform,”E-MRS Fall Meeting, Symposium J,

and Electronics Convergence (ISPEC2014), P20, Tokyo,

71, Warsaw, Poland, 16 September 2014（invited）.

18 November 2014.
[8]

2014.

III-V CMOS photonics platform for low dark current

Y. Ikku, M. Yokoyama, M. Takenaka, and S. Takagi,[18] Y. Ikku, and M. Takenaka, and S. Takagi,“Lowresistance lateral junction formation for laser diodes“Low-crosstalk carrier-injection Mach-Zehnder interfer-

on III-V CMOS photonics platfor m,”2 4t h IEEEometer optical switches with 50- μ m-long phase shifters

International Semiconductor Laser Conference (ISLCon III-V CMOS photonics platform,”4th International2014), MB3, Palma de Mallorca, Spain, 8 September

Symposium on Photonics and Electronics Convergence(ISPEC2014), P19, Tokyo, 18 November 2014.
[9]2014. 10.1109/ISLC.2014.150[19] Y. Kim, M. Takenaka and S. Takagi,“Simulation of

Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.

carrier-depletion strained SiGe optical modulators withTakagi,“Low injection-current variable optical attenu-

vertical p-n junction,”International Conference on Group

ator by using strained SiGe with optimized lateral PIN

IV Photonics (GFP2014), ThP5, Paris, France, 28 August

junction,”4th International Symposium on Photonics and2014. DOI: 10.1109/Group4.2014.6961993

Electronics Convergence (ISPEC2014), P54, Tokyo, 18
November 2014.
[10] T. Kayoda, M. Takenaka, and S. Takagi,“Examination[20] S. Takagi and M. Takenaka,“Challenges & advancesof MOSFETs using high mobility material channels,”International Conference on the Physics of Semiconductorsof modulation ef ficiency of graphene optical modu-(ICPS2014), Austin, USA, 12 August 2014（invited）.

lator based on semiconductor-metal transition,”4th[21] M. Takenaka, Y. Ikku, and S. Takagi,“III-V CMOS pho-International Symposium on Photonics and Electronics

tonics platform for low-power and low-crosstalk photon-

Convergence (ISPEC2014), P33, Tokyo, 18 November

ic-wire switches and modulators,”Advanced Photonics for2014.
[11] J. Kang, X. Yu, M. Takenaka, and S. Takagi,“Ge-on-

Communications, JT5C.4, San Dieog, USA, 15 July 2014（invited）.
[22] M. Yokoyama, H. Yokoyama, M. Takenaka and S.

Platform,”4th International Symposium on Photonics andTakagi,“III-V single structure CMOS by using ultrathin

Electronics Convergence (ISPEC2014), P39, Tokyo, 18

body InAs/GaSb-OI channels on Si,”VLSI Symposium,

5-4

November 2014.

4.2, H a w a i i , U S A , 10 J u n e 2014. D O I : 10.1109/

117[12] S. Takagi and M. Takenaka,“Material challenges and

VLSIT.2014.6894350[23] S. H. Kim, Y. Ikku, M. Yokoyama, R. Nakane, J. Li, Y.-C.
Kao, M. Takenaka and S. Takagi,“High performance

October 2014（invited）.

InGaAs-On-Insulator MOSFETs on Si by novel direct[13] Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.

wafer bonding technology applicable to large wafer size

Takagi,“Record-low injection-current strained SiGe vari-Si,”VLSI Symposium, 4.4, Hawaii, USA, 10 June 2014.

able optical attenuator with optimized lateral PIN junc-

DOI: 10.1109/VLSIT.2014.6894352

tion,”European Conference on Optical Communication[24] S. Takagi and M. Takenaka,“III-V/Ge CMOS device(ECOC’14), Cannes, P.2.6, 24 September 2014. DOI:

technologies for future logic LSIs,”International

10.1109/ECOC.2014.6963927

SiGe Technology and Device Meeting (ISTDM2014),[14] K. Tanaka, R. Zhang, M. Takenaka, and S. Takagi,

VDEC2015_J.indb 117

5

研究報告

oppor tunities in Ge/III-V channel MOSFETS,”226th
ECS Meeting, Symposium P3, 1645, Cancun, Mexico, 7

第 章

Insulator Substrate Fabrication for Ge CMOS Photonics

1.1, Singapore, 2 June 2014（plenar y）. DOI: 10.1109/

2015/07/17 13:37

tering in MOSFETs」，第 62 回応用物理学会春季学術講

ISTDM.2014.6874696[25] Y. Ikku, M. Takenaka, and S. Takagi,“Surface orienta-

演会，13a-A24-7，東海大学湘南キャンパス，2015 年 3
月 13 日．

tion depdendence of electro-optic effects in InGaAsP for
lateral pin-junction InGaAsP photonic-wire modulators,”[3]

横山春喜，星拓哉，杉山弘樹，西康一，竹中充，高木信一，Indium Phosphide and Related Materials (IPRM’14),「GaSb 基板の熱処理条件最適化」，第 62 回応用物理学

P27, Montpellier, 11-15 May 2014. DOI: 10.1109/

会春季学術講演会，13p-D4-10，東海大学湘南キャンパ

ICIPRM.2014.6880549

ス，2015 年 3 月 13 日．

[26] Y. Cheng, Y. Ikku, O. Ichikawa, T. Osada, M. Hata, M.

[4]

金相賢，一宮佑希，横山正史，中根了昌，Li Jian，Kao

Takenaka, and S. Takagi,“Waveguide InGaAs photo-

Yung-Chung，竹中充，高木信一，「大口径化可能な貼detector with Schottky barrier enhancement layer on

り合わせ法による Si 上高性能 InGaAs-OI MOSFET の作

III-V CMOS photonics platform,”Indium Phosphide and製」，第 62 回応用物理学会春季学術講演会，13a-A23-8，

Related Materials (IPRM’14), We-B1-2, Montpellier, 11-15

東海大学湘南キャンパス，2015 年 3 月 13 日
（第 6 回シ
リコンテクノロジー分科会論文賞受賞記念講演）．

May 2014. DOI: 10.1109/ICIPRM.2014.6880578[27] M. Kuramochi, M. Takenaka, Y. Ikku, and S. Takagi,[5]

Jian Kang, Xiao Yu, Mitsuru Takenaka, Shinichi Takagi，“Multi-bandgap III-V on insulator wafer fabricated by「Study of Thermal Annealing Effect on Smartcut Ge-on-

quantum well intermixing for III-V CMOS photonics

Insulator Substrate」，第 62 回応用物理学会春季学術講

platform,”Indium Phosphide and Related Materials

演会，12p-A16-6，東海大学湘南キャンパス，2015 年 3(IPRM’14), Mo-B1-3, Montpellier, 11-15 May 2014. DOI:

月 12 日．

10.1109/ICIPRM.2014.6880518[6]

ChihYu Chang, Osamu Ichikawa, Takenori Osada,[28] K. Nishi, M. Yokoyama, H. Yokoyama, M. Takenaka, andHisashi Yamada, Mitsuru Takenaka, Shinichi Takagi，

S. Takagi,“Thin body GaSb-OI p-MOSFETs on Si wafers「Improvement of Electrical Properties of InGaAs MOS

fabricated by direct wafer bonding,”Indium Phosphide

Interfaces by Inserting La Oxide Interfacial Layers intoand Related Materials (IPRM’14), Th-D2-6, Montpellier,

InGaAs Gate Stacks」，第 62 回応用物理学会春季学術講演会，12a-P12-6，東海大学湘南キャンパス，2015 年 3

11-15 May 2014. DOI: 10.1109/ICIPRM.2014.6880566

月 12 日．

[29] M. Kim, Y. Wakabayashi, R. Nakane, M. Yokoyama, M.
Takenaka, and S. Takagi,“Effect of in-situ boron doping[7]

高島成也，一宮佑希，竹中充，高木信一，「III-V-OI 基
板上における量子井戸インターミキシングの検討」，第in germanium source regions on performance of germanium/strained-silicon-on-insulator tunnel field-effect tran-

62 回応用物理学会春季学術講演会，12p-A17-15，東海

sistors,”MRS Spring Meeting, BB2.01, San Francisco, 22

大学湘南キャンパス，2015 年 3 月 12 日．

April 2014.

[8]

藤方潤一，野口将高，金栄現，高橋重樹，中村隆宏，[30] X. Yu, R. Zhang, J. Kang, T. Osada, M. Hata, M.

竹中充，「歪 SiGe 層を用いた空乏化型 Si 光変調器の検Takenaka, and S. Takagi,“Ultrathin body Germanium-

討」，第 62 回応用物理学会春季学術講演会，12a-A16-

on-insulator（GeOI）MOSFETs fabricated by transferof epitaxial Ge films on III-V substrates,”International

光変調器に向けた歪 SiGe 成長に関する検討」，第 62 回(VLSI-TSA2014), TR22, Hsinchu, Taiwan, 28 April 2014.

応用物理学会春季学術講演会，12a-A16-10，東海大学湘DOI: 10.1109/VLSI-TSA.2014.6839657

南キャンパス，2015 年 3 月 12 日．
[10] 武内和治，金栄現，竹中充，高木信一，「歪 SiGe インターially-tensile strain to proper ties of Si/SiO2 inter face

リーブ PN 接合型光変調器の検討」，第 62 回応用物理

states generated by electrical stress,”IEEE International

学会春季学術講演会，12a-A16-9，東海大学湘南キャン

R e l i a b i l i t y P h y s c i s S y m p o s i u m ( I R P S ’ 1 4 ) , X T -5,
Waikoloa, Hawaii, USA, 1-5 April 2014. DOI: 10.1109/

第 章

118

野口将高，韓在勲，藤方潤一，中村隆宏，竹中充，「Si

Symposium on VLSI technology, System and Applications[31] W.-L. Cai, M. Takenaka and S. Takagi,“Effects of biax-

5-4

11，東海大学湘南キャンパス，2015 年 3 月 12 日．
[9]IRPS.2014.6861183

パス，2015 年 3 月 12 日．
[11] Minsoo Kim, Yuki K. Wakabayashi, Ryosho Nakane,
Masafumi Yokoyama, Mitsur u Takenaka, Shinichi
Takagi，「Effects of strain, interface states and back bias

5

研究報告

シンポジウム・研究会・大会等発表[1]

韓在勲，竹中充，高木信一，「プラズマ後窒化（100）面及び（110）面 SiGe MOS 界面の比較」，第 62 回応用物理学会春季学術講演会，14a-A24-4，東海大学湘南キャン[2]

on electrical characteristics of Ge-source UTB strainedSOI tunnel FETs」，第 62 回応用物理学会春季学術講演会，11a-A23-9，東海大学湘南キャンパス，2015 年 3 月
11 日．
[12] Xiao Yu, Jian Kang, Rui Zhang, Mitsur u Takenaka,

パス，2015 年 3 月 14 日．

Shinichi Takagi，「Mobility improvement of ultra-

We i l i C a i , M i t s u r u Ta k e n a k a , S h i n i c h i Ta k a g i，thin-body Germanium-on-insulator（GeOI）MOSFETs on「Effectiveness of surface potential fluctuation for repre-

flipped Smart-Cut GeOI substrates」，第 62 回応用物理

senting inversion-layer mobility limited by Coulomb scat-

学会春季学術講演会，11a-A23-2，東海大学湘南キャン

VDEC2015_J.indb 118

2015/07/17 13:37

パス，2015 年 3 月 11 日．

秋季学術講演会，18p-A18-15，北海道大学札幌キャンパ[13] ジサンミン，市川磨，長田剛規，山田永，竹中充，高ス，2014 年 9 月 18 日．

木信一，「高 In 組成 InGaAs 量子井戸層の挿入によるプ[21] 亢健，玉虓，竹中充，高木信一，「Ge-on-Insulator fab-

レーナ型 InGaAs トンネル FET の性能向上の実証」，第rication by smartcut technology for Ge CMOS photonics

62 回応用物理学会春季学術講演会，11a-A23-10，東海

platform」，第 75 回応用物理学会秋季学術講演会，18p-

大学湘南キャンパス，2015 年 3 月 11 日．

A18-14，北海道大学札幌キャンパス，2014 年 9 月 18 日．

[14] 植田大貴，金閔洙，竹中充，高木信一，「ひずみ SOI ト[22] 金佑彊，高木信一，竹中充，「Ef fects of thinning con-

ンネル FET の作製と電気的特性」，第 62 回応用物理学

densation UTB GOI films by additional thermal oxidation

会春季学術講演会，11a-A23-8，東海大学湘南キャンパス，on GOI Characteristics」，第 75 回応用物理学会秋季学2015 年 3 月 11 日．

術 講 演 会，18p-A16-11， 北 海 道 大 学 札 幌 キ ャ ン パ ス，

[15] 西康一，横山正史，横山春喜，星拓也，杉山弘樹，竹中充，2014 年 9 月 18 日．

高木信一，「Si 上フロントゲート InAs/GaSb-OI p-MOS-[23] 一宮佑希，横山正史，竹中充，高木信一，「小型低クロ

FET の移動度向上」，第 62 回応用物理学会春季学術講

ストーク InGaAsP 細線導波路光スイッチの作製」，第演会，11a-A23-5，東海大学湘南キャンパス，2015 年 3

75 回応用物理学会秋季学術講演会，18a-C6-4，北海道

月 11 日．
[16] 高木信一，野口宗隆，竹中

大学札幌キャンパス，2014 年 9 月 18 日．
充「Zn 拡散ソースを用い[24] 嘉陽田達矢，竹中充，高木信一，「半導体 - 金属遷移をたプレーナ型 InGaAs トンネル FET」，電子情報通信学利用したグラフェン光変調器の変調効率の検討」，第 75会総合大会，CI-4-3, 立命館大学

びわこ・くさつキャ

回応用物理学会秋季学術講演会，17p-PA3-5，北海道大[17] 一宮佑希，竹中充，高木信一，「III-V-OI 基板の耐熱性[25] Y. Cheng，一宮佑希，竹中充，高木信一，「Dark cur-

向上技術および低抵抗横型 PIN 接合形成技術」，電子情

rent reduction of waveguide InGaAs MSM photodetector

報通信学会レーザ・量子エレクトロニクス研究会（LQE）,

on III-V CMOS photonics platform by InAlAs cap layer」，

8, 機会振興会館，2014 年 12 月 19 日．

第 75 回応用物理学会秋季学術講演会，17p-C6-4，北海

ンパス，2015 年 3 月 10 日．

[18] 韓在勲，竹中充，高木信一，「プラズマ後窒化 HfO2/

学札幌キャンパス，2014 年 9 月 17 日．

道大学札幌キャンパス，2014 年 9 月 17 日．

，第 75 回応用物
Al2O3/SiGe0.32 MOS 界面の電極依存性」[26] 西康一，横山正史，横山春喜，星拓也，杉山弘樹，竹中充，

理学会秋季学術講演会，19p-A17-7，北海道大学札幌キャ

高木信一，「基板貼り合わせ法により作製した Si 上フンパス，2014 年 9 月 19 日．

ロントゲート GaSb-OI p-MOSFET の動作実証」，第 75[19] 蔡偉立，竹中充，高木信一，「Improvement of S-factor
method for evaluation of MOS interface state density」，
第 75 回応用物理学会秋季学術講演会，19a-A17-12，北海道大学札幌キャンパス，2014 年 9 月 19 日．

回応用物理学会秋季学術講演会，17a-PA3-4，北海道大学札幌キャンパス，2014 年 9 月 17 日．
[27] 金ミンス，若林勇希，中根了昌，竹中充，高木信一，「Ge/Si hetero-junction TFETs with in-situ boron-doped[20] 佐々木和哉，竹中充，高木信一，「グラフェンフォトディ

Ge-source」， 第 75 回 応 用 物 理 学 会 秋 季 学 術 講 演 会，

テクタの高性能化に向けた金属 / グラフェン界面にお17a-PA3-2，北海道大学札幌キャンパス，2014 年 9 月 17

けるフェルミ準位変化の評価」，第 75 回応用物理学会

日．

5-4
第 章

119

5

研究報告

VDEC2015_J.indb 119

2015/07/17 13:37

5. 5

特許，受賞等

高宮研究室
特許
[1]

井 口 俊 太， 高 宮真， 桜 井 貴 康，“ 発 振 回 路，
”特願2014-102428, 2014 年 5 月 16 日出願

三田研究室
受賞
[1]

2015 年岡本有貴（B4） 電気学術奨励賞（社団法人電気学会東京支部）（2015.3.25）

高木・竹中研究室
受賞[1]IEEE EDS Paul Rappaport Award（2014）R. Zhang, P.-C.
Huang, J.-C. Lin, N. Taoka, M. Takenaka, and S. Takagi[2]

第 6 回応用物理学会シリコンテクノロジー分科会論
文賞 SangHyeon Kim, Yuki Ikku, Masafumi Yokoyama,
Ryosho Nakane, Jian Li, Yung-Chung Kao, Mitsur u
Takenaka, and Shinichi Takagi[3]

植之原留学生学術奨励賞，程

勇鹏

5-5
第 章

120

5

研究報告
VDEC2015_J.indb 120

2015/07/17 13:37

Appendix

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2015/07/17 13:37

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[444]

[437]

Appendix
VDEC2015_J.indb 154

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Y. K. Kato (Institute of Engineering Innovation, The

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University of Tokyo),“Single carbon nanotube devic-

2015/07/17 13:37

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（NTT）
，
“A

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(Institute of Engineering Innovation, The University

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T. I s o m u r a , K . K o t a n i , Y . J i m b o ( U n i v .

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, The

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[453]

tem-”
, 19th Int. Conf. Biomagnetism, Halifax, Canada[459]

Angeles, California, USAprocesses in air-suspended single-walled carbon nano-[452]

O i w a K . , S h i m b a K . , N u m a t a T. , T a k e u c h i

Kato (Institute of Engineering Innovation, The

International Workshop on Metrology, Standardization[451]

A. Yokoyama, M. Yoshida, A. Ishii, Y. K. Kato

2015/07/17 13:37

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Yokota, Masaki Sekino, Martin Kaltenbrunner, andElectret Using Super-Lyophobic Pillar Surface”, 28th

Sungwon Lee,”Ultraflexible and Stretchable Organic

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Thin-Film Devices for Implantable and Wearable(MEMSʼ15), Estoril, Portugal

Electronics\\\”，2014 MRS Fall Meeting Exhibit,

Hirotaka Nakajima, Ai Ueno, Kenichi Morimoto, andBoston, Massachusetts, USA[482]

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SNU-UT workshop on mechanical and aerospace engi-

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VDEC2015_J.indb 156

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[9]

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Multimode Inter ference Device”, The 6th PCGMR-

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[10]

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年 3 月 18 日発表予定）（March 2015）.
[11]

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予定）
（March 2015）.
[12]

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（2015 年 3 月 18 日発表予定）（March 2015）.
[13]振器を応用した複素誘電率測定用回路の提案 "，第京都大学吉田キャンパス（2015 年 3 月 18 日発表予定）（March 2015）.
[14]

率測定用オンチップインダクタモデルの提案 "，第と試作による評価 "，第 27 回

less applications in 0.18μm CMOS process"，第 67 回
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[17]会総合大会，D-18-8, 2015 年 3 月．
[6]

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森岡俊樹，山本浩平，密山幸男，" 再構成可能アレイのための配線構造評価環境の構築，" 電子情報通信学

年 9 月．
[18]

森岡俊樹，密山幸男，" 粗粒度再構成可能デバイスの配線構造に関する一検討，" 電気関係学会四国支部連

周一，吉瀬謙二，"MieruSys プロジェクト：複数のFPGA を用いた先進的な計算機システムの開発，" 電VDEC2015_J.indb 157"1Gfps を目指した超高速撮像素子の新展開：ISIS，A-A

BSI，マルチ電荷収集ゲート，3D 積層，"

157

映像情

2015 年 3 月．
[19]

安部，中司，" プリントコイルを用いた磁界共鳴型ワ
イヤレス給電システムの開発 "，第 67 回電気・情報

Appendix

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江藤，V.T.Son，下ノ村，Charbon，Zhang，鎌倉，松岡，

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合大会，10-14, 2014 年 9 月．
[7]

衛藤，宮川，内田，金谷，"5GHz 帯高効率 E 級パワー
アンプモジュールの開発 "，第 67 回平成 26 年度電気・SLDM-170, 2015 年 3 月．
[5]

F. Ghazal，金谷，"A high linearity and current reused
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森岡俊樹，山本浩平，密山幸男，" 再構成可能配線構研究報告（システムと LSI の設計技術研究会），2015-

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[16]

P11-5,2015 年 3 月
造検討のための性能評価環境の構築，" 情報処理学会

兼本，牟田，古川，金谷，大木，"IF サンプリング
1bit A/D 変換方式を採用した無線受信機の構成検討

62 回応用物理学会春季学術講演会講演予稿集，12a[4]第8 回集積化 MEMS 技術研究会予稿集，p.6, 2014 年 5 月．
[15]

P11-6,2015 年 3 月
外谷昭洋，北林翔，升井義博，吉川公麿，" 複素誘電

金谷，ダヤング，ポカレ，石田，吉田，"MEMS 技術
融合による RF-CMOS front-end"，応用物理学会

62 回応用物理学会春季学術講演会講演予稿集，12a[3]小川愛理，吉瀬謙二，Linux の動く FPGA システム
を 3 倍速くする試み，情報処理学会第 77 回全国大会，

376,2014 年 12 月
外谷昭洋，石井佑樹，升井義博，吉川公麿，"LC 発

森悠，吉瀬謙二，DRAM リソースに着目したメニー
コアソフトプロセッサの性能チューニング，情報処

Conference (ISSCC), pp.296-298, DOI:10.1109/

3.

Thiem Van Chu，and Kenji Kise, A Novel T imeDivision Multiplexing Approach for Emulating NoC

Flexible Solar Cells, Piezoelectric Speaker,

IEEE international Solid-State Circuits

Ryohei Kobayashi, and Kenji Kise: Ultra High-speed
FPGA Accelerator for Sorting Application, 情報処理学

H. Fuketa, M. Hamamatsu, T. Yokota, W.
Yukita, T. Someya, T. Sekitani, M. Takamiya, T.

[2]

森悠，吉瀬謙二，大規模 FPGA をターゲットとする

Polarization Beam Splitter Based on Multi-Width

Future Devices and Bio/Medical Applications,[488]

Chu Van Thiem, Shimpei Sato, and Kenji Kise:

Technology/-Materials for Future Devices and Bio/

2015/07/17 13:37

関係学会九州支部連合大会，2014 年 9 月
[20]

[21]

[31]

杉山智之，佐々木敬泰，近藤利夫，" 機器への組み込

における持続的集団ノイズ生成のメカニズム：外部

み容易なソフトマクロプロセッサの開発 "，電子情報雑音源を使わない確率共鳴，" 文部科学省科学研究費

通信学会技術報告書，Vol.114, No.506, pp.37-42, 2014.

補助金「新学術領域研究」分子アーキテクトニクス

深澤祐樹，市原英行，井上智生，" 組込み自己テスト

領域会議，天童温泉「滝の湯」（山形）, 2014 年 6 月のための耐故障応答圧縮器 " 信学技報，Vol. 114,No.
99, pp. 27-32, 2014 年 6 月．
[22]

[23]

6-7 日
[32]

伊藤和人，" 乗算器数を削減した低電力シンドローム

拡散モデルを応用した生物的ステガノグラフィシス
テムとその回路実装，" 文部科学省科学研究費補助金

サイエティ大会講演論文集，A-3-4, 2014 年 9 月．

「新学術領域研究」分子アーキテクトニクス領域会議，

内藤友香，石原優毅，多谷大樹，岡根佑樹，奥大純，

天童温泉「滝の湯」（山形）, 2014 年 6 月 6-7 日．
[33]

ロンモデルを用いた圧電素子インパクト型 MEMS マ"Mismatch-tolerant stochastic logic gates and theirapplication to low-power asynchronous VLSI circuits,"

情報・システム部門大会講演論文集，pp.1400-1405,

LSI とシステムのワークショップ，P27, 北九州国際2014 年 9 月．

会議場
（北九州市），2014 年 5 月 26-28 日

日高智浩，内藤友香，岡根佑樹，高藤美泉，内木場文男，[34]を駆動するニューラルネットワークの CMOSIC 設計，

ルゴリズムとその FPGA 実装，" LSI とシステムのワー" 電気学会電子・情報・システム部門大会講演論文集，クショップ，北九州国際会議場（北九州市）, 2014 年 5

pp.1406-1411, 2014 年 9 月．

月 26-28 日

定久紀基，山本佳生，金多厚，福田駿エリック，浅[35]

組み込みプロセッサの低電力化に向けた限定的動的

ケーラブルなハードウェアアーキテクチャの FPGA

再構成アクセラレータの設計と評価，" LSI とシステ

実装，" 電子情報通信学会総合大会，立命館大学びわムのワークショップ，北九州国際会議場（北九州市）,

森政文，伊藤健之，池辺将之，浅井哲也，黒田忠広，2014 年 5 月 26-28 日[36]部弛張振動回路によるデジタル DROS センサの高安定動作 "，2014 年度春季低温工学・超電導学会，

定 久 紀 基， 山 本 佳 生， 金 多 厚， 福 田 駿 エ リ ッ ク，

アーキテクチャ，" 電子情報通信学会集積回路研究会・

2D-a10, 2014 年 5 月[37]

り溝を利用した多量子ビーム検出器の作製 "，第 75回応用物理学会学術講演会，19p-A22-9, 2014 年 9 月[38]

束量子分解能をもつデジタル SQUID 磁束計の設計 "，電子情報通信学会 2014 年ソサイエティ大会，C-8-1,

金多厚，肥田格，浅井哲也，本村真人，" 不揮発性メ

2014 年 9 月[39]

氷，明連広昭，成瀬雅人，田井野徹，" デジタル SQUID 用低消費電力 8 ビットアップダウンカウン

回路研究会・コンピュータシステム研究会合同平成タの設計 "，電子情報通信学会 2014 年ソサイエティ
大会，C-8-14, 2014 年 9 月[40]

石村憲意，小室勝郎，Schmid A.，浅井哲也，本村真人，

安楽隆寛，浜本隆之，" 可変蓄積時間イメージセンサの FPGA 制御による広ダイナミックレンジ撮像 "，映" 興奮性媒体の自発的活動による自己確率共鳴，" 第像情報メディア学会技術報告，vol.38, no.20, pp.9-12

3 回情報ネットワーク科学研究会・複雑コミュニケー（2014）

ションサイエンス研究会合同ワークショップ，CCS-[41]016, 丸駒温泉（千歳）, 2014 年 8 月 7-8 日．

Appendix
VDEC2015_J.indb 158

張令キャッシュの提案と評価，" 電子情報通信学会集積

月 1-2 日．

[30]

高徳耕平，明連広昭，成瀬雅人，田井野徹，" サブ磁コンピュータシステム研究会合同平成 26 年度若手研

26 年度若手研究会，機械振興会館（東京）, 2014 年 12158

廣崎直也，成瀬雅人，田井野徹，明連広昭，"Si 深掘究会，機械振興会館（東京）, 2014 年 12 月 1-2 日．
モリ搭載マイコンの低電力化を目的とした透過型命

A-A

徹，" 外

本村真人，" 動きベクトルの機械学習アーキテクチャ

Sensitive Hashing のスケーラブルなハードウェア[29]

明連広昭，小林亮太，成瀬雅人，田井野とその FPGA 実装，" STARC シンポジウム 2015, 新

浅 井 哲 也， 本 村 真 人，" 類 似 検 索 を 行 う Locality-[28]

肥田格，平尾岳志，金多厚，浅井哲也，本村真人，"

井哲也，本村真人，"Locality-Sensitive Hashing のス

横浜国際ホテル（横浜）, 2015 年 1 月 30 日
[27]

石村憲意，小室勝郎，Schmid A.，浅井哲也，本村真人，" 統計的解析法に耐性のあるステガノグラフィア

こ・くさつキャンパス（草津）, 2015 年 3 月 10-13 日．
[26]

Gonzalez-Carabarin L.， 浅 井 哲 也， 本 村 真 人，

イクロロボットの駆動波形の生成，" 電気学会電子・齊藤健 " 人工筋肉ワイヤ型 MEMS マイクロロボット[25]

小室勝郎，石村憲意，浅井哲也，本村真人，" 反応

基本方程式求解手法，" 電子情報通信学会 2014 年ソ

高藤美泉，内木場文男，齊藤健 "CMOSIC によるニュー[24]

石村憲意，小室勝郎，浅井哲也，本村真人，" 興奮場

けた PFM 型画素回路の高感度化 "，映像情報メディア学会技術報告，vol.38, no.20, pp.31-34（2014）

Gonzalez-Carabarin L.，浅井哲也，本村真人，"Noisedriven computing architectures for coarse-grained

田畑秀徳，浜本隆之，"3 次元構造撮像デバイスに向[42]

箱 石 広 之， 大 高 俊 徳， 浜 本 隆 之，" 単 一 デ バ イ ス

devices towards molecular architectonics," 文部科学

で多視点画像を取得する CMOS イメージセンサ "，省科学研究費補助金「新学術領域研究」分子アーキ

Picture Coding Symposium（PCSJ14）, P4-16, 2pages

テクトニクス領域会議，天童温泉「滝の湯」（山形）,
2014 年 6 月 6-7 日．

（2014）[43]

松本和高，山口賢一，岩田大志，" 消費電力を考慮し2015/07/17 13:37

た微小遅延欠陥テスト "，2015 年電子情報通信学会

26 年電気関係学会九州支部連合大会，14-2A-12,2014

総合大会 ISS 特別企画「学生ポスターセッション」，
ISS-SP-196, P.196,（2015）.
[44]

吉田拓弥，山口賢一，岩田大志，" メルセンヌ・ツイ

化手法とその評価，" 情報処理学会研究報告，2014SLDM-166（11）, pp1-6, 2014．
[59]

片山七海，岩田大志，山口賢一，" 等価検証技術を用

信学技報，vol. 113, no. 454, VLD2013-146, pp. 73-77,

いた縮退故障の冗長判定手法 "，2015 年電子情報通

2014.
[60]

る量子化プロセスの高速化手法とその評価，"

福岡久和，岩田大志，山口賢一，" モジュール間結合

情報通信学会，信学技報，vol. 113, no. 454, VLD2013-

化プロセスの高速化とその定量的評価，"
学会 DA シンポジム，pp.79-84, 2014．
[62]

佐脇光亮，大竹哲史，" 階層 BIST 向け LFSR シード

網野賢太，水戸亮祐，関根かをり，和田和千，中村

連合大会，2014[64]

連学会関西連合大会，2014[65]

福丸，田中，"MOSFET の線形領域を用いた可変抵

野中，針屋，宮木，廣田，石塚，"1 μ s 以下にむだ回学生会講演会講演論文集，A-10，2014 年 9 月．

時間を抑制可能なディジタル PFM 制御回路の開発 "，井美，村上「非侵襲連続血糖値計測のためのオンチッ2014 年電子情報通信学会電子通信用エネルギー技術

プスピニングカレント法を用いたホールセンサシス

研究会信学技報，vol. 114，no. 466，EE2014-44，pp.

南19-24，2015 年 2 月．

龍司，佐々木伸一，馬場俊輔，" 抵抗付加法に

[67]

～

研究会，信学技法 Vol.114 No.398,EMCJ2014-85, pp.5-

NLP2014-49, pp.23-28, 2014 年 10 月．
[68]

大野雄高，「カーボンナノチューブ薄膜によるフレキ
シブルエレクトロニクス」，附置研究所間アライアン

木原大輔，佐々木伸一，蘆塚信博，" パッチキャパシ
タを用いた遠端クロストークの低減

丹 治，" 大 規 模 RLC 回 路 の 解 析 に お け る 行 列 分 割手法と回路分割手法の比較 "，信学技法 CAS2014-55

8,2015 年 1 月．
～屈曲線路へス G1 分科会，2015.03.05，名古屋．[ 招待講演 ][69]

大野雄高，「カーボンナノチューブ薄膜のウェアラブの適用評価～ "，電子情報通信学会環境電磁研究会，

ルセンサーデバイス応用」，環境調和セラミックス材

信 学 技 法 Vol.114 No.398,EMCJ2014-86, pp.9-12,2015

料研究会，2015.01.15，名古屋工業大学．[ 招待講演

年 1 月．

]

馬場俊輔，佐々木伸一，" アナログ・デジタル混載配[70]

線板における電源雑音の低減 - シート状抵抗の適用
10,2014 年 9 月．

大野雄高，「カーボンナノチューブ薄膜の形成とデバ
イス応用」，第 6 回窒化物半導体研究会，2014.07.25，-"，平成 26 年電気関係学会九州支部連合大会，14-2A-

名城大学．[ 招待講演 ][71]

Islam A.K.M. Mahfuzul, 小野寺秀俊，" トポロジー可木村祐介，佐々木伸一，蘆塚信博，" パッチキャパシ

変な遅延モニタ回路を用いたトランジスタ毎の静的A-A

タ付加による遠端クロストークの低減及び動的特性ばらつきの評価，" 情報処理学会 DA シ

159

- 平衡伝送路

会，14-2A-11,2014 年 9 月．

[72]

鎌苅達也，西澤真一，石原亨，小野寺秀俊，" 製造ば

蘆塚信博，佐々木伸一，" パッチキャパシタ付加によらつきを考慮した極低電圧動作向けフリップフロッ

る遠端クロストークの低減 - 放射雑音評価 -"，平成プの設計手法，" 情報処理学会 DA シンポジウム 2014

Appendix

ンポジウム 2014 論文集，pp.9-14，2014 年 8 月．

への適用 "，平成 26 年電気関係学会九州支部連合大VDEC2015_J.indb 159

松谷宏紀，"Open Cell Library を用いたデジタル VLSI
チュートリアル，Sep 2014.

[66]

薄い基板への適用～ "，電子情報通信学会環境電磁

[57]

電気関

設計 "，電子情報通信学会 2014 年ソサイエティ大会，

よるプリント配線板電源層からの放射雑音低減[56]

森口，神戸，藤田：" レート歪み最適化による量子化プロセスの高速化とそのハードウェア化，"

テム LSI」電気学会 BMS-14-036, 2014 年 12 月

[55]

電気関連学会関西

ナログ FIR フィルタの特性評価 "，ECT-14-095-

抗回路の一設計 "，電子情報通信学会九州支部第 22[54]

永井，神戸，藤田：" 高位合成技術を用いた EPZS のインバータとギルバートセル構成による 1.8V 駆動ア
崔，難波，" クロック発生器を用いた DVMC の較正，

情報処理学会 DA シンポジム，pp.85 - 90, 2014．
[63]" 信学技報，FIIS, 2015 年 3 月[53]" 高位合成技術による動き検出

ハードウェア化とその高速化，"守里也，"0.18 μ mCMOS プロセスを用いた CMOS

[52]

永井，神戸，藤田：

情報処理技術のハードウェア化及び改良手法の検討，"

Vol.114, No.446, pp.43-48, Feb. 2015.

[51]" レート歪み最適化による量子矢鋪知哉，岩田大志，山口賢一，" パスの類似度を用生成法，" 電子情報通信学会技術報告（DC2014-85）,[50]

森口，神戸，藤田：ション」，ISS-SP-199, P.199,（2015）.
いたテストポイント挿入法 "，平成 26 年電気関係学

電子145, pp. 67-72, 2014.
[61]

会関西連合大会ポスターセッション，G9-5,（2014）.

[49]

森口，澤野，神戸，藤田：" レート歪み最適化によン」，ISS-SP-198, P.198,（2015）.

通信学会総合大会 ISS 特別企画「学生ポスターセッ[48]" 高位合成技術による動き検出

技術のハードウェア化の一検討，" 電子情報通信学会，

増幅率に基づく実配線長の予測 "，2015 年電子情報[47]

永井，神戸，藤田：ン」，ISS-SP-197, P.197,（2015）.

信学会総合大会 ISS 特別企画「学生ポスターセッショ[46]

中辻，南部，神戸：" 多重ループの自動パイプライン

スタを用いた STUMPS の改良 "，2015 年電子情報通信学会総合大会 ISS 特別企画「学生ポスターセッショ[45]

年 9 月．
[58]

2015/07/17 13:37

論文集，pp.91-96，2014 年 8 月．
[73]

塩見準，石原亨，小野寺秀俊，" ニアスレッショルド
電圧動作に適した単一電源で動作する高歩留まりオ[74]

年 9 月 18 日．
[86]

densation UTB GOI films by additional thermal oxida-

ウム 2014 論文集，pp.103-108, 2014 年 8 月．

tion on GOI Characteristics」，第 75 回応用物理学会

釡江典裕，土谷亮，石原亨，小野寺秀俊，"PLL の物

秋季学術講演会，18p-A16-11，北海道大学札幌キャン

理レイアウト自動生成を目指した設計手法，" 情報

パス，2014 年 9 月 18 日．
[87]

ロストーク InGaAsP 細線導波路光スイッチの作製」，

塩見準，石原亨，小野寺秀俊，" ニアスレッショルド

第 75 回応用物理学会秋季学術講演会，18a-C6-4，北報告 VLD2014-172, pp.109-114, 2015 年 3 月．

[78]

[79]

rent reduction of waveguide InGaAs MSM photodetector on III-V CMOS photonics platform by InAlAs cap

が集積回路の消費エネルギーに与える影響の解析，"

layer」，第 75 回応用物理学会秋季学術講演会，17p-

電子情報通信学会技術研究報告 VLD2014-129, pp.111-

C6-4，北海道大学札幌キャンパス，2014 年 9 月 17 日．
[89]

西澤真一，石原亨，小野寺秀俊，" 電源電圧に応じてトランジスタサイズを最適化可能なセルライブラ

た Si 上フロントゲート GaSb-OI p-MOSFET の動作実

リの生成システム，" 情報処理学会 DA シンポジウム証」，第 75 回応用物理学会秋季学術講演会，17a-PA3-

2014 論文集，pp.97-102，2014 年 8 月．

4，北海道大学札幌キャンパス，2014 年 9 月 17 日．

猪谷孝太，岩垣剛，市原英行，井上智生，" 依存性グ

[90]

一，「Ge/Si hetero-junction TFETs with in-situ boron-

システム，" 機能集積情報システム研究会，2015 年 3

doped Ge-source」，第 75 回応用物理学会秋季学術講

月．

演会，17a-PA3-2，北海道大学札幌キャンパス，2014

中屋，内田，田中，" 天文観測用画像センサー読み出

年 9 月 17 日．
[91]

年9月

とする LLR 近似を用いた MIMO デコーダの設計，"
IEICE Technical Report，Vol. 114，No.86，RCS201439，pp. 43-38，Jun. 2014.
[92]

染谷槙人，内田大輔，池辺将之，本久順一，佐野栄一，
間欠動作 TDC を用いたシングルスロープ ADC 構成

12-14 Nov. 2014.

の検討，電子情報通信学会，集積回路研究会 2014 年

川口，小平，" 一般同期方式における低電力化と高速7月化を実現するためのテクノロジーマッピング手法 "，[93]

謝侃，池辺将之，本久順一，佐野栄一，" 自動しきい電子情報通信学会技術報告書（VLD2014-83）, pp.87-92,

値補正型 Dickson Charge Pump による整流特性の効2014 年 11 月．

率化，" 電子情報通信学会，集積回路研究会 2014 年

一宮佑希，竹中充，高木信一，「III-V-OI 基板の耐熱

7月

性向上技術および低抵抗横型 PIN 接合形成技術」
，電

[94]

小松与志也，張山昌論，亀山充隆，"LEDR/4 相 2 線

子情報通信学会レーザ・量子エレクトロニクス研究

ハイブリッドアーキテクチャに基づく高性能非同会（LQE）, 8, 機会振興会館，2014 年 12 月 19 日．

期 FPGA"，電子情報通信学会技術報告（信学技報），

韓在勲，竹中充，高木信一，「プラズマ後窒化 HfO2/

RECONF2014-6，pp.27-31（2014-06-12）

Al2O3/SiGe0.32 MOS 界面の電極依存性」，第 75 回応[84]

本行，トランティホン，尾知，" 最大値計算を不要

三浦克介，則松研二，中前幸治，" ソフトウェア故テスティングシンポジウム /2014 会議録，p.269-273，[83]

金 ミ ン ス， 若 林 勇 希， 中 根 了 昌， 竹 中 充， 高 木 信

ラフを用いた 4 相 2 線式非同期回路の高位設計支援

回路を用いた発光解析支援システムの検討，" ナノ[82]

西康一，横山正史，横山春喜，星拓也，杉山弘樹，
竹中充，高木信一，「基板貼り合わせ法により作製し障診断結果とそれに基づく局所的なレイアウト抽出[81]

Y. Cheng，一宮佑希，竹中充，高木信一，「Dark cur-

小野寺秀俊，" 電源電圧としきい値電圧の同時最適化

し IC の試作 "，日本天文学会 2014 年秋季年会，2014[80]

海道大学札幌キャンパス，2014 年 9 月 18 日．
[88]

竹下俊宏，西澤真一，Islam A.K.M. Mahfuzul, 石原亨，

116, 2015 年 1 月．
[77]

一宮佑希，横山正史，竹中充，高木信一，「小型低ク

2014 年 8 月．
回路設計のための基本定理，" 電子情報通信学会技術[76]

金佑彊，高木信一，竹中充，「Effects of thinning con-

ンチップメモリの設計，" 情報処理学会 DA シンポジ処理学会 DA シンポジウム 2014 論文集，pp.127-132,[75]

会，18p-A18-14，北海道大学札幌キャンパス，2014[95]

原田伸太郎，亀山充隆，藤岡与周，" マイクロパケッ

用物理学会秋季学術講演会，19p-A17-7，北海道大学

ト転送方式に基づく多値リコンフィギャラブル VLSI

札幌キャンパス，2014 年 9 月 19 日．

の構成と評価 "，多値論理研究ノート，Vol.37，No.8,

佐々木和哉，竹中充，高木信一，「グラフェンフォト
ディテクタの高性能化に向けた金属 / グラフェン界

pp.8-1 - 8-6（2014）.
[96]

木村和紀，廣本正之，佐藤高史，" 高次元回路歩留

A-A

面におけるフェルミ準位変化の評価」，第 75 回応用

まり解析高速化のための最急降下法を用いた不良領160

物理学会秋季学術講演会，18p-A18-15，北海道大学札

域探索 "，第 27 回回路とシステムワークショップ，

Appendix

pp.229-234, 2014 年 8 月．

幌キャンパス，2014 年 9 月 18 日．
[85]

VDEC2015_J.indb 160

亢 健， 玉 虓， 竹 中 充， 高 木 信 一，「Ge-on-Insulator[97]

Xiaolun Cao, Masayuki Hiromoto, and Takashi Sato,fabrication by smartcut technology for Ge CMOS pho-

"An Experimental Study on Interdigital Capacitancetonics platform」，第 75 回応用物理学会秋季学術講演

Sensor for Detecting Heart Rate," 第 27 回回路とシス

2015/07/17 13:37

[98]テムワークショップ，pp.138-143, Aug. 2014.

" パルス数増倍器を入力に備えた 200 倍 DFQ アンプ

粟野皓光，廣本正之，佐藤高史，"3996 トランジスタの高周波入力応答，" 2014 年第 75 回応用物理学会秋における NBTI 劣化の統計的ばらつき "，情報処理学

季学術講演会，2014 年 9 月 17 日

会 DA シンポジウム 2014, pp.3-8, 2014 年 8 月
[99]

[101]

源網解析の高速化に向けた節点解析順序の検討 "，情器のパルス応答検証，" 2014 年第 75 回応用物理学会

報処理学会研究報告，Vol.2014-SLDM-166, No.9, pp.1-

秋季学術講演会，2014 年 9 月 17 日

起動回路を用いた省電力チップ間非接触通信回路 "，

利用した電圧波形発生器の試作，" 電子情報通信学会

情報処理学会研究報告，Vol.2014-SLDM-166, No.10,

技術研究報告（超伝導エレクトロニクス），SCE2014-,

pp.1-6, 2014 年 5 月．

2014 年 7 月 23 日

粟野皓光，廣本正之，佐藤高史，"R TN を考慮した[113]"NBTI による閾値電圧変化の確率的モデル化に関す研究報告（デザインガイア 2014 -VLSI 設計の新しい大る一考察，" 2015 年電子情報通信学会総合大会講演地 -）, Vol.114, No.328, VLD2014-74, DC2014-28, pp.15-

論文集，March 2015.
[114]"Area Ef ficient Device-Parameter Estimation Using"3 端子コンデンサにおける周波数特性の有理関数近Sensitivity-Configurable Ring Oscillator," 電子情報通信

似と等価回路表現 "，電子情報通信学会技術研究報告

学会 VLSI 設計技術研究会，March 2015.
[115]

101, pp.89-94, 2015 年 1 月．

可変リングオシレータを用いた省面積デバイスパラ
メータばらつき推定手法，" 情報処理学会 DA シンポ
ジウム，pp. 15--20, August 2014.
[116]

的故障を対象としたソフトウェアベース高速エラー

2015 年 3 月．

検出手法の性能評価，" 情報処理学会 DA シンポジウ

辺松，新谷道広，Zheng Wang，廣本正之，Anupamム，pp. 203--208, August 2014.
[117]" プロセッサの適応的速度制御における故障発生時間

NBTI 劣化緩和手法 "，電子情報通信学会技術研究報

見積り高速化に関する研究，" LSI とシステムのワー

告（VLSI 設計技術研究会）, Vol.114, No.476, VLD2014-

クショップ，May 2014.
[118]

中島康祐，伊藤雄一，廣瀬哲也，橋本昌宜，" リアルデバイスモデルに向けた自動モデルパラメータ決定

タイム 3 次元モデリングシステム iClay の実現に向け手法に関する一検討 "，電気学会全国大会講演論文集，た 1mm^3 級センサノードの要素技術開発，" LSI と岡田慎吾，浅井秀樹，" 局所陰的 LIM による非線形

宮川，下山，淡野，平田，西埜，中武，山田，" オ
ペアンプ対のブロック融合レイアウトとその製造ば

信学技報，vol. 114, no. 381, pp. 1-6, 2014 年 12 月

らつき評価 "，電子情報通信学会技術研究報告書，

坂本和基，關根惟敏，浅井秀樹，" ブロック LIM を

VLD2014-48，pp.207-212，2014 年 7 月．
[120]

平田，西埜，中武，宮川，下山，淡野，山田，" ブロッ

速解析 "，2015 年電子情報通信学会総合大会，2015

ク融合レイアウト方式に基づく計装アンプ開発及び年3月

その製造性評価手法の検討 "，情報処理学会 DA シン

菱木，丸山，飯山，" 光速光受信機のためのトランスポジウム，pp.133-138，2014 年 8 月．
[121]

宮内，淡野，成瀬，田村，外山，" 携帯端末を用いた

度応用物理学会北陸・信越支部学術講演会，8-E-3，

生体信号計測機器の一検討 "，第 37 回多値論理フォー

富山大学（2014.11）

ラム，2014 年 9 月．

A-A

工藤，田村，外山，淡野，" チョッパースタビライゼー

161

水柿義直，高橋義隆，島田宏，前澤正明，"9 ビット・

[122]

2.5 mVpp 単一磁束量子パルス周波数変調型ディジタ

ションを用いた増幅器における増幅回路の周波数帯

ル－アナログ変換器の試作と動作検証，" 2014 年電域に関する一考察とその試作 "，平成 26 年度（第 67

子情報通信学会ソサイエティ大会，2014 年 9 月 23 日回）電気・情報関係学会九州支部連合大会，12-2A-09,

浦井芳彰，高橋義隆，島田宏，前澤正明，水柿義直，2014 年 9 月．

Appendix

VDEC2015_J.indb 161

システムのワークショップ，May 2014.
[119]

素子を含む不均一分布定数回路網の高速過渡解析 "，インピーダンス増幅回路に関する研究 "，平成 26 年

[110]

河野仁，鵜川翔平，信田龍哉，塚元瑞穂，田中勇気，

新谷道広，廣本正之，佐藤高史，" パワー MOSFET

用いたシリコン貫通ビアを伴う三次元集積回路の高[109]

飯塚翔一，水野雅文，黒田弾，橋本昌宜，尾上孝雄，チャによる劣化抑止ゲート制御を用いたプロセッサ

Vol.4, p.2, 4-002, 2015 年 3 月．

[108]

増田豊，橋本昌宜，尾上孝雄，" 電源ノイズ起因電気術研究会）, Vol.114, No.476, VLD2014-174, pp.117-122,

161, pp.49-54, 2015 年 3 月．

[107]

飯塚翔一，樋口裕磨，橋本昌宜，尾上孝雄，" 感度吉永幹，粟野皓光，廣本正之，佐藤高史，"R TN 起

Chattopadhyay，佐藤高史，" 命令セットアーキテク[106]

S. Iizuka, Y. Higuchi, M. Hashimoto, and T. Onoye,

高垣勇登，三舩洋嗣，日高青路，廣本正之，佐藤高史，

PUF"，電子情報通信学会技術研究報告（VLSI 設計技[105]

佐藤雅紘，飯塚翔一，粟野皓光，橋本昌宜，尾上孝雄，

SRAM 不良確率の高速計算 "，電子情報通信学会技術

因のリングオシレータ発振周波数変動を利用した[104]

水柿義直，黒岩桂介，佐藤裕介，高橋義隆，島田宏，
前澤正明，" 単一磁束量子パルス周波数変調方式を（環境電磁工学研究会）, Vol.114, No.398, EMCJ2014[103][112]

佐川善彦，廣本正之，佐藤高史，越智裕之，" 低電圧

20, 2014 年 11 月．
[102]

渡邉智希，浦井芳彰，島田宏，水柿義直，" オンチッ
プのパルス電流生成器による磁気結合 dc/SFQ 変換

6, 2014 年 5 月．
[100]

[111]

岡崎剛，廣本正之，佐藤高史，" ランダムウォーク電

2015/07/17 13:37

[123]

成瀬，宮内，淡野，田村，外山，" スマートフォンのセンサーインターフェイス拡張のための電源用 IC の台キャンパス，東京，2014 年 12 月 18 日，pp.7-11[140]

設計と試作 "，平成 26 年度（第 22 回）電子情報通信学[124]

会九州支部学生会講演会，C-23，2014 年 9 月．

ト・アクチュエータ／センサ委員会第 108 回定例会

岸和田，岩崎，上田，出井，宮脇，松岡，" 特性ばら

講演，東京大学山上会館

つき補償を用いた低電力非接触給電微粒子操作集積[141]

回路 "，電子情報通信学会ソサイエティ大会，C-12-2,
出井，岸和田，山根，井上，松岡，" 液中オンチップ[127]

電子情報通信学会総合大会，C-12-3, 2015 年 3 月．
[143]

作のための容量変化検出回路の低電源電圧化 "，信学

ン誤り検出可能な浮動小数点乗算器の設計と評価，" 電子情報通信学会技術研究報告，vol. 114, no. 507,

岩崎，瀬脇，早川，岩元，大畠，" 比較器の PD 積低

DC2014-107, pp. 125-130, 2015 年 3 月．
[144]

情報通信学会アナログ RF 研究会，2014 年 7 月

許容するオンライン誤り検出可能な浮動小数点乗算器，" 電子情報通信学会技術研究報告，vol. 114, no.

圧技術―"，電子情報通信学会アナログ RF 研究会，

99, DC2014-15, pp. 33-38, 2014 年 6 月．
[145]

堀田，大畠，"Single Slope ADC 用高出力抵抗カレン州支部連合大会，2014 年 9 月

[132]

[133]

[135]

クのための非同期型 AD 変換器 "，電子情報通信学会
2015 総合大会，ISS-SP-185, 2015 年 3 月．
[147]

力 BIST 手法におけるキャプチャ電力の TEG 評価，"

ADC の設計 "，電子情報通信学会ソサイエティ大会，

信学技報，vol. 114, no. 99, DC2014-13, pp. 21-26, 2014-2014 年 9 月

06.

岩元，大畠，" 一時昇圧技術を用いた低エネルギーコ

[148]

A-A

[138]

162

島康彦，" メモリネットワークベースアクセラレー

2014 年 9 月

タの試作と評価 "，信学技報 CPSY2014-81, pp.51-56,

堀田，大畠，"Single Slope ADC における連続時間型

Nov.（2014）[149]

Appendix

VDEC2015_J.indb 162

谷卓治，長沼秀樹，原島卓也，岩上卓磨，木野久志，

RF 研究会，2014 年 12 月

清山浩司，Minna KellomÄki，Jari Hyttinen，田中徹，

大畠，"SAR ADC における CDAC のセトリング時間" 利得切替機能付き増幅回路チップとシリコン神経プに関する一考察 "，電子情報通信学会アナログ RF 研

ローブを用いた脳信号記録用一体化モジュールの開究会，2014 年 12 月発，" 第 53 回日本生体医工学会大会，O3-10-4, June

岩元，大畠，" 一時昇圧比較器を用いた 0.5-V, 1.2-GHz,

2014.
[150]

谷卓治，長沼秀樹，原島卓也，川原岬，岩上卓磨，

年3月

木野久志，清山浩司，田中徹，" 帯域及び利得の切田中，魏， " 二進数用マルチオペランド加算器の SD替機能を有する脳信号多点記録用神経プローブモ

数乗算器への適用，" 第 27 回回路とシステムワーク

ジュールの開発，" 生体医工学シンポジウム 2014,

Tanaka, "On modulo 2n+-1 multiplier for Signed-Digit

pp.35, September 2014.
[151]

谷卓治，原島卓也，長沼秀樹，川原岬，岩上卓磨，

number system," Proc. 6th. Intl. conf. on AMDE,

伊藤圭汰，鈴木雄策，後藤大輝，木野久志，清山浩司，

pp.149, Dec., 2014.

田中徹，" ゲイン・帯域切替可能生体信号処理 LSI 及

三 田 吉 郎，"TSV 向 け 大 面 積・ 高 速 Si 深 掘 り エ ッ

び神経プローブモジュールの開発と評価，" ME とバ

チング技術 "Electronic Journal 第 2322 回 Technical

イオサイバネティックス研究会，pp.51-54, November

Seminar，連合会館，東京，2014 年 7 月 17 日
[139]

清水怜，田ノ元正和，高前田（山崎）伸也，姚駿，中ンパレータ "，電子情報通信学会ソサイエティ大会，

ショップ，pp.74-49,2014 年 8 月．
[137]

西田敏也，王森レイ，佐藤康夫，梶原誠司，" 低電

堀田，大畠，"300-MS/s, 8-bit, 2 ステップ Single Slope

6-bit Flash ADC"，電子情報通信学会総合大会，2015[136]

和田康太郎，田中武，升井義博，" センサーネットワー

タの提案 "，電気・情報関係学会九州支部連合大会，

比較器に関する考察 "，電子情報通信学会アナログ[134]

大会，D-10-1, 2015 年 3 月 12 日．
[146]

山口，大畠，" 並列型 AD 変換器用高速コンパレー
2014 年 9 月[131]

鬼頭，吉田，" オンライン誤り検出可能な 3 オペラン
ド複素数乗算回路，" 電子情報通信学会 2015 年総合

トミラー回路に関する検討 "，電気・情報関係学会九[130]

鬼頭，秋元，高木，" 部分二重化を用いた微小誤りを岩 元， 大 畠，" 比 較 器 の PD 積 低 減 技 術（2） ― 昇
2014 年 7 月[129]

鬼頭，秋元，高木，" 部分二重化を用いたオンライ

会集積回路研究会，ICD2014-29, 2014 年 7 月．
減技術（1） ―ボディーバイアス制御技術―"，電子[128]

松田茂郷，木原崇雄，野々村尚樹，吉村勉，" オンチッ
プバランを用いた CMOS 差動低雑音増幅器の設計 "，通信学会ソサイエティ大会，C-12-11, 2014 年 9 月．
山根，岩崎，出井，崔，松岡，" オンチップ微粒子操

書剛，" 剰余 SD 数演算回

135,pp.151-156,2015 年 1 月．
[142]

微粒子操作用非接触電力伝送の高効率化 "，電子情報[126]

根間，田中，茂木，魏路を用いた算術演算誤り検出 "，信学技報 VLD2014-2014 年 9 月[125]

三 田 吉 郎，" ナ ノ テ ク プ ラ ッ ト フ ォ ー ム と 集 積 化
MEMS による 21 世紀型センサ技術の新展開 "，スマー

三田吉郎，"Si 深掘り加工と集積回路が開く電子デバ

2014.
[152]

永藤弘嵩，谷卓治，長沼秀樹，岩上卓磨，川原岬，イスの新展開 "，（独）日本学術振興会，結晶加工と評伊藤圭汰，清山浩司，田中徹，" 多点高密度計測のた価技術第 145 委員会第 141 回研究会，明治大学駿河めのノイズキャンセリング回路の設計，" 第 62 回応2015/07/17 13:37

用物理学会春季学術講演会，11-024, May 2015.
[153]

[167]

岩上卓磨，谷卓治，長沼秀樹，川原岬，伊藤圭汰，

る大規模単一磁束量子回路の評価，" 2014 年度秋季

永藤弘嵩，清山浩司，田中徹，" 多点高密度計測のた

低温工学・超電導学会講演会，福島，2014 年 11 月．

めのインピーダンス補正回路の設計，" 第 62 回応用[168]

物理学会春季学術講演会，11-025, May 2015.
[154]

久々湊，松田，岩田，水島，小幡，" 片側接地型圧力

トロン回路の低電流化に関する研究，" 電子情報通信

センサ用 CV 変換回路の開発 "，電気関係学会北陸支学会 2014 年ソサイエティ大会，徳島，2014 年 9 月
[169]

[157]

高木直史，"4 ビット並列ビットスライス高スループッ

ルタを用いた高精度イメージ抑圧無線受信機構成のト ALU の動作実証，" 電子情報通信学会 2014 年ソサ
イエティ大会，徳島，2014 年 9 月

伊藤，束原，" 高周波複素バンド・パスフィルタを用

[159]

[170]

" 単一磁束量子 32 ビットマイクロプロセッサに向け路研究会，pp-17-21, 2015 年 1 月 22 日

たビットスライスレジスタファイルの設計，" 電子情

西内，束原，"RF CMOS 広帯域受信フロントエンド

報通信学会 2014 年ソサイエティ大会，徳島，2014 年の設計 "，情報処理学会東北支部研究会，A2-2, 2015

9月
[171]

西村，高木，高木，" 単一磁束量子回路のパルス到着

藤巻朗，" 直流バイアス運動インダクタンス検出器のタイミングを最適化する配置配線手法，" 電子情報通アレイ化のためのバイナリ変換回路の評価，" 電子情報通信学会 2014 年ソサイエティ大会，徳島，2014 年

荒牧恵悟，清水暁生，石川洋平，深井澄夫，" 広出力

9月
[172]

D/A 変換器の検討 "，IEEE 主催 2014 年度第 1 回学"10kA/cm2 Nb プロセスを用いたジョセフソンラン
ダムアクセスメモリのための要素回路の測定結果，"

佐藤貴章，吉田崇将，荒牧恵悟，石川洋平，深井澄夫，

電子情報通信学会 2014 年ソサイエティ大会，徳島，

清水暁生，"TIA を用いた DAC におけるトランジス

2014 年 9 月[173]

ジスタメモリシステムの実装，" 電子情報通信学会

吉田崇将，佐藤貴章，荒牧恵悟，石川洋平，清水暁生，

2015 年総合大会，草津，2015 年 3 月．
[174]

高木直史，" 機能を拡張した 8 ビットシリアル単一磁学会九州支部学生会講演会・講演論文集，C-17，Sep.

束量子マイクロプロセッサの設計，" 電子情報通信学

田中友規，岸根桂路，土谷会 2015 年総合大会，草津，2015 年 3 月．
亮，尾本大地，稲葉博[175]

美，" プリエンファシス機能付き 25Gb/s 動作出力バッ

メージングに向けた単一磁束量子エンコーダの設計と評価，" 電子情報通信学会 2015 年総合大会，草津，

総2015 年 3 月．

尾本大地，岸根桂路，稲葉博美，田中友規，" ラベ[176]

藤巻朗，" 直流バイアス運動インダクタンス検出器ア

分解能化検討 "，2015 電子情報通信学会

レイの光照射実験とその評価，" 第 75 回応用物理学

総合大会

VDEC2015_J.indb 163

竹内高伸，小西恵介，田中武，"TCAD を用いた LED

会秋季学術講演会，札幌，2014 年 9 月．
[177]

田中雅光，佐藤諒，藤巻朗，永沢秀一，日高睦夫，

教 育 シ ス テ ム の 構 築 "， 平 成 26 年 度（ 第 65 回 ）電"20kA/cm2 Nb/AlOx/Nb 接 合 を 用 い た RSFQ 100

気・情報関連学会中国支部連合大会講演論文集，pp.

GHz ビットシリアル加算器，" 第 62 回応用物理学会

20-21,2014 年 10 月

春季学術講演会，平塚，2015 年 3 月．

吉川知秀，平石一貴，和田敏輝，池辺将之，佐野栄一，[178]

黒川綜太，津根彰久，伊藤大，谷口壮耶，田中雅光，"2.4 GHz 帯ブリバイアス型整流回路の試作と評価 "，赤池宏之，藤巻朗，" 磁性体を用いた再構成可能な磁映像情報メディア学会技術報告，Vol.38, No.26, pp.55-

束量子パラメトロン回路，" 第 62 回応用物理学会春A-A

59, 2014 年 7 月

季学術講演会，平塚，2015 年 3 月．

163

田中雅光，上阪岬，喜多祐真，藤巻朗，永沢秀一，[179]

神谷恭平，喜多祐真，上阪岬，Bozbey Ali，藤巻朗，

日高睦夫，"20kA/cm2 プロセスによる低エネルギ単田中雅光，" 直列接続多元超伝導検出器アレイの個別

一磁束量子回路の評価，" 2014 年度春季低温工学・読出し，" 第 62 回応用物理学会春季学術講演会，平塚，超電導学会，東京，2014 年 5 月．

2015 年 3 月．

Appendix[166]

喜多祐真，上阪岬，伊藤圭介，日高睦夫，石田武和，

リング信号検出回路における FM 遅延検波回路の高A1-29.

[165]

上阪岬，喜多佑真，神谷恭平，藤巻朗，" 中性子イファ回路の試作評価 "，2015 電子情報通信学会
合大会 C12-29.

[164]

佐藤諒，高田賢介，田中雅光，藤巻朗，高木一義，

けるオフセット電流の影響，"2014 年度電子情報通信
2014.

[163]

田中雅光，藤巻朗，" 高密度単一磁束量子シフトレ

州支部学生会講演会・講演論文集，A-06，Sep. 2014
深井澄夫，" ベニューロン MOS カレントミラーにお[162]

幸村勇斗，田中雅光，永沢秀一，吉川信行，藤巻朗，

生研究発表会，IEEE_IM-S14 － 10，Nov. 2014．

タミスマッチの影響，"2014 年度電子情報通信学会九[161]

上阪岬，喜多佑真，伊藤圭介，日高睦夫，石田武和，

信学会 2015 年総合大会，C-8-8, 2015 年 3 月．
電圧範囲を有する 14 ビットカレントステアリング型[160]

田中雅光，高田賢介，高木一義，高木直史，藤巻朗，

いた直交変調器の高精度化の研究 "，電気学会電子回

年 1 月 31 日
[158]

高田賢介，田中雅光，藤巻朗，唐光明，高木一義，

宇賀神，小林，束原，"3 相複素 RC バンドパスフィ
検討 "，第 37 回アナログ RF 研究会，2014 年 12 月

[156]

津根彰久，黒川綜太，谷口壮耶，伊藤大，田中雅光，
赤池宏之，藤巻朗，" 磁性体を用いた磁束量子パラメ部連合大会，D-17，2014 年 9 月，富山高専
（富山）
[155]

田中雅光，佐藤諒，藤巻朗，" 上部グランド面を有す

2015/07/17 13:37

[180]

飯倉祥晴，楳田洋太郎，小澤佑介，"OFDM 伝送におに対するレーザフォールト攻撃の対策手法の検討 "，ける D 級増幅器を用いたポーラ変調型 EPWM 送信機の特性評価 "，信学技報，vol.114, no.318, pp.89-94,[181]

LSI とシステムのワークショップ 2014, 2014 年 5 月．
[195]

Nov.2014.

撃に耐性のある論理ゲートの基礎検討と実験評価 "，染谷和，野田昂志，楳田洋太郎，小澤佑介，"3 値出SCIS2015, 2015 年 1 月．

力ΔΣ変調器を用いた直交変調型 EPWM 送信機にお[196]

ける D 級電力増幅器の 2 値および 3 値駆動の比較 "，[183]

野田昂志，染谷和，飯倉祥晴，楳田洋太郎，小澤佑

門委員会シリコン RF 研究会，鹿児島，2014 年 7 月．
[197]

[185]

ションに向けた超低電力弛張発振回路 "，電子情報通ス幅変調信号を用いる直交変調型送信機 "，信学技報，

信学会集積回路研究専門委員会集積回路研究会，pp.

vol.114, no.318, pp.83-88, Nov.2014.

99-104,（札幌）, 2014 年 8 月．

藤本大介，三浦典之，永田真，林優一，本間尚文，[198]

を用いた時間分解能型 AD コンバータの低電力化，"
第 27 回回路とシステムワークショップ，pp. 300-305,

子情報通信学会技術報告 EMCJ2014-10, 1-6, 2014.6.

（兵庫）, 2014 年 8 月．

三浦典之，藤本大介，永田真，" サイドチャネル情報[199]

ジスタによる低電力バンドギャップリファレンス回

技術報告 ICD2014-67, 9-14, 2014.11.

路，" 第 27 回回路とシステムワークショップ，pp.

永 田 真，"（ 招 待 講 演 ）VLSI チ ッ プ に お け る 電 源 雑31-35,（兵庫）, 2014 年 8 月．
[200]

負荷電流依存性を考慮したオンチップチャージポン

本間尚文，林優一，三浦典之，藤本大介，永田真，青プの高効率化，" 第 27 回回路とシステムワークショッ
プ，pp. 25-30,（兵庫）, 2014 年 8 月．
[201]

タに向けたコンパレータのオフセット補正アーキテ

永田真，"VLSI チップにおける電源雑音の評価とモデ

クチャ，" 電子情報通信学会集積回路研究専門委員会

TC6-5，pp. 355-360, 2014.9.3.

アナログ RF 研究会，no. 5,（鹿児島）, 2014 年 7 月．
[202]

フェイスにおける出力オフセット電圧の検討，" 電子の内部レジスタの不揮発化に向けた書き込み削減手

情報通信学会ソサイエティ大会，2014 年 9 月（徳島大）[203]

AD 変換器の線形化に関する検討，" 電気学会電子・葛西，及川，木村，三島，中村，"Mg イオン注入を

情報・システム部門大会講演論文集，pp.1545-1549,

応用物理学会秋期学術講演会，2014 年 9 月

フェーズフィルタの設計，" 電気学会，電子回路研究
会資料，ECT-14-053, pp.7-12, July 2014.

[193]

[205]

西村隆志，竹内章浩，汐崎充，藤野毅，" サイドチャを用いた確率的フラッシュ型 AD 変換器の試作と評

ネル攻撃耐性を持つ MDR-ROM に統合可能な PUF

価，" 電気学会，電子回路研究会資料，ECT-14-058,
pp.37-42, July 2014.
[206]

おける干渉キャンセラの回路設計，" 電子情報通信学

中井，汐崎，久保田，菅原，鈴木，藤野，" レジスタ会 SIS 研究会，SIS2014-27, pp.141-146, July 2014.
[207]

今井雅，五十嵐大将，工藤三四郎，"DDL セルライ

ネルリーク "，暗号と情報セキュリティシンポジウム

ブラリを用いた非同期式回路設計支援環境の構築，"

2015，2015 年 1 月．

電子情報通信学会技術研究報告 CPSY2014-2, pp.3-8,

堤，中井，汐崎，久保田，藤野，" サイドチャネル攻2014 年 4 月

Appendix

撃対策 RSM 方式を用いた AES 暗号回路の電力解析[208]

中野将志，久保田貴也，汐崎充，藤野毅，" 暗号回路

今井雅，"DDL 素子を用いた非同期式細粒度パイプラ
イン回路の論理合成用ライブラリ，" IPSJ DAS2014,

ム 2015，2015 年 1 月．

VDEC2015_J.indb 164

野崎麻衣，吉澤真吾，谷本洋，"OFDM-IDMA 方式に

68, pp.15-20, 2014 年 11 月．

攻撃耐性評価 "，暗号と情報セキュリティシンポジウ[194]

竹端久登，谷本洋，吉澤真吾，"CMOS 標準ロジック回路の設計と評価 "，デザインガイア 2014-VLSI 設計に値を保持しているだけで生じる静的なサイドチャ

164

伴内優貴，谷本洋，吉澤真吾，" 集積化可変 RC ポリ

PUF を実現した鍵生成 LSI の実装評価，SCIS 2015,の新しい大地 -，信学技報，vol.114, no.333, ICD2014-

A-A

Sep. 2014.
[204]

MDR-ROM を用いてサイドチャネル攻撃対策 AES とJan. 2015.

[192]

杉本俊貴，谷本洋，吉澤真吾，" 確率的フラッシュ

July 2014.
用いた GaN MISFET のノーマリーオフ化 "，第 75 回

[191]

加島祐大，佐々木昌浩，" 自己同期式シリアルインター

後藤智哉，柳澤政生，木村晋二，"RISC プロセッサ法，" 信学技法 VLD2014-49, Vol. 114, No. 123, pp.1-6,[190]

上田，廣瀬，山内，椿，黒木，沼，" 逐次比較 AD コンバー

ジウム 2F4-4, 1-6, 2015.1.
リング，" 電気学会電子・情報・システム部門大会，[189]

浅野，廣瀬，椿，尾崎，黒木，沼，" 電力変換効率のECT-14-107, 1-6, 2014.12.
木孝文，" 電磁波攻撃センサの設計と実証，" 電子情[188]

松本，廣瀬，椿，黒木，沼，" 高耐圧 CMOS トラン

漏洩対策のための集積回路技術，" 電子情報通信学会

報通信学会・2015 年暗号と情報セキュリティシンポ[187]

小國，廣瀬，椿，尾崎，黒木，沼，"PWM 制御方式

おけるシリコン基板からのサイドチャネル漏洩，" 電音の評価とモデリング，" 電気学会電子回路研究会[186]

椿，廣瀬，尾崎，黒木，沼，" 時間計測アプリケー介，"3 値ΔΣ変調器により生成した 2 値包絡線パル

Shivam Bhasin，Jean-Luc Danger, "CMOS 暗号回路に[184]

廣瀬，" 環境エネルギーを利用した超低電力集積回路
設計の取り組み "，電子情報通信学会集積回路研究専

信学技報，vol.114, no.392, pp.99-104, Jan.2015.
[182]

中野将志，汐崎充，藤野毅，" レーザフォールト攻

pp.73-78, 2014 年 8 月[209]

寺山恭平，今井雅，黒川敦，"2Phase ハンドシェイク

2015/07/17 13:37

プロトコルに基づく非同期式回路のスキャンテスト，

路と実装技術，"（invited）, 機能性ハイブリッド材料" 平成 26 年度電気学会電子・情報・システム部門大会，
pp.765-770, 2014 年 9 月
[210]

研究会
[224]

今井雅，黒川敦，" 高速通信非同期式回路における多キット，"（invited）, 日本学術振興会

入力調停回路の構成方式に関する考察，" 平成 26 年

員会第 263 回委員会・第 269 研究会 , 2014/2/27

度電気学会電子・情報・システム部門大会，pp.771-[225]

776, 2014 年 9 月
[211]

[212]

星誠，深瀬政秋，今井雅，黒川敦，" 高効率遅延セル

飯野亮太，野地博行，太田淳，" デジタル ELISA に向けたレンズレス CMOS イメージングデバイスの講演論文集，2015 年 3 月

高感度化，"（ポスター）, 関西学生研究論文講演会，

小林徹哉，今井雅，深瀬政秋，新岡七奈子，黒川敦，[216]

野田俊彦，笹川清隆，徳田崇，太田淳，" 生体埋植型
CMOS イメージングデバイスに向けた緑色蛍光観察

山口正登志，上ノ原誠二，森江隆，スパイク列フィ用フィルタの開発，"（ポスター優秀講演賞）, 関西学

ルタとして動作するスパイキングカオス振動子回路，

生研究論文講演会，2014/3/10[227]

太田安美，野田俊彦，笹川清隆，徳田崇，太田分）" 生体埋植型 CMOS イメージングデバイスの緑色蛍

小峰，齋藤，"SystemC モデルから束データ方式によ

光検出感度改善，" バイオ・マイクロシステム研究会，る非同期式回路を合成する合成フローの提案 "，信学BMS-14-5, 2014/3/12[228]

生 成 に 関 す る 研 究 "， 信 学 技 報，vol. 114, no. 476,

ジタル酵素結合免疫吸着法に向けた積層フォトダイ

VLD2014-165, pp. 73-78, 2015 年 3 月．

オード CMOS イメージセンサの開発，" 応用物理学

古賀，大塩，川添，野口，荻島，清水，深井，石川，

会春季学術講演会，17a-E14-2, 2014/3/17[229]

徳田崇，太田淳，"AC 駆動型人工視覚向け網膜刺激

C14, 2014 年 9 月

デバイスの駆動検証 ," 応用物理学会春季学術講演会，

池田，三浦幸也，" リング発振器を用いた LSI の劣化

17a-E14-8, 2014/3/17[230]

石川武道，吉野理貴，安田彰，森山誠二郎，" 設計竹内昌治，太田淳，"CMOS イメージセンサによる蛍手順やノウハウのデータ管理によるデジタルスピー

光方式生体内グルコース計測技術の開発（Ⅱ）," 応用高橋壮佳，戸野村厚樹，原島昇，安田

物理学会春季学術講演会，17a-E14-6, 2014/3/17[231]

彰，吉野理貴，徳田崇，太田淳，" 生体埋植 CMOS イメージングデ
バイスを用いた血流計測による自由行動下脳機能イ

通信学会

メージング ," 応用物理学会春季学術講演会，18p-E15-

ソサエティ大会大会，A-10-2，9 月 24 日，

戸野村厚樹，高橋壮佳，西勝

4, 2014/3/18
聡，安田彰，吉野理貴，[232]

神山直也，中島駿，前澤安代，野田俊彦，笹川清隆，" マルチビット信号によるパラメトリックスピーカの徳田崇，太田淳，" オプトジェネティクスのためのデジタル直接駆動，" 電子情報通信学会

CMOS ベース光刺激デバイス，" 電気学会全国大会，

ソサエティ

松田隆志，笹川清隆，Peter Davis，李可人，太田淳，

3-125, 2014/3/18[233]

山口貴大，須永圭紀，春田牧人，野田俊彦，笹川清

張兵，" 生体内センシングのためのシート状媒体を用隆，徳田崇，太田淳，" 自己リセット機能を備えた高いたデータ転送の評価，" 知的環境とセンサネット

SNR 生体埋植型イメージセンサ，" 電気学会全国大会，

ワーク研究会（ASN），（66）ASN, 2014/1/24

3-124, 2014/3/18

A-A

北口一樹，宮澤和也，山内里紗，竹原浩成，笹川清隆，

165

徳田崇，野田俊彦，笹川清隆，太田淳，"CMOS イメー[234]

ジセンサをベースとした生体埋め込みデバイス，"

野田俊彦，徳田崇，Soo Hyeon Kim，飯野亮太，野地（invited）, 集積光デバイスと応用技術時限研究専門委

博行，太田淳，" レンズレス CMOS 蛍光計測デバイ

員会，2014/1/31

スによる酵素アッセイ，" 電気学会全国大会，3-123,

太田淳，" バイオ・医療の進化を支える半導体集積回

2014/3/18

Appendix

VDEC2015_J.indb 165

春田牧人，須永圭紀，山口貴大，野田俊彦，笹川清隆，" デジタル直接駆動スピーカの大電力化 "，電子情報大会大会，A-10-1，9 月 24 日，2014 年．

[223]

河村敏和，高橋正幸，上嶋和弘，増田啓太，太田安美，
元山真由美，野田俊彦，笹川清隆，徳田崇，興津輝，

2014 年．

[222]

藤沢匠，黒木渉平，石井孔明，野田俊彦，笹川清隆，"，第 22 回電子情報通信学会九州支部学生会講演会，研究会，ECT-15-013，1 月，2014 年 （高知県）[221]

竹原浩成，宮澤和也，笹川清隆，野田俊彦，徳田崇，
Soo Hyeon Kim，飯野亮太，野地博行，太田淳，" デカシステム設計効率化の試み "，電気学会，電子回路

[220]

淳，

小峰，齋藤，" 高位合成ツールからの非同期式回路

pp.7-14, 2014 年 6 月．

[219]

須永圭紀，春田牧人，竹原浩成，山口貴大，元山真由美，

pp. 77-82, 2015 年 1 月 26-27（26）日，
コンパルホール（大推定法 "，電子情報通信学会 DC 研究会，DC2014-11,[218]

須永圭紀，春田牧人，山口貴大，元山真由美，太田安美，" 電子情報通信学会総合大会講演論文集，2015 年 3"Processing と Arduino を用いた LSI 計測環境の改良[217]

2014/3/10[226]

月

技報，vol.114, no.59, pp.21-26, 2014 年 5 月．
[215]

宮澤和也，竹原浩成，北口一樹，神山直也，笹川清の実測による性能評価，" 電子情報通信学会総合大会

電子情報通信学会 NLP 研究会，Vol. 114，No. 414，[214]

薄膜第 131 委隆，野田俊彦，徳田崇，山内理沙，Soo Hyeon Kim，" ウィンドウベース L 逆行列による TSV 間容量抽出，[213]

公開研究会，2014/2/24

太田淳，"CMOS 集積回路技術と統合化バイオサー

2015/07/17 13:37

[235]

増田啓太，高橋正幸，上嶋和弘，河村敏和，太田安美，"CMOS センサベース蛍光方式体内埋込みグルコース

元山真由美，野田俊彦，笹川清隆，徳田崇，興津輝，

センサの機能評価，" 映像情報メディア学会年次大会，

竹内昌治，太田淳，" 生体埋込み CMOS イメージセ

19-2, 2014/9/2

ンサとグルコース応答性蛍光ハイドロゲルによる体

[236]

[249]

徳田崇，Soo Hyeon Kim，飯野亮太，野地博行，太田淳，

2014/3/18" レンズレスデジタル ELISA 法に向けた高感度蛍光

徳田崇，野田俊彦，笹川清隆，太田淳，"CMOS ベー

計測用 CMOS イメージセンサの設計，" 映像情報メスマイクロバイオメディカルフォトニックデバイスの研究開発，"（invited）, 電子情報通信学会総合大会，
C-3-29[237]

ディア学会年次大会，19-3, 2014/9/2[250]

河村敏和，高橋正幸，増田啓太，野田俊彦，笹川清隆，

えた生体埋植用 CMOS イメージセンサの開発，" 映徳田崇，興津輝，竹内昌治，太田淳，" 生体埋込みグ

像情報メディア学会年次大会，20-1, 2014/9/2[251]彦，笹川清隆，徳田崇，太田淳，" 行動実験を目的

BMS-14-011, 2014/5/27とした埋植用 CMOS イメージングデバイスによる脳

速水一，笹川清隆，野田俊彦，徳田崇，太田淳，" 生機能イメージング，"（ポスター）, 日本神経科学大会

体埋植型 CMOS イメージセンサによる生体内通信，（Neuroscience2014）, P2-397, 2014/9/12[252]

笹川清隆，徳田崇，太田淳，" 人工視覚用 CMOS チッ竹原浩成，笹川清隆，野田俊彦，徳田崇，Soo Hyeon

プ内蔵型スマート電極デバイスの刺激機能実証，" 応Kim， 飯 野 亮 太， 野 地 博 行， 太 田 淳，" デ ジ タ ル

用物理学会秋季学術講演会，17a-A7-4, 2014/9/17

ELISA 向けレンズレス蛍光観察システムの設計，"[253]

2014/6/2

光方式生体内グルコース計測技術に向けた CMOS ラ

笹川清隆，春田牧人，野田俊彦，徳田崇，太田淳，"

インセンサの開発，" 応用物理学会秋季学術講演会，メージング応用，" 有機分子・バイオエレクトロニク
ス分科会

17a-A7-6, 2014/9/17[254]

研究会（M&BE 研究会），2014/6/20

ス光・電気神経インターフェイスデバイス，" 応用物" 集積回路プロセスによる偏光計測 CMOS イメージ
センサ，" 光応用電磁界計測（PEM）時限研究専門委員

理学会秋季学術講演会，17a-A7-7, 2014/9/17[255]

笹川清隆，徳田崇，塩坂貞夫，太田淳，" 遺伝子改変

太田淳，" 半導体集積回路のバイオ・医療への応用，

マウスの生体内蛍光イメージングに向けた埋植型イ（invited）", 半導体・集積回路技術シンポジウム，6,

メージデバイスの開発，" 応用物理学会秋季学術講演

春田牧人，" 生体内埋植型マイクロフォトニックデ会，17a-A7-8, 2014/9/17[256]

笹川清隆，北口一樹，竹原浩成，野田俊彦，徳田崇，

バイスによる自由行動下脳機能センシング技術，"

Soo Hyeon Kim，山内里紗，飯野亮太，野地博行，太（ポスター）, 第 4 回先端フォトニクスシンポジウム，

田淳，" マイクロ液滴アレイ観察用デュアルモードレ

2014/8/8

ンズレスイメージングデバイス，" 応用物理学会秋季

速水一，" 生体内通信に向けた超小型 PWM 出力イ

学術講演会，17a-A7-9, 2014/9/17[244]

メ ー ジ セ ン サ，" VDEC デ ザ イ ナ ー ズ フ ォ ー ラ ム
[245]

[246]

A-A

[257]

バイス，"（invited）, 応用物理学会秋季学術講演会，

山口貴大，" 自己リセット機能を備えた高 SNR 生体

2014/9/17[258]

Appendix[248]

VDEC2015_J.indb 166

笹川清隆，竹原浩成，Soo Hyeon Kim，山内里紗，フォーラム 2014, 2014/8/29

北 口 一 樹， 野 田 俊 彦， 徳 田

河村敏和，" 蛍光方式埋め込み型グルコースセンサに博行，太田

向けた CMOS センサ，" VDEC デザイナーズフォー

CMOS 蛍光観察デバイス，" 情報センシング研究会，

ラム 2014, 2014/8/29[247]

太 田 淳，" 半 導 体 技 術 に よ る バ イ オ メ デ ィ カ ル デ2014, 2014/8/29
埋植 CMOS イメージセンサ，" VDEC デザイナーズ

166

竹原宏明，太田安美，元山真由美，春田牧人，野田俊彦，

会第 1 回研究会信学技報告，PEM2014-04, 2014/7/4

2014/7/17[243]

神山直也，竹原宏明，野田俊彦，笹川清隆，徳田崇，
太田淳，" オプトジェネティクスのための CMOS ベー

笹川清隆，野田俊彦，徳田崇，垣内喜代三，太田淳，[242]

河村敏和，増田啓太，竹原宏明，野田俊彦，笹川清隆，
徳田崇，高橋正幸，興津輝，竹内昌治，太田淳，" 蛍

生体埋植型 CMOS イメージセンサの開発と脳機能イ[241]

藤沢匠，野田俊彦，寺澤靖雄，田代洋行，竹原宏明，

報，2014/6/2（ポスター）, 情報センシング研究会（IST）映情学技報，[240]

春田牧人，須永圭紀，山口貴大，竹原浩成，野田俊" E 部門総合研究会バイオ・マイクロシステム研究会，（ポスター）", 情報センシング研究会（IST）映情学技[239]

山口貴大，須永圭紀，春田牧人，竹原宏明，野田俊彦，
笹川清隆，徳田崇，太田淳，" 自己リセット機能を備, 2014/3/20

ルコースセンサに向けた CMOS ラインセンサの開発，[238]

北口一樹，竹原浩成，笹川清隆，竹原宏明，野田俊彦，

内 血 糖 計 測 デ バ イ ス，" 電 気 学 会 全 国 大 会，3-122,

河村敏和，" 蛍光方式埋め込み型グルコースセンサに崇， 飯 野 亮 太， 野 地

淳，"1 分子計測に向けたレンズレス

2014/9/29[259]

竹原宏明，"Lab-on-a-brain: In vivo 神経細胞研究のた向けた CMOS センサ，" VDEC デザイナーズフォー

めの埋め込み型マイクロ流体デバイス技術，"（invit-ラム 2014, 2014/8/29

ed）第 43 回サイエンスカフェ講演会，2014/11/10

増田啓太，高橋正幸，河村敏和，竹原宏明，野田俊彦，笹川清隆，徳田崇，興津輝，竹内昌治，太田淳，[260]

太田淳，徳田崇，"CMOS イメージセンサのバイオ・医療応用，（invited）", 光とレーザーの科学技術フェア，

2015/07/17 13:37

年 3 月 11 日－ 14 日，東海大学湘南キャンパス [11p-2014/11/18[261]

Hironari Takehara, Kazuya Miyazawa, ToshihikoNoda, Kiyotaka Sasagawa, Takashi Tokuda, Soo

A29-5], pp. 12-125[273]

Hyeon Kim, Ryota Iino, Hiroyuki Noji, Jun Ohta, "A之，益一哉，"Sub-1G から 20G まで検知可能な集積

CMOS Image Sensor Having Stacked Photodiodes

化 MEMS 加速度センサの検討 "，第 62 回応用物理学

for Lensless Obser vation System of Digital Enzyme-

会春季学術講演会，分科企画シンポジウム 13 半導体，

linked Immunosorbent Assay（ELISA）,"（invited）, 第2015 年 3 月 11 日－ 14 日，東海大学湘南キャンパス

14 回「関西コロキアム電子デバイスワークショップ」，
2014/11/17[262][12p-D15-3], pp. 17-189
[274]

[264]

の 1 次元測定のための伝送線路プローブの検討 "，電"CMOS センサ技術をベースとしたバイオメディカル

子情報通信学会 2015 年総合大会，2015 年 3 月 10-13 日，

フォトニックデバイスの研究開発，"（invited）光エレ

立命館大学びわこ・くさつキャンパス，C-2-99, エレ

増田啓太，高橋正幸，河村敏和，竹原宏明，野田俊

クトロニクス講演論文集 1, p.119.
[275]

基大，濱田泰輔，伊藤浩之，石原昇，益一哉，" 低消"CMOS イメージセンサ搭載体内埋込み蛍光方式血糖費電力 RF CMOS 送受信回路におけるインピーダン

計測デバイスの長期動作評価，" 映像情報メディア学

ス整合回路設計および基板実装技術 "，電子情報通信会冬季大会，7-1, 2014/12/18

学会 2015 年総合大会，2015 年 3 月 10-13 日，立命館

太 田 淳，" 新 た な 脳 科 学・ 脳 機 能 診 断 を 切 り 拓

大学びわこ・くさつキャンパス，C-2-102, エレクトロ

く CMOS 技 術，"（invited）, JPC 関 西 定 例 講 演 会，

ニクス講演論文集 1, p.122.
[276]

波数生成実現に向けた位相雑音キャンセルの検討 "，作可能な ReRAM 向けプログラム電圧生成回路 "，電信学技報 MW2014-225, pp.127-132, Mar. 2015.
[277]

114，no 345，p.65，2014 年 12 月

[269]

ンポジウム 2015, Jan. 2015.
[278]"DTMOS を用いた低電圧サブサンプリング PLL"，

年3月

アナログ RF 研究会，キャンパスプラザ京都，Dec.

C. Monteiro，高橋康宏，関根敏和，"Security evalu-

2014. 3-4,
[279]

町田克之，" 回路シミュレータを用いた MEMS エvol.114, no.381, EMCJ2014-82, pp.75-80, Dec. 2014.

ネルギーハーベスティングデバイスの検討 "，応用加藤和成，高橋康宏，関根敏和，" サブスレッショ

物理学会集積化 MEMS 技術研究会

ルド断熱的論理回路による 4 × 4-bit 乗算器のシミュ

MEMS シンポジウム（同時開催：第 31 回電気学会「セレーション，" 2014 年電子情報通信学会ソサイエティ

ンサ・マイクロマシンと応用システム」シンポジウ

大会講演論文集，vol.2014, p.18（A-1-18）, Sept. 2014.

ム），2014 年 10 月 20 日 -22 日，くにびきメッセ，島根県松江市 [22am2-C1].
[280]

町田克之，"Au 積層形成技術による 3 軸 MEMS 加速会総合大会講演論文集，vol.2014, p.2（A-1-2）, March

度センサの検討 "，応用物理学会集積化 MEMS 技術研究会

加藤和成，高橋康宏，関根敏和，" サブスレッショル

催：第 31 回電気学会「センサ・マイクロマシンと応第 6 回集積化 MEMS シンポジウム（同時開ド断熱的論理回路の消費エネルギー比較，" 2014 年

用システム」
シンポジウム），2014 年 10 月 20 日 -22 日，

電子情報通信学会総合大会講演論文集，vol.2014, p.3

くにびきメッセ，島根県松江市 [22am2-C5].
[281]

山根大輔，小西敏文，松島隆明，亀井将太，益一哉，秦，吉澤，" 超低電圧高利得オペアンプ回路に関する

町田克之，" 高感度静電容量型センサにおけるブラ

研究 "，埼玉工業大学第 12 回若手研究フォーラム研

ウニアン・ノイズ評価の検討 "，応用物理学会集積

A-A

究発表論文集，pp.40-41, 2014 年 7 月

化 MEMS 技術研究会

167

小西敏文，山根大輔，松島隆明，益一哉，年吉洋，ジウム（同時開催：第 31 回電気学会「センサ・マイ

町田克之，" エネルギーハーべスティングデバイス

クロマシンと応用システム」シンポジウム），2014

第 6 回集積化 MEMS シンポの検討（5）"，第 62 回応用物理学会春季学術講演会，

年 10 月 20 日 -22 日，くにびきメッセ，島根県松江市

13.4 Si プロセス・配線・MEMS・集積化技術，2015[22am2-C4].

Appendix

VDEC2015_J.indb 167

松島隆明，山根大輔，小西敏文，年吉洋，益一哉，

2014.

（A-1-3）, March 2014.

[272]

第 6 回集積化

C. Monteiro，高橋康宏，関根敏和，"Measurement
0.18μm CMOS Technology," 2014 年電子情報通信学[271]

小西敏文，松島隆明，山根大輔，益一哉，年吉洋，attacks using frequency spectrum analysis," 信学技報，

of CSSAL Multiplier over GF（2^4）LSI Implemented in[270]

池 田 翔， 李 尚 曄， 伊 藤 浩 之， 石 原 昇， 益 一 哉，

応用物理学会，応用物理学会春季学術講演会，2015

ation of CSSAL countermeasure against side-channel[268]

池田翔，石原昇，" 電流再利用型 VCO を用いた 0.5V
5.8GHz 低消費電力周波数シンセサイザ "，STARC シ

石井智也，上口光，竹内健，" 三次元積層 ReRAM/
NAND フラッシュメモリハイブリッド SSD の設計 "，[267]

池田翔，伊藤浩之，石原昇，益一哉，" 集団同期型周田中誠大，石井智也，蜂谷尚悟，竹内健，" 低電圧動子情報通信学会，集積回路研究会，信学技報，vol.

[266]

石川洋介，李尚曄，米澤慎，池田翔，方一鳴，高安彦，笹川清隆，徳田崇，興津輝，竹内昌治，太田淳，

2014/12/16[265]

富樫祐太，伊藤浩之，石原昇，益一哉，" 土壌水分量

徳田崇，竹原宏明，野田俊彦，笹川清隆，太田淳，

クトロニクス研究会（OPE），2014/11/21[263]

山 根 大 輔， 小 西 敏 文， 松 島 隆 明， 年 吉 洋， 町 田 克

2015/07/17 13:37

[282]

山根大輔，小西敏文，松島隆明，年吉洋，益一哉，[291]

町 田 克 之，" 集 積 化 CMOS － MEMS 技 術 に よ る

益一哉，町田克之，" 集積化 CMOS-MEMS 加速度セ

Sub-1G 加速度センサの基礎検討 " 応用物理学会集積

ンサへ向けた sub-1G センサ "，応用物理学会集積化

化 MEMS 技術研究会

第 6 回集積化 MEMS シンポ

MEMS 技術研究会第 5 回集積化 MEMS 技術研究ワー

ジウム（同時開催：第 31 回電気学会「センサ・マイ

クショップ，2014 年 7 月 11 日，豊橋技術科学大学，

クロマシンと応用システム」シンポジウム），2014
年 10 月 20 日 -22 日，くにびきメッセ，島根県松江市
[283]

P4.
[292]

益一哉，" 集積化 CMOS-MEMS へ向けた 2 軸加速度

池田翔，李尚曄，伊藤浩之，石原昇，益一哉，" 振幅センサの基礎検討 "，平成 26 年電気学会センサ・マ

誤差補正機構を有する電流再利用型 VCO による 0.5-V

イクロマシン部門総合研究会，2014 年 5 月 27 日 -28 日，

5.8-GHz 位相同期回路 "，電子情報通信学会 2014 年

東京大学生産技術研究所，MSS-14-002.
[293]

I-V コンバータ "，第 36 回アナログ RF 研究会，2014

石川洋介，李尚曄，米澤慎，池田翔，方一鳴，高安基大，

年 7 月 16 日，17 日[294]

ボディバイアスを用いた 0.5V 5.8GHz 低消費電力イ
信学会 2014 年ソサイエティ大会，2014 年 9 月 25 日，

テムワークショップ，2014 年 8 月[295]

チップ電源システム "，STARC シンポジウム，2015
年1月
[296]

度センサへ向けた sub-1G 静電容量型センサの検討 "，信器のためのオンチップアンテナの検討 "，第 38 回
アナログ RF 研究会，2015 年 3 月[297]

松島隆明，小西敏文，山根大輔，年吉洋，益一哉，

演論文集，p.101, 2014 年 9 月．
[298]

町田克之，" 積層メタル構造による 3 軸加速度センサ

る IC の IC 間断線の電気検査法の不良判定しきい値の導出 "，電気関係学会四国支部連合大会講演論文集，2014 年 9 月 17 日 -20 日，北海道大学札幌キャンパス

p.102, 2014 年 9 月．
[299]

るビアオープン故障診断用テスト生成を用いた診断

小西敏文，山根大輔，松島隆明，益一哉，年吉洋，可能性調査 "，電気関係学会四国支部連合大会講演論

町田克之，" エネルギーハーべスティングデバイスの文集，p.110, 2014 年 9 月．

検討（4）"，第 75 回応用物理学会秋季学術講演会・半[300][17p-PA1-6], p.13-067.

石場，四柳，橋爪，" 順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計 "，電気関係学会
四国支部連合大会講演論文集，p.111, 2014 年 9 月．

2014 年 9 月 17 日 -20 日，北海道大学札幌キャンパス[301]

濱田，四柳，橋爪，" 遅延故障検査容易化設計用タイ

池田翔，李尚曄，伊藤浩之，石原昇，益一哉，" 低電

ミング余裕計測回路の提案 "，電気関係学会四国支部

圧発振回路の設計・評価 "，第 36 回アナログ RF 研

連合大会講演論文集，p.112, 2014 年 9 月．

究会，2014 年 7 月 16 日，屋久島観光旅館田代別館．

[302]

櫻井，四柳，橋爪，"TDC 組込み型バウンダリスキャ

小西敏文，山根大輔，松島隆明，益一哉，年吉洋，

ン回路を用いた実測によるタイミング余裕の検証 "，町田克之，" マルチフィジックスシミュレータを用い

電子情報通信学会ソサイエティ大会講演論文集，p.46,

た CMOS-MEMS 加速度センサの検討 "，応用物理学

2014 年 9 月．

会集積化 MEMS 技術研究会第 5 回集積化 MEMS 技

Appendix
VDEC2015_J.indb 168

松田，四柳，橋爪，" 隣接線論理割当の重複を抑制す[17p-PA1-5], p.13-066.

導体 A（13.3 Si プロセス・配線・MEMS・集積化技術）
，

[290]

南原，四柳，橋爪，" 検査容易化入力保護回路を有すの検討 "，第 75 回応用物理学会秋季学術講演会・半導体 A（13.3 Si プロセス・配線・MEMS・集積化技術），

168

菅，四柳，橋爪，"IC への電荷注入量による電流テス
トの可能性評価 "，電気関係学会四国支部連合大会講4], p.13-065.

A-A

渡邊，小野，折原，南，中野，" マイクロシステム送第 75 回応用物理学会秋季学術講演会・半導体 A（13.3
月 17 日 -20 日，北海道大学札幌キャンパス [17p-PA1-[289]

小野，渡邊，中野，" 自律型マイクロシステム用オン

亀井将太，山根大輔，小西敏文，松島隆明，年吉洋，

Si プロセス・配線・MEMS・集積化技術），2014 年 9

[288]

回路とシス

徳島大学常三島キャンパス，C-12-24, p.76.
町田克之，益一哉，" 集積化 CMOS － MEMS 加速[287]

中野，" ブレインマシーンインターフェース実現に向けた生体信号取得 LSI 設計 "，第 27 回

ンバータベース RFCMOS 送受信回路 "，電子情報通[286]

川島，四ツ田，中野，" 微小電流測定用オンチップ

島キャンパス，C-12-23, p.75.
濱田泰輔，伊藤浩之，石原昇，益一哉，" フォワード[285]

山根大輔，松島隆明，小西敏文，年吉洋，町田克之，[22am2-C3].

ソサイエティ大会，2014 年 9 月 25 日，徳島大学常三[284]

山根大輔，亀井将太，小西敏文，松島隆明，年吉洋，[303]

藤原，四柳，橋爪，" 複数リングオシレータを用いた術研究ワークショップ，2014 年 7 月 11 日，豊橋技術

格子状 TSV 故障検査に関する研究 "，電子情報通信

科学大学，P7.

学会ソサイエティ大会講演論文集，p.47, 2014 年 9 月．

松島隆明，小西敏文，山根大輔，亀井将太，年吉洋，[304]

ティ大会講演論文集，p.85, 2014 年 9 月．

3 軸加速度センサの基礎検討 "，応用物理学会集積化
MEMS 技術研究会第 5 回集積化 MEMS 技術研究ワー

梅津，四柳，橋爪，"3D IC 内半断線配線検出用組み込み型電気検査回路 "，電子情報通信学会ソサイエ

益一哉，町田克之，" 積層メタルによる静電容量型[305]

宮本，四柳，橋爪，"TSV 故障検出回路の制御部改良

クショップ，2014 年 7 月 11 日，豊橋技術科学大学，

および観測部における面積削減の検討 "，電子情報通P5.

信学会技術研究報告，Vol.114, No.329, pp.3-8, 2014 年

2015/07/17 13:37

11 月．
[306]

Depleted SOI Pixel Photo Detectors With Sur face

久保

直也，肥塚

誠将，

Potential Pinning"，映像情報メディア学会，情報セ

中村和之，" コーディング法による電源スタック型

大輝，西山智史，山之口ンシング研究会（IST）2nd Asian Image Sensors and回路の中間電位安定化に関する評価チップの開発とImaging Systems Symposium, 映像情報メディア学会

測定による性能実証 "，LSI とシステムのワークショッ

技術報告，vol.38, no.47, IST2014-81, pp.57-58, 東京，

プ 2014, 2014.5.26
[307]

[308]

伊見

仁， 徳 丸2014.12.1.
翔 吾， 岡 村均， 中 村和 之，張博，徐珉雄，山本条太郎，金城政孝，安富啓太，

用 TEG の設計及び評価 "，，LSI とシステムのワーク

川 人 祥 二，" 多 点 蛍 光 相 関 分 光 CMOS イ メ ー ジ セ

ショップ 2014, 2014.5.26

ンサの特性評価 "，Optics and Photonics Japan 2014,

前澤，森，潘，角谷，" 共鳴トンネル超再生検波回路

[312]

[313]

中野，森，前澤，石井，安藤，"THz 帯域を目指した

lated Raman Scattering CMOS imager"，Optics and

新構造可変位相シフタ "，2015 年電子情報通信学会

Photonics Japan 2014, 5pD2, 東京都，2014.11.5[321]

富啓太，川人祥二，" 画素内圧縮型マルチアパーチャを用いたデジタルマイクロフォンセンサ "，2014 年

超高速イメージセンサによる撮像実験 "，Optics and電子情報通信学会ソサイエティ大会，C-10-8, 2014 年

Photonics Japan 2014, 5aDS21, 東京都，2014.11.5.
[322]

安富啓太，川人祥二，"4T-PWM イメージセンサのドを用いたサンプリング回路の作製と評価 "，2014

低電圧・低消費電力化の検討 "，情報センシング研

年電子情報通信学会ソサイエティ大会，C-10-9, 2014

究会（IST），映像情報メディア学会技術報告，Vol.38,

年 9 月．

No.37, pp. 5-8, 東京，2014.9.29.

角谷，中山，潘，森，前澤，"RTD 装荷微小カンチレ[323]

富啓太，川人祥二，" 画素内圧縮型マルチアパーチャの検討 "，2014 年電子情報通信学会ソサイエティ大会，

超高速イメージセンサの検討 "，映像情報メディア学

C-10-10, 2014 年 9 月．

会情報センシング研究会（IST）, 映像情報メディア学

中野，柴田，森田，坂本，森，前澤，" 溶融 Ga バン会技術報告，vol. 38, no.20, pp. 1-4, 東京，2014.6.2.
[324]

望月風太，高澤大志，香川景一郎，ソミンウン，安バイスの熱的信頼性 "，2014 年電子情報通信学会ソ

富啓太，川人祥二，" 画素内圧縮型マルチアパーチャ

サイエティ大会，C-10-11, 2014 年 9 月．

超高速イメージセンサと撮像実験 "，LSI とシステム

前澤，"MEMS/ 共鳴トンネル素子融合によるオンチッのワークショップ 2014, 学生部門 -6, PS-6-1 ～ PS-6-8,
北九州市，2014.5.26[325]

臼井隆弘，安富啓太，韓相萬，高澤大志，香川景一

K. Kimura, K. Hosotani, T. Ito, H. Shimoyama, T.

郎，川人祥二，" カラム並列スキュー補正回路を有す

Sakamoto, M. Mori, and K. Maezawa, "Electrical

る高距離分解能 Time － of － Flight

距離画像セン

Characterization of n+-InSb/p-Si Heterojunctions

サ "，LSI とシステムのワークショップ 2014, 学生部

Grown by Surface Reconstruction Controlled Epitaxy,"

門 -33PS-33-1 ～ PS-33-9 福岡県北九州市 2014.5.26[326]

吉田慎之介，史又華，柳澤政生，戸川望，" 回路面積

Devices, Kansai（IMFEDK 2014）, 2014 年 6 月．

を考慮した Suspicious Timing Error Prediction 回路

宮崎陽一朗，坂井尚貴，大平孝，" 逆ドハティ整の挿入位置決定手法，" 第 27 回回路とシステムワー

流回路の原理提案とシミュレーション検証―直流負クショップ，C2-3-1, pp. 416-421, 淡路市，2014 年 8 月

荷変動耐性トポロジー―，" 信学技報 WPT2014-82,

5 日．
[327]

吉 田 慎 之 介， 史 又 華， 柳 澤 政 生， 戸 川 望，

望月風太，香川景一郎，沖原伸一朗，ソミンウン，"Suspicious Timing Error Prediction を用いた回路全張体の遅延ばらつきに対するロバスト設計 " DA シンポ

A-A

ジウム 2014, pp.61-66, 下呂市，2014 年 8 月 28 日．

169

博，高澤大志，安富啓太，川人祥二，" 画素内

圧縮型マルチアパーチャ超高速イメージセンサによ[328]

萩尾勇太，柳澤政生，戸川望，" 遅延ばらつき許容量を調整できる RDR アーキテクチャ向け高位合成手法

H. Kamehama, S, Sumeet, K.Yasutomi, K. Kagawa," DA シンポジウム 2014, pp.55-60, 下呂市，2014 年 8

A. Takeda, T-G. Tsuru, Y. Arai, S. Kawahito, "Fully

月 28 日．

Appendix

る 200Mfps バースト撮影 "，情報センシング研究会（IST），東京，2015.3.27.

VDEC2015_J.indb 169

望月風太，高澤大志，香川景一郎，ソミンウン，安バーを用いたΔΣ型歪みセンサーのための発振回路

vol.114, no.399, pp.25-29, Jan. 2015.

[318]

香川景一郎，鈴木裕貴，張博，徐珉雄，高澤大志，中山，呉，角谷，潘，森，前澤，" 共鳴トンネルダイオー

2014 International Meeting for Future of Electron[317]

望月風太，高澤大志，香川景一郎，ソミンウン，安藤野，水野，山岡，森，前澤，"HEMT と空洞共振器

ス研究会富山大学研究シーズ発表会，2014 年 8 月．

[316]

T. Takasawa, K.

1/f noise reduction technique for a high speed stimu-

プ THz システムの創成 "，北陸マイクロナノプロセ[315]

S-M. Han,

Yasutomi, K. Kagawa, M, Hashimoto, S. Kawahito, "Aプを用いた Fluidic Self-Assembly で配置された微小デ[314]

D-X. Lioe, K. Mars.

情報通信学会電子デバイス研究会（ED）報告 ED2014-

9 月．
[311]

5pD1, 東京，2014.11.5.
[320]

146, 2015 年 2 月．

総合大会，C-10-11, 2015 年 3 月．
[310]

香川景一郎，Sivakumar Panneer Selvam，高澤大志，"CMOS SRAM セルのしきい値電圧ばらつき耐性評価における基本波を超える高周波信号の検波 "，電子

[309]

[319]

2015/07/17 13:37

[329]

五十嵐啓太，柳澤政生，戸川望，" セレクタ論理に帰[341]着させたバイリニア補間演算器を用いた画像拡大縮トリストを対象としたスコアに基づくハードウェア

小回路の FPGA 実装 " DA シンポジウム 2014, 下呂市，

トロイ識別手法，" vol. 114, no. 476, VLD2014--182, pp.

2014 年 8 月 29 日．
[330]

[331]

塩雅史，柳澤政生，戸川望，"4-to-1 セレクタ論理及

165--170, 那覇市，2015 年 3 月 4 日．
[342]

つきと配線遅延を同時に考慮した低レイテンシ指向器の設計と評価 " DA シンポジウム 2014, pp.163-168,のマルチシナリオ高位合成の評価，" 情処研報，vol.

下呂市，2014 年 8 月 29 日

2015-SLDM-170, no. 48, pp. 1-6, 奄美市，2015 年 3 月 7

川村一志，柳澤政生，戸川望，" フロアプラン統合化

日．
[343]

セキュア高位合成，" 電子情報通信学会 2014 年ソサ

横型トンネル FET の解析モデル "，シリコン材料・
デバイス研究会，pp.1-6, 2014 年 11 月
[344]

大屋優，史又華，柳澤政生，戸川望，ハードウェア
ロイ検出手法，vol. 114, no. 328, VLD2014-91, pp. 135-

114，no.433，pp.309-314，2015 年 1 月．
[345]

オン照射誘起寄生バイポーラ効果 "，第 62 回応用物

吉田慎之介，史又華，柳澤政生，戸川望，" 回路面積

理学会学術講演会，12p-A27-14, 2015.3.12.
[346]

イベント耐性 "，第 62 回応用物理学会学術講演会，

114, no. 328, VLD2014-81, pp. 57-62, 別府市，2014 年

11a-A27-10, 2015.3.11.
[347]

多 和 田 雅 師， 木 村 晋 二， 柳 澤 政 生， 戸 川 望， 不 揮
ン コ ー ダ / デ コ ー ダ 回 路 構 成，vol. 114, no. 328,

C-12-21，2014 年 9 月[348]

VLD2014-106, pp. 227-232, 別府市，2014 年 11 月 26 日．

する基本検討 "，電子情報通信学会総合大会，A-1-30，
2015 年 3 月．
[349]

ング距離を制約した符号による書き込み手法のエネ

ブピーキングによる光受信器の周波数帯域可変技術の基本検討 "，電子情報通信学会総合大会，A-1-31，

105, pp. 221--226, 別府市，2014 年 11 月 28 日．

2015 年 3 月．

萩尾勇太，柳澤政生，戸川望，" 遅延ばらつき耐性を[350]

Robust and Low-Power Programmable Delay Elements" 信学技報，vol. 114, no. 328, VLD2014--103, pp.209--

Based on Neuron-MOS Mechanism"，IEEJ Technical214, 別府市，2014 年 11 月 28 日．

meeting on Electronic Circuits, ECT-14-015, pp. 75-80

伊東光希，川村一志，柳澤政生，戸川望，田宮豊，Jan. 2014.
[351]

Appendix[340]

VDEC2015_J.indb 170

井口俊太，更田裕司，桜井貴康，高宮真，" チャープ

抽 出 器 の 構 成 手 法，" 進 学 技 法，vol.114，no.328，

変調励振信号と負性抵抗ブースタによる 39MHz 水晶

VLD2014-101，pp.197-202，別府市，2014 年 11 月 28 日．

発振回路の起動時間の高速化，" 電子情報通信学会，

阿部晋矢，史又華，宇佐美公良，柳澤政生，戸川望，

信学技報，ICD2014-28，pp. 81-86, 出雲，2014 年 7 月．
[352]

梶原拓也，尼崎太樹，飯田全広，久我守弘，末吉敏則，び複数電源電圧による低電力化高位合成手法，" 信学" 高速シリアル通信を用いた 3 次元 FPGA の検討，"

技 法，vol.114，no.328，VLD2014--102，pp.203--208，

信学技報 RECONF2014-7，vol.114，no.75，pp.31-36，

別府市，2014 年 11 月 28 日．

170

R. Zhang, and M. Kaneko, "A Feasibility Study of最適化する RDR アーキテクチャ向け高位合成手法，"HDR-mcv を対象とした複数クロックドメインおよA-A

伊藤，内藤，中村，"FET を用いた可変インダクティ

ルギー評価，" 信学技報，vol. 114, no. 328, VLD2014--" マルチプレクサ木分割によるフィールドデータ[339]

滝，内藤，中村，" バースト対応 TIA の低電圧化に関古城辰朗，多和田雅師，柳澤政生，戸川望，" 不揮
発メモリを対象とした最大ハミング距離と最小ハミ[338]

内藤，中村，" マルチパス構成 CML 型 VCO の広帯域化の検討 "，電子情報通信学会ソサイエティ大会，

発メモリの書き込み削減手法のための小面積なエ[337]

呉，山本，家城，高橋，" トンネル FET のシングルの挿入位置決定手法の改良と評価，" 信学技報，vol.
11 月 26 日．

[336]

山本，家城，呉，高橋，"SOI-MOSFET における重イ

138, 別府市，2014 年 11 月 26 日．
を考慮した Suspicious Timing Error Prediction 回路[335]

高橋，塩見，岡村，" アウトフェーズ変調のためのCMOS VCO に関する検討 "，信学技報，vol.IEICE-

トロイに含まれるネットに着目したハードウェアト[334]

呂，佐藤，大村，A. Mallik，" 非対称ダブル・ゲート

イエティ大会，A-3-12，pp.56，徳島市，2014 年 9 月
24 日

[333]

井川昂輝，阿部晋矢，柳澤政生，戸川望，" 製造ばらび 2-to-1 セレクタ論理を利用したバイリニア補間演算

アーキテクチャを対象とした低面積指向フォールト[332]

大屋優，史又華，柳澤政生，戸川望，" ゲートレベルネッ

井川昂輝，阿部晋矢，柳澤政生，戸川望，"HDR アー

June 2014.
[353]

尼 崎 太 樹， 梶 原 拓 也， 藤 澤 賢 太 郎， 趙謙， 飯 田キテクチャを対象とした製造ばらつき耐性と低レイ

全 広， 久 我 守 弘， 末 吉 敏 則，"65nmCMOS プ ロ セ

テンシを両立可能なマルチシナリオ高位合成手法，"

スを用いた耐故障 FPGA の試作と評価，" 信学技報

信学技報，vol. 114, No. 328, VLD2014-86, pp. 105-110,

RECONF2014-18，vol.114，no.223，pp.7-12，Sep.

別府市，2014 年 11 月 26 日．

2014.

大屋優，史又華，柳澤政生，戸川望，" トロイネット

[354]

趙

謙，尼崎太樹，飯田全広，久我守弘，末吉敏則，の特徴に基づくハードウェアトロイ検出手法 "，vol.

" レイヤ間接続を削減した 3 次元 FPGA アーキテク

114, no. 426, VLD2014--137, pp. 157--162, 横浜市，2015

チャの検討，" 信学技報 RECONF2014-53，vol.114，

年 1 月 30 日．

no.428，pp.41-46，Jan. 2015.

2015/07/17 13:37

[355]

山﨑義人，竹内宏介，渡辺晃輔，原田知親，"9 端子
MOSFET 型温度検出素子の検出動作および温度特性[356]

21, 2014 年 5 月"，第 22 回電子情報通信学会九州支部学生会講演会，

渡辺晃輔，原田知親，"0.5V で駆動するサブスレッショ

C-15，2014 年 9 月．
[372]

値 NOT 回路を用いた減算器の比較・検討 "，第 22

月

回電子情報通信学会九州支部学生会講演会，C-16，

山口遼，原田知親，"Dynamic Element Matching を用2014 年 9 月．
[373]

を適応的に降圧して書き込み動作範囲を低電圧化

山崎義人，貝和航陽，原田知親，"8 角形 MOSFET 型

した 1 電源 6-Tr CMOS SRAM の開発」，信学技報，
ICD2014-45, pp. 33-38, 2014 年 10 月 2 日．
[374]

保持と待機時消費電力の低減を両立した 1 電源 6-Tr

応力検出素子の試作評価 "，電子情報通信学会 2015

CMOS SRAM の 開 発 」， 信 学 技 報，ICD2014-42，
pp.59-64，2014 年 8 月 5 日．

原田知親，寒河江貴之，竹内宏介，山崎義人，" 多端[375]

低電圧，低リーク電流 6-Tr CMOS SRAM」，信学ソ

電子回路研究会，ECT-14-092, 2014 年 12 月

大会講演論文集 2，エレクトロニクス講演論文集 2，

Afreen Azhari，Takumi Sugitani，Kenta Sogo，

C-12-36，p.88，2014 年 9 月 26 日．
[376]

Double Pole Eight Throw Switching. Matrix," 第 75
PA312014 年 9 月 17 日 - 9 月 20 日．北海道大

回路と

[378]

望，宇佐美公良，柳澤ス生成による低消費エネルギー化手法，" システムと分解能 A/D 変換器を用いた無線機の検討 " 電子回路

LSI 設計技術研究会，2014 年 10 月．
[379]

田島咲季，史又華，戸川望，柳澤政生，" 低電力耐兼本大輔，佐藤隆英，大木真，" 内部 A/D 変換器のソフトエラーラッチの設計，" VLSI 設計技術研究会，

等価ゲインを活用したデルタシグマ変調器設計 " 電2015 年 3 月．
[380]

兼本大輔，佐藤隆英，大木真，" 外乱により発生する

中澤康二，兼本大輔，佐藤隆英，大木真，" 太陽電池

蓼誠一，加賀美崇紘，河野隆太，松谷宏紀，鯉渕道紘，
天野英晴，" ランダム NoC のためのコンフィギャ
ラブルスイッチ機構 "，信学技報，vol. 113, no. 418,
RECONF2013-77, pp. 125-130, 2014 年 1 月．
[381]

安戸僚汰，松谷宏紀，鯉渕道紘，天野英晴，中村維男，

で動作する Bluetooth のためのパワーアンプの設計 "" トランスペアレントラッチを用いた NoC 向け分散

日本生体医工学会甲信越支部大会，2014 年 10 月

ルータアーキテクチャ "，信学技報，vol. 114, no. 330,

兼本大輔，大木真，" 軽量脳波測定ヘッドギアに用い

CPSY2014-80, pp. 45-50, 2014 年 11 月．
[382]

渡辺優一，谷川一哉，弘中哲夫，" 小規模 SoC のた

医工学会甲信越支部大会，2014 年 10 月

めの小型プロセッサ Yukiyama の FPGA 実装 "，信学

兼本大輔，佐藤隆英，大木真，" 内部 A/D 変換器の技報，vol.114，No.223，RECONF2014-33，pp.81-86，
2014 年 9 月 19 日．

等価ゲインを活用したデルタシグマ変調器 " 電子回路研究会，ETC-14-102,2014 年 12 月

[383]

高 橋 綱 己， 内 田 建，" 自 己 加 熱 効 果 の 抑 制 に よ る
FinFET 低消費電力化の検討 "，第 62 回応用物理学会

A-A

を用いた 4 値加算器の設計・レイアウト "，電気・春季学術講演会（2015 春171

情報関係学会九州支部第 67 回連合大会，12-2A-07，

科企画シンポジウム「未来を担う若手科学者の在り2014 年 9 月．

方東海大学），13. 半導体

分～集積化技術の新たな価値創造を目指して～」，

12p-A29-3，2015 年 3 月 12 日
（一般講演）．

森，畑石，野口，清水，石川，深井，"FG-MOSFET[384]

宮田耕，竹内豪，高橋綱己，内田建，"SOI トランジ

Appendix

畑石，森，野口，清水，石川，深井，"FG-MOSFETを用いた 4 値除算器の設計 "，電気・情報関係学会第VDEC2015_J.indb 171

又華，戸川

兼本大輔，牟田修，古川浩，佐藤隆英，大木真 "1bit

る低消費電力デルタシグマ A/D 変換 LSI" 日本生体[370]

新井孝将，史政生（早大），" 可変パイプラインのローカルなパル

C 部門大会，2014 年 9 月[369]

望，宇佐美公良，柳澤政生，

設計，" デザインガイア 2014, 2014 年 11 月．

雑音がデルタシグマ変調器へ与える影響 " 電気学会

[368]

又華，戸川

"DTMOS を用いたサブスレッショルド回路の高速化

子情報通信学会，アナログ RF 研究会，2014 年 6 月[367]

福留祐治，史兼本大輔，牟田修，古川浩，金谷晴一，大木真，"IF

研究会，ECT-14-041,2014 年 3 月[366]

望，宇佐美公良，柳澤政生，

設計，" デザインガイア 2014, 2014 年 11 月．
[377]

システムワークショップ，Aug., 2014

[365]

又華，戸川

サンプリング 1bit A/D 変換方式を採用した無線受信
機の構成検討と試作による評価，" 第 27 回

[364]

鈴木大渡，史" タイミングエラーへの耐性を持つフリップフロップ

回応用物理学会秋季学術講演会，講演予稿集，17a-[363]

小林伸彰，伊藤隆祐，本島浩二，榎本忠儀，「高速，

子 MOSFET 型電流検出素子の試作評価 "，電気学会

Takamaro Kikkawa,"A 2-12 GHz 1 mW 65 nm CMOS

[362]

伊藤隆祐，小林伸彰，榎本忠儀，「待機時のデータ

貝和航陽，山﨑義人，原田知親，"8 角形 MOSFET 型
年総合大会，C-12-30, 2015 年 3 月[361]

小林伸彰，伊藤隆祐，榎本忠儀，「メモリセル電位学会 2014 年ソサイエティ大会，C-12-10, 2014 年 9 月
温度検出素子の作製評価 "，電子情報通信学会 2015[360]

野口浩，森，畑石，野口卓，清水，石川，深井，"4年電気関係学会度東北支部連合大会，2G02, 2014 年 8

年総合大会，C-6-9, 2015 年 3 月[359]

松 永， 森， 畑 石， 野 口， 清 水， 石 川， 深 井，"4 値
ALU に用いる 4 値 AND 回路・OR 回路の比較・検討

いた安定・低電圧駆動の温度センサ "，電子情報通信
[358]

[371]

の評価 "，LSI とシステムのワークショップ 2014, No.

ルド動作デジタル PLL 回路の設計と評価 "，平成 26[357]

67 回連合大会，12-2A-06，2014 年 9 月．

2015/07/17 13:37

スタの自己加熱による水素センサの低消費電力化 "，「低消費電力スティープスロープ FET 技術の現状と第 62 回応用物理学会春季学術講演会（2015 春東海

展望」
，電子情報通信学会エレクトロニクスソサイエ大学），13.5 デバイス／集積化技術，13p-A23-6，2015

ティ大会，立命館大学びわこ・くさつキャンパス（滋

年 3 月 13 日（一般講演）[385]賀），CI-4-7，2015 年 3 月 10 日

永藤，他 7 名，" 多点高密度計測のためのノイズキャ

ASIP 必要命令セット判定手法，" DA シンポジウム

ムの開発 1）"，平成 26 年度（第 62 回）
応用物理学会春2014 論文集，Vol. 2014, pp. 151-156, 2014 年 8 月[399]

之，" キャリア・アグリゲーション対応 2 バンド同時

Hirohito Sawahata, Keisuke Kawasaki, Isao Hasegawa,

受信低雑音増幅器の研究，" 第 16 回 IEEE Hiroshima

K o j i r o M a t s u s h i t a M a s a y u k i H i r a t a , To s h i k iStudent Symposium（HISS2014）, B-18, 広 島，Nov.

Yoshimine, and Takafumi Suzuki, "Development of

2014.

[389]

[390]

[400]

吉富貞幸 ［招待講演］高周波領域における"LC 共振

工学会大会シンポジウム，2014 年 6 月．

器の Q 値向上手法の検討 " 電子情報通信学会集積回

木谷嘉孝，和田和千，関根かをり，中村守里也，" 伝路研究会，ICD2014-24，出雲，2014 年 7 月 4 日[401]

伊藤信之 " ストライプドインダクタを用いた CMOS

今井博之，和田和千，" 複素極を有するダイレクトサ

LC VCO の位相雑音改善に関する研究，" 電気学会電ンプリングミキサにおけるエイリアシングの除去方

子回路研究会高周波集積回路の先端化技術と応用技

法 "，電子回路研究会 ECT-14-100,2014 年

術，ECT-15-001，pp.1-7，高知，2015 年 1 月 22 日

三村優，和田和千，" チャージポンプ回路内における[402]

MOSFET を用いたインダクティブディジェネレー

ECT-15-034,2015 年

ション LNA における外付ゲート・ソース間キャパシ

谷村直哉，和田和千，" 確率的な手法を用いて出力誤タの影響 " 電子情報通信学会総合大会，C-12-2，草津，

[394]

中嶋洋
（弘前大院理工），碇亜紀彦（弘前大理工），石中村，和田，" 短距離パルス通信用受信機のための広郷侑汰（弘前大理工），津島将導（弘前大理工），熊谷

帯域化技術を用いたゲート接地増幅回路の設計 "，東遊太（弘前大教育），島田透（弘前大教育），鈴木裕史（弘京支部学生会「研究発表会」，2015 年

前大院理工），“金ナノ粒子配列における赤外吸収増

鬼頭，和田，"Derivative Superposition を用いて歪み大スペクトルのシミュレーション”，第 62 回応用物を低減した差動型 A-AB 級電力増幅回路 "，東京支部

理学会春季学術講演会，東海大学[404]

國貞，和田，" 広い温度範囲で歪を低減したログド

中嶋洋（弘前大院理工），碇亜紀彦（弘前大理工），石郷侑汰
（弘前大理工），津島将導（弘前大理工），熊谷

メインフィルタ "，東京支部学生会「研究発表会」，

遊太（弘前大教育），島田透（弘前大教育），鈴木裕史

2015 年（弘前大院理工），“電子線リソグラフィ法を用いて作

神保潮，山田淳二，五島正裕，坂井修一，" ダイナ成した金ナノ粒子配列薄膜における赤外吸収増大現

ミック・ロジックへのタイミング・フォールト検出象”，第 75 回応用物理学会秋季学術講演大会，北海

手法の適用 "，情報処理学会研究報告

システムソフトウェアとオペレーティング・システム，2014
（18）,
[395]

2015 年 3 月 11 日
[403]

学生会「研究発表会」，2015 年[393]

小川巧馬，森下賢幸，小椋清孝，伊藤信之，" 微細Vth 降下分を補償するための手法 "，電子回路研究会

子回路研究会 ECT-15-043,2015 年[392]

辻大輝，板野由佳，小椋清孝，森下賢幸，吉富貞幸，

子回路研究会 ECT-14-094,2014 年

差を低減した極低電圧逐次比較型 AD 変換回路 "，電[391]

伊藤信之，板野由佳，辻大輝，小椋清孝，森下賢幸，

using UWB wireless communications"，第 53 回生体

送線路におけるインピーダンス整合回路の感度 "，電[388]

小川巧馬，板野由佳，小椋清孝，森下賢幸，伊藤信

Hiroshi Ando, Kenichi Takizawa, Takeshi Yoshida,

ECoG based multi-channel recording BMI system[387]

由井，劉，武内，今井，" コンパイラ生成のためのンセリング回路の設計（集積化脳神経プローブシステ
季学術講演会
[386]

[398]

道大学
[405]

井ノ上泰輝
（東京大学），海野貴徳（東京大学），千足

1-8.

昇平（東京大学），丸山茂夫（東京大学），“開口ナノ平本俊郎，更屋拓哉，" 室温動作単電子トランジスタ

チューブ端からの単層カーボンナノチューブの繰りと CMOS との融合 "，公開シンポジウム「ナノ量子返し合成”，第 51 回日本伝熱シンポジウム，アクト

情報エレクトロニクスの新展開」，東京大学本郷キャンパス伊藤謝恩ホール，p. 16，2014 年 5 月 19 日

大塚慶吾
（東京大学），井ノ上泰輝（東京大学），千足

承旻，水谷朋子，更屋拓昇平（東京大学），丸山茂夫（東京大学），“有機薄膜

A-A

哉（招待講演），" しきい値電圧自己調整 MOS トラ

中のジュール発熱燃焼による金属単層カーボンナノ

ンジスタおよび SRAM セルの超低電圧（0.1V）動作 "，チューブの選択的除去”，第 51 回日本伝熱シンポジ

172

電子情報通信学会シリコン材料・デバイス研究会兼ウム，アクトシティ浜松，静岡[396]

平本俊郎，上田晃頌，鄭シティ浜松，静岡[406]

Appendix

集積回路研究会，北海道大学情報教育館，SDM2014[397]

VDEC2015_J.indb 172[407]

津島幸平（東京大学），曽田将来（東京大学），陳嘯（東71, ICD2014-40，2014 年 8 月 5 日

京大学）
，金成眞
（東京大学），千足昇平（東京大学），

平本俊郎，小林正治（招待講演），" しきい値電圧制御

丸山茂夫（東京大学），“銅箔上での mm スケール単結による低電圧低消費電力デバイス "，シンポジウム

晶グラフェンのアルコール CVD 成長”，第 47 回フラー

2015/07/17 13:37

[408]

レン・ナノチューブ・グラフェン総合シンポジウム，

大），“フレキシブルマイクロ 3 軸力センサを用いた

名古屋大学，名古屋

足底と足側面に加わる力の計測”，第 27 回バイオエ

井ノ上泰輝（東京大学），大塚慶吾（東京大学），千足

ンジニアリング講演会，新潟昇平（東京大学），丸山茂夫（東京大学），“単層カーボ[419]

ンナノチューブのネットワーク構造制御のための操[409]

センサを用いたウェアラブル血圧計測デバイス”，日作方法”，第 47 回フラーレン・ナノチューブ・グラフェ

本機械学会第 6 回マイクロ・ナノ工学シンポジウム，

ン総合シンポジウム，名古屋大学，名古屋

島根

津島幸平（東京大学），曽田将来（東京大学），陳嘯（東[420]

おけるクロストークを低減可能な凸型マイクロセン“アルコール CVD 法による大面積単結晶グラフェン

サアレイ”，日本機械学会第 6 回マイクロ・ナノ工学

演会，北海道大学札幌キャンパス，北海道[411]

シンポジウム，島根[421]

瀬圭正 C，三木茂人 C，寺井弘高 C，田渕豊 A，石泰輝（東京大学），千足昇平（東京大学），丸山茂夫（東川豊史 A，宇佐見康二 A，中村泰信 A，D (A) 東大先京大学），“開口ナノチューブをテンプレートとした

端研，(B) 東大生産研，(C)NICT 未来 ICT，(D) 理研

単層カーボンナノチューブの繰り返し合成”，第 57

CEMS,“薄膜振動子と超伝導量子回路の結合系の構

回応用物理学会秋季学術講演会，北海道大学札幌キャ築”，日本物理学会第 70 回年次大会，早稲田大学早ンパス，北海道

稲田キャンパス大塚慶吾（東京大学），下村勇貴（東京大学）
，井ノ上

[422]

大院工）
，杉浦秀俊
（東大院工），福島康之（IHI 株式会京大学），“基板上の単層カーボンナノチューブナノ

社），百瀬健（東大院工），霜垣幸浩（東大院工），“モギャップの制御形成と電界放出”，第 48 回フラーレン・

ノメチルトリクロロシランを用いた SiC-CVD プロセ

ナノチューブ・グラフェン総合シンポジウム，東京

スにおける製膜種付着確率の詳細解析 (3)”，化学工

X. Chen (Univ of Tokyo), K. Tsushima (Univ of

学会第 80 年会，東京[423]学），“微細加工表面での濡れ転移 II”，日本物理学会

Tokyo), S. Chiashi (Univ of Tokyo), S. Mar uyama

第 70 回年次大会，早稲田大学[424]

Lebrasseur（東京大学），三田吉郎（東京大学），福山寛

anol”，第 48 回フラーレン・ナノチューブ・グラフェ（東京大学），“原子・分子修飾したグラフェンの低温

ン総合シンポジウム，東京大学，東京

電気伝導特性 Low Temperature Transport Properties

Y. Ikku, M. Yokoyama, M. Takenaka, and S. Takagi

of Graphene Modified by Atoms/Molecules”，第 6 回
低温センター研究交流会，東京大学（小柴ホール）
[425]

京大学）
，
“原子・分子吸着したグラフェンの伝導度

photonics platform”, 4th International Symposium on

測定 (II)Transport Properties of Graphene Decorated

Photonics and Electronics Convergence, Tokyo

by Atoms / Molecules (II)”，日本物理学会 第 70 回

曽根順治（東京工芸大学），“MOVPE 法による析出率

年次大会，早稲田大学[426]

シストロールナノインプリントを用いた反射防止構

一宮佑希，横山正史，竹中充，高木信一（東京大学），“小造の製作”, 2014 年度精密工学会秋季大会学術講演会，

型低クロストーク InGaAsP 細線導波路光スイッチの鳥取大学，鳥取県[427]

アシストロールナノインプリントを用いた光取出し藤田一慧（東工大），平島大輔（東工大），花村克悟（東フィルムの製造”，日本機械学会第 10 回生産加工・する研究”，第 35 回日本熱物性シンポジウム，東京

工作機械部門講演会，徳島大学，徳島県[428]

日紫喜賢太，長藤圭介，高橋賢，濱口哲也，中尾政之（東京大学），“ロール熱ナノインプリントにおけるA-A

朱 ? 峰，繁富（栗林）香織，蔡萍根，スバギョ・アグス，

成形状態のリアルタイム測定―第 2 報：回折格子形

173

末岡和久，岡嶋孝治（北海道大学），“マイクロパター状の成形”, 2015 年度精密工学会春季大会，東洋大学，

ン上に培養した単一細胞の細胞核の動態”，第 52 回

東京都

日野了介（中央大），中井亮仁（東大），土肥徹次（中央[429]

川添忠（東京大学），大津元一（東京大学），“ドレスト
光子フォノン援用アニールで作製された Si-LED 中のAppendix

工業大学

日本生物物理学会年会，札幌

VDEC2015_J.indb 173

長藤圭介，高橋賢，中尾政之（東京大学），“レーザ

道大学札幌キャンパス工大），“周期的チャネル構造表面の光学的特性に関[418]

長藤圭介，高橋賢，中尾政之（東京大学），“レーザア

ロー会，東北大学金属材料研究所

作製”，第 75 回応用物理学会秋季学術講演会，北海

[417]

中山和貴
（東京大学），松井朋裕（東京大学），福山寛（東es with 50- μ m-long phase shifters on III-V CMOSの検討”，東北大学金属材料研究所 松岡研研究フォ

[416]

中山和貴
（東京大学）， 松 井 朋 裕（ 東 京 大 学 ），Ericsingle-layer graphene and bi-layer graphene from eth-jection Mach-Zehnder interferometer optical switch-[415]

谷茉莉（お茶の水女子大学），奥村剛（お茶の水女子大Tokyo), M. Sota (Univ of Tokyo), R. Xiang (Univ of(The University of Tokyo),“Low-crosstalk carrier-in-[414]

嶋紘平（東大院工），佐藤登（東大院工）
，舩門佑一
（東

泰輝（東京大学），千足昇平（東京大学），丸山茂夫（東(Univ of Tokyo),“CVD synthesis of single-cr ystal[413]

野口篤史 A，山崎歴舟 A，安宅学 B，藤田博之 B，牧竹崎大輝（東京大学），海野貴徳（東京大学）
，井ノ上

大学，東京
[412]

遠藤優祐（中央大），土肥徹次（中央大），“血圧計測に京大学），千足昇平（東京大学），丸山茂夫（東京大学），
ドメインの成長”，第 57 回応用物理学会秋季学術講[410]

五嶋亮祐（中央大），土肥徹次（中央大），“マイクロ力2015/07/17 13:37

ドーパント分布の特徴”，第 62 回応用物理学会春季

[441]

鳴海紘也
（東大）
，杉本雅明 (AgIC 株式会社），清水信

学術講演会，東海大学，神奈川哉 (AgIC 株式会社）
，川原圭博
（東大）
，浅見徹（東大），

西岡克紘（東京大学），川添忠（東京大学），大津元一“銀ナノインクでの回路プロトタイピングにおける書（東京大学），“フォトンブリーディング効果によるき直し特性の計測”，電子情報通信学会ソサイエティ

Si-LED の偏光制御”，第 62 回応用物理学会春季学術

大会，徳島

[430]

講演会，東海大学，神奈川[442]

Hiroki Makino, Zhu Jing and Norio Tagawa Graduate

山口真生（東京大学），西岡克紘（東京大学），川添忠

School of System Design, Tokyo Metropolitan（東京大学），大津元一（東京大学），“レーサ ? ート ? ー

University,“A Study for High-Sensitive and Wideband

ヒ ? ンク ? による可視発光 Si-LED の開発”，第 62 回

FET-Based Ultrasound Receiver Directly Driven by

応用物理学会春季学術講演会，東海大学，神奈川

Piezoelectric Effect”，第 35 回超音波エレクトロニク

池川晶貴（東京大学），川添忠（東京大学）
，大津元一
（東

スの基礎と応用に関するシンポジウム，明治大学駿京大学），“ドレスト光子を用いた増幅型の Si 青 - 紫

河台キャンパス

[431]

[432]

外光検出器”，第 62 回応用物理学会春季学術講演会，
[433]

[443]

研究科 情報通信システム学域），“圧電効果直接駆動

田中肇（東京大学），川添忠（東京大学），大津元一（東による FET 型高感度・広帯域超音波受信器の検討”，京大学），赤羽浩一（NICT），山本直克（NICT),“ドレ第 29 回エレクトロニクス実装学会春季講演大会，東スト光子を利用した Si レーザー導波路の光増幅利得の評価”，第 62 回応用物理学会春季学術講演会，東[434]

京大学本郷キャンパス[444]

University of Tokyo),“Single carbon-nanotube pho-

山口真生（東京大学），水島彩子（東京大学），川添忠（東

tonics and optoelectronics”, The 48th Fullerenes-京大学），大津元一（東京大学），“熱拡散法による可Nanotubes-Graphene General Symposium, Tokyo,

術講演会，北海道大学，北海道

[436]

[437]

Japan
[445]

end quenching, and exciton-exciton annihilation in京大学），赤羽浩一（NICT），“ドレスト光子を利用しindividual air-suspended carbon nanotubes”, The 48th

た Si レーザーの超低しきい値化”，第 75 回応用物理

Fullerenes-Nanotubes-Graphene General Symposium,

学会秋季学術講演会，北海道大学，北海道Tokyo, Japan

野村航（東京大学），川添忠（東京大学），八井崇（東京[446](Institute of Engineering Innovation, The University of

ンエッチングによる半導体の表面損傷の修復”，第 62

Tokyo),“Stark effect of excitons in individual air-sus-

回応用物理学会春季学術講演会，東海大学，神奈川

pended carbon nanotubes”, The 48th Fullerenes-

南雲亮佑（東京大学），Felix Brandenburg（東京大学），

Nanotubes-Graphene General Symposium, Tokyo,
Japan
[447]

Ishii, X. Liu, T. Shimada, S. Iwamoto, Y. Arakawa,

62 回応用物理学会春季学術講演会，東海大学，神奈

Y. K. Kato,“Ultralow mode-volume photonic cr ys-

川

tal nanobeam cavities for high-ef ficiency coupling

南雲亮佑（東京大学），八井崇（東京大学），“ドレストto individual carbon nanotube emitters”, The 48th

光子エッチングを利用したナノダイヤモンドの発光

Fullerenes-Nanotubes-Graphene General Symposium,

制御”，第 7 回ナノフォトニクス学生研究講演会，東Tokyo, Japan[448]

Y. K. Kato (Institute of Engineering Innovation, The梨大），信定克幸（分子研），Fabrice Stehlin（フランス・

University of Tokyo),“Electroluminescence from indi-

IS2M），Olivier Soppera（フランス・IS2M），川添 忠（東vidual air-suspended carbon nanotubes within split-京大学），Daniel Bloch（フランス・パリ 13 大），東條

gate str uctures”, The 48th Fullerenes-Nanotubes-

エッチングにおける偏光および形状依存性に関するAppendix[440]

VDEC2015_J.indb 174

N. Higashide, M. Jiang, T. Uda, M. Yoshida, A. Ishii,

坪井俊樹（東京大学），八井崇（東京大学），坂野 斎（山賢（中央大），大津元一（東京大学），“ドレスト光子174

H. Machiya, R. Miura, S. Imamura, R. Ohta, A.

チングを利用したナノダイヤモンドの発光制御”
，第

京大学

A-A

M. Yoshida, Y. Kumamoto, A. Ishii, Y. K. Kato大学），大津元一（東京大学），“ドレスト光子フォノ大），Fedor Jelezko（ドイツ・ウルム大），“DPP エッ[439]

A. Ishii, M. Yoshida, Y. K. Kato,“Exciton dif fusion,

田中肇（東京大学），川添忠（東京大学），大津元一（東八井崇（東京大学），Anna Ermakova（ドイツ・ウルム[438]

Y. K. Kato (Institute of Engineering Innovation, The

海大学，神奈川

視発光 Si-LED の開発”，第 75 回応用物理学会秋季学[435]

牧野 紘樹（首都大学東京大学院，システムデザイン

東海大学，神奈川Graphene General Symposium, Tokyo, Japan[449]

M. Jiang, Y. Kumamoto, A. Ishii, M. Yoshida, T.

検討”，第 75 回応用物理学会秋季学術講演会，北海Shimada, Y. K. Kato (Institute of Engineering

道大学，北海道

Innovation, The University of Tokyo),“Gate-controlled

F. Brandenburg (University of Tokyo) and T. Yatsui

generation of optical pulse trains using individual(University of Tokyo),“Localized magnetic field

carbon nanotubes”, The 48th Fullerenes-Nanotubes-

induced by DPP”，第 6 回ナノフォトニクス学生研究講演会，慶應義塾大学，神奈川Graphene General Symposium, Tokyo, Japan[450]

A . P o p e r t , M . Yo s h i d a , Y. K . K a t o ( I n s t i t u t e

2015/07/17 13:37

of E n g i n e e r i n g I n n o vati o n , Th e U n i v e r s i t y of

[462]

Tokyo),“Trions in individual air-suspended carbon

京農工大学）“波長選択性熱輻射光源のための,
NiW

nanotubes”, The 48th Fullerenes-Nanotubes-Graphene

自立膜微細加工技術の開発”，第 6 回マイクロ・ナノ
工学シンポジウム，くにびきメッセ

General Symposium, Tokyo, Japan[451]

T. Uda, M. Yoshida, A. Ishii, Y. K. Kato (Institute[463]

長谷川哲也（東京大学），“単一の酸化チタンナノシー

Tokyo),“Bias-voltage induced absorption peaks in

トの絶縁・誘電特性”，日本ゾル ‐ ゲル学会第 12 回
討論会，つくば国際会議場

individual suspended carbon nanotubes”, The 48th[464]

M. Yoshida, Y. Kumamoto, A. Ishii, A. Yokoyama,トの絶縁・誘電特性”，第 75 回応用物理学会秋季学

T. Shimada, Y. K. Kato (Institute of Engineering

術講演会，北海道大学札幌キャンパス

Innovation, The University of Tokyo),“Spontaneous[465]

ノコーティングプロセスによる金ナノフィン光学位

nanotubes”，第 75 回応用物理学会学術講演会，北海相子”，第 75 回応用物理学会秋季学術講演会，北海

道大学（北海道札幌市）

道大学札幌キャンパス

A . I s h i i , M . Yo s h i d a , Y. K . K a t o ( I n s t i t u t e o f[466]

in individual air-suspended carbon nanotubes”，第 75

光学シンポジウム，東京大学生産技術研究所
[467]

大学）
，
“金属ナノグレーティングを用いた可視・紫市）

外光学位相子と可変メタマテリアルへの応用”，第 39

永村真也，石毛剛志，石橋孝一郎（電気通信大学），“く

回光学シンポジウム，東京大学生産技術研究所[468]

京農工大学），“熱駆動するプラズモニック Au ナノ

門倉智之助，磯村拓哉，小谷潔，神保泰彦（東京大学），

グレーティングの複屈折変調”，日本光学会ナノオプ“培養神経回路網における可塑性に対するノルアドレ

ティクス研究グループ 第 21 回研究討論会，山梨大

会，島根大学，松江市

学
[469]

榛葉健太，酒井洸児，小谷潔，神保泰彦（東京大学），

合金膜の電解めっき成膜と波長選択性楓への応用”，
電気学会センサ・マイクロマシン部門総合研究会，

電気学会電子情報システム部門大会，島根大学，松東京大学生産技術研究所[470]

金子翔一，榛葉健太，酒井洸児，小谷潔，神保泰彦（東京大学），“視床下部 ‐ 下垂体 ‐ 副腎系の in vitro 再収機構に関する検討”，電子情報通信学会 2014 年 12構築に向けた培養副腎細胞の活動評価”，電気学会電月 MW 研究会（マイクロ波研究会），青山学院大青山

田中幸美，門倉智之助，磯村拓哉，榛葉健太，小谷潔，

キャンパス
[471]

神保泰彦（東京大学），“神経新生 in vitro モデルの構

工大学）“熱バイモルフを利用したアクティブナノス
,リット光学位相変調器”，電気学会センサ・マイクロ

高山祐三（産総研），鈴木，満渕邦彦，神保泰彦（東京石井美帆，岩見健太郎，梅田倫弘（東京農工大学），“可視域におけるマイクロ軸対称偏光子アレイのためのの計測と制御”，第 53 回日本生体医工学会大会，仙金ナノスリット光学位相子”，電気学会センサ・マイ

台

クロマシン部門総合研究会，東京大学生産技術研究穴澤勇人，那順，岩見健太郎，梅田倫弘（東京農工大

所
[473]

Papichyaya Chaisakul（東京大学），Vladyslav Vakarin

光計測”，応用物理学会第 62 回春季学術講演会，東(institut d\ʼElectronique Fondamentale, Jniv.Paris-

A-A

海大学

Sud)，Delphine Marris-Morini (institut d\ʼElectronique175

志村崇，石井美帆，岩見健太郎，梅田倫弘（東京農工

Fondamentale, Jniv.Paris-Sud)，Jacopo Frigerio

大学）“熱駆動型金属ナノスリットを用いたマイクロ,(L-NESS, Politecnico di Milano)，Giavanni Isella

光学位相変調器”，第 31 回センサ・マイクロマシン(L-NESS, Politecnico di Milano)，Kaxumi Wada｛東と応用システムシンポジウム，くにびきメッセ京大学），Laurent Vivien (institut d\ʼElectronique

Appendix

VDEC2015_J.indb 175

マシン部門総合研究会，東京大学生産技術研究所[472]大学），“精密工学技術に基づく in vitro 神経回路活動学）“高効率熱光発電のための,
NiW 熱輻射光源の分[461]

志村崇，石井美帆，岩見健太郎，梅田倫弘（東京農築と空間パターン刺激に対する応答評価”，電気学会
電子情報システム部門大会，島根大学，松江市[460]

前田祐人（大阪大学）, 塩見英久（大阪大学）, 岡村康行
（大阪大学），“アウトフェーズ増幅器における電力回

子情報システム部門大会，島根大学，松江市[459]

岩見健太郎，那順，梅田倫弘（東京農工大学），“NiW“培養神経細胞の成熟過程における活動伝導の変化”
，
江市

[458]

志村崇，石井美帆，岩見健太郎，長﨑秀昭，梅田倫弘（東電子情報通信学会 H27 年総合大会，立命館大学

ナリン修飾作用”，電気学会電子情報システム部門大[457]

岩見健太郎，志村崇，石井美帆，梅田倫弘（東京農工

回応用物理学会学術講演会，北海道大学（北海道札幌

し歯型 MEMS 共振器の共振特性と蓄積エネルギー”
，

[456]

那順，岩見健太郎，梅田倫弘（東京農工大学）“NiW,
合金膜を利用した波長選択性熱輻射光源”，第 39 回Tokyo),“Exciton diffusion and related decay processes[455]

石井美帆，岩見健太郎，梅田倫弘（東京農工大学），“ナ

exciton dissociation and the Stark ef fect in carbon

Engineering Innovation, The University of[454]

小川大輔，赤塚公章，福村知昭，長田実，佐々木高義，
長谷川哲也（東京大学），“単一 Ti0.87O20.52? ナノシー

Tokyo, Japan[453]

小川大輔，赤塚公章，福村知昭，長田実，佐々木高義，

of E n g i n e e r i n g I n n o vati o n , Th e U n i v e r s i t y of

Fullerenes-Nanotubes-Graphene General Symposium,[452]

岩見健太郎，那順，穴澤勇人，河田晋弥，梅田倫弘（東2015/07/17 13:37

Fondamentale, Jniv.Paris-Sud),“18a-A18-1 Mid-龍太郎（産総研），“無線センサネットワーク端末のた

refractive index GeSi photonics for Telecommunication

めの微小圧力変化検出スイッチ”，第 31 回「センサ・applications”，題 75 回 応用物理学会秋期学術講演会，マイクロマシンと応用システム」シンポジウム，く北海道大学札幌キャンパス
張梓懿｛東京大学），八子基樹（東京大学），寿寛（東[474]

温度センサの開発”，第 52 回燃焼シンポジウム，岡田浩治（NTT)，福田浩（NTT)，和田一実（東京大学），

山
[486]

and Yuji Suzuki (Univ. of Tokyo),“Liquid Inter face

ムに関する研究”，題 75 回 応用物理学会秋期学術講

Behavior on Pillared Sur face with Implanted

演会，北海道大学札幌キャンパス

Charges”，第 6 回マイクロ・ナノ工学シンポジウム，

岡田光信（Astroscale Pte. Ltd.),”Can we remove space

松江
[487]

ケージ後に荷電された MEMS エレクトレット環境振- What project we have done”, 6th JAXA Space Debris

動発電器の試作”，第 6 回マイクロ・ナノ工学シンポWorkshop, JAXA 調布市

ジウム，松江岡田光信 (Astroscale Pte. Ltd.),“Astroscale の取り組

[488]

繁富香織（北海道大学），“マイクロプレートデバイス

講演会，北海道大学札幌キャンパス[489]

Jinno, Tomoyuki Yokota, Tsuyoshi Sekitani, Takao

ンポジウム，札幌

Someya,“銀フレーク・フッ素ゴム系伸縮性導体の永江剛典 1，彼谷高敏 1，中村幸登 1，野崎昭俊 1，

作 製 と 評 価 /Fabrication and Evaluation of Elastic

井 出 陽 一 1， 石 田 賢 治 1， 須 田 美 彦 1， 田 和 圭 子 2Conductor comprising of Silver Flakes and Fluorine(1. コニカミノルタ（株），2. 産総研），
“回折格子結合

Rubber”，第 75 回応用物理学会秋季学術講演会，北を用いた肝細胞癌マーカー (AFP) の免疫測定系の開染谷隆夫，“極薄フィルム基板上への有機光検出器の作製”，第 75 回応用物理学会秋季学術講演会，北海佐藤彰一（東京大学），中根了昌（東京大学），田中

tions”, 2014 年秋季第 75 回応用物理学会学術講演会，

縁膜を用いた低電圧駆動有機トランジスタ”
，第 75

北海道大学

回応用物理学会秋季学術講演会，北海道大学札幌キャ佐藤彰一（東京大学），中根了昌（東京大学）
，田中雅

[483]

Appendix[484]

VDEC2015_J.indb 176

ンパス
[492]

依田玲央奈，横田知之，関谷毅，染谷隆夫，“生分解

Hanle signals”, 2014 年秋季第 75 回応用物理学会学術性電極を用いた有機薄膜トランジスタ”，第 75 回応講演会，北海道大学

用物理学会秋季学術講演会，北海道大学札幌キャン

佐藤彰一（東京大学），中根了昌（東京大学）
，田中雅

パス
[493]

染谷隆夫，横田知之，関谷毅，関野正樹，“Flexible

ンルシグナルの起源”，第 19 回「半導体スピン工学

devices for biomedical electronics”，第 75 回応用物理の基礎と応用」研究会，東京大学本郷キャンパス武学会秋季学術講演会，北海道大学札幌キャンパス[494]

李元領，“フレキシブル電気化学薄膜トランジスタの風間涼平，高橋英俊，平川真之介，髙畑智之，松本潔，

生体医療応用”, 3 研究領域合同第 2 回公開シンポジウ

下山勲（東京大学），“羽ばたき機を用いた 8 の字羽ばム，コクヨホール 東京ショールーム 2 階

たき運動時の翼面圧力差計測”，ロボティクス・メカ176

甚野裕明，立花勇太郎，Kaltenbrunner Martin，横田知之，松久直司，関谷毅，染谷隆夫，“酸化チタン絶田先端知ビル 5 階武田ホール

A-A

道大学札幌キャンパス[491]

junctions measured with various magnetic field direc-

明（東京大学），“Fe/SiO2/Si 接合における三端子ハ[482]

北之迫浩輝，Martin Kaltenbrunner，横田知之，関谷毅，

学湘南キャンパス

明（東京大学），“Theoretical analysis of 3 teriminal[481]

海道大学札幌キャンパス[490]

発”，第 62 回応用物理学会春季学術講演会，東海大

雅明（東京大学），“3T-Hanle signals of Fe/SiO2/Si[480]

Naoji Matsuhisa, Mar tin Kaltenbr unner, Hiroakiを用いた細胞操作”，第 3 回蛍光イメージングミニシ型表面プラズモン共鳴励起増強蛍光分光 (GC-SPFS)[479]

横田知之，“ポリマー材料を用いた印刷可能なフレキ
シブル温度センサ”，第 75 回応用物理学会秋季学術

work, フジテレビ本社[478]

金善右，付乾炎，萩原啓，鈴木雄二（東京大学），“パッ- Who Astroscale isみについて”, the 55th world meeting at Fuji TV net[477]Yu-Chung Chen, Ki-Young Song, Kenichi Morimoto,

ための物理蒸着による窒化シリコンプラットフォー

debris ourselves?

[476]

李敏赫，鈴木雄二（東京大学），“MEMS ワイヤレス京大学），河合直行（東京大学），土澤泰（NTT)，山“18a-A18-5 チップ上における高密度波長多重通信の[475]にびきメッセ，松江
[485]

[495]

平田郁恵，石井智章，Ute Zschieschang，横田知之，

トロニクス講演会 2014, 富山市総合体育館，富山

栗原一徳，Hagen Klauk，関谷毅，高橋琢二，染谷隆夫，

高橋英俊，松本潔，下山勲（東京大学），“アリの登攀“ゲート絶縁膜表面電位による有機トランジスタのし時の床裏反力の計測”，日本機械学会 2014 年度年次

きい値電圧操作”，第 29 回エレクトロニクス実装学大会，東京電機大学北千住キャンパス，東京

会講演大会，東京大学 本郷キャンパス工学部 2 号館

海法克享（セイコーインスツル（株）），高橋英俊（東京教室大学），富松大（セイコーインスツル（株）
）
，小林健
（産
総研），松本潔，下山勲（東京大学），伊藤寿浩，前田[496]

横 田 知 之， 井 上 雄 介，Jonathan Reeder，Taylor
Ware，Voit Walter，関野正樹，関谷毅，染谷隆夫，

2015/07/17 13:37

“ポリマーを用いた高感度温度センサの生体・医療デバイス応用”，第 62 回応用物理学会春季学術講演会，
[497]

大学
[509]

ロパスクラウス（ゲッティンゲン大）
，芦原聡
（東京大

横田知之（東京大学），“羽毛よりも軽いヘルスケアセ

学），“中赤外超短パルスの共鳴増強を利用した光電ンサ向け有機トランジスタ回路”，第 24 回 MEMS

界電子放出”，日本光学会年次学術講演会 OPJ2014，

講習会「ロボット産業，新産業革命インダストリー 4.0
における MEMS/ センサへの期待」，一般財団法人マ[498]

7aB8, 筑波大学東京キャンパス[510]にプラズモン共鳴を有する金属ナノロッドを用いた

横田知之（東京大学），“有機エレクトロニスの生体・分子の光学応答の増大”，日本光学会年次学術講演会

医療デバイス応用”，応用物理学会有機分子・バイオ

OPJ2014，7pP7, 筑波大学東京キャンパス[511]

Echternkamp，Claus Ropers（ゲッティンゲン大），“中ニスの開発最前線～，東京大学山上会館大会議室

赤外超短パルスを用いた金ナノロッドからの光電界

永友翔，川俣勇太，石川靖彦（東京大学），“レーザー電子放出”，第 75 回応用物理学学術講演会，17p-C1-

性能化”，第 75 回応用物理学会秋季学術講演会，北

[501]

[504]

[505]

[506]

[507]

グエンビンキエム（東京大学大学院情報理工学系研究科），松本潔（東京大学 IR T 研究機構）
，下山勲
（東京

Sho Nagatomo, and Yasuhiko Ishikawa（ 東 京 大

大学大学院情報理工学系研究科，東京大学 IR T 研究学），“Narrowing of direct bandgap in Ge induced by機構），“可変周波数アンテナのための大変形貫通流

micro-mechanical stress”，第 33 回電子材料シンポジ

路型液体アクチュエータ”，第 32 回「センサ・マイ

ウム，ラフォーレ修善寺

クロマシンと応用システム」シンポジウム，朱鷺メッ

宮坂祐司，石川靖彦（東京大学），“SiGe と Ge のヘテ

セ（新潟コンベンションセンター）
中村勇貴，松下智紀，近藤高志（東京大学工学部），“AlGaAs/AlOx 高屈折率差 U 字導波路における第二宮坂祐司，石川靖彦（東京大学），開達郎，岡﨑功太，

高調波発生の位相整合特性”，第 62 回応用物理学会

武田浩太郎，土澤泰，山田浩治（NTT 先端集積デバイ

春季学術講演会，東海大学湘南キャンパス[514]

楢崎亮太，松下智紀，近藤高志（東京大学工学部），“周京大学），“Ge/SiGe ヘテロ接合アバランシェフォト

期空間反転 AlGaAs の As2 を用いた MBE 成長”，第ダイオード”，第 62 回応用物理学会春季学術講演会，

62 回応用物理学会春季学術講演会，
東海大学湘南キャ

東海大学

ンパス

東垂水直樹，石川靖彦（東京大学），“Ge の顕微フォ[515]

Rajdeep Gautam（ 横 浜 国 大 ）, Shinaro Ishihara（横

トルミネセンスにおける励起光強度密度の影響”，第浜 国 大 ）, Hiroyuki Homma（ 横 浜 国 大 ）, Redouane

62 回応用物理学会春季学術講演会，東海大学

Katouf（ 横 浜 国 大 ）, Taro Arakawa（ 横 浜 国 大 ）,芦原聡（東京大学），“中赤外超短パルス電場の共鳴増and Yasuo Kokubun（ 横 浜 国 大 ），“Thermo-Optic

強と光電界電子放出”，日本光学会光波シンセシス研

Silicon Microring-Enhanced Mach-Zehnder Switch”,

究グループ主催 第 21 回研究会，九州大学

Inter national Symposium on Highly-Controlled

芦原聡（東京大学），“赤外パルス電磁場の共鳴増強とNano- and Micro-Scale Functional Surface Structures

非線形光学応用”，一般社団法人電子情報通信学会

for Frontier Smar t Materials 2014, Kanto Gakuin

超高速エレクトロニクス第 5 回研究会，熱海

University

草史野（東京農工大学），エヒテルンカンプカタリナ，[516]

Taiju Ushiyama（横浜国大）, Joo-Hyong Noh（関東学ロパスクラウス（ゲッティンゲン大），芦原聡（東京大院 大 学 ）, and Taro Arakawa（横浜国大），“Design学），“金ナノロッドによる中赤外超短パルス電場のof Compact Polarization Beam Splitter Based on

共鳴増強と光電界放出”，第 62 回応用物理学会春季

Semiconductor Multi-Width Multimode Interference

学術講演会 11a-A12-1, 東海大学

Device”, Inter national Symposium on Highly-

竹上明伸，草史野，生嶋健司（東京農工大学），芦原Controlled Nano- and Micro-Scale Functional Surface

聡（東京大学），“ナノロッドアレイによる赤外域でのStructures for Frontier Smart Materials 2014, Kanto

電場増強と表面増強赤外吸収”，第 62 回応用物理学

Gakuin University

A-A

Naomichi Kawasaki（ 横 浜 国 大 ）, Makoto Kaneko

177

[517]

萬大輔，草史野（東京農工大学），田山純平，西弘泰，（ 横 浜 国 大 ）, Joo-Hyong Noh（ 関 東 学 院 大 ）, and立間徹，芦原聡（東京大学），“近赤外域に共鳴をもつ

Taro Arakawa（ 横 浜 国 大 ），“Tunable Multimode

金ナノロッドの合成とその非線形光学応答の評価”，

Interference Coupler Based on Electrorefractive Index

第 62 回応用物理学会春季学術講演会 13p-P3-9, 東海

Change in Multiple Quantum Well”, International

Appendix

VDEC2015_J.indb 177[513]

サイエンスプラザ 2014, NTT 物性科学基礎研究所

会春季学術講演会 13p-P3-8, 東海大学[508]

野田堅太郎（東京大学大学院情報理工学系研究科），

Akinobu Fujimoto, Tatsuji Kaiwa, Gaku Hodoshima,

ス研，NTT ナノフォトニクスセンタ），和田一実（東[503]6, 北海道大学
[512]

海道大学

ロ接合を用いた受光デバイス ? 断崖を入口に ?”, NTT[502]

草史野（東京農工大），芦原聡（東京大学），Katharina

福祉分野に貢献する次世代ウェアラブルエレクトロ

アニールを用いた Si 上 Ge pin フォトダイオードの高[500]

萬大輔（東京農工大学），芦原聡（東京大学），“赤外域

イクロマシンセンター・新テクノサロン

エレクトロニス科会 3 月研究～医療・医療・バイオ・[499]

草史野（東京農工大学），エヒテルンカンプカタリナ，

東海大学湘南キャンパス

2015/07/17 13:37

Symposium on Highly-Controlled Nano- and Micro-[526]

Scale Functional Surface Structures for Frontier Smart郎（横浜国大），“幅多モード干渉カプラを用いた小型

Materials 2014, Kanto Gakuin University

偏波分離器の設計”，電子情報通信学会光エレクトロ

Taiju Ushiyama（横浜国大）, Joo-Hyong Noh
（関東学

[518]

院 大 ）, and Taro Aarakawa（ 横 浜 国 大 ），“Proposal

[519]

牛山大樹
（横浜国大），盧柱亨（関東学院大），荒川太

ニクス
（OPE）
研究会，熱海[527]

宮本富成（横浜国大）, 梅原周（横浜国大），小林広樹（横of Compact Polarization Beam Splitter Based on

浜国大）, 谷口理一
（横浜国大）, カトフ・レドワン（横Semiconductor Multimode Interference Device”, The浜国大）, 荒川太郎（横浜国大）, 國分泰雄
（横浜国大），

15th IUMRS-International Conference in Asia (IUMRS-“量子井戸マイクロリングレーザの隣接波長を用いた

ICA 2014), Fukuoka University

全光インバータの動作条件の検討”，電子情報通信学

Naomichi Kawasaki（横浜国大）, Joo-Hyong Noh（関会光エレクトロニクス研究会，熱海

東学院大）, and Taro Aarakawa（横浜国大），“Electro-

[528]

早坂伸之
（横浜国大），池原広樹（横浜国大），荒川太

Optic Tunable Quantum Well Multimode Interference郎（横浜国大），國分泰雄（横浜国大），“チェビシェフ

3-dB Splitter for High-Extinction-Ratio Mach-条件を用いた 4 次直列結合異径リング波長選択スイッ

Zehnder Modulators”, The 15th IUMRS-International

チの損失を考慮した設計”，第 75 回応用物理学会秋季学術講演会，北海道大学

Conference in Asia (IUMRS-ICA 2014), Fukuoka
University[529]

本間洋行（横浜国大），Rajdeep Gautam（横浜国大），

H. Honma（ 横 浜 国 大 ）, R. Gautam（ 横 浜 国 大 ）, T.

荒川太郎（横浜国大），國分泰雄（横浜国大），“インター

Arakawa（ 横 浜 国 大 ）, and Y. Kokubun（ 横 浜 国 大 ），リーブ型 PN 接合を有するシリコンマイクロリング“Theoretical Analysis of Silicon Microring Resonator-

装荷型マッハ・ツェンダー光変調器の解析”，第 75

Loaded Mach-Zehnder Optical Modulator with

回応用物理学会秋季学術講演会，北海道大学[520]

Interleaved PN Junctions”, International Symposium

[521]

早坂伸之
（横浜国大），池原広樹（横浜国大），荒川太on Materials Science and Surface Technology (MSST)郎（横浜国大），國分泰雄（横浜国大），“4 次直列結合

2014, Kanto Gakuin Univ.

異径リング波長選択スイッチのチェビシェフフィル

M. Kaneko（ 横 浜 国 大 ）, N. Kawasak（横浜国大）

タ条件を用いた設計”，電子情報通信学会光エレクトi, J.-H. Noh（ 関 東 学 院 大 ）, and T. Arakawa（横浜国

ロニクス研究会，東京大 ），“Compact Tunable 1 × 2 Optical Multi-Mode

[522]

[530]

[531]

金子慎（横浜国大），川崎直道（横浜国大），盧柱亨（横Interference 3 dB Coupler Using Tapered Structure”
,

浜国大）
，荒川太郎
（横浜国大），“テーパー構造を有International Symposium on Materials Science andする電界制御型分岐比可変多モード干渉カプラーのSurface Technology (MSST) 2014, Kanto Gakuin Univ.

損失低減の検討”，第 62 回応用物理学会春季学術講K. Hori（ 関 東 学 院 大 ）, S. Inoue（ 関 東 学 院 大 ）, M.
Nishimura（ 関東学院大）, T. Arakawa（ 関東学院大）,演会，東海大学[532]

and Y. Kokubun（ 関 東 学 院 大 ），“Design of Low-

堀健人
（横浜国大），西村真樹（横浜国大），荒川太郎（横
浜国大）
，國分泰雄
（横浜国大），“マイクロリング装

Voltage Double Microring Resonator-Loaded Mach-

荷型マッハツェンダー 2 × 2 光スイッチの設計”，第Zehnder Optical Switch”, International Symposium on

62 回応用物理学会春季学術講演会，東海大学

Materials Science and Surface Technology (MSST)
2014, Kanto Gakuin Univ.
[523]

N. Hayasaka（ 関 東 学 院 大 ）, H. Ikehara
（関東学院

4.

著書

大）, T. Arakawa（ 関東学院大）, and Y. Kokubun（関[1]

山本綱之，" 高効率な RF-DC 変換回路と無線 LAN 電

東 学 院 大 ），“Design of Quadruple Series-Coupled

波を利用した環境発電，" ウエアラブル・エレクトロ

Quantum Well Microring Wavelength-Selective

ニクス通信・入力・電源センサから材料開発，応用

Switch Considering Chebyshev Condition for Optical

事例，セキュリティまで，第 1 章第 3 節，pp.73-83,

Communications”, Inter national Symposium on
Materials Science and Surface Technology (MSST)
2014, Kanto Gakuin Univ.
[524]

株式会社エヌ・ティー・エス，2014 年 6 月．
[2]磁波利用の環境発電向け微小電力用整流回路を詳解

S. Ishihara（横浜国大）, T. Arakawa（横浜国大）, and Y.

～，" Electronic Jounal Archives, no.1269, pp.1-96, 株

Kokubun（横浜国大），“Design of Silicon MicroringEnhanced Mach-Zehnder Interferometer Biosensor”,

A-AInternational Symposium on Materials Science and

式会社電子ジャーナル，2015 年 2 月．
[3]Appendix[525]

VDEC2015_J.indb 178

川崎直道（横浜国大），金子慎（横浜国大），盧柱亨（関東学院大），荒川太郎（横浜国大），“電界制御型多重量子井戸分岐比可変多モード干渉カプラー”，電子情報通信学会光エレクトロニクス（OPE）
研究会，熱海電磁波を利用する環境発電と RF-DC 変換回路，月刊機能材料，vol.34, no.5, pp.19-27, 株式会社シーエム

Surface Technology (MSST) 2014, Kanto Gakuin Univ.

178

山本綱之，" 微弱電磁波の電力変換技術徹底解説～電シー出版，2014 年 5 月．
[4]

Ken Saito, Minami Takato Yoshifumi Sekine andFumio Uchikoba "Silicon Micro Robot with Neural
Networks" IGI Global, Handbook of Research on
Advancements in Robotics and Mechatronics, pp.18-35,

2015/07/17 13:37

2014.12.
[5][3]

Asai T. and Peper F., "Explorations in Morphic

山 義 雄， 大 森 敏 弘， 舘 村 卓 : 口 腔 セ ン サ，Architectures," Emerging Nanoelectronic Devices,

WO2013/085038 (2012/12/07)

Chen A., Hutchby J., ZhirnovV, and Bourianoff G., Eds,

[4]

Wiley, New Jersey（2015）.
[6]

WO2013/105449 (2012/12/27)
[5]

[9]

橋 英俊，石津 光太郎，本多 祐仁 : ガスセンサ，

Iniewski I., Eds., CRC Press（2014）.

201280060964.4/WO2013/105450 (2012/12/27)

大野雄高，" 透明で柔軟なオールカーボン電子デバイ[6]大野雄高，"True Nano の世界：カーボンナノチュー

下山 勲，松本 潔，グェン ビン キェム（出願中）:，
2013032003/2014163963 (2013/2/21)[7]

下 山 勲， 松 本 潔， 野 田 堅 太 郎， グ ェ ン ビ

ブ：特異な物性を活かした電子デバイス "，パリティ

ン キ ェ ム， デ ィ ン ホ ア ン ジ ャ ン （: 出願中），

29, 18-21（2014）.

2013032004/2014163964 (2013/2/21)

大野雄高，"CNT 薄膜による柔軟で透明な集積デバイ[8]スの開発 "，カーボンナノチューブ応用最前線，シー
大野雄高，" カーボンナノチューブ薄膜で実現した柔下山 勲，松本 潔，グェン ビン キェム，グェン ミン
ジューン，ファン ホアン フォン（出願中）:，PCT/

エムシー出版 , 311-317 (2014).
[10]

下 山 勲， 松 本 潔， 菅 哲 朗， 竹 井 裕 介， 高Circuits for Emerging Applications, Wojcicki T. andス "，応用物理 84, 142-145（2015）.
[8]

下 山 勲， 松 本 潔， 竹 井 裕 介， 高 橋 英 俊， 氣駕 昇， 本 多 祐 仁 : ガ ス セ ン サ，201280060963.X/

Asai T., "Memristor-CMOS-hybrid synaptic devices
exhibiting spike-timing-dependent plasticity," VLSI:[7]

下山 勲，松本 潔，竹井 裕介，野田 堅太郎，外JP2013/084804/WO2014/104163 (2013/12/26)[9]下山 勲，松本 潔，竹井 裕介，稲葉 亮，ユクァ

軟で透明な集積回路 "，マテリアルステージ 14, 54-57

ン ヒ ョ ン， 本 多(2014).

PCT/JP2013/084795/WO2014/104156(2013/12/26)[10]

祐 仁， 今 本

浩 史（: 出願中），

下山勲，松本潔，高畑智之，菅哲朗，竹井裕介，野田堅太郎，阮平謙（東京大学），安食嘉晴，唐木幸一

5.

特許

[1]

F. An, L. Chen, X. Zhang, H. J. Mattausch, LVQ neural２０１２－４７０５７/ 特開２０１３－１８０１２０

network, Japan patent application No. 2015-034063.

(2012/03/02/2013/09/12)[2]

束原，" 複素型直交変調器，複素型直交復調器及びこれらに用いる直交ミキサ，" 特許 5574293 号，2014 年
7 月 11 日登録（オリンパス株式会社）: 撮像装置及び撮像方法，特願[11]

下山勲、松本潔、野田堅太郎、グエンビンキェム、
グエンタンヴィン、ディンホアンジャン、ファン
ホアンフォング（東京大学）（: 出願中）， 特 願 2014011704(2014/01/24)

A-A
179

Appendix

VDEC2015_J.indb 179

2015/07/17 13:37

B.
B. 1

VDEC の利用規程・申し込みガイド

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

待している．従って，利用でトラブルが起こったときには研究室や学校のネットワーク管理者と十分連絡をとって，問題を切りわけながら対処することが勧められる．

B. 2

まずはじめに

1.

CAD ツールの共同利用

2.

VLSI 試作サービスの共同利用

3.

CAD ツール講習会（8 – 9 月・3 月）

育を除く全ての申込や問い合わせには，VDEC の WEB

4.

社会人リフレッシュ教育（12 月 – 1 月，学生も参加

ページ http://www.vdec.u-tokyo.ac.jp/ を用いている．一

可能）部のページは秘密等が含まれるため，WEB アクセス用

5.

VLSI デザイナーフォーラム（若手の会）

アカウント・パスワードならびにアクセスしているマシ

6.

大型装置利用ンの Internet Protocol（IP）アドレスによって制限をかけ

VDEC からのおしらせ，また講習会・リフレッシュ教ている．
CAD ベンダー，試作会社等のアカデミック向けの協

従って，VDEC を利用したい場合，前もって教員によ

力により，それぞれのサービスを大幅なアカデミック

るアカウントの申請が必要である．登録は無料．資格のディスカウントで提供している．VDEC 設立以来，こ審査を行うため十分な（サービス開始前 1 ヶ月以上）
時間

れまでの実績では，CAD の利用・CAD 講習会は無償，

的余裕をもって，申込をお願いしたい．申込から概ね数

LSI 試作サービスは海外での類似サービスの半額以下，週間が経過した後，WEB ページアクセス用のアカウン

大型装置は消耗品実費負担のみとなっている．見返りとトとパスワードが発行される．アカウントは，半角英大

して，ユーザには VDEC を利用する「顧客」ではなく，

文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

VDEC と一緒になってサービスを向上させる「主体」としての自己研鑽と協力を期待している．全国の研究室が申込で特に注意する点は，VDEC の WEB にアクセバーチャルな一つの研究室として助けあいができるようスしたい研究室のマシンの IP アドレスを入力するこな状況を理想とし，限られたスタッフの中，日々支援活とである．学校の中にあるマシンからのみアクセス

動を行っている．

を許可しており，プロバイダーのアドレスならびに，サービスの対象は基本的には，大学・高専であり，端Proxy サーバのアドレス登録は禁止する．入力の際は，的にはメールアドレスとして「．ac.jp」を持つ教員と，

133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半その研究室内の教職員と学生を対象とする．それ以外の角」の英数字で，「，」（半角カンマ）で区切って，途中改研究所の利用や，企業との共同研究については個別の判行を入れずに入力する．また，ここで入力するアドレス

断を要する．特に CAD ツールについては CAD ベンダー

は，
「ネットワークの外部から見えるアドレス」であるとのライセンス規定に抵触しないよう細心の注意が必要

ことに注意する．特に，NAT（IP masquerade というプであるため，VDEC の担当者
（vdec@vdec.u-tokyo.ac.jp）

ログラム名で呼ばれることもある．機能としては NATに必ず相談いただきたい．その他のサービスについてはが正しい．）で研究室内をローカルネットワークにしてい

VDEC の裁量範囲が広くなるので可能性が高くなるが，る場合は，NAT サーバのアドレスを入力する．よくあ

こちらもあらかじめ相談いただきたい．企業との共同研

る間違いとして，ローカルネットワークの IP，例えば究については，少なくとも非営利，アカデミック側が「192.168.X.XX」を登録したためアクセスできなくて困っ

51％以上のイニシアチブを取る研究であることが必要でている例がある．

ある．

A-B
180

ネットワークが変更になるとか，研究室のマシン増設

Appendix

また，CAD の申込や試作申込，装置利用申込など，などで IP アドレスを変更する場合は同じく，申込のペー契約にかかわる作業は全て，代表の教員の方々に行ってジから「登録内容変更」を行う．特に，古い IP が使えいただくことをお願いしている．研究室のメンバが代理なくなるといった大幅なネットワークの変更がわかってで行うことも現実には可能であるが，その場合もあくまいる場合は，まえもって新旧両方のアドレスを登録してで教員の了解をとり，代理としての心構えで望んでいた

おく．万一アクセスできなくなった場合は，「新規登録」

だきたい．

を行い，同じ E-Mail アドレスを入力することで上書き

VDEC の シ ス テ ム は，Internet と Unix operating

変更が可能である．

system の上になりたっているので，Internet の仕組やUnix についての素養はあらかじめ付いていることを期

VDEC2015_J.indb 180

2015/07/17 13:37

ので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

B. 3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソ
図 B. 1

VDEC ホームページのインデクスフレーム

フトウェアは，VDEC の VLSI 試作以外のアカデミック
用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．LSI

図 B. 2

アカウント登録・変更ページの入口の設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボラン
ティアにより，充実のための努力が払われている．ボラ
ンティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEB
アカウントが必要である）．NDA 事項を了解いただき
サイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
申請時に WEB から入力する内容は以下のとおり．
• ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を選
んでチェックする）．
• 利用する研究室所有ワークステーションのホストネーム（VDEC，端的には usr1 から名前→ IP アドレスの解決ができる，「.ac.jp」で終わるホスト名であることが条件．）

図 B. 3

アカウントの新規登録の注意点【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない• IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること

A-B• DHCP サーバにより動的に割り当てられた IP アドレ

181

スやローカルアドレスなどは登録できない（しても意• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためである

VDEC2015_J.indb 181

図 B. 4

CAD 利用申込フォームの「ライセンス数の登録」

Appendix

味が無い）

パート記入における注意点

2015/07/17 13:37

ソフトウェアの CDROM（メディア）について，VDECの創設期においては，
メディアを近隣の研究室で「回覧」しないこと（情報漏洩の観点から）．
2.

していたが，インターネットの発達により回線が豊富になったので，現在では CD に書き込める ISO イメージ

リストの更新は頻繁におこない，卒業生へのメール
配信は速やかに停止すること．特に 4 月に注意．

3.

メールをする前に，あらかじめ CADuser ML の過ファイルで提供している．VDEC ホームページの「ライ去記事検索が WEB からできるので，類似の質問がセンスファイルの配布 > ここから」からダウンロードで無いかどうか検索してから投稿すること．

きるようにある．当然ながら，VDEC のユーザアカウン

4.

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，トとパスワードが必要となるため，CAD を申請してか

CADuser に送ってはならない．各試作のメーリン

ら数週間程度の時間差が必要となるであろう．

グリストに送ること

メディアをダウンロードした後，プログラムをインス

5.

問題解決したら，問題，原因，解決法をまとめて投トールし，初期設定ファイルを整備する．特に，ライセ

稿すること（必須ではないが，ネット利用のエチケッ

ンスファイルは WEB 経由で別途取得の上設定するか，トといえる）．

環境変数 LM_LICENSE_FILE 等を（ライセンスサーバのポート番号）@（ライセンスサーバ）の形式で設定する．
また，/etc/hosts ファイル等を設定し，ライセンスサー
バを「ローカルのネットワーク相当でアクセスできるよ
うに」する．端的には，手元のワークステーションにおいて，例えば「vdec-cad1」と指定するだけで，FQDN
形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア
ドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラ

図 B. 5

CAD 利用者メーリングリスト登録における注意点

イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，ライセンスは年度単位で申込みを受けつけしている．

VDEC または地域拠点校のどちらかのライセンスサーバ

各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

がメンテナンス等の事情により停止している場合でも，末に，CADuser ML と WEB 上に，次年度の CAD 利用

稼働中のもう一方のライセンスサーバを選択することに申込案内が出るので忘れずに申込する．4 月中は移行期

より CAD を実行することが可能である．また，ライセ

間として前年度申込のライセンスも有効にしてあるが，ンスサーバの認証は，CAD ツール起動後も数分おきに4 月末に切れるため，そのときになって慌てる例が毎年行われるので，CAD ツールを実行中は常時ライセンス発生している．
「永久ライセンスではない」ことに十分サーバとの通信が可能な状態にしておかなければならな

ご注意いただきたい．

い．
また，
ファイアーウォールを使用しているネットワー
ク環境では，VDEC の Web サーバと VDEC および地域拠点校に対して，ライセンス認証用の特定のポートを空

A-B
182

【毎月注意を払うべき点．熟読必須．
】
1.

VDEC では，CAD を使用できる計算機のリスト（ア

ける必要がある．この場合，各大学・高専のネットワー

クセスリストと呼ぶ）を半年毎に更新している．こク管理者と相談すること．

のとき DNS の逆引きができなくなっていた等の何

初期設定等はやり方を一度経験すれば簡単である

らかの不具合で，アクセスリストに自分の計算機がが，はじめてのときは様々な問題が起こることもある．

登録されない場合がある．その場合，CAD が使え

VDEC に対する大幅なアカデミックディスカウントのなくなるので，アクセスリスト更新前に対処する

引き換えとして，各研究室は CAD ベンダーによる直必要がある．サーバの停止は，全国ユーザに影響が接のサポートを受けられない．かわりに VDEC では，及ぶため頻繁には行えないので，万が一アクセスリ「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意

ストの不備に気づかなかった場合は，最悪半年以上している．質問はこちらのメーリングリストを利用いた

CAD が使用できなくなる．

だきたい．CAD を利用する研究室の構成員のどなたで

2.

以上の理由で，VDEC から「CAD のアクセスリス

Appendix

も投稿，返答してよい．CADuser ML の注意点は以下のトを更新します」というアナウンスがあった場合，とおり．

必ずチェックを行い，自分のコンピュータが登録さ1.

れていることを確認しなければならない．

WEB ページから，利用するメンバの E-Mail アドレ
スを登録すること．特にその際，「．ac.jp」で終わるアドレスを利用し，メールはプロバイダ等に転送

VDEC2015_J.indb 182

3.

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad_access_list.html である．ブックマー

2015/07/17 13:37

クを強くお勧めする．
IP アドレス（ホスト名）registered という表示が出

4.

ていれば登録されている．
false（false（ホスト名）） FAIL という表示が出てい5.

れば登録に失敗しているので，原因を探る．
一般的に，DNS の逆引き
（ホスト名から IP アドレスを引く）に失敗していることが多い．
研究室のネットワー
ク管理者とも相談して，VDEC のサーバから，当該ホス

図 B. 6

VLSI 試作メーリングリスト登録ページの注意点

ト名の逆引きができるまで原因の除去を行う．

B. 4

VLSI 試作サービスの共同利用うである確信を持っておくことは最低限必要であろう．
デザインの提出は指定された VDEC ページから行う．

VLSI 試作サービスは，教育研究目的に限って認めら提出時に VDEC 側で最終 DRC を実行する．ここでエラー

れる．WEB ページに本年度のランが掲示され，数ヶ月が出たチップは提出できない．必ず自分の環境で DRC

前から試作が申込可能になり，リンクが張られる．まず，フリーにしてからチップを提出すること．

試作会社の持つ機密情報に対する NDA 契約を行う．こ提出〆切は月曜日に設定されていることが多いが，でれは VDEC ホームページの「試作関係 > 試作案内 > 機

きる限り余裕をもって，前の週などに提出をいただきた

密保持契約（NDA）の文面」より，希望プロセスの NDAい．また，月曜日に締め切った後，VDEC 側でさらにデにサインして VDEC に郵送し，VDEC 側で手続き終了

ザインルールをチェックしている．この際本来出てはい

後に NDA 締結となり，設計規則やライブラリにアクセ

けないエラーが出ることがあり，出た場合設計者に修正スできるようになる．設計規則は WEB 経由のアクセスのお願いを連絡するので，提出したからといって安心せならびに，WEB での公開を禁止している会社の場合はず，1 週間ほどは VDEC からの連絡に注意願いたい．

CDROM 等で送付される．NDA の対象は教員であるが，デザイン提出から数ヶ月後に，VLSI チップが納品さ

研究室の職員・学生にも同じ NDA が適用されるため，れ，請求書も送付されるので，遅滞なく支払をお願いす

取扱には細心の注意を支払っていただきたい．尚，秘密る．

保持契約内容は，以降の同一プロセスによるチップ試作
全てにおいて有効である．

B. 5

CAD ツール講習会

試作申込はデザイン提出〆切日の 6～3 ヶ月前，キャCAD ベンダーとの契約により，個々のサポートは提ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ供しないかわりに，毎年 2 回，夏と春と CAD 講習会をたキャンセルには，原則として試作代金をお支払いいた

開催している．夏は基本的に東京大学の武田先端知ビル

だくので注意いただきたい．特にはじめて試作に参加さセミナー室において，春は各地方の拠点校を中心としてれる場合は，1 ヶ月前には回路ができているくらいの，開催される．まずはこういった講習会に参加して，大体余裕をもったスケジュールを組まれることを強くお勧めの知識を付けてから実際の試作なり CAD 利用を行うこする．

とをお勧めしている．アナウンスは CADUser メーリン

VLSI 申込フォームの入力に関する注意点（図 5. 8）• 希望チップ寸法の項目のチェックボックスを必ずチ ェ ッ ク し た 上 で 希 望 チ ッ プ 数 を 入 力 す る こ と．
チェックを行わないと入力した数字は無効となる• チップ数入力には半角数字を用いる

グリストで流れる．また，申込は，VDEC の WEB ペー
ジから行う．

B. 6

社会人リフレッシュ教育

CAD ツール講習会からさらに進んだ形で，Verilog

設計に関する問い合わせについては，各試作についてである回路を実際に設計し，レイアウト合成したり，

メーリングリストを用意してあるので，設計者全員のFPGA による実験を行う「ディジタルコース」，アナロ

メールアドレスを登録する．
「．ac.jp」で終わるアドレ

グ回路のレイアウトやシミュレーションを体験したりす

スであり，プロバイダに転送をしないよう注意願いたい．

る「アナログコース」，「RF」コースならびに一線の研これらメーリングリストの過去記事検索もできる．

究者による設計事例の講演会などを企画している．12
月～1 月に開催し，有料である．社会人を主に対象としDesign Rule Check ファイルでチェックを行い，エラーているが，申込数に余裕がある場合学生の参加も歓迎しフリーになったものを提出する．また，シミュレーショ

ている．

ンはもちろんのこと，レイアウトが回路図と同等である
ことを確認する Layout Vs Schematic（LVS）チェックを通しておいて，提出しようとする回路が本当に動作しそ

VDEC2015_J.indb 183

B. 7

A-B
183

Appendix

レイアウトを設計した後，VDEC が提供する最新のデザイナーフォーラム（若手の会）

毎年 6 月頃，VDEC を利用する若手が合宿を行い，最2015/07/17 13:37

近の動向や研究内容について話しあう機会を設けている．発足当初の「若手」の定義は年齢が 5 ビット．最近の定義は「自分は若手だと思っている学生・教職員」であるので積極的な参加をお待ちしている．

B. 8

大型装置利用

公開の対象は教員であり，研究室メンバは教員の代理として責任をもって使っていただく．
利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能
数回のトレーニングを受けて免許を持てば自分一人で利用可能

LSI テスターや，EB 装置など，公開可能な装置につVDEC 専任・協力教員のサポートスタッフ数に限りがいては，利用の案内を WEB ページに掲載している．そあるので，免許保持者に積極的な教育をお願いすることの手順に従って利用方法の学習と申請を行う．基本的ながあるので，協力いただきたい．

スタンスは以下のとおり．

A-B
184

Appendix
VDEC2015_J.indb 184

2015/07/17 13:37

C.  IP データベースの整備
設計資産の再利用のために，VDEC では Web 上での者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている（http://

平成 12 年度から平成 14 年度の 3 年間，
（株）
半導体理

www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C. 1）．本デー

工学研究センター（STARC）との共同研究として IP プ

タベースの利用対象は，IP 登録に関しては VDEC ユー

ロジェクトを行ってきたが，その最終成果として IP 開ザに限定しているが，IP 利用に関しては任意対象となっ発グループの各参加者へ完成 IP の登録を働きかけ，上ている．本データベースに関しての VDEC の役割は，

記データベースによって公開を行っている．

IP のカタログデータの整理，公開および登録者－利用

現在までに登録済みの IP を表 C. 1 に示す．

図 C. 1

表 C. 1

VDEC LSI IP Web データベースの例

VDEC LSI IP データベースに登録済みの IP（平成 24 年 3 月現在）

登録番号

IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

A-C
185

Appendix

VDEC2015_J.indb 185

2015/07/17 13:37

平成 26 年度
東京大学大規模集積システム設計教育研究センター年報
2015 年 7 月

VDEC2015_J.indb 186

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）2015/07/17 13:37

平成

平成27年度VLSI Design and Education Center The University of Tokyo 2015年度

27

東京大学大規模集積システム設計教育研究センター

2015
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2015

VDEC年報2015_H1_4J.indd 4-1

2015/07/17 13:49