大規模集積システム設計教育研究センター（VDEC）の 2005 年度年報をお送りします。
2005 年度末で VDEC は満 10 歳となりました。2006 年 5 月 10 日にはこれまでお世話になった産業界や学界の方々の参加、講演をいただき VDEC 設立 10 周年記念シンポジウム を開催いたしま
した。年報にもありますように、このシンポジウムでは 10 年前のセンター設立前夜の逸話をはじめ、各方面からのお祝いの言葉や励ましをいただき、センター職員一同、新たな 10 年に向け気持
ちを引き締めたところです。
おかげさまで 2005 年度もチップ試作数では依然として高いレベルを維持し、主要国際学会等での VDEC を利用した研究成果発表件数も伸びています。2005 年度の新しい技術導入の試みはアナ
ログオプションを含んだローム CMOS0.18um 技術のテストランを年度末に実施したことです。従来の高性能デジタル仕様の日立 CMOS0.18um や 2004 年度に導入した STARC/ASPLA のCMOS90nm 技術に加え、今後の VDEC でのデジタル・アナログ混載チップ試作の中心的役割を果たすものと期待しています。なお、これにともない従来のローム CMOS0.35um は約一年間の経過措置のあと終了する予定です。新 CMOS0.18um の中に耐圧、しきい値の異なる FET を含んでおり、
ローム CMOS0.35um の機能を実質上内包していると判断したためです。これまでの CMOS0.35umの利用者の方々には設計規則の変更等でご迷惑をおかけしますが、VDEC ではより性能と機能が高く素子単価の低い技術導入に努めていきたいと考えており、ご理解をお願い申し上げる次第です。
2006 年 4 月からは大阪大学からの畠中先生の後任として北海道大学から吉澤先生の派遣をいただ
き、名古屋大学の高木先生とともに VDEC 活動にご協力いただいています。これにより VDEC 発
足時に立案した「各拠点大学に VDEC 業務を経験した若い先生方を配置する流動教官計画」が完成いたしました。全国運営協議会では 流動教官制度 に替わるものとして、VDEC の業務を経験したこれら拠点大学の先生方を核とし拠点大学毎に担当分野を決め VDEC 活動に広域的に協力する
新システム への移行が決議されました。また 2005 年度より VDEC スタッフの年吉助教授の後任に NEC 出身の高宮助教授が着任しています。今後、これら新体制をベースとして VDEC はより効率的で利用しやすいシステムの実現に向け努力していきたいと考えています。
VDEC10 年間の活動により日本の LSI 設計教育・研究は大いに高度化したと自負しています。しかしこの分野での台湾、韓国を中心とした東アジア諸国の急速な進展は大きな流れを作りつつあります。中国、東南アジア諸国でのこの分野の活動も始まっています。日本の若手 LSI 技術者・研究者が世界のリーダとして活躍するための教育・研究の土台を形成するための更なる努力を必要としています。皆様からのますますのご支援ご支持をお願い申し上げる次第です。
2006 年 7 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

VLSI Design and Education
The University of T

2006
VDEC10 周年特集 ………………………………………………
第 1 部 VDEC 設立とこれまでの 10 年
第 2 部 VDEC と集積回路これからへの期待と展望
VDEC10 周年への記念メッセージ2

第 1 章 VDEC 事業の紹介と平成１７年度事業報告 …………
1.1 VDEC における LSI 設計教育
1.2 CAD ソフトウェアの整備
1.3 VLSI チップ試作概況
1.4 CAD セミナー
1.5 装置の整備・運用・利用公開
1.6 VDEC 利用者に関する発表文献リスト
1.7 平成 18 年度の活動計画
1.8 VDEC 発ベンチャー40

第 2 章 チップ試作報告 …………………………………………
2.1 試作ラン別一覧
2.2 チップ種別一覧
2.3 各チップの詳細

91

第 3 章 VDEC 概要 ………………………………………………
3.1 VDEC 組織概要
3.2 人事報告
3.3 決算報告237

第 4 章 研究報告 …………………………………………………
4.1 研究室構成員
4.2 研究概要
4.3 研究発表

243

第 5 章 付録 ………………………………………………………
5.1 VDEC の利用規程・申し込みガイド
5.2 IP データベースの整備278

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東京大学 大規模集積システム設計教育
研究センター（VDEC）センター長

浅田 邦博

VDEC（大規模集積システム設計教育研究センター）は本年 5 月に設立 10 周年を迎えました．
振り返りますと 1996 年に当時の鳳先生をセンター長として VDEC の活動を開始して以来，
アッという間の 10 年であったと思います．

このセンター構想が持ち上がったのは，折しもバブル崩壊後日本経済を立て直す機運が高まった 1990 年代初頭のことでしたが，もともとの発端は 1980 年当時に菅野先生の指導のもとで行なった調査研究でした．わが国の経済，とくに半導体産業が急速な発展を遂げ始めていた時期ですが，米国が先んじて MOSIS（MOS Implementation System/南カリフォルニア大）

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を設立し，半導体設計教育・研究に力を入れ始めた頃です．今振り返りますと産業の発展とともに製造から設計へ ， ハードからソフトへと価値が拡大・変遷する

時代の変化

を見

越した組織の設立だったわけですが，わが国でもほぼ同時期にこの重要な変化を見通した調査
研究を行なったわけです．たまたま当時東京大学に職を得た私はその調査委員会の幹事補佐として調査活動に関与できたことは大変幸運であったと思います．
1980 年当初の調査研究では現在の VDEC よりもひとまわりも，ふたまわりも大きな地域

分散型センター 構想を提案しましたが，残念ながら諸般の事情で実現には至りませんでした．
その後，わが国の半導体産業での DRAM 不振や，日米半導体協定に影響された高性能マイク
ロプロセッサ開発での遅れが生じるなど，集積回路設計力での立ち遅れが大変著しくなりまし
たが，1990 年代に入って当時の生駒先生や広瀬先生の指導，助言により，文部省，通産省の理解を得て，1996 年に本センターが発足し， 巻き返しに転じたわけです．

おかげさまでこの 10 年間にわが国の大学・高専での集積回路設計技術は著しい進化を遂げることができました．半導体産業界からの絶大な理解と支援を得て，また文科省の運営費交付金による継続的設計環境整備のおかげにより，大学での集積回路設計教育は大変高度化し，いまでは年間 400 品種以上の設計を行うまでになりました．主要国際学会でのわが国の大学からの寄与も大幅な伸びを示しています．その間，この 10 周年記念会合を開催しています武田先端知ビルを武田郁夫氏から寄贈いただけるなど大きな幸運にも恵まれました．
VDEC は次の 10 年に向け気持ちを新たに再出発いたします．しかし気がかりなことがない
わけではございません．VDEC に限らずわが国の集積回路設計ではほぼ 100%，設計ツールを米国に依存しています．設計ツールは知恵の塊ともいえるもので，ぜひこの方面でのわが国の寄与を高める必要があります．また設計力強化では東アジア勢の台頭が著しく，特に台湾
では数百人規模でて供給される

集積回路設計教官

設計力を増員してきています．これらの教育システムを通じは自国の需要を賄って余りあり，形を変えた

設計力の輸出攻勢

をもまねきかねません．わが国の集積回路設計教育の更なる高度化，差別化を推し進め，これらの海外勢にも十分対抗できる教育・研究体制の構築が急がれます．
今回の 10 周年記念はこれまでお世話になった方々へ感謝の気持ちを表し，我々センター職
員の気持ちを一新し，さらに将来に向けて活動を再スタートする決意を込め開催いたしました．
各方面からの引き続きのご支援，ご鞭撻をお願い申し上げます．
2006 年 5 月 10 日

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東京大学総長小宮山 宏

東京大学大規模集積システム設計教育研究センターの設立 10 周年に際し，心よりお祝い申し上げます．
VDEC はちょうど 10 年前の本日 5 月 10 日に，わが国の大学高専等高等教育機関における集積回路設計試作教育の向上を目指し，集積回路の設計・試作・評価技術に関連するさまざまな支
援活動を行う全国共同利用部局として設立されました．爾来 10 年，VDEC の活動は大きな成功を収められ，今日での参加機関数は 100 大学高専に迫り，登録研究室数は 400 以上，職員や学生が自ら設計された VLSI チップ試作は年間 400 品種に至っていると聞いております．このような大きな活動を小数のスタッフで成功させてきたのも，本学の専任スタッフや協力教職員の方々の努力はもちろんのこと，本日のシンポジウムに来席いただきました来賓の皆様方をはじめとして，産・官・学多方面にわたります，多くの皆様方にいただいた理解と援助の賜物であると考えており，東京大学を代表して感謝申し上げます．
さて，VDEC が設立される以前の大学における集積回路の教育研究を思い出しますと，私も専門にしています CVD による薄膜の成膜手法など，いわゆるボトムアップ的な研究が大変盛んで，これらは大変多くの重要な成果を挙げてきたと思いますが，一方最新テクノロジを用いて集積回路を設計試作して，新たな回路やシステムを創出する，いわゆるトップダウン的な研究を行うことの出来る研究機関は大変限られていたことが問題であったといえます．眼を海外に向けると，日本に先立つこと 15 年，アメリカでは MOSIS，フランスでは CMP，CNFM という集積回路設計試作支援機構が 1981 年に設立されており，設計試作分野における立ち遅れが心配される状況でした．しかし VDEC の活動は速やかに立ち上がり，トランジスタの特性を決めるゲート長 1.2 μ m のテクノロジから始まり，ほぼ 2 年ごとに新たなテクノロジを導入し，2005
年春より世界に先駆けて 90 ナノメートルノードテクノロジの試作を大学に導入されました．
また，VDEC に関連して思い出深いことといえば，私が工学部長を拝命していた時分に，株式会社アドバンテスト創業者でおられる武田郁夫様より，VDEC と工学部に対して多額の寄付をいただき，それによりまして本日このシンポジウムを開催しております，地上 5 階地下 3 階の寄付建物「武田先端知ビル」を 2003 年 11 月に竣工することができたことです．本武田先端知ビルは，工学部と VDEC とで使用している研究スペースに加え，山の手線内唯一という，連邦基準クラス 1 の共同利用型スーパークリーンルームを備えており，21 世紀の新しい産学連携の場となるべく活用しているところです．竣工に際して株式会社アドバンテスト様より，最新
鋭の電子線描画装置 F5112 と LSI テスタ T2000 を，また野村マイクロサイエンス株式会社様より超純水製造装置をいただき，これらの装置は全国共同利用設備として本学のみならず広く利用されており，また特に MEMS 研究用の試作設備を自助努力によって揃えつつ本学の教員・学生が活発に研究活動を展開していると聞いており，私の提唱しております「自律分散協調系」の思想がここ武田先端知で実現されようとしていることを嬉しく思っています．
21 世紀の日本は，少子高齢化，エネルギー問題等多くの困難をかかえる課題先進国であります．これらの課題は逆にイノベーションへの大きなチャンスであり，先頭に立つ勇気をもって新たな価値を創造していかねばなりません．VDEC と，VDEC を利用されている皆様の研究が今後ますます発展され，集積回路分野においてわが国が 21 世紀を導くリーダーとなることを願って，お祝いの言葉といたします．

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東京大学 大学院工学系研究科長

松本 洋一郎大規模集積システム設計教育研究センターの設立 10 周年にあたり，工学系研究科を代表してお祝い申しあげます．
まことにおめでとうございます．
大規模集積システム設計教育研究センターは我が国における半導体設計技術の向上を目指し，特に VLSI チップ試作を通じた教育研究の場を全国に提供する，全国共同利用センターとして設立されました．私の専門は流体工学や
分子流体力学ですが，15 年ほど前，半導体製造過程の，特にレジストプロセスにおけるフォトレジストの回転塗布にかかわる流体力学的問題を研究テーマとしていた時期もあり，当時を振り返りますと，工学に関係する実に多くの研究者が半導体の製造プロセスに関わる問題に取り組んでいました．一方，大学で集積回路のデザインの研究を

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行なう方法としては，莫大な投資をして生産ラインを整備し，維持運営しながら自前で集積回路を作製するか，企業と特別な委託契約を結び生産してもらうかのどちらかしか無く，大変敷居の高い時代でした．VDEC が設立されたことで，集積回路設計の CAD，最先端技術を含む集積回路試作サービス，そして VLSI の評価装置が整備され，全国の大学高専に対して開放されたことで，大変多くの教職員が集積回路試作の研究を行なうようになり，演習や卒業研究を通じて集積回路設計試作の経験を積んだ学生が多数卒業し，産業界をはじめ各所で活躍していると聞いています．
本シンポジウムの開かれております武田先端知ビルは，1 階と 4 階を大規模集積システム設計教育研究センター固有の面積，2 階と 3 階を工学系研究科のプロジェクトスペースとして，2 階と 3 階は昨年度まで本研究科や関連研究科の 21 世紀 COE プログラムの研究拠点として，本年度より公募による大型プロジェクトスペースとして利用しています．特に地下のスーパークリーンルームは工学系研究科と VDEC とそれぞれの固有面積であると同時に，壁を設けない開かれたクリーンルームとして，本研究科のみならず公共研究機関・私立大学等幅広い機関の皆様に活用されていると聞いています．私の研究室メンバーがスーパークリーンルームを使うことは今までのところ無いのですが，先日開催されたクリーンルーム利用者説明会には 250 名を越す参加者が集まったとのことで，先端知を拠点にした研究の大きなうねりが見えてくるかのようでございます．工学系研究科での活動の主体は，研究科内の横型組織であります「先端知高度機能デバイスラボラトリーズ」であり，これには私も昨年度まで代表に与らせていただいていました．研究科としては，当時マテリアル工学専攻教授，現物質・材料機構フェローの堀池先生によるイニシア
ティブの元，超純水装置を整備し，平尾前研究科長の時代には，機械系・電気系 COE と共にシリコンの深掘りエッチング装置導入費用の一部を援助いたしましたが，これら装置の導入を皮切りとして，若手を中心としたラボの活動や VDEC に導入された電子線描画装置などを中核に，特にこれから発展が期待される MEMS プロセスラインが構築されつつあること，先端知クリーンルームの立ち上がりと軌を一にして，関連国際会議における本学の研究発表
数が上昇していること，などを大変嬉しく伺っています．本研究科では昨年，お隣の総合研究機構内に，幾原機構
長のイニシアティブのもと日本電子株式会社との産学連携室を開室し，電子顕微鏡を中心とする評価支援機構を整えたところですが，先端知スーパークリーンルームにおいても，大規模集積システム設計教育研究センター，先端
知高度機能デバイスラボラトリーズ，総合研究機構が手を携えて，世界に冠たるマイクロシステム研究拠点と育っていくことを期待しております．
近年，ナノテクノロジや医工連携といったキーワードで代表される新しい分野が大変注目されており，工学系研
究科におきましても本年 4 月にバイオエンジニアリング専攻を立ち上げたところであります．幅広い分野の叡智を結集して新たな価値を創成し，社会に対してインパクトのある研究を進めるには，VLSI テクノロジはもちろんのこと，
大規模集積システム設計教育研究センターのような開かれた全国支援組織がますます重要になってくると思います．
次の 20 周年に向けて新たなスタートを切られた VDEC と，御列席の皆様方の今後ますますのご発展をお祈りして，お祝いの言葉に替えさせていただきます．

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東京大学 名誉教授
学校法人 東洋大学 理事長

NEC エレクトロニクス
化合物デバイス事業部長付

菅野 卓雄

古塚 岐

此処に東京大学大規模集積システム設計教育研究セン

VDEC 様の設立 10 周年を心よりお祝い申し上げます．

ター（VDEC）が平成 8 年の設置以来，活発に活動を継

当社は，バイポーラプロセスの試作をご提供すること

続して教育界，学界更に産業界からも高い評価を得て，で，2002 年より参加させて頂いております（当時はここに創立 10 周年を迎えられたことを心から御慶び申NEC 化合物デバイス（株））．思い起こせば，バイポー

し上げます．

ラプロセスのご希望を伺った当初は，実は不安と驚きの大規模集積システムはリソグラフィー等の物理・化学

交錯状態でした．不安は，回路設計手法がうまくユーザ

的技術，パターンやレイアウト設計等の幾何学的要素を様に理解され，動作するチップに辿りつけるかどうかと含む数学的手法などの要素技術と共に期待される機能をいう心配．他方驚きは，CMOS 全盛の今，バイポーラ

果たす電子回路システムを如何に半導体チップ上に実現のメリットを理解するユーザ様が，少なからずおられる

していくかという新しい学問分野を電子工学の中に導入という喜びでした．

したという点で重要な対象であり，この新学問分野の教予想される問題に対処するためは，ユーザ様に事前説

育，それを支える研究を全国の国公私立大学および工業明会を開催し，私どものベテランが解説させて頂くこと

高等専門学校を結ぶネットワークを構築し，その要としが最も有効だと考えました．また，設計途中での議論，て VDEC が推進してきたことは我が国の高等教育にお相互の意思疎通，ご支援を考え，CAD ツール等の設計いて前例がなく，関係者の熱意，努力に対し敬意を表す

環境を当社のそれに合わせて頂くことも提案し，それぞる次第であります．

れご理解を頂きました．

我が国が今後間違いなく遭遇する減少した若年人口のこの様なスタートで，皆様にご苦労をおかけしながらのもとで社会的活力を維持するためには，社会の構成員も理解を頂き，これまでに延べ 13 ユーザ様に 28 チップの専門的能力を高めることが不可欠であり，VDEC が大をご提供することができました．平成 17 年度東京大学

きな役割を果たすことを念願しております．

大規模集積システム設計教育センター年報に掲載された成果を拝読したときは，一同胸が熱くなるのを覚えました．これまでに頂いたご質問，アドバイスは，今後の技術深化に活用し，ユーザサービスの質の向上に反映して参りたいと存じます．
最後に VDEC 様の益々のご発展をお祈り申し上げ，
お祝いの言葉とさせて頂きます．

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東北大学大学院未来科学技術共同研究センター

大見 忠弘
東北大学大学院工学研究科電子工学専攻

小谷 光司

1996 年，東京大学本郷キャンパスに大規模集積シス

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2．1

バランスド CMOS

テム設計研究教育センター（VDEC ： VLSI Design and半導体固有の基盤技術として開発したウルトラクリー

Education Center）が設立され，全国九大学に VDEC

ンテクノロジーを総動員して，筆者等が創出した，マイ支部が設置されて，わが国にも VLSI ・設計・教育体制

クロ波励起超低電子温度高密度プラズマによるラジカルが整えられた．東北大学もその一翼を担わせてもらって反応新半導体生産方式は，シリコン技術に新しい可能性いる．隣国の韓国（IDEC ： IC Design and Education

を切り拓いた．（1）〜（4）Center，1995），台湾（CIC ： Chip Implementation

現状のシリコン LSI 製造においては MOS トランジス

Center，1992）にも後れを取り，米国（The MOSIS

タのゲート絶縁膜に熱酸化膜が使用されているが，SiService，1981）やフランス（CMP ： Circuits Multi（100）表面のみにしか比較的良質な SiO 2 膜が形成されProjects，1981）には 15 年遅れたスタートとなった．大ない．結果として，現状の生産技術では，LSI は Si

規模集積システムの設計教育が重要なことは，議論の余（100）表面にしか作れないし，2 次元平面形状の MOS

地が無いほど明白である．

トランジスタしか使えない．Si（100）表面では，

米国の MOSIS，フランスの CMP の発足を受けて，わpMOS の電流駆動能力が nMOS の 1 ／ 3 程度しかないたが国の VLSI 設計教育体制創出の努力が，東京大学の菅め，CMOS を構成すると nMOS に比べて pMOS のチャ

野卓雄先生（現東洋大学理事長）を中心に，1980 年代

ネル幅を 3 倍程度の大きさにせざるを得ないため，回路前半から展開されたが，残念ながらこの努力は実る事に構成が Unbalance になって，スイッチング動作時に大きならなかった． 大規模集積回路の設計などというもの

なオフセット雑音を発生する．更に，負荷トランジスタ

が本当に学問なのか ，という根元的な疑問が東京大学である pMOS が直列に接続される NOR ゲート等では，内部で非常に強かったことが，その最大の理由であると

入力端子数に比例して pMOS のチャネル幅を大きくし聞いている．確かに当時の半導体技術は，殆ど全てがノなければならないため（図 1），論理ゲートの面積が大ウハウの塊であり，経験と勘に基づく技術の寄せ集めで，きくなってしまい動作速度が劣化してしまう．必要な機学問に基づく本物の産業技術からは程遠い状況にあった能を具現化する時に，負荷トランジスタである pMOS

ことは事実である．しかしそんなものが学問なのかが直列に接続される NOR ゲートはなるべく使わないで，と問われた半導体技術に携わる大学関係者の受けた衝撃

pMOS が並列に接続される NAND ゲート等を中心に回は大きかった．学問に基づいた本物の半導体技術の創出

路設計をせざるを得ないという律束条件が課せられる事を筆者等も心に誓った．

になる．

菅野卓雄先生，鳳紘一郎先生（2005 年御逝去），浅田

機能具現化のため最適の回路設計が行え，オフセット

邦博先生を初めとする多くの先生方の御努力により，雑音を徹底的に低滅するためには，（100）面 nMOS とVDEC がわが国の学の中枢に位置する東京大学本郷キャ同じ寸法でまったく同等の電流駆動能力を有する pMOS

ンパスに設立された事に，我々半導体技術に携わる大学の導入，すなわち Balanced（バランスド）CMOS の導人はまさに万感の思いを抱いている．その後の鳳先生や入が不可欠になる．マイクロ波励起超低電子温度高密度

浅田先生の献身的な御努力には，心から敬意を表していプラズマによりきわめて効率よく生成される酸素ラジカ

る．

ル（O*）や NH ラジカル（NH*）は，すべての面方位のシリコン表面上に，同じ速度で同じ膜質の超高品質の

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図 1 従来 CMOS（アンバランスド）と本提案バランスド CMOS による動作周波数とその占有面積の比較

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図 2 3 次元トランジスタにおいて，熱酸化膜とラジカル酸化膜をゲート絶縁膜にしたときの S 値チャンネル方向依存性

SiO2 や Si3N4 を形成する．

｛<110> 方向｝に形成された同一寸法の pMOS の電流電

任意の面方位のシリコン基板上に LSI 製造が可能にな

圧特性を示す．面方位を（100）面から（110）面｛チャると共に，2 次元平面形状 MOS トランジスタに替わっ

ネル方向は <110> 方向｝に変更するだけで，pMOS のて 3 次元立体構造の MOS トランジスタが使用可能とな

電流駆動能力は 3 倍に増加している．ゲート絶縁膜は，る．図 2 に，Si（100）表面上に矩形形状の MOS トラン

Kr/O 2 プラズマによる O* ラジカル酸化膜であり，Si

ジスタ（平坦面幅 0.5 μ m，側壁高さ 0.25 μ m）を形成（110）表面の洗浄は平坦表面を実現するため，アルカリ洗し，チャネル方向を徐々に 180 °変えた時の S factor を

浄をいっさい使用しない室温 5 工程洗浄を用いている（5）．

示している．O* ラジカルでゲート絶縁膜 SiO2 を形成し

3 次元立体構造トランジスタを駆使すれば，nMOS とた場合には，3 次元立体構造の MOS トランジスタでも S

pMOS の実質的な寸法を完全に同じにしたバランスド

値は 64mV 〜 69mV の範囲の変化にとどまり，理論値

CMOS に道が拓けることになる．図 4 に，その候補の一60mV にきわめて近い値を示している．一方，側壁部も例を示す．（551）面 Si SOI 基板で，pMOS は（551）表含めてゲート絶縁膜を現状の熱酸化で形成した場合に面にだけチャネルを形成し，nMOS は（551）表面とは，S 値は 82mV か 100mV の範囲にばらつき，理論値4 °オフ（100）面側壁にチャネルを形成する．ゲート絶から程遠い値になって，まともに動作するトランジスタ

縁膜は NH* ラジカルによる Si3N4 膜である．現状の熱酸にはならない．

化膜にくらべて，リーク電流，相互コンダクタンス及び図 3（a），（b）には，Si（100）表面と Si（110）表面

信頼性・寿命が，それぞれ 1 ／ 1,000 以下，2 倍以上，

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図3

pMOS（100）面，（110）面の電流電圧特性

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図 4 バランスドフル CMOS の構造例

30,000 倍以上と圧倒的に優れているからである．

MOS トランジスタのしきい値電圧のばらつきや 1 ／ f 雑

異なる面方位，2 次元平面形状に替る 3 次元立体構造

音，及びスイッチング動作時のオフセット雑音が大きす

トランジスタが導入されるのであるから，新しいデバイ

ぎて，CMOS はアナログや高周波応用には使えなかっスモデル，回路モデルの創出及び新しい設計論の創出がたからである．

求められることになる．新しいシリコンの時代の始まりであり，VDEC にとっても新しい時代が始まる．

こうした課題は，マイクロ波励起超低電子温度高密度
プラズマによるラジカル反応新半導体生産方式の導入
で，すべて克服される．オフセット雑音低減は，前節で2．2 超高性能超低消費電力シリコン full CMOS システ
ム LSI

述べたように 3 次元立体構造トランジスタによるバラン
スド CMOS の導入で克服される．しきい値電圧の大き

Digital Consumer ：情報家電の時代には，システム

なばらつきの原因は，現状のプラズマロセス装置による性能の超高性能化と同時に超低消費電力化が強く要求さイオン衝撃ダメージとチャージアップダメージである．

れる．超多品種少量生産でありながら，低価格，超短時

これら 2 つの決定的なダメージを取り除いたマイクロ波

間供給を同時に要求される．デジタル・アナログ・高周

励起超低電子温度高密度プラズマ装置が，全生産工程に波混載システム LSI を，シリコンのフル CMOS で具現導入されれば，しきい値電圧のばらつきは 2 桁低減する．

化することがその唯一の答えであろう．これまで，デジ

イオン衝撃ダメージやチャージアップダメージをいっさ

タルは CMOS で，アナログ・高周波は Bipolar でとされい生じない新しいプラズマ装置の導入は，回路設計にもてきたため，チップ面積，生産工程数が略々 2 倍になっ

大きな自由度を与える．例えば，現状では生産途中でのて，到底上記の要求に答えられなかった．最大の理由は，

チャージアップダメージによりゲート絶縁膜が破壊され

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図 5 現状装置と超低電子温度高密度プラズマ装置を用いて SiO2 の成膜，エッチングを行った時のチャージアップダメージ
現状のプラズマ装置では，1 回の CVD 成膜，RIE で 103 以上のアンテナ比を持つパターンではゲート絶縁膜が破壊する．本開発装置を用いれば，アンテナ比 106 でも全く絶縁膜の破壊を発生させない．

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図 6 （110）Si 表面に製造された pMOS の 1 ／ f 雑音（a）RCA 洗浄＋ O* ラジカル酸化（b）温室 5 工程洗浄＋熱酸化膜（c）温室 5 工程洗浄＋ O* ラジカル酸化るのを防ぐため，アンテナ比が厳しく制限されているが，ラズマの装置は，CVD 成膜，パターンエッチングのいこれではデジタル・アナログ・ RF 混載システム LSI のずれにおいてもアンテナ比百万の回路レイアウトパター

設計の自由度を著しく奪ってしまう．このような回路レンに対してもまったくダメージを与えない．完全に自由

イアウトパターンにこれまで課されていた厳しい制限をな回路レイアウトパターンが使えるようにり，設計の自完全に取り除くことができる．図 5 に，アンテナ比を由度が大幅に拡がった事になる．

1,400 から 1,000,000 にまで大きくした TEG パターンチッ（110）表面に，3 種類の方法で製造した pMOS の 1 ／ f

プの SiO 2 の 1 回のプラズマ CVD（基板温度 400 ℃）及雑音を図 6 に示す．RCA 洗浄を行った後に，O* ラジカ

び SiO2 の 1 回の RIE 後の劣化の様子を示す．アンテナ比

ル酸化で SiO 2 ゲート絶縁膜を形成した pMOS に対し，1,000,000（百万）の TEG は，1 回の SiO 2 のプラズマ

前出の室温 5 工程洗浄後 O* ラジカル酸化した pMOS のCVD で 90 ％以上のチップが破壊され，RIE 工程でも

1 ／ f 雑音は，2 桁以上低減している．1 ／ f 雑音は，50%のチップが破損する．100 工程近いプラズマ工程をゲート絶縁膜とシリコンの界面の平坦度に強く影響され経て LSI は製造されるから，アンテナ比に厳しい制限がる．室温 5 工程洗浄を採用しても，現状の熱酸化でゲー課されることになる．

ト絶縁膜を形成すると 1 ／ f 雑音は 1 桁以上大きい．ラ

図 5 から明らかなように，イオン衝撃ダメージ，
チャージアップダメージをいっさい伴なわない新しいプ

ジカル酸化，窒化は絶縁膜とシリコンの界面を平滑化するのに対し，熱酸化は界面を荒らすからである．

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現在，3 次元立体構造トランジスタのゲート絶縁膜シ
リコン界面の原子オーダの平坦化実現のための新技術創りを急いでいる．1 ／ f 雑音を無くし，相互コンダクタ（1） Tadahiro Ohmi, Masaki Hirayama, and Akinobu

ンスをより大きくするためである．同時に，ゲート絶縁

Teramoto, "New Era of Silicon Technologies Due to

膜の極薄膜化，界面の原子オーダの平坦化及び短チャネ

Radical

ル化によって劇的に向上した MOS トランジスタの大きな相互コンダクタンスが動作速度向上にそのまま反映されるように，ソース・ドレイン電極の直列抵抗を 2 桁以上低減する新技術創りを急いでいる．

Reaction

Based

Semiconductor

Manufacturing," J Phys. D Appl. Phys. Vol. 39, pp R1R17, Jan. 2006.
（2） 大見忠弘，平山昌樹，白井泰雪，寺本章伸，「次世代半導体技術」，アドバンテスト・テクニカル・レポート
Probo（㈱アドバンテスト），No. 25，pp. 4-11，2005 年
11 月．
（3） 大 見 忠 弘 ， 平 山 昌 樹 ， 白 井 泰 雪 ， 寺 本 章 伸 ，「 サ ブ

3 次元立体構造トランジスタ，リーク電流が 3 桁少な
い Si3N4 ゲート絶縁膜，相互コンダクタンスが 1 桁近く

89 巻，2 号

pp. 109-116，2006 年 2 月．

大きいバランスド CMOS，ノンポーラスでち密な誘電（4） 大見忠弘，平山昌樹，白井泰雪，寺本章伸，程イトウ，

率が 1.8 程度のフロロカーボン層間絶縁膜等々の新技術

井ノ口敦智，「大学研究室紹介−東北大学未来科学技術を駆使した超高性能シリコン full CMOS システム LSI の時代が始まろうとしている．

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100nm 半導体技術の課題と展望」，電子情報通信学会誌，

しきい値電圧のばらつき，1 ／ f 雑音，オフセット雑共同研究センター−シリコン産業に革命を起す半導体製造装置」．SEAJ Journal，（（社）日本半導体製造装置
協会），No. 101，pp. 32-37，2006 年 3 月．
（5） TADAHIRO OHMI,.

Total Room Temperature Wet

音が 2 桁程度以上低減され，自由な回路レイアウトパ

Cleaning for Si Substrate Surface,

ターンが使える時代，まさに知恵くらべの時代である．

Electrochemical Society, Vol. 143, No. 9, pp. 2957-2964,

VDEC の役割，重要性が一層増す時代，半導体技術に携

September 1996.

わる大学人の責任がきわめて重くなっている．

Journal of

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産業技術総合研究所／次世代半導体研究センター

廣瀬 全孝

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代表取締役社長 & CEO

下東 勝博（株）半導体理工学研究センター（STARC）は，平成

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グラムを開始しました．

7 年 12 月に設立され，当初の目的は産業界と大学とが共

平成 14 年度に（株）先端 SoC 基盤技術開発（ASPLA

同研究を通じて有効な新技術の発掘を行い，半導体技術社）が誕生しましたが，STARC はここで設計インフラのブレークスルーを達成することにありました．

を担当し，90nm プロセスの標準化と SoC のプラット

現在では 40 件以上のテーマで大学と共同研究を進めフォーム化を推進して来ました．またこれに関連して，ており，終了したテーマの中に企業に技術移管するもの

設計メソドロジを統一して飛躍的な設計効率向上を行うも現れています．またこの活動を通じて，大学におけるべく，平成 15 年度からは国からの支援を頂いて，新た多くの半導体技術者の育成に寄与しています．

なプロジェクトを発足させました．

平成 12 年度からは，システム LSI の設計効率向上を

平成 17 年度で「あすか計画」「ASPLA 計画」は当初

目標に新業務の取り組みを開始し，システム上流設計段

目標を達成して終了しましたが，STARC ではその成果

階での自動化，設計資産（IP）の再利用を進めるというを 90nm シャトル試作（スターシャトル）として運営継視点からの技術開発を開始しました．

続し，国内 IP 育成を推進しています．特に，大学研究また，平成 13 年度からは JEITA（電子技術産業協会）
における「あすか計画」で，設計技術を担当し，LSI のに対しては，VDEC との試作スキームにより，今後とも積極的にご活用の支援をして参ります．

超微細化や高密度化に伴う新たな設計課題に対応する為

平成 18 年度からは，「あすか II 計画」が再スタートしの低電力技術や物理設計技術の開発，及び産学の SoCました．STARC は引続き研究開発業務を通じて日本の（システム．オン．チップ）設計技術者育成の為のプロ

半導体産業の地位向上に貢献していく所存です．

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兵庫県立大学大学院応用情報科学研究科

白川 功

筆者がこの LSI 実装設計の分野に参入して，まず，わ
かったことは，表 1 に示すように，わが国のメモリ戦略

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半導体企業 10 社が共同出資して設立した「半導体理に対処すべく，欧米がすでに 1980 年代前半に，台湾が工学センター」は 1995 年暮れであった．これにより，1990 年代初頭に，それぞれ大学を主体とした設計能力

産のニーズ，国の財政支援，および学の人的資源による拡大策を国家的プロジェクトとして開始していたことでシステム LSI の開発に向けての "産官学共働" の環境がある．わが国では，それまで何度か，このような試作

ようやく整った．さらに，学にとって長年の夢であった

サービス機構を立ち上げる動きが，当時の東京大学教授「VDEC（大規模集積システム設計教育研究センター）」の菅野卓雄先生を中心に進められたことは耳にしたが，が 1996 年度に発足し，システム VLSI の実践的教育研

不幸にも成就しなかった．1992-93 年には，電子情報通究のための試作環境がどうにか整い，学におけるシステ

信学会や電気学会の回路関係の研究会でこのような機構

ム LSI 設計の能力と人力の向上に大きく貢献している．

の立ち上げの討議が何度かなされたが，その一つの会場

小文では，特に，この VDEC 設立 10 周年という記で，外国のこの種のサービス機構の動向に詳しい芝浦工

念すべき節目にあたって，設立当時の状況を振り返りつ業大学の上田和宏先生と出会う機会に恵まれ，ともに意

つ，今後のシステム LSI の研究開発に対する動向につい気投合して，最も直近に開設した台湾の CIC（Chipて述べてみたい．

Implementation Center）の見学に私費で行くことにした．1993 年秋に 2 泊 3 日の行程で台湾の新竹にある CICと交通大学を訪問し，その実情を見てわれわれは感嘆し

筆者は 1998 年にシステム LSI を開発する産学連携型

たことを記憶している．

の Start-Up「株式会社シンセシス」の設立に加わった．

CIC で設計されたマルチプロジェクト・チップは，

その最大の動機は，1993 年にフランスのグルノーブル「教授向け」と称する研究用の回路が数個とそのまわりで開催されたワークショップ「VLSI 93」において，マに「学生向け」と称する教育用の回路が 10 数個から構

ンチェスター大学チームがアーム社の組み込みプロセッ

成され，そのようなチップが年間 200 個も設計されるこサーの実装設計を担当したことを知ったこと，さらには，と，研究用と教育用に各大学がそれぞれ何個設計したか，

1980 年代にはわが国がリードしていた日米半導体シェ

総面積がいくらか，などについて定期的に統計をとってアが，1995 年の逆転後はシェア格差が年々増大し，米公表すること，さらには，設計用のツールを CIC が国の半分にまで落ち込んでしまったこと，という 2 つのCAD ベンダーと一括契約して，30 大学に配布している

衝撃的な事実によるものである．欧米の大学が産官学連こと，などの説明を受けた．また，交通大学では，シス携によって LSI 設計能力の向上を図り，システム LSI を

テム LSI 設計専用の数 10 台の計算機室と検査用の装置

牙城としようとしている様を見て，さらには，日本だけが完備した部屋を見学し，この大学での設計量が台湾でが依然としてメモリ重視体制をとり続け，そこから抜けはダントツであるとの説明を受けた．

きれていないという状況をつぶさに見るにつけ，愕然と帰国直後に，2 人で当時の東京大学総長の吉川弘之先したものである．このような惨状を目の当たりにして，生を訪問して，わが国はこの CIC のような試作センター

大学自らシステム LSI 設計の能力と人力を早急に立ち上を国策として緊急に開設すべき旨を直訴した．先生はすげるべきと痛感して，これまでの研究テーマであった電

ぐに通産省に働きかけられ，折から，文部省の科研グ

気系 CAD からシステム LSI の実装設計へと急遽変更しループに加えて，通産省のワーキングが結成され，それた次第である．

らが合同でパイロットプロジェクトの準備を進めた．

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表1

外国における大学向けチップ試作サービス機構

地域名

サービス
組織名

開始年

加入機関数

実 績

所轄政府
機関

運営機関

ファンドリー数

アメリカ

MOSIS

1980

360
（大学 170）（企業 190）

12,500

国防総省
NSF（全米
科学財団）

MOSIS

4

カ ナ ダ

CMC

1984

41
132
（大学 28）
科学技術研究評議会（1991 のみ）
（企業 13）CMC（クイーンズ大学）

2

フランス

CMP

1981

130
（国内 58）（国外 72）

1,089

教育省
産業省
研究省

CMP

3

ド イ ツ

EIS

1983-9226

250（5 年間）

研究技術省

CMD

3

5

3

ヨーロッパ

台

湾

EURO-CHIP

1989

250

1,000
（1989-93）

ESPRIT
DG8

CMP
RAL
DTU
GMD
IMEC

CIC

1991

24

346

国家科学技術委員会

CIC（838 人）（2） 実時間 OS チップ STRON（3） コプロセッサ･コントローラ
1994 年度に始まったパイロットプロジェクトでは，（4） 誤り耐性マルチプロセッサセル

NEL（NTT Electronics Technology）社の 0.5 μ m のCMOS ゲートアレイを使って 2 個のマルチプロジェク

Chip II（CMOS フルカスタム）

ト・チップが開発された．公募の中から選ばれた 8 件の

（1） 自動時調整パイプラインユニット

回路の実装結果を以下に記す．

（2） カオスニューラル・ネットワーク（3） 非同期掛算器

Chip I（4） スイッチド･キャパシタフィルタ（1） 2 次元ディジタルフィルタ（8,778 ゲート）

（5） 次世代メモリ（2） 32 ビットプロセッサ（14,702 ゲート）（6） 広帯域アナログフィルタ（3） ニ ュ ー ラ ル ネ ッ ト ワ ー ク 用 コ プ ロ セ ッ サ（7） 電流モード A/D コンバータ（18,052 ゲート）（4） 16 ビットマイクロプロセッサ（8,228 ゲート）

（8） MPEG2 デコーダコア（9） アナログ･ディジタル混成ニューロチップ（10） PWM 演算ユニット

Chip II（11） ファジイチップ（1） 信号処理フィルタ（19,053 ゲート）（12） 電流モードフィルタ（2） プロセッサ/メモリ接続スイッチ（17,356 ゲート）（13） オペアンプ（3） 教育用マイクロプロセッサ（4,763 ゲート）（14） ハードウエア･ルータ（配線器）（4） 教育用マイクロプロセッサ（6,200 ゲート）
このパイロットプロジェクトの報告会が電子情報通信
引き続いて，1995 年度にもパイロットプロジェクト

学会の全国大会で行われた．ここでは実装結果の発表だが続けられ，同じく NEL 社がファンドリーを担当し，けではなく，実際にチップが動作する様を実演するコー

0.5 μ m の CMOS ゲートアレイに加えて，0.8 μ m のアナーも設けられ，大盛況に終わった．このプロジェクト

ナログ CMOS フルカスタム・マルチプロジェクトチッ

の成功によって，1996 年度に，学が長年にわたって念プも提供され，以下の回路が実装された．

願であった VDEC の設立がようやく認められた．

Chip I （CMOS ゲートアレイ）（1） 並列ノイマンプロセッサ

日常生活の至るところで ICT（Information and

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Communication Technologies）化が叫ばれ，その恩恵的に実装するためには，最適なアーキテクチャと最先端によって，産業や経済・社会の諸分野においてネット

SoC（System-on-a-Chip）技術を駆使して，まさにワーク接続された計算機環境が活発に利用されている．

state-of-the-art による設計を実践しなければならない．

PC （Personal Computer）をはじめとするコンピュー

かつてはリニアモデル（開発の形態が，基礎から，応タの出荷台数は年々増大を続けているが，情報家電

用を経て，さらには実用化へと段階的に移行するという（Smart Appliances）の伸びはそれをはるかに凌駕して概念）が普遍的であったが，ここ 10 年間の「ハードウいる．PC は，かっては半導体の需要を引き出す最大のエア/ソフトウエア統合設計」や「トップダウン設計」

ドライバーであったが，1997 年を境に，携帯電話，という設計環境における一連の技術革新によって，こと

DVD，デジタルカメラ，デジタル TV，デジタルビデオ

システム LSI に関しては，学でも基礎，応用，実用化がカメラ，携帯情報機器をはじめとする情報家電がそのドコンカレントに実行できる環境が整い，産と同質の開発

ライバーの地位を奪ってしまった．また，米国 Cahners

能力が備わってきている．換言すれば，設計環境の技術

In-Stat/MDR 社の調査によれば，1998 年に全世界で革新によって，従来は 5，6 年を要した設計技術の習熟

6,300 億円程度であった情報家電市場が 2002 年には 1 兆

期間が 3，4 年に短縮され，院生が博士後期課程まで進9,200 億円と 3 倍以上に成長し，さらには，今後少なく学してくれれば，修了までには一人前の設計者に育て上とも 5 年間は年平均 100%以上の高い成長率で推移する

げることができる状況に至っている．特に，画像処理シと予測している．特に，地上波ディジタル放送やディジ

ステムの上流設計あるいはそれに伴う各種シミュレー

タルシネマ，あるいは生活環境の質的向上に資する ICTションの技術分野においては，いまや学は産と同質あるにかかわる新たな破壊的技術の研究開発が要請されていいはそれ以上の能力と機動性が備わり，産が学に研究開る今日，この予測は上方修正しなければならないことは発の一部をアウトソーシングするという状況も生まれて確実である．

いる．ここに，産官学連携の仕組み，あるいは産官学連

情報家電機器の大半は「組込みシステム」の範疇に入り，ここで用いられるシステム LSI は，従来のデータ処携型の Start-Up の役割が，今後大きく変動しようとしている．

理に加え，画像や音声などのメディア処理をもこなす高このような現状を踏まえ，産官学連携のあり方につい機能性および高性能性を備え，さらには，モバイル環境て新たな方策を模索し，システム LSI の研究開発というでの応用にも耐え得る低消費電力で実装する必要があ

分野での学のますますの健闘を祈るところである．

る．このような組込み向けメディア処理システムを効率

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日立製作所

マイクロデバイス事業部

小高 雅則

法政大学

工学部

電子情報学科藤田 実
た．各国では先端技術を育成して優位に立つべく，大学でも集積回路を研究できる体制を整えるようになった．
集積回路の研究には，巨額の設備投資による試作ライ

この様な潮流に合わせて，わが国でも「大規模集積シスンと，多くのエンジニアによって支えられる製造技術がテム設計教育研究センタ（VLSI Design and Education

必要である．このため，過去には集積回路技術の研究はCenter, 以下 VDEC と略記）が設立され，国内の多くのメーカに任せ，大学はそれ以外の技術を研究するという大学において，シリコン VLSI の設計と試作を可能とす

傾向が長く続いた．

る環境が設けられた．

しかし，集積回路の規模が増大し機能も高度になるに

今回，VDEC10 周年という機会に，VDEC ファンダリ

従い，新しい世代の技術を開発するのに，広範囲な技術を受けて産学連携を推進してきたメーカの立場から，の研究と多くの研究者の協力が求められるようになっ

VDEC ファンダリと VDEC への期待について，述べる．

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ザインエレクトロニクス

飯塚 哲哉

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九州大学システム LSI 研究センター

安浦 寛人

ウェア，無線・有線通信技術など幅広い技術が複雑に絡み合う総合技術となっている．その設計にあたっては，

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SoC（System-on-a-Chip またはシステム LSI）は，今最終製品としてのデバイスの企画，設計，製造．検査，や私たちの日常生活に欠かせない道具であり，多くの社

流通，運用，廃棄のライフサイクル全体を把握して，コ会基盤システムの神経系を支える基盤技術となってい

スト，性能，消費電力，信頼性，安全性など各種の指標

る．技術の進歩によって，数千万から数億個のトランジを視野に入れることが求められる．微細加工技術の進歩

スタを内蔵する 1 平方センチ程度の小さなシリコンチッによる製造やテストの不確実性に対する対応策と，シス

プ自体がひとつのコンピュータシステムの役割を果たす

テムの複雑化や大規模化・オープン化に伴う仕様や運用ことができるようになり，パソコンだけでなく，携帯電形態の不確定性へも対応する必要があり，SoC の設計は話や PDA などの情報通信機器，デジタルカメラやデジ

益々難しいものとなっている（図 1）．

タルテレビなどの情報家電，自動車の車載システムなど広く利用されている．さらには，IC カードなどの形で個人の財産やプライバシーとも直接かかわるような用途

SoC 設計者の人材の育成は，産業界においても大きなにも利用され始めている．システム LSI の機能，性能，問題として議論されており，従来の LSI 設計教育とソフ

品質，信頼性，安全性などは社会生活の質や安定性に大トウェア設計教育あるいは通信技術などの関連技術の教きく影響する．

育との連携が大きな課題となっている．半導体産業分野

SoC の設計技術は，単なる半導体デバイスの設計ではは，欧米や急速に台頭してきた東アジア地域との激しいなく，最終製品として世界中に広がるネットワークと接競争に晒されており，国際競争力を維持するため，高度続されて利用される情報デバイス自身の設計となっておな SoC 設計人材の確保が企業の緊急の課題となっていり，半導体集積回路設計技術だけでなく，組込みソフト

る．

図1

SoC 設計の問題点

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複雑なシステムの仕様やアーキテクチャは，大半の機能のソフトウェアによる実現を前提としており，組込みいる．このコースを修めた学生には学費の半額を政府が負担する特典まで与えている．

ソフトウェアに関する知識や経験は，SoC 設計の中で欠このように，世界の SoC 設計者の養成は，EE と CS

かせないものとなっている．一方，自動化が進んだとはの融合という流れの中で，急速にその体系の確立が進め

言え，ディジタル回路を中心とするシステム設計においられており，我が国も緊急の対応が必要である．

ては，半導体集積回路の基本的な性質やその設計と製造の基本を習得しておくことは，SoC 設計者の基本的な素養である．さらに，アナログ回路や RF 回路に関する知識も求められるようになっている．回路の設計，検証，我が国においては，過去 20 年に亘り，電気・電子系

製造，テスト，実装の基本的な流れを理解し，組込みソ（EE）の教育と情報系（CS）の教育は分離される方向

フトウェア設計の基本を習得し，さらにセキュリティやで大学の組織改革が進められてきた．VDEC の設立時に通信プロトコルなどの基本技術に精通した技術者・研究

も，SoC 設計教育を想定した EE と CS の融合や，CS に者の教育は，大学に課された大きな課題である．

おける LSI 設計教育の実施も検討されたが，設計環境の米国やヨーロッパ諸国では，1990 年代から HW/SW

整備，教員の経験と負担，FPGA などの代替手段の普及

協調設計の確立に同期して，電気・電子工学系（EE）などにより，大学院を含めて CS 系のシステム設計教育

を中心とした集積回路設計と計算機科学系（CS）に由における VDEC の利用は限定的であったと言える．研来する組込みソフトウェア設計教育を融合させ，SoC 設

究分野においても，システムアーキテクチャなど CS 分

計教育のプログラムを作る努力が継続的に行われてい野の研究者の VDEC の試作サービス利用は，未だに多る．特に，ヨーロッパ諸国においては，EU 統合に合わいとは言い難い．

せた大学制度改革（Diploma の 3 年制から Bachelor の 4

大学でのこのような状況を反映して，我が国において年制への移行）において，多くの大学でシステム設計をは，SoC 設計教育の大半は社内教育システムで，異なる意識した実践的学部・修士課程教育が試行されている．

バックグラウンドを持った新人の教育として実施されて自動車産業や航空宇宙産業を意識したシステム設計教育

きた．しかし，SoC 設計が，半導体集積回路あるいは情では，ソフトウェアと集積回路の双方を理解できるカリ

報通信産業の死命を制する基盤技術となった現在，SoC

キュラムが実践されている．CMP などのチップ試作

設計教育は，専門教育機関としての大学・大学院が担うサービスがこれらの教育を支えている．

べき役割となっているといえる．激しいコスト競争の中，半導体産業で台頭著しい台湾においては，製造中心の教育担当社員の人件費や教材の開発・維持費などが負担

産業構造から設計中心の構造への転換を目指すシリコンとなり，企業においても教育部門のアウトソーシングの

ソフトプロジェクトで 4 年間に 300 人を越える教員を欧

要望は高まる傾向にある．更に，中小ベンチャー企業に米から召喚し，設計技術教育の刷新の国家的プロジェク

おいては，こうした教育機能を社内に持ち得ず，即戦力トを進めている．SoC 教育企画・諮問委員会の下に，設人材に頼ることとなり，慢性的な人材不足に悩まされて計プラットフォーム，EDA，組込みソフトウェア，

いる．

Mixed Signal 設計，プロトタイプとレイアウト，システ

九州大学システム LSI 研究センターでは，H14 年より

ムと IP の 6 つの委員会を構成し，それぞれに数十名の福岡県などと連携して福岡システム LSI カレッジを創設

教員が大学を越えて教材やカリキュラムの開発に当たっ

し，SoC 設計人材育成に取り組んできた．平成 17 年度ている．組込みソフトウェアから物理設計まで，世界最からは，その一部を発展させ，文部科学省科学技術振興

高の教育カリキュラムを作り，教科書を世界中に販売す調整費振興分野人材養成「システム LSI 設計人材養成実る計画まで立てている．研究成果を取り入れて教育に適践プログラム」（通称 QUBE）を開設した．このプログ

用するとともに設計企業で実践するというフィードバッ

ラムは，SoC 設計人材の育成のためのカリキュラムや教

クシステムができている．チップ試作については，100材の開発および，集積回路設計・組込みソフトウェア設

名近い技術者を持つチップ試作サービスセンター CIC が計・ HW/SW コデザインの 3 分野における設計人材の養支えている．

成を目的としている．社会人を対象とすることで，最初

韓国においても，国の支援で IT-SoC コースを主な大に現場のニーズに直結する教育プログラムを開発し，設学院に設け，集積回路設計（ディジタルとアナログ），

計現場からのフィードバックを得つつ，カリキュラムや設計方法論，アーキテクチャ，組込みシステム，システ

教材の改良を行う．将来的には，この成果を元に，大学

ムプログラミング，IP 開発，DSP などの共通科目およ

院や学部の SoC 設計教育の改革に利用する．具体的には，

び画像システム，RF システム，通信システムなどの選

3 分野の設計者がチームを編成してシステム LSI の設択科目を履修させるとともに，チップ試作を経験させて計・試作・実機評価を実践し，一貫設計フローと先端設

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計技術を習得する「システム LSI 設計技術習得プログラ

VDEC の試作サービスや設計ツールなどを多角的に活用

ム」（4 講座），技術マネジメント知識等を盛り込んだ各している．

分野の最先端設計技術を学ぶ「先端設計技術習得プログ
ラム」（22 講座）の 2 プログラムで構成している．電子
情報系企業における SoC 設計分野の中堅，ベテランの技

SoC 設計教育の現状と今後の方向性について議論し術者及び研究者を対象に，ハードウェアや組込みソフト

た．また，九州大学システム LSI 研究センターで行ってウェアの垣根を越え，先端技術や製品市場に対する広いいる QUBE を例に取り，その実践的な取組みを紹介し視野を持つシステム LSI 設計者を養成することを目指した．今後の VDEC の方向性を議論される上で参考となている（図 2http://www.slrc.kyushu-

れば幸いである．

u.ac.jp/qube/course.html）．これらのコースの中で

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図2

Qube のカリキュラム

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株式会社アドバンテスト

取締役会長

竹下 晋平

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VDEC
VSLI
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大学評価・学位授与機構教授，国際連携センター長

本間 政雄

東京大学大規模集積システム設計教育研究センター（VDEC）が，今年で設立 10 周年を迎えられたとのこと，心からお祝いを申し上げます．この構想が持ち上がった当時，私は旧文部省高等教育局で工学，農学，獣医学，商船学などいわゆる実学系学部・大学院の担当課である専門教育課の課長をしておりました（1992-95 年）．当時は，いわゆる理工系離れ対策や理工系学部の劣悪な教育環境の改善，社会人の大学学部・大学院への積極的な受け入れを推進する「リフレッシュ教育」の推進，さらには衛星通信を活用した高等教育の普及など，専門教育課の仕事は幅広
く，また社会的・経済的にも重要性の高い課題に取り組んでいました．私の専門教育課長としての任期が役人としてはかなり異例の 3 年近くに及んだのは，そういうこともあったと思います．
大規模集積回路の設計，試作をコンピュータ上だけではなく，実際に基盤上に制作して，きちんと設計図通り機
能するかどうか，あるいは不具合は生じないかということを実際に大学院レベルの学生に行わせ，教育する必要がある，そのためには実際に回路を制作するシステムが必要である，という話を聞いたのは，当時東大生産技術研究所からテキサス・インスツルメントの研究所長に移られたばかりで，以前から文部省の若手官僚と東大を中心とする少壮教授との大学問題に関する勉強会を通じて懇意にしていた生駒俊明先生からでした．話を詳しく伺うと，生産ラインは企業が提供し，制作費のかなりの部分は旧通産省が研究費の形で何年間かは提供するので，文部省は東大に組織の設置を認め，必要最小限の教員を配置し，運営費をそしてくれればいいということでした．
私は，生駒先生の「米国は言うまでもなく，欧州でも香港，韓国でもすでにこの種の施設が走っており，日本が早く対応しないと国際競争に後れを取り大変なことになる」という熱弁に動かされ，早速高等教育局長の遠山敦子
氏（その後トルコ大使，文部科学大臣を歴任，現国立劇場運営財団理事長）に相談しました．遠山局長は構想自体には直ちに賛成してくれました．ただ，これはあくまで大学の教育の話なのだから，他省の力を借りなくても文部省自らの力でできること，やらなくてはいけないことと言われた上で，1995 年度の概算要求に設置案を盛り込むよう東大と協議にはいるよう指示がありました．
私は，すぐにその方向で東大工学部の浅田邦博先生（当時は助教授）と概算要求の具体的中身の詰めに入りました．内容の方は，かねてから構想があったわけですので，必要な定員の振り替え財源の捻出を別にすれば，すぐに（といっても浅田先生や他の方々が何日も不眠不休の作業をしていただいた結果です）準備できたわけですが，肝心の東大の評議会を通す見通しが立ちませんでした．いくら局長の指示，文部省の意向でも，ある大学にどのような教育研究組織をいつつくるかはアカデミック・フリーダムに属する事柄で，学内の多数の部局の意向でいったん決まった概算要求の順序はひっくり返せないというわけです．文部省の概算要求は，あくまで個々の大学の「要求」を待って決めるもので，大学から要求もないのに文部省の要求書に含めることはできず，時間的な要因もあってその年は涙をのんで断念することになりました．話は飛びますが，このような個別大学にとっては「最適の」判断でも，国家レベルから見れば「遅きに失する」ことは，とくに法人化後は起きうるわけで，懸念しています．
しかし，紆余曲折はありましたが，翌年度の概算要求には東大から要求が出，それも高い優先度が付されていましたので，最終的には旧大蔵省の査定でも認められ，センターがとにもかくにも発足したわけです．変化が激しく，競争の厳しいこの世界で 1 年の遅れは大きかったと思いますが，関係者の努力と情熱により，こうしたハンディを乗り越え，我が国の大規模集積回路設計教育に大きな貢献をしてこられたことに敬意を表したいと思います．私は，この種のセンターは，一人東大だけで機能するものではなく，幅広い産業界との連携や国内の関連大学との協働，連携が不可欠と考え，その面での配慮をお願いしましたが，そうした面でも着実に実績を積み重ねられています．
創立 10 周年に当たり，改めて関係者のご努力に敬意を表し，今後ますますのご発展を皆様とともにお祈りしたいと思います．

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元：（株）
先端 SoC 基盤技術開発（ASPLA）
代表取締役社長兼 CEO
現在：東芝マイクロエレクトロニクス
（株）
常務取締役
兼務：東京大学 VDEC 客員教授

川手 啓一

VDEC10 周年記念おめでとう御座います．今後のますますの発展に向けて VDEC への期待を述べさせていただきます．まずは状況認識ですが，日本は今後少子高齢化が進み併せて若者の製造業離れが続き，労働注入量が減少します．これを克服してシステム LSI（SoC）産業の発展を継続するには，一人当たりの付加価値生成の増強，つまりイノベーションを創造する力と生み出された知的財産（IP）を再利用する仕組みを強化する必要があります．
現在の日本の SoC 産業において産業に直接寄与する技術 IP の所在を見ると，多くは大手

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IDM（垂直統合型デバイスメーカ）に偏在しますが，厳しいコスト競争の中で人員削減を余儀無くされ，技術維持の為のクリテイカルマスを割り込み，枯渇する懸念があります．次に技術開発コンソシアムが生み出す成果ですが，IDM が持ち帰り事業化する事を前提にしている為，
コンソシアム自体が内容を継続的に更新し，サービスを持続する体制にはありません．ベン
チャー企業，アカデミアの生み出す新技術については事業化の出口に問題があります．つまり既存の IDM が SoC 事業をほぼ寡占し，おまけに技術プラットフォームが個々の IDM に分散する為，初期市場の規模が小さく評価を受ける機会も少ない事です．この様に技術 IP の創造と再利用において問題を抱えています．
一つの解は，国内 IDM が技術開発，事業展開する為のプラットフォームを共有する事です．
その上に 1 社だけで抱え込む必要の無い共通技術をカーブアウトさせ業界として育成・活用し，同技術の枯渇を防止する．アカデミア，ベンチャー企業の提供する新技術は，評価を受ける機会が増え，大きな潜在市場を得て事業化を促進出来ます．結果として国内 IDM 各社の競争力強化，アカデミアの産業界への直接寄与，SoC 業界の活性化につながると考えます．
（株）ASPLA（先端 SoC 基盤技術開発）は，大手 IDM5 社（ルネサステクノロジ，NECEL，
松下電器，富士通，東芝）の参加を得て 90n 世代，300mm 口径プロセスを共同開発し，（株）
STARC（半導体理工学研究センター）と共同で同プロセス用の設計環境（STARCAD21）を開発し，シャトルサービスを加えて，SoC 技術プラットフォーム（AS ☆ PLA）を完成させました．クライアント向けサービスは 2003 年 10 月より先行させ，ARM7，SH4，MeP コアの一発完動と 14 便で 120 以上の IP の Si 検証の成果をえました．2004 年 5 月から一般向けサービスを開始し，VDEC にも活用いただいています．Si 検証された IP，SoC は，クライアントの 4 社
4 工場で量産が可能です．（別途各社のビジネス判断が入ります）
アカデミアの活力を産業界に結びつけるのが VDEC の重要な役割のひとつと考えます．最先端プロセス，事業に直結する場を得て，産業界への出口を意識した研究・開発の環境が揃いました．産学連携体制で先行する東アジアの国々を，VDEC のリーダシップでキャッチアップしたく，宜しくご指導のほど，お願いいたします．

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ローム株式会社
研究開発本部 取締役本部長

沖電気工業株式会社
半導体事業グループ研究本部長

高須 秀視

北 明夫

VDEC 設立 10 周年お祝い申し上げます。

VDEC は多大な成果をあげつつ設立 10 周年を迎えることができました。改めて VDEC に関わる皆様のご尽

VLSI 回路シンポジウムでは大学 60 ％，企業 40 ％と力に敬意を表したいと存じます。この間，半導体業界で2004 年「産」と「学」が逆転し，2005 年 VDEC 試作に

は特に SoC デバイスにおいてプロセス技術のデファクト

よる発表件数が 7 件と健闘されており，この 10 年間関

スタンダード化が進み，回路設計技術による商品差別化

係者の方々の御努力で着実に活動・成果をあげられていが競争力を左右する状況になってきており，回路設計技ることに敬意を表したいと思います。

術力の向上が切望されています。VDEC の VLSI チップ
試作支援活動を通じて，大学等において集積回路関連研

日本の半導体産業は，優れた製造技術をベースにした汎用メモリ特化で 1980 年代は大きく伸び半導体市場の究が顕著に活性化され，研究交流や人材育成に大きく貢献してきていると実感しています。

半分を占める程であったが，1990 年代半ば以降はインテルのプロセッサや TI の DSP に象徴される強い市場牽

沖電気では 2004 年度より，0.15um 完全空乏型 SOI プ

引力やファブレスを中心としたベンチャー企業群の活力

ロセスシャトルサービスを開始し，VDEC 関連では今まをもとに製品開発力で力を発揮する米国，優れた製造技

でに 4 回の試作で多くのユーザーにご利用頂ておりま

術力を持つに至った韓国や台湾勢が汎用メモリやファンす。試作サービスを通じて，ユニークなプロセスをベー

ダリービジネスで大きく伸ばし，日本の半導体産業の地スにした研究成果の実証にお役に立てたと考えていま

盤沈下は今も続いている。なぜなら，HOW

す。さらに，独創的な回路設計技術による完全空乏型

MAKE から WHATTO

TO

MAKE の転換が遅れている

SOI プロセスのご利用拡大を期待しています。

為である。
今後も，世界をリードする VLSI 研究の COE として，半導体産業の利益の源泉は，製造から設計へ移ってお産学の交流や人材育成などにおいて VDEC が引き続きり，高付加価値製品の市場を狙うには設計やシステム部

半導体産業の発展に大きく貢献されることを期待いたし門の機能強化が不可欠である。又，この分野を担う人材ます。

の育成が急務であり，大学の中で VDEC の位置付けは益々重要となっている。
半導体産業の中で，ファブレスの成長率は非常に高く重要な地位を占めつつあるが，世界のファブレス上位
40 社で見ると，米国 22 社，台湾 10 社，カナダ 4 社，
ヨーロッパ 2 社，中国 1 社，日本 1 社と日本は大きく出遅れていると言える。ファブレスのベンチャーを育成していくことも今後 VDEC に課せられた問題であると考えている。今後，益々のご発展を祈願しております。

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北海道大学 VDEC サブセンター

東京工業大学 VDEC サブセンター

宮永 喜一

國枝 博昭

創立 10 周年，まことにおめでとうございます．VLSIVDEC 創立十周年おめでとうございます．鳳先生，浅設計教育センターが，このたび 10 周年を迎えたと知り，田先生をはじめ多くの LSI 分野の先生方，政府，会社の大変よろこんでおります．北海道大学では，当初このセ

ご努力とご協力により現在の VDEC の誕生と成長を目

ンターの設立に関して，情報科学研究科の雨宮好仁先生の当たりにし，感謝の気持ちでいっぱいです．その間のが，委員等で参加をされており，設立と同時に，関係のご苦労は並大抵ではなかったものとご推察申し上げま

より深い者ということで，私が参加をさせていただきま

す．

した．

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VDEC 設立以前は，多くの大学では LSI を設計，製造

当初は，我々の研究室は，LSI の設計等に関する基本

することなしに，EDA を中心に VLSI 研究が行われ，そを勉強していた頃で，VDEC の重要なミッションである，

んな逆境でも諸先輩は限られた範囲内で最大限の業績を「LSI の設計と実現に関する全国的なサービスを大学があげておりました．もともと，産業界に近い分野であり連携して進める」というような役目などあまりにレベル

ながら，研究の本質部分に踏み込めない環境は我が国にが高くて，当惑したのを覚えております．それでも，セ

とっても大きな損失でありました．現在ではこの状況はンターの各先生のご指導・ご鞭撻や，他大学の委員の先大幅に改善され，大学においても LSI 試作に基づく研究

生のご指導もあり，何とか進めてまいりました．最近で成果が当然である時代を迎えることができました．このは，VDEC の実質的な運営にも北海道大学から協力できような環境を創出した VDEC の役割を大きく，大学独るようになり，ある程度は委員の役目を果たしているの立法人化など変化する状況の中でその役割は引き続き重かと考えております．

要であることは変わることはありません．また，その産

LSI の設計．特に，複雑度の高い設計は，高度な知識

業貢献は計り知れないものがあると思います．

と経験を必要とします．それらを自ら習得するには，長SoC やシステム LSI に代表される LSI の大規模化は新

い時間もかかります．VDEC があることで，LSI の設計

たなる LSI 設計の時代を迎えています．従来の LSI 分野

に関する教育や研究をしようとする大学の研究室には，の研究者のみならず，応用分野の研究者がシステム動作

非常に心強く，有効であると感じています．

可能な LSI を設計してその成果を世に問う時代になって世界的に見れば，LSI を中心としたソフトウエア・

います．VDEC や米国 MOSIS では，マスクデータの受

ハードウエアの研究・開発が，いっそう重要となり．情

け渡しによる LSI 製造を受託しています．応用分野の研

報産業のあらゆる分野において，価値の高い LSI を設計究者にとっては LSI 設計に立ち入ったとしても RTL レ

することは，重要な研究プロジェクトになっています．

ベルの設計が限度です．下流設計は LSI 専門家に依存す

国内でのんびりやっているわけにはゆかないことがひしる．そのことによってより自分の研究分野に焦点を合わ

ひしと伝わってきます．

せた研究が可能になります．RTL レベルのデータの受

このセンターの役割は今後ますます重要となることはけ渡しによる LSI 製造受託がどうしても必要です．政府必至と感じております．日本の多くの大学がこのセン資金に依存しなければいけないわが国の状況から考える

ターを通して，優れたシステムを設計・開発し，世界にと，VDEC のターンキーサービスと呼ばれる機能強化が向けて高度な LSI を提供できるようになることを期待し最善の策ではないかと考えています．

ております．同時にその要として，VDEC では，大学にVDEC 創立十周年が VDEC 発展の黎明期であるならおける最先端 LSI 設計の教育・研究を進めていただければ，次の期には何を期待するか再び全国の大学の強い結ばと希望しております．

束による努力が求められているのではないでしょうか．

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金沢大学 VDEC サブセンター

名古屋大学 VDEC サブセンター

松田 吉雄

高木 直史

VDEC が 10 周年を迎えられたということですが，金VDEC 創立 10 周年，おめでとうございます．VDEC

沢大学 VDEC サブセンターを代表して一言ご挨拶を申の創立にご尽力された先生方，初代センター長の故 鳳し上げます．

先生，現センター長の浅田先生をはじめ，VDEC の運営にご尽力されてこられた教員，職員の皆様に心から感謝

私ごとで恐縮ですが，私は昨年に半導体業界から大学し，敬意を表します．

へ移ったもので，今あたりまえのように VDEC の恩恵をうけておりますが，設立から始まり，ここまでもって

VDEC の創立当初，なんとか LSI の試作の道筋はついこられた関係者の熱意と努力に，改めて敬意を表します

たものの，LSI の設計方法や CAD ソフトウェアの利用

とともに感謝申上げる次第です．

法など，ほんとうに手探り状態のなか，チャレンジ精神が旺盛な若手の教官や大学院生達が，お互いに情報交換

10 年前と言えば，プロセッサや DSP 或いはメモリとをしながら，LSI 設計を進めていたことを懐かしく思い

特定分野に特化した戦略が成功して復権をはたしたアメ出します．当時の若手教官が，現在，中堅となり，大活

リカと大量の資本投下で台頭してきた韓国，台湾の狭間躍されているのを見るにつけ，VDEC の果たしてきた役

で，日本の半導体産業は非常に厳しい局面に立たされ，割の大きさを感じております．「LSI 教育情報の発信拠

日本半導体の復権をかけて，業界団体が設立され，いく

点形成」，「VLSI 設計支援教育用 CAD ソフトウェアの整

つかの国家プロジェクトが始まり，また産学連携も声高

備」，「VLSI チップ試作支援」による集積システムの設に叫ばれていた時期だと記憶しております．産学連携の計教育および研究の支援に加え，当該分野の若手教員の一貫として，大学における LSI 教育の充実が求められて育成にも計り知れない成果があったかと存じます．また，いた時期でもあり，この 10 年 VDEC はその役割を十分

流動教官制というユニークな制度による人事交流も特筆

果たしてきたものと思います．

に値するかと存じます．

金沢大学においても LSI 教育に力を注ぎ，今では，ト

国立大学の法人化に伴い，種々の困難が生じてはいま

ランジスタから高位言語による LSI 設計まで，またアナ

すが，これをよい機会と捉え，VDEC が今後もますますログからデジタルまで，体系化されたカリキュラムが組

発展されますことを祈念致しますとともに，微力ながらまれ，相当充実したものになっています．産業界に出て運営にご協力することをお誓いし，お祝いのメッセージ

もすぐに戦力になるだけの教育ができているものと自負とさせて頂きます．

しております．また，VDEC の環境のお陰で，かなりの研究成果もあげられ，これもひとえに金沢大学の先輩諸先生を始め関係者の支援のたまものと感謝する次第です．
現在日本の半導体業界はどうかというと，必ずしも往年の勢いを取り戻しているとは言いがたく，また，大学における LSI 教育，研究においても，まだまだたくさんの課題があります．一層の充実と更なる発展のために，今後とも関係者のご理解，ご支援の程をお願い申し上げ
ます．

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立命館大学 VDEC サブセンター

大阪大学 VDEC サブセンター

山内 寛紀

谷口 研二

VDEC 創立 10 周年，誠におめでとうございます．私VDEC が設立されてからはや 10 年が経過すると聞き，事ですが，NTT から立命館大学へ転職したのも丁度 10

感慨深く感じています．VDEC が始まった時期にスター年前でしたので，大変印象深く記憶しております．設立

トした私の研究室では「VDEC の歴史 = 研究室の歴史」の 1 年前からこの動きを各方面から聞いていましたのでもあります．20 年前，大学に戻った私は会社で習得

で，これで大学へ移っても今までどおり LSI 設計関連のした集積回路の製造技術開発の経験を生かして集積回路研究ができると安心していたものです．でも移ってみるの設計を試みたものの，ベンダーから示された設計支援と思っていたのとは大違いで，いかに今まで NTT のソフトの金額を聞いて断念せざるを得なかった苦い思い

バックグランドで楽をしてきたかを思い知らされまし

出があります．それから 10 年後，何かの折に浅田先生た．また大学の先生方が，環境を立上げ，学生を育て，に回路設計の環境が日本の大学には無いことを嘆いたと

研究を持続させるのに，日頃いかに苦労されているかをころ，年末には VDEC 地方拠点立上げ経費がクリスマ

知り頭が下がりました．

スプレゼントとして贈られてきました．この大きなプレ
ゼントがその後の研究室の進む方向を決めるきっかけとまた立命館は，講座制ではなく教員一人ですべてを賄なりました．

うシステムでしたから，たとえ VDEC 環境を使っても，LSI 設計の研究と教育を行うのは無理がありました．そ振り返ってみると，VDEC の成功は，立ち上げ時期のこで，10 人規模の先生を集め，システム的に教育・研

若手教官の献身的な努力に拠るところが極めて大きかっ究を展開する仕組み作りに励むことにしました．そして，たと思われます．当時の若手教官は，学生からの質問にローム株式会社様の絶大なるご支援を戴いて，7 年前に対して的確に回答をするだけでなく，質問メールの書き研究拠点としての VLSI センターを設立し，浅田先生に方まで懇切丁寧に教えていました．若手教官と学生とのお越し戴いてご挨拶を賜りました．また 2 年前には，教やり取りをパソコン画面でみていた私は，頼りになる若育拠点としての電子情報デザイン学科を設立し，現在

手教官がいる限り VDEC は成功すると確信しました．

11 名の専任教員を有するまでになりました．LSI 設計に

事実，VDEC がスタートして 1-2 年後には，若手教官の多少とも関連する先生の数は 20 名を数えています．

ボランティア精神が全国の学生にまで波及し，組織の枠組みを越えて学生同士が助け合う形の VDEC が本格的

我々立命館教員は，LSI に親しんだ多くの技術者を世に機能することになりました．その当時，VDEC に参加に出すことを使命と考えています．そのため，電子系，した学生は「VDEC の若手教官と全国の学生仲間に教え

機械系，情報系を中心に，学部では毎年 300 名の学生にられた」と口を揃えて言っています．その意味では，

LSI リテラシー教育を行っています．そして大学院では，

VDEC は，全国の教官と学生とが真に一体化した全国共STARC 寄附講座に今年 200 名以上の院生が受講してい同利用の数少ない成功例とみることができます．

ます．
最後に，VDEC の今後の発展を祈念するとともに，現在まで VDEC 事業に貢献する機会が少なく，VDEC
リフレッシュセミナーの会場にお使い戴いた程度でございますが，今後は，VDEC 派遣教員等でもできうる限り御協力させて戴き，VDEC 発展のお役に立ちたいと思っております．今回は本当におめでとうございました．

VDEC 立ち上げにご努力いただいた鳳先生のご冥福を祈ります．

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京都大学 VDEC サブセンター

小野寺 秀俊VDEC 京都大学サブセンタには，LSI テスター（平成7 年度導入），EB テスターと FIB 装置（平成 11 年度導入）が設置され，本学内ならびに近隣大学の LSI 設計教育研
究を強力に支援している．平成 8 年の VDEC 設立以前より，京都大学では LSI 設計ならびに設計支援技術の研究を行っていた．LSI も試作していたが，企業との共同研
究の一環として相手企業に試作を依頼したり，海外の試作サービス会社を利用していた．数ミリ角のチップ試作に，1 年間の校費配当額を超える費用が必要であった．
CAD ツールも必要最小限のものを導入していたが，それらの購入にも多額の研究費を使っていた．1 回では支払えず，分割で購入したツールもある．このように不十分な設計環境の中で，多額の研究費を使用してチップの設計や試作を行っていた．そのため，実際のチップ試作に携わる事の出来る学生の数も限られていた．
しかし，VDEC の設立により，LSI 設計に関する教育
研究環境は劇的に変化した．LSI 試作が安価に，そして容易に行えるようになった．また，設計に必要な CAD
ツールが自由に使用できるようになった．もう，ライセ
ンス数を気にして同時実行数に注意を払う必要も無い．
LSI の設計試作が一気に身近な存在となり，LSI 設計の本質に集中する事ができるようになった．日本国内で
LSI 設計に携わる学生の数も急増し，LSI 設計教育のア
クティビティと内容は質的に改善されたと感じている．
また，メーリングリスト等では，VDEC の若手利用者や教員によるバーチャルなコミュニティが形成され，
CAD 利用技術や設計ノウハウが交換・蓄積されている．
VDEC からは最先端プロセスでの試作サービスも提供されるようになり，大学においても世界最高性能のチップを実現できる環境が整った．このすばらしい環境を活用
し，VDEC 利用者のコミュニティが，エレクトロニクス
システムの設計教育研究において世界を牽引する存在となるよう，少しでも貢献できれば幸せである．

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図1

VDEC 利用学校数と教官数の年次推移

図2

CAD 利用申請研究室数の年次推移

図3

チップ試作大学数と研究室数の年次推移

図4

CAD ライセンス利用数の年次推移

図5

チップ試作品種数の年次推移

図6

集積回路関連の国際会議での日本の大学からの発表数

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VDEC での設計/試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリストを以下に示します．（順不同）［4］株式会社ビヨンド・エルエスアイ（http://www.beyondlsi.com/jp/index.html）
代表の先生：東京工業大学

國枝 博昭 教授

（同社，代表取締役）
事 業 内 容：（1）バイオメトリクス応用製品のための［1］エイ･アイ･エル株式会社

開発，カスタム設計，共同開発，コ（http://www.ailabo.co.jp/）
代表の先生： 神戸大学

ンサルティング

瀧 和男 教授（2）LSI の設計・開発，関連製品の販売（同社，代表取締役社長）
事 業 内 容：（1）HYPERLSIDESIGN（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売（4）チップ受託開発［5］株式会社ナノデザイン（http://www.nanodesign.co.jp/）
代表の先生：九州工業大学

中村 和之 助教授

（同社，代表取締役）
事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発

［2］株式会社シンセシス（2）メモリ LSI 自動設計ツールの開発（http://www.synthesis.co.jp/）
代表の先生： 大阪大学

白川 功 名誉教授（同社，取締役）
事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供/設計［6］株式会社 NSCore（http://www.nscore.com/）
代表の先生：九州工業大学

中村 和之 助教授

（同社，取締役）
事 業 内 容： 標準 CMOS プロセスによる新規不揮発メ
モリの設計・開発支援ツール開発及び販売［7］株式会社エイアールテック［3］エイシップ・ソリューションズ株式会社（http://www.asip-solutions.com/）
代表の先生： 大阪大学

今井 正治 教授

（同社，代表取締役 CTO）
事 業 内 容：（1）EDA ツールの提供（http://www.a-r-tec.jp/）
代表の先生：広島大学

岩田 穆 教授（同社，代表取締役）
事 業 内 容：（1）アナログ・ RF 回路混載 SoC 設計開発業務（2）設計サービスとソリューション提供（2）基板雑音解析業務（3）自社 IP の開発（3）企業との協力と人材育成

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現在の VDEC 構成員

歴代の VDEC 構成員

専任スタッフ

客員教授

センター長・教授
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タ

浅

田

邦

博

1997 〜 1998

家田1999 〜 2000

田中

信明

（NEL）

授

藤

田

昌

宏

客員教授

川

手

啓

一

助

教

授

池

田

誠

助

教

授

高

宮

真

2001 〜 2002

玉置

講

師

高

木

義

2003 〜 2004

益子耕一郎

（STARC）

助手

鄭2005 〜 2006

川手啓一

（ASPLA）

助

手

小

助

手

佐々木

昌

浩

助

手

吉

澤

真

吾

1997 〜 1998小谷光司

（東北大学）

専門職員

齊

藤

岳

己

1997 〜 1998

羽路

伸夫

（横浜国立大学）

共同利用係長小貫浩1999 〜 2000

北川章夫

（金沢大学）

共同利用係主任

杉田佳代子

1999 〜 2000

小出哲士

（広島大学）

2001 〜 2002

北神正人

（千葉大学）

2001 〜 2002

一色剛

2002 〜 2003小林和淑

（京都大学）

2003 〜 2004

服部励治

（九州大学）

2004 〜 2005

畠中理英

（大阪大学）

2005 〜現在

高木一義（名古屋大学）2006 〜現在

吉澤真吾（北海道大学）

一
若

松

田

直

（東京大学新領域創成科学研究科教授）
高

木

信

一

（東京大学新領域創成科学研究科教授）
藤島

電子情報通信学会
正文

現在

テクノマスマティカル
洋一

実

田

吉

郎

（東京大学工学系研究科電気工学専攻助教授）
非常勤職員
横

地

順

子

吉

田

直

美

萩

田

雅

士

専任スタッフ（教授）
1996 〜 2003

鳳

紘一郎

1996 〜現在

浅田邦博

2004 〜現在

藤田

昌宏

（助教授）

丸 山 由 香 子

1996 〜 1997

藤島

実

楯

子

1996 〜現在

池田誠

寳 田 芽 衣 子

1997 〜 2001

平本

俊郎

瀬

2002 〜 2004

年吉洋

2005 〜現在

高宮真1996 〜 1999

韓小逸

1998 〜 1999

中田

明良

1999

伊藤

浩

2000

三田

吉郎

2000 〜 2002

石原亨

1997 〜現在

鄭2001 〜現在

小松

智
戸

謙

修

モハメド・アッバス
原

田

智

（日立）

流動教官

（東京大学新領域創成科学研究科助教授）
三

事務局長

（ローム）

聡

協力教員
柴

現在

之

ラトウナ・クリスラム・ナムワシィ

（助手）

若
聡

（東京工業大学）

01-VDEC10周年特集 07.5.7 10:57 ページ39

2004 〜現在

佐々木昌浩（事務職員）

2000 〜 2001

石井肇雄

2002 〜 2005

真弓

貞雄

2002 〜 2005

麦谷

重男

小貫

浩

島

弘
岳己

1996 〜 1998

新藤正夫

2003 〜現在

1997 〜 2000

松本

直衛

2005

1998 〜 2003

清水

要

2005 〜現在

齋藤2000 〜 2005

岩下健吾

2005 〜現在

杉田佳代子

Ｖ
Ｄ
Ｅ
Ｃ
に
関
す
る
デ
ー
タ

図7

これまでに VDEC で試作されたチップの搭載されたウエハ．すべて異なる品種のウエハである．

第 1 章 VDEC 事業の紹介と平成 17 年度事業報告
1．1 VDEC 事業の紹介と平成 17 年度事業報告

1-1

東京大学大規模集積システム設計教育研究センターである．この目的で VDEC では社会人のリフレッシュ（VDEC）は発足後 10 年目を迎える．平成 17 年度も教育プログラムと兼ねて LSI 設計教育セミナーを年 1 回『LSI 教育情報の発信拠点形成』，『VLSI 設計支援教育用（12 月〜 1 月）開催している．このコースは"ディジタル

CAD ソフトウェアの整備』，『VLSI チップ試作支援』を

設計コース"，"アナログ設計コース"，"最先端設計事例

3 つの柱として，円滑な運営を目指した事業を展開した．

コース"の 3 コースからなっている．前 2 者は演習を伴う

図 1.1 に示す VDEC の活動内容に基づき，以下に平成 17

体験教育コースであり，主要大学の経験豊かな教官を講

年度の概要を報告する．

師に招いて実施している．最先端設計事例コースは講義

VDEC の使命は全国の国公私立大学および高専の LSI

主体のコースであるが，大学および企業から第一線の講設計研究・教育を高度化し，産業界に対しても優秀な師を招き，設計経験をもとにした講演を行っている．

LSI 設計技術者を数多く送り出すことである．しかし，

これらセミナーに加えて VDEC では年 1 回，若手教官

VDEC 発足当初，我が国の大学には CAD ソフトウェアと学生を中心とした VDEC デザイナー・フォーラムを利用技術教育や実用的 LSI 設計フロー教育のカリキュラ

開催している．これはワークショップ形式の会合であり，

ムはほとんど存在していなかったため VDEC にとって企業・大学からの招待講演に交えて，参加者が設計事例

はこれらの整備が急務の課題であった．CAD ソフトを持ち寄ってその成功談，失敗談を交換する．これから40

ウェアの利用技術に関しては CAD ベンダーが独自の設設計を始めたいと考えている学生・教官もここでさまざ

第1章

計技術を有しており，これを導入することとした．大学

まなノウハウを得ることができる．このフォーラムの成院学生，若手教官を対象として CAD ベンダーから講師

果はプロシーディングとして印刷物，CDROM の形で入を招き，それぞれの CAD ソフトウェア毎に年 2 回のセ

手できる．

Ｖ
Ｄ
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事
業
の
紹
介
と
平
成
17
年
度
事
業
報
告

ミナーを開催することとし，CAD ベンダーと契約を結

このようなセミナー，フォーラムを通じた教育システんだ．これまで年 2 回の内 1 回は VDEC で，残り一回はムにより LSI 設計の基本的項目を学習できるようになっ地方拠点校で実施している．参加定員は設備の関係でそているが，それでも実際の LSI 設計の場面では，さまざ

れぞれ 20 〜 50 名程度であり必ずしも十分とはいえない

まな困難に直面することが多い．初心者にとってはが，VDEC としては各ユーザ研究室内で"技術伝承"され，CAD ソフトウェアのセットアップは最大の問題である．

VDEC 主催のセミナーがトリガーとなって CAD 利用技

セットアップの後も CAD ソフトウェアが発する"難解な術が全国的に広がることを期待している（1.3 章参照）．

エラーメッセージ"でとまどうことも多い．このような

LSI 設計フローセミナーは LSI 設計の基本概念教育と場合に力を発揮するものが VDEC メールグループであ

複数の CAD ツールを連携する実用的設計例の体験教育

る．VDEC ユーザは VDEC のホームページから CAD

図 1.1 VDEC の活動内容

メールグループや試作技術対応のユーザグループに登録

SOI 試作を実施している．さらに，VDEC では現在のすることができ，そこに直面する疑問点を投稿し，助けサービス項目に載っていない BiCMOS，SiGe 等についを求めることができる．メールグループの登録ユーザはて，アメリカの MOSIS との連携で，アカデミック価格

それに回答する義務を負っているわけではないが，ほとで試作を行っている．

んどの場合，数時間から数日以内に経験豊かなユーザか

また，一流の LSI 設計者を目指す学生に対してインセらの支援を得ることができる．また，今まで蓄積されてンティブを与える仕組みとして LSI IP アワードを実施

きたメールグループの情報が VDEC の WEB 上で認証さしている．本アワードは半導体各社と日経 BP 社の支援れた VDEC ユーザへ公開され，教育上の資産として残でスタートした IP 開発支援のしくみであり，すでに 7していく仕組みになっている．（図 1.2）．

回目の募集を終えた．7 回目は約 51 の応募にたいしそのVDEC ではこの支援活動に参加していただいている
ユーザに感謝の意を込めて，VDEC デザイナー・フォー

上位 17 件の優秀 IP に対して 100 万円〜 200 万円の賞金を授与されている（図 1.3）．
VDEC 発足以来 10 年目を迎え，9 年余の活動の中でラムにて"最多回答ユーザ賞"をさしあげている．
VLSI チップ試作支援に関しては，従来のオンセミ 1.2

LSI 設計文化が根付いた研究室や大学ではすでに活発な

CMOS，日立 0.18 μ m

設計研究・教育がスタートしている．図 1.4 に VDEC を

CMOS， NEC 0.8 μ m Bipolar な ど の 試 作 に 続 き ，

利用した研究成果の指標として，VDEC に関係する発90nmCMOS 試作（ASPLA/STARC）を公募の形で本格表文件数の推移を示す．単純に比較はできないが発表文的に運用し，また，共同研究という形で沖電気 0.15 μ m

献の数は増加傾向にあり，VDEC 発足以来，集積回路

μ m CMOS，ローム 0.35 μ m

1-1
41

第
1
章

図 1.2

VDEC メーリングリスト検索システム

図 1.3 LSI IP 賞

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Ｄ
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事
業
の
紹
介
と
平
成
17
年
度
事
業
報
告

に関係する研究が活性化されていることが確認できる.

研究論文には最先端のプロセステクノロジが好んで利用

図 1.5 に VDEC に関係する発表文献の VDEC ファシリされる傾向にあり，平成 16 年度からサービスを開始す

ティー利用状況を示す．論文執筆にあたり CAD ソフト

る沖電気の 0.15 um SOI テクノロジと ASPLA90 nm テ

ウェアが幅広く利用されていることが確認できる．

クノロジの利用が期待できる．そのほかのファシリ

CAD ソフトウェアはチップ設計だけでなくチップ試作

ティーとして，LSI テスターや FIB 加工装置，EB 描画の準備段階で利用される場合が多いため，研究の基本ア装置などが研究目的に幅広く利用されることを期待す

イデアを実証するツールとしての貢献度も大きい．また，

る．

1-1
42

第
1
章

VDEC を利用した発表文献数の推移

VDEC を利用した研究論文

論文数

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介
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成
17
年
度
事
業
報
告

図 1.4

利用ファシリティ
図 1.5

VDEC ファシリティー利用状況

1．2 CAD ソフトウェアの整備
平成 8 年度から整備を行っている CAD ソフトウエア
は, 平成 17 年度は表 1.1 に示すツール群を全国の大学にり，全国の国・公・私立大学・高専において教育・研究
目的に限り利用できるようになっている．

提供している. CAD ソフトウエアの利用は, 図 1.2 に示す

VDEC の CAD の利用，および「1．3 章 」のチップ

全国地域拠点校 10 箇所にライセンスサーバを設置し，試作の利用のためには，あらかじめユーザ登録が必要と全国各大学の利用者が手許の計算機にインストールしたなっているが，これまで VDEC に利用登録をしている

CAD ソフトウエアを，最寄のライセンスサーバにおい（a）全国教官数および（b）その所属する大学数およびて認証を行うことで，ネットワークを利用した運用形態（c）CAD の利用申請があった研究室（教官）数の推移となっている．ライセンス数は CAD の項目ごとに 100は図 1.7 の通りである．

から 1000 程度のフローティングライセンスとなってお表 1.1 導入された CAD システム
名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーション，論
理合成，テスト生成，マクロセルを含むセルベースの配置配線とバックアノテーション，会話型の回路図および

Cadence Design Systems, Inc.

1-2

マスクレイアウト入力，アナログ機能・回路シミュレー
ション，設計検証，回路抽出

43Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テスト
生成．マクロセルを含むセルベースの配置配線設計とバックアノテーション, 回路シミュレーション, デバイスシ
ミュレーション

Synopsys, Inc.

Magma 社設計システム（平成 17 年 7 月まで）

VerilogHDL/VHDL シミュレーション，論理合成，配置配線設計とバックアノテーション

Magma Design Automation Inc.

レイアウト検証システム

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，デバイスシミュレーション

Silvaco高周波回路設計検証システム

通信機器や関連デバイスなどの高周波回路/システムの設計，検証

Agilent Technologies

C 言語ベース設計システム

Handel-C でシステム設計，合成，検証

Celoxica

C 言語ベース設計システム

BachC 設計ツール

Sharp

図 1.6 全国地域拠点校

第
1
章
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17
年
度
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告

（a）利用登録教官数（c）CAD 申し込み研究室数（b）利用登録大学・高専数（d）CAD 申し込み数

1-2
44

第
1
章
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介
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平
成
17
年
度
事
業
報
告

1．3 VDEC チップ試作概況
1．3．1 VLSI チップ試作
図 1.3.1 は，VDEC および，それに先行して行われたパイロットプロジェクトでのチップ試作数の推移を示したものである．
VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリは NEL社の CMOS0.5 μ m（当該プロセスはその後日立北海セ
ミコンダクタ社に継続）1 社であったが，平成 8 年度
（1996 年度）の VDEC 発足後，日本モトローラ社のCMOS1.2 μ m（平成 11 年度からは，オン・セミコンダ
クターにて継続）が協力を開始し，平成 9 年度からはローム社の CMOS0.6 μ m が加わった．さらに平成 10 年
度には日立製作所の CMOS0.35 μ m，平成 11 年度には（a）設計チップ品種数

ローム社 0.35 μ m がそれぞれ加わった．また，IP 開発
プロジェクトの一環として STARC0.13 μ m の試作を1-3行った．平成 13 年度から，日立製作所の CMOS0.18 μm のサービスを実施している．平成 14 年度は，広島大

45

学岩田先生の主導の下に，VDEC と MOSIS の協力によ

第1章

る試作サービスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生
主導の元に，NEC 化合物デバイス株式会社によるバイ
ポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15 μ m プロセスお
よび ASPLA 90nm（現在は STARC において継続）プ
ロセスの試作を開始し，90nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．
図 1.3.1（a）は設計されたチップ品種数を示す．図中（b）設計チップ面積の棒グラフは，試作品種数の順調な増加を表しており，
VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，02 年度に減少しているが，これは ROHM
社の 0.6um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．
図 1.3.1（b）に設計されたチップ面積を示す．試作プ
ロセスが微細化すると，集積度が向上することで，見かけ上試作面積が減少するように見える場合がある．そこで，図 1.3.1（c）に試作面積をそれぞれの試作プロセス
における特性寸法で規格化した，規格化試作面積の傾向も併せて示す．
また，図 1.3.2 にこれまでに試作に参加した教官数，（c）規格化した設計チップ面積
図 1.3.1

チップ試作数・面積推移

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17
年
度
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告

大学数の推移およびその累計を示す．また，チップ試作に必要な設計規則などの，試作会社固有の機密情報にアクセスするための「機密保持契約」締結教官数は，オンセミコンダクタが 136 名，ロームの 0.35um プロセスが187 名，日立製作所が 77 名，ASPLA/STARC90nm が34 名となっている．

1．3．2

平成 17 年度チップ試作概況

平成 16 年度は，表 1.3.1 に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第 2 章のチップ試作報告を参照されたい．

（c）規格化した設計チップ面積
図 1.3.2 VDEC チップ試作参加教官数・大学数の推移とその累計

表 1.3.1 平成 16 年度チップ試作日程● CMOS 1.2um（オンセミコンダクタ：旧 日本モトローラ）
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 16 年度第 2 回

2004/10/ 4

2005/ 1/11

2005/ 4/ 4

2005/ 6/28

46

平成 17 年度第 1 回

2005/ 4/ 4

2005/ 7/ 4

2005/10/ 3

2006/ 1/25

第1
章

平成 17 年度第 2 回

2005/10/ 3

2005/ 1/10

2006/ 4/ 3

2006/ 7/17

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 17 年度第 1 回

2005/ 3/25

2005/ 4/25

2005/ 8/19

平成 17 年度第 2 回

2005/ 4/22

2005/ 5/23

2005/ 8/19

1-3

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介
と
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成
17
年
度
事
業
報
告

●

●

●

CMOS 0.35um（ローム）

平成 17 年度第 3 回

2005/ 3/28

2005/ 5/20

2005/ 6/20

2005/10/21

平成 17 年度第 4 回

2005/ 3/28

2005/ 6/17

2005/ 7/25

2005/10/21

平成 17 年度第 5 回

2005/ 4/25

2005/ 7/22

2005/ 8/22

2005/12/ 2

平成 17 年度第 6 回

2005/ 5/23

2005/ 8/19

2005/ 9/26

2006/12/20

平成 17 年度第 7 回

2005/ 6/20

2005/ 9/23

2005/10/24

2006/ 1/24

平成 17 年度第 8 回

2005/ 7/25

2005/10/21

2005/11/21

2006/ 2/23

平成 17 年度第 9 回

2005/ 8/22

2005/11/18

2005/12/19

2006/ 4/10

平成 17 年度第 10 回

2005/ 9/26

2005/12/16

2006/ 1/23

2006/ 5/ 1

平成 17 年度第 11 回

2005/10/24

2006/ 1/20

2006/ 2/20

2006/ 6/ 5

平成 17 年度第 12 回

2005/11/21

2006/ 2/17

2006/ 3/27

2006/ 7/ 3

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 17 年度第 1 回

2005/ 1/11

2005/ 4/18

2005/ 7/19

2005/12/20

平成 17 年度第 2 回

2005/ 7/ 4

2005/10/11

2006/ 1/10

2006/ 5/15

申込開始

申込〆切

設計〆切

チップ納品

2005/ 9/30

2006/ 3/24

CMOS 0.18um（日立）

Bipolar（NEC）
第 1 回

●

CMOS SOI 0.15um（OKI）
設計〆切

チップ納品

第 1 回

申込開始

申込〆切

2005/ 3/14

2005/ 9/30

第 2 回

2005/10/ 7

2006/ 3/17

●

CMOS 90nm（ASPLA）
試作申込開始

試作申込締切設計締切

納品・試作完了

2004/12/10

2005/ 1/15

2005/ 5/25

2005/ 8/ 5

平成 17 年度第 2 回

2005/10/21

2006/ 1/13

平成 17 年度第 3 回

2006/ 1/16

2006/ 4/27

平成 17 年度第 1 回

1．3．3

ルを利用して，平成 8 年度から順次ライブラリ整備事業

ライブラリ整備状況を行ってきている．現状では，VDEC における各プロセ

VDEC におけるチップ試作（主にディジタル LSI 試作）
では，設計ライブラリの整備が重要である．VDEC では，スの試作において，利用可能なライブラリは表 1．3．2に示すとおりとなっている．

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

表 1.3.2 VDEC で利用可能なライブラリプロセス
名称
HHS（NEL） P2lib
0.5 μ m

EXDlibMOT（On Semi）
1.2 μ mP2lib

EXDlib

日立 0.35μm EXDlib
ROHM0.35μm
日立ゲート
アレイ
京大 lib

EXDlib

作成者
京都大学小野寺研究室

内容
・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ・CellEnsamble 用配置配線ライブラリ
http://www.vdec.u-tokyo.ac.jp/DesignLib/P2lib/NEL05/index.html
九州大学安浦研究室
・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・VHDL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ・CellEnsamble 用配置配線ライブラリ
http://www.vdec.u-tokyo.ac.jp/DesignLib/Kyushu/NEL05/index.html
京都大学 小野寺研究室 ・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ・CellEnsamble 用配置配線ライブラリ
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/MOT15/rule.html
東京大学 VDEC
・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

状況
試作チップの動
作検証完了

試作チップの動
作検証完了
1-3
47

試作チップの動作検証完了

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/MOT15/rule.html
東京大学 VDEC

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT35/rule.html
CDROM にて配布
京都大学 小野寺研究室
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html
東京大学 VDEC
・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html

パスポート
ライブラリ

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

日立から提供のセルを ApolloGAに移植

CDROM にて配布
日立 0.18μm 京大 lib

EXDlib
日立ゲート
アレイ
パスポート
ライブラリ

CDROM にて配布
・Synopsys 用論理合成ライブラリ
京都大学 小野寺研究室 ・VerilogXL 用シミュレーションライブラリ
・ApolloII 用配置配線ライブラリ
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html
東京大学 VDEC
・Synopsys 用論理合成ライブラリ
http://www.vdec.u-tokyo. ・VerilogXL 用シミュレーションライブラリ
ac.jp/CHIP/DesignRule/ ・Apollo 用配置配線ライブラリ
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html
CDROM にて配布
・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・VHDL 用シミュレーションライブラリ

ロームから提供

第
1
章
Ｖ
Ｄ
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事
業
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介
と
平
成
17
年
度
事
業
報
告

1．4 CAD セミナー
LSI 設計技術の向上にはセミナーは欠くことができな

可能な Cadence，Synopsys，Magma，Mentor

い存在である．平成 16 年度には，CAD 利用のための技

Graphics, Silvaco など CAD ベンダーのそれぞれの CAD

術セミナー，社会人のためのリフレッシュセミナー，若ツールの操作方法等を各ツールベンダーから講師を派遣

手教官・学生のためのデザイナーズフォーラム等のセミしていただき講習を行っている．また，VDEC で開発

ナー，フォーラムを企画，実施した．

したライブラリを用いたチップ設計に関する講習もCAD 利用のための技術セミナーでは，VDEC で使用

VDEC スタッフで実施している．平成 16 年度は，8 月と 9 月に初心者を対象とした第 1 回の CAD 利用のため【CAD 利用のための技術セミナー】の技術セミナーを東京大学 VDEC で実施した．この技
術 セ ミ ナ ー で は ， Cadence の ツ ー ル を 5 日 間 ，Synopsys のツールを 7 日間，Magma のツールを 2 日間，Mentor Graphics のツールを 2 日間，Silvaco のツールを
1 日間，Xilinx のツールを 2 日間で実施し，各コースに
40 名までの教官・学生の受講があり，各ツールの使用
方法や VDEC ライブラリを用いた VLSI 設計フローを修得している．また 3 月には上級者を対象とした CAD
技術セミナーを地方拠点（北海道，名古屋，東北，金沢，

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九州）及び東京で実施し，Cadence，Synopsys，
図 1.4.1 地方拠点校で開催した CAD 講習会会場風景（北海道大学）

Magma，Mentor Graphics，Sharp 等各社の最新のツー
ルの上級トレーニングを行った（表 1.4.1）．

表 1.4.1 平成 16 年度 CAD 技術セミナー開催状況
講習項目
Agilent, ADS
基礎講習会
Cadence,
FE-Ultra 講習会
Cadence,
VLE 講習会
Cadence,
Artist-CAE 講習会
Synopsys,
Astro 講習会
Synopsys,
Chip synthesis
講習会
Synopsys,
HSPICE 講習会

開催地
東京大学

開催時期
参加人数
2005 年28
7/28（木）─ 29（金）東京大学 2005 年
11
8/22（月）─ 23（火）東京大学 2005 年
40
8/24（水）東京大学 2005 年
34
8/25（木）─ 26（金）名古屋大学 2005 年
22
9/01（木）─ 02（金）大阪大学 2005 年
15
9/06（火）東京大学

2005 年9/13（火）─ 14（水）40

Mentor,Calibre 講習会
Sharp,Bach C 講習会
Cadence Analog
Artist 講習会（初心者向け）
Cadence
AMS 講習会（中〜上級向け）
HSPICE
講習会

東京大学

2005 年9/15（木）─ 16（金）2005 年9/21（水）─ 22（木）2006 年3/7（火）─ 3/8（水）

26

広島大学

2006 年3/14（火）─ 3/15（水）3Virtuoso AMS Designer の基本的な使用方法
Verilog-A および Verilog-AMS の使用方法

九州大学

2006 年
3/16（木）─ 3/17（金）15Agilent ADS
講習会

東北大学

2006 年3/28（火）─ 3/31（金）9Silvaco 講習会

東京大学

2006 年4月 7 日（金）

8

HSPICE の基本的な機能と回路記述方法をベースに、演習問題を通じて HSPICE の操作方法と、シミュレーション統合
環境 CosmosSE を用いたシミュレーション・フローの学習
ADS（Advanced Design System）の基本的な使用法と、能動回路の設計に必要な知識の学習。ADS の操作環境で動作するモーメンタムの基本操作の実習
STARC の 90nm スターシャトルのアナログ PDK を使用した設計フローの紹介

東京大学
金沢大学

9
11

講習内容
ADS（Advanced Design System）の基本的な使用法と、能動回路の設計に必要な知識の学習
フィジカル・バーチャル・プロトタイプ設計ツールである FEの機能的特徴、及び基本的な使用方法の学習
Layout Editor の使用方法、Pcell（Parameterized Cell）の概念と作成方法、Stream 変換の学習
Artist-CAE の基礎と操作方法の学習
自動配置配線コアツール Astro のデザインフローと各フェーズでの機能の習得
論理合成ツール Design Compiler を用いて、合成条件の設定、結果の解析、階層設計を行う場合のストラテジなどを
学習
HSPICE の基本的な機能と回路記述方法をベースに、演習問題を通じて HSPICE の操作方法と、シミュレーション統合
環境 CosmosSE を用いたシミュレーション・フローを学習
IC レイアウト検証ツール Calibre を使用して、ルールファイ
ルの作成方法、DRC/LVS の実行方法の学習。
C 言語記述から回路を自動合成する Bach システムの使用方
法について演習を交えて習得
Analog Artist の環境設定、およびシミュレーションの実行と解析方法の学習これら CAD 技術セミナーへの参加要望は非常に大きいため，VDEC 拠点校の協力を得ながら各地方拠点校でシュセミナー」を拠点大学教官および企業の第一線の設計者を講師に招き開催した（表 1.4.2）．

開催しているが，地方拠点開催でもその地方からの参加

このセミナーは主に社会人を対象として，演習を伴う者にとどまらず，遠方からの参加希望が多く寄せられて最新の VLSI 設計技術の実践的教育を行うもので，平成いる．これは CAD 技術セミナーに対する需要が依然と10 年度に文部省専門教育課の支援のもとでスタートしして大きなことを表しており，VDEC はこの状況に対応たが，今年度は（財）電気電子情報振興財団の協力（共し，大規模な CAD 技術セミナー開催の仕組みの整備を催）を得，また文部省高等教育局専門教育課，日本電子行ってきた．

機械協会（EIAJ），システム LSI 開発支援センター

平成 17 年度 12 月〜 1 月には平成 16 年度に引き続き， （VSAC）， 半導体理工学研究センター（STARC），日
集積回路産業に携わる職業人を対象にリフレッシュ教育

本応用物理学会，情報処理学会，電気学会，電子情報通として VLSI 設計に関する最新かつ高度の知識・技術の信学会の協賛をあわせて得ることが習得を目的として，社会人向けの「VLSI 設計リフレッ

でき，大変効果的で有意義なセミナーとなった．

【社会人のためのリフレッシュセミナー】

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図 1．4．2

平成 17 年度リフレッシュ教育ポスター

表 1.4.2 リフレッシュセミナー開催状況
講習項目

講師

参加数

2005 年 11 月
今井正治（大阪大学 教授），
15 日（火）〜 18 日（金） 越智裕之（京都大学 助教授），
小林和淑（京都大学 助教授），
池田 誠（東京大学 助教授）

12

ハードウェア記述言語（HDL）による
ディジタル集積回路設計，Verilog
HDL を用いた FPGA の設計演習，論
理合成と自動配置配線手法によるASIC 設計の流れの演習

コース 2 ：
2006 年 1 月
杉本泰博（中央大学 教授），
アナログ集積回路設計 10 日（火）〜 12 日（木） 小野寺秀俊（京都大学 教授），と演習
小谷光司（東北大学 助教授）42

アナログ集積回路の特徴と役割，
レ
イアウト設計，設計検証，回路シミュ
レーション

コース 3 ：
2006 年 1 月
江崎達也（広島大学 助教授），
アナログ集積回路設計 24 日（火）〜 27 日（金） 藤島 実（東京大学 助教授），と演習
松岡俊匡（大阪大学 助教授）38

RF 回路シミュレーションのための
MOSFET モデル，RF CMOS 回路の基礎，RF 回路の基礎

コース 4 ：
最先端 VLSI 設計実例

75

先端デジタル設計と先端アナログ設計の最先端 VLSI 設計実例の紹介

コース 1：HDL によるディジタル
集積回路設計と演習

1-4

開催日

2006 年 1月
益子耕一郎（STARC），
18 日
（水）
，31 日
（火） 村上和彰（九州大学 教授），
石原 亨（九州大学 助教授），
井上弘士（九州大学 助教授）（東工大）
，小久保 （日立製作所,その他最先端で活躍されている多数の研究者

講習概要

本年度は VLSI 設計に関する 4 つのコース（コース 1： HDL によるディジタル集積回路設計と演習（11/15

50〜 11/18 実施），コース 2 ：アナログ集積回路設計と演

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習（1/10 〜 1/12 実施），コース 3 ： CMOS-RF 集積回

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学・企業の集積回路研究・教育に携わる教官や研究者

路設計と演習（1/24 〜 1/27 実施），コース 4 ：最先端
VLSI 設計実例（1/18, 1/31）を開催し，講師として大19 名を招聘し，VLSI 設計に関する講義や最新の CAD
ツールを使用した実習をはじめ，最先端の VLSI 設計技術の紹介を行った．参加者はコース 1，2, 3，4 はそれぞれ 12 名,42 名,38 名,75 名あり，延べ 169 名となった．

図 1.4.3 平成 17 年度リフレッシュ教育会場風景（東大 VDEC
セミナー室）【若手教官・学生のためのデザイナーズフォーラム】
学生および若手教官を対象とした VDEC LSI デザイ
ナーフォーラム（VDEC LSI Designers Forum）を開催している．VDEC LSI デザイナーフォーラムは，LSI 設計者が，互いの研究成果だけではなく，チップ設計で苦労した点，失敗事例と解決策，CAD 業界の裏話，研究室に於ける設計環境の構築法など，通常の研究会や学会などでは得ることのできない情報を共有し，大学または研究室の枠を越えて研究者が連携を深めることを目的としている．2005 年は，8 月 23 日，24 日に静岡県熱海市で開催された．今回は，Ph.D.企画セッションが企画，実行された．また，本フォーラム開催にあたって，会場・宿泊設備その他の準備，スタッフの手配等は，地元幹事大学のご協力により実現されている．平成 17 年度
は，東京工業大学の岡田先生に幹事を務めて頂いた．また，Ph.D.企画は京都大学土谷さん，立命館大学三木さん，大阪大学小笠原さん，東京大学飯塚さんの立案により開催された．

図 1.4.3

VDEC デザイナーズフォーラム会場風景

表 1.4.3 平成 16 年度デザイナーズフォーラムプログラム
8月 23 日

8月 24 日13:00-13:20

開会の挨拶
VDEC の活動について

東京大学 池田 誠先生

13:20-13:50

招待講演「ASPLA90nm でのディジタル回路設計法」

京都大学 小林 和淑先生

13:50-14:20

招待講演「微細プロセスにおけるアナログ回路設計の課題」

東京工業大学 松澤研究室 倉科 隆先生

14:20-14:45

招待講演「95mW MPEG2 MP@HL 動き検出プロセッ
サコア IP の開発」

神戸大学 吉本研究室 村地 勇一郎

14:45-14:55

休憩 10 分14:55-15:20

招待講演「LSI チップ上の信号測定のためのオンチップ
マルチチャネル信号モニタの開発」

神戸大学 永田研究室 野口 宏一朗

15:20-15:45

招待講演「実時間認識システムのための画像処理プロ
セッサ」

東京大学 柴田研究室 山崎 英男

15:45-16:10

招待講演「ミリ波帯無線トランシーバの RF フロントエン
ドの設計」

東京大学 藤島研究室 山本 憲

16:10-16:40

招待講演「高速・低消費電力アナログ・ディジタル変換回路の設計」

東京大学 浅田研究室 佐々木 昌浩先生

16:40-17:00

休憩 20 分

17:00-18:00

Ph.D.企画セッション

18:00-19:00

休憩

19:00-20:30

夕食（宴会）

20:30-22:00

ポスターセッション

22:00-24:00

3 次会（希望者のみ）

9:30-10:00

招待講演「算術演算回路の設計事例」

名古屋大学 高木 一義先生

10:00-11:00

特別招待講演「On-chip Measurement Macros for Powerand Signal Integrity」

東京大学 高宮 真先生

51

11:00-12:00

招待講演「性能歩留まりの改善を目的としたコンパイラ最適化手法」

九州大学 石原 亨先生

第1章【その他の共催・協賛セミナー】
日本学術振興会第 165 委員会が主催する「VLSI 設

1-4計・夏の学校」への協賛を行い，こちらも盛況であった．
（社）電子情報通信学会

VLSI 設計技術研究会が主催する講習会「VLSI 設計演習」への協賛も行った．

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装置の整備・運用・利用公開

VDEC では，発足以来導入されてきた装置を維持管理なった場合においても，品種に応じたドーターボードをするとともに，全国大学教員に対し公開している（一部

1 種類準備することで，全国の各大学における LSI テス

装置は，試験公開中）．表 1.8 に装置の一覧と利用公開のターに対応可能な体制が整っている．今後，LSI テスト

状況を示す．装置は，VLSI 用大型テスターと，その他

法および LSI テスター利用法のセミナーを頻繁に開催す若干のプロセス装置とに大別できる．VDEC 発足以来，ることで一層の利用の促進を図り，試作した LSI の特

東京大学工学部各号館へ分散配置されてきたが，平成性・性能評価が容易に行える環境の整備に努めたい．試

16 年度末までに「武田先端知ビル」内の 1 階実験室なら

作チップの評価に関しては，発足当初より QFP や BGA

びに地下スーパークリーンルームに装置の移設が完了

パッケージを実装できるソケットの頒布およびソケット

し，これまで以上に有機的な連携をもって利用することのピンを標準 2.54mm ピッチに変換する変換ボードを開ができるようになった．また，平成 16 年度に株式会社発してきた．WEB 経由の申し込みにより購入すること

アドバンテストより最新鋭のテスター（T2000）と電子ができる．電子線描画装置，集束イオンビーム加工装置

線描画装置（F5112+VD01）とが寄附された． F5112 はは，限られたスタッフのなかで，できるだけ多く利用機

平成 17 年 4 月より試験公開をはじめ，一年間の利用実会を設けたいという思想から，免許を持っている人間か績は，6 大学・研究機構の 21 研究室のスタッフと学生にら一定期間装置利用法を習得し，試験に合格したのち利よる年間 482 人日，合計 917 回の描画（うちマスク 438

用資格を与える「徒弟免許制度」を考案し，試験運用を枚，直接描画 479 回）であった．T2000 についてもほぼ行っている．

全国公開に向けた整備にめどがつきつつある．

公開されている装置に関しては，セミナーの受講者に52

平成 9 年度より各種治具の標準化に取り組んだ結果，対して利用者資格を認定し，利用は，利用者資格を有す

第1
章

VDEC が推奨する標準ピン配置に基づき試作したデジタる者もしくはその同伴の場合による利用を原則としていル LSI は，治具をその都度作製することなく，VDEC おる．必要に応じ，VDEC の職員などが対応することで，よび拠点校の LSI テスターにより評価が行える体制が利用を認める場合もあるので，個別に相談いただきたい．

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整っている．さらに，今後新たな品種の試作が可能に

表 1.4.2 リフレッシュセミナー開催状況
項目

装置名

説明

ロジック
LSI テストシステム

ミックスシグナル
LSI テスター:
ITS 9000Exa

100MHz/200MHz320 ピンのデジタルピンおよび 公開中
4 チャネルのアナログピンを有している。VDEC
において標準ピン配置で試作したチップを測定するための治具を揃えている

利用公開状況

ITS9000@
vdec.u-tokyo.ac.jp

EB テスター:
IDS5000ZX

動作状態におけるチップ表面の電位を観測するこ 公開中とで動作・不良解析を行う。通常 LSI テスターと組み合わせて使用するため、上述テスターとのドッ
キング治具を備える 384 ピン、1GHz までのデジ
タル回路のテストを行える。

IDS5000@
vdec.u-tokyo.ac.jp

LSI テスター：
HP8300384 ピン、1GHz までのデジタル回路のテストを行える。

HP83000@
vdec.u-tokyo.ac.jp

LSI テスター：
ADVANTEST

256 ピン、512MHz までのデジタル回路のテストを 試験公開中行える。アナログオプションを整備中。

equipment@
vdec.u-tokyo.ac.jp

回路修正用 FIB:IDSP2X

LSI パターンの設計ミス等による配線ショート、
オープンに対して、配線の切断、白金膜の生成によるジャンパーの生成が可能

IDSP2X@
vdec.u-tokyo.ac.jp

オートプローバ:
PM-90-A

ウエハ上での LSI の動作検証を行うためのオート 希望に応じプローバ。上述の LSI テスターとドッキングして利用可能
使用することが可能で、VDEC において標準ピン配置で試作したチップを測定するためのプローブ
カードを備えている

公開中

公開中

連絡先

equipment@
vdec.u-tokyo.ac.jp

項目

装置名

説明

利用公開状況

連絡先

アナログ・
RF 測定
システム

アナログ・
RF 測定装置一式:
HP4156B,
HP4284, etc

DC パラメータ測定、容量測定、ネットワークアナ
ライザ、スペクトラムアナライザ等の測定装置

希望に応じ利用可能。但しVDEC の業務による利用を優先とする

equipment@
vdec.u-tokyo.ac.jp

要相談

equipment@
vdec.u-tokyo.ac.jp

低雑音マニュアル マニュアルにて 6 インチまでのウエハ上のチップ
プローバ:の測定が可能。測定には、通常のプローブ針（6 本
Cascade 社
まで）のほか、50GHz までの測定が可能な高周波プローブを 2 本備える
低雑音・温度制
御機構付きセミ
オートプローバ:S̲ss Microtec 社

8 インチまでのウエハ上のチップの測定が可能。
ウエハ温度を− 50 ℃から 200 ℃まで制御可能。
プローブカードによる測定。GPIB を介した制御を行うことで半自動測定も可能

極低温プローバ： 5 インチウエハを 25K まで冷やした測定が可能
長瀬産業株式会社
電子線描画
システム

マスク描画・
ウエハ直描装置:
F5112+VD01

半導体製造用 2.3mm 厚 4,5 インチマスクの描画
試験的におよびエッチング、2-4 インチ並びに不定形ウエハ 公開中への直接描画が可能。性能保障描画寸法 0.1μm。

equipment@
vdec.u-tokyo.ac.jp

汎用 FIBシステム

FIB 装置：SMI9800MSP

ガラスマスクの欠陥修正の他、断面観測のための 試験的に加工等が可能公開中

equipment@
vdec.u-tokyo.ac.jp

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VDEC 利用者に関する発表文献リスト

1. 研究論文

Mizutani,

M.

Takakusaki,

H.

Nakata,[1] Shen Li, Yong Jiang, Takeshi Ikenaga, Satoshi"Controlling high-frequency chaos in resonant

Goto, "Content-Based Motion Estimation withtunneling chaos generator circuits, "IEICE

Extend Temporal-Spatial Analysis, " IEICE

ELEX , Vol. 2 No. 12（June 25, 2005 ）, pp. 368-

Trans. Inf. & Syst., Vol. E88-D, No. 7, pp. 1561-

372（2005）

1568, July 2005.

1-6[10] K. Maezawa, Y. Komoto, S. Kishimoto, T.

[11] K. Maezawa, T.Iwase, Y. Ohno, S. Kishimoto, T.

[2] Lingfeng Li, Satoshi Goto, Takeshi Ikenaga, "A

Mizutani, K. Sano, M. Takakusaki, H. Nakata,Highly Parallel Architecture for Deblocking"Metamorphic Resonant Tunneling Diodes andFilter in H.264/AVC, " IEICE Trans. Inf. &Its Application to Chaos Generator ICs, "Jpn. J.

Syst., Vol. E88-D, No. 7, pp. 1623-1629, July 2005.

Appl. Phys. , Vol. 45, pp. 4790-4794（2005）[3] Zhenyu Liu, Yang Song, Takeshi Ikenaga,[12] Asai, Kamiya, Hirose, and Amemiya, "A sub-Satoshi Goto, "A VLSI Array Processing

threshold analog MOS circuit for Lotka-Volterra

Oriented Fast Fourier Transform Algorithm

chaotic oscillator, "International Jounal ofand Hardware Implementation, " IEICE Trans.

Bifurcation and Chaos, Vol. 16, No. 1, pp. 207-212

Fundamentals, Vol. E88-A, No. 12, pp. 3523-3530,（2006）

Dec. 2005.

[13] Suzuki, Takayama, Motoike, and Asai, "A reac-

54[4] T. Iizuka, M. Ikeda, and K. Asada, "Yield

tion-diffusion model performing stripe- and spot-

第1
章

Optimal Layout Synthesis of CMOS Logic Cells

image restoration and its LSI implementation,

by Wiring Fault Minimization, "IEICE Trans. on"IEICE Trans. on Fundamentals（ JapaneseFundamentals, Vol. E88-A, No. 7, pp. 1957-1963,

Edition）, Vol. J87-A, No. 11, pp. 1272-1281

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Jul. 2005.

（2005）.

[5] T. Iizuka, M. Ikeda, and K. Asada, "Exact[14] Asai, De Lacy Costello B., and Adamatzky A.,

Minimum-Width Transistor Placement for Dual

"Silicon implementation of a chemical reaction-

and Non-Dual CMOS Cells, "IEICE Trans. on

diffusion processor for computation of Voronoi

Fundamentals, Vol. E88-A, No. 12, pp. 3485-3491,

diagram, "International Journal of Bifurcation

Dec. 2005.

and Chaos, Vol. 15, No. 10, pp. 3307-3320（2005）[6] T. Nakura, M. Ikeda, and K. Asada, "On-Chip[15] Ikebe, and Asai, "A digital vison chip for early

di/dt Detector Circuit, "IEICE Trans. on

feature extraction with rotated template-match-

Electronics, Vol. E88-C, No. 5, pp. 782-787, May

ing cellular automata, "Journal of Robotics and2005.

Mechatronics, Vol. 17, No. 4, pp. 372-377（2005）[7] U. Ekinciel, H. Yamaoka, H. Yoshida, M. Ikeda,[16] Nakada, Asai, and Amemiya, "Analog CMOS

and K. Asada, "A Performance Driven Module

implementation of a locomotion controller with

Generator for a Dual-Rail PLA with Embedded

floating-gate devices, "IEEE Transactions on

2-Input Logic Cells, "IEICE Trans. on

Circuits and Systems I, Vol. 52. No. 6, pp. 1095-

Information and Systems, Vol. E88-D, No. 6, pp.

1103（2005）.

1159-1167, Jun. 2005.

[17] Myoren H., Goto M., Taino T., Kikuchi K.,[8] K. Maezawa, M. Sakou, W. Matsubara, T.

Nakagawa H., Tokoro K., Aoyagi M., Takada S.,

Mizutani, "Resonant tunneling delta sigma mod-Double Relaxation Oscillation SQUID with a 4JL

ulator suitable for high-speed operation,

On-Chip Digital Flux Locked-Loop Circuit, IEEE

"Electron. Lett., Vol. 42, No. 2, pp. 77-78（2006）

Trans. Appl. Supercond., Vol. 15, No. 2, pp. 332-

[9] I. Soga, S. Hayashi, Y. Ohno, S. Kishimoto, T.
Mizutani, "Direct integration of GaAs HEMT on

335（2005）.
[18] 樽木

久征，今井

功，浜本

隆之，大竹

浩，

AlN ceramic substrates using fluidic self-assem-

フレーム間およびフレーム内相関を用いた動画

bly, "Electron. Lett., Vol. 41, pp. 1275-1276（2005）

像圧縮イメージセンサ， 映像情報メディア学会

誌，Vol. 60, No. 3, pp. 390-396（2006）[19] S. Komatsu, M. Fujita, "Low Power and Fault
Tolerant Encoding Methods for On-Chip Data
Transfer in Practical Applications, "IEICE

power On-Chip Multiprocessing in the
Nanometer Era, "pp. 552-558, Vol. E88-C, No. 4,
IEICE Trans. on Electronics（2005）[30] A.Tsuchiya,

M.Hashimoto,

H.Onodera,

Trans. on Fundamentals of Electronics,"Performance Limitation of On-Chip Global

Communications and Computer Sciences, Vol.

Interconnects for High-Speed Signaling, "pp. 885-

E88-A, No. 12, pp. 3282-3289, Dec. 2005.

891, Vol. E88-A, No. 4, IEICE Trans. on[20] G. Zeng, H. ITO, "X-Tolerant Test Data
Compression for SOC with Enhanced Diagnosis
Capability, "IEICE Trans. Inform. and Syst., Vol.
E88-D, No. 7, pp. 1662-1670（2005）[21] K. Namba, H. Ito, "Scan Design for Two-Pattern

Fundamentals of Electronics, Communications
ond Computer Sciences（2005）[31] 池辺他， 負帰還リセットによる蓄積容量偏重型
CMOS イメージセンサ， 映像情報メディア学会
誌（2006）

Test without Extra Latches, "IEICE Trans. Inf.

[32] K. Kawakami, M. Kanamori, Y. Morita, J.

& Syst. Vol. E88-D, No. 12, pp. 2777-2785（2005）

Takemura, M. Miyama, and M. Yoshimoto,[22] Yoshihiro Watanabe, Takashi Komuro, Shingo"Power-Minimum

Frequency/Voltage

Kagami, Masatoshi Ishikawa! Parallel Extraction

Cooperative Management Method for VLSI

Architecture for Information of Numerous

Processor in Leakage-dominant Technology Era,

Particles in Real-Time Image Measurement,"IEICE Trans. Fundamentals, Vol. E88-A, No. 12,

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Conference 2006（ASP-DAC 2006）, pp. 260-265,[162] M. Watanabe, F. Kobayashi, "A 1, 632 gate-countSouth

Pacific

DesignAutomation

January 27, 2006.

Optically[172] K. Onizuka, T. Sakurai, "VDD-Hopping

Reconfigurable Gate Array VLSI, "International

Accelerator for On-Chip Power Supplies

WorkshopAchieving Nano-Second Order Transient Time,zero-overheadonComputing, 2006.

Dynamic
AppliedReconfigurable"IEEE Asian Solid-State Circuits Conference,Hsinchu, Taiwan, Session6-1, pp. 145-148, Nov.

Proceedings of The 2005 International

2005.

Symposium on Circuits and Systems（ISCAS'[173] K. Ishida, K. Kanda, A. Tamtrakarn, H.

05）, pp. 2389-2392, Kobe, Japan, May 23-26, 2005.

Kawaguchi, and T. Sakurai, "Subthreshold-[181] Tomoyuki Nakayama, Toshihiko Yamasaki, andLeakage Suppressed Switched Capacitor Circuit

Tadashi Shibata, "A Low-Power Switched-

Based on Super Cut-Off CMOS（SCCMOS）,

Current CDMA Matched Filter Employing"Proceedings of IEEE International Symposium

MOS-Linear Matching Cell and Output A/D

on Circuits and Systems, pp. 3119-3122, May

Converter, "in the Proceedings of The 2005

2005.

International Symposium on Circuits and[174] Atit Tamtrakarn, K. Ishida, and T. Sakurai, "A
20% Power Reduction in Two-stage Opamp by

Systems（ISCAS' 05）, pp. 5365-5368, Kobe,
Japan, May 23-26, 2005.

Phase[182] Hideo Yamasaki and Tadashi Shibata, "A Real-

Compensation, "Solid State Devices andTime Image-Feature-Extraction and Vector-

Materials, Sep. 2005.

Generation VLSI Employing Arrayed-Shift-

Source-Degenerated

Active-Load[175] Canh Quang Tran, H. Kawaguchi, T, Sakurai,

Register Architecture, "in the Proceeding of the"More Than Two orders of Magnitude Leakage

31th European Solid-State Circuits Conference

Current Reduction in Look-Up Table for（ESSCIRC）, pp. 121-124, Grenoble, France, 12-16

FPGA's, "IEEE International Symposium on

September, 2005.

Circuits and Systems, Kobe, Japan, C2L-D, pp.

[183] Hideo Yamasaki, and Tadashi Shibata, "A HighSpeed Median Filter VLSI Using Floating-Gate-

4701-4704, May 2005.

1-6[176] Canh Quang Tran, H. Kawaguchi, T, Sakurai,

MOS-Based Low-Power Majority Voting

71"Low-power High-speed Level Shifter Design for

Circuits, "in the Proceeding of the 31th

Block-level

Scaling

European Solid-State Circuits Conference（ESS-

Environment, "IEEE International Conference

CIRC）, pp. 125-128, Grenoble, France, 12-16

第1
章

on Integrated Circuit Design and Technology,

September, 2005.

Dynamic

Voltage

Texas, USA, 1, pp. 229-232, May 2005.

[184] Yusuke Nakashita, Yoshio Mita, and Tadashi[177] K. Ishida, K. Kanda, A. Tamtrakarn, H.

Shibata, "An Analog Visual Pre-Processing

Kawaguchi, and T. Sakurai, "Managing Leakage

Processor Employing Cyclic Line Access inin Charge-Based Analog Circuits with Low-VTH

Only-Nearest-Neighbor-Interconnects

Transistors by Analog T-Switch（AT-Switch）

Architecture, "to be published in Advances inand Super Cut-off CMOS, "IEEE/JSAP

Neural Information Processing Systems 18!

Symposium on VLSI Circuits Digest ofProceedings of the 2005 NIPS Conference,

Technical Papers, pp. 122-125, June 2005.

Vancouver, Canada, Dec. 2005.

[178] Canh Quang Tran, H. Kawaguchi, T, Sakurai,[185] Kiyoto Ito, and Tadashi Shibata, "A Time-"95% Leakage-Reduced FPGA using Zigzag

Domain Gradient-Detection Architecture forPower-gating, Dual-VTH/VDD and Micro-VDD-

VLSI Analog Motion Sensors, "accepted for

Hopping, "IEEE Asian Solid-State Circuits

presentation at the 2006 IEEE International

Conference, Hsinchu, Taiwan, 6, pp. 149-152,

Symposium

Nov. 2005.

（ISCAS'06）, Island of Kos, Greece , May 21-24,[179] K. Ishida, A. Tamtrakarn, H. Ishikuro, and T.

on

Circuits

and

Systems

2006.

Sakurai, "An Outside-Rail Opamp Design[186] Benjamas Tongprasit, Tadashi Shibata, "Power-

Targeting for Future Scaled Transistors,

Balanced Reconfigurable Floating-Gate-MOS"Proceedings of 2005. IEEE Asian Solid-State

Logic Circuit for Tamper Resistant VLSI,

Circuits Conference, pp. 73-76, Nov. 2005.

"accepted for presentation at the 2006 IEEE[180] Benjamas Tongprasit, Kiyoto Ito, and Tadashi

International Symposium on Circuits andShibata, "A Computational Digital-Pixel-Sensor

Systems（ISCAS'06）, Island of Kos, Greece ,VLSI Featuring Block-Readout Architecture for

May 21-24, 2006.

Pixel-Parallel Rank-Order Filtering, "in the[187] Kazuki Kusumi, Yoshifumi Sekine, Examination

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of Chaos Transmission Usingthe Pulse-type

International

Hardware Chaos Neuron Models, the 2005

Reconfigurable Computing（ARC2006）, March

InternationalTechnical Conference on Circuits/on

Applied

2006.

Systems, Computers and Communications（ITC-[195] Yohei Hasegawa, Shohei Abe, Shunsuke

CSCC2005）, Vol. 4, pp. 1329-1330, Korea, 2005.7.7.

Kurotaki, Vu Manh Tuan, Naohiro Katsura,[188] Yoshifumi Sekine, Sungyoon Yoon, and Masashi

Takuro Nakamura, Takashi Nishimura, andMuragi, Propagation Methodof Pulses in a 2-

Hideharu

Dimensional Neural Network Using Pulse-Type

PerformanceandHardware NeuronModels, the 2005 International

Dynamically

Reconfigurable

Processor".

Technical Conference on Circuits/ Systems,

International

Symposium

Advanced

Computers and Communications （ ITC-

Reconfigurable Systems, December 2005.

AmaNo.

"Application-BasedPower

Analysisonof[196] Yohei Hasegawa, Shohei Abe, Hiroki Matsutani,

CSCC2005）, Vol. 1, pp. 81-82, Korea, 2005.7.5.
[189] Hatsavanh HAIMANY, Katsuyuki ONO,

1-6

WorkshopKenichiro Anjo, Toru Awashima, and Hideharu

Katsutoshi SAEKI, Yoshifumi SEKINE, New

AmaNo.

"An

Adaptive

Connecting Factors, Incorporated in a Pulse-

Accelerator

Type Hardware Neuron Model, Changes

Reconfigurable Processor."In Proceedings of

Plasticity in Analog VLSI Design, Proc. 2005

International

IEEJ InternationalAnalog VLSI Workshop, CD-

Programmable Technology（FPT2005）, pp. 163-

ROM, Bordeaux, France, Oct. 2005.

170, December 2005.

for

IPsec

CryptographiconDynamicallyConference

on

Field

[190] Keiko Hata, Katsutoshi Saeki, Yoshifumi Sekine,[197] Hideharu Amano, Shohei Abe, Katsuaki

72

A Pulse-Type HardwareCPG Model for

Deguchi, and Yohei Hasegawa. "An I/O mecha-

第1章

Quadruped Locomotion Pattern, The Second

nism on a Dynamically Reconfigurable

InternationalConference on Brain-inspired

Processor -Which should be moved! Data or

Information Technology, p. 55, Kitakyusyu,

Configuration?-."In Proceedings of International

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Oct.2005.

Conference on Field Programmable Logic and[191] Ken Saito, Yoshifumi Sekine, A Construction of
the Element forHierarchical ANN with an

Application（FPL2005）, pp. 347-352, August
2005.

The

[198] Shunsuke Kurotaki, Noriaki Suzuki, Kazuhiro

SecondInternational Conference on Brain-

Nakadai, Hideharu AmaNo. "Implementation of

inspired Information Technology, p. 77,

Active Direction-Pass Filter on Dynamically

Kitakyusyu, Oct. 2005.

Reconfigurable Processor."In Proceedings ofInhibitory

Shunting

Manner,[192] Y.Ishikawa and S.Fukai， A Simple Neuron
MOS

Comparator

International，

Technical

pp.

1127-1128，

ConferenceOn

IEEE/RSJInternational

ConferenceonIntelligent Robots and Systems（IROS-2005）, pp.
215-220, August 2005.

and[199] Shohei Abe, Yohei Hasegawa, and Hideharu

Communications（ITC-CSCC），Proceedings，

AmaNo. "Implementation of AES on theVol. 3，（2005-7）.

Dynamic Reconfigurable Processor, "COOL

Circuits/System，Computers[193] S. Kohara, N. Tomono, J. Uchida, Y. Miyaoka, N.

Chips VIII, April 2005.

Togawa, M. Yanagisawa, and T. Ohtsuki, "An[200] Hideharu Amano, Shohei Abe, Yohei Hasegawa,Interface-Circuit Synthesis Method with

Katsuaki Deguchi and Masayasu Suzuki.

Configurable Processor Core in IP-Based SoC"Performance and Cost Analysis of Time-multi-

Designs, "Proc. of ASP-DAC 2006, pp. 594-599,

plexedJan. 2006.

Reconfigurable Processor, "IEEE Symposium on[194] Vu Mahn Tuan, Yohei Hasegawa, Naohiro
Katsura,andHideharu

AmaNo.

Execution

Field-Programmable

on

the

DynamicallyCustomComputing

Machines（FCCM2005）, April 2005.

"Performance/Cost trade-off evaluation for the[201] Yasuo Miyabe, Akira Kitamura, Yoshihiro

DCT implementation on the Dynamic ally

Hamada, Tomotaka Miyasiro, Tetsu Izawa,

Reconfigurable Processor, "In Proceedings ofNoboru Tanabe, Hironori Nakajo, Hideharu

Amano, "Implementation and Evaluation of the

Koide, Hans Juergen Mattausch and Kazuya

Mechanisms for Low Latency Communication

Tanigawa, "Superscalar Processor with Multi-

on DIMMnet-2, "The sixth International

Bank Register File, "Post Proc. of 8th

Symposium on High Performance Computing

International（ISHPC-VI）, poster session（2005）.

Architecture for Future Generation High-[202] Akira Kitamura, Yoshihiro Hamada, Yasuo
Miyabe, Tetsu Izawa, Tomotaka Miyasiro,
Konosuke Watanabe, Tomohiro Otsuka, Noboru

Workshop

Performanceon

Processors

Innovative

andSystems（IWIA'05）, Nov. 2005.
[209] I・Yuji Ichikawa, Takahiro Sasaki, Tetsuo

Tanabe, Hironori Nakajo, and Hideharu Amano,

Hironaka,"Evaluation of Network Interface Controller on

Kitamura, Toshio Kondo,

DIMMnet-2 Prototype Board, "pp. 778-780, The

Prototype Low Energy Processor by Variable

6th International Conference on Parallel andStages Pipeline Technique,

Distributed Computing, Applications andTechnical Conference on Circuits/Systems

Technologies（PDCAT2005）（2005）.

Computers[203] Yasunori Osana, Yow Iwaoka, Tomonori

Kazuyaand

Tanigawa,

Toshiaki

A Design ofInternational

Communications（ ITC-

CSCC2005）, Vol. 2, pp. 561-562, 2005.

Fukushima, Masato Yoshimi, Akira Funahashi,[210] Keisuke Suzuki, Munetaka Asao, Katsutoshi

Noriko Hiroi, Yuichiro Shibata, Naoki Iwanaga,

Nakanishi, Kazuya Tanigawa, Tetsuo Hironaka,

Hiroaki Kitano, and Hideharu AmaNo. "A"Evaluation of the n Bit-Serial Arithmetic Units

Frameworkin Consideration of Trade-off between Area andfor

Biochemical

ODE-Based
Simulations

Multimodel

Performance,"International

Technical

1-6

on

an

15th

Field

Conference on Circuits/Systems Computers and73

Programmable Logic and its applications（FPL）

Communications（ITC-CSCC2005）, Vol. 3, pp.

2005. Tampere, Finland. August 2005. pp. 574-

943-944, 2005.

第1章

FPGA."Proccedings

of

the

[211] 山川，井上，江藤，千代永，竹中，梅田，常田，

577.
[204] Yasunori Osana, Tomonori Fukushima, Masato

An Advanced Design of A Smart RF ID Tag

Yoshimi, Yow Iwaoka, Akira Funahashi, Noriko

Circuit for Heartbeat Signal Extraction 2005 年

Hiroi, Yuichiro Shibata, Hiroaki Kitano, and

10 月, 2005 International Analog VLSI Workshop

Hideharu AmaNo. "An FPGA-Based, Multi-[212] T. Matsumura, N. Iwanaga, T. Onoye, W.

model Simulation Method for Biochemical

Kobayashi,

I.

Shirakawa,

and

I.

Systems."Proccedings of the 19th International

Arungsrisangchai, "3D Sound Movement

Parallel and Distributed Processing Symposium

System for Embedded Applications, "Proc. IEEE

/ Reconfigurable Architecture Workshop.

International Symposium on Circuits andDenver, Colorado, USA. Apr 2005.

Systems（ISCAS2005）, pp. 5345-5348, May 2005[205] Usami, Ohkubo, Shirakawa, "Analysis on MTC-

[213] Y. Mitsuyama, R. Imai, K. Takahashi, T. Onoye,

MOS Circuit based on Lumped RC Model for

and I. Shirakawa, "An Approach for Area-

Virtual Ground Line, "ISOCC'05（2005）.

Efficient

Coarse-Grained

Reconfigurable

Delay Modeling and Static

Architecture Dedicated to Media Processing,

Timing Analysis for MTCMOS Circuits, ASP-

"Proc. International Technical Conference of

DAC'06（2006 年 1 月）.

Circuits/Systems,[206] Ohkubo, Usami,[207] Tadashi Saito, Moto Maeda, Tetsuya Sueyoshi,
Kenichi Aoyama, Tetsushi Koide, Tetsuo

ComputersandCommunications（ITC-CSCC2005）, pp. 131-132,
July 2005.

Hironaka, Kazuya Tanigawa, "Design ofSuperscalar Processor with Multi-bank Register
File, "IEEE International Symposium on Circuits
and Systems, 2005（ISCAS2005）, pp. 3507-3510,
May 2005.
[208] Tetsuo Hironaka, Moto Maeda, Tadashi Saito,
Tetsuya Sueyoshi, Kenichi Aoyama, Tetsushi

3. 国内学会, 研究会等
[1] 平塚誠一郎，後藤敏，池永剛， 超低演算量な動き検出アルゴリズムと専用プロセッサへの実装， 電子情報通信学会信号処理／集積回路研究会，Oct. 2005.

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[2] Wei Dai, Tohru Hisakado, Zhenyu Liu, Satoshi
Goto, Takeshi Ikenaga, Yukiyasu Tsunoo, "A

哲也，池田

誠，浅田

邦博， 歩留まり

最適化のための CMOS 論理セルレイアウト IP 生

power analysis attack, "Symposium on

成システム 日経 BP 主催 第 7 回 LSI IP デザイ

Cryptography and Information Security

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剛， 奥行情報をを考慮したタイミング信号設計方式に関する検用いた携帯端末向けリアルタイム 人物抽出

討， pp. 31-36, 電子情報通信学会技術研究報告,

LSI， 電子情報通信学会集積回路研究会，Mar.

VLD2005-59（2005）[3] 有門

智弘，後藤

敏，池永

[15] 渡邊，今井，近藤，中村，南谷， bit 単位の遅延

2006.
創， デジタルシネ

変動を考慮した高性能低消費電力演算回路の設

マ用 JPEG 2000 エンコーダ向け並 列 CBM アル計， pp. 37-42, 電子情報通信学会技術研究報告,

ゴリズム及び LSI アーキテクチャ，電子情報通信

VLD2005-60（2005）[4] 伊東健，池永剛，中村[16] 松 元

学会集積回路研究会, Mar. 2006.
[5] 円林晃一郎，赤木

隆行，吉田

美穂，升井

毅，佐々木

守，岩田

穆,

学 会 技 術 研 究 報 告 ， WBS2005-41， pp. 13-18

1V 動（2005）．
[17] 平 田

智彦，松元

隆博，松藤

信哉，棚田

嘉博， 多次元直交変換器の構成， 第 7 回 IEEE穆， オートゼロ・チョッパスタビラ

広島支部学生シンポジウム論文集，p. 161-162

隆行，吉田

74

イズ技術を併用した 1V 動作・低雑音 CMOS 増幅

第1章

器， 電子情報通信学会技術研究報告，ICD200555（2005）.
[7] 石田

信哉，棚田

毅，佐々木

義博，真下

守，岩田

繁夫，松藤

嘉博， 光 ZCZ 符号発生器の設計，電子情報通信

信学会総合大会（2005）.
[6] 升 井

隆博，月足

義博，眞下

作サイクリック AD 変換回路の設計，電子情報通

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[13] 飯塚

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1-6

May 2005.

（2005）．
[18] 月 足

繁夫，松元

隆博，松藤

信哉，棚田

嘉博， M 系列型アダマール行列による光 ZCZ 符

尚也，佐々木

守，吉田

毅，岩田

穆，

号発生器の FPGA への実装， 第 7 回 IEEE 広島支

1 チップ無線センサ LSI のための低電圧低雑音

部学生シンポジウム論文集，p. 163-164（2005）．

リングオシレータ型 VCO， 電子情報通信学会技術研究報告，ICD2005-57（2005）.
[8] 円林晃一郎，升井

守，岩田

義博，吉田

繁夫，河村

信哉，棚田

慎吾，松元

隆博，松藤

嘉博， シルベスタ形アダマール行毅，佐々木列による光 ZCZ 符号発生器の試作， 平 17 電気・穆， 生体信号検出のためのバンドパ

情報関連学会中国支部連合大会講演論文集，p.

スΣΔ AD 変換器， pp. 255-258, 第 9 回システム
LSI ワークショップ（2005）.
[9] 飯塚[19] 月 足

哲也，池田

誠，浅田

33（2005）．
[20] 辻

邦博， 任意回路

拓郎，佐々木

哲夫，近藤

敬泰，市川

裕二，弘中

利夫， 可変パイプライン構造によ構造に対する最小幅トランジスタ配置のためのる低消費電力技術を用いた浮動小数点演算器の計算量削減手法， 情報処理学会 DA シンポジウ

実装および評価， 情報処理学会研究報告，Vol.

ム 2005 論文集，pp. 121-126, 2005 年 8 月.

2005-ARC-164, pp. 37-42（2005）.

[10] 飯塚

哲也，池田

誠，浅田

邦博， セルレイ[21] 宇田川，浅井，廣瀬，雨宮， ノイズを利用してアウトの歩留まり最適化のためのタイミング制

ΔΣ変調を行うサブスレッショルド CMOS 回

約下におけるデコンパクション手法， 電子情報路，電子情報通信学会総合大会，（2006 年 3 月）

通信学会 技術研究報告，Vol. 105, No. 442, pp.

[22] 山 田 ， 浅 井 ， 廣 瀬 ， 雨 宮 ， C o l l i s i o n - B a s e d

79-84, 2005 年 12 月.
[11] T. Yamamoto, M. Ikeda, and K. Asada,Computing に基づく論理回路設計， 電子情報通信学会総合大会，（2006 年 3 月）

"Symbolic Analysis of Performance Fluctuation[23] 廣 瀬 ， Alexandre Schmid， 浅 井 ， Yusuf

on Analog Circuits, "in Proc. of IEICE

Leblebici，雨宮， シリコン神経回路網におけるKaruizawa Workshop 2005, pp. 31-36, May 2005.

スパイクニューロン回路の高精度同期〜積分発（in Japanese）

火型ニューロンと減衰シナプス，STDP 学習回路

[12] T. Nakura, M. Ikeda, and K. Asada, "di/dt
Detector Core for Power Supply of LSI, "7th IP
Award from LSI IP Design Award Committees,の回路実装〜， 電子情報通信学会 ニューロコン
ピューティング研究会，（2005 年 11 月）[24] 中田，浅井，林， Resonate-and-Fire Neuron モ

デルのアナログ CMOS 集積回路化， 電子情報通信学会 ニューロコンピューティング研究会,

D-10-6（2006）[38] Masato Kitakami and Junpei Sano, "Code Design
and Decoding Methods for Burst Error Locating（2005 年 11 月）[25] 鈴木，元池，浅井， 二層連続抵抗体における空間パターンの発生メカニズム， 日本物理学会秋Codes, "IEICE Technical Report, FIIS-2005, No.
160, June 2005.
[39] M. A. Abedin, K. kamimura, A. Ahamadi, T.

季大会，（2005 年 9 月）
[26] 鈴木，元池，浅井， 非線形アナログ回路と連続

koide, and H. J. Mattausch, "Minimum Euclidean

抵抗体のネットワークにおけるパターン形成!実Distance Associative Memory Architecture

デバイスによる DoE 拡散実験， 日本物理学会第with Fully-Parallel Search Capability, "The 13th

61 回年次大会，（2006 年 3 月）

Workshop on Synthesis And System Integration[27] 神谷，元池，浅井， アナログ LSI 上に実装した
拡散 Lotka-Volterra 系における空間パターンの発
生，日本物理学会秋季大会，（2005 年 9 月）
[28] 中山

和也，高田

雅史，泉

貴富， 相変化不of Mixed Information technologies（ SASIMI2006）,3-4 Apr 2006, Nagoya, Japan.
[40] 松野

裕之，奥田

真如，才辻

誠，宮崎

崇，

西村

英樹，神戸

尚志， ハードウェア／ソフ

揮発性メモリの可能性，pp. 41-47, JSAP Catalog

トウェア協調設計による音声認識システムの設

Number!AP-53331

計，情報処理学会 DA シンポジウム（2005）[29] 鈴木

史継，尾木

貴裕，浜本

隆之， 2 つの[41] 小田島

賢和，畑田

浩二，小西

徹也，田中

広ダイナミックレンジ撮像方式を実現するイ

照人，神戸尚志， リードソロモン符号を用い

メージセンサ，映情学技報，Vol. 29, No. 27, pp.

たエラー訂正回路設計， 電気関連学会関西支部

17-20（2005）

連合大会（2005）

1-6

智規，神戸

75

フレーム間およびフレーム内相関を用いた画像

尚志， 粒子追跡システムのための高速演算回路

圧縮イメージセンサ， 映情学技報，Vol. 29, No.

設計，電気関連学会関西支部連合大会（2005）

第1章[30] 樽木

久征，今井

功，浜本

隆之，大竹

浩，

隆之，土井

継，藤田

啓太，朝利

[43] 大 窪27, pp. 21-24（2005）[31] 浜本[42] 大 窪

俊輔，原

彰宏，鈴木

史

健治， 可変蓄積時間による広ダイナ

ミックレンジイメージセンサ， 若手研究者のた

壮吾，矢野

啓太，朝利

壮吾，矢野

智則，神戸

尚志， 特定用途向け低ビット複合演算回路設計，デザインガイア（2005）[44] 高木宏章・秋田純一， 急速眼球運動対応のめのイメージセンサ LSI 設計フォーラム，4pages

視線検出機能をもつ VisionChip アーキテク（2005）

チャ ，映像情報メディア学会技術報告，Vol. 29,[32] 増田健太郎，浜本隆之， 明るさと動きに適応するスマートイメージセンサ， Image Media

Vo.34, IST2005-30, pp. 17-20, 2005.6.
[45] 土 谷

亮，新名

亮規，橋本

昌宜，小野寺

Processing Symposium（IMPS05）, I-2.10, pp. 35-

秀俊， CML を用いたオンチップ長距離高速信号

36（2005）

伝送技術の開発，pp. 275-278, 第 9 回システム LSI[33] Y. Liu, S. Komatsu, M. Fujita, "Timed/Untimed
Synchronization for Mixed-Signal System Level

ワークショップ（2005）[46] 小 林

和淑，香月

和也，小谷

学，小野寺

Design Environment, "18th Workshop on

秀俊， トランジスタの特性ばらつきを利用する

Circuits and Systems in Karuizawa, Apr.2005,

再構成デバイス，pp. 129-135, 第 9 回システム LSI

Karuizawa, Japan

ワークショップ（2005）[34] 難波，伊藤， 欠陥救済 Wallace 乗算器の設計，
信学技報，FIIS,（2005）[35] G. Zeng, H. Ito, Low-Cost IP Core Test Using
Multiplie-Mode Loading Scan Chain, 信学技報，
FIIS,（2005）[36] 榎本，難波，伊藤， 縮退故障検出可能な耐ソフ
トエラーラッチの提案と評価， 信学技報，FIIS,（2006）[47] 小野寺

秀俊， 微細化限界を回路テクノロジで突破する， pp. 57-68, 第 9 回システム LSI ワーク
ショップ（2005）[48] 上村晋一朗，橋本昌宜，小野寺

秀俊， LC

共振器における MOSFET の抵抗成分を考慮した
等価並列抵抗の見積もり，

pp. 119, C-12-39, 電

子情報通信学会ソサイエティ大会（2005）[49] 湯 山

洋一，土谷

亮，小林

和淑，小野寺[37] 佐々木, 難波，伊藤， シュミットトリガ回路を秀俊， 交互自己シールド方式を用いたオンチッ

用いたソフトエラーマスクラッチ，信学'06 総大，プグローバル配線の通信信頼性向上手法の検

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報
告

[62] 神 山討，pp. 145-150, DA シンポジウム（2005）[50] 土谷亮，橋本昌宜，小野寺秀俊， 配線の伝達特

裕之，中村

健太郎，泉

行宏， 演算粒度評価

環境の構築と自己再構成デバイスアーキテク

DA シンポジウム（2005）

チャ検討， 電子情報通信学会技術研究報告，亮，橋本昌宜，小野寺秀俊， オン

RECONF2005-36, pp. 37-42, Sep, 2005

チップ高速信号伝送における終端抵抗決定手[63] 筒 井 ， 菅 野 ， 増 崎 ， 越 智 ， 尾 上 ， 中 村 ，

法，pp. 425-430, 第 18 回 回路とシステム（軽井沢）

JPEG2000 エントロピ符号器における SRAM のワークショップ（2005）

構成方法，A-1-22, pp. 22, 電子情報通信学会ソサ[52] 池辺他， 負帰還を用いた蓄積容量制御 CMOS イ

イエティ大会（2005）.
[64] 下ノ村

メージセンサ，信学技報（2005）[53] 齊藤，池辺， 負帰還型蓄積容量 変調 CMOS イ

和弘，串間

宇幸，井上

恵介，八木

哲也， 一次視覚野のニューラルイメージをエ

メージセンサ LSI ワークショップ（2005）

ミュレートする人工視覚システム， 日本神経回[54] 池辺他 CMOS イメージセンサの負帰還リセット

路学会第 15 回全国大会，鹿児島, 講演論文集 pp.

と CDS 併用の検討 映像情報メディア学会誌研究会（2005）[55] 中谷

76

知論，越智

太士，中原

性に基づく抽出周波数決定手法， pp. 169-174,[51] 土谷

1-6

真一，森江

162-163（2005）.
[65] 下ノ村

好博，張山

昌論，亀山

和弘，串間

宇幸，八木

哲也， 一次充隆， 多値・視覚野をモデルにした両眼ビジョンシステム，

二値ハイブリッドコンテクストスイッチング信電子情報通信学会技術研究報告 NC2005-130, pp.

号を用いたマルチコンテクスト FPGA のアーキ

31-36（2006）.

テクチャ，信学技報，Vol. 105，No. 569，pp. 3742，（2006）[56] 横山[66] 海野正典，上田和宏， 断熱的 CMOS 論理回

路の消費電力解析， pp. 16, 電子情報通信学会東

直人，張山

昌論，亀山

充隆， ウィン

京支部学生会講演論文集（2006）.

第1
章

ドウ並列・ピクセル並列スケジューリングに基づ[67] 榎並，橋本，尾上， 電源ノイズ解析のための回

く高信頼ステレオマッチング VLSI のアーキテク

路動作部表現法の評価， 電子情報通信学会総合チャ,

大会講演論文集，A-3-15（2006）.

Ｖ
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業
の
紹
介
と
平
成
17
年
度
事
業
報
告

328,（2005）.
[57] 横 山

電気関係学会東北支部連合大会，2I8, p.

[68] 伊地知，橋本，高橋，築山，白川， 画素充電率

直人，張山

昌論，小林

康浩，亀山

充隆， ウィンドウ並列・ピクセル並列アーキテ
クチャに基づくステレオビジョンプロセッサ，
信学技報，Vol. 105, No. 569, pp. 43-46,（2006）[58] 矢舗，吉田，谷本， CMOS インバータを用いた
アクティブ RC ポリフェーズフィルタの設計 ，
電気学会電子回路研究会資料，ECT-06-16, 2006[59] 森 田

泰弘，藤原

英弘，野口

紘希，川上

健太郎，宮越

純一，三上

真司，新居

浩二，

川口博，吉本雅彦， 動的電圧制御環境下における 0.3-V 動作 64-kb SRAM，2006 年電子情報通信学会総合大会，AS-2-2，2006 年 3 月．
[60] 宮越純一，村地タサイズ決定技術，[69] 小笠原，橋本，尾上， 誘導性・容量性クロストークノイズによる遅延変動の測定と評価， 信
学技報，ICD2005-74（2005）.
[70] 中野

伸吾，伊藤

倫，秋田

久浩，早瀬

純一，北川

佳，村上

知

章夫， 特定小電力無線

通信 LSI の開発 ，第 9 回システム LSI ワーク
ショップ

講演資料集およびポスタ資料集，

2005 年 11 月
[71] 高田雅史 et al.,

相変化メモリを利用した不揮

発性 SRAM， SDM2005-259, pp. 53-58, MAR.

康司，松野

2005.

雅彦， 動画像符号化[72] 高田動きベクトル検出のための低消費電力シスト

北川

リックアレイアーキテクチャの研究， 電子情報

SRAM， 電 子 情 報 通 信 学 会 技 術 研 究 報 告哲郎，深山勇一郎，浜野

制約を満足する液晶ドライバ回路のトランジス

正幸，吉本

通信学会 信学技報 ICD2005-20, Vol. 105, No. 95,
pp. 1-6, 2005 年 5 月[61] 三 上

真司，松野

正幸，吉本

和也，泉

貴富，新村

達，

章夫， 相変化メモリを利用した不揮発性（CAS2004-72），pp. 47-51, JAN. 2005.
[73] 高田

哲郎，深山

雅史，中山

北川

雅史，中山

和也，泉

貴富，新村

達，

章夫， 相変化不揮発性メモリの多値記録

雅彦， 近距離データ通信用超低消費電力ワイヤ方式と回路構成， 電子情報通信学会 技術研究報

レスインターフェース LSI 技術，電子情報通信学

告（CAS2004-72），pp. 41-46, JAN. 2005

会 第 4 回 シ リ コ ン ア ナ ロ グ RF 研 究 会 ， p. 3，
2005 年 5 月．

[74] 小林伸彰，榎本忠儀， 低消費電力・低リー

ク電流 CMOS 平方根回路， 電子情報通信学会技報（信学技報），ICD2005-79, pp. 73-78, 2005 年 8 月[86] 仙北，福原，吉田， ニューロン MOS インバータを用いた n 入力可変論理回路の構成法，電子情

18 日.
[75] 永山

報通信学会ソサイエティ大会，C-12-11（2005）

卓，榎本忠儀， 低消費電力・低リーク電

流 90-nm CMOS クロックドライバ， 信学技報，[87] Likhitkitwoerakul，福原，吉田， ハミング距離検索機能を有する低消費電力 CAROM の構成

ICD2005-194, pp. 13-18, 2005 年 12 月 16 日.
[76] 岩成

武司，樋口

雄貴，榎本

忠儀， 低消費法， 第 9 回システム LSI ワークショップ・ポス

電力・低リーク電流 90-nm CMOS SRAM の開発， 信学総合大会講演論文集，AS-2-1, p. S-15 -ターセッション（2005）[88] Tetsuo Kan, Kazunori Hoshino, Kiyoshi

S-16, 2006 年 3 月 25 日.
[77] 永山卓，榎本Matsumoto, Isao Shimoyama,

忠儀， 低電力化と高速化 90-

Evaluation ofIntensity Distribution of Sub-micron Aperture

nm CMOS クロックドライバの開発，信学総合大Plate,

会講演論文集，AS-2-3, p. S-19 - S-20, 2006 年 3 月

ステム シンポジウム, pp. 53-56, 2005.

25 日.
[78] 小林

第 22 回"センサ・マイクロマシンと応用シ[89] Yusuke Takei, Kazunori Hoshino, Kiyoshi
伸彰，榎本忠儀， 低消費電力・低リー

Matsumoto, Isao Shimoyama,

Control of the

ク電流 90-nm CMOS 平方根回路の開発， 信学総CNT growing by applying electric field, 第 22

合大会講演論文集，AS-2-4, p. S-21 - S-22, 2006 年回"センサ・マイクロマシンと応用システム"シン

3 月 25 日.

ポジウム, pp. 65-68, 2005.

[79] 正 源

浩之，岩田

晃，村田

栄之，松田

正嗣，高瀬

敏弘，石川

[90] Eiji Iwase, Kiyoshi Matsumoto, Isao Shimoyama,

良順， CMOS アナログ

Study on Structural-Color Display Based on

1-6回路用 MOSFET 特性のばらつき評価， D-38 頁,

Morpho Butterfly,

平成 17 年度電気関係学会北陸支部連合大会講演

シンと応用システム"シンポジウム，pp. 465-468,

77

2005.

第
1
章

論文集（2005）[80] 鈴木圭一

南隆一

松田敏弘

岩田栄之（富山県

大） 大曽根隆志（岡山県大） 山本真也

第 22 回"センサ・マイクロマ[91] Hiroaki Onoe, Kazunori Hoshino, Kiyoshi

伊原隆

Matsumoto, Isao Shimoyama, Sequential Micro-

中島茂樹（シキノハイテック）， 微細 CMOS によ

Self-Assembly

る基準電圧発生回路の設計 ，D-34 頁, 平成 17 年

Electrostatic Charges on Microparticles,

度電気関係学会北陸支部連合大会講演論文集

回"センサ・マイクロマシンと応用システム"シン（2005）

ポジウム, pp. 473-476, 2005.

[81] 吾妻俊征，井上浩， チップ内配線間の電磁結合

[92]

by

Controlling

Surface
第 22

ミックストシグナル LSI のためのオンチップマの実験的検討， 信学技報 EMCJ2005-55，

ルチチャネル信号モニタ， 野口宏一朗，永田真，

EMD2005-34，July 2005

電子情報通信学会技術報告 ICD2005-40, 1-6, 2005.

[82] 佐々木健太，宮前亨，井上浩， 集積回路内バイ[93]

非対称な信号遷移を用いた高速ダイナミック

アス回路の安定化の検討， 計測自動制御学会東回路の論理合成手法， 森本薫夫，永田真，瀧和

北支部第 223 回研究集会，223-4，Jul.2005

男，電子情報通信学会技術報告 ICD2005-153, 25-[83] 宮越純一，村地勇一，浜野康司，松野哲郎，深山正幸，吉本雅彦， 動画像符号化動きベクトル

30, 2005.
[94]

ダイナミック電源雑音によるデジタル信号遅検出のための低消費電力シストリックアレイ

延変動の評価， 深澤光弥，永田真，電子情報通アーキテクチャの研究， 電子情報通信学会技術

信学会技術報告 ICD2005-214, 53-57, 2006.

研究報告，Vol. 105, No. 95, ICD2005-20, pp. 1-6[95]

2005.5

ルチチャネル信号モニタの開発,[84] 村地勇一郎，浜野康司，松野哲郎，宮越純一，
深 山 正 幸 ， 吉 本 雅 彦 ， 携 帯 機 器 応 用 95mW

ICD2005-67, pp. 1-6 2005.8[85] 福原，吉廣， ニューロン MOS トランジスタを用いたハミング距離機能付き CAM の消費電力，
電気学会 C 部門大会, GS2-4（2005）

野口宏一朗，VDEC LSI デザイナーフォーラム 2005, 2005.
[96]

MPEG2 MP@HL 動き検出プロセッサコア，電子
情報通信学会技術研究報告，Vol. 105, No. 234,

LSI チップ上の信号測定のためのオンチップマ

ミックストシグナル LSI のためのオンチップ診断技術，永田真，STARC シンポジウム，2005.

[97]

基板モデルを考慮した高周波基板雑音検出回路設計法の検討， 藤原正樹，小坂大輔，檀上匠，永田真，シリコンアナログ RF 研究会，2006.

[98] 阿久津，木村， 浮動小数点演算と演算チェイニ
ングを考慮した粗粒度再構成可能ハードウェ

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17
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告

ア， 信学技法，Vol. 105, No. 645, pp. 43-48,[111] 上野，廣瀬，浅井，雨宮， 広範囲な活性化エネ

March 2006.
[99] 坂本 良太，室山 真徳，樽見 幸祐，and 安浦 寛

ルギーに対応した CMOS 品質劣化モニタセン

人， CMOS プロセスにおけるゲート遅延ばらつ

サ， 第 9 回システム LSI ワークショップ（2005 年

き測定回路の提案， 電子情報通信学会技術研究

11 月）

報告，ICD2005-70, Vol. 105, No. 234, pp. 19-23,[100] 徳永 将之，樽見 幸祐，and 安浦 寛人， ディジ[113] 萩原，廣瀬，山田，浅井，雨宮， CMOS 回路に

低消費エネルギー化手法の検討， 電子情報通信

よる温度検出スイッチ， 電子情報通信学会ソサ

学会技術研究報告，SDM2005-129, ICD2005-68,

イエティ大会（2005 年 9 月）

[101] 山口聖貴，Yang Yuan，樽見

良太，室山

真徳，石原

[114] 上野，廣瀬，浅井，雨宮， サブスレッショルド
幸祐，坂本

亨，安浦

寛人，

90nmCMOS 回路における遅延及び電力ばらつきの実測，pp. S-23-24, 電子情報通信学会 2006 年
総合大会（2006）[102] 貞方

第
1
章
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17
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度
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報
告

会ソサイエティ大会（2005 年 9 月）

タル無線通信用 FFT 回路のビット幅制御によるVol. 105, No. 234, pp. 7-12, Aug. 2005.

78[112] 上野，廣瀬，浅井，雨宮， 磁束量子回路によるスパイクニューロンデバイス， 電子情報通信学

Aug. 2005.

1-6（2005 年 11 月）

毅 and 松永

回路とシステム軽井沢ワークショップ，pp. 9196,（2005 年 4 月）
[115] 城本，田端，酒井，島田，北村， 公開鍵暗号を用いてプログラムの保護を行うプロセッサの開裕介， 動作合成におけるチェイニングに関する考察， 情報処理学会研究報告，2005-SLDM-122, pp. 67-72, Dec. 2005.
[103] 山口 誠一朗，室山 真徳，樽見 幸祐，and 安浦

MOSFET を用いた劣化モニター回路， 第 18 回

寛人， 低演算精度の計算における電力削減

手法， DA シンポジウム 2005, pp. 267-272, Aug.
2005.

発 ，pp. 21-26，情報処理学会研究報告 2005ARC-165（2005）[116] 森江隆， 脳情報工学の確立に向けた アナログ・デジタル融合方式回路技術の進展， 電子情報通信学会 回路とシステム研究会，CAS2005-78, pp.
19-24, 2006.
[117] 是角圭祐，森江隆，野村修，中野鉄平，真継優[104] 李東勲，石原亨，室山真徳，安浦寛人，Farzan

和，岩田穆， AD 融合／混載アーキテクチャにFallah， マイクロプロセッサのエネルギー消費

よる顔・物体認識のための画像フィルタリングプ

特性抽出とソフトウェアデバッガを用いた消費ロセッサ， 電子情報通信学会 集積回路研究会，

エネルギー見積もり， システム LSI 設計技術

ICD2005-58, pp. 19-24, 2005.

（SLDM）
研究会, 2006.

[118] 中村享平，是角圭祐，森江隆， V1 単純細胞の機[105] 井上弘士， バッファ・オーバフロー検出を目的

能を模倣するガボールフィルタ LSI の評価，電子としたセキュア・キャッシュの性能/消費電力解

情報通信学会 ニューロコンピューティング研究析， 電子情報通信学会技術研究報告（ICD）, Vol.
ICD2005-188，pp. 43-48, 2005 年 12 月

会，NC2005-23, pp. 17-22, 2005.
[119] 田中秀樹，森江隆，合原一幸， スパイキング[106] 上野，廣瀬，浅井，雨宮， 様々な食品に対応しホップフィールドネットワークのためのアナロ

た CMOS 品質劣化モニタセンサ， 電子情報通信

グ CMOS 回路，電気学会 電子・情報・システム部

学会総合大会（2006 年 3 月）

門大会, #TC5-5, pp. 134-136, 2005.

[107] 宮川，上野，廣瀬，浅井，雨宮， MOS 論理ゲー

[120] 是角圭祐，森江隆，野村修，中野鉄平，真継優

ト回路のサブスレッショルド動作， 電子情報通和，岩田穆， AD 融合/混載アーキテクチャによ信学会（2006 年 3 月）

る画像フィルタリングプロセッサと顔位置検出[108] 萩原，廣瀬，浅井，雨宮， リセット機構を用いた温度検出スイッチ回路システム， 電子情報通信学会総合大会（2006 年 3 月）

への応用， 第 9 回システム LSI ワークショップ，
pp. 239-242, 2005
[121] 市来史明，青木勇樹，藤田実， 入力信号の立上[109] 廣瀬，浅井，雨宮， サブスレッショルド領域動がり時間を考慮した LSI の配線遅延解析，電子情

作 LSI のためのスイッチトキャパシタ DC-DC コ

報通信学会 2005 年ソサイエティ大会，論文番号

ンバータ，電子情報通信学会（2006 年 3 月）

A-1-31, p. 31, 2005 年 9 月[110] 萩原，廣瀬，山田，浅井，雨宮， CMOS サブス[122] 能勢悠吾，安達雄大，香川景一郎，高嶋大，谷レッショルド領域特性を利用した温度検出ス

邦之，和田淳，布下正宏，太田淳， APS・PPS

イッチ回路，第 9 回システム LSI ワークショップ

方式を併用した広ダイナミックレンジ CMOS イ

メージセンサ ，映情学技報，30（25）, pp. 1-4

映像情報メディア学会 2005 年年次大会講演予稿（2006）.

集，7-2（2005）.

[123] 佐々木達也，山本真也，香川景一郎，布下正宏，[132] 山本真也，香川景一郎，古宮哲夫，徳田崇，布太田淳， 低電圧ソース変調型パルス幅変調方式

下正宏，太田淳， 画素内画像処理回路を有するイメージセンサの提案と原理実証 ，映情学技報，

低電圧駆動パルス周波数変調方式ビジョンチッ

30（25）. pp. 5-8（2006）.

プ ，映像情報メディア学会 2005 年年次大会講演[124] 香川景一郎，山本幸司，山本真也，三宅康也，予稿集，7-1（2005）.

田邊英樹，政木康生，布下正宏，太田淳， 情報[133] 香川景一郎，山本幸司，前田勇希，三宅康也，

家電マルチリモコン"オプトナビ"システムへのフ

田邊英樹，政木康生，布下正宏，太田淳， 部分

レーム間差分に基づく ID 領域推定アルゴリズム

領域高速読出し機能をもつ CMOS イメージセンの適用 ，映情学技報，30（25），pp. 29-32（2006）.

サを用いた情報家電マルチリモコン"オプトナビ[125] 吉田明洋，野村啓二，香川景一郎，布下正宏，"，第 11 回画像センシングシンポジウム講演論文

太田淳， 波長多重光無線 LAN 用イメージセン

集，G-3, p. 331-334（2005）.

サにおける受信用要素回路の検討 ，第 53 回応用[134] 香川景一郎，藤内亜紀子，池内隆志，布下正宏，

物理学関係連合講演会講演予稿集，No. 3, 23a-E-

太田淳， 薄型波長多重回折光学素子を用いた波1, p. 1074（2006）.

長多重屋内光無線 LAN の開発 ，第 30 回光学シ

[126] 山本幸司，香川景一郎，山本真也，三宅康也，

ンポジウム，pp. 45-46（2005）.

田邊英樹，政木康生，布下正宏，太田淳， 撮像[135] 香川景一郎，山本幸司，前田勇希，三宅康也，と ID 同時取得可能な CMOS イメージセンサの開田邊英樹，政木康生，布下正宏，太田淳， カス

発と情報家電マルチリモコン−オプトナビ−へ

タム CMOS イメージセンサを用いたビジュアルの適用 ，第 9 回システム LSI ワークショップ講

マルチリモコン"オプトナビ"実証システム ，

79

演資料集およびポスター資料集，pp. 259-262

Optics Japan 講演予稿集，25pB6, pp. 656-657（2005）.

（2005）.

第1章[127] 山本真也，古宮哲夫，香川景一郎，徳田崇，布[136] 山本真也，古宮哲夫，香川景一郎，徳田崇，布下正宏，太田淳， 画素内画像処理回路を有する

下正宏，太田淳， 画素内画像処理回路を有する

人工視覚向け低電圧駆動パルス周波数変調方式

人工視覚向け低電圧駆動パルス周波数変調方式

ビジョンチップ ，第 9 回システム LSI ワーク

ビジョンチップに関する研究 ，第 4 回学生研究

ショップ講演資料集およびポスター資料集，pp.

論文講演会講演予稿集，pp. 25-26（2006）.

223-226（2005）.

[137] 徳田崇，山本晃士，田中邦博，松尾昌通，David[128] 香川景一郎，荘保信，布下正宏，太田淳， 低消

C. Ng，香川景一郎，太田淳，布下正宏，『オン費電力アプリケーションに向けた低電圧パルス

チップ DNA マイクロアレイ計測のためのマルチ

幅変調方式 CMOS イメージセンサ ，信学技報，

ファンクショナル CMOS センサチップ』第 52 回

105（184）, pp. 55-60（2005）.

応用物理学関係連合講演会[129] 山本幸司，香川景一郎，前田勇希，三宅康也，

31p-YN-19,

2005/3/31, 埼玉大学.

田邊英樹，政木康生，布下正宏，太田淳， オプ[138] 山本晃士，徳田崇，香川景一郎，布下正宏，太トナビ"システムに向けたカラム適応ゲインアン

田淳，『オンチップ DNA マイクロアレイ計測のプを有する通常撮像・ID 受信可能な CMOS イ

ための光・電位デュアルイメージ CMOS センサ』

メージセンサ ，映情学技報，29（61）, pp. 14

第 66 回 応 用 物 理 学 会 学 術 講 演 会 10p-N-5,（2005）.

2005/9/10, 徳島大学.

[130] 香川景一郎，山本幸司，前田勇希，三宅康也，[139] 山本晃士，徳田崇，香川景一郎，布下正宏，太田邊英樹，政木康生，布下正宏，太田淳， 情報

田淳，『オンチップ DNA マイクロアレイ計測の家電マルチリモコン オプトナビ に向けた ID 光

ための光・電位デュアルイメージ CMOS センサ』

源検出手法の検討 ，映像情報メディア学会 2005

映像情報メディア学会情報センシング研究会，

年年次大会講演予稿集，2-4（2005）.

IST2005-82, 2005/10/28, 東京理科大学.

[131] 山本幸司，香川景一郎，前田勇希，三宅康也，[140] 田中邦博，徳田崇，香川景一郎，布下正宏，太田邊英樹，政木康生，布下正宏，太田淳， 30

田淳，『電気化学計測機能を搭載したオンチップ

fps 通常画像・1.2 kfps ID 画像を同時取得可能な

バイオセンシング用マルチファンクショナル

複数部分領域高速読み出し方式イメージセンサ ，

CMOS センサ』映像情報メディア学会情報センシ

1-6

Ｖ
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17
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度
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告

ング研究会，IST2005-91, 2005/11/14, NHK 放送

66 回応用物理学会関連連合講演会予稿集

技術研究所.

10p-N-6, 1137,（2005）[141] 田中邦博，徳田崇，香川景一郎，布下正宏，太[151] 本波啓太，渡部泰一郎，出口淳，福島誉史，富田淳，『電気化学計測機能を搭載したオンチップ

田浩史，菅野江里子，佐藤まなみ，栗野浩之，

バイオセンシング用マルチファンクショナル

玉井信，小柳光正， 眼内埋め込み用積層型人工CMOS センサ』映像情報メディア学会情報センシ

網膜のための刺激パルス電流の in-vivo 評価， 第ング研究会，IST2005-91, 2005/11/14, NHK 放送

66 回応用物理学会関連連合講演会予稿集

技術研究所.

10p-N-8, 1138,（2005）

3,[142] 田松尾昌通，D. C. Ng，徳田崇，香川景一郎，布[152] 本波啓太，渡部泰一郎，出口淳，福島誉史，菅下正宏，太田淳，『生体内（in vivo）脳神経イメー

野江里子，佐藤まなみ，富田浩史，栗野浩之，

ジング向け CMOS イメージセンサおよびシステ

玉井信，小柳光正， 積層型人工眼システムのたムの研究』2005 年映像情報メディア学会年次大会，

めの刺激電極を有するフレキシブルケーブルの in

2005/8 , 東京理科大学

vivo 評価， 第 52 回応用物理学会関連連合講演会[143] D. C. Ng，松尾昌通，山本晃士，徳田崇，香川景

1-6

3,

予稿集，3, 31p-YN-15,（2005）.

一郎，布下正宏，太田淳，『擬似脳スライスサン[153] 富田浩史，菅野江里子，佐藤まなみ，栗野浩之，

プルを用いた in vivo 脳神経イメージセンサの機渡部泰一郎，本波啓太，出口淳，小柳光正，玉能 評 価 』， 第 6 6 回 応 用 物 理 学 会 学 術 講 演 会 ，井信 三次元積層技術を用いた 1 チップ型人工網

2005/9/10, 徳島大学

膜移植による脳内誘発電位の測定， 第 59 回臨床[144] David C. Ng，松尾昌通，山本晃士，R田崇，香眼科学会，pp. 352（2005）.

川景一郎，布下正宏，太田淳，『CMOS イメージ

[154] 辻孝司，出口淳，杉村武昭，福島誉史，小柳光

80

センサを用いた in vivo マウス脳海馬機能イメー

正 ， 動 き 検 出・エ ッ ジ 検 出 同 時 処 理 可 能 な

第1章

ジ ン グ 』第 5 3 回 応 用 物 理 学 関 係 連 合 講 演 会 ，CMOS イメージセンサの開発， 映像情報メディ2006/3/25, 武蔵工業大学

ア学会技術報告，Vol. 29, No61, pp. 9-12,（2005）

Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
17
年
度
事
業
報
告

[145] 藤原

健，小松

謙介，高橋

浩之， 頼度を導[155] 上薗

巧，井上

淳平，京極

貴規，岡田

健

入したリコンフィギュラブル相互診断型センサ

一，益ネットワーク， 子情報通信学会技術研究報告，

回路性能向上予測， 情報処理学会 DA シンポジ

105（43）85-89 2005

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一哉， オンチップ伝送線路配線による

132, Aug. 2005.
[156] 伊藤

浩之，井上

英之，岡田

淳平，五味

健一，益

振一郎，杉田一哉， 超高速 LSI に向けたオンチップ差動伝送線路配線技術， 電子情

修復型センサネットワークの特性評価， 日本機報通信学会 回路とシステム軽井沢ワークショッ械学会 第 15 回設計工学・システム部門講演会

プ論文集（於 軽井沢プリンスホテル），pp. 419-

[148] 杉村武昭，出口淳，崔勲，坂口武史，呉赫宰，
福島誉史，小柳光正， 基板バイアス電圧制御プ

424, Apr. 2005.
[157] 上薗

巧，京極

貴規，岡田

健一，益

一哉，

リアンプを用いた MRAM の低消費電力読み出し

歩留まり予測のためのビア数分布モデル， 電子

手法 ，第 66 回応用物理学会学術講演会講演予稿

情報通信学会 総合大会（於 国士舘大学），A-3,

集，11a-ZN-7, pp. 753,（2005）

March 2006.

[149] 杉村武昭，出口淳，小西雄太，中谷好博，福島[158] 木 村

実人，伊藤

浩之，杉田

英之，岡田

誉史，近野敦，栗野浩之，内山勝，小柳光正，健一，益

三次元積層型リコンフィギャラブル画像処理プ

送線路のクロストーク評価， 電子情報通信学会

ロセッサを用いたロボットビジョンシステム
pp79-84, 信学技報 Vol. 105 No. 43, リコンフィ
ギャラブルシステム研究会（2005）[150] 渡部泰一郎，小林吏悟，坂本一寛，本波啓太，一哉， 縒り合わせオンチップ差動伝

総合大会（於 国士舘大学），A-3, March 2006.
[159] 清 田

淳紀，伊藤

健一，伊藤
益

浩之，杉田

達也，糸井

英之，岡田

和久，佐藤

正和，

一哉， ワンチップ無線通信回路に向けた

小宮謙，出口淳，福島誉史，虫明元，栗野浩之，

WL-CSP 方向性結合器の検討，電子情報通信学会

小柳光正， マルチチップボンディング技術を用総合大会（於 国士舘大学），C-2, March 2006.

いた脳インプラント集積化デバイスの開発， 第[160] 川添

大輔，菅原

弘雄，岡田

健一，益

一

哉， 低雑音増幅器における性能補償技術の検[171] 菅原

弘雄，西川

和康，岡田

健一，益

一

討 ，電子情報通信学会 総合大会
（於 国士舘大学），

哉， Si CMOS オンチップインダクタの構造及びC-12, March 2006.

動作モードの比較検討， 電子情報通信学会シリ[161] 山内

拓弥，菅原

弘雄，岡田

健一，益

一

哉， オンチップ可変インダクタの等価回路モデ
ル，電子情報通信学会 総合大会（於 国士舘大学），
C-12, March 2006.
[162] 伊藤

雄作，菅原

弘雄，岡田

健一，益

一

器の検討 ，電子情報通信学会 総合大会（於 国士舘大学），C-12, March 2006.
一，益

猛，菅原

[172] 伊藤

浩之，杉田

英之，岡田

健一，益

一

弘雄，川添

大輔，岡田

健

一哉， Si CMOS RF 分布定数型増幅器会（於 国士舘大学），C-12, March 2006.
貴規，上薗

巧，岡田

路の高周波特性評価， 電子情報通信学会 ソサイ
エティ大会（於 北海道大学），A-3-7, Sep. 2005.
[173] 清田

淳紀，伊藤

浩之，岡田

健一，益

一

哉， 伝送線路を用いたオンチップマルチドロッの消費電力削減手法， 電子情報通信学会 総合大[164] 京極RF2005-3, p. 4, Nov. 2005.
哉， 曲げおよびビアを有するオンチップ伝送線

哉， 再配線層技術を用いた低雑音電圧制御発振[163] 伊藤コンアナログ RF 研究会（於 東北大学），Vol.

健一，益プバスの検討 ，電子情報通信学会 ソサイエティ
大会（於 北海道大学），A-3-8, Sep. 2005.
[174] 木 村

実人，伊藤

健一，益

浩之，杉田

英之，岡田

一哉， 伝送線路を用いたオンチップ

一哉，

高速高密度バス線路の検討， 電子情報通信学会

集積回路における各配線層のビア数分布の統計

ソサイエティ大会（於 北海道大学），A-3-9, Sep.

的解析，2006 年春季 第 53 回 応用物理学会 関係

2005.

連合講演会（於 武蔵工業大学），25a-J-15, March[175] 杉 田

2006.
[165] 伊藤
一，益

健一，益

浩之，木村

実人，岡田

一哉， 擬差動伝送線路を用いたオンチップ高密度伝送線路配線， 電子情報通信学会

81

一哉， Si CMOS RF 分布定数型増幅器

ソサイエティ大会（於 北海道大学），A-3-10, Sep.

第
1
章

弘雄，川添

大輔，岡田

2005.

ログ RF 研究会（於 慶應大学），Vol. RF2005-4, p.

[176] 伊藤3, Feb. 2006.

猛，菅原

弘雄，岡田

健一，益

一哉，

Si RF CMOS 分布定数型増幅器の設計，電子情

弘雄，伊藤

拓弥，伊藤

雄作，川添

猛，岡田

健一，益

大輔，山内

報通信学会 ソサイエティ大会（於 北海道大学），

一哉， 究極C-12-34, Sep. 2005.

の無線通信端末を目指した Si ULSI の研究，

[177] 川添

大輔，菅原

弘雄，岡田

健一，益

一

IEEE Tokyo Student Workshop（於 東京工業大哉， 可変バイアス回路を用いたリコンフィギュ学），Dec. 2005.

アラブル LNA の検討 ，電子情報通信学会 ソサ[167] 杉 田

英之，伊藤

健一，益

浩之，木村

実人，岡田

イエティ大会（於 北海道大学），C-12-35, Sep.

一哉， 世界最速スーパーコンピュー2005.

タ の 実 現 に 向 け た 配 線 設 計 ， IEEE Tokyo[178] 伊 藤

雄作，吉原

義昭，菅原

弘雄，岡田

Student Workshop（於 東京工業大学）, Dec.

健一，益

2005.

帯広帯域発振器の検討 ，電子情報通信学会 ソサ[168] 木 村

実人，伊藤

健一，益

浩之，杉田

英之，岡田

2005.

る，IEEE Tokyo Student Workshop（於 東京工[179] 菅原業大学），Dec. 2005.
猛，菅原

一，益

弘雄，川添

大輔，岡田

健

一哉， 第 4 世代携帯電話を実現する RF

回路設計技術，IEEE Tokyo Student Workshop
雄作，吉原

健一，益

弘雄，岡田

健一，西川

和康，益

一

哉， 差動インダクタの信号励起モードの比較検（於 東京工業大学），Dec. 2005.
[170] 伊 藤

一哉， VCO と分周器を用いた GHz

イエティ大会（於 北海道大学），C-12-36, Sep.

一哉， 超高速プロセッサが未来を造[169] 伊藤

1-6

健

猛，菅原

の設計と評価， 電子情報通信学会シリコンアナ[166] 菅 原

英之，伊藤

義昭，菅原

討 ，電子情報通信学会 ソサイエティ大会（於 北海道大学），C-12-37, Sep. 2005.
[180] 山内

拓弥，菅原

弘雄，岡田

健一，益

一

哉， MEMS を用いたオンチップ可変トランス，弘雄，岡田一哉， 可変インダクタを用いた 1.3 〜

2.8GHz CMOS LC-VCO の設計，電子情報通信学

電子情報通信学会 ソサイエティ大会（於 北海道
大学），C-12-38, Sep. 2005.
[181] フ ァ ン ダ ン ゴ ア ， 岡 田

健一，益

一哉，

会シリコンアナログ RF 研究会（於 東北大学），

MOSFET スイッチを用いたオンチップ可変イVol. RF2005-3, p. 2, Nov. 2005.

ンダクタ，2005 年秋季 第 66 回 応用物理学会 学

Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
17
年
度
事
業
報
告

会（於 神戸大学），Vol. RF2005-1, p. 6, May 2005.

術講演会（於 徳島大学），10a-ZN-4, Sept. 2005.
一[193] 森本，西山，樋口，中野， インバータチェイン

哉， 側方シールドを用いた高可変率オンチップを用いた基板ノイズ評価用テストチップにおけインダクタ， 2005 年秋季 第 66 回 応用物理学会

るノイズ波形計測と測定系の評価，第 7 回シリコ

学術講演会（於 徳島大学），10a-ZN-5, Sept. 2005.

ン RF 研究会[182] 山内拓弥，菅原[183] 木 村

実人，伊藤

健一，益

弘雄，岡田

健一，益

浩之，杉田

英之，岡田

裕介，松澤

昭， 90nmCMOS を用いた

一哉， オンチップ長距離配線に適用

超高速並列型 6bitADC の開発， 電子情報通信学

可能なゼロクロストークバスラインの検討，

会 シリコンアナログ RF 研究会（RF），仙台，

2005 年秋季 第 66 回 応用物理学会 学術講演会

Vol. RF2005-3, p. 3, Nov. 2005.

（於 徳島大学），10a-ZN-7, Sept. 2005.
[184] 京極

貴規，井上

一，益

淳平，上薗

[195] 笹井

巧，岡田

貴志，倉科

隆，松澤

昭，

サンプリングミキサーの特性解析， 電子情報通一哉， 配線長分布を用いたビア数分布

信学会 シリコンアナログ RF 研究会
（RF）
，東京，

講演会（於 徳島大学），10a-ZN-10, Sept. 2005.
[185] 岡田重徳，小島健の解析，2005 年秋季 第 66 回 応用物理学会 学術

1-6[194] 池田

健一，菅原

弘雄，益

Vol. RF2005-2, p. 5, Aug. 2005.
[196] 宮原

正也，倉科

隆，松澤

昭， パイプライ

一哉， MEMS 可

ン型 ADC 性能の デザインルール依存性−ゲイン

変インダクタを用いたリコンフィギュラブル RF

ブーストアンプの特性の考慮−， 電子情報通信

回路技術， 電子情報通信学会 電子デバイス研究

学会 シリコンアナログ RF 研究会（RF），東京,会 有機エレクトロニクス研究会（於 東京），Vol.

Vol. RF2005-2, p. 4, Aug. 2005.

105, No. 257, pp. 45-50, Sep. 2005.
一哉，岡田

隆，松澤

昭， 素子の微細

浩之， オンチッ

化がアナログ CMOS 回路に及ぼす影響について

プ伝送線路配線技術（招待講演），電子情報通信の研究− CMOS 演算増幅器及びパイプライン型

第1
章

学会 集積回路研究会 電子部品・材料研究会（於ADC 性能のデザインルール依存性− ，電子情報東京），ICD2005-104, CPM2005-104, pp. 47-52,

通信学会 集積回路研究専門委員会，豊橋，Sep. 2005.

ICD2005-59 Vol. 105, No. 185, pp. 25-30 , Jul.

[187] 菅 原

健一，伊藤

正也，倉科

82

Ｖ
Ｄ
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事
業
の
紹
介
と
平
成
17
年
度
事
業
報
告

[186] 益[197] 宮原

弘雄，伊藤

健一，益

雄作，川添

大輔，岡田

2005.

一哉， リコンフィギュラブル RF 回

[198] 吉 澤真吾，菅原路設計技術， VDEC LSI デザイナーフォーラム博，伊藤（於 湯河原），Aug. 2005.

憲久，平田[188] 伊 藤

浩之，杉田

淳紀，岡田

英之，木村

健一，益

健一，益

雅規， 80MHz 帯域 OFDM 方式無計， 電子情報通信学会 SIS 研究会，pp. 31-36,

浩之，木村フォーラム（於 湯河原）
，Aug. 2005.
浩之，岡田

健一，益

Jun. 2005.
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淳紀，伊藤

培恒，高山

一哉， オンチップ伝送

密度化に関する研究， VDEC LSI デザイナー[190] 清田信夫，斉線通信システムの検討と OFDM 変復調回路の設

ナーフォーラム（於 湯河原），Aug. 2005.
英之，伊藤

良生，畑岡

喜一，尾知

実人，清田

線路配線の設計および評価， VDEC LSI デザイ[189] 杉 田

浩二，宮永憲夫， アナログ回路の故障経路追跡法の検討 ，LSI テスティン グシンポジウム/2005 会
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[200] 高 橋

好明，徳田

勝利，吉川

信行，

SFQ/CMOS ハイブリッドメモリセルの 2 トラン
一ジスタ化による高集積化， 2005 年秋季応用物理

哉， オンチップ伝送線路を用いたマルチドロッ

学会学術講演会，8p-ZM-4, 徳島大学, 2005 年 9 月．

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好明，徳田

勝利，小嶋

英充，河合

ログ RF 研究会（於 東京工業大学），Vol. RF2005-

宣彰，吉川2, p. 7, Aug. 2005.

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健一，菅原

弘雄，益

一哉， リコン

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，pp. 97-103, July 2005.
[192] 岡田

健一，伊藤

浩之，菅原

弘雄，益

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制御学会九州支部学術講演会予稿，pp. 143-144,

辰夫， SIMD 型プロセッサコアの自動合成にお2005.

けるパイプライン演算ユニット生成手法， 情報[205] 藤目，渡邊，小林， 光再構成型ゲートアレイの再構成回路の評価， 第 24 回計測自動制御学会九処 理 学 会 DA シ ン ポ ジ ウ ム 2005, pp. 19-24,
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[217] 小島洋平，戸川望，橘昌良，柳澤政生，大附辰州支部学術講演会予稿，pp. 135-136, 2005.
[206] 松尾，渡邊，小林， 光再構成型ゲートアレイの

夫， 画像処理向けシステム LSI 設計における設検査手法， 第 24 回計測自動制御学会九州支部学計ナビゲーションを考慮した HW/SW 分割シス

術講演会予稿，pp. 133-134, 2005.

テム， 情報処理学会 DA シンポジウム 2005，pp.

[207] 志岐，渡邊，小林， 272 ゲート規模 ODRGAVLSI の実装評価， 電子情報通信学会技術研究報
告 Vol. 105, No. 184, pp. 61-65, 2005.

25-30, August 2005.
[218] 大智輝，戸川望，柳澤政生，大附辰夫， レジス
タ分散・共有アーキテクチャを対象としたフロア[208] 宮野，渡邊，小林， 複数の VCSEL を用いたプラン指向高位合成手法， 情報処理学会システ

ODRGA の再構成速度改善，電子情報通信学会技ム LSI 設計技術研究会，Vol. SLDM122, pp. 73-78,

術研究報告 Vol. 105, No. 184, pp. 67-70, 2005.

Dec. 2005.

[209] Bakhtiar Affendi Rosdi, Atsushi Takahashi, An[219] 小島洋平，戸川望，橘昌良，柳澤政生，大附辰

algorithm to calculate the minimum clock peri-

夫， 設計ナビゲーション機構を有するシステム

od of a semi-synchronous circuit that contains

LSI 設計のための HW/SW 分割システム，電子情

multi-clock cycle path, 電子情報通信学会技術報

報通信学会 VLSI 設計技術研究会，Vol. VLD111,

83

pp. 19-24, March 2006.

第1
章

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辰夫， 動的フローに対応したネットワークプロ

Low Noise Amplifier for 80-960MHz Ultra-wide-

セッサの改良とその評価， 電子情報通信学会

band Transceiver， 電子情報通信学会

VLSI 設計技術研究会，Vol. VLD112, pp. 25-30,

ソサイ

ティ大会，Sep. 2005.

March 2006.

[211] 中村安見・桜井貴康， 高圧電源を使用した電源[221] 栗原輝，戸川望，柳澤政生，大附辰夫， SIMD

ノイズの低減， 電子情報通信学会 ソサイエティ

型プロセッサコアの自動合成におけるパイプラ

大会，C-12-19, Sep. 2005.

イン構成最適化手法， 電子情報通信学会 VLSI 設[212] 石川洋平，深井澄夫，相川正義，森田譲， LSI
設計自習システム，pp. 63-64, 日本産業技術教育
学会第 18 回九州支部大会，C04,（2005-10）.
[213] 石 丸 佳 和 ， 近 藤 弘 康 ， 石 川 洋 平 ， 深 井 澄 夫 ，

計技術研究会，Vol. VLD115，pp. 43-48, March2006.
[222] 長谷川揚平，阿部健一朗，粟島

昌平，松谷

亨，天野

宏紀，安生

英晴， 動的再構成可ニューロン MOS を用いた 4 値 T ゲートによる多能プロセッサを用いた IPsec 向け暗号処理アク値論理回路の検討 ，0-6, 平成 17 年度学長経費

セラレータの設計と実装 ，電子情報通信学会論（学内 COE）第 2 回人工頭脳工学シンポジウム講

文誌，Vol．J89-D，No．4，pp．743-754，April

演論文集（2006-3）.

2006．

[214] 栗原輝，宮岡祐一郎，戸川望，柳澤政生，大附[223] 天野英晴，長谷川揚平，阿部昌平， 直接辰夫， SIMD 型プロセッサコア向け HW/SW 協

実行方式の提案 ，電子情報通信学会技術研究報

調合成システムにおけるパイプライン演算ユ

告 RECONF2005-88, Vol. 105, No. 518, pp. 13-18,ニット生成手法， 電子情報通信学会回路とシス
テム軽井沢ワークショップ，pp. 575-580, April
2005.

January 2006.
[224] 桂直弘，長谷川揚平，ヴ マントウアン，金森飛匡，天野英晴， C レベル設計によるストリーム[215] 小原俊逸，友野直紀，内田純平，宮岡祐一郎，

アプリケーションのプログラマブルデバイスへ

戸川望，柳澤政生，大附辰夫， IP 再利用を考慮の実装 ，電子情報通信学会技術研究報告

したシステム LSI 設計におけるインタフェース回

RECONF2005-82, Vol. 105, No. 513, pp. 31-36,

路生成システム， 電子情報通信学会回路とシス

January 2006.

1-6

Ｖ
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業
の
紹
介
と
平
成
17
年
度
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業
報
告

[225] 長谷川揚平，西村 隆，阿部昌平，黒瀧俊輔，ヴ

第
1
章
Ｖ
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Ｃ
事
業
の
紹
介
と
平
成
17
年
度
事
業
報
告

聡，濱田

徹，田邊

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昇，中條

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保雄，伊澤

徹，北村

聡，

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博孝，田邊

昇，中條

拓伯，天野

英

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晴， DIMMnet-2 ネットワークインタフェースにグ，電子情報通信学会技術研究報告

おけるプリフェッチ機構の実装と評価， pp13-18,

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処 理 学 会 ア ー キ テ ク チ ャ 研 究 会 ARC-165

RECONF2005-35, Vol. 105, No. 287, pp. 31-36,（DesignGaia'05）（2005）.

聡，宮部

保雄，中條

拓伯，田邊

昇，

英晴， メッセージパッシングモデルを支[237] 長名

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84

保雄，北村

マン トウアン，天野英晴， 動的リコンフィギャ

September 2005.

1-6[234] 宮部

保範，吉見

紀，西川

真聡，岩岡

由理，舟橋

啓，広井

利

賀子，柴田

英晴， アクティブ方向通過型フィルタの動的リ

裕一郎，岩永コンフィギャラブルデバイスによる実装 ，第 23

FPGA を用いた生化学シミュレータ ReCSiP の回日本ロボット学会学術講演会，3C34, 2005 年 9シミュレーション制御機構， 電子情報通信学会.

月.

宏明，天野

英晴，

RECONF2005 - 39. Sep. 2005.

[229] 鈴木正康，天野英晴， テンプレート再構成法の
提案

直樹，北野

洋，小嶋

，電子情報通信学会技術研究報告[238] 吉見

真聡，長名

一郎，岩永

保範，岩岡

直樹，天野

洋，柴田

裕

英晴， FPGA を用い

RECONF2005-24, Vol. 105, No. 43, pp. 55-60, 2005

た科学技術計算向け浮動小数点算術演算器の設

年 5 月．

計，パルテノン研究会. 第 26 回研究会 - 1-7. May.

[230] 黒瀧俊輔，鈴木紀章，中臺一博，奥野博，天野2005.

英晴， 動的リコンフィギャラブルデバイス DRP[239] 吉見

真聡，長名

保範，岩岡

洋，福島

知

を用いた音源分離フィルタの実装と評価 ，電子紀，舟橋

情報通信学会技術研究報告 RECONF2005-26,

永Vol. 105, No. 43, pp. 67-72, 2005 年 5 月を用いた確率モデル生化学シミュレータの FPGA

[231] 北村
宮部

聡，伊豆

直之，伊沢

保雄，渡邊

芳博，田邊

徹，宮代

幸之介，大塚

昇，中條

具隆，

智宏，濱田

拓伯，天野

啓，広井

直樹，北野

賀子，柴田

宏明，天野

裕一郎，岩

英晴， ヒープ木への実装. 電子情報通信学会. RECONF2005 - 9.
May. 2005.

英晴，[240] 大久保，宇佐美， MTCMOS 回路の遅延時間モ

FPGA を用いたメモリスロット装着型ネット

デリングと静的タイミング解析への応用手法，

ワークインタフェースの設計，pp. 13-20, 第 12 回

電子情報通信学会技術研究報告，ICD2005-77,

FPGA/PLD Design Conference ユーザ・プレゼ

P61-P66（2005）

ンテーション（2005）.
[232] 北村
宮代聡，濱田[241] 春日，斉藤，宇佐美， CPU データパスの動的ス

芳博，宮部

具隆，田邊

保雄，伊澤

徹，

リープ制御技術， 電子情報通信学会総合大会，

拓伯，天野

英

A-3-6（2006 年 3 月）昇，中條晴， DIMMnet-2 ネットワークインタフェースコ[242] 武田，宇佐美， 動的スリープ制御方式の実装とントローラの設計と実装，pp293-300, 先進的計算解析， 電子情報通信学会総合大会，A-3-8（2006

基盤システムシンポジウム SACSIS'05（2005）.

年 3 月）[233] 伊澤

徹，渡邊

雄，宮代

幸之介，北村

具隆，天野

聡，宮部

保

英晴， メモリスロット[243] 鈴 木

圭介，浅生

一哉，弘中

宗隆，窪田

昌史，谷川

哲夫， ディジットシリアル浮動小装着型ハードウェアの評価検証環境の構築，pp1-

数点演算器を用いた高精度 FFT 回路の設計検6, 情報処理学会アーキテクチャ研究会 ARC-163

討，（2005）.

No. 120, pp. 33-38, Dec. 2005.

情報処理学会研究報告，2005-ARC-165,

哲夫，谷川

[256] 齋藤，井上，山川，常田， スマート RFID タグ

利夫， 可変パイプラ

IC 用 E 級パワーアンプの一設計と考察， 14-1P-

イン手法によるプロトタイプ低消費エネルギー

10, 2005 年 9 月, 電気関係学会九州支部第 58 回連

プロセッサの設計， 先進的計算基盤システムシ

合大会[244] 市川裕二，佐々木

一哉，北村

敬泰，弘中

俊明，近藤

ンポジウム SACSIS2005 論文集，pp. 216-217，

用心拍抽出回路の直流動作点電圧自動発生回

2005.
[245] 前田[257] 原田，井上，梅田，常田， スマート RFID タグ

志，末吉

夫，小出

徹也，碧山

賢一，弘中

哲

哲士，マタウッシュ ハンスユルゲン，

路，14-1P-11, 2005 年 9 月, 電気関係学会九州支部
第 58 回連合大会

一哉， マルチバンクレジスタファイルを[258] 古谷，井上，中島，常田， 電源電圧と温度に不用いたスーパスカラプロセッサの設計と評価，感な CMOS 参照電圧源の一提案とその解析， 14-

先 進 的 計 算 基 盤 シ ス テ ム シ ン ポ ジ ウ ム（ S A C -2A-02，2005 年 9 月, 電気関係学会九州支部第 58

SIS2005）
論文集，pp. 203-204，2005

回連合大会

谷川

[246] 貞光，栗原，西谷，堀場， DCT プロセッサの試[259] 渕上，井上，池田，常田， 製造偏差および温度

作評価，pp. 253-256, 第 10 回関西大学先端科学技

変化を自動補正できる PLL 自動チューニング

術シンポジウム講演集，Jan. 2006.

MOS 抵抗とその解析，14-2A-09, 2005 年 9 月, 電

[247] 渡 部信吾，阿部公輝， 疑似乱数生成器

気関係学会九州支部第 58 回連合大会

Mersenne Twister の VLSI 設計，情報処理学会[260] 池田，井上，渕上，常田， 電子可変線形 MOS

研究会報告（コンピュータセキュリティ研究会），

浮遊抵抗回路の一構成とその解析， 14-2A-08,

Vol. CSEC2005, No. 29, pp. 13-18, May. 2005.

2005 年 9 月, 電気関係学会九州支部第 58 回連合大[248] 田上恒大，阿部公輝， 2 線式乗算器の構成と性
能評価， DA シンポジウム 2005, pp. 43-48, Aug.
2005.
[249] 八幡，五十嵐，土屋，浅川， NAND/NOR 論理
変換回路に関する一検討 ，D-10-5，電子情報通信学会 2006 年総合大会（2006）．
[250] 宮原晋平・青野会[261] 神園，井上，常田， ブートストラップ技術を用85いたオーバードライブ CMOS アナログスイッチ

第1章の一設計とその解析，pp. 43-46, ECT-05-68, 2005
年 11 月, 電気学会電子回路研究会資料[262] 梅 田 ， 井 上 ， 山 川 ， 原 田 ， 常 田 ， ス マ ー ト

聖・松本佳宣， 可視光通信用

RFID タグ用心拍検出回路における直流動作点のLED ドライバーの試作と可視光 LED の応答性能安定化手法とその解析， pp. 47-50, ECT-05-69,の評価，pp. 25-30, 電子情報通信学会集積回路研2005 年 11 月, 電気学会電子回路研究会資料究会（2005）.

[263] 中島，井上，常田， 電源電圧と温度に不感な低[251] 轡田晃一・松本佳宣， 3 軸容量型加速度センサ用

電圧 CMOS 参照電流源/参照電圧源回路， pp. 7-

検出回路に関する研究，pp. 77-82, 電子情報通信

10, ECT-05-72, 2005 年 11 月, 電気学会電子回路研

学会集積回路研究会（2005）.

究会資料[252] 牧，竹中，井上，山川，常田， 周波数安定化[264] Felix Timischl, Takahiro Inoue, Akio Tsuneda

CMOS リング発振器形 BASK 変調器の一構成 ，Design of a CMOS Low-Voltage Low-Power

14-1P-03, 2005 年 9 月, 電気関係学会九州支部第 58

Current-Mode回連合大会

Application to a Frequency Selective PLL pp.

[253] 米澤，井上，糸山，常田， リング発振器を用いた低電圧 CMOS 体温計測回路の一構成とその解析 ，14-1P-04, 2005 年 9 月, 電気関係学会九州支部第 58 回連合大会[254] 糸山，井上，米澤，常田， 電流モードリング発振器を用いた体温計測手法の一提案 ，14-1P-05,
2005 年 9 月, 電気関係学会九州支部第 58 回連合大会

Ring

Oscillator

and

Its

25-28, ECT-05-76, 2005 年 11 月, 電気学会電子回路
研究会資料[265] 竹中，Felix Timischl，井上， 400˜500MHz 帯電
圧モードリング発振回路の試作とその測定系を考慮した SPICE 解析，pp. 5-8, ECT-05-76, 2005 年
12 月, 電気学会電子回路研究会資料[266] 宮本，大川，アミール，カーン，岩間，関東，
小谷，須川，大見， PELOC：動的再構成 FPGA

[255] 田中，千代永，井上，常田， スマート RFID タ

用自動配置配線ツール，pp. 13-18, 電子情報通信

グ IC の個体識別符号生成回路のための初期化単学会技術研究報告，信学技報 Vol. 105, No. 287,

発パルス発生回路の一提案， 14-1P-09, 2005 年 9RECONF 2005-32（2005）.

月, 電気関係学会九州支部第 58 回連合大会

1-6

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4. 著書[1] Suzuki, Takayama, Motoike, and Asai, "Stripedand spotted pattern generation on reaction-dif-

6. その他[1] 中村，八重樫， 多目的利用が可能なセキュアプ
ロセッサの開発

fusion cellular automata-theory and LSI imple-[2] Asai, "Striped and spotted pattern generation on

mentation -, "Unconventional Computing 2005!

reaction-diffusion cellular automata-theory andFrom Cellular Automata to Wetware, Teuscher

LSI implementation -, "Microelectronic Systems

C. and Adamatzky A., Eds., Luniver Press, U.K.

Laboratory and Institute of Microelectronics（2005）.

and Microsystems, Ecole Polytechnique[2] Adamatzky A., De Lacy Costello B., and Asai T.,"Reaction-Diffusion Computers, "Elsevier, UK（2005）.

Federale De Lausanne（EPFL）, Switzerland（Aug. 31, 2005）.
[3] Adamatzky A., De Lacy Costello B., and Asai T.,"Reaction-diffusion computers, "VIIIth European

5. 特許等[1] 森田泰弘，吉本雅彦，藤原英弘，川口博，新居浩二， 半導体記憶装置，特願 2006-61644.

1-6

Conference on Artificial Life（Tutorial Session）,
Kent, U.K.（Sep. 5-9, 2005）.
[4] Y.Takahashi and M.Yokoyama, "A 70MHz
Multiplierless FIR Hilbert Transformer in[2] 川上健太郎，竹村淳，吉本雅彦， デジタル VLSI

0.35um CMOS Standard-cell Technology, "in回路およびそれを組み込んだ画像処理システム

Circuit Exhibition of ESSCIRC 2005, Sept. 2005.

並びに携帯端末，特願 2006-027431[5] S. Yazaki and K. Abe, "An Optimum Design of86[3] 榎本忠儀，岩成武司，小林伸彰， 低電力半導体

FFT Multi-Digit Multiplier and Its VLSI

第1章

集積回路，請求項の数：3, 日本国特許，出願（申Implementation, "Bulletin of the University of請）番号：特願 2003-396374, 出願（申請）日：平成

Electro-Communications, Vol. 18, No. 1 and 2, pp.

18 年 3 月 16 日.

39-46, Jan. 2006.

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[4] 加藤，根上， アクティブノイズキャンセリング
用アナログ電子回路，特願 2006-31840

1．7

平成 18 年度の活動計画

平成 18 年度は，従来の設計情報発信，CAD ツール提RFDE, ADS）を継続してサポートするとともに，デバ

供，チップ支援に加え，平成 14 年度で終了した STARC

イス・プロセス・回路シミュレーションツール

との共同研究「システム LSI のための再利用可能な設計（Silvaco）ツールの試験導入を延長しユーザの利用状況

資産の構築手法の実験的研究」およびそれ以降に各大学により継続の検討を行い，平成 17 年度より提供を受けで開発された IP の公開に向けた取り組みを継続する．

ている Sharp 社 C ベース設計ツール（BachC）を継続し【設計情報発信・セミナー開催】てサポートする．CAD ツールに必要となる論理設計用ライブラリについては，ファウンドリ提供のものに加え，本年度は，平成 9 年度より継続している CAD ツール

京都大学，九州大学，早稲田大学，豊橋科学技術大学な利用法に関する技術セミナー，平成 10 年度から継続しどの協力を得て，VDEC のチップ試作テストラン等を通ている社会人向けの「リフレッシュセミナー」，平成 8

じて構築されたライブラリの整備が進んでおり，平成年度より継続している若手のための「デザイナーズ

18 年度は，より信頼性の高いものの提供，およびライフォーラム」を継続して開催することに加え，教科書，

ブラリに応じた進んだ設計フローの構築などを目指して教材の整備充実を行なうことを予定している．なおデザ

いきたい．特に，平成 144 年度までのプロジェクト型研

イナーフォーラムに関しては，若手に向けた若手のため究で構築された IP について可能なものから順次公開しの若手によるフォーラムという原点に立ち戻った開催をていきたい．

継続する予定である．これにより自然な形で，若手のまた後述のプロジェクト型研究などの推進により，

VLSI 設計者の層を厚くし，定常的な情報交換の場を確

VDEC のチップ試作に適した SoC プラットフォームの立していきたい．試作チップ数の増加にともない，チッ

構築とプラットフォームに基づく設計手法の確立を進め

87

プ動作検証に対する要望が増大していくものと予想されたい．これらの活動整備には広く各大学からの協力を期るが，LSI テスト技術および，VDEC および拠点校に設待している．

第1
章

置されている LSI テスター利用法のセミナーも継続して開催し，VDEC および拠点校のテスターに対し「利用資【チップ試作支援】格」を有する学生・研究者の数を増やす努力をしていく

平成 18 年度は，平成 17 年度から引き続きオン・セミ

予定である．同時に各拠点校のテスター関係者の連携をコンダクター，ローム株式会社，日立製作所，NEC 化

密にすることで多様化していくテストの需要に全国レベ合物デバイス，STARC 社の協力により，7 種類のプロルで対応する体制を整えていきたい．これは，大きなコ

セスで計 23 回の試作を設定する予定である（すでに一ストを必要とするテスターの維持・管理を効率化し，維部の試作は進行中である）．平成 18 年度からローム社

持コストを抑えつつ有効利用を促進するねらいを持って0.18um プロセスの試作をサポートし一般からの試作受いる．また平成 14 年度開始した時限の研究会「LSI 動作

付を行う予定である．この試作が順調に進むことを確認

解析技術研究会」を介した，産業界と密接に連携した次したうえで，平成 18 年度いっぱいでローム 0.35um 試作

世代のテスト技術・故障診断技術の研究交流推進を継続を終了する予定となっている．また，平成 16 年度からする．

テストランとして開始している沖電気の CMOS-SOI プ【CAD ツール提供】
上 流 設 計 （ Cadence, Synopsys）， 中 流 設 計（ Synopsys（ 旧 Avant!） ,Cadence） , 下 流 設 計

ロセスは引き続きテストランを継続して実施する予定である．チップの組み立ては全て富士通 VLSI に委託することで多様な組み立てのニーズに応じられるようにして
いきたい．

（Cadence）の各基本ツールを，平成 17 年度もサポート

さらに，平成 14 年度から開始した東大 VDEC −米国していく．これに加え平成 14 年度から導入した設計検

MOSIS との協力に基づく MOSIS におけるチップ試作に証（Mentor: Caribra），上流設計（Celoxica），平成 16

ついても今年度も一層強化する方向ですすめたい．

年度から導入したアナログ RF 設計ツール（Agilent:

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表 1.8.1 VDEC チップ試作スケジュール（平成 18 年度）【CMOS 1.2 μ m 2P2M】 オン・セミコンダクタ（旧日本モトローラ）
平成 17 年度第 2 回

試作申込開始

試作申込締切設計締切

納品・試作完了

2005/10/ 3

2005/ 1/10

2006/ 4/ 3

2006/ 7/17

平成 18 年度第 1 回

2006/ 4/ 3

2006/ 7/ 3

2006/10/ 2

2007/ 1/29

平成 18 年度第 2 回

2006/10/ 2

2007/ 1/ 9

2007/ 4/ 2

2007/ 7/17

試作申込締切設計締切

納品・試作完了【CMOS 0.35 μ m 2P3M】 ローム株式会社
試作申込開始平成 18 年度第 1 回

2005/12/ 5

2006/ 4/14

2006/ 5/22

2006/ 8/28

平成 18 年度第 2 回

2005/12/22

2006/ 5/12

2006/ 6/19

2006/ 9/25

平成 18 年度第 3 回

2006/ 1/23

2006/ 6/16

2006/ 7/24

2006/10/30

平成 18 年度第 4 回

2006/ 3/27

2006/ 8/18

2006/ 9/25

2007/ 1/ 9

平成 18 年度第 5 回

2006/ 4/24

2006/ 9/15

2006/10/23

2007/ 2/ 5

平成 18 年度第 6 回

2006/ 6/19

2006/11/10

2006/12/18

2007/ 4/ 9

平成 18 年度第 7 回

2006/ 7/24

2006/12/ 8

2007/ 1/22

2007/ 5/ 7

平成 18 年度第 8 回

2006/ 9/25

2007/ 2/16

2007/ 3/26

2007/ 6/18

平成 18 年度第 9 回

2006/10/16

2007/ 3/ 9

2007/ 4/16

2007/ 7/30

【CMOS 0.18 μ m 1P5M】 日立製作所（固定枠）
1-7
88

第
1
章
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試作申込開始

試作申込締切設計締切

納品・試作完了

平成 18 年度第 1 回

2005/12/25

2006/ 3/27

2006/ 6/26

2006/10/30

平成 18 年度第 2 回

2005/ 6/ 5

2006/ 9/ 4

2006/12/ 4

2007/ 4/ 9

設計〆切

チップ納品

【Bipolar 0.6 μ m】 NEC 化合物デバイス
申込開始

申込〆切

2006/ 9/29

第 1 回

【CMOS-SOI 0.15 μ m 1P5M/TM】 沖電気
設計〆切

チップ納品

第0回

申込開始

申込〆切

2006/ 4/14

2006/ 8

第1回

2006/ 9/19

2007/ 1

第2回

2007/ 3/12

2007/ 8【CMOS 90nm 1P6M】 ASPLA（先端 SoC 基盤技術）： ASPLA 社シャトル便に準じる
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 18 年度第 1 回

2006/12/ 5

2006/ 1/16

2006/ 4/17

2006/ 7/ 3

平成 18 年度第 2 回

2006/ 1/16

2006/ 4/17

2006/ 7/18

2006/10/ 2

平成 18 年度第 3 回

2006/ 4/17

2006/ 6/19

2006/ 9/19

2006/12/15

平成 18 年度第 4 回

2006/ 6/12

2006/ 9/19

2006/12/11

2007/ 3/16

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 18 年度第 1 回

2005/ 2/27

2006/ 5/29

2006/ 8/28

2006/12/11

平成 18 年度第 2 回

2006/ 5/29

2006/ 8/28

2006/11/27

2007/ 3/19

平成 18 年度第 3 回

2006/ 8/28

2006/11/27

2007/ 2/26

2007/ 6/11

【CMOS 0.18 μ m 1P5M/MIM】 ローム株式会社

【CMOS 0.18 μ m 2P5M】 MOSIS-TSMC
試作

設計締め切りMOSIS-TSMC 0.25um CMOS
1回

2006/ 5/21

2回

2006/ 9/10

3回

2006/11/13

4回

2007/ 1 月-3 月の間

MOSIS-TSMC 0.18um CMOS Mixed Signal
1回

2006/ 4/17

2回

2006/ 6/12

3回

2006/ 8/21

4回

2006/10/16

5回

2006/12/11

6回

2007/ 1 月-3 月の間

表 1．8．2 チップ試作料金
設計規則
CMOS 1.2 μ m
2P2M
BiPolar 0.6 μ m

チップサイズ

税抜価格（千円）

2.3mm 角36.0

CMOS 0.35um
2P3M

4.8mm 角150.0

7.3mm 角320.0

2.0mm 角

144.5

設計規則

チップサイズ

税抜価格（千円）

2.4mm 角93.75

4.9mm 角375.009.8mm 角1500.00

CMOS 0.18 μ m

2.9mm 角311.40

1P5M

5.9mm 角1245.60

89

第1章* チップ試作料金が改定される場合があります** 組立代金は別途【プロジェクト型研究】

1-7

平成 17 年度においても，平成 15 年度から継続している，あらたに大学におけるチップ試作において，LSI テ

VLSI 技術は日々進歩しており，VDEC がサポートし

スター無に初期の動作テストを可能とするような SoC マている CAD ツールやライブラリ，チップ試作技術も時クロの構築を目指したプロジェクト型研究を推進する．

代に即した高性能・高機能なものへと改善していきたい

本研究を遂行する過程で SoC マクロ本体の設計に加え，と考えており，各方面の協力を随時お願いする予定であ

SoC マクロを用いた設計およびその設計フローの構築にる．

際し各方面からのご協力を随時お願いする予定である．

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1．8 VDEC 発ベンチャー
VDEC 通じて得られた LSI の設計・試作経験を生かの一例を紹介する．

し，起業したベンチャー企業がでてきた．ここでは，そ●エイシップ・ソリューションズ株式会社（英文名： ASIP Solutions, Inc.）
所在地/連絡先本社〒 541-0053 大阪市中央区本町 3 − 5 − 2
辰野本町ビル 6F 〒 562-0036

R&D センター〒 565-0871 大阪府吹田市山田丘 1 − 5
大阪大学先端科学イノベーションセンター A-308
TEL: 06-6876-1456
FAX: 06-6876-2617

事業内容

E-mailimai@asip-solutions.com

URL

http://www.asip-solutions.com/

EDA ツールの提供
・ EDA ツール（ASIP Meister 他）の開発とライセンス販売
・ EDA ツールの使用方法に関する教育とコンサルテーション
設計サービスとソリューション提供

1-8

・ ASIP および電子システムの受託設計
90

・プロセッサ・コアのライセンシング・サービス

第1章

・ ASIP および電子システム開発に関するコンサルテーションとソリューション開発

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自社 IP の開発
・自社開発 IP の販売とその使用方法に関するコンサルテーション●

株式会社ブルックマン・ラボ
所在地/連絡先本社〒 432-8011

静岡県浜松市城北三丁目 5 番 1 号

静岡大学内

TEL: 053-478-1313
Email
事業内容

kawahito@idl.rie.shizuoka.ac.jp

1．集積回路の設計およびソフトウエアの受託開発設計
2．集積回路の製造，販売業務
3．集積回路の試作および試作品評価業務
4．工業所有権，ノウハウ，システム技術の保全，利用，管理並びに使用許諾
5．集積回路およびソフトウエアに関するコンサルタント業
6．前各号に付帯する一切の業務●

有限会社 石島電子技研
所在地

沿

革

本社

TEL: 047-483-8422

E-mailishijima@river.dti.ne.jp

URL

http://www.ops.dti.ne.jp/˜ishijima/rd/

ハードウエア開発
アナログ，デジタル電子回路の設計，基板設計，試作
ソフトウエア開発開発
組み込みソフト，Windows アプリケーションソフトの開発
システム・コンサルティング
最適なシステムを最短で構築できるよう，提案2.

1

試作ラン別一覧

平成１６年度第２回 ASPLA CMOS 90nm 試作 （AS90042）
題名

消費電力および動作周波数の基板バイアス電圧依存性評価 TEG

90-nm 512-kb シングルポート SRAM の試作

大

学

名

研

究

者

掲載頁

川上 健太郎，金森 美和子，森田

金沢大学工学部泰弘，竹村 淳，深山 正幸

神戸大学工学部113

藤原 英弘，吉本 雅彦

金沢大学大学院自然科学研究科
神戸大学大学院自然科学研究科

森田 泰弘，竹村 淳
藤原 英弘

金沢大学自然計測応用研究センター

深山 正幸

神戸大学工学部

吉本 雅彦

113

平成１７年度第１回 ASPLA CMOS 90nm 試作 （AS90051）
題名

低電圧動作・高精度温度センサ、オンチップオシロスコープのための要素回路大学

名東京大学大規模集積システム設計教育研究センター

遅延・電力のばらつき測定用 TEG チップ

東京大学新領域創成科学研究科
東京大学工学系研究科
九州大学大学院システム情報科学府

坂本 良太，石田 誠，樽見 幸祐

西安工科大学
九州大学工学部

Yang Yuan
山口 聖貴

九州大学システム LSI 研究センター

室山 真徳

114

114

黒木 幸令，安浦 寛人

東京工業大学大学院理工学研究科

宮原 正也

115

高速・高精度パイプライン ADC ディジタル部

東京工業大学大学院理工学研究科

倉持 泰秀，倉科 隆

115

超高速ΣΔ変調器の試作

東京工業大学大学院理工学研究科
東京工業大学大学院理工学研究科
センター
東京大学工学系研究科

チ
ッ
プ
試
作
報
告

藤島 実，山本 憲，ライ チーホン，王 寧一，小林 直樹

114

九州大学大学院システム情報科学研究院

iPAD プラットフォーム用 CPU、メモリおよび周辺回路の試作

第２章

佐々木 昌浩，池田 誠，浅田 邦博

掲載頁

谷本 英之，本良 瑞樹

東京大学大規模集積システム設計教育研究

92

者

10bit 500MHz パイプライン型 A/D 変換器のステージ回路動作
検証

超高速並列型ＡＤ変換器の開発

2-1

究

飯塚 哲也

東京大学工学系研究科

RF 回路用モデルのための伝送線路およびインダクタの TEG

研

馬上 崇，Win Chaivipas，宮原 正
也

115

池田 裕介

116

鄭 若彤，池田 誠，浅田 邦博
吉田 浩章

116

平成１７年度第２回 ASPLA CMOS 90nm 試作 （AS90052）
題

名90nm 世代のシグナル・パワーインテグリティおよびばらつき
評価チップ

大

学

名

東京大学国際・産学共同研究センター

研

究

者

稲垣 賢一，ダナルドノ ドゥイ ア
ントノ，皆川 拓也，桜井 貴康

掲載頁
117

平成１７年度第３回 ASPLA CMOS 90nm 試作 （AS90053）
題

名

ミリ波帯で動作する無線通信回路の作製

大

学

名

東京大学新領域創成科学研究科
東京大学工学系研究科

実時間画像認識システムのための特徴ベクトル抽出プロセッサ東京大学大学院工学系研究科
東京大学大学院新領域創成科学研究科

ばらつきを利用して速度と歩留まりを向上させる FPGA京都大学情報学研究科
京都大学工学部

オンチップ VCO 回路における位相ノイズ低減手法の確立
低消費電力 RF フロントエンド内蔵センサノード

動的電圧制御環境下における低電圧動作 90-nm 64-kb SRAM

差動対回路に基づく電流モード多値高速乗算器

研

究

者

掲載頁

藤島 実，山本 憲，ライ チーホン，王 寧一，小林 直樹

118

谷本 英之，本良 瑞樹
山崎 英男，黄 世燕
Oztruk Ovgu

118

小林 和淑，小谷 学，香月 和也，
小野寺 秀俊118

尾形 幸亮

中央大学理工学部

原 康之，杉本 泰博

金沢大学大学院自然科学研究科

三上 真司

神戸大学大学院自然科学研究科

竹内 隆

神戸大学工学部

吉本 雅彦

金沢大学大学院自然科学研究科

森田 泰弘，三上 真司

神戸大学大学院自然科学研究科

藤原 英弘，宮越 純一，新居 浩二

神戸大学工学部

吉本 雅彦

東北大学電気通信研究所

北村 健，白濱 弘勝，鬼沢 直哉，
望月 明，羽生 貴弘

119

119

119

120

平成１７年度第４回 ASPLA CMOS 90nm 試作 （AS90054）
題

名3 相式伝送インターフェイス

大

学

名

研

究

者

掲載頁

東京大学工学系研究科

曺 溶成，池田 誠，浅田邦博

東京大学 VDEC

佐々木 昌浩

東京大学新領域創成科学研究科

ン，オンチュ アハメット，王 寧
一，小林 直樹，ワサンタマーラー

121

藤島 実，山本 憲，ライ．チ ホ
無線通信用ＲＦアナログ回路およびＴＥＧの試作

東京大学工学系研究科

バダラワ

東京大学工学部

121

谷本 英之
オウ トウ

OFDM 方式無線通信ベースバンド処理回路

北海道大学大学院情報科学研究科

90nm 世代のシグナル・パワーインテグリティ評価チップ

東京大学国際・産学共同研究センター

オンチップ差動伝送線路の評価

東京工業大学統合研究院

電源雑音によるデジタル信号の遅延変動評価用 LSI

神戸大学工学部

稲垣 賢一，ダナルドノ ドゥイ ア
ントノ，高宮 真，桜井 貴康

東北大学電気通信研究所

電源ノイズ波形ならびに遅延変動測定 TEG

大阪大学大学院情報科学研究科

センター

122

122

深澤 光弥，永田 真

122

望月 明，羽生 貴弘

東京大学大規模集積システム設計教育研究

121伊藤 浩之，杉田 英之，清田 淳
紀，岡田 健一，益 一哉

鬼沢 直哉，北村 健，白濱 弘勝，

非同期データ転送に基づく LDPC デコーダチップ

低電力な無線通信向けの送信回路

吉澤 真吾，宮永 喜一

小笠原 泰弘，橋本 昌宜，尾上 孝

123

雄

123

高宮 真

123

平成１７年度第６回 ASPLA CMOS 90nm 試作 （AS90056）
題

名

大

学

名

研

究

者

掲載頁

土谷 亮，濱田 隆行，上村 晋一

京都大学情報学研究科
京都大学工学部

朗，小野寺 秀俊

124

久保木 猛

中央大学理工学研究科

櫻井 宏樹，田中 滋人，恩田 智之

中央大学理工学部

杉本 泰博，高橋 俊彦

124

誘導結合トランシーバ TEG

慶應義塾大学理工学部

三浦 典之，黒田 忠広

124

動的電圧制御環境下における低電圧動作 90-nm 1-Mb SRAM

金沢大学大学院自然科学研究科
神戸大学大学院自然科学研究科

森田 泰弘
藤原 英弘，新居 浩二

125

神戸大学工学部

野口 紘希，川口 博，吉本 雅彦

東京工業大学大学院理工学研究科

宮原 正也

電圧モード A/D 変換器に用いる高精度スイッチの試作

8-10bit 500M-1GHz パイプライン型 A/D 変換器

125

平成１６年度第２回日立 CMOS 0.18μm 試作 （HIT18042）
題

名

大

学

2-1

名

研

究

者

掲載頁

5.8GHzDSRC 用 PLL

東京大学新領域創成科学研究科

山本 憲，藤島 実

126

MIMD 連想プロセッサ用演算ユニットの試作

東京大学大学院工学系研究科

早川 仁

126

実時間画像処理機能を持った特徴ベクトル生成プロセッサ東京大学大学院工学系研究科

山崎 英男

126

連想プロセッサアーキテクチャに基づく逐次ランクソーティン
グ VLSI東京大学大学院工学系研究科

高田 謙

127

Ｓｅｒｉａｌ ＡＴＡの送受信部、ＦＬＡＳＨ ＡＤコンバータ

早稲田大学理工学部

チップスケールアンテナによる CMOS 準ミリ波帯フロントエン
ドの研究

広島大学先端物質科学研究科

再構成可能コンテクストメモリを用いたマルチコンテクスト
FPGA

東北大学大学院情報科学研究科

横山 晋，野沢 舞，村上 友規，松本 隆，佐々木 昌浩

127向井 徹，佐々木 守

127

亀山 充隆，張山 昌論，CHONG
Wei Sheng，緒方 翔

128

低消費電力な UWB 受信器と出力電圧高速可変な電源回路の評
価チップ

東京大学大学院工学系研究科

鬼塚 浩平，Tamtrakarn Atit，
Canh Tran

128

SFQ/CMOS ハイブリッドメモリシステムの試作

横浜国立大学工学部

吉川 信行，徳田 勝利，高橋 好明

128

広島大学大学院先端物質科学研究科

末吉 徹也，碧山 賢一

広島大学ナノデバイス・システム研究セン
ター

マタウシュ ハンスユルゲン，小出
哲士

129

新井 康夫

129

秋山 豊，伊東 恭二，宇佐美 保，
大塚 寛治

129

高並列プロセッサ向けマルチバンク構成レジスタファイル

2 段 PLL を用いた超高精度時間測定回路
高速バスドライバ回路

高エネルギー加速器研究機構素粒子原子核研究所
明星大学情報学部

93

第
２
章
チ
ッ
プ
試
作
報
告

秋山 豊，伊東 恭二，宇佐美 保，
大塚 寛治

高速バスドライバ回路

明星大学情報学部

オンチップ高速配線ならびに RF 回路

東京工業大学統合研究院

伊藤 浩之，吉原 義昭，菅原 弘
雄，岡田 健一，益 一哉

130

130

ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実

130

アナログ回路雑音応答特性評価チップ

神戸大学工学部

野口 宏一朗，佐藤 秀一，永田 真

131AD 変換回路の内部信号評価チップ

神戸大学工学部

野口 宏一朗，佐藤 秀一，永田 真

131

実験用マイクロプロセッサと回路特性評価 TEG の設計

法政大学大学院工学研究科

市来 史明，竹田 圭佑，塩川 哲
司，藤田 実131

平成１７年度第１回日立 CMOS 0.18μm 試作 （HIT18051）
題

名インダクタの性能向上、およびバラン、ＶＣＯに関する試作
デジタル時間領域演算論理を利用した多目的ビジョンチッププ
ロセッサ

大

学

名

東京大学新領域創成科学研究科
東京大学工学系研究科
東京大学大学院新領域創成科学研究科

Ｓｅｒｉａｌ ＡＴＡの送受信部、ＦＬＡＳＨ ＡＤコンバータ

早稲田大学理工学部

研

究

者

掲載頁

藤島 実，山本 憲，石橋 浩二，小
林 直樹

132

本良 瑞樹
伊藤 潔人
横山 晋，野沢 舞，村上 友規，松本 隆，佐々木 昌浩

ウィンドウサイズ可変アルゴリズムを用いたステレオビジョン

東北大学大学院情報科学研究科

横山 直人，張山 昌論，亀山 充隆

VLSI

小山工業高等専門学校技術室

小林 康浩

しきい論理に基づく低電力多値リコンフィギャラブルＶＬＳＩ

東北大学大学院情報科学研究科

電流センサおよび UWB 用広帯域低雑音増幅器

東京大学国際・産学共同研究センター

ハアク モハマッド ムニルル，亀
山 充隆

132

132

133

133

石田 光一，タマタカーン ア
ティット

133

桜井 貴康， ， ， ， ,チップスケールアンテナによる CMOS 準ミリ波帯フロントエン
ドの研究
ハードウェア暗号組込み型マルチメディアモバイルプロセッサ
SFQ/CMOS ハイブリッドメモリシステムの試作
オンチップ・アンテナ一体型 UWB パルス生成器
アクティブ線路集積回路

2-1

高速信号伝送線路評価用回路、線路、および動的再構成可能 RF
回路技術向け要素回路、受動素子

広島大学先端物質科学研究科

向井 徹，佐々木 守

弘前大学理工学部

深瀬 政秋，赤岡 亮

弘前大学総合情報処理センター

佐藤 友暁

134

吉川 信行，徳田 勝利，高橋 好明

134

横浜国立大学工学部
慶應義塾大学理工学部

第
２
章
チ
ッ
プ
試
作
報
告

伝送線路評価用線路

Muqsith Muhammad

明星大学情報学部

秋山 豊，宇佐美 保，大塚 寛治

明星大学理工学部

水野 文夫，鷹野 致和

東京工業大学統合研究院

紀，山内 拓弥，伊藤 猛，岡田 健

135

135

伊藤 浩之，杉田 英之，清田 淳
135一，益 一哉94
動的再構成可能 RF 回路向け要素回路、受動素子および高速信号

原田 典浩，Kulkarni Vishal，

134

東京工業大学統合研究院

伊藤 雄作，川添 大輔，木村 実
人，菅原 弘雄，岡田 健一，益 一

136

哉

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実

136

抵抗測定 TEG

神戸大学工学部

松本 哲郎，小坂 大輔，永田 真

136

多値差動対回路に基づくデータパス

東北大学電気通信研究所

北村 健，望月 明，羽生 貴弘

137

2.4 GHz 帯無線通信システム用回路ブロックの試作

東京工業大学理工学研究科

各種回路 TEG の設計と実験用マイクロプロセッサの機能追加

法政大学大学院工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン
倉田 泰治，小笹 博之，前島 聡，
三宅 宏明，清水 元啓，田村 和

137

137

義，中井 祐介，藤田 実
5.2GHz 用のＲＦフィルタ

慶應義塾大学理工学部

三浦 直樹，沢井 茂，眞田 幸俊

138

高周波アナログ特性モデリング用素子 TEG

群馬大学大学院工学研究科

石原 昇

138

高周波パワーアンプ用基本回路 TEG

群馬大学大学院工学研究科

石原 昇

138

多段リミッタアンプ構成による高速イコライザ回路 TEG

群馬大学大学院工学研究科

石原 昇，阿久津 正彦，弓仲 康史

139GHz サンプリングフラッシュ型 AD 変換器

鹿児島大学理工学研究科
鹿児島大学工学部

上村 勇仁，永吉 芳行
矢山 浩輔，呉 慶，大畠 賢一，山
下 喜市

139

平成１６年度第２回オンセミコンダクター CMOS 1.2μm 試作 （MOT042）
題

名

大

学

名

研

究

者

掲載頁

波多野 裕
10 進ディジタル回路およびニューロン MOS 回路の設計試作

静岡理工科大学電気電子情報工学科

磯部 圭吾

静岡理工科大学電子工学科

小林 潤士，里中 勝己，水口 隆太

140郎，村松 一矢，山本 毅,
MOS 型定電流回路の設計・試作(5)岡山県立大学大学院情報系工学研究科

MOS 型整流回路・直流電圧増幅回路の設計・試作(2)岡山県立大学大学院情報系工学研究科

MOS 型整流回路・直流電圧増幅回路の設計・試作(3)岡山県立大学大学院情報系工学研究科

広ダイナミックレンジイメージセンサアレイ

広島市立大学大学院情報科学研究科

日笠 猛，大曽根 隆志，森下 賢
幸，小椋 清孝
日笠 猛，大曽根 隆志，森下 賢
幸，小椋 清孝
日笠 猛，大曽根 隆志，森下 賢
幸，小椋 清孝
浜崎 淳，小澤 亮，助田 有教，堀
居 賢樹

140

140

141

141

日本大学大学院理工学研究科電子工学専攻

小野 克幸，秦 恵子

日本大学理工学部電子情報工学科

佐伯 勝敏，関根 好文

チップ入出力部に着目したパルス形ハードウェア興奮抑制ニュ

日本大学大学院理工学研究科電子工学専攻

小野 克幸，秦 恵子

ーロン対モデルの試作

日本大学理工学部電子情報工学科

佐伯 勝敏，関根 好文

142

チップ内特性測定用モデル伝送線路およびＴＥＧの試作

秋田大学工学資源学部

吾妻 俊征，井上 浩

142

電源電圧変動に依存しないバイアス回路の試作

秋田大学工学資源学部

佐々木 健太，井上 浩

142

佐賀大学大学院工学系研究科

古賀 陽一郎，近藤 弘康

佐賀大学理工学部

深井 澄夫

143

佐賀大学理工学部

原 重臣

143

パルス形ハードウェア興奮抑制ニューロン対モデルの試作

ニューロン MOS 多値論理回路および演算増幅器の試作
CMOS イメージセンサの基礎実験チップ

141

スイッチング電源制御 LSI 用補正回路の設計

富山県立大学大学院工学研究科

大場 博之，松田 敏弘，岩田 栄之

143

オフセット電圧自動補正回路の設計

富山県立大学大学院工学研究科

堀井 信嘉，松田 敏弘，岩田 栄之

144

インターポーザ用オペアンプの設計

富山県立大学大学院工学研究科

堀井 信嘉，松田 敏弘，岩田 栄之

144

SPICE モデルパラメータ抽出用単体 MOSFET の設計

富山県立大学大学院工学研究科

正源 浩之，松田 敏弘，岩田 栄之

144

筑波大学理工学研究科

堀護

筑波大学システム情報工学研究科

庄野 和宏，石橋 幸男

制御テール電流源を用いた高線形化 CMOS 乗算器

145

平成１７年度第１回オンセミコンダクター CMOS 1.2μm 試作 （MOT051）
名大ニューロンＭＯＳ可変論理回路の試作

題

大阪工業大学工学部

学

名

者

掲載頁

久津輪 敏郎，椴山 徹

研

究

146

基本論理ゲート速度評価回路と加算回路、計数回路、メモリレ

静岡理工科大学電気電子情報工学科

鈴木 博也

ジスタの設計試作

静岡理工科大学電子工学科

森 章紀，田力 正徳，芝田 通明，
，,

波多野 裕
146

95

波多野 裕
基本論理ゲート速度評価回路と加算回路、計数回路、メモリレ

静岡理工科大学電気電子情報工学科

田力 正徳

ジスタの設計試作

静岡理工科大学電子工学科

芝田 通明，鈴木 博也，森 章紀，，,

146

NMOS パワートランジスタ（ワッフルレイアウト）

福岡大学工学部

末次 正

147

スパイラルインダクタ 20nH

福岡大学工学部

末次 正

147

MOS 型定電流回路の設計・試作(6)岡山県立大学大学院情報系工学研究科

日笠 猛，定本 竜明，大曽根 隆
志，森下 賢幸，小椋 清孝

147

MOS 型整流回路・直流電圧増幅回路の設計・試作(4)岡山県立大学大学院情報系工学研究科

MOS 型整流回路・直流電圧増幅回路の設計・試作(5)岡山県立大学大学院情報系工学研究科

日笠 猛，大曽根 隆志，森下 賢
幸，小椋 清孝

148

日笠 猛，大曽根 隆志，森下 賢
幸，小椋 清孝

148

高効率整流回路の試作

東北大学大学院工学研究科

坂井 靖文，小谷 光司，伊藤 隆司

148

移相器及びチップ内配線特性測定用モデル伝送線路の試作

秋田大学工学資源学部

吾妻 俊征，三浦 和仁，井上 浩

149

基本アナログ形 PLL の試作

秋田大学工学資源学部

佐々木 健太，井上 浩

149舛岡 貴志，近藤 弘康，古賀 陽一
演算増幅器およびニューロン MOS を用いたアナログ・ディジ

佐賀大学大学院工学系研究科

郎

タル回路

佐賀大学理工学部

石丸 佳和，大熊 太郎，加藤 好

弘前大学理工学部

佐久間 玲奈，深瀬 政秋

弘前大学総合情報処理センター

佐藤 友暁

150

149

信，清水 暁生，深井 澄夫
ウェーブパイプライン方式 LFSR

2-1

トランジスタ特性測定用回路

富山県立大学工学研究科

正源 浩之，松田 敏弘，岩田 栄之

150

トランジスタ特性測定用回路

富山県立大学工学研究科

正源 浩之，松田 敏弘，岩田 栄之

150

第
２
章
チ
ッ
プ
試
作
報
告

オフセット電圧自動補正回路の改良

富山県立大学大学院工学研究科

堀井 信嘉，松田 敏弘，岩田 栄之

151

スイッチング電源制御用 LSI の設計

富山県立大学大学院工学研究科

大場 博之，松田 敏弘，岩田 栄之

151

発振回路の試作

東京工業大学理工学研究科

FM 放送受信システム用回路ブロックの試作（１）東京工業大学理工学研究科

FM 放送受信システム用回路ブロックの試作(２)東京工業大学理工学研究科

FM 放送受信システムの試作

東京工業大学理工学研究科

演算増幅器の試作

東京工業大学理工学研究科

電圧モード多値論理基本回路の試作

筑波技術大学産業技術学部

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン
藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン
藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン
藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン
藤井 信生，高木 茂孝，佐藤 隆

151

152

152

152

英，ニコデムス レディアン

153

稲葉 基

153

平成１７年度第１回 MOSIS-TSMC CMOS 0.18μm 試作 （MT18051）
者

掲載頁

1Tb/s 3W 三次元積層チップ間誘導結合トランシーバ

題名慶應義塾大学理工学部

三浦 典之，黒田 忠広

154

1Tb/s 3W 三次元積層チップ間誘導結合トランシーバ

慶應義塾大学理工学部

三浦 典之，黒田 忠広

154

東京工業大学統合研究院

伊藤 浩之，菅原 弘雄，岡田 健
一，益 一哉154

高速伝送線路配線、トランジスタ TEG、高周波 LNA およびミキ
サー

大

学

名

研

究

平成１７年度第２回 MOSIS-TSMC CMOS 0.18μm 試作 （MT18052）
題

名スパイラルインダクタのカップリングによるチップ間無線イン
ターコネクト LSI
スパイラルインダクタ対の電磁結合による無線シリアル伝送 LSI

2-1

チ
ッ
プ
試
作
報
告

学

名

広島大学先端物質科学研究科
広島大学先端物質科学研究科

高速クロック分配方式の開発

広島大学先端物質科学研究科

低電圧動作アナログ回路 TEG

広島大学先端物質科学研究科

低電圧動作アナログ回路 TEG

広島大学先端物質科学研究科

誘導結合トランシーバ用低電力送信回路

慶應義塾大学理工学部

研

究

者

掲載頁

佐々木 守，有薗 大介

155

佐々木 守，閻 彬

155

佐々木 守，汐崎 充，森 敦，岩田穆
吉田 毅，升井 義博，円林 晃一
郎，石田 尚也，青木 慶
吉田 毅，升井 義博，円林 晃一

155

156

郎，石田 尚也，青木 慶

156

井上 眞梨，黒田 忠広

156

平成１７年度第３回 MOSIS-TSMC CMOS 0.18μm 試作 （MT18053）
題

96

第
２
章

大

名

大

学

名

研

究

者

リー タックヤン，松岡 俊匡，谷

高速 VCSEL レーザドライバ回路

大阪大学工学部

チップ間無線電力伝送

慶應義塾大学理工学部

掲載頁

口 研二

157

Yuan Yuxiang

157

山内 拓弥，菅原 弘雄，川添 大
再構成可能 CMOS 無線回路

東京工業大学統合研究院

輔，伊藤 雄作，伊藤 猛，岡田 健

157一，益 一哉
広帯域アナログ複素係数フィルタ

谷本 洋，矢舗 誠，田邊 寛朗，柳沢 英人

北見工業大学工学部

158

平成１７年度第４回 MOSIS-TSMC CMOS 0.18μm 試作 （MT18054）
題

名

大

学

名

研

究

者

掲載頁

川添 大輔，菅原 弘雄，伊藤 雄
動的再構成可能 RF 回路技術向け要素回路、受動素子

東京工業大学統合研究院

作，山内 拓也，伊藤 猛，岡田 健
一，益 一哉

高周波アナログアクティブフィルタの試作

東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン

159

159

平成１７年度第２回 MOSIS-TSMC CMOS 0.25μm 試作 （MT25052）
題

名オールオンチップ PLL と基板雑音に対する影響評価

大

学

名

広島大学先端物質科学研究科

研

究

者

外谷 昭洋，岩田 穆

掲載頁
160

姚 崢山，金 奎哲，田中 智之，王1:8CMOS デマルチプレクサの試作

大阪大学大学院工学研究科

軍，井田 司，上田 啓介，松岡 俊
匡，谷口 研二160

平成１７年度第３回 MOSIS-TSMC CMOS 0.25μm 試作 （MT25053）
題

名

可変利得増幅回路の試作

大

学

名

大阪大学大学院工学研究科

衝突点モニター用ピクセル検出器読出し回路

研

究

者

王 軍，姚 崢山，松岡 俊匡，谷口研二

東北大学理学研究科

橋本 健太郎，横山 康博，山本 均

宇宙科学研究所

池田 博一

掲載頁
161

161

平成１７年度第４回 MOSIS-TSMC CMOS 0.25μm 試作 （MT25054）
題

名

大

学

名

京都大学生存圏研究所

研

究

者

松本 陽史，小嶋 浩嗣，上田 義勝

掲載頁
162

平成１７年度第１回 NEC Bipolar 0.6μm 試作 （NEC05）
名大8-bit,1GS/s バイポーラＳ／Ｈの試作

題

中央大学理工学部

１次連続時間型ΔΣ変調器

上智大学理工学部

ダブルサンプリング１次連続時間型ΔΣ変調器

上智大学理工学部

学

名

ネガティブ・アンプ
高速コンパレータ者

孝夫
田中 隆，森田 寛，湯本 拓，和保研究所

ポジティブ・アンプ

究森田 寛，田中 隆，湯本 拓，和保高エネルギー加速器研究機構素粒子原子核

ASVPZ2005

研

佐藤 義和，土橋 洋太，杉本 泰博

掲載頁
163
163

孝夫

163

田中 真伸

164

高エネルギー加速器研究機構素粒子原子核

谷口 敬，島崎 昇一，根岸 久，田

研究所

中 真伸

164

高エネルギー加速器研究機構素粒子原子核

谷口 敬，島崎 昇一，根岸 久，田

研究所

中 真伸

高エネルギー加速器研究機構素粒子原子核

谷口 敬，根岸 久，島崎 昇一，田

研究所

中 真伸

165

河合 克彦，田中 真伸

165

河合 克彦，田中 真伸

165

河合 克彦，田中 真伸

166

河合 克彦，田中 真伸

166

N6114 (Multi Input Transistor Charge Sensitive Pre-Ampli-

高エネルギー加速器研究機構素粒子原子核

fier)

研究所

N6115 (Multi Input Transistor Charge Sensitive Pre-Ampli-

高エネルギー加速器研究機構素粒子原子核

fier with PZC，Shaper，Buffer)

研究所

N6116 (Wide Dynamic Range Charge Sensitive Pre-Ampli-

高エネルギー加速器研究機構素粒子原子核

fier)

研究所

N6117 (Multi Input Transistor Charge Sensitive Pre-Ampli-

高エネルギー加速器研究機構素粒子原子核

fier with PZC，Shaper，Buffer)

研究所

164

2-1

平成１７年度第１回 OKI SOI CMOS 0.15μm 試作 （OKI0503）
題

名Gate Cascode High Gain Low Noise Amplifier

High Performance Transmission Lines for Low Loss

スタンダードセル評価回路

大

学

名

東京大学新領域創成科学研究科
東京大学工学系研究科
東京大学新領域創成科学研究科
東京大学工学系研究科
京都大学情報学研究科
京都大学

低電圧動作低雑音増幅器の設計

大阪大学工学研究科

無線 LAN 受信機用のミキサ及び VCO の設計

大阪大学工学研究科

研

究

者

掲載頁

藤島 実，山本 憲，ライ チーホン，渡辺 宏樹167

谷本 英之
藤島 実，山本 憲，ライ チーホン，渡辺 宏樹167

谷本 英之
古澤 賢治，河野 武志，牟田 博
和，小谷 学，小林 和淑

167

小野寺 秀俊木原 崇雄，金 奎哲，松岡 俊匡，
谷口 研二

168

金 奎哲，村上 豊生，上田 啓介，
後藤 克，木原 崇雄，松岡 俊匡

168

谷口 研二,
160×180 画素開口つきイメージセンサおよび TEG チップ

CMOS アクティブ磁界プローブの設計

奈良先端科学技術大学院大学物質創成科学研究科

徳田 崇，松尾 昌通，中川 琢磨，
香川 景一郎，布下 正宏，太田 淳

静岡大学電子科学研究科

青山 聡

静岡大学電子工学研究所

川人 祥二

東北大学工学研究科

山口 正洋

168

169

97

第
２
章
チ
ッ
プ
試
作
報
告

平成１７年度第２回 OKI SOI CMOS 0.15μm 試作 （OKI0509）
題

名メタルスリット構造による回折現象を利用した波長情報取得センサ
SOI 基板におけるフォトダイオード特性評価のための回路

大

学

名

東京大学工学部者

東京大学新領域創成科学研究科

高橋 徳浩，柴田 直

東京大学工学部

山崎 英男，三田 吉郎
牟田 博和，小谷 学，小林 和淑，

京都大学情報学研究科

無線受信機の要素回路の設計

大阪大学工学研究科

FD-SOI によるセンサー用フロントエンド回路

高エネルギー加速器研究機構素粒子原子核

小野寺 秀俊木原 崇雄，後藤 克，陳 炳宏，金奎哲，松岡 俊匡，谷口 研二

宇宙航空研究開発機構宇宙科学研究本部
研究所

RF プローブチップ

究誠，浅田 邦博

スタンダードセル評価回路

CMOS アクティブ磁界プローブ研

谷内出 悠介，橋本 紘和，池田

池田 博一

青山 聡
川人 祥二

東北大工学研究科

山口 正洋

170

170

170

171

171

新井 康夫

静岡大学電子科学研究科
静岡大学電子工学研究所

掲載頁

171

東北大学大学院工学研究科

山口 正洋，小屋 祥太

東北大学工学部

菊池 隼人

172

平成１６年度第４回ローム CMOS 0.35μm 試作 （RO35044）
題

名

大

学

名

研

究

者

掲載頁

カレントモード演算によるアナログ汎用画像処理プロセッサ

東京大学工学部

清水 健

173

解像度可変エッジ検出イメージセンサ

東京大学大学院新領域創成科学研究科

高橋 徳浩

173

ポストプロセスによる VLSI-MEMS インテグレーションのための要素技術研究チップ

東京大学大学院新領域創成科学研究科

久保田 雅則173

IC identification circuit

東京大学大学院新領域創成科学研究科

トンプラシット ベンジャマース

174

Mixed-signal メディアン値探索回路

東京大学大学院工学系研究科

山崎 英男

174

ストカスティックコンピューティングシステムによるマンハッ
タン距離計算回路の設計

広島大学大学院先端物質科学研究科

堀 道弘，岩田 穆

174

広島大学大学院先端物質科学研究科

亀田 成司，有薗 大介，小田原 正

２種類の無線インタコネクトを搭載した画像処理用３次元集積システムの開発
２種類の無線インタコネクトを搭載した画像処理用３次元集積システムの開発

広島大学ナノデバイス・システム研究セン

起，佐々木 守，岩田 穆

ター佐々木 信雄，吉川 公麿

広島大学大学院先端物質科学研究科

亀田 成司，有薗 大介，小田原 正

広島大学ナノデバイス・システム研究セン

起，佐々木 守，岩田 穆

ター佐々木 信雄，吉川 公麿
岩池 彩海，高田 雅史，秋田 純
一，北川 章夫

175

175

2-1

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

98

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

相変化不揮発性メモリの書換え特性評価 TEG

金沢大学工学部 集積回路工学研究室

相変化不揮発性メモリの書換え特性評価 TEG

金沢大学工学部 集積回路工学研究室

近接物体画像センサ用 TEG

金沢大学工学部 集積回路工学研究室

中江 智，秋田 純一，北川 章夫

178

近接物体画像センサ

金沢大学工学部 集積回路工学研究室

中江 智，秋田 純一，北川 章夫

178

九州大学システム情報科学府

井上 美穂

九州大学システム情報科学研究院

黒木 幸令

高速かつ低消費電力レベル・シフタ、低振幅クロックの F/F

東京大学工学系研究科

Tran Quang Canh，Yazid Muhammad

179

チップ間ワイヤレス電源伝送回路の評価チップ

東京大学大学院工学系研究科

鬼塚 浩平

179

ランダムアドレッシング機能強化型マルチメディアモバイルプ

弘前大学理工学部

ロセッサ

札幌学院大学社会情報学部

第
２
章
チ
ッ
プ
試
作
報
告

高速ΔΣ型 DAC

金子 康隆，高田 雅史，秋田 純
一，北川 章夫
谷澤 智康，高田 雅史，秋田 純
一，北川 章夫
牧野 良成，高田 雅史，秋田 純
一，北川 章夫
平木 謙次，高田 雅史，秋田 純
一，北川 章夫
米田 智弘，高田 雅史，秋田 純
一，北川 章夫
泉 貴富，高田 雅史，秋田 純一，
北川 章夫
泉 貴富，高田 雅史，秋田 純一，
北川 章夫

175

176

176

176

177

177

177

178

179

深瀬 政秋，佐藤 陽一，中村 吉
樹，赤岡 亮佐藤 友暁

180

弱反転動作アナログ回路の試作

パイプラインＡＤＣの試作

長崎総合科学大学新技術創成研究所
長崎総合科学大学大学院工学研究科

清山 浩司
金 奉基

長崎総合科学大学工学部

田中 義人

長崎総合科学大学新技術創成研究所

房安 貴弘

東京大学理学系研究科

山口 頼人

CMOS 上流設計による各種ディジタル回路の試作

横浜国立大大学工学部

CMOS 上流設計による各種ディジタル回路の試作

横浜国立大大学工学部

SFQ/CMOS ハイブリッドメモリの試作

横浜国立大学工学部

短/長期記憶の概念に基づくパターン自動学習連想メモリ

アナログ-デジタル混載回路による 2 バンク型最小マンハッタン
距離検索連想メモリ
MOSFET 特性ばらつき評価用試験回路２

広島大学先端物質科学研究科

上村 一弘

広島大学ナノデバイス・システム研究セン

マタウシュ ハンスユルゲン，小出ター

哲士

広島市立大学情報科学部

寺田 和夫

広島市立大学大学院情報科学研究科

山内 丈周，上木 彰彦

MOS トランジスタ特性測定回路

東北大学工学研究科

高機能高画質ＣＭＯＳイメージセンサ用ＡＤ変換器

東北大学大学院工学研究科

8bit×8 SRAM

3 次元計測用スマートイメージセンサ TEG

吉川 信行，徳田 勝利，富田 卓
哉，藤原 完マタウシュ ハンスユルゲン，小出哲士

東北大学工学研究科

画像処理におけるユークリッド距離変換回路の実現

道江 寛之，高橋 好明，朴 煕中白川 佳則

イメージセンサ設計用 TEG

14-bit、200MS/s DA 変換器回路

吉川 信行， ， ， ,広島大学ナノデバイス・システム研究セン
ター

東北大学大学院工学研究科

変換器の試作

道江 寛之，高橋 好明，朴 煕中広島大学先端物質科学研究科

高機能高画質 CMOS イメージセンサ

素子ばらつきを考慮した 12-bit,100MS/s,2V 電流モード A/D

吉川 信行， ， ， ,舘 知恭，須川 成利，小谷 光司，

180

180

181

181

181

182

182

182

大見 忠弘

183

淨法寺 佑

183

渡部 俊一

183

舘 知恭，須川 成利，小谷 光司，
大見 忠弘

184

東京大学情報理工学系研究科

酒造 正樹，星野 一憲，下山 勲

184

中央大学理工学部

合田 裕二，杉本 泰博，田中 滋人

184

中央大学理工学研究科
中央大学理工学部

櫻井 宏樹
杉本 泰博

185

名古屋大学大学院情報科学研究科

高木 雅彦，平田 富夫

中京大学情報科学部

磯 直行

大阪市立大学工学研究科

馬場 庸介，前田 康次，村井 俊
文，宮崎 大介

185

185

向井 孝彰， ， ,生体計測用信号処理回路

慶應義塾大学理工学部

近藤 洋一郎，松本 佳宣

186

人体内外通信 in-vivo チップ

東京工業大学統合研究院

山田 智浩，岡田 健一，益 一哉

186

光学部検査回路付・光再構成型ゲートアレイ VLSI

九州工業大学情報工学部

渡邊 実

186

11,424 ゲート・光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実

187

高線形アナログ信号処理用回路ブロック

豊橋技術科学大学大学院工学研究科

秋田 一平，伊藤 和将

豊橋技術科学大学工学部

和田 和千

離散時間信号処理における雑音低減技術と寄生素子の影響の評

豊橋技術科学大学大学院工学研究科

鈴木 寛人，八木 大介，吉田 武史

価

豊橋技術科学大学工学部

和田 和千

法政大学工学部

安田 彰

法政大学工学研究科

緒方 克哉，土屋 貴紀

LNA の高性能化に関する試作

187

187

188

基板雑音検出回路と VCO の評価 TEG

神戸大学工学部

藤原 正樹，小坂 大輔，永田 真

188

超多重 RFID 向けトランスポンダ実験チップ

神戸大学工学部

福水 洋平，永田 真

188

FM 送受信回路

立命館大学理工学研究科

藤田 智弘，野田 和也，古野 裕隆

189

周波数変調ΔΣ変調器の予備検討

名古屋大学工学研究科

松原 渉，前澤 宏一，水谷 孝

189

コンテンツベース手法を用いた動き予測エンジンの試作

早稲田大学大学院情報生産システム研究科

李 申，池永 剛，後藤 敏

189

8bit 除算器の試作

名古屋大学工学研究科

0.35μmCMOS トランジスタ特性測定実験用チップ

立命館大学理工学部

基板ノイズ評価用テストチップ

慶應義塾大学理工学部

DCT プロセッサの試作

関西大学大学院工学研究科

堀部 大介，伊藤 大地，梶山 太郎，林 久紘

190

藤野 毅

190

岩津 勝彦，中野 誠彦

190

西谷 貴幸，栗原 大輔，貞光 慎司，阿部 貴之，堀場 康孝

191

2-1
99

第
２
章
チ
ッ
プ
試
作
報
告

平成１７年度第１回ローム CMOS 0.35μm 試作 （RO35051）
題

名CMOS デシメーションフィルタの試作

大

学

名

研

究

者

掲載頁

横浜国立大学工学部好明

吉川 信行

横浜国立大学工学部

道江 寛之

192

高感度位置敏感型放射線検出器用チップ

東京大学大学院工学系研究科

Yeol Yeom-Jung，高橋 浩之

192

高感度位置敏感型放射線検出器用チップ

東京大学大学院工学系研究科

Yeom Jung Yeol，高橋 浩之

192

豊橋技術科学大学大学院工学研究科

鈴木 寛人，小野 貴士

豊橋技術科学大学工学部

和田 和千

ミックストシグナル集積回路のための基礎技術

193

平成１７年度第２回ローム CMOS 0.35μm 試作 （RO35052）
題

名

大

学

名

研

究

者

掲載頁

アナログモーションセンサのための時間領域微分演算アーキテ
クチャ

東京大学大学院新領域創成科学研究科

伊藤 潔人

194

チップ間ワイヤレス電源伝送回路の評価チップ

東京大学大学院工学系研究科

鬼塚 浩平

194

SFQ/CMOS ハイブリッドメモリ用高速ハイブリッドアンプの横浜国立大学工学部好明

吉川 信行

試作

横浜国立大学工学部

藤原 完，高橋 好明，河合 宣彰

横浜国立大学工学部好明

吉川 信行

横浜国立大学工学部

道江 寛之

195

高精度低消費電力電圧コンパレータ

東北大学大学院工学研究科

佐塚 友彦

195

光電子増倍管用位置読み出しチップ

東京大学大学院工学系研究科

Yeom Yung Yeol，高橋 浩之

195

ポジトロン CT 用プリアンプの試作

東京大学工学系研究科

島添 健次

196

CMOS デシメーションフィルタの試作

32×32 画素キャパシティブフィードバックリセット型パルス
周波数変調方式低電圧ビジョンチップ

奈良先端大物質創成科学研究科
奈良先端大物質

エッジ検出回路

大阪大学工学研究科

194

山本 真也
香川 景一郎，古宮 哲夫，徳田196

崇，布下 正宏，太田 淳
井上 恵介，八木 哲也

196

平成１７年度第３回ローム CMOS 0.35μm 試作 （RO35053）
題

名低クロック振幅フリップ・フロップとオンチップバックコンバ
ータ用フィルタの評価チップ
CMOS デシメーションフィルタの試作
16CH 高感度位置敏感型放射線検出器用チップ

2-1
100

第
２
章
チ
ッ
プ
試
作
報
告

大

学

名

研

究

者

掲載頁

東京大学大学院工学系研究科

鬼塚 浩平，Yazid Muhammad

横浜国立大学工学部好明

吉川 信行

横浜国立大学工学部

道江 寛之

197

東京大学大学院工学系研究科

高橋 浩之，島添 健次

197

197

光通信用信号処理回路

慶應義塾大学理工学部

赤松 大生，松本 佳宣

198

静電容量型センサ用容量検出回路

慶應義塾大学理工学部

轡田 晃一，松本 佳宣

198

ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実

198

ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実

199

正方格子 2 次元シリコン網膜

大阪大学大学院工学研究科

下ノ村 和弘，八木 哲也

199

X 線測定用信号増幅回路

九州工業大学マイクロ化総合技術センター

中島 正博，小池 洋紀，中村 和之

199

周波数変調ΔΣ変調器の原理確認

名古屋大学工学研究科

松原 渉，前澤 宏一，水谷 孝

200

ユビキタス自己発電センサーノード用ＩＣ

早稲田大学大学院情報生産システム研究科

井上 靖秋，潘 潘

200

高機能高画質ＣＭＯＳイメージセンサ

東北大学大学院工学研究科

舘 知恭，関東 弘明，本橋 裕一，
岩間 大介，須川 成利

200

平成１７年度第４回ローム CMOS 0.35μm 試作 （RO35054）
題

名オペアンプおよびインスツルメンテーションアンプ

大

学

名

東京大学工学系研究科
東京大学 VDEC

研

究

者

掲載頁

栗原 健一郎，門馬 太平，曽我部拓，井上 拓郎
池田 誠，浅田 邦博

201

東京大学工学系研究科

曹 溶成，橋本 紘和，梁 志成

東京大学 VDEC

池田 誠，浅田 邦博

di/dt 検出器を用いたアクティブ基板ノイズ低減回路

東京大学工学系研究科
東京大学 VDEC

風間 大輔
池田 誠，浅田 邦博

201

32x32 イメージセンサ TEG

東京大学大学院情報理工学系研究科

岩下 貴司，小室 孝，石川 正俊

202

3 次元集積技術を用いたプロトタイプ顔検出・認識 LSI

広島大学先端物質科学研究科

太，有園 大介，佐々木 守，岩田穆

オペアンプ及びインスツルメンテーションアンプ

201

安藤 博士，淵上 展光，賀谷 晃
202人工網膜チップ用ピクセルアレイの試作(1)

東北大学大学院工学研究科

人工網膜チップ用ピクセルアレイの試作(2)

東北大学大学院工学研究科

人工網膜チップ用ピクセル回路 TEG の試作

東北大学大学院工学研究科

エッジ検出・動き検出同時処理可能な CMOS イメージセンサの試作

東北大学大学院工学研究科

出口 淳，福島 誉史，田中 徹，小柳 光正
出口 淳，福島 誉史，田中 徹，小柳 光正
出口 淳，福島 誉史，田中 徹，小柳 光正
辻 孝司，福島 誉史，田中 徹，小
柳 光正

202

203

203

203

CMOS デシメーションフィルタの試作

横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

204

高精度低消費電力電圧コンパレータ

東北大学大学院工学研究科

佐塚 友彦

204

放射線検出器用位置読み出しチップ

東京大学大学院工学系研究科

半導体 PET 用プリアンプ

東京大学大学院工学系研究科

Yeom Jung Yeol，島添 健次，高
橋 浩之

204

Yeom Jung Yeol，高橋 浩之

205

吉田 明洋，野村 啓二，香川 景一

64×64 画素光無線 LAN 用ビジョンチップ

奈良先端大物質

多相構造ＳＤＦＡ３次８倍 CIC フィルタ

上智大学理工学部

光素子駆動回路慶應義塾大学理工学部

宮原 晋平，青野 聖，松本 佳宣

206

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実

206

郎，布下 正宏，太田 淳

205

池浦 一賢，和保 孝夫

205

平成１７年度第５回ローム CMOS 0.35μm 試作 （RO35055）
題

名ブロック並列読み出しアーキテクチャを用いた Digital Pixel
Sensor とピクセル並列 Rank-Order フィルタリングプロセッ

大

学

名

研

究

者

掲載頁

東京大学大学院新領域創成科学研究科

伊藤 潔人スマート RFID タグ用個体識別符号生成 CMOS 論理回路と集積

熊本大学工学部

井上 高宏

化定電圧電源回路

熊本大学大学院自然科学研究科

千代永 純一，江藤 慎一郎

スマート RFID タグ用情報伝送回路，パワーアンプ及び生体信号

熊本大学工学部

井上 高宏

処理回路

熊本大学大学院自然科学研究科

山川 俊貴，竹中 智哉，梅田 武史

207

FPGA の低消費電力化に関する検証

東京大学工学系研究科

Tran Quang Canh208

積層型オンチップバックコンバータの評価チップ

東京大学大学院工学系研究科

鬼塚 浩平

208

横浜国立大学工学

吉川 信行，高橋 好明

208

横浜国立大学工学部好明

吉川 信行

横浜国立大学工学部

道江 寛之

209

東京大学工学系研究科

島添 健次

209

207

サ

SFQ/CMOS ハイブリッドメモリシステムの 2 トランジスタセ
ルアレイの試作
CMOS デシメーションフィルタの試作
PET 用の波形サンプリング型信号処理回路の試作(2ch)207

MSGC 用 16 チャンネルプリアンプ

東京大学大学院工学系研究科

Yeom Jung Yeol，高橋 浩之

209

1 チップ無線・神経センシング LSI の設計

広島大学先端物質科学研究科

吉田 毅

210

高速信号伝送線路評価用線路

東京工業大学統合研究院

伊藤 浩之，杉田 英之，木村 実
人，岡田 健一，益 一哉

210

冗長ラッチを有さない 2 パターンテスト用スキャン設計回路の試作

千葉大学工学部

池田 卓史，平山 勝之，難波 一輝，伊藤 秀男

CDS 型積分回路を用いたΔΣアナログ・ディジタル変換回路

豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平，八木 大介
和田 和千

ディジタル基板雑音を低減するための打ち消し回路における帯

豊橋技術科学大学大学院工学研究科

鈴木 寛人

状領域の配置

豊橋技術科学大学工学部

和田 和千

奈良先端科学技術大学院大学情報科学研究中西 正樹，奥村 文洋，小島 知也，小林 大善，平本 新哉，山根

16bit パイプラインプロセッサ

科

210

211

211

211

正嗣

１６ビットパイプラインプロセッサの設計実習１

早稲田大学大学院情報生産システム研究科

池永 剛

１６ビットパイプラインプロセッサの設計実習２

早稲田大学大学院情報生産システム研究科

池永 剛

212

１６ビットパイプラインプロセッサの設計実習３

早稲田大学大学院情報生産システム研究科

池永 剛

212

アナログ回路セル（１）早稲田大学大学院情報生産システム研究科

井上 靖秋，潘 俊

213

ユビキタス自己発電センサーノード用ＩＣ

早稲田大学大学院情報生産システム研究科

井上 靖秋，潘 俊

213

アナログ回路セル（２）早稲田大学大学院情報生産システム研究科

井上 靖秋，倉知 聡

213

64ch 光電子増倍管用プリアンプの試作

広島大学大学院理学研究科

青井 敏浩，深沢 泰司

214

高機能高画質ＣＭＯＳイメージセンサ

東北大学大学院工学研究科

舘 知恭，関東 弘明，本橋 裕一，
須川 成利

212

214

2-1
101

第
２
章
チ
ッ
プ
試
作
報
告

平成１７年度第６回ローム CMOS 0.35μm 試作 （RO35056）
題

名バイオセンサ用パイプライン AD コンバータの基本回路試作

大

学

名

武蔵工業大学大学院工学研究科

研

究

者

鈴木 肇，秋山 健史，平田 孝道，

掲載頁

秋谷 昌宏

215

LSI 故障診断装置評価用 TEG (1)大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

215

LSI 故障診断装置評価用 TEG (2)大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

215

超音波を用いた 3 次元立体視センサ用アナログフロントエンド
回路

田中 智之，井田 司，石原 寛明，
大阪大学大学院工学研究科

兼本 大輔，山越 陽夫，松岡 俊

216匡，谷口 研二

マイクロディスプレイ

金沢大学工学部 集積回路工学研究室

金子 康隆，平木 謙次，秋田 純
一，北川 章夫

スーパーヘテロダイン方式の AM ラジオ受信機の試作(1)

東京理科大学理工学部

典，平岡 直洋，兵庫 明，関根 慶

216

丹野 哲宏，高橋 慶太，福田 和
216太郎
スーパーヘテロダイン方式の AM ラジオ受信機の試作(2)

東京理科大学理工学部

ストレート方式の AM ラジオ受信機の試作

東京理科大学理工学部

松野 隼也，冨岡 勉，服部 幸男，
脇 直也，兵庫 明，関根 慶太郎
金山 尚徳，玉村 淳，皆木 信二，
山口 敏幸，兵庫 明，関根 慶太郎

音波発生デバイスと折り返しカスコード型オペアンプの評価

東京大学大学院工学系研究科

鬼塚 浩平，石田 将也

チップ

東京大学生産技術研究所

石田 光一

横浜国立大学工学部好明

吉川 信行

横浜国立大学工学部

道江 寛之

CMOS デシメーションフィルタの試作

プリチャージ改良による 2 バンク型最小マンハッタン距離検索
連想メモリ

広島大学先端物質科学研究科
広島大学ナノデバイス・システム研究セン
ター

217

217

217

218

上村 一弘，田中 裕己，Md. Ritonga Arifin
マタウシュ ハンスユルゲン，小出

218

哲士

東北大学大学院工学研究科

Kurniawan Warih

東北大学未来科学技術共同研究センター

宮本 直人

東北大学大学院工学研究科

KHAN ASHFAQUZZAMAN

東北大学未来科学技術共同研究センター

宮本 直人

日本大学大学院理工学研究科電子工学専攻

小野 克幸

日本大学理工学部電子情報工学科

佐伯 勝敏，関根 好文

219

東京大学工学系研究科

島添 健次，Jung Yeol Yeom

219

波長多重光無線 LAN 用イメージセンサ TEG

奈良先端大物質吉田 明洋，野村 啓二，香川 景一郎，布下 正宏，太田 淳

220

2-1

ソース変調方式 PWM

奈良先端大物質創成科学研究科
奈良先端大物質102

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

動的再構成 AES 暗号処理ハードウェア
動的再構成 FPGA（フレキシブルプロセッサ 3）
大規模パルス形ハードウェアニューラルネットワークの試作
PET 用波形サンプリング型信号処理回路(9ch)

第
２
章
チ
ッ
プ
試
作
報
告

九州工業大学情報工学部

218

219

佐々木 達也
山本 真也，香川 景一郎，布下 正

220宏，太田 淳渡邊 実

220

対数応答型 CMOS イメージセンサ TEG

大阪大学大学院工学研究科

奥野 弘嗣，八木 哲也

221

パルス情報処理回路 TEG

大阪大学大学院工学研究科

下ノ村 和弘，八木 哲也

221

高周波基板雑音検出実証用回路

神戸大学工学部

藤原 正樹，小坂 大輔，永田 真

221

非接触 I/O 評価用テスト LSI

九州工業大学マイクロ化総合技術センター

山内 秀晃，梶原 し乃，中村 和之

222

田向 権，山川 烈

222藤田 智弘，野田 和也，古野 裕
隆，福田 尚史

222

自己組織化関係ネットワークハードウェアの試作
DC-DC コンバータ等

九州工業大学大学院生命体工学研究科脳情報専攻
立命館大学理工学研究科

平成１７年度第７回ローム CMOS 0.35μm 試作 （RO35057）
題

名

大

学

名

研

究

者

掲載頁

Tamper-Resistant Reconfigurable Logic Gate Employed

東京大学大学院新領域創成科学研究科

トンプラシット ベンジャマース

Asynchronous νMOS circuits

東京大学大学院工学系研究科

黄 世燕

223

LSI 故障診断装置評価用 TEG (4)大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

223

LSI 故障診断装置評価用 TEG (4)大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

223

多値不揮発機能パスゲートを用いた FPVLSI の基本回路

東北大学大学院情報科学研究科

中谷 好博，張山 昌論，亀山 充隆

224

MOS 容量による電圧増幅を用いた低消費電力・低雑音増幅器の設計

広島大学先端物質科学研究科

村上 智敏

224
224

高速多線式比例計数管用位置読み出しチップ

東京大学大学院工学系研究科

島添 健次，Yeom Jung Yeol，高
橋 浩之

225

PWM 方式画素並列 2 次元ガボールフィルタ LSI(1)九州工業大学大学院生命体工学研究科

中村 享平，森江 隆

225

PWM 方式画素並列 2 次元ガボールフィルタ LSI(2)九州工業大学大学院生命体工学研究科

中村 享平，森江 隆

225

多層構造 Convolutional Neural Network LSI

九州工業大学大学院生命体工学研究科

是角 圭祐，中野 鉄平，森江 隆

226

線虫神経回路のタッチ反応を模した低消費制御回路

山梨大学工学部

金田 知陽，加藤 初弘

226閾値論理を用いた 4 ビットフラッシュ型 A/D 変換器

上智大学理工学部

秋山 俊介，和保 孝夫

226

離散ウェーブレット変換ハードウェア実装のためのインプレー
ス演算モジュール

新潟大学工学部

村松 正吾

新潟大学大学院自然科学研究科

本多 秀章

227

パルスジェネレータ内臓・光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実

227

移動方向検出回路

大阪大学工学研究科

井上 恵介，八木 哲也

227

最大値検出フィルタチップ

大阪大学大学院工学研究科

下ノ村 和弘，八木 哲也

228

藤田 智弘，野田 和也，古野 裕

立命館大学理工学研究科

隆，鈴木 泰徳

東海大学大学院工学研究科

CAROM と可変論理回路の TEG

東海大学電子情報学部

仙北 智晴，リキットキットワオラ
クル ナッチャー，福原 雅朗

228

228

吉田 正廣

0.35μmCMOS トランジスタ特性測定実験用チップ

立命館大学理工学部

藤野 毅

229

インバータによる 4 相リング発振器

名古屋工業大学工学部

米谷 昭彦

229

平成１７年度第８回ローム CMOS 0.35μm 試作 （RO35058）
題

名

大

学

名

研

究

者

掲載頁

東京大学 VDEC

佐々木 昌浩

東京大学工学系研究科

池田 誠，浅田 邦博

TOF 法に向けた磁気検波型センサ TEG

東京大学工学系研究科
東京大学 VDEC

橋本 紘和池田 誠，浅田 邦博

230

Mixed-Signal メディアン値探索回路

東京大学大学院工学系研究科

山崎 英男

230

東京大学生産技術研究所

鬼塚 浩平，石田 将也

東京大学国際・産学共同研究センター

桜井 貴康

231

畑野 昌洋，亀田 成司，岩田 穆

231

配線間 EMI 測定チップ

チップ間ワイヤレス電源伝送回路とインダクタ測定用 TEG
広ダイナミックレンジシリコン網膜の試作

広島大学大学院先端物質科学研究科

馬村 哲郎，中江 智，秋田 純一，

230

近接物体画像センサ

金沢大学工学部 集積回路工学研究室

近接物体画像センサ用 TEG

金沢大学工学部 集積回路工学研究室

馬村 哲郎，中江 智，秋田 純一，
北川 章夫

長崎総合科学大学新技術創成研究所

清山 浩司

長崎総合科学大学大学院工学研究科

金 奉基

長崎総合科学大学工学部

田中 義人

横浜国立大学工学部

吉川 信行，道江 寛之

横浜国立大学工学部好明

吉川 信行

横浜国立大学工学部

道江 寛之

東北大学大学院工学研究科
東北大学未来科学技術共同研究センター

Warih Kurniawan
宮本 直人

東北大学大学院工学研究科

KHAN ASHFAQUZZAMAN

東北大学未来科学技術共同研究センター

宮本 直人

233

上智大学理工学部

宮本 尚幸，小林 章二，和保 孝夫

234

弱反転領域動作アナログの試作
CMOS デシメーションフィルタの試作
CMOS デシメーションフィルタの試作
動的再構成 AES 暗号処理ハードウェア
動的再構成 FPGA（フレキシブルプロセッサ 3）
1 次電流モード連続時間型ΔΣ変調器
低電圧高精度アナログ信号処理ブロック
低電圧動作可能な平衡型スイッチトキャパシタ複素フィルタ
粗粒度再構成可能ハードウェア
TMR ロジック回路技術を用い構成した連想メモリと FPGA のベ
アチップ試作周波数変調ΔΣ変調器の高速動作確認

北川 章夫

豊橋技術科学大学大学院工学研究科

秋田 一平，八木 大介

豊橋技術科学大学工学部

和田 和千

豊橋技術科学大学大学院工学研究科

吉田 武史

豊橋技術科学大学工学部

和田 和千

早稲田大学情報生産システム研究科
東北大学電気通信研究所
名古屋大学工学研究科

木村 晋二，阿久津 日出美，土井伸洋
庄子 耕平，渡邊 康広，望月 明，

231

232

232

2-1
232

103
233

233

234

234

235

羽生 貴弘

235

松原 渉，前澤 宏一，水谷 孝

235

低電圧レベルシフト型シリーズレギュレータの試作

早稲田大学大学院情報生産システム研究科

吉原 務，木村 史法，岡村 怜王奈

236

イメージセンサ設計用 TEG

東北大学大学院工学研究科

淨法寺 佑

236

第
２
章
チ
ッ
プ
試
作
報
告

2.

2

チップ種別一覧
MEMS

ラン名
MT18051
RO35044

タ

イ

ト

ル

高速伝送線路配線、トランジスタTEG、高周波LNAおよびミキサー
ポストプロセスによるVLSI-MEMSインテグレーションのための要素技術
研究チップ

研

究

者

掲載頁

伊藤 浩之, 菅原 弘雄, 岡田 健一, 益 一哉

154

久保田 雅則173

TEG(特性評価回路など)
ラン名
AS90042

AS90051

タ

イ

ト

ル

消費電力および動作周波数の基板バイアス電圧依存性評価TEG
低電圧動作・高精度温度センサ、オンチップオシロスコープのための要素
回路

チ
ッ
プ
試
作
報
告

川上 健太郎, 金森 美和子, 森田 泰弘, 竹村 淳, 深山 正幸,

掲載頁

藤原 英弘, 吉本 雅彦

113

佐々木 昌浩, 池田 誠, 浅田 邦博, 飯塚 哲也

114

藤島 実, 山本 憲, ライ チーホン, 王 寧一, 小林 直樹, 谷本

AS90051

遅延・電力のばらつき測定用TEGチップ

AS90052

90nm世代のシグナル・パワーインテグリティおよびばらつき評価チップ

AS900543相式伝送インターフェイス

曺 溶成, 池田 誠, 浅田

AS90054

90nm世代のシグナル・パワーインテグリティ評価チップ

稲垣 賢一, ダナルドノ ドゥイ アントノ, 高宮 真, 桜井
貴康

英之, 本良 瑞樹
坂本 良太, 石田 誠, 樽見 幸祐, Yang Yuan, 山口 聖貴, 室山 真徳, 黒木 幸令, 安浦 寛人
稲垣 賢一, ダナルドノ ドゥイ アントノ, 皆川 拓也, 桜井 貴康
邦博, 佐々木 昌浩

114

114

117
121
122

AS90054

オンチップ差動伝送線路の評価

伊藤 浩之, 杉田 英之, 清田 淳紀, 岡田 健一, 益 一哉

122

AS90054

電源ノイズ波形ならびに遅延変動測定 TEG

小笠原 泰弘, 橋本 昌宜, 尾上 孝雄

123

土谷 亮, 濱田 隆行, 上村 晋一朗, 小野寺 秀俊, 久保木 猛

124

誘導結合トランシーバTEG

三浦 典之, 黒田 忠広

124

HIT18042

高速バスドライバ回路

秋山 豊, 伊東 恭二, 宇佐美 保, 大塚 寛治

129

HIT18042

高速バスドライバ回路

秋山 豊, 伊東 恭二, 宇佐美 保, 大塚 寛治

130

HIT18042

オンチップ高速配線ならびにRF回路

伊藤 浩之, 吉原 義昭, 菅原 弘雄, 岡田 健一, 益 一哉

130

HIT18051

アクティブ線路集積回路

秋山 豊, 宇佐美 保, 大塚 寛治, 水野 文夫, 鷹野 致和

135

高速信号伝送線路評価用回路、線路、および動的再構成可能RF回路技術向伊藤 浩之, 杉田 英之, 清田 淳紀, 山内 拓弥, 伊藤 猛, 岡田

け要素回路、受動素子

健一, 益 一哉

135

松本 哲郎, 小坂 大輔, 永田 真

136

HIT18051

第２章

者

RF回路用モデルのための伝送線路およびインダクタのTEG

AS90056

104

究

AS90051

AS90056

2-2

研

HIT18051

抵抗測定TEGHIT18051

各種回路TEGの設計と実験用マイクロプロセッサの機能追加

MOT042MOS型定電流回路の設計・試作(5)

倉田 泰治, 小笹 博之, 前島 聡, 三宅 宏明, 清水 元啓, 田村
和義, 中井 祐介, 藤田 実

137

日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

140

MOT042

MOS型整流回路・直流電圧増幅回路の設計・試作(2)日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

140

MOT042

MOS型整流回路・直流電圧増幅回路の設計・試作(3)日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

141

MOT042

チップ内特性測定用モデル伝送線路およびＴＥＧの試作

吾妻 俊征, 井上 浩

142

MOT042

インターポーザ用オペアンプの設計

堀井 信嘉, 松田 敏弘, 岩田 栄之

144

MOT042SPICEモデルパラメータ抽出用単体MOSFETの設計

正源 浩之, 松田 敏弘, 岩田 栄之

144

MOT051スパイラルインダクタ20nH

末次 正

147

MOT051MOS型定電流回路の設計・試作(6)日笠 猛, 定本 竜明, 大曽根 隆志, 森下 賢幸, 小椋 清孝

147

MOT051

MOS型整流回路・直流電圧増幅回路の設計・試作(4)日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

148

MOT051

MOS型整流回路・直流電圧増幅回路の設計・試作(5)日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

148

MOT051

移相器及びチップ内配線特性測定用モデル伝送線路の試作

吾妻 俊征, 三浦 和仁, 井上 浩

149

MOT051

トランジスタ特性測定用回路

正源 浩之, 松田 敏弘, 岩田 栄之

150

MOT051

トランジスタ特性測定用回路

正源 浩之, 松田 敏弘, 岩田 栄之

150

MT18052

低電圧動作アナログ回路TEG

吉田 毅, 升井 義博, 円林 晃一郎, 石田 尚也, 青木 慶

156

MT18052

低電圧動作アナログ回路TEG

吉田 毅, 升井 義博, 円林 晃一郎, 石田 尚也, 青木 慶

156

MT18054

動的再構成可能RF回路技術向け要素回路、受動素子

NEC05

N6114 (Multi Input Transistor Charge Sensitive Pre-Amplifier)川添 大輔, 菅原 弘雄, 伊藤 雄作, 山内 拓也, 伊藤 猛, 岡田
健一, 益 一哉

159

河合 克彦, 田中 真伸

165NEC05

N6115 (Multi Input Transistor Charge Sensitive Pre-Amplifier with
PZC, Shaper, Buffer)

OKI0503

スタンダードセル評価回路

河合 克彦, 田中 真伸

165

古澤 賢治, 河野 武志, 牟田 博和, 小谷 学, 小林 和淑, 小野
寺 秀俊

167

OKI0509

SOI基板におけるフォトダイオード特性評価のための回路

高橋 徳浩, 柴田 直, 山崎 英男, 三田 吉郎

170

OKI0509

スタンダードセル評価回路

牟田 博和, 小谷 学, 小林 和淑, 小野寺 秀俊

170

OKI0509

FD-SOIによるセンサー用フロントエンド回路

池田 博一, 新井 康夫

171

RO35044

近接物体画像センサ用TEG

中江 智, 秋田 純一, 北川 章夫

178

RO35044

高速かつ低消費電力レベル・シフタ、低振幅クロックのF/F

Tran Quang Canh, Yazid Muhammad

179

RO35044

チップ間ワイヤレス電源伝送回路の評価チップ

鬼塚 浩平

179

RO35044MOSFET特性ばらつき評価用試験回路２

寺田 和夫, 山内 丈周, 上木 彰彦

182

RO35044

イメージセンサ設計用TEG

淨法寺 佑

183

RO35044

MOSトランジスタ特性測定回路

渡部 俊一

183

馬場 庸介, 前田 康次, 村井 俊文, 宮崎 大介, 向井 孝彰, ,RO35044

3次元計測用スマートイメージセンサTEG

RO350440.35μmCMOSトランジスタ特性測定実験用チップ

,
藤野 毅

185
190

RO35044

基板ノイズ評価用テストチップ

岩津 勝彦, 中野 誠彦

190

RO35052

チップ間ワイヤレス電源伝送回路の評価チップ

鬼塚 浩平

194
196

RO35052

エッジ検出回路井上 恵介, 八木 哲也

RO35053

X線測定用信号増幅回路

中島 正博, 小池 洋紀, 中村 和之

199

RO35054

人工網膜チップ用ピクセル回路TEGの試作

出口 淳, 福島 誉史, 田中 徹, 小柳 光正

203

RO35055

FPGAの低消費電力化に関する検証

Tran Quang Canh

208

RO35055

高速信号伝送線路評価用線路

伊藤 浩之, 杉田 英之, 木村 実人, 岡田 健一, 益 一哉

210

RO35056

LSI故障診断装置評価用TEG (1)三浦 克介, 中前 幸治

215

RO35056

LSI故障診断装置評価用TEG (2)三浦 克介, 中前 幸治

215

RO35056

対数応答型CMOSイメージセンサTEG

奥野 弘嗣, 八木 哲也

221

RO35056

パルス情報処理回路TEG

下ノ村 和弘, 八木 哲也

221

RO35057

LSI故障診断装置評価用TEG (4)三浦 克介, 中前 幸治

223

RO35057

LSI故障診断装置評価用TEG (4)三浦 克介, 中前 幸治

223

RO35057

多値不揮発機能パスゲートを用いたFPVLSIの基本回路

中谷 好博, 張山 昌論, 亀山 充隆

224

RO35057

MOS容量による電圧増幅を用いた低消費電力・低雑音増幅器の設計

村上 智敏

224

RO35057

CAROMと可変論理回路のTEG

仙北 智晴, リキットキットワオラクル ナッチャー, 福原 雅朗, 吉田 正廣

228

2-2
105

RO35057

0.35μmCMOSトランジスタ特性測定実験用チップ

藤野 毅

229

RO35058

配線間EMI測定チップ

佐々木 昌浩, 池田 誠, 浅田 邦博

230

RO35058

近接物体画像センサ用TEG

馬村 哲郎, 中江 智, 秋田 純一, 北川 章夫

232

RO35058

イメージセンサ設計用TEG

淨法寺 佑

236

アナデジ混載
ラン名

タ

イ

ト

ル

研

究

者

深澤 光弥, 永田 真

掲載頁

AS90054

電源雑音によるデジタル信号の遅延変動評価用LSI

HIT18042

低消費電力なUWB受信器と出力電圧高速可変な電源回路の評価チップ

鬼塚 浩平, Tamtrakarn Atit, Canh Tran

128

HIT18042

アナログ回路雑音応答特性評価チップ

野口 宏一朗, 佐藤 秀一, 永田 真

131

122

HIT18042

AD変換回路の内部信号評価チップ

野口 宏一朗, 佐藤 秀一, 永田 真

131

MOT042スイッチング電源制御LSI用補正回路の設計

大場 博之, 松田 敏弘, 岩田 栄之

143
151

MOT051スイッチング電源制御用LSIの設計

大場 博之, 松田 敏弘, 岩田 栄之

MT25052

オールオンチップPLLと基板雑音に対する影響評価

外谷 昭洋, 岩田 穆

160

MT25053

衝突点モニター用ピクセル検出器読出し回路

橋本 健太郎, 横山 康博, 山本 均, 池田 博一

161

OKI0509

RFプローブチップ

山口 正洋, 小屋 祥太, 菊池 隼人

172

RO35051

高感度位置敏感型放射線検出器用チップ

Yeol Yeom-Jung, 高橋 浩之

192

RO35051

高感度位置敏感型放射線検出器用チップ

Yeom Jung Yeol, 高橋 浩之

192

RO35052

光電子増倍管用位置読み出しチップ

Yeom Yung Yeol, 高橋 浩之

195

RO35053

16CH高感度位置敏感型放射線検出器用チップ

高橋 浩之, 島添 健次

197

第
２
章
チ
ッ
プ
試
作
報
告

RO35054

人工網膜チップ用ピクセルアレイの試作(1)出口 淳, 福島 誉史, 田中 徹, 小柳 光正

202

RO35054

人工網膜チップ用ピクセルアレイの試作(2)出口 淳, 福島 誉史, 田中 徹, 小柳 光正

203

RO35054

エッジ検出・動き検出同時処理可能なCMOSイメージセンサの試作

辻 孝司, 福島 誉史, 田中 徹, 小柳 光正

203

RO35054

放射線検出器用位置読み出しチップ

Yeom Jung Yeol, 島添 健次, 高橋 浩之

204

RO35055

スマートRFIDタグ用個体識別符号生成CMOS論理回路と集積化定電圧電源
回路

井上 高宏, 千代永 純一, 江藤 慎一郎

207

RO35055

スマートRFIDタグ用情報伝送回路，パワーアンプ及び生体信号処理回路

井上 高宏, 山川 俊貴, 竹中 智哉, 梅田 武史

207

RO35057

高速多線式比例計数管用位置読み出しチップ

島添 健次, Yeom Jung Yeol, 高橋 浩之

225

アナログ/デジタル信号処理プロセッサ
ラン名

2-2
106

第
２
章

者

掲載頁

AS90053

実時間画像認識システムのための特徴ベクトル抽出プロセッサ

山崎 英男, 黄 世燕, Oztruk Ovgu

118

AS90054

OFDM方式無線通信ベースバンド処理回路

吉澤 真吾, 宮永 喜一

121

HIT18042

MIMD連想プロセッサ用演算ユニットの試作

早川 仁

126

HIT18042

実時間画像処理機能を持った特徴ベクトル生成プロセッサ

山崎 英男

126

HIT18042

連想プロセッサアーキテクチャに基づく逐次ランクソーティングVLSI

高田 謙

127

HIT18042

再構成可能コンテクストメモリを用いたマルチコンテクストFPGA

亀山 充隆, 張山 昌論, CHONG Wei Sheng, 緒方 翔

128

イ

ト

ル

研

究

HIT18051

ウィンドウサイズ可変アルゴリズムを用いたステレオビジョンVLSI

横山 直人, 張山 昌論, 亀山 充隆, 小林 康浩

133

HIT18051

しきい論理に基づく低電力多値リコンフィギャラブルＶＬＳＩ

ハアク モハマッド ムニルル, 亀山 充隆

133

MOT042ニューロンMOS多値論理回路および演算増幅器の試作

古賀 陽一郎, 近藤 弘康, 深井 澄夫

143

MOT051

演算増幅器およびニューロンMOSを用いたアナログ・ディジタル回路

MT18054

舛岡 貴志, 近藤 弘康, 古賀 陽一郎, 石丸 佳和, 大熊 太郎,
加藤 好信, 清水 暁生, 深井 澄夫

149

高周波アナログアクティブフィルタの試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

159

RO35044

IC identification circuit

トンプラシット ベンジャマース

174

RO35044

画像処理におけるユークリッド距離変換回路の実現

高木 雅彦, 平田 富夫, 磯 直行

185

RO35044

コンテンツベース手法を用いた動き予測エンジンの試作

李 申, 池永 剛, 後藤 敏

189

RO35044

DCTプロセッサの試作

西谷 貴幸, 栗原 大輔, 貞光 慎司, 阿部 貴之, 堀場 康孝

191

RO350543次元集積技術を用いたプロトタイプ顔検出・認識LSI

RO35054多相構造ＳＤＦＡ３次８倍CICフィルタ

池浦 一賢, 和保 孝夫

205

RO35055

PET用の波形サンプリング型信号処理回路の試作(2ch)

島添 健次

209

安藤 博士, 淵上 展光, 賀谷 晃太, 有園 大介, 佐々木 守, 岩
田穆

202

RO35055

冗長ラッチを有さない2パターンテスト用スキャン設計回路の試作

池田 卓史, 平山 勝之, 難波 一輝, 伊藤 秀男

210

RO35056

動的再構成AES暗号処理ハードウェア

Kurniawan Warih, 宮本 直人

218

RO35056

動的再構成FPGA（フレキシブルプロセッサ3）

KHAN ASHFAQUZZAMAN, 宮本 直人

219

RO35056

PET用波形サンプリング型信号処理回路(9ch)

島添 健次, Jung Yeol Yeom219

自己組織化関係ネットワークハードウェアの試作

田向 権, 山川 烈

222

トンプラシット ベンジャマース, 黄 世燕223

PWM方式画素並列2次元ガボールフィルタLSI(1)中村 享平, 森江 隆

225

RO35057

PWM方式画素並列2次元ガボールフィルタLSI(2)中村 享平, 森江 隆

225

RO35057

多層構造Convolutional Neural Network LSI

是角 圭祐, 中野 鉄平, 森江 隆

226

RO35056
RO35057

チ
ッ
プ
試
作
報
告

タ

RO35057

Tamper-Resistant Reconfigurable Logic Gate Employed Asynchronous νMOS circuits

RO35058

動的再構成AES暗号処理ハードウェア

Warih Kurniawan, 宮本 直人

233

RO35058

動的再構成FPGA（フレキシブルプロセッサ3）

KHAN ASHFAQUZZAMAN, 宮本 直人

233

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名
AS90051

タ

イ

ト

ル

10bit 500MHz パイプライン型A/D変換器のステージ回路動作検証

研

究

者

掲載頁

宮原 正也

115
115

AS90051

高速・高精度パイプラインADCディジタル部

倉持 泰秀, 倉科 隆

AS90051

超高速ΣΔ変調器の試作

馬上 崇, Win Chaivipas, 宮原 正也

115

AS90051

超高速並列型ＡＤ変換器の開発

池田 裕介

116

AS90053ミリ波帯で動作する無線通信回路の作製

AS90053

オンチップVCO回路における位相ノイズ低減手法の確立

藤島 実, 山本 憲, ライ チーホン, 王 寧一, 小林 直樹, 谷本
英之, 本良 瑞樹

118

原 康之, 杉本 泰博

119AS90053

低消費電力RFフロントエンド内蔵センサノード

三上 真司, 竹内 隆, 吉本 雅彦

119

AS90056

電圧モードA/D変換器に用いる高精度スイッチの試作

櫻井 宏樹, 田中 滋人, 恩田 智之, 杉本 泰博, 高橋 俊彦

124
125

AS90056

8-10bit 500M-1GHz パイプライン型A/D変換器

宮原 正也

HIT18042

5.8GHzDSRC用PLL

山本 憲, 藤島 実

126

HIT18042

2段PLLを用いた超高精度時間測定回路

新井 康夫

129

HIT18051

インダクタの性能向上、およびバラン、ＶＣＯに関する試作

藤島 実, 山本 憲, 石橋 浩二, 小林 直樹, 本良 瑞樹

132

HIT18051

電流センサおよびUWB用広帯域低雑音増幅器

石田 光一, タマタカーン アティット, 桜井 貴康, , , , ,133

HIT18051

2.4 GHz帯無線通信システム用回路ブロックの試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

137

GHzサンプリングフラッシュ型AD変換器

上村 勇仁, 永吉 芳行, 矢山 浩輔, 呉 慶, 大畠 賢一, 山下
喜市

139

HIT18051
MOT042

電源電圧変動に依存しないバイアス回路の試作

佐々木 健太, 井上 浩

142

MOT042制御テール電流源を用いた高線形化CMOS乗算器

堀 護, 庄野 和宏, 石橋 幸男

145

MOT051

NMOSパワートランジスタ（ワッフルレイアウト）

末次 正

147

MOT051

高効率整流回路の試作

坂井 靖文, 小谷 光司, 伊藤 隆司

148

MOT051

基本アナログ形PLLの試作

佐々木 健太, 井上 浩

149

MOT051発振回路の試作藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

151

MOT051

FM放送受信システム用回路ブロックの試作（１）

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

152

MOT051

FM放送受信システム用回路ブロックの試作(２)藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

152

MOT051

FM放送受信システムの試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

152

MOT051

演算増幅器の試作

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

153

MT18052

高速クロック分配方式の開発

佐々木 守, 汐崎 充, 森 敦, 岩田 穆

155

MT25053

可変利得増幅回路の試作

王 軍, 姚 崢山, 松岡 俊匡, 谷口 研二

161

NEC05

8-bit,1GS/s バイポーラＳ／Ｈの試作

佐藤 義和, 土橋 洋太, 杉本 泰博

163

NEC05

１次連続時間型ΔΣ変調器

森田 寛, 田中 隆, 湯本 拓, 和保 孝夫

163

NEC05

ダブルサンプリング１次連続時間型ΔΣ変調器

田中 隆, 森田 寛, 湯本 拓, 和保 孝夫

163

NEC05

ポジティブ・アンプ

谷口 敬, 島崎 昇一, 根岸 久, 田中 真伸

164

NEC05

ネガティブ・アンプ

谷口 敬, 島崎 昇一, 根岸 久, 田中 真伸

164

NEC05

高速コンパレータ

谷口 敬, 根岸 久, 島崎 昇一, 田中 真伸

165

NEC05

N6116 (Wide Dynamic Range Charge Sensitive Pre-Amplifier)河合 克彦, 田中 真伸

166

河合 克彦, 田中 真伸

166

NEC05

N6117 (Multi Input Transistor Charge Sensitive Pre-Amplifier with
PZC, Shaper, Buffer)

OKI0503

Gate Cascode High Gain Low Noise Amplifier

藤島 実, 山本 憲, ライ チーホン, 渡辺 宏樹, 谷本 英之

167

OKI0503

High Performance Transmission Lines for Low Loss

藤島 実, 山本 憲, ライ チーホン, 渡辺 宏樹, 谷本 英之

167

RO35044

高速ΔΣ型DAC

井上 美穂, 黒木 幸令

179

RO35044

弱反転動作アナログ回路の試作

清山 浩司, 金 奉基, 田中 義人

180

RO35044

パイプラインＡＤＣの試作

房安 貴弘, 山口 頼人

180

RO35044

高機能高画質ＣＭＯＳイメージセンサ用ＡＤ変換器

舘 知恭, 須川 成利, 小谷 光司, 大見 忠弘

184

RO35044

素子ばらつきを考慮した12-bit,100MS/s,2V電流モードA/D変換器の試作

合田 裕二, 杉本 泰博, 田中 滋人

184

RO35044

14-bit、200MS/s DA変換器回路

櫻井 宏樹, 杉本 泰博

185

RO35044

高線形アナログ信号処理用回路ブロック

秋田 一平, 伊藤 和将, 和田 和千

187

RO35044

離散時間信号処理における雑音低減技術と寄生素子の影響の評価

鈴木 寛人, 八木 大介, 吉田 武史, 和田 和千

187

RO35044

基板雑音検出回路とVCOの評価TEG

藤原 正樹, 小坂 大輔, 永田 真

188

RO35044

FM送受信回路藤田 智弘, 野田 和也, 古野 裕隆

189

RO35044

周波数変調ΔΣ変調器の予備検討

松原 渉, 前澤 宏一, 水谷 孝

189

RO35051

ミックストシグナル集積回路のための基礎技術

鈴木 寛人, 小野 貴士, 和田 和千

193

RO35052

SFQ/CMOSハイブリッドメモリ用高速ハイブリッドアンプの試作

吉川 信行, 藤原 完, 高橋 好明, 河合 宣彰

194

RO35052

高精度低消費電力電圧コンパレータ

佐塚 友彦

195

RO35052

ポジトロンCT用プリアンプの試作

島添 健次

196

RO35053

周波数変調ΔΣ変調器の原理確認

松原 渉, 前澤 宏一, 水谷 孝

200

RO35053

ユビキタス自己発電センサーノード用ＩＣ

井上 靖秋, 潘 潘

200

RO35054

オペアンプおよびインスツルメンテーションアンプ

RO35054

オペアンプ及びインスツルメンテーションアンプ

栗原 健一郎, 門馬 太平, 曽我部 拓, 井上 拓郎, 池田 誠, 浅
田 邦博

201

曹 溶成, 橋本 紘和, 梁 志成, 池田 誠, 浅田 邦博

201

2-2
107

第
２
章
チ
ッ
プ
試
作
報
告

RO35054

di/dt検出器を用いたアクティブ基板ノイズ低減回路

風間 大輔, 池田 誠, 浅田 邦博

201

RO35054

高精度低消費電力電圧コンパレータ

佐塚 友彦

204

RO35054

半導体PET用プリアンプ

Yeom Jung Yeol, 高橋 浩之

205

RO35055

積層型オンチップバックコンバータの評価チップ

鬼塚 浩平

208

RO35055

MSGC用16チャンネルプリアンプ

Yeom Jung Yeol, 高橋 浩之

209

RO35055

CDS型積分回路を用いたΔΣアナログ・ディジタル変換回路

秋田 一平, 八木 大介, 和田 和千

211

RO35055

ディジタル基板雑音を低減するための打ち消し回路における帯状領域の配置

鈴木 寛人, 和田 和千

211
213

RO35055

アナログ回路セル（１）井上 靖秋, 潘 俊

RO35055

ユビキタス自己発電センサーノード用ＩＣ

井上 靖秋, 潘 俊

213RO35055

アナログ回路セル（２）井上 靖秋, 倉知 聡

213

RO35055

64ch光電子増倍管用プリアンプの試作

青井 敏浩, 深沢 泰司

214

RO35056

バイオセンサ用パイプラインADコンバータの基本回路試作

鈴木 肇, 秋山 健史, 平田 孝道, 秋谷 昌宏

215

RO35056

超音波を用いた3次元立体視センサ用アナログフロントエンド回路

RO35056

音波発生デバイスと折り返しカスコード型オペアンプの評価チップ

鬼塚 浩平, 石田 将也, 石田 光一

217

RO35056高周波基板雑音検出実証用回路

藤原 正樹, 小坂 大輔, 永田 真

221

RO35056

DC-DCコンバータ等

藤田 智弘, 野田 和也, 古野 裕隆, 福田 尚史

222

RO35057

閾値論理を用いた4ビットフラッシュ型A/D変換器

秋山 俊介, 和保 孝夫

226

RO35057

田中 智之, 井田 司, 石原 寛明, 兼本 大輔, 山越 陽夫, 松岡
俊匡, 谷口 研二

216藤田 智弘, 野田 和也, 古野 裕隆, 鈴木 泰徳

228

RO35057

インバータによる4相リング発振器

米谷 昭彦

229

RO35058

弱反転領域動作アナログの試作

清山 浩司, 金 奉基, 田中 義人

232

RO350581次電流モード連続時間型ΔΣ変調器

宮本 尚幸, 小林 章二, 和保 孝夫

234

RO35058

低電圧高精度アナログ信号処理ブロック

秋田 一平, 八木 大介, 和田 和千

234

RO35058

低電圧動作可能な平衡型スイッチトキャパシタ複素フィルタ

吉田 武史, 和田 和千

234

RO35058

周波数変調ΔΣ変調器の高速動作確認

松原 渉, 前澤 宏一, 水谷 孝

235

RO35058

低電圧レベルシフト型シリーズレギュレータの試作

吉原 務, 木村 史法, 岡村 怜王奈

236

イメージセンサ/スマートセンサ
ラン名
HIT18051

2-2
108

第
２
章
チ
ッ
プ
試
作
報
告

タ

イ

ト

ル

デジタル時間領域演算論理を利用した多目的ビジョンチッププロセッサ

研

究

者

掲載頁

伊藤 潔人

132

MOT042広ダイナミックレンジイメージセンサアレイ

浜崎 淳, 小澤 亮, 助田 有教, 堀居 賢樹

141

MOT042

CMOSイメージセンサの基礎実験チップ

原 重臣

143

NEC05

ASVPZ2005

田中 真伸

164

OKI0503160×180画素開口つきイメージセンサおよびTEGチップ

徳田 崇, 松尾 昌通, 中川 琢磨, 香川 景一郎, 布下 正宏, 太
田淳

168

OKI0509

メタルスリット構造による回折現象を利用した波長情報取得センサ

谷内出 悠介, 橋本 紘和, 池田 誠, 浅田 邦博

170

RO35044

カレントモード演算によるアナログ汎用画像処理プロセッサ

清水 健

173

RO35044

解像度可変エッジ検出イメージセンサ

高橋 徳浩

173

RO35044

高機能高画質CMOSイメージセンサ

舘 知恭, 須川 成利, 小谷 光司, 大見 忠弘

183

RO35052

アナログモーションセンサのための時間領域微分演算アーキテクチャ

伊藤 潔人

194

RO35052

32×32画素キャパシティブフィードバックリセット型パルス周波数変調方式低電圧ビジョンチップ

山本 真也, 香川 景一郎, 古宮 哲夫, 徳田 崇, 布下 正宏, 太田淳

196

RO35053

正方格子2次元シリコン網膜

下ノ村 和弘, 八木 哲也

199

RO35053

高機能高画質ＣＭＯＳイメージセンサ

舘 知恭, 関東 弘明, 本橋 裕一, 岩間 大介, 須川 成利

200

RO35054

32x32イメージセンサTEG

岩下 貴司, 小室 孝, 石川 正俊

202

RO35054

64×64画素光無線LAN用ビジョンチップ

吉田 明洋, 野村 啓二, 香川 景一郎, 布下 正宏, 太田 淳

205

伊藤 潔人

207

RO35055

ブロック並列読み出しアーキテクチャを用いたDigital Pixel Sensorとピク
セル並列 Rank-Orderフィルタリングプロセッサ

RO35055

1チップ無線・神経センシングLSIの設計

吉田 毅

210

RO35055

高機能高画質ＣＭＯＳイメージセンサ

舘 知恭, 関東 弘明, 本橋 裕一, 須川 成利

214

RO35056波長多重光無線LAN用イメージセンサTEG

吉田 明洋, 野村 啓二, 香川 景一郎, 布下 正宏, 太田 淳

220

RO35056

ソース変調方式PWM

佐々木 達也, 山本 真也, 香川 景一郎, 布下 正宏, 太田 淳

220

RO35058

TOF法に向けた磁気検波型センサTEG

橋本 紘和, 池田 誠, 浅田 邦博

230

RO35058

広ダイナミックレンジシリコン網膜の試作

畑野 昌洋, 亀田 成司, 岩田 穆

231

その他
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

HIT18042

ダイナミック光再構成型ゲートアレイ

渡邊 実

130

HIT18051

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

渡邊 実

136

OKI0503

CMOSアクティブ磁界プローブの設計

青山 聡, 川人 祥二, 山口 正洋

169

OKI0509

CMOSアクティブ磁界プローブ

青山 聡, 川人 祥二, 山口 正洋

171

２種類の無線インタコネクトを搭載した画像処理用３次元集積システムの亀田 成司, 有薗 大介, 小田原 正起, 佐々木 守, 岩田 穆,

開発佐々木 信雄, 吉川 公麿

RO35044175

２種類の無線インタコネクトを搭載した画像処理用３次元集積システムの亀田 成司, 有薗 大介, 小田原 正起, 佐々木 守, 岩田 穆,

開発佐々木 信雄, 吉川 公麿

175

RO35044

近接物体画像センサ

中江 智, 秋田 純一, 北川 章夫

178

RO35044

短/長期記憶の概念に基づくパターン自動学習連想メモリ

白川 佳則, マタウシュ ハンスユルゲン, 小出 哲士

182

RO35044

光学部検査回路付・光再構成型ゲートアレイVLSI

渡邊 実

186

RO35044

11,424ゲート・光再構成型ゲートアレイ

渡邊 実

187

RO35053

ダイナミック光再構成型ゲートアレイ

渡邊 実

198

RO35053

ダイナミック光再構成型ゲートアレイ

渡邊 実

199

RO35054

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

渡邊 実

206

RO35056

マイクロディスプレイ

金子 康隆, 平木 謙次, 秋田 純一, 北川 章夫

216

RO35044

RO35056

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

渡邊 実

220

RO35057

パルスジェネレータ内臓・光再構成型ゲートアレイ

渡邊 実

227

RO35058

近接物体画像センサ

馬村 哲郎, 中江 智, 秋田 純一, 北川 章夫

231

ニューテクノロジ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90053

ばらつきを利用して速度と歩留まりを向上させるFPGA

小林 和淑, 小谷 学, 香月 和也, 小野寺 秀俊, 尾形 幸亮

118

AS90054

非同期データ転送に基づくLDPCデコーダチップ

鬼沢 直哉, 北村 健, 白濱 弘勝, 望月 明, 羽生 貴弘

123

HIT18051

多値差動対回路に基づくデータパス

北村 健, 望月 明, 羽生 貴弘

137

MOT042

パルス形ハードウェア興奮抑制ニューロン対モデルの試作

小野 克幸, 秦 恵子, 佐伯 勝敏, 関根 好文

141

2-2

小野 克幸, 秦 恵子, 佐伯 勝敏, 関根 好文

142

109

稲葉 基

153

堀 道弘, 岩田 穆

174小野 克幸, 佐伯 勝敏, 関根 好文

219

第
２
章

庄子 耕平, 渡邊 康広, 望月 明, 羽生 貴弘

235

MOT042
MOT051
RO35044
RO35056
RO35058

チップ入出力部に着目したパルス形ハードウェア興奮抑制ニューロン対モ
デルの試作
電圧モード多値論理基本回路の試作
ストカスティックコンピューティングシステムによるマンハッタン距離計
算回路の設計大規模パルス形ハードウェアニューラルネットワークの試作
TMRロジック回路技術を用い構成した連想メモリとFPGAのベアチップ試作

マイクロプロセッサ
ラン名
AS90051

タ

イ

ト

ル

iPADプラットフォーム用CPU、メモリおよび周辺回路の試作

研

究

者

鄭 若彤, 池田 誠, 浅田 邦博, 吉田 浩章

掲載頁
116

HIT18042

実験用マイクロプロセッサと回路特性評価TEGの設計

市来 史明, 竹田 圭佑, 塩川 哲司, 藤田 実

131

HIT18051

ハードウェア暗号組込み型マルチメディアモバイルプロセッサ

深瀬 政秋, 赤岡 亮, 佐藤 友暁

134

HIT18051

5.2GHz用のＲＦフィルタ

三浦 直樹, 沢井 茂, 眞田 幸俊

138

RO35044

ランダムアドレッシング機能強化型マルチメディアモバイルプロセッサ

深瀬 政秋, 佐藤 陽一, 中村 吉樹, 赤岡 亮, 佐藤 友暁

180

RO35044

CMOS上流設計による各種ディジタル回路の試作

吉川 信行, , , ,, 道江 寛之, 高橋 好明, 朴 煕中181

RO35044

LNAの高性能化に関する試作

安田 彰, 緒方 克哉, 土屋 貴紀

188

RO35055

16bitパイプラインプロセッサ中西 正樹, 奥村 文洋, 小島 知也, 小林 大善, 平本 新哉, 山
根 正嗣

211

RO35055

１６ビットパイプラインプロセッサの設計実習１

池永 剛

212

RO35055

１６ビットパイプラインプロセッサの設計実習２

池永 剛

212

チ
ッ
プ
試
作
報
告

RO35055

１６ビットパイプラインプロセッサの設計実習３

池永 剛

212

RO35057
RO35057

224
線虫神経回路のタッチ反応を模した低消費制御回路

金田 知陽, 加藤 初弘

226

メモリ
ラン名
AS90042

タ

イ

ト

ル

90-nm 512-kb シングルポート SRAMの試作

AS90053

動的電圧制御環境下における低電圧動作 90-nm 64-kb SRAM

AS90056

動的電圧制御環境下における低電圧動作 90-nm 1-Mb SRAM

HIT18042

SFQ/CMOSハイブリッドメモリシステムの試作

HIT18042

高並列プロセッサ向けマルチバンク構成レジスタファイル

研

究

者

森田 泰弘, 竹村 淳, 藤原 英弘, 深山 正幸, 吉本 雅彦
森田 泰弘, 三上 真司, 藤原 英弘, 宮越 純一, 新居 浩二, 吉
本 雅彦
森田 泰弘, 藤原 英弘, 新居 浩二, 野口 紘希, 川口 博, 吉本

掲載頁
113
119

雅彦

125

吉川 信行, 徳田 勝利, 高橋 好明

128

末吉 徹也, 碧山 賢一, マタウシュ ハンスユルゲン, 小出哲士

129

HIT18051

SFQ/CMOSハイブリッドメモリシステムの試作

吉川 信行, 徳田 勝利, 高橋 好明

134

RO35044

相変化不揮発性メモリの書換え特性評価TEG

泉 貴富, 高田 雅史, 秋田 純一, 北川 章夫

177

RO35044

相変化不揮発性メモリの書換え特性評価TEG

泉 貴富, 高田 雅史, 秋田 純一, 北川 章夫

178

RO35044

CMOS上流設計による各種ディジタル回路の試作

吉川 信行, , , ,, 道江 寛之, 高橋 好明, 朴 煕中181

SFQ/CMOSハイブリッドメモリの試作

吉川 信行, 徳田 勝利, 富田 卓哉, 藤原 完

181上村 一弘, マタウシュ ハンスユルゲン, 小出 哲士

182

RO35044
RO35044

アナログ-デジタル混載回路による2バンク型最小マンハッタン距離検索連
想メモリ

RO35044

8bit×8 SRAM

酒造 正樹, 星野 一憲, 下山 勲

184

RO35055

SFQ/CMOSハイブリッドメモリシステムの2トランジスタセルアレイの試作

吉川 信行, 高橋 好明

208

RO35056

プリチャージ改良による2バンク型最小マンハッタン距離検索連想メモリ

RO35058

CMOSデシメーションフィルタの試作

上村 一弘, 田中 裕己, Md. Ritonga Arifin, マタウシュ
ハンスユルゲン, 小出 哲士

218

吉川 信行, 道江 寛之

232

演算回路(乗算器，除算器など)
ラン名
AS90053

タ

イ

ト

ル

差動対回路に基づく電流モード多値高速乗算器

2-2

MOT042

10進ディジタル回路およびニューロンMOS回路の設計試作

110

MOT042
MOT051

第
２
章
チ
ッ
プ
試
作
報
告

MOT051

MOT051

研究者

北村 健, 白濱 弘勝, 鬼沢 直哉, 望月 明, 羽生 貴弘
波多野 裕, 磯部 圭吾, 小林 潤士, 里中 勝己, 水口 隆太郎,

掲載頁
120

村松 一矢, 山本 毅,

140

オフセット電圧自動補正回路の設計

堀井 信嘉, 松田 敏弘, 岩田 栄之

144

ニューロンＭＯＳ可変論理回路の試作

久津輪 敏郎, 椴山 徹

146

波多野 裕, 鈴木 博也, 森 章紀, 田力 正徳, 芝田 通明, , ,146

波多野 裕, 田力 正徳, 芝田 通明, 鈴木 博也, 森 章紀, , ,146

基本論理ゲート速度評価回路と加算回路、計数回路、メモリレジスタの設計試作
基本論理ゲート速度評価回路と加算回路、計数回路、メモリレジスタの設計試作

MOT051

ウェーブパイプライン方式LFSR

佐久間 玲奈, 深瀬 政秋, 佐藤 友暁

150

MOT051

オフセット電圧自動補正回路の改良

堀井 信嘉, 松田 敏弘, 岩田 栄之

151

RO35044

Mixed-signalメディアン値探索回路

山崎 英男

174

RO35044

LSI設計コンテスト

岩池 彩海, 高田 雅史, 秋田 純一, 北川 章夫

175

RO35044

LSI設計コンテスト

金子 康隆, 高田 雅史, 秋田 純一, 北川 章夫

176

RO35044

LSI設計コンテスト

谷澤 智康, 高田 雅史, 秋田 純一, 北川 章夫

176

RO35044

LSI設計コンテスト

牧野 良成, 高田 雅史, 秋田 純一, 北川 章夫

176

RO35044

LSI設計コンテスト

平木 謙次, 高田 雅史, 秋田 純一, 北川 章夫

177

RO35044

LSI設計コンテスト

米田 智弘, 高田 雅史, 秋田 純一, 北川 章夫

177

RO35044

生体計測用信号処理回路

近藤 洋一郎, 松本 佳宣

186

RO350448bit除算器の試作

堀部 大介, 伊藤 大地, 梶山 太郎, 林 久紘

190

RO35051

CMOSデシメーションフィルタの試作

吉川 信行, 道江 寛之

192

RO35052

CMOSデシメーションフィルタの試作

吉川 信行, 道江 寛之

195

RO35053

低クロック振幅フリップ・フロップとオンチップバックコンバータ用フィルタの評価チップ

鬼塚 浩平, Yazid Muhammad

197

RO35053

CMOSデシメーションフィルタの試作

吉川 信行, 道江 寛之

197

RO35053

静電容量型センサ用容量検出回路

轡田 晃一, 松本 佳宣

198

RO35054

CMOSデシメーションフィルタの試作

吉川 信行, 道江 寛之

204

RO35055

CMOSデシメーションフィルタの試作

吉川 信行, 道江 寛之

209

RO35056

CMOSデシメーションフィルタの試作

吉川 信行, 道江 寛之

218

村松 正吾, 本多 秀章

227

井上 恵介, 八木 哲也

227

RO35057
RO35057

離散ウェーブレット変換ハードウェア実装のためのインプレース演算モ
ジュール
移動方向検出回路

RO35057

最大値検出フィルタチップ

下ノ村 和弘, 八木 哲也

228

RO35058

Mixed-Signalメディアン値探索回路

山崎 英男

230

RO35058

CMOSデシメーションフィルタの試作

吉川 信行, 道江 寛之

233

RO35058

粗粒度再構成可能ハードウェア

木村 晋二, 阿久津 日出美, 土井 伸洋

235

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

藤島 実, 山本 憲, ライ．チ ホン, オンチュ アハメット,
AS90054

無線通信用ＲＦアナログ回路およびＴＥＧの試作

王 寧一, 小林 直樹, ワサンタマーラー バダラワ, 谷本 英

121之, オウ トウ
AS90054

低電力な無線通信向けの送信回路

高宮 真

123

HIT18042

Ｓｅｒｉａｌ ＡＴＡの送受信部、ＦＬＡＳＨ ＡＤコンバータ

横山 晋, 野沢 舞, 村上 友規, 松本 隆, 佐々木 昌浩

127

HIT18042

チップスケールアンテナによるCMOS準ミリ波帯フロントエンドの研究

向井 徹, 佐々木 守

127

HIT18051

Ｓｅｒｉａｌ ＡＴＡの送受信部、ＦＬＡＳＨ ＡＤコンバータ

横山 晋, 野沢 舞, 村上 友規, 松本 隆, 佐々木 昌浩

132

HIT18051

チップスケールアンテナによるCMOS準ミリ波帯フロントエンドの研究

向井 徹, 佐々木 守

134

HIT18051

オンチップ・アンテナ一体型UWBパルス生成器

原田 典浩, Kulkarni Vishal, Muqsith Muhammad

135

動的再構成可能RF回路向け要素回路、受動素子および高速信号伝送線路評伊藤 雄作, 川添 大輔, 木村 実人, 菅原 弘雄, 岡田 健一, 益

価用線路

一哉

136
138

HIT18051
HIT18051

高周波アナログ特性モデリング用素子TEG

石原 昇

HIT18051

高周波パワーアンプ用基本回路TEG

石原 昇

138

HIT18051

多段リミッタアンプ構成による高速イコライザ回路TEG

石原 昇, 阿久津 正彦, 弓仲 康史

139

MT18051

1Tb/s 3W 三次元積層チップ間誘導結合トランシーバ

三浦 典之, 黒田 忠広

154

MT18051

1Tb/s 3W 三次元積層チップ間誘導結合トランシーバ

三浦 典之, 黒田 忠広

154佐々木 守, 有薗 大介

155

2-2
111

MT18052

スパイラルインダクタのカップリングによるチップ間無線インターコネク
トLSI

MT18052

スパイラルインダクタ対の電磁結合による無線シリアル伝送LSI

佐々木 守, 閻 彬

155

MT18052

誘導結合トランシーバ用低電力送信回路

井上 眞梨, 黒田 忠広

156

MT18053

高速VCSELレーザドライバ回路

リー タックヤン, 松岡 俊匡, 谷口 研二

157

MT18053

チップ間無線電力伝送

Yuan Yuxiang

157

MT18053

再構成可能CMOS無線回路

MT18053

広帯域アナログ複素係数フィルタ

MT25052

1:8CMOSデマルチプレクサの試作

MT25054
OKI0503

低電圧動作低雑音増幅器の設計

OKI0503

無線LAN受信機用のミキサ及びVCOの設計

OKI0509

無線受信機の要素回路の設計

山内 拓弥, 菅原 弘雄, 川添 大輔, 伊藤 雄作, 伊藤 猛, 岡田
健一, 益 一哉

157

谷本 洋, 矢舗 誠, 田邊 寛朗, 柳沢 英人

158

姚 崢山, 金 奎哲, 田中 智之, 王 軍, 井田 司, 上田 啓介, 松
岡 俊匡, 谷口 研二

160

松本 陽史, 小嶋 浩嗣, 上田 義勝

162

木原 崇雄, 金 奎哲, 松岡 俊匡, 谷口 研二

168

金 奎哲, 村上 豊生, 上田 啓介, 後藤 克, 木原 崇雄, 松岡
俊匡, 谷口 研二,
木原 崇雄, 後藤 克, 陳 炳宏, 金 奎哲, 松岡 俊匡, 谷口 研
二

168

171

RO35044

人体内外通信 in-vivoチップ

山田 智浩, 岡田 健一, 益 一哉

186

RO35044

超多重RFID向けトランスポンダ実験チップ

福水 洋平, 永田 真

188

RO35053

光通信用信号処理回路

赤松 大生, 松本 佳宣

198

RO35054

光素子駆動回路

宮原 晋平, 青野 聖, 松本 佳宣

206

RO35056

スーパーヘテロダイン方式のAMラジオ受信機の試作(1)丹野 哲宏, 高橋 慶太, 福田 和典, 平岡 直洋, 兵庫 明, 関根
慶太郎

216

第
２
章
チ
ッ
プ
試
作
報
告

2-2
112

第
２
章
チ
ッ
プ
試
作
報
告

RO35056

スーパーヘテロダイン方式のAMラジオ受信機の試作(2)RO35056

ストレート方式のAMラジオ受信機の試作

松野 隼也, 冨岡 勉, 服部 幸男, 脇 直也, 兵庫 明, 関根 慶太郎
金山 尚徳, 玉村 淳, 皆木 信二, 山口 敏幸, 兵庫 明, 関根

217

慶太郎

217

RO35056

非接触I/O評価用テストLSI

山内 秀晃, 梶原 し乃, 中村 和之

222

RO35058

チップ間ワイヤレス電源伝送回路とインダクタ測定用TEG

鬼塚 浩平, 石田 将也, 桜井 貴康

231

2.

3

各チップの詳細
平成16年度第2回ASPLA CMOS 90nm試作（ AS90042 ）

消費電力および動作周波数の基板バイアス電圧依存性評価 TEG
金沢大学工学部

川上 健太郎, 金森 美和子, 森田 泰弘, 竹村 淳, 深山 正幸

神戸大学工学部

藤原 英弘, 吉本 雅彦

概要：サブ 100nm 時代の CMOS LSI でディジタル回路を設計する上でリーク電流による消費電力を考慮した低消費電力設計は必要不可欠である．本チップではリーク電流，消費電力，動作周波数のそれぞれについて基板バイアス電圧依存性を測定するために 64 ビット
ALU TEG，インバータチェーン TEG，nMOS，pMOS トランジスタ TEG を実装した．
64 ビット ALU は Aspla より提供されたスタンダードセルを nMOS，pMOS とも独立に基板バイアス電圧を印加できるよう改修し，論理合成/自動配置配線により設計した．入出力
ピンの制約から，64 ビット ALU への入力はチップ内に実装した LFSR により供給することとした．その他の TEG はカスタムで設計を行い，すべて nMOS，pMOS とも独立に基板
バイアス電圧を印加できる設計とした．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：10,000 以上，100,000 未満

試作ラン：

チップ種別：TEG（特性評価回路など）

90-nm 512-kb シングルポート SRAM の試作
金沢大学大学院自然科学研究科

森田 泰弘, 竹村 淳

神戸大学大学院自然科学研究科

藤原 英弘

金沢大学自然計測応用研究センター
神戸大学工学部

深山 正幸

吉本 雅彦

概要：90-nm 512-Kb シングルポート SRAM を試作した．トランジスタ数は約 315 万であり，フルカスタムで設計を行った．サブ 100nm 世代の SRAM では非選択セルに流れるリーク電流が低消費電力化を阻害する要因となる．そこで，本 TEG ではリーク電流を動的電圧制御で削減することを想定し，リーク電流の電源電圧，基板バイアス電圧依存性を実測する．モジュール（アドレスバッファ，デコーダ，SRAM セル，プリチャージ回路，セン
スアンプ/書込み回路など）ごとに電源電圧，基板バイアス電圧を外部から入力すること
で，各モジュール独立に消費電力を測定可能である．SRAM セルに対してはグランド電位を外部から制御可能な構成とした．また，本 SRAM はアクセスタイム（最大動作周波数），動作時の消費電力の電源電圧，基板バ
イアス電圧依存性を測定可能である．シミュレーションでは電源電圧 1.0V，基板バイアス電圧 0V で最大動作周波数 276MHz，充放
電電力 17.34mW（毎サイクルアクセス時），リーク電力 2.58mW を確認した．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：メモリ

2-3
113

第
２
章
チ
ッ
プ
試
作
報
告

平成17年度第1回ASPLA CMOS 90nm試作（ AS90051 ）

低電圧動作・高精度温度センサ, オンチップオシロスコープのための要素回
路
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

佐々木 昌浩, 池田 誠, 浅田 邦博

飯塚 哲也

概要：本チップは, 大きく分けて 2 つの回路ブロックからなっている. 第一の要素は, オン
チップ温度計測・管理システムを実現するための低電圧動作・高精度温度センサである. 第二の要素は, オンチップオシロスコープのための要素回路としてのタイミング信号生成回路と参照電圧信号生成回路である. 提案した 4 トランジスタ型温度センサは極めて小面積（11.6×4.1um2）であり, 測定の結果, センサの精度は電源電圧 1V 以下, 50～125℃の範囲において, 曲線キャリブレーションやダイナミックオフセットキャンセル手法ではなく,より簡易な方法である 2 点間キャリブレーションから得られた線形な特性を用いた場合でも－1.0～+0.8℃程度に抑えることが出来た. また, この時の消費電力は 25mW であった.
実装した参照タイミング信号生成回路の測定結果から信号間隔約 190psec の立ち上がり信号を生成できることが確認された. また参
照電圧生成回路についても測定によりシミュレーションと同様の動作を確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 xCalibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）RF 回路用モデルのための伝送線路およびインダクタの TEG
東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実, 山本 憲, ライ チーホン, 王 寧一, 小林 直樹

谷本 英之, 本良 瑞樹

概要：高周波においては表皮効果や基板損失などの影響により素子特性が悪化することが知られているが，回路を設計する上で大きな問題となる．本試作では回路を設計するときに使用するデバイスモデルを構築するため多数の TEG を試作した．試作したデバイスは伝送線路やインダクタである．得られたデバイスモデルは回路を設計するときの指標として用いていく．他にもインダクタの Q 値を向上するための TEG を試作した．インダクタのQ 値はインダクタの抵抗により悪化するが，本試作では配線抵抗を効率的に削減し Q 値を向上させる構造について検討を行った．

2-3
114

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：

TEG（特性評価回路など）

遅延・電力のばらつき測定用 TEG チップ
九州大学大学院システム情報科学府
西安工科大学Yang Yuan

九州大学工学部

山口 聖貴

九州大学システム LSI 研究センター

坂本 良太, 石田 誠, 樽見 幸祐

室山 真徳

九州大学大学院システム情報科学研究院

黒木 幸令, 安浦 寛人

概要：1）遅延および電力を測定してばらつきの特性をみるために 199 段のリングオシレー
タを 63 個並列接続したものを設計した. 段数と面積による影響を調べるため段数およびとトランジスタの幅が 2 倍および 4 倍の回路も用意した. 3 段のリングオシレータを分周した回路も設計している. 測定の結果, 段数が多い場合リーク電力のばらつきが大きく, 動作時の電力のばらつきは主に周波数のばらつきに起因することが分かった. 2）ゲート遅延ばら
つきをデジタル値で出す回路を設計した. 200 段のリングオシレータを 64 並列用意し, 最終段の出力をフリップフロップ（ＦＦ）で取り込む. ＶＣＯの出力をＦＦのクロックとして用いて取り込むタイミングを細かく制御
し, 遅延のばらつきを測定可能としている.

参考文献：山口, Yang, 樽見, 坂本, 室山, 石原, 安浦, "90nmCMOS 回路における遅延及び電力ばらつきの実測", pp.S-23-24, 電子
情報通信学会 2006 年総合大会（2006）

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 xCalibre
ど）

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路な10bit 500MHz パイプライン型 A/D 変換器のステージ回路動作検証
東京工業大学大学院理工学研究科

宮原 正也

概要：90nm の微細・低電圧 CMOS プロセスを用いて分解能 10bit, 変換周波数 500MHz,
消費電力 50mW 程度を目標としたパイプライン型 A/D 変換器のステージ回路の動作検証を行うために試作を行った. オペアンプ, 容量, スイッチ, コンパレータ回路で構成されたパイプライン型 A/D 変換器のステージ回路及びブートストラップスイッチを用いた S/H 回路を搭載し, デコードロジック, リファレンス電圧, クロックは外部に設けることとした. 微
細化プロセスを用いることで低消費電力かつ高速動作が可能な ADC が実現可能であるが,その反面低電源電圧動作であるため信号振幅の確保が難しくアナログ回路の設計をより困難なものとしている. さらに微細化プロセスではドレイン－ソースコンダクタンス gds が大きくオペアンプなどの増幅器を構成したときに利得が得にくいという問題点がある. オペア
ンプ回路はパイプライン型 A/D 変換器を構成する上で最も重要な回路ブロックの一つであり, 微細化プロセスを用いるためにはこれらの問題を回路構成の工夫によって回避しなければならない. 本試作では新しいオペアン
プ回路構成を用いることでこれらの問題を解決している.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高速・高精度パイプライン ADC ディジタル部
東京工業大学大学院理工学研究科

倉持 泰秀, 倉科 隆

概要：移動体通信システムや画像処理システムの高速化に伴い, これに用いられるパイプラ
イン型 A/D 変換器の更なる高性能化と低電力化が必要とされている. そこで本チップでは
高速・高精度パイプライン ADC のディジタル部の設計を行った. 高速・高精度パイプライ
ン ADC はタイミング精度の要求が厳しく，高精度なタイミング発生器が必要である. このADC を高速・高精度動作させるために必要なタイミング発生器の精度を評価することを目的とする. 本回路は遅延回路・加算回路・LVDS ドライバ・クロック分配器・クロックドラ
イバ・タイミング発生器から構成される. クロック部に遅延量制御機能を付加することで，所望のタイミングを生成することを可能とした. また，LVDS ドライバを用いることで，超高速データ・クロックのモニタが可能である. さらにディジタルノイズ低減のために，
LVDS ドライバに振幅制御機能を付加した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
115

第
２
章

超高速 ΣΔ 変調器の試作
東京工業大学大学院理工学研究科

チ
ッ
プ
試
作
報
告

馬上 崇, Win Chaivipas, 宮原 正也

概要：近年のワイヤレスシステムの多様化に伴い, パラメータ・構造の可変化により同一の回路で各規格に対応することが求められている. この際用いられる ADC にもパラメータ・構造の可変化が求められる. その中で ΣΔ 型ＡＤ変換器は無線規格に合わせたパラメータや構造の可変化が比較的容易である. しかし, 信号帯域とダイナミックレンジのトレードオフ
から適用範囲が限られてしまう. そこで適用範囲を広げるために微細プロセスによる高速動作を目指したのが今回の試作である. 目標仕様を帯域 10MHz,サンプリング周波数 640MHz（オーバーサンプリング率 32）, SNDR80dB に設定し, トップダウン設計を行った. フィ
ルタはスイッチトキャパシタ積分器を組み合わせ, ゼロ点生成用のフィードバックループを設けた 5 次のフィードフォワード型構成とした. また, 積分器内のオペアンプは低電圧動作のため電流源を省略したスーパーカスコード構成のものを用いた. 量子化器は 4bit の並列型で, 低電力の比較器を用いて構成した. 本試作チップは現在評価準備中である.

参考文献：Pio Balmelli, "Broadband Sigma-Delta A/D Converters," Swiss Federal
設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）超高速並列型ＡＤ変換器の開発
東京工業大学大学院理工学研究科

池田 裕介

概要：近年, デジタル情報家電等の開発が益々盛んになっている. これらのデジタル機器
は, 高機能化が進むにつれて扱うデータ量も多くなり, ＡＤ変換器には更なる高速化が求められている. そこで, 本研究ではＡＳＰＬＡ90ｎｍＣＭＯＳプロセスを用いて分解能 6ｂｉｔ, 変換周波数 2ＧＨｚの並列型ＡＤ変換器の設計を行った. 並列型ＡＤ変換器の精度は,比較器, または前段増幅器のトランジスタミスマッチによるオフセットによって悪化する.
オフセットを小さくするには比較器や前段増幅器の面積を大きくしなければならず, それに
より帯域は低下し, 消費電力は増加してしまう. この問題を解決するために, 容量によるオ
フセットキャンセル回路を用いた. この回路によってオフセットを除去し, 比較器や前段増
幅器を小さく設計することができる. また, オフセットキャンセル容量を補間に用いることによって低消費電力化も同時に実現している. 現在試作チップの評価準備中である.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

iPAD プラットフォーム用 CPU, メモリおよび周辺回路の試作
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

鄭若彤, 池田 誠, 浅田 邦博

吉田 浩章

概要：チップ測定の利便性を向上する目的で iPAD プラットフォームの研究を行った. 最終
結果として, iPAD 用 CPU, RS-232C シリアル通信回路, BIOS を実装した ROM, データメ
モリ用 RAM, バウンダリスキャン用デコーダ回路をまとめたチップを ASPLA 90nm プロ
セスで試作した. 納品したチップをロジックテスタと検証ボード両方による測定し, 正しい動作を確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Virtuoso，Synopsys 社 Design Compiler，Astro，Mentor 社 Calibre

トランジスタ数：10,000 以

上，100,000 未満

チップ種別：マイクロプロ

セッサ

2-3
116

第
２
章
チ
ッ
プ
試
作
報
告

トランジスタ数：1,000 以上，試作ラン：ASPLA 90nm 2.5mm x 2.5mm

平成17年度第2回ASPLA CMOS 90nm試作（ AS90052 ）

90nm 世代のシグナル・パワーインテグリティおよびばらつき評価チップ
東京大学国際・産学共同研究センター

稲垣 賢一, ダナルドノ ドゥイ

アントノ,

皆川 拓也, 桜井 貴康
概要：近年の集積回路の微細化, 高速化および低電圧化に伴い, 電源に発生するノイズによる信頼性の劣化およびしきい値ばらつきは深刻な問題となっている.

LSI が動作した際に電源配線に発生するノイズ波形を測定することができれば有力な手がかりとなる. そこで,時間分解能可変かつ最高時間分解能 2.5ps をもつオンチップサンプリングオシロスコープを試作した. 測定の結果, いくつかの被測定線路から振動的な信号波形を観測することができ, 配線特性の抽出も可能となった.

また, チップ内, チップ間を問わずばらつきを抑制する技術が求められているため, まず VTH がどのようにばらついているかを調査する必要があり, 実際にチップを作成した. 被測定トランジスタはゲート幅 0.2μm, 及び 1.0μ m のnMOS および pMOS のトランジスタを各 1650 個である. 現在全トランジスタのしきい値
電圧を測定中であり, ばらつきの周期性を確認する.

参考文献：K.Inagaki, et al., “A 1-ps resolution on-chip sampling oscilloscope with 64:1 tunable sampling range based on
ramp waveform division scheme,” Symp. on VLSI circ., 2006

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 xCalibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

チップ種別：TEG（特性評価回路な

ど）

2-3
117

第
２
章
チ
ッ
プ
試
作
報
告

平成17年度第3回ASPLA CMOS 90nm試作（ AS90053 ）

ミリ波帯で動作する無線通信回路の作製
東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実, 山本 憲, ライ チーホン, 王 寧一, 小林 直樹

谷本 英之, 本良 瑞樹

概要：ミリ波で動作する無線通信回路, およびＰＬＬ, 周波数分周器, ミキサ, マッチング
回路, フィルタ, 伝送線路といった, 各ブロックのＴＥＧについて試作を行った. ＰＬＬ, 周
波数分周器の試作目的は, 60ＧＨｚ帯無線通信回路での利用である. 周波数分周期は 60～70
ＧＨｚで動作し, 発表されているものに対して 1／3 程度の消費電力を実現することができた. マッチング回路は, 高周波動作において高いＱ値が見込まれるオンチップ伝送線路を利用することによって, 高速動作を目指した. フィルタの試作目的は, 平面回路的解析に基づくバンドパスフィルタや共振器の設計である. 信号周波数が高くなるにつれて信号波長は短くなるので, オンチップでの平面回路の可能性の検討を行った. 伝送線路の試作目的は, 波
長短縮技術を利用し, 面積効率を向上させる伝送線路構造の検討である. また, Ｑ値の向上を目的とした様々な構造についても提案し, 試作を行った.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ASPLA 90nm 5.0mm x 2.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

実時間画像認識システムのための特徴ベクトル抽出プロセッサ東京大学大学院工学系研究科

山崎 英男, 黄 世燕

東京大学大学院新領域創成科学研究科

Oztruk Ovgu

概要：本研究室では, 連想プロセッサをベースとした実時間画像認識 VLSI システム構築の研究を進めている. このシステムのボトルネックは, 画像から特徴を抽出し, ベクトルに変換する処理である. 画像の方向性エッジを検出し, その空間ヒストグラムで特徴ベクトルを構成する PPED アルゴリズムは本研究室で開発したオリジナルな手法であり, 手書きパタ
ーン認識, 医用 X 線写真解析, 顔検出等への応用で極めて有効であることを実証している.
［ 1 ］ 本試作の目的は, この PPED ベクトルを実時間で生成可能なプロセッサの開発である. 既にプロトタイプの特徴ベクトル生成プロセッサを開発し, 試作チップの動作を確認している. 本設計では, エッジ情報をメモリにキャッシュする機能を新たに追加し, 高解像度
画像のあらゆる領域の特徴ベクトルを高速に生成可能となる仕様とした. なお本試作では,

2-3
118

第
２
章
チ
ッ
プ
試
作
報
告

SRAM マクロの電源配線の短絡により, 動作を確認することはできなかった.

参考文献：［ 1 ］ M. Yagi and T. Shibata, "An Image Representation Algorithm Compatible to Neural-Associative-Processor-Based Hardware Recognition Systems," Trans. Neural Networks, vol. 14, no. 5, pp. 1144-1161, Sep. 2003.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，Avanti 社

Star-HSPICE

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 2.5mm

チッ

プ種別：アナログ/デジタル信号処理プロセッサ

ばらつきを利用して速度と歩留まりを向上させる FPGA京都大学情報学研究科
京都大学工学部

小林 和淑, 小谷 学, 香月 和也, 小野寺 秀俊

尾形 幸亮

概要：昨年度は, ばらつきの測定のみが目的であった LUT アレイの試作を行なった. 今年
度はそれを一歩進めて, 測定機能ならびに再構成機能を持った完全な FPGA の LSI の試作を行なった. 入れ替え可能な複数の信号伝搬パスを FPGA 内に構成し, ばらつきの測定結果を用いた再構成を実際に行ない, 4%程度の速度向上効果を実測により確認した. ばらつき
は, FPGA の再構成機能を用いてリングオシレータを構成し, その発振周波数により測定を行なう.

参考文献：［ 1 ］小谷, 香月, 尾形, 小林, 小野寺, "ばらつきを利用し補償するための再構成
可能回路", pp.49-54, VLD-2005-130, 信学技法（VLSI 設計技術） （2006）

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 xCalibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：ニューテクノロジ

オンチップ VCO 回路における位相ノイズ低減手法の確立
中央大学理工学部

原 康之, 杉本 泰博

概要：VCO（電圧制御発振器）の位相ノイズを低減する手法には, 1．発振のパワーを増大する方法, 2．共振回路のＱ値を上げる方法, の 2 通りがある. 昨今のように低電源電圧環境下においては 1．項の方法には限界があると思えるので, 2．項の方法が何とか実現できないかと考えた. この方法として, チップ上のインダクタによりトランスを構成し, 電流帰還を 2 次側コイルに施す事により, 1 次側コイルの Q 値を上げる方法が考えられる. しかし本手法が位相ノイズ低減に真に有効な手段であるかどうかの確認が成されているとは言い難
い. そこで我々は, 本手法を適用した VCO 回路を提案し, 90n チップを試作し, 従来回路との位相ノイズ特性の比較を行なった. 今回の実験では大いに有効である事がうかがわれたのであるが, 本手法が真に有効であるかどうかの判断は, さらに理論的な詰めを行なってからの事になると思われる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Cadence 社 Spectre

トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

低消費電力 RF フロントエンド内蔵センサノード
金沢大学大学院自然科学研究科

三上 真司

神戸大学大学院自然科学研究科

竹内 隆

神戸大学工学部

吉本 雅彦

概要：90nm プロセスを利用した高集積, 低電力センサネットワーク向けセンサノードの実現に向け, RF 回路の TEG 設計, 試作, 評価を行った. 試作した TEG は RF 送信機と受信機であり, ターゲット周波数は 13.56MHz, 消費電力 1mW, データレート 100kbps を目標とした. 変調方式は低消費電力化のために OOK を採用した. 本 TEG は試作完了後の評価で全く動作しなかった. この原因として, 性能劣化を防ぐために外付け素子を取り付けるピンに
ESD 保護回路を挿入しなかったことが考えられる. このためチップ評価時に半田付けを行った際に ESD 破壊が発生したものと思われる（各回路の外付け素子を取り付ける端子の
I-V 特性が ohmic であることを確認した）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
119

動的電圧制御環境下における低電圧動作 90-nm 64-kb SRAM
金沢大学大学院自然科学研究科

森田 泰弘, 三上 真司

神戸大学大学院自然科学研究科

藤原 英弘, 宮越 純一, 新居 浩二

神戸大学工学部

吉本 雅彦

概要：メモリセルに対する最適動作電圧制御手法を実装した 90-nm 64-kb SRAM を試作した．LSI の消費電力を削減する手法として DVS（Dynamic Voltage Scaling）が知られている．しかしながら，微細化に伴うしきい値電圧のばらつきの増大により，メモリセルの動作マージンが劣化し，SRAM が低電圧で動作せず，DVS による電圧制御範囲が狭まることが懸念される．本 SRAM で実装した最適電圧制御手法では，メモリセルの電源電圧，ワード線電圧，ビット線電圧，pMOS 負荷トランジスタの基板バイアス電圧を読出し/書込み
動作に応じて制御し，メモリセルの動作マージンを改善する．測定の結果，最適電圧制御
手法により最低動作電圧が 0.55V から 0.3V に低下し，DVS により動作周波数 100MHz における消費電力を 30%削減することを実証した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：メモリ

第
２
章
チ
ッ
プ
試
作
報
告

差動対回路に基づく電流モード多値高速乗算器
東北大学電気通信研究所

北村 健, 白濱 弘勝, 鬼沢 直哉, 望月 明, 羽生 貴弘

概要：差動対回路および電流モード多値集積回路技術を活用した高速 54 ビット乗算器を試作した．Signed-Digit 数系を活用した 5 値電流モード高速 Booth リコーダ，加算器ツリー
削減のための部分積生成器，2 進 Signed-Digit 数加算器に基づく加算器ツリー，差動対回路に基づく Signed-Digit 数系から Binary 数系に変換する高速桁上伝播加算器を構成した．また，ダイナミック論理を活用したラッチを活用することで 4～5 段パイプライン構造を実現し，動作周波数において，10GHｚ程度を目標とした．高速テストを可能にするために入出力にはバウンダリスキャンを配置した．テストの結果，製作した回路において最も重要な配線のひとつであるスレッショルドラインの配線に誤りが見つかったため回路の正常な動作は確認できなかった．そのため，問題点を修正し 2005 年 11 月試作により動作を確
認済．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

2-3
120

第
２
章
チ
ッ
プ
試
作
報
告

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：演算回路（乗算器，除算器など）

平成17年度第4回ASPLA CMOS 90nm試作（ AS90054 ）3 相式伝送インターフェイス
東京大学工学系研究科
東京大学 VDEC

曺 溶成, 池田 誠, 浅田 邦博

佐々木 昌浩

概要：プロセス技術の微細化に伴い, チップ内部では高速な電流の変化が起こり, 以前には無視することができたインダクタンス効果により発生する電磁場が, 信号の遅延, 信号の信頼性に悪影響を及ぼす. また, 以前には相対的に小さかった配線遅延も VLSI の性能に大きく影響するようになり, 近年のプロセス技術では同じクロック信号源を用いてグローバル同期信号を高速伝送することは難しくなってきている. そのため, ローカルモジュールを高速クロックで駆動させて, その間のデータ伝送を非同期的に行う方式（GALS :Globally
Asynchronous Locally Synchronous）が有望視されている. それで GALS システムに適合し, 低 EMI を実現する 3 相式伝送方式［ 1 ］の回路の考案し, そのインターフェイスを試作した.

参考文献：［ 1 ］NanLi,Makoto Ikeda,Kunihiro Asada,"Analysis of Low Noise Three-Phase Aysnchronous Data Transmission",Proc of ESSCIRC,2005

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

無線通信用ＲＦアナログ回路およびＴＥＧの試作
東京大学新領域創成科学研究科

藤島 実, 山本 憲, ライ．チ ホン,
オンチュ アハメット, 王 寧一, 小林 直樹,
ワサンタマーラー バダラワ

東京大学工学系研究科
東京大学工学部

谷本 英之

オウ トウ

概要：60ＧＨｚで動作を目的としたＰＬＬとミクサーを試作しました. 無線通信向けのミリ波パルス発生器を設計しました. パルス発生器はミリ波帯で動作していることが確認することができました. ＭＯＳトランジスターの寄生容量等より正確に見積もるためのＴＥＧを試作しました. ＭＯＳトランジスターのＴＥＧからは以前の試作と比べますと, 良い特性を得2-3ることができました.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM な

ど）

第
２
章

OFDM 方式無線通信ベースバンド処理回路
北海道大学大学院情報科学研究科

チ
ッ
プ
試
作
報
告

吉澤 真吾, 宮永 喜一

概要：次世代の情報家電や小型モバイル機器にはメディア処理とともに通信処理が不可欠なものであり，高速大容量のデータ伝送が可能な通信システムの実現が期待されている．
現在，無線通信では IEEE802.11a/g 無線 LAN に代表されるよう最大 54Mbps の伝送速度を有するシステムが製品化されているが，有線通信では既に数百 Mbps 以上の伝送速度を持つシステムが利用されているので，現行の伝送速度が充分であるとは言い難い．我々の研究グループでは次世代の無線通信システムの実現を目的として，最大伝送速度
600Mbps を有する MIMO-OFDM 方式無線 LAN の規格及びシステムを提案し，LSI 設計を行っている．本試作では，OFDM 方式無線通信ベースバンド処理回路において演算処理量の多い，FFT/IFFT 処理に対して専用アーキテクチャを設計し，スタンダードセルベースでの実装を行った．ベースバンド処理回路全体で 300 万ゲート規模を想定しているので，今回は一部のみの実装となった．システム全体の実装が目標であるので，今後は試作面積の拡大を検討している

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 xCalibre
信号処理プロセッサ

トランジスタ数：100,000 以上

121

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ/デジタル

90nm 世代のシグナル・パワーインテグリティ評価チップ
東京大学国際・産学共同研究センター

稲垣 賢一, ダナルドノ ドゥイ

アントノ,

高宮 真, 桜井 貴康
概要：近年の集積回路の微細化, 高速化および低電圧化に伴い, 電源に発生するノイズによる信頼性の劣化が深刻な問題となっている. 従来の EDA ツールを用いた電源設計においては LSI の動作状況に依存して起こる動的 IR ドロップの評価は十分に行われておらず,
LSI が動作した際に電源配線に発生するノイズ波形を測定することができれば有力な手がかりとなる.

そこで, 本チップには 36 種類の被測定線路上に発生するノイズを観測でき,

時間分解能可変かつ最高時間分解能 1ps をもつオンチップサンプリングオシロスコープを試作した. チップ上に 0.14mm2 のタイミング生成ブロックを一つ配置しタイミングをチッ
プ全体に分配する. 一つ当たり 64x35um のサンプリングヘッドをチップ内の測定箇所に配置した.

測定の結果, 20 以上の被測定線路から振動的な信号波形を観測することができた. 本結果より 90nm 世代の LSI における電源ノイズの評価, 配線特性の抽出が可能となった.

参考文献：K.Inagaki, et al., “A 1-ps resolution on-chip sampling oscilloscope with 64:1 tunable sampling range based on
ramp waveform division scheme,” Symp. on VLSI circ., 2006

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 xCalibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

チップ種別：TEG（特性評価回路など）オンチップ差動伝送線路の評価
東京工業大学統合研究院

伊藤 浩之, 杉田 英之, 清田 淳紀, 岡田 健一, 益 一哉

概要：高性能 LSI のクロック周波数は GHz 帯に達し, 長距離配線長は cm オーダーとなっている. このため, 信号波長が長距離配線の長さと同じオーダーとなり, 信号に波としての性質が顕著に表れている. また, 信号周波数の増加に伴い, LSI 設計において配線のインダ
クタンスが無視できなくなっている. つまり, 長距離配線を RC 集中定数回路として設計することが原理的に困難となっており, 伝送線路として設計する必要性が生じている. 周波数領域で差動伝送線路を評価し, LSI 内の長距離配線に適した配線構造を提案した. 伝送線路
は差動方式とすることにより, クロストークに強く, また, 小振幅伝送により, 低消費電力化が可能である. ドライバ, レシーバ共に差動増幅回路とし, 線路構造はコプレーナ型の差動伝送線路とした. シミュレーション結果より, 12Gbps のデジタル信号を消費電力
4.5mW で 1cm 伝送できることを確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，
2-3

Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

122

第
２
章
チ
ッ
プ
試
作
報
告

電源雑音によるデジタル信号の遅延変動評価用 LSI
神戸大学工学部

深澤 光弥, 永田 真

概要：デジタル回路の電源／グラウンド雑音に起因する回路内の信号遅延変動を実測，評価するためのチップを試作した．テスト回路は雑音源としてインバータアレイを FF 間に挿入したシフトレジスタと, 信号遅延の被測定回路となるシフトレジスタのアレイ構成となっている．SF+LC 型波形検出回路を用いて電源／グラウンド／基板雑音の測定，さらにデジ
タル信号波形の評価を行う［ 1 ］．これまでに評価用の環境構築を完了し，チップの正常動作は確認済みである．現在では，回路の基本特性を評価すると共に，様々な動作条件での電源／グラウンド雑音とデジタル信号波形の実測，評価を行っている．

参考文献：［ 1 ］ M. Fukazawa, M. Nagata, "Measurements of Digital Signal Delay
Variation Due to Dynamic Power Supply Noise," pp. 165-169, Proc. IEEE Asian Solid-State Circuits Conf, 2005.

設計期間：1 人月以上，2 人月未満 設計ツール：SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre載

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナデジ混

非同期データ転送に基づく LDPC デコーダチップ
東北大学電気通信研究所

鬼沢 直哉, 北村 健, 白濱 弘勝, 望月 明, 羽生 貴弘

概要：誤り訂正符号の一つである LDPC 符号の復号器である LDPC デコーダは, 演算ノード間の配線が非常に多くばらついていることからクロックスキューの問題が顕著になり高速化が困難となっている. 本研究グループでは送信側と受信側で行われるハンドシェイク通信を，適切な符号化に基づき電流モードを用いて制御信号を多重化させることで，実質片道の配線遅延で非同期データ転送を可能とする方式を提案してきた．このチップでは，LDPC デコーダにおけるノード間データ転送に提案の非同期データ転送を活用することで,最悪遅延に依らずクロックスキューフリーな LDPC デコーダ回路の制御回路を試作した.
制御回路の内部動作確認のために, 出力を MUX に接続することで制御信号の切替により,すべての内部信号を可観測にした. チップの動作確認については現在進行中である.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チッ

プ種別：ニューテクノロジ

電源ノイズ波形ならびに遅延変動測定 TEG
大阪大学大学院情報科学研究科

小笠原 泰弘, 橋本 昌宜, 尾上 孝雄

概要：本チップは電源・グラウンド線ノイズの波形, およびノイズによるゲート遅延の変動を測定することを目的とする. 1.5mm×1.0mm の領域にグリッド状の電源網を配線し, 内部には動作の制御可能なノイズ発生回路を配置して, 電源ノイズを発生させる. ノイズ発生
回路は PLL で生成されるクロックを入力信号として動作し, 動作するゲートの段数を制御することにより, ノイズの発生する時間を調節することができる. 回路内に配置したリング
オシレータの周期から, 電源ノイズによりゲート遅延が最大約 6 倍に増加する結果が得られた. さらに, PLL の動作周波数を上昇させると電源ノイズの影響が顕著となる傾向や, 電源
ノイズの発生源から遠ざかるに従い, 電源ノイズの影響が小さくなる傾向が観測された. また, 電源, グラウンド線の波形を外部から観測するため, 電源グリッドには 200 個のパッドを接続した. 引き続き測定を進める予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Mentor 社 Modelsim，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
2.5mm x 2.5mm

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm

チップ種別：TEG（特性評価回路など）

2-3
123

第
２
章

低電力な無線通信向けの送信回路
東京大学大規模集積システム設計教育研究センター

チ
ッ
プ
試
作
報
告

高宮 真

概要：半導体チップが人間の生活環境に分散して大量に存在する「ユビキタスエレクトロニクス」向けの低消費電力な無線通信向け LSI の研究を行っている. 本チップには低電力な無線通信向けの送信回路を搭載した. 出力の電力や波形を広範囲に変化させられる送信回路となっている. 90 nm CMOS プロセスを用いることにより, 出力信号の高周波化と低電力化のメリットはあるが, 出力信号振幅が減少してしまうデメリットもある. この利害得失を見極めるため, 本送信回路にアンテナを接続し, 電波伝送実験を行った. 受信波形の評価は,オシロスコープとスペクトラムアナライザで行った. これにより, 無線通信向け LSI の消費電力を低減するのに最適化な送信回路の構成とパラメータを実験により見いだすことができた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre
種別：通信（RF 回路，ATM など）

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 5.0mm x 2.5mm

チップ平成17年度第6回ASPLA CMOS 90nm試作（ AS90056 ）京都大学情報学研究科
京都大学工学部

土谷 亮, 濱田 隆行, 上村 晋一朗, 小野寺 秀俊

久保木 猛

概要：本チップでは，チップ内において長さ 3mm の配線上で 20Gbps の高速信号伝送を行なうための回路を設計した．理論的検討から，チップ内高速信号伝送の性能ボトルネック
は長距離配線を駆動するドライバにあると考えられており，本試作ではドライバ回路に注力して設計を行なった．ドライバ回路は CML バッファのカスケードとなっており，信号伝
搬遅延を最小にする設計と，帯域が最大となる設計の 2 種類を試作した．測定はオンウェ
ハで行ない，RF プローブからドライバ入力に信号を入力し，レシーバ出力は出力バッファ
を介して出力され，オシロスコープで波形を観測する．また，今回は信号伝送系には接続されていないが，チップ上で高速シリアル伝送を行なうためにはシリアライザ/デシリアラ
イザやクロックデータリカバリなどの回路も必要となる．今回はそれらの回路の要素回路である PLL，VCO，CML Divider についても設計し，評価を行なっている．現在，各要素回路の測定を行なっており，それらの動作を確認した後に信号伝送実験を行なう予定である．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100 以上，1,000 未満

試作ラン：ASPLA 90nm 5.0mm x 2.5mm

チップ種別：TEG（特性評価回路など）

電圧モード A/D 変換器に用いる高精度スイッチの試作
中央大学理工学研究科
中央大学理工学部

櫻井 宏樹, 田中 滋人, 恩田 智之
杉本 泰博, 高橋 俊彦

概要：電圧モードパイプライン型 A/D 変換器ではサンプルモードにおいてキャパシタに入力信号をサンプリングし, ホールドモードでその値を保持し出力する. ここで用いられるス
イッチには, 歪み無く信号を伝達することが要求されるが, スイッチのオン抵抗が入力信号に依存するという問題がある. 本構成ではスイッチのゲート端子の間に一定の電圧を付加することでオン抵抗の変化を低減している. また, 入力信号に依存してスイッチの閾値電圧が変化してしまうこともひずみの原因となる. 閾値電圧の変化は基盤バイアス効果に原因があるため, 通常用いられる NMOS トランジスタスイッチではなく, PMOS トランジスタス

2-3
124

第
２
章
チ
ッ
プ
試
作
報
告

イッチを用いた構成としている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre
2.5mm x 2.5mm

トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

誘導結合トランシーバ TEG
慶應義塾大学理工学部

三浦 典之, 黒田 忠広

概要：90nm CMOS において誘導結合トランシーバを設計試作した．これまでに TSMC
0.18um で試作した三次元積層チップ間誘導結合トランシーバは世界最高通信速度（1Tb/s），世界最低電力（3mW/Gb/s），世界最小面積（1mm2/Tb/s）を達成した［ 1 ］．
90nm プロセスにおける配線層数の増加，銅配線による寄生抵抗低減，電源電圧のスケーリングにより，送受信器はさらに低消費電力化できる．また，低消費電力化のためのインダ
クタ形状に関する具体的なアイデアを持っており，これらを適用してさらに送受信器を低消費電力化した．チップにはオンチップで回路の機能および特性を評価するための TEG とインターチップでの通信測定用 TEG が搭載されている．同チップを 180 度回転して積層することでインターチップの通信測定を行うことができる．このとき上側のチップは厚さが10um になるまで研磨処理する．現在チップ評価中であり，機能的な問題がないことは確認できている．

参考文献：［ 1 ］ N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T.
Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State
Circuits Conference （ISSCC’06）, Dig. Tech. Papers, pp. 424-425, Feb. 2006.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トランジ
スタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

動的電圧制御環境下における低電圧動作 90-nm 1-Mb SRAM
金沢大学大学院自然科学研究科

森田 泰弘

神戸大学大学院自然科学研究科

藤原 英弘, 新居 浩二

神戸大学工学部

野口 紘希, 川口 博, 吉本 雅彦

概要：動的電圧制御環境下においてメモリセルの動作マージンを拡大するための最適電圧制御手法 ［ 1 ］の実用化に向け，最適電圧制御手法のほかに self-aligned タイミング調整回路を実装した 90-nm 1-Mb SRAM を試作した．最適電圧制御手法を適用するには，読出し・書込み・非アクセス状態の切り替えにより発生するメモリセルの電源電圧及び制御信号（書込みイネーブル信号，ローカルワード線）の切り替えタイミングの順序を製造ばら
つきや温度，電圧にかかわらず保証し，メモリセルに蓄積されたデータの破壊を防止する必要がある．本 SRAM で実装した self-aligned タイミング調整回路では，ダミーワード線
を使用して制御信号の切り替えタイミングを生成する．

参考文献：［ 1 ］ 森田，藤原，宮越，三上，新居，吉本，"動的電圧制御環境下における低電圧動作 90-nm 64-kb SRAM"，2005 年
VDEC 年報 （2005）．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

チップ種別：メモリ

8-10bit 500M-1GHz パイプライン型 A/D 変換器
東京工業大学大学院理工学研究科

宮原 正也

概要：移動体通信システムや画像処理システムの高速化に伴い, これに用いられるパイプラ
イン型 A/D 変換器の更なる高性能化と低電力化が必要とされている. そこで 90nm の微細・低電圧 CMOS プロセスを用いて分解能 8-10bit, 変換周波数 500M-1GHz, 消費電力
50mW 程度を目標としたパイプライン型 A/D 変換器の試作を行った. オペアンプ, 容量,スイッチ, コンパレータ回路で構成されたパイプライン型 A/D 変換器のステージ回路, ブートストラップスイッチを用いた S/H 回路, デコードロジック, クロック回路（メインク
ロックは外部入力）, LVDS 出力回路を搭載し, リファレンス電圧のみ外部入力とした. パ
イプライン型 A/D 変換器のほとんどの機能を有している. この試作では分解能 8bit, 変換
周波数 1GHｚを基本目標に設定しているが, 10bit 出力まで可能にしており, 変換周波数を遅くすることで 10bit 程度の分解能まで達成できる可能性がある. 回路の工夫点としては,
低電源電圧動作を強いられる中でもオペアンプ回路の信号出力振幅を可能な限り大きくとり, なおかつ微細化プロセスの特長である
高速動作を両立するような新しいオペアンプ回路構成をとっている.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
125

第
２
章
チ
ッ
プ
試
作
報
告

平成16年度第2回日立 CMOS 0.18μm試作（ HIT18042 ）5.8GHzDSRC 用 PLL
東京大学新領域創成科学研究科

山本 憲, 藤島 実

概要：5.8GHz 帯専用狭域通信（Dedicated Short Range Communication：DSRC）用
PLL の試作を行った. DSRC は, 自動車と路側の間を無線通信で結ぶことにより, 有料道路の料金所における料金収受を一旦停車することなく電子的に行うことを可能としたノンス
トップ自動料金支払いシステム（ETC）に用いられている通信方式である. DSRC に割り当てられたチャネルのうち, 5842MHz, 5835MHz, 5805MHz, 5795MHz を, 90MHz の基準信号源を用いて生成する回路である. 本 PLL では, 周波数分周器と周波数シフトを併用することにより, リファレンス周波数の非整数倍の周波数を出力可能とした. また, 周波数分周器には, 低電力動作可能な÷2 分周器のみを用いている. 周波数シフトを行うミキサでは,
リファレンス信号より分周された信号が LO 信号として入力されるが, この LO リーケージ
による誤動作を防止するために, 周波数分周器には同相除去比の高い回路を用いた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
トランジスタ数：100 以上，1,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

MIMD 連想プロセッサ用演算ユニットの試作
東京大学大学院工学系研究科

早川 仁

概要：連想プロセッサは, メモリ内の多数のテンプレートベクトルから入力したベクトルに最も近いテンプレートベクトルを探し出すものである. これまでの連想プロセッサでは, この最も近いものを探し出す処理に特化していたため, ちょっとした判断や算術処理は外部で行う必要があった. そこで, 連想処理と汎用処理を効率よく切り替えて実行できる連想プロ
セッサコアである MIMD エレメントを複数用意し, 全体として MIMD 型の構成にすることで非常に柔軟な連想処理の実現を目指した. また, それぞれの MIMD エレメントが異なる処理を行うため, これまで外部から毎サイクル与えていた命令をメモリに格納して実行するようにした. すなわち, それぞれのエレメントに制御機構を設け, 独立の命令で実行できるようにし, 転送するのは処理対象のデータだけで済むようにしてデータ転送を効率化した.

2-3
126

第
２
章
チ
ッ
プ
試
作
報
告

本試作では, その 1 つの MIMD エレメント全体の動作を検証するための実装を行った.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Avanti 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Avanti 社
タ数：100,000 以上

試作ラン：日立製作所 CMOS 0.18μm 5.9mm 角

Star-HSPICE

トランジス

チップ種別：アナログ/デジタル信号処理プロセッサ

実時間画像処理機能を持った特徴ベクトル生成プロセッサ東京大学大学院工学系研究科

山崎 英男

概要：画像認識において最も重要な処理は, 画像から認識に必要な特徴のみを抽出した圧縮表現である特徴ベクトルの生成である. 我々の研究室では, 画像の最も基本的な特徴である
エッジ情報に基づいた特徴ベクトル生成アルゴリズムを開発し, 医用 X 線写真解析や顔検出で成果を得てきた. ［ 1 ］ しかし, これらの画像特徴抽出アルゴリズムは演算コストが高く, ソフトウェアによる処理では遅延が大きくなってしまう. 本チップは, 画像認識のボトルネックであるこれらのアルゴリズムを高速に実現する画像特徴抽出プロセッサである. 特に, エッジ情報を保持する 2 次元のシフトレジスタアレイを実装することにより, 高解像度
画像をスキャンして連続的に特徴ベクトルを生成することの高速化を実現した. 本試作では, タイミングのエラーを回避するため, クロックのディストリビューションを改善し, 安
定した動作を目指した.

参考文献：［ 1 ］ M. Yagi and T. Shibata, "An Image Representation Algorithm Compatible to Neural-Associative-Processor-Based Hardware Recognition Systems," Trans. Neural Networks, vol. 14, no. 5, pp. 1144-1161, Sep. 2003.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Diva，Mentor 社 Calibre

トランジスタ数：100,000 以上

種別：アナログ/デジタル信号処理プロセッサ

試作ラン：日立製作所 CMOS 0.18μm 5.9mm 角チップ

連想プロセッサアーキテクチャに基づく逐次ランクソーティング VLSI東京大学大学院工学系研究科

高田 謙

概要：画像処理において, メディアンフィルターに代表されるランクオーダーフィルターは非常に有用である. しかし, ランクオーダーフィルターは本質的にソーティングすなわち並び替えを必要とするため処理に時間がかかる. 特に, ソーティング対象のデータが逐次的に出てくる場合, ソフトウェアでソーティングを行うにはすべてのデータの到着を待ってから
ソーティングを実行するため非常に時間がかかる. 本試作では, この逐次データのソーティ
ングをハードウェア上の並列処理で行い, データ入力完了時にソーティングも完了しているという, 高速逐次ソーティングプロセッサの実装を行った. アーキテクチャは, 本研究室で開発している連想プロセッサをベースにしており, データおよび順序を保持するレジスタとデータの比較器, 最小値検索およびデータ選択を行う Winner-Take-All からなり, 順序の更新を並列に行うことで高速な逐次ソーティングを実現している. 本プロセッサは, 128 個の 16 ビットデータの並び替えを行うことが可能で, マルチチップ構成にも対応している.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

0.18μm 5.9mm 角

チップ種別：アナログ/デジタル信号処理プロセッサ

Ｓｅｒｉａｌ

ＡＴＡの送受信部, ＦＬＡＳＨ早稲田大学理工学部

試作ラン：日立製作所 CMOS

ＡＤコンバータ

横山 晋, 野沢 舞, 村上 友規, 松本 隆, 佐々木 昌浩

概要：本チップでは, 3.0Gbps のシリアル ATA の送信部と, そこで使用する 3GHz の差動型 VCO およびランダムデータを生成するための PRBS, ±250mV で差動送信する Driver を設計した. また, 近年 A/D converter は, 高速化・高精度化・低電圧化・小型化が求められている. その傾向に伴い, 様々なノイズやデバイスのミスマッチが発生し, Flash A/
D converter において, Comparator Array の出力である Thermometer Code にエラーを含んだ状態で出力されてしまう. 通常, エンコーダでエラーを訂正しなければいけない
が, logic 回路を組み合わせてエラーを訂正する回路では, 高速化に対応できないため, 高速
なものでは, ROM 形式のエンコーダが用いられている. 本 CHIP では, twin ROM encoder において, スイッチに全て NMOS を用いることによって, 小型化・高速化を実現し, 電
源電圧 1.8V, 0.18um CMOS プロセスにおいて, 6bit 2GHｚ以上で動作する Encoder を設
計し, これを用いて, 高速・低消費電力の 6-bit Flash A/D converter を実現した. また, オシロスコープ・スペクトラムアナライザなどを用いて, 現在測定中である.

参考文献：Peter C.S.Scholtens, Maarten Vertregt,“A 6-b 1.6-Gsample/s Flash ADC in 0.18-um CMOS Using Averaging

127

Termination,” IEEE J. Solid-State Circuits, vol.37, pp.1599-1609（2002）

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
トランジスタ数：10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS 0.18 μ m 2.9mm 角

チップ種別：通信（RF 回路，

ATM など）向井 徹, 佐々木 守

概要：近年のテクノロジ微細化ともなって CMOS 動作速度は向上し, より高い周波数帯のRF 回路への応用が期待されている. 本研究ではチップと同程度の寸法のパッチアンテナをチップ上に積層する準ミリ波帯近距離無線データ通信のフロントエンド回路の設計・試作を行った. 本チップには積層パッチアンテナの地板部分とそれを共振器とする放射型発振回路が集積されている. この発振器はチップ外部より入力された送信デジタルデータにより発振/非発振が切り替えられ, これによって OOK（On/Off Keying）変調によるデータ送信を行う. データ受信時には発振器をクエンチ信号で制御し, 超再生方式による検波を行い,後段の回路で受信データを復調する. このように回路構成が単純なため小面積であり, 低電
力な無線システムの実現が期待できる.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre
0.18μm 2.9mm 角

トランジスタ数：1,000 以上，10,000 未満

チップ種別：通信（RF 回路，ATM など）

第
２
章
チ
ッ
プ
試
作
報
告

チップスケールアンテナによる CMOS 準ミリ波帯フロントエンドの研究
広島大学先端物質科学研究科

2-3

試作ラン：日立製作所 CMOS

再構成可能コンテクストメモリを用いたマルチコンテクスト FPGA東北大学大学院情報科学研究科

亀山 充隆, 張山 昌論, CHONG Wei Sheng, 緒方 翔

概要：本研究は,マルチコンテクスト FPGA（MC-FPGA）におけるコンテクストメモリのハードウェア量を減少するために，コンテクスト間には冗長性・規則性があるという性質に着目し，アーキテクチャレベルのアプローチを提案する．このような冗長性・規則性を活用するために，リコンフィギャラブルコンテクストメモリ（RCM）が提案している．
RCM は再構成可能デコーダを用いることで，冗長性・規則性を有するコンフィグレーショ
ンデータを，従来のマルチコンテクストスイッチを用いた場合に比べ，少ないハードウェ
ア量で実現することができる．試作した MC-FPGA はマルチコンテクストスイッチを有する従来の MC-FPGA と比較して, 8 コンテクストの場合では, 2 倍程度の小面積化を達成できる見通しを得ている． また，測定結果により，その MC-FPGA のコンテクストスイッチ
ング時間は 3.67ｎｓであった．

参考文献：W. Chong, M. Hariyama, and M. Kameyama, “Architecture of a multi-context FPGA using reconfigurable
context memory,” in Reconfigurable Architecture Workshop （RAW）, vol. 4, no. 4, USA, 2005, p. 144a.

設計期間：1 人月以上，2 人月未満 設計ツール：Altera 社 Maxplus2，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Synopsys 社
ラン：日立製作所 CMOS 0.18μm 2.9mm 角

Nanosim

トランジスタ数：10,000 以上，100,000 未満

試作

チップ種別：アナログ/デジタル信号処理プロセッサ

低消費電力な UWB 受信器と出力電圧高速可変な電源回路の評価チップ
東京大学大学院工学系研究科

鬼塚 浩平, Tamtrakarn Atit, Canh Tran

概要：ウルトラワイドバンドの 1GHz 以下のバンドを利用し，シングルしきい値受信器を設計した．増幅回路とコンパレータ回路のみの受信器を試作した．しきい値方式により，高コストの PLL などなくし，低消費電力向きの回路となっている．また電源電圧をリアル
タイムで変化させ回路を低消費電力化する手法である VDD ホッピングに向けた，出力電圧
高速可変な電源回路を設計．VDD ホッピングアクセラレータと呼ぶゲート幅の広い MOSFET によって電源回路出力を極短時間だけ電源電圧または接地電圧に短絡させ，出力電圧を高速に変化させる．リニアレギュレータに適用した回路において 5ns 以下での電圧変化を実測することに成功した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：1,000 以上，10,000 未満

ン：日立製作所 CMOS 0.18μm 2.9mm 角

試作ラ

チップ種別：アナデジ混載

2-3
128

第
２
章
チ
ッ
プ
試
作
報
告

SFQ/CMOS ハイブリッドメモリシステムの試作
横浜国立大学工学部

吉川 信行, 徳田 勝利, 高橋 好明

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドデジタルシステムの実現を目指している. 本チップでは, SFQ/CMOS ハイブ
リッドメモリシステムの試作を行った. 本メモリシステムは 4.2K での動作を仮定しており,
メモリセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメ
モリ動作が可能である. また, SFQ 論理回路の高速微小電圧出力を CMOS 論理回路で処理可能な電圧レベルにまで高速に増幅するアンプとして, フォールデッドカスコード型差動増幅器を用いている. また, 高感度の超伝導センス回路を用いることによりサブナノ秒のアク
セスタイムが可能となる. このシステムのスペックは, 容量が 16kbit , 動作周波数が800MHz, 消費電力が 60mW である.

参考文献：［ 1 ］ N. Yoshikawa, T. Tomida, M. Tokuda, Q. Liu, X. Meng, S. R.
Whiteley, T. Van Duzer, “Characterization of 4 K CMOS devices and circuits for hybrid Josephson-CMOS systems”,
IEEE Trans. Applied Superconductivity.vol.15, June 2005, pp.267-271.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Divaモリ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：メ

高並列プロセッサ向けマルチバンク構成レジスタファイル
広島大学大学院先端物質科学研究科

末吉 徹也, 碧山 賢一

広島大学ナノデバイス・システム研究センター

マタウシュ ハンスユルゲン,
小出 哲士

概要：近年，プロセッサの性能向上を図るため，複数命令を同時並列実行する手法が用いられている．並列度の増加に伴い，レジスタファイルのポート数を増加させる必要があるが，従来の多ポートメモリ構造では，面積，遅延時間，消費電力が増大してしまうため，並列度の向上は困難である．本研究室では，この問題を解決するため，階層構造多ポート
メモリアーキテクチャを用いたバンク構成レジスタファイルを提案している．今回の設計
では，4 バンク，ワード幅 32 ビット，128 レジスタ構成の低消費電力の高並列プロセッサ向
けバンク構成 12 ポートレジスタファイルを試作した．SRAM には読出し・書込み分離型
2 ポートメモリバンクを用い，LSI テスタと EB プローバによる測定で最大動作周波数
430MHz を確認した．コア面積は，0.39mm2 となった．また，比較により，マルチバンク構成レジスタファイルは従来型 N ポート
SRAM セル方式に比べ，95%の動作周波数向上，73%の面積削減が可能であると確認できた．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula
DRC

トランジスタ数：10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：メモリ

2 段 PLL を用いた超高精度時間測定回路
高エネルギー加速器研究機構素粒子原子核研究所

新井 康夫

概要：加速器実験では時間精度数百ピコ秒の時間測定チップを数多く使用してきた. 現在この技術をさらに発展させ, 発振周波数のわずかに違う PLL 回路を 2 段用い, 数十ピコ秒の時
間精度で多チャンネルの信号の到達時間を測定できる LSI を開発している.このようなチップは,加速器実験でよく用いられる TOF（Time Of Flight）検出器等で強く必要とされており, 又多くの応用が見込まれる. 今回の試作チップでは, 16 段の遅延素子からなるリングオ
シレターを持つ PLL 回路を 2 個搭載し, 10MHz の基準クロックより, それぞれ 160MHz と
170MHz とで発振するように設定した. 各リングオシレターの遅延素子の遅延時間差を利用し, 24 段の Vernier Delay Line を構成し, 30ps 程度の微小時間を検出する回路を搭載している［ 1 ］.

参考文献：［ 1 ］ Y.Arai, "A High-Resolution Time Digitizer Utilizing Dual PLL Circuits", Conference Record of the 2004 IEEE Nuclear Science Symposium, N18-3.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，，Synopsys 社
Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

秋山 豊, 伊東 恭二, 宇佐美 保, 大塚 寛治

概要：多チャンネル高速信号システムとして開発した高速ドライバは, ドレイン電荷再利用
効果とゲート電荷再利用効果を実証する為, レイアウトＭＯＳ配置を 8 種類搭載している.
高速・高感度レシーバは比較的長距離の伝送線を伝播してきた歪の大きい高速受信波形を高速・高感度レシーバ回路にて受信し元の波形に復元する. 高速レシーバは NMOS PMOS 正帰還負荷型高速コンパレータと NMOS- PMOS 電流源負荷型アンプと非飽和PMOS 負荷型アンプの 3 段構成としている. 高感度レシーバは NMOS- PMOS 正帰還負荷型高速コンパレータ 3 段と非飽和 PMOS 負荷型アンプの計 4 段構成とした. その他電源グ
ランドペア配線構造, 特殊トランジスタ回路を付加した. 高速ドライバでは単純な RC フィ
ルタを通したシステムとしてバックボード 400mm の伝送レートで 50ps 台の Rise time を確認, また高速・高感度レシーバでは入力振幅 100mV/10mv を復元でき高速レシーバは2.45GHz, 高感度レシーバは 1.2GHz を確認した.

参考文献：参考文献：秋山, 大塚, 伊東, 伊藤, “電源供給の工夫によるバイパスキャパシタのない 0.18μm ノード CMOSI/O インタ
ーフェースシステムの開発と 6Gbps 動作の確認” 第 20 回エレクトロニクス実装学術講演会“2006.3,pp39-40

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
0.18μm 5.9mm 角

129

第
２
章

高速バスドライバ回路
明星大学情報学部

2-3

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：日立製作所 CMOS

高速バスドライバ回路
明星大学情報学部

秋山 豊, 伊東 恭二, 宇佐美 保, 大塚 寛治

概要：多チャンネル高速信号システムとして開発した高速ドライバは, ドレイン電荷再利用
効果とゲート電荷再利用効果を実証する為, レイアウトＭＯＳ配置を 8 種類搭載している.
高速・高感度レシーバは比較的長距離の伝送線を伝播してきた歪の大きい高速受信波形を高速・高感度レシーバ回路にて受信し元の波形に復元する. 高速レシーバは NMOS PMOS 正帰還負荷型高速コンパレータと NMOS- PMOS 電流源負荷型アンプと非飽和PMOS 負荷型アンプの 3 段構成としている. 高感度レシーバは NMOS- PMOS 正帰還負荷型高速コンパレータ 3 段と非飽和 PMOS 負荷型アンプの計 4 段構成とした. その他電源グ
ランドペア配線構造, 特殊トランジスタ回路を付加した. 高速ドライバでは単純な RC フィ
ルタを通したシステムとしてバックボード 400mm の伝送レートで 50ps 台の Rise time を確認, また高速・高感度レシーバでは入力振幅 100mV/10mv を復元でき高速レシーバは2.45GHz, 高感度レシーバは 1.2GHz を確認した.

参考文献：参考文献：秋山, 大塚, 伊東, 伊藤, “電源供給の工夫によるバイパスキャパシタのない 0.18μm ノード CMOSI/O インタ
ーフェースシステムの開発と 6Gbps 動作の確認” 第 20 回エレクトロニクス実装学術講演会“2006.3,pp39-40

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
0.18μm 5.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS

チップ種別：TEG（特性評価回路など）

オンチップ高速配線ならびに RF 回路
東京工業大学統合研究院

伊藤 浩之, 吉原 義昭, 菅原 弘雄, 岡田 健一, 益 一哉

概要：伝送線路配線, 広帯域 PLL, 広帯域 LNA ならびにミキサーを試作した. 長距離配線の遅延を低減するための差動伝送線路配線を試作した. 本試作ではカレントモードロジック
を駆動・受信回路に, 配線幅 4um で差動インピーダンス 100Ω のコプレナー線路を差動伝送線路に採用し, 実測により 4Gbps の高速信号伝送を達成した. シミュレーションにおいて, PLL は 2.4GHz から 3.2GHz の帯域で動作可能である. PLL の要素回路である位相周波数比較器, チャージポンプ, ループフィルタ, 分周期, VCO に関しても試作している.
VCO に関しては, 可変インダクタとスイッチトキャパシタを用いたもの, CML 分周器を用いたものを試作している. 広帯域 LNA とミキサーは 2004 年 7 月に試作した回路の改良版である. 今回の試作においてはマッチング用のインダクタの値を調整している. また, LNA やミキサーに用いるインダクタの広帯域化を目的とした可変アクティブインダクタに関しても本試作において検討している. 可変インダクタは積分型と Gyrator 型を検討し, シミュレーションにおいてインダクタンスが数倍

2-3
130

第
２
章
チ
ッ
プ
試
作
報
告

変化することを確認している.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Analog Artist，Mentor 社 Calibre
5.9mm 角トランジスタ数：10 以上，100 未満

試作ラン：日立製作所 CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能で, ダイナミック型の光再構成回路を有する光再構成型
ゲートアレイ DORGA（Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. 光再構成型ゲートアレイとは光メモリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで, コンテキストの記憶に光メモリを, 光メモリと VLSI 間に大容量の光バスを用いることで, 大容量のコンテキストと高速な再構成とが両立できる. ここで, ダイ
ナミック光再構成型ゲートアレイとは, フォトダイオードを受光素子としてだけでなく, メ
モリとしても使用する高密度タイプの光再構成型ゲートアレイ VLSI のことである. この度の設計では, フォトダイオード受光部のサイズを 2μm×2μm, その間隔を 19.2μm とした.
Island-Style のゲートアレイ部には, 30 ゲートに相当する論理ブロックが 36 個, スイッチ
ングマトリックスが 50 個, 4 ビットの I/O ビットを持つ I/O ブロックが 4 個実装された. 配
線チャネル内の配線は 8 本である. この度試作した DORGA のゲート規模は 1,080 ゲートである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.18μm 2.9mm 角

チップ種別：その他

トランジスタ数：10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS

アナログ回路雑音応答特性評価チップ
神戸大学工学部

野口 宏一朗, 佐藤 秀一, 永田 真

概要：本チップは, 各種アナログ回路と複数のデジタルコアからなるミックストシグナル
LSI で, デジタルクロックの遅延変動や, アナログ信号の性能劣化など, ミックストシグナ
ルの動作診断がその目的である. 本チップには動作診断のために, マルチチャネルのオン
チップモニタマクロ［ 1 ］をオンチップしており, チップ内部の様々な場所の電位を実測可能な構成である. デジタルコアはスタンダードセルの D フリップフロップからなるシフト
レジスタアレイで構成している. 各種ミックストシグナル LSI の様々なデジタル回路動作を再現できる構造となっている. 診断対象となるアナログ回路は, アンプやラッチコンパレー
タであり, 基本的なアナログ回路の雑音応答特性の評価を目指している. 現在, 全てのオンチップ回路の基本動作確認/単体性能評価を済ませ, アナログ信号の自動測定環境を構築し,アナログ回路の雑音応答実測中である.

参考文献：［ 1 ］ 野口, 永田, "ミックストシグナル LSI のためのオンチップマルチチャネル信号モニタ", pp. 1-6, 電子情報通信学会
技術報告 ICD2005-40 （2005）

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula
LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試

チップ種別：アナデジ混載

AD 変換回路の内部信号評価チップ
神戸大学工学部

野口 宏一朗, 佐藤 秀一, 永田 真

概要：本チップは, パイプライン型アナログデジタル変換回路（ADC）とマルチチャネル
モニタマクロ［ 1 ］で構成している. モニタマクロは ADC の内部信号を多点プローブしており, パイプライン ADC のダイナミック動作の診断を目的としている. 具体的なプローブ
点は, サンプリング回路や ADC 変換ステージの入出力信号, コモンモード信号, アンプの入出力信号, 電源・グラウンド電位, および周辺の基板電位などであり, パイプライン
ADC の詳細な動作波形を実測できる. また, 単体の動作診断だけでなく, 基板電位変動に対する ADC 動作への影響の実測も可能である. 現在, ADC の基本動作の確認を行なっている.

参考文献：［ 1 ］ 野口, 永田, "ミックストシグナル LSI のためのオンチップマルチチャネル
信号モニタ", pp. 1-6, 電子情報通信学会技術報告 ICD2005-40 （2005）

設計期間：1 人月以上，2 人月未満 設計ツール：SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
上，100,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

トランジスタ数：10,000 以

チップ種別：アナデジ混載

2-3
131

第
２
章

実験用マイクロプロセッサと回路特性評価 TEG の設計
法政大学大学院工学研究科

チ
ッ
プ
試
作
報
告

市来 史明, 竹田 圭佑, 塩川 哲司, 藤田 実

概要：本チップでは二つの部分に分けた設計をした．一つは 8 ビットの実験用マイクロプ
ロセッサを設計して，基本的な機能評価を行うことを目的とした．上位 4 ビットを命令部として，算術演算，論理演算，ロード・ストア等の 15 種の命令セットを用意した．下位
4 ビットはアドレスとして使用した．他の部分は人手設計法の学習を行うのを目的とした．特性評価用の nMOS と pMOS のパターン設計や，インバータや D-FF 等の基本回路の人手による配置設計などを行った．試作チップの評価では，マイクロプロセッサでは 14 個の命令の機能が正常に動作することが確認できた．また，動作電圧と動作周波数の関係も測定し，0.6V 以上では 100MHz 以上で動作することが確認できた．デバイス関係では
nMOS,pMOS の特性評価結果と SPICE シミュレーション特性との比較が行えた．基本回
路では動作電圧，動作周波数と消費電力との関係，待機時消費電力の測定等，LSI の基本特性の評価を行うことができ，実物の LSI を評価するという教育に役立てることが出来た．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：マイクロプロセッサ

トランジスタ数：1,000 以上，10,000 未満

試作ラ平成17年度第1回日立 CMOS 0.18μm試作（ HIT18051 ）インダクタの性能向上, およびバラン, ＶＣＯに関する試作
東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実, 山本 憲, 石橋 浩二, 小林 直樹

本良 瑞樹

概要：ＲＦ回路におけるオンチップインタの性能を向上させる目的で, 鎖交磁束を減少させずに基板損失を削減する新しい形状のシールドを挿入したインダクタＴＥＧを試作した. 比較のために従来から用いられているシールドを挿入したインダクタＴＥＧも試作した. また, ＴＥＧの測定によるインダクタンスの評価に対して, ＶＣＯからインダクタンスの評価をすることで, より正確なインダクタンス評価を目的とする回路を試作した. 他にも, オン
チップインダクタの代わりにオンチップ伝送線路を用いることでミリ波帯での動作を実現
しようとするＶＣＯや, チューニングレンジを大きくするための新しいトポロジを持つＶＣ
Ｏを試作した. また, 4 ポート回路の特性を 2 ポート回路のＴＥＧを組み合わせることによって測定することの検証のため, 差動信号を出力する回路であるバランを試作した

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：日立製作所 CMOS 0.18μm 5.9mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

デジタル時間領域演算論理を利用した多目的ビジョンチッププロセッサ東京大学大学院新領域創成科学研究科

伊藤 潔人

概要：フォトダイオードと演算回路を一つのピクセル内に集積するスマートビジョンチッ
プは, ピクセル毎の初期画像処理を超並列で実行するため, 動画像処理など実時間を想定したアプリケーションでは非常に有効なアーキテクチャである［ 1 ］. これまでのスマートビ
ジョンチップは, 低消費電力化や省面積化のためにアナログ回路を用いて実装されることが多かった. しかし, アナログ回路はデジタル回路に比べ, 処理の汎用性に乏しいという問題がある. 本試作では, 新たに時間領域でデジタル演算を行うロジック回路を提案し, コンパ
クトながら多機能な演算回路とフォトダイオードを集積し, 新たなスマートビジョンプロ
セッサを開発した. 5.9mm 角チップ上に 48×48 のピクセルユニットを実装し, 電源電圧
1.8V, 動作周波数 20MHz を想定して設計を行った.

参考文献：［ 1 ］ C. Koch and H. Li, VISION CHIPS: Implmenting Vision Algorithms
2-3
132

第
２
章
チ
ッ
プ
試
作
報
告

with Analog VLSI Circuits. Los Alamitos, CA: IEEE Computer Society Press, 1995.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre ，Avanti 社
5.9mm 角Star -HSPICE

トランジスタ数：100,000 以上

試作ラン：日立製作所 CMOS 0.18 μ m

チップ種別：イメージセンサ/スマートセンサ

Ｓｅｒｉａｌ

ＡＴＡの送受信部, ＦＬＡＳＨ早稲田大学理工学部

ＡＤコンバータ

横山 晋, 野沢 舞, 村上 友規, 松本 隆, 佐々木 昌浩

概要：本チップでは, 3.0Gbps のシリアルＡＴＡの送受信部と, そこで使用するための 6Ｇ
Ｈｚを出力するＶＣＯ及びそれを分周してきれいな 3ＧＨｚの出力を得るためＤＩＶＩＤＥ
Ｒを設計した. また, 近年 A/D converter は, 高速化・高精度化・低電圧化・小型化が求められている. その傾向に伴い, 様々なノイズやデバイスのミスマッチが発生し, Flash A/Dconverter において, Comparator Array の出力である Thermometer Code にエラーを含んだ状態で出力されてしまう. 通常, エンコーダでエラーを訂正しなければいけないが, logic 回路を組み合わせてエラーを訂正する回路では, 高速化に対応できないため, 高速なものでは, ROM 形式のエンコーダが用いられている. 本 CHIP では, twin ROM encoder において, スイッチに全て NMOS を用いることによって, 小型化・高速化を実現し, 電源電
圧 1.8V, 0.18um CMOS プロセスにおいて, 6bit 2Gops で動作する Encoder を設計し, これを用いて, 6-bit 2Gsps Flash A/D converter を実現した.

参考文献：Peter C.S.Scholtens, Maarten Vertregt,“A 6-b 1.6-Gsample/s Flash ADC in 0.18-um CMOS Using Averaging
Termination,” IEEE J. Solid-State Circuits, vol.37, pp.1599-1609（2002）

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
トランジスタ数：10,000 以上，100,000 未満
ATM など）試作ラン：日立製作所 CMOS 0.18 μ m 2.9mm 角

チップ種別：通信（RF 回路，

ウィンドウサイズ可変アルゴリズムを用いたステレオビジョン VLSI東北大学大学院情報科学研究科
小山工業高等専門学校技術室

横山 直人, 張山 昌論, 亀山 充隆
小林 康浩

概要：ウィンドウサイズ可変アルゴリズムでは複数のウィンドウサイズを用いて複数回対応点探索を行うため，ウィンドウサイズに依存せず高い演算器稼働率を保つことが重要となる．ウィンドウ並列・ピクセル並列のスケジューリングを行い，データ転送の局所化を図ることで配線を削減している．本チップの仕様は入力画像 32×32，階調 4bit，最大ウィ
ンドウサイズ 32×32 である．本アーキテクチャは高い拡張性を有しており，複数チップを用いることにより画像サイズ等を容易に拡張可能できる．最大ウィンドウサイズを
32×32，入力画像サイズを 512×512，階調を 8bit とした場合，80MHｚのクロックを用いて，約 10msec で処理が可能である．設計記述は Verilog-HDL で行い，京都大学のスタン
ダードセルライブラリを使用した．なお，本試作チップの動作検証・性能評価については
現在進行中である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
2.9mm 角トランジスタ数：100,000 以上

試作ラン：日立製作所 CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

しきい論理に基づく低電力多値リコンフィギャラブルＶＬＳＩ
東北大学大学院情報科学研究科

ハアク モハマッド

ムニルル, 亀山 充隆

概要：VLSI 配線の複雑性に起因する性能ボトルネック, 電力増大の問題を解決するために,
ハードウェアリソースをを徹底活用した超並列多値リコンフィギャラブルＶＬＳＩの基本
セルの設計・試作を行った. プログラムカウンタレス, ビットシリアル細粒度パイプライン
アーキテクチャを実現する回路技術としてのソースカップルドロジック多値集積回路の高性能化を検討した. さらに, ソースカップルドロジックの基本構成要素の 1 つであるコンパ
レータのリコンフィギャラビリティに着目し, セルの消費電力を削減すると共に遅延時間を減少させることができた. HSPICE によるシミュレーションでは, 従来の回路構成と比較して, 遅延が 1/2, 消費電力が最大 1/3 程度の高性能化を達成できる見通しを得た.

参考文献： Haque Mohammad Munirul, Tomoaki Hasegawa and Michitaka Kameyama, "Implementation and Evaluation of a Fine-Grain Multiple-Valued Field
Programmable VLSI Based on Source-Coupled Logic", Proc. of the 35th IEEE International Symposium on Multiple-Valued
Logic,pp. 120-125, （2005）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種

別：アナログ/デジタル信号処理プロセッサ

チ
ッ
プ
試
作
報
告

石田 光一, タマタカーン アティット

桜井 貴康, , , , ,
概要：チップ上の消費電力を動的にモニターするためのセンサアレイとアナログディジタ
ル変換器および, ウルトラワイドバンド用の広帯域幅低雑音増幅器を設計した. センサアレ
イは MOS トランジスタを応用したもので, 性能の比較を行うため, 長さ幅の異なる 7 種類の形状のセンサを設計した. アナログディジタル変換器はセンサ出力のオフセットをキャン
セルしたうえで, 4 ビット相当のディジタル信号で出力することを目標仕様としたシグマデルタ変調方式の回路を実装した. ウルトラワイドバンド用の広帯域幅低雑音増幅器は,
1GHz 以下のバンド用のトランシーバに用いる, 新たな広帯域幅低雑音増幅器を設計した.
ゲート接地により 80MHz から 1GHz までの広帯域のマッチングを実現し, 10ｄB 以上の広帯域利得をソース接地により得ることを測定により回路の動作を実証した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
1,000 未満試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

133

第
２
章

電流センサおよび UWB 用広帯域低雑音増幅器
東京大学国際・産学共同研究センター

2-3

トランジスタ数：100 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チップスケールアンテナによる CMOS 準ミリ波帯フロントエンドの研究
広島大学先端物質科学研究科

向井 徹, 佐々木 守

概要：近年のテクノロジ微細化ともなって CMOS 動作速度は向上し, より高い周波数帯のRF 回路への応用が期待されている. 本チップでは従来より進めてきたチップと同寸法のパッチアンテナをチップ上に積層する準ミリ波帯近距離無線データ通信フロントエンド回路の改良である. 本チップには積層パッチアンテナの地板部分とそれを共振器とする放射型発振回路が集積されている. データ変復調は従来と同じく OOK（On/Off Keying）変調および超再生方式を用いているが, 発振制御を行うための放射型発振回路の再設計を行っている. 発振回路を単純化し, さらにレイアウトの見直すことにより, 配線寄生成分の低減を図るとともに, より大きな発振余裕を確保した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 xCalibre

トランジスタ数：100 以上，1,000 未満

CMOS 0.18μm 2.9mm 角

チップ種別：通信（RF 回路，ATM など）

試作ラン：日立製作所

ハードウェア暗号組込み型マルチメディアモバイルプロセッサ
弘前大学理工学部

深瀬 政秋, 赤岡 亮

弘前大学総合情報処理センター

佐藤 友暁

概要：ユビキタス社会では至るところでネットワークが形成されている分, 危険も大きい.
確かに利便性や機能性は増すが, 多様的に広がったデバイスは予想外の攻撃が一度起きたときの脆弱性は大きい.暗号プロセスを組込み, さらに安全性を考慮した 1 チップの VLSI プロ
セッサの開発というものは好都合であるといえる.その為,multi -core の実装と LIW（Long Instruction Word）をハードウェアレベルでの実現することで最大 4 並列実行を可能とし,高速化・省電力の為に Wave-pipeline 方式を採用,さらにハードウェアによる大容量マルチメディアデータを対象とした暗号化技術を組み込んだハードウェア暗号組込み型マルチメディアモバイルプロセッサの設計を行った.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

2-3

製作所 CMOS 0.18μm 2.9mm 角

トランジスタ数：100,000 以上

試作ラン：日立

チップ種別：マイクロプロセッサ

134

第
２
章
チ
ッ
プ
試
作
報
告

SFQ/CMOS ハイブリッドメモリシステムの試作
横浜国立大学工学部

吉川 信行, 徳田 勝利, 高橋 好明

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドデジタルシステムの実現を目指している. 本チップでは, SFQ/CMOS ハイブ
リッドメモリシステムの試作を行った. 本メモリシステムは 4.2K での動作を仮定しており,
メモリセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメ
モリ動作が可能である. また, SFQ 論理回路の高速微小電圧出力を CMOS 論理回路で処理可能な電圧レベルにまで高速に増幅するアンプとして, フォールデッドカスコード型差動増幅器を用いている. また, 高感度の超伝導センス回路を用いることによりサブナノ秒のアク
セスタイムが可能となる. このシステムのスペックは, 容量が 64kbit , 動作周波数が800MHz, 消費電力が 60mW である. システムサイズは, 1.4×1.5mm2 となった.

参考文献：［ 1 ］ N. Yoshikawa, T. Tomida, M. Tokuda, Q. Liu, X. Meng, S. R.
Whiteley, T. Van Duzer, “Characterization of 4 K CMOS devices and circuits for hybrid Josephson-CMOS systems”,
IEEE Trans. Applied Superconductivity.vol.15, June 2005, pp.267-271.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100,000 以上

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：メモリ

オンチップ・アンテナ一体型 UWB パルス生成器
慶應義塾大学理工学部

原田 典浩, Kulkarni Vishal, Muqsith Muhammad

概要：本チップは, オンチップ・アンテナとそれに信号を入力するための発振器を搭載している. 我々は高速かつ低コストの UWB 無線通信のために 6～10GHz の帯域を利用する. 当
チップに搭載されているアンテナと発振器はいずれもこの帯域で動作するように設計されているが, その動作を確かめるために測定を行う. 構成は, 3 段の CML（Current Mode
Logic）型リングオシレータ, アンテナと接続されるバッファ, 3 種のダイポール型オン
チップ・アンテナから成る. CML リングオシレータは高速に動作するため, 6～10GHz という高周波帯域で発振させるために採用した. アンテナはエレメントを折り曲げる事で,2.8mm 角のチップに搭載することが可能になった.

参考文献：Behzad Razavi, "RF Microelectonics"
設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre
スタ数：10 以上，100 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

トランジ

チップ種別：通信（RF 回路，ATM など）

アクティブ線路集積回路
明星大学情報学部

秋山 豊, 宇佐美 保, 大塚 寛治

明星大学理工学部

水野 文夫, 鷹野 致和

概要：ETHERNET 回線専用のドライバ・レシーバとして前回の多ビットバスでの評価結果を踏まえその中で最も効果的なドライバ, レシーバ構造を決定し, その後提案された高速伝送線実現の為の新規アイデアを盛り込み設計を行った. アクティブ線路集積回路は非線形素子を含む伝送線で, CMOS トランジスタのゲート容量を使用する. バラクタ容量, バイア
ス条件および, 線路長, 分割ピッチの比較を行えるような構成とした. バラクタ容量は信号レベルによって容量値が変化し, 信号レベルが低い時には容量が小さいため伝搬速度が速く, 即ち遅延が小さい. 逆に信号レベルが高い時は遅延が大きくなる. この効果によりエッジの傾きを急峻に改善できる. その他クロストーク評価用伝送線パターンと方向性結合方式, 超指向性アンテナ結合方式に専用ドライバ, レシーバを付加させたチップ内伝送線システムを開発した. 評価用冶具の製作が完了し, これから評価測定を実施する段階である. アクティブ線路集積回路はシミュレーショ
ン結果で良好な特性結果を得ているので実測で素晴らしい結果の得られることを期待している.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社
Dracula DRC，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：日立製作所 CMOS 0.18μ m 5.9mm 角

チップ種

別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

伊藤 浩之, 杉田 英之, 清田 淳紀, 山内 拓弥, 伊藤 猛,
岡田 健一, 益 一哉

概要：現在の LSI において長距離配線の遅延が問題となっている. 遅延と消費電力を低減する手法として, 長距離配線に差動伝送線路を用いる手法が提案されている. 本試作では 1 対の差動伝送線路に駆動回路, 受信回路を接続し, 8Gbps の信号を 1cm 伝送させることを目的としている. また, 擬差動伝送線路単体の評価, 及び線路に駆動回路, 受信回路を接続した 1 対 1 伝送用回路の評価用 TEG も試作した. 1 チップで 400MHz～6GHz までの通信周波数帯を網羅する回路の実現を目指す. 本試作では要素技術であるオンチップ可変インダクタと広帯域増幅器として用いられる分布定数増幅器の試作を行った. 可変率を上昇させるために側方シールドを設けたシンメトリックインダクタの評価を目的としている. 側方シールド
用いたインダクタは側方シールドを用いないインダクタに対して, 最大約 10%高い可変率を持つ. 分布定数増幅器は 10GHz の帯域で10dB 以上の利得を得ることができる.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre
性評価回路など）

トランジスタ数：10 以上，100 未満

試作ラン：日立製作所 CMOS 0.18μm 5.9mm 角

135

第
２
章

高速信号伝送線路評価用回路, 線路, および動的再構成可能 RF 回路技術向
け要素回路, 受動素子
東京工業大学統合研究院

2-3

チップ種別：TEG（特動的再構成可能 RF 回路向け要素回路, 受動素子および高速信号伝送線路評
価用線路
東京工業大学統合研究院

伊藤 雄作, 川添 大輔, 木村 実人, 菅原 弘雄, 岡田 健一,
益 一哉

概要：動的再構成可能 RF 回路技術を無線通信回路の RF フロントエンド部に用いることによって, 1 チップで 400MHz～6GHz までの通信周波数帯を網羅し, かつ製造時の素子ばらつきや動作温度の変化などによる回路性能の変化を自動的に補償する回路の実現を目指す.
本試作では, 要素回路である可変インダクタとスイッチドキャパシタを用いた広帯域 VCO,
分周器とミキサーを用いた VCO 広帯域化回路, バイアス電圧可変による自己補償 LNA, イ
ンダクタ単体検証用 TEG を搭載している. VCO 広帯域化回路に関しては, シミュレーショ
ンでは 6GHz まで動作するが, 実測では MOSFET の動作限界から 4.6GHz 以上で動作は確認できなかった. また本試作には高速信号伝線線路評価用線路も載っている. 本試作の狙い
は, 伝線線路を用いることによって低消費電力で高速な信号伝送を可能にしようというものである. 試作したゼロクロストークバス
線路は測定結果より, 高密度ながら低クロストークであることが実証された.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：日立製作所 CMOS 0.18μ m 5.9mm 角

チップ種別：通信（RF 回路，ATM など）

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能で, ゼロオーバーヘッド・ダイナミック型の光再構成回路を有する光再構成型ゲートアレイ（ZO-DORGA : Zero-Overhead Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. 光再構成型ゲートアレイとは光メ
モリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで, コンテキストの記
憶に光メモリを, 光メモリと VLSI 間に大容量の光バスを用いることで, 大容量のコンテキ
ストと高速な再構成とが両立できる. ここで, ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイとは, フォトダイオードの接合容量やゲートアレイを構成するゲートの負荷
容量をメモリとして使用し, 光再構成処理とゲートアレイ上の演算とを並列に行える光再構
成型ゲートアレイ VLSI のことである. この度の設計では, フォトダイオード受光部のサイ
ズを 2μm×2μm, その間隔を 19.2μm とした. Island-Style のゲートアレイ部には, 30 ゲー
トに相当する論理ブロックが 36 個, スイッチングマトリックスが 50 個, 4 ビットの I/O ビットを持つ I/O ブロックが 4 個実装され

2-3
136

第
２
章
チ
ッ
プ
試
作
報
告

た. 配線チャネル内の配線は 8 本である. この度試作した ZO-DORGA のゲート規模は 1,080 ゲートである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.18μm 2.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS

チップ種別：その他

抵抗測定 TEG
神戸大学工学部

松本 哲郎, 小坂 大輔, 永田 真

概要：本テストチップには, 基板，N ウェル，トリプルウェル，およびトリプルウェル内に配置した P ウェルの DC 抵抗を四端子法により測定するテストパターンが搭載されている．また配線のシート抵抗を求めるために 1～5 層の各配線をスタック状および格子状に接続したパターンも搭載している. 本テストチップは, 配線や基板の基礎的な抵抗値を評価するものであり, 測定データは等価回路モデリングにおけるパラメータ設定に用いる. また,
長さや面積などのサイズ依存性に加えて, レイアウトパターン形状の依存性も評価できる構成としており, F 行列演算法による基板等価回路モデルの精度評価も目的としている. 本レポート執筆時点では, 評価用 DUT ボードの設計を終えた段階であり, また実験環境を構築中である．

設計期間： 1 人月以上，2 人月未満 設計ツール：SII 社 SX9000，Cadence 社 Dracula
DRC，Cadence 社 Diva価回路など）

トランジスタ数：10 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：TEG（特性評多値差動対回路に基づくデータパス
東北大学電気通信研究所

北村 健, 望月 明, 羽生 貴弘

概要：コンピュータの性能はチップの性能をムーアの法則に従いトランジスタの微細化させることで，速度を向上，チップ面積の縮小，消費電力を削減し性能を向上させてきた．
しかし微細化が進むにつれて, チップの速度を向上させつつ消費電力や発熱を抑えるのが厳しくなっているという大きな問題がある．

そこで, 本研究グループでは, 低電源電圧で高速スイッチング可能な回路技術の 1 つとして，差動対回路を基本ブロックとした電流モー
ド多値回路技術を考察し, 高速・低消費電力かつコンパクトな VLSI を提案し実現してきた．今回の試作では多値回路技術の大規模汎用システムへの応用として 16 ビットのマイク
ロプロセッサのデータパスを試作し，その動作確認を行うことが目的である．データパス
はパイプラインレジスタを構成するフリップフロップ，レジスタファイルと演算器を構成する加算器，論理演算器とシフタにからなる．チップは現在測定中である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種

別：ニューテクノロジ

2.4 GHz 帯無線通信システム用回路ブロックの試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：2.4 GHz 帯無線通信システムの受信部および 1.5 bit のパイプライン ADC の試作を行った．2.4 GHz 帯無線通信システムの受信部は，低雑音増幅器，乗算器，Phase
Locked Loop（PLL）で構成されており，電源電圧は 2V である．小面積化のため, いずれの回路においてもインダクタを使用していないことが特徴である．低雑音増幅器はインピーダンス整合および雑音整合を最適化し，6.43 dB の電圧利得を得た．乗算器も同様にインダクタを使用せず，ダブルバランス型乗算器を使用した．PLL の分周器はパルススワロー
構成とし，分周比を変化させることが可能である．低雑音増幅器, 乗算器，PLL の占有面積はそれぞれ 0.12, 0.016, 0.075 平方ミリメートルであった. このとき, 総消費電力は 60
mW であった．さらに，パイプライン型アナログ-ディジタル変換回路用の 1.5 bit アナロ
グ-ディジタル変換回路の試作を行った．電源電圧が±1.25 V，基準電位が±0.4 V，変換
周波数が 5 MHz，信号振幅が 1 V のとき 1.5 bit の出力を確認した．総消費電流は約 4mA であった．

設計期間： 10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva

トランジスタ数：1,000 以上，10,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

137

第
２
章

各種回路 TEG の設計と実験用マイクロプロセッサの機能追加
法政大学大学院工学研究科

チ
ッ
プ
試
作
報
告

倉田 泰治, 小笹 博之, 前島 聡, 三宅 宏明, 清水 元啓,
田村 和義, 中井 祐介, 藤田 実

概要：デバイス及び回路の設計を行うとともに, 昨年度設計のマイクロプロセッサの機能追加の設計をした. 回路ではインバータ及び 2NAND ゲートによる 33 段と 55 段のリングオッ
シレータを構成し，低い周波数でのモニタを可能にするた 1/4 分周器の追加をマルチプレ
クサで選択できる構成にした．更に, LSI の配線遅延を評価するため，配線長 5mm ，10mm，配線なしの 3 つをリングオッシレータの段間に組み込んだ．デバイスではチャネル
長 8μm の MOS を追加した．マイクロプロセッサではオーバーフロー判定と補数計算機能を追加した. さらに, フィラーセル・パターンの設計改善を行い，パターン占有率を上げる
ことで，設計上の問題解決を図った．試作チップの評価ではリングオッシレータの動作確認は済み，今後，寄生容量の抽出によるシミュレーションとの比較に取り組む．マイクロプロセッサでは動作確認が済み，動作範囲等の詳細評価を今後行う．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

2-3

トランジスタ数：

チップ種別：TEG（特性評価回路など）

5.2GHz 用のＲＦフィルタ
慶應義塾大学理工学部

三浦 直樹, 沢井 茂, 眞田 幸俊

概要：ＭＭＩＣとＭＥＭＳスイッチを利用した無線用のリコンフィギュラブルＲＦフィル
タの研究をしている. シリコン基板上でのＭＭＩＣを前提としているため, 今回の試作では5.2ＧＨｚ帯における 1/2λ 共振器を利用したＲＦフィルタ, 及び, その構成要素であるコプ
レーナ線路による信号線, 信号線の折りたたみ部分, 電磁界結合部分のテストチップを試作した. ＭＭＩＣの誘電体として, シリコン酸化膜を想定しており, 5 層の金属配線の中で最上配線を配線パターンとし, 最下層部分をシリコン基板との分離用に設計し, その効果を評価した. また, 実効誘電率を測定するために, 1/4λ 共振器を利用したバンドエリミネーショ
ンフィルタも試作している.

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso ，Cadence 社 Dracula
LVS ，Cadence 社 Dracula DRC
CMOS 0.18μm 5.9mm 角

トランジスタ数：10 未満

試作ラン：日立製作所

チップ種別：マイクロプロセッサ

高周波アナログ特性モデリング用素子 TEG
群馬大学大学院工学研究科

石原 昇

概要：CMOS プロセス技術の微細化により MOS トランジスタの高周波特性が飛躍的に向上し, 高周波の無線回路では従来のバイポーラデバイスや化合物系デバイスから CMOS デバイスへの移行が急速に進展している. しかし, 高性能な高周波アナログ集積回路を設計し実現するには, 高精度のシミュレーションモデルが必要となる. 本試作では, 高周波アナロ
グ CMOS 回路設計用のデータベースの構築を狙い, （ 1 ）CMOS トランジスタ, （ 2 ）ス
パイラルインダクタ, （ 3 ）MIM 容量, （ 4 ）結合線路や（ 5 ）基本増幅回路および（ 6 ）キャリブレーション用パタンなどの基本素子 TEG の作製を行った. 各素子の特性は, 高周
波プローブにより評価し, 特性のモデリングを行い, データベース化することにより高周波アナログ CMOS 集積回路の設計環境を拡充する.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC

2-3

トランジスタ数：10 以上，100 未満

試作ラン：日立製作所 CMOS 0.18μ m 2.9mm 角

チップ種別：通信（RF 回路，ATM など）

138

第
２
章
チ
ッ
プ
試
作
報
告

高周波パワーアンプ用基本回路 TEG
群馬大学大学院工学研究科

石原 昇

概要：携帯無線端末に搭載されている無線送受信回路（トランシーバ）では, さらなる高機
能化, 小型化, 低コスト化を狙いとして標準 CMOS 回路による 1 チップ集積化が期待されている. しかし, 無線信号の送出を司るパワーアンプは, 大電力, 高効率の動作が必要となることから, 高耐圧, 低損失の化合物デバイスや LD-MOS などの特殊なプロセスにより実現されている. 本試作では, 標準 CMOS プロセス技術で実現されているディジタル信号処
理部と高周波パワーアンプの 1 チップ集積化の可能性を探るため, 大電流用 CMOS トラン
ジスタ TEG, パワーアンプ用入出力整合回路, およびパワーアンプ基本回路などの基本評価
TEG を作製した. これらの TEG を評価することにより, 標準 CMOS プロセス技術による
低電圧動作での最大出力電力や電力効率などのパワーアンプ性能の制限要因を定量的に把握し, 標準 CMOS 技術によるパワーアンプ回路の実現性を明らかにする.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC トランジスタ数：10 以上，
100 未満試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：通信（RF 回路，ATM など）

多段リミッタアンプ構成による高速イコライザ回路 TEG
群馬大学大学院工学研究科

石原 昇, 阿久津 正彦, 弓仲 康史

概要：LSI の高速化に伴い, 短距離の LAN 接続やシステム内の LSI チップ間, ボード回路間の接続においても高速動作が必要となって来ている. しかし, 接続線路の伝送量は高周波領域で大きく減衰することから, 高速化に伴い接続可能な伝送距離は短くなってしまう. このため, 高速システムを実現するには, 接続線路の帯域を補償する回路技術の実現が大きな課
題の 1 つとなっている. そこで我々は, この接続線路の高周波特性を補償し, 高速, 長距離伝送を可能とする, 無調整, 広ダイナミックレンジ動作のイコライザ回路の構成法, 設計法の検討を行った. その結果, 多段リミッタアンプ構成によるイコライザ回路が有効である見通しを得た. 本試作では, 回路の基本検討結果をベースに 1.25Gb/s で動作するイコライザ
回路 TEG を 4 水準設計し作製した. これらの TEG を評価することにより, 提案回路設計技
術の有効性を確認する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC トランジスタ数：100 以上，
1,000 未満試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：通信（RF 回路，ATM など）

GHz サンプリングフラッシュ型 AD 変換器
鹿児島大学理工学研究科
鹿児島大学工学部

上村 勇仁, 永吉 芳行

矢山 浩輔, 呉 慶, 大畠 賢一, 山下 喜市

概要：高速 HDD, DVD, ギガビットイーサネットなどへの応用を目的に, GHz サンプリン
グ AD 変換器の高速化, 低消費電力化に取り組んでいる. GHz サンプリング AD 変換器においては, チップ内で発生するノイズ及び製造ばらつきによる性能低下が大きな課題となっている. これらの課題に対し, コンパレータのキックバックノイズキャンセラ, ダミー回路を用いた参照電位発生回路を有するエンコーダなどの回路技術を開発した. これらの回路技術を用いて, 0.18 um CMOS 製造技術で 6 bit フラッシュ型 AD 変換器を設計, 試作した. 試
作チップの性能は現在評価中であるが, これまでに 3.3 GS/s 動作時に SNR=29.3 dB を得ている.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
100,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

トランジスタ数：10,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
139

第
２
章
チ
ッ
プ
試
作
報
告

平成16年度第2回オンセミコンダクター CMOS 1.2μm試作（ MOT042 ）10 進ディジタル回路およびニューロン MOS 回路の設計試作
静岡理工科大学電気電子情報工学科
静岡理工科大学電子工学科

波多野 裕

磯部 圭吾

小林 潤士, 里中 勝己, 水口 隆太郎, 村松 一矢, 山本 毅,
概要：平成 16 年度第 1 回試作チップ群の実測結果を踏まえて, 10 進ディジタル回路, ニュ
ーロン MOS ディジタル回路, CMOS シフトレジスタなどを設計した. 10 進加算回路とBCD－10 進デコーダ回路は独自のゲートアレイ方式で設計した. リセット端子付きおよび2 電源方式を含むニューロン MOS コンパレータやニューロン MOS 加算回路を設計した.
さらに第 1 回試作チップに搭載できなかった回路と NMOS, PMOS を設計した. 6 月 29 日に入荷した試作チップを直ちに測定して, 一部を除いて, 設計した各回路群の機能動作を実測により確認することができた. 設計期間の関係で, 各回路のチップ配置後 ERC を省略したため発生した誤配線による未測定信号は 17 年度第 2 回試作において再試作して確認する.

参考文献：［ 1 ］波多野, 山本, 磯部, 小林, 里中, 水口, 村松, ”高信頼順序回路, 10 進ディジタル回路, 及びディジタル要素回路の設計”, pp．58－59, 2005 年 VDEC 年報（2005）．

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：

チップ種別：演算回路（乗算器，除算器など）

MOS 型定電流回路の設計・試作（ 5 ）岡山県立大学大学院情報系工学研究科

日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

概要：アナログ・ディジタル回路の混在した CMOSLSI 技術の向上に伴い,アナログ回路においては温度依存性がなく電源電圧にも依存しない基準となる安定した電源回路が極めて重要となる.それは安定な定電流回路が電源電圧と周囲温度に対して安定に動作するアナロ
グ回路の実現のために不可欠だからである.特に低バイアス電流の発生回路には高抵抗が用いられるが,チップの占有面積の増大のため,製造コストが上昇してしまう.これらの事から,本設計では高抵抗を用いずに安定な低バイアス電流を発生する電流源の設計および検討を行った.今回の設計における当初の仕様は,所定の電源電圧および温度で基準値からの変

2-3
140

第
２
章
チ
ッ
プ
試
作
報
告

動が±1%以内の定電流を得ることを目標としている.本チップは前年度設計を行った「MOS 型定電流回路の設計・試作（ 4 ）」の温度依存電圧を最適化したものであり,－60℃～＋100℃の温度範囲で±0.5%以下の定電流特性を確認できた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

ど）

MOS 型整流回路・直流電圧増幅回路の設計・試作（ 2 ）岡山県立大学大学院情報系工学研究科

日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

概要：無線通信において,チップ外部のアンテナで受信した電波からアナログ回路の駆動に必要な直流電源電圧を得るためには,整流回路が不可欠となる.さらに整流回路の出力電圧が低いため,電圧増幅回路を接続する必要がある.これらの事から,本設計では無線電波から直流電圧を得るための整流回路と直流電圧増幅回路の設計および検討を行った.本チップは,整流回路として MOS 型およびダイオード型全波整流回路・倍電圧整流回路,昇圧回路としてディクソン型チャージポンプ方式 DCーDC コンバータ・トーテムポール型チャージポ
ンプ回路およびリセット回路,変調回路から構成されている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

試作

チップ種別：TEG（特性評価回路なMOS 型整流回路・直流電圧増幅回路の設計・試作（ 3 ）岡山県立大学大学院情報系工学研究科

日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

概要：無線通信において,チップ外部のアンテナで受信した電波からアナログ回路の駆動に必要な直流電源電圧を得るためには,整流回路が不可欠となる.さらに整流回路の出力電圧が低いため,電圧増幅回路を接続する必要がある.これらの事から,本設計では無線電波から直流電圧を得るための整流回路と直流電圧増幅回路の設計および検討を行った.本チップ
は,クロックパルス発生回路を中心に試作したものであり,さらに,IC チップ上の温度をオン
チップで検知し,IC の安定動作を行うための温度センサ回路から構成される.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：TEG（特性評価回路など）

広ダイナミックレンジイメージセンサアレイ
広島市立大学大学院情報科学研究科

浜崎 淳, 小澤 亮, 助田 有教, 堀居 賢樹

概要：近年，映像情報機器のキーデバイスとして注目されるイメージセンサにおいて，幅広い状況下での被写体の撮像に対応するため，ダイナミックレンジの拡大が強く求められている．本チップでは，様々なシステムで用いることのできる広ダイナミックレンジアク
ティブピクセルセンサを用いた 64×64 画素のイメージンサを試作した．このイメージセン
サは広範な環境で利用可能なセンサの実現を目指しており，チップに供給するバイアス電
圧制御で入射光に応じて応答特性を切り替えることができ，ダイナミックレンジの拡大を実現する．さらに 1 画素あたりのトランジスタ数は 3 個であり，小型化，高集積化が見込める．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
10,000 以上，100,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：
チップ種別：イメージセンサ/スマートセンサ

2-3
141

第
２
章

パルス形ハードウェア興奮抑制ニューロン対モデルの試作
日本大学大学院理工学研究科電子工学専攻
日本大学理工学部電子情報工学科

小野 克幸, 秦 恵子

佐伯 勝敏, 関根 好文

概要：現在，様々な分野において，脳内で行われている情報処理能力を工学的に応用するための研究がなされており，そのなかでも我々は，パルス形のモデルである，パルス形ハードウェアニューラルネットワークのニューロンチップを実装する事を目標に研究を行っている. 今回，パルス形ハードウェア CPG モデルの構成を目的に，パルス形ハードウェア
興奮抑制ニューロン対モデルの試作を行った. 本試作では，同モデルを 4 つ接続し構成した，パルス形ハードウェア CPG モデルに，外部入力としてパルスジェネレータからの信号を用いることで，同期現象についての動作を確認した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：

チップ種別：ニューテクノロジ

チ
ッ
プ
試
作
報
告

チップ入出力部に着目したパルス形ハードウェア興奮抑制ニューロン対モデ
ルの試作
日本大学大学院理工学研究科電子工学専攻
日本大学理工学部電子情報工学科

小野 克幸, 秦 恵子

佐伯 勝敏, 関根 好文

概要：現在，様々な分野において，脳内で行われている情報処理能力を工学的に応用するための研究がなされており，そのなかでも我々は，パルス形のモデルである，パルス形ハードウェアニューラルネットワークのニューロンチップを実装する事を目標に研究を行っている. 今回，パルス形ハードウェア CPG モデルの構成を目的に，パルス形ハードウェア
興奮抑制ニューロン対モデルの試作を行った. 本試作では，同モデルを 4 つ接続し構成した，パルス形ハードウェア CPG モデルの動作を確認するとともに，チップの入出力部が同期現象に与える影響について検討を行い，検証の結果，同モデルの同期現象と，入出力部の構成は同期現象に影響を与えないことを確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：

ニューテクノロジ

チップ内特性測定用モデル伝送線路およびＴＥＧの試作
秋田大学工学資源学部

吾妻 俊征, 井上 浩

概要：高密度設計の IC 内部では，シグナル・インテグリティを確保しながら配線間の電磁結合ノイズや信号ノイズなどのＥＭＣが重要な課題であり，配線設計の EMC 設計指針策定が必要である．本試作では，チップ内配線の伝送及び電磁結合特性を調べ，EMC 問題を検討することを目的とした［ 1 ］．平行 2 線の直線・直角線路の片側の線路のモデル伝送線路の設計・試作を行った．またこれまでの試作で回路内に用いられる諸抵抗及び諸容量の特性評価回路のためのＴＥＧ設計と試作を行った．GS 方式のマイクロプローブを直接チップに接触して，特性評価を可能とした．

参考文献：［ 1 ］吾妻俊征，井上浩，"チップ内配線間の電磁結合の実験的検討"，信学技報
EMCJ2005-55，EMD2005-34，July 2005

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva2-3

1.2μm 4.8mm 角

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS

チップ種別：TEG（特性評価回路など）

142

第
２
章
チ
ッ
プ
試
作
報
告

電源電圧変動に依存しないバイアス回路の試作
秋田大学工学資源学部

佐々木 健太, 井上 浩

概要：電源電圧の変動に起因するバイアス電流の変動が回路の許容限界を超える電力損失を発生させないことを目的に，電源電圧の影響が無いバイアス条件およびその回路を作ることが重要である［ 1 ］．本試作では，上記目的に適合する，電源電圧の変動に依存しないバイアス回路の IC 設計・試作した．今回の設計では，10%の電源電圧変動に対する出力電圧の変動が 1%以内となることを目標とした．本回路を評価するためにバイアス回路と連結した VCO も作製した．ここで作製した VCO は従来試作してきた VCO をより小型化したもので，同時に位相比較器，ループフィルタも作成し，基本的な PLL を構成できるようにしている．

参考文献：［ 1 ］ P.R.グレイ，R.G.メイヤー"超 LSI のためのアナログ集積回路設計技術
下"，培風館， 2002

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：10 以上，100 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

チップ種別：アナログ

ニューロン MOS 多値論理回路および演算増幅器の試作
佐賀大学大学院工学系研究科
佐賀大学理工学部

古賀 陽一郎, 近藤 弘康

深井 澄夫

概要：本チップ試作では, アナログおよびデジタル合わせて 6 つの回路の試作を行った. デジタル回路として, ニューロン MOS を用いて多値論理回路の基本回路である 4 値反転回路の試作を行った. 更に, 多値論理システムを, 従来の 2 値デジタルシステムで用いる際必要となる, 2 値信号と 4 値信号の変換を行うエンコーダおよびデコーダの試作も行った.

また, アナログ回路として基本的な演算増幅器の試作を行った. この演算増幅器は, 入力差動増幅回路, ソース接地増幅回路, 位相補償回路により構成している. レイアウトの工夫として, 全使用ＭＯＳのガードリング, 差動入力部のクロスカップル, ＭＯＳトランジスタの分
割, 位相補償用抵抗にダミー抵抗を使用している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種

別：アナログ/デジタル信号処理プロセッサ

CMOS イメージセンサの基礎実験チップ
佐賀大学理工学部

原 重臣

概要：CMOS イメージセンサの基本的な経験を積むために試作してみました. 画素構造は,PN 接合フォトダイオードを光電変換素子として使い, リセット, 増幅, 選択の 3 つのトラン
ジスタを接続した基本的な 3 トランジスタ方式です. フォトダイオードは縦横約 20μｍのサイズです. 縦 10 画素, 横 10 画素の合計 100 画素を配置しています. 駆動パルスを発生するデジタル回路は外付けとし, チップには含めていません. IO バッファとしては, VDEC ホー
ムページで配布してある MXIBUF を入力用として用い, 出力用としては MXIBUF の上部を増幅度 1 の増幅回路に置き換えたものを用いています. 試作が出来上がってきて, 性能実験を行ってみましたが, 全く信号が出力されないという結果になってしまいました. この原
因としては, IO バッファ部までフリーのレイアウトエディタである magic を用いて編集してしまったためと考えています. MXIBUF などの IO バッファには小数グリッドの描画が含
まれますが, これが適当に整数値に置き換えられてしまったためではないか, と考えています. 今後, IO バッファに注意した設計を行って, 原因究明および改善を行っていきたいと考えています.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：イメージセンサ/スマー

トセンサ

チ
ッ
プ
試
作
報
告

大場 博之, 松田 敏弘, 岩田 栄之

概要：スイッチング電源の小型化, 高効率化のために, 汎用性のある制御用 LSI が必要とされる. 現在, スイッチング電源を安定に動作させるための補正回路は LSI 外部で作られていることが多い. そこで今回は LSI 内部での補正回路の設計を中心に行った. 今回の試作回路
は, 基本ブロックである誤差増幅器, ラッチ回路, 発振回路, 出力回路, 補正回路であるスロ
ープ電圧発生回路, 電圧電流変換回路, Duty 可変回路を設計した. 誤差増幅器は安定動作を行うためにゲインを高く保つこと, 高周波のスイッチング周波数に対応させるため, 高速応
答することが必要となる. ラッチ回路は高周波でもクロックに対して安定して動作する必要がある. 発振回路はクロックとして用いるため周波数の安定性が求められる. スロープ電圧
発生回路は Duty50%以上で生じる発振を防ぐためのスロープを作り出し, 電圧電流変換回路
で補正量を出力する. Duty 可変回路は入力する電圧値によって出力信号の Duty の制御を行う.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva載

トランジスタ数：100 以上，1,000 未満

143

第
２
章

スイッチング電源制御 LSI 用補正回路の設計
富山県立大学大学院工学研究科

2-3

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナデジ混

オフセット電圧自動補正回路の設計
富山県立大学大学院工学研究科

堀井 信嘉, 松田 敏弘, 岩田 栄之

概要：近年, マイクロマシン技術を応用した小型で高性能なセンサが開発されている. しかし, 小型センサの出力は微小であり, この出力を増幅, 補正する必要がある. 本研究で小型センサの増幅回路を以前設計したが, 小型センサと増幅回路双方にオフセット電圧が生じてしまう. そこで, このオフセット電圧をアナログ値からディジタル値に変換し, ディジタル値によって調整する方法を検討している. このオフセット電圧補正回路は, A／D コンバータとディジタル値による補正回路が必要であり, 今回は, 補正回路の設計を Verilog ‐HDL 記述を用いて行なった. 補正回路は, 2 つの減算回路とラッチ回路で構成される. 数値
は, 符号を含む, 11Bit を扱う.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
スタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジ

チップ種別：演算回路（乗算器，除算器など）

インターポーザ用オペアンプの設計
富山県立大学大学院工学研究科

堀井 信嘉, 松田 敏弘, 岩田 栄之

概要：近年, マイクロマシン技術を応用した小型で高性能なセンサーが登場してきている.
しかし, これらのマイクロマシン型センサーは小型化によって出力が低下し, 外部からの雑音の影響を受けやすくなる. そのため, 微小な出力をセンサーの近傍で増幅し, 外部からの影響を受けにくくする必要がある. そこで, インターポーザ用のオペアンプを設計した. 本
チップには, オペアンプ, poly 抵抗, コンパレータを搭載した. オペアンプは, 同じ設計値のものを 5 つ配置してある. poly 抵抗は, それぞれ抵抗値の異なるものを配置してある. 今回設計したオペアンプと poly 抵抗のパッド配置は, 以前同様の目的で設計したものと全く同じである. このことにより, 従来と同じ測定回路を使用することが可能である.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：TEG（特性評価回路など）

2-3
144

第
２
章
チ
ッ
プ
試
作
報
告

SPICE モデルパラメータ抽出用単体 MOSFET の設計
富山県立大学大学院工学研究科

正源 浩之, 松田 敏弘, 岩田 栄之

概要：多くの半導体メーカーは自社製回路シミュレータを使用しており, これらのシミュレ
ータを使うにはデバイスモデルおよびモデルパラメータが必要となる. SPICE モデルパラ
メータを抽出するには, 適切なゲート長:L, ゲート幅:W の組み合わせを持っている MOSFET をテストチップ上に設計することが非常に重要である. 今回は MOSFET モデルの分解
可能性の性質を利用し large, short, narrow の 3 グループの単体 MOSFET を 27 種類試作
した. また抽出パラメータ評価用に small デバイスも試作した. 特に short グループの
MOSFET を 10 種類用意したことにより, 各種短チャネル効果を適切にモデルパラメータに表現できるようにした.

参考文献：“UTMOSTⅢ Extractions Manual, Volume 1 MOSFET AND TFT MODELING ROUTINES”, SILVACO INTERNATIONAL, December 2002.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva価回路など）

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評

制御テール電流源を用いた高線形化 CMOS 乗算器
筑波大学理工学研究科

堀護

筑波大学システム情報工学研究科

庄野 和宏, 石橋 幸男

概要：トランスコンダクタは, 信号処理において重要な回路ブロックであり, その線形性は極めて重要な特性の一つである. 従来の回路の多くは, MOS トランジスタが二乗特性で動作する前提で設計されているが, この前提では不十分であり, 実際には移動度減衰の影響により, トランスコンダクタの線形性が悪化する. この移動度減衰の影響を軽減するために,
移動度減衰を考慮し, Wang の OTA にレベルシフト回路と入力電圧に応じたテール電流制
御回路を追加することで, 乗算器としても動作する高線形化されたトランスコンダクタを提案, 設計した.

動作評価を通して, 実装回路が期待通りに動作することを確認し, さらに

2 次及び 3 次歪が, それぞれ-55dB, -64dB と大変良好な特性を有することを確認した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：MicroSim 社 PSpice，手作業による，
タナーリサーチ社 LEdit，手作業によるトランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
145

第
２
章
チ
ッ
プ
試
作
報
告

平成17年度第1回オンセミコンダクター CMOS 1.2μm試作（ MOT051 ）ニューロンＭＯＳ可変論理回路の試作
大阪工業大学工学部

久津輪 敏郎, 椴山 徹

概要：本試作チップでは, 柔軟な処理を得意とするニューロンＭＯＳトランジスタに動的再構成可能である可変論理を用いて, 2 種類のニューロンＭＯＳ可変論理回路で構成された
8bitＡＬＵ回路の試作を行った. レイアウト上部分の回路は, 本研究室で従来から提案されている静電容量を可変にした 4bitＡＬＵ回路である. レイアウト中央部分の回路は, 今回提案するフローティングゲートを可変にした 4bitＡＬＵ回路であり，従来の回路に比べ, トラ
ンスミッションゲート数を少なくした回路構成にすることができ, 少ない面積で柔軟な処理ができる回路としての期待ができる. なお, ＡＬＵ回路は, 加算，減算等 8 種類の機能を3bit 制御端子で切り替わるようにしている. テスタによる測定は行っていない.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：オンセミ CMOS 1.2μm 4.8mm 角

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：演算回路（乗算器，除算器など）

基本論理ゲート速度評価回路と加算回路, 計数回路, メモリレジスタの設計
試作
静岡理工科大学電気電子情報工学科
静岡理工科大学電子工学科

波多野 裕

鈴木 博也

森 章紀, 田力 正徳, 芝田 通明, , ,
概要：基本論理ゲート速度評価回路と加算回路, 計数回路, メモリレジスタなどを 2 チップに分けて設計した. 基本論理ゲートの速度性能を詳細に実測評価するため, 2 種類の 50 段
8 入力 NAND ゲート・チェーンと 2 種類の 50 段 8 入力 NOR ゲート・チェーンを設計した.
回路の性能比較のため, 桁上げ伝搬加算回路, 桁上げ先見加算回路, 及びマンチェスタ形桁
上げ加算回路の 3 種類の並列加算回路を設計した. 同期計数回路として直列形と並列形を設計した. また, 2 種類のメモリレジスタを設計した. 更に, 3 種類の 39 段リングオシレータや縦積み回路の性能解析のための 2 種類の 27 段インバータチェーンなどを設計した. 1 月
25 日に入荷した試作チップを直ちに測定して, 2 種類の NAND チェーン, 2 種類の NOR チェーン, 2 種類のインバータチェーンの遅
延時間の違いを分離する事に成功した. また, 3 種類の並列加算回路, 2 種類のメモリレジスタの機能動作を確認した.

2-3

参考文献：［ 1 ］波多野, 渋谷, 縣, 北村, 永野, 村松, 望月, ”NAND 論理ゲート速度性能評価回路とマイクロプロセッサの設計”,

146

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC

第
２
章
チ
ッ
プ
試
作
報
告

p．51, 2004 年 VDEC 年報（2004）．
1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：

チップ種別：演算回路（乗算器，除算器など）

基本論理ゲート速度評価回路と加算回路, 計数回路, メモリレジスタの設計
試作
静岡理工科大学電気電子情報工学科
静岡理工科大学電子工学科

波多野 裕

田力 正徳

芝田 通明, 鈴木 博也, 森 章紀, , ,
概要：基本論理ゲート速度評価回路と加算回路, 計数回路, メモリレジスタなどを 2 チップに分けて設計した. 基本論理ゲートの速度性能を詳細に実測評価するため, 2 種類の 50 段
8 入力 NAND ゲート・チェーンと 2 種類の 50 段 8 入力 NOR ゲート・チェーンを設計した.
回路の性能比較のため, 桁上げ伝搬加算回路, 桁上げ先見加算回路, 及びマンチェスタ形桁
上げ加算回路の 3 種類の並列加算回路を設計した. 同期計数回路として直列形と並列形を設計した. また, 2 種類のメモリレジスタを設計した. 更に, 3 種類の 39 段リングオシレータや縦積み回路の性能解析のための 2 種類の 27 段インバータチェーンなどを設計した. 1 月
25 日に入荷した試作チップを直ちに測定して, 2 種類の NAND チェーン, 2 種類の NOR チェーン, 2 種類のインバータチェーンの遅
延時間の違いを分離する事に成功した. また, 3 種類の並列加算回路, 2 種類のメモリレジスタの機能動作を確認した.

参考文献：［ 1 ］波多野, 渋谷, 縣, 北村, 永野, 村松, 望月, ”NAND 論理ゲート速度性能評価回路とマイクロプロセッサの設計”,
p．51, 2004 年 VDEC 年報（2004）．

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：

チップ種別：演算回路（乗算器，除算器など）

NMOS パワートランジスタ（ワッフルレイアウト）
福岡大学工学部

末次 正

概要：電流容量 600mA の n type MOS パワートランジスタ 2 個を作成した. 5x5 ワッフル
レイアウトトランジスタを 220 個並列接続したレイアウトを作成した. 1 つのワッフルレイ
アウトトランジスタは 3mA の電流容量で設計し, 20 個余分に配置した. ソース端子はアー
スし, ゲートとドレインは各トランジスタ 2 カ所ずつとれるようにした. 電流容量が大きい
のでいくつかのパッドをつないで大きな端子とした. ワッフルレイアウトを用いた理由は,少ないゲート面積で長いチャネル幅を確保できると考え, ゲート損失が小さくなると考えたためである. 実測の結果は, 残念ながらゲートとドレインを間違って接続し, されにドレイ
ンが間違ってアースされていることがわかり, 全ての端子がゼロ電位から変化しないという状態, すなわち全く動作しなかった.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso トランジスタ数：10 未満
試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

スパイラルインダクタ 20nH
福岡大学工学部

末次 正

概要：スパイラルインダクタの実測値を得るために, 20nH のスパイラルインダクタを四タイプ作成し配置した. A:一重巻き. メタル 2 レイヤーを用いて 7 ターンの一重巻きインダク
タを作成した. 40mA の電流容量を得るために線幅を 40um とし, ピッチを 50um とした.
B:二重巻きグランドシールド付き. メタル 2 レイヤー3 ターン, メタル 1 レイヤー4 ターンによる二重巻きインダクタを作成した. 線幅は A と同じとした. 基板による損失を減らすため
Active レイヤーによるグランドシールを配置した. インダクタの周囲にはメタル 1 レイヤ
ーによるガードリンクを配置した. C:二重巻きグランドシールとなし. B と同じ二重巻きにしてグランドシールドとガードリンクをつけなかった. D:二重巻き 4um 線幅. C と同じ二重巻きグランドシールドなしのレイアウトで線幅を 4um ピッチを 5um とした. インピーダ
ンスアナライザによる測定の結果, 20MHz において直列インダクタンスは, A:31.51nH
B:24.39nH C:7.37nH D:7.04nH, 直列抵抗は, A:8.51 B:7.91 C:3.69 D:5.18 であった. 測定の結果 B と C のタイプが計算値と近い値を得た. ばらつきは C より B の方が小さかった.

参考文献：Thomas H. Lee, "The Design of CMOS Radio-Frequency Integrated Circuits," Cambridge University Press（1998）

147

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso
2.3mm 角トランジスタ数：10 未満

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：TEG（特性評価回路など）

MOS 型定電流回路の設計・試作（ 6 ）岡山県立大学大学院情報系工学研究科

概要：アナログ・ディジタル回路の混在した CMOS LSI 技術の向上に伴い,アナログ回路
においては温度依存性がなく電源電圧にも依存しない基準となる安定した電源回路が重要となる.それは安定な定電流回路が電源電圧と周囲温度に対して安定に動作するアナログ回路の実現のために不可欠だからである.特に低バイアス電流の発生回路には高抵抗が用いられるが,チップの占有面積の増大のため,製造コストが上昇してしまう.これらの事から,本設計では高抵抗を用いずに安定な低バイアス電流を発生する電流源の設計および検討を行った.本チップは「MOS 型定電流回路の設計・試作（ 5 ）」の低電源電圧動作化を検討したものであり,電源電圧約 2V から定電流特性を確認できた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star -HSPICE ，Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

第
２
章
チ
ッ
プ
試
作
報
告

日笠 猛, 定本 竜明, 大曽根 隆志, 森下 賢幸,
小椋 清孝

2.3mm 角2-3

試作ラン：オンセミ CMOS 1.2 μ m

MOS 型整流回路・直流電圧増幅回路の設計・試作（ 4 ）岡山県立大学大学院情報系工学研究科

日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

概要：無線通信において,チップ外部のアンテナで受信した電波からアナログ回路の駆動に必要な直流電源電圧を得るためには,整流回路が不可欠となる.さらに整流回路の出力電圧が低いため,電圧増幅回路を接続する必要がある.これらの事から,本設計では無線電波から直流電圧を得るための整流回路と直流電圧増幅回路の設計および検討を行った.本チップ
は,「MOS 型整流回路・直流電圧増幅回路の設計・試作（ 2 ）」を改良したものである.整流回路として MOS 型およびダイオード型全波整流回路・倍電圧整流回路,昇圧回路としてディクソン型チャージポンプ方式 DCーDC コンバータ・トーテムポール型チャージポンプ
回路およびリセット回路,変調回路から構成されている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：TEG（特性評価回路など）

MOS 型整流回路・直流電圧増幅回路の設計・試作（ 5 ）岡山県立大学大学院情報系工学研究科

日笠 猛, 大曽根 隆志, 森下 賢幸, 小椋 清孝

概要：無線通信において,チップ外部のアンテナで受信した電波からアナログ回路の駆動に必要な直流電源電圧を得るためには,整流回路が不可欠となる.さらに整流回路の出力電圧が低いため,電圧増幅回路を接続する必要がある.これらの事から,本設計では無線電波から直流電圧を得るための整流回路と直流電圧増幅回路の設計および検討を行った.本チップ
は,「MOS 型整流回路・直流電圧増幅回路の設計・試作（ 3 ）」を改良したものであり,ク
ロックパルス発生回路を中心に試作した.更に IC チップ上の温度をオンチップで検知し,IC の安定動作を行う温度センサ回路から構成される.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：TEG（特性評価回路など）

2-3
148

第
２
章
チ
ッ
プ
試
作
報
告

高効率整流回路の試作
東北大学大学院工学研究科

坂井 靖文, 小谷 光司, 伊藤 隆司

概要：様々な周波数の交流電圧を整流するためのアナログ整流回路を作成した. 作成した目
的は, 各種整流回路の基礎的な特性を計測することである. 作成したチップの内容として
は, スイッチング素子やコンデンサを用いた整流回路を数種類作成し, 基礎的な特性を計測できるようにした. さらに, 様々な周波数の電圧を印加した場合の特性を計測できるように, レイアウトが異なる整流回路を数種類作成した. 使用した素子について, スイッチング
素子については, サイズなどを変更した数種類の素子を用い, コンデンサについても異なる容量の物を数種類使用した. また, 整流回路に使用した各スイッチング素子, コンデンサな
どの基礎的な特性も計測できるように, 整流回路とは別に各素子について個々にレイアウトを作成した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ

移相器及びチップ内配線特性測定用モデル伝送線路の試作
秋田大学工学資源学部

吾妻 俊征, 三浦 和仁, 井上 浩

概要：本試作研究では，アナログ形 PLL を用いた簡便な通信方式［ 1 ］の実現を目的とし，90°移相器の設計・試作を行った．少ない信号復調誤差で信号変換することにより，アナログ形 PLL や VCO の応用範囲をさらに広げることができると考えられる．また，
チップ内配線の伝送及び電磁結合による EMC 問題を検討するために，配線幅が異なる 2 種
類の異なる構造のモデル伝送線路の設計・試作を行った．またその他には必要な基本回路
や，回路内に用いられる諸抵抗及び諸容量のＴＥＧおよび特性評価回路で構成されている．

参考文献： ［ 1 ］佐藤，伊藤，井上，"プッシュプル位相加算ミキサを使用した通信機能
IC の一検討，"電子情報通信学会技術研究報告，EMD2003-97，2004 年 1 月．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
1.2μm 4.8mm 角

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS

チップ種別：TEG（特性評価回路など）

基本アナログ形 PLL の試作
秋田大学工学資源学部

佐々木 健太, 井上 浩

概要：アナログ形 PLL の 1 チップ化を目的とし，VCO を 1 チップ化し，外付けの素子をなくすことを試み，これまで試作してきた VCO［ 1 ］を用いた PLL をディジタル放送通信の受信回路に応用することを検討した．そこで本試作では，ディジタル放送通信を簡易に受信できるシステムの基本を位相比較器，ループフィルタ，VCO により構成される基本
PLL とし，集積化の基本形を IC 設計・試作した．現状では，本回路を受信機として利用するにはまだ不十分であり，必要なブロックとして，移相器やミキサ，BPF などが挙げられる．そのため，今後は前述の回路ブロックを作製し，追加していく予定である．

参考文献：［ 1 ］宮前亨，井上浩，"リング発振器型 VCO の開発とその応用，"東北地区若手研究者研究発表会，Mar. 2005

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS

2-3
149

演算増幅器およびニューロン MOS を用いたアナログ・ディジタル回路
佐賀大学大学院工学系研究科
佐賀大学理工学部

舛岡 貴志, 近藤 弘康, 古賀 陽一郎

石丸 佳和, 大熊 太郎, 加藤 好信, 清水 暁生, 深井 澄夫

概要：本チップ試作は, アナログ集積回路の汎用能動素子である演算増幅器の設計を通じて, 基本アナログ集積回路ブロックの設計技術, レイアウト技術, および検証技術を早期に習得することを目的とし, 学部 4 年生を対象にしたものである. 各学部生が設計した演算増幅器は, 同じ回路を使用し, 2 種類のレイアウト法を用いて特性の違いを比較検討できる構成となっている. 更に, 抵抗による補償付きニューロンＭＯＳカレントミラー回路の抵抗部
をＭＯＳトランジスタに置き換えた改良型ニューロン MOS カレントミラーの試作および多値論理回路の応用研究として, 4 値 SRAM セルの試作を行っている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva
ンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オ

チップ種別：アナログ/デジタル信号処理プロセッサ

第
２
章
チ
ッ
プ
試
作
報
告

ウェーブパイプライン方式 LFSR
弘前大学理工学部

佐久間 玲奈, 深瀬 政秋

弘前大学総合情報処理センター

佐藤 友暁

概要：ウェーブパイプライン手法はパイプラインレジスタを使用せずにパイプライン処理を可能にする手法である. レジスタを使用しないため, ウェーブパイプライン手法は従来方式のパイプライン手法と比較して, 高速なクロック周波数での動作と消費電力の削減が可能である. 本研究では, ウェーブパイプライン手法を LFSR （Linear Feedback Shift Registe）回路へ適用させたチップを設計した. ゲートレベルシミュレーションの結果従来方式よりも高速かつ低消費電力で動作することが示された. ウェーブパイプライン方式
LFSR を PRNG （Pseudo-Random Number Generator）の生成へ適用した場合, トリ
ガするタイミングを変えることにより, 生成される乱数の規則を変えることが可能になる.
このため PRNG を使用した暗号方式については, 高速・低消費電力・暗号強度強化の両立が可能になる.

参考文献：T. Sato, R. Sakuma, D. Miyamori, and M. Fukase, “Waved-LFSR Circuit for Hardware-Based Intrusion Detection System,” Proc. of ECTI-CON 2006 （2006） （To be published）

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
1,000 未満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，

チップ種別：演算回路（乗算器，除算器など）

トランジスタ特性測定用回路
富山県立大学工学研究科

正源 浩之, 松田 敏弘, 岩田 栄之

概要：CMOS アナログ回路において, 素子のばらつきが回路へ与える影響は大きい. 同一の特性を得たい場合には MOSFET を隣接して配置する. しかし, MOSFET を隣同士に配置しても, 製造工程等に依存し, しきい値電圧のばらつくことが避けられない. エッチング時に周辺パターンの影響を受けないようにするには, ダミーパターンを素子近傍に配置することが一般に用いられる. 本チップではブロック毎にダミーパターンを異なる方法で配置し,ばらつきの低減策を考える. Δ Vth 特性について調査するため, 本チップでは 9 つのブロッ
ク（1 ブロックに対して MOSFET26 個）からなるトランジスタ特性測定用回路を設計した. MOSFET の数が多いためトランジスタのドレイン-ソースを共通化し, デコーダでゲー
ト信号を切り替えることで測定する MOSFET を選択するという方式を取った.

参考文献：「LSI 設計者のための CMOS アナログ回路入門」CQ 出版（2005）
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
2-3

Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

150

第
２
章
チ
ッ
プ
試
作
報
告

トランジスタ特性測定用回路
富山県立大学工学研究科

正源 浩之, 松田 敏弘, 岩田 栄之

概要：CMOS アナログ回路において, 素子のばらつきが回路へ与える影響は大きい. 同一の特性を得たい場合には MOSFET を隣接して配置する. しかし, MOSFET を隣同士に配置しても, 製造工程等に依存し, しきい値電圧のばらつくことが避けられない. エッチング時に周辺パターンの影響を受けないようにするには, ダミーパターンを素子近傍に配置することが一般に用いられる. 本チップではブロック毎にダミーパターンを異なる方法で配置し,ばらつきの低減策を考える. Δ Vth 特性について調査するため, 本チップでは 9 つのブロッ
ク（1 ブロックに対して MOSFET26 個）からなるトランジスタ特性測定用回路を設計した. MOSFET の数が多いためトランジスタのドレイン-ソースを共通化し, デコーダでゲー
ト信号を切り替えることで測定する MOSFET を選択するという方式を取った.

参考文献：「LSI 設計者のための CMOS アナログ回路入門」CQ 出版（2005）
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva
評価回路など）トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性オフセット電圧自動補正回路の改良
富山県立大学大学院工学研究科

堀井 信嘉, 松田 敏弘, 岩田 栄之

概要：近年, マイクロマシン技術を応用した小型で高性能なセンサが開発されている. しかし, 小型センサの出力は微小であり, この出力を増幅, 補正する必要がある. 本研究で小型センサの増幅回路を以前設計したが, 小型センサと増幅回路双方にオフセット電圧が生じてしまう. そこで, このオフセット電圧をアナログ値からディジタル値に変換し, ディジタル値によって調整する方法を検討している. このオフセット電圧補正回路は, A／D コンバータとディジタル値による補正回路が必要である. 今回は, 前回設計した補正回路の桁の繰り上がり, 繰り下がりによるエラーの改良を行った. 構成は 2 つの減算回路とラッチ回路, 桁の繰り上がり, 繰り下がりエラーを認識する回路である. また, チップの空きスペースに以前設計した小型センサ用の増幅回路を 3 つ配置した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
ン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラ

チップ種別：演算回路（乗算器，除算器など）

スイッチング電源制御用 LSI の設計
富山県立大学大学院工学研究科

大場 博之, 松田 敏弘, 岩田 栄之

概要：これまでスイッチング電源の基本ブロック, 補正回路の設計を行ってきた. 今回は,従来試作した回路において生じている問題の改善を行った. 今回は, 発振回路, ラッチ回路,
出力回路, 誤差増幅器, 比較器, スロープ補正回路, スロープ電圧発生回路, 電圧電流変換回路を設計した. ラッチ回路は, 従来よりも急峻なパルス波を出力できるように改善した. 出
力回路は, 出力パルス波を反転する必要が生じたため, 回路を修正した. スロープ補正回路
はスロープ電圧発生回路と電圧電流変換回路を内部配線し, 一つの回路とした. スロープ電
圧発生回路, 電圧電流変換回路ともに, 特性のさらなる改善を行った. また, 単体特性を測定するための NMOS, PMOS も同一チップ内に設計した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：アナデジ混載

2-3
151

第
２
章

発振回路の試作
東京工業大学理工学研究科

チ
ッ
プ
試
作
報
告

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：4 種類の Voltage Controlled Oscillator （VCO）および 1 種類の Phase Locked
Loop （PLL）を作成した．4 種類の VCO はそれぞれ以下の特徴を有する．（a） 無安定
マルチバイブレータ（差動出力），（b） 出力電圧振幅が制御電流に依存しない VCO（差動出力），（c） 出力電圧振幅が制御電流に依存しない VCO（4 相出力），（d）発振周波数を直線的に制御可能な VCO（4 相出力）．VCO（a）は従来より広く用いられている構成の VCO であり，出力電圧振幅が制御電流に依存するため発振周波数の可変範囲が制限されるという問題点があった．VCO（b）は VCO（a）の電流パスに工夫を加え，出力電圧振幅が制御電流に依存しない構成とすることで広い周波数可変範囲を実現した．VCO（c）は VCO（b）を 2 個使用し四相出力を実現している．VCO（d）は VCO（c）の電流パスを組み替えることで，発振周波数を制御電流により直線的に制御可能とした VCO である．PLL は VCO（b）を用いて構成した．PLL の分周比は 1/8 倍とし，入力参照周波数を 1.35 MHz とした．このとき, 消費電流および消費電力はそれぞれ, 5 mA および 15 mW であった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ

FM 放送受信システム用回路ブロックの試作（ 1 ）東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：FM 放送の受信システムの集積回路化を目指し，受信システムで用いられる回路ブ
ロックのうち Automatic Gain Controll（AGC）回路，Voltage Controlled Oscillator（VCO），ミキサの試作を行っている．AGC 回路は,可変利得増幅器（VGA），二乗回路, 低域通過フィルタからなる．VGA の出力信号を二乗し，低域通過フィルタに通すことでその直流成分を得る．得られた直流成分を VGA の制御電圧として用いることで一定の出力振幅を実現している．VGA にはデシベルリニアの特性を有する増幅器を用いてい
る．-5dB から 40dB の利得可変範囲有する．VCO は弛張発振器として実現している．設計された弛張発振器は, 広く用いられている弛張発振回路に比べ，半分の個数の電流源を用いて実現しているため消費電力の半減に成功している．ミキサには歪み特性に優れる受動ミキサを用いている．

設計期間： 10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

FM 放送受信システム用回路ブロックの試作（ 2 ）東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：FM 放送の受信システムの集積回路化を目指し，受信システムで用いられる回路ブ
ロックのうち，帯域通過フィルタ，復調器と Automatic Gain Controll 回路（「FM 放送
受信システム用回路ブロックの試作（ 1 ）」で報告した Automatic Gain Controll 回路と同様の構成）の試作を行っている．帯域通過フィルタは OTA-C 構成で実現している．バイカッドフィルタを 4 個縦続接続し，7 次の高域側の遮断特性と 1 次の低域側の遮断特性を有する帯域通過フィルタとしている．通過帯域は 100 kHz から 300 kHz とし通過域内の振幅特性が平坦となるように設計している．通過帯域は電圧制御電流源（OTA）のトランスコンダクタンスにより可変である．復調器にはピークディファレンシャル回路を用いている．ピークディファレンシャル回路で必要となるインダクタはジャイレータを用いて実現している．ピークディファレンシャル回路により周波数変調された信号を振幅変調された信号に変換し，最後に包絡線検波を行い音声信号を得る構成としている．

2-3
152

第
２
章
チ
ッ
プ
試
作
報
告

設計期間： 10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

FM 放送受信システムの試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：FM 放送受信システムの試作を行った．試作したシステムは，低雑音増幅器，乗算器，バンドパスフィルタ，利得可変増幅回路，復調回路からなるスパーへテロダイン構成とした．低雑音増幅器は初段で用いられ，ソース接地増幅回路およびゲート接地増幅回路を組み合わせて実現している．乗算器はダブルバランス型乗算器を採用した. 利得可変増幅
回路は信号振幅の制御のために使用し，同相信号を帰還する構成としている．帯域通過
フィルタには低域側が 1 次，高域側が 7 次の OTA-C 構成のフィルタを用いた．復調回路はピークディファレンシャル回路と絶対値回路を組み合わせて構成されている．中間周波数には 210 kHz を選択した．測定により 80 MHz の入力信号が 79.79 MHz の局部発振器により設計値である 210 kHz に周波数変換されている様子が測定された．また復調回路の動作に改善が必要であることが判明し，今後の課題が明確となった．電源電圧を 3 V に設定して測定したときの総消費電流は 7 mA であった．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ

演算増幅器の試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：演算増幅器は汎用性が高く，アナログ回路において広く用いられる回路ブロックである．その設計にはアナログ集積回路の設計技術についての様々な知識が要求されるため，演算増幅器の設計はアナログ集積回路技術の初学者にとって極めて有益な経験となる．そのため，本チップでは, 学部 4 年生および修士課程 1 年生を対象とした演算増幅器の試作を行っている．7 名の学生がそれぞれ独自の演算増幅回路を設計している．7 名の多くは初めての集積回路の試作であったが，設計，シミュレーションによる評価，レイアウ
ト，そして検証まで集積回路の設計フローを一通り学んだ．設計された回路の構成は，差動増幅回路にソース接地増幅回路を縦続接続した構成が主であったが，ｎチャネルＭＯＳ
ＦＥＴの差動増幅回路とｐチャネルＭＯＳＦＥＴの差動増幅回路を組み合わせることで，同相入力範囲の拡大を図った構成なども試作された．また，チップの余白にはＭＯＳＦＥＴのＴＥＧを作成し，ＭＯＳＦＥＴのパラメータ抽出の学習にも役立てている．

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

電圧モード多値論理基本回路の試作
筑波技術大学産業技術学部

稲葉 基

概要：ダウンリテラル回路（DLC）とアナログインバータ（AINV）の試作チップである．DLC は，CMOS インバータの n 形と p 形の MOSFET をそれぞれ n 形と p 形の 2 入力
FG-MOSFET に置き換えた構成をしており，2 つの制御端子に印加する電圧によって自由にしきい値電圧を変えることのできる可変しきい値インバータである．可変しきい値特性だけでなく，CMOS インバータよりも急峻な入出力特性や低消費電力などの長所もあわせ持っている．また，AINV は，DLC の出力をその 2 つの制御端子へフィードバックさせた
回路構成をしており，電源電圧，入力電圧，出力電圧をそれぞれ Vdd，Vin，Vout とすると，Vout=a×Vin+（Vdd+b）の入出力特性を有する（ただし，a と b は負の任意の値またはゼロ）．a=-1，b=0 のとき，電源電圧から入力電圧を差し引いた電圧を出力する線形インバータとして機能する．DLC，AINV ともに，3 つ以上の論理レベルで信号処理をおこなう多値論理の最も重要な電圧モード基本回路の 1 つである．本チップには，素子値を少しずつ変えた DLC と AINV に加え，比較のための CMOS インバータを搭載している．

参考文献：Motoi INABA, Koichi TANNO, Okihiko ISHIZUKA: "Analog Inverter with Neuron-MOS Transistors and Its Application", 電子情報通信学会アナログ回路技術小特集号英文論文誌Ａ. Vol.E85-A, No.2.（2002）

153

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
ジトランジスタ数：10 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

2-3

チップ種別：ニューテクノロ

第
２
章
チ
ッ
プ
試
作
報
告

平成17年度第1回MOSIS-TSMC CMOS 0.18μm試作（ MT18051 ）1Tb/s 3W 三次元積層チップ間誘導結合トランシーバ
慶應義塾大学理工学部

三浦 典之, 黒田 忠広

概要：1Tb/s 3W チップ間トランシーバを開発した．MT1805_1_O4791 と積層して評価した． 1GHz のクロックおよび 1 チャネルあたり 1Gb/s のデータを誘導結合を介して伝送す
る．1024 チャネルのデータ送受信器を 30um ピッチで配列した．0.18um CMOS で製造したトランシーバチップの総レイアウト面積は 2mm ^2，チップ厚は 10um である．4 相TDMA によりクロストークを削減し，BER は 10^-14 以下の通信ができる．通信の信頼性
は有線と同等である．バイフェーズ変調によりデータ送受信器のノイズ耐性を高めて，低消費電力化した．これは，「Cell プロセッサ」に採用された Rambus 社のチップ間インタ
フェース技術「FlexIO」と比べて，3.3 倍高速で，1/2 の電力で，1/7 のエネルギーで，およそ 1/4 の面積である．我々の一連の研究成果は，3 年連続して ISSCC の将来技術（Technology Directions）のセッションに採択された．

参考文献：［ 1 ］ N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T.
Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State
Circuits Conference （ISSCC’06）, Dig. Tech. Papers, pp. 424-425, Feb. 2006.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トランジ
スタ数：10,000 以上，100,000 未満

試作ラン：MOSIS-TSMC 0.18μm 11.4mm2

チップ種別：通信（RF 回路，ATM など）

1Tb/s 3W 三次元積層チップ間誘導結合トランシーバ
慶應義塾大学理工学部

三浦 典之, 黒田 忠広

概要：1Tb/s 3W チップ間トランシーバを開発した．MT1805_1_O4790 と積層して評価した． 1GHz のクロックおよび 1 チャネルあたり 1Gb/s のデータを誘導結合を介して伝送す
る．1024 チャネルのデータ送受信器を 30um ピッチで配列した．0.18um CMOS で製造したトランシーバチップの総レイアウト面積は 2mm ^2，チップ厚は 10um である．4 相TDMA によりクロストークを削減し，BER は 10^-14 以下の通信ができる．通信の信頼性
は有線と同等である．バイフェーズ変調によりデータ送受信器のノイズ耐性を高めて，低消費電力化した．これは，「Cell プロセッサ」に採用された Rambus 社のチップ間インタ

2-3

フェース技術「FlexIO」と比べて，3.3 倍高速で，1/2 の電力で，1/7 のエネルギーで，およそ 1/4 の面積である．我々の一連の研究成果は，3 年連続して ISSCC の将来技術（Tech-154

nology Directions）のセッションに採択された．

第２章

Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State

チ
ッ
プ
試
作
報
告

参考文献：［ 1 ］ N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T.
Circuits Conference （ISSCC’06）, Dig. Tech. Papers, pp. 424-425, Feb. 2006.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トランジ
スタ数：10,000 以上，100,000 未満

試作ラン：MOSIS-TSMC 0.18μm 22mm2

チップ種別：通信（RF 回路，ATM など）

高速伝送線路配線, トランジスタ TEG, 高周波 LNA およびミキサー
東京工業大学統合研究院

伊藤 浩之, 菅原 弘雄, 岡田 健一, 益 一哉

概要：LSI 長距離配線の遅延低減を目的とした伝送線路配線, ならびに RF 回路の広帯域化を目指した LNA とミキサーを試作した. 伝送線路配線は低消費電力化を目的に新たなトポ
ロジーの駆動回路を採用したものである. シミュレーション上, 差動伝送線路配線は3Gbps で動作可能となっている. そして, 次回の回路設計にむけて NMOS の TEG も試作している. NMOS の TEG において, ゲート幅は 20um と 100um とし, ソース接地とスイッ
チの TEG をそれぞれ試作している. また, 本試作においては広帯域 LNA およびミキサーとアクティブインダクタの高精度設計を目的としている. 回路は LNA 単体と LNA とミキサーを接続したものを試作している. LNA はカスコード型, ミキサーはシングルバランス型とし, 可変インダクタでマッチングをチューニングする. アクティブインダクタはコントロール電圧によってインダクタンス値が可変となっている. 測定比較用として出力にMIM キャパシタをつけたものと, ノイズを検討するためにソース接地回路を接続したものを作成された.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Analog Artist
MEMS

トランジスタ数：10 以上，100 未満

試作ラン：MOSIS-TSMC 0.18 μ m 12mm 2

チップ種別：

平成17年度第2回MOSIS-TSMC CMOS 0.18μm試作（ MT18052 ）スパイラルインダクタのカップリングによるチップ間無線インターコネクト
LSI
広島大学先端物質科学研究科

佐々木 守, 有薗 大介

概要：LSI 集積システム化の機能増加に伴い，チップ積層 3 次元集積システムの実現が望まれている．従来の貫通ビアを用いた 3 次元実装技術ではチップ間配線工程が複雑になり，加工のコスト上昇と歩留まり低下が問題となる．この問題解決のため，広島大学 21 世紀
COE（テラビット情報ナノエレクトロニクス）の 3D カスタムスタックシステムでは，無線チップ間インターコネクトで大規模・高機能なシステム実現を提案している．このために，スパイラルインダクタを用いたチップ間通信 Local Wireless Interconnect（LWI）
を開発している．本研究の目的は，スパイラルインダクタを用いたチップ間無線インターコネクトの実現である．1.0Gbps 以上のビットレートの高速化，インダクタサイズ
100um 以下の小型化を目標とする．また，1 チャンネル当たりの消費電力 1mW 以下を目標とする．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 xCalibre トランジスタ
数：100 以上，1,000 未満

試作ラン：MOSIS-TSMC 0.18μm 10.66mm2

チップ種別：通信（RF 回路，ATM など）

スパイラルインダクタ対の電磁結合による無線シリアル伝送 LSI
広島大学先端物質科学研究科

佐々木 守, 閻 彬

概要：近年, 携帯電話の性能向上に伴い, 短い動作時間の中で大量なデータ伝送を行う必要がある. そのため, データ線が増え, 各機能を実現するために制御線も増加するため, 携帯
電話のヒンジ部に通される信号線は数十本以上となる. 配線本数増大による電気配線の難し
さや EMC（electro magnetic compatibility）対策のため, 従来のパラレル通信インタ
フェイスに替わる高速シリアル通信インタフェイスが注目されている. 現在の高速シリアル
伝送インタフェイスは伝送線路に電流を流して終端抵抗で電圧に変換し, その電位差で信号を受信している. そのため, 伝送線路に数 mA の電流が流れ, 低消費電力化は難しい. また,
有線接続インタフェイスのため, ESD（静電気放電）の対策として, 大きな容量負荷を持つ
ESD 保護回路が必要で, 周波数制限を受ける. そこで, 本研究の目的はスパイラルインダク
タ対の電磁結合を利用した無線シリアル伝送の実現である. スパイラルインダクタの LC 共
振特性を利用することで低消費電力化が期待できる. また, 無線インタフェイスのため, ESD 保護回路が不要となる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 xCalibre トランジスタ
数：100 以上，1,000 未満

試作ラン：MOSIS-TSMC 0.18μm 9.6mm2

チップ種別：通信（RF 回路，ATM など）

高速クロック分配方式の開発
広島大学先端物質科学研究科

佐々木 守, 汐崎 充, 森 敦, 岩田 穆

概要：システムの高速化への要望に伴い, クロックの高速化が必要となった. しかし, ク
ロックスキューや消費電力の問題で, プロセッサで用いることができる周波数は 4ＧＨｚが限界であるといわれている. そこで我々は, 超高速, 低消費電力, 低スキュー, 低ジッタのチップ内クロック分配方法を提案し，設計を行った. 提案するクロック分配回路の特徴は，インダクタを用いることで伝送路上に振幅一定の定在波を生成し，更に伝送路距離と発振
周波数を制御する点である．また，定在波という共振特性を利用することで低消費電力を実現する．試作した本チップには 6×6 グリッド型クロック分配回路, 1 対 1 接続型クロック
分配回路, インダクタ測定用ＴＥＧ, 伝送線路測定用ＴＥＧを搭載した. 測定により設計値の発振周波数 17ＧＨｚが実現できた. このときの電源電圧は 1.8V, 消費電力 10.8mW/
Grid であった．

参考文献：M. Shiozaki, M. Sasaki, A. Mori, A. Iwata, and H. Ikeda 20GHz Uniform-Phase Uniform-Amplitude StandingWave Clock Distribution IEICE Electronics Express （ELEX）, Vol.3, No.2, 11-16, 2006

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 xCalibre トランジスタ
数：100 以上，1,000 未満
ど）

試作ラン：MOSIS-TSMC 0.18μ m 9mm 2

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

2-3
155

第
２
章
チ
ッ
プ
試
作
報
告

低電圧動作アナログ回路 TEG
広島大学先端物質科学研究科

吉田 毅, 升井 義博, 円林 晃一郎, 石田 尚也, 青木 慶

概要：近年の CMOS プロセス技術の進歩によりデバイスは微細化され，ディジタル回路の高速化・高集積化が実現されている．しかし CMOS デバイスの閾値電圧（Vth）は大規模
ディジタル回路の待機時消費電力を低減するために低電圧化されていない．したがってア
ナログスイッチを多用する低電圧動作アナログ回路の実現はますます困難になっている．
またデバイスの雑音増加および電源電圧の低電圧化により SN 比は劣化し，高精度・低雑音のアナログ回路の実現は困難になっている．したがって我々は，微細 CMOS プロセスによるアナ・デジ混載システム LSI を実現するために，アナログ回路の低電圧動作および低雑音化技術について研究を行った．本チップは低電圧で動作可能なグランデッドスイッチを用いた低雑音チョッパ増幅回路，逐次比較形 ADC，ΣΔ ADC および PLL で構成されている．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre ，Mentor 社 xCalibre
9.8mm2

トランジスタ数：1,000 以上，10,000 未満

試作ラン：MOSIS -TSMC 0.18 μ m

チップ種別：TEG（特性評価回路など）

低電圧動作アナログ回路 TEG
広島大学先端物質科学研究科

吉田 毅, 升井 義博, 円林 晃一郎, 石田 尚也, 青木 慶

概要：近年の CMOS プロセス技術の進歩によりデバイスは微細化され，ディジタル回路の高速化・高集積化が実現されている．しかし CMOS デバイスの閾値電圧（Vth）は大規模
ディジタル回路の待機時消費電力を低減するために低電圧化されていない．したがってア
ナログスイッチを多用する低電圧動作アナログ回路の実現はますます困難になっている．
またデバイスの雑音増加および電源電圧の低電圧化により SN 比は劣化し，高精度・低雑音のアナログ回路の実現は困難になっている．したがって我々は，微細 CMOS プロセスによるアナ・デジ混載システム LSI を実現するために，アナログ回路の低電圧動作および低雑音化技術について研究を行った．本チップは低電圧で動作可能なグランデッドスイッチを用いた低雑音チョッパ増幅回路，逐次比較形 ADC，ΣΔ ADC および PLL で構成されている．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
2-3

Mentor 社 Calibre ，Mentor 社 xCalibre
9.7mm

2

トランジスタ数：1,000 以上，10,000 未満

試作ラン：MOSIS -TSMC 0.18 μ m

チップ種別：TEG（特性評価回路など）

156

第
２
章
チ
ッ
プ
試
作
報
告

誘導結合トランシーバ用低電力送信回路
慶應義塾大学理工学部

井上 眞梨, 黒田 忠広

概要：誘導結合トランシーバ用低電力回路を設計試作した．これまでに 1Tb/s の高速・高密度化を達成してきた．電力に関しては 3mW/Gb/s であり，そのうちの 70%を送信回路が消費している［ 1 ］．多チャネル化を更に目指すためには，支配的となっている送信回路の低電力化が必要となる．そのための回路技術として，本チップには送信電流を再利用する こ と が で き る 送 信 回 路 を 搭 載 し た ． サ イ ズ 2 .7 m m x 3 .7 m m の チ ッ プ 上 に は ，20um ピッチで 8 チャネル送信回路が 4 種類内蔵されている．同チップを向かい合わせに実装して，データのチップ間通信実験を行った．

参考文献：［ 1 ］ N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M.
Tago, M. Fukaishi, T. Sakurai, and T. Kuroda, "A 1Tb/s 3W Inductive-Coupling
Transceiver for Inter-Chip Clock and Data Link," IEEE International Solid-State Circuits Conference （ISSCC’06）, Dig. Tech. Papers, pp. 424-425, Feb. 2006.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トランジ
スタ数：10,000 以上，100,000 未満

試作ラン：MOSIS-TSMC 0.18μm 9.9mm2

チップ種別：通信（RF 回路，ATM など）

平成17年度第3回MOSIS-TSMC CMOS 0.18μm試作（ MT18053 ）高速 VCSEL レーザドライバ回路
大阪大学工学部

リー タックヤン, 松岡 俊匡, 谷口 研二

概要：従来, 光通信では大電流が必要な Edge Emitting Laser が使用されていたため, 出力
電流の小さな CMOS では高速レーザドライバの設計が困難だった. しかし, 最近, 低電流で駆動できる Vertical Cavity Surface Emitting Laser（VCSEL）の登場により, 10GHｚ帯
高速 CMOS レーザドライバの設計が可能となった. 本研究は, 光通信の低消費電力化を目的として CMOS 高速 VCSEL レーザドライバ回路を設計•試作した. 本チップは, 低電圧で作動可能な差動入力• NMOS 出力型および差動入力• PMOS 出力型レーザドライバ回路で構成されている. また, 低電圧で作動可能なプリドライバとして, Modified Cherry
Hooper Amplifier を設計•試作した. 今後レーザドライバの出力を制御するフィードバッ
ク回路を設計する予定である.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Diva，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：MOSIS-TSMC 0.18μm 10mm2

チップ種別：通信（RF 回路，ATM など）

チップ間無線電力伝送
慶應義塾大学理工学部

Yuan Yuxiang

概要：現在の SiP 技術において，チップ間の信号伝送を無線により実現する手法が研究されてきている．一方で，積層されたチップに与える電源に関しては，未だにボンディングなど有線によって行われており，電力伝送の無線化が望まれている．そこで本チップは，誘導結合チャネルを複数個搭載し，チップ間の電力伝送を無線により実現する．送信チップにおいて，直流電力は交流電力に変換され，誘導結合を介して受信チップへ伝送される．受信チップでは，整流回路により，交流電力は直流電力へ変換され出力される．また制御回路を搭載しており，必要とされる電力に応じて，電力を送受信する仕組みとなっている．0.18um CMOS 技術によりチップ試作を行った．チップサイズは5.56mm×1.8mm である．今後，電力伝送，さらに整流・制御回路について，その効率・性能を測定する予定となっている．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トランジ
スタ数：10,000 以上，100,000 未満

試作ラン：MOSIS-TSMC 0.18μm 10mm2

チップ種別：通信（RF 回路，ATM など）

再構成可能 CMOS 無線回路
東京工業大学統合研究院

山内 拓弥, 菅原 弘雄, 川添 大輔, 伊藤 雄作, 伊藤 猛,
岡田 健一, 益 一哉

概要：本試作では, 広帯域動作および自己性能補償を目的とする CMOS 無線回路 TEG を試作した. チップには広帯域 VCO, 広帯域 LNA, 自己性能補償型 LNA, 小面積分布定数型増
幅器, 分布定数型乗算回路を実装した. VCO は, 可変インダクタとスイッチトキャパシタ,1/2 分周器, ミキサを使用することによって 1GHz から 6GHz までの広帯域での発振が可能なものを検討した. LNA は, 整合回路のインダクタおよびキャパシタをスイッチによって切り替えることで 1GHz から 6GHz の動作切り替えを行い, さらにインダクタンスを可変にすることにより連続的なチューニング特性を得ることを検討する. 自己補償型 LNA は,
MOS スイッチにより MOSFET のゲート幅を擬似的に変化させ, 製造ばらつきや温度変化に対する補償を行うものを検討した. 小面積分布定数型増幅器は, 多数のインダクタを 1 つにまとめることによる小面積化を検討した. 分布定数型乗算回路は, 従来型のものを実装し, 動作確認を目的とする.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：MOSIS-TSMC 0.18μm 16mm2

チップ種別：通信（RF 回路，ATM など）

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広帯域アナログ複素係数フィルタ
北見工業大学工学部

谷本 洋, 矢舗 誠, 田邊 寛朗, 柳沢 英人

概要：本試作は高速無線通信への応用を目的とした広帯域のアナログ複素信号処理回路の試作である．我々の提案した RC ポリフェーズフィルタに基づくアクティブ複素係数フィルタの新しいトポロジの性能確認を主目的として，関連する回路も含め，次のような回路ブ
ロックを搭載している：RC ポリフェーズフィルタによる（1.4～2.4） GHz の広帯域 90 度
移相回路，正の周波数に（+1～+100） MHz の通過域を有し，負の周波数に（-1～-100）
MHz の阻止域を有する受動 RC ポリフェーズフィルタ，同じ周波数特性を有する能動RC ポリフェーズフィルタ，およびこれらに使用した低電圧動作する擬似全差動 OTA のTEG を搭載している．試作チップは平成 16 年 3 月納品の予定であったが，試作スケジュー
ルの遅延により原稿執筆時点ではチップを受け取っていない．チップを入手次第，イメー
ジ信号除去比，IM3，NF 等を評価する予定．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Cadence 社 Analog Artist
0.18μm 10mm2

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チップ種別：通信（RF 回路，ATM など）

トランジスタ数：100 以上，1,000 未満

試作ラン：MOSIS-TSMC

平成17年度第4回MOSIS-TSMC CMOS 0.18μm試作（ MT18054 ）動的再構成可能 RF 回路技術向け要素回路, 受動素子
東京工業大学統合研究院

川添 大輔, 菅原 弘雄, 伊藤 雄作, 山内 拓也, 伊藤 猛,
岡田 健一, 益 一哉

概要：動的再構成可能 RF 回路技術を無線通信回路の RF フロントエンド部に用いることによって, 1 チップで 400MHz～6GHz までの通信周波数帯を網羅し, かつ製造時の素子ばらつきや動作温度の変化などによる回路性能の変化を自動的に補償する回路の実現を目指す.
本試作では, RF フロントエンドの回路要素である低雑音増幅器（LNA）及び電圧制御発信器（VCO）を設計した. LNA についてはマルチバンドに対応するために大きく二つのタイプの回路を設計した. ひとつは狭帯域動作をする LNA をスイッチなどを用いて整合状態を変化させ, 広帯域にチューニングするもの, また広帯域動作する分布乗数形増幅器の設計を行った. VCO は, 2～3ＧＨz まで動作するものに, Mixer,Divider,スイッチを用いて 1～
6GHz まで周波数可変範囲をもつ VCO を実現した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：MOSIS-TSMC 0.18μm 16mm2

チップ種別：TEG（特性評価回路など）

高周波アナログアクティブフィルタの試作
東京工業大学理工学研究科

藤井 信生, 高木 茂孝, 佐藤 隆英, ニコデムス レディアン

概要：アナログアクティブフィルタを試作した. 試作の目的はアナログ集積回路において構成の異なる回路の評価および特性の比較. アナログ回路の一例としてアクティブフィルタを用いた. 試作したアクティブフィルタは OTA（Operational Transconductance Amplifier）回路および容量を用いて構成した. 遮断周波数が 100MHｚ程度の低域通過型フィル
タをシングルエンド型および平衡型, 複数の回路構成で試作した. シングルエンド型は1.5V の電源電圧を用いるが, 平衡型の回路は 1V の電源電圧で動作可能. 計測のために各フィルタ回路に同じ出力合成（加算）回路および負荷駆動回路（バッファー）を内蔵した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre
MOSIS-TSMC 0.18μm 10mm2

トランジスタ数：100 以上，1,000 未満

試作ラン：

チップ種別：アナログ/デジタル信号処理プロセッサ

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平成17年度第2回MOSIS-TSMC CMOS 0.25μm試作（ MT25052 ）オールオンチップ PLL と基板雑音に対する影響評価
広島大学先端物質科学研究科

外谷 昭洋, 岩田 穆

概要：近年のアナログ・ディジタル混載回路において，大規模化するディジタル回路から発生し，基板を介して伝搬する基板雑音が問題となっている. 本研究では,基板雑音に対する耐性の高い全差動型の PLL 回路を設計すると共に,この回 路に対してディジタル回路の与える影響を測定・評価し，アナログ・ディジタル混載回路に搭載する PLL の性能を向上させることを目的としている．本試作チップはオールオンチップ全差動 PLL と基板雑音発
生回路（TCNS），雑音検出回路（NDET）［ 1 ］を搭載している．本チップはシングル入力型 VCO を使った従来型 PLL も搭載し，全差動型 PLL との比較を可能にしている．また，回路を電気的に切り離すことによって，VCO 単体での測定評価を可能としている．

参考文献：［ 1 ］ Makoto Nagata, Katsumasa Hijikata, Jin Nagai, Takashi Morie, Atsushi Iwata, “Reduced substrate noise digital design for improving embedded analog performance,” IEEE International Solid-State Circuits Conference, pp. 224-225, Feb. 2000.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：MOSIS-TSMC 0.25μm 9.964mm2

トランジスタ数：1,000 以上，

チップ種別：アナデジ混載

1:8CMOS デマルチプレクサの試作
大阪大学大学院工学研究科

姚 崢山, 金 奎哲, 田中 智之, 王 軍, 井田 司, 上田 啓介,
松岡 俊匡, 谷口 研二

概要：本試作では低消費電力化を実現し, CMOS デジタル回路と混載するためには
CMOS プロセスによる高速動作可能な CMOS デマルチプレクサの実現を目的として研究を行った. 低電源電圧下で高速動作が可能な Current Switched Logic （CSL） を採用し,CSL を用いた 1:8 CMOS デマルチプレクサを設計した. 回路シミュレーションでは, 設計
した CMOS デマルチプレクサは電源電圧 1V で 4Gb/s の高速シリアル-パラレル変換が可能であった. この他, デマルチプレクサに必要となる PLL クロック生成回路とそのための
VCO のテスト回路も設計した.

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この他, 可変利得増幅回路, 低域通過フィルタ, Δ-Σ 変

調器などのアナログ信号処理用基本回路も混載している.

設計期間： 5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 xCalibre
SIS-TSMC 0.25μm 10mm2

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：1,000 以上，10,000 未満

試作ラン：MO-平成17年度第3回MOSIS-TSMC CMOS 0.25μm試作（ MT25053 ）可変利得増幅回路の試作
大阪大学大学院工学研究科

王 軍, 姚 崢山, 松岡 俊匡, 谷口 研二

概要：信号処理や通信システムにおいて，低電圧・高精度可変利得増幅回路（VGA）の重要性が高まっている．それらの構成ブロックの 1 つであるオペアンプにも，高利得・高周波数特性が要求されている．本試作では，フォルデッド・カスコート型メインアンプに，
テレスコピック型補助アンプでゲイン・ブーストする構成を採用したオペアンプを設計した．テレスコープ型補助アンプでは, 従来のスイチドキャパシタ CMFB 回路を使わずにソースフォロワーを駆使した回路を採用したため，チップ占用面積は大きく低減された．設
計したオペアンプを用いて VGA を構成し，1～4 までの可変利得，10MHz のサンプリング
周波数，約 10～12 ビットの VGA 回路を設計した．スイチドキャパシタ・バッファを搭載した VGA 回路は 3pF までの負荷容量で動作は可能である.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：MOSIS-TSMC 0.25μm 10mm2

チップ

種別：アナログ（PLL, A-D/DC-DC コンバータなど）

衝突点モニター用ピクセル検出器読出し回路
東北大学理学研究科
宇宙科学研究所

橋本 健太郎, 横山 康博, 山本 均
池田 博一

概要：東北大学では JLC（ジャパンリニアコライダー）に使われるペアモニターの開発を行っている. JLC は 1ｍｓの継続時間を有する電子ビームと陽電子ビームが 5Hz で衝突を繰り返す. また 1ｍｓの継続時間中には, さらに 300ns 間隔の微細構造が存在する. この衝突で対生成された電子の空間的, 時間的分布を検出することで衝突条件の最適化を図ることが, 3D ピクセル検出器をセンサーとする本回路の役割である. その実現のため本回路はバンプボンドされたセンサーからの信号を増幅する増幅回路, その信号をカウントするカウン
タ回路, 計数値を時間ごとに割り振るメモリ回路などからなる.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL トランジスタ
数：100,000 以上
載

試作ラン：MOSIS-TSMC 0.25 μ m 16mm2

チップ種別：アナデジ混

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平成17年度第4回MOSIS-TSMC CMOS 0.25μm試作（ MT25054 ）京都大学生存圏研究所

松本 陽史, 小嶋 浩嗣, 上田 義勝

概要：﻿人類が宇宙へ進出して本格的な宇宙利用がスタートし, 大規模な活動が展開される
ようになると, そこに「人間活動がある」からこそ発生するような宇宙環境の「乱れ」が生じることになる. そして, その「乱れ」は電磁場の乱れとして観測されるべきものである.
このように, 「人間がその宇宙空間で, 活動を展開することによって発生する電磁環境の乱れを, 電波を受信することによって, 手軽に, 定期的にモニターすることのできる装置」の開発が必要である. 宇宙機用途として開発が進められている宇宙プラズマ環境モニタの開発の一環として, 超小型 RF センサを開発している. 本開発はその基礎研究として基本とな
るアナログ回路（フィルタ, アンプ）を ASIC として設計した. 100kHz のローパスフィル
タとして GM-C フィルタを設計し, アンプには 20dB, 10dB のアンプ回路を作成した. 基本
特性を解析するため, チップ内にいくつかのコンポーネントを配置し, ASIC 毎の特性の違
いや, アンプ回路の安定度等を調査している.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
ンジスタ数：100 以上，1,000 未満

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試作ラン：MOSIS-TSMC 0.25μm 10mm2

チップ種別：通信（RF 回路，ATM など）

トラ平成17年度第1回NEC Bipolar 0.6μm試作（ NEC05 ）8-bit,1GS/s バイポーラＳ／Ｈの試作
中央大学理工学部

佐藤 義和, 土橋 洋太, 杉本 泰博

概要：高速動作する測定器等に適用可能なＳ／Ｈ回路について検討した. バイポーラプロセ
スＳ／Ｈ回路の代表的な構成方法であるＳＥＦ型は, 高速動作に適しているという利点があるが, 入力差動段の歪みによる精度の低下や, 多段構成による電源電圧の上昇などの問題点がある. 今回検討した回路では, 入力にプリバッファ及びクロスカップルトランジスタを用いることにより, 入力段の歪みを改善した. また, 出力バッファとしてレベルシフトを伴わないバッファを用いることにより, 従来よりも低い電源電圧での動作を可能にした. さらに, クランプ回路を用いることにより, ホールドモードフィードスルーを軽減した. 現在評
価ボードを作成中であり, 完成し次第測定に着手する.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist
上，100 未満試作ラン：NEC Bipolar 0.6μm 2.0mm 角

トランジスタ数：10 以

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

1 次連続時間型 ΔΣ 変調器
上智大学理工学部

森田 寛, 田中 隆, 湯本 拓, 和保 孝夫

概要：高速サンプリング, 広帯域入力信号を A/D 変換できる技術の確立を目指し, バイポ
ーラトランジスタを用いた連続時間 ΔΣ 変調器を設計した. 連続時間型ではアナログ的なフィードバックが直接入力信号に加わるため, 電流量の最適化を図り SNR の向上を狙った.
設計した ΔΣ 変調器はポジティブカレントソースを含む積分器, 比較器, 電流切替型
DAC からなる. 試作チップには ΔΣ 変調器本体の他に, それぞれの要素回路を搭載し, 個別回路の動作確認を可能とした. また, 別チップ上で実現したダブルサンプリング技術を用いた ΔΣ 変調器で採用した比較器も, パッド数の関係から, 本チップ上に単体で搭載した.
SPECTRE によるシミュレーションでは, OSR＝128（入力帯域幅 1.9MHz, サンプリング

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周波数 500MHz）で SNR＝52dB が予測できた. また, 比較器単体においてはサンプリング
周波数 12GHz までの比較動作が確認できた.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

田中 隆, 森田 寛, 湯本 拓, 和保 孝夫

概要：高速サンプリング, 広帯域入力信号を A/D 変換できる技術の確立を目指し, バイポ
ーラトランジスタを用いた連続時間 ΔΣ 変調器を設計した. 連続時間方式では, 連続時間信号から離散時間信号への変換と, アナログ信号から量子化を同時に行うために, 高速・高精度で動作する比較器が要求される. 本回路では, ダブルサンプリング・コンパレータを用いて，クロック周波数の倍のサンプリング周波数を実現した. 実際には, 500MHz のクロックに対して, 1GHz でのサンプリングを可能にした. 積分器にはミラー効果を用いた gm-C 型を用いた. トランスコンダクタには, 出力抵抗を高めるために, PNP を負荷に用いたコモン
エミッタ出力段を用いた. ミスマッチの影響を考慮し, コモンモードフィードバックを施した. SPECTRE によるシミュレーションでは, OSR＝128（入力周波数 3.6MHz, サンプリ
ング周波数 1GHz）で SNR＝56dB が予測できた.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

ログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：NEC Bipolar 0.6μm 2.0mm 角

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ダブルサンプリング 1 次連続時間型 ΔΣ 変調器
上智大学理工学部

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チップ種別：アナ

ASVPZ2005
高エネルギー加速器研究機構素粒子原子核研究所

田中 真伸

概要：放射線検出器用フロントエンドエレクトロニクス AISC である. チャンネル数は4 チャンネル/chip でありこの中に各チャンネルに下記の回路ブロックが入っている. 高速
低雑音プリアンプ, デジタルポールゼロキャンセラー, フィルター, 差動出力回路, ゲイン
可変回路, モニター回路である. 特徴としては多チャンネル化に対応するため外付け素子を必要としないポールゼロキャンセラーを採用したことである. これは外部から 4 ビットでポールゼロ周波数をコントロールすることが可能であるため, 通常必要である外付けの大きな容量や抵抗などを必要としない. よって高集積化に向いているデザインとなっている. また
デジタルコントロールに DAC を使用しているわけではないため低消費電力である. 評価を行い上記の動作を確認し, デザイン, 原理などに問題がないことを証明した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：イメージセンサ/スマートセンサ

ポジティブ・アンプ
高エネルギー加速器研究機構素粒子原子核研究所

谷口 敬, 島崎 昇一, 根岸 久,
田中 真伸

概要：高エネルギー実験に使用される主として希ガスを使用した多チャンネルマルチワイ
ヤー比例計数管（MWPC あるいは MWDC）用でポジティブ電荷入力用の前置増幅器. 電子でなく正イオンに感じて信号を発する非反転型高速電流アンプである. 回路には比例計数管に特有の 1/ｔテールを切るためのポール・ゼロ・キャンセル回路を有している. また高速タイミング性能と低ノイズの双方を両立させる為, アンプは二段構成になっている. 初段
は低ノイズで且つ高速に信号を増幅する為に単純なエミッタ－接地型のフィードバックア
ンプで二段目は周波数フィルターをかけて, ガウス関数に近い波形に整形を行う. また出力レベルが, 高い入力レートによりベースライン変動を起こすのを防ぐ為にベースライン再生回路を有している. 高エネルギー物理学実験をはじめ, 原子核実験や医療用 X 線検出器にもガスチェンバーだけでなくシリコン検出器や APD などの前置増幅器として使用でき, 高速で且つ超低ノイズが特徴である.

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設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

試作ラン：NEC Bipolar 0.6μ m 2.0mm 角

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

ネガティブ・アンプ
高エネルギー加速器研究機構素粒子原子核研究所

谷口 敬, 島崎 昇一, 根岸 久,
田中 真伸

概要：高エネルギー実験に使用され主として希ガスを使用した多チャンネルマルチワイヤ
ー比例計数管（MWPC あるいは MWDC）用でネガティブ電荷入力用. 電子に感じて信号を発する非反転型高速電流アンプである. 回路には比例計数管に特有の 1/ｔテールを切るためのポール・ゼロ・キャンセル回路を有している. また高速タイミング性能と低ノイズの双方を両立させる為, アンプは二段構成で初段は低ノイズで且つ高速に信号を増幅する為に単純なエミッタ－接地型のフィードバックアンプとし, 二段目で周波数フィルターをかけてガウス関数に近い波形に整形を行う. また出力レベルが, 高い入力レートによりベースライ
ン変動を起こすのを防ぐ為にベースライン再生回路を有している. 高エネルギー物理学実験をはじめ, 原子核実験や医療用 X 線検出器にもガスチェンバーだけでなくシリコン検出器
や APD などの前置増幅器として使用でき, 高速でなおかつ超低ノイズであることが特徴である.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

DC コンバータなど）

試作ラン：NEC Bipolar 0.6μ m 2.0mm 角

チップ種別：アナログ（PLL, A-D/DC-

高速コンパレータ
高エネルギー加速器研究機構素粒子原子核研究所

谷口 敬, 根岸 久, 島崎 昇一,
田中 真伸

概要：高エネルギー実験や原子核実験によく使用される高速粒子検出器（シンチレ－ショ
ンカウンターや MWDC のような, 高い時間分解能を必要とするタイミングディスクリミネ－ター）に使用されるコンパレータ－である. 特に高速・単電源で使用可能・差動出力・出力ラッチ機能があることが特徴である. 入力電圧範囲は光電子増倍管の出力を基本としており, 負出力（0～-2V）に対して使用できることが条件となっている. 内部回路は特に静特性が良い事と超高速で且つオーバードライブ遅延特性が良い事の双方を達成する為に多段のNPN 差動スイッチを使用した. 入力部分は高い入力インピーダンスを保つ為, エミッタ－
フォロワ－を追加. ラッチ機能を追加する為に出力直前の差動スイッチ直後にスイッチつきの PNP 差動増幅器を使用し正帰還をかけて出力レベルの固定を行っている. 基本的に負出力信号を取り扱うことが前提なので Vcc を GND（0V）として使用し, 出力レベルは NECL レベルになっている. しかし電源の選択によっては LVDS や PECL レベルにも対応できる.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

試作ラン：NEC Bipolar 0.6μ m 2.0mm 角

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

N6114 （Multi Input Transistor Charge Sensitive Pre-Amplifier）
高エネルギー加速器研究機構素粒子原子核研究所

河合 克彦, 田中 真伸

概要：一般的な光電子増倍管と比較して, 電子増倍ゲインが 2 桁ほど低い HPD（Hybrid
Photo-Detector）用として, ローノイズ性を重視したチャージセンシティブプリアンプ
TEG を製作した. 一般的に回路全体のノイズを支配するのは入力トランジスタのノイズレベルであり, ベース拡散抵抗の大きさ依存する. 等価的にこのベース拡散抵抗を下げる手段として, 入力トランジスタを複数個並列接続する方法がある. 本 TEG においては, 同じ回路構成ではあるが入力トランジスタ数をそれぞれ 1,2,4,8 個組み入れた計 4 つのチャージセン
シティブプリアンプ回路を試作し, ノイズ低減効果及び, 適正入力トランジスタ数を実験により把握し, 量産型のためのデータ収集を目的とした. なお, 入力段に使用したトランジス
タ単体の TEG を入れており, これを使ってトランジスタ自身のノイズを把握することで,上記のチャージセンシティブプリアンプのノイズとの整合性を定量的に評価することができる. テスタによる測定は無し.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist トランジスタ数：10 以
上，100 未満試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：TEG（特性評価回路など）

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N6115 （Multi Input Transistor Charge Sensitive Pre-Amplifier
with PZC, Shaper, Buffer）
高エネルギー加速器研究機構素粒子原子核研究所

河合 克彦, 田中 真伸

概要：Chip No. N6114 における入力トランジスタ数 4 及び 8 のチャージセンシティブアン
プ回路に, ポールゼロキャンセル回路及び, 読み出し対象光電子増倍管である HPD（Hybrid Photo-Detector）の検出器容量と, 予測されるプリアンプの雑音レベルから求めた最適な時定数をもつシェイピング回路を付加した回路である. また, 出力段としてバッファア
ンプを設けることで, 極力少ない外付け回路で Multi Channel Analyzer 等の波高分析器に接続できるようにした. 本チップは HPD のフォトンカウンティングモードにおける, 入射
光のエネルギー分解能を評価するためのアンプチップである. 各回路ブロックには出力端子を設けてあり, 各パートの動作確認ができるようにした. また, 各ブロックのバイアスポイ
ント及び, 電流値は外部からの調整も可能な構成となっている. なお, 本チップにも Chip
No. N6114 同様にノイズ評価用としてトランジスタ単体の TEG を入れた. テスタによる測定は無し.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist トランジスタ数：10 以
上，100 未満試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：TEG（特性評価回路など）

第
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章
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N6116 （Wide Dynamic Range Charge Sensitive Pre-Amplifier）
高エネルギー加速器研究機構素粒子原子核研究所

河合 克彦, 田中 真伸

概要：HPD（Hybrid Photo-Detector）用のダイナミックレンジの広いチャージセンシ
ティブプリアンプを試作した. AISC チップでは, 印加可能な最大電圧が低いために入力信号に対して出力のダイナミックレンジを得にくい. フィードバックキャパシタを大きくすることで, 全体的にチャージゲインを下げればより大きな入力信号にも対応できるようになるが, 小さな入力信号に対するチップ出力での S/N が劣化する. 本チップでは, Chip No.
6114 における 8 入力トランジスタアンプ回路に電圧アンプを付加した構成となっており, 出
力としてチャージアンプ部から直接信号を取り出す端子と, 電圧アンプを介して出力する端子を設けた. 入力信号レベルに応じて出力端子を使い分けることで, ダイナミックレンジを確保すると同時に, 小信号入力に対する S/N の劣化を抑えることができる. また, 大入力信号に対しては, クランプ回路を設け, 電圧アンプの飽和を抑える工夫をした. テスタによる測定は無し.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist トランジスタ数：10 以
上，100 未満試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

N6117 （Multi Input Transistor Charge Sensitive Pre-Amplifier
with PZC, Shaper, Buffer）
高エネルギー加速器研究機構素粒子原子核研究所

河合 克彦, 田中 真伸

概要：Chip No. N6115 におけるチャージセンシティブアンプ部分における高ゲイン化を図ったものを試作した. 一般にチャージセンシティブアンプでは, 検出器で発生した電荷をより効率的にアンプ側へ引き込むために, アンプの入力インピーダンスは可能な限り低いことが望ましい. このためには, アンプ自身のオープンループゲインを高くする必要がある.
本回路においては, 入力トランジスタ段にフォールデットカスコード+正帰還を施すことで広帯域で高いオープンループゲインを得られる工夫をした. なお, 入力段のトランジスタのコレクタ電流を外部電圧でコントロール可能な構成にすることで, 相互コンダクタンスを変化させノイズ及び, 応答速度に対する定量的な評価ができるようにした. ポールゼロキャン
セル及びシェイピング回路については Chip No. N6115 と同様な構成であり, 出力用バッ
ファアンプも内蔵している. ノイズ評価用としてトランジスタ単体の TEG も入れた. テスタによる測定は無し.

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報
告

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist トランジスタ数：10 以
上，100 未満試作ラン：NEC Bipolar 0.6μm 2.0mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

平成17年度第1回OKI SOI CMOS 0.15μm試作（ OKI0503 ）Gate Cascode High Gain Low Noise Amplifier
東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実, 山本 憲, ライ チーホン, 渡辺 宏樹

谷本 英之

概要：The fabricated circuit using the OKI SOI 0.15μm process is a low noise amplifier （LNA）. The LNA is the first active stage of a receiver that provides gain to the received signal. The circuit is designed to operate at 35 GHz and the cascode topology has been selected to implement this stage. While cascode topology provides almost minimum noise figure and high stability at the desired frequency, it shows lessgain at high frequencies. The cascode topology consists of a transconductance amplifier in a common-source configuration and a cascode transistor in a common-gate configuration. The transconductance amplifier is inverting and provides the primary gain of the cascode topology. In
this work, the performance of the cascode LNA circuit with the utilization of a gate reactance at the cascode transistor is reviewed. The gate
reactance is found to improve the gain of the LNA. As this circuit is designed to operate at high-frequency, this reactance has been conveniently realized in the form of a coplanar waveguide. Coplanar waveguides are also used for realizing the input and output matching networks.
The gain of this configuration has also been derived mathematically and the stability analyzed from the characteristic curves obtained from thederived expression. Accurate simulation results are also studied to ensure the consistency of this finding. From analytical results, the stability of the LNA can be understood from derived phase plots. Instability sets in when the phase is positive since the cascode configuration works at an inverted mode. A change of phase will occur after the peak in the transconductance plot as the length of the reactive gatestub changes. Therefore, to ensure stability, the stub has to be kept below a maximum length. Further design considerations have to be made for other circuit components, including signal pads, since thehigh frequency involved can be affected by them as well.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）
High Performance Transmission Lines for Low Loss

東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実, 山本 憲, ライ チーホン, 渡辺 宏樹

谷本 英之

概要：To effectively exploit CMOS at high frequency, transmission lines with high quality factor （Q-factor） are required. High Q lines
are characterized by a low attenuation that can reduce power consumption in a circuit. It is also desirable to have lines with high phase constant to reduce the phase velocity of the waves in the lines. The resulting slow wave has low dispersion. An implementation of the slow-wave
transmission line in the form of the coplanar waveguide is by using a floating shield. This method of reducing losses is very useful because it
requires no additional processing steps. A new slow-wave transmission line structure for improving the Q-factor has been realized in this work
using ground metals at both sides of the signal line. This structure also uses slotted ground shields for preventing the electric field from entering the substrate. Each of the ground metal structure consists of extended metal fingers orthogonal to the direction of current flow and they

2-3

are connected together at a distance from the signal conductor. No return current flows along these finger structures but will flow at a farther
distance from the signal conductor at where the fingers join. In this way, the return ground current flows at a distance farther away. In addition, the ground conductors extend towards the silicon substrate and are connected to a slotted ground shield laid underneath the signal conductor. The ground shield prevents the electric field from entering
the substrate while its slotted structure minimizes return current from flowing. As a result, this structure has a high quality factor and low attenuation. It allows slow-waves to propagate which results in low
dispersion for a given characteristic impedance. It is also designed to satisfy the stringent density requirements of advanced CMOS processes. A model is developed to characterize this structure by analyzing
the physical current flowing in the substrate and the shield structure.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

スタンダードセル評価回路
京都大学情報学研究科
京都大学

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

古澤 賢治, 河野 武志, 牟田 博和, 小谷 学, 小林 和淑

小野寺 秀俊概要：スタンダードセル生成ツール VARDS（京都大学にて開発）を用いて 310 種類の
SOI プロセス用スタンダードセルを作成した. 生成したセルの種類は, 平成 15 年度 9 月の試作にて開発したスタンダードセルライブラリと基本的には同一である. 昨年度開発したセルライブラリは, 一部の端子が配線グリッド上に乗っていないことが判明したため, レイアウ
ト生成規則と一部のレイアウトを修正して再度レイアウト生成を行ったものである. 生成セルの動作検証のために, リングオシレータとチェイン回路を設計した. また, セルベース設
計環境を構築するために, Astro 用の配置配線ライブラリを作成した. FIR フィルタ回路を例題として, 論理合成とレイアウト合成を行い, 開発したセルベース設計フローの検証を行った. しかしながら, 出力 IO の Enable 端子への接続ミスがあり, テスタによる動作確認は行えていない. チェイン回路を対象として EB テスタを用いた信号波形観察を行ったところ, 入力データに応じたトグル動作を観測することができた.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Mentor 社 Calibre
上試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以

167

第
２
章
チ
ッ
プ
試
作
報
告

低電圧動作低雑音増幅器の設計
大阪大学工学研究科

木原 崇雄, 金 奎哲, 松岡 俊匡, 谷口 研二

概要：近年，消費電力に対する要求と半導体プロセスの微細化に伴い集積回路の電源電圧は低下しており，所望の性能を満たす RF（Radio-Frequency）回路の実現が困難となってきている．この問題の解決方法として，低電圧下でも動作可能な回路構成の提案とSOI プロセスを用いた回路設計が挙げられる．本試作では，無線 LAN 受信機用の低電源電圧下で動作可能な低雑音増幅器（LNA）を FD-SOI CMOS プロセスを用いて設計した．
LNA の回路構成を入力段にソース接地増幅回路，後段をゲート接地増幅回路とした二段型の構成とした．二段型の構成にすることで，従来のカスコード型 LNA よりもより低電圧で動作が可能となる．電源電圧 1 V で消費電流が 8.4 mA のとき，周波数 5.5 GHz において，雑音指数 1.4 dB，S11<-10 dB，S21=26 dB, S12<-45 dB の測定結果が得られた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
CMOS 0.15μm 2.5mm x 2.5mm

トランジスタ数：10 以上，100 未満

試作ラン：OKI SOI

チップ種別：通信（RF 回路，ATM など）

無線 LAN 受信機用のミキサ及び VCO の設計
大阪大学工学研究科

金 奎哲, 村上 豊生, 上田 啓介, 後藤 克, 木原 崇雄, 松岡 俊匡

谷口 研二,
概要：無線 LAN 受信機フロントエンドのミキサ，電圧制御発振器（VCO）を FD-SOICMOS プロセスを用いて試作した．ミキサはギルバートミキサで，線形性を向上させるためにトランスコンダクタ部の MOSFET のソースにインダクタを接続した．VCO はテール
電流源を取り除き，n 型，p 型 MOSFET 両方を用いた回路構成とした．さらに，2 つのVCO をカップリングさせて，クワドラチャーVCO（QVCO）としている．VCO をカッ
プリングさせる際に，カップリングさせている MOSFET の雑音が QVCO の位相雑音に寄与しない回路構成としている．また，ミキサ，VCO ともに測定し，周波数変換及び発振動作を確認した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

2-3

CMOS 0.15μm 2.5mm x 2.5mm

トランジスタ数：10 以上，100 未満

チップ種別：通信（RF 回路，ATM など）

168

第
２
章
チ
ッ
プ
試
作
報
告

160×180 画素開口つきイメージセンサおよび TEG チップ
奈良先端科学技術大学院大学物質創成科学研究科

徳田 崇, 松尾 昌通, 中川 琢磨,
香川 景一郎, 布下 正宏, 太田 淳

概要：生体内埋め込み型

in vivo 脳神経イメージセンサへの応用を目指した, SOI イメー

ジセンサおよび TEG チップを設計した. 画素アレイ部には 120×120 の開口用レイアウト（画素なし）部が 240 ミクロンピッチで設けられており, 裏面から DeepRIE によって開口を形成することで, チップ表面での接触型脳神経蛍光イメージングが可能となる. TEG の評
価により, CMOS イメージセンサ受光部の感度が通常の CMOS イメージセンサ受光部と比較して 4 桁程度小さいものの光検出が可能であることを確認した. また, イメージセンサ裏
面の開口プロセスを行い, 裏面からの開口を経由した光照射に成功した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso トランジスタ
数：10,000 以上，100,000 未満

試作ラン：OKI SOI CMOS 0.15μ m 2.5mm x 2.5mm

チップ種別：イメージセンサ/スマートセンサ

試作ラン：OKI SOICMOS アクティブ磁界プローブの設計
静岡大学電子科学研究科
静岡大学電子工学研究所
東北大学工学研究科

青山 聡
川人 祥二
山口 正洋

概要：近年問題となっている IC からの EMC 問題に対し, その評価診断ツールとしての高性能な磁界プローブの開発が望まれている. この要求に対し我々の研究室では CMOS を用いたアクティブ型磁界プローブを開発している. 先回の試作においてプローブとしての基本動作を既に確認しているため, 本試作ではプローブ特性の向上を図った. 特に内蔵するアンプの同相信号除去比を高くすることで, 磁界プローブとしての電界除去性能を高めている.
測定結果として電界除去比 38ｄB が得られた.

また測定ツールとしての機能性を考慮し,必要な周辺回路をすべて内蔵した. その結果, はじめてアクティブプローブを用いた 2 次元
磁界分布を描くことに成功した. 従来プローブに比べて高精度な画像が得られている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：その

他

2-3
169

第
２
章
チ
ッ
プ
試
作
報
告

平成17年度第2回OKI SOI CMOS 0.15μm試作（ OKI0509 ）メタルスリット構造による回折現象を利用した波長情報取得センサ
東京大学工学部

谷内出 悠介, 橋本 紘和, 池田 誠, 浅田 邦博

概要：LSI プロセスの微細化に伴い, メタル層での配線間隔を可視光波長程度まで狭く配置することが可能となってきた. そこで本試作では, 上部メタル層でシングルスリットを可視光波長程度の幅で構成し, その下にフォトトランジスタアレイを作成した. これにより入射
光がシングルスリットを通る際の, 光波長による回折量の違いを光強度分布としてフォトト
ランジスタアレイで取得することにより波長情報を取得する. また回折現象と干渉現象を利用して波長情報を取得するためのダブルスリット型のセンサも同様に作成した. さらに, シングルスリットとダブルスリットを併用し, RGB 情報取得が可能となる画素回路を作成した. シングルスリットのセンサの測定により, 取得した光強度分布に波長依存があることを確認した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
SOI CMOS 0.15μm 2.5mm x 2.5mm

トランジスタ数：100 以上，1,000 未満

試作ラン：OKI

チップ種別：イメージセンサ/スマートセンサ

SOI 基板におけるフォトダイオード特性評価のための回路
東京大学新領域創成科学研究科
東京大学工学部

高橋 徳浩, 柴田 直

山崎 英男, 三田 吉郎

概要：効率よく光を電流に変換できるフォトダイオード（PD）の形状を実験により評価するための回路を作成した. PD の接合面積, 周辺長, n 型・p 型中性領域面積, ドーパント濃度の違いによる光電流変換効率を測定することにより, イメージセンサに最適な PD の形状を割り出す. PD の接合面積, 周辺長, n 型・p 型中性領域面積の影響を評価するために, 接合幅と中性領域の長さを 2, 5, 10, 20, 50μm の 5 段階に変化させて, 一次元接合 PD を設計した. ドーパント濃度の影響を評価するために, p 型基板-n 型基板接合, p 型基板-n 型拡散領域接合, p 型拡散領域-n 型基板接合の 3 種類の PD をそれぞれ設計した. 長方形以外の形

2-3
170

第
２
章
チ
ッ
プ
試
作
報
告

状での光電流特性を調べるために, 接合形状をくし型, 渦巻き型とした PD を設計した. 前回の試作では, 二次元接合の PD を多数設計したため, PD の接合面積, 周辺長, 中性領域面積の各パラメータの電流に対する影響を分離することが困難であった. 今回の試作では, 一次元接合の PD を設計することで, 各パラ
メータのうち一つだけを変化させた対照実験を行うことが容易となり, パラメータごとの分離が可能となった.

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：10 未満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

スタンダードセル評価回路
京都大学情報学研究科

牟田 博和, 小谷 学, 小林 和淑, 小野寺 秀俊

概要：スタンダードセル生成ツール VARDS（京都大学にて開発）を用いて 310 種類の
SOI プロセス用スタンダードセルを作成し, その論理合成用ライブラリと配置配線用ライ
ブラリを作成した. セルライブラリについては, 平成 16 年度第 2 回の試作にて開発したものである. 今回の試作では, 論理合成用ライブラリを OKI プロセス用の BSIM3 Bulk モデルを用いて作成した. 論理合成用ライブラリならびに自動配置配線用ライブラリ（平成 16 年度
第 2 回試作にて作成）を用いたセルベース設計環境を評価するために, FIR フィルタを設計した. また, ライブラリセルの遅延特性を評価するために, リングオシレータを搭載した.
FF の動作検証用回路としてシフトレジスタを用意した. しかしながら, 出力 IO の Enable 端子への接続ミスがあり, テスタによる動作確認を行うには至らなかった.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Mentor 社 Calibre
価回路など）

トランジスタ数：100,000 以上

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：TEG（特性評無線受信機の要素回路の設計
大阪大学工学研究科

木原 崇雄, 後藤 克, 陳 炳宏, 金 奎哲, 松岡 俊匡, 谷口 研二

概要：無線受信機の IF 帯可変利得増幅器（VGA），ローパスフィルタ（LPF），電圧制御
発振器（VCO ）を FD -SOI CMOS プロセスを用いて設計した．固定利得増幅器（FGA），二次の LPF，VGA，三次の LPF，VGA という VGA と LPF を組み合わせた回路構成とした．VGA，五次の LPF という回路構成に比べて雑音特性及び線形性が改善されている．可変利得範囲は 1.6～56.8 dB で，カットオフ周波数は 14～52 MHz である．
VCO はテール電流源を取り除き，n 型及び p 型 MOSFET を用いた構造としている．さらに，VCO をクワドラチャーVCO とし，5.5 GHz で発振する．また，カップリングさせている MOSFET の雑音が QVCO の位相雑音に寄与しない回路構成としている．その他にインダクタの TEG を試作した．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
満試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

トランジスタ数：100 以上，1,000 未

チップ種別：通信（RF 回路，ATM など）

FD-SOI によるセンサー用フロントエンド回路
宇宙航空研究開発機構宇宙科学研究本部

池田 博一

高エネルギー加速器研究機構素粒子原子核研究所

新井 康夫

概要：宇宙科学研, 高エ研では, ミクロンオーダーの精度を有する荷電粒子飛跡検出器を共同で開発している. 本試作においては, FD-SOI の低消費電力, 高速性, 放射線耐性等の優れた性能が, かかるセンサー用フロントエンド回路としての要求に適合することを実証すべ
く, または潜在的課題を見出すべく, センサー用フロントエンド回路に特徴的な複数の回路方式を試すこととした. 試作回路には, 4 種類のアナログ信号処理回路を配置した. すなわち, 電荷を積分して一定の時定数で減衰させるようになっている回路, 同様に電荷を積分し直線的に減衰させるようになっている回路を 2 水準, さらにアクティブフィードバック方式
による高速トランスインピーダンス回路である. これまでに, すべての信号系統の信号波形が確認され, 電子雑音等の定量的な評価試験が進行中である.

設計期間：3 人月以上，4 人月未満 設計ツール：Mentor 社 Calibre トランジスタ数：1,000 以上，10,000 未満 試作ラン：OKI
SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

2-3
171

第
２
章

CMOS アクティブ磁界プローブ
静岡大学電子科学研究科

青山 聡

静岡大学電子工学研究所

川人 祥二

東北大工学研究科

チ
ッ
プ
試
作
報
告

山口 正洋

概要：近年問題となっている IC からの EMC 問題に対し, その評価診断ツールとしての高性能な磁界プローブの開発が望まれている. この要求に対し我々の研究室では CMOS を用いたアクティブ型磁界プローブを開発している. 本試作では, これまで開発を行ってきたア
クティブプローブをアレイ状に並べたプローブアレイを設計した. スイッチングスキャンを用いることで EMI 測定時間の大幅な短縮が実現できるだけでなく, 多点同時測定を可能にする. 検出コイルの入力コモンレベルを切り替えることで, 従属するアンプの活性／非活性を制御し, 隣接コイルとの分離性の高いスキャニングを可能とした. またアンプをツリー状に多段接続することで, プローブアレイの帯域を確保した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre他

トランジスタ数：10 以上，100 未満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：そのRF プローブチップ
東北大学大学院工学研究科
東北大学工学部

山口 正洋, 小屋 祥太

菊池 隼人

概要：近年, LSI の発展に伴い電磁放射が増加し, 電磁干渉（EMI: Electromagnetic Interference）抑制のための対策が必要となってきている. EMI 対策として最も重要なのは,不要電磁放射の発生源を特定することであり, それは近傍磁界計測をもとに行われる. したがって, 問題箇所を正確に見つけ出すためには, より高精度な磁界計測によるノイズマップの作成が必要となっており, 高感度, 高空間分解能を併せ持った磁界プローブの開発が期待されている. 本チップ試作では, On-Chip の高周波アンプを集積化することで, 磁界プロー
ブ用コイルを微小化しても高周波・高空間分解能・高 S/N 比を保つことができるように設計を行った. さらに, チップには切り替えスイッチを搭載し, 世界最小サイズのシールディ
ドループコイルをはじめ, 計 16 種類のコイルの出力を別々に得られるようにした. また, 電磁ノイズへの耐性強化, 不要ループ削減のために, プローブの出力を得る際のチップとプリント基板との実装には, ワイヤボンディ
ングでなく, フリップチップ実装を想定してチップの設計を行った.

参考文献：［ 1 ］S.Aoyama,S.Kawahito,T.Yasui,M.Yamaguchi,"A High-Sensitivity Active Magnetic Probe

using CMOS

Integrated Circuits Technology",Proc. of Electrical Performance of Electronic Packaging,Austin,TX,USA,pp.103106,2005.10

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

2-3
172

第
２
章
チ
ッ
プ
試
作
報
告

チップ種別：アナデジ混載

平成16年度第4回ロームCMOS 0.35μm試作（ RO35044 ）カレントモード演算によるアナログ汎用画像処理プロセッサ
東京大学工学部

清水 健

概要：これまで本研究室で試作されてきたイメージセンサはすべて演算に電圧を利用したものである. これらはすべて基本回路としてソースフォロワを利用しているために, 出力電圧のダイナミックレンジの低下という根本的な問題を抱えている. そこで, ダイナミックレ
ンジの低下といった問題に対処するべく基本回路にカレントミラーを導入し, 電流モード演算による画像処理アナログ VLSI を設計した. 各ピクセルは光の入力を PD でとらえ, 電圧に変換する. その後, 電圧を電流に線形変換する. 本イメージセンサは画像処理プロセッサ
用の撮像素子としてだけでなく, 本研究室で提唱している PPED 画像処理にも対応できる
よう, 各ピクセルからの電流を各ピクセルごとに ON/OFF する機構を付加した. また, 電流を利用することで従来の電圧を利用したものに比べ消費電力の増大が懸念されるが, 必要なときのみ電流を流す方式をとることにより, 従来のものと同程度の消費電力となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセンサ/スマートセンサ

解像度可変エッジ検出イメージセンサ
東京大学大学院新領域創成科学研究科

高橋 徳浩

概要：画像認識システムにおいて, 入力画像をハードウェア内に取り込むインターフェースにエッジ抽出機能を持たせることは, 後続の処理を簡単化する上で非常に有用な手段である. 画像の大きさの変化に対して柔軟性を持たせるために, エッジ抽出の段階で解像度を変化させて入力画像を取り込むシステムが考案された. 本チップでは, 解像度を変化させて画像の方向エッジ情報を得るためのアルゴリズムを検証するための回路を実装した. 入力デー
タに対する演算処理方法としては, アナログ演算を ν MOS を用いた電圧モードで実現する回路構成とした. 1 倍解像度の方向エッジ情報のみを抽出できる「隣接セル間配線のみを用いたエッジ抽出回路」のアルゴリズムを可変解像度のために拡張した, 自己相似構造を有す

2-3るアルゴリズムを用いて実装を行った. アルゴリズムの検証のために, 特定解像度・特定方
向エッジ情報のみを検出できるような部分回路を複数実装した. 解像度としては, 1 倍, 1/
2 倍, 1/4 倍の三段階を想定し, 実装するセル数は抽出すべきエッジ情報を得るために必要最低限なものとなるように構成した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセンサ/スマートセンサ

久保田 雅則概要：ポストプロセスにより, VLSI と MEMS デバイスのインテグレーションを実現する研究のために, チップ試作を行った. MEMS デバイスを用いた加速度センサなどに用いられている, 同一基板上に MEMS デバイスと VLSI を作製することによってインテグレー
ションを実現する方法では, CMOS プロセスとの互換性を確保するために, MEMS デバイ
ス作製プロセスが制限されてしまう問題がある. これに比べて, ポストプロセスによるインテグレーションでは, より自由度の高い MEMS デバイス設計・作製が可能であるが, 両デバイスを組み合わせる技術が不可欠である. そこで, 本チップ試作では, ポストプロセスによるインテグレーションのための基礎的な技術である, 機械的接合及び接合後の配線層作製のためのアライメントや, 電気的接続の信頼性測定のためのスイッチマトリックス, バック
サイドよりのエッチングによる基板貫通配線実現のための TEG を設計した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 9.8mm 角

第
２
章
チ
ッ
プ
試
作
報
告

ポストプロセスによる VLSI-MEMS インテグレーションのための要素技術
研究チップ
東京大学大学院新領域創成科学研究科

173

チップ種別：MEMS

IC identification circuit
東京大学大学院新領域創成科学研究科

トンプラシット ベンジャマース

概要：私は物理的な変動による情報漏洩を防ぐ VLSI 回路の研究を行っている. 近年
VLSI 回路は我々の身の回りにおいてもますます使われるようになってきており, 例えばクレジットカード, 証明カード, 電車の切符などは次々と IC カードに置き換えられている.
これら IC カードの中にはキーと呼ばれる秘密情報が書かれており, このキーという秘密情報はそのカードが本物であることを証明するために使われる. そのためこのキーという秘密
情報を盗み, それを悪用する例が後を絶たない. 特にこれらカードの中から秘密情報を盗む方法として最も行われていることは, 入力に対する電流変動を統計的に取って分析するようなやり方である. 従って本研究はこの問題に対処するために, 入力に依存しない電流が流れる回路を目指して試作を進めている. この回路を実現するためにニューロン MOS と, 入力値に依存しないセンスアンプ回路を用いている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：

アナログ/デジタル信号処理プロセッサ

Mixed-signal メディアン値探索回路
東京大学大学院工学系研究科

山崎 英男

概要：メディアンフィルタは, 画像のスパイクノイズ除去等に用いられており, 画像処理の分野では非常に重要な処理の一つである. しかし, メディアン値探索の演算コストが高いため, ソフトウェアで実装すると遅延時間が増大する. また, デジタル回路で実装するとコン
パレータの大規模なネットワークを構築する必要があり, 結果的に演算時間や消費電力が問題となってしまう. そのため, Mixed-Signal の回路で小規模かつ高速なメディアンフィル
タが開発されてきた. ［ 1 ］ この回路はバイナリサーチのアルゴリズムを採用し, その中で必要となる多数決の機能を Mixed-Signal の回路で構成しているが, 精度および消費電力の面で問題があった. そこで, 入力を単純な論理回路で加工することにより演算の規模を縮小
し, 精度と消費電力の両面を向上させたメディアンフィルタを開発した. 本試作では, 性能比較を行うため, 40 入力のメディアンフィルタを 3 種類設計した.

参考文献：［ 1 ］ B. L. Lee and C.-W. Jen, “Bit-sliced median filter design based on majority gate,” IEE Proceedings-G,
2-3
174

第
２
章
チ
ッ
プ
試
作
報
告

vol. 139, pp. 63-71, Feb. 1992.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35 μ m 4.9mm 角

チップ種別：演算回路（乗算器，除算器など）

ストカスティックコンピューティングシステムによるマンハッタン距離計算
回路の設計
広島大学大学院先端物質科学研究科

堀 道弘, 岩田 穆

概要：我々はストカスティックコンピューテイングシステム（ＳＣＳ）によってマンハッタン距離を計算するチップの設計・試作を行った. 近年, ＣＭＯＳプロセス技術は発展し,微細化・高集積化が行われるようになってきた. しかしながら, 回路システムはさまざまなノイズの影響を受けやすくなり, 将来的に従来の決定論的なコンピューティングシステムは正しく動作しなくなる可能性がある. これら解決の糸口の 1 つとして, ＳＣＳの研究が行われてきた. ＳＣＳは, ランダム信号を用いてアナログ量をパルス頻度に変換し計算を実行するシステムである. その利点はロバストなシステム構築が可能で, また, ハードを変える事なく必要に応じて違う精度の計算が実行可能である事である. これらの観点から, 本試作
チップではベクトルマッチングへの応用に着目しＳＣＳによるマンハッタン距離計算回路を設計した. ランダム信号を発生させるため, 任意カオス発生器を使用した. そして実験により, 本チップ動作の評価, 検証を行った.

参考文献：［ 1 ］ M. Hori, M. Ueda and A. Iwata, "A stochastic computing chip for measurement of Manhattan distance",
Extended Abstracts of the 2005 Int. Conf. SSDM, pp316-317, Kobe, 2005.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
0.35μm 4.9mm 角

チップ種別：ニューテクノロジ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

2 種類の無線インタコネクトを搭載した画像処理用 3 次元集積システムの開発
広島大学大学院先端物質科学研究科

亀田 成司, 有薗 大介, 小田原 正起, 佐々木 守,
岩田 穆

広島大学ナノデバイス・システム研究センター

佐々木 信雄, 吉川 公麿

概要：広島大学 21 世紀ＣＯＥで提案している 3 次元集積システムを基にした画像処理用チップを開発した. 画素回路は, アナログメモリ, 抵抗回路網, 差分バッファで構成され, 超並列の回路構造により画像情報が高速にアナログ処理される. 階層的に積層されたチップ間の画像データ転送を, スパイラルインダクタによる無線転送回路を列並列に配置することで高速に実行する. この転送回路に重み付け加減算機能を加えることで画像の転送時にも画像処理が実行できる. また, チップ集積アンテナによる受信回路を搭載しており, マイクロ波によるチップシステム全体のクロック及び各チップ個別の命令信号を無線で受信できる. 画
素数 80×80, インダクタサイズ 300um×300um, 転送回路の並列度 20, チップ集積アンテナ長 8.01mm, 受信回路数 2 個で設計した.

参考文献：［ 1 ］A. Iwata, et al, ISSCC Dig. Tech. Papers, pp.262-263, Feb., 2005.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m 9.8mm 角

チップ種別：その他

2 種類の無線インタコネクトを搭載した画像処理用 3 次元集積システムの開発
広島大学大学院先端物質科学研究科

亀田 成司, 有薗 大介, 小田原 正起, 佐々木 守,
岩田 穆

広島大学ナノデバイス・システム研究センター

佐々木 信雄, 吉川 公麿

概要：広島大学 21 世紀ＣＯＥで提案している 3 次元集積システムを基にした画像処理用チップを開発した. 画素回路は, アナログメモリ, 抵抗回路網, 差分バッファで構成され, 超並列の回路構造により画像情報が高速にアナログ処理される. 階層的に積層されたチップ間の画像データ転送を, スパイラルインダクタによる無線転送回路を列並列に配置することで高速に実行する. この転送回路に重み付け加減算機能を加えることで画像の転送時にも画像処理が実行できる. また, チップ集積アンテナによる受信回路を搭載しており, マイクロ波によるチップシステム全体のクロック及び各チップ個別の命令信号を無線で受信できる. 画
素数 80×80, インダクタサイズ 300um×300um, 転送回路の並列度 20, チップ集積アンテナ長 8.01mm, 受信回路数 2 個で設計した.

参考文献：［ 1 ］A. Iwata, et al, ISSCC Dig. Tech. Papers, pp.262-263, Feb., 2005.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m 9.8mm 角

チップ種別：その他

集積回路工学研究室

チ
ッ
プ
試
作
報
告

岩池 彩海, 高田 雅史, 秋田 純一, 北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部学生に，フルカスタム設計の経験をしてもらうことと，実際のチップを設計する
際にどのような点を考慮すべきかを考えてもらう為に実施している．今年度は参加者それ
ぞれに 1 チップを与え試作して貰った．内容は 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また, 回路アーキテク
チャ以外で性能差が生じないようにこちらで用意した出力バッファを参加者全員に組み込んで貰った．作成されたチップは検証も各自に行い，結果，全てのチップにおいて完全動作を確認することが出来た．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist

175

第
２
章

LSI 設計コンテスト
金沢大学工学部2-3

トランジスタ数：100 以上，1,000 未満

プ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チッ

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

金子 康隆, 高田 雅史, 秋田 純一, 北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部学生に，フルカスタム設計の経験をしてもらうことと，実際のチップを設計する
際にどのような点を考慮すべきかを考えてもらう為に実施している．今年度は参加者それ
ぞれに 1 チップを与え試作して貰った．内容は 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また, 回路アーキテク
チャ以外で性能差が生じないようにこちらで用意した出力バッファを参加者全員に組み込んで貰った．作成されたチップは検証も各自に行い，結果，全てのチップにおいて完全動作を確認することが出来た．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チッ

プ種別：演算回路（乗算器，除算器など）

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

谷澤 智康, 高田 雅史, 秋田 純一, 北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部学生に，フルカスタム設計の経験をしてもらうことと，実際のチップを設計する
際にどのような点を考慮すべきかを考えてもらう為に実施している．今年度は参加者それ
ぞれに 1 チップを与え試作して貰った．内容は 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また, 回路アーキテク
チャ以外で性能差が生じないようにこちらで用意した出力バッファを参加者全員に組み込んで貰った．作成されたチップは検証も各自に行い，結果，全てのチップにおいて完全動作を確認することが出来た．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist

2-3

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チッ

プ種別：演算回路（乗算器，除算器など）

176

第
２
章
チ
ッ
プ
試
作
報
告

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

牧野 良成, 高田 雅史, 秋田 純一, 北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部学生に，フルカスタム設計の経験をしてもらうことと，実際のチップを設計する
際にどのような点を考慮すべきかを考えてもらう為に実施している．今年度は参加者それ
ぞれに 1 チップを与え試作して貰った．内容は 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また, 回路アーキテク
チャ以外で性能差が生じないようにこちらで用意した出力バッファを参加者全員に組み込んで貰った．作成されたチップは検証も各自に行い，結果，全てのチップにおいて完全動作を確認することが出来た．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

プ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チッ

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

平木 謙次, 高田 雅史, 秋田 純一, 北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部学生に，フルカスタム設計の経験をしてもらうことと，実際のチップを設計する
際にどのような点を考慮すべきかを考えてもらう為に実施している．必要 IO ピンの関係
上，各参加者は二名で 1 チップを相乗りし，設計を行った．最終的に担当 TA が 1 つのチップフレーム上にマージした．競技部門と自由設計部門を設け，競技部門では 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定
した．設計内容は，それぞれ一人で設計した 16bit 加算器 6 種の他，二人で設計した16bit 乗算器 1 種である．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre
0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

米田 智弘, 高田 雅史, 秋田 純一, 北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部学生に，フルカスタム設計の経験をしてもらうことと，実際のチップを設計する
際にどのような点を考慮すべきかを考えてもらう為に実施している．必要 IO ピンの関係
上，各参加者は二名で 1 チップを相乗りし，設計を行った．最終的に担当 TA が 1 つのチップフレーム上にマージした．競技部門と自由設計部門を設け，競技部門では 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定
した．設計内容は，それぞれ一人で設計した 16bit 加算器 6 種の他，二人で設計した16bit 乗算器 1 種である．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre
0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

2-3
177

第
２
章

相変化不揮発性メモリの書換え特性評価 TEG
金沢大学工学部

集積回路工学研究室

チ
ッ
プ
試
作
報
告

泉 貴富, 高田 雅史, 秋田 純一, 北川 章夫

概要：相変化不揮発性メモリを実現させる為に, カルコゲナイド半導体（Ge2Sb2Te5）の特性を評価することを目的とする. 具体的には, 電圧パルスをカルコゲナイド半導体に印加した時の必要な素子データの取得, またカルコゲナイド半導体のシミュレーションモデル構
築のためのデータの取得を目指す. CMOS プロセスを用いて, 測定回路を集積化すること
で, 回路上の配線への寄生容量を小さくし, 測定時への影響を小さくすることが可能とな
る. 高速なパルスを印加した時のカルコゲナイド半導体の特性を評価するため, 偶数個の複数段のインバータの遅延を利用した任意のパルス長（2ns～200ns）を生成するパルスジェ
ネレータを集積してカルコゲナイド半導体に印加できるようにしている. 測定回路は, 3 端子測定法を用いることでカルコゲナイド半導体の特性を評価する. 本チップでは, 配線層の断面を利用してカルコゲナイド半導体との接続を試みるように TEG の試作を行っている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre
ン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

トランジスタ数：1,000 以上，10,000 未満

試作ラ相変化不揮発性メモリの書換え特性評価 TEG
金沢大学工学部

集積回路工学研究室

泉 貴富, 高田 雅史, 秋田 純一, 北川 章夫

概要：相変化不揮発性メモリを実現させる為に, カルコゲナイド半導体（Ge2Sb2Te5）の特性を評価することを目的とする. 具体的には, 電圧パルスをカルコゲナイド半導体に印加した時の必要な素子データの取得, またカルコゲナイド半導体のシミュレーションモデル構
築のためのデータの取得を目指す. CMOS プロセスを用いて, 測定回路を集積化すること
で, 回路上の配線への寄生容量を小さくし, 測定時への影響を小さくすることが可能とな
る. 高速なパルスを印加した時のカルコゲナイド半導体の特性を評価するため, 偶数個の複数段のインバータの遅延を利用した任意のパルス長（2ns～200ns）を生成するパルスジェ
ネレータを集積してカルコゲナイド半導体に印加できるようにしている. 測定回路は, 3 端子測定法を用いることでカルコゲナイド半導体の特性を評価する. 本チップでは, 配線層の断面を利用してカルコゲナイド半導体との接続を試みるように TEG の試作を行っている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre
ン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラ

チップ種別：メモリ

近接物体画像センサ用 TEG
金沢大学工学部

集積回路工学研究室

中江 智, 秋田 純一, 北川 章夫

概要：顕微鏡の中で身近なものに光学顕微鏡が挙げられるが,装置が大掛かりであり,また精密光学系を必要とするためにシステムコストが問題となる場面が多い. また，光学系による画像取得では，近接にある物体画像を取得することには不向きである．本 LSI は,物体との距離情報を反映する静電容量に基づく,光学系を必要としない，近接物体画像を取得することを目的としている. 80×80 の画素数. 各画素には発振器を搭載し, 発振器の周波数が,センサ電極と物体間の距離により変動することで, 画像取得を可能としている. 本 LSI では, センサを構成する画素を数種類作成した. 発振器の周波数を変更したものや, センサ電極の面積を変動させたものを搭載している. 発振周波数の誤差, 画像変換時の分解能の測定が可能である. 画像取得は導体の場合を想定している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

2-3

ム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

178

第
２
章
チ
ッ
プ
試
作
報
告

近接物体画像センサ
金沢大学工学部

集積回路工学研究室

中江 智, 秋田 純一, 北川 章夫

概要：顕微鏡の中で身近なものに光学顕微鏡が挙げられるが,装置が大掛かりであり,また精密光学系を必要とするためにシステムコストが問題となる場面が多い. また，光学系による画像取得では，近接にある物体画像を取得することには不向きである．本 LSI は,物体との距離情報を反映する静電容量に基づく,光学系を必要としない，近接物体画像を取得することを目的としている. 80×80 の画素数を持っている. 各画素には発振器を搭載し, 発振器の周波数が, センサ電極と物体間の距離により変動することで, 画像取得を可能としている. 本 LSI の測定を終え, 次回試作で今回判明した問題点を改善する.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：

チップ種別：その他

試作ラン：ロー高速 ΔΣ 型 DAC
九州大学システム情報科学府

井上 美穂

九州大学システム情報科学研究院

黒木 幸令

概要：従来, 主に低速分野で用いられる ΔΣ 型 DAC を, 高速分野に対応させること目的として高速 ΔΣ 型 DAC の設計を行った. 設計を行ったのは標本化周波数を上げるディジタル
フィルタ, ΔΣ 変換により分解能を下げるノイズシェーパ, 1 本の信号線に戻すステップパル
ス生成回路, 高域の雑音を除去し滑らかなアナログ波形を再現するアナログローパスフィル
タの 4 つの回路で, 標本化周波数 10MSamples/s, 12bit のディジタル信号の D/A 変換を行
うことを目的とした. ディジタルフィルタで入力信号の標本化周波数を 16 倍の 160MS/s に上げ, 分解能を 3 次の効果を持つ 1 次 3 段 MASH 方式ノイズシェーパで 3bit へと下げる. ノイズシェーパを高速で動作させるために, 最も演算に時間を要するルート, また, ノイズ
シェーパ内で最も時間を要する加算器をパイプライン化し, 160MS/s の速度で十分に安定した動作を行うことを確認した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula
DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-

D/DC-DC コンバータなど）

高速かつ低消費電力レベル・シフタ, 低振幅クロックの F/F
東京大学工学系研究科

Tran Quang Canh, Yazid Muhammad

概要：高速かつ低消費電力のレベル・シフタと低振クロックのフリップ・フロップを設計した. 従来のレベル・シフタは pull-up と pull-down のトランジスタの contention があるため遅延は大きい. クローバー電流も大きいので多くの電力を消費する. 提案した Bypassing Enabled Level Shifter （BELS ）というレベル・シフタは 2 つのモード：
SHIFT と NON-SHIFT がある. 出力電圧が VDDH のとき, レベル・シフタは SHIFT モードにある. Bypass 信号を VDDL にすることで contention は小さくなり, ロジック値がより早く確立される. したがって Bypass 信号を 0V にする場合よりも遅延が小さくなる. 出
力電圧が VDDL の時, 電圧変換の機能は必要なくなるため, BELS は NON-SHIFT モードに切り替えられる. Bypass 信号は VDDH に設定されるので Bypass トランジスタは閾値電
圧を落とすことなく信号を通過させられる（VDDH ＞ VDDL ＋ VTH と仮定する）. もう一つの検証した回路は低振幅クロックのフリップ・フロップである. このフリップ・フロップの回路形式はパストランジスタ型である. クロックはパルス駆動される. 情報を保持するインバータラッチをマージンの確保のためにクロックトインバータにしており，シミュレーションではクロック振幅 1V まで動作可能である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
4.9mm 角トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

チップ間ワイヤレス電源伝送回路の評価チップ
東京大学大学院工学系研究科

鬼塚 浩平

概要：SiP におけるチップ間の電源伝送をワイヤレス化することにより，アセンブリーコス
トの削減，自由度の増加，パッケージ内のチップをユーザが組み替えるアプリケーションの可能性も期待される．オンチップのプレーナインダクタによる磁界結合を用いるタイプと，平板メタル間の容量結合を用いるタイプの 2 種を設計した．送信回路はリングオシレータ，ディファレンシャルバッファのみを用いた簡潔な構成とし，受電用整流ダイオードには 3 個の PMOS を組み合わせることにより基板電圧が変化してしきい値が変動することを防ぐタイプの MOS ダイオードを用いた．700um 角の送受信回路で比較した場合，誘導結合型より容量結合型の方が大きな電力を送信できることが見積もられた．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

試作ラ

試作ラン：ローム CMOS 0.35μm

2-3
179

第
２
章
チ
ッ
プ
試
作
報
告

ランダムアドレッシング機能強化型マルチメディアモバイルプロセッサ
弘前大学理工学部

深瀬 政秋, 佐藤 陽一, 中村 吉樹, 赤岡 亮

札幌学院大学社会情報学部

佐藤 友暁

概要：ユビキタス・コンピューティングによるネットワークの拡大は現代社会に飛躍的な利便性が持たされている反面，プライバシーの欠如や侵害という深刻，且つ重大な問題を引き起こすことになる.その為に，マルチメディアモバイルコンピューティングのさらなる発展とセキュリティ機能のハードウェア化が必要不可欠である.これらを総合的に解決する為にインタープリタ型 Java チップと SMT（Simultaneous MultiThreading）と VLIW 方式を実装したマルチメディアモバイルプロセッサにハードウェア暗号を組込んだランダム
アドレッシング機能強化型マルチメディアモバイルプロセッサを開発した.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トラ

チップ種別：マイクロプロセッサ

弱反転動作アナログ回路の試作
長崎総合科学大学新技術創成研究所

清山 浩司

長崎総合科学大学大学院工学研究科

金 奉基

長崎総合科学大学工学部

田中 義人

概要：CMOS プロセスの微細化が進む中，CMOS アナログ回路においては，弱反転
MOS 回路を用いた低電圧・低消費電力化に関する研究・開発が行なわれている. ポータブ
ル機器に使用される LSI は，様々な使用環境が想定されるため，広い温度範囲や電源電圧の変動のもとで，安定に動作する電源回路が必要となる. 本試作では，弱反転領域で動作する回路に対して電圧・電流を供給する基準電圧源回路の低電圧・低消費電力化を目標とした，弱反転 MOS 回路で構成するバンドギャップリファレンス（BGR），A/D 変換器と増幅器を試作した. BGR は，温度補償素子に弱反転 MOS ダイオードを用いることにより，最小動作電圧を 1V 低減できた. また，BGR を構成する全ての回路を弱反転 MOS 回路で構成することにより，消費電力を 3μW まで低減出来た. 本研究で提案した BGR を用いることにより，弱反転 MOS 回路で構成するア

2-3
180

第
２
章
チ
ッ
プ
試
作
報
告

ナログ回路に安定した電圧および電流の供給が可能となる.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula
LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
100 以上，1,000 未満

試作ラン：ローム CMOS 0.35 μ m 2.4mm 角

トランジスタ数：

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

パイプラインＡＤＣの試作
長崎総合科学大学新技術創成研究所
東京大学理学系研究科

房安 貴弘

山口 頼人

概要：我々は, ガス電子増幅器（GEM ）を用いた放射線検出器の読出し回路に用いる
10 ビット ADC の開発を行っている. 小型かつ高精度・低消費電力の測定システムを開発するため, ADC チップ設計の最適化が必要である. 本研究を通し, 低被爆型の医療用Ｘ線撮像
機や, フィールドワーク向けのポータブルな放射線測定器の開発を目指す. ADC チップ開発の前段階として, アナログ特性の測定や動作検証を行うため, 1.5 ビットステージ 1 段のTEG, および 1.5 ビットステージを 5 段連結した TEG を含むチップの試作を行った. デジ
タル補正回路等は含めなかった. 本チップ試作を経て, 論文［ 1 ］に開発の経過が報告された.

参考文献：［ 1 ］ T. Fusayasu, H. Hamagaki, Y. Tanaka & Y. Yamaguchi, "Development of a Pipelined ADC Chip for the Gas Electron Multiplier Readout", N14-25, 2005 IEEE Nuclear Science Symposium
Conference Record.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
トランジスタ数：100 以上，1,000 未満
DC コンバータなど）

試作ラン：ローム CMOS 0.35 μ m 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-CMOS 上流設計による各種ディジタル回路の試作
吉川 信行, , , ,横浜国立大大学工学部

道江 寛之, 高橋 好明, 朴 煕中

概要：我々の研究室では単一磁束量子（SFQ）論理回路を用いたマイクロプロセッサの設計を行っている. これを実現するためには, 設計環境が整っている CMOS 回路により様々な新しい論理演算回路ブロックの回路アーキテクチャを考案し, それらの性能を評価することが有効である. 我々は SFQ 回路への応用を念頭に CMOS 回路による様々なディジタル回路の検討を行っている. 本チップではトップダウン設計による, ビットシリアル演算を行うためのレジスタファイル, ALU の最適化を行い, 試作によりその性能評価を行った.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of
10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Divaーム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ロ

チップ種別：メモリ

CMOS 上流設計による各種ディジタル回路の試作
吉川 信行, , , ,横浜国立大大学工学部

道江 寛之, 高橋 好明, 朴 煕中

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本メモリでは, SFQ 論理回路の高速微小電圧出力を CMOS 論理回路で処理可能な電圧レベルにまで高速に増幅するアンプとして, 多段差動増幅器を用いている. また, 高感度の超伝導センス回路を用いることによりサブナノ秒のアクセスタイムが可能となる. このシステムのスペックは, 容量が 16kbit, 動
作周波数が 800MHz, 消費電力が 60mW である.

参考文献：［ 1 ］ Y.J. Feng, X. Meng, S. R. Whiteley, T. Van Duzer, K. Fujiwara, H. Miyakawa, N. Yoshikawa, "Josephson-CMOS hybrid memory with ultra-high-speed interface circuit", to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以

チップ種別：マイクロプロセッサ

SFQ/CMOS ハイブリッドメモリの試作
横浜国立大学工学部

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本メモリでは, SFQ 論理回路の高速微小電圧出力を CMOS 論理回路で処理可能な電圧レベルにまで高速に増幅するアンプとして, 多段差動増幅器を用いている. また, 高感度の超伝導センス回路を用いることによりサブナノ秒のアクセスタイムが可能となる. このシステムのスペックは, 容量が 16kbit, 動
作周波数が 800MHz, 消費電力が 60mW である.

参考文献：［ 1 ］ Y.J. Feng, X. Meng, S. R. Whiteley, T. Van Duzer, K. Fujiwara,
H. Miyakawa, N. Yoshikawa, "Josephson-CMOS hybrid memory with ultra-high-speed interface circuit", to be published
in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，リ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

181

第
２
章
チ
ッ
プ
試
作
報
告

吉川 信行, 徳田 勝利, 富田 卓哉, 藤原 完

イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動Cadence 社 Diva2-3

チップ種別：メモ短/長期記憶の概念に基づくパターン自動学習連想メモリ
広島大学先端物質科学研究科

白川 佳則

広島大学ナノデバイス・システム研究センター

マタウシュ ハンスユルゲン,
小出 哲士

概要：最小距離検索連想メモリによるパターン認識，認識パターンの最適化，認識パター
ンのプライオリティ決定の 3 つの処理を行う制御回路の試作を行った．本回路は連想メモ
リによるパターン認識を行うと共に，連想メモリ内の参照パターン（認識パターン）を入力パターンから最適化を行い，また参照パターンに優先順位をつけることで参照パターンの管理を行う．参照パターンの最適化は，連想メモリによって認識された参照パターン
を，その参照パターンだと認識させた一定回数分の入力パターンの中心を求めることで行われる．最適化により，入力データの変化が参照パターンにも各参照パターンプライオリ
ティ（rank）付けがされており，rank によって長期記憶領域と短期記憶領域に分けられる．短期記憶領域において低い rank の参照パターンは新規参照パターン学習の際，削除の対象となる．一方長期記憶領域にある高い rank の参照パターンは削除されにくく，重要なパターンとなる．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula
DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 xCalibre
100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，

チップ種別：その他

アナログ-デジタル混載回路による 2 バンク型最小マンハッタン距離検索連
想メモリ
広島大学先端物質科学研究科

上村 一弘

広島大学ナノデバイス・システム研究センター

マタウシュ ハンスユルゲン,
小出 哲士

概要：全並列ユニット構成により高速・小面積かつ低消費電力を同時に満足できる連想メ
モリについて，バンク型アーキテクチャを適用した最小マンハッタン距離検索を行う連想メモリを試作した．連想メモリをバンク型アーキテクチャにしたことにより，各バンクのWinner をデジタルトーナメント比較処理し一つに絞り，最終的に Winner の行/バンクア
ドレスと，Winner と入力の距離を出力する機能を持つ．メモリ領域は各バンクが 64 行
80 列の 2 バンク，合計 128 の参照データを格納可能である．また各バンクの動作は個別に制御可能であるため，各バンクに格納したカテゴリから予測してバンク動作を一つにする
ことで低消費電力化が可能である．レイアウト面積はバンク型に必要なトーナメント比較回路の面積オーバーヘッドから 13.6 平方

2-3
182

第
２
章
チ
ッ
プ
試
作
報
告

mm で実現しており，最小距離検索回路は全体の 9.3%である．また，チップ測定によって 230nsec 以下での最小距離検索が可能であり，1 バンク動作時の平均消費電力は 151mW となった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 xCalibre
タ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：メモリ

MOSFET 特性ばらつき評価用試験回路 2
広島市立大学情報科学部

寺田 和夫

広島市立大学大学院情報科学研究科

山内 丈周, 上木 彰彦

概要：1）多数の単体ＭＯＳＦＥＴを行列状に並べてデコーダを通して測定できるようにしたＭＯＳＦＥＴアレイ, 2）ＭＯＳＦＥＴのドレインコンダクタンスとしきい値電圧の両方のばらつきを評価できる試験回路の 2 種を集積した. ともに 04 年度第 1 回の試作で作ったものであるが, その時の問題点を修正した. 1）ではデコーダ用ＭＯＳＦＥＴのチャネル抵抗を除く機構を改良した. 2）では予想以上に大きかった寄生抵抗の効果を抑えることができる寸法に改良した. 担当者が代わったため評価が遅れていて, まだ報告できる状態ではないが, 予想通りのデータが得られているので, いずれ報告できる.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso

トランジスタ

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：

数：1,000 以上，10,000 未満
TEG（特性評価回路など）

トランジス

高機能高画質 CMOS イメージセンサ
東北大学大学院工学研究科

舘 知恭, 須川 成利, 小谷 光司, 大見 忠弘

概要：高画質な撮像と同時に撮像対象の特徴を抽出し, 後段における画像処理の高精度化,
演算量削減を実現させることを目的としている. 本チップでは, 特にオブジェクト分類をターゲットとしている. 構成は, 高画質ＣＭＯＳイメージセンサ, 列並列ＡＤ変換器, 画像特徴量抽出演算器である. 列並列ＡＤ変換器はパイプライン構造であり, その 1 ステージの回路は, －2 倍のゲインを持つ演算増幅器, 比較器, 参照電圧供給回路から構成される. 従来のパイプライン構造のＡＤ変換器には 2 倍の増幅器で構成されるのが一般であるが, －2 倍の増幅器を用いた新しいＡＤ変換アルゴリズムを採用することで回路面積を縮小させている.
画像特徴量抽出演算器は, センサと同一チップ上に配置可能であることから, センサチップ
外部では実現不可能な並列演算処理回路を搭載している. 並列に演算を行うことで, 高機能な演算が非常に低速な周波数でも可能となる. その結果として同一チップ上に搭載されているアナログ回路への雑音の影響も抑えられる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva，Cadence 社 Analog Artist

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

チッ

プ種別：イメージセンサ/スマートセンサ

イメージセンサ設計用 TEG
東北大学工学研究科

淨法寺 佑

概要：イメージセンサについて, 各種性能を計測するための TEG を設計した. TEG の内容としては, CMOS イメージセンサおよび単体フォトダイオードを複数種類配置し, 基礎的な特性を学べるようにした. フォトダイオードのサイズやレイアウト上の位置関係を変えて各々3～10 種類程度配置した. 加えて, アナログ回路の設計技術を学ぶためにチョッパ型のコンパレータや基礎的な増幅回路, スイッチトキャパシタ回路などを設計し, かつ様々な回路パラメータを複数設定して配置した. クロックフィードスルーや配線（メタル）等のレイ
アウトがアナログ回路動作にどの程度影響を与えるかを, まずシミュレーションした上で設計を行った. 次に実際のチップで測定を行った. シミュレーションと実際の結果を比較し,満足する結果が得られた.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
CMOS 0.35μm 9.8mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

2-3
183

第
２
章

MOS トランジスタ特性測定回路
東北大学工学研究科

渡部 俊一

概要：LSI 設計上問題となる MOS トランジスタ特性の統計的なばらつき量を把握するため, 多数個の MOS トランジスタ特性を短時間で測定する回路を試作した. 回路の構成は,被測定トランジスタ, 選択回路, 選択スイッチ, 信号読出し回路から成っている. 被測定ト
ランジスタは, ゲートサイズは 8 種類（0.35um～10um）, 各サイズ 4096 個ずつであり,
20um 間隔でアレイ状に配置してある. 周辺に配置した選択回路により, 被測定トランジス
タを 1 つずつ選択し, 測定する. 周辺回路のトランジスタ特性のばらつきが, 被測定トラン
ジスタの測定に影響しないことは回路シュミレーションにより確認した. 本回路により, 約30000 個の MOS トランジスタ特性を数十秒で測定可能である. トランジスタの各動作点でのばらつき量（主に σ（Vth））を測定する.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC，Cadence 社 Diva

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.35μ m 4.9mm 角

チ
ッ
プ
試
作
報
告

高機能高画質ＣＭＯＳイメージセンサ用ＡＤ変換器
東北大学大学院工学研究科

舘 知恭, 須川 成利, 小谷 光司, 大見 忠弘

概要：昨今, ＣＭＯＳイメージセンサの高機能化, 高速化のため, ＣＭＯＳイメージセンサと同一基板上にＡＤ変換器を集積する技術が注目されている. 本ＡＤ変換器はＣＭＯＳイメ
ージセンサアレイの列に並列に集積することを目的としている. 列並列ＡＤ変換器はパイプライン構造であり, その 1 ステージの回路は, －2 倍のゲインを持つ演算増幅器, 比較器, 参
照電圧供給回路から構成される. 従来のパイプライン構造のＡＤ変換器には 2 倍の増幅器で構成されるのが一般であるが, －2 倍の増幅器を用いた新しいＡＤ変換アルゴリズムを採用することで回路面積を縮小させている. また並列に演算を行うことで, 非常に低速な周波数でも可能となる. その結果として同一チップ上に搭載されているＣＭＯＳイメージセンサへの雑音の影響も抑えられる.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

8bit×8 SRAM
東京大学情報理工学系研究科

酒造 正樹, 星野 一憲, 下山 勲

概要：我々のグループでは, これまでの試作で ALU や CPU の設計を行ってきた. これらの演算ユニットにはメモリ空間が含まれておらず, 外部接続の ROM を用いて動作させていた. 今回の試作では, ワンチップでのマイコン実現へ向け, フリップフロップを用いた8bit×8 の SRAM を設計した. 外部から入力したクロック信号に同期して, データの書き込
みと読み出しが可能である. 入出力の構成は, 8bit のアドレスバス, 8bit の入力データバス,
8bit の出力バス, 1bit の書き込みイネーブル入力からなる. 出力端子には独自のパッドを設計し, 納品されたチップに対する検査を可能にした.

参考文献：菅原, 大村, 関口, 富岡, 酒造, 長澤, 松本, 下山, "ALU の設計," p. 137, 2002 年
度 VDEC 年報（2002）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC

2-3

CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム

チップ種別：メモリ

184

第
２
章
チ
ッ
プ
試
作
報
告

素子ばらつきを考慮した 12-bit,100MS/s,2V 電流モード A/D 変換器の試
作
中央大学理工学部

合田 裕二, 杉本 泰博, 田中 滋人

概要：ビデオアプリケーションとして用いられる電流モード CMOS パイプライン型 A/
D 変換器について試作した. 電流モード回路は, 新たなアナログ回路設計の手段として候補に挙げられる. これは, 各点のインピーダンスが低くなるため, 低電圧, 高速動作が期待できるためである. しかし, 変換精度と回路中での電流値は, トランジスタの β, Vth, 端子電圧の違いにより, 精度が制限されてしまう. このような理由から, 電源電圧 2V 以下でのビデオアプリケーション用電流モード A/D 変換器の実現可能性について試験した. A/D 変換器で用いられる S/H 回路は, サンプリングスイッチ, サンプリング容量, カレントミラー回路によって構成される. サンプリングスイッチにおけるクロックフィードスルーの影響は,差動構成を用いることで誤差を低減できる. また, カレントミラー回路におけるトランジス
タの β, Vth 等の素子ばらつきによる誤差については, 電流ミラーMOS の交替を行うことで, 誤差を打ち消すことが可能である. 測定の結果, この回路は 28MS/s で動作し, 電源電圧 2V で S/N は等価的に 42dB であった.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist

トランジスタ数：1,000 以上，10,000 未満

ナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：ア14-bit, 200MS/s DA 変換器回路
中央大学理工学研究科
中央大学理工学部

櫻井 宏樹
杉本 泰博

概要：14-bit, 200MS/s DA 変換器回路を試作した. 14-bit のうち上位 6-bit にはセグメン
ト方式, 下位 8-bit にはバイナリ方式を採用し, 高精度化と回路規模の縮小を同時に実現している. セグメント方式は 63 個の電流セルで構成されたセルマトリクス型 D/A 変換器を,
バイナリ方式は 8 個の電流セルと R-2R 抵抗網を用いている. 電流型の D/A 変換器を用いて高周波信号を生成する場合, 高調波の発生による SFDR （Spurious Free Dynamic
Range）の劣化が問題であった. この高調波は, 出力信号変動時にセル内にも電圧変動が起き, セル内の寄生容量に過渡電流が発生することで出力端子の時定数が変動してしまうことが原因である. この過渡電流は ON 状態のセルの数に依存するので, 上位 6-bit のセルと出力端子の間にバッファ付カスコード回路を導入し, 高調波の発生を抑制している. また, 配線抵抗の IR ドロップによる電流源の相対精度が劣化する問題を解決するため, アルミ配線と VIA を利用した部分的な等長配線と点対称配置を利用した電流源配置を用いる事で, IR ドロップの影響を除去し, 直線性を改善している. 現在は作成したチップの評価中であり, 直線性についてはほぼ 14-bit 精度が得られることを確認した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

画像処理におけるユークリッド距離変換回路の実現
名古屋大学大学院情報科学研究科
中京大学情報科学部

高木 雅彦, 平田 富夫

磯 直行

概要：画像処理やパターン認識における基本処理の一つにユークリッド距離変換がある．
ユークリッド距離変換は，前景と背景の画素で構成された 2 値画像において，各画素の値を最近隣の前景とのユークリッド距離とする処理である．［ 1 ］のアルゴリズムでは処理を列と行の処理に分け，効率の良いユークリッド距離変換を行う．本試作では［ 1 ］のア
ルゴリズムのうち列処理のみ実現した．基本セルを各列内で隣接させ，クロックに同期して信号を伝播させることで処理の高速化を実現した．試作チップの出力は距離変換値ではなく記号化された 2 ビット値である．

参考文献：［ 1 ］宮澤雅史，曽培峰，磯直行，平田富夫:"シストリックアレイによるユーク
リッド距離変換アルゴリズムの実現"，情処研報，AL-87，pp.43-49，2002.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試

チップ種別：アナログ/デジタル信号処理プロセッサ

2-3
185

第
２
章

3 次元計測用スマートイメージセンサ TEG
大阪市立大学工学研究科

チ
ッ
プ
試
作
報
告

馬場 庸介, 前田 康次, 村井 俊文, 宮崎 大介

向井 孝彰, , ,
概要：我々の提案する傾斜面走査型共焦点光学系による 3 次元計測システム［ 1 ］において，2 次元断面画像の取得に通常のイメージセンサを用いた場合，計測速度はそのフレームレートで制限される．本研究では実時間計測を行うことを目的としているため，3 次元情報抽出処理をチップ内部で行うことができる高機能なイメージセンサの設計を行った．この
センサの回路は，フォトゲート回路，カレントコピア回路，チョッパ型コンパレータ回路から構成されている．本チップでは TEG として 3×3 画素での動作確認を行い，設計通りの処理動作を確認することができた．

参考文献：［ 1 ］前田，馬場，宮崎，向井，香川，太田，”傾斜面型共焦点法による 3 次元
計測用 CMOS センサ”，映像情報メディア学会技術報告，VOL.29，NO.62，pp13-16（2005）

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva，Cadence 社 Analog Artist
4.9mm 角トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.35 μ m

生体計測用信号処理回路
慶應義塾大学理工学部

近藤 洋一郎, 松本 佳宣

概要：医療用の生体計測で用いられる信号処理回路を設計した．特に筋電計測を念頭においており，筋電から発生する微弱な電圧変動を検出するために初段増幅器のＳＮ比の向上を図るために，回路の内部雑音を減少させた演算増幅回路を設計した．また，筋電電極からの電圧を確実に検出するために計数アンプ形式にして入力インピーダンスの向上を図った．さらに生体計測で問題となる GND 電位の変動とハムノイズの混入に対応するため，
フィードバック方式のバンドパスフィルタを設計して，シミュレーション上でその効果を確認した．増幅器やフィルタに必要とされる抵抗は Hi-PolyR 抵抗を利用して，容量に関しては外付けとした．チップの動作確認後はベアチップ実装による小型化と実際の応用を通した最適化が課題である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
スタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジ

チップ種別：演算回路（乗算器，除算器など）

人体内外通信 in-vivo チップ
東京工業大学統合研究院

山田 智浩, 岡田 健一, 益 一哉

概要：13.56MHz 帯を用いたバッテリーレスの人体内外 in-vivo 通信回路の試作を行った.
人体による減衰は非常に大きく, できる限り電力効率の高い通信方式を用いる必要がある.
本試作回路では, パルス間隔変調を採用することにより, 受電したエネルギーを最大限送電
エネルギーに変換する回路方式を検討した. コイルを用いた電磁誘導により, チップ上の3 個のキャパシタに電力を蓄える. 1 個は制御回路の駆動用に用いる. 他 2 個は 2 回のパルス送信のために用いる. そのパルスの間隔により, pH や温度などの情報を通信する. 制御部
は, 昇圧回路とパルス発生回路から構成されている. シミュレーションにより, 外部からの電力供給と 1700uV 程度の電流の読み出しが可能であることを確認した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre

2-3

ーム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

チップ種別：通信（RF 回路，ATM など）

186

第
２
章
チ
ッ
プ
試
作
報
告

光学部検査回路付・光再構成型ゲートアレイ VLSI
九州工業大学情報工学部

渡邊 実

概要：光学部検査回路を含めたダイナミック型の光再構成型ゲートアレイ（Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. 光再構成型ゲートアレイとは光メ
モリとゲートアレイ VLSI とを組み合わせたもので, コンテキストの記憶に光メモリを, 光メモリと VLSI 間に大容量の光バスを用い, 大容量のコンテキストと高速な再構成とを両立した新構造のデバイスである. 光再構成型ゲートアレイには, 市販のプローバーを使用することができないことから, 各種計測は全てチップ内の回路に頼り行う必要がある. そこで,光学部との位置合わせ, 接合時に必要になる各種支援回路や, チップ各部を計測できる測定回路を実装し, ゲートアレイの動作状態で各種測定, 解析が可能なチップを設計した.

設計期間： 0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：その他

試作ラン：ロ11,424 ゲート・光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能な 11,424 ゲート規模の光再構成型ゲートアレイ（Optically Reconfigurable Gate Array）VLSI を試作した. 光再構成型ゲートアレイとは光メ
モリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで, コンテキストの記
憶に光メモリを, 光メモリと VLSI 間に大容量の光バスを用いることで, 大容量のコンテキ
ストと高速な再構成とが両立できる. このチップでは, ゲートアレイ部はカスタム設計され, プログラマブルなタイミング生成回路が実装されている. このチップでは, 数百ＭＨｚの光再構成が可能である. フォトダイオードのサイズと間隔は 9.0 μ m ×8.8 μ m , 横
34.5 μ m, 縦 33.0 μ m であり, 34 ゲート相当の論理ブロックが 336 個, スイッチングマト
リックスが 360 個, 4 ビットの I/O ビットを持つ I/O ブロックが 8 個実装されている.

設計期間： 0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，

チップ種別：その他

高線形アナログ信号処理用回路ブロック
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平, 伊藤 和将

和田 和千

概要：線形アナログ信号処理用を実現するための回路ブロックとして，電源電圧 1.0V で動作する積分器と等価浮遊抵抗対を試作している．まず低電圧積分器は，MOSFET の弱反転領域を利用し，ログドメイン回路技術により高い線形性を実現している．従来の CMOS ロ
グドメイン積分器では電流の複製を行なうカレントミラー回路にダイオード接続した
MOSFET が使用されていたため，各トランジスタのバイアス電圧がばらついててしまい，
誤差が生じていた．今回はダイオード接続を使用せずに電流を複製できる回路構造としているため，低電源電圧の下でも誤差が生じにくく，さらに電源電圧の変動に対する特性の変化が小さい特長を有している．この積分器のよる 2 次低域通過フィルタ ［ 1 ］ も本試作で実現している．次に，等価浮遊抵抗対は平衡型回路での使用に適した回路ブロックとなるように，等価抵抗値が可変の回路を小規模かつ低電力で構成し試作している．RC ポリフェーズフィルタで使用できるよう素子サイズを決めた．

参考文献：［ 1 ］ 秋田, 和田, 田所, "低電圧下における直流利得を改善した CMOS ログドメイン積分回路," 信学論 C, Vol. J88-C,
No. 7, pp. 576-577, 2005 年 7 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

豊橋技術科学大学工学部

チ
ッ
プ
試
作
報
告

鈴木 寛人, 八木 大介, 吉田 武史

和田 和千

概要：三つの個別の回路を同時に試作している．（ 1 ）ディジタル基板雑音の性質を知るための回路である．伝搬特性を測定するとともに，ディジタル基板雑音を打ち消す従来回路の特性や長短所を調べ，以後に行なう改善の比較対照データを得ることを目的とした．
（ 2 ） ΔΣ 型アナログ・ディジタル変換回路において，使用する量子化回路にオフセットや
1/f 雑音が生じても出力雑音の増加を抑制できるという回路原理［ 1 ］を確認する回路試作である．積分回路の利得の適切な制御により，出力雑音と，積分回路の出力部での歪を同時に低減できる．（ 3 ）寄生容量に不感ならびに有感なスイッチトキャパシタ双一次積分回路を試作している．高精度スイッチトキャパシタ複素フィルタを実現することを目的とした研究の第 1 次的な検証を行なっている．

参考文献：［ 1 ］ 八木大介，和田和千，田所嘉昭，"ΔΣAD 変換回路の入力範囲を広げるためのスイッチトキャパシタ積分回路"，電気学会電子回路研究会資料

ECT-04-102，2004 年 12 月．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

187

第
２
章

離散時間信号処理における雑音低減技術と寄生素子の影響の評価
豊橋技術科学大学大学院工学研究科

2-3

チップ種別：アナロ

LNA の高性能化に関する試作
法政大学工学部
法政大学工学研究科

安田 彰
緒方 克哉, 土屋 貴紀

概要：LNA はアンテナから入ってきてスイッチを通過したの微弱な信号を増幅する. この
微弱な信号はそのまま復調することができないので, アンプで増幅する必要がある. ただし, 増幅した結果, アンプから発生するノイズが増幅後の信号レベルより大きいと, 信号とノイズの見分けがつかなくなってしまう. そこで受信回路のアンプにはノイズの発生の少な
いアンプ, LNA を用いる. 高周波回路では電力をいかにロスなく伝えるかが重要である. そのため, 入出力におけるインピーダンスマッチングを行う. マッチングされていないと電力は反射してしまい, そのロスが発生してしまう. 私の所属する研究室では, 現在 LNA につなげるミキサーにスイッチトキャパシタ回路用いる方法を研究している. スイッチトキャパ
シタ回路はスイッチの切り替えにより容量が変化する. つまり, 時間に対してインピーダン
スが変わってしまう回路である. そうなると一つの値でマッチングをとることができなくなってしまう. そこで, インピーダンスの変化に強い LNA を設計した.

参考文献：Design of Analog CMOS Integrated Circuits, ラザビ
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：マイクロプロセッサ

基板雑音検出回路と VCO の評価 TEG
神戸大学工学部

藤原 正樹, 小坂 大輔, 永田 真

概要：高周波基板雑音検出回路構成の設計と評価を目的としている. 同一プロセスで試作したミキサ回路の評価結果［ 1 ］より, 基板雑音解析に用いる回路構成としてミキサとソース
フォロワ（SF）を用いた回路構成が適しているという結論を得た. そこで, 本設計では, ミ
キサ及び SF のサイズを最適設計し, また検出回路構成の出力インピーダンスを下げることにより, 測定環境による依存性を低減する効果の実証も目的としている. さらに, スパイラ
ルインダクタ及び, それを用いた VCO も搭載している. これまでに低い周波数での基本動作確認を終え, 高周波領域の測定準備をすすめている.

参考文献：［ 1 ］ 藤原, 小坂, 永田, ”ミキサ回路の各種構成による性能比較評価”, pp.
100, 2005 年 VDEC 年報（2005）.

設計期間： 1 人月以上，2 人月未満

設計ツール：SII 社 SX 9000，Synopsys 社 Star -HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist

2-3

満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

188

第
２
章
チ
ッ
プ
試
作
報
告

超多重 RFID 向けトランスポンダ実験チップ
神戸大学工学部

福水 洋平, 永田 真

概要：本試作チップは超多重応答を可能にする RFID システム［ 1 ］において, 小規模な輻輳制御を実現するトランスポンダ（タグ）の実験回路であり, RF 信号処理・ディジタルロ
ジック・キャパシタ・RF 送信回路から構成される. 本回路は電磁誘導による非接触給電で外部から供給される電力を内蔵のキャパシタに蓄え, キャパシタに充分な電力が蓄積されると, 読取り機と同期をとってからタグ ID を拡散変調し発信するものであり, 通信方式の基本性能, 変調方式および輻輳制御の妥当性を確かめることを目的としている. 現在, 本チッ
プと周辺回路を搭載した実験機を作成し, 動作評価を継続している.

参考文献：［ 1 ］ "Communication Scheme for a Highly Collision-Resistive RFID System", Y. Fukumizu, S. Ohno, M. Nagata, K. Taki, IEICE Transactions on Fundamentals, Vol.E88-A, No. 12, pp. 3324-3331, Dec. 2005.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社
Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：1,000 以上，10,000 未満

試FM 送受信回路
立命館大学理工学研究科

藤田 智弘, 野田 和也, 古野 裕隆

概要：自動利得制御回路, 発振回路, 低雑音増幅器（Low-Noise-Amplifier）を搭載. 今回試作した自動利得制御（Auto-gain-controll）回路はオペアンプのフィードバックを利用
し, 信号の振幅を一定にしている. 発振回路は単安定マルチバイブレータと遅延回路により構成され, 単安定マルチバイブレータの出力信号を遅延回路を経て入力部に帰還することによって発振する. 発振回路の発振周波数は外付けの可変抵抗により変化させることができる. 低雑音増幅器は増幅器として一般的であるソース接地回路ではなく, インバータを使用することにより, 入力換算ノイズの低下を狙った回路である. 今回試作した低雑音増幅器と自動利得制御回路と発振回路は FM 送受信システム用に設計したものである.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
100 以上，1,000 未満

試作ラン：ローム CMOS 0.35 μ m 2.4mm 角

トランジスタ数：
チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

周波数変調 ΔΣ 変調器の予備検討
名古屋大学工学研究科

松原 渉, 前澤 宏一, 水谷 孝

概要：アナログ-デジタル変換器（ADC） は実世界と進展著しい VLSI の世界を結ぶ重要なデバイスである. 中でも, ΔΣ 方式は, 高分解能の A/D 変換が可能なことから広く使われている. しかし, 信号帯域に対して十分高い周波数で動作させる必要があるため, これまで,
その応用は比較的低い周波数に限られていた. これに対して, 我々は, 高速性, 高分解能性の点で大きなポテンシャルを持ちながら, 未だその能力が生かされていない周波数変調方式

ΔΣADC に着目した. 本研究は, 周波数変調方式の問題点を解決した新しい回路構成を提案
し, 高速・高分解能な ADC を実現することを目的としている. この試作では上記を実現するための基礎となる要素部品に関する検討を行った.

参考文献：W. Matsubara, M. Sakou, K. Maezawa, T. Mizutani
設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μ m 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
189

第
２
章

コンテンツベース手法を用いた動き予測エンジンの試作
早稲田大学大学院情報生産システム研究科

李 申, 池永 剛, 後藤 敏

概要：今回は, MPEG-2/4 エンコーダーで最も消費電力の多い動き予測（ME）部を高速,
低消費電力かつ小面積で実現するために, 画像の複雑度に応じて探索方式を動的に調整可能なコンテンツベース手法を提案し, ME エンジンを設計し試作した. 本チップは（ 1 ）Hierarchical Finite State Machine（HFSM）制御回路, （ 2 ）全探索（FS）及び三段階探索（TSS）に対応可能な 16-PE SIMD ブロックマッチング演算回路, （ 3 ）内蔵画素バッファから構成されている. 提案手法により, 探索点の数が従来手法の 3%まで削減できブロック
マッチング演算回路の規模が従来より約 90%小さくなった. また, 小面積, 低周波数で高性能を確保するために SIMD 方式を採用し, パラメータの設定を変えることで FS と TSS を動的に切り替えできるようにした. さらに, レジスタファイルによる画素バッファの容量を最適化によって 6K ビットまで抑えた. AlteraFPGA（EP1S25F1020C7）を搭載したボードで評価した結果, 目標動作周波数 4.16MHz（QCIF）と 33.3MHz（CIF）に対し, 40MHz 程度まで正確に動作することが確認された.

参考文献：Shen Li, Yong Jiang, Takeshi Ikenaga, Satoshi Goto, "Content-Based Motion Estimation with Extend Temporal-Spatial Analysis", IEICE Trans. Inf. & Syst., Vol. E88-D, No.7, pp. 1561-1568, July 2005.

設計期間：5 人月以上，6 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro トラン
ジスタ数：10,000 以上，100,000 未満
セッサ

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナログ/デジタル信号処理プロ

チ
ッ
プ
試
作
報
告

8bit 除算器の試作
名古屋大学工学研究科

堀部 大介, 伊藤 大地, 梶山 太郎, 林 久紘

概要：本研究室の LSI チップ設計環境整備と, VLSI の設計トレーニングとして, チップ試作を行った. CAD ツールのインストールを行い, 今回は算術演算回路の 8bit 除算器を作成した. 8bit 除算器は引き戻し法によって実現している. 回路中には, 演算回路が正しく動作しているかを確認できるように, テスト出力を付加した. 設計にはハードウェア記述言語である Verilog-HDL を用い, 修士課程の学生 4 名で約 3 ヶ月を要した. 設計ツールには, Cadence 社 Verilog-XL, Dracula DRC, Synopsys 社 Design_Compiler, Apollo, Milkyway を使用した. チップの検証は三菱電機マイコン機器ソフトウエア株式会社の MU200SX で行った.

参考文献：パターソン，ヘネシー，”コンピュータの構成と設計 上”，pp.242-249，日経BP 社（1999）

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Milkyway，Cadence 社 Dracula DRC

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：演算回路（乗算器，除算器など）

0.35μmCMOS トランジスタ特性測定実験用チップ
立命館大学理工学部

藤野 毅

概要：理工学部 2 回生にトランジスタおよびＣＭＯＳ回路特性の基礎を理解してもらうた
めの学生実験測定ＴＥＧを作製した．搭載したＴＥＧは以下の 4 種類である．（ 1 ）拡散抵抗の特性測定（Ｎ拡散 5 種，Ｐ拡散 1 種）（ 2 ）トランジスタの単体特性測定（ＮＭＯＳ
8 種，ＰＭＯＳ2 種）（ 3 ）インバータのＤＣ特性測定（4 種）（ 4 ）ＮＡＮＤ回路のディジ
タル論理特性（1 種）（ 5 ）ファンアウトを変化させたとき遅延回路の特性測定（4 種）全
4 回の実験であり，うち 2 回ではＴＥＧを電圧発生/電流測定器，ファンクションジェネレータおよびオシロスコープを用いて本設計のＴＥＧを測定し，残りの 2 回ではＳＰＩＣＥ
シミュレータを用いてシミュレーションを行う．実験とシミュレーション結果を比較してレポートをまとめることにより，ＣＭＯＳ回路の基本原理を理解する． 今年度 2 回目の作製である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
2-3

Cadence 社 Dracula DRC，Cadence 社 Diva
2.4mm 角トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：TEG（特性評価回路など）

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第
２
章
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試
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基板ノイズ評価用テストチップ
慶應義塾大学理工学部

岩津 勝彦, 中野 誠彦

概要：ミックスドシグナルアプリケーションにおいてデジタル回路が発生するスイッチン
グノイズがシリコン基板を経由してアナログ回路に伝播し, 影響を及ぼす問題がある. この問題を解決するには, 設計段階で基板ノイズカップリングを評価するコンパクトモデルの構築が必要である. 本研究では, 基板ノイズをオンチップ上で評価できるようにするため, リ
ングオシレータを複数配置し, それらの動作の相関をジッター測定によって行った. ジッタ
ープロファイルからどのようなノイズがカップリングしているかは, ノイズモデルを構築することにより検討を行う. パッケージングの効果も検討するため, オンウエハ測定と, パッ
ケージングされた状態での両方の計測が可能となっている.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
回路など）

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価DCT プロセッサの試作
関西大学大学院工学研究科

西谷 貴幸, 栗原 大輔, 貞光 慎司, 阿部 貴之, 堀場 康孝

概要：当研究室における微細化 LSI 設計試作環境の構築, 設計フローの理解と低消費電力用
LSI 設計における問題点の抽出を目的として, JPEG や MPEG に使用されている DCT プロ
セッサを題材に選び, 設計・試作・評価を行った. 本チップは 8 点の 1 次元離散コサイン変換を実現するものであり, 演算を縦方向, 横方向に 2 回実施することにより 2 次元変換を行うことができる. 加算器, 減算器, 乗算器, D フリップフロップ, カウンタなどから構成されている. 本試作では, レイアウト設計は全て自動配置配線で行い, スタンダードセルライブ
ラリは東京大学製のものを使用させていただいた. 試作チップを実装し, 入出力ピンの一部について実測した結果, クリティカルパスを中心に正しいファンクションを確認し, 最高動
作周波数として 103MHz を得た. 今後の課題としては, 測定環境・測定精度の充実を図ることが必要である. また, 今回の試作結果をもとに, 低消費電力化設計に向け, 回路, レイアウ
ト設計に関して見直すことが必要である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作

チップ種別：アナログ/デジタル信号処理プロセッサ

2-3
191

第
２
章
チ
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試
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報
告

平成17年度第1回ロームCMOS 0.35μm試作（ RO35051 ）CMOS デシメーションフィルタの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：演算回路（乗算器，除算器など）

高感度位置敏感型放射線検出器用チップ
東京大学大学院工学系研究科

Yeol Yeom-Jung, 高橋 浩之

概要：本チップは, 放射線計測用, 特に位置敏感型放射線検出器用に設計されたチップであり, 入力は微小な放射線検出器からのアナログパルス信号に対応した高感度のアナログ入力
部を 12 チャンネルもち, 各チャンネル毎にプリアンプ, シェーピングアンプ, ディスクリミ
ネータを有し, 最終的な出力はディジタル値となる. 入力電荷範囲は-150~320fC で, この範囲の信号を認識し, 入力チャンネルに対応した出力チャンネルにディジタル出力を得ることができる. チップの消費電力は約 0.13W, 等価雑音電荷は 689 電子, また容量勾配は 35 電子/pF であった. 本チップはまた, ディスクリミネータ出力のパルス幅を用いて, 入力信号

2-3
192

第
２
章
チ
ッ
プ
試
作
報
告

の大きさを判定することができる. チップの評価結果では, 入力信号が 40fC から 120fC ま
での範囲でディジタル信号のパルス幅から信号波高情報を得ることが可能であることが分
かり, 多チャンネル放射線検出器の高性能化に用いることができると期待される［ 1 ］.

参考文献：［ 1 ］ Yeom, J.Y.; Defendi, I.; Takahashi, H.; Zeitelhack, K.; Nakazawa, M.; Murayama, H., Nuclear
Science Symposium Conference Record, 2005 IEEE

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

高感度位置敏感型放射線検出器用チップ
東京大学大学院工学系研究科

Yeom Jung Yeol, 高橋 浩之

概要：本チップは, R2710 と同じく放射線計測用, 特に位置敏感型放射線検出器用に設計されたチップであり, 入力は微小な放射線検出器からのアナログパルス信号に対応した高感度のアナログ入力部を 12 チャンネルもち, 各チャンネル毎に電荷積分型プリアンプ, シェー
ピングアンプ, ディスクリミネータを有し, 最終的にディジタル出力を得るチップである.
なお, テストチャンネルを 2 チャンネル有しており, プリアンプ特性, シェーピングアンプの特性など個別に評価することが可能となっているほか, 電荷積分型プリアンプの積分時定数, シェーピングアンプの整形時定数など可変となっている. 今回は多数の試作チップ間の特性のばらつきを調べ, 製作条件の異なるチップ間でのディスクリミネーション電圧や応答性能の違いを評価するために, R2710 と同様のチップを作った.

参考文献：［ 1 ］ Yeom, J.Y.; Defendi, I.; Takahashi, H., et al., Nuclear Science
Symposium Conference Record, 2005 IEEE, Vol 1, 391-393.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

ミックストシグナル集積回路のための基礎技術
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

鈴木 寛人, 小野 貴士

和田 和千

概要：ミックストシグナル集積回路のための基礎的な回路技術のテーマとして，ディジタ
ル基板雑音の抑圧とダイナミックレンジの拡大に注目し，それぞれに対し有用な回路例を実現している．一つ目は，アナログ回路領域に混入するディジタル基板雑音を低減するた
めの打ち消し回路である．雑音の逆相信号を生成して印加する従来の構成に増幅回路を使用するとともに，アナログ回路領域の境界付近の雑音電流を効果的に低減できる構造へと改良を行なっている．雑音を抑圧する効果を確認することを目的とした試作である．二つ目の試作回路は，信号分割型の構成により広ダイナミックレンジを実現できる積分器である．積分結果を二つの出力で等価的に表す機能をスイッチトキャパシタ回路で実現し，信号分割手法の原理的な有効性の確認を行なうために設計している．ダイナミックレンジが広いアナログ・ディジタル変換回路を実現することを目指した研究の一環でもある．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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第
２
章
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平成17年度第2回ロームCMOS 0.35μm試作（ RO35052 ）アナログモーションセンサのための時間領域微分演算アーキテクチャ
東京大学大学院新領域創成科学研究科

伊藤 潔人

概要：動画像関連のアルゴリズムで重要な役割を持つ, 画素ごとの時間微分・空間微分をオンチップで検出するイメージセンサ統合型画像処理チップの試作を行った. こうしたイメー
ジセンサ統合型集積回路（スマートセンサ）では, 低消費電力や省面積を目的としてアナログ回路で構成することが多かった［ 1 ］. しかし, 動き認識など高次処理で汎用デジタルプ
ロセッサを利用することを想定した場合, A/D 変換フェーズが必要となり処理スループッ
トが制限されてしまう. 本試作では時間領域で微分を演算する回路構成を新たに開発し, 各
画素にフォトダイオードと共に集積した. そのため, チップ内で各微分を符号付きデジタル値に変換することが可能である. 本設計では, 31×31 ピクセルの画素回路を集積し, 電源電
圧 3.3V で最大 400 フレーム/秒の高速に微分検出をすることを実測にて確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，Avanti 社
数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

Star-HSPICE/Sysnopsys 社 Nanosim

トランジスタ

チップ種別：イメージセンサ/スマートセンサ

チップ間ワイヤレス電源伝送回路の評価チップ
東京大学大学院工学系研究科

鬼塚 浩平

概要：SiP におけるチップ間の電源伝送をワイヤレス化することにより，アセンブリーコス
トの削減，自由度の増加，パッケージ内のチップをユーザが組み替えるアプリケーションの可能性も期待される．本チップではオンチップのプレーナインダクタによる磁界結合を用いるタイプを再設計した．送信回路はリングオシレータ，ディファレンシャルバッファのみを用いた簡潔な構成とし，受電用整流ダイオードには 3 個の PMOS を組み合わせることにより基板電圧が変化してしきい値が変動することを防ぐタイプの MOS ダイオードを用いた．実測の結果，数 mW の電力伝送に成功した．負荷・チップ間距離・平面位置を変化させた場合の伝送についても実測を行い，電磁界および HSPICE シミュレーションとの整合性も確認した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
2-3
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第
２
章
チ
ッ
プ
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作
報
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Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

SFQ/CMOS ハイブリッドメモリ用高速ハイブリッドアンプの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
藤原 完, 高橋 好明, 河合 宣彰

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ Y.J. Feng, X. Meng, S. R. Whiteley, T. Van Duzer, K. Fujiwara, H. Miyakawa, N. Yoshikawa, "Josephson-CMOS hybrid memory with ultra-high-speed interface circuit", to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：10 以上，100 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35 μ m 4.9mm 角

チップ種別：アナログ

CMOS デシメーションフィルタの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
2.4mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：演算回路（乗算器，除算器など）

高精度低消費電力電圧コンパレータ
東北大学大学院工学研究科

佐塚 友彦

概要：低消費電力アナログ・デジタル変換器向けの，高精度・低消費電力電圧コンパレータを試作した. 電荷転送原理に基づき，MOS トランジスタのしきい値ばらつきをプリチャージ動作で補正する機能を有し，定常的な消費電力を必要としない電圧コンパレータにおいて，従来 3 フェーズ動作が必要であったが，回路の工夫により 2 フェーズ動作を可能とした. オフセット電圧，動作周波数，消費電力などの基本的な特性が評価できる TEG を試作し評価した. また，MOS トランジスタのしきい値ばらつきを，同様のプリチャージ機構で取り除く差動構成のプリアンプを設計した. コモンソースの電流源を基準電圧で駆動し，差動対 MOS トランジスタのゲート・ソース間に接続した容量にしきい値補正電圧を記憶するタイプである. オフセット電圧，動作周波数，消費電力などの基本的な特性を評価した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist
0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
195

第
２
章

光電子増倍管用位置読み出しチップ
東京大学大学院工学系研究科

チ
ッ
プ
試
作
報
告

Yeom Yung Yeol, 高橋 浩之

概要：本チップは, 多チャンネルの光電子増倍管用に 1 チップ内に 8 個の入力チャンネルを有し, 各入力チャンネルに対してプリアンプ, シェーピングアンプ, 各チャンネル毎にしきい電圧設定の可能なディスクリミネータを集積したものである. 入力はアナログパルス信号を受け, 予め設定した信号よりも大きな入力値であれば, ディジタルパルス信号を出力す
る. 本チップには, ディスクリミネータ出力のパルス幅を用いて入力信号の大きさを判定する機能があるため, 適切な信号の大きさを判定して散乱線の除去などに活用することができる. また, シェーピングアンプの時定数なども可変となっており, 計数率と信号の大きさに応じて最適な値を選ぶことができる.

設計期間： 0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog -XL ，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
アナデジ混載トランジスタ数：10 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：

ポジトロン CT 用プリアンプの試作
東京大学工学系研究科

島添 健次

概要：本研究室で研究が行われている高分解能ポジトロン CT（PET）には薄くて積層が可能であるという利点から光電子増倍管よりもゲインが低い APD（アバランシェフォトダイオード）が使われている. このため PET 用のフロントエンド回路には高速で低ノイズの読
み出し回路が要求される. このチップでは読み出し部分のテストを行うためにフロントエン
ドにおいて重要な部分である電荷積分型のプリアンプについて試作を行った. このプリアン
プは APD 自体の信号はそれほど大きくないことから, 入力レンジは小さくなるが高速性を確保するためにテレスコーピック型のものとした. プリアンプの積分時定数は外部から可変とした. 4 チャネルのプリアンプを搭載しているがテストではバイアスなどの問題により正常な動作が確認できなかった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

32×32 画素キャパシティブフィードバックリセット型パルス周波数変調方式
低電圧ビジョンチップ
奈良先端大物質創成科学研究科
奈良先端大物質

山本 真也

香川 景一郎, 古宮 哲夫, 徳田 崇, 布下 正宏, 太田 淳

概要：我々は，眼球内に埋め込まれて動作する人工視覚デバイスなどの限られた電力で動作するデバイスへの適用を狙い，低電圧動作時に低消費電力と広いダイナミックレンジを同時に実現できるビジョンチップ方式として，キャパシティブフィードバックリセット方式パルス周波数変調受光回路とパルス領域画像処理を組み合わせた 32×32 画素ビジョン
チップの試作を行った． 0.35 um 標準 CMOS プロセスを用いて試作を行い，画素 TEG の測定から，1.2 V 動作時に 70dB のダイナミックレンジ，1 画素当たりの消費電力 0.16
uW を得た．このビジョンチップを用いて，人物，交通標識，交差点通過中の車の画像の撮像評価を行い，電源電圧 1.25 V において，通常撮像，ぼかし，輪郭強調，輪郭抽出などの画像処理が正しく実行できることを確認した．

2-3
196

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：山本他，「2×32 画素キャパシティブフィードバックリセット型パルス周波数変調方式低電圧ビジョンチップの試作と評
価」，映情学誌，60（ 4 ）, pp. 621-626 （2006）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva，Cadence 社 Analog Artist
0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

チップ種別：イメージセンサ/スマートセンサ

エッジ検出回路
大阪大学工学研究科

井上 恵介, 八木 哲也

概要：我々が今までに開発したシリコン網膜は，2 次元のラプラシアン－ガウシアン型フィルタ処理を実時間で，オンチップで実行する．本チップは，そのシリコン網膜のアナログ出力に対して，ゼロ交差検出によってエッジを検出するものである．ゼロ交差検出は，シリコン網膜の六角格子状の画素配置にあわせて，0°，60°，120°の 3 方向で行なった．
そのために，チップにはアナログメモリも一緒にインプレメントした．アナログメモリ
は，逐次的に読み出されるシリコン網膜の出力を保持し，ゼロ交差検出を行なう方向に沿った画素の値が読み出される．その後，ゼロ交差検出回路によって 3 方向でエッジが検出される．なお，テスタによる測定は行っていない．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：
チップ種別：TEG（特性評価回路など）

平成17年度第3回ロームCMOS 0.35μm試作（ RO35053 ）低クロック振幅フリップ・フロップとオンチップバックコンバータ用フィル
タの評価チップ
東京大学大学院工学系研究科

鬼塚 浩平, Yazid Muhammad

概要：低クロック振幅フリップ・フロップとオンチップバックコンバータ用フィルタの評
価チップ低クロック振幅フリップ・フロップを設計した．回路形式はパストランジスタ型
で，クロックはパルス駆動される．情報を保持するインバータラッチをマージンの確保のためにクロックトインバータにしており，シミュレーションではクロック振幅 1V まで動作可能である．また将来のオンチップ分散電源システムに向けた積層型オンチップバックコ
ンバータ試作のため，オンチッププレーナインダクタと MOSFET キャパシタによる2mm 角の LC ローパスフィルタを設計した．フィルタのコーナー周波数 fc は 24.5MHz とした．別チップとの組み合わせにより動作を確認した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：演算回路（乗算器，除算器など）

CMOS デシメーションフィルタの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン

2-3

プの遅延時間が測定可能である.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：演算回路（乗算器，除算器など）

高橋 浩之, 島添 健次

概要：本チップは, 多数のチャンネルを有する放射線検出器用に設計されたチップであり,入力は高感度のアナログ入力部を 16 チャンネルもち, 各チャンネル毎にプリアンプ, シェ
ーピングアンプ, ディスクリミネータ（3 レベル）を有し, 最終的な出力は複数の信号レベ
ルに合わせて論理値の変化するディジタル値となる. 入力電荷範囲は-150~320fC で, この範囲の信号を認識し, 入力チャンネルに対応した出力チャンネルにディジタル出力を得ることができる. 本チップはまた, ディスクリミネータ出力のパルス幅を用いて, 入力信号の大きさを判定することができる. チップの評価結果では, 入力信号が 40fC から 120fC までの範囲でディジタル信号のパルス幅から信号波高情報を得ることが可能であることが分かり, 多チャンネル放射線検出器の高性能化に用いることができると期待される［ 1 ］.

参考文献：［ 1 ］ P. Siritiprussamee, H. Takahashi, J.Y. Yeom, et al., A new MMSGC readout method and front-end ASIC development Nuclear Instruments and Methods in physics research, A 525, 12, 225-228 （2004）.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナデジ混載

第
２
章
チ
ッ
プ
試
作
報
告

16CH 高感度位置敏感型放射線検出器用チップ
東京大学大学院工学系研究科

197

トランジスタ数：

光通信用信号処理回路
慶應義塾大学理工学部

赤松 大生, 松本 佳宣

概要：多重方式光通信網で用いられるバースト伝送対応用の ATC（Auto Threshold Control）集積回路の設計と試作評価を行った．バースト伝送 ATC 回路は，ピーク検出回路とボトム検出回路から構成され充電用トランジスタ部にカレントミラー構造を用いて，オーバーシュートを低減した．基準電圧 1.65V，振幅 30mV のパルス信号を入力として行なったシミュレーションでは，ATC 回路の応答速度は約 7nsec，誤差は 1～2mV という高精度な結果が得られた．試作チップを評価用ボードに実装し，ATC 回路の動作を測定した結果，入出力オフセットと応答速度の面ではシミュレーションより劣っていたが，振幅検出の面ではシミュレーション通りの結果が得られた．本研究で設計した ATC 回路は，入出力
オフセットという問題点はあるものの検出動作そのものには問題はなく，バースト伝送対
応の光受信器で用いるのに有用である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試作ラン：

チップ種別：通信（RF 回路，ATM など）

静電容量型センサ用容量検出回路
慶應義塾大学理工学部

轡田 晃一, 松本 佳宣

概要：近年，研究開発が盛んに行われている静電容量型センサ用の微小容量検出回路を設計した．特に，3 軸加速度センサなどのように多軸すなわち複数の容量センサが集積化されているセンサの容量検出を一つの回路でできるように，3 つのスイッチトキャパシタ方式の容量検出器を 6 相クロックで駆動する構成とした．また，発振回路と利得約 50 倍の非反転増幅器も併せて集積化して，外付け部品の低減を図り，さらに携帯機器等での利用を考えて消費電力の低減を目指した．スイッチトキャパシタ回路には演算増幅器のオフセットの影響を除去できる Auto-Zero 方式の容量－電圧変換回路を用いた．この回路はフェムト
ファラッドオーダーの微小容量検出が必要な加速度センサなどの分野への応用が期待される．

参考文献：轡田晃一，松本佳宣，“3 軸容量型加速度センサ用検出回路に関する研究”，

信学技法，ICD2005-53（2005-07）,pp.77-82,（2005）.

2-3
198

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ーム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ロ

チップ種別：演算回路（乗算器，除算器など）

ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能で, ダイナミック型の光再構成回路を有する光再構成型
ゲートアレイ DORGA（Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. 光再構成型ゲートアレイとは光メモリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで, コンテキストの記憶に光メモリを, 光メモリと VLSI 間に大容量の光バスを用いることで, 大容量のコンテキストと高速な再構成とが両立できる. ここで, ダイ
ナミック光再構成型ゲートアレイとは, フォトダイオードを受光素子としてだけでなく, メ
モリとしても使用する高密度タイプの光再構成型ゲートアレイ VLSI のことである. この度の設計では, フォトダイオード受光部のサイズを 9.5 μ m×8.8 μ m, その間隔をそれぞれ
34.5μm, 33.0μm とした. Island-Style のゲートアレイ部には, 30 ゲートに相当する論理ブロックが 48 個, スイッチングマトリックスが 63 個, 4 ビットの I/O ビットを持つ I/O ブ
ロックが 6 個実装された. 配線チャネル内の配線は 8 本である. この度試作した DORGA のゲート規模は 1,440 ゲートである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 4.9mm 角

チップ種別：その他

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能で, ダイナミック型の光再構成回路を有する光再構成型
ゲートアレイ DORGA（Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. 光再構成型ゲートアレイとは光メモリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで, コンテキストの記憶に光メモリを, 光メモリと VLSI 間に大容量の光バスを用いることで, 大容量のコンテキストと高速な再構成とが両立できる. ここで, ダイ
ナミック光再構成型ゲートアレイとは, フォトダイオードを受光素子としてだけでなく, メ
モリとしても使用する高密度タイプの光再構成型ゲートアレイ VLSI のことである. この度の設計では, フォトダイオード受光部のサイズを 6.5 μ m×5.0 μ m, その間隔をそれぞれ
30.0μm, 33.0μm とした. Island-Style のゲートアレイ部には, 30 ゲートに相当する論理ブロックが 56 個, スイッチングマトリックスが 72 個, 4 ビットの I/O ビットを持つ I/O ブ
ロックが 7 個実装された. 配線チャネル内の配線は 8 本である. この度試作した DORGA のゲート規模は 1,680 ゲートである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

チップ種別：その他

正方格子 2 次元シリコン網膜
大阪大学大学院工学研究科

下ノ村 和弘, 八木 哲也

概要：シリコン網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった特徴を持つ．試作したシリコン網膜チップは，網膜初段の外網膜の回路構造を模擬したものであり，2 次元ラプラシアン‐ガウシアン型のフィルタ特性を持つ．集積回路の素子のばらつきを補償する機構を付加し，光センサ部にはアクティブピクセルセンサを用いた．今までに本研究室で設計したシリコン網膜では，六方格子状の画素配置を採用していたが，今回の設計では，シリコン網膜チップから取得した画像に対する後処理を簡便にする目的から，画素の配置を正方格子状にした．画素数は 9×9 である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：
チップ種別：イメージセンサ/スマートセンサ

2-3
199

第
２
章

X 線測定用信号増幅回路
九州工業大学マイクロ化総合技術センター

中島 正博, 小池 洋紀, 中村 和之

概要：宇宙から飛来する X 線の詳細測定を行うための信号増幅・検出回路の TEG を開発した. 入力信号は, Ｘ線シンチレータからの出力信号を光電子増倍管により増幅したものを用い, プリアンプ, シェーピングアンプ, ピークホールドアンプからなる 3 段構成の増幅回路により, Ｘ線の詳細測定を行う. 今回の設計は, 多チャンネル化を目指す場合の電力削減方
式や, 面積低減方式を検討するためのＴＥＧとして設計したものである. 今回の設計では,
特に新規な回路構成を取っているわけではないが, 本ＴＥＧの設計・測定結果をベースに多チャンネル化技術の検討を行い, 最終的には, 32 チャンネル以上の 1 チップ化を目指している.

設計期間： 1 人月以上，2 人月未満 設計ツール：SII 社 SX9000，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC
ム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ロー

チ
ッ
プ
試
作
報
告

周波数変調 ΔΣ 変調器の原理確認
名古屋大学工学研究科

松原 渉, 前澤 宏一, 水谷 孝

概要：アナログ-デジタル変換器（ADC） は実世界と進展著しい VLSI の世界を結ぶ重要なデバイスである. 中でも, ΔΣ 方式は, 高分解能の A/D 変換が可能なことから広く使われている. しかし, 信号帯域に対して十分高い周波数で動作させる必要があるため, これまで,
その応用は比較的低い周波数に限られていた. これに対して, 我々は, 高速性, 高分解能性の点で大きなポテンシャルを持ちながら, 未だその能力が生かされていない周波数変調方式

ΔΣADC に着目した. 周波数変調方式の ΔΣADC はフィードバックループがないため, 高速化に適している. しかし, これまで, 高い線形性と広い変調幅を持つ電圧制御発振器（VCO ）の実現が難しいという問題点があり, その特徴を生かすことができなかった.
我々は,これらの問題に対し, ダウンコンバージョンによる FM 中間信号生成法を提案した. 本試作はその原理確認のためのものである.

参考文献：W. Matsubara, M. Sakou, K. Maezawa, T. Mizutani
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

ユビキタス自己発電センサーノード用ＩＣ
早稲田大学大学院情報生産システム研究科

井上 靖秋, 潘 潘

概要：ユビキタス振動センサーノード用自己発電電源回路を中心に，センサー回路，基準電圧回路，蓄電制御回路，レギュレータ回路，ＲＦ送信回路から構成されている．振動エ
ネルギーを電源として，電池を使用しないメンテナンスフリーの送信機を実現する実験用チップである．通信距離は 10ｍを想定している．振動センサー用の圧電素子で外部振動エ
ネルギーを電気エネルギーに変換し，それを蓄電制御する．これを電源に全ての回路が動作する．回路動作は蓄電フェーズと送信フェーズに分かれ，送信は低デューティで間欠動作する．蓄電フェーズにおける回路の消費電力は 10 マイクロワット，また，送信出力は 1ｍＷである．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
100 以上，1,000 未満

2-3

試作ラン：ローム CMOS 0.35 μ m 2.4mm 角

トランジスタ数：
チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

ど）

200

第
２
章
チ
ッ
プ
試
作
報
告

高機能高画質ＣＭＯＳイメージセンサ
東北大学大学院工学研究科

舘 知恭, 関東 弘明, 本橋 裕一, 岩間 大介, 須川 成利

概要：高画質な撮像と同時に撮像対象の特徴を抽出し, 後段における画像処理の高精度化,
演算量削減を実現させることを目的としている. 本チップでは, 特にオブジェクト分類をターゲットとしている. 構成は, 高画質ＣＭＯＳイメージセンサ, 列並列ＡＤ変換器, 画像特徴量抽出演算器である. 列並列ＡＤ変換器はパイプライン構造であり, その 1 ステージの回路は, －2 倍のゲインを持つ演算増幅器, 比較器, 参照電圧供給回路から構成される. 従来のパイプライン構造のＡＤ変換器には 2 倍の増幅器で構成されるのが一般であるが, －2 倍の増幅器を用いた新しいＡＤ変換アルゴリズムを採用することで回路面積を縮小させている.
画像特徴量抽出演算器は, センサと同一チップ上に配置可能であることから, センサチップ
外部では実現不可能な並列演算処理回路を搭載している. 並列に演算を行うことで, 高機能な演算が非常に低速な周波数でも可能となる. その結果として同一チップ上に搭載されているアナログ回路への雑音の影響も抑えられる.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセンサ/スマートセンサ

トランジスタ数：

平成17年度第4回ロームCMOS 0.35μm試作（ RO35054 ）オペアンプおよびインスツルメンテーションアンプ
東京大学工学系研究科
東京大学 VDEC

栗原 健一郎, 門馬 太平, 曽我部 拓, 井上 拓郎

池田 誠, 浅田 邦博

概要：アナログ回路の代表的なものである演算増幅器（OPAmp,Operational-Amplifier）の設計を行なった. 目標仕様としては, ユニティゲイン周波数 500MHz・位相余裕
70 度・出力抵抗 50Ω・スルーレート 1x10^9V/s で, 差動入力・単一出力型である. さらに,このオペアンプを用いて, インスツルメンテーションアンプを設計した. これは, オペアン
プと抵抗で構成されており, 増幅度を一つの抵抗で制御できるものである. まず理論計算における特性解析を行ない, ネットリストシミュレーションによる特性解析・レイアウトより抽出した後の特性解析・入出力バッファをつけてのフルチップシミュレーションによる特性解析, さらに試作チップの測定による特性の検証を行なった.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
1,000 未満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

オペアンプ及びインスツルメンテーションアンプ
東京大学工学系研究科
東京大学 VDEC

曹 溶成, 橋本 紘和, 梁 志成

池田 誠, 浅田 邦博

概要：アナログ回路の代表的なものである演算増幅器（OPAmp,Operational-Amplifier）の設計を行なった. 目標仕様としては, ユニティゲイン周波数 500MHz・位相余裕
70 度・出力抵抗 50Ω・スルーレート 1x10^9V/s で, 差動入力・単一出力型である. さらに,このオペアンプを用いて, インスツルメンテーションアンプを設計した. これは, オペアン
プと抵抗で構成されており, 増幅度を一つの抵抗で制御できるものである. まず理論計算における特性解析を行ない, ネットリストシミュレーションによる特性解析・レイアウトより抽出した後の特性解析・入出力バッファをつけてのフルチップシミュレーションによる特性解析, さらに試作チップの測定による特性の検証を行なった.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試作ラン：ローム

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2-3
201

第
２
章
チ
ッ
プ
試
作
報
告

di/dt 検出器を用いたアクティブ基板ノイズ低減回路
東京大学工学系研究科
東京大学 VDEC

風間 大輔

池田 誠, 浅田 邦博

概要：LSI の低電圧化に伴い, シグナルインテグリティの問題が深刻化している. 特にRF やミックスドシグナルような回路においては, デジタル回路から発生するノイズが基板を伝搬してアナログ回路の性能を著しく落とす"基板ノイズ"の問題が重要となってきている. 現在では, 回路を用いて基板ノイズをクティブに基板ノイズを除去する手法が提案されているが, 従来法ではその系がフィードバック系をなすために, 増幅器の遅延だけ信号が遅れたり, ノイズが安定しないといった問題点があった. そのため, 提案手法では電磁誘導を用いて独立したノイズ波形の抽出をすることで, フィードフォワード系のアクティブ基板ノ
イズ低減回路を実現し, 設計した. 今回は増幅器の利得をより上げることによって, より良いノイズ削減効果を得ることを目的とした. 試作された測定結果から低周波領域ではノイズを削減効果が改善されたが, 高周波数領域ではゲインの入力容量の増加に伴い増幅器の位相特性が悪化し, 結果的にノイズが増大してしまうことを確認した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
CMOS 0.35μm 4.9mm 角

トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム

32x32 イメージセンサ TEG
東京大学大学院情報理工学系研究科

岩下 貴司, 小室 孝, 石川 正俊

概要：任意矩形領域内のモーメント（面積, 位置, 姿勢などの統計量）を高速計算可能なス
マートイメージセンサの TEG を設計した. 画素ごとに AD 変換器と演算器を搭載した構成となっている. 今回の TEG では, 高速撮像時（1kHz 以上）に顕著となる固定パターンノイ
ズの影響を抑えるため, 画素 CDS 回路の設計に焦点を絞った. また, 従来のビジョンチップ
で問題となっていた開口率を, 大きめに設計した. これによって, 撮像の高感度化が可能になると期待される. 試作したチップは, PD と CDS 回路の動作検証を目的とし, 演算器部分
をダミーセルで置き換えてレイアウトを行った. 画素ピッチは 26um, 開口率は 29%, 分解能は 32x32 となっている.

参考文献：アナログ CMOS 集積回路の設計 基礎編
設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10,000 以上，

チップ種別：イメージセンサ/スマートセンサ

3 次元集積技術を用いたプロトタイプ顔検出・認識 LSI
広島大学先端物質科学研究科

安藤 博士, 淵上 展光, 賀谷 晃太, 有園 大介, 佐々木 守,
岩田 穆

概要：3 次元集積マルチオブジェクト認識システムの実現を目指し［ 1 ］，インダクタカッ
プリングによるチップ間無線通信を搭載したプロトタイプ顔検出・認識 LSI を設計した．
顔検出・認識のアルゴリズムには固有顔法を用いており，それぞれのモードを切り替えて処理する．

最初に 80×80 の入力画像から 32×32 の顔領域を検出する．入力画像データ

を 20 並列に受信し，その中から選択的に 32×32 領域のデータを検出モードチップに保存する．顔との類似度を固有顔法に基づいて計算し，最も距離が小さいエリアを顔として検出，出力する．次に，認識モードチップにて個々の人物の特徴である固有顔データベース
情報を入力し，類似度を求める．最も距離が小さい人物を認識結果として出力する．

ク

ロック周波数 31.25MHz，電源電圧 3.3V，有線通信での基本動作測定において，顔検出・認識処理を実現した．

2-3
202

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：［ 1 ］ A. Iwata, et al., “A 3D-integration scheme utilizing wireless interconnections for implementing hyper
brains”, Digest of ISSCC2005, pp. 262-263, Feb 6-10, 2005.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，
SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Mentor 社 Calibre
ン：ローム CMOS 0.35μm 9.8mm 角

トランジスタ数：100,000 以上

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

人工網膜チップ用ピクセルアレイの試作（ 1 ）東北大学大学院工学研究科

出口 淳, 福島 誉史, 田中 徹, 小柳 光正

概要：網膜の疾患である加齢黄斑変性症や網膜色素変性症により視細胞が死滅して失明に至った患者の治療のために, 網膜を直接電気刺激して視覚機能を回復させることを目的とした人工網膜の開発が強く求められている. このような背景のもと, 我々は 3 次元集積化技術と呼ばれる新しい LSI 技術を用いた 3 次元積層型人工網膜チップを提案し, その開発を行っている［ 1 ］. 今回我々は, 「死滅した視細胞の受光機能の代替」, 「患者にとって最適な刺激電流の生成」という人工網膜チップに要求される重要機能を実現するために, 回路構成の異なる 2 種類のピクセル回路の設計を行った. 本試作では特に, そのうちの一方のピクセ
ル回路から構成される「人工網膜チップ用ピクセルアレイ」を試作し, その基本動作の確認を行った. 今後は, 無線による電力・データ伝送を行うための回路の設計を行い, 人工網膜
チップのプロトタイプの試作を目指す.

参考文献：J. Deguchi, et al., Jpn. J. Appl. Phys., 43, pp. 1685, 2004.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ーム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ロ人工網膜チップ用ピクセルアレイの試作（ 2 ）東北大学大学院工学研究科

出口 淳, 福島 誉史, 田中 徹, 小柳 光正

概要：網膜の疾患である加齢黄斑変性症や網膜色素変性症により視細胞が死滅して失明に至った患者の治療のために, 網膜を直接電気刺激して視覚機能を回復させることを目的とした人工網膜の開発が強く求められている. このような背景のもと, 我々は 3 次元集積化技術と呼ばれる新しい LSI 技術を用いた 3 次元積層型人工網膜チップを提案し, その開発を行っている［ 1 ］. 今回我々は, 「死滅した視細胞の受光機能の代替」, 「患者にとって最適な刺激電流の生成」という人工網膜チップに要求される重要機能を実現するために, 回路構成の異なる 2 種類のピクセル回路の設計を行った. 本試作では特に, そのうちの一方のピクセ
ル回路から構成される「人工網膜チップ用ピクセルアレイ」を試作し, その基本動作の確認を行った. 今後は, 無線による電力・データ伝送を行うための回路の設計を行い, 人工網膜
チップのプロトタイプの試作を目指す.

参考文献：J. Deguchi, et al., Jpn. J. Appl. Phys., 43, pp. 1685, 2004.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ーム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ロ

チップ種別：アナデジ混載

人工網膜チップ用ピクセル回路 TEG の試作
東北大学大学院工学研究科

出口 淳, 福島 誉史, 田中 徹, 小柳 光正

概要：網膜の疾患である加齢黄斑変性症や網膜色素変性症により視細胞が死滅して失明に至った患者の治療のために, 網膜を直接電気刺激して視覚機能を回復させることを目的とした人工網膜の開発が強く求められている. このような背景のもと, 我々は 3 次元集積化技術と呼ばれる新しい LSI 技術を用いた 3 次元積層型人工網膜チップを提案し, その開発を行っている［ 1 ］. 今回我々は, 「死滅した視細胞の受光機能の代替」, 「患者にとって最適な刺激電流の生成」という人工網膜チップに要求される重要機能を実現するための「人工網膜チップ用ピクセル回路 TEG」の試作を行った. このピクセル回路 TEG の評価によって,
上記重要機能を低電力で実現可能であり, 人工網膜チップ用ピクセル回路として利用可能であることを確認した.

参考文献：J. Deguchi, et al., Jpn. J. Appl. Phys., 43, pp. 1685, 2004.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ーム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ロ

チップ種別：TEG（特性評価回路など）

2-3
203

第
２
章

エッジ検出・動き検出同時処理可能な CMOS イメージセンサの試作
東北大学大学院工学研究科

チ
ッ
プ
試
作
報
告

辻 孝司, 福島 誉史, 田中 徹, 小柳 光正

概要：ロボットが周囲の状況を認識するためには視覚認識が必須であり, 実環境に柔軟に対応するため, リアルタイム視覚認識の実現が求められている. リアルタイム視覚認識を実現するには, 得られた視覚情報から, エッジや動きの情報を検出することが必要となる. そのため, 今回我々はエッジ検出および動き検出機能を有する並列イメージセンサチップの設計および試作を行った. 設計した並列イメージセンサチップはピクセル回路, 走査回路, A/
D 変換器, エンコーダおよびコントローラから構成されている. また, 各ピクセル回路は,受光回路, 抵抗回路, エッジ強調回路, エッジ検出回路, 動き検出回路からなる.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 StarHSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula
DRC，Cadence 社 Diva，Cadence 社 Analog Artist
0.35μm 4.9mm 角

チップ種別：アナデジ混載

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

CMOS デシメーションフィルタの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：演算回路（乗算器，除算器など）

高精度低消費電力電圧コンパレータ
東北大学大学院工学研究科

佐塚 友彦

概要：低消費電力アナログ・デジタル変換器向けの，高精度・低消費電力電圧コンパレータを試作した. 電荷転送原理に基づき，MOS トランジスタのしきい値ばらつきをプリチャージ動作で補正する機能を有し，定常的な消費電力を必要としない電圧コンパレータにおいて，従来 3 フェーズ動作が必要であったが，回路の工夫により 2 フェーズ動作を可能とした. オフセット電圧，動作周波数，消費電力などの基本的な特性が評価できる TEG を試作し評価した. また，MOS トランジスタのしきい値ばらつきを，同様のプリチャージ機構で取り除く差動構成のプリアンプを設計した. コモンソースの電流源を基準電圧で駆動し，差動対 MOS トランジスタのゲート・ソース間に接続した容量にしきい値補正電圧を記憶するタイプである. オフセット電圧，動作周波数，消費電力などの基本的な特性を評価した.

2-3
204

第
２
章
チ
ッ
プ
試
作
報
告

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva，Cadence 社 Analog Artist
0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

放射線検出器用位置読み出しチップ
東京大学大学院工学系研究科

Yeom Jung Yeol, 島添 健次, 高橋 浩之

概要：近年, X 線や中性子線を用いた散乱実験において 2 次元位置情報を与える放射線検出器の需要が高まっており, 検出器の高分解能化への要求も高い. 本チップは, 中性子やその他の放射線の入射位置を測定するために現在広く用いられている多線式比例計数管（Multi-Wire Proportional Counter: MWPC）に直接接続して高分解能化を達成するために設計されたチップである. 入力段は電荷敏感型の増幅器として, 放射線検出器から出力される
微小なアナログパルス信号をいったん積分して放射線のエネルギーに変換し, 更にシェーピ
ング増幅器を用いて雑音と分離し, 目的とする放射線のエネルギーに対応したものだけをディスクリミネータを用いて選別し, 計数するものである. このような処理を行うチャンネ
ルを 12 個もち, それぞれ独立にディジタル出力を得ることができる. 試作チップを試験したところ, 基本動作は十分であることが確認されたが, 高速のアナログの信号が入力された
後のアンダーシュートがやや大きく数百 kHz 以上のレートで入射する信号に対応するためには, 更に改良が必要であることが分かった.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混載

トランジスタ数：1,000 以上，10,000 未

半導体 PET 用プリアンプ
東京大学大学院工学系研究科

Yeom Jung Yeol, 高橋 浩之

概要：ポジトロン CT（PET）用のフロントエンド電子回路は従来光電子増倍管（PMT）
を対象として開発されてきたが, ここでは, 半導体型の PET を対象として半導体検出器と接続するためのプリアンプを設計・製作した. 回路はゲインブースト型のカスコード増幅器を用いて構成し, 高速性と低雑音を両立させるように設計した. アバランシェフォトダイオ
ードとシンチレータと本電子回路を組み合わせて時間応答を調べたところ 13ns 以下の立ち
上がり時間が得られた. また, 雑音レベルは等価雑音電荷で 880e- （FWHM）と十分低いレベルに抑えられている［ 1 ］など, 半導体 PET 用として用いるのに適した性能となっている. 本チップでは 16 チャンネル分を集積して多チャンネル化に対応している.

参考文献：［ 1 ］

J. Y. Yeom, H. Takahashi, P. Siritiprussamee, H. Murayama,and M. Nakazawa, IEEE Trans. on Nucl. Sci., Vol. 53, No 1, pp. 242-246, （2006）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

64×64 画素光無線 LAN 用ビジョンチップ
奈良先端大物質吉田 明洋, 野村 啓二, 香川 景一郎, 布下 正宏, 太田 淳

概要：我々は，受光素子として，通信対象の位置を探し出す「撮像」と，高速光通信を行
うための「データ受信」の二つの機能をもつイメージセンサを用いた新しい屋内用光無線
LAN システムを提案している．ダウンリンクに波長多重通信を適用した 64×64 画素光無線 LAN 用イメージセンサを 0.35 um 標準 CMOS プロセスを用いて作製し，データ受信要
素回路の動作を確認した．波長分離に用いる薄型回折格子は作製誤差や使用光源の波長誤差などにより，波長間クロストークを生じるため，これをアナログ積和演算回路（Matrix
operator）により除去することを試みた．通信速度として 1 波長あたり 100 Mbps の受信速度を目指して設計した．2 つの波長チャネルがあり，一方のチャネルへの入力信号は常に0 で，他方のチャネルの 1 MHz の矩形信号が混信している場合を想定して波形を印加した
結果，アナログ積和演算回路により，クロストークが除去できることを確認した．

参考文献：吉田他，「波長多重光無線 LAN 用イメージセンサにおける受信用要素回路の検討」，第 53 回応用物理学関係連合講演会
講演予稿集, no. 3, p. 1074 （2006）.

設計期間： 10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

チップ

種別：イメージセンサ/スマートセンサ

チ
ッ
プ
試
作
報
告

池浦 一賢, 和保 孝夫

概要：高サンプリング・レート ΔΣ 変調器のデシメーション・フィルタに使用するため, 高速で動作する CIC（Cascade Integrated Comb）フィルタを設計した. CIC フィルタは少ないタップ数で, 効果的に折り返し雑音を除去することができる. 必要な伝達関数を D-F/
F と乗算器, 加算器により単純に構成した設計では, 高周波のクロックにおいてタイミング
違反を起こし, 正しい出力を得ることができなかった. 本チップでは多相構造および SD 数
系加算器（ＳＤＦＡ）導入し, CIC フィルタの高速化を図った. 3 次 8 倍 CIC フィルタについて, ゲート遅延を加味した Verilog シミュレーションを行った結果, 単純構成のものと比較すると 6 倍の高速動作（800ＭＨｚ）が可能であることを明らかにした. 50ＭＨｚ動作で測定したデータを FFT 解析した結果, 入力信号の SNR が 76.7ｄＢであるのに対して, 出力
信号のＳＮＲが 71.5 dB（ＭＡＴＬＡＢシミュレーションでは 72.2dB）であり, ＳＮＲ劣化が少ないことが確認できた.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ン：ローム CMOS 0.35μm 2.4mm 角

205

第
２
章

多相構造ＳＤＦＡ3 次 8 倍 CIC フィルタ
上智大学理工学部

2-3

トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラ光素子駆動回路
慶應義塾大学理工学部

宮原 晋平, 青野 聖, 松本 佳宣

概要：光インターコネクション等の短距離間光伝送を目的とした光送信回路の設計を行った．高出力 LED を駆動するのに必要な数十 mA 以上の電流を流すために，ゲート幅の小さいトランジスタを多数並列に並べることでゲート抵抗の増加を防ぎ，またアルミ配線やコンタクトホールでの電流許容量を超えないように配慮した．また，複数 LED を同時に駆動できる駆動回路に関しても設計，レイアウトを行った．また，LED の応答速度をより向上させるプリエンファイシス回路に関しても検討を行った．試作したチップを用いて各種のLED の駆動実験を行い良好な結果が得られた．

参考文献：宮原晋平，青野聖，松本佳宣，“可視光通信用 LED ドライバーの試作と可視光 LED の応答特性の評価”，信学技法，ICD2005-44（2005-07）,pp.25-30,（2005）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
スタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジ

チップ種別：通信（RF 回路，ATM など）

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能で, ゼロオーバーヘッド・ダイナミック型の光再構成回路を有する光再構成型ゲートアレイ（ZO-DORGA : Zero-Overhead Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. 光再構成型ゲートアレイとは光メ
モリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで, コンテキストの記
憶に光メモリを, 光メモリと VLSI 間に大容量の光バスを用いることで, 大容量のコンテキ
ストと高速な再構成とが両立できる. ここで, ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイとは, フォトダイオードの接合容量やゲートアレイを構成するゲートの負荷
容量をメモリとして使用し, 光再構成処理とゲートアレイ上の演算とを並列に行える光再構
成型ゲートアレイ VLSI のことである. この度の設計では, フォトダイオード受光部のサイズを 6.5μm×5.0μm, その間隔をそれぞれ 30.0μm, 33.0μm とした. Island-Style のゲー
トアレイ部には, 30 ゲートに相当する論理ブロックが 56 個, スイッチングマトリックスが 72 個, 4 ビットの I/O ビットを持つ I/O ブ

2-3
206

第
２
章
チ
ッ
プ
試
作
報
告

ロックが 7 個実装された. 配線チャネル内の配線は 8 本である. この度試作した DORGA のゲート規模は 1,680 ゲートである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 4.9mm 角

チップ種別：その他

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

平成17年度第5回ロームCMOS 0.35μm試作（ RO35055 ）ブロック並列読み出しアーキテクチャを用いた Digital Pixel Sensor とピ
クセル並列 Rank-Order フィルタリングプロセッサ東京大学大学院新領域創成科学研究科

伊藤 潔人

概要：一般の CMOS イメージセンサを用いた Camera-on-Chip の場合, 画像処理プロ
セッサ部に読み出すピクセルデータをバッファするための回路が必要となる. 特に, 本研究で対象とした Rank-Order フィルタのような非線形な画像処理の場合, 面積効率や処理速度が低下する. 本試作では, 撮像画像の任意の矩形領域にアクセスすることが可能なため,
画像処理全般との適合性が高い新たな Digital Pixel Sensor の設計を行った. さらに, メ
ディアン値など集合の中で任意の順位（Rank）にある値を検索する Rank-Order フィル
タと, ある値がどの Rank であるか検出する Reverse Rank-Order フィルタの二つ機能をコンパクトな回路で実現する Versatile Rank-Order Filtering プロセッサを開発し, 提案
する DPS イメージセンサコアと統合したビジョンチップを設計した.

参考文献：S. Kleinfelder, S. Lim, X. Liu, and A. E. Gamal, “A 10,000 frames/s CMOS digital pixel sensor,” IEEE J. Solid-State Circuits, vol. 36, no. 12, pp. 2049.2059, Dec. 2001.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，Mentor 社 Calibre， Avanti 社
CMOS 0.35μm 4.9mm 角

Star-HSPICE, Synopsis 社 Nanosim

トランジスタ数：100,000 以上

試作ラン：ローム

チップ種別：イメージセンサ/スマートセンサ

スマート RFID タグ用個体識別符号生成 CMOS 論理回路と集積化定電圧電源回路
熊本大学工学部

井上 高宏

熊本大学大学院自然科学研究科

千代永 純一, 江藤 慎一郎

概要：今回試作したチップには次の回路の全体回路および TEG 回路を試作した. 個体識別
符号生成 CMOS 論理回路部分は, 2 進数 64 ビットの符号生成回路となっており, 8×8 ビットのマスク ROM アレイ, 並列入力/直列出力 8 ビットシフトレジスタ, 非同期式 20 ビット
バイナリカウンタ, 発振周波数 500kHz のクロックジェネレータ, 信号処理回路と個体識別符号生成 CMOS 論理回路の出力信号を切り替えるバススイッチ回路で構成されており, 集積化定電圧電源回路部分は, 倍昇圧 AC-DC 変換回路と, チップ占有面積の観点において以2-3

前の試作チップからの改善を行ったシリーズレギュレータ回路で構成されている. また, 動

207

作確認用に各要素回路の TEG 回路の実験を行い, 個体識別符号生成 CMOS 論理回路および集積化定電圧電源回路が所望の動作を行うことを確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC ，Cadence 社 Diva
2.4mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35 μ m

チ
ッ
プ
試
作
報
告

チップ種別：アナデジ混載

スマート RFID タグ用情報伝送回路，パワーアンプ及び生体信号処理回路
熊本大学工学部

井上 高宏

熊本大学大学院自然科学研究科

山川 俊貴, 竹中 智哉, 梅田 武史

概要：本研究室では，RFID タグにセンサから得られる生体情報を計測し，信号処理を行う機能を付加させたスマート RFID タグに関する研究を行っている．そこで，今回のチップ
では個体識別および生体信号のそれぞれを送信するための BASK ディジタル変調回路およびパワーアンプ，R 波に相当する位置パルスを検出する生体信号処理回路の 3 種類を載せた．BASK ディジタル変調回路では，寄生素子および測定系を考慮した上で，UHF 帯で動作する変調回路を載せた．この変調回路は，小面積かつ低消費電力を実現するために，リング発振回路を用いており，変調方式として ASK 変調方式を用いている．パワーアンプに関しては E 級パワーアンプを使用している．また，生体信号処理回路では，センサから得られた波形を増幅する際に生じるオフセットおよび呼吸等による低周波成分を除去する回路を含み，良好なデバイス整合のもと，素子の製造偏差による影響を受けても適切に R 波を検出できるようにバイアス生成回路とコンパレータを直流的に等価な回路構成にしている．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

第２章

チップ種別：アナデジ混載

FPGA の低消費電力化に関する検証
東京大学工学系研究科

Tran Quang Canh

概要：近年の LSI の回路規模は非常に大きくなっている. 一つのチップ上に 1 億以上のトランジスタが載せられるケースもあり, 開発時間とコストは爆発的に増加している. この問題を解決する方法の一つは FPGA のような再構成可能な LSI を用いることである. FPGA は電気信号を加えるだけで回路の構成を変更でき, Non-recurring Engineering （NRE）コ
ストが低く, time-to-market が短いというメリットがある. しかし, FPGA はプログラム
可能性を得るために余分な回路が要り, ASIC よりも多くのトランジスタが必要である. そのため, 消費電力, 特にリーク電力は ASIC よりも大きい. 本研究は FPGA の低消費電力化を行なう. FPGA のブロック単位で電源電圧と動作周波数を変化させ消費電力を減す. ブ
ロック間配線に用いる電源に VDDL を使うことで配線が単純になり, 配線容量も小さくなるため消費電力を抑えることができる. ロジック・ブロックの速度が得られる最大速度の半分のとき, ダイナミック消費電力は 86%削減できた. Micro-VDD-hopping をより効果的にするため, contention が少ないレベル・
シフタを取り入れた. リーク電力を削減するために, スニーク・リーク電流を抑える Zigzag power-gating を適用した. シミュレー
ションでは提案した FPGA のリーク電力は 2 桁削以上削減することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μ m

チップ種別：TEG（特性評価回路など）

積層型オンチップバックコンバータの評価チップ
東京大学大学院工学系研究科

鬼塚 浩平

概要：SoC や SiP 等の集積技術において，電源回路をオンチップに配すことで低消費電力化，ノイズ削減などを目指すオンチップ分散電源システムの概念に基づき，オンチップ
バックコンバータを設計した．バックコンバータの出力に付加される LC フィルタは大面積を占有するため，将来的にはコントロール部およびスイッチングトランジスタを先端的なプロセスチップで，速度性能の要求されないフィルタ部分を旧プロセスチップで製造し積層することでコスト削減可能と考えられる．本評価チップでは積層技術の実験を視野に入れ，既に設計済みのフィルタチップに組み合わせる本体部分を設計し，HSPICE シミュレーションにより 70%の電力効率が見積もられ，別チップとの組み合わせにより動作を確認した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC

2-3

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

208

第
２
章
チ
ッ
プ
試
作
報
告

SFQ/CMOS ハイブリッドメモリシステムの 2 トランジスタセルアレイの試作
横浜国立大学工学

吉川 信行, 高橋 好明

概要：我々は単一磁束量子（SFQ）論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハイブリッドメモリシステムの実現を目指している. 本メモリシステムは4.2K での動作を仮定しており, メモリセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. 本研究では, 更なる集積化を検討するために, 2 トランジスタ DRAM の検討を行った. 本チップでは, 2 トランジスタ
DRAM セルの検討を行うため, 16kbit のメモリアレイを設計し, その測定評価を行った.
従来の 3 トランジスタメモリセルと比べて, 約 55％の集積化を見込むことが出来た.

参考文献：［ 1 ］ Q. Liu, T. Van Duzer, X. Meng, S.R. Whiteley, K. Fujiwara, T.
Tomida, K. Tokuda, N. Yoshikawa, “Simulation and measurements on a 64-kbit hybrid Josephson-CMOS memory”,IEEE Trans. Applied Superconductivity.vol.15, June 2005, pp. 415-418

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 4.9mm 角

チップ種別：メモリ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

CMOS デシメーションフィルタの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
2.4mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：演算回路（乗算器，除算器など）

PET 用の波形サンプリング型信号処理回路の試作（2ch）
東京大学工学系研究科

島添 健次

概要：本研究室では高分解能 PET（Positron Emission Tomography）システム用の信号処理用 ASIC の開発を行っている. 次世代の高分解能 PET は検出器数の増加, APD の使用のために低ノイズ, 高速, 低消費電力の ASIC が必要となる. このチップは従来アナログ信号から得ていた情報を高速の ADC（100MHz）を載せることで検出器からの信号を早い段
階で波形情報をディジタル化しその後の信号処理を容易とするための波形サンプリング型チップの試作, 性能評価版である. このチップの 1 チャネルには電荷感応型のプリアンプ,
外部から増幅度が調節可能な VGA（Variable Gain Amplifier）, 100MHz で動作可能な
folding-ADC, ディジタル回路が含まれ, このチップには 2 チャネルが搭載されている.
ディジタル部分の読み出しにはパラレル, マルチプレクサ, FIFO メモリによる読み出しを選択可能としている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
ン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

チ
ッ
プ
試
作
報
告

Yeom Jung Yeol, 高橋 浩之

概要：マイクロストリップガスカウンタ（MSGC）は高い位置分解能と高計数率を実現す
る放射線位置検出器であり, 次世代のパルス中性子源用の検出器として期待されている. 現
在, これまでに APD 用に開発されてきたチップを基にマイクロストリップガスカウンタの
フロントエンド電子回路を構成することを考えている. 本チップは 20ns の立ち上がり時間と, 等価雑音電荷で 880e- （FWHM）の低雑音を両立させ, かつ 16 チャンネルを集積している. このため高速かつ高分解能を要求される MSGC への適用に十分であると考えられる.
試作チップを実際に MSGC と組み合わせてテストした結果, 5.9keV の X 線に対して, 動作させたところ, よい波高スペクトルを得ることができた［ 1 ］.

参考文献：［ 1 ］ J. Y. Yeom, H. Takahashi, P. Siritiprussamee, H. Murayama, and
M. Nakazawa, IEEE Trans. on Nucl. Sci., Vol. 53, No 1, pp. 242-246, （2006）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

ログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

209

第
２
章

MSGC 用 16 チャンネルプリアンプ
東京大学大学院工学系研究科

2-3

チップ種別：アナ

1 チップ無線・神経センシング LSI の設計
広島大学先端物質科学研究科

吉田 毅

概要：生体活動と神経活動の関係を正確に把握するため，生体の活動に制約を加えない小型の多入力神経信号センシングシステムの実現が要望されている．本研究では小脳の神経信号を検出し，検出信号を無線で送信する神経信号センシング LSI の設計・試作を行った．設計した神経信号センシング LSI は，ダイレクトチョッパ方式低雑音増幅回路，逐次比較形 Analog-to-Digital Converter （ADC），無線送信回路によって構成されている．
設計したダイレクトチョッパ方式低雑音増幅回路は，低周波雑音の存在する CMOS 演算増幅回路で，実際に数十 μV 振幅の神経信号を検出できる．信号入力チャネル数は 10ch とした．また逐次比較形 ADC は抵抗ストリングおよび容量アレイを用いたハイブリッド構成を採用し，10 ビット分解能，サンプリング周波数 52kHz で動作する．無線送信回路は，発振
周波数 100MHz の VCO を LO とし，BPSK 変調で 520kbps のデータ伝送を実現する．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 xCalibre
10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：1,000 以上，

チップ種別：イメージセンサ/スマートセンサ

高速信号伝送線路評価用線路
東京工業大学統合研究院

伊藤 浩之, 杉田 英之, 木村 実人, 岡田 健一, 益 一哉

概要：現在の LSI において長距離配線の遅延が問題となっている. 遅延と消費電力を低減する手法として, 長距離配線に差動伝送線路を用いる手法が提案されている. 差動伝送線路の配線構造は横に差動対を配置したコプレナー線路, 2 層の配線層を用いて斜めに差動対を配置したダイアゴナルペア線路がある. ダイアゴナルペア線路はコプレナー線路に比べてクロストーク耐性に優れているという特徴を持っている. また, クロストークを低減する手法として差動対を縒り合わせる手法が提案されている. 本試作では, コプレナー線路, ダイアゴ
ナルペア線路, 縒り合わせコプレナー線路, 縒り合わせダイアゴナルペア線路のクロストー
ク耐性を評価することを目的とする TEG を試作した. 高密度で低クロストークな配線を実現できるものとして, ゼロクロストーク線路が提案されている. 本試作では, ゼロクロストーク線路のクロストーク耐性評価を目的としている. また, 配線面積を削減する方法として, 差動伝送と擬差動伝送を用いる手法がある. 擬差動伝送線路の評価を目的とした線路を作成した.

2-3

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 未満 試作ラン：ローム CMOS 0.35μm 9.8mm 角

チップ種別：TEG（特性評価回路など）

210

第
２
章
チ
ッ
プ
試
作
報
告

冗長ラッチを有さない 2 パターンテスト用スキャン設計回路の試作
千葉大学工学部

池田 卓史, 平山 勝之, 難波 一輝, 伊藤 秀男

概要：遅延故障検出等のため 2 パターンテストは重要である. しかし, 通常のスキャン設計において, 2 パターンテストを自由に行うことはできない. 自由な 2 パターンテスト実施を目的とし, エンハンスドスキャン設計が従来提案されているが, この設計ではそれぞれのFF に対し 1 個の冗長ラッチを付加しするため, 面積オーバヘッドが大きい. そこで面積オーバヘッドが小さく, より自由な 2 パターンテストの実施を可能とするスキャン設計（千葉大スキャン設計）を文献［ 1 ］に提案した. 本試作では提案設計の有用性を示すため, 提案
設計を適用した b03（ITC99 ベンチマーク）回路を作製した. また, 別途用意した FPGA
（Spartan-II） 上に ATE を実現し, 本試作回路に対する遅延故障テストを実施した.

参考文献：［ 1 ］ K. Namba, H. Ito, "Scan Design for Two-Pattern Test without Extra Latches," Vol.E88-D, No.12, pp.2777-85, Dec., 2005.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOSCDS 型積分回路を用いた ΔΣ アナログ・ディジタル変換回路
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平, 八木 大介

和田 和千

概要：スイッチトキャパシタ積分器内で使用する演算増幅器のオフセットにより発生してしまう積分器の入力オフセットを Correlated Double Sampling （CDS） 技術で軽減し，さらにその積分器を ΔΣ 型アナログ・ディジタル変換回路（ADC）に利用した．1.5V で動作する ΔΣADC を小面積で実現することを目指す研究において，CDS の効果を確認するとともに，演算増幅器や量子化器のオフセットの影響を調べることを目的とした試作である．さらに，測定時の基板実装を簡略化するために出力バッファの IP を作成し，その動作を確認するテスト回路も製作している．n チャネルならびにｐチャネル MOSFET による
A 級ソースフォロワと B 級プッシュプルを組み合わせ，入力抵抗が十分に大きく，出力抵
抗が 50Ω のバッファである．本出力バッファを IP として用いる事で，約 100MHz までの信号を 50Ω 系測定器で測定する回路の試作が容易になる．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ディジタル基板雑音を低減するための打ち消し回路における帯状領域の配置
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

鈴木 寛人

和田 和千

概要：アナログ・ディジタル混載回路上で，ディジタル基板雑音がアナログ回路の信号へ混入することを防ぐために，打ち消し回路［ 1 ］を設計し，試作している．まず，模擬的なディジタル基板雑音を注入するための多数の MOSFET を設けている．また，ディジタル
ならびにアナログ回路領域の間で雑音を検出して打ち消し信号を注入するために，帯状のメタル領域を 11 個作成している．さらに，検出した雑音を反転増幅して打ち消し信号を生成する回路をアナログ回路領域内に設計している．雑音を検出したり打ち消し信号を注入するための各帯状領域の位置と雑音量の間の相関を，本試作チップの測定を通して検証する．

参考文献：［ 1 ］ 鈴木寛人, 和田和千, 田所嘉昭, "ディジタル基板雑音を能動的に遮断する回路の雑音抑圧特性," 電気学会 C 部門大会予稿集，2005 年 9 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

211

第
２
章

16bit パイプラインプロセッサ
奈良先端科学技術大学院大学情報科学研究科

チ
ッ
プ
試
作
報
告

中西 正樹, 奥村 文洋, 小島 知也,
小林 大善, 平本 新哉, 山根 正嗣

概要：奈良先端科学技術大学院大学 情報科学研究科 ではハードウェア記述言語を用いた
LSI 設計実習を行っている．本チップは実習の一環として作成されたもので，5 名分のパイ
プラインプロセッサを 1 チップにまとめたものとなっている．設計課題は DLX アーキテク
チャに従うパイプライン制御のプロセッサで，ストール処理，データフォワーディング等の基本機能を有する他，内部レジスタを可観測にしている．修士学生 4 名と博士学生 1 名が基本機能と入出力端子を共通仕様とし，命令セットから各自が独立に Verilog-HDL で設計
し，マクロセルとしてレイアウトまでを行った．5 個のプロセッサと外部の I/O との接続を決定するプロセッサの選択回路の設計および全体のレイアウトは助手が担当した．

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
タ数：10,000 以上，100,000 未満

2-3

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：マイクロプロセッサトランジス

16 ビットパイプラインプロセッサの設計実習 1
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では, システムＬＳＩ分野を志向する修士課程の学生全員にＬＳＩの設計経験を積ませることを教育の柱としているが, 本チップは,
講義科目：システムＬＳＩ設計の中のＬＳＩ設計実習の一環として試作したものである. 設
計課題は, ＭＩＰＳライクな 16 ビット 5 段パイプラインプロセッサで, 28 命令を基本仕様とし, 独自の命令の追加を許している. ハザードに対するデータフォワーディングやストー
ル機能の実現までを課題達成の要求条件としている. また, 各々が作成したアセンブラプロ
グラムを共有し, 検証用パターンとして用いた. レイアウトに関しては, 縦サイズ固定という制約の中で, 最適化（速度／面積優先）を試行させた. 最終的には 1 チップに 10 個のプロ
セッサモジュールを搭載し, 各々が外部Ｉ／Ｏから直接アクセス可能としている. チップ製
造後は, 独自に開発したＶＤＥＣチップ評価用ボード上で実ＬＳＩの動作確認や評価を行わ
せ, ＬＳＩ開発に関する幅広い経験を積ませている. 本 LSI 実習は 3 年目になるが, 修士研究において, より先駆的なデジタルＬＳＩの課題へチャレンジする際に大いに寄与している.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：100,000 以上

チップ種別：マイクロプロセッサ

16 ビットパイプラインプロセッサの設計実習 2
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では, システムＬＳＩ分野を志向する修士課程の学生全員にＬＳＩの設計経験を積ませることを教育の柱としているが, 本チップは,
講義科目：システムＬＳＩ設計の中のＬＳＩ設計実習の一環として試作したものである. 設
計課題は, ＭＩＰＳライクな 16 ビット 5 段パイプラインプロセッサで, 28 命令を基本仕様とし, 独自の命令の追加を許している. ハザードに対するデータフォワーディングやストー
ル機能の実現までを課題達成の要求条件としている. また, 各々が作成したアセンブラプロ
グラムを共有し, 検証用パターンとして用いた. レイアウトに関しては, 縦サイズ固定という制約の中で, 最適化（速度／面積優先）を試行させた. 最終的には 1 チップに 8 個のプロ
セッサモジュールを搭載し, 各々が外部Ｉ／Ｏから直接アクセス可能としている. さらに本チップ上に, 画像圧縮で用いられる動き予測処理向け専用プロセッサも搭載させ, 評価ボー
ド上で性能の実証評価を行った.

2-3
212

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：平塚誠一郎, 後藤敏, 池永剛, "超低演算量な動き検出アルゴリズムと専用プロセッサへの実装", 電子情報通信学会信号処理／集積回路研究会, Oct. 2005.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：マイクロプロセッサ

16 ビットパイプラインプロセッサの設計実習 3
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では, システムＬＳＩ分野を志向する修士課程の学生全員にＬＳＩの設計経験を積ませることを教育の柱としているが, 本チップは,
講義科目：システムＬＳＩ設計の中のＬＳＩ設計実習の一環として試作したものである. 設
計課題は, ＭＩＰＳライクな 16 ビット 5 段パイプラインプロセッサで, 28 命令を基本仕様とし, 独自の命令の追加を許している. ハザードに対するデータフォワーディングやストー
ル機能の実現までを課題達成の要求条件としている. また, 各々が作成したアセンブラプロ
グラムを共有し, 検証用パターンとして用いた. レイアウトに関しては, 縦サイズ固定という制約の中で, 最適化（速度／面積優先）を試行させた. 最終的には 1 チップに 10 個のプロ
セッサモジュールを搭載し, 各々が外部Ｉ／Ｏから直接アクセス可能としている. チップ製
造後は, 独自に開発したＶＤＥＣチップ評価用ボード上で実ＬＳＩの動作確認や評価を行わ
せ, ＬＳＩ開発に関する幅広い経験を積ませている. 本年度は計 3 チップ試作し, 30 人近くの学生が設計に携わった.

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：マイクロプロセッサアナログ回路セル（ 1 ）早稲田大学大学院情報生産システム研究科

井上 靖秋, 潘 俊

概要：学生 5 人が設計した低電圧低電力アナログ回路セル等の実験用チップである．チップは 6 種類の基準電圧・電流発生回路と 2 種類のアナログ乗算回路，更に，テスト用ＭＯＳ
トランジスタＴＥＧから構成されている．基準電圧回路セルおよび基準電流回路セルは，ともに電源電圧 1 ボルト以下，消費電力 1 マイクロワット以下で動作し，常温において基準
電圧と基準電流の温度依存性がゼロになるように設計されている．アナログ乗算回路セル
は，電源電圧プラスマイナス 1.5 ボルトで動作し，特に線形性を改良する技術が盛り込まれている．

参考文献：Jun Pan, Yasuaki Inoue, Baocheng Xue, and Zhangcai Huang, “A selfbiased low-voltage low-power current/voltage reference circuit with very low temperature dependence by using back-gate connection MOSFET,” 電気学会電子回路研究会資料，ECT-05-73，pp.11-14, 2005 年 11 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Cadence 社 Analog Artist
2.4mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ユビキタス自己発電センサーノード用ＩＣ
早稲田大学大学院情報生産システム研究科

井上 靖秋, 潘 俊

概要：ユビキタス自己発電センサーノード用ＩＣ（ 1 ）の改良版．チップはユビキタス振動センサーノード用自己発電電源回路を中心に，センサー回路，基準電圧回路，蓄電制御回路，レギュレータ回路，ＲＦ送信回路から構成されている．振動エネルギーを電源として，電池を使用しないメンテナンスフリーの送信機を実現する実験用チップである．通信
距離は 10ｍを想定している．振動センサー用の圧電素子で外部振動エネルギーを電気エネ
ルギーに変換し，それを蓄電制御する．これを電源に全ての回路が動作する．回路動作は蓄電フェーズと送信フェーズに分かれ，送信は低デューティで間欠動作する．蓄電フェー
ズにおける回路の消費電力は 10 マイクロワット，また，送信出力は 1 ミリワットである．

参考文献：Jun PAN, Baocheng XUE, and Yasuaki INOUE, “A Self-Powered Sensor
Module Using Vibration-Based Energy Generation for Ubiquitous Systems,” Proceedings 2005 6th International Conference on ASIC （ASICON）, Shanghai, China, p.443-446, Oct. 2005.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

213

第
２
章

アナログ回路セル（ 2 ）早稲田大学大学院情報生産システム研究科

チ
ッ
プ
試
作
報
告

井上 靖秋, 倉知 聡

概要：早稲田大学大学院情報生産システム研究科は 2003 年 4 月に北九州市学術研究都市
キャンパスでスタートした独立大学院で，システムＬＳＩ設計技術の実践教育と研究に力を入れている．システムＬＳＩ分野のアナログ関連研究室に所属する修士課程学生と博士課程学生 5 人が設計したＲＦ回路等のアナログ回路セルの実験用チップである．チップは2 種類のＲＦ電力増幅回路セル，コンパレータ回路セル，高速大電流ドライバ回路セル，
差動増幅回路セル等の各種回路セル，更に，ＭＯＳトランジスタＴＥＧ等から成っている．ＲＦ電力増幅回路は 2 段構成で電源電圧 3 ボルト，周波数 600ＭＨｚで動作する．コン
パレータは電源電圧 3.3 ボルトで動作する．高速大電流ドライバは電源電圧 3 ボルトで動作し，出力電流 200 ミリアンペア，立ち上がり／立下り時間ともに 0.5 ナノ秒以下である．差動増幅回路は電源電圧プラスマイナス 1.5 ボルトで動作する．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

2-3

トランジスタ数：10 以上，100 未満グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナロ

64ch 光電子増倍管用プリアンプの試作
広島大学大学院理学研究科

青井 敏浩, 深沢 泰司

概要：X 線・ガンマ線検出器は, 小型化・多チャンネル化が進んでおり, その信号処理シス
テムとして, アナログ VLSI のニーズが高まっている. 我々は, 64ch 光電子増倍管の信号処
理用チップの開発を行なっており, 昨年度, ほぼ要求どおりのチップを開発することができた. しかし, このチップには設計の難しいプリアンプ回路が組み込んでいなかったため, 今
回, その仕様を検討することを目的として, プリアンプ LSI の試作を行なった. 結果,
64ch 光電子増倍管のプリアンプとして十分な性能を有するチップを開発することができた. 今後は, このプリアンプ回路を組み合わせ, 1 チップで 64ch 光電子増倍管の全信号処理を行なえる VLSI の開発を目指す.

参考文献：［ 1 ］ 池田博一, "Electronics for Particle Measurement", KEK Report 2002
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μ m 2.4mm 角

チップ種別：アナログ（PLL, A-D/

DC-DC コンバータなど）

高機能高画質ＣＭＯＳイメージセンサ
東北大学大学院工学研究科

舘 知恭, 関東 弘明, 本橋 裕一, 須川 成利

概要：高画質な撮像と同時に撮像対象の特徴を抽出し, 後段における画像処理の高精度化,
演算量削減を実現させることを目的としている. 本チップでは, 特にオブジェクト分類をターゲットとしている. 構成は, 高画質ＣＭＯＳイメージセンサ, 列並列ＡＤ変換器, 画像特徴量抽出演算器である. 列並列ＡＤ変換器はパイプライン構造であり, その 1 ステージの回路は, －2 倍のゲインを持つ演算増幅器, 比較器, 参照電圧供給回路から構成される. 従来のパイプライン構造のＡＤ変換器には 2 倍の増幅器で構成されるのが一般であるが, －2 倍の増幅器を用いた新しいＡＤ変換アルゴリズムを採用することで回路面積を縮小させている.
画像特徴量抽出演算器は, センサと同一チップ上に配置可能であることから, センサチップ
外部では実現不可能な並列演算処理回路を搭載している. 並列に演算を行うことで, 高機能な演算が非常に低速な周波数でも可能となる. その結果として同一チップ上に搭載されているアナログ回路への雑音の影響も抑えられる.

2-3
214

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセンサ/スマートセンサ

トランジスタ数：

平成17年度第6回ロームCMOS 0.35μm試作（ RO35056 ）バイオセンサ用パイプライン AD コンバータの基本回路試作
武蔵工業大学大学院工学研究科

鈴木 肇, 秋山 健史, 平田 孝道, 秋谷 昌宏

概要：味覚・匂いセンサと味覚・匂いを識別する LSI の研究開発を行っている．本チップ
はセンサからのアナログ信号をデジタル値に変換するための，12bit，10Msample/s パイ
プライン型 A/D 変換器用に，オペアンプとサンプルホールド（S/H）回路の試作を行った．オペアンプにはゲインブーストを掛けることによって 99dB の DC 利得を達成できるよ
うに設計した．ブーストアンプにレベルシフト回路を取り込むことによって，ゲインブーストを実現している．S/H 回路には，差動入力に対し容量を相互結合するクロスカップリ
ング手法を取り入れることによって入力帯域幅を広げ，歪を抑えるようにしている．オペ
アンプを外付けの反転増幅器で周波数特性を評価した結果，S/H 回路はシミュレーション
結果の周波数帯域より約半分程度となったが, 基本的な動作を確認することができた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

LSI 故障診断装置評価用 TEG （ 1 ）大阪大学大学院情報科学研究科

三浦 克介, 中前 幸治

概要：LSI の微細化, 大規模化, 多ピン化, フリップチップ実装等により, LSI の故障診断を行うことが困難となっており, いくつかの新たな故障診断装置が提案されている. これまで, このような LSI 故障診断装置の評価を行うための TEG として, 標準的なチップは無かった. 本チップは, LSI 故障診断装置の評価を目的として設計した 4 種類のチップの一つであり, 以下の 3 種類の TEG が集積されている. 1） チップ左下部：配線電流検出感度の評
価用 TEG, 2） チップ右下部：規則的ロジック部での故障個所解析性能を評価する為の, リ
ングオッシレータ回路に欠陥を作り込んだ回路, 及び, 比較参照用の正常な回路, 3） チッ
プ上部：ランダムロジック部での故障個所解析性能を評価する為の, ISCAS’
85 ベンチマー

2-3

ク回路に欠陥を作り込んだ回路, 及び, 比較参照用の正常な回路, である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：

TEG（特性評価回路など）

LSI 故障診断装置評価用 TEG （ 2 ）大阪大学大学院情報科学研究科

三浦 克介, 中前 幸治

概要：LSI の微細化, 大規模化, 多ピン化, フリップチップ実装等により, LSI の故障診断を行うことが困難となっており, いくつかの新たな故障診断装置が提案されている. このような LSI 故障診断装置の基本性能を評価するためには, 評価項目に特化した単純な構造や, 人
工的に故障を作り込んだ回路と比較参照用の正常な回路, 等の評価用 TEG が不可欠である.
しかし, これまでは, このような LSI 故障診断装置の評価を行うことを目的として設計された標準的なチップは無く, 実用 LSI や他の目的で設計されたチップを用いて評価することが多かった. 本チップは, LSI 故障診断装置の評価を目的として設計した 4 種類のチップの一つであり, レーザ励起電流を検出するタイプの診断装置を評価する為の 6 種類の TEG が集積されている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

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第
２
章
チ
ッ
プ
試
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報
告

超音波を用いた 3 次元立体視センサ用アナログフロントエンド回路
大阪大学大学院工学研究科

田中 智之, 井田 司, 石原 寛明, 兼本 大輔, 山越 陽夫,
松岡 俊匡, 谷口 研二

概要：超音波を用いた 3 次元立体視センサシステムにおけるアナログフロントエンド回路の設計を行った. 設計回路はプリアンプ, アンチエイリアジングフィルタ, Δ-Σ モジュレー
タ, PLL から構成される. 受信信号として, 40kHz の搬送波を M 系列符号で位相変調した信号を想定した. プリアンプはフリッカ雑音の影響を抑えるため, チョッパーアンプを用い,クロック周波数 10MHz, ゲイン 35dB として設計し, センサの駆動力が弱いため, パッド容量の影響を受けない回路構成を用いた. アンチエイリアジングフィルタのカットオフ周波数
は 100kHz と低いため, スイッチトキャパシタ型フィルタを選択し, 素子サイズの増加を抑え, クロックは 10MHz として設計した. Δ -Σ モジュレータは最大で 12bit 程度の精度が必要であったため, 3 次の MASH 構成を用い, クロック周波数 10MHz, オーバーサンプリン
グ倍率 128 倍として設計を行った. PLL はリングオシレータ型 VCO を用い, 可変周波数帯域を 5MHz～10MHz とした.

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog
Artist，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：

アナログ（PLL, A-D/DC-DC コンバータなど）

マイクロディスプレイ
金沢大学工学部

集積回路工学研究室

金子 康隆, 平木 謙次, 秋田 純一, 北川 章夫

概要：マイクロディスプレイは対角 1.5 インチ以下のディスプレイのことである. LSI でディスプレイの基板と下部電極を構成し, 試作した LSI 上に液晶と上部電極を実装する. 本
方式では画素回路に SRAM を搭載することで, 静止画表示時はリフレッシュ不要で低消費電力化が可能なディスプレイを実現できる. 今回の仕様は, ディスプレイが実現可能かを確認するためモノクロ画像表示用のディスプレイとした. 二つのディスプレイをチップに試作しており, 一つは一画素のサイズをなるべく小さくして画素を敷き詰め, チップ外から中間
調表示処理をした表示データを入力して階調表現を行うものである. もう一つは, 一画素を
8 つのサブピクセルで構成し, サブピクセルの面積の大小で階調表現を行うものである.
LSI テスタ, EB プローバを用いて動作を確認したところ, どちらも正常動作を確認した. こ
れからは液晶を実装したときの検討を行う.

2-3

参考文献：［ 1 ］源 貴利,“オンチップ型マイクロディスプレイの設計”,2003 年度修士論文
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：その他

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第
２
章
チ
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試
作
報
告

スーパーヘテロダイン方式の AM ラジオ受信機の試作（ 1 ）東京理科大学理工学部

丹野 哲宏, 高橋 慶太, 福田 和典, 平岡 直洋, 兵庫 明,
関根 慶太郎概要：スーパーヘテロダイン方式の AM ラジオ受信機の試作を行った. 試作したラジオは,高周波増幅部, 周波数混合を行うミキサ, ミキサに LO 信号を供給するための電圧制御発振
回路, 中間増幅部である可変利得増幅器, チャネル選択を行うバンドパスフィルタ, 検波部である包絡線検波回路で構成される. 高周波増幅段は増幅回路と差動変換回路, ミキサはギ
ルバート型の乗算器, 電圧制御発振回路はリングオシレータ型, 可変利得増幅器はギルバー
トセルを用いた構成, バンドパスフィルタは Tow-Thomas 型の 2 次の Gm-C バンドパス
フィルタ, 包絡線検波回路はダイオードを用いた構成とした. 電圧制御発振回路は周波数調節端子を, 可変利得増幅器は利得調節端子を付加している.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 xCalibre
0.35μm 2.4mm 角

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS

スーパーヘテロダイン方式の AM ラジオ受信機の試作（ 2 ）東京理科大学理工学部

松野 隼也, 冨岡 勉, 服部 幸男, 脇 直也, 兵庫 明, 関根 慶太郎

概要：スーパーヘテロダイン方式の AM ラジオ受信機の試作を行った. 試作したラジオは,アンテナから受信した信号を高周波増幅器で増幅した後, 受信信号の周波数と VCO の周波数を用いて高周波信号をギルバート型のミキサで中間周波数に変換し, バンドパスフィルタ
で中間周波数以外の不要な信号成分を取り除いて, 最後に検波回路によって音声信号のみを取り出すようにした構成である. 具体的な回路としては, リラクゼーションオシレータと
Tow-Thomas 型の OTA-C バンドパスフィルタ, ダイオード検波回路を用いている.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 xCalibre
2.4mm 角試作ラン：ローム CMOS 0.35μ m

トランジスタ数：10 以上，100 未満

チップ種別：通信（RF 回路，ATM など）

ストレート方式の AM ラジオ受信機の試作
東京理科大学理工学部

金山 尚徳, 玉村 淳, 皆木 信二, 山口 敏幸, 兵庫 明,
関根 慶太郎

概要：ストレート方式の AM ラジオ受信機の試作を行った. 試作はアンテナおよび同調回
路以外の部分について行ない, AM 波を検波する検波器, 音声周波数帯域のみを取り出すためのローパスフィルタという構成となっている. 試作回路は, 増幅器の利得特性を固定した
場合と可変にした場合の, 異なる二種類の回路構成を設計し, 同一チップに搭載している.
ラジオ受信機を構成する具体的な回路としては, 検波器に MOS 電流源を補助的に用いたキャパシタ容量の充放電回路を, フィルタに OTA を用いた gm-C フィルタを用いた.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 xCalibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：通信（RF 回路，

ATM など）

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217

第
２
章

音波発生デバイスと折り返しカスコード型オペアンプの評価チップ
東京大学大学院工学系研究科
東京大学生産技術研究所

鬼塚 浩平, 石田 将也
石田 光一

概要：ジャンクションの発熱を利用した，音波発生デバイスのモジュールを試作した．1 つのモジュールは 51 個のデバイスを並列配置して構成している．熱伝達効率の比較のため，表面の保護膜有り・無しの 2 種類のモジュールを設計した．アレー化することで既に試作済みのチップより高い音波出力を得られることが見積もられている．また低電力アナログ回路の設計に向け，折り返しカスコード型 OP アンプを設計し，その電力と性能との関係を検討した．特性は HSPICE シミュレーションでは電源電圧 3.3V において，消費電流3.32mA，低域利得 1000 倍，帯域幅 fc=100kHz，ユニティゲイン周波数 ft=100MHz であった．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 4.9mm 角

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作
報
告

CMOS デシメーションフィルタの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：演算回路（乗算器，除算器など）

プリチャージ改良による 2 バンク型最小マンハッタン距離検索連想メモリ
広島大学先端物質科学研究科

上村 一弘, 田中 裕己, Md. Ritonga Arifin

広島大学ナノデバイス・システム研究センター

マタウシュ ハンスユルゲン,
小出 哲士

概要：高速・小面積かつ低消費電力を実現した全並列型アーキテクチャによる連想メモリについて，プリチャージ電圧の変更による高速化のための試作を行った．この試作チップ
は最小マンハッタン距離による 64 行 80 列（5bit×16 ユニット）の連想メモリで，各バンクが 64 行の計 128 の参照パターンを格納可能である．回路不活性状態時のプリチャージ電圧
VDD を VDD-Vth に変更することで，各行にある p-MOS の電流駆動までの時間を短縮
し，高速な検索時間を実現可能である．また新たな電源配線，スイッチ信号線の追加による電圧降下・配線遅延の抑制を行った．レイアウト面積は 14.1 平方 mm で，その内 Winner 検索回路は全体の 11%となった．最小距離検索時間は 132nsec 以下となり，従来の設計

2-3
218

第
２
章
チ
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試
作
報
告

に対して最大 43%の高速化となった．平均消費電力は 1 バンク分の動作時において約 169mW となり，約 12%の消費電力増加に対して大幅な最小距離検索の高速化を実現できた．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 xCalibre
タ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジス

チップ種別：メモリ

動的再構成 AES 暗号処理ハードウェア
東北大学大学院工学研究科

Kurniawan Warih

東北大学未来科学技術共同研究センター
概要：本研究の主な結果を以下に示す

宮本 直人①ブロック暗号処理：Advanced Encryption

Standard（AES）の最終選考に残った 5 つのアルゴリズム Rijndael, Serpent, RC6,
Twofish, MARS をリアルタイムに切り替え可能なブロック暗号処理に特化した動的再構
成ハードウェアを開発した②専用マルチグレイン・パイプライン・アーキテクチャ：ブ

ロック暗号化をターゲットとした効率のよいマルチグレイン・パイプライン・アーキテクチ ャを 開発 した③ リア ルタ イ ム・ ハー ドウ ェ ア再 構成 ：従 前の フ ァイ ング レイ ン

FPGA に対して 7 桁以上高速にハードウェア再構成を可能とした④性能：提案する動的再構成ハードウェアは, ソフトウェアに比べて圧倒的に高速であり, ファイングレイン
FPGA に対しても幾つかのケースで高速化した⑤ハードウェア資源の効率的利用：提案

する動的再構成ハードウェアは, 時間共有技術とリソース共有技術により, ASIC に比べて面積比 1/10 を実現した

参考文献：Advanced Encryption Standard. At http://www.nist.gov/aes
設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
チップ種別：アナログ/デジタル信号処理プロセッサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

動的再構成 FPGA（フレキシブルプロセッサ 3）
東北大学大学院工学研究科

KHAN ASHFAQUZZAMAN

東北大学未来科学技術共同研究センター

宮本 直人

概要：フレキシブルプロセッサ 3（FP3）は出力選択型のロジック・エレメントとプログラ
マブル配線アーキテクチャ（nearest neighbor 型）によってできている動的リコンフィ
ギャラブル LSI である. FP3 は 4 つのコンフィギャレーション・メモリ・プレーン（コンテキスト）をもっており, 各コンテキストで 24x24 のロジックエレメントと 4x24 の I/O ブ
ロック（IOB）を利用できる. コンテクスト間の時間的な通信はシフトレジスタ型の配線アーキテクチャ（TCM:Temporal Communication Module）によって実現されている. シ
フトレジスタ型 TCM を用いることにより, 1 クロック以内の高速なコンテクストスイッチ
ングを可能にした. FP3 はリコンフィギャラブル LSI における時分割の効果に関する研究に使う目的で作られた.

参考文献：Khan, Miyamoto, Ohkawa, Amir,Kita, Kotani, and Ohmi, "An Approach to Realize Time-Sharing of Flip-Flops
in Time-Multiplexed FPGAs," pp.351-354, Field Programmable Technology （2004）.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

チップ種別：アナログ/デジタル信号処理プロセッサ

大規模パルス形ハードウェアニューラルネットワークの試作
日本大学大学院理工学研究科電子工学専攻
日本大学理工学部電子情報工学科

小野 克幸

佐伯 勝敏, 関根 好文

概要：現在，様々な分野において，脳内で行われている情報処理能力を工学的に応用するための研究がなされており，そのなかでも我々は，パルス形のモデルである，パルス形ハードウェアニューラルネットワークのニューロンチップを実装する事を目標に研究を行っている. ニューラルネットワークを実装する際には，ニューロンの数が膨大となるため，各ニューロンモデルの微細化を行う必要がある. そこで本試作では，ポリシリコンによる抵抗を用いる必要のないパルス形ハードウェアニューロンモデルの試作を行い，検討を行った.
そして検証の結果，ポリシリコンによる抵抗を用いないモデルの動作を確認し，また，配線を接続しないモデル同士が影響を及ぼしあうことを確認した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム

チップ種別：ニューテクノロジ

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219

第
２
章

PET 用波形サンプリング型信号処理回路（9ch）
東京大学工学系研究科

チ
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試
作
報
告

島添 健次, Jung Yeol Yeom

概要：本研究室では高分解能 PET（Positron Emission Tomography）システム用の信号処理用 ASIC の開発を行っている. このチップは従来アナログ信号から得ていた情報を高速の ADC（100MHz）を載せることで検出器からの信号を早い段階で波形情報をディジタル化しその後の信号処理を容易とするための波形サンプリング型チップである. このチップの
1 チャネルには高速動作が可能なテレスコーピック型の電荷感応プリアンプ, ノートンアンプの原理に基づいた VGA（Variable Gain Amplifier）, 100MHz で動作可能な foldingADC, ディジタル回路が含まれ, このチップには 9 チャネルが搭載されている. ディジタル
部分の読み出しにはパラレル, 波形記録用の FIFO メモリを選択可能とした. テストを行い50MHz までの動作を確認している.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
ジスタ数：1,000 以上，10,000 未満
セッサ

試作ラン：ローム CMOS 0.35μ m 4.9mm 角

トラン

チップ種別：アナログ/デジタル信号処理プロ

波長多重光無線 LAN 用イメージセンサ TEG
奈良先端大物質吉田 明洋, 野村 啓二, 香川 景一郎, 布下 正宏, 太田 淳

概要：我々は，受光素子として，通信対象の位置を探し出す「撮像」と，高速光通信を行
うための「データ受信」の二つの機能をもつイメージセンサを用いた新しい屋内用光無線
LAN システムを提案している．複数データを同時に受信できる特徴を利用し，ダウンリン
クに波長多重通信を適用した 64×64 画素光無線 LAN 用イメージセンサを 0.35 um 標準
CMOS プロセスを用いて作製し，データ受信要素回路の動作を確認した．TEG として，
オートマティックオフセットキャンセル回路，トランスインピーダンスアンプ，チェリー
フーパアンプ，4 画素単位で差動化した画素回路，LVDS バッファ，ギルバートセルを設計・試作した．

参考文献：吉田他，「波長多重光無線 LAN 用イメージセンサにおける受信用要素回路の検討」，第 53 回応用物理学関係連合講演会 講演予稿集, no. 3, p. 1074 （2006）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva，Cadence 社 Analog Artist
2.4mm 角試作ラン：ローム CMOS 0.35μm

トランジスタ数：100 以上，1,000 未満

チップ種別：イメージセンサ/スマートセンサ

ソース変調方式 PWM
奈良先端大物質創成科学研究科
奈良先端大物質佐々木 達也

山本 真也, 香川 景一郎, 布下 正宏, 太田 淳

概要：低電圧単一電源駆動を狙いソース変調型パルス幅変調読出し方式を用いた CMOS イ
メージセンサを提案し，その原理確認のために試作を行った． 本方式はフォトダイオード
電位を検出する画素アンプのソースにランプ波を印加し，閾値電圧を変調することで画素値をパルス幅に変換して読出す．0.35-um 標準 CMOS プロセスを用いて電源電圧 1.5V 駆動のイメージセンサを試作した．画素アレイ中の 1 画素と列読出し回路の出力を測定した
結果，外部光量に応じて画素の出力パルス幅が変化し，対応するディジタル値が出力されることを確認した．

参考文献：能勢他，「APS・PPS 方式を併用した広ダイナミックレンジ CMOS イメージセ
ンサ」，映情学技報, 30 （25）, pp. 1-4 （2006）.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
2-3

Cadence 社 Diva，Cadence 社 Analog Artist
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μ m

チップ種別：イメージセンサ/スマートセンサ

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第
２
章
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報
告

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能で, ゼロオーバーヘッド・ダイナミック型の光再構成回路を有する光再構成型ゲートアレイ（ZO-DORGA : Zero-Overhead Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. この度の設計では, 論理ブロックとスイッチングマトリックスをカスタムレイアウトとした. ただ, 高集積化はせず, 従来と同じ光学部と組み合わせる目的で, フォトダイオード受光部のサイズと間隔は従来と同じ
6.5 μ m×5.0μ m, 横 30.0 μ m, 縦 33.0 μ m とした. Island-Style のゲートアレイ部には,30 ゲートに相当する論理ブロックが 56 個, スイッチングマトリックスが 72 個, 4 ビットのI/O ビットを持つ I/O ブロックが 7 個実装された. 配線チャネル内の配線は 8 本である. この度試作した DORGA のゲート規模は 1,680 ゲートである.

設計期間： 0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：その他

トランジスタ数：10,000 以上，

対数応答型 CMOS イメージセンサ TEG
大阪大学大学院工学研究科

奥野 弘嗣, 八木 哲也

概要：人間の目は月明かり（約 0.2Lux）から日中の太陽の明かり（約 150,000Lux）まで，6 オーダーもの照明環境の変化に柔軟に対応する事が出来る．実環境で動作する工学的
視覚システムでは，光センサーが出来る限り広いダイナミックレンジを持つ事が望ましい
が，上記の様な 6 オーダーもの照明環境の変化に線形変換形 CMOS イメージセンサで対応する事は困難である．本チップは，高ダイナミックレンジを実現するための一つの方策と考えられている，対数応答型 CMOS イメージセンサである．これまで本研究室が研究を進めてきた，生体を模擬した視覚システムの入力デバイスとして用いるにあたって，画素間のバラツキ等の特性を評価，検討する事を目的としている．画素数は 20x20 である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：
チップ種別：TEG（特性評価回路など）

パルス情報処理回路 TEG
大阪大学大学院工学研究科

下ノ村 和弘, 八木 哲也

概要：脳の神経回路網の構成要素であるニューロンは，情報を電気パルスとして表現し，処理を行う．本設計では，神経回路におけるパルスを用いた情報処理を集積回路上で実行するために，integrated-and-fire neuron 回路の TEG を試作した．発火頻度（出力パルス周波数）は入力電圧に対してほぼ二乗の関係になるように設計しており，様々な視覚計算モデルの構成要素として使用することを想定している．外部から与えるバイアス電圧により，発火（パルス生成）の閾値，パルス幅，不応期などの回路パラメータを制御できる．個別のニューロン，およびいくつかのニューロンをつないだネットワークの応答特性について評価できるようにしている．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：

チップ種別：TEG（特性評価回路など）

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221

第
２
章

高周波基板雑音検出実証用回路
神戸大学工学部

チ
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プ
試
作
報
告

藤原 正樹, 小坂 大輔, 永田 真

概要：前年度の設計データ［ 1 ］を基に, 基板を伝送経路とする高周波基板雑音の検出回路
をミキサ回路を用いて構成し, 設計した. 高周波雑音の発生回路として電圧制御発振回路（VCO）を用い, そこから 100μm ほど離れた点に検出点を設け, 検出した基板雑音を測定する. 検出回路は 4 個搭載しており, ミキサの回路構成及び検出点から検出回路構成までの距離などが異なり, 検出回路構成による性能, あるいは回路性能の距離依存性などを評価でき, さらに抽出や回路シミュレーションなど設計手法の確らしさも評価できる. これまでに低い周波数での基本動作確認を終え, 高周波領域の測定準備をすすめている.

参考文献：［ 1 ］ 藤原, 小坂, 永田, ”ミキサ回路の各種構成による性能比較評価”, pp.
100, 2005 年 VDEC 年報（2005）

設計期間： 1 人月以上，2 人月未満

設計ツール：SII 社 SX 9000，Synopsys 社 Star -HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

非接触 I/O 評価用テスト LSI
九州工業大学マイクロ化総合技術センター

山内 秀晃, 梶原 し乃, 中村 和之

概要：I/O ピンをチップの表面に配列上に配置でき, 小面積で実装できる非接触 I/O 技術が提案されている［ 1 ］. 本設計では, その有用性, 問題点を検証するために, 容量結合型非接触 I/O を実際に設計・評価した. 動作検証を簡易に行うために, 送受信回路およびメタル
パッドを 1 チップ内にレイアウトした. 信号伝送は, レイヤーの異なるアルミ配線間の容量成分を用いた. 測定結果から, 実際に信号の送受信が可能であることを確認した.

参考文献：［ 1 ］ 神田 浩一,ダナルドノ ドゥイ アントノ,石田 光一,川口 博,黒田 忠広,桜井貴康「1.27Gb/s/pin,3mW/pin Wireless Superconnect （WSC） Interface Scheme」電子情報通信学会 信学技報 2003.5

設計期間： 1 人月以上，2 人月未満

設計ツール：Cadence 社 Verilog -XL ，SII 社

SX 9000，Cadence 社 Dracula LVS ，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：
チップ種別：通信（RF 回路，ATM など）

自己組織化関係ネットワークハードウェアの試作
九州工業大学大学院生命体工学研究科脳情報専攻

田向 権, 山川 烈

概要：本試作は自己組織化関係（Self-Organizing Relationship: SOR）ネットワークを
デジタルハードウェアで実現したものである．SOR ネットワークは，自己組織化マップ（Self-Organizing Map: SOM）を改良したニューラルネットワークである．学習モード
では，任意の入出力対とその評価値を用いて望ましい入出力間の写像関係を特徴付けるルールを抽出する．良い入出力対には正の評価を，悪い入出力対には負の評価が与えられ，成功例からはもちろん失敗例からもネットワークの学習が行われるという特徴を持つ．実行モードでは，学習で獲得したルールをもとにファジィ推論により出力値を生成する．
本試作では，ハードウェア化に適した改良版 SOR ネットワーク［ 1 ］のアルゴリズムをもとに 1 つのユニットに 1 つの演算回路およびメモリを割り当てる超並列構造のアーキテク
チャを実装した．試作回路は 25 個のユニット，コントローラ，入出力用バッファを持ち，開発したアーキテクチャの簡単な検証に用いられる．

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222

第
２
章
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試
作
報
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参考文献：田向 権，堀尾 恵一，山川 烈，”ハードウェア化に適した改良版自己組織化関係ネットワーク”，第 18 回 回路とシステム
軽井沢ワークショップ, pp.97-101, 2005.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Dracula LVS ，Cadence 社 Dracula DRC
4.9mm 角トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

DC-DC コンバータ等
立命館大学理工学研究科

藤田 智弘, 野田 和也, 古野 裕隆, 福田 尚史

概要：DC-DC コンバータ, オペアンプ, 低雑音増幅器（Low-Noise-Amplifier）, スイッ
チ付きオペアンプを搭載. 今回試作した DC-DC コンバータは電源電圧を昇圧するために使用される. オペアンプは動利得制御（Auto-gain-controll）回路に使用され, 差動増幅段とソース接地段によって構成される二段オペアンプとなっている. 低雑音増幅器とスイッチ付
きオペアンプは FM 送受信システム用に設計したものである. 低雑音増幅器は受信器側で使用され, 増幅器として一般的であるソース接地回路ではなく, インバータを使用することにより, 入力換算ノイズの低下を狙った回路である. スイッチ付きオペアンプは, オペアンプのスタートアップ回路にスイッチを付加し, 外部からのスイッチ信号を ON,OFF することにより, スタートアップ回路の動作を切替える. それによりオペアンプ全体の回路動作を停止させることができ, 消費電力の削減を行なった.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

ナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：ア平成17年度第7回ロームCMOS 0.35μm試作（ RO35057 ）Tamper-Resistant Reconfigurable Logic Gate Employed Asynchronous νMOS circuits
東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

トンプラシット ベンジャマース

黄 世燕

概要：秘密情報を保持する VLSI や IC カードに対し, その電力変化からその中の秘密情報を読み取るセキュリティ攻撃がある. この読み取りは時として不法的であり, この不法的な攻撃に耐久性を持たせるものとして, ν MOS ゲートの特徴を活かし電力の変化をできるだ
け抑えた回路を開発した. この回路は, 論理機能の再構成可能という特徴を持った耐タンパ
ー回路である. 今回はこの耐タンパー回路を試作し, 入力信号の 0 と 1 の数を常に一定に保つことにより回路中の電流変動を小さくすることを試みた. この回路は 8 ビットの入力信号に対し演算を行うことが可能であり, コントロール信号を変化させることによりその論理を自在に変えることができる. またこの回路は 9 つのプリゲートと 1 つのメインゲートにより構成されていて, 各々のゲートは νMOS とセンスアンプから成る. そして今回は初版の遅延問題を改善するためにプリゲートとメイ
ンゲート間の信号のやりとりが非同期で行われるようにした.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

LSI 故障診断装置評価用 TEG （ 4 ）大阪大学大学院情報科学研究科

三浦 克介, 中前 幸治

概要：LSI の微細化, 大規模化, 多ピン化, フリップチップ実装等により, LSI の故障診断を行うことが困難となっており, いくつかの新たな故障診断装置が提案されている. これまで, このような LSI 故障診断装置の評価を行うための TEG として, 標準的なチップは無かった. 本チップは, LSI 故障診断装置の評価を目的として設計した 4 種類のチップの一つであり, レーザ励起電流を検出するタイプの診断装置を評価する為の 3 種類の TEG が集積されている. 1） チップ右上部：観測部周辺の金属配線によるレーザ反射の影響を見る為のTEG, 2） チップ左上部および下部：ランダムロジック部での故障個所解析性能を評価する
為の, ISCAS’
85 ベンチマーク回路に欠陥を作り込んだ回路, 及び, 比較参照用の正常な回

2-3路, 3） チップ周辺部：レーザ照射による効果の観測用 TEG, である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評

価回路など）LSI 故障診断装置評価用 TEG （ 4 ）大阪大学大学院情報科学研究科

三浦 克介, 中前 幸治

概要：LSI の微細化, 大規模化, 多ピン化, フリップチップ実装等により, LSI の故障診断を行うことが困難となっており, いくつかの新たな故障診断装置が提案されている. このような LSI 故障診断装置の基本性能を評価するためには, 評価項目に特化した単純な構造や, 人
工的に故障を作り込んだ回路と比較参照用の正常な回路, 等の評価用 TEG が不可欠である.
しかし, これまでは, このような LSI 故障診断装置の評価を行うことを目的として設計された標準的なチップは無く, 実用 LSI や他の目的で設計されたチップを用いて評価することが多かった. 本チップは, LSI 故障診断装置の評価を目的として設計した 4 種類のチップの一つであり, レーザ励起電流を検出するタイプの診断装置を評価する為の 3 種類 TEG が集積されている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

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第
２
章
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多値不揮発機能パスゲートを用いた FPVLSI の基本回路
東北大学大学院情報科学研究科

中谷 好博, 張山 昌論, 亀山 充隆

概要：近年, 動的に LSI 内部の回路構成を変更することが可能なダイナミックリコンフィ
ギャラブル LSI の研究が注目されている. ダイナミックリコンフィギャラブル LSI を用いる
ことにより, 時分割のアプリケーションでは面積効率を向上させることができ, コストを削減させることが可能である. 我々の研究室では従来よりフィールドプログラマブル VLSI（FPVLSI）という高速・低消費電力のダイナミックリコンフィギャラブル LSI を提案している. また, 小面積・高速な動作が可能な記憶と演算が一体となった機能パスゲートを提案している. 本試作では, 機能パスゲートを用いた FPVLSI の基本回路を数種類用意し, それぞれの特性を測ることを目的としている.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC，Cadence 社 Diva
CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

MOS 容量による電圧増幅を用いた低消費電力・低雑音増幅器の設計
広島大学先端物質科学研究科

村上 智敏

概要：本チップはＭＯＳ容量による電圧増幅を利用して, 低消費電力・低雑音増幅器を設計・試作したものである. 帯域内雑音は 10ｕＶ以下, 消費電力は 1ｕＷ以下を目標としている. 応用回路としてはバッテリー駆動, 入力部のさらなる多チャンネル化が求められるワン
チップセンサＬＳＩに適用できると考えている. ＭＯＳ容量による電圧増幅とはＭＯＳ容量のソース・ドレイン電圧を変化させて電荷保存則からゲートの電圧を増幅するものである.
増幅の原理から低消費電力, 低雑音であることが見込まれる. また回路の入力部ではＭＯＳのスイッチング動作によってフリッカ雑音を低減すること行っている. 今回は動作確認のた
め回路構成の異なる 4 つの回路をのせて, それぞれの特性を評価する予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
1,000 未満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，

チップ種別：TEG（特性評価回路など）

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第
２
章
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概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ Y.J. Feng, X. Meng, S. R. Whiteley, T. Van Duzer, K. Fujiwara,
H. Miyakawa, N. Yoshikawa, "Josephson-CMOS hybrid memory with ultra-high-speed interface circuit", to be published
in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
ローム CMOS 0.35μm 2.4mm 角

チップ種別：マイクロプロセッサ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：

高速多線式比例計数管用位置読み出しチップ
東京大学大学院工学系研究科

島添 健次, Yeom Jung Yeol, 高橋 浩之

概要：近年, 中性子散乱実験における高効率・高分解能・高速 2 次元中性子検出器が要求されている. 本チップは, 次世代の高分解能中性子散乱用位置検出器として日米欧で開発が進められている高分解能 MWPC（Multi-Wire Proportional Counter）検出器への適用を目
指し, これまでに試作してきたチップの改良を図り, 高速化とチップ内チャンネル間の特性調整機構を導入したものである. 入力段はカスコード構成の高速電荷増幅器として, 個々の中性子線の入射に対応した MWPC の微小なアナログパルス信号から, 中性子線に対応した信号レベルを求める. 妨害要因となるガンマ線と分離するために, 更にシェーピング増幅器を用い, 測定対象である中性子による信号のみをディスクリミネータを用いて選別し, 計数する. 各チャンネルにはチャンネル間の増幅度のわずかな差を補正するための電圧調整用端子をつけ, 外部制御による調整ができるようにした. また, 高計数率時のアンダーシュートの問題に対応するために, ポールゼロキャンセル回路を導入し, 数百 kHz 以上のレートで入射する信号への対応を図った.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未

チップ種別：アナデジ混載

PWM 方式画素並列 2 次元ガボールフィルタ LSI（ 1 ）九州工業大学大学院生命体工学研究科

中村 享平, 森江 隆

概要：ガボールウェーブレット変換は画像の局所的な空間周波数を抽出することができ，
顔認識や医療画像診断などに威力を発揮する強力な特徴抽出法だが，計算量が膨大なため応用が限られていた. そこで，我々は LSI 化に適した並列処理モデルとして，抵抗ネットワーク型セルラーニューラルネットワークによる画素並列ガボール変換計算モデルを提案した. これに基づいて一昨年度 PWM 方式によるアナログ・デジタル融合回路アーキテクチャに基づいた画素並列型ガボールフィルタ LSI を設計・試作した. 9.8mm 角のチップに64x64 画素分の回路を集積し，リアルタイム動作を確認している. 本チップはその改良バージョンであり，低消費電力化および精度向上が図られている.

参考文献：T. Morie, et al., "Gabor-Type Filtering Using Transient States of Cellular
Neural Networks," Intelligent Automation and Soft Computing, Vol. 10, No. 2, pp.
95-104, 2004.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，SII 社 SX9000，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
ン：ローム CMOS 0.35μm 9.8mm 角

トランジスタ数：100,000 以上

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

225

第
２
章

PWM 方式画素並列 2 次元ガボールフィルタ LSI（ 2 ）九州工業大学大学院生命体工学研究科

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中村 享平, 森江 隆

概要：ガボールウェーブレット変換は画像の局所的な空間周波数を抽出することができ，
顔認識や医療画像診断などに威力を発揮する強力な特徴抽出法だが，計算量が膨大なため応用が限られていた. そこで，我々は LSI 化に適した並列処理モデルとして，抵抗ネットワーク型セルラーニューラルネットワークによる画素並列ガボール変換計算モデルを提案した. これに基づいて一昨年度 PWM 方式によるアナログ・デジタル融合回路アーキテクチャに基づいた画素並列型ガボールフィルタ LSI を設計・試作した. 9.8mm 角のチップに64x64 画素分の回路を集積し，リアルタイム動作を確認している. 本チップはその改良バージョンであり，低消費電力化およびピクセル回路の改良が図られている.

参考文献：T. Morie, et al., "Gabor-Type Filtering Using Transient States of Cellular
Neural Networks," Intelligent Automation and Soft Computing, Vol. 10, No. 2, pp.
95-104, 2004.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，SII 社 SX9000，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
ン：ローム CMOS 0.35μm 9.8mm 角

チップ種別：アナログ/デジタル信号処理プロセッサ

2-3

トランジスタ数：100,000 以上

試作ラ多層構造 Convolutional Neural Network LSI
九州工業大学大学院生命体工学研究科

是角 圭祐, 中野 鉄平, 森江 隆

概要：本チップは, 昨年度設計した多層構造 Convolutional Neural Network 演算回路を改良し, 周辺制御回路を追加し，多チップ接続可能な構成にしたものである. 80×80 画素の演算処理が可能であり, 顔の位置検出を行うことができる. チップは主に SRAM, デジタ
ル-パルス幅変調（PWM）変換回路, PWM 積和演算回路, PWM-デジタル変換回路, デジ
タル累算器, Look-Up Table を実装している. 積和演算の 1 回の処理時間は 1μs で設計しており, パイプライン動作を行うことで, 処理時間の効率化を図っている. なお, 顔検出に要する時間は約 66ms である. 80 個のニューロン素子, 4080（80×51）個のシナプス素子の並列演算により, 演算性能は最大で約 8.2GOPS である.

参考文献：K. Korekado, et al., "An Image Filtering Processor for Face/Object Recognition Using Merged/Mixed Analog-Digital Architecture," Symposium on VLSI
Circuits, pp. 220-223, 2005.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，SII 社 SX9000，Synopsys 社
Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva
数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

トランジスタ

チップ種別：アナログ/デジタル信号処理プロセッサ

線虫神経回路のタッチ反応を模した低消費制御回路
山梨大学工学部

金田 知陽, 加藤 初弘

概要：線虫のニューラルネットは，300 個ほどのニューロンから構成されておりその接続の詳細が解明されている．また，ニューラルネットが行っている信号処理機能はについてもその概容が明らかになりつつある．タッチ反応とは，線虫の危険回避運動のひとつで，外部刺激により前進と後退の運動を切り替える反応である．この機能をシリコン基板上に集積することを目標とした．応用としては，神経節のようにロボットの末梢系での制御ある
いは自律的なマイクロマシンへの組み込みがを考えている．使用個数が多数にのぼるもの，あるいは小さなシステムへの組み込みを意識しているので低消費電力化と動作の安定性を重視した．

2 つのニューロンが相互に接続したニューラルネットのループは，記憶素子としての機能と信号の積算演算を実施する重要な機能を担っている．単体のニューロンが一種の NOR 回路としてして動作するので，このループを NOR を組み合わせた RS-フ
リップフロップ（RS-FF）を用いて実現した．ニューロンが行っている外部刺激の積算演算は，RS-FF とパルス発生回路との組み

2-3
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第
２
章
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合わせで等価的な機能を実現するように設計した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso トランジスタ数：100 以上，1,000 未満 試作ラン：ローム
CMOS 0.35μm 2.4mm 角

チップ種別：マイクロプロセッサ閾値論理を用いた 4 ビットフラッシュ型 A/D 変換器
上智大学理工学部

秋山 俊介, 和保 孝夫

概要：ダイナミック比較器と閾値論理エンコーダを用いて, コンパクトな低消費電力フラッシュ型 A/D 変換器を設計した. 比較器はソース結合対を基本とするラッチ型を採用した.
テール電流部分に容量の充放電を利用することでダイナミック型動作を実現し, 低消費電力化を図った. エンコーダ回路には電流モードを基本とし, 結線による線形加算結果を基準値と比較する閾値論理回路を用いた. 6 ビット構成で回路シミュレーションにより従来技術と比較した結果, 素子数は, エンコーダ回路のみでは従来の 1/6, A/D 変換器全体で 1/2 に削減できることが分かった. また, 1LSB の分解に必要な低消費電力を示す FOM で従来型構成と比較したところ, 約 2 倍の性能改善が可能であることが分かった. 今回の試作のために設計したものは 4 ビット構成とした.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

離散ウェーブレット変換ハードウェア実装のためのインプレース演算モジュール
新潟大学工学部

村松 正吾

新潟大学大学院自然科学研究科

本多 秀章

概要：離散ウェーブレット変換（Discrete Wavelet Transform：DWT）は現在，幅広い分野で応用されている．また，一般に画像処理などの応用分野では高速な処理が必要なため，ハードウェア実装が望まれる．そこで我々は，DWT の実現法であるリフティング演算の特徴に注目し，DWT のハードウェア実装のためのインプレース演算モジュール（Module for In-place Operation : MIO）を提案している．MIO は，1 サンプルを保持するレ
ジスタ，乗算器，加算器，およびマルチプレクサから構成され，複数のモジュールを接続
して MIO アレイを構成することにより，リフティングによる DWT の実装を行う．このアーキテクチャでは，各モジュールで並列に演算を行うことが可能であり，高速に DWT を行うことができる．また，構造および制御が規則的で IP 化が容易，制御回路の変更によりステップ数や係数の異なる様々な条件の1 次元および 2 次元 DWT に対応することが可能，という特徴もある．なお，今回の試作は，研究室としてのチップ設計と評価のノウハウを得ることを第一の目的とした．よって，動作確認が行い易いように複雑な回路の搭載は避け，1 つの MIO とその周辺回路を搭載するのみに留めた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 2.4mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

パルスジェネレータ内臓・光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実

概要：光による高速な再構成が可能で, ゼロオーバーヘッド・ダイナミック型の光再構成回路を有する光再構成型ゲートアレイ（ZO-DORGA : Zero-Overhead Dynamic Optically Reconfigurable Gate Array）VLSI を試作した. この度の設計では, ゲートアレイ部にカスタムレイアウトされた論理ブロックとスイッチングマトリックスを実装すると同時に, 光再構成タイミングを制御するタイミング生成回路を実装した. このタイミング生成回路はプログラムによって任意のタイミングを生成することができ, 光学部の仕様に合わせた, 最適なタイミングを生成できる. この結果, チップ外からの信号供給では難しかった数
百ＭＨｚの再構成が可能となった. チップの仕様は, 従来と同じ, フォトダイオード受光部のサイズと間隔は従来と同じ 6.5 μ m×5.0 μ m, 横 30.0 μ m, 縦 33.0 μ m とした. IslandStyle のゲートアレイ部には, 30 ゲートに相当する論理ブロックが 56 個, スイッチングマト
リックスが 72 個, 4 ビットの I/O ビットを持つ I/O ブロックが 7 個実装された. 配線チャネル内の配線は 8 本である. この度試作した
DORGA のゲート規模は 1,680 ゲートである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

チップ種別：その他

移動方向検出回路
大阪大学工学研究科

概要：我々が今までに開発したシリコン網膜は，2 次元のラプラシアン－ガウシアン型フィルタ処理とフレーム間の差分計算を実時間で，オンチップで実行する．本チップは，そのシリコン網膜のアナログ出力に対してエッジおよび，その移動方向を検出する．チップ
は，ゼロ交差検出回路，閾値処理回路および，単純な論理演算回路により構成した．また，移動方向を 0°, 60°,120°の 3 方向で行なうために，アナログメモリも一緒にインプ
レメントされた．アナログメモリは，逐次的に読み出されるシリコン網膜の出力を保持
し，メモリから適当な画素情報を読み出し，ゼロ交差検出回路によりエッジを検出する．
また，フレーム間差分出力に対して閾値処理により，動きを検出する．計算されたエッジと動きの情報を単純な組み合わせ論理演算により統合することで，エッジの移動方向を検出する．なお，テスタによる測定は行っていない．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
トランジスタ数：10,000 以上，100,000 未満

プ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

227

第
２
章
チ
ッ
プ
試
作
報
告

井上 恵介, 八木 哲也

LVS，Cadence 社 Dracula DRC

2-3

チッ

最大値検出フィルタチップ
大阪大学大学院工学研究科

下ノ村 和弘, 八木 哲也

概要：生体の一次視覚野複雑型細胞は，入力パターンの方位に対して選択性な応答を示す
が，その視野内での位置に対する制限は弱く，比較的広い受容野を持っている．本チップは，このような特性を実現するために，入力画像の局所的な範囲における最大値を計算す
る．入力として，以前に設計した方位選択チップの出力を想定している．チップは，画素
回路アレイ，一直線上に並ぶ任意の数の画素を選択する画素選択回路，最大値検出回路から構成される．画素回路は，前段の画像処理チップからのアナログ電圧入力を保持するア
ナログメモリである．画素選択回路により選択された複数の画素の出力は最大値検出回路に送られ，それらの中での最大値が出力される．画素数は 21×21 である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角立命館大学理工学研究科

トランジスタ数：
チップ種別：演算回路（乗算器，除算器など）

藤田 智弘, 野田 和也, 古野 裕隆, 鈴木 泰徳

概要：自動利得制御回路, リミッタ回路, 低雑音増幅器（Low-Noise-Amplifier）, スイッ
チ付きオペアンプ, 可変利得増幅器を搭載. 今回試作した自動利得制御（Auto-gain-controll）回路はオペアンプのフィードバックを利用し, 信号の振幅を一定にしている. リミッ
タ回路は信号を所望の電圧範囲に制限するために使用する. 低雑音増幅器とスイッチ付きオ
ペアンプは FM 送受信システム用に設計したものである. 低雑音増幅器は受信器側で使用され, 増幅器として一般的であるソース接地回路ではなく, インバータを使用することにより, 入力換算ノイズの低下を狙った回路である. スイッチ付きオペアンプは, オペアンプのスタートアップ回路にスイッチを付加し, 外部からのスイッチ信号を ON,OFF することにより, スタートアップ回路の動作を切替える. それによりオペアンプ全体の回路動作を停止させることができ, 消費電力の削減を行なった. 可変利得増幅器（VGA）は制御電圧により利得を変化させることを可能にした増幅器である.

2-3
228

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

CAROM と可変論理回路の TEG
東海大学大学院工学研究科

仙北 智晴, リキットキットワオラクル ナッチャー,
福原 雅朗

東海大学電子情報学部

吉田 正廣

概要：我々の研究室では，ハミング距離検索機能を有する CAROM（Content Addressable ROM）と，ニューロン MOS トランジスタを用いた可変論理回路を提案し，それらの動作特性と設計条件を明らかにすると共に，その応用に関する研究を行っている［ 1 ］．
本チップでは，5 ワード 8 ビットのハミング距離検索機能を有する CAROM と，2 入力及び3 入力可変論理回路の試作を行った．ハミング距離検索機能を有する CAROM では，照合回路にプリチャージ方式を用いることで，従来のものよりも低消費電力動作を実現している．また，可変論理回路は，p 型ニューロン MOS トランジスタと n 型ニューロン MOS ト
ランジスタを相補的に組み合わせたニューロン MOS インバータによって構成されている．
なお，これらの可変論理回路で実現できる論理機能は，AND，OR，NAND，NOR，一致，不一致である．本チップ試作は，提案
回路の電気的特性を評価することを目的としている．現在，試作チップの測定及び評価を行っているところである．

参考文献：［ 1 ］ 仙北，福原，吉田，“2 段ニューロン MOS インバータからなる多入力可変論理回路の提案”，電子情報通信学会論文誌（C） Vol.J89-C No.3 pp.124-125 2006 年 3 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva トランジ
スタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：TEG（特性評価回路など）

0.35μmCMOS トランジスタ特性測定実験用チップ
立命館大学理工学部

藤野 毅

概要：理工学部 2 回生にトランジスタおよびＣＭＯＳ回路特性の基礎を理解してもらうた
めの学生実験測定ＴＥＧを作製した．搭載したＴＥＧは以下の 4 種類である．（ 1 ）拡散抵抗の特性測定（Ｎ拡散 5 種，Ｐ拡散 1 種）（ 2 ）トランジスタの単体特性測定（ＮＭＯＳ
8 種，ＰＭＯＳ2 種）（ 3 ）インバータのＤＣ特性測定（4 種）（ 4 ）ＮＡＮＤ回路のディジ
タル論理特性（1 種）（ 5 ）ファンアウトを変化させたとき遅延回路の特性測定（4 種）全
4 回の実験であり，うち 2 回ではＴＥＧを電圧発生/電流測定器，ファンクションジェネレータおよびオシロスコープを用いて本設計のＴＥＧを測定し，残りの 2 回ではＳＰＩＣＥ
シミュレータを用いてシミュレーションを行う．実験とシミュレーション結果を比較してレポートをまとめることにより，ＣＭＯＳ回路の基本原理を理解する．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未

チップ種別：TEG（特性評価回路など）

インバータによる 4 相リング発振器
名古屋工業大学工学部

米谷 昭彦

概要：RF 受信器などの局部発振器の一候補としてリング発振器がある. リング発振器は小型である, インダクタを必要としない, 発振周波数の可変範囲が広いなどのいくつかの利点を持っているが, LC 発振器に比べて位相雑音が大きいといった問題点を持っている. リン
グ発振器の実現方法として, インバータを用いるものと差動増幅器を用いるものがあるが,差動増幅器を用いると位相雑音が大きくなってしまうといった問題点があった. しかし, ダ
イレクトコンバージョン方式の RF 受信器などでは局部発振器に直交信号出力が求められ,従来はその要求を満たすために差動増幅器を用いざるを得なかった. 今回はインバータにより直交信号をそのまま出力するリング発振器を試作し, それを VCO として用いるための制御回路も組み込んだ. また, リング発振器の位相ノイズの問題に対処するためには PLL の高帯域化が必要となるが, そのための低ジッタの位相比較器も組み込んでいる. さらに, 受信器のミキサも試作回路に組み込んで, リング発振器の受信器局部発振器への応用に対する評価を行うことができるようにした. 現在
は試作 IC を評価するための準備を進めている段階であり, これから評価および解析を行っていく予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC トランジスタ数：100 以上，
1,000 未満試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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第
２
章
チ
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作
報
告

平成17年度第8回ロームCMOS 0.35μm試作（ RO35058 ）配線間 EMI 測定チップ
東京大学 VDEC

佐々木 昌浩

東京大学工学系研究科

池田 誠, 浅田 邦博

概要：プロセスの微細化とともに回路の動作周波数は高くなり, 配線中では高速な電流の変化が起こる. それによって以前には無視することができた, 配線のインダクタンス効果によって発生する電磁波が信号の信頼性に悪影響を与えている. また, 近年のプロセス技術では同じクロック信号源を用いてグローバル同期信号を高速伝送することは難しくなってきている. そのため, ローカルモジュールを高速クロックで駆動させて, その間のデータ伝送
を非同期的に行う方式（GALS：Globally Asynchronous Locally Synchronous）が有望視されている. GALS に適合する伝送方式として, 低 EMI である 3 相式伝送方式［ 1 ］と2 相式伝送方式の配線 EMI 特性を on-chip で測定するためチップを試作した. 各伝送配線の近くにコイルを距離を変えながら置いて, コイルに誘導される起電力を測ることで電磁場の強さの違いを測定できるようにした.

参考文献：［ 1 ］NanLi,Makoto Ikeda,Kunihiro Asada,"Analysis of Low Noise Three-Phase Aysnchronous Data Transmission",Proc of ESSCIRC,2005

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 未満 試作ラン：ローム
CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

TOF 法に向けた磁気検波型センサ TEG
東京大学工学系研究科
東京大学 VDEC

橋本 紘和池田 誠, 浅田 邦博

概要：三次元距離計測手法の一つである光伝搬（Time-of－Flight,TOF）法に向けて, 磁界を用いて検波を行なうセンサの TEG を試作した. 本試作ではセンサ回路ではなく素子単体を作成した. 磁界下でのキャリヤはローレンツ力を受けて曲がることを利用し, 受光によって発生したキャリヤを振り分ける. 磁気検波では磁界は検波を行なう二信号のうちの一つであり, チップ内部で生成・制御できるようにする必要がある. このため, メタル層を用いたコイルを各センサ上に配置した. 今回の TEG では, 一般的な磁気センサであるホール
素子に加えて, MAGFET と呼ばれる磁気センサやラテラルバイポーラなども作成した. コ

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第
２
章
チ
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試
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報
告

イルに関しても三種類の大きさを実装し, これによってコイル単体の抵抗や様々な種類の磁気センサの DC/AC 磁界特性を測定することが出来る.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：イメージセンサ/スマートセ

ンサ

Mixed-Signal メディアン値探索回路
東京大学大学院工学系研究科

山崎 英男

概要：メディアンフィルタは, 画像のスパイクノイズ除去等に用いられており, 画像処理の分野では非常に重要な処理の一つである. しかし, メディアン値探索の演算コストが高いため, ソフトウェアで実装すると遅延時間が増大する. また, 専用のデジタル回路で実装すると規模が大きくなってしまう. そのため, Mixed -Signal の回路で小規模かつ高速なメディアンフィルタが開発されてきた. ［ 1 ］ この回路はバイナリサーチのアルゴリズムを採用
し, その中で必要となる多数決の機能を Mixed-Signal の回路で構成しているが, 精度の面で問題があった. そこで, 我々の研究室では差動対を構成することにより高精度のメディア
ンフィルタを開発した. また, フローティングゲート MOS 技術を用いた低消費電力のタイプも開発した. 本チップでは, これまでに開発してきたメディアン値探索回路の性能比較を行うため, TEG として 40 入力のメディアンフィルタを 4 種類設計した.

参考文献：［ 1 ］ B. L. Lee and C.-W. Jen, “Bit-sliced median filter design based on majority gate,” IEE Proceedings-G,
vol. 139, pp. 63-71, Feb. 1992.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35μ m 4.9mm 角

チップ種

チップ間ワイヤレス電源伝送回路とインダクタ測定用 TEG
東京大学生産技術研究所

鬼塚 浩平, 石田 将也

東京大学国際・産学共同研究センター

桜井 貴康

概要：SiP におけるチップ間の電源伝送をワイヤレス化することにより，アセンブリーコス
トの削減，自由度の増加，パッケージ内のチップをユーザが組み替えるアプリケーションの可能性も期待される．これに向け，オンチップの平板メタル間容量結合を用いるタイプの回路の試作した．送信回路はリングオシレータ，ディファレンシャルバッファのみを用いた簡潔な構成とし，受電用整流ダイオードには 3 個の PMOS を組み合わせることにより基板電圧が変化してしきい値が変動することを防ぐ構成の MOS ダイオードを用いた．
700um 角の送受信回路で mW オーダの伝送電力が見積もられた．また将来インダクタを作成・測定するため，プローブ校正用 TEG を設計した．パッドサイズは 100μ m×100μ m，
パッド間ピッチは 150μm．各パッドの開放，短絡の組み合わせを複数作成し，プローブ校
正可能な構成とした．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ

種別：通信（RF 回路，ATM など）

広ダイナミックレンジシリコン網膜の試作
広島大学大学院先端物質科学研究科

畑野 昌洋, 亀田 成司, 岩田 穆

概要：物体認識のための前処理であるコントラスト強調が可能な広ダイナミックレンジシ
リコン網膜を設計した. 画素回路は光センサ回路, 抵抗回路網, デジタル制御回路で構成される. 光センサにはＡＰＳを用い, 出力された画像情報を抵抗回路網により平滑化する. デジタル制御回路で平滑化画像から輝度レベルマップを形成する. このマップを基に光センサの露光時間を画素毎に変更することで, 各光センサの動作域を最適なレンジへ広範囲に調節できる. 輝度レベルマップは平滑化画像を基にしているので, 画素出力は空間的に輝度値の変化が緩やかな画像は抑制され, 変化が大きな画像は強調される. すなわちコントラスト強調が実行される. シミュレーションにより, 4 桁の光強度への対応及びコントラスト強調処理が可能であることを確認した. 本試作では, 構成要素である画素毎露光時間調整可能な光センサ回路を 1 次元 40 画素で開発した. 画素サイズ 26.6um×599.85um, フォトダイオー
ドサイズ 16.3um×16.3um である.

参考文献：［ 1 ］S. Kameda and T. Yagi, ``An analog VLSI chip emulating sustained and transient response channels of
the vertebrate retina’’, IEEE trans. Neural Networks, vol.14, no.5, pp.1405-1412, 2003.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

チップ種別：イメージセンサ/スマートセンサ

近接物体画像センサ
金沢大学工学部

集積回路工学研究室

馬村 哲郎, 中江 智, 秋田 純一, 北川 章夫

概要：顕微鏡の中で身近なものに光学顕微鏡が挙げられるが,装置が大掛かりであり,また精密光学系を必要とするためにシステムコストが問題となる場面が多い. また，光学系による画像取得では，近接にある物体画像を取得することには不向きである．本 LSI は,物体との距離情報を反映する静電容量に基づく,光学系を必要としない，近接物体画像を取得することを目的としている. 70×70 の画素数を持っている. 各画素には発振器を搭載し, 発振器の周波数が, センサ電極と物体間の距離により変動することで, 画像取得を可能としている. 前回の試作で生じた問題点を解消し, 確実に動作することを目指した. 現在は測定途中の段階である.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：

チップ種別：その他

試作ラン：ローム CMOS

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231

第
２
章
チ
ッ
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試
作
報
告

近接物体画像センサ用 TEG
金沢大学工学部

集積回路工学研究室

馬村 哲郎, 中江 智, 秋田 純一, 北川 章夫

概要：顕微鏡の中で身近なものに光学顕微鏡が挙げられるが,装置が大掛かりであり,また精密光学系を必要とするためにシステムコストが問題となる場面が多い. また，光学系による画像取得では，近接にある物体画像を取得することには不向きである．本 LSI は,物体との距離情報を反映する静電容量に基づく,光学系を必要としない，近接物体画像を取得することを目的としている. 70×70 の画素数を持っている. 各画素には発振器を搭載し, 発振器の周波数が, センサ電極と物体間の距離により変動することで, 画像取得を可能としている. 前回の試作で生じた問題点を解消し, 確実に動作することを目指した. 現在は測定途中の段階である.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：
チップ種別：TEG（特性評価回路など）

弱反転領域動作アナログの試作
長崎総合科学大学新技術創成研究所

清山 浩司

長崎総合科学大学大学院工学研究科

金 奉基

長崎総合科学大学工学部

田中 義人

概要：CMOS プロセスの微細化が進む中，CMOS アナログ回路においては，弱反転
MOS 回路を用いた低電圧・低消費電力化に関する研究・開発が行なわれている. ポータブ
ル機器に使用される LSI は，様々な使用環境が想定されるため，広い温度範囲や電源電圧の変動のもとで，安定に動作する電源回路が必要となる. 本試作では，弱反転領域で動作する回路に対して電圧・電流を供給する基準電圧源回路の低電圧・低消費電力化を目標とした，弱反転 MOS 回路で構成するバンドギャップリファレンス（BGR），A/D 変換器と増幅器を試作した. BGR は，温度補償素子に弱反転 MOS ダイオードを用いることにより，最小動作電圧を 1V 低減できた. また，BGR を構成する全ての回路を弱反転 MOS 回路で構成することにより，消費電力を 3μW まで低減出来た. 本研究で提案した BGR を用いることにより，弱反転 MOS 回路で構成するア

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232

第
２
章
チ
ッ
プ
試
作
報
告

ナログ回路に安定した電圧および電流の供給が可能となる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
ンジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トラ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）CMOS デシメーションフィルタの試作
横浜国立大学工学部

吉川 信行, 道江 寛之

概要：SFQ/CMOS ハイブリッド ΣΔAD コンバータは, SFQΣΔ モジュレータの高速性, 高感度性のため, 高いオーバーサンプリング周波数が可能となり, 高速, 高分解能の AD コン
バータを実現できる. 一方, SFQΣΔ モジュレータからの高速な信号をフィルタリングする
ためには高性能のデシメーションフィルタが必要となる. そのため, 本研究では SFQΣΔ モ
ジュレータの後段に接続するための CMOS デシメーションフィルタの試作を行った.
SFQ ΣΔ モジュレータからの 20GHz の信号は, まずデマルチプレクサにより低速のパラレ
ル信号に変更され, CMOS 回路においてパラレルアルゴリズムによりフィルタリングが行われる. これにより, バンド幅 10MHzSNR14bit の AD コンバータが実現できる. 本チップ
ではダウンサンプリング係数 1024 のデシメーションフィルタを試作した.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity
Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
2.4mm 角チップ種別：メモリ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

CMOS デシメーションフィルタの試作
横浜国立大学工学部好明
横浜国立大学工学部

吉川 信行
道江 寛之

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］. 本メモリシステムは 4.2K での動作を仮定しており, メモリーセルには 3 トランジスタ DRAM セルを採用している. そのため, 不揮発, 非破壊のメモリ動作が可能である. また, 高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる. 本チップでは, SFQ/CMOS ハイ
ブリッドメモリの実現において重要な回路要素である, 高速測定用ハイブリッドアンプの試作を行った. 高速ハイブリッドアンプは, CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち, 20mV の微小入力を 1V オーダに遅延時間 40ps で増幅可能である. これを SFQ 回路で構成された測定回路と組み合わせることでハイブリッドアン
プの遅延時間が測定可能である.

参考文献：［ 1 ］ H. Michie, M. kidono, N. Yoshikawa, “Design of a CMOS Decimation Filter for Josephson/CMOS Hybrid AD Converters,” Extended Abstract of 10th International Superconductivity Conference, 5-9 September 2005, Noordwijkerhout, The Netherlands, P-B07.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva
2.4mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：演算回路（乗算器，除算器など）

動的再構成 AES 暗号処理ハードウェア
東北大学大学院工学研究科

Warih Kurniawan

東北大学未来科学技術共同研究センター
概要：本研究の主な結果を以下に示す

宮本 直人①ブロック暗号処理：Advanced Encryption

Standard（AES）の最終選考に残った 5 つのアルゴリズム Rijndael, Serpent, RC6,
Twofish, MARS をリアルタイムに切り替え可能なブロック暗号処理に特化した動的再構
成ハードウェアを開発した②専用マルチグレイン・パイプライン・アーキテクチャ：ブ

ロック暗号化をターゲットとした効率のよいマルチグレイン・パイプライン・アーキテクチ ャを 開発 した③ リア ルタ イ ム・ ハー ドウ ェ ア再 構成 ：従 前の フ ァイ ング レイ ン

FPGA に対して 7 桁以上高速にハードウェア再構成を可能とした④性能：提案する動的再構成ハードウェアは, ソフトウェアに比べて圧倒的に高速であり, ファイングレイン
FPGA に対しても幾つかのケースで高速化した⑤ハードウェア資源の効率的利用：提案

する動的再構成ハードウェアは, 時間共有技術とリソース共有技術により, ASIC に比べて面積比 1/10 を実現した

参考文献：Advanced Encryption Standard. At http://www.nist.gov/aes
設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，

2-3Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva233

上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

トランジスタ数：100,000 以

チップ種別：アナログ/デジタル信号処理プロセッサ

動的再構成 FPGA（フレキシブルプロセッサ 3）
東北大学大学院工学研究科

チ
ッ
プ
試
作
報
告

KHAN ASHFAQUZZAMAN

東北大学未来科学技術共同研究センター

宮本 直人

概要：フレキシブルプロセッサ 3（FP3）は出力選択型のロジック・エレメントとプログラ
マブル配線アーキテクチャ（nearest neighbor 型）によってできている動的リコンフィ
ギャラブル LSI である. FP3 は 4 つのコンフィギャレーション・メモリ・プレーン（コンテキスト）をもっており, 各コンテキストで 24x24 のロジックエレメントと 4x24 の I/O ブ
ロック（IOB）を利用できる. コンテクスト間の時間的な通信はシフトレジスタ型の配線アーキテクチャ（TCM:Temporal Communication Module）によって実現されている. シ
フトレジスタ型 TCM を用いることにより, 1 クロック以内の高速なコンテクストスイッチ
ングを可能にした. FP3 はリコンフィギャラブル LSI における時分割の効果に関する研究に使う目的で作られた.

参考文献：Khan, Miyamoto, Ohkawa, Amir,Kita, Kotani, and Ohmi, "An Approach to Realize Time-Sharing of Flip-Flops
in Time-Multiplexed FPGAs," pp.351-354, Field Programmable Technology （2004）.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva
号処理プロセッサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

第２章

チップ種別：アナログ/デジタル信1 次電流モード連続時間型 ΔΣ 変調器
上智大学理工学部

宮本 尚幸, 小林 章二, 和保 孝夫

概要：高速化と高分解能化に有利な連続時間型 Δ∑変調器の検討が進んでいる. 今回は一層の低電圧化および低消費電力化を目的として, 電流モードの 1 次連続時間型 ΔΣ 変調器を設計した. 電流モードの Δ∑変調器は以前に試作している［ 1 ］が, 電圧モードに比べて良好な分解能が得られていなかった. 今回は, 回路構成の検討や素子値の最適化を図ることにより, 電圧モードとほぼ同等の分解能が得られ, 消費電力は 2 分の 1 程度に抑えることができる回路を設計した. シミュレーション結果では, 入力帯域幅 1MHz, サンプリング周波数
400MHz のとき, SNR が 63.5dB, 消費電力が 3.51 mW という性能が得られている. チッ
プには Δ∑変調器の構成要素として, 電流モード積分器, 電流モード比較器も個別に搭載した.

参考文献： ［ 1 ］ 酒詰, 池浦, 和保, 「2 ビット電流モード連続時間型 Δ ∑変調器」平成17 年度

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC ，Cadence 社 Diva
2.4mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電圧高精度アナログ信号処理ブロック
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平, 八木 大介

和田 和千

概要：低電源電圧で高精度アナログ信号処理を実現するために有用となる回路ブロックを二つ，実現している．（ 1 ）電源電圧 0.8V において，約 1uA から 1mA の大きさの入力電流の包絡線を出力する回路を製作している．端子間のしきい電圧が 0V の等価ダイオード回路を用いることで低電圧下での動作を可能にしている．シラビックコンパンディングフィ
ルタの構成で使用する予定であり，使用する前に回路ブロックとしての機能や特性など動作の確認をするために試作している．（ 2 ）利得が可変で適切に制御される積分器を利用した ΔΣ アナログ・ディジタル変換回路（ΔΣ ADC）の有効性を確認するための試作である．可変利得積分器による ΔΣ ADC と，利得を一定とした積分器で構成した従来のΔΣ ADC を集積化している．可変利得積分器では，積分器内の演算増幅回路の出力段の
MOSFET が非線形領域で動作することがないように利得を適切に制御することにより，出力の歪を低減している．

2-3
234

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電圧動作可能な平衡型スイッチトキャパシタ複素フィルタ
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

吉田 武史

和田 和千

概要：電源電圧±0.75V で動作可能な平衡型スイッチトキャパシタ双一次積分器を構成
し，1 次の複素フィルタを試作している．寄生素子に不感な既存の平衡型スイッチトキャパ
シタ双一次積分器を低電圧化するために，反転回路と電位設定回路を使用して，全てのス
イッチの一方の端子が常に低電位に接続されるように改良した．スイッチトオペアンプ技術を使用する場合に比べ，歪や消費電力の増加を抑えられることが期待できる．今回の試作では動作の確認を目的とし，計算機シミュレーションではクロック周波数 250kHz，電位設定のための参照電圧-0.7V で動作することを確認している．この積分器を用いて今後，
高精度複素フィルタを実現するために，設計で必要となる参考データを得る試作である．

参考文献：［ 1 ］ 吉田武史，和田和千，石川雅之，田所嘉昭，“平衡型低電圧スイッチト
キャパシタ双一次積分回路の一構成“，電子回路研究会資料，ECT-06-41，2006 年 3 月．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

ログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナ

粗粒度再構成可能ハードウェア
早稲田大学情報生産システム研究科

木村 晋二, 阿久津 日出美, 土井 伸洋

概要：近年, 8bit や 16 bit のデータ演算を基本とする粗粒度再構成可能ハードウェアの研究開発が盛んに行われている．その理由は，粗粒度は FPGA のような細粒度に比べて構成に必要な情報量が少なく，構成時間を削減する可能性があると同時に，同じ機能を実現する
時に遅延，面積，消費電力を削減できるためあるためである．これまで粗粒度再構成可能
ハードウェアでは整数演算のみを考慮してきたが，連続した加減算を高速化できる加減算のチェイニングの考慮はなかった．また，ソフトウェアアルゴリズムのプロトタイピング
における高速実行などの用途では浮動小数点演算も欠かせないが，その実現も考慮しなかった．そこで本試作では，これらの機能を導入した粗粒度の再構成可能ハードウェアア
ーキテクチャを設計し, 実現性および性能評価を行った. 本チップは 4 X 3 の 16 bit の演算器の二次元配列と, それらを制御するメモリおよびデータ用のメモリからなる. 約 48000 ゲートで, 最高で 100ＨＭｚで動作する.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラ

チップ種別：演算回路（乗算器，除算器など）

TMR ロジック回路技術を用い構成した連想メモリと FPGA のベアチップ試
作
東北大学電気通信研究所

庄子 耕平, 渡邊 康広, 望月 明, 羽生 貴弘

概要：集積回路の高性能化が進む一方, 演算器－メモリ間のモジュール配線に起因するデー
タ転送ボトルネックが性能向上の大きな阻害要因となっている. この問題を解決する 1 つの手法として, 演算器とメモリを一体化するロジックインメモリ技術がある. 本研究グループ
では強磁性体メモリ（MRAM ）の記憶素子として用いられるトンネル磁気抵抗効果（TMR）素子を記憶素子として用い, ロジックインメモリ技術に基き不揮発性記憶機能と演算機能をコンパクトに一体化した TMR ロジックを提案してきた. 今回の試作ではTMR ロジックの応用例として連想メモリ（CAM）および FPGA を試作し, その動作確認を行うことが目的である.TMR ロジックの構造は, CMOS 回路網の上部に TMR 層,
TMR の配線層を積み上げた構造であり, 試作チップは TMR ロジックの CMOS 回路網部分（ベアチップ）のみである. 今後, TMR 素子の研究グループにより TMR 層及び TMR の配線層を形成し, TMR ロジックの動作確認をする予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：ニューテクノロジ

松原 渉, 前澤 宏一, 水谷 孝

概要：アナログ-デジタル変換器（ADC） は実世界と進展著しい VLSI の世界を結ぶ重要なデバイスである. 中でも, ΔΣ 方式は, 高分解能の A/D 変換が可能なことから広く使われている. しかし, 信号帯域に対して十分高い周波数で動作させる必要があるため, これまで,
その応用は比較的低い周波数に限られていた. これに対して, 我々は, 高速性, 高分解能性の点で大きなポテンシャルを持ちながら, 未だその能力が生かされていない周波数変調方式

ΔΣADC に着目した. 周波数変調方式の ΔΣADC はフィードバックループがないため, 高速化に適している. しかし, これまで, 高い線形性と広い変調幅を持つ電圧制御発振器（VCO ）の実現が難しいという問題点があり, その特徴を生かすことができなかった.
我々は, これらの問題に対し, ダウンコンバージョンによる FM 中間信号生成法を提案した. 本試作では前回試作の結果を踏まえて, 上記 VCO と高速の比較器により ΔΣ 変調器のGHz 領域での動作を目指したものである.

参考文献：W. Matsubara, M. Sakou, K. Maezawa, T. Mizutani
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
トランジスタ数：10 以上，100 未満
バータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

235

第
２
章

周波数変調 ΔΣ 変調器の高速動作確認
名古屋大学工学研究科

2-3

チップ種別：アナログ（PLL, A-D/DC-DC コン

チ
ッ
プ
試
作
報
告

低電圧レベルシフト型シリーズレギュレータの試作
早稲田大学大学院情報生産システム研究科

吉原 務, 木村 史法, 岡村 怜王奈

概要：LSI の微細化に伴う低電圧化の進行による電源電圧方向の動作マージンの減少により，わずかな電源電圧の変動でも機器や LSI の誤動作に直結する問題が顕在化してきており，LSI を安定的に動作させるための従来の方策である，デジタル回路と DC-DC コンバー
タを最短距離で結ぶ，コンデンサなどの対策部品をふんだんに搭載して問題を抑え込むといった対応策も限界に来ている．よって，さらなる微細化と高速化を両立させるのが難し
くなってきており，この問題を解決するための有力な手法がオンチップ電源である．本研
究の目的は，低電圧な外部電圧からでも高精度な電源電圧をチップ内に供給することにある．チップ外からチップ内に入るまでに起こる IR ドロップを回避するためにオンチップ電源を検討し，さらに回路面積，コスト面の優位性からスイッチングレギュレータではなくシリーズレギュレータに焦点を当てた．具体的には直接フィードバック型と Local Level
Shift 型（電力効率 86%）の 2 タイプを作成し，外部電圧依存性を比較し後者の優位性を確認した．

参考文献：［ 1 ］ F. Morishita et al., “A 312-MHz 16-Mb random-cycle embedded DRAM macro with a power-down dataretention mode for mobile applications,” IEEE J. Solid-State Circuits,vol. 40, No.1, pp. 204-212,Jan.2005.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
2.4mm 角トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

イメージセンサ設計用 TEG
東北大学大学院工学研究科

淨法寺 佑

概要：イメージセンサについて, 各種性能を計測するための TEG を設計した. TEG の内容としては, CMOS イメージセンサとしてセンサアレイおよび単体フォトダイオードを複数種類配置し, 基礎的な特性や駆動方法を学べるようにした. またフォトダイオードのサイズ
やレイアウト上の位置関係を変えて各々3～10 種類程度配置した. 加えて, アナログ回路の設計技術を学ぶためにチョッパ型のコンパレータや基礎的な増幅回路, スイッチトキャパシ
タ回路などを設計し, かつ様々な回路パラメータを複数設定して配置した. クロックフィー
ドスルーや, 配線（メタル）等のレイアウトがアナログ回路動作にどの程度影響を与えるかをシミュレーションしたうえで設計した. チップ到着後, 実際に測定し満足する結果が得られた.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva

2-3
236

第
２
章
チ
ッ
プ
試
作
報
告

CMOS 0.35μm 9.8mm 角

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム

第 3 章 VDEC 概要
3．1

組織概要

VDEC は平成 8 年度に発足した．当時は専任教官 5 名

VDEC は現在，専任教員 10 名，客員教授 1 名，事務と事務官 1 名という小さな組織であったが，平成 9 年度

員 2 名の定員を有しているが，他にも多くの援助を受けには専任教官 2 名と事務官 1 名が増員され，さらに，全ながら運営されている．事務は工学系研究科事務部との国の大学と連携を密にする目的で各大学から 2 年を単位合同化により直接の担当係を共同利用係とし，工学系研として 2 名の教官を派遣する「流動教官制度（平成 16

究科事務部全体の支援を受けている．教育・研究の分野

年度からは国立大学法人になったことに伴い客員研究員

では，学内の協力教員，学外の協力研究員，さらには全制度となる．）」がスタートした．また，産業界と協力を

国の拠点大学の教職員と学生を含む CAD ボランティア

行うため，客員教授が 1 名おかれている．

等多くの協力者の手によって支えられている．

年

度

派

遣

大

学

平成 9 ・ 10 年度

東北大学，横浜国立大学

平成 11 ・ 12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

3．2

人事報告
主

VDEC 人事査

島

専 門 職 員齊藤弘（平成 17 年 9 月まで）
岳

己（平成 17 年 7 月から）センター長・教授

浅博

共同利用係長小 貫教

藤 田 昌 宏共同利用係主任

杉田佳代子

協 力 教 員

柴

田

直

授

田
手

邦
啓

浩

客 員 教 授

川

一

助

教

授

池 田

誠

助

教

授

高 宮

真

講

師

高 木 一 義

高

助

手

鄭

（東京大学新領域創成科学研究科教授）

助

手

小 松

助

手

佐々木 昌 浩

（東京大学新領域創成科学研究科助教授）

助

手

畠 中 理 英（平成 18 年 3 月まで）

三

助

手

吉 澤 真 吾（平成 18 年 4 月から）（東京大学工学系研究科電気工学専攻助教授）

若聡（東京大学新領域創成科学研究科教授）

藤

木

信

島
田

一
実

吉

郎

3-1
237

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

ない．ベンチャー企業，アカデミアの生み出す新技術で東京大学 VDEC 客員教授就任のご挨拶

すが，事業化の出口に問題があります．つまり既存の

東芝マイクロエレクトロニクス
（株）
常務取締役

IDM が SoC 事業をほぼ寡占し，おまけに技術プラット

兼務：東京大学 VDEC 客員教授

フォームが IDM の夫々に分散する為，初期市場の規模

元（株）先端 SoC 基盤技術開発（ASPLA）代表取締役社長

兼

技術 IP の創造と再利用において問題を抱えています．

CEO

川手

が小さく評価を受ける機会も少ない事です．上記の様に

啓一

一つの解は，国内 IDM が技術開発，事業展開する為2005 年 4 月に就任いたしました，宜しくお願いいたしのプラットフォームを共有する事です．その上に 1 社だ

ます．ご挨拶に代えて VDEC への期待を述べさせていけで抱え込む必要の無い共通技術をカーブアウトさせ業ただきます．まずは状況認識ですが，日本は今後少子高界として育成活用し，同技術の枯渇を防止する．アカデ

238

齢化が進み併せて若者の製造業離れが続き，労働注入量

ミア，ベンチャー企業の提供する新技術は，評価を受け

第3章が減少します．これを克服してシステム LSI（SoC）産る機会が増え，大きな潜在市場を得て事業化を促進出来業の発展を継続するには，一人当たりの付加価値生成のます．結果として国内 IDM 各社の競争力強化，アカデ

増強，つまりイノベーションを創造する力と生み出されミアの産業界への直接寄与，SoC 業界の活性化につなが

Ｖ
Ｄ
Ｅ
Ｃ
概
要

た知的財産（IP）を再利用する仕組みを強化する必要がると考えます．

あります．

（株）ASPLA（先端 SoC 基盤技術開発）は，大手

3-2

現在の日本の SoC 産業において産業に直接寄与する技

IDM5 社（ルネサステクノロジ，NECEL，松下電器，

術 IP の所在を見ると，多くは大手 IDM（垂直統合型デ

富士通，東芝）の参加を得て 90n 世代，300mm 口径プ

バイスメーカ）に偏在しますが，厳しいコスト競争の中ロセスを共同開発し，（株）STARC（半導体理工学研究で人員削減が余儀無くされ，技術維持の為のクリテカルセンター）と共同で同プロセス用の設計環境（STAR-

マスを割り込み，陳腐化，枯渇化する懸念があります．

CAD21）を開発し，シャトルサービスを加えて，SoC

次に技術開発コンソシアムが生み出す成果ですが，IDM

技術プラットフォーム（AS ☆ PLA）を構築しました．

が持ち帰り事業化する事を前提にしている為，コンソシ

クライアント向けサービスは 2003 年 10 月より先行さ

アム自体が内容を更新し，サービスを持続する体制にはせ，ARM7，SH4，MeP コアの一発完動と 14 便で 120IP

以上の Si 検証と言う成果をえました．2004 年 5 月からの役割のひとつと思います．最先端プロセス，事業に直

一般向けサービスを開始し，Si 検証された IP，SoC は，結できる場を得て，産業界の出口を意識した研究・開発

ASPLA クライアントの 4 社 4 工場での量産が可能です．

の環境が揃いました．産学連携体制で先行する東アジア（勿論，引き受け各社のビジネス判断が入ります）の国々を，VDEC のリーダシップでキャッチアップしたアカデミアの活力を産業界に結びつけるのが VDEC

新任のご挨拶
高宮真

く，宜しくご指導のほど，お願いいたします．

立により，LSI 設計に関する研究環境が格段に良くなったということです．VDEC から，充実した設計用ソフト
ウエア群と最先端の LSI 試作サービスが全国の大学へ安2005 年 6 月 1 日付けで VDEC の助教授として着任させ価に提供されており，企業から来た私から見ても企業並ていただきました．これまでは，大学院卒業後，5 年間，

みの充実した研究環境にあると言えます．まさに，「成NEC のシステムデバイス研究所にて高速デジタル LSI

果を出せない言い訳はできない」状態にあると感じていの回路設計に従事しておりました．NEC では，単に新ます．

しい回路について研究成果を学会発表するだけでなく，それをスーパーコンピュータ向けのマイクロプロセッサ

VDEC では，主にロームの 0.35 μ m CMOS のチップに搭載し，製品出荷までこぎ着けることができたのが貴試作のとりまとめを担当させていただいております．全

重な経験です．

国の VDEC 利用者の皆様が快適に設計・試作できるよう，お手伝いさせていただきたいと考えております．ど

着任後，分かったことは，10 年前に比べ，VDEC 設高木一義2005 年 4 月より 2 年間，名古屋大学大学院情報科学研
究科から，客員研究員として VDEC の活動に参加させて頂いております，高木一義と申します．

うぞよろしくお願い申し上げます．

等の構成要素を研究対象としてきましたが，より大規模なシステムレベルの設計にも興味を持っております．
VDEC での業務としては，主に講習会開催等を担当させて頂きます．また，近年利用可能になってきた新し論理設計と CAD，アルゴリズムに関する研究に携いプロセスや CAD ツールを用いた設計技術の開拓にもわってきており，ディジタル LSI の設計と試作に関して関わっていきたいと考えております．よろしくお願いいVDEC にお世話になってきました．これまでは演算回路

たします．

吉澤

キテクチャの研究開発に従事し，VDEC のチップ試作や真吾

2006 年 4 月より，北海道大学大学院情報科学研究科か

CAD 利用を通じて，LSI 設計に携わって参りました．

ら派遣教員として赴任いたしました吉澤です．同大学修

今後も，新規分野のシステム LSI 研究開発に挑戦してい士及び博士課程の頃から，STARC（半導体理工学研究

きたいと思っております．VDEC の一員として，研究・239センター）の共同研究を通じて，音声処理・音声認識用

教育活動に貢献できるように努力していく所存ですので

LSI，無線通信用 LSI など，ディジタル回路 VLSI アー

よろしくお願い致します．

第3
章

退任のご挨拶
畠中理英

平成 16 年 4 月より 2 年間，主に CAD 講習会の運営を中心に VDEC の活動をお手伝いさせていただきました．

様々な方にご支援いただき，また，ご迷惑をおかけしな
がらも，なんとか 2 年の任期を終えることが出来ました．
これからは協力研究員という形で VDEC の活動に協力させていただく所存でございますので，今後もよろしくお願いいたします．

3-2

Ｖ
Ｄ
Ｅ
Ｃ
概
要

平成 17 年度大規模集積システム設計教育研究センター運営委員会委員名簿
氏
浅

田

名
邦

所
博

属

大規模集積システム設計教育研究センター長

メールアドレス
asada@silicon.u-tokyo.ac.jp

平 尾 公 彦工学系研究科長

dean@t.u-tokyo.ac.jp

柴

田

直

大学院新領域創成科学研究科 教授

shibata@ee.t.u-tokyo.ac.jp

坂

井

一

大学院情報理工学系研究科 教授

sakai@i.u-tokyo.ac.jp
okabe@okabe.rcast.u-tokyo.ac.jp

修

岡

部

洋

一

情報基盤センター長 教授

荒

川

康

彦

先端科学技術研究センター 教授

arakawa@iis.u-tokyo.ac.jp

一大学院新領域創成科学研究科 教授

takagi@ee.t.u-tokyo.ac.jp

実

大学院新領域創成科学研究科 助教授

fuji@k.u-tokyo.ac.jp

宏大規模集積システム設計教育研究センター 教授

fujita@ee.t.u-tokyo.ac.jp

高

木

藤

島

信

藤

田

昌

池

田

誠

大規模集積システム設計教育研究センター 助教授

ikeda@silicon.u-tokyo.ac.jp

高

宮

真

大規模集積システム設計教育研究センター 助教授mtaka@iis.u-tokyo.ac.jp

総長補佐 地震研究所 教授

koketsu@eri.u-tokyo.ac.jp（オブザーバー）
纐

3-2
240

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

纈

一

起

平成 17 年度大規模集積システム設計教育研究センター全国運営協議会委員
氏

名

所

属

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

南

谷

崇

東京大学先端科学技術研究センター情報物理システム

柴

田

直

東京大学大学院新領域創成科学研究科基盤情報学専攻

一

東京大学大学院新領域創成科学研究科基盤情報学専攻

一

北海道大学大学院情報科学研究科

TEL 03（5841）6671 FAX03（5841）8911

asada@silicon.u-tokyo.ac.jp
教授

TEL03（5841）6673 FAX03（5841）6724

fujita@ee.t.u-tokyo.ac.jp
教授

TEL03（5452）5160 FAX03（5452）5161

nanya@hal.rcast.u-tokyo.ac.jp
教授

TEL04（7136）3851 FAX04（7136）3852
高木信

shibata@ee.t.u-tokyo.ac.jp
教授

TEL03（5841）7467
宮永喜

takagi@ee.t.u-tokyo.ac.jp
教授

TEL011（706）6489 FAX011（706）7121
大

見

忠

弘

東北大学未来科学技術共同研究センター

miya@ist.hokudai.ac.jp

客員教授

TEL022（795）3952 FAX022（795）3961
國

枝

博

昭

ohmi@fff.niche.tohoku.ac.jp

東京工業大学大学院理工学研究科集積システム専攻

教授

TEL03（5734）2574 FAX03-5734-2574
柳

澤

政

生

早稲田大学理工学術院

kunieda@vlsi.ss.titech.ac.jp

教授

TEL03（5286）3392 FAX03（3204）4875
松

田

吉

雄

金沢大学大学院自然科学研究科

yanagi@yanagi.comm.waseda.ac.jp

教授

TEL076（234）4861 FAX076（234）4870
高

木

直

史

matsuda@t.kanazawa-u.ac.jp

名古屋大学大学院情報科学研究科情報システム学専攻

教授

TEL052（789）3312 FAX052（789）3798

ntakagi@is.nagoya-u.ac.jp

小野寺

秀

俊

京都大学大学院情報学研究科通信情報システム専攻

教授

谷

口

研

二

大阪大学大学院工学研究科電気電子情報工学専攻

岩

田

穆

広島大学大学院先端物質科学研究科半導体集積科学専攻

安

浦

人

九州大学大学院システム情報科学研究院情報工学部門

紀立命館大学理工学部電子情報デザイン科

明東京理科大学理工学部電気電子情報工学科

TEL075（753）5314 FAX075（753）5343

onodera@kuee.kyoto-u.ac.jp
教授

TEL06（6879）7791 FAX06（6879）7792

taniguti@eie.eng.osaka-u.ac.jp
教授

TEL082（424）7856 FAX082（424）7856
寛

iwa@dsl.hiroshima-u.ac.jp

TEL092（583）7620 FAX092（583）1338
山

内寛

yasuura@c.csce.kyushu-u.ac.jp

教授

TEL077（561）2867 FAX077（561）2663
兵庫

yamauchi@se.ritsumei.ac.jp
教授

TEL04（7124）1501 内 3756 FAX04（7122）5171
黒

田

忠

広

慶応義塾大学理工学部電子工学科

本

雅

彦

神戸大学工学部情報知能工学科

a.hyogo@ieee.org
3-2

教授

TEL045（566）1534 FAX045（566）1534
吉教授

kuroda@elec.keio.ac.jp

教授

TEL078（803）6214 FAX078（803）6214

yosimoto@cs.kobe-u.ac.jp（オブザーバー）
纐

纈

一

起

東京大学総長補佐

地震研究所

TEL03（5841）5782

教授
koketsu@eri.u-tokyo.ac.jp

241

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

3．3

決算報告

1．運営費交付金
経

費

金

額

物

件

費

272,924,430

人

件

費

69,961,525

2．平成 17 年度科学研究費補助金
研究代表者
小

松

藤

田

飯

塚

研

究

題

目

種

類

金

額（千円）

聡

集積回路の大域配線上のデータ伝送に着目した効率的アー
キテクチャとその設計支援技術

若手研究（B）

2,000

昌

宏

VLSI 搭載電子機器設計への形式的手法の適用による設計生産性並びに設計再利用性向上技術に関する研究

特別研究員奨励費

800

哲

也

半導体集積回路のトランジスタレベルの回路最適化技術に関する研究特別研究員奨励費

900

3．平成 17 年度産学連携等経費
研究代表者

研

究

題

目

種

浅

田

邦

博

高機能化システムディスプレイの要素回路技術に関する研究

浅

田

邦

博

類

金

額（千円）

共同研究

3,150

スタンダードセルフローにおけるトランジスタレベル最適化

共同研究

1,000

共同研究

8,000

藤

田

昌

宏

形式的検証ツールの評価方法の研究

藤

田

昌

宏

システムレベル仕様・設計検証技術に関する研究

共同研究

7,800

共同研究

16,150浅田邦

博

SoC 設計プラットホーム・マクロの研究

浅

田

邦

博

SOI デバイスおよび回路に関する特性評価

共同研究

550

藤

田

昌

宏

リコンフィギュラブルコントローラ開発技術とその実装の産学協同による早期実現

共同研究

8,000

池

田

誠

高信頼・高性能ディジタル集積回路実現に向けた基盤技術開発

受託研究

2,000

受託研究

10,000浅田邦

博

先端集積回路の評価・解析技術高度化の研究

浅

田

邦

博

一過性的オンチップ雑音観測と回路動作モデリング

受託研究

800

高

宮

真

超低消費電力の無線通信を実現するオールモスト・デジタル
無線に関する研究

受託研究

24,4404．平成 17 年度奨学寄附金

パシフィック・デザイン㈱，（財）電気･電子情報学術振興財団，丸文㈱，㈱東芝，日産自動車㈱，㈱富士通研

受入件数： 8 件
3-3
242

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

受入額 16,100,000 円

以下の企業・個人から寄附を頂きました．

究所，㈱半導体理工学研究センター

第4章
4．1

研究報告

研究室構成員（平成 17 年度）

浅田・池田研究室構成

小 島 慶 久 博士 2 年（休学中）

浅 田 邦 博 教授高

池 田

松 本 剛 史 博士 1 年

誠 助教授

尚 華 博士 2 年

佐々木 昌 浩 助手

佐々木 俊 介 修士 2 年（現在 東芝）

鄭

助手

松 井

健 修士 2 年（現在 キャノン）

鈴 木 真 一 技官

西 原

佑 修士 1 年

Mohamed Abbas ABDELRADY 博士 3 年

渡 邊 翔 太 修士 1 年

吉 田 浩 章 博士 2 年

安 藤 大 介 学部 4 年（現在 藤田研 修士 1 年）

飯 塚 哲 也 博士 2 年

石 川 悠 司 学部 4 年（現在 藤田研 修士 1 年）

Ulkuhan Ekinciel 博士 2 年（現在 休学中）

高

谷内出 悠 介 博士 1 年

後 藤 真 毅 学部 4 年（現在 近山研 修士 1 年）

若飛 学部 4 年

三 瓶 真 弘 修士 2 年（現在 休学中）
新 宅 宏 彰 修士 2 年（現在 三菱電機）

高宮研究室

田 島 貴 明 修士 2 年（現在 NTT 東日本）

高 宮

真 助教授

ディア キン フイ 修士 2 年（現在 NEC エレクトロニクス）
村 田 泰 亮 修士 2 年（現在 三菱電機）

柴田・三田研究室構成員

山 内 裕 史 修士 2 年（現在 農林中金）

柴 田

山 本 一 統 修士 2 年（現在 ソニー）

三 田 吉 郎 助教授

金

村 井

允

石 井

修士 2 年

李健 修士 1 年

直 教授
徹 助手
伯 全 中国政府派遣留学生（江蘇大学教授）

風 間 大 輔 修士 1 年

ベンジャミン・カイヤー 日本学術振興会博士研究員（生溶 成 修士 1 年

産技術研究所 LIMMS 藤田博之研究室）

橋 本 紘 和 修士 1 年
門 馬 太 平 修士 1 年

伊 藤 潔 人 博士 2 年

梁

志 成 修士 1 年

鈴 木 康 文 博士 2 年

Lino Superficial 研究生（帰国）山 崎 英 男 博士 2 年

Caner BASCI

早 川

研究生（現在 浅田研究室 修士課程）

仁 博士 1 年

井 上 拓 郎 学部 4 年

トゥロン トゥウ ブゥイ 博士 1 年

栗 原 健一郎 学部 4 年（現在 浅田研究室 修士課程）

亀 谷

曽我部

川 原 邦 男 修士 2 年（現在 NTT データ）

金拓 学部 4 年（現在 浅田研究室 修士課程）
雄 鉉 学部 4 年（現在 浅田研究室 修士課程）

暁 修士 2 年（現在 ソニー）

久保田 雅 則 修士 2 年（現在柴田・三田研

博士

1 年）

4-1

藤田研究室

高 田

藤 田 昌 宏 教授

高 山 伸 一 修士 2 年

小 松

トンプラシットベンジャマース 修士 2 年（現在

聡 助手

謙 修士 2 年（現在 ルネサス テクノロジ）

Thanyapat Sakunkonchak 日本学術振興会

外国人特

別研究員
外国人招へい研究員（長期）（2005 年 8 月〜 2006 年 2 月）

ハオ ジア

修士 2 年（現在柴田・三田研1 年）
オゥグ オストルク 修士 2 年（10 月入学）
シーサムラーヌ サックダー 修士 1 年

Ratna Krishnamoorthy 教務補佐員

鹿 野 博 嗣 修士 1 年

劉高 橋 徳 浩 修士 1 年

宇 博士 2 年

ソフトバ

ンク）

瀬 戸 謙 修 産学官連携研究員

Subash Shankar 日本学術振興会

243

博士

第
4
章
研
究
報
告

布

洋 平 修士 1 年

熊 谷

黄世 燕 修士 1 年

七 条 真 人 修士 1 年（新領域）

松 山 知 弘 修士 1 年

上 原 貴 志 修士 1 年（新領域）

森 川 重 毅 修士 1 年

Sanjeewa Dissanayake 修士 1 年（工学系）

森 屋 大 輔 修士 1 年

星 井 拓 也 学部 4 年（現在高木研修士課程）

トラム ステファン チョンロン 研究生

松 原

金 森

毅 学部 4 年（現在柴田・三田研修士

寛 修士 1 年（新領域）

寛 学部 4 年（現在高木研修士課程）

石 川 寛 人 学部 4 年（現在佐藤（文）研（基盤情報専攻）修士課程）

1 年）
グエン タン リム 学部 4 年（現在柴田・三田研

修士
藤島研究室

1 年）
仁 木 祐 介 学部 4 年（現在柴田・三田研

修士

藤 島

実 助教授

北 澤 清 子 助手

1 年）
原 田 智 之 学部 4 年（現在 田中研 修士 1 年）

山 本

廣 瀬 健一郎 学部 4 年（現在

ライ・チー・ホン

坂井・五島研修士

柴田・三田研修士

渡 辺 宏 樹 修士 2 年（現在 ㈱東芝）

福 田 智 洋 学部 4 年
文 静 学部 4 年（現在

谷 本 英 之 修士 2 年（現在 日本技術貿易㈱）金 子 暁 彦 修士 2 年（現在 ㈱東芝）

1 年）
馬博士 2 年

アーメット・オンチュ 博士 1 年

1 年）
藤 田 和 英 学部 4 年（現在

憲 博士 3 年（現在 ソニー㈱）柴田・三田研

1 年）
アントン バーケル 学部研究生

修士

王

寧 一 修士 2 年（現在 日本電気㈱）本 良 瑞 樹 修士 1 年
小 林 直 樹 修士 1 年
石 橋 浩 二 修士 1 年

4-1
244

第
4
章
研
究
報
告

高木研究室構成

ワサンタマーラー・バダラワ 修士 1 年

高 木 信 一 教授

オ ウ ・ ト ウ 学部 4 年（現在 大学院藤島研究室）

菅 原

聡 助手

後 藤 陽 介 学部 4 年（現在 大学院藤島研究室）

西 川 昌 志 修士 2 年（工学系）

新 山 太 郎 学部 4 年（現在 大学院高宮研究室）

4．2

研究概要

浅田・池田研究室
Asada and Ikeda Laboratory（http://www.mos.t.u-tokyo.ac.jp）

スマートイメージセンサの研究
浅田邦博，池田 誠，谷内出悠介，金 允 ，Smart Image Sensors
K. Asada, M. Ikeda, Y. Yachide, YK. Kim, H. Hashimoto橋本紘和
スリットによる回折量の波長依存性を利用して波長We have developed a wavelength identification sen-を同定するセンサを CMOS プロセスにて試作した．

sor with metal slit without post-process. The metal slit

微細化されたメタル層を利用し LSI 上のメタル層にシis informed by metal layer in a LSI. The diffraction

ングルスリットを形成，その回折量を取得することにquantum is measured, which conforms the wavelength

よって回折の波長依存性の確認し，10%以内の精度でrelativity by diffraction. We achieve to identify the opti-の波長同定の可能性を示した．また，イメージセンサ

cal wavelength in 10% error. And also we have meas-の感度特性が微細化により受ける影響のモデル化のた

ured the sensitivity characteristics of image sensor fab-

め，汎用の CMOS プロセスで試作したイメージセン

ricated by standard CMOS process technology for the

サの感度特性の測定を行った．さらに，受光部上で磁purpose of the modeling the sensitivity characteristics

界により光電流を効率的に検波するための MAGFETof image sensor with improved process. Furthermore

をさまざまなサイズにて試作し，磁界による変化の測

we have fabricated the MAGFET of the various sizes in

定を行った．高速検波によって光伝搬法における高精

order to detect a photo-current effectively. A photo cur-

度距離計測を実現できると期待される．

rent is directly correlated by a magnetic field on thephoto receiver. It will realize to acquire the range datahigh-accuracy based on time-of-flight.

高性能 3 次元計測システム
浅田邦博，池田誠，谷内出悠介，新宅宏彰，

山本一統，門馬太平

High-Performance 3-D Range Finding System
K. Asada, M. Ikeda, Y. Yachide, H. Shintaku
K. Yamamoto, T. Monma

高速に三次元計測を行うため三次元計測システムを

We have been developing 3-D measurement system

構築した．高速に輝度を検出可能なスマートイメージ

for high-speed acquisition of 3-D data. We have alreadyを使用することで，センサレベルでの高速な三次元情

achieved high-speed 3-D data acquisition using smart

報の取得を実現し，高解像度化に伴い増加するデータ

image sensors. It is, however, difficult for general PC to

処理や複数視点三次元情報取得システムための並列的

obtain 3-D data in terms of the realization of the high-制御などの観点からシステムレベルでの実現をめざし

resolution sensor and parallel control of multiple-view-ている．ここでは，センサの一連の制御や取得した

point 3-D measurement system. We have developed the

データの転送，三次元演算，三次元描画を兼ね備えた

3-D engine that has the function of data transfer, 3-D cal-

三次元エンジンの実現を行った．三次元演算をハード

culation and 3-D rendering in system level. The 3-D cal-

ウェアにより実装，描画のためのグラフィックエンジンを

culation is complicated in general, the engine realizes to

作成することによって，三次元情報の取得，演算，描画を

acquire 3-D data in video rate by the implementation for

ビデオレートにて実現した．一方で，ランダムパターン投

the hardware. We have also proposed a new 3-D meas-

射光を用いた新しい 3 次元計測手法を提案した．性能

urement method using a random patterned light projec-に関わるパターンウインドウサイズを周波数解析により

tion. The pattern window size is determined by the fre-

決定し，高精度な距離情報取得に成功した．

quency analysis for a high-accuracy 3-D measurement.

4-2
245

第
4
章
研
究
報
告

構造的アプローチに基づく最小トランジスタ回路合成手法
浅田邦博，吉田浩章，金 雄鉉

A Structural Approach for Transistor Circuit
Synthesis
K. Asada, H. Yoshida, UG. Kim

トランジスタレベル最適化は特にタイミングや消費Transistor-level optimization is known as a powerful

電力の最適化に応用される場合が多いが，面積の削減

technique to improve the circuit area as well as the per-に対しても大きな可能性を持つことが知られている．

formance beyond gate-level optimization. An early work

面積最小化は論理合成における最も古典的な問題の一

provided an exact multi-level logic minimization algo-

つであり，初期の研究においては厳密論理合成アルゴ

rithm, however, the algorithm is inefficient and applies

リズムが提案されている．しかしこの手法は単段単出

only to a single-output single-stage static CMOS circuit.

力回路のみを対象としており，また非常に効率が悪い．

We proposed an algorithm which synthesizes an arbi-

本研究では，回路構造の探索を構造的変形に限定する

trary static CMOS circuits targeting the reduction of

ことによって，多段多出力最小スタティック CMOS

transistor counts. To make the problem tractable, the

回路を現実的な時間内で求める手法を提案した．スタ

solution space is restricted to the circuits which can be

ンダードセルによる実現を想定した例題回路に対する

obtained by structural transformations. Experimental

計算機実験では，実用的な時間で最小回路を生成でき

results on a benchmark suite targeting standard cellることを示した．また，統計的タイミング解析においimplementations demonstrated the feasibility and effec-て最終的な精度を決定する要素の一つである二分布間

tiveness of the proposed approach. In statistical timing

演算に関して，高次モーメントが精度に与える影響の

analysis, operations on two distributions are one of the

考察を行った．

key factors. We studied the impact of higher-ordermoments of distributions on the accuracy of the operations.

セルレイアウトの歩留まり最適化のためのタイミング制

セルレイアウトの歩留まり最適化のためのタイミング制

約下におけるデコンパクション手法

約下におけるデコンパクション手法

浅田邦博，池田 誠，飯塚哲也

4-2
246

第
4
章
研
究
報
告

K. Asada, M. Ikeda, T. Iizuka

歩留まり最適化のためのセルレイアウトのデコンパ

We proposed a yield optimization method for stan-

クション手法を提案した．歩留まりを考慮した論理合

dard-cells under timing constraints. Yield-aware logic

成やフィジカル合成などにおいては歩留まりを最適化

synthesis and physical optimization require yield-

したセルライブラリが必要不可欠であり，提案手法でenhanced standard cells and the proposed method auto-

は元々のセルレイアウトをデコンパクションすること

matically creates yield-enhanced cell layouts by de-com-

でレイアウトの歩留まりを自動的に最適化する．本手pacting the original cell layout. We developed a new

法では，与えられたタイミング制約の下でセルレイア

accurate linear delay model which approximates the dif-

ウトのデコンパクションを行う．タイミング制約の記

ference from the original delay and used this model to

述には，与えられる元々のレイアウトの遅延時間から

formulate the timing constraints in the Linearの，デコンパクションによる遅延の増分を近似計算すProgramming. Experimental results showed that theるモデルを提案し，それを用いる．実験結果から遅延

proposed method can pick up the yield variants of a cell時間の近似が十分な精度を実現していることが示さ

layout from the trade off curve of cell delay versus criti-

れ，またセルの性能と歩留まりのトレードオフカーブ

cal area and is used to create the yield-enhanced cellが得られることが示された．このようなトレードオフ

library which is essential to realize yield-aware VLSI

カーブから必要な性能のレイアウトを選び出し，歩留design flows.

まりを最適化したライブラリとして追加しておくこと
で，歩留まりを考慮した最適化手法に必要不可欠なラ
イブラリの構築を行うことができる．

光強度分布逆変換による光学近接効果補正
浅田邦博，池田 誠，飯塚哲也，栗原健一郎

Optical Proximity Correction by Inverse Conversionof Light Intensity Profile
K. Asada, M. Ikeda, T. Iizuka, K. Kurihara

LSI の微細化に伴い光学近接効果が顕著に現れるよ

Optical Proximity Effect (OPE) is significantly impor-

うになり，目的の形状をウェハ上により忠実に再現すtant in the VLSI lithography systems and the designed

るために光学近接効果補正が行われている．さらに近patterns can not be drawn as they are without Optical

年では設計段階から光学近接効果補正を考慮しておく

Proximity Correction (OPC). Moreover, due to the

ことが必要となってきている．本研究では当研究室でrecent nano-scale technology, these OPE have to be

提案された網羅的セルレイアウト生成手法に適用する

considered not only during mask preparation, but also指標としての光学近接効果補正の構成を目標に，マス

during circuit layout. We proposed an OPC system

クを通して得られるウェハ上での光学近接効果を考慮

using inverse conversion of the light intensity profile in

した光強度分布を得る光学シミュレーションを構成

the lithography system. Experimental results showed

し，さらに逆の過程を行うことで目標とするウェハ上that the proposed method can correct the original pat-での光強度分布からマスクの形状を得ることで光学近terns considering the OPE.

接効果補正を構成した．提案手法を用いてインコヒー
レントな光源という条件下で実験を行った結果，ウェ
ハ上で得られる光学近接効果を考慮した光強度分布が目的の形状に近づくことを確認した．

Substrate Noise Reduction using di/dt Detector

基板ノイズ低減手法
浅田邦博，池田 誠，モハメドアバス，風間大輔

K. Asada, M. Ikeda, A. Mohamed, D. Kazama

ここでは LSI の電源線に流れる電流変化によって生We proposed a feed-forward active substrate noise

じる磁界から di/dt に比例した信号を検出し，その逆

canceling technique using a power supply di/dt detec-

相の信号を基板に注入することで帰還制御の無い基板

tor. We pursue the optimization of the noise canceller.

ノイズ低減回路を提案し，ノイズ削減効果向上のため

We have also developed an on-chip noise sensing cir-の最適化を行っている．非周期性の波形観測用オン

cuit, which detects single non-periodic signal within a

チップセンサーの提案も行った．このセンサーは再構

time window, using detector array. The sensing circuit

成可能な分圧回路を用いることで，電源電圧の 2 倍以

employs a programmable voltage divider to detect peak

上のピーク波形の検出が可能であると同時に，測定時

signal more than 2VDD. The detector is synthesizable

間範囲，電圧範囲を設計段階で合成することが可能で，

so that designers can adjust the measurement timing

幅広い用途に適用可能である．

window and voltage dynamic range.

EMI ノイズ解析および低減
浅田邦博，池田誠，佐々木昌浩，山内裕史，溶成，梁 志成EMI noise analysis and EMI noise reduction
K. Asada, M. Ikeda, M. Sasaki, H. Yamauchi, YS. Cho,

4-2

Z. Liang
247

プロセス技術の微細化に伴い，以前には無視するこ

Because of the minimization of process technology,とができたインダクタンス効果により発生する電磁場

the electoromagetic interference which is occurred

が，信号の遅延，信号の信頼性に悪影響を及ぼし，

between transmission line in VLIS become prevailing

VLSI 性能を左右する重大な問題となった．また，以problem, so it gives a bad impact to the signal delay and

前には相対的に小さかった配線遅延も VLSI の性能に

reliance. In these days process, it is difficult to drive

大きく影響するようになり，近年のプロセス技術では

the VLSI circuits by the same clock generator. So I

同じクロック信号源を用いてグローバル同期信号を高devise a 3phase-transmission-protocol interface circuits

速伝送することは難しくなってきている．それで，同

which is generous to EMI and can be adaptive to GALS

第
4
章
研
究
報
告

期信号を含んだデータ符号化を行うことで GALS シス

system by encoding the signal and clock together. We

テムにも適合し，低 EMI が期待される 3 相式伝送方

also have studied a tamper resistivity analysis, and com-式のインターフェイスを構成し，その配線間 EMI 測

pared several bus architectures.

定のための準備を行った．また，電磁放出を利用した
暗号解読性に関しての検討を行い，幾つかのデータ伝送方式の破りやすさに関する検討を行った．

高精度・低電圧動作温度センサの研究
浅田邦博，池田 誠，佐々木昌浩，井上拓郎

Accurate Temperature Sensors for Low Supply
Voltage
K. Asada, M. Ikeda, M. Sasaki, T. Inoue

本研究では，高精度・多点観測を目的として，低電We have developed accurate temperature sensors for

圧動作可能な温度センサを開発した．ONSemi. 1.2um

multi-point measurements. Highly linear temperature

及び Hitachi 0.18um を用いた高い線形性を示す温度セ

sensors, which consist of 3-transistor temperature sen-

ンサを，3-トランジスタ方式温度センサ，エラーアン

sor, error amplifier, and PMOS active loads, have been

プ及び PMOS アクティブ負荷を用いて実現し，また，

designed using ONSemi. 1.2um and Hitachi 0.18um

従来方式では実現が困難であった低電圧動作可能なセ

process. Next, we have proposed a quite accurate 4-

ンサを 4-トランジスタ型温度センサを提案することにtransistor temperature sensor, which enables low sup-より，ASPLA 90nm プロセス，電源電圧 1V 以下におply voltage operation. The sensor is featured with high-いて，高精度（予測エラー：-1.0 〜 0.8 ℃），小面積，

ly linear （predicted temperature error: -1.0 〜 0.8 ℃）,

低消費電力（25uW）である回路を実現した．本温度

small area, and low power consumption （25uW）,

センサは，曲線キャリブレーションやダイナミックオ

using ASPLA 90nm process under 1V power supply

フセットキャンセル手法を用いずに，単純な 2 点間

voltage, and tested successfully. Two-point calibration

キャリブレーションにより極めて線形な特性を実現しscheme is utilized instead of curvature correction orている．

dynamic offset cancellation.

DCVSL 回路を用いた非パイプライン型低雑音 CPU の設計
浅田邦博，池田誠，鄭若，鈴木真一，三瓶真弘，ディア キン フィ，石井 健，曽我部拓Low noise non-pipeline microprocessor design using
DCVSL Cell Library
K.Asada, M.Ikeda, R.Zheng, S. Suzuki, M. Sambe,
K.H.Dia, K. Ishii, T. Sogabe

4-2
248

第
4
章
研
究
報
告

本研究では,非パイプライン型低雑音マイクロプロ

An non-pipeline microprocessor was designed with

セッサを自己同期の DCVSL 回路で設計した．従来の

self-timed DCVSL（Differential Cascoded Voltage

DCVSL 回路の速度を向上するため,プリチャージ信号

Switch Logic） circuits. To enhance the speed perform-の負荷を減らす手法（footless DCVSL）を考案した．

ance and to reduce the load capacitance of the

CMOS SOI プロセスでの試作結果,従来の DCVSL 回路

precharge signals for the DCVSL circuits, footlessより 1.12 倍の速度改善がわかった．さらに,マイクロDCVSL with self-timed precharge scheme is proposed.

プロセッサの動作信頼性を改善するため,クロックド

The proposed footless DCVSL achieves 1.12 times

ライバを提案した．それにより終了信号を検出してメ

speed improvement over the conventional DCVSL cir-

モリへの書き込み,次のクロックの作成ができるよう

cuit if implemented in CMOS SOI technology. We alsoになった．さらにエラーが起きたときには再度計算さ

proposed a

せることもできる．回路のプリチャージ時間,電源電

microprocessor to enhance the reliability of the proces-圧,閾値電圧などのパラメータの変化に対応して誤動

sor. After detecting completion signal, clock driver gen-作状態から回復するため,高信頼性を実現できること

erates the memory write enable signals and then theが期待される．

next clock. Furthermore, even if an error occurs, theClock Driver

for the non-pipeline

circuit will recalculate and it also improves the reliabili-

ty. The "Clock Driver" adopts operation according to
the variations such like precharge time, supply voltage,
and threshold voltage, and controls self-recovery fromfault status.

System on Glass Panels

ガラス基板上のシステム構築
浅田邦博，池田 誠，田島貴明

K.Asada, M.Ikeda, T.Tajima

ガラス基板上の TFT 製造技術の向上に伴い，液晶

We have been studying embedded systems onto LCD

パネル上へのシステムの搭載に向けた研究が進行して

panels. We studied systems on LCD glass panels forいる．ここではガラス基板の電子ペーパ等としての利such applications like electrical papers. We studied

用を念頭において，容量性結合・誘導性結合によるガ

capacitive coupling and inductive coupling for contact-

ラス基板への非接触データ伝送について検討を行い，less communication systems between terminals and

受信側の素子の大きさ，伝送距離，最適データレート

LCD panels. We estimated the optimized data transmis-の見積もりを行った．さらに，その見積もりに基づいsion rate against the transmission distance, and elementてプリント基板上に作成したコイルを用いたデータ伝

size assuming TFT circuit. We have measured data

送を行い，伝送速度に関して実測結果を用いてモデル

transmission rate with 2 coils using PCBs and correctedの補正を行った．この結果を基にした，伝送距離，伝the models. We have optimized the systems according

送システムの面積と伝送・データ圧縮方式に関してのto the data transmission distance, areas required for the

最適化の検討を行った．

data transmission, and data compression rate.

SoC のテスト手法
浅田邦博，鄭若 ，池田A Testing method For SoC
誠，村田泰亮K. Asada, M. Ikeda, R.Zheng, T. Murata

SoC テスト性の向上を図るためのプラットフォーム

We carried out a research on a SoC platform for built-構築の研究を行った．SoC 内に CPU，簡単なイン

in on-chip test environment. We have designed a test

タープリタ型プログラム環境，シリアル通信インター

chip with a CPU, a program environment based on

フェース，バウンダリスキャン用デコーダ回路をまと

TinyBASIC, a serial interface using 90nm process. We

めたチップを 90nm プロセスで設計・試作し，LSI ロ

have verified the operation using LSI tester and PCB

ジックテスタと検証ボード両方で測定し，正常動作を

board. Further developments of CPU and iPAD struc-

確認した．検証ボードでの測定は PC 上ターミナルを

ture will be performed to provide a more flexible meas-

開き，RS232C ポート経由してチップと通信し，

urement environment to designers.

TinyBASIC のプログラムを CPU に実行させ，DUTを測定することはできた．今後は，更なる CPU 構造
改良と仕様拡張を行い，より柔軟なオンチップ測定環
境に対応していきたい予定である．

4-2
249

第
4
章
研
究
報
告

藤田研究室Fujita Laboratory（http://www.cad.t.u-tokyo.ac.jp/）

設計の形式的検証に関する研究

1. Formal verification of designs

藤田昌宏，Subash Shankar，Masahiro FUJITA, Subash SHANKAR,

Thanyapat Sakunkonchak，松本剛史，西原 佑

Thanyapat SAKUNKONCHAK, Takeshi MATSUMOTO, Tasuku NISHIHARAVLSI 設計の大規模化に伴い，設計の検証に要する

As VLSI designs are becoming larger, verification of

時間は長期化しており，現在では全設計期間の大半をdesigns takes more time and it dominates the whole

占めるまでになっている．さらに，従来のシミュレー

design period. In order to verify the correctness of the

ションによる検証では，テストパターンの急激な増加

designs, a large number of simulation patterns is neces-

が問題になっている．このため，テストパターンを必

sary, which becomes a serious problem in verification

要とせず，数学的な手法によって正しさを証明する形

based on simulation. Therefore, formal verification is

式的検証の重要性が高まっている．本研究では，実設

required to be applied since it can prove the correct-

計に適用可能な十分に効率的な形式的手法の開発を目

ness of designs mathematically without test patterns. In的としている．はじめに，システムレベル設計におけ

this research, our goal is developing formal verification

る同期検証と等価性検証を紹介する．同期検証では，

methods that are efficient enough to apply practical

同期に関するステートメントのみを残す抽象化を行う

designs. First, synchronization verification and equiva-

ことによって，デッドロックの有無などを高速に検証

lence checking for system-level designs are introduced.

する手法を提案した．等価性検証では，記述間の差異

In the synchronization verification method, the abstrac-とその周辺のみを検証範囲とするような効率的な検証

tion that avoids irrelevant statements to synchroniza-を提案した．また，あらかじめ定義された規則に基づ

tion is performed to improve the efficiency, and solve

いて，既に証明された等価性から新たな等価性を導き，

the synchronization problems such that deadlocks are

ボトムアップに全体の等価性を証明する手法について

solved as integer linear programming. In the equiva-

も研究を行った．RTL 設計に対するプロパティ検証

lence checking method, we proposed the efficient verifi-についても研究を行った．ここでは，現在の技術ではcation method utilizing textual differences between the

検証が困難である，長い反例のみによって設計誤りのgiven descriptions, where only differences and the relat-

存在が確認できるようなプロパティの検証を可能にす

ed portions are formally checked. Also, we studied onる手法を提案した．提案手法では，プロパティ分割を

equivalence checking in a buttom-up way. Here, a set of

導入することにより，検証を効率化している．なお，

equivalent statements, functions, or behaviors are

ここで述べた提案手法のそれぞれについて，計算機実

detected for the defined rules with the equivalences

験を通してその有用性が示すことができた．

already proved. Also, we studied on property checking
for RTL designs. We proposed the method that can verify the properties observable only by long counter-exam-

4-2

ples that cannot be found by existing techniques. In themethod, a property decomposition method is intro-

250

第
4
章
研
究
報
告

duced, which enables to reduce the total verification
time. All verification methods described above havebeen evaluated by experiments, and we have obtained
the results what we expected. The results show the
improvement in efficiency and scalability compared to
the related previous works.

ソフトウェア・ハードウェア協調システム設計技術に関Computer Aided Design for Software / Hardwareする研究

Combined Systems

藤田昌宏，小松聡，瀬戸謙修，小島慶久，

高 尚華，渡邊翔太，石川悠司

Masahiro FUJITA, Satoshi KOMATSU, Kenshu SETO,
Yoshihisa KOJIMA, Shanghua GAO,
Shota WATANABE, Yuji ISHIKAWA

1 チップ上に製造可能なトランジスタ数の増大に伴

Since the number of transistors that can be manufac-

い，短期間に高品質・高機能なシステム LSI を設計す

tured on a single chip is increasing, the techniques that

るための設計支援技術が求められている．この目的を

can facilitate high-quality and advanced system LSIs in

実現するため，本研究室では以下で説明する研究を

short time are needed. For this objective, we are carry-

行っている．大規模なシステム LSI の設計期間を短縮

ing out the following researches. To reduce the design

するには，C 言語などの動作記述から，ハードウェア

time of large scale system LSIs, high-level synthesis

を自動合成する手法（高位合成）が有効である．特にtechniques that automatically generate hardware from

性能的ボトルネックとなりやすいループ処理からパイ

behavioral descriptions such as C are effective. In par-プラインを自動合成することで大幅な性能向上が可能

ticular, it is possible to gain considerable speedups byである．しかしながら現状の高位合成ツールでは，配synthesizing pipelines from loops which are typically

線遅延を考慮してパイプライン化していないため，レ

performance bottleneck. Existing high-level synthesis

イアウト後の性能が悪くなる可能性がある．そこで配tools, however, do not take interconnection delays into

列状に演算器が並べられたアーキテクチャを想定し，consideration, so it is likely that the performance of

パイプラインスケジューリングと配置を同時に行うこ

pipelines after layout is not satisfactory. To address thisとで，レイアウト後の性能を向上させる技術を開発し，problem, we proposed a technique that aims at improv-

実験により有効性を確認した．システム LSI の設計でing the performance after layout by performing pipeline

は，設計期間の短期化の為に既存設計（IP）を再利用

scheduling and placement at the same time and assum-

することが求められている．しかし，既存設計のイン

ing an architecture in which functional units are placed

ターフェイスが，用いようとしている設計のインター

in two dimensional arrays, and confirmed the effective-

フェイスに適合しない場合，その二者間に変換回路を

ness of the approach. For the efficient design of system

挿入しなければならない．この変換回路を設計する事

LSIs, the reuse of existing hardware designs (IPs) is

が手間となり，本来の設計期間の短期化を妨げている．

needed. When the interfaces of existing designs do not

そこで我々の研究室では，この変換回路を自動合成す

conform to the interfaces of new design, however, it isる手法を研究している．プロトコルのモデル化を工夫

necessary to insert transducers between them. Since

することにより，従来手法では扱えなかった複雑なプ

the design of the transducers is time-consuming, the

ロトコルも扱う事ができた．また，自動合成の為にはreduction of design time by design reuse is hindered.

インターフェイスの仕様をコンピュータが理解できる

Therefore, we are working on a method to automatical-形（形式的表現）で書き表さなくてはならないが，通ly synthesize the transducers. By inventing novel inter-

常，仕様は自然言語で書かれているため，形式的表現

face protocol modeling, we could successfully handleに変換する作業にも手間がかかる．この作業を省力化

complex interface protocols which existing techniques

する為に，インターフェイスの仕様の表現に特化した

failed to handle. To synthesize transducers automatical-

表現手法も提案した．短期間に柔軟で高性能なシステ

ly, it is necessary to represent the specification of inter-

ム LSI を設計するには，マルチプロセッサの使用が効

face protocols formally (in the form that computers can

果的であると期待されている．本研究室では SFC

understand). Normally, the specifications are described（Sequential Function Chart）と呼ばれる言語で記述

in natural languages, so it takes extra effort to translate

されたアプリケーションプログラムをマルチプロセッ

the informal specification to the formal representation.

サへ分割し，性能向上を図る手法を考案し，実機によTo save the effort, we proposed a specification descrip-

る評価によって効果を確認した．

tion method that is specialized to describe interface protocols. To design high-performance and flexible system
LSIs in short time, multiprocessors are expected to beeffective. To utilize multiprocessors, we proposed amethod to partition application programs written in SFC

4-2
251

第
4
章
研
究
報
告

(Sequential Function Chart) so that it can run on multiprocessors and confirmed the effectiveness of theapproach using an evaluation board.

高位設計記述に対するデバッグ支援技術に関する研究

4-2

Debug support techniques in high-level designs

藤田昌宏，松 剛史，佐々木俊介，安藤大介，Masahiro FUJITA, Takeshi MATSUMOTO, Shunsuke

高SASAKI, Daisuke Ando, Fei GAO飛VLSI 設計の大規模化・高機能化に伴い，検証で発As VLSI designs are larger and more complex,

見された設計誤りを修正する作業もより複雑になって

debugging design errors is also becoming a difficult

おり，設計者にとって理解が容易なデバッグ支援技術

task. Therefore, debug support techniques that are use-が不可欠となっている．本研究テーマでは，近年，広ful and understandable to designers are inevitable in

く行われるようになってきているシステムレベル設計

VLSI design. In this research topic, we developedを対象としたデバッグ支援技術の研究を行った．はじ

debug support techniques targeting system-level

めに，システムレベル設計記述言語である SpecC 言

designs, which are widely applied recently. First, we

語を対象としたプログラムチェッカの研究を紹介す

introduce a program checker for SpecC descriptions

る．この研究では，与えられた SpecC 記述の依存グ

which is widely used to describe system-level designs.

ラフを生成し，その依存グラフ上であらかじめ決めらThe checker checks several pre-defined properties for

れたバグの原因となる事項，例えば未初期化変数や不bugs that are frequently found in designs, for example,

正な同期設計，についてチェックを行い，バグの可能

uninitialized variables and incorrect synchronization.

性があるものを警告として設計者に示すものである．

This check is carried out by analyzing dependence

これらは，依存グラフをたどることで実現できるため，

graphs of SpecC, which realizes efficient bug detec-

高速なチェックが可能である．しかし，この手法ではtions. However, since the check does not interpret the

各ステートメントの解釈をしないため，誤った警告を

statements, it may generate false warnings. We also示す可能性がある．そこで，警告に該当するアサー

proposed the method to formally verify the generated

ション記述を記述中に付加し，真のバグであるかどう

warnings by existing model checkers, to confirm

かを形式的に検証する手法を提案した．ここでは，アwhether they are real bugs. In this method, the asser-

サーション記述を効率的に検証するため，依存解析に

tion description for each warning is inserted in the

よる記述の減少を行っている．また，動作記述とdesign. To improve the efficiency, we apply the reduc-

RTL 設計の等価性検証において，反例が得られた場

tion based on dependence. We also studied on a debug

合の等価でない原因を示すデバッグ支援手法を提案しsupport in equivalence checking between behavioral

た．この手法では，与えられた反例に対して，依存解and RTL designs. In the method, for a given counter-

析やランダムシミュレーションによる等価なステート

example, dependence analysis and random simulation

メントの検出を行うことによって，等価でない原因とare performed to identify the equivalent/inequivalent

なっている部分を狭い範囲で設計者に示すことができ

statements. Based on those results, the method reports

る．なお，ここで紹介したデバッグ支援手法は，実例

the inequivalent portions that include bugs, i.e. sources

題による実験を通して，有用性を確認している．

of inequivalence, with high probability. In addition, themethods introduced here are confirmed their effective-

252

第
4
章
研
究
報
告

ness through the experiments with practical design
examples.

UML を用いた上位設計手法に関する研究
藤田昌宏，小松 聡，松井 健

Specification and design of hardware systems with
UML and SpecC
Masahiro FUJITA, Satoshi KOMATSU, Ken MATSUI

組込み機器設計の複雑化に伴い，仕様の策定や設計

Recently a lot of time is spent on high-level design

領域の切り分けなど，上位設計に多くの設計期間が費(e.g. specifying and domain partitioning) with the grow-

やされるようになっている．UML（統一モデリングing complexity in embedded system design. It is widely言語）は，設計の可読性・再利用性を向上させ得る性

thought that Unified Modeling Language (UML) is use-

質を持つため，この種の問題を改善しうる手段として

ful to improve the problem because UML can improve

有望視されている．しかし UML はオブジェクト指向

readability and reusability. What has to be noticed is

技術を背景としてビジネスアプリケーション系ソフト

that UML is designed for business application software

ウェア開発のために作られたものであり，さらに，そdevelopment with Object Oriented techniques and to be

れを利用するための方法論とは独立している．した

independent of development process. Therefore weがって，UML がハードウェア・ソフトウェア双方をhave to evaluate whether it is also applicable for hard-

含む組込み機器の開発にも利用できるかどうか評価す

ware/software co-designs of embedded systems, andる必要があり，また実際の組込み機器設計に利用する

we should develop an effective methodology if it is

ためには適切な設計方法論を策定する必要がある．本applicable. In this research topic, we have discussed

研究ではこれらの点についてケーススタディに沿って

these points with case-studies in PCB designs and SoC

考察した．その結果，プリント基板レベルの設計とdesigns and have illustrated the following:

SoC レベルの設計について，以下の事柄を示すことが* Grounds that the methods of Object Oriented

できた．

Analysis (OOA) and Object Oriented Design (OOD)・オ ブ ジ ェ ク ト 指 向 技 術 の う ち 問 題 分 析 手 法with UML are basically applicable for embedded sys-

（Object Oriented Analysis: OOA）と分析モデルか

tem design

ら の 実 装 モ デ ル 導 出 手 法 （ Object Oriented
Design: OOD）は，UML と組み合わせて基本的に組込み機器設計に利用可能である，ということの* Descriptive method for representing results of analyses and designs* An OOA/OOD methodology using UML for HW/SW
co-design process of embedded systems and a set of

根拠・分析設計成果物の UML 記述法

guidelines for each step of the methodology

・UML を用いた組込み機器設計向けオブジェクト指
向分析設計フローと各設計段階における作業指針

デジタル/アナログ混載システムの設計支援技術に関す

Computer Aided Design for Digital-Analog Mixed

る研究

Systems

藤田 昌宏，小松 聡，劉宇

Masahiro FUJITA, Satoshi KOMATSU, Liu YU

システムレベル設計言語（SLDL）がシステムレベ

System level design language (SLDL) is an environ-

ル設計する環境である．現在では，SpecC など

ment to support system level designs. Recently, C/C++

C/C++ に基づく SLDL は唯一言語でハードウェアとbased SLDLs such as SpecC has been gaining greater

ソフトウェア同時に記述し，より高い効率でシステム

attentions because uniform languages for hardware andを設計できるので，業界からよく注目されている．ア

software description can make system level design

ナログ・デジタル混在システムは連続と離散ビヘイビ

more efficient. The behaviors of mixed-signal system

アで動作を記述するから，そのようなシステムを記述

are composed of discrete and continuous behaviors. Inできるため，現在デジタルだけ向ける SLDL はorder to describe continuous behavior, current SLDLs

Verilog-AMS と VHDL-AMS のように拡張しなければneed to be extended, just like HDLs, e.g. VHDL andなれない．この研究は，SLDL の一つ，SpecC 言語の

Verilog whose continuous extension are called VHDL-AMS 拡張について研究している．具体的には，連続ビ

AMS and Verilog-AMS. Our research concentrates on

ヘイビアの記述シンタックス，連続・ timed/untimed

the AMS extensions of one of the system level design

4-2
253

第
4
章
研
究
報
告

離散ビヘイビアの同期記述，シミュレーションカレル

language-SpecC. In the research, we proposed theの拡張手法を提案した．SpecC-AMS の設計環境に

description syntax of continuous behavior and the syn-

よって，従来 SpecC で記述できるデジタル回路・ソ

chronization between continuous and discrete behavior.

フトウェアアスペクトをアナログ回路まで拡張した．

We also proposed an instance to insert the synchroniza-

例題を用いた実験によって，SpecC-AMS を用い，

tion mechanism into SepcC original kernel. With

untimed アナログ・デジタル混在システムのシステム

SpecC-AMS language, users can expand their design toレベル設計手法は従来の timed 設計手法より速度上のthe entire analog, digital and software aspects. The eval-

メリットを示した．

uation example shows the speed advantage of untimed
system level design comparing with traditional timed
design.

6. Low power system design method

低電力システム設計技術に関する研究

Masahiro FUJITA, Satoshi KOMATSU

藤田昌宏，小松 聡
現在の VLSI システム設計において，消費電力は最Energy consumption is one of the most critical con-

も重大な設計制約のうちの 1 つである．加えて，straints in the current VLSI system designs. In addition,

VLSI システムのエラーに対する耐性もまた現在ある

fault tolerance of VLSI systems is also one of the most

いは将来の微細化された VLSI テクノロジーにおいて

important requirements in the current shrunk VLSI

重要な要素の一つである．本研究では，オンチップ

technologies. This study presents an impact of the low

データ伝送での，高信頼データ伝送方式に対する低消

power encoding on the fault tolerant data encoding

費電力符号の影響についての検討を行った．

methods in on-chip data transfer scheme. Experiments

SPEC2000 ベンチマークを利用した実験により，配線

using SPEC2000 benchmark programs show that the

間の結合容量を考慮した場合に，配線ピッチの最適化

proposed methods can optimize the bus wiring pitch

を行うことができることを示した．さらに，エンコー

considering coupling capacitance. Moreover, theダ/デコーダ回路でのオーバヘッドおよびバス信号のresults show that bus signal swing optimization can

振幅最適化を考慮した評価を行い，低消費電力符号化

increase the effectiveness of the encoding method.

と高信頼符号化を組み合わせることで，将来の VLSIシステムにおいて有効なデータ伝送方式を実現可能であることを示した．

高宮研究室
Takamiya Laboratory（http://icdesign.iis.u-tokyo.ac.jp/）

4-2
254

第
4
章
研
究
報
告

有機トランジスタを用いた大面積エレクトロニクス向け

Circuits Technologies for Large Area Electronicsの回路技術

with Organic FETs

高宮 真（桜井貴康教授，染谷隆夫助教授との共同研

Makoto Takamiya (Collaborative research with Prof.

究）

Takayasu Sakurai and Prof. Takao Someya)

10 cm 角から 10 m 角の大きな柔らかいシートの上

Large area electronics is a new frontier in electronicsに，インテリジェントな電子デバイスを分散して配置

where intelligent electronic devices are distributed on a

することにより，人間生活を快適にサポートする大面

flexible square, 10 cm to 10 m on a side, for the human

積エレクトロニクスという新しいアプリケーションにinterface and the comfortable daily life. Flexible and注目している．フレキシブルで低コストの有機トラン

low-cost organic FETs (OFETs) are suitable for large-ジスタは大面積エレクトロニクスに適しており，硬く

area electronics and have great potential as a supple-て高価なシリコン MOSFET を補完するデバイスとし

ment of solid and expensive silicon MOSFETs.

ても有望である．しかし，シリコン MOSFET と比べ

Compared with the silicon MOSFETs, however, theると，有機トランジスタは製造技術がまだ未熟である

operation speed of OFETs is slowU μ s ~ ms) and theため，動作速度がμ s 〜 ms と遅く，デバイスの寿命

device lifetime of OFETs is short (days ~ months),

も数日〜数ヶ月と短い．そこで，遅くて信頼度の低い

because fabrication technologies for OFETs are not yet

有機トランジスタの欠点を補う回路技術の開発を行っmature. We have developed circuits technologies toている．大面積エレクトロニクスの一例として，有機

help the slow and unreliable OFETs and demonstrated

トランジスタとプラスチックアクチュエータを集積化

a Braille sheet display where plastic actuators and

したフレキシブルな点字ディスプレイの開発を行っ

OFETs are integrated. A newly developed back-gated

た．点字ディスプレイを高速化するため，世界初の有OFETs SRAM and the circuits technology for the

機トランジスタで構成した SRAM を搭載した．さら

Braille sheet display to enhance speed, yield and life-に，高信頼の SRAM 動作を実現するために，バックtime were developed, which will be essential for future

ゲート付きの有機トランジスタのバックゲートバイア

large-area electronics made with OFETs.

スを調整することにより，SRAM のスタティックノ
イズマージンを拡大する回路技術を開発した．これらの回路技術は速度や信頼性が課題となる大面積エレク
トロニクスを実現する上で，キー技術になると考えている．

柴田・三田研究室
intelligent Semiconductor Microsystems Laboratory（iSML）（http://www.else.k.u-tokyo.ac.jp）

1. 右脳型ソフトコンピューティング VLSI: 連想プロセッサ・システム

Right-Brain-Computing

Integrated

Circuits:

Associative Processing Systems

柴田 直，トゥロン トゥウ ブゥイ，早川 仁，

T. Shibata, Trong Tu Bui, H. Hayakawa, K.Takata,

高田 謙，シーサムラーヌ・サックダー，鹿野博嗣，

Srisomrun Sakda, H. Shikano, Hwang Se-Yong,

黄 世燕，森川重毅

S. Morikawa

現在のコンピュータは四則演算の超高速処理に特化

Digital computers are dedicated machines for vary

したマシンであり，人間のように「ものを見て柔軟に

fast execution of numerical calculations. However, their

判断・理解し，即座に適切な行動をとる」といった情

performance is extremely poor in such tasks like see-

報処理は非常に不得手である．入力情報に対し，過去

ing, recognizing, and taking immediate actions, whichの膨大な記憶の中から最も近しい事例を瞬時に想起しare effortless tasks in our daily life. This research aims

これによって次の行動を決定する．こんなアーキテクat building intelligent VLSI systems based on the psy-

チャを持つコンピュータの基本ハードウェアを，シリchological model of a brain. In our system past experi-

コン超 LSI 技術で実現する研究を進めている．論理演

ence is stored as template vectors in non-volatile vast

算を得意とする現在のマイクロプロセッサに対し，直memories and the maximum-likelihood event to the感・連想・推論といった処理を得意とした LSI チップ

current event is recalled in real time by a fully parallelを設計・試作してシステムを構成する．単体で脳細胞

processing. The key ingredient of the system is a new

ニューロンと類似の機能を持つ高機能トランジスタ

functional device called "Neuron MOS Transistor"（ニューロン MOS，neuMOS）を導入，膨大な template(neuMOS or ν MOS) which mimics the action of a群の中から最短距離ベクトルを完全並列探索するアナ

nerve cell neuron at a single transistor level. Based on

ログ連想プロセッサ，0.18 ミクロン CMOS 技術を用

such architecture that "association" is the very comput-

4-2
255

第
4
章
研
究
報
告

いた超高速ディジタル連想プロセッサ等を，これまで

ing primitive, we are pursuing human-like intelligence

開発した．今後連想を階層的に連鎖させヒトのように

system implementation directly in silicon integrated cir-

思考できるシステムをこれらのチップ用いて構築してcuits. Currently research is in progress for robust

行く．そのために我々の思考過程を柔軟に記述できる

image recognition and voice recognition processing.

APROL（Association Programming Language）の開The sate-of-the-art silicon technology has been utilized

発も行う．四則演算に代わり連想を"computing prim-

to implement such associative processors in both ana-

itive"とする実時間事象認識知能システム実現を目指

log and digital CMOS VLSI chips. As a practical applica-

す研究である．現在，画像認識・音声認識をテーマにtion of the circuit technology developed for the associa-

研究を進めている．ここで開発した VLSI 回路技術は，

tive processor chips, CDMA matched filter chips have

実用的な応用として，CDMA マッチトフィルタへのalso been developed.

応用技術等も開発している．

2. 画像の特徴ベクトル抽出 VLSI 及びそのパターン認識

4-2
256

第
4
章
研
究
報
告

A Robust Feature-Vector Generation VLSI's and their

への応用

Application to Handwriting Pattern Recognition and柴田 直，伊藤潔人，山崎英男，トンプラシット・ベ

Medical X-ray Analysis

ンジャマース，高橋徳浩，グエン タン リム，

T. Shibata, K. Ito, H. Yamasaki, B. Tongprashit,

仁木祐介，藤田和英

N.Takahashi, Nguyen Thanh Liem, Y. Niki. K. Fujita

我々の連想プロセサアーキテクチャを画像認識に用

Since image data are massive in quantity, an effective

いるには，2 次元の画像情報を特徴ベクトル，即ち一dimensionality reduction technique is quite essential in次元の数値列で表現しなければならない．我々はこのrecognition problems. The maximum-likelihood search

目 的 で ， 主 方 向 線 分 投 影 法 （ PPED: Projected

VLSI chips we are developing accept image data in the

Principal-Edge Distribution）と呼ぶ新たな特徴ベク

form of a vector. Therefore we need to generate a fea-

トル表現法を開発した．2 次元画像に対し，縦・横・

ture vector, well representing the characteristic fea-

斜め 2 方向，計 4 方向の線分を抽出してフィーチャー

tures of the original image. In the representation,

マップを作成，そのビットフラッグを線分検出方向に

human perception of similarity among images must be

垂直な主軸上にそれぞれ投影加算して 4 組の一次元数

preserved in the vector space. A robust image represen-

値列を形成する．これらをつなぎ合わせて 64 次元ベ

tation technique for recognition has been developed

クトルとし，64 × 64 ピクセルの画像を表現する．こbased on a hardware intensive algorithm. An input

れは，元画像の特徴を実にうまく表現しており，手書

image either in a binary or grayscale format is subject-

きによるパターンの変形，歪みに対しほとんど影響を

ed to adaptive spatial filtering to generate feature maps,

受けない．従って，単純なテンプレートマッチングのwhich are reduced to a 64-dimension vector by

手法で手書き文字やパターンの認識が大変ロバストに"Projected Principal-Edge Distribution (PPED)" algo-

実行できる．特にこれまで認知の問題として困難だっrithm. The representation has been applied to handwrit-

た重なりパターンの分離認識もできることがわかっ

ing pattern recognition and the cephalometric landmark

た．さらにこの手法を矯正歯科診療におけるセファロ

identification (the clinical practice in orthodontics in

X 線写真解析に応用，歯学部学生にとっても高度な訓

dentistry), to investigate the performance. Interestingly,

練を必要とする解剖学的特徴点抽出の困難な作業が，in hand written pattern recognition, it is shown the sep-

専門医と同様にできることがわかった．今後，連想プ

aration of handwritten overlapping patterns has been

ロセッサと統合し，一般的な知的画像認識システム構

successfully carried out based on the representation,

築へと発展させていく．このベクトル抽出はソフト

although it is a difficult problem in artificial intelligence.

ウェアでは非常に時間のかかる処理であり，neuMOS

Using a simple template matching technique, identifica-を用いたアナログ CMOS 回路技術，および最先端のtion of Sella (pituritary grand), Nasion, and Orbitale has

ディジタル CMOS 回路技術の両方を用いて，独自のbeen successfully carried out. Since the vector forma-

アーキテクチャを持つ特徴ベクトル生成 VLSI チップ

tion processing is computationally very expensive, dedi-の開発を行っている．

cated VLSI chips have been developed both in digital
CMOS technology and analog CMOS technology.

3. 実時間動画像処理プロセッサ

Real-Time Moving Image Processing VLSI Systems

柴田 直，亀谷 曉，ハオ・ジア，オゥグ・オストルク，

T. Shibata, S. Kametani, Hao Jia, Ozturk Ovgu,

馬 文静

Ma Wenjing

リアルワールド画像の実時間情報処理を目標に，

Aiming at real time processing of moving images, a

視野中の運動物体を着目・連続追尾する Saliency

saliency catcher chip that detects objects in motion in

Catcher，及びキャッチした物体の 3 次元計測を瞬時

non-stationary complicated background sceneries hasに行える VLSI プロセッサの研究を行っている．

been developed. Due to the new quasi-two dimensional

Saliency Catcher については，擬似二次元処理と呼ぶ

processing algorithm we have developed, the chip con-

新たな手法を導入，すべての処理回路をフォトダイ

tains the processing circuit only at the peripheries of

オードアレイの周辺部に配置する構成がとれるため，

the photo sensor array. As a result, a very large fill fac-

各画素部では大きなフィルファクタが実現できた．

tor has been obtained in each pixel processor.

フィルファクタとは，各ピクセルプロセッサ内でフォ

Furthermore, a VLSI system that extracts three-dimen-

トダイオードが占める面積の割合で，これが大きいほ

sional information from the object of interest has been

ど多くの画像情報が処理に取り込める．このチップは，

also developed. Since charge redistribution among mul-

複雑な背景の中から複数の動いている物体を，動きのtiple capacitors are utilized for computation, it enables

大きさとともに検出できる．さらにカメラ自身がブレ

us to build very low-power systems. In these two VLSIて背景が動いていても検出できるという特徴をもつ．

systems, neuron MOS technology has been utilized in

実際にチップで基本性能を確認した．さらに運動物体

realizing flexible hardware processing.

の 3 次元計測をリアルタイムで行うチップも開発した．これはキャパシタ間での電荷の再配置のみを演算に使う回路であり，究極の低消費電力システム実現の可能性を秘めている．

4. Multi-Clue サーチアルゴリズムによるロバストな顔

Detection

検出柴田

Multiple Clue Search Algorithm for Robust Face

直，鈴木康文，川原邦男，森屋 大輔，

金森 毅

T. Shibata, Y. Suzuki, K. Kawahara, D.Moriya.
T. Kanamori

顔の検出は，ヒューマンインタフェースの研究におFace localization is an important issue in new genera-

いて重要な課題である．従来，肌色に着目したり，

tion of human interface. There have been many

ニューラルネットによる分類等さまざまな手法が開発

approaches such as skin color detection and using neu-

されているが，写真の撮影条件の影響を受けたり，あral networks. They have, however, many problems such

るいは本当の顔を逃してしまう，いわゆる false nega-

as high sensitivity to photograph exposure conditions,tive の発生といった問題が多かった．本研究では，多and existence of "false negatives". The objective in our

少の false positive （顔以外のものでも似ていると顔

approach is to try to minimize the number of "false neg-として検出）はあっても，「本当の顔を絶対に逃さなatives", even it might increase the number of "false pos-

い」ことを目標とするロバストな顔検出アルゴリズム

itives". Our algorithm can detect non-face images thatの基礎を，これまでの成果であるエッジベースのベク

are very similar to faces. A preliminary research is

トル表現法（PPED）を発展させて確立した．PPED

done by extending our edge-based vector image repre-

法による検出は，例えば壁のしみでも眺めていると人

sentation method (PPED). Besides the PPED-based

間の顔に見えてくるといった，人間の認識に非常に近detection method, two other new vector representa-

い検出アルゴリズムであるが，本研究では PPED とtions, which are complementary to PPED, have beenは補完的な性質を持つ，新たな 2 つのベクトル表現法

developed. Using the multiple clue method with theseを開発，オリジナル PPED ベクトルと同時に用いた

three representations, a very robust performance in

多重照合法（multiple cluematching）の開発により，face detection has been achieved. We also developed a

大変ロバストな顔検出を実現した．さらに PPED ベク

new distance measure in which the statistical character-

4-2
257

第
4
章
研
究
報
告

トルの各エレメントの持つ重要性を，各クラスの統計

istics of a class are taken into account to determine to的性質より導き出す手法を開発，これを距離計算に取the relative significance among elements. The new dis-

り込むことによりさらに検出精度を上げることができtance measure has improved the classification perform-

た．

ance.

5. 初期視覚プロセッシングシステム
三田吉郎，高山伸一，柴田 直

Early-vision processing systems
Y. Mita, S. Takayama, T. Shibata

フォトセンサと情報処理回路を融合した高機能イ

Intelligent image sensor array system is an integral

メージセンサは発展が期待できる．本研究では，イpart in humanlike versatile systems. An image-sensor

メージセンサを内蔵して，外界の状況から特徴を瞬時

integrated smart feature extraction VLSI is under inves-に抽出する知的情報処理 VLSI の研究を行なっていtigation in this project. Distributed cellular architecture

る．これは本研究室の「右脳的情報処理システム」のis popular for these systems: a photodiode sensor and入力フロントエンドとして用いる予定である．このよsome information processing circuits compose a unit

うな VLSI は，フォトダイオードと処理回路とで演算"cell" and the array of cells constitutes the system.

単位「セル」を構成し，セルを碁盤の目状に並べる構

However, if the cellular architecture tries to physically造が一般的であるが，生体で行なわれているようにセ

imitate living body, three-dimensional wiring is manda-

ル間を配線するためには三次元配線が必要となる．ひtory. However, VLSI wiring is 2-dimensional in nature

るがえって VLSI の配線は原理的に二次元であるかso that some architectural innovation to augment theら，セル同士の配線をいかに工夫して行なうかが問題

missing-one-dimension is necessary. We have proposedとなる．センサをセル同士の交点にずらし，また各セ

architecture where: (1) photodiode is placed at the

ルで一旦情報処理を行なった結果のみを近接セルに転intersection of 4 cell borders and (2) photodiode image

送する二段階方式を用いることで，3 近傍セルまでのis first preprocessed at each connecting cells and only演算をできることを提唱した．0.35 μ m テクノロジに

the preprossed information is exchanged. By this

おいてチップを試作しリアルタイム動作を行なうこと

architecture, information up to next nearest neighborに成功した．また基礎的データを収集するため，0.35

cell is collectable. A real-time demonstration using 0.35

μ m バルク基板，0.15 μ mSOI 基板において光電変換

μ m technologies VLSI is successful. Also, efficiency

効率の測定を行なった．

of both 0.35 μ m bulk and 0.15 μ m SOI technology ismeasured.

6. ナノホールアレイの作製技術高度化と応用（日仏共同研究 SAKURA プロジェクト）

applications to bio- and optical systems. (France-Japan

三田吉郎，フレデリック・マーティ *，久保田雅則，

collaboration project: SAKURA)

布

4-2

Development of fabrication technology of nano-holes and洋平，松山知弘，原田智之，廣瀬健一郎，

Y. Mita, F. Marty*, M. Kubota, Y. Nuno. T. Matsuyama,

杉山正和（電子工学専攻），タリク・ブルイナ *，T. Harada, K. Hirose, T. Bourouina*, T.Shibata

柴田 直* Ecole Superieure d'Ingenieurs en Electronique et* 電子工業技術高等学院 （ESIEE，パリ）

Electrotechnique (ESIEE), Paris

258

第
4
章
研
究
報
告

日仏の研究者が共同し，VDEC 所有 EB 装置を利用

A multi-design nano-fabrication technology and appli-

してナノリソグラフィを行ない，ESIEE 所有の深掘

cation to different domains is developed with collabora-

り RIE 装置でエッチングを行なって，デザイン相乗り

tion of French and Japanese researchers. VDEC's EB型ナノサイズ構造を作製, 様々な応用に供する試みに

writer performs lithography and Deep RIE at ESIEE成功した．ESIEE において最小サイズ 370 ナノメート

performs etching. Our top data is aspect ratio 1:107 for

ル，アスペクト比 1 : 107 のトレンチ構造を作製するこ

trenches of 370nm. This is the record ten times deeperとができ，東京大学 21 世紀 COE プログラム等によりas compared to ordinal submicron Deep-RIE technolo-

武田先端知ビルスーパークリーンルームに導入された

gy. The two potential drawbacks were (1) the time con-

最新鋭 RIE 装置においても同様の性能を得られるよう

sumption of EB lithography, and (2) the optimal etch-になった．MEMS 用サブミクロンサイズの深掘り構

ing condition for nanoscale structure is not applicable to

造は，これまでせいぜいアスペクト比 1 : 10 程度であっlarger openings. These problems were solved by "con-

たが，本研究では一桁優れた結果を出した．一般に

tour-lithography-method" that first forms nanoscale pat-EB リソグラフィは時間がかかるとされ，またこれほterns as well as contours of larger openings by EB

ど微細な構造に最適なエッチング条件は逆に，10 μ m

lithography followed by nano-DRIE, and then the larger

以上の大きな開口部のエッチングには不向きであるこ

opening is etched by the optimal condition. This tech-とが問題となっていたが，微細な構造と大きな開口の

nology provides us with a vertical nanostructures

輪郭のみを EB リソグラフィ及び，ナノエッチング条

defined by lithography.

件であらかじめエッチングした後，大開口部のエッチ

shift from ordinal micromachining, whose nature was

ングを行なう，「輪郭リソグラフィ法」を開発しこのdeposition of thin films and lithography in horizontal

問題を解決した．これらの技術によれば，サブミクロ

axis, to the vertical direction. A "vertical Distributed

ンの微細パタンをリソグラフィのとおりに垂直に転写

Bragg Reflector" system is fabricated as an example of

できることになるので，薄膜を水平に積んでリソグラ

a benefit from this paradigm shift. Also, measurement

フィするというこれまでのマイクロマシーニングを深of the Critical Dimension is an important issue.

化させ，垂直方向に展開できるという「パラダイムシ

Different from ordinal methods such as observation byフト」が起こる．このパラダイムシフトの恩恵を受けSEM, our method can determine the CD only by a sim-

る一例として，光通信用フィルタをリソグラフィどお

ple electrical measurement. The experiments showed

りサンプル表面に対し垂直に作製する，「Verticalbetter repeatability than SEM observation. During the

DBR フィルタ」を提唱し作製した．また，これら

process, an interesting phenomenon called Aspect Ratio

MEMS 構造の性能を決める長さ（Critical Dimension）

Dependent Scalloping Attenuation (ARDSA) is found.

を，電子顕微鏡などの光学手法ではなく，電気的測定

That is the attenuation of scalloping, which is a periodic

によって求める簡便な手法を開発し，電子顕微鏡よりpeak and valley of silicon walls that are etched by indus-

も優れた繰り返し精度を得ることができた．また，trially standard Bosch's Deep RIE process, at the bot-

ボッシュプロセスという業界標準の深掘 RIE 法では，

tom of narrow openings. Our simple model that takes

エッチング壁に周期状の段差（Scalloping）が生ずる

radical absorption by sidewalls into account explained

ことが問題であったが，狭い開口の底部ではこの

well the phenomenon. Together with the contour

Scalloping が消滅することを発見し，エッチングプラ

lithography method, the ARDSA is applied to vertical

ズマのラジカル分子の壁面への吸着を考慮に入れた簡

mirror optical crossconnector and +2.4dB better reflec-

単なモデルで統一的に説明できることを示すと同時

tivity is obtained.

This is a complete paradigmに，輪郭描画法と組み合わせて良く知られた垂直壁型
光シャッターに応用し，性能を向上できることを示し
た．

4-2
259

第
4
章
研
究
報
告

高木研究室Takagi Laboratory（http://www.fi.k.u-tokyo.ac.jp/japanese/staff̲research/19̲takagi.html）

Ge Metal-Insulator-Semiconductor（MIS）FET に関す

Ge Metal-Insulator-Semiconductor（MIS）FETs
S. Takagi, S. Sugahara, H. Kumagai, T. Uehara,

る研究高木信一，菅原 聡，熊谷 寛，上原貴志，西川昌志，

M. Nishikawa, S. Dissanayake, H. Matsubara,

Sanjeewa Dissanayake，松原 寛，石川寛人

H. Ishikawa

高性能 Ge MISFET を実現するための課題は，良好

Critical issues on realizing high performance Ge

な MIS 界面特性の実現と良質な Ge チャネル層の形成

MISFETs is the formation of MIS interfaces with high技術，特に短チャネル効果の観点から，Ge-On-

quality interface properties and the establishment of theInsulator（GOI）チャネルの形成技術の確立である．

formation technologies of high quality Ge channels, par-良好な MIS 界面を Ge 上に実現する方法として，Ge 基

ticularly, Ge-On-Insulator (GOI) channels from the view-

板上にエピタキシャル成長した Si 層を低温でプラズ

point of the short channel effect immunity. We have pro-

マ酸化する方法を提案し，界面準位として 10 cm のposed plasma oxidation of Si films epitaxially grown on

値を得ることに成功した．また，GOI チャネル形成にGe at low temperatures as a method of forming MIS

関しては，極薄 SOI 基板上に Si/Ge/Se 構造を形成しinterface on Ge substrates and have succeeded in fabri-

チャネルとする新しいデバイス構造を提案し，MBE

cating SiO2/Ge MIS structures with interface state den-法による低温 Ge エピタキシャル成長を用いて，p-sity of 1012 cm-2. Also, we have proposed a new GOI

MOSFET の素子試作・動作に成功した．600 ℃のア

MOSFET having a Si/Ge/Si layered structure on a SOI

ニールを施し，Ge 層の結晶性を高めることで，Si p-

substrate as a channel and have realized this device by

MOSFET と比較して，約 1.5 倍の移動度向上が見られ

using low temperature MBE growth of Ge films. It has

ることを実証した．

been demonstrated that fabricated GOI p-MOSFETs

12-2

provide the mobility of 1.5 times as high as the universal
hole mobility in Si p-MOSFETs by improving the crystal
quality of Ge films through annealing at 600 ℃.

ひずみ Si MOSFET の電気特性に関する研究
高木信一，菅原 聡，星井拓也

4-2
260

第
4
章
研
究
報
告

Electrical Properties of Strained-Si MOSFETs
S. Takagi, S. Sugahara, T. Hoshii

ひずみ Si 中のひずみが MOSFET の電気特性に与えThe impact of strain in strained-Si MOSFETs on the

る影響は，移動度や閾値以外にはほとんど調べられてelectrical properties has not been intensively studies

おらず，不明点が多い．特に，MOSFET のゲート電

yet, except for the mobility and the threshold voltage.

流が二軸のひっぱりひずみの印加により減少すること

Particularly, the reduction in the gate current by apply-が報告されているが，その物理機構は明確でない．そing bi-axial tensile strain has been reported. However,

こで，緩和 SiGe 基板上のひずみ Si n-MOSFET の反転

its physical mechanism has not been clarified yet. We層からの FN トンネル電流を基板の Ge 濃度を 0 ％から

have systematically studied the FN tunneling current

40 ％まで変化させて調べ，以下のことが明らかと

injected from the inversion layer of strained-Si n-なった．（1）ひずみ量が大きくなる（Ge 濃度が高く

MOSFETs fabricated on relaxed SiGe substrates withなる）と，ゲートトンネル電流は減少する．ひずみ量Ge content of 0 % to 40 %. As a result, it has been found

1.2 ％（Ge 濃度 30 ％）で，約一桁のゲート電流低下がthat (1) larger strain （higher Ge content in SiGe sub-ある（2）このトンネル電流の減少は，ひずみによるstrates） leads to lower gate tunneling current and the

伝導帯バンド端のエネルギー低下に起因するバリア高strain of 1.2 %, corresponding to Ge content of 30 %, canさの増大によって定量的に説明できる．

reduce the gate current by one order of the magnitude(2) this decrease in the gate tunneling current is quanti-tatively explained by the increase in the barrier heightcaused by the lowering of the conduction band edge
due to bi-axial tensile strain.

Si 基板上の III-V 族化合物半導体 Metal-Insulator-

III-V compound semiconductor Metal-Insulator-

Semiconductor（MIS）FET に関する研究

Semiconductor (MIS) FET on Si substrates
S. Takagi, S. Sugahara, M. Shichijo

高木信一，菅原 聡，七条真人
ディープサブ 100nm 世代では，電流駆動力の増大

Enhancement of carrier transport properties in MOSのためは，キャリア輸送特性を向上させ続けることがchannels is regarded as mandatory for continuous

不可欠であるが，n-MOSFET は，二軸の引っ張りひincrease in the current drive under deep sub-100 nm

ずみで期待される 2 倍の移動度向上以上の手段に欠け

regime. As for n-channel MOSFETs, however, anyている．このため，近年，電子移動度の高い III-V 族

promising technologies after bi-axial tensile strain,

半導体 MISFET が興味をもたれている．我々は，理which can provide the mobility enhancement of twice

論解析と実験の両面から Si 基板上の III-V 族半導体

as high as in conventional Si n-MOSFETs, are still lack-

MISFET の可能性の検討を進めている．理論解析のing. Thus, III-V semiconductor MISFETs, expected to

点では，III-V 半導体のサブバンド計算を通じて，低have higher electron mobility, has recently stirred aい状態密度と反転層幅の増大により EOT が低下する

strong interest. We have started to examine the feasibil-

可能性があること，GaAs や InSb では，MOS 界面の 2

ity of III-V semiconductor MISFETs on Si platform from

次元量子効果による L 点への電子遷移が駆動力を落と

the both aspects of theoretical predictions and experi-

す要因となることを見出した．また，実験的には，マments. It has been found from the subband calculations

イクロチャネルエピタキシー法と低温バッファ層を含that low density-of-states and thicker inversion layers in

む 2 段階成長法を組み合わせることにより，SiO2 の一

these materials has a possibility to reduce EOT and that

部に開口窓をもつ Si 基板上での GaAs の成長を行い，

the transfer of electrons into L valleys for GaAs and横方向成長により SiO2 上に良好な GaAs が形成できる

InSb, caused by two-dimensional quantization effects at

ことを示した．

MOS interfaces, can lower the current drive. Also, we
have newly proposed a epitaxial growth technique of
combining the micro-channel epitaxy with the two step
growth technique including low temperature buffer
layer growth. Actually, we have demonstrated by using
this technique that high quality GaAs layers can begrown on SiO2 through the lateral growth by forming
GaAs layers on the regions where windows are open on
Si substrates covered with SiO2.

藤島研究室
Fujishima Laboratory（http://www.axcel.k.u-tokyo.ac.jp/）

CMOS 周波数分周器の高性能化及びその応用に関する

A Study on the improvement of a CMOS Frequency

研究

Divider and its Application

藤島 実，山本 憲
近年，携帯電話，無線 LAN を代表として無線通信

M. Fujishima, K. Yamamoto
Nowadays, the technology for wireless communica-

4-2
261

第
4
章
研
究
報
告

市場は拡大し続けており，高速，低消費電力のトラン

tions such as a cellular phone and a wireless LAN has

シーバがそれぞれ求められるようになっている．トラ

progressed at a tremendous speed. As a result, theンシーバの仕様を決定する回路は PLL であり，PLL

importance of both high-speed and low power trans-の発振周波数，消費電力を向上させる必要がある．そceivers increases. The oscillating frequency and powerのためには PLL の部分回路である周波数分周器の高consumption of a phase-locked loop （PLL） should be

性能化が最も重要な課題である．本研究では新しい周

improved since a PLL determines the specification of a

波数分周器を提案し，従来と比べて最も高い動作周波

transceiver. In order to improve the performance of a数，最も低い消費電力の周波数 2 分周器をそれぞれ実

PLL, a frequency divider which is the most important

現した．また，単体の MOSFET でハーモニックミキ

sub circuit of the PLL is focused. In this research, new

サを実現する方法を提案し，最も高い動作周波数のdivide-by-2 frequency dividers are proposed and divide-

ハーモニック周波数分周器を実現した．

by-2 frequency dividers which operate at the highest
operating frequency and the lowest power consumption
are realized, respectively. The method how to realize aharmonic mixer by utilizing a single MOSFET is proposed and a harmonic frequency divider which operates
at the highest operating frequency is realized.

低雑音増幅回路
藤島 実，ライチーホン

Low Noise Amplifier
M. Fujishima, C.H. Lai

受信信号は低雑音増幅器（LNA）によって増幅さIn a communication system, the low-noise amplifier

れ，信号処理が行われる．LNA には，消費電力の仕（LNA）is one of important building blocks in the down-様を満たしつつ雑音指数，線形性，利得のバランスを

link of the system. It amplifies the incoming signal for

高いレベルで満たすことが求められる．一方，高い周

further processing through the downlink chain. The

波数では，インダクタよりもコプレナ伝送線路

design of this LNA involves many traditional challenges（CPW）の方が特性が向上するため，トランジスタ，

such as obtaining a low noise figure, high linearity, high配線，キャパシタ等に加えてコプレナ伝送線路のモデ

gain at a specified output power. In addition, new chal-ル化が重要となる．我々は CPW のモデル化とトポロ

lenges in the design at high frequency involve using

ジおよびレイアウトの最適化を通して LNA の研究を

new components such as coplanar lines（CPW）

行っている．

instead of spirals to provide inductances. Proper characterization of each component including the transistor,
interconnecting lines, capacitors etc. are also necessary.
Research on the LNA is therefore conducted as a seriesof build-up sub-topics: CPW characterization, Layoutoptimization and LNA design topology.

4-2

超高速パルス通信のためのミリ波 CMOS 回路
262

藤島 実，アーメット・オンチュ

第
4
章
研
究
報
告

Millimeter wave LSI CMOS circuits for ultra-highspeed pulse-communication
M. Fujishima, Ahmet Oncu

60GHz 帯には，無免許で 10dBm までの送信電力が60 GHz Millimeter-wave band, having 7 GHz license

認められている 7GHz の周波数帯域があり，この帯域

free bandwidth and 10dBm output power, has a capacityを用いることで超高速無線通信が実現できることが期

to provide ultra high speed wireless communication.

待されている．ミリ波帯で動作する回路には，一般的High speed circuits operating at the millimeter waveに高価な化合物半導体が使われている．そこで本研究band are generally realized by using expensive com-

では，低コストな CMOS 技術を用いての超高速ミリpound semiconductor technologies. However, in this波パルスコミュニケーションの研究を行っている．デ

research novel low cost millimeter-wave LSI CMOS cir-

ジタル回路とアナログ回路の両方の技術を用いること

cuits for ultra-high speed pulse-communications are

により，60GHz ミリ波帯での新しいパルス発生回路

investigated. By using both digital and analog design

を 90nmCMOS プロセスで設計した．現在，60GHz 帯

techniques, aiming at 60 GHz millimeter-wave band域における新しい CMOS 無線受信回路について研究

novel pulse generator circuit has been designed byを行っている．

using 90nm CMOS process. As a result, the simulationof the designed novel CMOS pulse generator circuit
can generate pulses at the millimeter wave band.
Currently, novel CMOS receiver circuits at 60GHz band
are studied.

オンチップ伝送線路を用いたフィルタの自動設計
藤島 実，金子暁彦

Design Automation of Filters with On-Chip
Transmission Lines
M. Fujishima, A. Kaneko

製造後の調整や信号処理を考慮する場合，高周波回For higher performance and lower design cost of RF

路においてもディジタル回路との親和性の高い

integrated circuit, design automation of passive devices

CMOS がコストやサイズの面で化合物半導体よりも

are necessary. In particular, matching networks are

有利である．高い性能を実現するには，受動素子におimportant blocks for gain optimization at high frequen-

いて最適化設計が不可欠となる．また設計コストを考

cy. In this work, a design automation tool using on-chip

えると自動設計が好ましい．そこで，本研究では，高transmission lines with high quality factors is devel-

い Q 値を達成しやすい伝送線路を用いたフィルタの最oped. The tool can optimize various filters and match-

適設計に取り組んだ．フィルタの最適設計は一般的にing networks by adjusting port impedances to complex

非線形問題となる．そこで，大域的な探索に向いていvalues. Since design automation of filters and matching

る遺伝的アルゴリズム（GA）と，最適解の近傍での収networks is generally a nonlinear optimization problem,

束性が優れている逐次二次計画法（SQP）を組み合わせ

a combination algorithm of sequential quadratic prob-

た最適化手法を用いて収束性の向上を図った．その結

lem (SPQ) with a high convergence rate near optimal

果，所定の範囲内で収束性の保証された最適化が可能

solution and genetic algorithm (GA) suitable to global

であることを確認した．また自動設計プログラムを用

search is applied to solve the problem. The tool reduces

いることにより解析的手法で求める場合と比較し 11%

11% 〜 36% less total transmission-line length compared〜 36%回路面積の削減が可能であることを示した．

with that designed by the analytical method

オンチップ伝送線路のモデリングと最適化
藤島 実，谷本英之

Modeling and Optimization of On-Chip Transmission
Line
M. Fujishima, H. Tanimoto

RF-CMOS 回路において，低損失の伝送線路を実現

4-2可能なスローウェーブコプレナ導波路（SCPW）が提Slow-wave coplanar waveguide (SCPW) transmission

案されている．しかし微細化されたプロセスでは，回line structure was proposed for RF-CMOS. Low-loss

路設計におけるデンシティルールが厳しくなり，メタ

characteristic of SCPW can be archived by keeping the

ル間隔を大きく広げる必要のある SCPW の実装は難large spacing between signal and ground line. However,

しい．そこで我々は，SCPW 同様に低損失で，デンシ

SCPW can not be used in advanced CMOS processes

ティルールを満たす事が可能な伝送線路形状を考案

practically due to the stringent density rule. To satisfy

し，その特性をモデリングした．また，伝送線路におthe stringent density rule while keeping low-loss char-

ける波長が短ければ，実装時の線路長も短縮可能であ

acteristics, new transmission line structure was pro-

り，回路面積の削減が可能である．伝送線路の構造を

posed and modeled. In addition, the physical length of

解析することにより，線路中の波長の短縮が可能であtransmission line and the total chip-area are related. To

263

第
4
章
研
究
報
告

ることを試作を通じて実証した．

reduce the chip-area, new short wave-length transmission line structure was innovated, through the structural analysis. The concept of this idea was confirmed bydesigned test devices.

発振器のマトリクス構造によるインダクタンス評価
藤島 実，本良瑞樹

Inductor Variation Evaluation Utilizing Oscillator
MatrixM. Fujishima, M. Motoyoshi

回路は構成素子の特性により性能が変化する．製造

Since inductor variations affect RF circuit perform-

後調整などの手法によりある程度は改善できるが，設ance, the evaluations are inevitable to realize reliable

計値通りの回路を実現するには素子特性を正しく評価

circuits.However, variation evaluation based on single

することが不可欠である．測定対象素子単体を TEG

inductor measurements is time- and area-consuming.To（Test Element Group）とする測定法は，測定時間やovercome this issue, a novel inductor evaluation

占有面積の点で非効率といえる．そこで本研究では，

method based on voltage controlled oscillator (VCO)

測定対象素子を組み込んだ電圧制御発振器（VCO）

matrix is proposed.

を構成し，その動作より素子特性を評価する手法を提The measurement result based on the proposed

案した．また，VCO をマトリクス構造にすることで，

method shows good agreement with the conventional

1 つのマトリクスで多素子の測定を行い，その信頼性

method.

と優位性を検証する．

インダクタの容量結合損失削減のためのシールド
藤島 実，小林直樹

Shield for reducing capacitive coupling loss of inductor
M. Fujishima, N. Kobayashi

RF 回路においては，配線を幾巻きにも巻くことでインダクタを実現し，共振回路や整合回路などで使用

In this research, a new shield for reducing capacitive

している．オンチップインダクタの性能は回路の性能

coupling loss of inductor is proposed. In RF circuits,

を決める重要な要因となっているが，シリコン基板でmonolithic inductors are often used for resonant LC

は化合物半導体基板に比べてその性能が悪くなってしtanks, matching circuits, and so on. The performance of

まう．その理由としては，化合物半導体基板に比べてan inductor degrades in silicon substrate compared

シリコン基板は低効率が低く，高周波数帯における基with compound semiconductors. This is because, the

板損失が大きくなることが挙げられる．インダクタはresistivity of silicon is lower than that of the compound

回路性能に大きな影響を与えるため，性能の良いイン

semiconductor, and substrate loss is considerably high

ダクタを実現することが重要な課題となっている．本

in high frequencies. At high frequencies, the circuit per-研究では，磁束の打消しを抑えつつ容量性結合による

formance is highly affected by inductors; therefore

基板損失を削減するようなシールド形状を提案した．

achieving on-chip inductors with good performances
becomes a major task.

4-2
264

第
4
章
研
究
報
告

高周波オンチップバラン
藤島 実，石橋浩二

On-chip balun for Radio-Frequency Circuits
M. Fujishima, K. Ishibashi

従来オフチップで用いられていた平衡-非平衡変換

Since the size of the passive devices such as a balun

素子（バラン）のオンチップ化は，ワンチップ無線機

at high frequency applications is reduced with decreas-

実現のための鍵となる．CMOS 集積回路にてオン

ing wavelength, it is possible to realize on-chip devices.

チップバランを実現するには，波長による素子サイズ

In this study, on-chip baluns for millimeter-wave CMOSの大きさや，配線とシリコン基板との間に起きるカッLSI are studied. In particular, a low-loss LC type balun

プリングによる振幅特性，位相特性の悪化が問題とな

and a self-shield transformer balun for wideband appli-

る．本研究では配線間容量を利用する低損失ミリ波帯

cations are investigated.

における LC バランと，広帯域で利用可能なセルフシールドトランス型バランの研究を行っている．

60GHz でのパルス通信向けのパルス発生器
藤島 実，ワサンタマーラー・バダラワ

A Pulse Generator for Pulse Communication in
60GHz Frequency Band
M. Fujishima, Wasanthamala Badalawa

光ファイバを用いた有線通信と無線通信が，同等のDesigning of a Pulse Generator for Ultra-high speed

ビットレート性能でシームレスにつながる時代が来て

pulse communication in millimeter wave is proposed. In

いるが，イーサネットで 10 Gbit/s が商用化されていJapan, the radio frequency band from 59GHz to 66GHz

るに対して，無線 LAN は数 10 Mbit/s 程度である．

is license free and this bandwidth of 7GHz can be used

このため，UWB やミリ波帯の新技術の登場が期待さ

to realize the high speed wireless communication such

れている．本研究では，59GHz から 66GHz までの無as 10Gbps data rate. Proposed pulse generator is fabri-

免許周波数帯を用いた高速かつ低消費パルス通信向け

cated only with CMOS transistors and 7GHz bandwidthのパルス発生器を提案する．提案するパルス発生器でcan be achieved in 60GHz operating frequency. Filters

は，出力パワースペクトルを帯域内に収めるために，

are not used for spectrum mask fitting, resulting low

MOS トランジスタのみでパルス発生と波形調整を

power consumption of the transmitter.

行っている．

60GHz ミリ波パルス発生器の設計
藤島 実，オウトウ

The design of 60GHz millimeter-wave pulse generator
M. Fujishima, Wang Tong

高速で消費電力が低く，しかも既存無線システムへ

A wireless communication system utilizing 60GHz

干渉しない無線通信方式として 60GHz ミリ波のパル

millimeter-wave pulse is proposed as a means for high-スを用いて通信を行うシステムが提案されている．こspeed low-power wireless communication which doesのシステムの送信器を実現するために，消費電力の高not interfere with other existing wireless systems. To

い発振器を使わずに出力信号の波形と周波数を正確にrealize the transmitter of the system, a pulse generator

コントロールできるパルスジェネレータが必要であ

emitting pulse with accurate waveform and frequency

る．われわれは，インバータと並列の NMOS からな

without using oscillator which consumes much power

るシンプルな構造でこのようなパルスジェネレータをis needed. A circuit simply consists of inverters and par-

考案し，90nm CMOS のプロセスで試作した．

allel NMOSs is developed and fabricated using 90nm
CMOS process.

4-2

量子計算機のエミュレータシステムのための命令コンバ

Making of the Instruction Converter for Emulator

ータの作製

System of Quantum Calculation

藤島 実，後藤陽介

M. Fujishima, Y. Goto

近年，NP 問題を高速に解くことが出来る量子コン

Recently, quantum computers that can solve the NP

ピュータの研究が盛んに行われている．量子コン

problems at high speed are actively researched. An

ピュータでは，量子状態の重ね合わせを利用し，そのoriginal calculation method is used which utilizes over-

確率振幅を操作するという独自の計算手法を用いていlapping quantum states and operates those probability

る．しかし，量子コンピュータの実現に向けては問題

amplitudes. However, the outlook of their practicalが数多く存在し，未だに実用的な規模での実現のめど

achievement is still vague because they have many

265

第
4
章
研
究
報
告

は立っていない．本研究では，以前に藤島研究室で開problems for the realization. In this research, for the

発された DIMD プロセッサを用いた量子計算エミュ

attainment of emulator system of quantum calculation

レータシステムの実現のため，DIMD プロセッサ用のusing DIMD (Dual Instructions/Multiple Data) proces-

アセンブラ命令を量子回路に変換する命令コンバータ

sors developed in Fujishima Laboratory before, theの作製を行った．

instruction converter was made that converts theassembler instructions for DIMD processors into quantum circuits.

キーロンダリングを用いたストリーム暗号
藤島 実，新山太郎

Stream Cipher Based on Key Laundering
M. Fujishima, T.Niiyama

センサネットワークにおけるノード間通信のために

Security is needed for communication between nodes

は，安全性が求められる．しかし AES 等の従来の暗in a sensor network. However, the conventional crypto-

号方式は消費電力，回路規模の点からセンサノード用

graphic method such as AES for a code circuit for sen-の暗号回路には用いることができない．そこで，我々

sor nodes cannot be used because of the power con-は簡単なアルゴリズムで暗号化を実現できるキーロン

sumption and the circuit scale. In this research, crypto-

ダリングを用いたアルゴリズムを提案した．暗号化のgraphic algorithm with Key Laundering which could

作業を排他的論理和や足し算といった簡単な方法を用

encrypt in simple algorithm is proposed. The simple

いたものとし，キーロンダリングとメッセージ送信のmethod such as EX-OR and addition are used in this

二つの作業に分けることで，簡略化と安全性の向上を

algorithm. Encryption work is divided into Key実現した．また，アルゴリズムの安全性の検証を 4 〜

Laundering and the message transmission. And this

8 ビットのメッセージに関して行った．

algorithm enabled simplification and security of encryption. In addition, safety of this algorithm about 4-8 bits
message was verified.

4-2
266

第
4
章
研
究
報
告

4．3
研究論文
[1] T. Nakura, M. Ikeda, and K. Asada, "On-Chip

研究発表CIRC), pp. 467-470, Sep. 2005.
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2005.

2005.

[2] U. Ekinciel, H. Yamaoka, H. Yoshida, M. Ikeda,[6] M. Abbas, M. Ikeda, and K. Asada, "On-chip

and K. Asada, "A Performance Driven Module

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"Footless Dual-Rail Domino Circuit with Self-[3] T. Iizuka, M. Ikeda, and K. Asada, "Yield

Timed Precharge Scheme," Proc. of IEEE Asian

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by Wiring Fault Minimization," IEICE Trans. on

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[8] M. Ikeda, Y. Yachide, Y. Oike, and K. Asada,"Wavelength Identification Sensor Using MOS[4] T. Iizuka, M. Ikeda, and K. Asada, "Exact

Photo-transistor Array Based on Metal Slit

Minimum-Width Transistor Placement for Dual

Diffraction," Proc. of International Conference on

and Non-Dual CMOS Cells," IEICE Trans. on

Sensing Technology (ICST), pp. 683-686, Nov.

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2005.

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[9] T. Nakura, M. Ikeda, and K. Asada, "On-chip
di/dt Detector IP for Power Supply," Proc. of IP

国際会議論文Based SoC Design Conference & Exhibition (IPSOC), pp. 160-164, Dec. 2005.

[1] T. Iizuka, M. Ikeda, and K. Asada, "Exact[10] H. Yoshida, M. Ikeda, and K. Asada, "An

Minimum-Width Transistor Placement Without

Algebraic Approach for Transistor Circuit

Dual Constraint for CMOS Cells," Proc. of ACM

Synthesis," Proc. of IEEE International

Great Lakes Symposium on VLSI (GLSVLSI),

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Systems (ICECS), pp. - , Dec. 2005.

[2] T. Nakura, M. Ikeda, and K. Asada, "Feedforward[11] M. Abbas, M. Ikeda, and K. Asada, "On-Chip

Active Substrate Noise Cancelling Technique

Non-Periodic High-Swing Noise Detector," Proc.

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on VLSI Circuits (VLSI Symp.) Dig. of Tech.

Circuits, and Systems (ICECS), pp. - , Dec. 2005.

Papers, pp. 284-287, Jun. 2005.

[12] M. Sasaki, M. Ikeda, K. Asada, "-1/+0.8 ℃ Error,[3] Y. Yachide, Y. Oike, M. Ikeda, and K. Asada,

Accurate Temperature Sensor using 90nm 1V"Real-Time 3-D Measurement System Based on

CMOS for On-line Thermal Monitoring of VLSILight-Section Method Using Smart Image

circuits," Proceedings of the 2006 International

Sensor," Proc. of IEEE International Conference

Conference on Microelectronics Test Structures,on Image Processing (ICIP), pp. 1008-1011, Sep.

pp. 9-12, Mar. 2006.

2005.

[13] T. Iizuka, M. Ikeda, and K. Asada, "Timing-[4] T. Nakura, M. Ikeda, and K. Asada, "Feedforward

Driven Cell Layout De-Compaction for Yield

Active Substrate Noise Cancelling Technique

Optimization by Critical Area Minimization,"using Power Supply di/dt Detector," Proc. ofProc. of IEEE/ACM Design, Automation andEuropean Solid-State Circuits Conference (ESS-

Test in Europe (DATE), pp. 884-889, Mar. 2006.

4-3
267

第
4
章
研
究
報
告

[14] M. Abbas, M. Ikeda and K. Asada," On-chip
8GHz Non-Periodic High-Swing Noise Detector"

79, Vol. 105, No. 661, 663, pp. 87-92, March 2006.
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Tajima,M.

Ikeda,

andK.

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IEICE General Conference, C-12-6, March 2006.

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1．研究論文[3] H. Yoshida, M. Ikeda, and K. Asada, "An[1] Masahiro Fujita, "Equivalence checking

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2005.

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Detector for Non-Periodic High-Swing Noise[2] S. Komatsu, M. Fujita, "Low Power and Fault

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Tolerant Encoding Methods for On-Chip Data

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Transfer in Practical Applications," IEICE[5] K. Yamamoto, M.Ikeda, and K. Asada, "Stereo

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E88-A, No. 12, pp. 3282-3289, Dec. 2005.

Nov. 2005. (in Japanese)[6] H. Yoshida, M. Ikeda, and K. Asada, "Exact[3] T. Matsumoto, H. Saito, and M. Fujita, "An
Equivalence

Checking

Methodfor

C

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Descriptions Based on Symbolic Simulation with

Boolean Satisfiability," IEICE Technical Report,

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2005.

Dec. 2005.

[7] T. Iizuka, M. Ikeda, and K. Asada, "TimingDriven Cell Layout De-Compaction for Yield
Optimization by Critical Area Minimization,"
4-3
268

第
4
章
研
究
報
告

IEICE Technical Report, Vol. VLD2005-74, vol.

2．国際会議[1] Masahiro Fujita, "Verification and synthesis of105, no. 442, pp. 79-84, Dec. 2005. (in Japanese)high level hardware designs with CSP/SAT[8] KH. Dia, R. Zheng, M. Ikeda, and K. Asada,based approaches," CADE workshop on"Footless Dual-Rail Domino Circuit with Self-

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報告, Vol. 508, No. 58, pp. 25-30, 2005 年 5 月.

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tectures considering in terconnect delays," 4thKomatsu, M. Fujita, "Pipeline Synthesis forIEEE International Conference on Field

Array Based Reconfigurable Architectures

Programmable Technologies, Singapore, pp 137-

Considering Interconnect Delays," DA シンポジ

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CAD developers/engineers," IEEE The Fourthpp. 1-6, 2006 年 3 月.

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Connecting

Conference
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through"SpecC 言語の依存グラフを利用したプログラム

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チェッカ," 電子情報通信学会技術研究報告, Vol.

4-3
269

第
4
章
研
究
報
告

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Shibata, "Right-Brain/Left-Brain Integrated[8] 松井健, 小松聡, 藤田昌宏, "組込みシステムのシス

Associative Processor Employing Convertible

テムレベル設計におけるオブジェクト指向技術

Multiple-Instruction-Stream Multiple-Data-の応用," 電子情報通信学会技術研究報告, Vol.

Stream Elements," Japanese Journal of Applied

105, No. 669, pp. 73-78, 2006 年 3 月.

Physics, Vol. 44, No. 4B, pp. 2109-2118, April
2005.
[3] Toshihiko Yamasaki, Tomoyuki Nakayama, and1．研究論文Tadashi Shibata, "A Low-Power and Compact[1] S. Iba, T. Sekitani, Y. Kato, T. Someya, H.

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Kawaguchi, M. Takamiya, T. Sakurai, and, S.

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Etching For Silicon High Aspect Ratio Micro

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Encoding-Logic Array Processor for Dynamic

Nakano, K. Fukuda, K. Nakamura, T. Yamaue,

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Kawaguchi, T. Someya, and T. Sakurai, "An

270

第
4
章
研
究
報
告

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4-3

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International[8] Masanori Kubota, Yoshio Mita, Frederic Marty,

Brazil, pp. 201-206, 2005.
[2] Benjamin Caillard, Yoshio Mita, Yamato Fukuta,

Tarik Bourouina, and Tadashi Shibata, "An

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Workshop (MME '05), Goteborg, Sweden,

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Shibata,andHiroyuki(ICMTS), Apr. 4-7, Leuven, Belgium,

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September 4-6, pp. 107-110 2005.
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Shibata, "A Computational Digital-Pixel-Sensor

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Pixel-Parallel Rank-Order Filtering,"in the

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Proceedings of The 2005 International

Sep. 4-8, 2005.

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Factors for Robust Image Classification", theand Tadashi Shibata, "A Low-Power Switched-

Proceedings of 13th European Signal Processing

Current CDMA Matched Filter Employing

Conference (EUSIPCO 2005), Antalya, Turkey,

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Sep. 4-8, 2005.

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Shibata,

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June 5-9, Seoul, Korea, Vol. 2, pp. 2031-2034

European Solid-State Circuits Conference (ESS-(2005).

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Shibata, "A Contour-Lithography Method for

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Only-Nearest-Neighbor-Interconnects

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Proceedings of the 2005 NIPS Conference,[7] Frederic Marty, Bassam Saadany, Tarik

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Bourouina, Yoshio Mita, Tadashi Shibata, "High[14] Yoshio Mita, Masanori Kubota, Masakazu

Aspect Ratio Nano-Structures (HARNS) for

Sugiyama, Frederic Marty, Tarik Bourouina,

4-3
271

第
4
章
研
究
報
告

and Tadashi Shibata, "Aspect Ratio Dependent
Scalloping Attenuation in DRIE and an

研究論文

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Greek Cross Test Structure for as-Deposition

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Silicon

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研
究
報
告

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3-8,

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[5] S. Iba, T. Sekitani, Y. Kato, T. Someya, H.

Technologies

272

2005.

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4-3

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ステムを用いた柔軟な画像認識」，電子情報通信

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Frederic Marty, Tarik Bourouina, et Tadashi

and strained-Si on SGOI MOSFET channel

Shibata, "Plus etroites et profondes: Derniers

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Avancements de la Fabrication de Nano-

Material Science and Engineering B, vol. 124-

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125, pp. 143-147, 2005.

03-05", Journees Scietifique Francophone 2005,
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[9] T. Mizuno, N. Sugiyama, T. Tezuka, Y.
Moriyama, S. Nakaharai, T. Maeda and S.
Takagi,"Source-Heterojunction-MOS-

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4th

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pp. 312-313, 2005.

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and S. Takagi, "Strain characterization in a

Hirashita, N. Sugiyama, E. Toyoda and S.

strained-Si channel of strained-Si MOSFET",

Takagi, "High Current Drive Uniaxially-Strained

European MRS symposium, 2005.

SGOI pMOSFETs Fabricated by Lateral Strain[18] S. Takagi, T. Maeda, K. Ikeda, S. Nakaharai, T.

Relaxation Technique", VLSI symposium, pp.

Tezuka, Y. Moriyama and N. Sugiyama, "Ultra-

178-179, 2005.

thin Ge-On-Insulator (GOI) MOSFET with

[11] T. Tezuka, S. Nakaharai, Y. Moriyama, N.

Germanide

Metal

Source/Drain",

Hirashita, E. Toyoda, N. Sugiyama, T. Mizuno

Internationaland S. Takagi, "A New Strained-SOI/GOI Dual

Source/Drain Technology, Stanford University,

CMOS

Stanford, CA, 2005.

Technology

Based

on

Local

Condensation Technique", VLSI symposium, pp.

Symposium

on

2005
Metal

[19] S. Takagi, "Strained-Si/SiGe/Ge-On-Insulator
CMOS and Substrate Technologies", First

80-81, 2005.
[12] T. Tezuka, Y. Moriyama, S. Nakaharai, N.
Sugiyama, N. Hirashita, E. Toyoda and S.

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Semiconductor

Nanoelectronics,

TohokuTakagi, "Lattice Relaxation and Dislocation

University, SENDAI, JAPAN, pp. 40-44, 2005.

Generation/Annihilation in SiGe-on-Insulator[20] N. Sugiyama, N. Hirashita, Y. Moriyama, S.

Layers during Ge Condensation Process", 4thNakaharai, T. Tezuka, K. Usuda and S. Takagi,International conference on Silicon Epitaxy and"Twin Formation in (110) SiGe-On-Insulator

Heterostructures (ICSi-4), Awaji Island, Japan,

Structures during Ge Condensation Process",

pp. 86-87, 2005.

First International WorkShop on New Group IV[13] T. Irisawa, T. Numata, N. Sugiyama and S.

Semiconductor

Nanoelectronics,

TohokuTakagi, "Physical Origin of Increase in

University, SENDAI, JAPAN, pp. 25-26, 2005.

Substrate Current and Impact Ionization[21] T. Ishihara, K. Uchida, J. Koga and S. Takagi,

Efficiency in Strained Si n- and p-MOSFETs","Physical Origin of SOI-Thickness Dependence

4th International conference on Silicon Epitaxyof the Inversion Layer Mobility in SOI

and Heterostructures (ICSi-4), Awaji Island,

MOSFETs", Ext. Abs. SSDM, pp. 42-43, 2005.
[22] T. Tezuka, S. Nakaharai, Y. Moriyama, N.

Japan, pp. 102-103, 2005.
[14] T. Maeda, K. Ikeda, S. Nakaharai, T. Tezuka, N.

Hirashita, N. Sugiyama, A. Tanabe, K. Usuda

Sugiyama, Y. Moriyama and S. Takagi, "Thin-and S. Takagi, "Performance Enhancement

body Ge-on-insulator p-Channel MOSFETs with

under High-Temperature Operation andSchottky-Barrier Pt Germanide Source/Drain",Physical Origin of Mobility Characteristics in

4th International conference on Silicon Epitaxy

Ge-rich strained SiGe-on-Insulator pMOSFETs",and Heterostructures (ICSi-4), Awaji Island,

Ext. Abs. SSDM, pp. 36-37, 2005.
[23] T. Mizuno and S. Takagi, "Device Design ofJapan, pp. 56-57, 2005.
[15] N. Hirashita, E. Toyoda, N. Sugiyama and S.

High-Speed Source-Heterojunction- MOS-

Takagi, "Enhanced Relaxation Process inTransistors (SHOT) under 10-nm Regime", Ext.

Strained Si layers on Si1-xGex-on-Insulator

Abs. SSDM, pp. 262-263, 2005.

Substrates", 4th International conference on[24] Y. Nakabayashi, J. Koga, T. Ishihara and S.

Silicon Epitaxy and Heterostructures (ICSi-4),

Takagi, "Physical Origins of Surface Carrier

Awaji Island, Japan, pp. 126-127, 2005.

Density Dependences of Interface- and Remote-[16] K.

Ikeda,

T.

Maeda

and

S.

Takagi,

Coulomb Scattering Mobility in Si MOS

4-3
273

第
4
章
研
究
報
告

Inversion Layers", Ext. Abs. SSDM, pp. 44-45,
2005.
[25] S. Nakaharai, T. Tezuka, E. Toyoda, N.

シンポジウム・研究会・大会等発表[34] 前田辰郎, 安田哲二, 西澤正泰, 宮田典幸, 森田行

Hirashita, Y. Moriyama, T. Maeda, T. Numata,則, 高木信一,

N. Sugiyama, and S. Takagi, "High Mobility

Ge3N4/GeMIS 構造の特性

Fully-Depleted Germanium-on- Insulator

会学術講演会，徳島大学，Sep. 2005.

pMOSFET with 32-nm-Thick Ge Channel Layer

ゲルマニウムの直接窒化による, 第 66 回応用物理学[35] 前田辰郎, 池田圭司, 中払周, 手塚勉, 杉山直治, 守Formed by Ge-Condensation Technique", Ext.

山佳彦, 高木信一,

Abs. SSDM, pp. 868-869, 2005.

Germanium-on-Insulator MOSFET(MSD-GOI[26] S. Takagi, K. Takeda, S. Sugahara and T.
Numata, "Examination of the Universality ofHole Mobility in Strained-Si p-MOSFETs", Ext.
Abs. SSDM, pp. 38-39, 2005.
and S. Takagi, "Modulation of NiGe/Ge Schottky
Heightby

DopantandSulfur, 第 66 回応用物理学会学術講演会，徳島大学，Sep. 2005.
[36] 臼田宏治, 入沢寿史, 沼田敏典, 平下紀夫, 高木信一,[27] K. Ikeda, Y. Yamashita, N. Taoka, N. Sugiyama
Barrier

MOSFET)の動作実証

Metal Source/Drain

平面 NBD 法によるひずみ SiGe 層の一軸ひ

ずみ緩和評価 , 第 66 回応用物理学会学術講演会，
徳島大学，Sep. 2005.
[37] 八代吉宗, 田島道夫, 平下紀夫，手塚勉，高木Segregation during Ni Germanidation for Metal

信一,

S/D Ge MOSFETs", Ext. Abs. SSDM, pp. 544-

66 回応用物理学会学術講演会，徳島大学，Sep.

545, 2005.

2005.

[28] T. Irisawa, T. Numata, T. Tezuka, K. Usuda, S.

PL 法による歪 SOI ウエハーの評価, 第[38] 手塚勉, 中払周, 守山佳彦, 平下紀夫, 豊田英治, 杉Nakaharai, N. Hirashita, N. Sugiyama, E. Toyoda

山直治, 水野智久, 高木信一,

and S. Takagi, "High Performance Multi-Gate

用いたひずみ SOI/ひずみ SGOI ハイブリッド

pMOSFETs using Uniaxially-Strained SGOICMOS 技術 , 第 66 回応用物理学会

Channels", Tech. Dig. IEDM, pp. 727-730, 2005.

局所酸化濃縮法を[39] 入沢寿史, 沼田敏典, 手塚勉, 臼田宏治, 平下紀夫,[29] Y. Nakabayashi, J. Koga, T. Ishihara and S.

杉山直治, 豊田英二, 高木信一,

横方向歪み緩和Takagi, "New Findings on Inversion-Layer

を用いて作製した高駆動力一軸歪み SGOI

MobilitypMOSFETs

inHighly

Doped

ChannelSi

MOSFETs", Tech. Dig. IEDM, pp. 139-142, 2005.

, 第 66 回応用物理学会学術講演会，

徳島大学，Sep. 2005.

[30] S. Nakaharai, T. Tezuka, E. Toyoda, N.

[40] 入沢寿史, 沼田敏典, 杉山直治, 高木信一, インパ

Hirashita, Y. Moriyama, T. Maeda, T. Numata,クトイオン化効率に与える歪み効果の物理的起N. Sugiyama and S. Takagi, "Fabrication of

源 , 第 66 回応用物理学会学術講演会，徳島大学，

Ultra-thin Ge-on-Insulator (GOI) Layers by GeCondensation Technique", 4th International

Sep. 2005.
[41] 水野智久, 高木信一,

高速動作を目指したソー

Symposium on Nanotechnology (JAPAN NANO

スへテロ接合 MOSFET (SHOT) の素子設計

2006), P. 3-11, 2005.

第 66 回応用物理学会学術講演会，徳島大学，,Sep. 2005.
[42] 杉山直治，平下紀夫，手塚勉，守山佳彦，高木

総説・解説論文

信一,

4-3[31] 高木信一， ひずみ Ge や III-V 族化合物を導入
274

第
4
章
研
究
報
告

異種材料の混載 LSI に道 ，日経マイクロデバイ(110) 面を有する SGOI 基板における酸化濃縮時の双晶の発生, 第 66 回応用物理学会学術講演会，徳島大学，Sep. 2005.
[43] 臼田宏治, 入沢寿史, 沼田敏典, 平下紀夫, 高木信ス，vol. 22，No.8, pp. 54-55, 2005.
[32] 高木信一, Si 系高移動度 MOS トランジスタ技術，

一,

平面 NBD 法によるひずみ SiGe 層の一軸ひ

応用物理，9 月号，vol. 7, No. 9, pp. 1158-1170,

ずみ緩和評価 , 第 66 回応用物理学会学術講演会，

2005.

徳島大学，Sep. 2005.

[33] 高木信一, 金森

順, 杉本有俊,

テクノトーク -[44] 平下紀夫, 豊田英二, 守山佳彦, 杉山直治, 高木信

次世代デバイス開発の支援を目指し，進化する一,

SGOI 基板上の (001) ひずみ Si 層のひずみ緩半導体計測・解析システム , 日立評論，第 88 巻，

和 2, 第 66 回応用物理学会学術講演会，徳島大第 3 号, pp. 36-38, 2006.

学，Sep. 2005.

[45] 平下紀夫, 豊田英二, 守山佳彦, 杉山直治, 高木信
一,

SGOI 基板上の (001) ひずみ Si 層のひずみ緩

和 3, 第 66 回応用物理学会学術講演会，徳島大[46] 田岡紀之, 池田圭司, 山下良美, 杉山直治, 高木信Ge-MIS 構造における Ge 表面処理の電気特性への影響, 第 66 回応用物理学会学術講演会，

ス・評価の物理 ―（第 11 回研究会）, 東レ総合
研修センター, pp. 177-182, 2005.

[47] 中林幸雄,古賀淳二，石原貴光，高柳万里子，高Si MOS 反転層中のキャリア伝導に対する高チャネル濃度化の影響

本臼正周, 泉妻宏治, 田島道夫,

歪みシリコンウ

エハーのフォトルミネッセンス評価, 応用物理学会シリコンテクノロジー分科会第 78 回研究集会「シリコン結晶に関する基礎研究と応用技

徳島大学，Sep. 2005.
木信一,, ゲートスタック研究会 ― 材料・プロセ[56] 八代吉宗, 平下紀夫, 手塚勉, 高木信一, 仙田剛士,

学，Sep. 2005.
一,価, 第 66 回応用物理学

術−若手研究者を中心とした討論会−」, 学習院
大学, 2005.
[57] 池田圭司, 山下良美, 田岡紀之, 杉山直治, 高木信
一,会学術講演会，徳島大学，Sep. 2005.

界面不純物偏析による NiGe / Ge（100）Si-MOSFET 中

ショットキー障壁変調効果 , 23p-W-9, 第 53 回応の電子移動度の強い温度依存性−散乱機構とス

用物理学会関係連合学術講演会，武蔵工業大学，

クリ−ニング効果

Mar. 2006.

[48] 朴 敬花，平川一彦，高木信一,, 第 66 回応用物理学会学術講[58] 平下紀夫, 豊田英二, 守山佳彦, 杉山直治, 高木信

演会，徳島大学，Sep. 2005.
[49] 熊谷寛，七条真人，石川寛人，星井拓也，菅原聡，高木信一,Ge 上極薄 Si のプラズマ酸化による SiO2/Ge MIS キャパシタの作製と電気特性,

第 66 回応用物理学会学術講演会，徳島大学，

一,

SGOI 基板上のひずみ Si 層のひずみ緩和 4

ひずみ Si 層の臨界膜厚, 22p-ZE-6, 第 53 回応用物理学会関係連合学術講演会，武蔵工業大学，
Mar. 2006.
[59] 臼田宏治, 入沢寿史, 沼田敏典, 平下紀夫, 高木信

Sep. 2005.
[50] S. Takagi, K. Takeda and S. Sugahara, "Carrier

一,

平面 NBD 法によるメサ形成圧縮ひずみ

Transport Properties of Si-Based HighSiGe チャネル層の緩和評価 , 第 53 回応用物理学

Mobility/Velocity Channel MOSFETs for

会関係連合学術講演会，武蔵工業大学，Mar.

Future CMOS", International Symposium on

2006.

Advanced Electronics for Future Generations[60] 守山佳彦, 平下紀夫, 豊田英二, 臼田宏治, 中払周,

− Secure-Life Electronics for Quality Life and杉山直治, 高木 信一,

Society −, pp. 147-152, 2005.

エピタキシャル成長前クリーニング法の検討[51] 高木信一,

高移動度 MOS トランジスタ技術,

2005 年半導体 MIRAI プロジェクト成果報告会,

ス技術

新構造チャネル高性能 CMOS デバイ, 先端知機能材料デバイスラボラトリー

ズ F&RIC オープンフォーラム 2005「知の融合と開放」, 東京大学武田先端知ビル 5 階 武田ホール,
SGOI/GOI MOS トランジスタ技術,

電気学会第 10 回 IV 族系ヘテロデバイス・システ
ム材料技術調査専門委員会, ルーテル市ヶ谷セン会，武蔵工業大学，Mar. 2006.
ひずみ Si/SGOI における pn 接合リーク[54] 田岡紀之, 池田圭司, 山下良美, 杉山直治, 高木信Ge-MIS 構造における表面熱処理雰囲気の電気特性への影響, ゲートスタック研究会 ― 材

料・プロセス・評価の物理 ―（第 11 回研究会）,
東レ総合研修センター, pp 203-208, 2005.
[55] 熊谷寛, 七条真人, 石川寛人, 星井拓也, 菅原聡, 高木信一,

Ge 上極薄膜 Si のプラズマ酸化による

SiO2/Ge MIS キャパシタの作製と界面特性評, 26a-

X-8, 第 53 回応用物理学会関係連合学術講演会，
武蔵工業大学，Mar. 2006.
[62] 田岡紀之, 池田圭司, 山下良美, 杉山直治, 高木信Ge-MIS 界面評価における測定温度の影響, 第 53 回応用物理学会関係連合学術講演会，武
蔵工業大学，Mar. 2006.

4-3[63] 杉山直治, 中払周, 平下紀夫, 手塚勉, 守山佳彦, 臼田宏治, 高木信一,

ター, 2005.
一,

23a-ZD-9, 第 53 回応用物理学会関係連合学術講演

一,

2005.
[53] 高木信一,,[61] 田邊顕人, 沼田敏典, 手塚勉, 平下紀夫, 高木信一,

パシフィコ横浜, 2005.
[52] 高木信一,

GOI/ SGOI 基板表面の Ge

二段階酸化濃縮法による低貫通転位密度 SGOI 構造の作製 , 22p-ZE-8, 第 53
回応用物理学会関係連合学術講演会，武蔵工業大学，Mar. 2006.
[64] 入沢寿史, 沼田敏典, 手塚勉, 臼田宏治, 平下紀夫,
杉山直治, 豊田英二, 高木信一,

横方向歪み緩和を用いて作製した高駆動力一軸歪み SGOIpMOSFETs, 25p-X-2, 第 53 回応用物理学会関係連合学術講演会，武蔵工業大学，Mar. 2006.

275

第
4
章
研
究
報
告

[65] 入沢寿史, 沼田敏典, 手塚 勉, 臼田宏治, 中払 周,
平下紀夫, 杉山直治, 豊田英二, 高木信一,

一軸

歪み SGOI チャネルを有する高性能マルチゲート
pMOSFETs, 25p-X-3, 第 53 回応用物理学会関2．国際会議[1] K. Yamamoto and M. Fujishima, "Differencial
injection locking frequency divider with low

係連合学術講演会，武蔵工業大学，Mar. 2006.

power consumption and a wide locking range,"[66] 中払周, 手塚 勉, 平下紀夫, 豊田英二, 守山佳彦, 杉IEEE International Meeting for Future of山直治, 高木信一,

酸化濃縮法による Ge-on-

Insulator（GOI）層の形成過程における結晶欠陥の発生, 23a-ZD-8, 第 53 回応用物理学会関係連合学術講演会，武蔵工業大学，Mar. 2006.
[67] 高木信一,

2005)[2] I.C.H. Lai and M. Fujishima，"Simple modelingexpressions for substrate network of on-chip

高速/低消費電力 CMOS のための基板・デバイス・プロセス技術

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, 第 53 回応用物理学会関係連合学術講演会，武蔵工業大学，Mar.
2006.

inductors," Proceedings of the 2005 International
Conference on Microelectronic Test Structures,
pp. 113-118 (April 2005)[3] M. Fujishima, K. Yamamoto, and I.C.H. Lai,[68] 高木信一, 菅原聡,

III-V 族化合物半導体 n-MOS-

FET と Si n-MOSFET の電気特性の比較"High-performance RFCMOS designs for high-, 26p-

speed and secure communications," International

X-1, 第 53 回応用物理学会関係連合学術講演会，

Symposium on Advanced Electronics for Future

武蔵工業大学，Mar. 2006.

Generations, pp. 141-146 (October 2005)[69] 星井拓也, 菅原聡, 高木信一,

ひずみ Si MOS-

[4] K. Yamamoto and M. Fujishima, "70GHz CMOSFET のゲートトンネル電流に与えるひずみの効

Harmonic Injection-Locked Divider," IEEE果International Solid-State Circuits Conference, 26a-X-7, 第 53 回応用物理学会関係連合学術講演会，武蔵工業大学，Mar. 2006.

(San Francisco) (8th February, 2006)[70] 中林幸雄, 古賀淳二, 石原貴光, 高柳万里子, 高木信一,

高濃度チャネル領域におけるクーロン散

乱移動度の振舞いの物理的起源, 26p-X-8, 第 53

回応用物理学会関係連合学術講演会，武蔵工業大学，Mar. 2006.
[71] 朴敬花, 平川一彦, 高木信一,

音響フォノン散乱[2] Lai, 王, 藤島, "インダクティブゲートカスコード

26p-X-6, 第 53 回応用物理学会関係連合学術講演

回路による増幅回路の利得改善", 第 5 回 シリコン会，武蔵工業大学，Mar. 2006.

アナログ RF 研究会（東京）（2005 年 8 月 17 日）
低温 MBE[3] 谷本, Lai, 藤島, "スローウェーブコプレナ導波路

成長を用いた超薄層 Ge-on- Insulator(GOI) p-の最適化", 2005 年電子情報通信学会ソサイエティ

channel メタル S/D MOSFET , 25a-X-11, 第 53

大会（札幌）（2005 年 9 月 20 日）

回応用物理学会関係連合学術講演会，武蔵工業大学，Mar. 2006.
[73] 七条真人, 菅原聡, 高木信一,

研
究
報
告

[4] I.C.H. Lai and M. Fujishima Substrate-coupledinductor model for circuit design simulations,

III-V on Insulator（III-V-O-I）MOSFET 応用に向けた Si 基板上の
III-V 族化合物半導体エピタキシャル成長法

第4
章

ナログ RF 研究会（東京）（2005 年 8 月 17 日）,[72] 上原貴志, 松原寛, 菅原聡, 高木信一,

276[1] 渡辺, 山本, 藤島, "デュアルピーク共振回路による電圧制御発振回路の高性能化", 第 5 回 シリコンアによる n 型 Si-MOSFET 中のエネルギー緩和

4-3

3．国内学会，研究会等

電子情報通信学会集積回路研究専門委員会（高知）（2005 年 12 月 16 日）,[5] 渡辺, 山本, 藤島, "デュアルピーク電圧制御発振器

26p-X-2, 第 53 回応用物理学会関係連合学術講演の試作と解析", 2006 年電子情報通信学会総合大会

会，武蔵工業大学，Mar. 2006.

（東京）2006 年 3 月[74] 菅原聡, 中根了昌, 高木信一,

オーミックコンタ[6] 谷本, 藤島, "スローウェーブコプレナ導波路のモクト合金を用いたメタル・ソース/ドレイン

デリング", 2006 年電子情報通信学会総合大会（東MOSFET京）2006 年 3 月, 25a-X-12, 第 53 回応用物理学会関係

連合学術講演会，武蔵工業大学，Mar. 2006.

[7] 新山, 藤島, "キーロンダリングを用いたストリー
ム暗号", 2006 年電子情報通信学会総合大会（東京）2006 年 3 月[8] 王, 藤島, "形状依存を考慮した 110GHz までの

MOSFET のモデリング", 2006 年電子情報通信学会総合大会（東京）2006 年 3 月

4-3
277

第
4
章
研
究
報
告

第5章

付録

5．1 VDEC 利用規程・申し込みガイド
5.1.1 概要
VDEC は，全国の大学・高専向けに様々な支援事業を

VDEC のシステムは，Internet と Unix operating system の上になりたっているので，Internet の仕組や Unixについての素養はあらかじめ付いていることを期待して実施している．

いる．従って，利用でトラブルが起こったときには研究

1. CAD ツールの共同利用

室や学校のネットワーク管理者と十分連絡をとって，問2. VLSI 試作サービスの共同利用

題を切りわけながら対処することが勧められる．

3. CAD ツール講習会（8-9 月・ 3 月）
4. 社会人リフレッシュ教育（12 月-1 月，学生も参加可能）
5. VLSI デザイナーフォーラム（若手の会）
6. 大型装置利用

5.1.2 まずはじめに
VDEC からのおしらせ，また講習会・リフレッシュ教
育を除く全ての申込や問い合わせには，VDEC の WEB

CAD ベンダー，試作会社等のアカデミック向けの協ページ http://www.vdec.u-tokyo.ac.jp/ を用いている．

力により，それぞれのサービスを大幅なアカデミック

一部のページは秘密等が含まれるため，WEB アクセス

ディスカウントで提供している．VDEC 設立以来，これ用アカウント・パスワードならびにアクセスしているマまでの実績では，CAD の利用・ CAD 講習会は無償，

シンの Internet Protocol （IP）アドレスによって制限

LSI 試作サービスは海外での類似サービスの半額以下，をかけている．

大型装置は消耗品実費負担のみとなっている．見返りと従って，VDEC を利用したい場合，前もって教員によ

して，ユーザには VDEC を利用する「顧客」ではなく，るアカウントの申請が必要である．登録は無料．資格のVDEC と一緒になってサービスを向上させる「主体」と審査を行うため十分な（サービス開始前 1 ヶ月以上）時しての自己研鑽と協力を期待している．全国の研究室が間的余裕をもって，申込をお願いしたい．申込から概ねバーチャルな一つの研究室として助けあいができるよう数週間が経過した後，WEB ページアクセス用のアカウ

な状況を理想とし，限られたスタッフの中，日々支援活

ントとパスワードが発行される．アカウントは，半角英動を行っている．

大文字 2 字 + 半角数字 5 桁（例: VD00000）からなる．

サービスの対象は基本的には，大学・高専であり，端

5-1
278

第
5
章
付
録

的にはメールアドレスとして「.ac.jp」を持つ教員と，申込で特に注意する点は，VDEC の WEB にアクセス

その研究室内の教職員と学生を対象とする．それ以外のしたい研究室のマシンの IP アドレスを入力することで研究所の利用や，企業との共同研究については個別の判ある．学校の中にあるマシンからのみアクセスを許可し断を要する．特に CAD ツールについては CAD ベンており，プロバイダーのアドレスならびに，Proxy サー

ダーとのライセンス規定に抵触しないよう細心の注意がバのアドレス登録は禁止する．入力の際は，必要であるため，VDEC の担当者（vdec@vdec.u-

133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半tokyo.ac.jp）に必ず相談いただきたい．その他のサービ角」の英数字で，「,」（半角カンマ）で区切って，途中スについては VDEC の裁量範囲が広くなるので可能性

改行を入れずに入力する．また，ここで入力するアドレが高くなるが，こちらもあらかじめ相談いただきたい．

スは，「ネットワークの外部から見えるアドレス」であ企業との共同研究については，少なくとも非営利，アカることに注意する．特に，NAT（IP masquerade とい

デミック側が 51%以上のイニシアチブを取る研究である

うプログラム名で呼ばれることもある．機能としてはことが必要である．

NAT が正しい．） で研究室内をローカルネットワーク

また，CAD の申込や試作申込，装置利用申込など，にしている場合は，NAT サーバのアドレスを入力する．

契約にかかわる作業は全て，代表の教員の方々に行ってよくある間違いとして，ローカルネットワークの IP，

いただくことをお願いしている．研究室のメンバが代理

例えば「192.168.X.XX」を登録したためアクセスできなで行うことも現実には可能であるが，その場合もあくま

くて困っている例がある．

で教員の了解をとり，代理としての心構えで望んでいた
だきたい．

ネットワークが変更になるとか，研究室のマシン増設などで IP アドレスを変更する場合は同じく，申込の行き届いたコンピュータのみに限定すること・ DHCP サーバにより動的に割り当てられた IP アドレスやローカルアドレスなどは登録できない（しても意
味が無い）・ Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためである
図 5.1

VDEC ホームページのインデクスフレームので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

5.3 CAD ツールの共同利用
VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソ
フトウェアは，VDEC の VLSI 試作以外のアカデミック
図 5.2

アカウント登録・変更ページの入口

用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．
LSI の設計には，CAD ソフトと共に，パラメータやライブラリが必要であるが，これも職員や関連研究室のボランティアにより，充実のための努力が払われている．
ボランティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEB アカウントが必要である）．NDA 事項を了解いた
だきサイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
申請時に WEB から入力する内容は以下のとおり．
・ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）

図 5.3

アカウントの新規登録の注意点

・用途・メディアリクエスト（使用する Operating System をページから「登録内容変更」を行う．特に，古い IP が選んでチェックする）．

使えなくなるといった大幅なネットワークの変更がわ

・利用する研究室所有ワークステーションのホストネー

かっている場合は，まえもって新旧両方のアドレスを登ム（VDEC，端的には usr1 から名前→ IP アドレスの録しておく．万一アクセスできなくなった場合は，「新解決ができる，「.ac.jp」で終わるホスト名であること

規登録」を行い，同じ E-Mail アドレスを入力することが条件．）

で上書き変更が可能である．

ソフトウェアの CDROM（メディア）について，【登録する IP アドレスに関する要件】
・アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない
・ IP アドレスの登録数には制限を設けないが，管理のVDEC の創設期においては，メディアを近隣の研究室で「回覧」していたが，インターネットの発達により回線が豊富になったので，現在では CD に書き込める ISO イ
メージファイルで提供している．提供するサイトは，
usr1.vdec.u-tokyo.ac.jp である．メディアのリクエスト

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録

図 5.5図 5.4 CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

CAD 利用者メーリングリスト登録における注意点

初期設定等はやり方を一度経験すれば簡単であるが，はじめてのときは様々な問題が置こることもある．
VDEC に対する大幅なアカデミックディスカウントの引を怠ると，上記ホストにログインできないので注意が必き換えとして，各研究室は CAD ベンダーによる直接の要である．usr1 のアカウントも職員の手によって手動サポートを受けられない．かわりに VDEC では，で発行するので，CAD を申請してから 2 週間程度の時「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用間差がある．usr1 へのログインは，WEB アカウントの意している．質問はこちらのメーリングリストを利用い

英 字 を 「 小 文 字 に し た も の 」， た と え ば W E B にただきたい．CAD を利用する研究室の構成員のどなた「VD00000」でアクセスできている場合，usr1 にはでも投稿，返答してよい．CADuser ML の注意点は以「vd00000」でログインする．パスワードは大文字小文

下のとおり．

字の変換を「しない」ので，こちらも注意が必要である．

1. WEB ページから，利用するメンバの E-Mail アドレス

メディアを取得した後，プログラムをインストールし，を登録すること．特にその際，「.ac.jp」で終わるアド

初期設定ファイルを整備する．特に，ライセンスファイ

レスを利用し，メールはプロバイダ等に転送しない

ルは WEB 経由で別途取得の上設定するか，環境変数

こと（情報漏洩の観点から）．

LM̲LICENSE̲FILE 等を （ライセンスサーバのポート

2. リストの更新は頻繁におこない，卒業生へのメール

番号）@（ライセンスサーバ）の形式で設定する．また，配信は速やかに停止すること．特に 4 月に注意．

/etc/hosts ファイル等を設定し，ライセンスサーバを

3. メールをする前に，あらかじめ CADuser ML の過去「ローカルのネットワーク相当でアクセスできるように」記事検索が WEB からできるので，類似の質問が無いする．端的には，手元のワークステーションにおいて，かどうか検索してから投稿すること．

例えば「vdec-cad1」と指定するだけで，FQDN 形式の4. 機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は ，「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP アドレス

CADuser に送ってはならない．各試作のメーリングが引けるように設定する．

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5
章
付
録

リストに送ること

CAD ツールを実行するためには，VDEC または地域

5. 問題解決したら，問題，原因，解決法をまとめて投拠点校のライセンスサーバによる認証が必要である．ラ

稿すること （必須ではないが，ネット利用のエチ

イセンスファイルまたは環境変数の変更により認証を行ケットといえる）．

うライセンスサーバを切り替えることが出来るので，ライセンスは年度単位で申込みを受けつけしている．

VDEC または地域拠点校のどちらかのライセンスサーバ

各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

がメンテナンス等の事情により停止している場合でも，末に，CADuser ML と WEB 上に，次年度の CAD 利用

稼働中のもう一方のライセンスサーバを選択することに申込案内が出るので忘れずに申込する．4 月中は移行期

より CAD を実行することが可能である．また，ライセ

間として前年度申込のライセンスも有効にしてあるが，ンスサーバの認証は，CAD ツール起動後も数分おきに4 月末に切れるため，そのときになって慌てる例が毎年行われるので，CAD ツールを実行中は常時ライセンス発生している．「永久ライセンスではない」ことに十分サーバとの通信が可能な状態にしておかなければならな

ご注意いただきたい．

い．また，ファイアーウォールを使用しているネット
ワーク環境では，VDEC の Web サーバと VDEC および【毎月注意を払うべき点．熟読必須．
】

地域拠点校に対して，ライセンス認証用の特定のポート

1. VDEC では毎月，CAD を使用できる計算機のリストを空ける必要がある．この場合，各大学・高専のネット（アクセスリストと呼ぶ）を更新している．このときワーク管理者と相談すること．

DNS の逆引きができなくなっていた等の何らかの不具合で，アクセスリストに自分の計算機が登録されない場合がある．その場合，CAD が使えなくなるので，アクセスリスト更新前に対処する必要がある ．
サーバの停止は，全国ユーザに影響が及ぶため頻繁には行えないので，万が一アクセスリストの不備に気づかなかった場合は，最悪一ヶ月以上 CAD が使用できなくなる．
2. 以上の理由で，VDEC から「CAD のアクセスリスト

図 5.6

VLSI 試作メーリングリスト登録ページの注意点を更新します」というアナウンスがあった場合，必ずチェックを行い，自分のコンピュータが登録されていることを確認しなければならない．

・チップ数入力には半角数字を用いる
設計に関する問い合わせについては，各試作について

3. 登 録 確 認 の ペ ー ジ は ， h t t p : / / w w w . v d e c . u -メーリングリストを用意してあるので，設計者全員のtokyo.ac.jp/CAD/cad̲access̲list.html である．ブッ

メールアドレスを登録する．「.ac.jp」で終わるアドレス

クマークを強くお勧めする．

であり，プロバイダに転送をしないよう注意願いたい．

4. IP アドレス（ホスト名）registeredという表示が出ていれば登録されている．
5. false（false（ホスト名））FAIL という表示が出てい過去記事検索もできる．
レイアウトを設計した後，VDEC が提供する最新のDesign Rule Check ファイルでチェックを行い，エラー

れば登録に失敗しているので，原因を探る．

フリーになったものを提出する．また，シミュレーショ

一般的に，DNS の逆引き（ホスト名から IP アドレス

ンはもちろんのこと，レイアウトが回路図と同等であるを引く）に失敗していることが多い．研究室のネットことを確認する Layout Vs Schematic（LVS）チェック

ワーク管理者とも相談して，VDEC のサーバから，当該を通しておいて，提出しようとする回路が本当に動作しホスト名の逆引きができるまで原因の除去を行う．

そうである確信を持っておくことは最低限必要であろう．デザインの提出は usr1.vdec.u-tokyo.ac.jp に最終の5.4 VLSI 試作サービスの共同利用

GDS-II stream 形式ファイルを置き，提出コマンド/usr/designs/01/bin/submit.pl を実行する．

VLSI 試作サービスは，教育研究目的に限って認めら提出〆切は月曜日に設定されていることが多いが，でれる．WEB ページに本年度のランが掲示され，数ヶ月きる限り余裕をもって，前の週などに提出をいただきた

前から試作が申込可能になり，リンクが張られる．まず，い．また，月曜日に締め切った後，VDEC 側で再度デザ試作会社の持つ機密情報に対する NDA 契約を行った

インルールをチェックしている．この際本来出てはいけ

後，設計規則やライブラリにアクセスできる．設計規則ないエラーが出ることがあり，出た場合設計者に修正のは WEB 経由のアクセスならびに，WEB での公開を禁

お願いを連絡するので，提出したからといって安心せず，止している会社の場合は CDROM 等で送付される．

1 週間ほどは VDEC からの連絡に注意願いたい．

NDA の対象は教員であるが，研究室の職員・学生にもデザイン提出から数ヶ月後に，VLSI チップが納品さ同じ NDA が適用されるため，取扱には細心の注意を支れ，請求書も送付されるので，遅滞なく支払をお願いす払っていただきたい．尚，秘密保持契約内容は，以降のる．

同一プロセスによるチップ試作全てにおいて有効である．
試作申込はデザイン提出〆切日の 6 〜 3 ヶ月前，キャ

5.5 CAD ツール講習会

ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ

CAD ベンダーとの契約により，個々のサポートは提たキャンセルには，原則として試作代金をお支払いいた

供しないかわりに，毎年 2 回，夏と春と CAD 講習会をだくので注意いただきたい．特にはじめて試作に参加さ開催している．夏は基本的に東京大学の武田先端知ビル

れる場合は，1 ヶ月前には回路ができているくらいの，セミナー室において，春は各地方の拠点校を中心として余裕をもったスケジュールを組まれることを強くお勧め開催される．まずはこういった講習会に参加して，大体する．

の知識を付けてから実際の試作なり CAD 利用を行うこ

VLSI 申込フォームの入力に関する注意点（図 5.8）とをお勧めしている．アナウンスならびに申込はこれも，・希望チップ寸法の項目のチェックボックスを必ず

VDEC の WEB ページによって行われるのでご注意いた

チェックした上で希望チップ数を入力すること．
チェックを行わないと入力した数字は無効となる

だきたい．

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5
章
付
録

職員」であるので積極的な参加をお待ちしている．

5.6 社会人リフレッシュ教育
CAD ツール講習会からさらに進んだ形で，Verilog である回路を実際に設計し，レイアウト合成したり，

5.8 大型装置利用

FPGA による実験を行う「ディジタルコース」，アナロ

LSI テスターや，EB 装置など，公開可能な装置につグ回路のレイアウトやシミュレーションを体験したりす

いては，利用の案内を WEB ページに掲載している．そる「アナログコース」，「RF」コースならびに一線の研の手順に従って利用方法の学習と申請を行う．基本的な究者による設計事例の講演会などを企画している．12

スタンスは以下のとおり．

月〜 1 月に開催し，有料である．社会人を主に対象とし

1. 公開の対象は教員であり，研究室メンバは教員の代ているが，申込数に余裕がある場合学生の参加も歓迎している．

理として責任をもって使っていただく．
2. 利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

5.7 デザイナーフォーラム（若手の会）

3. 数回のトレーニングを受けて免許を持てば自分一人で利用可能

毎年夏から秋にかけて，VDEC を利用する若手が合宿

VDEC 専任・協力教員のサポートスタッフ数に限りがを行い，最近の動向や研究内容について話しあう機会をあるので，免許保持者に積極的な教育をお願いすること設けている．発足当初の「若手」の定義は年齢が 5 ビッがあるので，協力いただきたい．

ト．最近の定義は「自分は若手だと思っている学生・教5．2

IP データベースの整備

設計資産の再利用のために，VDEC では Web 上でのる．

データベースの構築および公開を行っている

平成 12 年度から平成 14 年度の 3 年間，（株）半導体理（http://www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 5.2.1）．

工学研究センター（STARC）との共同研究として IP プ

本データベースの利用対象は，IP 登録に関してはロジェクトを行ってきたが，その最終成果として IP 開

VDEC ユーザに限定しているが，IP 利用に関しては任発グループの各参加者へ完成 IP の登録を働きかけ，上意対象となっている．本データベースに関しての VDEC

記データベースによって公開を行っている．

の役割は，IP のカタログデータの整理，公開および登現在までに登録済みの IP を表 5.2.1 に示す．

録者−利用者間の仲介と機密情報の取り扱いの監督であ

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第
5
章
付
録

図 5.2.1 VDEC LSI IP Web データベースの例

表 5.2.1 VDEC LSI IP データベースに登録済みの IP（平成 18 年 3 月現在）
度登録番号

IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

STARC との IP プロジェクトをさらに発展させ，
VDEC ユーザ間での IP 再利用がより容易にさせるため

で，VDEC ユーザ間での IP 利用の促進をはかる予定です．

に，Open Core Protocol（OCP）を積極的に利用し，IP

また，（株）ルネサステクノロジより「M32R ソフト

ライブラリを充実させることを計画しております．

マクロ」，「M32R-II ソフトマクロ」，「SH3-DSP コア」の

VDEC では，現在，先行的に OCP を利用した IP 開発，提供を受けており，各大学のユーザが無償でこれらの商既存 IP の OCP への対応手法の研究などを行っており，

用プロセッサ・ IP コアを利用することができ，IP コア

今後公開予定です．また，各ユーザの作成した IP をベース設計研究を進める上で重要な部分を担っている．

VDEC ホームページ上の IP 登録ページに登録すること

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