平成VLSI Design and Education Center The University of Tokyo 2017年度

29

平成29年度東京大学大規模集積システム設計教育研究センター

2017
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2017

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2016 年度活動報告をお送りします．
本センターは 1996 年 5月に設立され 2016 年は設立 20 周年にあたります．本年 1月20日には多くの関係者の参加を頂き，『VDEC 設立 20 周年記念集会』を開催しました．皆様からのVDECを利用した研究教育事例紹介や今日盛んな研究事例，
産官学関係者の方々からの多くの暖かい活動支持の言葉を頂戴し，教職員一同大変嬉しく引き続き活動に取り組む決意を新たにしました．20 年は集積回路の歴史 50 年のほぼ半分に相当しますが，この間の技術環境や経済環境の変化に思いを馳せた集会でした．
2016 年度チップ試作は全体としてほぼ順調に行われましたが，65 nm 技術利用が順調だった半面，0.8μ技術利用は低く，0.18μ技術利用も減少傾向が見られました．そのため 0.18μ試作計画を一部手直し，皆様にはご迷惑をおかけしました．
今後は『0.8μ試作と0.18μ試作は年 2 回を保証』する予算措置をし，利用収入が 1回分のコストに達する見込みを得た時
点で 3 回目以降の試作を実施します．従来の需要なら 0.18μの年 3 回実施ほぼ確実と予想していますが，0.8μ試作は一部の利用はあるものの利用率改善は困難と思われます．当分は『短 TAT‐ CMOS ゲートアレイ』用マスタースライス製作に併用することとしました．これは約1 週間の TAT で試作する『一層配線のゲートアレイ』です．利用には若干費用が生じますが設計も容易で主に学生実験での利用を想定しています．東大電気での実施経験も長くPDKも完成しており，近々利
用案内を出す予定です．
ナノテク微細加工の利用者数は依然増加しています．装置稼働率やクリールーム面積が限界に達成しつつあり，利用者の増加に応じて装置の維持状態も良好となる正帰還効果だと考えています．今後も予算の効率的投入で良好な状態を維持できればと考えています．活動の財政基盤の一つは『文科省 JST ナノテクプラットフォーム事業』です．10 年事業の折返地
点にあり，高評価を維持して次の事業に繋げていければと思います．
2016 年度からアカデミックCADライセンスの利用に『CAD ユーザ分担金制度』を導入しました．これにより20 年間漸減してきた文科省予算の一部を補い，当分は CADを安定提供できる見込みが立ちました．皆様のご理解のおかげと感謝しています．他方，近年増加傾向の実用化研究開発にこのライセンスは利用できない制約があります．VDEC では大学の設計力を産業展開に繋げる環境を構築したいと模索してきましたが，CAD ベンダー各社の理解により実用化研究にも利用できる『拡張アカデミックCADライセンス』の導入を始めました．昨年 10月よりNEDO 委託研究への支援を開始しましたが，他の産学共同研究にも拡大できればと考えています．
テスト・検証分野の教育研究促進の目的で設置された㈱アドバンテストからの寄附研究部門（D2T：Design-to-Test）は，
2016 年 10月に更新（第 4 期）されました．第 11回の定例 D2Tシンポジウムは同年 9月21日開催され，次回は 2017年 9月28日の予定です．本活動に対する㈱アドバンテストからの継続的支援に対し心から感謝申し上げます．
VDEC は今後とも半導体技術の価値を高めるための教育研究活動をめざし『実践的チップ設計・試作を通じた学生教育と研究者育成』の基本方針のもとに社会に貢献していきたいと考えています．引き続き皆様からのご支持をお願い申し上げます．
2017年 6月

（全国共同利用施設）
東京大学大規模集積システム設計教育研究センターセンター長 浅 田 邦 博

VLSI Design and Education Center, The University of Tokyo
Annual Report 2017

C O N T E N T S

巻頭言
第1章

第2章

VDEC 事業の紹介と平成 28 年度事業報告 
1.1

VDEC 事業の紹介と平成 28 年度事業報告

1.2

CAD ソフトウェアの整備

1.3

VLSI チップ試作

1.4

セミナー

1.5

装置の整備・運用・利用公開

1.6

平成 29 年度の活動計画

   5

   6

   9
   13

   15

1.7

VDEC 発ベンチャー

1.8

超微細リソグラフィー・ナノ計測拠点

1.9

VDEC 設立 20 周年記念式典開催

   16
   17

   18

「アドバンテスト D2T 寄附研究部門」活動報告 
2.1 「アドバンテスト D2T 寄附研究部門」の紹介
2.2 「第 11 回 D2T シンポジウム」開催報告

第3章

第4章

第5章

   2

   2

2.3

研究活動報告

2.4

研究発表

20

   20

   21

   23

   24

25

チップ試作結果報告 
3.1 試作ラン別一覧   26

3.2 チップ種別一覧   32

3.3 各チップの詳細

   37

95

VDEC 概要 
4.1

組織概要

   95

4.2

人事報告

   96

4.3

決算報告

   98

99

研究報告 
5.1

全体概況

5.2

研究室構成員（平成 28 年度）    100

5.3

研究概要

   102

5.4

研究発表   111

5.5

特許，受賞等   99   121

122

Appendix A-1. Publication list   122A-2. ナノテクノロジー・プラットフォーム（クリーンルーム利用）に関する発表文献リスト
B.

VDEC の利用規定・申し込みガイド

C.

IP データベースの整備   189   184   165

第1章
1. 1

1-1
第

2

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

1

VDEC 事業の紹介と平成 28 年度事業報告

VDEC 事業の紹介と平成 28 年度事業報告

東京大学大規模集積システム設計教育研究センター

究室内で“技術伝承＂され，VDEC 主催のセミナーがト（VDEC）は，平成 8 年の発足以来『LSI 教育情報の発信

リガーとなって最新の CAD 利用技術が全国的に広がる

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエアのことを期待している（1. 3 章参照）
．また，各社のツール整備』，『VLSI チップ試作支援』を 3 つの柱として，円チェインが複雑化し導入しているツールを十分に使いこ滑な運営を目指した事業を展開した．図 1. 1. 1 に示す

なすことが困難となっているという現状を鑑み，各ツー

VDEC の活動内容に基づき，以下に平成 28 年度の概要

ルベンダーの推奨するツールチェインに関する講演会もを報告する．

ツールセミナーの開催に合わせる形で実施した．

VDEC の使命は全国の国公私立大学および高専の LSI

LSI 設計フローセミナーは LSI 設計の基本概念教育と設計研究・教育を高度化し，産業界に対しても優秀な

複数の CAD ツールを連携する実用的設計例の体験教育

LSI 設計技術者を数多く送り出すことである．VDEC のである．この目的で VDEC では社会人のリフレッシュ発足より 19 年経過し，各大学における CAD ソフトウ

教育プログラムと兼ねて LSI 設計教育セミナーを開催しエアの利用技術教育や LSI 設計・設計フローに関する教てきた．平成 28 年度は，
7 月～9 月に，
“アナログ設計コー

育の充実が図られている．その一方で，先端の LSI 設計

ス＂，“RF 設計コース＂，平成 24 年から開始した＂MEMS

技術およびそれに対応する CAD ソフトウエアは一層複設計コース＂を実施した．いずれも演習を伴う体験教育

雑化し続けている．そのため，CAD ツールの導入に際コースであり，主要大学の経験豊かな教官を講師に招いしては，CAD ベンダーから講師を招いてのセミナーのて実施している．加えて各プロセスに特化した設計フ開催を継続しており，参加者の利便を図るために平成

ローに関するセミナー＂VDEC 環境におけるトランジス

21 年度より東京での開催と同時に映像配信による拠点

タレベル設計講習会＂，“VDEC EDA 環境におけるディ校での遠隔受講としている．VDEC としては各ユーザ研

ジタルル設計手法講習会＂を大学における設計者に向け

28

図 1. 1. 1

VDEC の活動内容

て実施している．なお，平成 26 年度から本設計フロー

することができ，そこに直面する疑問点を投稿し，助けに関するセミナーに関しても有料化して実施している．

を求めることができる．メールグループの登録ユーザ

これらセミナーに加えて VDEC では年 1 回，若手教はそれに回答する義務を負っているわけではないが，ほ官と学生を中心とした VDEC デザイナー・フォーラム

とんどの場合，数時間から数日以内に経験豊かなユーザを開催している．これはワークショップ形式の会合であからの支援を得ることができる．また，今まで蓄積されり，企業・大学からの招待講演に交えて，参加者が設計てきたメールグループの情報が VDEC の WEB 上で認事例を持ち寄ってその成功談，失敗談を交換する．これ証された VDEC ユーザへ公開され，教育上の資産としから設計を始めたいと考えている学生・教官もここでさて残していく仕組みになっている．ぜひこの仕組みを

まざまなノウハウを得ることができる．特に平成 23 年

活用することで問題解決の一助としていただきたい（図度から，VDEC 活動における表彰として「IEEE SSCS

1. 1. 2）．
VLSI チップ試作支援に関しては，ルネサスエレクト

を VDEC デザイナー・フォーラムの場で行っており，

ロニクス社 SOTB 65 nm CMOS 試作を呈上試作として

平成 28 年は，IEEE SSCS Japan Chapter VDEC Design

開始し，ローム 0.18μm CMOS，オンセミ - 三洋半導体

Award として，京都大学の塩見準さん，3 件の VDEC デ

0.8μm CMOS 試作とともに実施した．
平成 20 年 10 月に設置されたアドバンテスト社から寄人（奈良先端大），浅野大樹（神戸大学）），3 件の VDEC

附部門「Design To Test（D2T）」では，LSI のテストに

デザインアワード奨励賞（Tokgozkorkut Kaan
（東京工業

関する教育の充実とともに，設計とテストの架け橋を目

大学）
，今西翔馬
（静岡大学），Kanjanavirojkul Parit（東京指した研究が進められている．これまでの活動を振り返大学）），3 件の VDEC デザインアワードアイデアコンテ

ると，VDEC 発足以来の活動の中で LSI 設計文化が根付スト部門嘱望賞（佐藤祐人（静岡大学），速水一（奈良先端

いた研究室や大学ではすでに活発な設計研究・教育が進大学），Wuthibenjaphonchai Nattakarn（奈良先端大学））

行している．図 1. 1. 3 に VDEC を利用した研究成果のを授与した．

指標として，VDEC に関係する発表文件数の推移を示

このようなセミナー，フォーラムを通じた教育システ

す．単純に比較はできないが発表文献の数は増加傾向にムにより LSI 設計の基本的項目を学習できるようになっあり，VDEC 発足以来，集積回路に関係する研究が活性ているが，それでも実際の LSI 設計の場面では，さま化されていることが確認できる．

ざまな困難に直面することが多い．初心者にとっては

図 1. 1. 4 に VDEC に関係する発表文献の VDEC ファ

CAD ソフトウエアのセットアップは最大の問題である．

シリティー利用状況を示す．論文執筆にあたり CAD ソ

セットアップの後も CAD ソフトウエアが発する“難解フトウエアが幅広く利用されていることが確認できる．

なエラーメッセージ＂でとまどうことも多い．このよう

CAD ソフトウエアはチップ設計だけでなくチップ試

な場合に力を発揮するものが VDEC メールグループで作の準備段階で利用される場合が多いため，研究の基本ある．VDEC ユーザは VDEC のホームページから CAD

アイデアを実証するツールとしての貢献度も大きい．まメールグループや試作技術対応のユーザグループに登録

た，研究論文には最先端のプロセステクノロジが好んで

図 1. 1. 2

VDEC メーリングリストの過去記事

3

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

ザインアワード優秀賞，（田村雅人（東京大学），吉村彰

1-1
第Japan Chapter VDEC Design Award」の最終審査・表彰

28

利用される傾向にあり世界的には 32 nm CMOS, 22 nm

Moore が叫ばれており，MEMS 混載 CMOS メニューな

CMOS, 14 nm CMOS による設計事例報告が増加してどの充実を図っていきたい．そのほかのファシリティー

おり，VDEC においても最先端プロセステクノロジメ

として，LSI テスターや FIB 加工装置，EB 描画装置な

ニューの充実をはかっていきたい．加えて，More than

どが研究目的に幅広く利用されることを期待する．

1-1
第

4

章 ＶＤＥＣ事業の紹介と平成 年度事業報告1

図 1. 1. 3

VDEC を利用した発表文献数の推移

28

図 1. 1. 4

VDEC ファシリティー利用状況

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエア

運用形態となっている．ライセンス数は CAD の項目ごは，平成 29 年度は表 1. 2. 1 に示すツール群を全国の大とに 100 から 1,000 程度のフローティングライセンスと学に提供している．CAD ソフトウエアの利用は，図 1. 2. 1

なっており，全国の国・公・私立大学・高専において教に示す全国地域拠点校 10 箇所にライセンスサーバを設

育・研究目的に限り利用できるようになっている．

置し，全国各大学の利用者が手許の計算機にインストー

VDEC の CAD の利用，および「1．3 章」のチップ試

ルした CAD ソフトウエアを，最寄のライセンスサーバ

作の利用のためには，あらかじめユーザ登録が必要とにおいて認証を行うことで，ネットワークを利用したなっている．

表 1. 2. 1導入された CAD システム
用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーション，
論理合成，テスト生成，マクロセルを含むセルベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機能・回路シミュレー
ション，設計検証，回路抽出

Cadence Design Systems, Inc.

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テス
ト生成．マクロセルを含むセルベースの配置配線設計とバックアノテーション，回路シミュレーション，デバイ
スシミュレーション

Synopsys, Inc.

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システムの設計，検証

Keysight Technologies

Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

全国地域拠点校

5

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

図 1. 2. 1

1-2
第

名称

28

1. 3

1. 3. 1VLSI チップ試作

VLSI チップ試作の推移

図 1. 3. 1 は，VDEC および，それに先行して行われた

また，平成 27 年度から定常試作として，ルネサスエレ

パイロットプロジェクトでのチップ試作数の推移を示し

クトロニクス社 SOTB 65 nm CMOS 試作を開始した．

たものである．
VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリは NEL社の CMOS 0.5μm（当該プロセスはその後日立北海セミ

1-3
第

6

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

128

コンダクタ社に継続）1 社であったが，平成 8 年度
（1996年度）の VDEC 発足後，日本モトローラ社の CMOS 1.2
μm（平成 11 年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成 9 年度からはローム社のCMOS 0.6μm が加わった．さらに平成 10 年度には日立製作所の CMOS 0.35μm，平成 11 年度にはローム社 0.35
μm がそれぞれ加わった．また，IP 開発プロジェクトの一環として STARC 0.13μm の試作を行った．平成 13
年度から，日立製作所の CMOS 0.18μm のサービスを実施している．平成 14 年度は，広島大学岩田先生の主（a）
設計チップ品種数

導の下に，VDEC と MOSIS の協力による試作サービスを試行的に実施した．これは，TSMC，IBM といった
海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μm SiGeBiCMOS のテスト試作を実施した．
平成 19 年度で終了した 90 nmCMOS の後継の先端プロ（b）
設計チップ面積

セスの検討を平成 19 年度から開始し，平成 20 年度に
eShuttle 社の 65 nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体
回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の 40 nm CMOS による試作も開始した．一方で平成 23 年 9 月試作をもって CMOS
1.2μm を終了することとなったほか，平成 24 年度をもってルネサスエレクトロニクス社の 40 nm CMOS 試作が終了，平成 25 年 8 月シャトルをもって eShuttle 社の 65 nm CMOS 試作が終了した．CMOS 1.2μm の後継として，オンセミー三洋半導体製造社の協力により平成 24 年 10 月に CMOS 0.8μm のテスト試作を実施し，
平成 25 年度から定常試作として継続している．最先端（c）
規格化した設計チップ面積

試作としては，平成 25 年度からフランス CMP を介して ST マイクロ社 FD-SOI 28 nm CMOS 試作を開始した．

図 1. 3. 1チップ試作数・面積推移

図 1. 3. （1 a）は設計されたチップ品種数を示す．図中の棒グラフは，試作品種数の順調な増加を表しており，
VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，平成 14 年度に減少しているが，これはROHM 社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移
しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成 18 年度に 0.35μm が終了し，平成 19 年度以降 0.18μm への移行したことにより，試作数が 130 品種程度減少し，さ1-3

eShuttle 65 nm CMOS への移行に伴う試作数の減少がみ

7

られる．

図 1. 3. 2

VDEC チップ試作参加教員数・大学数の推移とその累計プロセスの微細化進展に伴い，集積度が向上することも重なり，試作面積が大幅に減少する結果となっている．

に必要な設計規則などの，試作会社固有の機密情報にア

図 1. 3. （1 b）に設計されたチップ面積を示す．一方設計クセスするための「機密保持契約」締結教員数は，ルネ量の指標として，図 1. 3. 1（c）に試作面積をそれぞれのサスの 65 nm プロセスが 72 名，ロームの 0.18 um プロ

試作プロセスにおける特性寸法で規格化した，規格化試

セスが 274 名，オンセミ三洋 0.8 um プロセスが 38 名と作面積の傾向も併せて示す．こちらはまだ増加し続けてなっている．

いることから，プロセスの微細化に伴うチップ当たりおよび面積当たりの設計工数の増大が試作数，試作面積の減少主要因になっていることが考えられる．
また，図 1. 3. 2 にこれまでに試作に参加した教員数，
大学数の推移およびその累計を示す．また，チップ試作
表 1. 3. 1

1. 3. 2

平成 28 年度チップ試作概況

平成 28 年度は，表 1. 3. 1 に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第 2 章のチップ試作報告を参照されたい．

平成 28 年度チップ試作日程○ CMOS 0.8 um（オンセミコンダクター三洋半導体製造）
試作申込締切設計締切

納品・試作完了

平成 28 年度第 1 回

2016/ 7/ 8

2016/ 9/30

2017/ 2/ 9

平成 28 年度第 2 回

2016/12/30

2017/ 3/24

2016/ 6/20

試作申込締切設計締切

納品・試作完了

平成 28 年度第 1 回

2016/ 3/ 7

2016/ 5/30

2016/ 9/20

平成 28 年度第 2 回

2016/ 5/ 2

2016/ 7/25

2016/11/14

平成 28 年度第 3 回

2016/ 6/28

2016/10/17

2016/12/27

平成 28 年度第 4 回

2016/11/28

2017/ 2/20

2017/ 6/16

試作申込締切設計締切

納品・試作完了

平成 28 年度第 1 回

2016/ 5/23

2016/ 7/ 4

2017/ 2/20

平成 28 年度第 2 回

2016/12/12

2017/ 1/23

2017/ 8 頃

○ CMOS 0.18 um（ローム）○ SOTB 65 nm CMOS

1章 ＶＤＥＣ事業の紹介と平成 年度事業報告

この減少傾向は試作面積においてさらに顕著で，試作第らに平成 19 年度に ASPLA 90 nm CMOS 試作が終了し，28

1. 3. 3

ライブラリ・設計フロー整備状況を行ってきている．平成 21 年度にはアナログ設計向けの設計キット（PDK）の構築をローム 0.18 um CMOS 向VDEC におけるチップ試作（主にディジタル LSI 試作）けに行った．現状では，VDEC における各プロセスの試では，設計ライブラリの整備が重要である．VDEC では，作において，利用可能なライブラリは表 1. 3. 2 に示すと

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

おりとなっている．

ルを利用して，平成 8 年度から順次ライブラリ整備事業
表 1. 3. 2VDEC で利用可能なライブラリ
プロセス

名称

作成者

ローム
0.18μm

ローム提供
ライブラリ

ローム提供
スタンダードセル，IO セル，
RAM（セルはすべてブラッ
クボックス）（CDROM にて
配布）

1-3
第

8

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

1

28

京大ライブ
ラリ

内容
・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・配置配線用 LEF/DEF ファイル・Synopsys 用論理合成ライブラリ

京都大学小野寺研究室

・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

東大ライブ
ラリ

PDK

ライブラリ情報は京都大学小
野寺研究室，東大 VDEC にて
フロー構築
東京大学 VDEC

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Cadence Encounter 用配置配線ライブラリ
IC6.1 向け PDK

状況

1. 4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができな

間，に加え，VDEC EDA 環境におけるトランジスタレ

い存在である．平成 28 年度にも，CAD 利用のための技

ベル設計手法講習会・VDEC EDA 環境におけるトラン術セミナー，社会人のためのリフレッシュセミナー，若ジスタレベル設計手法講習会・VDEC 環境におけるデ手教官・学生のためのデザイナーズフォーラム等のセミ

ジタル LSI 測定講習会を VDEC 教員が講師となり開催

ナー，フォーラムを企画，実施した．

した．各コースに 40 名までの教員・学生の受講があり，【CAD 利用のための技術セミナー】

各ツールの使用方法や VDEC ライブラリを用いた VLSI
設計フローを修得している．また 3 月には上級者を対象とした CAD 技術セミナーとして Cadence 2 種・5 日間，可能な Cadence，Synopsys，Agilent など CAD ベンダー

Synopsys 3 種・4 日間行った（表 1.4.1）．これら CAD 技のそれぞれの CAD ツールの操作方法等を各ツールベン

術セミナーへの参加要望は非常に大きく，これは CAD

1-4

ダーから講師を派遣していただき講習を行っている．ま技術セミナーに対する需要が依然として大きなことを表

9た，VDEC 環境での設計フローに関する講習も VDEC

しており，VDEC はこの状況に対応し，大規模な CAD

スタッフで実施している．平成 28 年度は，8 月と 9 月

技術セミナー開催の仕組みの整備を行ってきた．従来，に初心者を対象とした第 1 回の CAD 利用のための技術

東大もしくは VDEC 拠点校での開催であったが，今年セミナーを東京大学 VDEC で実施した．この技術セミ

度からは東大で開催し，それを VDEC 拠点校へストリー

ナーでは，Cadence のツールを 2 種・5 日間，Synopsys

ミング配信を行い，各拠点校でも CAD 講習会の受講かツールを 2 種・3 日間，Agilent のツールを 1 種・1 日可能となっている．

2016/08/02

Keysight Empro 講習会

東京大学

13

2016/08/02

Keysight Empro 講習会

北海道大学

2

2016/08/02

Keysight Empro 講習会

金沢大学

1

2016/08/03-04

Synopsys DesignCompiler+PowerCompiler 講習会

東京大学

9

2016/08/03-04

Synopsys DesignCompiler+PowerCompiler 講習会

北海道大学

2

2016/08/03-04

Synopsys DesignCompiler+PowerCompiler 講習会

東北大学

4

2016/08/03-04

Synopsys DesignCompiler+PowerCompiler 講習会

大阪大学

5

2016/08/30-31

Cadence Virtuoso ADE 講習会

東京大学

16

2016/08/30-31

Cadence Virtuoso ADE 講習会

北海道大学

3

2016/08/30-31

Cadence Virtuoso ADE 講習会

東北大学

5

2016/08/30-31

Cadence Virtuoso ADE 講習会

金沢大学

2

2016/08/30-31

Cadence Virtuoso ADE 講習会

京都大学

2

2016/08/30-31

Cadence Virtuoso ADE 講習会

広島大学

3

2016/09/01

Synopsys HSPICE 講習会

東京大学

12

2016/09/01

Synopsys HSPICE 講習会

北海道大学

2

2016/09/01

Synopsys HSPICE 講習会

東北大学

4

2016/09/01

Synopsys HSPICE 講習会

金沢大学

2

2016/09/01

Synopsys HSPICE 講習会

京都大学

3

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

表 1.4.1 平成 28 年度 CAD 技術セミナー開催状況

第CAD 利用のための技術セミナーでは，VDEC で使用

28

2016/09/01

Synopsys HSPICE 講習会

大阪大学

3

2016/09/01

Synopsys HSPICE 講習会

広島大学

2

2016/09/05-07

Cadencee Virtuoso Layout 講習会

東京大学

26

2016/09/05-07

Cadencee Virtuoso Layout 講習会

北海道大学

3

2016/09/05-07

Cadencee Virtuoso Layout 講習会

東北大学

3

2016/09/05-07

Cadencee Virtuoso Layout 講習会

金沢大学

2

2016/09/05-07

Cadencee Virtuoso Layout 講習会

大阪大学

3

2016/09/05-07

Cadencee Virtuoso Layout 講習会

広島大学

1

第

2017/03/01-02

Cadence Allegro Design Entry Front to Back 講習会

東京大学

11

1

2017/03/01-02

Cadence Allegro Design Entry Front to Back 講習会

北海道大学

1

2017/03/01-02

Cadence Allegro Design Entry Front to Back 講習会

東北大学

4

2017/03/08

Synopsys XA-VCS CoSim 講習会

東京大学

10

2017/03/08

Synopsys XA-VCS CoSim 講習会

北海道大学

1

2017/03/08

Synopsys XA-VCS CoSim 講習会

大阪大学

2

2017/03/08

Synopsys XA-VCS CoSim 講習会

広島大学

1

2017/03/09-10

Synopsys IC Compiler 講習会

東京大学

14

2017/03/09-10

Synopsys IC Compiler 講習会

北海道大学

1

2017/03/09-10

Synopsys IC Compiler 講習会

大阪大学

1

2017/03/09-10

Synopsys IC Compiler 講習会

広島大学

2

2017/03/15

Synopsys HSPICE+VerilogA 講習会

東京大学

17

2017/03/15

Synopsys HSPICE+VerilogA 講習会

北海道大学

2

2017/03/15

Synopsys HSPICE+VerilogA 講習会

京都大学

5

2017/03/15

Synopsys HSPICE+VerilogA 講習会

広島大学

1

2017/03/27-29

Cadence Encounter Digital Implementation 講習会

東京大学

7

2017/03/27-29

Cadence Encounter Digital Implementation 講習会

北海道大学

1

2017/03/27-29

Cadence Encounter Digital Implementation 講習会

大阪大学

3

1-4
10

章 ＶＤＥＣ事業の紹介と平成 年度事業報告28

【社会人のためのリフレッシュセミナー】
平成 28 年度には，平成 27 年度に引き続き，集積回路産業に携わる職業人を対象にリフレッシュ教育として

半導体理工学研究センター（STARC），日本応用物理学会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることができ，大変効果的で有意義なセミナーとなった．

VLSI 設計に関する最新かつ高度の知識・技術の習得を

本年度は VLSI 設計に関する 4 つのコース，コース

目的として，社会人向けの「VLSI 設計リフレッシュセ

A：アナログ集積回路設計と演習（7/11～13 実施），コー

ミナー」を拠点大学教官および企業の第一線の設計者をス M1: MEMS 設計と演習（7/4～5 実施），コース M2:

講師に招き開催した（表 1. 4. 3）．

MEMS 試作と評価（7/25 ～ 27），コース R: RF-CMOS 集
積回路設計と演習（7/27～28 実施）を開催した．講師と最新の VLSI 設計技術の実践的教育を行うもので，平成

して大学・企業の集積回路研究・教育に携わる教官や

10 年度に文部省専門教育課の支援のもとでスタートし研究者を招聘し，VLSI 設計に関する講義や最新の CAD

たが，今年度は（財）
電気電子情報振興財団の協力（共催）

ツールを使用した実習をはじめ，最先端の VLSI 設計技を得，また文部省高等教育局専門教育課，日本電子機械術の紹介を行った．参加者はコース A, M1, M2, R それ

1-4

協会（EIAJ），システム LSI 開発支援センター（VSAC），

ぞれ 18 名，8 名，6 名，7 名であった．

11

第このセミナーは主に社会人を対象として，演習を伴う

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

128

図 1.4.2

リフレッシュ教育会場風景（東大 VDEC セミナー室）

表 1. 4. 3

リフレッシュセミナー開催状況

コース A : アナログ集積回路設計と演習（3 日間）
回路設計，回路シミュレーション
アナログ集積回路の特徴と役割
レイアウト設計，検証（DRC, LVS）
杉本泰博（中央大学）, 小野寺秀俊（京都大学）
小谷光司（東北大学）

コース M1 : MEMS 設計と演習（2 日間）
MEMS の基礎 1: 作製法
MEMS の基礎 2: 動作原理
機構設計
レイアウト設計
三田吉郎（東京大学）

コース M2 : MEMS 試作と評価（3 日間）
CAD 設計・解析
リソグラフィ，エッチング，リリース
振動解析測定三田吉郎（東京大学）

コース R : CMOS-RF 集積回路設計と演習（2 日間）
変復調，多次元接続方式
回路の基本性能，トランシーバアーキテクチャ
要素回路，設計フロー
伊藤浩之（東京工業大学）

1-4
第

12

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

128【若手教官・学生のためのデザイナーズフォーラム】

した点，失敗事例と解決策，CAD 業界の裏話，研究室に於ける設計環境の構築法など，通常の研究会や学会な学生および若手教官を対象とした VDEC LSI デザイ

どでは得ることのできない情報を共有し，大学または研

ナーフォーラム（VDEC LSI Designers Forum）
を開催し究室の枠を越えて研究者が連携を深めることを目的としている．VDEC LSI デザイナーフォーラムは，LSI 設計ている．今年は，8 月に東京大学の武田ホールにて開催

者が，互いの研究成果だけではなく，チップ設計で苦労された．50 人の参加者が集まる盛況であった．

表 1. 4. 4 デザイナーズフォーラムプログラム
8/25（木）時間
9:30-11:00

会場受付
基調講演

10:00-11:00

NTT 高河原和彦様
ウェアラブルデバイスによるバイタルセンシング技術と応用展開開11:00-12:00

VDEC デザインアワードデザインアワード発表会

12:00-13:00

休憩（昼食）

13:00-15:00

VDEC デザインアワードデザインアワード発表会

15:00-15:20

休憩

15:20-18:20

VDEC デザインアワードデザインアワード発表会（小休憩）

19:00-

デザインアワード表彰式 & 懇親会

8/26（金）時間
9:00-12:00

Ph.D 企画セッション
博士学生の未来はどっち !?〜半導体業界と Ph.D の生きる道〜

12:00-13:00

休憩（昼食）

13:00-15:00

アイディアコンテスト部門発表会

15:00-15:20

休憩

15:20-16:50

アイディアコンテスト部門発表会

17:00-

アイディアコンテスト部門表彰式

1. 5装置の整備・運用・利用公開

VDEC では，大型装置公開事業すなわち，1 研究室で

前年度 1406 回から△ 89 回の減少．内訳を吟味するとマは取得・維持管理が困難な装置を VDEC で代表して管スク描画が 245 枚から 264 枚と 21 枚の微増，直接描画

理し，ユーザーは無償または廉価に利用するというスが 1161 回から 1053 回へと 1 割減少であり，新型装置

キームを，
「CAD」
「LSI マルチチップ」「テスト」とな

F7000S-VD02 への直接描画利用者の移行が示唆される．

らぶ 4 本柱の一つとして継続的に運用している．表 1.5.1

F7000S の描画回数は 1042 回で 1000 回を超え，前年度に装置の一覧と利用公開の状況を示す．装置は VLSI 用の 709 回と比較して＋ 333 回の大幅利用増であった（前々

大型テスターと，その他のプロセス装置とに大別でき，

年度は 201 枚）．
装置の利用については，人的リソースが限られている

下クリーンルームにある．プロセス装置は平成 24 年度

状況でもできるだけ多く利用機会を設けたいという思想

より文部科学省「ナノテクノロジー・プラットフォーム」

から，免許を持っている人間から一定期間装置利用法を1-5に参加したことで，さらに多くのユーザーに対する支援

習得し，試験に合格したのち利用資格を与える「徒弟免13体制を整備することができている（ナノテクノロジー・

許制度」を基本とした運用を行っている．利用者資格をプラットフォームについては 1.8 節を参照いただきた有する者，資格者の同伴，ナノテク支援員の同伴，代行い．）．

といった様々な形態のスポット利用が可能である．個別の装置についての利用相談は，VDEC の教職員までお寄せいただきたい．

て増加した．装置別に見ると F5112+VD01 が 1317 回で，表 1. 5. 1 装置一覧および利用公開状況項目
ロジック LSI
テストシス
テム

装置名

説明

利用公開状況

連絡先

動作状態におけるチップ表面の電位を観測することで動作・不良解析を行う．通常 LSI
テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテストを行える．

整備中

LSI テスター ：ADVANTEST T2000

256 ピン，512 MHz までのデジタル回路のテストを行える．アナログオプションを整備
中．

試験公開中

回路修正用
FIB:V400ACE

LSI パターンの設計ミス等による配線ショー 公開中ト，オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能．
加工ガスによりバルクシリコンを裏面から高速にポイントエッチング可能．

オートプローバ :PM-90-A

ウエハ上での LSI の動作検証を行うためのオートプローバ．上述の LSI テスターとドッキングして使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブカードを備えている

希望に応じ利
用可能

nanotech@sogo.t.u-tokyo.ac.jp

アナログ・RF 測定
装置一式 : B1500A，
HP4156B, HP4284,
etc

DC パラメータ測定，容量測定，ネットワー
クアナライザ，スペクトラムアナライザ等の測定装置

希望に応じ利用可能．但しVDEC の業務による利用を優先とする

nanotech@sogo.t.u-tokyo.ac.jp

EB テスター :IDS10000

nanotech@sogo.t.u-tokyo.ac.jp

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

電子線描画装置平成 28 年 4 月 ~29 年 3 月の利用実績
は，2 台の合計で 2359 回と，前年（合計 2115 回）に比べ第テスターは武田先端知ビル 1F，プロセス装置は武田地

27

nanotech@sogo.t.u-tokyo.ac.jp
nanotech@sogo.t.u-tokyo.ac.jp

アナログ・
RF 測定シス
テム

ナノテク
ノロジー・
プラット
フォームの
主な装置

1-5

公開中

nanotech@sogo.t.u-tokyo.ac.jp

低雑音・温度制御機構付きセミオー
トプローバ : Süss
Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウエハ温度を－50 ℃から 200 ℃まで制御可能．プローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能

マスク描画・ウエハ直描装置 :F5112+VD01

半導体製造用 2.3mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．参考描画寸法 50 nm L/S．

大面積高速電子線
描画装置 ：F7000SVD02

半導体製造用 2.3 mm 厚 5 インチマスクの描 公開中画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．キャラクタ
プロジェクション機能により，円形や三角形，斜め線などの高速・高精細描画が可能．
参考描画寸法 1X nm L/S．

塩素系プラズマエッ
チャー CE-S

Cl2, BCl3 を使った金属のプラズマエッチン
グが可能．

公開中

シリコン深掘りエッチング装置 MUC-21
ASE-Pegasus

ボッシュプロセスによる高速・高アスペク
ト比シリコン深掘りが可能．

公開中

FIB 装置 ：SII
XVision 200TB

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能．ナノテクノロジー・
プラットフォームにて利用可能．

公開中

ウェッジボンダー :Westbond 7476D

25 μm φアルミまたは金線によるウェッジ
ボンディングが可能

公開中

エポキシダ
イボンダー
Westbond7200C

精密マニュピレータにより，エポキシや銀ペーストを用いたチップ配置，細線の配線が可能

セミオートボンダー
Westbond4700E

18 ～ 25 μm φの金細線を用いたボールボン
ディングまたはボールバンプの形成が可能

精密マニュアルフ
リップチップボン
ダー
Finetech Fineplacer
Lamda

15 mm 角までのチップ同士をテレビカメラ
で目視しながら接合することが可能．ランプ加熱による熱接合（超音波オプション購入可能）位置合わせ精度 XY ± 0.5 μm，θ=1mrad．

第章 ＶＤＥＣ事業の紹介と平成 年度事業報告

27

精密ボン
ディングシ
ステム系

nanotech@sogo.t.u-tokyo.ac.jp

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6 本まで）のほか，50 GHz までの測定が可能な高周波プローブを 2 本備える

141

希望に応じ利用可能．但しVDEC の業務による利用を優先とする
公開中

低雑音マニュアルプ
ローバ : Cascade 社

1. 6

平成 29 年度の活動計画

平成 28 年度においても，従来の設計情報発信，CADてサポートするとともに，平成 17 年度より提供を受けツール提供，チップ支援，寄附部門「D2T」の活動を継ている Sharp 社 C ベース設計ツール（BachC）を継続し続する．

てサポートする．平成 20 年度より提供を開始している
TOOL 社レイアウト表示プラットフォーム（Lavis）に関【設計情報発信・セミナー開催】

しても利用状況に基づき継続を行うとともに，平成 23

本年度は，平成 9 年度より継続している CAD ツー

年度からの SpringSoft 社の検証ツールは，SpringSoft 社

ル利用法に関する技術セミナー，平成 10 年度から継続

が Cadence 社に買収され Cadence 社のツール群としてしている社会人向けの「リフレッシュセミナー」，平成のサポートが継続されることになっている．また，回路8 年度より継続している若手のための「デザイナーズ

シミュレーションツール（Silvaco）ツールに関してもサフォーラム」を継続して開催する．教科書，教材の整備

ポートを継続する．

充実を行なうことを予定している．

15

第【チップ試作支援】平 成 29 年 度 は， 平 成 28 年 度 か ら 引 き 続 き SOTB

上流設計
（Cadence, Synopsys），中流設計（Synopsys,

65 nm CMOS, ローム株式会社の 0.18 um CMOS プロセ

Cadence），下流設計（Cadence）の各基本ツールを，平ス，CMP シャトルに乗る形で ST CMOS FDSOI 28 nm

成 27 年度もサポートしていく．これに加え平成 14 年

およびオンセミ - 三洋半導体 0.8μm CMOS を定常試作

度から導入した設計検証（Mentor: Caribra, ModelSim,

として継続する（すでに一部の試作は進行中である）．な

Handel-C 等），平成 16 年度から導入したアナログ RF

お，一部のチップ試作に関しては試作申込数が少ない場

設計ツール（Agilent: GoldenGate, ADS/RFDE）
を継続し合に試作キャンセルとなることがある．

表 1. 7. 1

VDEC チップ試作スケジュール（平成 29 年度）【CMOS 0.8μm 2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 29 年度第 1 回

2017/ 4/17

2017/ 7/10

2017/10/ 2

2017/12/25

平成 29 年度第 2 回

2017/10/ 9

2018/ 1/15

2018/ 3/26

2018/ 6/25

試作申込締切設計締切

納品・試作完了

2017/ 4/ 3

2017/ 6/26

2017/10/13【CMOS 0.18μm 1P5M（+MiM）】 ローム株式会社
試作申込開始平成 29 年度第 1 回
平成 29 年度第 2 回

2017/ 5/15

2017/ 8/ 7

2017/10/30

2018/ 2/16

平成 29 年度第 3 回

2017/ 9/ 4

2017/11/27

2018/ 2/19

2018/ 6/ 8

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 29 年度第 1 回

2017/ 2/13

2017/ 6/19

2017/ 7/31

2018/ 1/18

平成 29 年度第 2 回

2017/ 8/14

2017/12/18

2018/ 1/29

2018/ 7/12

【FD-SOI CMOS 28 nm 1P10M】 ST マイクロ社
CMP の予定の通り．

【SOTB CMOS 65 nm】

1章 ＶＤＥＣ事業の紹介と平成 年度事業報告【CAD ツール提供】

1-6

28

1. 7

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）
を以下に示します．
[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生： 神戸大学

瀧和男教授 （同社，代表取締役社長）

事 業 内 容：（1）Hyper LSI Design（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売

1-7
第

16

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

128（4）チップ受託開発[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
代表の先生： 大阪大学

白川功名誉教授 （同社，取締役）

事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供 / 設計支援ツール開発及び販売[3] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：九州工業大学

中村和之教授 （同社，代表取締役）

事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発（2）メモリ LSI 自動設計ツールの開発[4] 株式会社エイアールテック （http://www. a-r-tec.jp//）代表の先生：広島大学

岩田穆名誉教授 （同社，代表取締役）

事 業 内 容：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）基板雑音解析業務（3）企業との協力と人材育成[5] 有限会社石島電子技研 （http://ishi.main.jp/）
事 業 内 容：（1）ハードウエア開発（2）ソフトウエア開発（3）システム・コンサルティング

1. 8

超微細リソグラフィー・ナノ計測拠点
で MEMS 後加工するという新たな「More-Than-Moore」

を工学部総合研究機構と共同で運用し，オープンな拠点

系の研究支援スキームを安定的に運用している．実績はとして全国の学・産・官に広く公開している．平成 23

極めて好調であり，平成 24 年度（ナノテクプラット開始

年度で終了したナノテクノロジーネットワーク事業に引時）から 28 年度末までに登録した研究グループ数は累積

き続き，東京大学を代表して平成 24 年度より開始され226 研究グループ・4 教育プロジェクトとなった．これた文部科学省ナノテクノロジープラットフォームの微細は 2000 年から 2004 年の利用研究グループ数の 11 倍で加工実施機関となって，「超微細リソグラフィー・ナノ

ある（図 1）．平成 28 年度の「利用報告書」は 162 件であっ計測拠点」を運営している．一研究室では取得維持がた．内訳は，①大企業による利用 26 件，②中小企業に困難な装置群を，組織的に維持管理し，学内外，特による利用 4 件，③東京大学以外の大学による利用 28 件，

学外の企業に公開するというプロジェクトである．平

④公的機関による利用 11 件，⑤東京大学による利用（共

1-8

成 27 年度より「微細加工プラットフォーム代表機関（京同研究を含む）91 件である．このほか報告書を出さない

17都大学）」のサブセンターとして，主に東日本を担当すいわゆる「成果非公開」が 9 件ある．企業による利用がるコーディネータ業務を受託することになった．VDEC

順調に増加していることが特筆され，これはナノプラッの微細加工拠点は，株式会社アドバンテスト社製の量

ト開始後 5 年目を迎え，制度の存在が次第に知られてき

産向け高速電子線描画装置を改造して，1 cm 角から 8ているためである．最も利用されている装置は電子線描

インチ丸までの任意形状にまで描画できるようにした画装置であり，ナノプラット支援開始日 2016 年 4 月～

F5112+VD01 ならびに，8 インチまでの任意形状に描画

2017 年 3 月の間に，月平均 196.5 枚（合計 2359 枚）描画できる柔軟性・大面積描画性はそのままに，20 nm を切を行った．外部共用率は 99％，すなわち，利用可能な

る解像度向上と，機器中のステンシルの影像を精密に縮日には必ず誰かが利用をしていたという結果であった．

小投影する「キャラクタ（セル）プロジェクション」に描画回数の年次変化を図 2 に示す．絶えず右肩上がりの正式対応した後継機 F7000S-VD02 を核に，武田先端知成長を続けている．経験豊富な技術支援者のアテンドに

スーパークリーンルームでの活動を支援している．さらよる技術補助利用，技術代行利用も好評を博しており，に，VLSI ファウンドリ活動の日本代表という立ち位置

さらなる利用の向上が期待できる．

ロジェクトとの協業により，VLSI を VDEC で試作し，URL: http://nanotechnet.t.u-tokyo.ac.jp/

ウエーハ状態の LSI の供給を受け，ナノテクプラット

図1

武田先端知スーパークリーンルーム利用研究室の内訳
図2

VDEC 電子線描画装置の月あたり平均描画枚数

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告を最大限利用し，「フェニテックセミコンダクター」プ

第VDEC では，武田先端知ビルスーパークリーンルーム

27

1. 9

VDEC 設立 20 周年式典開催

式典でのスライドやビデオレターは VDEC の WEB
ページで公開しております．
http://www.vdec.u-tokyo.ac.jp/20shunen-report.html

つながった例として大阪大学の尾上孝雄先生ならびに静岡大学の川人祥二先生から，VDEC を利用する東京大学の研究室を通じた超短期間研究開発の成功例として
Santec 株式会社の諫本圭史様からの発表を，特別講演

1-9
第

18

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

128

平成 29 年 1 月 20 日，武田先端知ビル 5F 武田ホール

としては東北大学の大野英男先生，（株）ExaScaler の齊において，設立 20 周年記念式典を執り行ないました．

藤元章様からの発表をいただき，続いて九州大学副学長・

積雪の荒天が予報される中，200 名の臨席を賜りまし

教授の安浦寛人先生をモデレーターに頂き，我が国がた．冒頭に五神真総長より，集積システム分野の研究とLSI とともにどのように発展すべきか，どのような教育して不可欠な大規模集積回路（VLSI）の相乗り試作や設研究を行なうべきか，白熱したディスカッションが行な

計 CAD ソフトウェアの全国共同利用スキームの必要性

われました．引き続き場所をホール前ホワイエにて懇談を見抜いて 80 年代よりセンターが構想・設立された経会が開催され，和やか且つ熱い議論が交されました．

緯と，我が国の将来に向けた「Society5.0」実現のため，

VDEC は日本の教育研究機関における相乗り試作

先を行く先端電子デバイスシステム研究への発展を期待

ゲートウェイ，日本の CAD 契約代表，それらを利用しする旨の挨拶をいただいたのち，政府からは文部科学省

た設計教育と先端研究の全国共同利用センターとして発と経済産業省，産業界からは株式会社アドバンテスト，

足し，03 年竣工の寄附建物「武田先端知ビル」スーパー

富士通研究所の御来賓の方々より祝辞を賜りました．続

クリーンルームを工学系研究科と協力し運営する中で微いて浅田センター長よりお礼と 20 周年の簡単な総括，小電気機械システム（MEMS）のオープン試作利用環境

時代背景の変化を見据えて今後一層社会が必要とする技を整備充実，LSI の機能性能のテスト研究として寄附研術者の育成と研究の推進をはかっていく決意が表明され

究部門を拡充し，20 周年を迎えました．今後も集積回ました．

路や微細素子分野とそれを利用する幅広い分野で，思い式典では，学外利用者から 3 件，VDEC 教員から海外機関からのビデオレターを含む 5 件の活動報告，2 件の特別講演，パネルディスカッションが行なわれました．特に VDEC の全国ユーザからは，研究が企業化に立ってから実現までを最短距離で結ぶ全国共同拠点として益々頑張ってゆく所存です．
学生・研究者・産業界よりの多数のご利用を引き続きお待ちしています．

プログラム（リンクをクリックすると試料が読めます）

1-9
第

19

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

1

28

第 2 章 「アドバンテスト D2T 寄附研究部門」
活動報告

2. 1 「アドバンテスト D2T 寄附研究部門」の紹介
2. 1. 1

アドバンテスト D2T 寄附研究部門
設立の趣旨

これまでの VDEC の活動を通じ，多くの大学・高専

るとともに，2016 年 10 月から株式会社アドバンテストのご厚意により新たに開始した第 4 期（2016 年 10 月～
2019 年 9 月予定）の初年度にあたり，研究・教育活動の総括と新たなスタートを切る年になりました．
ま た 2016 年 度 は 英 国 Edinburgh 大 学 か ら Stewar t

で VLSI 設計・試作文化が根付き，活発な設計研究・教育活動が行われています．
このような状況の中，株式会社アドバンテストからのから Krishnendu Chakrabar ty 特任教授
（2016 年 9 月～

寄附金により，「アドバンテスト D2T 寄附研究部門」が12 年）の 2 名の客員教員を招聘することができ，VDEC

2007 年 10 月に VDEC 内に設立されました．
「アドバンの研究および教育活動に大きな力を与えて頂きました．

テスト D2T 寄附研究部門」は，全国の学生に VLSI の設

当研究部門の活動の詳細については，続く各章におい計からテストまで一貫した研究・教育環境を提供することで，テスト設計の専門家となりえる人材を育成するとともに，SoC の設計に関する研究を支援することを目的としております．従来，VDEC では VLSI の「設計・試2-1
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

20

2

28

Smith 特任准教授（2016 年 5 月～9 月），米国 Duke 大学

作」という面からの活動を重点的に行ってまいりましたてそれぞれ報告いたします．

2. 1. 2 アドバンテスト D2T 寄附研究部門
構成員
特任教授

が，「設計」だけでなく「テスト」の観点からも研究・

Krishnendu Chakrabarty（2016 年 9 月～
12 月）

教育の中心拠点となるべく ”Design to Test（D2T）” の理

特任准教授

Stewart Smith（2016 年 5 月～9 月）

念のもと，国内の大学・高専における「テスト研究・教

特任講師

池野理門

育」の拠点としての活動を行っています．

助

Nguyen Ngoc Mai-Khanh教

当部門はこれまで 2007 年 10 月～2010 年 9 月（第 1 期），共同研究員

山口隆弘（株式会社アドバンテスト研究所）

2010 年 10 月～2013 年 9 月（第2期），2013 年 10 月～

共同研究員

石田雅裕（株式会社アドバンテスト）2016 年 9 月（第 3 期）の計 9 年間に渡るプロジェクトを

事務補佐員

岡崎真紀子

遂行してきました．2016 年度は第 3 期の最終年度であ2. 2 「第 11 回 D2T シンポジウム」開催報告
2016 年 9 月 21 日
（水）に，東京大学武田ホールにおい大学）と Stewar t Smith 准教授（Edinburgh 大学）からもて「第 11 回 D2T シンポジウム」を開催し，たくさんの講演を頂きました．また “Breakthrough technology and

皆様にご参加を頂きました．

application of heterogeneous micro/nano systems for

今回はシンポジウムのテーマを “Design, fabrication,industrial/economic success” と題したパネルディスカッ

and test of heterogeneous systems” とし，バイオ応用をションでは，東京大学生産技術研究所の藤田博之教授を含む様々の「異種集積」に関する設計，製造，テスト技司会に迎え，各講演者をパネリストとして活発な議論が術に関する最先端の講演，本寄附研究部門らの活動報告，行われました．

パネルディスカッションなどが行われました．

閉会後の懇親会まで多くの方にご参加を頂き，大変盛

招待講演には，Edinburgh 大学の Anthony Walton 教

況な会となりましたことを改めて御礼申し上げるととも

授と香港科技大の Kwang-Ting Cheng 教授をお招きし，に，今後開催される第 12 回シンポジウムへのご参加をさらにシンポジウム時点で本寄附研究部門の特任教員とお持ち申し上げる次第です．

して滞在していた Krishnendu Chakrabarty 教授
（Duke

2-2
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

21

2

28

第 11 回 D2T シンポジウム開催プログラム

2-2
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

22

10:00

Opening Remarks
浅田邦博（東京大学大規模集積システム設計教育研究センターセンター長）
関野隆（株式会社アドバンテスト執行役員・ナノテクノロジー事業本部副本部長）

10:15

Session 1（Chairman: Yoshio Mita, The University of Tokyo）“Design and Test of Micro-Electrode-Dot-Array (MEDA) Digital Microfluidic Biochips”
Krishnendu Chakrabarty（Duke University, VDEC, The University of Tokyo）“IMPACT - Implantable Microsystems for Personalised Anti Cancer Therapy”
Stewart Smith（The University of Edinburgh, VDEC, The University of Tokyo）

11:45

Lunch

13:15

Session 2（Chairman: Tetsuya Iizuka, The University of Tokyo）“Experimental Demonstration of Cancelling Systematic Variation for free-Calibration Stochastic ADC”
Nguyen Ngoc Mai Khanh（VDEC, The University of Tokyo）“A new method for measuring alias-free aperture jitter in an ADC output”
Takahiro J. Yamaguchi（ADVANTEST Laboratories, VDEC, The University of Tokyo）“Power Supply Impedance Emulation Technique for ATE Device Power Supply”
Masahiro Ishida（ADVANTEST Corporation, VDEC, The University of Tokyo.）“High-throughput and high-accuracy electron-beam direct writing”
Rimon Ikeno（VDEC, The University of Tokyo）

14:45

Coffee Break

15:15

Session 3（Chairman: Toru Nakura, The University of Tokyo）“Options for the integration of technologies with CMOS Integrated Circuits”
Anthony J. Walton（The University of Edinburgh）“3D Integrated CMOS-Memristor Hybrid Circuits: Devices, Integration, Architecture, and Applications”
Kwang-Ting（Tim）Cheng（Hong Kong University of Science and Technology）

16:35

Break

16:45

Panel Discussion

2

28

Theme:
Moderator:
Panelists:

18:00

Closing
Reception“Breakthrough technology and application of heterogeneous micro/nano systems for industrial/economic success”
Hiroyuki Fujita（Institute of Industrial Science, The University of Tokyo）
Anthony Walton（Edinburgh University）
Kwang-Ting Cheng（Hong Kong University of Science and Technology）
Krishnendu Chakrabarty（Duke University, The University of Tokyo）
Stewart Smith（Edinburgh University, The University of Tokyo）

2. 3

研究活動報告て，半導体デバイスのオンチップ電源ノードで電流を高精度波形測定技術付加したときの電源ピンにおける電圧・電流測定に基山口隆弘，Nguyen Ngoc Mai-Khanh，池野理門，づきオンチップ電源供給ネットワークのインピーダン

飯塚哲也，浅田邦博

スモデルを導出するアルゴリズムを検討し，計算機シ

確率的アナログ – デジタル変換器（Analog to Digital

ミュレーションによる実用性確認をすすめた．また，

Conver ter; ADC）に基づく高精度サブレンジ型 ADC

電源品質制御技術については，フィードバック制御での研究を行っている．プロセスばらつきや電圧，温度任意の電源特性を模擬する技術を 1）多電源ピン制御，の変動によって生じるコンパレータのオフセットは

2）補償電流源の特性補正技術，3）直列接続されたイ

ADC 特性の劣化の原因となるが，確率的 ADC 方式でンピーダンスモデルの模擬にまで拡張し，計算機シはばらつきを抑える代わりにオフセットのランダムばミュレーションと FPGA をもちいた実機検証により提らつきの正規分布を利用して精度を向上する．

案方式の原理と実用性を確認した．

回路レイアウトの対称性を向上するなどの設計上の工夫によってシステマティックばらつきを抑制した数
種類の差動型確率的コンパレータを試作し，低ノイズ
差動信号測定系を構築してオフセット分布やノイズ特

高速高精度電子線描画技術
池野理門，三田吉郎，浅田邦博

性などを評価した．測定から得られたコンパレータ数

電子線直描（Electron Beam Direct Writing; EBDW）と実効的な変換精度（Least Significant Bit; LSB）の相によるマスクレス露光は，安価かつ短 turn-around

関情報は，確率的 ADC 回路の設計において要求変換

time（TAT）の露光技術としての期待が大きい一方で精度や消費電力，回路規模の最適設計に有効である．

低いスループットやビーム形状に起因する図形再現性
ジェクション（Character Projection; CP）方式を活用

電源品質評価技術の研究しながら上記の課題を克服し，MEMS やフォトニク

石田雅裕，寺尾直樹，松川慧，池野理門，名倉徹，ス等の幅広い露光対象に対して有効な高速電子線直描

飯塚哲也，浅田邦博

処理環境を構築するための研究を行っている．

半導体プロセスの微細化により電源電圧が低下する

今年度は，CP 方式と Variable-Shaped Beam（VSB）

一方で，高集積化により半導体デバイスの電源電流は方式を組み合わせて高速・高精度に露光する EB 描画

増加傾向にある．このため，相対的にデバイス電源の手法を光導波路等の実用的なデバイス構造の描画実験

電圧誤差・ノイズが増大し，デバイス試験時／実動作に適用し，Atomic Force Microscopy（AFM）による時の電源品質（パワーインテグリティ）が重要となっレジスト側面の測定とデータ解析手法などの改善を行ている．本研究では，半導体デバイスのオンチップ電

いながら，EB ショット数の削減効果およびエッジラ

源ノードにおける電源品質を評価するための電源ネッ

フネス形状の評価を行った．また，描画結果評価の高

トワーク・モデル化技術と，フィードバック方式をも精度化のためのレジスト・プロセスや描画条件を改善

ちいた新しい電源品質制御技術の構築を目指す．

するために，数値解析による露光中のチップ温度上昇

本年度は，電源ネットワーク・モデル化技術についの評価モデリングを行った．

23

第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告に課題があるとされている．我々は，キャラクタプロ

2-3

2

28

2. 4

研究発表
Eliminate Overkills and Underkills due to the Impedance

論文誌
[1]

Masahiro Ishida, Toru Nakura, Takashi Kusaka, Satoshi
Komatsu, and Kunihiro Asada,“Dynamic Power Integrity

Dif fer ence between ATE and Customer Boar d,＂
International Test Conference 2016, November 2016.
[4]

J. Yamaguchi, Tetsuya Iizuka, and Kunihiro Asada,Control of ATE for Eliminating Overkills and Underkills“Experimental Demonstration of Stochastic Comparators

in Device Testing,＂Journal of Electronic Testing: Theory

for Fine Resolution ADC Without Calibration,＂2016and Applications, vol. 32（3）, pp. 257-271, 2016.
[2]

IEEE International Conference on Electronics, Circuits,

Rimon Ikeno, Satoshi Maruyama, Yoshio Mita, Makoto
Ikeda, and Kunihiro Asada,“Electron beam lithography
with character projection technique for high-through-& Systems（ICECS）, December 2016.
[5]

high-throughput character projection exposure utilizing

Micro/Nanolithography, MEMS, and MOEMS, 15（3）,

atomic force microscope analysis,＂SPIE Advanced

31606, 2016.
Masahiro Ishida, Toru Nakura, Takashi Kusaka, Satoshi
Komatsu, and Kunihiro Asada,“Power Supply Voltage

Lithography 2017, 10148-33, March 2017.
[6]

Kunihiro Asada, and Yoshio Mita,“Test Str uctures

Fault Testing,＂IEICE Transactions on Electronics, vol.

for Nano-Gap Fabrication Process Development for

E99-C, no. 10, pp. 1219-1225, October 2016.

24

[1]

第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

2-4

2

28

Stewar t Smith, Yudai Takeshir o, Yuji Okamoto,
Jonathan G. Terr y, Anthony J. Walton, Rimon Ikeno,

Control for Eliminating Overkills and Underkills in Delay

国際会議・国際シンポジウム・
国際ワークショップ

Rimon Ikeno, Yoshio Mita, and Kunihiro Asada,“Lineedge quality optimization of electron-beam resist forput exposure with line-edge quality control,＂Journal of[3]

Nguyen Ngoc Mai-Khanh, Rimon Ikeno, Takahiro

Nano-Electromechanical Systems,＂30th International
Conference on Microelectronics Test Structures（ICMTS
2017）, 9.4, March 2017.
[7]

Naoki Terao, Tor u Nakura, Masahiro Ishida, Rimon

James S. Tandon, Satoshi Komatsu, Takahir o J.

Ikeno, Takashi Kusaka, Tetsuya Iizuka, and Kunihiro

Yamaguchi, and Kunihiro Asada,“A comparative study

A s a d a ,“E x t e n s i o n o f P o w e r S u p p l y I m p e d a n c eof body biased time-to-digital converters based-on sto-

Emulation Method on ATE for Multiple Power

chastic arbiters and stochastic comparators,＂IEEE

Domain,＂to be presented at 22nd IEEE European Test

2016 14th IEEE International New Circuits and Systems

Symposium, May 2017.

Conference（NEWCAS 2016）, June 2016.
[2]

Takahiro J. Yamaguchi, Katsuhiko Degawa, Tetsuya
Iizuka, and Kunihiro Asada,“Common pitfalls in application of a threshold detection comparator to a continuous-time level crossing quantization,＂21st International
Mixed-Signal Testing Workshop（IMSTW 2016）, July
2016.

[3]

Tor u Nakura, Naoki Terao, Masahiro Ishida, Rimon
Ikeno, Takashi Kusaka, Tetsuya Iizuka, and Kunihiro
A s a d a ,“P o w e r S u p p l y I m p e d a n c e E m u l a t i o n t o

国内会議・研究会等[1]

池野理門，“At-speed テスト品質への IR ドロップの影
響の評価と解析，＂
第 75 回 FTC 研究会，2016 年 7 月 16 日．

[2]

寺尾直樹，名倉徹，石田雅裕，池野理門，日下崇，飯塚哲也，浅田邦博，「LSI テストに向けた電源インピー
ダ ン ス 模 擬 」，2017 年 電 子 情 報 通 信 学 会 総 合 大 会，
A-1-3，2017 年 3 月 23 日．

第3章
チップ試作結果報告

(26,1)3. 1

試作ラン別一覧

平成２７年度オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08152）
題

名4bitTDC の設計と、3bit フラッシュ ADC の設計試作

大

学

名

東京電機大学大学院工学研究科電気電子工学専攻電子光情報コース

研

究

者

生方 慎也，齋藤 匠，小松 聡

掲載頁
38

東京理科大学工学研究科

福田 泰史

東京理科大学工学部

河原 尊之

38

アクティブノイズコントロール用アナログ回路

名古屋工業大学大学院工学研究科

加藤 正史，HE HUIHENG

38

IR ドロップによる動作速度劣化評価用チップ 1

東京大学 VDEC

池野 理門

39

IR ドロップによる動作速度劣化評価用チップ 2

東京大学 VDEC

池野 理門

39

MEMS マイクロロボットの電源用のチャージポンプ、及び可変シナプスの TEG 回路

日本大学理工学部

田中 大介，内木場 文男，齊藤 健

39

アレー構造ニューラルネット回路

平成２８年度オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08161）
題

名MEMS マイクロロボット駆動用のハードウェアニューラルネッ
トワークの TEG チップ

大

学

名

日本大学理工学部

研

究者

田中 大介，内木場 文男，齊藤 健

掲載頁
40

平成２７年度第５回ローム CMOS 0.18um 試作 （RO18155）
題

名

電流モード UWB パルス発生のための電流インパルス励起回路

31 x 31 単一光子アバランシェダイオードアレイセンサー
サンプルホールド回路の非線形歪み測定用回路
高分解能パルス縮小型時間-デジタル変換器
サブスレッショルド領域で動作する極低電圧駆動フィルタレス
デジタル PLL 回路

3-1

電流モード UWB パルス発生のための電流インパルス励起回路

26

第
３
章
チ
ッ
プ
試
作
報
告

電流モード UWB パルス発生のための電流インパルス励起回路

三角波状動的電荷注入回路
オペアンプおよび対数 ADC の試作

大

学

名

東京大学工学系研究科
東京大学 VDEC

研

究

者

掲載頁

Kanjanavrojkul Parit
Mai-Khanh Nguyen Ngoc，飯塚41

哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

楊驍

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

伊藤 貴亮

41

41

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

古賀 丈尚

42

山形大学大学院理工学研究科

渡辺 晃輔，原田 知親

42東京大学工学系研究科
東京大学 VDEC
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit
Mai-Khanh Nguyen Ngoc，飯塚

42

哲也，名倉 徹，浅田 邦博
Kanjanavrojkul Parit
Mai-Khanh Nguyen Ngoc，飯塚

43

哲也，名倉 徹，浅田 邦博

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

東京大学工学系研究科

鹿野 真弘

43

稲垣 雄志，坂入 悠真，松谷 康之

43

青山学院大学理工学部

山中 兼一，大関 啓太，松原 孝
宇宙用 CVSL 回路及び性能比較用 CMOS 回路

静岡理工科大学理工学部

紘，冨岡 聖龍，松下 倭樹，鶴窪44

匠，波多野 裕山中 兼一，大関 啓太，松原 孝
宇宙用 CVSL 回路及び性能比較用 CMOS 回路

静岡理工科大学理工学部

紘，冨岡 聖龍，松下 倭樹，鶴窪44

匠，波多野 裕CMOS イメージセンサ TEG 回路の試作
低電力 IoT センサ回路の開発
単一磁束量子/CMOS ハイブリッドメモリシステム試作 1
単一磁束量子/CMOS ハイブリッドメモリシステム試作 2
高速ローリングシャッター動作を実現する CMOS イメージセン
サチップ
PUF 基本特性評価チップ
Triplet STDP シナプスモデルと小面積細胞体モデルの構築

東京電機大学工学部
東京大学生産技術研究所

松浦 爽平
イスラム マーフズル，高宮 真，
桜井 貴康

横浜国立大学工学府

今野 元，安井 雄紀，大熊 幸寛

横浜国立大学大学院工学研究院

吉川 信行

横浜国立大学工学府

今野 元，安井 雄紀，大熊 幸寛

横浜国立大学大学院工学研究院

吉川信行

東京理科大学工学研究科
早稲田大学，大学院情報生産システム研究科
日本大学理工学部

大高 俊徳，前川 晋太郎，浜本 隆

44
45

45

45

之

46

篠原尋史

46

佐伯 勝敏，山下 大地，杉戸 俊
樹，戸泉 孝太46

(27,1)

DC/DC コンバータのスイッチとなるパワーMOSFET と gm アンプとサイクリック A/D 変換器

中央大学理工学部
中央大学大学院理工学研究科

杉本 泰博，新田 信之，原島 楓
安部 幹織，彦坂 慎吾，森川 逸太

47

CMOS オンチップ電気化学バイオセンシングチップ

立命館大学理工学部

宇野 重康

47

2 段オペアンプの設計等

電気通信大学情報理工学研究科

伊藤 孝幸

47

確率的 A/D コンバータ・マイクロプロセッサ

金沢大学自然科学研究科
金沢大学理工研究域

今村 竜
秋田 純一

48

線形化確率的フラッシュ AD 変換器とΔΣ型ダウンコンバー
ティング AD 変換器の試作
デルタシグマ TDC の Charge-Pump ゲインに関する 位相比較
帯域の変動の確認
低電圧 CMOS アナログ回路の試作
微小サイドチャネル・リーク対策と物理複製不可能機能を有した MDR-ROM 方式を用いた AES 暗号回路

北見工業大学大学院工学研究科

杉本 俊貴，高橋 卓人，谷本 洋，
吉澤 真吾

48

法政大学理工学部

川部 嵩永，嘉藤 貴博

48

明治大学理工学研究科

渡辺 正之助，小宮 健人

明治大学理工学部

野上田 崇，山口 拓哉，福田 裕希

立命館大学理工学研究科
立命館大学総合科学技術研究機構

山田 康平，村岸 佑哉，後藤 裕太
汐崎 充，久保田 貴也

立命館大学理工学部

藤野 毅

49

49

中野 誠彦

0.18μmCMOS プロセスを用いた多チャネルパッチクランプシ

慶應義塾大学理工学部

ステムの試作慶應義塾大学理工学研究科

四ツ田 大樹，久保 勝弘，高坂 太郎，伊藤 孝太

慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

南 快優，五十嵐 一真，杉浦 隆弥

50

山形大学大学院理工学研究科

原田 知親

50

自立動作可能 LSI チップのための各要素回路の改良
多端子・8 角形 MOSFET 型センサ・回路素子

49

平成２８年度第１回ローム CMOS 0.18um 試作 （RO18161）
題

名

電流インパルス励振回路とトランジスタ試験構造

大

学

名

東京大学工学系研究科
東京大学 VDEC

研

究

者

Mai-Khanh Nguyen Ngoc，飯塚

東京大学電気系工学専攻

楊驍

TEG1

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

単一光子アバランシェダイオードの面積とノイズ特性検証用

東京大学工学系研究科

楊驍

TEG2

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

単一光子アバランシェダイオードの面積とノイズ特性検証用

東京大学工学系研究科

楊驍

TEG3

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

立命館大学大学院情報理工学研究科

宮川 尚之，木村 知也

立命館大学情報理工学部
立命館大学大学院情報理工学研究科

鈴木 智之
越智 裕之

金沢大学理工研究域

北川 章夫

金沢大学理工学域

澤田 涼，蘭 宣箴，広瀬 僚太

スイッチト・カレントカオスニューロン集積回路

東京電機大学工学研究科
東北大学電気通信研究所

新井 正樹
堀尾 喜彦

クロック同期型コンパレータの性能評価

東京大学生産技術研究所

ほか
フリーラジカルセンサ・ミクストシグナル設計実習

51

哲也，名倉 徹，浅田 邦博

単一光子アバランシェダイオードの面積とノイズ特性検証用

0.18μm プロセス小容量メタルフリンジキャパシタ測定用 TEG

掲載頁

Kanjanavrojkul Parit

51

51

52

52

52

27

53

第
３
章

小野寺 尚人，宇野 祐輝，イスラム マーフズル，李 承俊，高宮53

真，桜井 貴康
量子磁束パラメトロンと CMOS 回路を組み合わせた新規メモリ

横浜国立大学工学府

大熊 幸寛，安井 雄紀

デバイス

横浜国立大学大学院工学研究院

吉川 信行

アナログセルラニューラルネットワーク

龍谷大学理工学部

木村 睦

54

NBTI 劣化の高並列/スケーラブル測定回路

京都大学大学院情報学研究科

森田 俊平，廣本 正之，佐藤 高史

54

CMOS スマートダストに向けた基礎検討回路

立命館大学理工学部

宇野 重康

54

集束イオンビーム(FIB)裏面加工がトランジスタ特性に及ぼす影響を評価する TEG(1 作目)

アナログ回路用ライブラリ及び素子評価

各種要素回路の設計

東京大学工学系研究科
東京大学 VDEC
高知工科大学工学部システム工学群
高知工科大学大学院基板工学専攻

明治大学大学院理工学研究科

53

宇佐美 尚人，岡本 有貴，三田 吉郎

55

太田 悦子，池野 理門，浅田 邦博
橘 昌良
岡崎 泰士，Wannaboon Chatch-55

ai
和田 和千，今井 博之，江川 和穂，木谷 嘉孝，大門 佑，鈴木 博

55俊，山下 良満
アクティブ・インダクタによるジッタ低減リングオシレータ とばらつきを自己校正可能な_Time To Digital Convertor の研究
微小サイドチャネル・リーク対策と物理複製不可能機能を有した MDR-ROM 方式を用いた AES 暗号回路

法政大学理工学部

峯村 亮佑，佐々木 翔一朗，星野裕也，嘉藤 貴博

立命館大学理工学研究科

山田 康平，村岸 佑哉，後藤 裕太

立命館大学総合科学技術研究機構

汐崎 充，久保田 貴也

立命館大学理工学部

藤野 毅

3-1

56

56

チ
ッ
プ
試
作
報
告

(28,1)0.18μmCMOS プロセスを用いた多チャネルパッチクランプシ
ステムの改良慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦
久保 勝弘，高坂 太郎

56

平成２８年度第２回ローム CMOS 0.18um 試作 （RO18162）
題

名高分解能パルス縮小型時間-デジタル変換器
高分解能パルス縮小型時間-デジタル変換器
高分解能パルス縮小型時間-デジタル変換器
クイックスタート機能付きパルス幅制御位相同期回路

究者

東京大学工学系研究科

古賀 丈尚，榎本 隆一

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

古賀 丈尚，榎本 隆一

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

古賀 丈尚，榎本 隆一

東京大学工学部

加賀谷 司

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博
楊驍

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

磁界観測を用いた電流分布推定による電源網解析手法の評価回

東京大学工学系研究科

織田 勇冴

路

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

磁界観測を用いた電流分布推定による電源網解析手法の評価回

東京大学工学系研究科

織田 勇冴

路

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

楊驍

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

温度および電圧測定用リングオシレータ TEG ほか
生体信号処理用増幅回路の試作
2-step 確率的 ADC・ARM cortex-M0
自動生成フローを用いて設計した確率的 AD 変換回路と MOS ト
ランジスタ TEG
Coarse-Fine 型 Time to Digital Converter の試作

チ
ッ
プ
試
作
報
告

研

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

ニューロン動作を模擬したデジタル信号処理回路

第
３
章

名

SPAD の After-pulsing 確率測定用の hold-off 時間可変な

Magnetic Probe for VLSI power supply network analysis

28

学

acitve quenching circuit

大面積シングルフォトンアバランシェダイオードの設計

3-1

大東京大学 VDEC

単一磁束量子/CMOS ハイブリッドメモリシステム試作 3
新規 PUF，TRNG 動作確認チップ

ニューラルネットワーク用モジュールの試作

東京大学 VDEC

掲載頁
57

57

57

58

58

58

59

59

Mai-Khanh Nguyen Ngoc，

東京大学工学部

Asada Kunihiro
Oda Yuki，Iizuka Tetsuya

5960

東京大学 VDEC

飯塚 哲也

立命館大学情報理工学部

坂野 達也，鈴木 智之，越智 裕之

立命館大学大学院情報理工学研究科

木村 知也，宮川 尚之

60

山梨大学大学院総合研究部

佐藤 隆英，小川 覚美

60

金沢大学自然科学研究科

今村 竜

金沢大学理工研究域

北川 章夫

東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部

湯本 涼介，齋藤 匠
小松 聡

東京電機大学工学部第二部

須貝 淳平

東京電機大学工学部

小松 聡

横浜国立大学工学府
横浜国立大学大学院工学研究院

今野 元，安井 雄紀，大熊 幸寛
吉川 信行

62

篠原尋史

62

佐伯 勝敏，佐々木 芳樹，ヒメネ
ス ベハラノ ディアナ エリザベ

62

早稲田大学，大学院情報生産システム研究科
日本大学理工学部

61

61

61

ス，岩切 達也，戸泉 孝太
アクティブマトリクス駆動アナログセルラニューラルネット
ワーク

木村 睦

63

低暗電流型イメージセンサの特性評価用 TEG

茨城大学工学部

木村 孝之

63

CMOS オンチップ電気化学バイオセンシングチップ

立命館大学理工学部

宇野 重康

63

遅延故障検査容易化回路および IC 間配線の電気的検査容易化回路の試作

徳島大学大学院先端技術科学教育部
徳島大学大学院理工学研究部

伊喜利 勇貴，掛江 庸平，大谷 航
平，河口 巧，河塚 信吾，薮井 大輔

64

四柳 浩之，橋爪 正樹
電源スタック型回路構造用新コーディング回路および、レシオ
レス SRAM を用いた T-CAM 回路

九州工業大学大学院情報工学府

アリムディン モハマド，山口 翔
吾，西方 大輔，中村 和之

64

芝浦工業大学理工学研究科

安田 匠吾

芝浦工業大学工学部

宇佐美 公良0.18μmCMOS プロセスを用いた低ノイズ 16ch パッチクラン

慶應義塾大学理工学部

中野 誠彦

プシステム

慶應義塾大学理工学研究科

久保 勝弘，高坂 太郎，伊藤 孝太

慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

南 快優，五十嵐 一真

65

静岡大学工学部

二川 雅登

65

3 次元積層 LSI における発熱温度解析に向けたチップ

自立動作可能 LSI チップのための各要素回路の改良
インピーダンス計測検証用回路

6465

(29,1)

平成２８年度第３回ローム CMOS 0.18um 試作 （RO18163）
題

名インスツルメンテーション・アンプ TEG 1
インスツルメンテーション・アンプ TEG 2
抵抗による三角波状動的電荷注入回路
抵抗による三角波状動的電荷注入回路
クイックスタート機能付きパルス幅制御位相同期回路

大

学

名

研

究

者

掲載頁

東京大学 VDEC

名倉 徹

66
66

東京大学 VDEC

名倉 徹

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

東京大学工学系研究科

鹿野 真弘

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

東京大学工学系研究科

鹿野 真弘

東京大学工学部

加賀谷 司

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

東京大学工学系研究科

Mai-Khanh Nguyen Ngoc，飯塚東京大学 VDEC

哲也，名倉 徹

66

67

67

Kanjanavrojkul Parit
フリップチップ基板検証用マイクロストリップ線路

67

浅田 邦博， ， ，フリップチップ実装用・高分解能パルス縮小型時間-デジタル変東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

換器

東京大学工学系研究科

古賀 丈尚，榎本 隆一

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

古賀 丈尚，榎本 隆一

高分解能パルス縮小型時間-デジタル変換器
高分解能パルス縮小型時間-デジタル変換器
高分解能パルス縮小型時間-デジタル変換器

デカップリングコンデンサを追加した電流インパルス励起回路

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

古賀 丈尚，榎本 隆一

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

古賀 丈尚，榎本 隆一

東京大学工学系研究科
東京大学 VDEC

Mai-Khanh Nguyen Ngoc，飯塚

ハミング距離検索機能付き CAROM

東海大学情報通信学部

SRAM 型確率的 ADC

金沢大学自然科学研究科
金沢大学理工学域

今村 竜
Ahola Roope

金沢大学理工研究域

北川 章夫

東京電機大学工学研究科電気電子専攻

松浦 爽平

東京電機大学工学部

小松 聡

東京電機大学東京電機大学工学研究科電気電子工学専攻東京電機大学工学部
0.18μmCMOS プロセスを用いたアナログ回路 TEG

広島工業大学工学部/電子情報工学科

容量型湿度センサを用いた発汗センサテストチップ

信州大学工学部

単一磁束量子/CMOS ハイブリッドメモリシステム試作 4
単一磁束量子/CMOS ハイブリッドメモリシステム試作 5
一定画素間隔で蓄積時間制御可能な CMOS イメージセンサ

低電圧駆動 CMOS スマートダストの基礎検討

福原 雅朗，平谷 真之，杉山 健太郎，恩地 夏央，藏野 貴教

横井 貴也，成岡 謙悟

69

69

70

70

70

71

升井 義博

71

三谷 勇介，上倉 宇晴，宮地 幸
祐，上口 光今野 元，安井 雄紀，大熊 幸寛
吉川 信行

横浜国立大学工学府

今野 元，安井 雄紀，大熊 幸寛

横浜国立大学大学院工学研究院

吉川 信行

長崎総合科学大学工学研究科
東北大学工学研究科

69

小松 聡

横浜国立大学大学院工学研究院

東北大学医工学研究科
ゲイン及び波帯切替可能な生体信号処理用 LSI

木村 知也，宮川 尚之
坂野 達也，越智 裕之

横浜国立大学工学府

東京理科大学工学研究科

68

哲也，名倉 徹，浅田 邦博

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

静電容量式 MEMS センサを対象とした C/V 変換回路の試作

68

Kanjanavrojkul Parit

2 段昇圧型チャージポンプ回路 TEG ほか

CMOS イメージセンサ

68

古坂 拓朗，繁森 祥吾，田中 亮
祐，野村 昂平，浜本 隆之

71

伊藤 圭汰，宇野 正真，竹澤 好

72

72

73

樹，銭 正ヨウ立命館大学理工学部

宇野 重康

電気通信大学情報理工学研究科

荒井 渓太，石毛 剛志，高橋 史帆

電気通信大学情報理工学部

鈴木 康介

Bitmap Index Based Query Processor，etc.

電気通信大学情報理工学研究科
電気通信大学情報理工学部

Nguyen Xuan Thuan
森 祐一朗，堀田 裕亮

74

電流源回路及びシュミットトリガ回路等

電気通信大学情報理工学研究科

野田 一善，高橋 史帆，伊藤 孝幸

74

集束イオンビーム(FIB)裏面加工がトランジスタ特性に及ぼす影東京大学工学系研究科

響を評価する TEG(2 作目)

東京大学 VDEC

DCDC 昇圧回路

Fine resolution ADC based on the approach of stochastic
comparators

東京大学 VDEC

73
73

宇佐美 尚人，岡本 有貴，三田 吉郎
太田 悦子，池野 理門，浅田 邦博
Mai-Khanh Nguyen Ngoc，Ikeno Rimon

29

第
３
章

72

田中 徹，下川 賢士
清山 浩司，西野 悟

3-1

74

75

チ
ッ
プ
試
作
報
告

(30,1)High linearity sample and hold sampling for analog-digitalconverter
高知工科大学工学部システム工学群 橘 昌良
アナログ回路用ライブラリ及び素子評価

中性子線照射実験のための耐ソフトエラーラッチ回路

東京大学 VDEC

Mai-Khanh Nguyen Ngoc

高知工科大学システム工学群

橘 昌良，窪添 諒，軽野 滉士

高知工科大学大学院基板工学専攻

Wannaboon Chatchai

高知工科大学システム工学群
高知工科大学大学院基板工学専攻

橘 昌良，武内 智哉
岡崎 泰士

千葉大学工学部
千葉大学大学院融合科学研究科

道，島袋 秀樹，中川 雄貴

75

75

76

堀田 奈央，高田 麻都，勝又 啓
上野 弘貴
難波 一輝

76

千葉大学大学院工学研究院
ランダム遅延素子を用いた耐タンパ非同期式暗号化回路

弘前大学理工学部

豊嶋 太樹，今井 雅

76

各種フィルタとチャージポンプ

明治大学大学院理工学研究科

2.5GHz-LC 共振型 Digital Controlled Oscillator と デルタシ
グマ型 Time To Digital Convertor の回路実装
積層型 IC のチップ内の温度分布の解析
低電源電圧化での測定に対応したレシオレス SRAM T-CAM 回路

和田 和千，今井 博之，須藤 千裕，大門 佑，市川 遼
峯村 亮佑，佐々木 翔一朗，星野

法政大学理工学部裕也，嘉藤 貴博

富山県立大学工学部 情報システム工学科

出町 治香，牛田 慧

富山県立大学情報システム工学科

岩田 栄之，松田 敏弘

九州工業大学大学院情報工学府

アリムディン モハマド，西方 大輔，中村 和之

77

77

77

78

電源スタック型回路構造における中間電位安定性評価回路

九州工業大学大学院情報工学府

山口 翔吾，肥後 知樹，中村 和之

78

無線通信用増幅器、及び TEG

九州大学システム情報科学研究院

濱澤 篤優,久保木 猛，金谷 晴一

78

CMOS 通信回路実現のための試作

明治大学理工学研究科

大里 侑生

79

中野 誠彦
0.18μmCMOS プロセスを用いた脳波測定用フロントエンドア

慶應義塾大学理工学部

久保 勝弘，高坂 太郎，伊藤 孝

ンプの試作

慶應義塾大学理工学研究科

太，宮脇 貴統，田中 稜也，出口卓己

慶應義塾大学理工学部

中野 誠彦，銭林 大悟

慶應義塾大学理工学研究科

南 快優，五十嵐 一真

低電圧動作・電流リファレンス回路

埼玉工業大学大学院工学研究科
埼玉工業大学工学部

吉澤 浩和，秦 志剛
坂田 康平

ワイヤレス給電技術に向けたパワーマネジメント回路用 TEG

神戸大学大学院工学研究科

自立動作可能 LSI チップのためのアプリケーション回路の検討

符号化・復号回路

上智大学理工学部
Tohoku UniversityDepartment of Elec-

Inductor design for RFIC

3-1
30

第
３
章
チ
ッ
プ
試
作
報
告

trical Engineering

ハードウェアトロイが挿入された RSA 暗号回路におけるハード
ウェアトロイ動作抑止の検証

早稲田大学基幹理工学研究科

79

79

80

増田 創太，秋原 優樹，浅野 大樹，廣瀬 哲也

80

林等

80

Sai Ranajit

81

長谷川 健人81

ハイブリッド SSD の高速化、高効率化に向けた ReRAM 書き込

中央大学理工学研究科

竹内 健，田中 誠大，鶴見 洸太

み電圧生成回路

中央大学理工学部

鈴木 健太

逓倍用 DLL 回路を用いた注入同期 PLL 回路の特性評価 TEG

大阪工業大学大学院工学研究科

小林 茉祐，橋本 哲，藤居 尚博，
吉村 勉， ， ，

信州大学大学院理工学系研究科

小柳 洸介

信州大学大学院総合理工学研究科

上倉 宇晴，宮地 幸祐

信州大学工学部

高木 憲太郎81

増井 優也

光プローブ電流センサ向け光電流変換疑似差動 CMOS アナログ
フロントエンド回路
体内埋め込み型医療用デバイス向け磁界共振を用いた非接触給電システム送受電回路
光受信用アナログフロントエンド回路 TEG２

信州大学大学院総合理工学研究科

與五沢 啓太，宮地 幸祐

信州大学大学院理工学研究科

吉田 穣理

信州大学工学部

浅野 孝紘，西田 純也

岐阜大学大学院工学研究科

久米 沢弥，小島 拓也，中村 誠

82

82

82

83

平成２７年度第２回ルネサス CMOS 65nm 試作 （RS65152）
題

名

大

学

名

研

究

者

掲載頁

高速ロックを実現する完全デジタル型クロック・データ・リカ

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

バリ回路

東京大学工学系研究科

峠 仁人

オフチップキャパシタによる電源ノイズ低減効果実証 TEG

東京大学 VDEC
東京大学工学系研究科

名倉 徹
鹿野 真弘

84

セレクタリングを用いた PUF 回路

京都大学大学院情報学研究科

吉永 幹，廣本 正之，佐藤 高史

84

九州工業大学大学院情報工学研究院

宮瀬 紘平，佐藤 康夫，梶原 誠司

九州工業大学大学院情報工学府

加藤 隆明，三宅 庸資

84

電気通信大学情報理工学研究科

荒井 渓太，野田 一善，小出 知明

85

電気通信大学情報理工学研究科

伊藤 孝幸，高橋 史帆，新居 慎也

85

温度電圧センサとテスト電力制御の評価用 TEG チップ
ADPLL 及び DCT
2 段オペアンプ，RF Energy Hervesting，エナジーハーベス
ティング用温度センサ回路の試作

84

(31,1)

Bitmap Index Creator および FFT

電気通信大学情報理工学研究科

Nguyen Xuan Thuan，市川 陽平
Mai-Khanh Nguyen Ngoc，Ike-85

Sub-ranging ADC based on stochastic comparators

東京大学 VDEC

細粒度分割型三次元積層演算器の性能評価

山形大学大学院理工学研究科

多田 十兵衛86

自動合成可能な PLL

東京工業大学工学院電気電子系

岡田 健一，Ngo Huy Cu，吉岡透，延命 潤86

バイオセンサ集積回路

名古屋大学工学研究科

新津 葵一

86

no Rimon85

平成２８年度第１回ルネサス CMOS 65nm 試作 （RS65161）
題

名Geyser SCM

可変パイプライン構造を持つ画像フィルタ用アクセラレータ
CC-SOTB2

畳み込みニューラルネットワークアクセラレータ SNACC

大

学

名

慶應義塾大学理工学部
芝浦工業大学情報学科

研

究

者

天野 英晴
吉田 有佑，安田 匠吾，工藤 優，
天野 英晴，増山 滉一郎，安藤 尚

慶應義塾大学理工学部

慶應義塾大学理工学部
東京大学工学部

輝く，松下 悠亮，小島 拓也，奥原颯也，奥原 颯
天野 英晴

慶應義塾大学大学院理工学研究科

奥原 颯，Ben Ahmed Akram

立命館大学大学院情報理工学研究科

新納 一樹

立命館大学情報理工学部

越智 裕之

立命館大学大学院情報理工学研究科

宮川 尚之，木村 知也

立命館大学情報理工学部

越智 裕之

低電圧安定動作のための回路特性評価回路及び次世代アーキテ
幅広い動作性能領域においてエネルギー最小点動作を可能にする完全ディジタル型オンチップメモリの試作

京都大学情報学研究科
京都大学情報学研究科

差動低雑音増幅器とバルク電圧制御発振器の試作

大阪工業大学大学院工学研究科

NBTI 劣化の高並列測定回路

87

近藤 正章，高田 遼，坂本 龍一

慶應義塾大学理工学部

クチャのプロトタイプの設計

87

天野 英晴，大久保 徹以，小島 拓

ボディバイアス自動調節機構とボディバイアスを用いた高電力65nm プロセス小容量メタルフリンジキャパシタ測定用 TEG

87

宇佐美 公良効率 NoC
16bit 乗算器 TEG

掲載頁

中井 辰哉，都築 祐亮，岸本 真，
長岡 悠太，小野寺 秀俊，石原 亨
塩見 準，都築 祐亮，岸本 真，吉澤 慶，石原 亨，小野寺 秀俊
木原 崇雄，松田 茂郷，高橋 克

87

88

88

88

88

樹，吉尾 恒洋，矢野 裕之

89

京都大学大学院情報学研究科

粟野 皓光，佐藤 高史

89

リングオシレータを用いた PUF 回路

京都大学大学院情報学研究科

吉永 幹，廣本 正之，佐藤 高史

89

Bitmap Index Based Query Processor

電気通信大学情報理工学研究科

Nguyen Xuan Thuan

89

FFT and AES-CCM

電気通信大学情報理工学研究科

Nguyen Xuan Thuan

90

エナジーハーベスティング用温度センサ回路

電気通信大学情報理工学研究科

新居 慎也

90

31

オンチップインダクタ及び発信回路

電気通信大学情報理工学研究科

石毛 剛志，大畠 知之

90

VCO，PA，LNA の設計

電気通信大学情報理工学研究科

Nguyen Van Trung90

極低電力 RFID TEG

慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

黒田 忠広，木内 裕介
戸枝 佑太，藤巻 匠，柳川 秀輔

91

第
３
章

慶應義塾大学大学院理工学研究科

黒田 忠広，木内 裕介

慶應義塾大学理工学部

戸枝 佑太，藤巻 匠，柳川 秀輔

91

慶應義塾大学大学院理工学研究科

黒田 忠広，小菅 敦丈，原口 雅嗣

91

慶應義塾大学大学院理工学研究科

黒田 忠広，小菅 敦丈

慶應義塾大学大学理工学研究科

原口 雅嗣

91

耐放射線評価用 TLC 送受信機 放射線試験リファレンス用 TEG

慶應義塾大学大学院理工学研究科

黒田 忠広，小菅 敦丈，原口 雅嗣

92

Two-stage sub-ranging fine resolution ADC

東京大学 VDEC

Mai-Khanh Nguyen Ngoc，Ikeno Rimon

92

自動合成可能な PLL

東京工業大学工学院電気電子系

バイオセンサ集積回路

極低電力 RFID 要素回路単体 TEG
耐放射線評価用 TLC 送受信機 高速通信評価 TEG
耐放射線評価用 TLC 送受信機 耐放射線試験用 TEG

大規模積和演算アクセラレータの試作
SOTB を利用した超低消費電力アナログ回路向け要素回路 TEG
幅広い動作領域でエネルギー最小点動作を可能にするプロセッ
サの試作岡田 健一，Ngo Huy Cu，吉岡透，延命 潤92

名古屋大学工学研究科

新津 葵一

92

大阪大学情報科学研究科

橋本 昌宜

高知工科大学システム工学群

密山 幸男

大阪大学情報科学研究科

橋本 昌宜

神戸大学工学研究科

廣瀬 哲也

京都大学情報学研究科

石原 亨，小野寺 秀俊，塩見 準，
岸本 真，保木本 修，吉澤 慶

93

93

93

KVS チップ（3 次元積層用）

慶應義塾大学理工学部

松谷 宏紀

93

KVS チップ（PE 単体検証用）

慶應義塾大学理工学部

松谷 宏紀

94

3-1

チ
ッ
プ
試
作
報
告

(32,1)

3-1
32

第
３
章
チ
ッ
プ
試
作
報
告

自己発熱効果バラつきを測定するトランジスタアレイ TEG

関西大学システム理工学部

佐藤 伸吾

94

製造工程起因の不良検出を目的とした抵抗素子アレイ TEG

関西大学システム理工学部

佐藤 伸吾

94

ソフトエラー耐性の高いフリップフロップの検討

京都工芸繊維大学電子システム工学専攻

発振回路による Plasma Induced Damage 評価チップ

京都工芸繊維大学電子システム工学専攻

丸岡 晴喜，山田 晃大，古田 潤，
小林 和淑

94

岸田 亮，古田 潤，小林 和淑95

(33,1)

3. 2

チップ種別一覧
TEG(特性評価回路など)

ラン名

タ

イ

ト

ル

研

究

者

掲載頁

OS08152

IRドロップによる動作速度劣化評価用チップ 1

池野 理門

39

OS08152

IRドロップによる動作速度劣化評価用チップ 2

池野 理門

39

田中 大介, 内木場 文男, 齊藤 健

39

田中 大介, 内木場 文男, 齊藤 健

40

OS08152OS08161

MEMSマイクロロボットの電源用のチャージポンプ、及び可変シナプスの
TEG回路
MEMSマイクロロボット駆動用のハードウェアニューラルネットワークのTEGチップ

山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,

RO18155

宇宙用CVSL回路及び性能比較用CMOS回路

RO18155

宇宙用CVSL回路及び性能比較用CMOS回路

RO18155

CMOSイメージセンサTEG回路の試作

松浦 爽平

44

RO18155

低電力IoTセンサ回路の開発

イスラム マーフズル, 高宮 真, 桜井 貴康

45

RO181610.18μmプロセス小容量メタルフリンジキャパシタ測定用TEGほか

宮川 尚之, 木村 知也, 鈴木 智之, 越智 裕之

52

RO18161

NBTI劣化の高並列/スケーラブル測定回路

森田 俊平, 廣本 正之, 佐藤 高史

54

鶴窪 匠, 波多野 裕
山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,
鶴窪 匠, 波多野 裕

44

44

集束イオンビーム(FIB)裏面加工がトランジスタ特性に及ぼす影響を評価す宇佐美 尚人, 岡本 有貴, 三田 吉郎, 太田 悦子, 池野 理

るTEG(1作目)

門, 浅田 邦博

RO18162

大面積シングルフォトンアバランシェダイオードの設計

楊 驍, 飯塚 哲也, 名倉 徹, 浅田 邦博

59

RO18162

温度および電圧測定用リングオシレータTEGほか

坂野 達也, 鈴木 智之, 越智 裕之, 木村 知也, 宮川 尚之

60

RO18162低暗電流型イメージセンサの特性評価用TEG

木村 孝之

63

RO18162

遅延故障検査容易化回路およびIC間配線の電気的検査容易化回路の試作

伊喜利 勇貴, 掛江 庸平, 大谷 航平, 河口 巧, 河塚 信吾,
薮井 大輔, 四柳 浩之, 橋爪 正樹

64

RO18162

3次元積層LSIにおける発熱温度解析に向けたチップ

安田 匠吾, 宇佐美 公良

64

RO18163

CMOSイメージセンサ

松浦 爽平, 小松 聡

70

RO18163

集束イオンビーム(FIB)裏面加工がトランジスタ特性に及ぼす影響を評価す
るTEG(2作目)

宇佐美 尚人, 岡本 有貴, 三田 吉郎, 太田 悦子, 池野 理門, 浅田 邦博

74

RO18161

55

RO18163

積層型ICのチップ内の温度分布の解析

出町 治香, 牛田 慧, 岩田 栄之, 松田 敏弘

77

RO18163

CMOS通信回路実現のための試作

大里 侑生

79

RO18163

逓倍用DLL回路を用いた注入同期PLL回路の特性評価TEG

増井 優也, 小林 茉祐, 橋本 哲, 藤居 尚博, 吉村 勉, , ,82

RS65152

オフチップキャパシタによる電源ノイズ低減効果実証 TEG

名倉 徹, 鹿野 真弘

84

RS65152

セレクタリングを用いたPUF回路

吉永 幹, 廣本 正之, 佐藤 高史

84RS65152

温度電圧センサとテスト電力制御の評価用TEGチップ

宮瀬 紘平, 佐藤 康夫, 梶原 誠司, 加藤 隆明, 三宅 庸資

84RS65161

65nmプロセス小容量メタルフリンジキャパシタ測定用TEG

宮川 尚之, 木村 知也, 越智 裕之

88

低電圧安定動作のための回路特性評価回路及び次世代アーキテクチャのプ

中井 辰哉, 都築 祐亮, 岸本 真, 長岡 悠太, 小野寺 秀俊,

ロトタイプの設計

石原 亨

88

RS65161

NBTI劣化の高並列測定回路

粟野 皓光, 佐藤 高史

89

RS65161

リングオシレータを用いたPUF回路

吉永 幹, 廣本 正之, 佐藤 高史

89

RS65161

RS65161

極低電力RFID TEG

黒田 忠広, 木内 裕介, 戸枝 佑太, 藤巻 匠, 柳川 秀輔

91

RS65161

極低電力RFID 要素回路単体TEG

黒田 忠広, 木内 裕介, 戸枝 佑太, 藤巻 匠, 柳川 秀輔

91

RS65161

耐放射線評価用TLC送受信機 高速通信評価TEG

黒田 忠広, 小菅 敦丈, 原口 雅嗣

91

RS65161

耐放射線評価用TLC送受信機 耐放射線試験用TEG

黒田 忠広, 小菅 敦丈, 原口 雅嗣

91

RS65161

耐放射線評価用TLC送受信機 放射線試験リファレンス用TEG

黒田 忠広, 小菅 敦丈, 原口 雅嗣

92

RS65161

自己発熱効果バラつきを測定するトランジスタアレイTEG

佐藤 伸吾

94

RS65161

製造工程起因の不良検出を目的とした抵抗素子アレイTEG

佐藤 伸吾

94

RS65161

ソフトエラー耐性の高いフリップフロップの検討

丸岡 晴喜, 山田 晃大, 古田 潤, 小林 和淑

94RS65161

発振回路による Plasma Induced Damage 評価チップ

岸田 亮, 古田 潤, 小林 和淑

95

アナデジ混載ラン名
RO18155

タイ

ト

高分解能パルス縮小型時間-デジタル変換器

ル

研

究

者

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚

掲載頁
42

3-2
33

第
３
章
チ
ッ
プ
試
作
報
告

(34,1)

RO18155

サブスレッショルド領域で動作する極低電圧駆動フィルタレスデジタル
PLL回路渡辺 晃輔, 原田 知親

42

RO18155

三角波状動的電荷注入回路

名倉 徹, 飯塚 哲也, 浅田 邦博, 鹿野 真弘

43

RO18155

確率的A/Dコンバータ・マイクロプロセッサ今村 竜, 秋田 純一

48

RO18155

線形化確率的フラッシュAD変換器とΔΣ型ダウンコンバーティングAD変換器の試作

杉本 俊貴, 高橋 卓人, 谷本 洋, 吉澤 真吾

48

RO18162

高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚, 榎本 隆一

57

RO18162

高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚, 榎本 隆一

57

RO18162

高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚, 榎本 隆一

57

RO18163

抵抗による三角波状動的電荷注入回路

名倉 徹, 飯塚 哲也, 浅田 邦博, 鹿野 真弘

66

RO18163

抵抗による三角波状動的電荷注入回路

名倉 徹, 飯塚 哲也, 浅田 邦博, 鹿野 真弘

67

RO18163

フリップチップ実装用・高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚, 榎本 隆一

68

RO18163

高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚, 榎本 隆一

68

RO18163

高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚, 榎本 隆一

68

RO18163

高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚, 榎本 隆一

69

RO181632段昇圧型チャージポンプ回路TEGほか

木村 知也, 宮川 尚之, 坂野 達也, 越智 裕之

69

RO18163

SRAM型確率的ADC

今村 竜, Ahola Roope, 北川 章夫

70

RO18163

ゲイン及び波帯切替可能な生体信号処理用LSI

RO18163

DCDC昇圧回路

荒井 渓太, 石毛 剛志, 高橋 史帆, 鈴木 康介

73

RO18163電流源回路及びシュミットトリガ回路等

野田 一善, 高橋 史帆, 伊藤 孝幸

74RS65152

高速ロックを実現する完全デジタル型クロック・データ・リカバリ回路

飯塚 哲也, 名倉 徹, 浅田 邦博, 峠 仁人

84RS65152

ADPLL及びDCT

荒井 渓太, 野田 一善, 小出 知明

85

伊藤 孝幸, 高橋 史帆, 新居 慎也

85

新居 慎也

90

RS65152
RS65161

2段オペアンプ, RF Energy Hervesting, エナジーハーベスティング用温度センサ回路の試作
エナジーハーベスティング用温度センサ回路

田中 徹, 下川 賢士, 清山 浩司, 西野 悟, 伊藤 圭汰, 宇野
正真, 竹澤 好樹, 銭 正ヨウ73

アナログ/デジタル信号処理プロセッサ
ラン名
RO18155

3-2
34

第
３
章
チ
ッ
プ
試
作
報
告

RO18162

タ

イ

ト

ル

研

究

者

掲載頁

低電圧CMOSアナログ回路の試作

渡辺 正之助, 小宮 健人, 野上田 崇, 山口 拓哉, 福田 裕希

49

Magnetic Probe for VLSI power supply network analysis

Mai-Khanh Nguyen Ngoc, Asada Kunihiro, Oda
Yuki, Iizuka Tetsuya

59

RO18162

Coarse-Fine型Time to Digital Converterの試作

須貝 淳平, 小松 聡

61

RO18162

インピーダンス計測検証用回路

二川 雅登

65

RO181630.18μmCMOS プロセスを用いたアナログ回路TEG

升井 義博

71

RS65161

FFT and AES-CCM

Nguyen Xuan Thuan90

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

OS08152

4bitTDCの設計と、3bitフラッシュADCの設計試作

生方 慎也, 齋藤 匠, 小松 聡

38

OS08152

アクティブノイズコントロール用アナログ回路

加藤 正史, HE HUIHENG

38

RO18155

サンプルホールド回路の非線形歪み測定用回路

飯塚 哲也, 名倉 徹, 浅田 邦博, 伊藤 貴亮

41

RO18155

オペアンプおよび対数ADCの試作

稲垣 雄志, 坂入 悠真, 松谷 康之

43

RO18155

Triplet STDPシナプスモデルと小面積細胞体モデルの構築

佐伯 勝敏, 山下 大地, 杉戸 俊樹, 戸泉 孝太

46

RO18155

DC/DCコンバータのスイッチとなるパワーMOSFETとgmアンプとサイク
リックA/D変換器

杉本 泰博, 新田 信之, 原島 楓, 安部 幹織, 彦坂 慎吾, 森
川 逸太

47

川部 嵩永, 嘉藤 貴博

48

中野 誠彦, 四ツ田 大樹, 久保 勝弘, 高坂 太郎, 伊藤 孝太

49

RO18155

RO18155

デルタシグマTDCの Charge-Pumpゲインに関する 位相比較帯域の変動の確認
0.18μmCMOS プロセスを用いた多チャネルパッチクランプシステムの試作

RO18155

自立動作可能LSIチップのための各要素回路の改良

中野 誠彦, 南 快優, 五十嵐 一真, 杉浦 隆弥

50

RO18161

スイッチト・カレントカオスニューロン集積回路

新井 正樹, 堀尾 喜彦

53

クロック同期型コンパレータの性能評価

小野寺 尚人, 宇野 祐輝, イスラム マーフズル, 李 承俊,
高宮 真, 桜井 貴康

53

RO18161(35,1)

RO18161
RO18161

RO18161
RO18162
RO18162
RO18162

アナログ回路用ライブラリ及び素子評価

橘 昌良, 岡崎 泰士, Wannaboon Chatchai55

峯村 亮佑, 佐々木 翔一朗, 星野 裕也, 嘉藤 貴博

56

中野 誠彦, 久保 勝弘, 高坂 太郎

56

クイックスタート機能付きパルス幅制御位相同期回路

加賀谷 司, 名倉 徹, 飯塚 哲也, 浅田 邦博

58

生体信号処理用増幅回路の試作

佐藤 隆英, 小川 覚美

60

湯本 涼介, 齋藤 匠, 小松 聡

61

アクティブ・インダクタによるジッタ低減リングオシレータ と ばらつきを自己校正可能な_Time To Digital Convertor の研究
0.18μmCMOS プロセスを用いた多チャネルパッチクランプシステムの改良

自動生成フローを用いて設計した確率的AD変換回路とMOSトランジスタ
TEG

RO18162

ニューラルネットワーク用モジュールの試作

RO18162

佐伯 勝敏, 佐々木 芳樹, ヒメネス ベハラノ ディアナ
エリザベス, 岩切 達也, 戸泉 孝太

620.18μmCMOS プロセスを用いた低ノイズ16chパッチクランプシステム

中野 誠彦, 久保 勝弘, 高坂 太郎, 伊藤 孝太

65

RO18162

自立動作可能LSIチップのための各要素回路の改良

中野 誠彦, 南 快優, 五十嵐 一真

65

RO18163

インスツルメンテーション・アンプ TEG 1

名倉 徹

66

RO18163

インスツルメンテーション・アンプ TEG 2

名倉 徹

66

RO18163

クイックスタート機能付きパルス幅制御位相同期回路

加賀谷 司, 名倉 徹, 飯塚 哲也, 浅田 邦博

67

RO18163

静電容量式MEMSセンサを対象としたC/V変換回路の試作

横井 貴也, 成岡 謙悟, 小松 聡

71

RO18163

容量型湿度センサを用いた発汗センサテストチップ

三谷 勇介, 上倉 宇晴, 宮地 幸祐, 上口 光

71

RO18163

Fine resolution ADC based on the approach of stochastic comparators

Mai-Khanh Nguyen Ngoc, Ikeno Rimon

75

RO18163High linearity sample and hold sampling for analog-digital converter

Mai-Khanh Nguyen Ngoc

75

RO18163

高知工科大学工学部システム工学群 橘 昌良

橘 昌良, 窪添 諒, 軽野 滉士, Wannaboon Chatchai

75

アナログ回路用ライブラリ及び素子評価

橘 昌良, 武内 智哉, 岡崎 泰士

76

峯村 亮佑, 佐々木 翔一朗, 星野 裕也, 嘉藤 貴博

77

RO18163
RO18163

2.5GHz-LC共振型Digital Controlled Oscillator と デルタシグマ型 Time
To Digital Convertor の回路実装

RO181630.18μmCMOS プロセスを用いた脳波測定用フロントエンドアンプの試作

RO18163

中野 誠彦, 久保 勝弘, 高坂 太郎, 伊藤 孝太, 宮脇 貴統,
田中 稜也, 出口 卓己

79

自立動作可能LSIチップのためのアプリケーション回路の検討

中野 誠彦, 銭林 大悟, 南 快優, 五十嵐 一真

79

RO18163低電圧動作・電流リファレンス回路

吉澤 浩和, 秦 志剛, 坂田 康平

80

RO18163

ワイヤレス給電技術に向けたパワーマネジメント回路用TEG

増田 創太, 秋原 優樹, 浅野 大樹, 廣瀬 哲也

80

竹内 健, 田中 誠大, 鶴見 洸太, 鈴木 健太

81

小柳 洸介, 上倉 宇晴, 宮地 幸祐, 高木 憲太郎

82

與五沢 啓太, 宮地 幸祐, 吉田 穣理, 浅野 孝紘, 西田 純也

82

Mai-Khanh Nguyen Ngoc, Ikeno Rimon

85
86

RO18163

RO18163

RO18163
RS65152

ハイブリッドSSDの高速化、高効率化に向けたReRAM書き込み電圧生成回路
光プローブ電流センサ向け光電流変換疑似差動CMOSアナログフロントエ
ンド回路
体内埋め込み型医療用デバイス向け磁界共振を用いた非接触給電システム
送受電回路
Sub-ranging ADC based on stochastic comparators

35

RS65152

自動合成可能なPLL

岡田 健一, Ngo Huy Cu, 吉岡 透, 延命 潤

RS65152

バイオセンサ集積回路

新津 葵一

86

RS65161

Two-stage sub-ranging fine resolution ADC

Mai-Khanh Nguyen Ngoc, Ikeno Rimon

92

RS65161

自動合成可能なPLL

岡田 健一, Ngo Huy Cu, 吉岡 透, 延命 潤

92

RS65161

バイオセンサ集積回路

新津 葵一

92

RS65161

SOTBを利用した超低消費電力アナログ回路向け要素回路TEG

橋本 昌宜, 廣瀬 哲也

93

イメージセンサ/スマートセンサ
ラン名

タ

イ

ト

3-2

ル

研

究

者

掲載頁

RO18155

31 x 31 単一光子アバランシェダイオードアレイセンサー

楊 驍, 名倉 徹, 飯塚 哲也, 浅田 邦博

41

RO18155

高速ローリングシャッター動作を実現するCMOSイメージセンサチップ

大高 俊徳, 前川 晋太郎, 浜本 隆之

46

RO18155

多端子・8角形MOSFET型センサ・回路素子

原田 知親

50

RO18161

単一光子アバランシェダイオードの面積とノイズ特性検証用TEG1

楊 驍, 名倉 徹, 飯塚 哲也, 浅田 邦博

51

RO18161

単一光子アバランシェダイオードの面積とノイズ特性検証用TEG2楊 驍, 名倉 徹, 飯塚 哲也, 浅田 邦博

51

RO18161

単一光子アバランシェダイオードの面積とノイズ特性検証用TEG3楊 驍, 名倉 徹, 飯塚 哲也, 浅田 邦博

52

RO18163一定画素間隔で蓄積時間制御可能なCMOSイメージセンサ

古坂 拓朗, 繁森 祥吾, 田中 亮祐, 野村 昂平, 浜本 隆之

72

第
３
章
チ
ッ
プ
試
作
報
告

(36,1)

ニューテクノロジ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18161

アナログセルラニューラルネットワーク

木村 睦

54

RO18162

アクティブマトリクス駆動アナログセルラニューラルネットワーク

木村 睦

63

マイクロプロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18155

2段オペアンプの設計等

伊藤 孝幸

47

RO18162

磁界観測を用いた電流分布推定による電源網解析手法の評価回路

織田 勇冴, 飯塚 哲也, 名倉 徹, 浅田 邦博

58

RO18162

磁界観測を用いた電流分布推定による電源網解析手法の評価回路

織田 勇冴, 飯塚 哲也, 名倉 徹, 浅田 邦博

59

RO18162

ニューロン動作を模擬したデジタル信号処理回路

飯塚 哲也

60

RO18163

Bitmap Index Based Query Processor, etc.

Nguyen Xuan Thuan, 森 祐一朗, 堀田 裕亮

74RS65152

Bitmap Index CreatorおよびFFT

Nguyen Xuan Thuan, 市川 陽平

85

RS65161

Geyser SCM

天野 英晴, 吉田 有佑, 安田 匠吾, 工藤 優, 宇佐美 公良

87RS65161

畳み込みニューラルネットワークアクセラレータSNACC

RS65161

Bitmap Index Based Query Processor

RS65161

大規模積和演算アクセラレータの試作

RS65161

幅広い動作領域でエネルギー最小点動作を可能にするプロセッサの試作

RS65161
RS65161

天野 英晴, 大久保 徹以, 小島 拓也, 奥原 颯, 近藤 正章,
高田 遼, 坂本 龍一

87

Nguyen Xuan Thuan89

橋本 昌宜, 密山 幸男

93

石原 亨, 小野寺 秀俊, 塩見 準, 岸本 真, 保木本 修, 吉澤慶

93

KVSチップ（3次元積層用）

松谷 宏紀

93

KVSチップ（PE単体検証用）

松谷 宏紀

94

メモリ
ラン名

3-2
36

第
３
章
チ
ッ
プ
試
作
報
告

タ

イ

ト

ル

研

究

者

掲載頁

RO18155単一磁束量子/CMOSハイブリッドメモリシステム試作1

今野 元, 安井 雄紀, 大熊 幸寛, 吉川 信行

45

RO18155単一磁束量子/CMOSハイブリッドメモリシステム試作2

今野 元, 安井 雄紀, 大熊 幸寛, 吉川信行

45

RO18161

量子磁束パラメトロンとCMOS回路を組み合わせた新規メモリデバイス

大熊 幸寛, 安井 雄紀, 吉川 信行

53

RO18162単一磁束量子/CMOSハイブリッドメモリシステム試作3

今野 元, 安井 雄紀, 大熊 幸寛, 吉川 信行

62

RO18162

電源スタック型回路構造用新コーディング回路および、レシオレスSRAMを用いたT-CAM回路

アリムディン モハマド, 山口 翔吾, 西方 大輔, 中村 和
之64

RO18163

ハミング距離検索機能付きCAROM

福原 雅朗, 平谷 真之, 杉山 健太郎, 恩地 夏央, 藏野 貴教

70

RO18163単一磁束量子/CMOSハイブリッドメモリシステム試作4

今野 元, 安井 雄紀, 大熊 幸寛, 吉川 信行

72

RO18163単一磁束量子/CMOSハイブリッドメモリシステム試作5

今野 元, 安井 雄紀, 大熊 幸寛, 吉川 信行

72

RO18163

中性子線照射実験のための耐ソフトエラーラッチ回路

RO18163低電源電圧化での測定に対応したレシオレスSRAM T-CAM回路

RO18163
RS65161

堀田 奈央, 高田 麻都, 勝又 啓道, 島袋 秀樹, 中川 雄貴,
上野 弘貴, 難波 一輝

76

アリムディン モハマド, 西方 大輔, 中村 和之

78

電源スタック型回路構造における中間電位安定性評価回路

山口 翔吾, 肥後 知樹, 中村 和之

78

幅広い動作性能領域においてエネルギー最小点動作を可能にする完全ディ

塩見 準, 都築 祐亮, 岸本 真, 吉澤 慶, 石原 亨, 小野寺 秀

ジタル型オンチップメモリの試作

俊

88

演算回路(乗算器，除算器など)
ラン名
OS08152
RO18155

RO18161

RO18163

タ

イ

ト

ル

研

究

者

アレー構造ニューラルネット回路

福田 泰史, 河原 尊之

微小サイドチャネル・リーク対策と物理複製不可能機能を有したMDR-

山田 康平, 村岸 佑哉, 後藤 裕太, 汐崎 充, 久保田 貴也,

ROM方式を用いたAES暗号回路

藤野 毅

掲載頁
38
49

微小サイドチャネル・リーク対策と物理複製不可能機能を有したMDR-

山田 康平, 村岸 佑哉, 後藤 裕太, 汐崎 充, 久保田 貴也,

ROM方式を用いたAES暗号回路

藤野 毅

56

長谷川 健人81

ハードウェアトロイが挿入されたRSA暗号回路におけるハードウェアトロ
イ動作抑止の検証

RS65152

細粒度分割型三次元積層演算器の性能評価

多田 十兵衛

86

RS65161

16bit乗算器TEG

新納 一樹, 越智 裕之

88

(37,1)

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

研

究

者

Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯

掲載頁

RO18155電流モードUWBパルス発生のための電流インパルス励起回路

RO18155電流モードUWBパルス発生のための電流インパルス励起回路

RO18155電流モードUWBパルス発生のための電流インパルス励起回路

RO18161電流インパルス励振回路とトランジスタ試験構造

RO18163

フリップチップ基板検証用マイクロストリップ線路

RO18163

デカップリングコンデンサを追加した電流インパルス励起回路

RO18163

無線通信用増幅器、及びTEG

濱澤 篤優,久保木 猛, 金谷 晴一

78

RO18163

符号化・復号回路

林等

80

RO18163

Inductor design for RFIC

Sai Ranajit

81

RO18163

光受信用アナログフロントエンド回路TEG２

久米 沢弥, 小島 拓也, 中村 誠

83

塚 哲也, 名倉 徹, 浅田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯
塚 哲也, 名倉 徹, 浅田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯
塚 哲也, 名倉 徹, 浅田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯
塚 哲也, 名倉 徹, 浅田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯
塚 哲也, 名倉 徹, 浅田 邦博, , ,Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯
塚 哲也, 名倉 徹, 浅田 邦博

41

42

43

51

67

69

RS65161

差動低雑音増幅器とバルク電圧制御発振器の試作

木原 崇雄, 松田 茂郷, 高橋 克樹, 吉尾 恒洋, 矢野 裕之

89

RS65161

オンチップインダクタ及び発信回路

石毛 剛志, 大畠 知之

90RS65161

VCO, PA, LNAの設計

Nguyen Van Trung

90

その他
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18155

PUF基本特性評価チップ

篠原尋史

46

RO18155

CMOSオンチップ電気化学バイオセンシングチップ

宇野 重康

47

RO18161

フリーラジカルセンサ・ミクストシグナル設計実習

北川 章夫, 澤田 涼, 蘭 宣箴, 広瀬 僚太

52

RO18161

CMOSスマートダストに向けた基礎検討回路

宇野 重康

54

RO18161

各種要素回路の設計

RO18162

SPADのAfter-pulsing確率測定用のhold-off 時間可変な acitve quenching circuit

和田 和千, 今井 博之, 江川 和穂, 木谷 嘉孝, 大門 佑, 鈴
木 博俊, 山下 良満

55楊 驍, 飯塚 哲也, 名倉 徹, 浅田 邦博

58

3-2
37

RO181622-step確率的ADC・ARM cortex-M0

今村 竜, 北川 章夫

61

RO18162

新規PUF, TRNG動作確認チップ

篠原尋史

62

RO18162

CMOSオンチップ電気化学バイオセンシングチップ

宇野 重康

63

RO18163低電圧駆動CMOSスマートダストの基礎検討

宇野 重康

73

RO18163

ランダム遅延素子を用いた耐タンパ非同期式暗号化回路

豊嶋 太樹, 今井 雅

76

RO18163

各種フィルタとチャージポンプ

和田 和千, 今井 博之, 須藤 千裕, 大門 佑, 市川 遼

77

RS65161

可変パイプライン構造を持つ画像フィルタ用アクセラレータCC-SOTB2

RS65161

ボディバイアス自動調節機構とボディバイアスを用いた高電力効率NoC

天野 英晴, 増山 滉一郎, 安藤 尚輝く, 松下 悠亮, 小島 拓也, 奥原 颯87

天野 英晴, 奥原 颯, Ben Ahmed Akram

87

第
３
章
チ
ッ
プ
試
作
報
告

(38,1)3.

3

各チップの詳細

平成27年度オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08152 ）4bitTDC の設計と, 3bit フラッシュ ADC の設計試作
東京電機大学大学院工学研究科電気電子工学専攻電子光情報コース

生方 慎也,
齋藤 匠, 小松 聡

概要：チップ試作フローの検証とノウハウの習熟を目的として設計, 試作を行った. 試作を行った回路は, 4bit の時間-ディジタル変換回路と,3bit のフラッシュ AD 変換回路である.
4bit 時間ディジタル変換回路は, 面積とピン数の余裕から製造誤差の検証の為, 同種類,同パラメーターのものを 3 つ試作した. TDC は今後測定を行い, 差異を確認し, 製造誤差にについての確認を行う. 3bit フラッシュ AD コンバーターは, コンパレータ, クロック生成回
路, エンコーダー, 抵抗ラダーから構成されている. クロック信号については, クロック信号がコンパレータに到達するタイミングが一定になるようレイアウトした. クロック生成回
路は, 外部入力のクロック信号から, 同相と, 反転位相の 2 種類のものを生成する. 測定結果から, 動作可能範囲などに課題が見つかった為, 測定結果を次回以降の試作にフィードバックする.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：1,000～10,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

アレー構造ニューラルネット回路
東京理科大学工学研究科
東京理科大学工学部

福田 泰史
河原 尊之

概要：深層学習の一種である DBN（ディープビリーフネットワーク）を構成する RBM（制限ボルツマンマシン）において, その回路のエラーが DBN に与える影響を定量的に議論するため, メモリとロジックを備えたアレー構造を持つニューラルネット回路網の一部を今回チップ化した. チップは動作し, ソフト処理の一部をこのチップで行わせる形でRBM を組み, その誤り耐性を実測した. 更に測定結果を元にしたシミュレーションにより,3-3

RBM を DBN の事前トレーニングで使用した際, RBM のエラーは想定範囲では DBN の識別

38

Things）において, 限られた電源環境の中でも, ”モノ”が単にデータを集め前処理するだけ

第３
章

でなく自ら情報処理を行うことが可能になると考えられる. すなわち, クラウド側の負担を

チ
ッ
プ
試
作
報
告

率には影響を与えないことが明らかとなった. これにより, 次世代の IoT（Internet of

抑えつつ, 高度な情報化社会の実現が期待できる.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso トランジスタ数：100～1,000 試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

アクティブノイズコントロール用アナログ回路
名古屋工業大学大学院工学研究科

加藤 正史, HE HUIHENG

概要：騒音に対して逆位相の音を重ね合わせて騒音除去を行う技術としてアクティブノイ
ズコントロール（ANC）がある. 本研究室では高速動作可能なアナログ回路にて ANC 回路を作製している. アナログ ANC 回路はニューラルネットワークを基に 2 入力 ANC 回路を提案しており, 乗算器, 積分器, 加算器で構成されている. また,性能向上のためオールパス
フィルタを挿入している. これらの回路は全て差動信号で構成されているため, 差動信号発生器や差動信号合成器も利用している. 本試作チップには大容量の抵抗, コンデンサを外付けとしたアナログ 2 入力 ANC 回路がレイアウトされている. また, 各回路の動作確認が行なえるよう, オペアンプ, 差動オペアンプ, 乗算器, 加算器, 差動信号発生器, 差動信号合成器が個別にレイアウトされている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula
2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ－三洋 CMOS 0.8μm

(39,1)

IR ドロップによる動作速度劣化評価用チップ 1
東京大学 VDEC

池野 理門

概要：IR ドロップによる回路遅延変動により実時間（at-speed）テスト品質が低下する問題に対して, 遅延変動の正確な評価のための電源解析の必要性が増している. その際には,モデルおよび解析手法自体の妥当性の検証とそのための実チップの電源測定とその測定自体の検証の手段も課題となる. 本チップは, 1 次元的かつ静的な電源配線モデルを仮定し,それを具現化した構造を持つテストチップの試作と測定を通じてモデルの妥当性を検討するためのものである. 本チップは NAND ゲートによる遅延回路（信号を横方向に伝播）を
17 本配置（縦方向に並行）し, 電源ストラップを上方からのみ接続している. これにより,下方の遅延回路ほど大きな IR ドロップの影響を受け, 遅延が大きくなることが予想される.
また, 各回路の動作・停止はスキャンチェーンを用いた制御信号の入力によって個別にに制御可能であるため, 様々な回路の活性化状態における遅延の変動とその分布を評価できる.
また, 本チップは VDEC の SoC テストシステムのピン配置に準拠しており, テストシステムによる精密なクロック周期掃引機能を利用した精密な遅延測定と高速なデータ収集が可能である.

参考文献：池野，"At-speed テスト品質への IR ドロップの 影響の評価と解析"，第 75 回 FTC 研究会，2016 年 7 月
設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

IR ドロップによる動作速度劣化評価用チップ 2
東京大学 VDEC

池野 理門

概要：IR ドロップによる回路遅延変動により実時間（at-speed）テスト品質が低下する問題に対して, 遅延変動の正確な評価のための電源解析の必要性が増している. その際には,モデルおよび解析手法自体の妥当性の検証とそのための実チップの電源測定とその測定自体の検証の手段も課題となる. 本チップは, 1 次元的かつ静的な電源配線モデルを仮定し,それを具現化した構造を持つテストチップの試作と測定を通じてモデルの妥当性を検討するためのものである. 本チップは, 同テーマの評価用チップ 1 と比較して幅を 3 倍に設計しているため IR ドロップが小さくなっていると予想され, 両チップの測定結果を比較することによってその影響の差が評価できる. また, 本チップは VDEC の SoC テストシステムのピン配置に準拠しており, テストシステムによる精密なクロック周期掃引機能を利用した精密な遅延測定と高速なデータ収集が可能である.

参考文献：池野，"At-speed テスト品質への IR ドロップの 影響の評価と解析"，第 75 回 FTC 研究会，2016 年 7 月
設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

田中 大介, 内木場 文男, 齊藤 健

概要：我々は，ロボットの新たな制御方法として，従来のプログラムによる制御とは異なる，生物の脳が出力するパルス波形を模擬したパルス形ハードウェアニューロンモデルを用いた制御について研究を行っている．これらの回路の動作には，複数の電源電圧を必要とする．MEMS マイクロロボットは 5mm 程度の大きさであるため，電源として一つの電池を搭載し，複数の電源電圧が供給可能な回路が必要である．そこで，供給電圧の昇圧が可能なチャージポンプ回路を設計した．しかし，測定の結果動作しなかった．コンデンサの容量やトリガ用の発振を行う回路の FET の問題により，昇圧ができなかった可能性がある．また，チャージポンプ回路とは別に，結合荷重を変化可能なシナプスモデルを設計した．これは，複数のニューロンモデルを接続した場合の，結合荷重を調整するものである．今回設計した結合荷重を変化可能なシナプスモデルは現在測定をおこなっている状況である．チャージポンプ回路については次回以降の試作にて再設計をおこなう予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）
価回路など）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

39

第
３
章
チ
ッ
プ
試
作
報
告

MEMS マイクロロボットの電源用のチャージポンプ, 及び可変シナプスのTEG 回路日本大学理工学部

3-3

チップ種別：TEG（特性評(40,1)

平成28年度オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08161 ）MEMS マイクロロボット駆動用のハードウェアニューラルネットワークのTEG チップ
日本大学理工学部

田中 大介, 内木場 文男, 齊藤 健

概要：我々は，ロボットの新たな制御方法として，従来のプログラムによる制御とは異なる，生物の脳が出力するパルス波形を模擬したパルス形ハードウェアニューロンモデルを用いた制御について研究を行っている．前回，OS0814_2 試作チップにて，パルス形ハード
ウェアニューロンモデル単体を試作した．測定の結果，試作したパルス形ハードウェア
ニューロンモデルは，シミュレーションと同様にパルス波形を出力した．そこで今回，パルス形ハードウェアニューロンモデルを，シナプスモデル回路で相互に抑制性結合した，
ハードウェアニューラルネットワークを設計した．また，ハードウェアニューラルネット
ワークの出力に多段のカレントミラー回路を接続し，MEMS マイクロロボットのアクチュ
エータの直接駆動が可能なチップを設計した．今後測定をおこない，ハードウェアニュー
ラルネットワークが逆相同期したパルス波形を出力し，多段のカレントミラー回路を通じて電流を出力して，MEMS マイクロロ
ボットのアクチュエータの駆動に必要な電流出力を得られるかを確認する．次回の試作では MEMS マイクロロボットの歩行パター
ン変化が可能なチップを設計する予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）
価回路など）

3-3
40

第
３
章
チ
ッ
プ
試
作
報
告

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評(41,1)

平成27年度第5回ローム CMOS 0.18um 試作（ RO18155 ）電流モード UWB パルス発生のための電流インパルス励起回路
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹, 浅田 邦博

概要：このチップは低電力検出アプリケーション用の電流モード UWB パルスジェネレータの一部である. この回路は NMOS を介しキャパシタを急速充電することによって非常に短い電流インパルスを生成する. この短いインパルスはオフチップ伝送線路共振器を励起してパルスを生成する.
回路はバッファ段, 遅延コントローラ, エッジシャープディレイラインから構成されている. 電流
モード手法では寄生容量による損失と励起回路のサイズを低減している. したがってこの技術は低消費電力で効率的な UWB パルス生成を可能にする. このチップはダイシングされフリップチップ
ボンディングによって石英基板上の伝送線共振器に集積される. 目標パルス中心周波数はチップ製
造後伝送線長によって決定することができる. 発振周波数 12.5GHz のプロトタイプを測定した.

参考文献：Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada, “Microwave Pulse Generator based on Current-Mode Trigger and On-Quartz Transmission Line,” in
IEICE Society Conference, C-2-26 Sep. 2016.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：

チップ種別：通信（RF 回路，ATM など）

31 x 31 単一光子アバランシェダイオードアレイセンサー
東京大学工学系研究科
東京大学 VDEC楊驍

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：本試作では放射線検出器用のシンチレーションイベント検出機能を持つ 31 x 31 単一光子
アバランシェダイオードアレイセンサー （SPAD） アレイセンサの設計を行った. データを出力する前に, 各行の Breakdown を発生するピクセル数の統計を行う. 数が少ない場合では, ダーク状態だと判断し, データを廃棄する. 閾値を越える場合のみデータを読み出しを行う. また,
SPAD の露光とカウントが同時にパイプライン型に行っている. カウント時間が露光時間より短いため, 入射光が検出できない時間 （ Dead time） も最小化 （3 cycles） にする. その他に,

3-3

読み出し手法は Breakdown pixel extraction メソッドを利用している ［ 1 ］. 読み出し効率も従来手法より高くなる. 実際の測定結果より, 短時間のパルス光が検出できることを確認した.

41

参考文献：Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka, Kunihiro Asada, "A

第３章

15× 15 single photon avalanche diode sensor featuring breakdown pixels extraction architecture for efficient data readout", Japanese Journal of Applied Physics, Vol 55, No. 4S, pp. 04EF04,2016.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～

チップ種別：イメージセンサ/スマートセンサ

サンプルホールド回路の非線形歪み測定用回路
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

伊藤 貴亮

概要：アナログ-デジタル変換回路で用いられるサンプルホールド回路はトランジスタのオン
抵抗, チャネルからの電荷注入, ターンオフタイミングのずれ等の原因によって出力信号に非線形な歪みが発生する. この歪みの大きさはスイッチに用いるトランジスタのサイズや電圧保持用のキャパシタのキャパシタンスの大きさ, 入力する信号の振幅や周波数によって変化するとされている. この発生する歪みと各種パラメータの間の関係を明らかにし, 実際に測定することはサンプルホールド回路の設計を最適化する際に有用であるとされている.本試作では測定対象となるサンプルホールド回路及びサンプルホールド回路の出力を測定するためのバッファとなるユニティゲインアンプを作成した. サンプルホールド回路のパラメータによって歪みの大きさが変化することを確認するために, 複数のサイズのサンプルホールド回路を設計して比較が行えるようにしてある. 測定の結果, 事前のシミュレーションで確認したような歪みが発生していることを確認することができた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT）

トランジスタ数：100～1,000

D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-

チ
ッ
プ
試
作
報
告

(42,1)

高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること
でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボン
ディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナデジ混載

サブスレッショルド領域で動作する極低電圧駆動フィルタレスデジタル
PLL 回路山形大学大学院理工学研究科

渡辺 晃輔, 原田 知親

概要：サブスレッショルド領域で動作する情報処理回路において, データタイミングの同期をとるため, PLL（Phase Locked Loop）が必要になる. アナログ PLL では, フィルタ回路の利得を大きくするために演算増幅器を用いるが, サブスレッショルド領域での動作周波数は 5kHz と低い. また, チャージポンプ型のアナログ PLL ではコンデンサへのチャージ動作が常に必要なため消費電力が大きいことが懸念される. 一方, 完全デジタル PLL も提案されているが, デジタル回路において比較的小規模な IIR（Infinite Impulse Response）型デジ
タルフィルタを構成する場合でも, bit 数に応じて加算器・乗算器・レジスタが必要になり,回路規模が大きくなってしまう. そのため, デジタルフィルタを使用した PLL 回路の回路規

3-3
42

第
３
章
チ
ッ
プ
試
作
報
告

模が大きくなってしまう問題がある. 本研究では小規模な回路での同期動作実現のために,同期動作における新たなアルゴリズムを提案し, フィルタレスでも同期するデジタル PLL を設計し, 評価を行った.

参考文献：［ 1 ］ 渡辺晃輔, 原田知親, “サブスレッショルド動作フィルタレスデジタル PLL 回路の設計と評価”, 電子回路研究会,
ECT-16-010, 2016 年 1 月

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
プ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：アナデジ混載

電流モード UWB パルス発生のための電流インパルス励起回路
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹, 浅田 邦博

概要：このチップは低電力検出アプリケーション用の電流モード UWB パルスジェネレータ
の一部である. この回路は NMOS を介しキャパシタを急速充電することによって非常に短い電流インパルスを生成する. この短いインパルスはオフチップ伝送線路共振器を励起してパルスを生成する. 回路はバッファ段, 遅延コントローラ, エッジシャープディレイライ
ンから構成されている. 電流モード手法では寄生容量による損失と励起回路のサイズを低減している. したがってこの技術は低消費電力で効率的な UWB パルス生成を可能にする.
このチップはダイシングされフリップチップボンディングによって石英基板上の伝送線共振器に集積される. 目標パルス中心周波数はチップ製造後伝送線長によって決定することができる. 発振周波数 12.5GHz のプロトタイプを測定した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS

(43,1)電流モード UWB パルス発生のための電流インパルス励起回路
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹, 浅田 邦博

概要：このチップは低電力検出アプリケーション用の電流モード UWB パルスジェネレータ
の一部である. この回路は NMOS を介しキャパシタを急速充電することによって非常に短い電流インパルスを生成する. この短いインパルスはオフチップ伝送線路共振器を励起してパルスを生成する. 回路はバッファ段, 遅延コントローラ, エッジシャープディレイライ
ンから構成されている. 電流モード手法では寄生容量による損失と励起回路のサイズを低減している. したがってこの技術は低消費電力で効率的な UWB パルス生成を可能にする.
このチップはダイシングされフリップチップボンディングによって石英基板上の伝送線共振器に集積される. 目標パルス中心周波数はチップ製造後伝送線長によって決定することができる. 発振周波数 12.5GHz のプロトタイプを測定した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：通信（RF 回路，ATM など）

三角波状動的電荷注入回路
東京大学 VDEC

名倉 徹, 飯塚 哲也, 浅田 邦博

東京大学工学系研究科

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とする. よってこの面積コストを低減するために, これら電源ノイズをオンチップで検知し動的に電荷を注入する回路を設計した. ノイズの大きさを決定するパラメータのほとんどが設計及びシミュレーション段階で決まることを利用し, 事前に注入電荷量を決めておき, ノイズを検出した段階で注入を始める, という回路を設計した. 具体的には, Delay Locked Loop と Vernier Time-to-Digital Converter の 2 つを組み合わせた電圧ドロップ検出回路, 注入電荷量を制御する注入コントロー
ラ, 実際に電荷を注入するキャパシタ回路を実装した. シミュレーションでは, 提案手法により約 30%のノイズ低減がなされており,従来のパッシブデキャップと比較して約 30%の面積で同程度のノイズ低減を実現した. このテストチップは以前試作したチップの電源周りの接続を強化したものであり, シミュレーション結果を確実に実証するために試作された.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

稲垣 雄志, 坂入 悠真, 松谷 康之

概要：本チップは, 本研究室で設計したオペアンプおよび対数 ADC の特性評価を目的として試作した. オペアンプは D 級アンプの要素回路として使用することを想定しており, 差動増幅段とソース接地段の 2 段構成となっている. 対数 ADC はラッチドコンパレータとサブ
レンジング型 TDC で構成され, コンパレータの入力電圧に対するセットリング時間が対数特性であることを利用して対数変換を行う. 具体的には, コンパレータに信号が入力された
後, セットリング時間に応じたパルス幅の信号を生成し, そのパルス幅を TDC で量子化してデジタル値を得る. TDC により時間領域で量子化を行うため低電圧動作に有利な構成となっている. チップには, 対数 ADC の要素回路であるコンパレータと TDC の単体評価も行えるように評価用端子を追加している. オペアンプおよび対数 ADC の基本動作は確認済みであるが, 詳細な特性については現在測定中である.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Cadence 社 Encounter RTL
Compiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

43

第
３
章
チ
ッ
プ
試
作
報
告

オペアンプおよび対数 ADC の試作
青山学院大学理工学部

3-3

チッ

(44,1)

宇宙用 CVSL 回路及び性能比較用 CMOS 回路
静岡理工科大学理工学部

山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,
鶴窪 匠, 波多野 裕

概要：スタティック型 CVSL NAND 回路, スタティック型 CVSL NOR 回路, スタティック
型 CVSL EXOR 回路, スタティック型 CVSL 半加算回路,スティック型 CVSL 全加算回路,クロック型 CVSL NAND 回路,クロック型 CVSL NOR 回路, クロック型 CVSL 半加算回路, ク
ロック型 CVSL 全加算回路,複合ゲート CMOS 半加算回路, 複合ゲート CMOS 全加算回路,
CMOS 比較回路, D フリップフロップ CMOS 回路 2 種類, JK フリップフロップ CMOS 回路
2 種類を, 2015 年度第 5 回試作では 2 チップに分けて設計した. チップ 1 では, スタティック
型 CVSL 半加算回路, スタティック型 CVSL 全加算回路, クロック型 CVSL 半加算回路, ク
ロック型 CVSL 全加算回路, 複合ゲート CMOS 半加算回路, 複合ゲート CMOS 全加算回路を設計した. チップ 2 では, スタティック型 CVSL NAND 回路, スタティック型 CVSLNOR 回路, スタティック型 CVSLEXOR 回路, クロック型 CVSL NAND 回路, クロック型 CVSL NOR 回路, クロック型 CVSL
EXOR 回路, CMOS 比較回路,D フリップフロップ CMOS 回路 2 種類, JK フリップフロップ CMOS 回路 2 種類を設計した.

参考文献： H.Hatano,"SET immune spaceborne CVSL and C2VSL circuits", Journal of Electronics and Control Engineering, vol.
3, no.5, pp. 43-48, 2013.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

宇宙用 CVSL 回路及び性能比較用 CMOS 回路
静岡理工科大学理工学部

山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,
鶴窪 匠, 波多野 裕

概要：スタティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタ
ティック型ＣＶＳＬ ＥＸＯＲ回路, スタティック型ＣＶＳＬ半加算回路,スティック型ＣＶ
ＳＬ全加算回路,クロック型ＣＶＳＬ ＮＡＮＤ回路,クロック型ＣＶＳＬ ＮＯＲ回路, ク
ロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路,複合ゲートＣＭＯＳ半加算
回路, 複合ゲートＣＭＯＳ全加算回路, ＣＭＯＳ比較回路, ＤフリップフロップＣＭＯＳ回
路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を, 2015 年度第 5 回試作では 2 チップに分けて設計した. チップ 1 では, スタティック型ＣＶＳＬ半加算回路, スタティック型Ｃ
ＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合3-3
44

ゲートＣＭＯＳ半加算回路, 複合ゲートＣＭＯＳ全加算回路を設計した. チップ 2 では, ス
タティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタティック型ＣＶＳＬＥＸＯＲ回路, クロック型ＣＶ
ＳＬ ＮＡＮＤ回路, クロック型ＣＶＳＬ ＮＯＲ回路, クロック型ＣＶＳＬ ＥＸＯＲ回路, ＣＭＯＳ比較回路,ＤフリップフロップＣ
ＭＯＳ回路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を設計した.

第３章

参考文献： H.Hatano,"SET immune spaceborne CVSL and C2VSL circuits", Journal of Electronics and Control Engineering, vol.

チ
ッ
プ
試
作
報
告

1,000

3, no.5, pp. 43-48, 2013.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

CMOS イメージセンサ TEG 回路の試作
東京電機大学工学部

松浦 爽平

概要：研究する回路の実際の回路特性を測定することに加え,CMOS0.18 プロセスの設計フローを検証するために,試作を行った.試作した回路は,イメージセンサ回路の 1 画素だけの回路である.本回路の試作によって,CMOS ディジタル集積回路設計の DRC,LVS といった設計フローの検証に加え,0.18um プロセス特有の設計に係るノウハウを得ることができた.
イメージセンサ回路は,リセットトランジスタ,選択トランジスタ,アンプ,バイアス電圧のためのトランジスタ,フォトダイオードで構成している.イメージセンサのフォトダイオー
ド部分は,リセットトランジスタのソースの PN 接合面である.PN 接合面がフォトダイオー
ドの受光部となっており,開口率が大きいほど感度は良くなる.したがって PN 接合面の面積をなるべく大きくなるようレイアウトした.受光部以外のトランジスタに光が当たり動作に影響を与えないよう,受光部以外にはメタルを被せ,光を遮断するようレイアウトした.測定は,照度計を用いて,イメージセンサ回路に当たる光の強さを測定しながら出力の変化を確認した.測定結果は,1 画素ではあるが光の強さに応じて出力が変化していることが確認でき,イメージセンサ回路が動作していることが確認できた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
価回路など）

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評(45,1)

低電力 IoT センサ回路の開発
東京大学生産技術研究所

イスラム マーフズル, 高宮 真, 桜井 貴康

概要：本試作は, IoT デバイスなどに使われる環境をセンスする回路の開発を目標に各種要素回路の評価を試作されたものである. IoT デバイスはエネルギーリソースが限れるため,
低エネルギーで環境パラメータをセンスする回路技術が必要である. 具体的に, 今回の試作では, 温度センサとアナログフロントエンドの要素回路を試作した. 温度センサとして低電力で電源電圧に依存しないセンサ回路トポロジを複数種類設計した. 温度を遅延に変換する
要素回路の複数種類を設計し, 実測による評価により最適なトポロジを検討した. アナログ
フロントエンドとしてアナログ電圧をディジタルに変換する回路を試作し, 実測による評価
による評価を行った. これらの要素回路の実測を元に, インタフェース回路込の低電力
IoT センサ回路の研究開発を行う.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社
Calibreトランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

単一磁束量子/CMOS ハイブリッドメモリシステム試作 1
横浜国立大学工学府

今野 元, 安井 雄紀, 大熊 幸寛

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはシステムに新たに導入したツリー型デコーダ, プロセスの最小幅で設計した 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は CMOS メモリの低消費電力化, 及び新たな低電力 CMOS メモリの動作を実証することである. 測定を行った結果, 室温下にて完全動作を確認, 極低温下にて任意のアドレスでの正常動作を確認した. この時の動作周波数は 100 MHz である. アクセス
タイムは 2.28 ns となり, 従来の 1.8 ns より約 0.5 ns 低下した. 極低温下で完全動作を確認できなかったのは, CMOS アンプの特性
ばらつきが激しくなった為と考えられる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

単一磁束量子/CMOS ハイブリッドメモリシステム試作 2
横浜国立大学工学府

今野 元, 安井 雄紀, 大熊 幸寛

横浜国立大学大学院工学研究院

吉川信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはプロセスの最小幅で設計した 8T-SRAM セルで構成される
メモリアレイ（容量 64-kb）, パラレル型デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ 入力, SFQ 出力のハイブリッドメモリの全チャンネル動作を実証することである. 測定を行った結果, 実装した 21 チャンネル中
13 チャンネルにて正常動作が得られた. アンプの駆動可能な電源電圧が 1.8 V より低い 1.5 V でないと駆動できない結果が得られている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

3-3
45

第
３
章
チ
ッ
プ
試
作
報
告

(46,1)

高速ローリングシャッター動作を実現する CMOS イメージセンサチップ
東京理科大学工学研究科

大高 俊徳, 前川 晋太郎, 浜本 隆之

概要：ＣＭＯＳイメージセンサは，画質／画素微細化／低消費電力化等においてＣＣＤを凌ぐ技術が実用化されているが，ＣＣＤのようなグローバルシャッターではなくローリン
グシャッター動作であるため，高速に動く物体やカメラのパンニング操作による画像歪が問題である．本研究では，日常的な様々な被写体において，ローリングシャッター速度を
1．5 ミリ秒に抑えれば，人間が歪を感知できないことを主観評価で導き出し，4Ｋ2Ｋ
フォーマットにおいて 1 行当り 0．64 マイクロ秒と，非常に短い期間で走査できるＣＭＯＳ
イメージセンサを試作した．また，高速に読み出した信号を列ごとに設けたパイプライン
ＡＤ変換器でディジタルコードにできる読出しアーキテクチャも実現した．実機評価の結果，目的の 0．64 マイクロ秒での読出し動作を確認でき，最大 24400 フレーム毎秒もの高フ
レームレートを実現した．また，従来から行われている単にバイアス電流を増加させる方式と比較して，同一読出し速度でも消費電力を抑えた読出しができており，4Ｋ2Ｋ以上の高解像度イメージセンサにおいて，ローリ
ングシャッター歪と消費電力を抑えた読み出しができる可能性を示す事ができた．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIMCMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000,000～10,000,000

試作ラン：ローム

チップ種別：イメージセンサ/スマートセンサ

PUF 基本特性評価チップ
早稲田大学, 大学院情報生産システム研究科

篠原尋史

概要：256bit CMOS SRAM PUF x8, トランジスタアレイ TEG, Vref 回路

参考文献：Ziyang Cui, et. al., “Measurement of Mismatch Factor and Noise of SRAMPUF Using Small Bias Voltage,” IEEE ICMTS 2017, March, 2017.,

Hirofumi Shinohara,

et. al., “Analysis and Reduction of SRAM PUF Bit Error Rate”, IEEE VLSI-DAT 2017,
April 2017

設計期間： 5 人月以上, 10 人月未満 設計ツール：Cadence 社 Virtuoso, Synopsys 社
HSPICE, Mentor 社 Calibre
0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

チップ種別：その他

3-3
46

第
３
章
チ
ッ
プ
試
作
報
告

Triplet STDP シナプスモデルと小面積細胞体モデルの構築
日本大学理工学部

佐伯 勝敏, 山下 大地, 杉戸 俊樹, 戸泉 孝太

概要：現在，脳の優れた情報処理を工学的に応用するために，脳を構成しているニューラ
ルネットワークの研究が盛んである．中でも，シナプスの前段に結合している細胞体と後段に結合している細胞体の発振タイミング，発振順序とシナプスの発振周波数に依存して，増強と抑制を変化させる Triplet STDP が注目されている．今回，我々は生理学データを基に報告された数理モデルの TSTDP 特性を再現可能な電子回路モデルを提案し，多値画像のパターン認識における色の濃淡識別へ応用するために，集積化を行った．また，大規
模なニューラルネットワークの構築を行う場合は，素子数が少なく，回路規模は小さいことが要求される．生体内に存在する細胞体の特徴を有したモデルを構築する上で，Λ 型負性抵抗素子を用いた細胞体モデルは簡単な回路で構成できる．しかし，CMOS プロセスで集積化を行う場合，低周波数の発振を得るためにコンデンサや PMOS の面積は大きく，大規模 NN を構築する場合は実装面積が大きくなる．そこで， NMOS で構築した負性抵抗回路を用いて設計を行った細胞体モデルの安定動作を目的として試作を行った．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Cadence 社
Dracula，Cadence 社 ASSURA，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

(47,1)

DC/DC コンバータのスイッチとなるパワーMOSFETと gm
アンプとサイ
平成27年度第2回ルネサス
CMOS
65nm 試作
クリック A/D 変換器
中央大学理工学部

杉本 泰博, 新田 信之, 原島 楓

中央大学大学院理工学研究科（ RS65152 ）安部 幹織, 彦坂 慎吾, 森川 逸太

概要：近年, ワイヤレス電力伝送は IC カードなどに代表されるように実用化が進んでいる. この伝送システムの構成は高周波電源, 空間伝送部, 整流回路からなる. 一般的には負荷を線形負荷として扱う場合が多いが, 実際には交流電圧を直流電圧に変換するための DC/DC コンバー
タが必要不可欠となる. そこで今回の試作では DC/DC コンバータのスイッチとなるパワー
MOSFET およびバッファと本研究室が提案する Q 値増大手法を実現するための gm アンプを試作した. 近年, 汎用性の高い A/D 変換器として逐次比型（SAR）A/D 変換器が多く用いられている. その構成上 13bit 以上の高い精度を実現することは難しいとされているが, 我々の研究室では 14bit 精度を実現する A/D 変換器として, スイッチトキャパシタの原理を用いたサイクリック A/D 変換器を提案する. この A/D 変換器の信号処理には, 信号をディジタル値に変換し残差を二倍して次のサイクルへ伝達する
ビットブロック回路が利用される. 以上の様なビットブロック回路を用いたサイクリック A/D 変換器を試作した. テスタによる測定有り.

参考文献：U.Chilakapati and T.Fiez,“Settling time design consideration for SC integratiors ,”Proc. ISCAS, May 1998 1, 492495, 1998

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作ラン：ローム
CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

CMOS オンチップ電気化学バイオセンシングチップ
立命館大学理工学部

宇野 重康

概要：本チップは, CMOS チップ上に配置された電極を用いてバイオセンシングすることを目的としたものである. チップ上には最上層メタルが露出したものとそうでないものがあり, それぞれ電気化学的な電流および電位を測定するために用いられる. 露出した電極表面にはグラフェンインクを塗布乾燥してカーボン電極層を形成し, これが電気化学反応に起因する電流を検出するセンサーとなる. チップ上にクロマトグラフィペーパーを設置し, そこにあらかじめ酵素および電子伝達物質を含浸させておくことで, グルコースやエタノールなどの分子を測定対象としたセンシング実験を行い正常動作を確認した. 一方, 露出していな
い電極表面は, 標準 CMOS プロセスによる絶縁層があり, その表面は溶液中で pH 感応性を持つことが知られている. このため電極の電位は溶液の pH 測定に用いることができ, そのような動作を確認することができた.

チップ内には, 上記のようなセンサー電極と接続して動作するセンサー回路が集積されており, 本チップ中では電気化学的電流を測定するためのポテンショスタット回路と, 電気化
学インピーダンスを測定するためのインピーダンス測定回路が搭載された. また, これら回路の要素回路となる低消費電力オペアン
プも搭載されており, いくつかの要素回路については正常動作を確認した.

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラ
ン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：その他

伊藤 孝幸

概要：今回の試作では，2 段オペアンプ，Up/Down Counter, ALU, AES_ENC の設計を行った. 今回は 2 段オペアンプ回路について報告する. プロセスの変化による影響を解析するためにオペアンプの設計を Rohm 0.18μm で行った. 2 段目はソース接地増幅回路からなる. バッファ回路はインバーターを偶数個用いることでバッファ回路としている. また設計の条件として駆動負荷の影響を受けないようにするために, 駆動負荷を 10MΩ, 10pF を設定している. 試作回路の性能はシミュレーションにおいて DC 利得は 77.2 dB，ユニティゲイ
ン周波数は 2.79MHz，CMRR 85.4dB となった. 実測では差動利得について 0～
2.79MHz の周波数範囲においてほぼシミュレーションと一致が見られた.CMRR については同相利得を測定した際にはシミュレーションの値よりも悪い値となり CMRR についても悪い結果となった. 同相利得を測定する際に周期的におおきなノイズがあり周波数を確認したところ 50Hz であったため, 電源のノイズの影響であると分かった.今後の測定環境の改善のためにも電源ノイズの対策を考える必要がある.

参考文献：谷口研二 “CMOS アナログ回路入門”, CQ 出版株式会社, pp.31-42, pp.173-224, 2005.
設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

47

第
３
章
チ
ッ
プ
試
作
報
告

2 段オペアンプの設計等
電気通信大学情報理工学研究科

3-3

トランジスタ数：～10試作

(48,1)

確率的 A/D コンバータ・マイクロプロセッサ
金沢大学自然科学研究科
金沢大学理工研究域

今村 竜
秋田 純一

概要：MOSFET の製造時の特性が確率的なばらつきをもつことに着目し, コンパレータ（電圧比較器）として用いる SRAM セルを多数配置し, 入力電圧に対するそれらの出力値の統計分布から入力電圧を求める, 確率的 A/D コンバータの設計と試作を行った. この回路
はスタンダードセルを用いた HDL 記述から論理合成・配置配線を経て自動生成が可能である. 今回の設計では 1024 個のコンパレータを用いている. 試作動作評価の結果, 正常動作を確認したが, 入力電圧範囲が狭いという課題が明らかとなった. また, 評価用に配布されている ARM 社の Cortex-M0 プロセッサの HDL ソースを用い, それに I/O 回路とプログラム
メモリをあわせて論理合成・配置配線した回路の設計と試作を行った. 今回の設計では, I/
O 回路として, 汎用出力ポートと PWM 出力ポートを配置した. またプログラムとしては,
これらの出力ポートに接続した LED を点滅・明滅させるプログラムを C 言語で記述し, これを gcc と gas から機械語コードへと変換
し, これを ROM 内容として HDL で記述たものを用いた. 動作評価の結果, 正常動作を確認した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナデジ混載

線形化確率的フラッシュ AD 変換器と ΔΣ 型ダウンコンバーティング
AD 変換器の試作
北見工業大学大学院工学研究科

杉本 俊貴, 高橋 卓人, 谷本 洋, 吉澤 真吾

概要：デジタル RF やソフトウェア無線等への応用を目指し，高速・高精度の AD 変換を実現できる方式として，確率的フラッシュ AD 変換器（SFADC）と ΔΣ 型ダウンコンバー
ティング AD 変換器の試作を行った．SFADC を改良した線形化 SFADC を試作し，線形性の改善ができることを確かめた．本試作結果をフィードバックしてより高速・高精度の線形化 SFADC を試作する予定である．ΔΣ 型ダウンコンバーティング AD 変換器は，周波数変換機能と AD 変換機能を併せ持つ AD 変換器である．偶高調波ミキサの出力が時間差になるという特徴を利用することで，AD 変換を電圧ではなく時間差で行うことができる．周波数変換器に振幅を位相差として出力する偶高調波ミキサ，AD 変換器にオーバーサンプリン

3-3
48

第
３
章
チ
ッ
プ
試
作
報
告

グとノイズシェーピングを組合せて高精度化が可能な ΔΣ 型 TDC を提案している．今回の試作では基本的なアイデアをもとに動作確認を行った．今後は詳細設計を行い ΔΣ 型 TDC の高精度化を実現する．

参考文献：高橋卓人，杉本俊貴，谷本 洋, 吉澤真吾, "偶高調波ミクサと ΔΣ-TDC を用いたダウンコンバーティング AD 変換器の提案,’’
電気学会 電子回路研究会資料, ECT-016-090, Dec. 2016.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 VCS，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
トランジスタ数：100,000～1,000,000

デルタシグマ TDC の変動の確認
法政大学理工学部

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

Charge-Pump ゲインに関する

チップ種別：アナデジ混載

位相比較帯域の川部 嵩永, 嘉藤 貴博

概要：デルタシグマ TDC は, Noise-Sheping によって, キャリア近傍のオフセット周波数の低周波数側の Noise が, 高周波数側に移動するので, 結果的にキャリア近傍の雑音が減り, 狭帯域フィルタとしての PLL 特性の改善につながる. ただし問題点としては, デルタシ
グマは積分器をもつ帰還回路であり, 帰還回路の Loop ゲイン＝帯域が低い場合に, PLL 自身の帯域を制限してしまうことがある. 今回は Loop ゲインの異なるデルタシグマ TDC を
実装 して, 理論 値と実測 との一 致を確認 しよう と考え た. サンプリ ング CLK 供 給に2.5GHz の発振器も実装しており, 発振器, 高速分周機の動作も確認した. また今後のオン
ウエハ評価の準備として, SPI（serial peripheral interface）のテスト回路を実装し, レジ
スタの書き込み, レジス値のリードバック, ともに実回路で動作として問題ないことを確認した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT）

トランジスタ数：100,000～1,000,000（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ

(49,1)

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科
明治大学理工学部

渡辺 正之助, 小宮 健人
野上田 崇, 山口 拓哉, 福田 裕希

概要：低電圧駆動・高周波通信というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. 光伝送の歪み補償を目的としたアナログ FIR フィルタの要素回路であるギルバートセル回路, 2．4GHｚ帯での発振を目的としたリング型 VCO, 低電圧動作を目的としたカレントミラー回路, しき
い電圧の温度依存性の低減を目的とした等価 MOSFET とその要素回路さらに実際にしきい電圧の温度依存性が低減されているかどうかを比較検討するための MOSFET 単体, 高周波でのフィンガー数の違いによる S パラメータ比較を目的とした TEG. これらの回路は測定器による動作確認を通して妥当性の検証を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 Spectre

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

微小サイドチャネル・リーク対策と物理複製不可能機能を有した MDRROM 方式を用いた AES 暗号回路
立命館大学理工学研究科

山田 康平, 村岸 佑哉, 後藤 裕太

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充, 久保田 貴也

藤野 毅

概要：暗号回路の動作時の消費電力や漏洩電磁波から暗号鍵を窃取するサイドチャネル攻撃に対する対策と IoT 末端系のハードウェア機器の真正性・データの完全性や機密性を担保する応用として期待されている物理複製不可能デバイス（PUF:Physical Unclonable
Function）機能を統合させた MDR-ROM 方式を提案してきた．本試作チップには MDRROM 方式を用いた AES 暗号回路が実装されており，微細プローブのみで漏洩する微小なサイドチャネル・リークを低減させた対策と，MDR-ROM による PUF レスポンスの偏りを改善させる修正設計を行っている．実測により対策回路の効果を評価した．

参考文献：後藤裕太・山田康平・汐崎充・久保田貴也・藤野毅，「サイドチャネル対策 Dual-Rail ROM における Geometric Leak の評価」，AS-3-7，2017 年 IEICE 総合大会，2017 年 3 月．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

演算回路（乗算器，除算器など）

慶應義塾大学理工学研究科

中野 誠彦
四ツ田 大樹, 久保 勝弘, 高坂 太郎, 伊藤 孝太

概要：現在, 電気生理学の分野において神経細胞によるイオン電流を測定することが盛んに行われている. この神経信号を測定することで神経疾患の治療に貢献するだけでなく, ブレ
インマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のためのLSI システムの設計を行っている. 今回のチップ試作では, ここまでに設計してきた回路ブ
ロックをつなぎこみ, 2.5mm×5mm のチップ内に 8 チャネルのシステムを載せた. 作成したチップを用いて改良した IVC コンバータの評価および, クロストークの評価を行った.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Keysight 社 ADS

トランジスタ数：100～1,000（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

49

第
３
章
チ
ッ
プ
試
作
報
告

0.18μmCMOS プロセスを用いた多チャネルパッチクランプシステムの試作
慶應義塾大学理工学部

3-3

チップ種別：アナログ

(50,1)

自立動作可能 LSI チップのための各要素回路の改良
平成28年度第1回ルネサス CMOS 65nm試作
慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科（ RS65161 ）南 快優, 五十嵐 一真, 杉浦 隆弥

概要：現在, 自立動作可能な LSI チップのための, オンチップ太陽電池と電源回路とアプリ
ケーション回路の研究を行っている. 電源回路は太陽電池の出力を 1V 以上に昇圧することで様々なアプリケーション回路の動作を目指す. これまでの試作で電源回路は目標の 1V 以
上の出力を達成していた. 本試作では電源回路の更なる昇圧率向上を目指し, クロスカップ
ル方式と太陽電池分割方式の昇圧回路を設計した. クロスカップル方式は昇圧回路自体の性能を検証するために単体のもの, システム化した際の性能を検証するために太陽電池, バッ
ファ, リングオシレータを接続したものをそれぞれ設計した. 太陽電池分割方式については
ブートストラップ方式の昇圧回路を用いており, 電力を多く必要とする回路部分に大きめの太陽電池をあてがい, 電力をそれほど必要としない部分には小さめの太陽電池をあてがうことで効率のよい昇圧を実現するものである. また, 太陽電池の特性への遮光メタルおよび p+層の影響をそれぞれ調べるため, 遮光メ
タルを付けた太陽電池と付けない太陽電池, p+層があるものとないものを設計した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

多端子・8 角形 MOSFET 型センサ・回路素子
山形大学大学院理工学研究科

原田 知親

概要：今日では電子機器など様々な製品に多種のセンサが組み込まれ, 多岐に渡るセンサ
データを取得, 活用するケースが増加している. しかし, このようなセンサはそれぞれが単独で存在し, 材料も異なるため, 集積化の際に占有面積が増大する. そのため, センサシス
テムの小型化が困難であるという問題がある. このような問題を解消するため, 集積回路の1 基本素子である MOSFET に着目した. 集積回路と同様 Si プロセスで作製可能な MOSFET をセンサとして利用することで, 低コスト化, 小面積化, 回路組込が容易であるといった多数の利点を得ることができる. 本研究では, 回路動作とセンサ動作を兼任する素子として多端子・8 角形 MOSFET を考案し, それぞれの出力端子の動作を実際の MOSFET の式から導出をおこない, 実験結果と合わせ, 動作解明を試みた. さらに, 多端子 MOSFET・8 角

3-3
50

第
３
章
チ
ッ
プ
試
作
報
告

形 MOSFET を複数の物理量を検出するセンサ動作が可能である, 多機能センサとしての評価を行うことを目的とする.

参考文献：［ 1 ］Tomochika Harada and Koyo Kaiwa, "Stress Direction and Temperature Detectable Octagonal nMOSFET Multi
Operation Device", The 2016 International Symposium on Intelligent Signal Processing and Communication Systems （ISPACS）,
pp.538-542, Oct. 2016.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：～10 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

(51,1)

平成28年度第1回ローム CMOS 0.18um 試作（ RO18161 ）電流インパルス励振回路とトランジスタ試験構造
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹, 浅田 邦博

概要：このチップは低電力検出アプリケーション用の電流モード UWB パルスジェネレータ
の一部である. この回路は NMOS を介しキャパシタを急速充電することによって非常に短い電流インパルスを生成する. この短いインパルスは, オフチップ伝送線路共振器を励起してパルスを生成する. 回路は, バッファ段, 遅延コントローラ, エッジシャープディレイラ
インから構成されている. 電流モード手法では寄生容量による損失と励起回路のサイズを低減している. したがってこの技術は低消費電力で効率的な UWB パルス生成を可能にする. このチップはダイシングされフリップチップボンディングによって石英基板上の伝送線共振器に集積される. 目標パルス中心周波数はチップ製造後伝送線長によって決定する
ことができる. パラメター変更によりインパルス発生用のキャパシタの大きさを変わった.
それに加えてカスタマイズされたトランジスタのテストパッターンも用意している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：通信（RF 回路，ATM など）

単一光子アバランシェダイオードの面積とノイズ特性検証用 TEG1
東京大学電気系工学専攻
東京大学 VDEC楊驍

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：単一光子アバランシェダイオード （SPAD）は, 入射する光がなくても, 熱雑音, ト
ンネル効果, またはトラップされたキャリア等の原因より, Breakdown を発生している. これらの原因で発生する Breakdown は, SPAD のノイズとなります. 一般的には, SPAD の面積が大きいほど, ノイズも大きくなるが, 定量的な解析はまだ明らかにしていない. 本試作
では, SPAD の面積とノイズ特性間の関係を求めるための TEG を搭載する. また, プロセス
ばらつきの影響で, サンプル数が大きくしなければならない. そのために, 昨年度の試作と同じ構造の 31x31 SPAD array を使用し, SPAD のサイズのみ異なるチップ 3 つを設計した.

3-3

本チップ中の SPAD の形は長さ 9.2um の正方形である.

参考文献： Xiao Yang, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada, "A 31x31

51

SPAD Array Sensor with Variable Readout Time for Scintillation Light Detection," in IEICE Society Conference 2016, C-12-11,

第３
章

Sep.2016.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ロー

チップ種別：イメージセンサ/スマートセンサ

単一光子アバランシェダイオードの面積とノイズ特性検証用 TEG2
東京大学工学系研究科
東京大学 VDEC楊驍

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：単一光子アバランシェダイオード （SPAD）は, 入射する光がなくても, 熱雑音, ト
ンネル効果, またはトラップされたキャリア等の原因より, Breakdown を発生している. これらの原因で発生する Breakdown は, SPAD のノイズとなります. 一般的には, SPAD の面積が大きいほど, ノイズも大きくなるが, 定量的な解析はまだ明らかにしていない. 本試作
では, SPAD の面積とノイズ特性間の関係を求めるための TEG を搭載する. また, プロセス
ばらつきの影響で, サンプル数が大きくしなければならない. そのために, 昨年度の試作と同じ構造の 31x31 SPAD array を使用し, SPAD のサイズのみ異なるチップ 3 つを設計した.
本チップ中の SPAD の形は長さ 11.2um の正方形である.

参考文献： Xiao Yang, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada, "A 31x31
SPAD Array Sensor with Variable Readout Time for Scintillation Light Detection," in IEICE Society Conference 2016, C-12-11,
Sep.2016.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ロー

チ
ッ
プ
試
作
報
告

(52,1)

単一光子アバランシェダイオードの面積とノイズ特性検証用 TEG3
東京大学工学系研究科
東京大学 VDEC楊驍

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：単一光子アバランシェダイオード （SPAD）は, 入射する光がなくても, 熱雑音, ト
ンネル効果, またはトラップされたキャリア等の原因より, Breakdown を発生している. これらの原因で発生する Breakdown は, SPAD のノイズとなります. 一般的には, SPAD の面積が大きいほど, ノイズも大きくなるが, 定量的な解析はまだ明らかにしていない. 本試作
では, SPAD の面積とノイズ特性間の関係を求めるための TEG を搭載する. また, プロセス
ばらつきの影響で, サンプル数が大きくしなければならない. そのために, 昨年度の試作と同じ構造の 31x31 SPAD array を使用し, SPAD のサイズのみ異なるチップ 3 つを設計した.
本チップ中の SPAD の形は長さ 13.2um の正方形である.

参考文献： Xiao Yang, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada, "A 31x31
SPAD Array Sensor with Variable Readout Time for Scintillation Light Detection," in IEICE Society Conference 2016, C-12-11,
Sep.2016.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム

チップ種別：イメージセンサ/スマートセンサ

0.18μm プロセス小容量メタルフリンジキャパシタ測定用 TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

宮川 尚之, 木村 知也

鈴木 智之

立命館大学大学院情報理工学研究科

越智 裕之

概要：配線間容量を利用したメタルフリンジキャパシタは通常の CMOS プロセス互換かつ理想的な線形特性を持つキャパシタである．しかし，小容量のキャパシタを集積する場
合，当該キャパシタ外のメタル，例えば他の配線や他のキャパシタとの間のクロストーク
容量について十分な考慮や定量的な評価が必要である．本試作は，メタルフリンジキャパ
シタの電極を内側と外側に分け，内側電極を外側電極でシールドする構造とした Fishbone-in-Cage Capacitor （FiCC）の特性を評価する TEG などを搭載したものである．被測定キャパシタを接続したリングオシレータと，接続していないリングオシレータを実装
し，これらの周波数を比較することで，容量を推定できるようにしている．測定結果はおおむねフィールドソルバで計算した値に近い値であった．

3-3
52

参考文献：宮川, 木村, 越智, "FiCC: 高集積向け耐クロストークノイズメタルフリンジキャパシタ", 信学技報, vol. 116, no. 478, pp.
43-47, 2017 年 3 月.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，

第３章

Mentor 社 Calibre，Synopsys 社 HSPICE（RF）

チ
ッ
プ
試
作
報
告

フリーラジカルセンサ・ミクストシグナル設計実習

プ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

金沢大学理工研究域
金沢大学理工学域

北川 章夫
澤田 涼, 蘭 宣箴, 広瀬 僚太

概要：［フリーラジカルセンサ］ 電子スピン共鳴測定系を 1 チップ化したフリーラジカル
センサのテスト回路の試作を行った. マイクロ波帯の高周波磁場を内蔵 VCO により発生させ, 外部直流磁場を永久磁石または電磁石により印可することにより, 不対電子を持つフリーラジカルを検出する. 磁場掃引を行うことなく, 電子スピン共鳴スペクトラムを得ることができる新しい測定手法を使用しており, 直流電圧掃引によりフリーラジカルの分子種に固有のスペクトラムをディジタル信号として得ることができる. DPPH（1,1-Diphenyl-2picrylhydrazyl）および TEMPOL（1-Oxyl-2,2,6,6-tetramethyl-4-hydroxypiperidine）のスペクトラムをチップ上で検出することに成功した. ［ミクストシグナル設計実習］ 3 年
生の 1 学期間（90 分 X15 回）で, アナログブロックとディジタルブロックを含む回路設計実習を行った. 各学生は例題として, L チカ（LED 点滅回路）を設計し, CAD ツールの操作と設計フローを学び, その後に各自の好きな回路や L チカの改良バージョンを設計した. 例題の回路は, リング VCO と分周器, PWM による明るさ制御回路から構成される.
フルカスタム設計手法とスタンダードセル設計手法による設計を行い, 回路全体は, Spectre と VerilogHDL の混在シミュレーション
により実施した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，
Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

トランジスタ数：10,000～100,000

試作

(53,1)

スイッチト・カレントカオスニューロン集積回路
東京電機大学工学研究科

新井 正樹

東北大学電気通信研究所

堀尾 喜彦

概要：製作したチップは, 二次割当問題を解くアナログ・デジタル混成ハードウェアシステ
ムに搭載するスイッチト・カレントカオスニューロンを集積回路実装したものです. スイッチト・カレントカオスニューロン回路は, アナログ CMOS インバータ回路とスイッチを基本とし構成しています. このカオスニューロン回路は, 実数の複雑が原動力であるカオスダ
イナミックスを有しているため, アナログ回路で実現する必要があります. さらに, 問題サイズ N の二次割当問題を解くためにカオスニューロン回路が N×N 個必要であるため, 大規
模な問題サイズに対応したハードウェアシステムに向け, できる限り多くのカオスニューロ
ン回路を実装しました. 製作したチップは, ROHM 180 nm CMOS プロセスを用い, 736 個のカオスニューロン回路を実装しました. このチップひとつで問題サイズ 27 の二次割当問
題に対応することができます. 製作するハードウェアシステムでは, チップを複数個搭載することで, より多くの問題サイズに対応することが可能です. カオスニューロン回路は, アナログ CMOS インバータ回路を基本として, 非線形出力関数回路などから構成されます. その回路特性を測定・評価するために, インバータ回路単体や非線形出力関数回路などを特性評価用回路として実装し, 所
望の回路特性を得られることを確認した.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

クロック同期型コンパレータの性能評価
東京大学生産技術研究所

小野寺 尚人, 宇野 祐輝, イスラム マーフズル, 李 承俊,
高宮 真, 桜井 貴康

概要：本試作は, IoT デバイスや SoC などにおけるアナログーディジタル変換回路や通信回路などに幅広く利用されるクロック同期型コンパレータの回路設計を行い, 今後の集積シス
テムの設計においてコンパレータを基本回路ブロックとして扱うことを目標に試作したものである. クロック同期型コンパレータはクロックに同期して 2 つの電圧の比較を行うが,コンパレータの遅延や消費電力の間にトレードオフ関係がある. 本試作では, このトレード
オフ関係を詳細に評価することを目標に, 2 種類の回路を試作し実測による評価を行った.
2 種類回路の性能の実測結果を, 今後のシステム設計おいてコンパレータの設計パラメータを決める際に参考とするを目的としている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

53

第３章

量子磁束パラメトロンと CMOS 回路を組み合わせた新規メモリデバイス
横浜国立大学工学府

3-3

大熊 幸寛, 安井 雄紀

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた断熱型量
子磁束パラメトロン（AQFP）論理回路の研究を行っている. だが, 集積度が低いという欠点があり, AQFP 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた AQFP 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能な AQFP/CMOS ハイブリッドメ
モリシステムを提案している. このチップにはハイブリッドメモリに用いる CMOS 8TSRAM セルおよび 8T-SRAM によって構成された 16-bit Look Up Table が実装されている.
8T-SRAM セルは読み出し用の 2 つのトランジスタのゲート幅を変えたものを複数個実装している. 目的はゲート幅の大きさによって出力電流の変化を観測するためである. 測定を行った結果, ゲート幅をより大きくした方が出力電流を大きく得られることを確認できた. センス回路として用いる AQFP 回路は微小電流を検出可能であるので, 読み出し用の電源電圧をより小さくすることが可能であり, 読み出し時の静的消費電力を大幅に低減することが期待できる. 16-bit Look Up Table に関しては未だ測定を行えていないが, 今後測定を行う予定である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

チ
ッ
プ
試
作
報
告

(54,1)

アナログセルラニューラルネットワーク
龍谷大学理工学部

木村 睦

概要：アナログセルラニューラルネットワークの試作として, 25x25 個のニューロンを備えたチップである. これにシナプス素子を接続することで, アナログセルラニューラルネット
ワークが完成する. 人工知能は, 未来社会の中核技術として, おおいに期待されている. しかしながら, 現在の人工知能は, 超ハイスペックなノイマン型コンピュータで実行される長大で複雑なプログラムで実現されている. このため, 巨大サイズ・ハードウェアのハイス
ペックのわりに低速・非ロバスト性・高消費電力などが課題である. 本試作は, ハードウェ
アのみで実現される脳型集積システムの研究開発を行い, 超コンパクト・高速・ロバスト性・低消費電力などを実現しようという試みである. こういった脳型集積システムは, 自律型の人工知能として, 従来の応用・IoT・ロボットなどへの搭載が期待できる.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

NBTI 劣化の高並列/スケーラブル測定回路
京都大学大学院情報学研究科

森田 俊平, 廣本 正之, 佐藤 高史

概要：デバイス特性の経年劣化等, 集積回路の経時的な特性変動の把握が重要な課題となっている. NBTI による劣化は, デバイスごとに異なる確率的な現象と考えられているため,多数のデバイスについて効率の良い測定を行う必要がある. 本試作では, デバイス特性の劣化ばらつきを測定するためのアレイ回路を実装している. デバイスをアレイ状に集積することで, 長時間を要するストレス時間を複数デバイスについて並列に与えることを可能とし,測定を効率化している. アレイ中では, パスゲートスイッチによりデバイスを選択し, その特性変動を測定できる. アレイ中に集積されるデバイスが多くなるほど, パスゲートスイッ
チのリーク電流の影響が大きくなるため, リーク電流制御回路を新たに設けることで, デバ
イス数のスケーラビリティを確保している. 本チップにより,数千デバイスの劣化ばらつき

3-3
54

第
３
章
チ
ッ
プ
試
作
報
告

測定が可能となる.

参考文献：H. Awano, M. Hiromoto, and T. Sato, "Variability in Device Degradations: Statistical Observation of NBTI for 3996
Transistors," European Solid-State Device Research Conference （ESSDERC）, pp.218-221, Sep. 2014.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

CMOS スマートダストに向けた基礎検討回路
立命館大学理工学部

宇野 重康

概要：本チップは, CMOS チップ単体でエナジーハーベスティングとセンシングを行うことを目的としたものである. 具体的には, （ 1 ） 電磁場を用いる Rapid Frequency Identification （RFID）タグとしての要素回路, （ 2 ） 超音波を用いる RFID タグとしての要素回路, （ 3 ） スマートフォンのイヤホンジャックを介して動作するセンサー素子としての要
素回路, が主に搭載された. （ 1 ） は従来の RFID システムを CMOS チップ上に搭載できるほどの小型スパイラルインダクタと組み合わせて動作することを想定したものであり, 電源
回路, 変調回路などの要素回路を含んだものである. （ 2 ） は体内に埋植された CMOS タ
グに圧電素子を組み合わせることで, 超音波により給電し, 超音波の負荷変調で通信することを想定した. （ 3 ） はスマートフォンのイヤホンジャックに接続し, ヘッドフォンからの音声信号から電力収穫し, マイクロフォンへの音声信号によりデータ送信するものである.
ここでは電気化学インピーダンス法を用いたバイオセンシングを可能とするための要素回路を組み合わせ, スマートフォンと組み合わせた小型可搬型インピーダンスバイオセンサーを目指した. いずれの回路においてもまだ課題が残るが, 要素回路の多くは正常動作を確認することができた.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作ラン：ローム
CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

(55,1)

集束イオンビーム（FIB）裏面加工がトランジスタ特性に及ぼす影響を評価する TEG（1 作目）
東京大学工学系研究科
東京大学 VDEC

宇佐美 尚人, 岡本 有貴, 三田 吉郎

太田 悦子, 池野 理門, 浅田 邦博

概要：集束イオンビーム（FIB）加工は, 大規模集積回路（VLSI）の断面観察や, 配線修正のために大変有用であるが, 技術革新による配線層数の増加, ならびに化学機械研磨（CMP）工程などでの後工程プロセスの収率向上のため必須である「ダミーフィラー」の存在が, LSI 表面からの加工を大変困難にしている. VDEC が平成 24 年度補正予算で導入した新型 FIB 装置 FEI V400ACE は, シリコンチップの裏面から 400μm 程度までの深さで貫通孔を加工できる, 「裏面アクセス式後加工」が可能である. 公開装置導入のための条件はほぼ整ったが, 裏面アクセス加工がトランジスタに与える影響は必ずしも明らかでなかったので, 実験的にこれを測定するためのテスト構造を設計試作した.
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

アナログ回路用ライブラリ及び素子評価
高知工科大学工学部システム工学群
高知工科大学大学院基板工学専攻

橘 昌良
岡崎 泰士, Wannaboon Chatchai

概要：本チップの目的はアナログ回路用ライブラリの設計である. 試作した回路は 1 次
ΔΣ 変調回路とその BIST 方式の評価回路である. ΔΣ 変調回路には電圧電流変換回路（OTA）を用いた. 回路構成は RC 積分器, 1bit のダイナミック型コンパレータ, 1bit の電
流出力 D/A 変換回路である. 信号帯域は 22kHz, オーバーサンプリング比は 256 として, 設
計し, S/N 比を評価した. 今回設計した RC 積分器では抵抗のレイアウトをコモンセントロ
イド配置し, ばらつきやノイズの対策を行った. BIST 回路はパラメトリック故障の検出を目標としたもので, クロック入力としてカオス発振回路の出力を使用することで, RC の10％程度の変動を検出することを目標としたもので, 故障アリ, 故障なしの回路を組み込
み, BIST 方式の評価を行うことを目標とした.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

各種要素回路の設計
明治大学大学院理工学研究科

和田 和千, 今井 博之, 江川 和穂, 木谷 嘉孝, 大門 佑,
鈴木 博俊, 山下 良満

概要：学生 6 名が，各々の研究において評価に必要な回路を設計した．具体的な各試作回
路の概略は，次の通りである．①フィルタとミキサの機能を併せ持つ，ダイレクトサンプ
リングミキサ（DSM）を試作している．チャージインジェクションの影響を抑圧できる構成を用いることで，実装面積の小さい DSM の実現を目指した設計である．②論理回路とアナログ加算回路で構成した連続時間系離散電圧動作の差動増幅回路を試作している．論理回路を用いて差動増幅する従来構造を比較回路としており，ΔΣ 変調を用いて量子化雑音の影響を軽減させた提案回路の性能評価を行う．③無線電力伝送の受電側で，振幅 0.5V，周
波数 100kHz の交流を整流する為の回路を設計している．この他にも，④遮断周波数が0Hz と 200kHz の，ログドメイン手法を用いた複素フィルタ，⑤入力電圧 1.0V において出力電圧 1.7V の 8 段の Dickson チャージポンプ回路，⑥素子バラツキによる出力誤差を抑圧するレイアウトをした RC ポリフェーズ
フィルタとその特性を確認するための比較回路の試作を行っている．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～100
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

3-3
55

第
３
章
チ
ッ
プ
試
作
報
告

(56,1)

アクティブ・インダクタによるジッタ低減リングオシレータ
きを自己校正可能な_Time To Digital Convertor の研究
法政大学理工学部とばらつ

峯村 亮佑, 佐々木 翔一朗, 星野 裕也, 嘉藤 貴博

概要：アクティブ・インダクタをリングオシレータの, 発振リング内に構成することにより, Q 値を上げてジッタを低減することを目的とした VCO の実装. LC 共振型の発振器は,Q は高いが, レイアウト面積が大きく, 低周波数側では実際には設計できない, かつ発振範囲も狭い. 本研究では, 低周波で可変範囲が大きく, かつ低ジッタな発振器の設計を試みた.

LSI 内の回路ばらつきに起因する特性ばらつきを, 自己校正可能な Time To Digital

Convertor の実装を行った. TDC のばらつきは, エイリアスを発生させ, デジタル PLL のス
プリアスの原因となる. これらを避けるためには, 何等かの校正が必要であり, 本件研究では, まず TDC 単体での実装評価を実施した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT）
2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

微小サイドチャネル・リーク対策と物理複製不可能機能を有した MDRROM 方式を用いた AES 暗号回路
立命館大学理工学研究科

山田 康平, 村岸 佑哉, 後藤 裕太

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充, 久保田 貴也

藤野 毅

概要：暗号回路の動作時の消費電力や漏洩電磁波から暗号鍵を窃取するサイドチャネル攻撃に対する対策と IoT 末端系のハードウェア機器の真正性・データの完全性や機密性を担保する応用として期待されている物理複製不可能デバイス（PUF:Physical Unclonable
Function）機能を統合させた MDR-ROM 方式を提案してきた．本試作チップには MDRROM 方式を用いた AES 暗号回路が実装されており，微細プローブのみで漏洩する微小なサイドチャネル・リークを低減させた対策と，MDR-ROM による PUF レスポンスの偏りを

3-3
56

第
３
章
チ
ッ
プ
試
作
報
告

改善させた修正設計を行っている．実測により対策回路の効果を評価した．ちなみに，本試作チップは前試作チップの追加修正を行ったものである．

参考文献：後藤裕太・山田康平・汐崎充・久保田貴也・藤野毅，「サイドチャネル対策 Dual-Rail ROM における Geometric Leak の評価」，AS-3-7，2017 年 IEICE 総合大会，2017 年 3 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

0.18μmCMOS プロセスを用いた多チャネルパッチクランプシステムの改良
慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦
久保 勝弘, 高坂 太郎

概要：現在, 電気生理学の分野において神経細胞によるイオン電流を測定することが盛んに行われている. この神経信号を測定することで神経疾患の治療に貢献するだけでなく, ブレ
インマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のためのLSI システムの設計を行っている. 今回のチップ設計では, 1 月に回路ブロックをつなぎこ
み 8 チャネルのシステムを載せて設計したチップを評価し, その結果を受けてドライブ回路
部分を改良して設計した. 作成したチップを用いて改良した IVC コンバータの評価および,クロストークの評価を再度行った.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Keysight 社 ADS～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

(57,1)

平成28年度第2回ローム CMOS 0.18um 試作（ RO18162 ）高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚, 榎本 隆一

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また, パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボンディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナデジ混載

高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚, 榎本 隆一

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットと3-3いった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること

57

でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボン

第３章

ディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナデジ混載

高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚, 榎本 隆一

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること
でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボン
ディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

チップ種別：アナデジ混載

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チ
ッ
プ
試
作
報
告

(58,1)

クイックスタート機能付きパルス幅制御位相同期回路
東京大学工学部

加賀谷 司

東京大学 VDEC

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：PLL はフィードバック制御を行うことで周波数逓倍の機能を有する回路だが, フィー
ドバック制御を終えて安定した出力を得るまでに時間がかかるという特徴を持つ. この時間のことをロック時間と呼び, PLL の性能を表す一つの指標となっているが, 本試作ではパル
ス幅制御位相同期回路（PWPLL）を用いてロック時間が短いクイックスタート機能を持たせた PLL を作成した. クイックスタート機能はシステムの毎起動時の活動時間が短い IoT 機
器やウェアラブルなどにおいて, そのシステムの起動時間を短くすることができるため, 結果として低消費電力とともにシステムの省電力化を達成する重要な機能となっている. 今回作成したチップでは PLL ロック時の周波数コントロールパラメーターと位相を記憶し, 次
回起動時に初期値として設定することでフィードバック開始時から PLL ほぼロック状態に置くことができるように設計を行った. 実測の結果, 起動時には僅かな周波数エラーおよび位相エラーでフィードバックを開始できており高速起動が実現されていることが確認された.

参考文献：Toru Nakura, Kunihiro Asada, "Low Pass Filter-less Pulse Width Controlled PLL Using Time to Soft Thermometer
Code Converter", IEICE Trans. Electronics, Vol.E95-C, No.2, pp.297-302, March 2012.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

SPAD の After-pulsing 確率測定用の hold-off 時間可変な acitve
quenching circuit
東京大学工学系研究科
東京大学 VDEC

楊驍

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：SPAD は breakdown を発生するときに, 大きな電流を流れて, キャリアをトラップされる可能性がある. そのトラップされたキャリアが新な breakdown を励起すると,after-pulsing というノイズとなります. そのノイズを低減する手法は, 一定の hold-off 時
間を加える. 従って, 本試作では, SPAD の after-pulsing 確率と hold-off 関係を評価するために hold-off 時間調整できるような active quenching circuit 及び SPAD 素子の設計を行った. 回路部分について, quenching 回路［ 1 ］及び hold-off の時間を調整用のカウンターを含んでいます. Quenching 回路が breakdown をセンシングした後に, カウンターを3-3トリガする. カウンターが外部から入力する値を越えるまでの間では, SPAD が quenching58

参考文献： Xiao Yang, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada, "A 31x31 SPAD Array Sensor with Variable Readout

第３
章

Time for Scintillation Light Detection," in IEICE Society Conference 2016, C-12-11, Sep.2016.

チ
ッ
プ
試
作
報
告

回路を通じて hold-off されている. 測定結果より, hold-off 時間と after-pusling 間の関係を見つける.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
ランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：その他

磁界観測を用いた電流分布推定による電源網解析手法の評価回路
東京大学工学系研究科
東京大学 VDEC

織田 勇冴

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：本試作では, 磁界観測を用いた電流分布推定による電源網解析手法の評価を行うための回路を作成した. 電源網に組み込んだテスト用の電流源に交流信号を与えて, 発生した漏洩磁界を用いて電源網の電流分布を推定する. 評価用チップでは, チップ全体に電源網を作り, 磁界を発生させるための電流源を各電源メッシュに作成した. 各電流源にはカレントミラー回路で電流を流す. これらの電流源は行/列デコーダによって選択的にアクティブにすることが出来る. 本研究グループで開発した磁界測定システムを用いてこのチップの漏洩磁界を測定した. 測定の際にはパッケージのカバーを取り除き, チップから高さ 100um での測定を行った. テスト用の電流源に電流を流すことにより, 電源網が作る漏洩磁界を測定することが出来た. また, 測定された磁界分布から電源網に流れる電流を推定する事が出来た.

参考文献：Yuki Oda, Tetsuya Iizuka, Toru Nakura, Kunihiro Asada, "Analysis of VLSI Power Supply Network based on Current
Estimation through Magnetic Field Measurement,’in’ Proceedings of IEEE Sensors Applications Symposium （SAS）, Mar. 2017.

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社
HSPICE（RF）
サ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：マイクロプロセッ

(59,1)

磁界観測を用いた電流分布推定による電源網解析手法の評価回路
東京大学工学系研究科
東京大学 VDEC

織田 勇冴

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：本試作では, 磁界観測を用いた電流分布推定による電源網解析手法の評価を行うための回路を作成した. 電源網に組み込んだテスト用の電流源に交流信号を与えて, 発生した漏洩磁界を用いて電源網の電流分布を推定する. 評価用チップでは, チップ全体に電源網を作り, 磁界を発生させるための電流源を各電源メッシュに作成した. 各電流源にはカレントミラー回路で電流を流す. これらの電流源は行/列デコーダによって選択的にアクティブにすることが出来る. 本研究グループで開発した磁界測定システムを用いてこのチップの漏洩磁界を測定した. 測定の際にはパッケージのカバーを取り除き, チップから高さ 100um での測定を行った. テスト用の電流源に電流を流すことにより, 電源網が作る漏洩磁界を測定することが出来た. また, 測定された磁界分布から電源網に流れる電流を推定する事が出来た.

参考文献：Yuki Oda, Tetsuya Iizuka, Toru Nakura, Kunihiro Asada, "Analysis of VLSI Power Supply Network based on Current
Estimation through Magnetic Field Measurement,’in’ Proceedings of IEEE Sensors Applications Symposium （SAS）, Mar. 2017.

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：マイクロプロセッ

サ

大面積シングルフォトンアバランシェダイオードの設計
東京大学工学系研究科
東京大学 VDEC

楊驍

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：本設計では, シングルフォトンアバランシェダイオード （SPAD） の特性を抽出するために, 大面積の SPAD を四つ設計した. SPAD に関する回路設計するときに, 正確なSPICE モデルが必要で, 例えば, SPAD の容量特性, ブレークダウン電圧, ブレークダウン
電流など. そのほかに, SPAD の感度とノイズ特性を解析するために, 空乏層幅, ブレーク
ダウンのメカニズムなどの解明もかなり重要である. また, 従来設計した SPAD のサイズが小さいため, それらの特性の測定が難しい. さらに, SPAD のブレークダウン領域の周辺側の影響をキャンセルするために, 面積が極めて大きい （1mm 角以上） SPAD が四つ載っている. 半導体パラメータアナライザを用いた測定結果より, SPAD の単位面積の I-V 特性,
C-V 特性を明らかにして, SPICE モデルを作りした.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA トランジス
タ数：～10

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

Magnetic Probe for VLSI power supply network analysis
東京大学 VDEC

Mai-Khanh Nguyen Ngoc, Asada Kunihiro

東京大学工学部

Oda Yuki, Iizuka Tetsuya

59

第
３
章

概要：The project is to analyse VLSI power supply network based on current estimation
through magnetic field. This design has been implemented for a magnetic probe to measure

チ
ッ
プ
試
作
報
告

and monitor magnetic fields. In this time, the chip is re-fabricated for a student （Iizukaken） for the above purpose. An on-chip coil picks up magnetic fields based on the relationship of magnetic flux and coil’s current. The voltage, depending on input frequency, is amplified by multi-stage amplifier. Input voltages of pre-amplifier are from a magnetic pick-up
coil and also depend on frequency f. By connecting a filtering- capacitor at the output of
the second-stage, we can get a narrow-band LNA. The value of this capacitor is 400-pF.
Two outputs are terminated by off-chip capacitors of 2-uF. Based on these simulation results and on possibility on making layout of on-chip capacitor, two types of multi-stage LNA including wide-band amplifier （without
FCAP） and narrow-band amplifier （with a FCAP of 400pF） are implemented. Two types of LNAs including wide-band （without
FCAP） and narrow-band types are combined with 5 types of inductors, COILi, with i=1…5. Also, by changing VGAIN voltage, LNAs’
gain can be adjusted. For the wide-band LNA, simulated results are achieved with maximum gain of 77.21dB@1.32 MHz in case of
VGAIN = 3.3V for 1-MOhm output terminal. With 50-Ohm output resistance, the simulated gain from extracted layout is about
60.5dB at 2.89MHz. Moreover, 10 types of LNA layouts are formed and put into a 5mm×5mm chip of 0.18-μm CMOS process. Twofunctional testing circuits including 4 types of LNAs with/without coils are located on the top of the chip for other testing purposes.

参考文献：Yuki Oda, Tetsuya Iizuka, Toru Nakura, Kunihiro Asada, ``Analysis of VLSI Power Supply Network based on Current
Estimation through Magnetic Field Measurement,’in’ Proceedings of IEEE Sensors Applications Symposium （SAS）, Mar. 2017.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Cadence 社
ASSURA，Synopsys 社 HSPICE（RF），Keysight 社 ADS
5.0mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ/デジタル信号処理プロセッサ

3-3

試作ラン：ローム CMOS 0.18μm

(60,1)ニューロン動作を模擬したデジタル信号処理回路
東京大学 VDEC

飯塚 哲也

概要：本試作では生体におけるニューロンの動作を模擬するデジタル信号処理回路の設計を行った. 外部アナログ－デジタル変換器により与えられる 16 ビットのデジタル信号に対し, 内部回路で生成したランダム雑音を意図的に重畳した後で多数回の比較を行う事により, 雑音に埋もれた微弱信号を再生することが可能となる. 雑音の生成には 16 ビットの Linear Feedback Shift Register （LFSR）による Pseudo-Random Bit Sequence （PRBS）生成回路を用いている. 本回路はデジタル回路のみで構成されており, 小面積での実装が可能であるため複数個の並列実装が可能である. 本施策においては動作検証のため単一のブロックを実装している. シミュレーションにより想定した動作を確認した. 今後はアナログ－デジタル変換回路を同一チップ上に実装した統合チップ試作を検討している.

設計期間： 0.1 人月以上，0.5 人月未満

設計ツール：Cadence 社 NCVerilog，Sy-

nopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：マイクロプロセッサ温度および電圧測定用リングオシレータ TEG ほか
立命館大学情報理工学部

坂野 達也, 鈴木 智之, 越智 裕之

立命館大学大学院情報理工学研究科

木村 知也, 宮川 尚之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能する
ため，これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．このチップにセンサ機能を持たせるため，
本試作では 0.5V 程度の電源電圧で動作する 3 種類のリングオシレータなどを実装した．そのリングオシレータの 1 つは基準となるものであり，他の 1 つは基準リングオシレータと電源電圧特性だけが異なるもの，残りの 1 つは基準リングオシレータと温度特性だけが異なるものである．測定したところ，電源電圧および温度への感度があることが確認された．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali-

3-3bre，Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

60

第
３
章
チ
ッ
プ
試
作
報
告

生体信号処理用増幅回路の試作
山梨大学大学院総合研究部

佐藤 隆英, 小川 覚美

概要：微細な生体信号を取得するための生体信号増幅回路の設計を行った. 設計する生体信号増幅回路は, 後段で独立成分分析を用いることを前提としている. 独立成分分析では信号に含まれる信号源および雑音源の数以上の測定点の信号を用いることが信号の分離に必要となる. そのため, センサの次段に接続される増幅回路および信号処理回路も多数必要となり, 増幅回路のチップ専有面積と消費電力の増大が問題となる. また, 先行して試作を行った増幅回路ではその直流オフセットの大きさが問題となっている. 試作チップでは, 各増幅回路の参照電圧側の入力を複数の増幅回路で共通とすることでチップ専有面積および消費電力の低減を試みている. さらに, 提案回路では 3 段構成としたうえで, 各段の直流オフ
セット電圧を低減する構成を採用することで全体のオフセット電圧を低減しつつ, 大きな電圧利得を実現している. また, 増幅回路の直流電圧を自動的に制御するため自動利得調整回路を挿入し, 入力電圧の大きさに応じた電圧利得の自動調整が可能である.

参考文献：荻野, 佐藤, 小川, “オフセット電圧調整を用いた大きな出力電圧振幅を有する生体信号増幅回路,” 平成 29 年電気学会全国大会, 講演論文集 3-007, 第 3 分冊, pp.9-10, 2017 年 3 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

(61,1)

2-step 確率的 ADC・ARM cortex-M0
金沢大学自然科学研究科
金沢大学理工研究域

今村 竜
北川 章夫

概要：［2 ステップ確率的 ADC］ 確率的 ADC の高性能化と設計の自動化を目的として, 入力レンジを決定するステップと精度を高めるステップを分けた 2 ステップ確率的 ADC を提案し, このアルゴリズムを用いて高性能化が達成できることを確認するためのチップ試作を行った. 電圧比較器としてインバータ 8 個で構成される差動増幅器を使用し, 論理合成ツー
ルにより回路設計を行った. また, 確率的 ADC は多量のコンパレータを必要とするため,
HDL コードを自動生成するためのプログラムも作成した. コンパレータ数と変換精度の関係を調べるための評価回路を内蔵しており, 変換精度はほぼ理論通りとなった. 入力レンジを決定するステップにおいて必要となる内蔵 DAC が一部正常動作しなかったため, Railto-rail の変換はできなかったが, 2 ステップ確率的 ADC の制御自体は正しく動作していることが確認されたため, 教育用途に限定して HDL 生成プログラムを公開する予定である. ［ARM cortex-M0］ 教育研究用のマイク
ロプロセッサコアとして使用するため, 無料で提供されている ARM cortex-M0 の IP コアを, VDEC の製造プロセスで試作した. L チカ（LED 点滅）のためのプログラムも実装しており, LED の点灯制御により動作確認ができる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT）
ンジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラ

チップ種別：その他

自動生成フローを用いて設計した確率的 AD 変換回路と MOS トランジスタ
TEG
東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部

湯本 涼介, 齋藤 匠

小松 聡

概要：集積回路の製造プロセスの微細化に伴い問題となっているトランジスタの閾値ばらつきに起因する, コンパレーターのオフセット電圧を積極的に活用する確率的手法を用いた
AD 変換回路を, 設計者の与えた分解能や, 面積, 動作レンジなどの仕様に沿うように自動設計する為の, 自動生成フローの検証を目的として, 設計試作を行った. また, MOSFET の
電圧電流特性の取得を目的とした TEG の試作も本チップで行った. チャネル長とチャネル
幅のパラメーターの異なる MOSFET を複数個設計した. 両回路の測定結果を今後の研究にフィードバックする.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社
Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

東京電機大学工学部

須貝 淳平

小松 聡

概要：今回の試作は, Coarse-Fine 型 Time to digital converter（TDC）の構成を目的とした. 高時間分解能かつ動作範囲の広い TDC の設計を目指した. TDC は時間差というアナロ
グ量をディジタル値に変換する AD 変換器の一種である. 電圧軸にアナログ量を持たせる
AD 変換器の分解能は電源電圧に依存するが, TDC は時間差を用いるため電源電圧に分解能は依存しない. Coarse 側に Vernier 型 TDC を用いた. Fine 側に確率的 TDC を用いた.
Vernier 型 TDC は二つの遅延バッファの遅延差が時間分解能となる TDC である. 確率的
TDC はプロセスの製造ばらつきを利用する確率的手法を用いた TDC である. 時間コンパ
レータとして SR ラッチを用いた. Vernier 型 TDC は四個の時間コンパレータを用いた.
Fine 側の確率的 TDC は六十四個の時間コンパレータを用いた. Vernier 型 TDC で粗く時間
ディジタル変換を行い, 確率的 TDC で細かく時間ディジタル変換を行うことで, 高時間分解能かつ動作範囲の広い TDC を構成できる. 本試作では, Vernier 型 TDC と確率的 TDC をフルカスタムで設計した. フルカスタムで設計することで設計するために必要なノウハウを得ることができた. 設計したチップの測定と評価は今後行う.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ/デジタル信号処理プロセッサ

61

第
３
章

Coarse-Fine 型 Time to Digital Converter の試作
東京電機大学工学部第二部

3-3

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チ
ッ
プ
試
作
報
告

(62,1)

単一磁束量子/CMOS ハイブリッドメモリシステム試作 3
横浜国立大学工学府

今野 元, 安井 雄紀, 大熊 幸寛

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはプロセスの最小幅で設計した 8T-SRAM セルで構成される
メモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は CMOS アンプ部からメモリ部本体へと流れる短絡電流の除去であり, 本試作チップでは METAL4 層での GND 拡張により低ノイズ化を図った. 測定を行った結果, 短絡電流の除去を確認し低ノイズ化に成功した. また, この低ノイズ CMOS メモリを用いて SFQ/CMOS ハイブリッド
メモリの完全動作に向けた測定を行った. 一部 CMOS メモリへの直接入力及び出力はあるが, 全入出力にてハイブリッドメモリの正常動作を確認した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

新規 PUF, TRNG 動作確認チップ
早稲田大学, 大学院情報生産システム研究科

篠原尋史

概要：256bit CMOS SRAM PUF x4, 新規 256bit ラッチ形 PUF x8, 新規 ラッチ形 TRNG
x4, 新規 インバータ形 TRNG x4, トランジスタアレイ TEG, Vref 回路

参考文献：Shiyu Liu, et al, IEICE SCIS （Symposium on Cryptography and Information
Security） 2017, January 2017

設計期間： 10 人月以上, 20 人月未満 設計ツール：Cadence 社 Virtuoso, Synopsys 社
HSPICE, Mentor 社 Calibre
0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

チップ種別：その他

3-3
62

第
３
章
チ
ッ
プ
試
作
報
告

ニューラルネットワーク用モジュールの試作
日本大学理工学部

佐伯 勝敏, 佐々木 芳樹, ヒメネス ベハラノ ディアナ エリザベス,
岩切 達也, 戸泉 孝太

概要：現在，生体の脳が持つ優れた情報処理アルゴリズムを工学的に応用するために，生体の神経細胞やシナプスと同様の働きを模擬したネットワークを構築する研究が盛んに行われている．我々の研究室では，標準的な CMOS プロセスのみで構成可能なニューロンモ
デルを提案しており，低面積化や低消費電力化，ノイズによる影響，高速動作によるしきい値電圧への影響などについて検討を行っている. 今回，これらに対して個別に測定を行う
ため，低面積化を目指したニューロンモジュール，ノイズ検討用ニューロンモジュール，
しきい値電圧検討用ニューロンモジュールの実装を行った. また，シナプスの結合荷重値保
存用の多値メモリモジュールおよび Central Pattern Generator 用の PWM 生成モジュールについても実装を行った.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Cadence 社
Dracula，Cadence 社 ASSURA，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

(63,1)

アクティブマトリクス駆動アナログセルラニューラルネットワーク
木村 睦
概要：アナログセルラニューラルネットワークの試作として, 32x32 個のニューロンを備えたチップである. これにシナプス素子を接続することで, アナログセルラニューラルネット
ワークが完成する. 人工知能は, 未来社会の中核技術として, おおいに期待されている. しかしながら, 現在の人工知能は, 超ハイスペックなノイマン型コンピュータで実行される長大で複雑なプログラムで実現されている. このため, 巨大サイズ・ハードウェアのハイス
ペックのわりに低速・非ロバスト性・高消費電力などが課題である. 本試作は, ハードウェ
アのみで実現される脳型集積システムの研究開発を行い, 超コンパクト・高速・ロバスト性・低消費電力などを実現しようという試みである. こういった脳型集積システムは, 自律型の人工知能として, 従来の応用・IoT・ロボットなどへの搭載が期待できる. なお, 前回のチップが, 直結アクセス型であったのに対して, 今回のチップは, アクティブマトリクス型で, マルチプレクサ機能によりすべてのニューロンにアクセスできるようになっている.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10,000～
100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

低暗電流型イメージセンサの特性評価用 TEG
茨城大学工学部

木村 孝之

概要：標準 CMOS 製造プロセスではソース, ドレインを構成する拡散領域と基板によりpn 接合を形成しフォトダイオードを実現する. CMOS イメージセンサを製造する専用プロ
セスではこのフォトダイオードを埋め込み型で構成することで暗電流の低減を実現している. 本研究では標準 CMOS 製造プロセスで形成するフォトダイオードにおける暗電流の低減を実現するために, その発生原因となる Si-SiO2 界面の面積を最小化したフォトダイオー
ド構造を提案し, その TEG を設計した. Si-SiO2 界面の面積は Enclosed Layout Transistor（ELT）構造をフォトダイオードに応用することで最小化した. フォトダイオードは最大15μｍ角の大きさで 16×16 個をアレイ状に配置した. また読み出し回路は Active Pixel Sensor（APS）型とした. 現在, 評価中であるため信頼性の高い測定値は無いが, 2012 年度と同程度の低暗電流化は実現出来ている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

CMOS オンチップ電気化学バイオセンシングチップ
立命館大学理工学部

宇野 重康

概要：本チップは, CMOS チップ上に配置された電極を用いてバイオセンシングすることを目的としたものである. チップ上には最上層メタルが露出したものがあり, 電極表面にはグラフェンインクを塗布乾燥してカーボン電極層を形成し, これが電気化学反応に起因する電流を検出するセンサーとなる. またこのような電極を用いることにより, 電気化学イン
ピーダンス測定が可能であることを実験により確認した. 今回のチップでは従来のものに比べてより微細な電極アレイ上に配置し, クロマトグラフィペーパーと組み合わせることにより, 今まで以上に複雑な構造での電気化学現象を活用したインピーダンスセンシングを行える見込みである. 本チップには, 従来の試作で動作検証済みの低消費電力オペアンプ複数個に加え, これらを組み合わせたポテンショスタットと計装アンプも実装している. いずれも基本的な正常動作を確認しており, 今後はチップ上電極と組み合わせたバイオセンシングに活用することができる見込みである.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラン：
ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：その他

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章
チ
ッ
プ
試
作
報
告

(64,1)

遅延故障検査容易化回路および IC 間配線の電気的検査容易化回路の試作
徳島大学大学院先端技術科学教育部

伊喜利 勇貴, 掛江 庸平, 大谷 航平, 河口 巧,
河塚 信吾, 薮井 大輔

徳島大学大学院理工学研究部

四柳 浩之, 橋爪 正樹

概要：遅延故障の検査容易化回路 2 種，IC 間断線の検査容易化入力保護回路，オンライン
電気テスト回路，注入電荷量による電流テスト回路の 5 種の検査容易化回路を試作した．
1）パス遅延の検査を目的とし，遅延検出回路をスタンダードセル化した回路を設計した．
2）3 次元積層 IC のダイ間配線の遅延故障検査を行うため，3 次元積層 IC を想定して遅延故
障検査回路を組込んだバウンダリスキャン回路を設計し，動作検証を行った．4）IC 間断線
検査のための検査容易化 I/O セルを設計し，動作検証を行った.3）電子機器の市場への出荷後における IC 間配線のテスト法として，バウンダリスキャンテスト回路を流用するオンライン電気テスト回路を設計し，動作確認と断線故障の検出可能性調査を行なった．5）注入電荷量による電流テスト回路を用いた検査におけるタイミングウインドウの有効性調査のため，検査回路及び被検査回路を設計
し，断線故障の検出可能性調査を行った．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社
Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

電源スタック型回路構造用新コーディング回路および, レシオレス
SRAM を用いた T-CAM 回路
九州工業大学大学院情報工学府

アリムディン モハマド, 山口 翔吾, 西方 大輔,
中村 和之

概要：電力を有効利用できる回路技術として, 回路を電源電方向にスタック接続する構成を検討している. これまで I/O バッファのスイッチング数をコーディング回路で制御し, 消費電流を上下段の回路で揃える方式を提案してきた. 今回, 新たなコーディング方式として,適応型バス反転方式を検討している. 実際に試作し測定結果を得ることで, その有用性を定量的に評価することを目的としている. また, 本研究室で提案したレシオレス SRAM セル
を, 3 値連想メモリ回路（T-CAM）の記憶セルへ応用したレシオレス T-CAM 回路を設計した. レシオレス SRAM は, 低電源電圧下での信頼性の高い動作を可能とするもので, 実際に

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試
作
報
告

試作 LSI を開発し, その動作を実測することで, その有用性を証明することを本試作 LSI の目標としている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10,000～100,000 試
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

3 次元積層 LSI における発熱温度解析に向けたチップ
芝浦工業大学理工学研究科
芝浦工業大学工学部

安田 匠吾

宇佐美 公良概要：本チップは 3 次元積層チップの電力消費に伴う発熱と, チップ温度の過渡解析を目的としたチップである. 消費電力量による発熱温度の差や, 発熱回路の位置による温度上昇の差や温度分布の時間的変化を解析するため, 4 つの発熱回路と 9 つの温度モニタ回路を搭載している. 発熱回路にはリングオシレータ回路をベースとし,電力消費のみを目的とした回路を搭載しており, 入力信号によって稼働する回路の数を制御することが可能である. また
温度モニタ回路には, チップ上でリーク電流をモニタする回路をベースとして, 温度変化に伴うリーク電流量の増加からチップ温度を測定する回路を搭載した. また, 入出力ピン数削減のため, 内部に 2 つのマルチプレクサを搭載している.また, テスタによる測定は無し.

設計期間： 4 人月以上，5 人月未満

設計ツール：Synopsys 社 DesignCompiler，Sy-

nopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
評価回路など）トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性(65,1)0.18μmCMOS プロセスを用いた低ノイズ 16ch パッチクランプシステ
ム
慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

久保 勝弘, 高坂 太郎, 伊藤 孝太

概要：現在, 電気生理学の分野において神経細胞によるイオン電流を測定することが盛んに行われている. この神経信号を測定することで神経疾患の治療に貢献するだけでなく, ブレ
インマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のためのLSI システムの設計を行っている. 我々が目指すシステムが 16 チャネルパッチクランプシ
ステムであるため, 今回のチップでは, 5mm 角のチップ内に 16 チャネルのシステムを載せた. 1 月に作成したチップの評価結果からレイアウトの修正を行い, 所望の帯域内で動作する低ノイズパッチクランプの作成を行った.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Keysight 社 ADS～1,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

南 快優, 五十嵐 一真

概要：現在, 自立動作可能な LSI チップのための, 電源回路とアプリケーション回路の研究を行っている. 電源回路は太陽電池の出力を 1V 以上に昇圧することで様々なアプリケー
ション回路の動作を目指す. これまでの試作で電源回路に関して目標の 1V 以上の出力を達成している. 本試作では更なる昇圧率向上を目指し, 昇圧回路として用いているクロスカッ
プル型チャージポンプの改良版を設計した. これまで設計したクロスカップル型チャージポ
ンプ回路はあるタイミングで電荷が逆流してしまい, 結果的に昇圧率が下がってしまうという問題があった. そこで, 改良版では新たに MOS, クロックの種類を増やすことで逆流が起こらないように設計した. また, ダミーメタルが太陽電池の効率に与える影響を調べるた
め, ダミーメタルの面積が異なる太陽電池を複数設計した. 更に, 単一チップでのアプリ
ケーション回路の動作の実現に向け, 間欠動作回路の改良版を設計した. これは高い電力が必要な通信用回路向けに用いられる.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

二川 雅登

概要：計測対象の抵抗・容量を効率よく計測できる回路構成を目指し, 設計をすすめている. インピーダンス計測部の容量値が実測時に影響を及ぼしてしまうため, 除外できるような機構を提案し本試作で検証を行っている. 計測対象は土や水を想定しており, 抵抗成分,
容量成分共に大きなダイナミックレンジが必要となるため, それを補うための回路特性が必要となる. 特に, オペアンプの周波数特性が回路全体の出力特性に影響を及ぼすため, オペ
アンプの特性の見極めを行った. 本試作では, 電源やスイッチ, 増幅器に分けて設計を行い,各部の動作検証を行った. 電源部, スイッチ部については要求仕様どおりの特性を得ることができた. 増幅器については, 設計どおりの特性を得られたものの, 計測対象の測定必要範囲が想定以上に大きかったため, 要求仕様に対しては未達となった. 試作各部を統合させた本体回路においては, 一部特性未達の部位があるため, 基本的な動作確認・検証を行っているところである.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社
ASSURA，Cadence 社 Spectre

トランジスタ数：100～1,000

ナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

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第
３
章
チ
ッ
プ
試
作
報
告

インピーダンス計測検証用回路
静岡大学工学部

3-3

チップ種別：ア(66,1)

平成28年度第3回ローム CMOS 0.18um 試作（ RO18163 ）インスツルメンテーション・アンプ TEG 1
東京大学 VDEC

名倉 徹

概要：IoT 技術の広がりにより, これまで情報, および通信分野で使用されてきた LSI のア
プリケーション先が様々な分野へと広がっている. 近年注目されている IoT アプリケー
ションの有望な応用先として, 生体信号を常時モニタリングしてそのデータを取得し, そのデータに基いたヘルスケアアプリや, 病期診断への応用などが注目されている. 本チップでは, 筋電測定用の Instrumental Amplifier を試作した. 生体信号は着目する周波数が数 Hz～数百 Hz であり, 一般的なオペアンプとは一味違った考え方が必要となる. 本チップでは,外部と直接接続する端子の ESD 回路の違いを見るための TEG や, オフセットキャンセル回路の TEG, さらに, ローパスフィルタ, ハイパスフィルタ等の TEG, 基準信号発生回路,
50Hz/60Hz ノイズ除去回路など, 生体信号を取得するための基本回路特性を見るためのTEG を多数搭載している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

インスツルメンテーション・アンプ TEG 2
東京大学 VDEC

名倉 徹

概要：IoT 技術の広がりにより, これまで情報, および通信分野で使用されてきた LSI のア
プリケーション先が様々な分野へと広がっている. 近年注目されている IoT アプリケー
ションの有望な応用先として, 生体信号を常時モニタリングしてそのデータを取得し, そのデータに基いたヘルスケアアプリや, 病期診断への応用などが注目されている. 本チップでは, 筋電測定用の Instrumental Amplifier を試作した. 生体信号は着目する周波数が数 Hz～数百 Hz であり, 一般的なオペアンプとは一味違った考え方が必要となる. 本チップでは,外部と直接接続する端子の ESD 回路の違いを見るための TEG や, オフセットキャンセル回

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報
告

路の TEG, さらに, ローパスフィルタ, ハイパスフィルタ等の TEG, 基準信号発生回路,
50Hz/60Hz ノイズ除去回路など, 生体信号を取得するための基本回路特性を見るためのTEG を多数搭載している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

抵抗による三角波状動的電荷注入回路
東京大学 VDEC

名倉 徹, 飯塚 哲也, 浅田 邦博

東京大学工学系研究科

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とする. よってこの面積コストを低減するために, これら電源ノイズをオンチップで検知し動的に電荷を注入する回路を設計した. ノイズの大きさを決定するパラメータのほとんどが設計及びシミュレーション段階で決まることを利用し, 事前に注入電荷量を決めておき, ノイズを検出した段階で注入を始める, という回路を設計した. 具体的には, Delay Locked Loop と Vernier Time-to-Digital Converter の 2 つを組み合わせた電圧ドロップ検出回路, 注入電荷量を制御する注入コントロー
ラ, 外部電源から実際に電荷を引き込む抵抗回路を実装した. 電荷の注入に PMOS パストランジスタを用いることでノイズ低減と同時に小面積化を図り, シミュレーションでは約 33%のノイズ低減を従来のパッシブデキャップと比較して約 50%の面積で実現した.
このシミュレーション結果を実証するためのテストチップである.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

(67,1)

抵抗による三角波状動的電荷注入回路
東京大学 VDEC

名倉 徹, 飯塚 哲也, 浅田 邦博

東京大学工学系研究科

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とする. よってこの面積コストを低減するために, これら電源ノイズをオンチップで検知し動的に電荷を注入する回路を設計した. ノイズの大きさを決定するパラメータのほとんどが設計及びシミュレーション段階で決まることを利用し, 事前に注入電荷量を決めておき, ノイズを検出した段階で注入を始める, という回路を設計した. 具体的には, 電圧比較器を用いた低消費電力かつ高速な電圧ドロップ
検出回路, 注入電荷量を制御する注入コントローラ, 外部電源から実際に電荷を引き込む抵
抗回路の 3 つを実装した. 電荷の注入に PMOS パストランジスタを用いることでノイズ低減と同時に小面積化を図り, シミュレー
ションでは約 33%のノイズ低減を従来のパッシブデキャップと比較して約 10%の面積で実現した. このシミュレーション結果を実証するためのテストチップである.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

クイックスタート機能付きパルス幅制御位相同期回路
東京大学工学部

加賀谷 司

東京大学 VDEC

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：PLL はフィードバック制御を行うことで周波数逓倍の機能を有する回路だが, フィー
ドバック制御を終えて安定した出力を得るまでに時間がかかるという特徴を持つ. この時間のことをロック時間と呼び, PLL の性能を表す一つの指標となっているが, 本試作ではパル
ス幅制御位相同期回路（PWPLL）を用いてロック時間が短いクイックスタート機能を持たせた PLL を作成した. クイックスタート機能はシステムの毎起動時の活動時間が短い IoT 機
器やウェアラブルなどにおいて, そのシステムの起動時間を短くすることができるため, 結果として低消費電力とともにシステムの省電力化を達成する重要な機能となっている. 今回作成したチップでは PLL ロック時の周波数コントロールパラメーターと位相を記憶し, 次
回起動時に初期値として設定することでフィードバック開始時から PLL ほぼロック状態に置くことができるように設計を行った. 実測の結果, 起動時には僅かな周波数エラーおよび位相エラーでフィードバックを開始できており高速起動が実現されていることが確認された.

参考文献：Toru Nakura, Kunihiro Asada, "Low Pass Filter-less Pulse Width Controlled PLL Using Time to Soft Thermometer
Code Converter", IEICE Trans. Electronics, Vol.E95-C, No.2, pp.297-302, March 2012.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナ

フリップチップ基板検証用マイクロストリップ線路
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹

浅田 邦博, , ,
概要：長さが異なっている二つの 50 オームマイクロストリップ線路とショートおよびオー
プンパッドがチップ上に配置される. このチップはフリップチップ実装用の標準 PCB ボー
ド上の高周波信号パスの検証に使用される. 信号は GSG 構成でボードからチップに送信される. 線の寸法は 50 オームの特性インピーダンスの EM シミュレーションによって確認された. 最下位の金属は設計ルールを満たすスロットパターンを備えたグランドプレーンとして使用される. S パラメータはボード端子から測定されオンボードの伝送損失を評価するために使用される. マイクロストリップラインのシミュレーション結果は準備された
ショートパターンとオープンパターンを使用してフィクスチャデエンベディング測定によって確認される

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：100～1,000

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第
３
章
チ
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プ
試
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告

ログ（PLL, A-D/DC-DC コンバータなど）

東京大学工学系研究科

3-3

試作ラン：ローム CMOS

(68,1)

フリップチップ実装用・高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚, 榎本 隆一

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること
でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボン
ディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った. フリップチップ実装用にパッド配置の変更を行った.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナデジ混載

高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚, 榎本 隆一

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットと

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３
章
チ
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作
報
告

いった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること
でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボン
ディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナデジ混載

高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚, 榎本 隆一

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること
でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボン
ディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

チップ種別：アナデジ混載

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

(69,1)

高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚, 榎本 隆一

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること
でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボン
ディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナデジ混載

デカップリングコンデンサを追加した電流インパルス励起回路
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹, 浅田 邦博

概要：このチップは低電力検出アプリケーション用の電流モード UWB パルスジェネレータ
の一部である. この回路は NMOS を介しキャパシタを急速充電することによって非常に短い電流インパルスを生成する. この短いインパルスは, オフチップ伝送線路共振器を励起してパルスを生成する. 回路は, バッファ段, 遅延コントローラ, エッジシャープディレイラ
インから構成されている. 電流モード手法では寄生容量による損失と励起回路のサイズを低減している. したがってこの技術は低消費電力で効率的な UWB パルス生成を可能にする. このチップはダイシングされフリップチップボンディングによって石英基板上の伝送線共振器に集積される. 目標パルス中心周波数はチップ製造後伝送線長によって決定する
ことができる.

石英基板上のグランド変動を抑制するためもっと大きなデカップリング

コンデンサを整えている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：通信（RF 回路，ATM など）

2 段昇圧型チャージポンプ回路 TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

木村 知也, 宮川 尚之

坂野 達也, 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能する
ため，これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．本試作チップは，単一のオンチップ太陽電
池セルから得られる 0.5～0.6V 程度の電圧を効率よく昇圧するための回路などを搭載した
TEG である．昇圧回路は 2 段構成になっており，（ 1 ） 0.5～0.6V 程度の入力電圧で動作する電圧変動の影響を受けにくいリングオシレータ及びバッファ，（ 2 ） それにより駆動される前段のチャージポンプ回路，（ 3 ） そこで得られた閾値電圧以上の電源を用いてク
ロック振幅を変換するレベルコンバータおよびバッファ，並びに （ 4 ） そのクロックを用いて目的の出力電圧を得る後段のチャージポンプ回路からなる．現在，測定準備中である．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
プ

チップ種別：アナデジ混載

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

3-3
69

第
３
章
チ
ッ
プ
試
作
報
告

(70,1)

ハミング距離検索機能付き CAROM
東海大学情報通信学部

福原 雅朗, 平谷 真之, 杉山 健太郎, 恩地 夏央, 藏野 貴教

概要：ハミング距離検索機能付き内容照合メモリ（CAROM: Content AddressableROM）は, 入力データと記憶データ間のハミング距離を用いて判定を行うことで, 完全一
致検索だけでなく, 曖昧検索ができる. この CAROM はチップの試作や評価が行われておらず, 理論通り動作するのか確認されていない. 我々は, この CAROM の動作の検証を行うにあたり試作を行った. 今回試作したのは 4 ビット 5 ワードからなる CAROM セルアレイと,参照ハミング距離設定回路, 比較判定回路で構成されている. CAROM セルアレイでは, 入力データと記憶データ間のハミング距離に応じた, 一致線電圧を生成する. 参照ハミング距
離設定回路では, ユーザーが任意に設定したハミング距離に応じた, 照線電圧を生成する.
最後に比較判定回路において, 一致線電圧と参照線電圧の大小関係を比較することにより,入力データと記憶データ間のハミング距離が, 任意に設定したハミング距離以内であるかの判定結果を出力する.

参考文献：［ 1 ］ 近越, 濱田, 吉田, 鈴木, "ハミング距離検索機能を有する CMROM の照合特性", 電子情報通信学会論文誌 C, Vol.
J83-C, No.7, pp.658-659, 2000 年 7 月.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Cadence 社
Diva，Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

別：メモリ

SRAM 型確率的 ADC
金沢大学自然科学研究科

今村 竜

金沢大学理工学域

Ahola Roope

金沢大学理工研究域

北川 章夫

概要：確率的 ADC の分解能は, コンパレータの電圧比較精度には依存せず, コンパレータ
数の対数に比例することが知られている. このことを考慮し, 書き込み動作時の SRAM セル
をコンパレータとして利用することにより高精度を達成できる可能性がある. このアイデア
が正しいことを検証するためのシミュレーションでは, 理論通りの ENOB が達成されることが解ったが, メモリセル特性の一様性が保証できないメモリセルアレイへの実装が可能であるかどうかを確認するために, コンパレータとして使用できる SRAM コア, SRAM 制御
回路, 確率的 ADC の試作を行った. 使用する SRAM のセルアレイを選択することにより,コンパレータ数（同時に動作させる SRAM セル数）と分解能の関係を調べられるようにし

3-3
70

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章
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試
作
報
告

た. 残念ながら, アレイ内の SRAM セルがコンパレータとして正常動作しなかったため, 多数のコンパレータを同時に動作させることができるプリチャージ制御回路とドライバの再設計を計画している.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT）
1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～

チップ種別：アナデジ混載

CMOS イメージセンサ
東京電機大学工学研究科電気電子専攻
東京電機大学工学部

松浦 爽平

小松 聡

概要：研究する回路の実際の回路特性を測定することに加え,CMOS0.18 プロセスの設計フローを検証するために,試作を行った.試作した回路は,イメージセンサ回路の 1 画素だけの回路である.本回路の試作によって,CMOS ディジタル集積回路設計の DRC,LVS といった設計フローの検証に加え,0.18um プロセス特有の設計に係るノウハウを得ることができた.
イメージセンサ回路は,リセットトランジスタ,選択トランジスタ,アンプ,バイアス電圧のためのトランジスタ,フォトダイオードで構成している.イメージセンサのフォトダイオー
ド部分は,リセットトランジスタのソースの PN 接合面である.PN 接合面がフォトダイオー
ドの受光部となっており,開口率が大きいほど感度は良くなる.したがって PN 接合面の面積をなるべく大きくなるようレイアウトした.受光部以外のトランジスタに光が当たり動作に影響を与えないよう,受光部以外にはメタルを被せ,光を遮断するようレイアウトした.測定は,照度計を用いて,イメージセンサ回路に当たる光の強さを測定しながら出力の変化を確認した.測定結果は,1 画素ではあるが光の強さに応じて出力が変化していることが確認でき,イメージセンサ回路が動作していることが確認できた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
プ種別：TEG（特性評価回路など）

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

(71,1)

静電容量式 MEMS センサを対象とした C/V 変換回路の試作
東京電機大学東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部

横井 貴也, 成岡 謙悟

小松 聡

概要：近年, 静電容量式 MEMS センサはスマーフォンなどの通信機器に欠かせない存在となっている. それと同時に MEMS センサの小型化, 高性能化, 低消費電力化が求められており, これらの要求を満たす手法として MEMS と CMOS 回路を融合させた集積化 MEMS が注目されている. そこで, 我々は静電容量型 MEMS 加速度センサと CMOS 回路の融合化を目指す研究を行っている. 集積化 MEMS を製作する上で静電容量型 MEMS 加速度センサの他に, 容量-電圧変換回路が必要となる. 今回は差動容量型センサ素子を対象とした C-V 変
換回路を試作した. 動作としては二端子における MEMS 加速度センサの容量差に対し, ア
ナログ電圧値を出力する仕組みになっている. 各センサ容量部分のコンデンサにおいて基準電圧に対して±V を付加した電圧で充電し, 各容量値における電荷 Q の差から電圧値を検出する. また, 検出された出力値をサンプルホールド回路によって保存することで, リセット動作時も出力を検出できるようにしている. 今回の試作では, 容量変化における出力変化の精度を測定するため, 同じ大きさの容量を並列に構成し, アナログスイッチによって両センサ容量部分の変化を擬似的に実現させている.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ（PLL, A-D/DC-DC コンバータなど）

0.18μmCMOS プロセスを用いたアナログ回路 TEG
広島工業大学工学部/電子情報工学科

升井 義博

概要：近年では IoT の研究・開発・実用化に伴い, 無線センサーネットワークの利用が開始
されつつある. 最近の無線センサーネットワークでは信号通信用の配線だけでなく, 電源配線の無線化もすすみつつある. そこで, 本試作ではエネルギーハーベストを電源とし, 無線
センサーネットワークでの利用を想定したアナログ要素回路の試作を行った. 低電圧駆動,
低消費電力というテーマで 0.18μmCMOS プロセスを用いたアナログ回路 TEG として以下の回路の試作を行った. ブートストラップ及び基板バイアス効果を用いた低電圧発振回路,
デジタルスタンダードセルと自動レイアウトツールを用いた 5bit フラッシュ型 AD 変換器,
CMOS ダイオードを利用した低電圧用多相整流回路, 弱反転領域を利用したエネルギー
ハーベストのための低電圧参照電源回路, 差動型 DFF とクロックゲーティングを利用した
低消費電力 8bit 逐次比較型 AD 変換器, インバータをベースとした FF 型 ΔΣ 型 ADC, PLL（Phase Locked Loop）.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号

処理プロセッサ三谷 勇介, 上倉 宇晴, 宮地 幸祐, 上口 光

概要：状の把握に非常に有益な情報であり, 発汗量をモニタすることにより, これらの症状を的確かつ迅速に検出することができる. 本試作においては, 静電容量型の湿度センサの容量変化を正確に計測する回路をワンチップ化した. 周期変調手法を用いた積分型 AD コン
バーター回路で容量変化を時間情報に変換し, これらを平均化し, 参照容量とオフセット容量を差し引くことで, 肌を通過する前後の湿度変化を計測する. また, 容量の充電に使用するための参照電流と, AD コンバーターに用いる参照電圧を正確に生成する, バンドギャッ
プ参照電圧, 電流源回路も搭載している. 試作した TEG は, 面積 0.72mm2 に収まっている.
また, 本チップには今後の試作を見据えて以下の回路を搭載している. 温度センサに用いるために, バンドギャップ参照電源回路の単体回路, ダイオード単体 TEG, ディープ Nwell のNMOS 単体デバイス, などである. 本チップは 3 月末に納品され, これから恒温, 恒湿槽やFPGA を用いて測定予定である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，Keysight 社 ADS
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

71

第
３
章
チ
ッ
プ
試
作
報
告

容量型湿度センサを用いた発汗センサテストチップ
信州大学工学部3-3

トランジスタ数：1,000～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

(72,1)

単一磁束量子/CMOS ハイブリッドメモリシステム試作 4
横浜国立大学工学府

今野 元, 安井 雄紀, 大熊 幸寛

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはプロセスの最小幅で設計した 8T-SRAM セルで構成される
メモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は CMOS アンプ部からメモリ部本体へと流れる短絡電流の除去であり, 本試作チップでは METAL4,5 層での GND 拡張により低ノイズ化を図った. 測定を行った結果, 短絡電流の除去を確認し低ノイズ化に成功した. また, この低ノイズ CMOS メモリを用いて SFQ/CMOS ハイブリッ
ドメモリの完全動作に向けた測定を行ったが, 正常動作を得ることはできなかった. 1 チップのみしか評価が行えていない為, 今後も測定による評価を行っていく必要がある.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

単一磁束量子/CMOS ハイブリッドメモリシステム試作 5
横浜国立大学工学府

今野 元, 安井 雄紀, 大熊 幸寛

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはプロセスの最小幅で設計した 8T-SRAM セルで構成される
メモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は CMOS アンプ部からメモリ部本体へと流れる短絡電流の除

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第
３
章
チ
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試
作
報
告

去であり, 本試作チップでは METAL4,5 層での GND 拡張, 及びガードリングによるCMOS アンプ部の囲い込みにより低ノイズ化を図った. 測定を行った結果, 短絡電流の除去を確認し低ノイズ化に成功した. また,
この低ノイズ CMOS メモリを用いて SFQ/CMOS ハイブリッドメモリの完全動作に向けた測定を行った. 全入出力にてハイブリッド
メモリの正常動作を確認, つまり完全動作実証に成功した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

一定画素間隔で蓄積時間制御可能な CMOS イメージセンサ
東京理科大学工学研究科

古坂 拓朗, 繁森 祥吾, 田中 亮祐, 野村 昂平, 浜本 隆之

概要：本チップは, VDEC 環境下でのチップ設計の基本技術を習得するため, 2013 年度に試作した 256×256 画素のイメージセンサをベースに設計された. 一定画素間隔で蓄積時間制御を行うことにより, 異なる撮像特性の画像を同時に取得し, 後段信号処理と組み合わせて高品質な画像を取得することを目論む. 本チップは縦 320×横 240 画素のイメージセンサで, 標
準的な 3 トランジスタ構成の画素回路に, 行方向のリセット制御を行うための行選択トラン
ジスタが追加された 4 トランジスタ構成の電圧 APS 型フォトダイオードアレイにより構成されている. 垂直走査回路および水平走査回路には行または列の読み飛ばし機能が備わっており, 一定間隔でリセットや読み出しを行う行または列を読み飛ばすことにより, 一定画素
間隔での蓄積時間制御が可能である. 列ごとの読み出し回路には, コンパレータおよびラッチ回路により構成される 8bit シングルスロープ型 AD 変換器を備え, AD 変換前のアナログ
信号と AD 変換後のディジタル信号を同時に出力する. 現在, 実機評価を行っており, 一定画素間隔で異なる露光時間・異なるフレー
ムレートで撮像可能であることを確認している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100,000～1,000,000

種別：イメージセンサ/スマートセンサ

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ

(73,1)

ゲイン及び波帯切替可能な生体信号処理用 LSI
東北大学医工学研究科

田中 徹, 下川 賢士

長崎総合科学大学工学研究科
東北大学工学研究科

清山 浩司, 西野 悟

伊藤 圭汰, 宇野 正真, 竹澤 好樹, 銭 正ヨウ

概要：近年, WHO （World Health Organization）は心臓血管疾病を癌と並ぶ「Topkiller」として報告している. 疾病による脈拍の上昇は心臓と血管に多大な負荷を与える.
また, 運動中の脈拍上昇も心臓および血管に負担を与える. このように脈拍は健康に大きな影響を与えるため, 日常的に脈拍をモニタリングすることが望ましい. そこで我々は日常的な脈拍のモニタリングに適した小規模測定システムを開発している. 今回は脈拍を測定する
ための生体信号処理 LSI を試作した. 設計した LSI は 4 段階の増幅率切替可能な LNA（Low
Noise Amplifier）と 3 段階の低域遮断周波数切替可能な LPF（Low Pass Filter）を含む.
現在, 試作した LSI の評価を行っている.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

低電圧駆動 CMOS スマートダストの基礎検討
立命館大学理工学部

宇野 重康

概要：本チップは, CMOS チップに化学発電型バイオセンサーを組み合わせることにより,バイオセンシングを行うことを試みるものである. 既に他研究グループにより報告されている, 電気化学的に発電する素子の出力電圧や電流を測定し, 間欠動作周期に変換することでそれを出力する回路を参考として設計された. 具体的には, （ 1 ） 化学発電素子からの電力により駆動し, その電流量に応じた間欠動作周期で間欠的に大電流を消費し, それによる電磁波あるいは磁場の発生により通信する回路, （ 2 ） 化学発電素子からの電力により駆動
し, その起電力に応じた間欠動作周期で間欠的に大電流を消費し, それによる電磁波あるいは磁場の発生により通信する回路, の 2 種類を搭載した. その結果, いずれの方式においても要素回路の正常動作を確認した. 今後は実際の化学発電素子との組み合わせによる動作検証およびデータ通信評価を行う必要がある.

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラ
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

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第
３
章
チ
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試
作
報
告

DCDC 昇圧回路
電気通信大学情報理工学研究科
電気通信大学情報理工学部

荒井 渓太, 石毛 剛志, 高橋 史帆
鈴木 康介

概要：今回の試作では，5 人の学生個別に設計した 8 種類の回路（昇圧回路，ADPLL，コン
パレータ，リニアレギュレータ，オペアンプ等）を実装した．今回は DCDC 昇圧回路について報告する．外部入力の矩形波を 2 段バッファで受け，nmos スイッチに接続している．
そのスイッチング動作によって昇圧回路としている．出力方向には，逆流防止のためにダイオード接続の nmos を接続した．1V 程度の入力電圧を約 3V まで昇圧させることを目標とし，設計した．シミュレーションは，シミュレーション時間短縮のために蓄電用のコン
デンサのキャパシタを 5n で行った．結果としては，1V の入力電圧が 200us で 3.7V まで昇圧に成功した．実際にチップの測定をしたところ，測定できなかった．レイアウトまで巻
き戻って改めて確認したところ，ピン配置にミスがあったためであった．

参考文献：On-chip high-voltage generation in NMOS integrated circuits using an improved voltage multiplier technique
設計期間：5 人月以上，6 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm

(74,1)

Bitmap Index Based Query Processor, etc.
電気通信大学情報理工学研究科
電気通信大学情報理工学部

Nguyen Xuan Thuan
森 祐一朗, 堀田 裕亮

概要：今回の試作では，3 種類の回路を実装した．1 つ目は，ビットマップ索引を用いて多次元クエリを実行するためのプロセッサであり，ビットマップ索引用メモリ，クエリ実行
用メモリ，論理配列モジュール，複数一致プライオリティエンコーダを備える．シミュ
レーションの結果からは 200MHz で動作することが想定されていたが，実際に納品されたチップにおける最大動作周波数は 40MHz に留まった．2 つ目は，ハフマン符号化された可変長データ（1～7 ビット）の入力に対し，4 ビットの固定長データを出力する回路である．なお，デコードする際に用いるテーブルデータの動的更新にも対応している．3 つ目
は，デジタル回路の学習を目的として作成された，基本的な演算を行う ALU とタイマーを組み合わせた回路である．

参考文献：R Mueller et al., Data processing on FPGAs
設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
ンジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラ

チップ種別：マイクロプロセッサ

電流源回路及びシュミットトリガ回路等
電気通信大学情報理工学研究科

野田 一善, 高橋 史帆, 伊藤 孝幸

概要：今回の試作では，電流源回路, シュミットトリガ付き LDO 回路, 1 次元 DCT 回路の設計を行った. 電流源回路では, オペアンプに用いる電流源として, シンプルで且つ扱える電流の範囲が幅広いことから論文でも広く用いられている回路を実際に設計し,その有効性と実測においてもその動作ができるかの確認を目的とした. 電流源回路構成は PMOS カレ
ントミラーと NMOS カレントミラーと 10kΩ の抵抗からなっている. 25℃においてシミュ
レーションで 3.11μA の電流値となっていたところ, 実測では 3.43μA となりほぼ一致した.
次にシュミットトリガ付き LDO は, 外部大容量キャパシタ C_i にエネルギーハーベスト源
から生成された電荷を蓄え, 充電完了したら電流を電源回路に供給することで生成電流量が少ないエネルギーハーベスト源からデバイスへの電力供給を可能とする回路である. シミュレーションでは外部容量 C_i=1000μF, 最小入力電圧が 2.64V のとき, 安定出力電圧 2.44V,

3-3

入力リーク電流は C_i 充電時に 0.425μA, C_i 放電時 4.023μA となった. 実測では外部容量 C_i=10μF, 最小入力電圧が 2.975V のと74

参考文献：E. Vittoz et al, “CMOS Analog Integrated Circuits Based on Weak Inversion Operation”
設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，

第
３
章
チ
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試
作
報
告

き, 安定出力電圧 2.2V, 入力リーク電流は C_i 充電時に 0.375μA, C_i 放電時 3.9094μA となった.

Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
ンジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラ

チップ種別：アナデジ混載

集束イオンビーム（FIB）裏面加工がトランジスタ特性に及ぼす影響を評価する TEG（2 作目）
東京大学工学系研究科
東京大学 VDEC

宇佐美 尚人, 岡本 有貴, 三田 吉郎

太田 悦子, 池野 理門, 浅田 邦博

概要：前作「集束イオンビーム（FIB）裏面加工がトランジスタ特性に及ぼす影響を評価す
る TEG（1 作目）」であった回路上の不具合を修正した版を試作した. 試作したチップに裏面から貫通孔形成, 走査イオン像（SIM）観察, 配線形成作業を行ない, 特に加工膜厚についてこれらの作業が定量的に与える影響を観測することができ, フランスで開かれた IEEE
International Conference on Microelectronic Test Structures （ICMTS）国際会議で結果を口頭発表することができた.

参考文献：Naoto Usami, Jun Kinoshita, Rimon Ikeno, Yuki Okamoto, Masaaki Tanno,
Kunihiro Asada and Yoshio Mita, "An arrayed test structure for transistor damage assessment induced by circuit analysis and repairing processes with back-side-accessing Focused Ion Beam", 2017 IEEE Conference on
Microelectronic Test Structures （ICMTS 2017）, 27-30, Session 6.1, Mar, 2017
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

(75,1)Fine resolution ADC based on the approach of stochastic
comparators
東京大学 VDEC

Mai-Khanh Nguyen Ngoc, Ikeno Rimon

概要：Stochastic analog to digital converters （ADC） employ process variations based on the Gaussian distribution assumption of comparator voltage offset （Vos） for its transfer function of voltageto-digital. All comparator output values are summed up to achieve an output yield where the yield isdefined as the number of comparators with ’1’ output values. A stochastic ADC makes use of the limited linear region neighboring to the CDF’s trip point as the transfer function. This circuit design inthis time is to perform a sub-ranging fine resolution ADC based on stochastic comparators and robust
to process variation. The number of comparator elements is very important for the characteristic of
the transfer function. From the achievement of the previous measurement result, this chip design isto increase the number of comparators of the stochastic ADC stage to be double. The increasement isto enhance the effective resolution （LSB） of the sub-ranging stochastic analog to digital converter circuit. In addition, the corresponding digital
encoder circuit following the stochastic comparator array is revised in design and layout. The simulated operation clock frequency can be covered
up to 300-MHz in this technology process. A flash ADC with is added in this chip. A differential approach is applied for this flash ADC. The comparator circuit of the flash ADC has differential structures for both inputs and reference terminals. Moreover, the resistor ladder structure is in differential type so that a calibration at reference terminals can be applied to compensate variations of devices. A digital bubble removal and encoder
circuits are included to the flash ADC. In addition, for the stochastic ADC circuit, a layout strategy is proposed to reduce systematic variation.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

High linearity sample and hold sampling for analog-digitalconverter
東京大学 VDEC

Mai-Khanh Nguyen Ngoc

概要：The sample and hold circuit is an important part of most data acquisition systems. Sample andhold circuits are commonly used in analog to digital converters communication circuits etc. It captures ananalog signal and holds it during some operation. Sample and hold circuits are also considered and referred to as track and hold circuits. The most common application of a sample and hold circuit is to maintain the input to the conversation circuit of analog to digital at a constant value during the conversion.
This chip design is to implement a sample and hold circuit for the input of our analog-digital conversion
project. A differential structure type of sample and hold circuit is applied to cancel the common mode voltage noise. The linearity of the circuit is one of the most important factors for this chip design. In addition,
Pedestal error of the sample and hold operations must be avoided. Sampling pedestal or hold step occurs
each time it goes from sample mode to hold mode and there is always a small error in the voltage being held that makes it different from the input analog
voltage at the time of sampling. This error should be reduced and even more importantly be signal independent to avoid nonlinear distortion. An improvement for the pedestal error is applied for this design. In addition, the operation bandwidth of this sample and hold circuit is decided in order to cover therange of the following stage of analog-digital conversion circuit. In order to make an insolation between the outputs of this sample and hold circuit and the
input of the analog-digital conversion circuit, an unique gain buffer circuit of source follower is used. Other important performance factors, such as dynamic range, linearity, gain and offset error are considered carefully in this design. There are four testing circuits integrated in the same chip.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Cadence 社
ASSURA，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高知工科大学工学部システム工学群
高知工科大学システム工学群
高知工科大学大学院基板工学専攻

橘昌良

橘 昌良, 窪添 諒, 軽野 滉士
Wannaboon Chatchai

概要：本チップの目的はアナログ回路用ライブラリの設計である. 試作した回路はバンド
ギャップリファレンス（BGR）, BGR に対する BIST 回路, Nauta OTA, および 2 次 ΔΣ 変調回路とそれに対する BIST 回路である. BGR に対する BIST 回路は素子の開放/短絡故障の検出を目的としたもので, BGR 回路内部のノード電圧をテスト応答解析器に入力し故障検出を行っている. 今回の試作では故障無し BGR と 6 種類の故障をそれぞれ付加した BGR を載せた.

Nauta

OTA は広帯域の増幅器としての使用を目的としたもので, W/L 比の最適化を行い, 入力段を 2 段にすることによる増幅度の向上などを目標とした. 2 次 ΔΣ 変調回路は通常の OPamp を使用したものであるが, カオス発振回路の出力をクロック入力とした故障検出回路を組み込んである.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

3-3
75

第
３
章
チ
ッ
プ
試
作
報
告

(76,1)

アナログ回路用ライブラリ及び素子評価
高知工科大学システム工学群

橘 昌良, 武内 智哉

高知工科大学大学院基板工学専攻

岡崎 泰士

概要：本チップの目的はアナログ回路用ライブラリの設計である. 試作した回路は BGR 回路, ΔΣ 変調回路である. BGR 回路は, 先行研究で設計された BGR 回路をコモンセントロイド化した. 先行研究で設計された BGR 回路は, ダイオードの代わりに弱反転領域で動作する
MOSFET が用いられている. これを 3 種類設計した. 先行研究で設計された 2 つの BGR 回路を組み合わせた基準電源回路をコモンセントロイド化した. 組み合わせたのは弱反転領域で動作する MOSFET を用いた BGR 回路とダイオードをコモンセントロイド配置にした
BGR 回路である. BGR 回路を構成するオペアンプは 2 段構成で出力電圧からバイアス電圧を生成する自己バイアス型のものを用いた. ΔΣ 変調回路は Nauta OTA を用いた 1 次 ΔΣ 変
調回路である. 回路構成は RC 積分器, 1bit のダイナミック型コンパレータ, 1bit の電流出力
D/A 変換回路である. RC 積分器の抵抗のレイアウトをコモンセントロイド配置にしたもの, 回路全体のレイアウトを左右対称にした
ものの 2 種類の ΔΣ 変調回路を試作した. 信号帯域は 22kHz, オーバーサンプリング比は 256 として, 設計し, S/N 比を評価した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

中性子線照射実験のための耐ソフトエラーラッチ回路
千葉大学工学部

堀田 奈央, 高田 麻都, 勝又 啓道, 島袋 秀樹, 中川 雄貴

千葉大学大学院融合科学研究科
千葉大学大学院工学研究院

上野 弘貴
難波 一輝

概要：本試作は，放射線由来のソフトエラーに耐性を有するラッチ回路を対象とした，中性子線照射実験のためのチップである．近年，集積回路の微細化が進み，α 線や中性子線な
どの高エネルギー粒子の衝突による，回路への影響が大きくなっている．これに伴い，回路内でのソフトエラー発生確率が増加している．この問題を解決するために，ラッチ自身
でソフトエラーを訂正する耐ソフトエラーラッチ設計が，従来の研究によって多く提案されている．それらの手法の中には，フィードバックループや DICE（Dual Interlocked Storage Cell）構造を利用した手法などがあり，本試作において代表的な耐ソフトエラーラッ
チ回路 4 つと，比較回路として通常のラッチ回路の試作を行った．試作したチップを用い

3-3
76

第
３
章
チ
ッ
プ
試
作
報
告

て，従来手法が実際の中性子線の照射環境下においても期待した動作を行うのか，シミュレーションの実証を行う．

参考文献：坂田，難波，伊藤，"ソフトエラー対策ラッチの調査と分類，"信学技報 FIIS，2008 年．
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

ランダム遅延素子を用いた耐タンパ非同期式暗号化回路
弘前大学理工学部

豊嶋 太樹, 今井 雅

概要：一定周期のクロック信号に基づいて動作する同期式回路や, 遅延の大きさが一定の遅延素子を用いた非同期式回路では, 同じ論理動作を行うと同じ電流・電磁波特性を示すシス
テムとなる. そのため, 電流や電磁波など, 外部から観測可能な情報から内部の秘匿情報を窃取するサイドチャネル攻撃に対する耐性が低い. これに対し, 遅延の大きさを変更することができるランダム遅延素子を用いた束データ方式非同期式回路として VLSI 回路を設計することで, 同じ論理動作でも異なる電流・電磁波特性を示すシステムを実現できる. 本試作
では, いくつかのランダム遅延素子を設計し, 23 パイプラインステージを持つ AES（Advanced Encryption Standard）暗号化非同期式回路を実装した. 非同期式回路の制御方式
としては, 2-Phase ハンドシェイクプロコトルに基づくデータ転送を行う MOUSETRAP パ
イプラインテンプレートを使用し, 要求-応答ハンドシェイクに伴うオーバーヘッドが小さく高速なシステムを実現した. 比較評価用に, 組合せ回路部は同一のものを使用した同期式 AES 回路及び, ランダム遅延素子を使用せず, 遅延値が固定な遅延素子を使用した非同期式 AES 回路も実装した.

参考文献：Daiki Toyoshima, Tatsuya Ishikawa, Atsushi Kurokawa, Masashi Imai, “Random Delay Elements for Tamper Resistant Asynchronous Circuits based on 2-phase Handshaking Protocol,” Proc. SASIMI2016, pp.113-118, Oct., 2016

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 Astro，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）
2.5mmx5.0mm チップ

チップ種別：その他

トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μm

(77,1)

各種フィルタとチャージポンプ
明治大学大学院理工学研究科

和田 和千, 今井 博之, 須藤 千裕, 大門 佑, 市川 遼

概要：大学院生 4 名が，各々の研究において提案した回路および，評価に必要な回路を，以下に記す概略の通り試作した．①フィルタとミキサの機能を併せ持つダイレクトサンプ
リングミキサ（DSM）および，それに付随した相補クロック生成回路，分周回路．②4 相クロックジェネレータを用いたチャージポンプで，MOSFET の基板端子を接地した回路と，Deep n well を用いて基板端子とソース端子を短絡した回路．③“Cross-coupledcharge pump with Dynamic Body Bias and Adaptive Dead Time”*の追実験用の回路．④ベルヌーイ数の母関数に基づく受動回路を用いた FIR フィルタで，光伝送における歪み補償回路（光伝送用等化器）．

参考文献：*Jungmoon Kim et al．，“A 0.15 V Input Energy Harvesting Charge Pump
With Dynamic Body Biasing and Adaptive Dead-Time for Efficiency Improvement” IEEE
J．Solid State Circuits，vol.50，pp.414-425，Feb．2015．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～100
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

2.5GHz-LC 共振型 Digital Controlled Oscillator とTime To Digital Convertor の回路実装
法政大学理工学部
概要：デルタシグマ型

デルタシグマ型

峯村 亮佑, 佐々木 翔一朗, 星野 裕也, 嘉藤 貴博
Time To Digital Convertor

は, Noise-Sheoing により, キャリ

ア近傍の Noise 抑圧がかかるので, PLL としての狭帯域特性の向上が期待できる. これらの確認のための, デジタル PLL の基礎回路部品である, TDC 単体, LC 共振型 DCO の単体を試作した. 今回は VCO の Phase-Noise 評価のために, 高周波 PAD を設けて, 発振器の CLK を
分周なしで引出し, オンウエハプローブで評価できるように実装した. SPI（serial peripheral interface）を実装して, シリアルで転送して発振器のデジタルコードの入力, モニタ信号の切り替え等を行い, 動作させている. プローブでの PAD へのコンタクトは確認でき, 回路の基本動作は確認できた. 今後, デジタル PLL の回路設計, 実装にフィードバックしていく予定である.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT）

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ

77（PLL, A-D/DC-DC コンバータなど）

第３章

積層型 IC のチップ内の温度分布の解析
富山県立大学工学部

情報システム工学科

富山県立大学情報システム工学科

チ
ッ
プ
試
作
報
告

出町 治香, 牛田 慧

岩田 栄之, 松田 敏弘

概要：MOSFET の微細化と VLSI の高集積化によって, 消費電力が増大し, VLSI 内に局所的な高温箇所が発生し, 回路の特性や信頼性などに影響するチップ内温度分布の不均一性が問題となっている. また, 複数の LSI を積層した 3 次元 IC の開発も進められているが, 熱伝導率の小さい接着層によって, 温度が上昇する. したがって, 現在の熱伝導シミュレータは
LSI の設計に非常に有用であるが, シミュレーションの精度をさらに高めるためにも, 実験による実測値との比較・検証は必要不可欠である. 本研究では, 熱源となる抵抗とそのまわりに配置されたダイオードからなるテスト回路を LSI として設計・試作し, 実測とシミュ
レーションを用いて LSI 内の温度分布を解析することを目的としている. 本テストチップ中には, 熱源となる抵抗 1 個と, 温度センサダイオード 32 個で構成されているブロックを24 個 配置し, 熱源や配線パターン等による温度分布の変化を解析できるようにした. さらに, このテストチップを用いた 3 次元 IC について, 温度分布解析を行っている.

参考文献：T. Matsuda, K. Yamada, H. Demachi, H. Iwata, T. Hatakeyama, M. Ishizuka, and T. Ohzone, "Analysis of Temperature Distribution in Stacked IC With On-Chip Sensing Device Arrays," IEEE Transactions on Semiconductor Manufacturing,
vol. 28, no.3, pp. 213-220, 2015.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF）
回路など）

3-3

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価(78,1)

低電源電圧化での測定に対応したレシオレス SRAM T-CAM 回路
九州工業大学大学院情報工学府

アリムディン モハマド, 西方 大輔, 中村 和之

概要：本研究室でこれまで提案してきたレシオレス SRAM 回路を, 3 値連想メモリ回路（T-CAM）の記憶セルへ応用したレシオレス T-CAM 回路を開発している. レシオレス
SRAM は, 低電源電圧下での信頼性の高い動作を可能とするものであるが, 特に 0.5V 以下の低電圧領域での測定は困難を極める. 今回の LSI では, 特に I/O 回路部分に通常のデジタ
ル I/O ではなく, 低電圧下でも確実に動作可能なアナログ I/O 回路を設計し用いた. これにより, I/O 回路の特性により, 低電源電圧下での測定ができなくなる問題を回避する. さらに, 今回の LSI では, 記憶セルに従来の 6 トランジスタ型 SRAM セルを用いたものを同時に搭載し, 両者の特性比較を行うことが可能な構成となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

プ

チップ種別：メモリ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

電源スタック型回路構造における中間電位安定性評価回路
九州工業大学大学院情報工学府

山口 翔吾, 肥後 知樹, 中村 和之

概要：本チップには, 12 トランジスタ型レシオレス SRAM 回路に, 新型のコーディング回路を付加した電源スタック型回路構造による中間電位安定性評価回路が搭載されている. 今回の試作チップでは, 電源スタック型回路構造におけるコーディングを利用した場合の中間電位安定化効果を比較・検証することが目的である. 今回, 新たなコーディング方式として, 適応型バス反転方式を検討している. さらに低電源電圧でも動作可能なレシオレス
SRAM 回路を内部回路として用いており, 3 段以上の多段電源スタック型構造を評価可能としている. 試作 LSI を複数用いて, 電源スタック型構造を構成し, 実測データを得ることで,その有用性を定量的に示すことを目標としている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali-

3-3

bre

トランジスタ数：10,000～100,000

プ

チップ種別：メモリ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

78

第
３
章
チ
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プ
試
作
報
告

無線通信用増幅器, 及び TEG
九州大学システム情報科学研究院

濱澤 篤優,久保木 猛, 金谷 晴一

概要：5GHz 帯無線通信用低雑音増幅器, 前記増幅器に接続されるスパイラルインダクタ,
及び評価用の小面積インダクタを試作した. 回路設計においては, Keysight 社の電磁界シミュレータによりスパイラルインダクタ, 小面積インダクタ, 及び配線の電磁界解析を行い, 寄生素子等を含めた S パラメータとした. Keysight 社の ADS により電磁界のデータとトランジスタ等の SPICE モデルをマージした. また, 入出力のインピーダンス整合回路についても, ADS により設計した. 出力部については, 後段の Mixer 回路の入力インピーダンスを考慮して設計した. Cadence 社の Virtuoso により回路のレイアウトを行った. あわせて低雑音増幅器に接続されるインダクタのレイアウトも行った. さらにインダクタのガードリ
ングについても高周波特性を調査した. ROHM 社の 0.18 ミクロン CMOS プロセスにより試作したスパイラルインダクタについては, オンウエハプローブシステムにより 1GHz から
10GHz までの高周波特性を測定した. インダクタンス値, 及び Q 値の周波数特性は設計結果と同様の特性を得た.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Keysight 社 ADS トランジスタ数：10～100 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

(79,1)CMOS 通信回路実現のための試作
明治大学理工学研究科

大里 侑生

概要：高周波通信というテーマを根底に置き, 評価に必要な回路の試作を行った. 高周波回路の実測に向けてまずは TEG の試作を行った. 高周波回路は, シミュレーションと実測の結果が異なることが課題としてあげられている. そのため, 回路全体ではなく回路を構成す
る要素回路の特性を見ることを目的とした. レイアウトは, 今後設計を予定している高周波回路で使用する形状比を想定して 11 パターンを試作した. 実測にあたって SOLT 法によるキャリブレーションを検討していた. そのことから, 1 パターンにつきオープンパターンとショートパターンを用意する必要があったため合計で 33 パターンの TEG を試作した.
TEG の S パラメータを測定し高周波回路の設計にフィードバックする. これらの回路は測定器による動作確認を通して妥当性の検証を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 Spectre

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：TEG（特性評価回路など）

0.18μmCMOS プロセスを用いた脳波測定用フロントエンドアンプの試作
慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦
久保 勝弘, 高坂 太郎, 伊藤 孝太, 宮脇 貴統, 田中 稜也,
出口 卓己

概要：現在, 脳波測定は癲癇の治療などの医療分野, またブレインマシンインターフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用に向けて研究されている. 脳波測定という分野においては, 信号測定時におけるノイズ耐性をいかにあげるかが重要な問題となっている. 我々は脳波測定システムを作る上でノイズ軽減をする手段の一つとして, チョッパを用いて低周波ノイズを軽減することを試した. 今回のチップでは頭部に取り付けた電極から取り出した信号を入力することを想定し, 2.5mm 角のチップ内に初段増幅用のフォール
デッドカスコード型チョッパアンプ, 2 段増幅用に計装アンプを設計した.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Keysight 社 ADS～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

慶應義塾大学理工学研究科

チ
ッ
プ
試
作
報
告

中野 誠彦, 銭林 大悟
南 快優, 五十嵐 一真

概要：現在, 自立動作可能な LSI チップのための, 電源回路とアプリケーション回路の研究を行っている. 電源回路は太陽電池の出力を 1V 以上に昇圧することで様々なアプリケー
ション回路の動作を目指す. 本試作では, システムとしての性能評価用にクロスカップル
チャージポンプ型昇圧回路, 太陽電池, クロック生成回路からなる電源システムを設計した. また, オンチップ太陽電池の設計を行った. この際, n-well 上にストライプの金属パ
ターンを敷いたものを設計した. ストライプの間隔と太陽電池の波長特性にどのような相関があるかを検証するため, ストライプの間隔の異なる太陽電池を複数設計した. 加えて, 通
信用のバックスキャッタリングシステムの検討を行っており, システム用に組み込む
LC マッチング回路を設計した. このシステムは電波発生機から送られる電波をチップで受け, 反射させるかどうかで情報通信を行う. 今回, 整合した場合の無反射状態を作り出すための LC マッチング回路の部分を設計した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

79

第
３
章

自立動作可能 LSI チップのためのアプリケーション回路の検討
慶應義塾大学理工学部

3-3

チッ

(80,1)

低電圧動作・電流リファレンス回路
埼玉工業大学大学院工学研究科
埼玉工業大学工学部

吉澤 浩和, 秦 志剛

坂田 康平

概要：電流リファレンス回路はアナログ回路やアナログ/デジタル混載回路において重要な回路ブロックである. 近年，携帯型電子機器の普及に伴って集積回路の低電圧化および低消費電力化への要求が高まっている. 電流リファレンス回路においても，電源電圧 1 V 以下で動作する回路がこれまでに報告されている. 本研究では，ナノアンペアオーダーの基準電流を供給する電流リファレンス回路の低電圧化を検討し，IC の試作を行った. 0.18μm
CMOS プロセス用 SPICE パラメータを用いたシミュレーション結果では，電源電圧 0.6
V で 2 nA の基準電流が得られることを確認した. また，回路の面積は 0.022 mm2 となった. 今後, 試作チップの測定結果とシミュレーション結果を比較検討する予定である.

参考文献：Z. Qin and H. Yoshizawa, “A 0.6-V 2-nA CMOS Current Reference Circuit”,
Int. Journal of Engineering Research and Application, vol. 7, No. 2, pp.19-22, 2017.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ワイヤレス給電技術に向けたパワーマネジメント回路用 TEG
神戸大学大学院工学研究科

増田 創太, 秋原 優樹, 浅野 大樹, 廣瀬 哲也

概要：本試作では，ワイヤレス給電技術に向けたパワーマネジメント回路の要素 TEG 回路の開発・設計を行った．搭載した素子・回路として，オンチップインダクタ，整流回路，
そしてリファレンス回路を搭載した．パワーマネジメント回路は，オンチップインダクタ
で交流電圧を生成し，整流回路で交流 AC 電圧を直流 DC 電圧に変換する構成とした．また，負荷回路としてリファレンス回路を動作させる構成とした．整流回路においては，従来のショットキーバリアダイオードに替えて，MOS トランジスタを用いる構成とした．また，高効率な整流を実現するために，ゲートバイアス構成を採用した．リファレンス回路
においては，極めて低い消費電流で動作するようにナノワットオーダーの超低消費電力で動作する回路構成を採用した．さらに，整流回路の接続段数を変えたテスト回路を搭載す

3-3
80

第
３
章
チ
ッ
プ
試
作
報
告

ることで，個別に整流回路の特性評価を行えるようにした．本チップの評価は現在推進中である．整流回路においては，交流 AC 電圧を直流 DC 電圧に変換可能であることを確認した．その他の要素 TEG 回路についても評価を推進中である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

符号化・復号回路
上智大学理工学部

林等

概要：○概要 立ち上がり間隔が一定周期になるように波形を割り当てた符号化方式に対応した符号化・復号回路. ○特徴 マンチェスタ符号：信号の DC オフセットが発生しないため, クロック再生が容易. ただし, クロック再生回路が必要. 起動に時間がかかる. ⇒ 立ち
上がり間隔が一定周期になるように波形を割り当て. ⇒クロック同期に時間がかかる位相同期ループを使用せずに, データと同期したクロックを高速に得ることができる. ⇒クロック
再生回路を使用せずに高速起動が可能・低消費電力化. ○想定される用途 ①センサ NW 分
野における「キーデバイス」としての活用⇒センサ間通信 ②災害対策等に導入が望まれる
RFID システム⇒デュアルタイプ RF タグへの展開 ③「次世代」マイナンバーカード⇒「交通系」非接触 IC カードへの展開

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Keysight 社 ADS
チップ

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

(81,1)

Inductor design for RFIC
Tohoku UniversityDepartment of Electrical Engineering

Sai Ranajit

概要：Inductors are indispensable in radio frequency integrated circuits. It is often thelargest space-occupying element in the circuit. To reduce the consumed chip-area of
an inductor, magnetic films are deployed on top of it. In this run of fabrication, we
have designed various planar inductor structures with various dimensions and area, resulting in different inductance density, quality factor and self-resonance frequency. In
addition to these planar inductors, some vertically-oriented solenoid like structures
were fabricated using M3～M6 and via into action. Fabricated chip is then post-processed for selective passivation removal and to incorporate magnetic film as desired.
Furthermore, necessary de-embedding structures were also fabricated for proper calibration of the devices. インダクタは, 無線周波数集積回路に不可欠である. 多くの場合,回路内でスペースを占有する最大の要素です. 消費されるインダクタのチップ面積を低減するために, 磁性膜がその上に配置される. この製造工程では, 様々な寸法および面積を有する様々な平面インダクタ構造を設計し, 異なるインダクタンス密度, 品質係数
および自己共振周波数をもたらす. これらの平面インダクタに加えて, M3～M6 とビアを使用して, いくつかの垂直方向のソレノイ
ド状構造が製作されました. 次いで, 加工されたチップは, 選択的パッシベーション除去のために後処理され, 必要に応じて磁性膜を組み込む. さらに, デバイスの適切な較正のために, 必要な埋め込み構造も作製された.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，

ATM など）ハードウェアトロイが挿入された RSA 暗号回路におけるハードウェアトロ
イ動作抑止の検証
早稲田大学基幹理工学研究科

長谷川 健人概要：ハードウェアトロイが挿入された RSA 暗号回路に対し，ハードウェアトロイの動作を抑止する回路を付加することで，ハードウェアトロイの動作を正しく抑止できるかどうかを検証するためのチップである． RSA 暗号回路に挿入するハードウェアトロイは，
RSA 暗号処理におけるデータ入力で 4 回以上 0 が繰り返された際，暗号化処理完了後にプライマリ出力から秘密鍵を流出するものとする． この回路の設計に対し，事前の設計情報の検査によりハードウェアトロイのトリガ信号線がハードウェアトロイを構成するネットとして識別されたと仮定して，トリガ信号を監視するとともにチップ動作時にもトロイネッ

3-3

トと識別された場合にその後段のプライマリ出力を抑止する回路を付加する．チップ動作
時にトロイネットと判定する条件は RSA 暗号処理時にトリガ信号が 4 クロック以上変化が81ない場合である．テスタによる測定では完全な動作は確認できなかった．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formalityプ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：演算回路（乗算器，除算器など）

チ
ッ
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試
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報
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ハイブリッド SSD の高速化, 高効率化に向けた ReRAM 書き込み電圧生成回路
中央大学理工学研究科
中央大学理工学部

竹内 健, 田中 誠大, 鶴見 洸太
鈴木 健太

概要：3.概要: 近年クラウドコンピューティング, ビッグデータの増加により, 高効率で高速動作するストレージが求められている. 従来のストレージの一つである, NAND 型フラッシュメモリを用いたソリッド・ステート・ドライブ（SSD）に抵抗変化型メモリ（ReRAM）を組み合わせたハイブリッド SSD が提案され, 性能向上が期待されている. しかし,
近年のトランジスタの微細化により SSD コントローラ内の電源電圧が低電圧化されたため,電源電圧を ReRAM 書き込み電圧まで昇圧する ReRAM 書き込み電圧生成回路が必要である. またその性能はハイブリッド SSD に影響を与える. 本試作では, ハイブリッド SSD 向け
高速かつ高効率動作可能な ReRAM 書き込み電圧生成回路を検討した. 今後は試作チップの動作確認を行い, より詳細な昇圧効率のベンチワークを取る予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

第３章

チップ種別：アナログ

(82,1)

逓倍用 DLL 回路を用いた注入同期 PLL 回路の特性評価 TEG
大阪工業大学大学院工学研究科

増井 優也

小林 茉祐, 橋本 哲, 藤居 尚博, 吉村 勉, , ,
概要：DLL 回路をベースとした注入同期信号生成回路を用いて，低周波の参照クロックから広帯域な注入同期 PLL 回路を設計・試作し，特性を評価する. 逓倍用 DLL 回路を用いることで，従来に比べて数分の一の低周波クロックでの注入同期による出力クロックの位相ノイズ低減を可能とする. 電流引き抜き・注入型のインジェクションを行うことで，インジェクション強度を調整できる回路構成とした. 実機では出力位相ノイズの，注入タイミン
グ依存，頻度依存，強度依存などを測定・評価する. 逓倍用 DLL 回路の切り出し TEG およびリング型・LC-tank 型発振器単体の特性も合せて評価する. 注入同期発振器の回路シミュ
レーションにおいて，2.5GHz 発振時に最大十数 MHz～百 MHz の注入引き込みレンジを確認した. その他，要素 TEG として電源昇圧用チャージポンプ回路も搭載している.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

光プローブ電流センサ向け光電流変換疑似差動 CMOS アナログフロントエ
ンド回路
信州大学大学院理工学系研究科

小柳 洸介

信州大学大学院総合理工学研究科
信州大学工学部

上倉 宇晴, 宮地 幸祐

高木 憲太郎概要：本試作では, 光プローブ電流センサ向け光電流変換疑似差動 CMOS アナログフロン
トエンド回路を設計した. 本チップ上の回路は主に, 電流センサからの差動信号成分（600nA）を 0.5V 程度の電圧信号へ変換するようなアナログフロントエンド回路と, 電流センサ側のフォトダイオードの逆方向電圧を供給する為の電源回路, 及びアナログフロント
エンド回路のオフセット除去の為に用いられる DAC 回路で構成される. 本回路は帯域として 10MHz 以上, ダイナミックレンジは 40dB 以上を目標として設計した. 今後はこれらの回

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第
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路それぞれの測定を行い, 動作確認, 及び検討を行っていく予定である.

参考文献：上倉，小柳，曽根原，佐藤，宮地，"光プローブ電流センサ向け完全差動 CMOS アナログフロントエンドの設計"，電子情報通信学会 2017 年総合大会，C-12-9，エレクトロニクス 2，p. 58，2017 年 3 月．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

体内埋め込み型医療用デバイス向け磁界共振を用いた非接触給電システム送受電回路
信州大学大学院総合理工学研究科
信州大学大学院理工学研究科
信州大学工学部

與五沢 啓太, 宮地 幸祐
吉田 穣理

浅野 孝紘, 西田 純也

概要：本試作では, 1）エネルギーハーベスティング向け低電圧昇圧回路, 2）整流-レギュ
レーション一体型非接触給電受電回路, 3）受電側の状態により送電電力制御を行う非接触
給電送電回路を設計した. 1）ではボルテージダブラー型チャージポンプをスタートアップ
回路とし, 0.2V 以下からの昇圧を目標とした. 2）では Constant On Time 制御による整流レギュレーション一体型非接触給電受電整流回路を設計した. 3）ではバックスキャッタリ
ング回路により受電側の状態を検知し, 送電電力制御を可能とした非接触給電送電回路を設計した. 今後はこれら試作チップの測定を行い, 動作確認, 検討を行う予定である.

参考文献：［ 1 ］ H. Shinohara , K. Miyaji, “A ZVS CMOS active diode rectifier with voltage-time-conversion delay-locked loop
for wireless power transmission,” IEEE A-SSCC, 15-3, 2015.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Cadence 社 UltraSim，Synopsys 社 StarRC（XT），Synopsys 社 Hercules
2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm

(83,1)

光受信用アナログフロントエンド回路 TEG2
岐阜大学大学院工学研究科

久米 沢弥, 小島 拓也, 中村 誠

概要：我々の研究グループでは，光パケット伝送用アナログフロントエンド回路の設計を行っている．光アクセス（FTTH）や光パケットルータでは，信号強度の異なるパケット
データの送受信を行うため，受信したパケットデータに高速応答可能なアナログフロント
エンド回路が求められている．昨年度の試作（TEG1）にて，低電圧で高速応答かつ広入力
ダイナミックレンジ動作可能な高速多段利得切替によるパケットデータ対応増幅回路の基本動作の検証を行った．今回，より高速動作可能な光電流／電圧変換回路の構成を提案しその動作検証のために試作（TEG2）を行った．高速動作が可能なように，電流／電圧変換を行うコア回路部の広帯域化を行うとともに，パケット毎に利得状態を初期化する初期化信号を回路内部で生成する回路も搭載した．IC 評価により不具合が見つかったため，改良設計を行い試作中である．試作完了後, 評価と回路検証を行うとともに，さらに回路の改良を行っていく予定である．

参考文献：［ 1 ］ 小島，久米，中村，“利得切替型バースト対応 RGC-TIA の検討”，電子情報通信学会ソサイエティ大会，A-1-23，
2016 年 9 月

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 HSPICE，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，

ATM など）

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３
章
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(84,1)

平成27年度第2回ルネサス CMOS 65nm 試作（ RS65152 ）高速ロックを実現する完全デジタル型クロック・データ・リカバリ回路
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

峠 仁人

概要：高速有線通信分野においてはランダムなデータ列から対応するクロック信号を復元するクロック・データ・リカバリ（CDR）回路は必須の技術であり広く研究が行われている. CDR 回路は, 従来 PLL を応用したアナログ回路による構成が一般的であったが, 近年完全デジタル型の構成を取る All-Digital CDR（ADCDR）も提案されるようになってきた. 本試作では, 特にモバイル機器等の低消費電力が必要なアプリ
ケーションにおいて, 待機電力が極めて低く, かつ待機状態からの瞬時の起動が可能な高速起動完全デジタル CDR 回路を設計した. 提案する
CDR 回路は数ビットのプリアンブル信号から入力データの周波数を検出することで高速な周波数ロックを実現する. 位相検出器の最適化によりさらなる低消費電力化を達成した. 本 CDR 回路はスタンダードセルベースのデジタル回路により構成されており, 待機時にはダイナミック
電力を消費しない. そのため提案回路は, 特に IoE 向けのアプリケーションなど間欠的な動作を行うデバイスの消費電力削減に効果的である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナデジ混載

オフチッフ█キャハ█シタによる電源ノイス█低減効果実証 TEG
東京大学 VDEC

名倉 徹

東京大学工学系研究科

鹿野 真弘

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生インダクタンスの影響が大きくなり, それに伴い発生する di/dt ノ イズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャッ
プが用いられるが, 大きな容量を得るには大きな 面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより, 低インダクタンスか つシリコン領域を損なわずに大きな容量を得ることができる. この試作チップには, その効果を確認するため, 電源品質というものを回路の最大動作周波数 で評価するテスト回路を実装した.
8 つのノイズ発生源をチップ全体に配置し, ノイズ発生源の位置による電源ノイズ, 即ち最大動作周波数への影響を確認 できるようにしてある. また, 実際の LSI チップの環境に近づけるため, パッドはアレイ状に配置している.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC
（XT）

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第
３
章
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トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm 3mmx2mm

チップ種別：TEG（特性評価回路など）

セレクタリングを用いた PUF 回路
京都大学大学院情報学研究科

吉永 幹, 廣本 正之, 佐藤 高史

概要：近年，偽造チップの流通による電子情報機器のセキュリティリスクが高まっている．Physically Unclonable Function （PUF）
はチップの物理的特性ばらつきに依存したチップ固有の関数として機能する回路であり，偽造チップの識別を行える技術として期待されている．本試作では 2 入力マルチプレクサを環状に多段接続したセレクタリングを用いる PUF の設計を行った．セレクタリングは，各セレクタの選択状態により複数の発振経路を取ることができる．セレクタを構成するトランジスタの製造ばらつきにより，それぞれの発振経路は少しずつ異なった遅延時間を持つ．従って，本回路はセレクタ選択信号を入力，発振周期を出力とするチップ固有の関数として機能する．本試作チップでは 128 段のセレクタリングを 128 個配置し，それぞれの発振周期をカウントする機構を実装した．本
チップにより，セレクタリングを用いた PUF の動作検証，および，一意性・再現性等のセキュリティ性能の評価が可能となる．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF）
SOTB 65nm 2mmx1.5mm

トランジスタ数：100,000～1,000,000

試作ラン：CMOS

チップ種別：TEG（特性評価回路など）

温度電圧センサとテスト電力制御の評価用 TEG チップ
九州工業大学大学院情報工学研究院
九州工業大学大学院情報工学府

宮瀬 紘平, 佐藤 康夫, 梶原 誠司
加藤 隆明, 三宅 庸資

概要：テスト容易化回路において，チップ内部の温度・電圧を測定するセンサ回路やスキャンベースの論理 BIST の電力制御の研究を行っている．今回の TEG には以下の論理機能を搭載し評価を行う．（ 1 ）提案するデジタル温度電圧センサおよびオンチップ演
算処理：リングオシレータベースの温度電圧センサを用いてチップ内の温度・電圧の測定を行う．また，温度・電圧の算出処理をオ
ンチップで行えることを確認する．（ 2 ）耐劣化構造のリングオシレータ：恒温槽を用いた劣化加速試験により意図的に劣化現象を進行させ，耐 NBTI 劣化構造の有効性を検証する．（ 3 ）テスト時の電力制御：TEG 外部からテスト電力制御を可能とし，スキャン
テスト電力の制御を行う．テスト電力の制御性はテスタやリングオシレータの周波数を用いて評価する．

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
プ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：CMOS SOTB 65nm 3mmx2mm

チッ(85,1)ADPLL 及び DCT
電気通信大学情報理工学研究科

荒井 渓太, 野田 一善, 小出 知明

概要：今回の試作では, All-Digital PLL, H.265 向け整数精度 DCT, 基板バイアス発生回路の設計を行った．All-Digital PLL では,出力目標の周波数に該当する DCO の制御信号を逐次比較的に求める周波数逐次比較型という構成に挑戦した．DCO をリングオシレータベースにし，他のブロックを RTL やゲートレベルで設計することで回路面積を抑えることができた．また，逐次比較を制御するステートマシンの動作が最短 10 クロックで完了するように設計することでロックアップ時間の短縮を試みたが，実測では出力を確認することができなかったため今後の課題としたい．H.265 向け整数精度 DCT では H.265 の仕様を満たすため 4 入力，8 入力，16 入力，32 入力の 4 つの DCT を行う回路を DCT の特性を利用し 1 つの回路として実装した．実測により動作が確認できたが，最高動作周波数が設計目標値である 50MHz の 1/3 程度の 19MHz であった．電源配線が細く十分に電力を供給できなかったことが原因として考えられる．

参考文献：Microelectronics Technology Unified （S3S） Conference, 10-13 Oct. 2016.
設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
1,000,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：100,000～

チップ種別：アナデジ混載

2 段オペアンプ, RF Energy Hervesting, エナジーハーベスティング用温度センサ回路の試作
電気通信大学情報理工学研究科

伊藤 孝幸, 高橋 史帆, 新居 慎也

概要：今回の試作では 2 段オペアンプ, RF Energy Harvesting, エナジーハーベスティング用温度センサ回路の設計を行った．2 段オペア
ンプ回路ではプロセスの変化による影響を解析するために Renesas 65nm SOTB プロセスで設計を行った．また設計の条件として駆動負荷の影響を受けないようにするために，駆動負荷を 10MΩ, 10pF を設定しており実測でシミュレーションと同様の結果が得られるかの確認を目的とした．実測においては原因不明の短絡によって正しい波形は得られなかった．エナジーハーベスティング用温度センサ回路ではワイ
ヤレスセンサネットワークの実現に向けて，ワイヤレスセンサネットワーク下でも稼動可能な低電力温度センサ回路を目的として試作を行った．この回路の大まかな動作内容としては，ADC の一種である時間分解能型 ADC を用いて温度データというアナログデータをデジタ
ルデータに変換する回路である．また特徴として，電流制御機構を持ち，電流を抑えることで消費電力の低減を行った．研究目標値としていた 10μW 以下で実現される見込みを得たが，測定時の I/O 等の寄生容量を考慮していなかったため，測定動作は確認できなかった．

参考文献：An ultra low power 1 V, 220 nW temperature sensor for passive wireless applications
設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：100,000～1,000,000

試作ラン：

チップ種別：アナデジ混載

Bitmap Index Creator および FFT
電気通信大学情報理工学研究科

Nguyen Xuan Thuan, 市川 陽平

概要：One of the design generates the bitmap indexes of N records by M keys. It comprises a content-addressable memory, a bitmap index buffer, and a transpose matrix. The simulation results at 150-MHz operating frequency proved that this design could
feasibly index up to 330 million records per second owing to the hardware parallelism. The design received the test data fromFPGA board. Based on the experiments, the design was fully operational from 0.4 V @ 10 MHz to 1.2 V @ 40 MHz. When we implemented reversed body bias, the leakage current reduced to 2.9 nA at VBB = -2.5 V and VDD = 0.4 V. もう一つの回路は，高速
フーリエ変換（FFT）を行うためのデジタル回路である．フーリエ変換を行う際，複数のステップを経て最終的な結果が導かれることが一般的であるが，本回路では，演算の順序などを工夫することで効率の良い計算を行えるよう，既存の手法に対して改善を施した．
測定結果もおおむね良好な結果を示しており，今回の提案手法が FFT の高速化において一定の効果をもたらすことが確認できた．

参考文献：Y. Yamamoto et al., Ultralow-voltage operation of Silicon-on-Thin-BOX （SOTB） 2Mbit SRAM down to 0.37 V utilizing adaptive back bias
設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
ンジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

トラ

チップ種別：マイクロプロセッサ

Sub-ranging ADC based on stochastic comparators
東京大学 VDEC

Mai-Khanh Nguyen Ngoc, Ikeno Rimon

概要：This circuit is proposed in the project of fine resolution sub-ranging stochastic analog to digital converter （ADC） circuit. The chip prototype is fabricated by using 65nm SOTB CMOS process with an improvement on the structure of differential
comparator circuits. The project is to implement a high resolution and high-speed stochastic ADC system including 2-stages of
the converter, fine and coarse ones. The comparator structure is applied with a differential analog input signal, which is connected to a “coarse” analog to digital converter circuit. The fine stage includes a sixty-four comparator cells whose common
analog input and clock paths are distributed in H-shapes to ensure the equivalent distribution to each comparators’ inputs.
Outputs of sixty-four comparators are connected to a digital encoder to achieve yields. Several on-chip testing circuits including single comparators and a stand-alone stochastic comparator array are put to evaluate their performance.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Synopsys 社 Formality，Keysight 社
ADS

トランジスタ数：1,000～10,000

ンバータなど）試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コ

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第
３
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(86,1)

細粒度分割型三次元積層演算器の性能評価
山形大学大学院理工学研究科

多田 十兵衛

概要：細粒度分割型三次元積層技術を用いたプロセッサの高性能化に関する研究に関連し, 細粒度分割を行った演算器の各サブモ
ジュールの性能を測定するため, チップ試作を行った. 本研究の目的は, 細粒度分割型三次元積層技術によるプロセッサの高性能化である. 三次元積層型プロセッサを設計する際に, 従来のように構成要素単位で三次元空間上での配置を行う粗粒度分割ではなく,プロセッサの構成要素を複数のサブモジュールに分割する細粒度分割により各構成要素の性能の向上を図る. 本チップ試作では, 各層に配置する演算器のサブモジュールについて, それぞれ論理合成および配置配線を行い, それらを 1 チップ上に配置することで各サブモジュールの性能を評価することを目指した. 論理設計には Synopsys 社 VCS および DesignCompiler, 配置配線には Synopsys 社 ICCompiler を用いた.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler トラ
ンジスタ数：10,000～100,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：演算回路（乗算器，除算器など）

自動合成可能な PLL
東京工業大学工学院電気電子系

岡田 健一, Ngo Huy Cu, 吉岡 透, 延命 潤

概要：HDL から自動合成が可能な PLL の試作を行った. 注入同期型の構成とすることで, 論理ゲートレベルで記述された DCO と,
RTL 記述された制御回路に構成されており, 配置配線ツールによりレイアウトの自動合成が可能である. また, DCO についても, ミ
ラー遅延回路による広帯域チューニングと, 3 入力 NAND を用いた低消費電力かつ低ジッタ構成を実現した. また, 制御回路のビット数を最適化し, 回路規模と制御回路部の消費電力の最適化を行った. シミュレーションの結果において, 1mW 以下の消費電力を達成した. 回路面積についても, レイアウト後で非常に小面積な PLL を実現できた.

参考文献：Huy Cu Ngo, Kengo Nakata, Toru Yoshioka, Yuki Terashima, Kenichi Okada, and Akira Matsuzawa, "A 0.42ps-Jitter-241.7dB-FOM Synthesizable Injection-Locked PLL with Noise-Isolation LDO," IEEE International Solid-State Circuits Conference （ISSCC）, San Francisco, CA, Feb. 2017.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
3mmx2mm

トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

バイオセンサ集積回路
名古屋大学工学研究科

新津 葵一

概要：近年, ヘルスケア応用に向けた半導体集積回路の活用が試みられており, 一例として, 参考文献［ 1 ］（K. Niitsu, S. Ota, K.
Gamo, H. Kondo, M. Hori, and K. Nakazato, "Development of Microelectrode Arrays Using Electroless Plating for CMOSBased Direct Counting of Bacterial and HeLa Cells," IEEE Transactions on Biomedical Circuits and Systems, vol. 9, no. 5, pp.

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607-619, Nov. 2015.）においては, 無電解金メッキ技術を用いて半導体集積回路上にマイクロメートルオーダの微小金電極を形成して, 半導体集積回路上でがん細胞検出に成功したことが報告されている. 本チップ試作においては, 低消費電力かつ低電源電圧で動作する CMOS バイオセンサ集積回路の試作を 65nm CMOS プロセスにおいて行った. 65nm CMOS プロセスの特性を積極的に活かして, 低消費電力かつ低電源電圧で動作する小型の発振器回路技術ならびに小型の無線通信回路技術などに関する試作を行った. 以
前に行った試作での経験を活かし, さらなる性能向上を図った.

参考文献：［ 1 ］ K. Niitsu, S. Ota, K. Gamo, H. Kondo, M. Hori, and K. Nakazato, "Development of Microelectrode Arrays
Using Electroless Plating for CMOS-Based Direct Counting of Bacterial and HeLa Cells," IEEE Transactions on Biomedical Circuits
and Systems, vol. 9, no. 5, pp. 607-619, Nov. 2015.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10,000～100,000 試作ラン：
CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

(87,1)

平成28年度第1回ルネサス CMOS 65nm試作（ RS65161 ）Geyser SCM
慶應義塾大学理工学部

天野 英晴

芝浦工業大学情報学科

吉田 有佑, 安田 匠吾, 工藤 優, 宇佐美 公良

概要：Geyser SCM は, R3000 互換のマイクロプロセッサであり, TLB とキャッシュを装備し, Linux が動作可能な本格的な CPU である. 一方, このチップは Standard Cell Memory の考え方を検証するために, レジスタで作ったもの, 通常の IP のメモリ, Standard Cell
Memory の三種類のメモリを搭載している. Standard Cell Memory は, SOTB プロセスで用いることで, 記憶部分に対してリバースバ
イアスを掛けて, 通常動作時のリーク電力を削減することができる. また, チップ間無線 TCI（Through Chip Interface）を装備しており, ビルディングブロック型計算システムのホストとして動作する. 他のチップに対しては最も上位に積層され, I/O の役割を果たす.

参考文献：吉田, 宇佐美, 薄膜 BOX-SOI を用いた基板バイアス制御による低消費電力スタンダードセルメモリの設計と実装
設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 HSPICE（RF），Synopsys 社 HSIMCMOS SOTB 65nm 6mmx3mm

トランジスタ数：1,000,000～10,000,000

試作ラン：

チップ種別：マイクロプロセッサ

可変パイプライン構造を持つ画像フィルタ用アクセラレータ CC-SOTB2
慶應義塾大学理工学部

天野 英晴, 増山 滉一郎, 安藤 尚輝く, 松下 悠亮, 小島 拓也, 奥原 颯

概要：CC-SOTB2（Cool Mega Array-CUBE SOTB 2）は, パイプライン構造を可変にすることができる粗粒度 Reconfigurable Processor で, PE アレイの行単位で, ボディバイアスを制御することで, パイプラインのステージのスピードを揃えることができる. このため, 低消費電力で高い性能を得ることができる. 12×8 個の PE を持ち, 8 段のステージにボディバイアスが対応するようにレイアウトされている. さらにこのチップはビルディングブロック型計算システムを構成することができ, 誘導結合 TCI（Through Chit Interface）の IP を装備しており, Geyser SCM をホストとしてヘテロジーニアスマルチプロセッサを構築することができる.

参考文献：増山, 安藤, 松下, 奥原, 天野, ”超低消費電力再構成アクセラレータ CC-SOTB2 の実装と評価, ”2016 年デザインガイア
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
CMOS SOTB 65nm 6mmx3mm

トランジスタ数：100,000～1,000,000

試作ラン：

チップ種別：その他

畳み込みニューラルネットワークアクセラレータ SNACC
慶應義塾大学理工学部
東京大学工学部

天野 英晴, 大久保 徹以, 小島 拓也, 奥原 颯

3-3

近藤 正章, 高田 遼, 坂本 龍一

概要：SNACC は, ディープラーニングで用いる畳み込みニューラルネットワーク用アクセラレータであり, 単純な RISC の命令セッ
トに 8 ビット・16 ビットの SIMD 命令を装備したコアを 4 つ搭載している. 34 個の細かいメモリを分散して持つことにより, ニュー
ロンの重みや変換テーブルを同時にアクセスすることで性能向上を図っている. このチップはビルディングブロック型計算システムの構成要素としての役割を持っており, 誘導結合 TCI（Through Chit Interface）の IP を装備している. Geyser-SCM をホストとして CC-SOTB2 などのチップとヘテロジーニアスマルチプロセッサを構築することができる.

参考文献：T.Okubo, R.Tanaka, RS 赤元, M.Kondo, H.Amano, "NAMACHA* A software development environment for a multichip convolutional network accelerator, Proc. CATA2017, March.2017

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
CMOS SOTB 65nm 6mmx3mm

トランジスタ数：100,000～1,000,000

試作ラン：

チップ種別：マイクロプロセッサ

ボディバイアス自動調節機構とボディバイアスを用いた高電力効率 NoC
慶應義塾大学理工学部

天野 英晴

慶應義塾大学大学院理工学研究科

奥原 颯, Ben Ahmed Akram

概要：本チップは 2 つの独立したテスト回路より構成される. 1 つはボディバイアス自動調節機構で, もう一つは適応的にボディバイ
アスを制御することが出来る Network-on-Chip （NoC）である. 前者のボディバイアス自動調節機構は被ボディバイアス制御回路の遅延をモニタしながら, 所望の遅延となるようなボディバイアスを自動的に印加する. また, 実装した NoC はデータトラフィックの過密に応じて, 状況に適したボディバイアスを印加することができる. 提案 NoC は可変パイプラインを採用しており, 本チップでは可変パイプラインとボディバイアスの協調動作を目指している.

参考文献： 奥原, Beh Ahmed, 天野, "オンチップボディバイアス調節機構アーキテクチャの提案と実装", 信学技報, pp. 35-40,
2016 年 12 月

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
100,000～1,000,000

試作ラン：CMOS SOTB 65nm 6mmx3mm

チップ種別：その他

トランジスタ数：

87

第
３
章
チ
ッ
プ
試
作
報
告

(88,1)

16bit 乗算器 TEG
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

新納 一樹

越智 裕之

概要：SOTB 65nm プロセスの特性を活かした高速な 16bit 乗算器の実現に向け，Sklansky および Koggestone 方式の乗算器を設計し，実装した．動作周波数や消費電流を測定できるよう，被測定回路のほかにクロックオシレータ，テストパタン発生回路，テスト
応答圧縮回路などを搭載している．クロックオシレータは，100MHz 以上の周波数のクロックをチップ上で発生させるためのものである（今回の試作では PLL マクロが提供されなかったため，その代用品として実装した）．このクロックオシレータは current
starved inverter を用いたリングオシレータであり，外部からバイアス電圧を調整してやることにより発振周波数を変化させることが可能である．テストパタン発生回路は LFSR，テスト応答圧縮回路は CRC を用いている．また披測定回路の消費電力測定のため，専用の電源ピンを設けてある．FPGA ボードと接続して測定を行うべく，準備中である．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
2mmx1.5mm

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm

チップ種別：演算回路（乗算器，除算器など）

65nm プロセス小容量メタルフリンジキャパシタ測定用 TEG
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

宮川 尚之, 木村 知也

越智 裕之

概要：配線間容量を利用したメタルフリンジキャパシタは通常の CMOS プロセス互換かつ理想的な線形特性を持つキャパシタである．しかし，小容量のキャパシタを集積する場合，当該キャパシタ外のメタル，例えば他の配線や他のキャパシタとの間のクロス
トーク容量について十分な考慮や定量的な評価が必要である．本試作では，メタルフリンジキャパシタの電極を内側と外側に分け，内側電極を外側電極でシールドする構造とした Fishbone-in-Cage Capacitor （FiCC）の特性を評価する TEG である．被測定キャ
パシタを接続したリングオシレータと，接続していないリングオシレータを実装し，これらの周波数を比較することで，容量を推定しようとしている．現在，測定準備中である．

参考文献：宮川, 木村, 越智, "FiCC: 高集積向け耐クロストークノイズメタルフリンジキャパシタ", 信学技報, vol. 116, no. 478, pp.
43-47, 2017 年 3 月.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

低電圧安定動作のための回路特性評価回路及び次世代アーキテクチャのプロトタイプの設計
京都大学情報学研究科

3-3
88

第
３
章
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作
報
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中井 辰哉, 都築 祐亮, 岸本 真, 長岡 悠太, 小野寺 秀俊, 石原 亨

概要：①低電圧安定動作のための設計基盤の開発を目標とし, 低電圧動作に適した回路素子の評価回路や静的/動的ばらつきの評価回
路を作成した. 多種類の RO をアレイ状に多数並べた回路により各スタセルの特性やばらつきを評価する. 複数の再構成可能なモニタ回路によりトランジスタのノイズ特性, ばらつき特性を評価するほか, リーク電流変化を利用した温度センサとしての評価も行う.
②ビアスイッチを用いた次世代型再構成可能アーキテクチャの開発を目標とし, 要素回路の設計を行った. 当該アーキテクチャのプ
ロトタイプを設計し, 論理ブロックの性能を評価する.

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

トランジスタ数：

チップ種別：TEG（特性評価回路など）幅広い動作性能領域においてエネルギー最小点動作を可能にする完全ディジタル型オンチップメモリの試作
京都大学情報学研究科

塩見 準, 都築 祐亮, 岸本 真, 吉澤 慶, 石原 亨, 小野寺 秀俊

概要：電源電圧および基板電圧を動的に調節可能なオンチップメモリを試作した. 試作チップにはそれぞれ 1kB, 2kB, 4kB のオン
チップメモリが搭載されており, それぞれの容量に対し, 6TSRAM およびスタンダードセルを用いた完全ディジタル型メモリの 2 種類が実装されている. 6TSRAM と異なり完全ディジタル型メモリは極低電圧領域で安定して動作することを提示することが第一の目的である. その結果, 完全ディジタル型メモリの電源電圧および基板電圧を広範囲に調節することが可能になり, 幅広い要求動作速度に対し, 当該メモリが常にエネルギー最小点で動作可能であることを示すことが第二の目的である. また, 当該チップにはスタン
ダードセル単体の遅延特性を評価する回路が搭載されている. 様々な論理種に対し, 単一のセルで構成されたリングオシレータをアレイ状に配置することで, 様々な電源電圧に対し複数種類のスタンダードセルの遅延特性やばらつき特性を評価することが可能である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，Synopsys 社 SiliconSmart

トランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：メモリ

(89,1)

差動低雑音増幅器とバルク電圧制御発振器の試作
大阪工業大学大学院工学研究科

木原 崇雄, 松田 茂郷, 高橋 克樹, 吉尾 恒洋, 矢野 裕之

概要：2020 年までに, 500 億個の電子機器が無線でインターネットに接続すると予想されており（IoT: Internet of Things）, Bluetooth Low Energy （BLE） 等の無線通信機能を有する制御 IC（MCU: Micro Controller Unit）の需要はこれまで以上に高まっている. 1 つのチップ上に無線部と CPU 部を集積する SoC（System-on-Chip）の構成を採ることで, IoT 関連機器の小型化と電池の長寿命化が可能になる. しかし, CPU 部のクロック信号が無線部に漏れ込み, その特性を劣化させてしまう. 受信機の初段に設ける低雑音増幅器（LNA）をクロック信号等の影響を受けにくい差動構成とすることで, 無線部と CPU 部のワンチップの容易化を目指す.
さらに, 低電圧動作に適した電圧制御発振器（VCO）を試作する. これらの実現に向けて, 本試作では以下を行った. ・0.55 V, 2.4
GHz 動作の差動 LNA ・オンチップトランスを用いた単相－差動変換 ・ソース接地 LNA とゲート接地 LNA の特性比較 ・インダクタのシミュレーション結果と実測の比較 ・0.55 V, 500 MHz 動作のバルク電圧制御型発振器

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT） トランジ
スタ数：100～1,000

試作ラン：CMOS SOTB 65nm 3mmx2mm

チップ種別：通信（RF 回路，ATM など）

NBTI 劣化の高並列測定回路
京都大学大学院情報学研究科

粟野 皓光, 佐藤 高史

概要：Negative bias temperature instability（NBTI）は, pMOS トランジスタの閾値電圧が緩やかに上昇する経年劣化現象として知られている. これまで我々は, 多数のトランジスタをアレイ状に配置しストレス印加を並列に行うことで, NBTI に伴うトランジス
タの劣化, およびトランジスタごとの NBTI 劣化のばらつきに関する情報を効率よく取得する方法を開発し, 実チップにより検証してきている. 本試作では, より微細なトランジスタにおいてもアレイ回路による NBTI 劣化のばらつき測定を行えるよう回路の改変を行い, これを実装した. 閾値電圧の測定においてノイズとなるリーク電流を従来以上に低減する回路を用いて, 数千個のトランジ
スタの並列ストレス印加と測定を可能とする. 本チップで実証した回路構造を用いることで, 微細プロセスにおいても, 多数のトランジスタについて効率の良い NBTI 劣化測定が可能となる.

参考文献：H. Awano, M. Hiromoto, and T. Sato, "Variability in Device Degradations: Statistical Observation of NBTI for 3996
Transistors," European Solid-State Device Research Conference （ESSDERC）, pp.218-221, Sep. 2014.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim

トランジスタ数：10,000～100,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チッ

プ種別：TEG（特性評価回路など）

リングオシレータを用いた PUF 回路
京都大学大学院情報学研究科

吉永 幹, 廣本 正之, 佐藤 高史

概要：近年，偽造チップの流通による電子情報機器のセキュリティリスクが高まっている．Physically Unclonable Function（PUF）はチップの物理的特性ばらつきに依存したチップ固有の関数として機能する回路であり，偽造チップの識別を行える技術として期待されている．本試作ではリングオシレータの発振周期によりチップ識別を行うことのできる PUF 回路の設計を行った．リ
ングオシレータの発振周期は各インバータの遅延時間の和によって決定されるため，トランジスタの製造ばらつきにより個々のリン
グオシレータは固有の発振周期を持つことになる．これをチップ固有の ID として使用することでチップ識別が可能となる．本試作では PUF を関数として機能させるため，リングオシレータの各段に 2 つずつインバータを配置し，マルチプレクサによりそれらのいずれを使用するかを選択できる構成とした．本試作チップでは 8 段のリングオシレータを 120 個配置し，それぞれの出力をモニタできる機構を実装した．本チップにより，リングオシレータを用いた PUF の動作検証，および，一意性・再現性等のセキュリティ性能の評価が可能となる．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF）
SOTB 65nm 2mmx1.5mm

トランジスタ数：100,000～1,000,000

試作ラン：CMOS

チップ種別：TEG（特性評価回路など）

Bitmap Index Based Query Processor
電気通信大学情報理工学研究科

Nguyen Xuan Thuan

概要：This design aims to answer the multi－dimensional queries by using bitmap index technology. It is composed of a bitmap
index memory a query memory a query logic array module and a multi－match priority encoder. The simulation results indicated that at 125 MHz the design can perform as many as 232x103 records/second in case 32 keys and queries are utilized.
Furthermore by applying the reverse body bias voltage of －2 V the leakage current reduces up to 73 times as compared to thatin normal body bias.

参考文献：R Mueller et al., Data processing on FPGAs
設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
1,000,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：マイクロプロセッサ

トランジスタ数：100,000～

3-3
89

第
３
章
チ
ッ
プ
試
作
報
告

(90,1)

FFT and AES-CCM
電気通信大学情報理工学研究科

Nguyen Xuan Thuan

概要：A single-precision floating-point FFT Twiddle Factor （TF） implementation is designed on SOTB process. The architecture is based on Adaptive Angle Recoding CORDIC （AARC） algorithm. The TF design is built and verified on Altera Stratix
IV FPGA chip and 65nm SOTB process. On SOTB process, the core has 16,858 standard cells on an area of 298x291 um2, 166
MHz maximum frequency, and the speed of 27.107 MSps. The accuracy results are 1.133E-10 Mean-Square-Error （MSE）
and about 26 part-per-million （ppm） maximum error. AES-CCM core: This chip is built to verify the operation of the proposed low area AES-CCM authenticated encryption core architecture in SOTB CMOS technology. The AES-CCM core includes
an iterative AES core, controller and interface circuits. The expected maximum frequency is 149 MHz. From simulation in VCS
tool and FPGA board, the proposed AES－CCM core operated correctly. We have tested the SOTB chip for the proposed AES－
CCM core. We used an FPGA board to generate digital inputs and capture digital outputs from the chip. The function of proposed AES－CCM core is correct.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
1,000,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：100,000～

チップ種別：アナログ/デジタル信号処理プロセッサ

エナジーハーベスティング用温度センサ回路
電気通信大学情報理工学研究科

新居 慎也

概要：研究目標であるワイヤレスセンサネットワークの実現に向けて, ワイヤレスセンサネットワーク下でも稼動可能な低電力温度セン
サ回路の試作を行った. この回路はアナログ回路設計とデジタル回路設計の両方で行う, ミックスドシグナル回路である. この回路の大まかな動作内容としては, ADC の一種である時間分解能型 ADC を用いて温度データというアナログデータをデジタルデータに変換する回路である. また特徴として, 電流制御機構を持ち, 電流を抑えることで消費電力の低減を行った. 本試作では 2016 年 1 月試作のプロトタイプに加えて先行研究で設計済みの環境発電用電源回路と RF 送信機回路も加えたワンチップセンサノード回路として試作した. 試作
回路のシミュレーション結果は, 温度範囲が-50℃から 50℃の範囲で, 分解能が 0.11℃であった. また面積は 9000μm2 と非常に小面積で実現した. サンプリングレートは 50kHz で, 一番の課題である消費電力は 8.5μW という見込みを得た. 結果として, 研究目標値としていた 10μW 以下で実現される見込みを得たが, 測定時の I/O 等の寄生容量を考慮していなかったため, 測定動作は確認できなかった.

参考文献：An ultra low power 1 V, 220 nW temperature sensor for passive wireless applications
設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
試作ラン：CMOS SOTB 65nm 2mmx1.5mm

3-3
90

第
３
章
チ
ッ
プ
試
作
報
告

トランジスタ数：10,000～100,000

チップ種別：アナデジ混載

オンチップインダクタ及び発信回路
電気通信大学情報理工学研究科

石毛 剛志, 大畠 知之

概要：今回の試作では, 発信回路, オンチップインダクタ, 整流回路の設計を行った．今回は発信回路について報告する．試作した発振回路は，5 段のリングオシレータとバッファ回路で構成されている．バッファ回路はインバーターを偶数個用いることでバッファ回路としている．本回路の目的はリングオシレータの各トランジスタに基板バイアスを印加することによって，出力の発振周波数を変化させることである．出力信号は振幅 0.55V，発振周波数 1GHz～3GHz となるように設計を行った．シミュレーションでは基板バイアス V_BB=0V で f=1.37GHz, V_BB=0.55V で f=2.53GHz まで変化した．しかし実測では出力の発振が見られなかった．原因として IO の寄生容量，パッケージにしたときの寄生容量が大きかったため，その寄生容量に周波数成分が吸われたと考えられる．

参考文献：On-chip Spiral Inductors for RF Applications: An Overview
設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：通信（RF 回路，ATM など）

VCO, PA, LNA の設計
電気通信大学情報理工学研究科

Nguyen Van Trung

概要：This chip was built for verifying the operation of a part of proposed transmitter and LNA of proposed receiver. The chipincludes 2 Ring Oscillators generating carrier of 2.4 GHz 01 E-class power amplifier with onchip inductor load 01 E-class powerampplifier with off－chip inductor load 01 CG LNA with onchip inductor. RC extracted Simulation results showed the frequencyof check point at output of RO is 2.37 GHz. The design had an input for data inputting. Hspicerf simulation with idela inductors
displayed output power around 1.7 mW on 50 Ohm load. Because RC extracted can not extracted inductance RC simulation
was not implemented. With E-class structure we hope the power consumption of power amplifier is small.

参考文献：Design and Optimization of CMOS class-E Power Amplifier
設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
路，ATM など）

トランジスタ数：100～1,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：通信（RF 回(91,1)

極低電力 RFID TEG
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

黒田 忠広, 木内 裕介

戸枝 佑太, 藤巻 匠, 柳川 秀輔

概要：RFID は, バーコードなどに代わりに商品管理の手段として実用化されている. 商品を箱の中に入れると自動的に購入しようとしている物品の ID をスキャンし, 支払い合計額を計算するレジシステムも存在する. しかしながら, コストや通信距離などの性能による制限から,その応用範囲は限定的である. IoT 時代においては, 無数の機器がインタネットにつながるので, 個々の物体は小さなものに至るまでユニー
クな ID を持つことが期待される. RFID の動作電力を極小化することにより, RFID の応用範囲が大きく広がることが予想される. 我々はRFID の ID 信号発生部分に新規回路方式を導入し, 低電力化を目指している. 安定な電源やグラウンドを定義しにくい RFID チップでは, シ
ミュレーションによる検討のみでは不十分と考えている. VDEC での試作機会を活用し, シミュレーションと実動作の一致を確認することが本試作の目的である. 今回搭載した ID 信号発生部分に加えて, 無線アンテナ部を TEG に搭載できれば, システム全体としての動作の実機検証できたのだが, 時間と面積の制約から今回は断念した. 今後の機会を利用してチャレンジしていきたいと思う.

参考文献：なし
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

極低電力 RFID 要素回路単体 TEG
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

黒田 忠広, 木内 裕介

戸枝 佑太, 藤巻 匠, 柳川 秀輔

概要：RFID は, バーコードなどに代わりに商品管理の手段として実用化されている. 商品を箱の中に入れると自動的に購入しようとしている物品の ID をスキャンし, 支払い合計額を計算するレジシステムも存在する. しかしながら, コストや通信距離などの性能による制限から,その応用範囲は限定的. IoT 時代においては, 無数の機器がインタネットにつながるので, 個々の物体は小さなものに至るまでユニークなID を持つことが期待される. RFID の動作電力を極小化することにより, 外付け部品の削減およびチップサイズの小型化をはかることが可能になり, RFID の応用範囲が大きく広がることが予想される. 我々は RFID の ID 信号発生部分に新規回路方式を導入し, 低電力化を目指している. 安定な電源やグラウンドを定義しにくい RFID チップでは, シミュレーションによる検討のみでは不十分と考えている. VDEC での試作機会を活用し, シミュレーションと実動作の一致を確認することが本試作の目的である. 本チップには, ID 信号発生のための要素回路を単体で測定できるように切り出したものを搭載した. ID 信号発生回路全体が所望の動作をしなかった場合に備えての, 解析用の TEG である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

耐放射線評価用 TLC 送受信機 高速通信評価 TEG
慶應義塾大学大学院理工学研究科

黒田 忠広, 小菅 敦丈, 原口 雅嗣

概要：近年の人工衛星の機器間の通信速度は高速化している. さらに, IoT 時代において衛星通信の通信容量の増加が見込まれる. 人工衛星
で機器同士の接続に用いられるコネクタは通信品質が悪く, 通信速度が律速される問題があるので TLC（Transmission Line Coupler）を応用することで, 機器間通信の高速化をする. 従来の機械式コネクタの代替となる基板間無線通信技術である. 電極の露出しない無接点方式であるため電極の摩耗や, 振動時に電極が離れる通信障害が発生しない. これらの特徴から人工衛星への応用に適している. しかし, 宇宙環
境は放射線が飛び交うため, 人工衛星への応用には放射線照射時にも安定して動作することが求められる. 今回 VDEC の機会を活用して試作した本チップは TLC の放射線試験をする目的で試作したものである. 放射線耐性に優れる SOTB プロセスを使用して TLC の送受信機として用いる回路を搭載している. 本チップではワイヤボンディング実装できるように設計した. 放射線耐性のあるパッケージをした場合はそこで通信速度の律速が発生するため, 本チップではパッケージ無しで実装し, チップ単体における性能評価を行う.

参考文献：なし
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：CMOS SOTB 65nm 3mmx2mm

チップ種別：TEG（特性評価回路など）

耐放射線評価用 TLC 送受信機 耐放射線試験用 TEG
慶應義塾大学大学院理工学研究科
慶應義塾大学大学理工学研究科

黒田 忠広, 小菅 敦丈
原口 雅嗣

概要：近年の人工衛星では機器間の通信速度は高速化している. さらに, IoT 時代においては衛星通信の通信容量の増加が見込まれる. しかし, 人工衛星で機器同士の接続に用いられるコネクタは通信品質が悪く, 通信速度が律速される問題がある. そこで, TLC（Transmission
Line Coupler）を応用することで, 機器間通信の高速化を期待できる. 従来の機械式コネクタの代替となる基板間無線通信技術である. 電
極の露出しない無接点方式であるため電極の摩耗や, 振動時に電極が離れる通信障害が発生しない. これらの特徴から人工衛星への応用に適している. しかし, 宇宙環境は放射線が飛び交うため, 人工衛星への応用には放射線照射時にも安定して動作することが求められる. 今回
VDEC の機会を活用して試作した本チップは TLC の放射線試験をする目的で試作したものである. 放射線耐性に優れる SOTB プロセスを使用して TLC の送受信機として用いる回路を搭載している. 本チップでは耐放射線試験を行えるように, 耐放射線に優れたセラミックのパッ
ケージに実装できるように設計した. パッケージ実装したチップを用いて放射線試験を実施する予定である

参考文献：なし
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：CMOS SOTB 65nm 3mmx2mm

チップ種別：TEG（特性評価回路など）

3-3
91

第
３
章
チ
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作
報
告

(92,1)

耐放射線評価用 TLC 送受信機 放射線試験リファレンス用 TEG
慶應義塾大学大学院理工学研究科

黒田 忠広, 小菅 敦丈, 原口 雅嗣

概要：近年の人工衛星では機器間の通信速度は高速化している. さらに, IoT 時代においては更なる衛星通信の通信容量の増加が見込まれる. しかし, 人工衛星で機器同士の接続に用いられるコネクタは通信品質が悪く, 通信速度が律速される問題がある. そこで, TLC（Transmission
Line Coupler）を応用することで, 機器間通信の高速化を期待できる. これは従来の機械式コネクタの代替となる基板間無線通信技術である. 電
極の露出しない無接点方式であるため電極の摩耗や, 振動時に電極が離れる通信障害が発生しない. これらの特徴から人工衛星への応用に適している. しかし, 宇宙環境は放射線が飛び交うため, 人工衛星への応用には放射線照射時にも安定して動作することが求められる. 今回 VDEC の機会を活用して試作した本チップは TLC の放射線試験をする目的で試作したものである. 放射線耐性に優れる SOTB プロセスを使用して TLC の送受信機として用いる回路を搭載している. 本チップは耐放射線に優れたセラミックのパッケージに実装できるように設計した. このチップでは放射線を照射しない状態でのパッケージを含めた特性を評価し, 放射線試験したものと比較するためのリファレンスとする予定である.

参考文献：なし
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ数：
100～1,000

試作ラン：CMOS SOTB 65nm 3mmx2mm

チップ種別：TEG（特性評価回路など）

Two-stage sub-ranging fine resolution ADC
東京大学 VDEC

Mai-Khanh Nguyen Ngoc, Ikeno Rimon

概要：Instead of making an effort to suppress such process variations as conventional analog-to-digital converters （ADC）, stochastic ADC approach exploits process variations based on the Gaussian distribution assumption of comparator voltage offset（Vos.） A stochastic ADC uses a large number of comparators in order to built a multi-Gaussian based transfer function comprisingof comparators’ offset voltage cumulative distribution function （CDF）. All comparator output values are summed up to achieve an
output yield where the yield is defined as the number of comparators with ’1’ output values. A stochastic ADC makes use of the limited linear region neighbouring to the CDF’s trip point as the transfer function. In this design, the circuit includes a circuit system forfine resolution sub-ranging stochastic ADC circuit, which includes both coarse and fine data converter stages. In a stochastic ADC,
the number of comparators in a stochastic array is very important and a trade-off between power consumption, linearity, input voltage range. The more condensed the multi-Gaussian offset distribution surrounding the trip point is, the closer to a linear transfer
function and wider range the offset distribution of the comparator group obtains. This testing chip includes several combinations ofcomparator circuits for the purpose of searching the optimized number of comparators for this process. In addition, the coarse ADC
stage is applied with a digital encoder and bubble removal circuit. Comparator outputs can be individually measured by using a serial
output terminal and hence individual single comparator offset voltages can be found. For the stochastic ADC circuit, a layout strategy
is proposed to reduce systematic variation and achieve Gaussian offset distribution with a reasonable number of comparators.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Synopsys 社 Formality，Keysight 社 ADS
数：1,000～10,000

3-3

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

トランジスタ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

自動合成可能な PLL

92

東京工業大学工学院電気電子系

第３
章

概要：HDL から自動合成が可能な PLL の試作を行った. 注入同期型の構成とすることで, 論理ゲートレベルで記述された DCO と, RTL 記述された制御回路に構成されており, 配置配線ツールによりレイアウトの自動合成が可能である. また, DCO についても, ミラー遅延回路による広帯域チューニング
と, 3 入力 NAND を用いた低消費電力かつ低ジッタ構成を実現した. また, 制御回路のビット数を最適化し, 回路規模と制御回路部の消費電力の最適化を行った. シミュレーションの結果において, 1mW 以下の消費電力を達成した. 回路面積についても, レイアウト後で非常に小面積な PLL を実現できた.

チ
ッ
プ
試
作
報
告

岡田 健一, Ngo Huy Cu, 吉岡 透, 延命 潤

参考文献：Huy Cu Ngo, Kengo Nakata, Toru Yoshioka, Yuki Terashima, Kenichi Okada, and Akira Matsuzawa, "A 0.42ps-Jitter -241.7dB-FOM Synthesizable Injection-Locked PLL with Noise-Isolation LDO," IEEE International Solid-State Circuits Conference （ISSCC）, San Francisco, CA, Feb. 2017.
設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Synopsys 社 Formality，Keysight 社 ADS トランジスタ数：
1,000～10,000 試作ラン：CMOS SOTB 65nm 3mm 角 チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

バイオセンサ集積回路
名古屋大学工学研究科

新津 葵一

概要：近年, ヘルスケア応用に向けた半導体集積回路の活用が試みられており, 一例として, 参考文献［ 1 ］（K. Niitsu, S. Ota, K.
Gamo, H. Kondo, M. Hori, and K. Nakazato, "Development of Microelectrode Arrays Using Electroless Plating for CMOS-Based
Direct Counting of Bacterial and HeLa Cells," IEEE Transactions on Biomedical Circuits and Systems, vol. 9, no. 5, pp. 607-619,
Nov. 2015.）においては, 無電解金メッキ技術を用いて半導体集積回路上にマイクロメートルオーダの微小金電極を形成して, 半導体集積回路上でがん細胞検出に成功したことが報告されている. 本チップ試作においては, 低消費電力かつ低電源電圧で動作する
CMOS バイオセンサ集積回路の試作を 65nm CMOS プロセスにおいて行った. 65nm CMOS プロセスの特性を積極的に活かして, 低消費電力かつ低電源電圧で動作する小型の発振器回路技術に関する試作などを行った.

参考文献：［ 1 ］ K. Niitsu, S. Ota, K. Gamo, H. Kondo, M. Hori, and K. Nakazato, "Development of Microelectrode Arrays
Using Electroless Plating for CMOS-Based Direct Counting of Bacterial and HeLa Cells," IEEE Transactions on Biomedical Circuits
and Systems, vol. 9, no. 5, pp. 607-619, Nov. 2015.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10,000～100,000 試作ラン：
CMOS SOTB 65nm 3mmx2mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

(93,1)

大規模積和演算アクセラレータの試作
大阪大学情報科学研究科

橋本 昌宜

高知工科大学システム工学群

密山 幸男

概要：機械学習を用いたアプリケーションの拡大に伴い, 機械学習に求められる演算を高効率に実行できるハードウェアの研究が盛んに行われている. 我々は, エッジ端末上での動作を想定し, 機械学習識別器などに頻出する大規模積和演算の高エネルギー効率実行を可能にするアクセラレータアーキテクチャの開発を進めている. 提案アクセラレータは, 多段カウンタを基本要素とするアレイ構造を持ち, プログラマブルな構造と ASIC に匹敵する演算効率の両立を目指している. 複数の積項からなる膨大な部分積の足し合
わせを同時に行うことにより, 高い性能が期待できる. 本試作では, アクセラレータの基本回路を試作した. 本試作チップには,
12 ビット 216 オペランドの積和演算を実行可能なアクセラレータが搭載されている. また, 入力オペランドを LSFR によって生成し任意回数の演算を連続して実行できる機構を搭載しており, 提案アクセラレータの消費エネルギーの評価を可能としている.

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
6mmx3mm

トランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm

チップ種別：マイクロプロセッサ

SOTB を利用した超低消費電力アナログ回路向け要素回路 TEG
大阪大学情報科学研究科
神戸大学工学研究科

橋本 昌宜
廣瀬 哲也

概要：本試作では，SOTB を利用したアナログ回路向けの要素回路 TEG の開発，設計を行った．基準電流源，電圧源，チャージポ
ンプ回路，弛張発振回路の設計を行った．基準電流源，電圧源回路においては，極めて低い消費電力で動作するナノワットリファレ
ンス回路を設計・搭載した．SOTB プロセスでは，対地基板容量の低減が期待できることから，オンチップ昇圧可能なチャージポン
プ回路の設計を行った．チャージポンプ回路の低損失化，低入力電圧対応可能な回路とした．シミュレーション評価の結果，電力変換効率の改善，ならびに 100 mV 程度の低電圧を受けて昇圧可能であることを確認した．弛張発振回路では，時間計測を行う 32kHz の RTC（Real-time clock）と 32-MHz のシステムクロックの実装を行った．シミュレーション評価の結果，RTC では，29.8
nW，32.1 kHz を達成し，世界最小の FoM = 0.93 nW/kHz を達成した．システムクロックでは，32.9 uW, 32.3 MHz を達成し，起動時間 1 us で定常動作となることを確認した．現在測定評価を推進中である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

幅広い動作領域でエネルギー最小点動作を可能にするプロセッサの試作
京都大学情報学研究科

石原 亨, 小野寺 秀俊, 塩見 準, 岸本 真, 保木本 修, 吉澤 慶

概要：電源電圧および基板電圧を動的に調節可能なプロセッサを試作した. 試作チップにはそれぞれ 1kB, 2kB, 4kB のスタンダード
セルを用いた完全ディジタル型メモリが搭載されている. また, プロセッサのロジック部とメモリ部で異なる電源電圧および基板電圧を印加可能である. 幅広い要求動作速度に対し, 当該プロセッサが常にエネルギー最小点で動作可能であることを示すことが第一の目的である. また, 当該プロセッサのロジック部とメモリ部で異なる電圧を印加することにより, 同一の電圧を印加した場合より消費エネルギーを低減可能であることを示すことが第二の目的である. また, 当該チップにはプロセッサのクリティカルパス遅延,
静的エネルギーおよび温度を評価する回路が搭載されている. 試作後の測定により上記プロセッサが電源電圧 1.2V に対し正常動作することを確認した.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

ト

チップ種別：マイクロプロセッサ

KVS チップ（3 次元積層用）
慶應義塾大学理工学部

松谷 宏紀

概要：本チップは, Key-Value Store（KVS）要求を処理する Processing Element（以後, KVS PE と呼ぶ）を 1 個, 32kByte のSRAM マクロを 1 個, 3 次元チップ間通信用の誘導結合によるトランシーバ回路, オンチップルータを 1 個実装している. チップサイ
ズは 6mm x 3mm である. KVS PE は, 同時期にテープアウトした「KVS チップ（PE 単体検証用）」の試作レポートで紹介した通り, 参考文献（Tokusashi, Hot Interconnect 24）で発表した実装を 32-bit 幅に縮退したものである. 本チップは 3 次元チップ間通信用のトランシーバ回路（上方向と下方向の 2 チャネル）とオンチップルータを備えているため, 同類のチップを 3 次元方向に積層することで 3 次元ワイヤレスチップ間ネットワークを構成できるようになっている. 実際, 同時期に慶應義塾大学天野研究室らがテープアウトした 3 次元チップ間通信可能なチップと互換性を持たせてあり, これらと併せて積層することができるように設計されている.

参考文献：Yuta Tokusashi, Hiroki Matsutani, "A Multilevel NOSQL Cache Design Combining In-NIC and In-Kernel Caches",
Proc. of the 24th IEEE International Symposium on High Performance Interconnects （Hot Interconnects 24）, pp.60-67, Aug
2016.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibreサ

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 6mmx3mm

チップ種別：マイクロプロセッ

3-3
93

第
３
章
チ
ッ
プ
試
作
報
告

(94,1)KVS チップ（PE 単体検証用）
慶應義塾大学理工学部

松谷 宏紀

概要：本チップは, Key-Value Store（KVS）要求を処理する Processing Element（以後, KVS PE と呼ぶ）と SRAM マクロを実装している. KVS PE は, GET コマンドと SET コマンドの二種類のコマンドに対応している. SET コマンドは Key と Value を指定し,指定した Key のハッシュ値に対応する SRAM のメモリ番地に Value を保存する. GET コマンドは指定した Key に対応する Value を
SRAM から読み出す. 本チップは KVS PE と SRAM マクロの単体検証用である. チップサイズは 3mm x 3mm であり, KVS PE を
2 個, 32kByte の SRAM マクロを 2 個実装している. KVS PE は, 参考文献（Tokusashi, Hot Interconnect 24）で発表した実装を 32bit 幅に縮退したものをチップ化している. KVS PE は, 制御用の 32-bit のマイクロプロセッサを内蔵している. GET コマンドは専用回路で処理する. 一方, メモリの動的割り当てを行う SET コマンドには KVS PE 内蔵のマイクロプロセッサを使用する.

参考文献：Yuta Tokusashi, Hiroki Matsutani, "A Multilevel NOSQL Cache Design Combining In-NIC and In-Kernel Caches", Proc.
of the 24th IEEE International Symposium on High Performance Interconnects （Hot Interconnects 24）, pp.60-67, Aug 2016.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロセッサ

自己発熱効果バラつきを測定するトランジスタアレイ TEG
関西大学システム理工学部

佐藤 伸吾

概要：今回試作したチップは自己発熱効果起因の電気特性バラつきを測定するためのトランジスタアレイ TEG である. SOIMOSFET 構造は熱伝導性が悪い埋め込み絶縁膜を持つためバルク MOSFET よりも外部へ熱が逃げにくく, トランジスタ内部に熱が籠る傾向があり駆動能力が劣化することが懸念されている. 本アレイ TEG はトランジスタの駆動電流により発生する自己発熱効果をゲート電極の抵抗値変動により測定する. 列方向にカレントミラー回路により実現した電流源回路を並列に複数配置し, その電流源を用いてトランジスタを駆動させる. トランジスタ駆動時の端子電圧はケルビン測定によりチップ外部に出力し, トランジスタの電流電圧特性を得る. 自己発熱効果を測定するためにゲート電極抵抗も同時測定する. 本測定構成はトランジスタと同様で電流源回路を用いてゲート電極に電流印加し, ゲート電極両端の電圧をチップ外部に出力することでゲート電極の抵抗値を測定する. 各トランジスタの様々なチャネル幅, チャネル長を持つトランジスタに対して自己発熱効果バラつきを計測し, 自己発熱効果を効果的に抑制する素子構造を模索することを目標とする. 回路動作については現在検証中. 試作 1 人月, トランジスタ数は約 100k 個. 試作チップは 3.0mm×2mm.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 3mmx2mm

チップ種別：TEG（特性評価回路など）製造工程起因の不良検出を目的とした抵抗素子アレイ TEG
関西大学システム理工学部

佐藤 伸吾

概要：今回試作したチップは半導体製造工程起因の抵抗素子欠陥を検出するためのプロセスアレイ TEG である. 本アレイ TEG は抵抗

3-3
94

第
３
章
チ
ッ
プ
試
作
報
告

値測定モードとして単体抵抗素子を直列接続するチェーン測定モードと単体抵抗素子を測定するケルビン測定モードの 2 種類を備えている. 上記 2 種類の測定方法を適宜切り替える 2 段階測定の採用により測定時間と高不良検出率を両立させる. 本測定手法による付随的な効果として他の不良箇所解析手法を経ることなく不良箇所同定が可能で直接的に物理断面解析を実施することにより不良解析の短 TAT 化が見込める. 本アレイ TEG は市場不良として顕在化する Via やコンタクト等の抵抗値素子の劣化性不良の検出を目標としており, 微小抵抗値変動を検出後, 当該素子に対して過電流印加による不良加速試験を実施することを想定している. そのため被測定素子に対して大電流を印加できるように周辺回路を設計した. TEG 機能検証のために数 mΩ から数 MEGΩ の抵抗素子を作り込み欠陥としてアレイ TEG 内に配置するとともに外周 PAD に同素子レイアウトの抵抗素子を配置することで抵抗値相関を確認し試作回路の測定精度を検証する予定. 回路動作については現在検証中. 試作 1 人月, トランジスタ数は約 30k 個. 試作チップは 1.5mm×2mm.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Cadence 社 UltraSim

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

ソフトエラー耐性の高いフリップフロップの検討
京都工芸繊維大学電子システム工学専攻

丸岡 晴喜, 山田 晃大, 古田 潤, 小林 和淑

概要：近年, トランジスタサイズの微細化に伴い, 放射線起因の一時故障 （ソフトエラー）の影響が顕在化している. ソフトエラーとはトランジスタに放射線が突入することで発生し, メモリなどの保持値を書き換える現象である. 本研究では SOTB プロセスを用
いて LSI の信頼性向上を目的に, 耐放射線フリップフロップ （FF）の検討を行った. 提案した FF はスレーブラッチに ON 状態の
PMOS パストランジスタが挿入され, 放射線起因のエラーパルスを抑制できる. 一般的な FF と比較して, 遅延時間や消費電力が 20%以内の増加で実現できた. しかし, PMOS と NMOS のトランジスタ数が同数ではないため, セルの面積は 50%程度のオーバーヘッドになった. 本チップは提案 FF や一般的な FF が直列に接続され, シフトレジスタとして搭載されている. 研究室内で α 線照射測定を実施し, 提案回路のソフトエラー耐性の評価を行った. 一般的な FF はエラーが 1000 個程度検出されたのに対し, 提案 FF は最大でも2 個しかエラーが発生しなかった. 今後, 中性子照射と重イオン照射測定を行いソフトエラー耐性を評価する予定である.

設計期間：3 人月以上，4 人月未満 設計ツール：なし，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
3mm 角

チップ種別：TEG（特性評価回路など）

トランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm

(95,1)発振回路による Plasma Induced Damage 評価チップ
京都工芸繊維大学電子システム工学専攻

岸田 亮, 古田 潤, 小林 和淑

概要：発振回路を用いた Plasma Induced Damage （PID） 評価チップを試作した．PID は配線加工時のプラズマ電荷による酸化膜損傷である．PID によりトランジスタの特性劣化が引き起こされるため，実測評価が重要となっている．評価のために，電源線と発振回路の仮想電源線との間に，PID が引き起こされる NMOS または PMOS トランジスタを挿入した構造とした．PID 起因のしきい値電圧劣化により，発振回路の仮想電源電圧が下がり，周波数が減少する構造である．この構造では，従来の発振経路上に PID 評価
用トランジスタを入れる構造に比べて，PID の影響が周波数に約 10 倍大きく表れることをシミュレーションにより確認した．実測結果から NMOS と PMOS で PID の影響が異なることを明らかにした．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：1,000,000～10,000,000

試作ラン：

チップ種別：TEG（特性評価回路など）

3-3
95

第
３
章
チ
ッ
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試
作
報
告

第4章

4. 1

VDEC 概要
組織概要

東京大学大規模集積システム設計教育研究センター

2 年を単位として 2 名の教官を派遣する「流動教官制度」（略称 VDEC）
は，日本の国公私立大学と工業高等専門学を開始した．（平成 16 年度からは国立大学法人になった校における VLSI 設計教育の充実と研究活動の推進のたことに伴い「客員研究員制度」に名称変更）

めに平成 8 年 5 月に全国共同利用施設として発足した．

平成 20 年 4 月からは「協力教員制度」を開始し，現当時は専任教官 5 名と事務官 1 名という小さな組織で在は 10 大学の各拠点校の協力教員が移籍することなくあったが，平成 9 年度には専任教官 2 名と事務官 1 名が増員され，現在は専任教員 9 名，客員教授 1 名，そして20 名以上の非常勤スタッフや学外協力研究員が在籍しその運営を担っていただいている．（下記参照）
さらに産業界との連携のため，1 名の客員教授に協力をお願いしている．
センターの事務については，センターの非常勤スタッている．
また，平成 9 年 4 月から平成 19 年 3 月まで，全国 9
大学の VDEC サブセンターから連携を密にする目的で，

フと工学系・情報理工学系研究科等事務部が連携をとり行っている．

流動教官派遣大学
年

度

派

遣

大

学

東北大学，横浜国立大学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北海道大学

平成 20 年度以降

協力教員派遣大学
北海道大学，東北大学，東京工業大学，
金沢大学，京都大学，京都工芸繊維大学，
大阪大学，広島大学，九州大学，立命館
大学

4-1
95

第 章

平成 9・10 年度

4

VDEC 概要

4. 2
VDEC 人事

4-2
第 章

96

4

人事報告
協力教員

センター長・教授

浅

田

邦

博

高

教

授

藤

田

昌

宏

（東京大学工学系研究科電気系工学専攻教授）

客  員  教  授

森

村

浩

季

池

准

教

授

高

宮

真

（東京大学工学系研究科電気系工学専攻教授）

准

教

授

飯

塚

也

三

特任准教授

名

倉

徹

（東京大学工学系研究科電気系工学専攻准教授）

特  任  講  師

池

野

理

門

竹

助

教

粟

野

皓

光

（東京大学工学系研究科電気系工学専攻准教授）

助教

Mai Khanh

助

教

松

本

哲

高

士

特任研究員

LEBRASSEUR ERIC CHAR

特任研究員

大

西

特任研究員

藤

原

特任研究員

島

本

直

伸

主

査

宮

澤

紀

美

一  般  職  員

内

田

千代美

廉

伸
誠

木

信

田
田
中

一
誠

吉

郎
充

VDEC 概要

平成 28 年度大規模集積システム設計教育研究センター運営委員会委員
氏

名

浅

田

邦

光

所

属

博

大規模集積システム設計教育研究センター長

石衛

大学院工学系研究科長

池

田

誠

大学院工学系研究科

坂

井

修

一

大学院情報理工学系研究科

中

野

義

昭

大学院工学系研究科

荒

川

泰

彦

生産技術研究所

高

木

信

一

大学院工学系研究科

教授

三

田

吉

郎

大学院工学系研究科

准教授

藤

田

昌

宏

大規模集積システム設計教育研究センター

教授

高

宮

真

大規模集積システム設計教育研究センター

准教授

飯

塚

也

大規模集積システム設計教育研究センター

准教授

哲

等

教授
教授

教授

教授

平成 28 年度大規模集積システム設計教育研究センター全国運営協議会委員名簿
氏

名

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

教授

池

田

誠

東京大学大学院工学系研究科電気系工学専攻

教授

高

木

信

一

東京大学大学院工学系研究科電気系工学専攻

教授

本

村

真

人

北海道大学大学院情報科学研究科情報エレクトロニクス専攻

小

谷

光

司

東北大学電子工学専攻

一

色

剛

東京工業大学学術国際情報センター

一哉

東京工業大学ソリューション研究機構

益

所

属

准教授
情報支援部門

教授

教授

柳

澤

政

生

早稲田大学基幹理工学部電子物理システム学科

北

川

章

夫

金沢大学理工研究域電子情報学系

河

口

信

夫

名古屋大学大学院工学研究科計算理工学専攻

小野寺

秀

俊

京都大学大学院情報学研究科通信情報システム専攻

教授

大阪大学大学院工学研究科電気電子情報工学専攻

准教授

安

浦

藤

寛

教授

4-2

教授

97

4

広島大学ナノデバイス・バイオ融合科学研究所集積システム部門

人

九州大学（大学院システム情報科学研究院情報知能工学部門

野毅

立命館大学理工学部電子情報工学科

兵

庫

明

東京理科大学理工学部電気電子情報工学科

黒

田

忠

広

慶応義塾大学理工学部電子工学科

吉

本

雅

彦

神戸大学大学院システム情報学研究科

教授

教授

教授

教授

教授

教授）理事・副学長

VDEC 概要

Mattausch Hans Juergen

教授

第 章

松 岡 俊 匡

教授

4. 3

決算報告

運営費交付金

1.

事

項

（千円）
収入（予算配分）額

支

過

不

足

共通経費

407,755

317,540

90,214

研究経費

10,74910,964△ 214

計418,504

328,504

90,000

教員名

委

託

者

額

研

究

題

目

受託金額（円）1

浅田邦博

国立大学法人京都大学

微細加工プラットフォーム

74,901,000

2

浅田

邦博

国立研究開発法人新エネルギー・
産業技術総合開発機構

IoT 推進のための横断技術開発プロジェクト／
超低消費電力データ収集システムの研究

5,004,000

3

浅田

邦博

株式会社東芝「集積回路向け計算機援用設計・検証ツール群」
使用体制の構築

23,530,000

4

浅田

邦博

株式会社 豊通エレクトロニクス

先端集積回路の評価・解析技術高度化の研究

5,000,000

5

藤田

昌宏

国立研究開発法人科学技術振興機構

IoT とモバイルビッグデータ処理のための高信
頼高機能サイバーフィジカルシステムの構築

17,082,000

計

125,517,000

合平成 28 年度共同研究

3.

教員名

申

込

者

究

課

題

受入金額（円）高宮

真株式会社村田製作所

細粒度プロセッサ内蔵電源（IVR）の研究

6,896,000

2

高宮

真

日本電信電話株式会社

高効率エネルギーハーベスティング回路に関する研究3,000,000

3

浅田

邦博

株式会社アドバンテスト

先端 LSI 開発環境・テスティング技術（平成28 年度）

10,000,000

4

浅田

邦博

株式会社アドバンテスト

ナノギャップ電極と流路の集積化によるセンサ素子の研究5,000,000

計

24,896,000

合

第 章

4.

研

1

4-3

4

額

平成 28 年度受託研究

2.

98

出

平成 28 度寄附金
受入件数：3 件

受入額計31,700,000 円

VDEC 概要

（太陽誘電
（株）
，
（株）
半導体エネルギー研究所・株式会社アドバンテスト）

第5章
5. 1

研究報告

全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

34

13

38

協力教員

57

30

39

著書（冊）

特許（件）

受賞（件）

12

2

1

1

40

1

0

5

5-1
第

99

章 研究報告55. 2

研究室構成員（平成 28 年度）
宇野祐輝

修士 1 年

浅田・池田・名倉・飯塚研究室構成
浅

田

名

倉

飯

塚

邦
哲

博 教授
徹 准教授

池田研究室構成

也 准教授

池

田

粟

野

皓

光 助教

吉

川

俊

之 特任研究員

驍 博士 2 年

久米英司 共同研究員

川文

男 特任研究員雄

鉉 博士 2 年

Nguyen Ngoc Mai Khanh
Parit Kanjanavirojkul
楊

VDEC 助教

博士 3 年

織田勇

冴 修士 2 年

荒

鹿

野

真

弘 修士 2 年

金鍇 修士 2 年

池大 修士 2 年

金

慧 修士 1 年

市

許
鈴

木

松

川

伊

藤

陳

悠

誠 教授

田

司 修士 2 年（現在霓

好 修士 2 年

橋忠之 修士 1 年

藤僚

介 修士 1 年

貴亮 修士 1 年斎明翰 修士 1 年

Vinod Gadde Vishwa

シノプシス）

修士 1 年寺尾直

樹 修士 1 年

古賀啓太郎 学部 4 年（現在修士 1 年）

杉

山

泰

基 修士 1 年

豊島尚

樹 学部 4 年

継豪 修士 1 年

谷渕

正崇 学部 4 年
（現在

屠
中

里

徳

彦 学部 4 年

加賀谷

司 学部 4 年

榎本隆

一 学部 4 年

竹原謙

太 学部 4 年

フューチャーアーキ

テクト株式会社）

三田研究室構成員（平成 28 年度）
三

田

吉

郎 准教授

ルブラッスール エリック 特 任 研 究 員（ ナ ノテクノロ
藤田研究室

ジー・プラットフォーム 技

藤

田

昌

宏 教授

松

本

高

士 助教

術支援担当）
藤Amir Masoud Gharehbaghi
Conrad JinYong Moore
田

水

島

彩

村

悠

介 修士 2 年

100

本

朋

大

丸

岡

大

浩 学部 4 年

5

根

石

将

人 学部 4 年

章 研究報告木
岡子 学術支援専門職員（ナノテクノロジー・
プラットフォーム 技術支援担当）

太

田

悦

健太郎 修士 2 年

5-2
第

岩

トフォーム 技術支援担当）

修士 2 年

修士 2 年

Lu Yi

誠 特任研究員（ナノテクノロジー・プラッ

特任助教

博士 3 年Wang Qinhao

原子 学術支援専門職員（ナノテクノロジー・
プラットフォーム 技術支援担当）

島

本

直

修士 1 年

伸 特任研究員（ナノテクノロジー・プラッ
トフォーム代表機関

東日本方面コー

ディネータ）大西廉

伸 特任研究員（ナノテクノロジー・プラッ
トフォーム代表機関

東日本方面コー

ディネータ）
高宮研究室
高

宮

澤

村

智

紀 技術職員（武田先端知クリーンルーム
管理室）

真 准教授

崔

通 特任助教河井哲邱

浩 特任研究員渡邊

かをる 事務補佐員（ナノテクノロジー・プラッ

山

内

善

高 博士 1 年

本田雅

宣 博士 1 年

定

勲 修士 2 年

蔡

子 事務補佐員
トフォーム事務局）

広

佐

沢

公

藤

彦 学術支援職員（ナノテクノロジー・プラッ
トフォーム 武田クリーンルーム管理室

高木・竹中研究室構成

担当）

高

木

竹

中

昇 技術補佐員（ナノテクノロジー・プラッ
トフォーム 新川崎担当）

近

藤

尚

子 技術補佐員（ナノテクノロジー・プラッ
トフォーム 利用者支援担当）

信

一 教授
充 准教授
洙 （特任研究員）

金閔

程勇 鹏 博士 3 年（工学系）

玉虓 博士 3 年（工学系）

佐

藤

善

亨 工学系共同研究員（ナノックスジャパン）朴珍權 博士 3 年（工学系）

高

田

晃

広 VDEC 共同研究員 （アドバンテスト）

張志宇 博士 3 年（工学系）

瀧

澤

昌

弘 VDEC 共同研究員 （アドバンテスト）

韓在

勲 博士 2 年（工学系）

中

山

雄

太 工学系共同研究員 （コニカミノルタ）

亢

滝

口

幹

夫 工学系共同研究員 （ソニー）

金

山

下

直

也 博士 3 年

後

宇佐美

尚

人 博士 1 年

裵Ranga Reddy

博士 1 年

高岡本

有貴 修士 2 年

瀬戸口良

太 修士 2 年 （現在

竹

城

雄

大 修士 1 年

遠山

幸

也 学部 4 年
（現在
吉研究室

山

田

トヨタ自動車）ツ大学）

彊 博士 2 年（工学系）

高

寛 博士 1 年（工学系）

泰

彦 博士 1 年（工学系）

成也 修士 2 年（工学系）

柯

夢

南 修士 2 年（工学系）

佐々木和

哉 修士 2 年（工学系）

安

藤
島

大

煥 修士 2 年（工学系）

澤悠

平 修士 2 年（工学系）

武

内

和

治 修士 1 年（工学系）

修士 1 年）

加

藤

交換留学生
（グラー

尹

尚

希 修士 1 年（工学系）

廖辰宇 修士 1 年（工学系）

尚

希 学部 4 年（工学部）年

修士 1 年）

Dominik Lämmerer 工学系研究科

佑小

生産技術研究所健太郎 学部 4 年 （現在

健 博士 2 年（工学系）

関

根

嶋

田

巧 修士 1 年（工学系）

絢 学部 4 年（工学部）

5-2
第

101

章 研究報告

5

5. 3

研究概要

浅田・名倉・飯塚研究室（http://www.mos.t.u-tokyo.ac.jp）

が増加し，電源インピーダンスに起因する電源電圧変動の影響が深刻化している．LSI は製造後にテスト検証を行うが，テスト装置と実機の電源インピーダンス
は一般に異なるため，テスト装置における電源電圧変電源雑音測定・解析・低減手法

動の波形が実機のものと異なり，Overkill/Underkill

浅田，名倉，飯塚，鹿野の原因となる．そこで，電源に電流補償を行うことに近年の LSI のプロセス微細化による消費電力の増加

より，寄生インダクタンスや寄生キャパシタンスを変で，電源の寄生インピーダンスと回路の寄生容量に起化させることのできる電源回路を提案し，設計・試作

因する電源共振ノイズが，LSI の動作に深刻な影響をした．これを用いて電源インピーダンスを実機のもの与えるとして問題視されている．

に模擬した状態でテストを行うことでテスト精度の向電 源 共 振 ノ イズの低減には一般的にパッシ ブ デ上が期待される．実証実験の結果，テスト装置の電源

キャップが用いられるが，大きな容量を得るためには

電圧変動波形を実機のものに一致させることに成功

大きな面積コストがかかってしまうため，本研究ではし，電源インピーダンスが模擬できたことが確認されアクティブの電荷注入を考えることで面積コストの低た．

減を目指した．電荷注入に関しては，容量を一旦充電

また，行列演算を用いて多電源ピン同時制御に対応しておき放電するアプローチと抵抗により直接外部電できるようにしたほか，デジタルフィルタのフィード源から電荷を引き込むアプローチが考えられるが，こバックを用いて，インダクタンスやキャパシタンスのの両方について我々はある仮定の下での注入電荷量をパラメータだけでなく任意の電源インピーダンスネッ

解析・モデル化し，またその解析に基づく電荷注入をトワークを模擬する手法を提案し，シミュレーション

実現する回路を設計・試作した．具体的な提案回路はに成功した．

電圧ドロップ検出器，注入コントローラ回路，キャンセリング容量 / 抵抗回路の 3 つであるが，電圧ドロップ検出器に関しては DLL（Delay Locked Loop）とバー
ニア型の TDC（Time-to-Digital Converter）を用いた

時間領域制御を用いた PLL 回路
浅田邦博，名倉徹，飯塚哲也，屠継豪，加賀谷司

ものと，電圧比較器を用いたものの 2 つを設計した．

私たちは時間領域制御を用いた PLL 回路の研究に取それぞれ実測により，ノイズ低減が無かった場合と比り組んだ．PWPLL は内部の発振器がパルス幅で制御

較して容量によるアプローチでは 14 ％のノイズ低減

されるような新しいタイプの PLL 回路である．

を，抵抗によるアプローチでは 24 ％のノイズ低減を

IoTデバイスのように間欠的なシステムに置いては，実現した．また，抵抗によるアプローチは同程度のノ

PLL の高速起動がシステムの起動の際の待ち時間だけ

イズ低減を実現する MOS キャパシタと比較してわず

ではなく，消費電力も削減することができる．よってか 10 ％の面積で実現することができ，ノイズと面積

私たちは参照周波数と出力周波数が毎回同じであると

102

コストの両方の低減を可能にした．

いうシステムにおける PWPLL の高速起動法を提案す

第本研究の提案手法は基本的にフィードフォワード制

5

御であり，フィードバック制御に関しては極簡単な制

私たちは高速起動のために PWPLL のロック時の御しかしていない．従ってよりロバストなシステムを

フィードバックループにおける位相と周波数コント実現するために，より正確なモデルとそれを実現する

ロールコードの記憶と再現という方法を採用した．こフィードバック制御の実現が期待される．

のような方法を実現させるために，時間 – デジタル変章 研究報告5-3

る．

換器，デジタル – 時間変換器さらに様々な記憶回路を従来の PWPLL に付加した．
極微細プロセス技術における集積回路のテストと信頼性の向上
浅田，名倉，飯塚，松川，寺尾，竹原
半導体プロセス微細化が進むにつれ LSI の消費電流

この一連の記憶と再現の操作を行った後，PWPLL
が再度起動する時に記憶した位相と周波数コントロー
ルコードを初期値として設定することで，結果として高速起動が実現されることになる．この高速起動

PWPLL のロック時間はシミュレーションでは 20 nsの解像度を持つ遅延可変バッファと Vernier TDC を用～ 150 ns，実測においては 70 ns ということが示されいた CDR 回路を提案し，検証用のチップの設計を行った．

た．

PLL の設計をより簡単にし同時に効率を上げるために，私たちは自動設計フローを作った．しかし，このフローはすべての PLL に通用するわけではなく，スタンダードセルを用いた ADPLL しか自動的に合成されない．

半導体フォトダイオードを用いた放射線検出器
浅田，名倉，飯塚，楊，許近年注目されているシンチレーション検出器は，放今は，私たちは PLL の全体の一部の自動合成を実射線核種の特定や到来角の推定などもでき，様々な現した．このフローは自動的に Verilog netlist と Spice

分野に応用されている．先行研究はシンチレータ，

netlist を生成することができる．この 2 つの netlist をSPAD（Single Photon Avalanche Diode）アレイ，マ

基づいて，layout を生成し，検査を含めての全過程をルチコート材料，ピンホールで構成された検出器を自動的に実現することができるが，事前に，人が自分提案し，シンチレータ内点光源位置を推定する手法をで設定すべきパラメーター何個も存在している．この検証しました．我々はブレークダウンする SPAD 位置設定を行わないと，この自動設計フローを実行するこから光子の運動軌跡を計算することによって光源位とはできない．このプログラムをより改善させるため置を推定する手法を提案し，この手法が先行研究よに，私たちは今 performance specification を通じて各

り少ない時間で光源位置を検出できる．シミュレー

パラメーターを生成することをテーマとして研究してションの結果より，1 mm サイズのシンチレータ内にいる．

10 um-20 um の空間分解能を達成でき，0.3 秒以内に検出することができる．SPAD アレイについて，Pwell/
DeepNwell をブレークダウン領域とする構造の SPAD

時間領域制御を用いた CDR・TDC 回路
浅田邦博，名倉徹，飯塚哲也，陳明翰，榎本隆一
デジタル回路がプロセス微細化の恩恵を受ける一方，アナログ回路は電圧ヘッドルームの減少などとが一番低い DCR を表すことが確認した．また，高効率読み出し回路を持つ 31 × 31 ピクセルの SPAD アレイも試作して，短時間パルス微弱な光を検出できることも実験で確認した．

いった負の影響を被っている．時間領域回路ではデジ
タル信号のエッジ遷移によってアナログ信号を表現するので，微細プロセスにおけるアナログ回路の問題の解決策となりうる．

高速通信路におけるクロストーク低減手法
浅田，名倉，飯塚，中里

時間領域回路の代表例として時間デジタル変換器が半導体プロセスの微細化による回路の性能向上にとある．時間デジタル変換器は素子の持つ伝搬遅延時間

もない，有線通信の速度は向上している．またテレビを利用して 2 つの立ち上がり信号の持つ時間差をデジの高解像度化や自動車の電装化によりアプリケーショ

タル信号に変換する回路であり，本研究ではその方式

ンに必要なデータレートも向上している．
技術・需要の両面から通信を高速化する必要がある

した．一般に，時間デジタル変換器では分解能と入力が，それを妨げる要因の 1 つとなっているのが，クロ周波数範囲との間にトレードオフが存在し，特にパルストークである．クロストークの対策として，先行研

ス縮小型時間デジタル変換器においてはそれが顕著で究では受信端でクロストークを軽減する回路が提案さ5-3ある．そこで，本研究では階層化構造により高分解能れていた．本研究ではその回路を元に PD 制御回路やを保ちつつ，入力周波数範囲を広げることが出来る方

時間遅延素子を導入した回路を提案した．シミュレー

103法を提案し，検証用のチップの設計試作を行った．

ションを用いて，その回路がより効果的なクロストー
ク軽減ができる可能性があることを示した．

Cycle Lock Gated Oscillator を利用したクロック – デー
タ 再 生 回 路（CDR 回 路 ） も そ の 一 つ で あ る． こ のCDR 回路は，センサーネットワークやモバイル機器など，間欠的にシリアル通信を行うシステムをター

LSI セキュリティ向上のための表面磁界測定
浅田，名倉，飯塚，Khanh，織田

ゲットにしており，通信状態での電力消費量だけでな

高い信頼性が要求される集積回路システムにおいく，待機状態での電力消費量や待機状態からの復帰速ては，回路全体に安定した電源電圧を供給するため度が重要になる．本研究では，復帰速度を保ちつつ，の高品質な電源網の設計が必須となっている．しかデータレートの向上や低消費電力化を目指し，同程度しながら，実際の動作時における電源網の状態や信5章 研究報告時 間 デ ジ タ ル 変 換 器 に は 様 々 な 応 用 例 が あ り，

第の 1 つであるパルス縮小型時間デジタル変換器に注目

頼性を実測により観測し分析することは困難であり，力を達成している逐次比較方式を採用して高分解能達

従来までは内部回路の遅延時間の変化などから電圧成を狙う．高分解能実現に向けて，冗長ビットを用い降下を推定するといった間接的な方法が取られるこ

た変換や，DAC のスイッチングの工夫などを取り入とが多かった．本研究では，集積回路の表面磁界かれており，現段階では回路試作を行いその性能を検証

ら電源網に流れる電流を推定することで，電源網におしている．

ける電流分布を可視化し，電流集中や電源網の不良箇

また，LSI のプロセス微細化により，熱雑音やプロ所等の診断を行う手法を提案する．本手法を用いるこセスばらつきがアナログ回路の動作に与える影響が深とで，高い信頼性が求められる集積回路に対して電源刻化している．ADC においてノイズやばらつきを低網の信頼性の評価を低コストで行うことができる．

減させるために，オフセットキャンセリング技術や回電磁界シミュレーションを用いた実験により，電源網

路面積を大きくすることで対応してきた．

における配線層間スルーホールの欠陥を観測した表面

ADC における別の手段として，複数の比較器を並磁界から検出できることを実証した．また，実際の列に駆動する統計的アプローチが興隆している．こ

測定結果を用いて電流推定を行うことができることをの手法をレベルクロス型 ADC に適用したレベルクロ示すため，評価用チップの設計を行った．評価用チッ

ス型統計的 ADC が存在する．レベルクロス型統計的プの測定により，実際のチップの電源網の電流分布推

ADC において入力スロープがレベルクロス計測に与定が可能であることを示した．

える影響をシミュレーションで確認・検証した．また，
実際のチップを設計し，測定を行う予定である．

低消費電力アプリケーション向け超広帯域インパルス発
生器
浅田邦博，名倉徹，飯塚哲也，
Nguyen Ngoc Mai-Khanh，Parit Kanjanavirojkul，

藤田研究室（http://www.cad.t.u-tokyo.ac.jp/）

鈴木悠大
高周波超広帯域インパルス無線検知アプリケーショ
ン用の広帯域パルス発生法が研究されている．従来のフィードバック型スイッチ発振機パルス生成手法に対

5-3

藤田昌宏，ガラバギ アミル マスード

してこの研究は励起型パルス発生により発振周波数が論理回路のデバッグでは通常は内部ノードにおい

CMOS の Fmax に制限されない．さらに，急速起動時て，回路動作が与えられた仕様と同じになるような新間とゼロ待機電力を備えている．電圧モード励起と電たな関数を決定する必要がある．本研究ではその新た

流モード励起を利用した 2 つのパルス生成技術が提案な関数自身を決定するのではなく，その関数への入力されている．LC 共振器の代わりに伝送線路共振器をを見つけることに注目した新たな手法を提案した．ま使用しているため，Q 値が高くなり，高周波でのモデずプライマリ入力に対するその関数の依存性を調べリングが簡単にもなる．その結果，測定上の 12.5 GHzる．次に関数への入力候補となる内部ノードを選択すの発振周波数において 3.13 ％のエネルギー変換効率がる．最後に関数への入力が決定される．関数への入力達成される．これは，1 ％未満の効率を有する従来のとなるプライマリ入力と内部ノードの両方が SAT 問

励起型パルス発生器から改善される．プロトタイプ

題を繰り返し解くことで選択され，解の正しさがは，石英基板上の伝送線共振器上にフリップされた
CMOS チップによって実現される．

保証される．ITC’99 ベンチマークによる実験から，入力候補が 1000 以上存在する場合でもこの手法で数10 回繰り返して SAT 問題を解くことで，新たな関数5を見つけることができた．

章 研究報告第104

論理回路デバッグにおける新たな手法

高精度アナログ - デジタル変換回路
浅田，名倉，飯塚，伊藤，杉山
Analog-to-Digital Converter（ADC）はアナログ信号
をデジタル信号に変換する回路である．

複数回路間での効率的なトポロジカルマッチング
藤田昌宏，ガラバギ アミル マスード

本研究では聴覚のニューロン模擬に向けて，その信複数の回路において似た部分や異なる部分を認識す

号の入力部分を担当する ADC の製作を目指す．このることは，回路を統合したり誤りを検出したり，リバー

ADC は比較的低速で動作させることができるが，そスエンジニアリングしたり，冗長性を確認するためにの一方で高い分解能を達成したうえで省電力であるこ重要であるばかりではなく，IP ライブラリを管理すとが求められる．今回は複数の変換方式の中でも省電るためにも有用である．本研究では，2 つあるいは 3

つ以上の論理回路中で最も大きな共通回路部分を検出

故障のみを考慮すればよいことと残り全てのパターンする手法を提案した．ゲートレベルのネットリストがは既に単一縮退故障でカバーされていることが示され与えられたとき，まず回路をグラフとして表現する．

た．

次に，シグニチャの生成とマッチングに基づく新たな手法によって最大の共通サブグラフを検出する．本手法では，シグニチャに対して新たなハッシュ関数を導再構成可能プロセッサに対する通信を考慮したコンパイ

入して効率的に実装することで，以前の我々のグラフ

ラマッチングに基づく手法に比べて，より大きな回路に

藤田昌宏，ガラバギ アミル マスード，王

対しても 1 桁以上高速である．IWLS2005 ベンチマー

ルー

勤浩，

イ，丸岡大浩クによる実験の結果，2 つの 160,000 ゲートの IP の間

並列度の高いシステムにおけるプログラムを最適化

での完全なマッチングを 30 秒で見つけることが可能

することは困難な仕事と考えられており，専門家によとなった．

る手動での性能調整を伴う．さらにトランジスタの微細化により，コア間のデータ転送に伴う遅延がシステ
ム遅延において支配的となっている．これはメニーコ

ECO のための高位記述自動合成手法とその応用

アシステムが多くの場合に活用されていない原因と藤田昌宏，ガラバギ アミル マスード，王なっている．本研究では，整数線形計画（ILP）に基

勤浩，

木村悠介

づきメッシュ構造のプロセッサアレイ上のデータフ

LSI 設計では，ゲートレベル回路に最適化を施した

ローグラフを解析し，最適化する手法を提案する．本

後に仕様変更が発生することがある．この場合，高位手法は配線遅延を考慮し，データ転送法を見つけて関言語を修正して再合成することはせずに，直接ゲート

数の割り当てを行う．柔軟な ILP に基づく定式化によレベル回路を変更することがある．なぜなら，これまり，ターゲットのアーキテクチャでの特定のプログラ

での最適化の努力を無駄にしないためである．本研究ムに対して最適な解を得る．本手法は高位 ECO にもでは，修正したゲートレベル回路を用いて，新しい高適用でき，高位合成を行う一方でシステム上での関数位記述を再生成する手法を提案した．またその応用と割り当てを推定する．

して，ゲートレベル回路と高位記述間の等価性を検証する新手法も提案した．
C プログラムの自動部分合成手法
藤田昌宏，木村悠介
多重故障に対する効率的な ATPG 手法

本研究では，一部分が空欄となったテンプレート

藤田昌宏，ガラバギ アミル マスード，と呼ばれる C 言語プログラムを用いて，いくつかのコンラッド J. ムーア

入出力組をもとにプログラムを自動合成する手法について研究した．CEGIS（Counter Example Guided

半導体製造技術の微細化に伴い，製造されたチップ

Inductive Synthesis）手法を活用する事により，少なの広範囲にわたって分布するより多くの故障が存在す

いテストパターンで効率的にプログラムが合成できる

るようになり，従来の単一縮退故障モデルが適切ではことが示された．

なくなってきた．もちろん全ての多重故障の組合せを5-3テストできればよい．与えられた回路に対して，単一トレースバッファを使用した電気的バグの発生箇所絞り

障のテストパターンについてある初期セットが与えら込み
藤田昌宏，ガラバギ アミル マスード，岩田健太郎

多重故障をカバーできることが我々の過去の研究によ

半導体技術の進歩によりチップの高集積化が進み，り分かっている．本研究では単一縮退故障の ATPG に

配置配線処理で考慮すべき要素は増大する中，論理的よって生成されたテストパターンが多重縮退故障を検機能は正しく設計されているにも関わらず，実チップ出しない場合を扱う．これは単一故障での ATPG が全を製造して動作させると出力が誤っている場合があての多重故障をカバーするのに必要な条件を示すこと

る．その主な原因が電気的バグである．このバグは電でなされる．次に，回路から除外すると上記条件が満気的要因によって生じ，動作状況への依存性の高さかたされなくなる条件を決定する．最後に二重縮退故障

ら再現性が低いため，そのデバッグには非常に時間をまでを検出する ATPG アルゴリズムを提案した．この要する．そこで，トレースバッファというオンチップ

手法ではテストパターン生成において少数の二重縮退メモリを使用し，一部のフリップフロップの値を記録

5

章 研究報告れると，少しテストパターンを追加するだけで完全に

105

第故障より多重故障のほうが指数的に多いが，単一故する．その値と，解析し復元したフリップフロップの値を使って，各サイクルの各フリップフロップについて網羅的に電気的バグが生じる可能性があるかを調べ

高宮研究室（http://icdesign.iis.u-tokyo.ac.jp/）

ることで，電気的バグが発生した候補となる箇所を絞り込んだ．

IoT デバイスに向けた低電力・高効率回路
高宮真，桜井貴康
モノのインターネット（Internet of Things : IoT）

FPGA を用いたニューラルネットワークの高速化を実現するためには LSI の高エネルギー効率動作が必藤田昌宏，ガラバギ アミル マスード，岡本朋大，

要である．高エネルギー効率動作を実現するためには，

根石将人

電源電圧の低電圧化と電源電圧の時空間の細粒度制御

ある特定の計算に特化した専用ハードウェアは，一が必要なため，1 チップ上に複数個の電源回路が必要

般的に汎用のプロセッサより処理が高速で，かつ消費となる．また，近年，エネルギーハーベスティングで電力が小さい．チップを製造するには大きなコストが動作する IoT デバイスへのニーズが高いため，エネル

かかってしまうため，このような専用ハードウェアに

ギーハーベスティング向けの電源回路も重要となって適しているのが，プログラムできる回路である FPGA

いる．そこで，（1）電源コード外皮からの容量性結合（Field Programmable Gate Array）である．本研究でエネルギーハーベスティング，（2）RF エネルギーハー

は複数の FPGA を用いたニューラルネットワークシ

ベスティング回路の高感度化，（3）低消費電力と低ミュレーションの高速化を行う．ここで扱うニュー位相ノイズを両立した 39 MHz 水晶発振回路の研究を

ラルネットワークは脳の機能を模擬した数学的なモ行った．

デルである．私たちはこのモデルを 1 つの FPGA 上に
高度にパイプライン化された回路として実装することによって，768 個のニューロンからなるネットワー

有機トランジスタを用いた大面積・フレキシブルエレク

クを実際の脳と比べて 93 倍高速にシミュレーション

トロニクスの新アプリケーション提案と実証することを可能にした．さらに，私たちは実装できる

高宮真，染谷隆夫，桜井貴康

ニューロン数を増やすため，FPGA をリング状につな電子機器を身にまとうウエアラブル型デバイスや電げた構造に対し，FPGA 間の通信が少なくなる効率的

子機器を体内に埋め込むインプラント型デバイスではなニューロンの分割法を考案した．この方法を用いる

フレキシブルで大面積なエレクトロニクスが求められと，リング状につながる 93 個の FPGA を用いた場合，る．そこで，薄いフィルム上に印刷で作成可能な有機

7400 個のニューロンについて人間の脳と同程度の高トランジスタを用いた大面積・フレキシブルエレクト

速シミュレーションができることになる．

ロニクスのアプリケーション提案と実証を染谷研究室と共同で行っている．最近では「義手の制御用の筋電測定シート」「おむつ用ワイヤレス尿漏れ検出セン

隣接するブロック間のみの配線をもつ FPGA に対するサシート」「音で発熱を知らせる腕章型発熱アラーム」

配置配線手法の提案と実証を行った．

藤田昌宏，丸岡大浩

106

大きな課題となっている．そこでタイミングクロー
ジャ問題が原理的に生じないようにするため，隣接す5る論理ブロック間のみに配線を持つ FPGA のモデルに

章 研究報告と高速化が進んだ一方でタイミングクロージャ問題が第FPGA の集積度が増すにつれ，FPGA の低コスト化

5-3

池田研究室

（http://www.mos.t.u-tokyo.ac.jp）

ついて検討した．本研究では配置配線の際の制約を整数線形計画（ILP）問題として定式化することにより高性能暗号エンジンの実現

配置配線を行う手法を提案した．ILP 問題として扱う

池田誠，粟野皓光，池田司，市橋忠之，斎藤僚介，

だけでは短時間で解を得ることができなかったため，

古賀啓太郎，荒川文男

回路を分割し ILP 手法を適用することで許容解を高速

楕円曲線上の点の演算を始めとする様々な暗号処理に得ようとした．実際にベンチマーク回路を用いてモを可能とする高速な汎用暗号プロセッサの設計を行っ

デルの FPGA に対する配置配線をシミュレーションした．この汎用暗号プロセッサは設計パラメータを変更たところ，小規模な回路では実用可能なサイクル数ですることで広い範囲で回路面積と演算時間をトレード実装可能となった．

オフ的に調整することができる．特に良い設計パラ

メータでは回路面積 638kgate において楕円曲線の点のスカラー倍算を 0.16ms で行うという結果が 65 nm
SOTB CMOS ライブラリを用いた論理合成によって得

三田研究室（http://www.if.t.u-tokyo.ac.jp）

られた．また，楕円曲線デジタル署名アルゴリズム（ECDSA）の署名生成・検証の回路の小規模実装に向1. Programmable Matter プロジェクト - エネルギー自けた検討を行った．65 nm SOTB CMOS ライブラリを

立型分散マイクロシステムによる形状可変体用いた論理合成および論理シミュレーションにより，三田吉郎，宇佐美尚人，ジュリアン

座標系やアルゴリズム，演算器の基数の違いによる面

FEMTO-ST 研究所），ブノワ

積と処理時間の関係を明らかにした．得られたデータ

ST 研究所），ステファンは小規模かつ効率的な実装に向けた方式選択の定量的

Peugeot）

ブルジョワ（仏ピランダ（仏 FEMTO-

ドラランド（仏 PSA-

な指針となる．また，高機能暗号エンジンの実現を目

集積化 MEMS（微小電気機械システム）のトップ

指した拡大体上の演算の高速化を目指した検討も行っ

ダウンアプリケーションとして，自立マイクロシステ

た．

ムの研究を行っている．
「大きさ 1 cm 以下のマイクロロボットを多数環境に放出し，個々のロボットは近傍のロボットと通信を行いながら，協調的に環境測定なダイナミック回路を用いた自己同期システムの検討
池田誠，金霓好

どの高度な機能を実現するという自律分散システムを目指している．2016 年度より，集積化マイクロメカ

本研究ではクロック信号を使わない非同期回路を

トロニクス研究室（東京大学生産技術研究所 LIMMS,

構成するダイナミック回路の一つである Dif ferential

CNRS-IIS, UMI 2820）Host Professor の立場でフランス

Cascode Voltage Switch Logic（DCVSL）回路の入力

共和国国立研究エージェンシー（ANR）の助成を得て，数による低電圧動作特性を実測により検討を行った．

仏 FEMTO-ST 研究所と PSA-Peugeot との産学共同で評価のため，2 入力から 6 入力までのスタティック及「組み合わせにより集合の形状変化が可能な自律マイびダイナミック回路単体のトランジスタサイズを低電クロロボット Programmable Matter」の研究を開始し圧動作において最適化を行い，SOTB 65 nm CMOS にている．特に，水中で自立泳動するマイクロシステム

より試作し，実測を行った．実測においては動作限界の実現と背景物理の理解に研究目標を定めている．

電圧，消費電力，遅延，電力遅延積を指標として行った．より効率的な低電力動作ダイナミック回路を実現するための一助となることを目指している．

2. 電子線リソグラフィと MEMS プロセスによる微細電極構造のトップダウン作製手法の研究
三田吉郎，竹城雄大，鷲津信栄（アドバンテスト），

スマートイメージセンサを用いた三次元計測とセキュア

高田晃広（アドバンテスト），藤原誠，澤村智紀，

センシング

池野理門，浅田邦博

池田誠，吉川俊之，久米英司，金雄鉉，

電極構造の微細化によるセンサ素子の更なる高感

Vinod Gadde Vishwa, 豊島尚樹，谷渕正崇

度 化， 高 機 能 化 を 目 指 し， 電 子 線 リ ソ グ ラ フ ィ とMEMS 加工プロセスを組み合わせた微細電極のトッ能計測手法とセキュアセンシングについて新しい提案

プダウン作製手法の高度化に取り組んでいる．VDECを目指して多様なアプローチをしている．高機能計測に平成 25 年に新規導入された高速大面積電子線描画

5-3

手法については変調光投影と検波型イメージセンサを装置 F7000S-VD02 の持つ高ドース対応性，セル（キャ用いた背景光除去性能を有する三次元形状計測システラクタ）プロジェクション方式による鮮明なエッジを

107

ムとピクセル内偏光情報取得手法を提案し，実装と利用する．100 nmを切るサイズの微細ギャップを持っ評価を行っている．セキュアセンシングについては

た電極の作製を試みているほか，マイクロアクチュ

CMOS 回路レベルの軽量センサーデータ暗号化アー

エータと微細構造を組み合わせた電極ギャップの精密

キテクチャと位相シフト法に対する妨害手法とその対制御にも取り組んでいる．

イメージングに向けたピクセルパラレル型アナログフ
ロントエンド回路の検討を行った．

5

章 研究報告策手法について検討と評価を行っている．さらに THz

第本研究では，スマートイメージセンサを用いた高機

からの CAD ナビゲーション加工」が可能である．本3. CMOS-VLSI の MEMS 後加工による高機能システム

研究は裏面加工によってトランジスタの特性にどのよの産学連携研究

うな影響が及ぶかどうか定量的な評価を行ったもので

三田吉郎，遠山幸也，中山雄太（コニカミノルタ），

ある．トランジスタの閾値変化を定量的に解析できる

滝口幹夫（ソニー），佐藤善亨（ナノックスジャパン）

テスト構造を試作し，実際に加工を行った結果として，

VDEC を通じて試作した VLSI ウエーハを，武田先エッチングガスを導入した高速加工と，イオンビーム

端知ビルスーパークリーンルームやその他のクリーン

単独の精密加工の両方を切り替えて加工することで，ルームにおいて後加工することによって新規センサデ

トランジスタの特性に影響を与えず加工が行える可能

バイスを製作，評価する研究を行っている．後加工に性が示唆された．

関する知見として，トランジスタが作製された直後（配線前）のウエーハ引き渡しを受け，熱工程を伴う
後加工プロセス（成膜，インプラ，ドライブイン）を施してもトランジスタ特性の劣化はそれほど進行しな

6. 集積化 MEMS による LSI プロービングシステム
三田吉郎，瀬戸口良太，岡本有貴

いこと，VLSI をあらかじめ Silicon-on-Insulator（SOI）

初 期 情 報 処 理 CMOS 回 路 が 集 積 さ れ た，VLSI 等

基板の上に配置した構造を MEMS 後加工できることの電子部品のテストに用いる「MEMS プローブカーなどが分かっている．共同研究開発する素子の種類はド」の研究を行った．研究四年目である平成 27 年度

共同研究先との相談により様々だが，作製テクノロジ

は，プローブ素子に実際に加わっているひずみ量を定は共通のものを利用できるところが産業的に重要であ量化するための集積化ひずみセンサの設計試作に取る．
数多くの企業の興味を引き，各社との共同研究ベーり組んだ．フェニテックセミコンダクター社の 0.6μm

スで電子デバイスの試作が進んでいる．

テクノロジによるポリシリコン抵抗が搭載された SOI（Silicon on Insulator）基板を，武田先端知ビルスーパー
クリーンルームにおいて後加工してデバイスとし，ピ

4. 集積化 MEMS による LSI ホットスポットアクティブ

エゾ抵抗によるひずみ検出に成功した．カンチレバー

冷却システムの研究構造を必要とする多くの研究にプロセス要素として提

三田吉郎，
岡本有貴，
藤本興治（東工大），
良尊博之（東

供できるよう開発された深掘り加工法を一般化し，あ工大），大場隆之（東工大）

わせて MEMS 後加工の加工終了を可視化するための特定の回路ブロックの発熱がパッシブな放熱機構のマイクロテスト構造（Test Structure）の研究を行った．

限界を超えることで局所的に生ずる高温部分「ホットスポット」が高集積 VLSI の高速動作を妨げる物理要
因として注目されている．冷却用液体を対流させて熱7. 右脳型ソフトコンピューティング VLSI: 連想プロセを引き抜くアクティブ冷却システムを研究している．

ッサ・システム

シリコンウエーハ上に抵抗発熱体と温度計素子，流路5-3を集積したテスト構造を作製し，熱を面外方向に引き

現在のコンピュータは四則演算の超高速処理に特化抜くことで冷却効率が向上することを実験的に示すとしたマシンであり，人間のように「ものを見て柔軟にともに，数式を用いたモデリング，有限要素法シミュ

判断・理解し，即座に適切な行動をとる」といった情レーションの両方で裏付け検証を行った．

報処理は非常に不得手である．入力情報に対し，過去の膨大な記憶の中から最も近しい事例を瞬時に想起しこれによって次の行動を決定する．こんなアーキ

5. 集束イオンビーム加工装置（FIB）による裏面貫通加テクチャを持つコンピュータの基本ハードウェアを，

5

工のトランジスタ特性への影響評価

シリコン超 LSI 技術で実現する研究を進めている．論章 研究報告第108

三田吉郎，山下直也，

三田吉郎，宇佐美尚人，木下純（豊通エレクトロニク

理演算を得意とする現在のマイクロプロセッサに対ス

し，直感・連想・推論といった処理を得意とした LSI

Van Partners 部門），池野理門，岡本有貴，

浅田邦博

チップを設計・試作してシステムを構成する．単体でVDEC では平成 24 年度補正予算により，LSI チップ

脳細胞ニューロンと類似の機能を持つ高機能トランを裏面から貫通加工して開口し，配線修正等の作業をジスタ（ニューロン MOS，neuMOS）を導入，膨大行える「裏面アクセス式集積回路修正システム FEI

な template 群の中から最短距離ベクトルを完全並列探V400ACE」を導入している．この装置を利用すると，索するアナログ連想プロセッサ，0.18 ミクロン CMOS

赤外線カメラによって透視した画像に対して CAD 設技術を用いた超高速ディジタル連想プロセッサ等を，計データを重ね合わせて加工個所を同定する，「裏面これまで開発した．template の量を精密度を失わない

形で削減する手法，認識クラスの弁別性を高めるため

らびに，超臨界状態の流体を用いた化学合成（SCFD）のデータ処理手法について研究を行い，論文発表した．

により，シリコン構造体中への金属薄膜の埋め込み技
術について研究を行った．

8. ゼオライト・エレクトロニクス・ナノストラクチャ（ZEN）による集積化ケミカルセンサ
三田吉郎，山田健太郎，岡本有貴，マチュー

高木・竹中研究室

ドヌ（http://www.mosfet.k.u-tokyo.ac.jp/）

アル（仏 ENSI カーン校），ティクシエ三田アニエ
ス，エリックルブラスール，フセイン

ENSI カーン校），ジュリアンン校），スベルタナアワラ（仏

グラン（仏 ENSI カー

ミントヴァ（仏 ENSI カーン校）

VLSI と集積化したコンパクトなマイクロデバイス

III-V/Ge Metal-Oxide-Semiconductor（MOS）FET に関する研究によって人間の持つ感覚器官では検出不可能な領域の高木信一，竹中充，蔡物理・化学量を測定することは，MEMS の持つ大い柯なるポテンシャルの応用分野の一つである．本研究グ
ループは長年この課題に取り組んでおり．2015 年度
より日本学術振興会（JSPS）―フランス科学研究セ

夢南，廖

玉

虓，金

辰宇，嶋田

佑彊，張

志宇，

絢

高性能 III-V 族半導体 MOSFET および Ge MOSFETを実現するため研究を行っている．
InGaAs MOS ゲートスタックの研究においては，ンター（CNRS）の二国間研究交流事業に採択され，

La2O3/InGaAs MOS 界面の研究を進めている．原子層

VLSI にとっては異種材料であるゼオライトを集積化

堆積法により La2O3 を堆積することで，良好な MOS

し，さらに MEMS 後加工を施すことによって，化学界面が形成可能であることを明らかにした．

物質を検知する CMOS-MEMS デバイスの研究を行っ

Ge MOSET においては，貼り合わせを用いて Ge-on-

た，デバイスとして①カンチレバーを電磁力により駆Insulator（GeOI）基板を作製し，極薄 GeOI MOSFET

動し，共振周波数の移動で化学物質を検出するタイプの動作実証に成功するとともに，薄膜チャネルにおけと，②入力した熱エネルギーによる温度上昇速度の雰

る移動度劣化の物理機構を明らかにした．

囲気化学物質濃度に応じた変調によって検出するタイプの 2 種類の MEMS デバイスを論文発表するとともに，ゼオライトのカンチレバー構造への埋め込み技術の高度化に成功した．

トンネル FET に関する研究
高木信一，竹中充，金閔洙，後藤安大煥，加藤

尚希

巧，尹

高寛，裵

泰彦，

省電力動作が可能なステープスロープトランジス
9. サイバーフィジカルシステム応用に向けた MEMS シ

タ と し て ト ン ネ ル FET の 研 究 を 進 め て い る．横 型

ョック共振スペクトル（SRS）センサ開発

InGaAs TFET や GaAsSb/InGaAs ヘテロ接合を用いた

三田吉郎，R Ranga Reddy, 宇佐美尚人

TFET の研究を進めている．GaAsSb/InGaAs ヘテロ

VDEC の研究室が共同して，インド IIT ボンベイ校

構造を結晶成長を用いて作製し，縦型構造を用いたとの共同研究プロジェクトを立ち上げている．当研究

TFET 動作を得ることに成功した．また Ge/ 歪 Si ヘテ

室ではサイバーフィジカルシステムのセンサ応用例とロ構造を用いた TFET の研究も進めている．

5-3

して，2014 年度まで先行研究を行っていたショック
共振スペクトルセンサ（SRS）を取り上げ，作製法の109

第再習得を行った．

Si CMOS photonics に関する研究
在勲，亢健，武内和治

ウェハーボンディングで作製した Ge-on-Insulator
10. LSI ハイブリッド集積のための LSI ポストプロセス（GOI）基板上に Ge CMOS と Ge 細線導波路光デバイ

手法の開発

スを一体集積する Ge CMOS フォトニクス・プラット

三田吉郎，Dominik Lämmerer，水島彩子，太田悦子，

フォームを提案し，研究を進めている．GeOI 基板上近藤尚子，百瀬毅（マテリアル工学専攻）に中赤外で動作する Ge 細線導波路を初めて作製する

ナノテクノロジープラットフォームでの公開を目指ことに成功した．また電流注入による光変調動作にもした高度集積化技術を内部プロジェクトとして開発し初めて実証した．歪 SiGe を用いた光変調器の研究もている．
本年度は高安定金メッキ装置を導入し，フリッ進めている．貼り合わせを用いた MOS 型光変調器構

プチップ接合のためのバンプ構造のメッキ試作技術な造を提案するとともに，Al2O3/HfO2 貼り合わせ界面を5

章 研究報告高木信一，竹中充，韓用いたボイドレス貼り合わせ技術を確立した．

III-V CMOS photonics に関する研究
高木信一，竹中充，テイユウホウ，パク
高島成也，関根ジンゴン，

尚希

ウェハーボンディングで作製した III-V on Insulator
基板上に III-V MOSFET と III-V 細線導波路を一体集積する III-V CMOS フォトニクス・プラットフォームの研究を進めている．InP グレーティングカプラと導波路型 InGaAs 受光器を集積することに初めて成功した．
また InGaAsP 空乏型光変調器において Si よりも 4 倍程
度変調効率が改善可能であること数値計算により明らかにした．量子井戸インタミキシングにおいては，貼り合わせ III-V-OI 基板上におけるミキシング機構を明らかにするともに，100 nm 程度のバンドギャップ波
長シフトを得ることに成功し，能動・受動集積に向けた基盤技術を確立した．

5-3
第

110

章 研究報告

5

5. 4

研究発表
Breakdown-Pixel-Extraction Architecture for Efficient

浅田・名倉・飯塚研究室
研究論文
[1]

Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya

Data Readout,＂IEEE Asia and South Pacific Design
Automation Conference（ASP-DAC）, January 2017.
[5]

Iizuka, Toru Nakura, and Kunihiro Asada,“CMOS-on-

Iizuka, Tor u Nakura, and Kunihiro Asada,“Design,

Quartz Pulse Generator for Low Power Applications＂，

Analysis and Implementation of Pulse Generator by

in IEEE Asia and South Pacific Design Automation

CMOS Flipped on Glass for Low Power UWB-IR,＂in
IEICE Trans. on Fundamentals, Special Section on
Wideband Systems, Vol.E100-A, No.1, Jan. 2017.
[2]

Conference（ASP-DAC）, pp. 29–30, Jan. 2017.
[6]

Reduction Using a Triangular Active Charge Injection,＂

Unified Treatment—Part II: Extension to Multi-Paths,

in Proc. IEEE International Conference on Electronics

Noise Figure, and Driving-Point Impedance,＂IEEEvol. 63, no. 9, pp. 1337 - 1348, Sep. 2016.
[3]

Circuits and Systems（ICECS）, pp. 113-116, Dec., 2016.
[7]“Experimental Demonstration of Stochastic Comparators
for Fine Resolution ADC W ithout Calibration,＂in

Characteristics of a Single-Path,＂IEEE Transactions on

Proceedings of IEEE Inter national Conference on

Circuits and Systems-I: Regular Papers, vol. 63, no. 9, pp.

Electronics, Circuits and Systems（ICECS）, pp. 29 - 32,1325 - 1336, Sep. 2016.
Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka
and Kunihiro Asada,“A 15x15 Single Photon Avalanche

Dec. 2016.
[8]

A s a d a ,“P o w e r S u p p l y I m p e d a n c e E m u l a t i o n t oArchitecture for Ef ficient Data Readout,＂JapaneseEliminate Overkills and Underkills due to the Impedance

Jour nal of Applied Physics（JJAP）, vol. 55, No. 4s,

Difference between ATE and Customer Board,＂IEEE

04EF04, 2016.

International Test Conference（ITC）, pp. 1-8, Nov., 2016
[9]

[1]

Yuki Oda, Tetsuya Iizuka, Toru Nakura, and Kunihiro
Asada,“Analysis of VLSI Power Supply Network
based on Current Estimation through Magnetic Field
Measur ement,＂in Pr oceedings of IEEE Sensors
Applications Symposium（SAS）, Mar. 2017.

[2]

Nguyen Ngoc Mai-Khanh, Shigeru Nakajima, Tetsuya

Fault Positions by Magnetic Sensor,＂in Proceedings ofIEEE Sensors Applications Symposium（SAS）, Mar.
2017.
[3]

Xu Kai, Tetsuya Iizuka, Tor u Nakura, and Kunihiro
Asada,“High Spatial Resolution Detection Method for
Point Light Source in Scintillator,＂Electronic Imaging
2017, January 2017.

[4]

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,
and Kunihiro Asada,“A 15 x 15 SPAD Array Sensor withKunihiro Asada,“A Fine-Resolution Pulse-Shrinking
Time-to-Digital Converter with Completion Detection
Utilizing Built-in Offset Pulse,＂
in IEEE Asian Solid-State
Circuits Conference（A-SSCC）Proceedings of TechnicalPapers, pp. 313 - 316, Nov. 2016.
[10] Tetsuya Iizuka, Norihito Tohge, Satoshi Miura,
Yoshimichi Murakami, Toru Nakura and Kunihiro Asada,

5-4“A 4-Cycle-Star t-Up Reference-Clock-Less All-Digital

111

Burst-Mode CDR Based on Cycle-Lock Gated-Oscillator
with Frequency Tracking,＂in Proceedings of IEEE
European Solid-State Circuits Conference（ESSCIRC）,
pp. 301 - 304, Sep. 2016.
[11] Takahiro Yamaguchi, Katsuhiko Degawa, Tetsuya Iizuka
and Kunihiro Asada,“Common Pitfalls in Application ofa Threshold Detection Comparator to a Continuous-Time
Level Crossing Quantization,＂in Proceedings of IEEE
International Mixed-Signal Testing Workshop（IMSTW）,
Jul. 2016.

5

章 研究報告Demonstration of Non-Destructive Detection of IGBT

Tetsuya Iizuka, Takehisa Koga, Tor u Nakura and第Iizuka, Yoshio Mita, and Kunihiro Asada,“Experimental

Tor u Nakura, Naoki Terao, Masahiro Ishida, Rimon
Ikeno, Takashi Kusaka, Tetsuya Iizuka and Kunihiro

Diode Sensor Featuring Breakdown Pixels Extraction

国際会議論文Nguyen Ngoc Mai-Khanh, Rimon Ikeno, Takahiro
Yamaguchi, Tetsuya Iizuka, and Kunihiro Asada,

Tetsuya Iizuka and Asad A. Abidi,“FET-R-C Circuits:A U n i f i e d T r e a t m e n t—P a r t I : S i g n a l T r a n s f e r[4]Masahiro Kano, Tor u Nakura, Tetsuya Iizuka andKunihir o Asada,“Resonant Power Supply Noise

Tetsuya Iizuka and Asad A. Abidi,“FET-R-C Circuits: A

Transactions on Circuits and Systems-I: Regular Papers,

Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya

Transactions 99-A（7）: 1355-1365（2016）[12] N g u y e n N g o c M a i - K h a n h , Te t s u y a I i z u k a , a n d
Kunihiro Asada,“A Damping Pulse Generator Basedon Regenerated Trigger Switch,＂in Proceedings ofIEEE Radio Frequency Integrated Circuits Symposium

国際会議（RFIC）, pp. 11 - 14, May. 2016.

[1]

approach for selecting inputs of logic functions during[13] Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya
Iizuka, Toru Nakura, and Kunihiro Asada,“Analysis
and Implementation of Quick-Start Pulse Generator by

Amir Masoud Gharehbaghi, Masahiro Fujita: A new
debug. ISQED 2017: 166-173[2]

Sahand Salamat, Mehr naz Ahmadi, Bijan Alizadeh,

CMOS Flipped on Quar tz Substrate,＂in IEEE Radio

Masahiro Fujita: Systematic approximate logic optimiza-Frequency and Integrated Circuit Symposium, Santion using don’t care conditions. ISQED 2017: 419-425

Francisco, CA, pp. 3-6, May. 2016.

[3]

Qinhao Wang, Yusuke Kimura, Masahiro Fujita: Methodsof equivalence checking and ECO support under C-based
design through reproduction of C descriptions from

シンポジウム・研究会・大会等発表
[1]

[2]

寺尾直樹，名倉徹，石田雅裕，池野理門，日下崇，飯ダンス模擬，＂電子情報通信学会総合大会，名城大学，

Against Static Per formance Variation, IEEE Electron2017 年 3 月

Devices Technology and Manufacturing Conference

Xu Kai, Tetsuya Iizuka, Tor u Nakura, and Kunihiro（EDTM）, Session 3B-2, 2017.
[5]

Binod Kumar, Ankit Jindal, Masahiro Fujita, Virendra

Estimation Method for Scintillation Detector,＂IEICE

Singh: Post-silicon observability enhancement with topol-

General Conference 2016, September 2016.

ogy based trace signal selection. LATS 2017: 1-6

Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya[6]

Toral Shah, Anzhela Matrosova, Binod Kumar, Masahiro

Iizuka, Toru Nakura, and Kunihiro Asada,“An X-band

Fujita, Virendra Singh: Testing multiple stuck-at faults of

CMOS-on-Quar tz Pulse Generator for Low PowerROBDD based combinational circuit design. LATS 2017:

Applications,＂in IEICE General Conference, C-12-7 Mar.

1-6
[7]

Binod Kumar, Ankit Jindal, Virendra Singh, Masahiro

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,

Fujita: A Methodology for Trace Signal Selection toand Kunihiro Asada,“A 31 × 31 SPAD Array Sensor with

Improve Error Detection in Post-Silicon Validation. VLSI
Design 2017: 147-152

Variable Readout Time for Scintillation Light Detection,＂
IEICE Society Conference 2016, September 2016.
[5]

T. Matsumoto, K. Kobayashi, H. Onodera: The Impact
of R TN-Induced Temporal Per formance Fluctuation

2016.
[4]

[4]

塚哲也，浅田邦博，“LSI テストに向けた電源インピー

A s a d a ,“F i n e - R e s o l u t i o n L i g h t S o u r c e P o s i t i o n[3]

implementation designs. ISQED 2017: 432-437[8]Nihar Hage, Rohini Gulve, Masahiro Fujita, Virendra

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,

Singh: On Testing of Superscalar Pr ocessors inand Kunihiro Asada, A 15 × 15 SPAD sensor featuring

Functional Mode for Delay Faults. VLSI Design 2017:

breakdown pixels extraction architecture for efficient397-402

data readout,＂LSI and Systems Workshop, May 2016.

[9]

Taro Kawao, Masato Neishi, Tomohiro Okamoto, Amir
Masoud Gharehbaghi, Takashi Kohno, Masahiro Fujita:

5-4
第

112

章 研究報告

5

藤田研究室
研究論文
[1]

Automatic and Intensive Pipelining. NOLTA 2016[10] Amir Masoud Gharehbaghi, Masahiro Fujita: A New

Munehiro Kozuma, Yuki Okamoto, Takashi Nakagawa,Appr oach for Debugging Logic Cir cuits without

Takeshi Aoki, Yoshiyuki Kurokawa, Takayuki Ikeda,

Explicitly Debugging Their Functionality. ATS 2016:

Yoshinori Ieda, Naoto Yamade, Hidekazu Miyairi,

31-36

Makoto Ikeda, Masahiro Fujita, Shunpei Yamazaki:[11] Masahiro Fujita: Synthesizing and Completely Testing

Subthreshold Operation of CAAC-IGZO FPGA by

Hardware Based on Templates Through Small Numbers

Overdriving of Programmable Routing Switch andof Test Patterns. ATVA 2016: 3-10

Programmable Power Switch. IEEE Trans. VLSI Syst. 25（1）: 125-138（2017）[2]

Spiking Neural Network Simulation on FPGAs with

[12] Yusuke Kimura, Masahiro Fujita: Specification by existing design plus use-cases. HLDVT 2016: 40-45

Amir Masoud Gharehbaghi, Masahiro Fujita: Fast and[13] Qinhao Wang, Yusuke Kimura, Masahir o Fujita:

Efficient Signature-Based Sub-Circuit Matching. IEICE

Automatically adjusting system level designs after RTL/

Abnormal Activities by Electro-Stimulation,＂IEEEgate-level ECO. HLDVT 2016: 108-112[14] Conrad J. Moore, A.M. Gharehbaghi, Masahiro Fujita:

38th Annual Inter national Conference of the IEEE

Automatic Test Pattern Generation for Multiple Stuck-

Engineering in Medicine and Biology Society（EMBC）,
Orlando, USA, pp. 3035-3038, Aug 2016.

At Faults: When Testing for Single Faults is Insufficient.
[3]

ITC-CSCC 2016: 159-162

K. Miyazaki, M. Takamiya, and T. Sakurai,“Automatic[15] Y i Lu, Qinhao Wang, Amir Masoud Gharehbaghi,

Optimization of IGBT Gate Driving Waveform Using

Masahiro Fujita: Communication Aware Compiler for

Simulated Annealing for Programmable Gate Driver

Mesh-Structured Reconfigurable Processors on Single/

IC,＂IEEE Energy Conversion Congress & Exposition

Multi Chip. ITC-CSCC 2016: 605-608（ECCE）, Milwaukee, USA, pp. 1 -6, Sep. 2016.

[16] Tatsuya Onuki, Wataru Uesugi, Hikaru Tamura, Atsuo[4]

T. Someya, K. Matsunaga, H. Morimura, T. Sakurai, andIsobe, Yoshinori Ando, Satoru Okamoto, Kiyoshi Kato,

M. Takamiya,“56-Level Programmable Voltage Detector

T R Yew, Chen Bin Lin, J Y Wu, Chi Chang Shuai, Shaoin Steps of 50 mV for Battery Management,＂IEEE Asian

Hui Wu, James Myers, Klaus Doppler, Masahiro Fujita,

Solid-State Circuits Conference（A-SSCC）, Toyama,
Japan, pp. 49-52, Nov. 2016.

Shunpei Yamazaki: Embedded memor y and ARM
Cortex-M0 core using 60-nm C-axis aligned crystalline[5]

K. Miyazaki, Ichiro Omura, M. Takamiya, and T. Sakurai,

indium-gallium-zinc oxide FET integrated with 65-nm Si“20-ns Shor t-Circuit Detection Scheme with High

CMOS. VLSI-Circuits 2016: 1-2

Variation-Tolerance based on Analog Delay Multiplier
Circuit for Advanced IGBTs,＂IEEE Southern PowerElectronics Conference（SPEC）, Auckland, New

国内学会，研究会等[1][2]

木村悠介，石山薫太郎，藤田Zealand, pp. 1 -4, Dec. 2016.
昌宏，「有界モデル検査[6]

H. Obara, K. Wada, K. Miyazaki, M. Takamiya, and T.

ツールを用いた C 言語プログラム部分合成」情報処理

Sakurai,“Active Gate Control in Half-Bridge Inverters

学会 DA シンポジウム 2016, セッション 3B-2, 2016-09-

Using Programmable Gate Driver ICs to Improve Both

14

Surge Voltage and Switching Loss,＂IEEE Applied Power

ムーアコンラッドジンヨン，ガラバギアミルマスード，Electronics Conference and Exposition（APEC）, Tampa,

藤田昌宏，「単一故障用テストパターンでは不十分な場

USA, pp. 1-7, March 2017.

合を考慮した多重縮退故障用テストパターン自動生成手法」，電子情報通信学会，VLSI 設計技術研究会，信学技報 116（96）, 13-18, 2016

シンポジウム・研究会・大会等発表[1]

スティングを用いたフレキシブルヘルスケアデバイス，

著書[1]

高宮真，“有機エレクトロニクスとエネルギー・ハーベ“日本能率協会第 7 回エネルギー・ハーベスティング技

Shunpei Yamazaki and Masahiro Fujita（Ed.）,“Physics

術シンポジウム「ウェアラブル関連のエネルギー・ハー

and Technology of Cr ystalline Oxide Semiconductor

ベスティング」，幕張，2016 年 4 月．

CAAC-IGZO. Application to LSI,＂WILEY, ISBN[2]

高宮真，“LSI 屋から見たパワーエレクトロニクス：
両者の融合に向けて，＂NPERC-J 第 3 回ワークショッ

9781119247340（cloth）（2017）

プ「PE システムインテグレーションの新しい息吹と応小原秀嶺，和田圭二，宮崎耕太郎，高宮真，桜井貴康，“プログラマブルゲートドライバ IC を用いた負荷電流

A.K.M. M. Islam, H. Fuketa, K. Ishida, T. Yokota, T.

フィードバックアクティブゲート制御，＂電気学会産業

Sekitani, M. Takamiya, T. Someya, and T. Sakurai,

応用部門大会，1-39，pp.127-130，群馬，2016 年 8 月．

“Sensor and Circuit Solutions for Organic Flexible

[2]

[3]

[4]

崔

通，宮崎耕太郎，安部征哉，附田正則，大村一郎，Electronics,＂Society for Information Display（SID）

小原秀嶺，和田圭二，高宮真，桜井貴康，“ディジタInternational Symposium, San Francisco, USA, pp. 629-

ルゲート駆動 IC を用いた IGBT のスイッチング時にお632, May 2016.（Invited）

ける損失とオーバーシュートの自動最適化，＂電気学会，

H. Ohta, M. Honda, and M. Takamiya,“Inter ventional

電子デバイス・半導体電力変換合同研究会，電気学会

Placement of Thin Coil Shaped Implants Powered

研究会資料，SPC-16-153，pp. 19-24，北九州，2016 年

Wirelessly for Monitoring Vital Signals and Controlling

11 月．

113

5

章 研究報告[1]

用」，東京，2016 年 5 月．

第

高宮研究室
国際会議論文5-4

[5]染谷晃基，松永賢一，森村浩季，桜井貴康，高宮真，“バッ“A 25.3μW at 60 fps 240 x 160 Pixel Vision Sensor for

テリマネジメント向け 56 段階，50 mV 刻みプログラ

Motion Capturing With In-Pixel Nonvolatile Analog

マブル電圧検出回路，＂電子情報通信学会，信学技報，

Memory Using CAAC-IGZO FET,＂IEEE Journal of Solid-

ICD2015-51, pp. 1-5, 東京，2016 年 12 月．
[6]

State Circuits, Vol. 51, No. 9, pp. 2168-2179, Sept. 2016.

高宮真，“IoT 技術とパワーエレクトロニクスの融合，＂

M. Ikeda and F. Arakawa,“Special Section on Low-Power

第 3 回 NEDO パワーエレクトロニクスシンポジウム「期

and High-Speed Chips,＂IEICE Trans. Electron., Vol.

待される次世代パワーエレクトロニクスの応用～地上

E99-C, No. 8, pp. 899-900, Aug. 2016.

から宇宙まで～」，東京，2017 年 2 月．（基調講演）
[7]

[6]

[7]

Ikeno R, Mar uyama S, Mita Y, Ikeda M, Asada K;

高宮真，“有機エレクトロニクスを核とした皮膚密着型“Electron-beam lithography with character projection

ウエアラブルデバイスの新展開，＂文部科学省ナノテク

technique for high-throughput exposure with line-edge

ノロジープラットフォーム第 15 回ナノテクノロジー総quality control,＂J. Micro/Nanolith. MEMS MOEMS. 15

合シンポジウム JAPAN NANO 2017「超スマート社会の（3）, 031606（Sep 08, 2016）.

実現に向けたナノテクノロジー」，東京，2017 年 2 月．
[8]

宇野祐輝，崔通，星貴之，桜井貴康，高宮真，“超音波ワイヤレス給電の距離・位置ずれ依存の実測，＂電子情報通信学会総合大会，B-21-26，名古屋，2017 年 3 月．

[9]

国際会議
[1]

H. Wakabayashi, J. Deguchi and M. Ikeda,“Session

小野寺尚人，染谷晃基，松永賢一，森村浩季，高宮真，

4 over view: Imagers,＂2017 IEEE International Solid-

桜井貴康，“可変キャパシタを用いた自動 LC 共振最適State Circuits Conference（ISSCC）, pp. 64-65., 2017, San

化機能を有する RF エネルギーハーベスティング回路

Francisco, CA.

の設計，＂電子情報通信学会総合大会，C-10-5，名古屋，[2]

2017 年 3 月．

P. Lajevardi, M. Miyamoto and M. Ikeda,“Session 9
overview: Sensors,＂2017 IEEE International Solid-State
Circuits Conference（ISSCC）, pp. 156-157, 2017, San
Francisco, CA.

池田研究室
論文
[1]

[3]

overview: Biomedical circuits,＂2017 IEEE International

M. Tamura and M. Ikeda,“Montgomer y Multiplier

Solid-State Circuits Conference（ISSCC）, pp. 446-447,

Design for ECDSA Signature Generation Processor,＂

2017, San Francisco, CA.

IEICE TRANSACTIONS on Fundamentals of Electronics,
Communications and Computer Sciences[4]and High-Speed Chips（COOL CHIPS XIX）, Yokohama,

第

114

[3]

章 研究報告[4]

M. Tamura and M. Ikeda,“1.68μJ/signature-generation 256-bit ECDSA over GF（p）signature generator

Operation of CAAC-IGZO FPGA by Overdriving offor IoT devices,＂2016 IEEE Asian Solid-State Circuits

Programmable Routing Switch and Programmable Power

Conference（A-SSCC）, pp. 341-344, 2016, Toyama.
[6][Keynote] M. Ikeda,“Smart Image Sensors and appli-

Integration（VLSI）Systems, vol. 25, no. 1, pp. 125-138,

cations to 3D range-finding,＂2016 IEEE International

Jan. 2017.

Symposium on Electronics and Smar t Devices, Nov.

B. P. Ginsburg and M. Ikeda,“Introduction to the Special

2016, Bandung, Indonesia.

Issue on the 2016 Symposium on VLSI Circuits,＂in IEEE

5[5]

M. Ikeda, M. Fujita, and S. Yamazaki,“Subthreshold

Switch,＂in IEEE Transactions on Ver y Large Scale

5-4

Japan, 2016, pp. iv-v.

M. Kozuma, Y. Okamoto, T. Nakagawa, T. Aoki, Y.
Kurokawa, T. Ikeda, Y. Ieda, N. Yamade, H. Miyairi,

M. Ikeda and F. Arakawa,“Message from the programcommittee chairs,＂2016 IEEE Symposium in Low-Power

Vol.E99-A

No.12 pp.2444-2452, Dec. 2016
[2]

G. Cauwenberghs, M. Pertijs and M. Ikeda,“Session 27[7]

U. Kim and M. Ikeda,“A Design of Image Sensor

Journal of Solid-State Circuits, vol. 52, no. 4, pp. 888-890,

for In-Pixel Background Suppression and Frequency

April 2017.

Detection,＂3rd Inter national Workshop on Image

M. Ikeda and N. Miura,“Introduction to the Special

Sensors and Imaging Systems（IWISS2016）, Nov. 2016,

Section on the 2015 IEEE Asian Solid-State Circuits

Tokyo.

Conference（A-SSCC）,＂in IEEE Journal of Solid-State
Circuits, vol. 51, no. 10, pp. 2207-2209, Oct. 2016.
[5]

T. Ohmaru, T. Nakagawa, S. Maeda, Y. Okamoto, M.

国内研究会

Kozuma, S. Yoneda, H. Inoue, Y. Kurokawa, T. Ikeda, Y.

[1]

Ieda, N. Yamade, . Miyairi, M. Ikeda, and S. Yamazaki,

池 田 司， 池 田 誠，
“1024 bit ま で の 有 限 体 上 の 演 算 と256 bit までの楕円曲線上の演算のための汎用暗号プロ

[2]

[3]

[4]

セッサ，＂電子情報通信学会ハードウェアセキュリティ

European Workshop on Microelectronics Education, May,

フォーラム 2016，2016 年 12 月．

2016（2016.05）.

斎藤僚介，池田誠，“楕円曲線暗号の IoT 向け小規模実[3]

Yu k i O k a m o t o , I s a o M o r i , a n d Yo s h i o M i t a ,装の検討，＂2017 年暗号と情報セキュリティシンポジウ“Demonstration of 0-30V Comb-Drive MEMS Actuatorム（SCIS），4C1-3，2017 年 1 月．

by integrated switching circuit with post-mesa-isolat-

池田司，池田誠，“楕円曲線に基づく公開鍵暗号向け汎ed standard 5V CMOS transistors＂，Symposium on

用暗号プロセッサの設計，＂2017 年暗号と情報セキュリ

Design, Test, Integration & Packaging of MEMS/MOEMS

ティシンポジウム（SCIS），4C1-4，2017 年 1 月(DTIP), Budapest, Hungar y, 30 May to 2 June 2016,

市橋忠之，池田誠，“126 ビットセキュリティにおけるpp.317-320（2016.06）.

ペアリング演算器の設計，＂2017 年暗号と情報セキュリ[4]

ティシンポジウム（SCIS），4C1-5，2017 年 1 月．

Matthieu Denoual, Eric Lebrasseur, and Yoshio Mita,“Examples of CMOS-MEMS realizations within a FranceJapan collaboration（Invited）＂，29th International
Microprocesses and Nanotechnology Conference (MNC

国内大会
[1]

[2]

[3]

池田司，池田誠，“有限体・楕円曲線を用いた暗号向け

[5]

[5]

Honjo, Takayuki Ohba, and Yoshio Mita,“Hotspot liquid

サイエティ大会，A-7-5，2016 年 9 月．

microfluidic cooling: comparing the efficiency between

金雄鉉，池田誠，“ピクセル内背景光抑圧機能を有す

horizontal flow and vertical flow＂，The 16th International

る検波型イメージセンサの設計，＂電子情報通信学会

Conference on Micro and Nanotechnology for Power

ソサイエティ大会，C-12-14, 2016 年 9 月．

Generation and Energy Conversion Applications, 6-9, Dec.,

金霓好，池田誠，“ダイナミック回路の低電圧動作と基Paris, France（2016.12）[6]Daigo Terutsuki, Hidefumi Mitsuno, Yuki Okamoto, T.

ティ大会，C-12-43, 2016 年 9 月．

Sakurai, Agnes Tixier-Mita, Hiroshi Toshiyoshi, Yoshio

金霓好，池田誠，“多入力ダイナミック回路の低電圧動

Mita, and Ryohei Kanzaki,“Odor-Sensitive Field Effect

作の測定，“電子情報通信学会総合大会，C-12-28, 2017

Transistor（OSFET）Based on Insect Cells Expressing

年 3 月．

Insect Odorant Receptors＂，The 30th IEEE International

池田司，池田誠，“汎用暗号プロセッサにおけるモン

Conference on Micro Electro Mechanical Systems (MEMS

ゴメリ乗算器の並列化，＂電子情報通信学会総合大会，2017), 22-26, Jan., Las Vegas, USA, pp. 394-397（2017.

AS-3-8，2017 年 3 月．

01）.
[7]

Isao Mori, Yuki Okamoto, Yoshio Mita,“A scalable,

Nguyen Ngoc Mai-Khanh, Shigeru Nakajima, Tetsuya
Iizuka, Yoshio Mita, and Kunihiro Asada, 2017 IEEE

三田研究室
学会誌
[1]

Yuki Okamoto, Hiroyuki Ryoson, Koji Fujimoto, Keiji

スケーラブルプロセッサの設計，＂電子情報通信学会ソ板バイアス特性の評価，＂電子情報通信学会ソサイエ[4]2016), 8-11 Nov Kyoto, Japan,（2016.11.09）.

Sensors Applications Symposium (SAS), 13-15 March
2017, Glassboro, NJ, USA pp. 1-4（2017.03）[8]

Naoto Usami, Jun Kinoshita, Rimon Ikeno, Yuki

optically-driven, high-voltage switch for remote MEMS

Okamoto, Masaaki Tanno, Kunihiro Asada and Yoshio

device operation fabricated with a standard CMOS

Mita,“An arrayed test structure for transistor damage

process＂，IEICE Electronics Express, 14.20161174

assessment induced by circuit analysis and repairing（2017.01.16）http://doi.org/10.1587/elex.14.20161174

processes with back-side-accessing Focused Ion Beam＂
，

[1]

[2]

Yoshio Mita and Yoshihiro Kawahara,“Introduction to117-120（2017.03）.
[9]

Agnès T ixier-Mita, Satoshi Ihida, Grant Cathcar t,

Electronic Information Devices - Tr y-by-yourself-style

Far uk A. Shaik, Hiroyuki Fujita, Yoshio Mita, andlecture on autonomous electronic devices＂，European

Hiroshi Toshiyoshi,“A Test Structure to CharacterizeWorkshop on Microelectroincs Education (EWME 2016),

Transparent Electrode Array Platform with TFTs for

11-13 May, Southampton, UK,（2016.5）

Bio-Chemical Applications＂，2017 IEEE Conference on

Tohru Nakura, Yuki Okamoto, Yoshio Mita and Kunihiro

Microelectronic Test Structures (ICMTS2017), 27-30, Mar,Asada,“One Week TAT of 0.8 um CMOS Gate Array

2017, Grenbole, France, pp.133-137（2017.03）.

with Analog Elements for Educational Exercise＂，11th[10] Stewar t Smith, Yudai Takeshiro, Yuki Okamoto,5

章 研究報告(ICMTS 2017), 27-30, Mar, 2017, Grenbole, France, pp.

国際学会プロシーディング

115

第2017 IEEE Conference on Microelectronic Test Structures5-4

（2017.03）

Jonathan G. Terr y, Anthony J. Walton, Rimon Ikeno,
Kunihiro Asada and Yoshio Mita,“Test Structures for
Nano-Gap Fabrication Process Development for NanoMicroelectronic Test Structures (ICMTS2017), 27-30, Mar,髙木・竹中研究室
研究論文

2017, Grenbole, France, pp.197-202（2017.03）.

[1]

Electromechanical Systems＂，2017 IEEE Conference on

R. Zhang, P.-C. Huang, N. Taoka, M. Yokoyama, M.
Takenaka, and S. Takagi,“Low temperature formationof higher-k cubic phase HfO2 by atomic layer deposition

その他の講演・シンポジウム[1]

on GeO x/Ge structures fabricated by in-situ thermaloxidation＂，Appl. Phys. Lett., vol. 108, 052903, 2016. DOI:

竹城雄大，岡本有貴，三田吉郎，「エネルギー自立 IoT
デバイス向け電圧・電流プログラマブル太陽電池アレ
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T. Tani, S. Murakawa, R. Wada, K. Yamada, K. Itho, Y.

mobility of Ge nMOSFETs with 1-nm EOT Al 2O 3/

Mita, and K. Shirahama,“Microfabrication of Multi-

GeOx/Ge Gate-Stacks,＂IEEE Trans. Electron Devices,

Slit Str uctures for Studies of Quasi-2 Dimensionalv o l . 63, n o . 2, p p . 558–564, 2016. D O I : 10.1109/

Topological Superfulid He＂，International Symposium

TED.2015.2509961

3

on Quantum Fluids and Solids, 10-16 Aug., Prague,[3]

谷智行，村川智，和田龍馬，山田快斗，伊藤公平，三jection Mach-Zehnder modulator with enhanced plasma

田吉郎，白濱圭也，「擬 2 次元トポロジカル超流動 He

dispersion effect,＂Optics Express Letters, vol. 24, no. 3,

研究用多重マイクロスリット構造の作成」，日本物理学

pp. 1979-1985, 2016. DOI: 10.1364/OE.24.001979

3

会 2016 年秋期大会（2016.9.16）
[4]

[4]

Chang, M. Ke, J. H. Han, and M. Takenaka,“MOS inter-

谷天垣，三田吉郎，山田一郎，割澤伸一，「SnO2 薄膜

face control technologies for advanced III-V/ Ge devic-

によるガスセンシング性能とピエゾ抵抗特性評価」，

es,＂ECS Trans., vol. 69, no. 5, pp. 37-51, 2015（invited）.

2017 年度精密工学会春季大会，（2017.3.13）

DOI: 10.1149/06905.0037ecst

5-4
第

116

章 研究報告52015（invited）. DOI: 10.1149/06910.0099ecst[6]

J. Suh, R. Nakane, N. Taoka, M. Takenaka and S. Takagi,

Platform＂，NAMIS School 2016, 16 September, Komaba,“Effects of additional oxidation after Ge condensation on

Tokyo（2016.9.16）

electrical properties of germanium-on-insulator p-channel

三田吉郎，「集積化 CMOS-MEMS による高機能流体素

MOSFETs,＂Solid-state Electronics, vol. 117, pp. 77-87,

子とその展開～ VDEC とナノテク PF が拓く短 TAT 試

2016. DOI: 10.1016/j.sse.2015.11.014

作研究の試み（招待講演）」，アドバンテスト展，2016 年[3]

Ge materials,＂ECS Trans., vol. 69, no. 10, pp. 99-108,

Yoshio Mita,“MEMS-de-Piano＂: a shor t turn-aroundtime experimental course in UTokyo Nanotechnology

S. Takagi, M. Kim, M. Noguchi, K. Nishi, and M.
Takenaka,“Tunneling FET technologies using III-V andチュートリアル講演[2]

S. Takagi, C. Y. Chang, M. Yokoyama, K. Nishi, R.

方琦，上木瞭太郎，福井類，山口武司，佐藤真，越後

[5]

[1]

Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.
Takagi,“First demonstration of SiGe-based carrier-in-

Chech Republic（2016.8.11）[3]

R. Zhang, X. Yu, M. Takenaka, and Shinichi Takagi,[7]

J. Kang, X. Yu, M. Takenaka and S. Takagi,“Impact

10 月 14 日of thermal annealing on Ge-on-Insulator substrate

三 田 吉 郎，「 ナ ノ テ ク ノ ロ ジ ー・ プ ラ ッ ト

fabricated by wafer bonding,＂Materials Science inフ ォ ー ム と VLSI フ ァ ウ ン ド リ の 融 合 に よ る

Semiconductor Processing, vol. 42, Par t 2, pp. 259-263,

短 TAT 集積システム研究（招待講演）」，FEI セミナー，

2016. DOI: 10.1016/j.mssp.2015.07.021

2016 年 10 月 19 日

[8]

W. Cai, M. Takenaka, and S. Takagi,“Ef fectivenessof surface potential fluctuation for representing inversion-layer mobility limited by Coulomb scattering in

雑誌記事

MOFEETs,＂IEEE Electron Dev., vol. 36, no. 11, pp.
1183–1185, 2015. DOI: 10.1109/LED.2015.2477360

[1]

三田吉郎，
「
「絵に描いた餅」を形にする ~ ナノテク

[9]C.-Y. Chang, O. Ichikawa, T. Osada, M. Hata, H. Yamada,

ノロジープラットフォームによる迅速微細モノ作

M. Takenaka, and S. Takagi,“Impact of La2O3 interfacial

り」，OplusE 2017 年 4 月号 Vol. 39 No.4, pp. 359-465

layers on InGaAs metal-oxide-semiconductor interface

properties in Al2O3/La2O3/InGaAs gate stacks deposit-

optimized lateral pin junction,＂Optics Express Letters,

ed by atomic-layer-deposition,＂J. Appl. Phys., vol. 118,

vol. 23, no. 9, pp. 12354-12361, 2015. DOI: 10.1364/

085309, 2015. DOI: 10.1063/1.4929650

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T. Osada, M. Hata, M. Takenaka and S. Takagi,“High

Takagi,“Impact of back interface passivation on electri-

Ion/Ioff and low subthreshold slope planar-type InGaAs

cal properties of ultrathin-body Germanium-on-insulator

tunnel field effect transistors with Zn-diffused source（GeOI）MOSFETs,＂Microelectronic Engineering, vol.

junctions,＂J. Appl. Phys., vol. 118, 045712, 2015. DOI:

147, pp. 196-200, 2015. DOI: 10.1016/j.mee.2015.04.063

10.1063/1.4927265[11] X. Yu, J. Kang, R. Zhang, M. Takenaka, and S. Takagi,“Characterization of ultrathin-body Germanium-oninsulator（GeOI）structures and MOSFETs on flipped

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J. Kang, X. Yu, M. Takenaka, and S. Takagi,“Design andSmart-CutTM GeOI substrates,＂Solid-State Electronics,

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vol. 115, Par t B, pp. 120-125, 2016. DOI: 10.1016/

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Letters, Vol. 27, No. 14, pp. 1569-1572, 2015. DOI:

III-V and Ge Materials,＂4th Berkeley Symposium on

10.1109/LPT.2015.2432052

Energy Efficient Electronic Systems（E3S2015), 2 October
2015（invited）. DOI: 10.1109/E3S.2015.7336800[13] J. Kang, R. Zhang, M. Takenaka, and S. Takagi,“Suppression of dark current in GeOx-passivated germa-[3]

M. Takenaka, Y. Kim, J. Han, J. Kang, Y. Ikku, Y. Cheng,

nium metal-semiconductor-metal photodetector by plas-

J.-K. Park, S.-H Kim, and S. Takagi,“CMOS photonics

ma post-oxidation,＂Optics Express Letters, vol. 23, no. 13,

technologies based on heterogeneous integration of

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2015（invited）.

J. Li, Y.-C. Kao, M. Takenaka,“High performance IIIV-on-Insulator MOSFETs on Si realized by direct[4]

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Trans., vol. 66, no. 5, pp. 27-35, 2015（invited）. DOI:

in extremely-thin body Ge-on-Insulator（GOI）p-MOS-

10.1149/06605.0027ecst

FETs with GOI thickness down to 2 nm,＂International
Electron Devices Meeting (IEDM’15), 2.2, Washington[15] M. Ke, X. Yu, R. Zhang, J. Kang, C. Chang, M. Takenaka,
S. Takagi,“Fabrication and MOS interface properties of
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[5]

C.-Y. Chang, M. Takenaka, and S. Takagi,“Improvement

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248, 2015. DOI:10.1016/j.mee.2015.04.079

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IEEE Semiconductor Inter face Specialists conference[16] K. Nishi, M. Yokoyama, H. Yokoyama, T. Hoshi, H.

(SISC2015), 7.2, Arlington, USA, 4 December 2015.

Sugiyama, M. Takenaka, S. Takagi,“Effects of buffered[6]

M. Ke, X. Yu, M. Takenaka, and S. Takagi,“Propertiesof slow traps of ALD Al2O3/GeOx/Ge gate stacks with

Phys. Express., Vol. 8, 061203, 2015. DOI: 10.7567/

plasma post oxidation,＂IEEE Semiconductor Inter face

APEX.8.061203

Specialists conference (SISC2015), 8.2, Arlington, USA, 4
December 2015.

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Nishi, and M. Takenaka,“III-V/Ge channel MOS device[7]

J.-H. Han, M. Takenaka, and S. Takagi,“Bandwidth

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enhancement of Si MOS optical modulators using

54, 06FA01, 2015. DOI: 10.7567/JJAP.54.06FA01

strained SiGe slab,＂5th International Symposium on
Photonics and Electronics Convergence (ISPEC2015),[18] Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.
Takagi,“Demonstration of record-low injection-current
variable optical attenuator based on strained SiGe with

P-41, Tokyo, 1 December 2015.
[8]

J.-K. Park, M. Takenaka, and S. Takagi,“Ni-InGaAsP

5

章 研究報告proper ties of Al2O3 /InAs/GaSb str uctures＂，Appl.

117

第HF cleaning on metal–oxide–semiconductor interface

5-4

alloy for low-resistivity lateral PIN junction formation

optical modulators using Al2O3/HfO2 bonding inter-in car rier-injected InGaAsP photonic devices,＂5thface,＂International Conference on Solid State Devices

International Symposium on Photonics and Electronics

and Materials (SSDM2015), A-3-4, Sapporo Convention

Convergence (ISPEC2015), P-46, Tokyo, 1 December
2015.
[9]

J. Kang, X. Yu, M. Takenaka, and S. Takagi,“A novel

La 2O 3 inter facial layers on InGaAs MOS inter face

Ge waveguide platform on Ge-on-Insulator substrate forproper ties in ALD Al2O3/La2O3/InGaAs Gate Stacks,＂

mid-infrared photonics,＂5th International SymposiumInternational Conference on Solid State Devices andon Photonics and Electronics Convergence (ISPEC2015),

Materials (SSDM2015), N-5-2, Sapporo Convention

P-49, Tokyo, 1 December 2015.

Center, 29 September 2015.

[10] K. Takeuchi, Y. Kim, M. Takenaka, and S. Takagi,[19] J.-K. Park, M. Takenka, and S. Takagi,“Low-resistivity“Simulation of carrier-depletion strained SiGe opticallateral PIN junction formed by Ni-InGaAsP alloy for car-

modulators based on interleaved PN junctions,＂5thrier-injection InGaAsP photonic devices,＂International

International Symposium on Photonics and Electronics

Conference on Solid State Devices and Materials

Convergence (ISPEC2015), P-52, Tokyo, 1 December(SSDM2015), PS-7-6, Sapporo Convention Center, 29

2015.

September 2015.

[11] J. Fujikata, M. Noguchi,Y. Kim, J. Han, S. Takahashi, T.

[20] Y. C h e n g , Y. I k k u , M . Ta k e n k a , a n d S . Ta k a g i ,Nakamura, and M. Takenaka,“High Speed and Highly“Waveguide InGaAs metal-semiconductormetal photo-

Efficient Si Optical Modulator with Strained SiGe Layer,＂detector monolithically integrated with InP grating cou-

5th International Symposium on Photonics and Electronics

pler on III-V CMOS photonics platform,＂International

Convergence (ISPEC2015), P-4, Tokyo, 1 December

Conference on Solid State Devices and Materials

2015.

(SSDM2015), A-7-2, Sapporo Convention Center, 30[12] J. Han, M. Takenaka, and S. Takagi,“Improvement

5-4
第

118

章 研究報告5

Center, 29 September 2015.
[18] C.-Y. Chang, M. Takenka, and S. Takagi,“Impact ofSeptember 2015.

in the modulation bandwidth of MOS optical modula-[21] S. Takashima, Y. Ikku, M. Takenka, and S. Takagi,“Thetors by using p-SiGe slab,＂Asia Communications andinfluence of III-V on insulator structure on quantum well

Photonics Conference (ACP 2015), ASu5B.2, Hong Kongintermixing,＂International Conference on Solid State

Convention and Exhibition Center, Hong Kong, 22

Devices and Materials (SSDM2015), A-7-5, Sapporo

November 2015.

Convention Center, 30 September 2015.

[13] S. Takagi, and M. Takenaka,“Low Power MOS Device[22] S. Takagi and M. Takenaka,“Ge/III-V MOS device

Technologies based on Heterogeneous Integration,＂technologies for low power integrated systems,＂45thInternational Electron Devices and Materials Symposium

European Solid-State Device Conference (ESSDERC(IEDMS 2015), Plenary 2, Kun Shan University, Taiwan,2015), A5L-D, Graz, Austria, 15 September 2015（pla-19-20 November 2015（plenary）.

nary）.

[14] S. Takagi, C. Y. Chang, M. Yokoyama, K. Nishi, R.

[23] J. Kang, M. Takenaka and S. Takagi,“Impact of GeOx

Chang, M. Ke, J. H. Han, and M. Takenaka,“MOS inter-passivation on dark current for wafer-bonded Ge-on-

face control technologies for advanced III-V/Ge devices,＂

Insulator metal-semiconductor-metal photodetec-

228th ECS Meeting, D4, 815, Phoenix, USA, 12 October

tor,＂International Conference on Group IV Photonics

2015（invited）.

(GFP2015), WP18, Vancouver, Canada, 26 August 2015.

[15] S. Takagi, M. Kim, M. Noguchi, K. Nishi, and M.

DOI: 10.1109/Group4.2015.7305952

Takenaka,“Tunneling FET technologies using III-V and[24] J. Fujikata, M. Noguchi, Y. Kim, S. Takahashi, T.

Ge materials,＂228th ECS Meeting, Symposium G4, 1084,

Nakamura, and M. Takenaka,“High speed and high-Phoenix, USA, 13 October 2015（invited）.

ly ef ficient Si optical modulator with strained SiGe[16] J. Kang, M. Takenaka, and S. Takagi,“First demonstra-layer,＂International Conference on Group IV Photonics

tion of Ge waveguide platform on Ge-on-Insulator for(GFP2015), WD2, Vancouver, Canada, 26 August 2015.

mid-infrared integrated photonics,＂European Conference

DOI: 10.1109/Group4.2015.7305930

on Optical Communication (ECOC 2015), Barcelona,
P.2.10, 29 September 2015.

[25] M. Takenaka and S. Takagi,“III-V CMOS photonics on
Si for high-performance electronic-photonic integrated[17] J. Han, M. Takenka, and S. Takagi,“Suppression of void

circuits,＂8th International Conference on Materials forgeneration in direct wafer bonding for Si high-k MOS

Advanced Technologies (ICMAT 2015), W6.2, Singapore,2 July 2015（invited）.

Spring Meeting, Symposium AA, 10.02, San Francisco,USA, 9 April 2015（invited）.

[26] S. Takagi and M. Takenaka,“III-V/Ge MOSFETs andtunneling FETs on Si platform for low power logic applications,＂13h International Meeting for Future of Electron
Devices, Kansai (IMFEDK 2015), K-1, Kyoto, Japan, 4

シンポジウム・研究会・大会等発表

June 2015（planary）.

[1]

佐々木和哉，竹中充，高木信一，「光変調器応用に向け[27] S. Takagi and M. Takenaka,“Advanced nano CMOS

たグラフェンスロット導波路の試作」，第 63 回応用物

using Ge/III-V semiconductors for low power

理学会春季学術講演会，21p-P16-6，東京工業大学大岡

logic LSIs,＂15th IEEE International Conference on

山キャンパス，2016 年 3 月 21 日．

Nanotechnology (IEEE NANO 2015), We3D, Rome, Italy,[2]

金佑彊，竹中充，高木信一，「温度サイクルを減らした
酸化濃縮法による高圧縮ひずみ極薄膜 Ge-OI 構造の実

29 July 2015（invited）.
[28] X. Yu, J. Kang, R. Zhang, W.-L. Cai,M. Takenaka, and S.

現」，第 63 回応用物理学会春季学術講演会，21a-S422-

Takagi,“Impact of back interface passivation on electri-

7，東京工業大学大岡山キャンパス，2016 年 3 月 21 日．

cal properties of ultrathin-body germanium-on-insulator[3]

安大煥，竹中充，高木信一，「高 In 組成 InGaAs 量子井（GeOI）MOSFETs,＂19th Conference on Insulating Films

戸を用いた InGaAs QW TFET の電気特性における性能

on Semiconductors (INFOS 2015), 15.5 Udine, Italy, 2

評価」，第 63 回応用物理学会春季学術講演会，20p-S42-

July 2015.

13，東京工業大学大岡山キャンパス，2016 年 3 月 20 日．

[29] M. Ke, X. Yu, R. Zhang, J. Kang, C. Chang, M. Takenaka[4]

小澤悠平，竹中充，高木信一，「コンダクタンス法によand S. Takag,“Fabrication and MOS interface proper-

る二硫化モリブデン MOS 界面特性評価」，第 63 回応用

ties of ALD AlYO3/GeO x/Ge gate stacks with plasma

物理学会春季学術講演会，20p-S221-1，東京工業大学大岡山キャンパス，2016 年 3 月 20 日．

post oxidation,＂19th Conference on Insulating Films on
Semiconductors (INFOS 2015), 15.4, Udine, Italy, 2 July[5]

Si pMOSFET における価電子帯有効質量の評価」，第 632015.

回応用物理学会春季学術講演会，20p-S221-2，東京工業[30] S. Takagi, M.-S. Kim, M. Noguchi, S.-M. Ji, K. Nishi and大学大岡山キャンパス，2016 年 3 月 20 日．

M. Takenaka,“III-V and Ge/strained SOI tunneling FET
technologies for low power LSIs,＂VLSI Symposium, 3-1,

張志宇，竹中充，高木信一，「SdH 振動を用いたひずみ[6]

嶋田絢，中根了昌，竹中充，高木信一，「Improvementof MOS Interfaces of La2O3/InGaAs by Ultra-thin ALD

Kyoto, Japan, 15-19 June 2015（invited）.
[31] K. Nishi, M. Yokoyama, H. Yokoyama, T. Hoshi, H.

Al2O3 Capping Layers」，第 63 回応用物理学会春季学術

Sugiyama, M. Takenaka, and S. Takagi,“High hole

講演会，21a-S422-6，東京工業大学大岡山キャンパス，mobility front-gate InAs/InGaSb-OI single str ucture2016 年 3 月 21 日．

CMOS on Si,＂VLSI Symposium, 13-4, Kyoto, Japan, 15-19[7]型光変調器の変調帯域改善に関する検討」，第 63 回応June 2015（invited）.

用物理学会春季学術講演会，21p-S611-7，東京工業大学[32] S. Takagi, S. H. Kim, Y. Ikku, M. Yokoyama, R. Nakane, J.

大岡山キャンパス，2016 年 3 月 21 日．

Li, Y. C. Kao, and M. Takenaka,“High performance III-Von-Insulator Mosfets on Si realized by direct wafer bond-

韓在勲，竹中充，高木信一，「歪 SiGe を用いた MOS[8]柯夢南，竹中充，高木信一，「Influence of Al2O3/GeOx/

ing applicable to large wafer size,＂227th ECS Meeting,

Ge MOS interface structures on the slow trap density」，

Symposium H01, 1323, Chicago, USA, 26 May 2015

第 63 回応用物理学会春季学術講演会，20a-S221-12，東（invited）.

京工業大学大岡山キャンパス，2016 年 3 月 20 日．
[9]

関根尚希，韓在勲，竹中充，高木信一，「III-V CMOS フォ
トニクス・プラットフォーム上空乏型 InGaAsP 光変調

logic LSIs,＂E-MRS Spring Meeting, Symposium K.1,

器の検討」
，第 63 回応用物理学会春季学術講演会，21p-

Lille, France, 14 May 2015（invited）.

S611-4，東京工業大学大岡山キャンパス，2016 年 3 月 21

[34] J. Kan, X. Yu, M. Takenaka, and S. Takagi,“Impact

日．

of Thermal Annealing on Ge-on-Insulator Substrate[10] 後藤高寛，満原学，星拓也，杉山弘樹，竹中充，高木Fabricated by Wafer Bonding,＂E-MRS Spring Meeting,

信一，「GaAsSb/InGaAs 縦型トンネル FET の動作実証」，

Symposium Z.5, Lille, France, 14 May 2015.

第 63 回応用物理学会春季学術講演会，20pS422-12，東[35] S. Takagi, R. Zhang, C.-Y. Chang, J.-H. Han, M.
Yokoyama, K. Nishi, and M. Takenaka,“Gate stack technologies for high mobility channel MOSFETs,＂MRS

京工業大学大岡山キャンパス，2016 年 3 月 20 日．
[11] 野口将高，藤方潤一，高橋重樹，韓竹中在勲，中村隆宏，充，「歪 SiGe を用いた Si 光変調器の作製プロセ

5

章 研究報告Takenaka,“Ge/SiGe CMOS device technology for future

119第[33] S. Takagi, W.-K. Kim, X. Yu, J. Han, R. Zhang, M.

5-4

ス検討」
，電子情報通信学会総合大会，C3-30，九州大ma post oxidation」，第 76 回応用物理学会秋季学術講演

学伊都キャンパス，2016 年 3 月 16 日．

会，14a-4C-4，名古屋国際会議場，2015 年 9 月 16 日．

[12] 竹中
程

充，金

栄現，韓

在勲，亢

健，一宮佑希，[22] X. Yu, J. Kang, R. Zhang, W.-L. Cai, M. Takenaka, S.

勇鵬，朴

珍權，金

相賢，高木信一，「Si 上異種

Takagi,「Impact of back interface passivation on electri-

半導体集積による CMOS フォトニクス」，電子情報通

cal properties of ultrathin-body Germanium-on-insulator

信学会 SDM 研究会・応用物理学会シリコンテクノロ（GeOI）MOSFETs」，第 76 回応用物理学会秋季学術講ジー分科会共催研究集会，機会振興会館，2016 年 1 月

演会，13p-4C-6，名古屋国際会議場，2015 年 9 月 13 日．

28 日（招待講演）．

充，「異種材料接合によるポストシリコンデバイス技術」，電子「Experimental Study on Carrier Transport Properties

情報通信学会ソサイエティ大会，4，東北大学，2015 年

in Extremely-Thin Body Ge-on-Insulator（GOI）p-MOS-

9 月 8 日．

信学会 SDM 研究会・応用物理学会シリコンテクノロ
ジー分科会共催研究集会，機会振興会館，2016 年 1 月
28 日．
[14] 竹中充，高木信一，「III-V on SiC 基板を用いた光集積回路プラットフォームの提案」，第 76 回応用物理学会秋季学術講演会，13a-2S-5，名古屋国際会議場，2015 年 9月 13 日．
[15] 韓在勲，竹中充，高木信一，「貼り合せ MOS 型光変調器実現に向けた Al2O3/HfO2 界面によるボイド低減手法の検討」，第 76 回応用物理学会秋季学術講演会，14pPA4-5，名古屋国際会議場，2015 年 9 月 14 日．
[16] 高島成也，一宮佑希，竹中充，高木信一，「III-V-OI 基
板のパターニングによるボイド低減の検討」，第 76 回
応用物理学会秋季学術講演会，14p-PA4-4，名古屋国際会議場，2015 年 9 月 14 日．
[17] R. Zhang, M. Takenaka, S. Takagi,「High Mobility
Ge CMOS Devices with Ultrathin EOT Gate Stacks
Fabricated by Plasma Post Oxidation」，第 76 回応用物
理学会秋季学術講演会，13p-4C-2，名古屋国際会議場，
2015 年 9 月 13 日．
[18] 安大煥，竹中充，高木信一，「InGaAs-OI TFET on Si
Fabricated by Direct Wafer Bonding Technology」，第 76回応用物理学会秋季学術講演会，16a-1C-5，名古屋国際会議場，2015 年 9 月 16 日．
[19] J. Kang, X. Yu, M. Takenaka, S. Takagi,「Demonstrationof Ge Waveguide on Ge-on-Insulator Substrate for MidInfrared Photonics」，第 76 回応用物理学会秋季学術講5

演会，14a-2N-3，名古屋国際会議場，2015 年 9 月 14 日．

章 研究報告

第

120

康一，竹中

[13] X . Yu , J . K a n g , M . T a k e n a k a , a n d S . T a k a g i ,FETs with GOI Thickness Down to 2 nm」，電子情報通5-4[23] 高木信一，横山正史，金相賢，西[20] M. Kim, Y. K. Wakabayashi, R. Nakane, M. Yokoyama,
M. Takenaka, S. Takagi,「Effects of strain, interface states
and back bias on electrical characteristics of Ge-source
UTB strained-SOI tunnel FETs」，第 76 回応用物理学会
秋季学術講演会，16a-1C-1，名古屋国際会議場，2015
年 9 月 16 日．
[21] M. Ke, X. Yu, R. Zhang, J. Kang, C.-Y. Chang, M.
Takenaka, S. Takagi,「Fabrication and MOS inter faceproperties of ALD AlYO3/GeOx/Ge gate stacks with plas-5. 5

特許，受賞等

浅田・名倉・飯塚研究室
特許

池田研究室
受賞

[1]

Masahiro Ishida, Takashi Kusaka, Toru

[1]

池田

司，電子情報通信学会学術奨励賞，2017 年 3 月

Nakura, Rimon Ikeno, Naoki Terao, Kunihiro

[2]

田村

雅人，VDEC デザインアワード優秀賞，「256 bit

ECDSA 署名生成回路」，2016 年 9 月

Asada,“Power Supply Apparatus’’ ，出願済み

受賞[1]Student Travel Grand Award in IEEE Sensors（SAS）
Applications Symposium

[2]

三田研究室
受賞
[1]

岡本有貴

原島博学術奨励賞（公益財団法人

電気電子

情報学術振興財団）

Yuki Oda, Tetsuya Iizuka, Toru Nakura, andKunihiro Asada,“Analysis of VLSI Power Supply
Network based on Current Estimation throughMagnetic Field Measurement,’’ in Proceedings ofIEEE Sensors Applications Symposium（SAS）

特許[1]

特願 2017-7762

2017/01/19 「匂いセンサ」照月大悟，

神崎亮平，光野秀文，櫻井健志，ティクシェ三田アニ
エス，三田吉郎，岡本有貴，年吉洋

卒業論文工学部長賞・優秀卒業論文賞
[1]

加賀谷司，
“パルス幅制御位相同期回路の高速起動
手法 ’’

[2]

平成 28 年度電子情報通信学会エレクトロニクスソ
サイエティ優秀学生修了表彰[3]

髙木・竹中研究室
受賞[1]

文部科学大臣表彰，高木信一

許鍇，“シンチレータ内点光源の高空間分解能検出
手法 ’’

高宮研究室
特許
[1]

松永賢一，森村浩季，高宮真，染谷晃基，桜井貴康，“電

圧検出回路，＂特願 2016-183818, 2016 年 9 月 21 日出願．
[2]

崔

通，高宮

真，櫻井貴康，“DC/DC コンバータ，＂

特願 2016-220181, 2016 年 11 月 11 日出願．

5-5

[1]

東京大学高宮研究室，“クロック発振回路の消費電力を大幅減，アンプを 4 個縦積みで電圧を有効活用＂，日経
BP 社，NE アナログ・イノベーション・アワード 2016
優秀賞，2017 年 1 月

5章 研究報告受賞

第121

A-1  Appendix
A.  Publication list
Avalanche Diode Sensor Featuring Breakdown Pixels

1. 研究論文[1]

谷井宏成，和田光司，大野貴信，“左手系伝送線路

Japanese Journal of Applied Physics（JJAP）, vol. 55,

BPF と右手系伝送線路 BSF における回路変形に関No. 4s, 04EF04, 2016.

する一検討，＂電子情報通信学会和文論文誌（C）, Vol.
[2]

Extraction Architecture for Efficient Data Readout,＂[11]

J99-C, No.4, pp. 166-170,（2016 年 4 月）
Kosei Tanii, Koji Wada,“Simulational Approach todiamond substrate for the electrostatic discharge pro-Realize a Triplexer Based on Bandpass Filters Using

tection device＂, Japanese Journal of Applied Physics,
vol.55, No.4, JJAP.55.04ER20, 2016.

Wideband Resonators,＂IEICE TRANSACTIONS on
Electronics, Vol.99-C, No.7, pp.751-760（2016 年 7 月）
[3]

[12]

efficiency CMOS push-pull power amplifier with mul-tion with 32 quadrature-amplitude-modulation capabil-tilayer center-tapped transformer＂, IEEJ Transactions

ity,＂ECS Transactions, vol. 72, no. 3, pp. 105-111, Apr.

on Electrical and Electronic Engineering, Vol, 11,

S. Hara, K. Katayama, K. Takano, I. Watanabe, N.

pp.384-386, 2016 年 5 月

Fujishima,“Compact 141-GHz dif ferential amplifier

age suppression at S-band＂, Microwave and Opticalwith 20-dB peak gain and 22-GHz 3-dB bandwidth,＂

Technology Letters, Vol. 58, Issue 5, pp. 1257-1260,

IEICE Transactions on Electronics, vol. 99, no. 10, pp.

2016 年 5 月[9]Kasamatsu, K. Mizuno, K. Takahashi, T. Yoshida,

onal ring oscillator using pulse injection technique＂,M. Fujishima,“A 300 GHz CMOS transmitter with

Microwave and Optical Technology Letters 58（7）,32-QAM 17.5 Gb/s/ch capability over six channels,＂

1760-1762, 2016 年 7 月[15]with Pipelined Recursive Euclidean Algorithm, IEICE張，梅原，山口，古田，小林，“Analysis of Soft Error

Trans. Fundamentals, Vol. E99-A, No. 12, pp. 2453-

Rates in 65- and 28-nm FD-SOI Processes Depending

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Type MEMS Microrobot with Mountable Bare Chip

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齊藤健，高藤美泉，内木場文男，“集積回路で実現しGenerator by CMOS Flipped on Glass for Low Powerた人工脳をもちいた MEMS マイクロロボット，＂エUWB-IR,＂IEICE Transactions on Fundamentals of

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Electronics, Communications and Computer Sciences,vol. E100-A, no. 1, pp. 200 - 209, Jan. 2017.
[10]

Yuki Ishihara, Yuka Naito, Kazuaki Maezumi, Yuki

Carlo Based Simulations＂, vol.63, no.4, pp. 2002-2009,“Design, Analysis and Implementation of Pulse

122

K. Ito, Low Complexity Reed-Solomon Decoder Design

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Tetsuya Iizuka, Tor u Nakura and Kunihiro Asada,

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Yousef, Jia, Allam, Pokharel, Rahman, Kanaya,“A-193

K. Katayama, K. Takano, S. Amakawa, S. Hara, A.

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assisted transmission of spikes in Maeda-Makino artificial neuron arrays,＂International Journal of Parallel,[21]

H. Jiang, N. Houbenov, Y. Ohno, and E. I. Kauppinen,press.

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Ishimura K., Schmid A., Asai T., and Motomura M.,

Inter national Conference on the Science and“Stochastic resonance induced by internal noise in a

Applications of Nanotubes and Low-dimensional

neurons,＂Nonlinear Theory and Its Applications, vol.

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Kouki Kayamuro, Takahiro Sasaki, Yuki Fukazawa,

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[50]

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A-A

Smartphones and Its Incorporation with Paper-based“An FPGA-optimized architecture of anti-aliasing

131

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based super resolution for real-time HDTV to 4K- andConference on Electrical, Electronic, Communication

8K-UHD conversions,＂2016 International Conference

and Control Engineering（ICEECC2016）, Johoron Reconfigurable Computing and FPGAs, Iberostar

Bahru, Malaysia（Decem

Cancun hotel, Cancun, Mexico（Nov. 30-Dec. 2, 2016）.

[62]

Appendix

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and Motomura M.,“FPGA architecture for feed-for-University, Nanjing, China.
[72]

ward sequential memor y network targeting long-poral resolution imaging and processing for obtain-

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Conference on Reconfigurable Computing and FPGAs,

3rd International Workshop on Image Sensors andIberostar Cancun hotel, Cancun, Mexico（Nov. 30-Dec.
2, 2016）.
[64]

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to LFSR-based X-masking for built-in self-test,＂inand Motomura M.,“A hardware cellular-automaton

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high-throughput character projection exposure utiliz-

Shizuoka, Japan（Nov. 27-30, 2016）.

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T. Sato, S. Chivapreecha, P. Moungnoul and K.

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Yokohama, Japan（Apr. 20-22, 2016）.
[70]

James S. Tandon, Satoshi Komatsu, Takahiro J.

20th Workshop on Synthesis And System Integration

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Nguyen Ngoc MAI-KHANH, Rimon IKENO,

prediction in pipelined RISC microprocessors,＂2016T., and Motomura M.,“Motion-vector estimation and[68]

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[74]

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Appendix

A-A

[71]

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Ext. Abs. Plasma+2016, T13, Oct., 9-12, 2016, Nanjing

[82]

[83]

T. Sato, S. Chivapreecha, P. Moungnoul and K.

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[85]

[87]

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Y. Ohno,“Flexible/stretchable devices based on car-

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Computing,＂Inter national Workshop on Power

Fukuoka, Japan. [Invited]

and Timing Modeling, Optimization and Simulation

Y. Ohno,“Flexible/stretchable devices based on car-

（PATMOS）2016, 2016/09.
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Y. Ohno,“Bio-electronics applications of carbon nano-

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tube thin films＂, 7th A3 Symposium on Emerging

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Range of PVT Conditions＂, Workshop on Synthesis

Honolulu, USA. [Invited]

And System Integration of Mixed Information technologies（SASIMI）2016, pp. 323-328, 2016/10.

F.-W. Tan, J. Hirotani, T. Yasunishi, S. Kishimoto, and[100]“A Processor Architecture Integrating Voltage

2016 International Conference on Solid State Devices

Scalable On-Chip Memories for Individualand Materials, 2016.09.28, Tsukuba, Japan.

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Yutaka Ohno,“Transparent and stretchable all-carbon

Integration of Mixed Infor mation technologies（SASIMI）2016, pp. 36 - 41, 2016/10.
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Austria.

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T. Yasunishi, S. Kishimoto and Y. Ohno,“The voltage

Hardwares for Embedded Applications,＂Workshop

generation by movement of electrolyte solution on

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Information technologies（SASIMI）2016, pp. 329-334,

University of Vienna, Austria.

2016/10.
[102]

Tadashi Kishimoto, Hidetoshi Onodera,“On-Chip

Y. Ohno,“Wearable bio-electronics applications of car-

Temperature Sensing using a Reconfigurable Ring

bon nanotube thin films＂, Seventeenth International

Oscillator,＂Workshop on Synthesis And System

Confer ence on the Science and Application ofIntegration of Mixed Infor mation technologies

Nanotubes and Low-dimensional Materials, 2016.08.11,（SASIMI）2016, pp. 274-279, 2016/10.

Vienna, Austria. [Invited][103]

T. Iwagaki, K. Itani, H. Ichihara and T. Inoue,

Takeo Onishi, Jun Hirotani, Shigeru Kishimoto, and“Exploration of four-phase dual-rail asynchronous

Yutaka Ohno,“Fabrication and characterization of

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A-A

Nanotubes and Low-dimensional Materials, 2016.08.08,

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133

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on carbon nanotube thin film＂, The Seventeenth

[104]

[105]

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Appendix

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Kei Yoshizawa, Tohru Ishihara Hidetoshi Onodera,

Applications Satellite, 2016.08.13, University of Vienna,

Film Electronics and Applications Satellite, 2016.08.13,[94]

Jun Shiomi, Tohr u Ishihara, Hidetoshi Onodera,

Nanotube Thin-Film Transistors on Plastic Substrate＂，

ics＂，4th Carbon Nanotube Thin Film Electronics and[93]

Shu Hokimoto, Tohru Ishihara, Hidetoshi Onodera,

Y. Ohno,“All-Carbon Integrated Circuits for Flexible/

nanotube thin-film transistors for wearable electron-[92]

Shu Hokimoto, Tohru Ishihara, Hidetoshi Onodera,

Meeting, 2016.12.01, Boston, USA. [Invited]

Y. Ohno,“High-Yield Fabrication of n-Type Carbon[91]

Jun Shiomi, Tohr u Ishihara, Hidetoshi Onodera,“Fully Digital On-Chip Memor y Using Minimum

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[89]

[97]

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[88]

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Level-Pipelined Microprocessor,＂Superconducting
[86]

[96]

SASIMI2016, pp.374-375, 2016.

[106][107]

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S. Takagi and M. Takenaka,“Ultra-low PowerInternational Workshop on Nano device Technologie,

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Hiroshima University, 2 March 2017（invited）.

Kansai（IMFEDK2016）, A-2 Kyoto, 23 June 2016（invited）.

C.-Y. Chang, K. Endo, K. Kato, C. Yokoyama, M.
[117]

Cheng, J. Park, and S. Takagi,“CMOS photonics tech-

its application to InGaAs negative capacitance FET,＂

nologies based on heterogeneous integration of SiGe/

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Ge and III-V on Si,＂Proc. SPIE 9891（SPIE Photonics

12.5, San Francisco, 6 December 2016.

Europe）, Silicon Photonics and Photonic Integrated

S. Takagi, D. Ahn, M. Noguchi, T. Gotow, K. Nishi, M.

Circuits V, 98911H, Brussels, 4-7 April 2016（invited）.

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Devices Meeting（IEDM’16）, 19.5, San Francisco, 6

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pp.141-144, 2016.

J. Han, M. Takenaka, and S. Takagi,“Extremely[119]

G. Chen,“Multi-functional Memor y Unit with PLA-

cal modulator fabricated by direct wafer bonding,＂

based Reconfigurable Decoder＂, Proc. of IEEE

International Electron Devices Meeting（IEDM’16）,

ReConFig 2016. 2016.
[120]

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2016, pp.854-857, 2016.
[121]

October 2016（invited）.

Hiromoto, and Takashi Sato!“Physically Unclonable
Function Using R TN-Induced Delay Fluctuation in“CMOS photonics based on SiGe and Ge for near

Ring Oscillators,＂in Proc. of IEEE Inter nationaland mid-infrared photonic integrated circuits,＂

Symposium on Cir cuits and Systems（ISCAS）

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Hiromitsu Awano, Masayuki Hiromoto, and Takashi
Sato!“Workload-Aware Worst Path Analysis of

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steepness on electrical characteristics of GaAsSb/

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InGaAs hetero-junction vertical TFETs,＂International

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Appendix

[115]

[123]

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N. Sekine, J. Han, M. Takenaka, and S. Takagi,

Sampling,＂in Proc. of ACM/IEEE Design Automation“Numerical analysis of InGaAsP carrier-depletion

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[124]

Takayuki Ujiie, Masayuki Hiromoto, and Takashi

Inter national Conference on Solid State Devices

Sato!“Approximated Prediction Strategy for Reducing

and Materials（SSDM2016）, PS-7-11, T ukuba, 28

Power Consumption of Convolutional Neural Network

September 2016.

Processor,＂in Proc. of IEEE Conference on Computer

J. Kang, M. Takenaka, and S. Takagi,“Ge waveguide

Vision and Pattern Recognition Workshops（CVPRW）

photodetector on wafer-bonded Ge-on-insulator sub-（Las Vegas, NV, USA）, pp.870-876, July 2016.

strate monolithically integrated with amorphous134

Song Bian, Michihiro Shintani, Shumpei Morita,

T. Gotow, M. Mitsuhara, T. Hoshi, H. Sugiyama,

optical modulator on III-V CMOS photonics platform,＂

[114]

[122]

2016（invited）.

Conference on Solid State Devices and Materials

A-A

Motoki Yoshinaga, Hiromitsu Awano, Masayuki

M. Takenaka, Y. Kim, J. Han, J. Kang, and S. Takagi,International Conference on Solid State Devices and[113]

G. Chen, B. Liu, S. Nakatake, B. Yang,“Routability

M. Takenaka, Y. Kim, J. Han, J. Kang, and S. Takagi,

Meeting, Symposium G05, 1968, Hawaii, USA, 4[112]

N. Yahiro, B. Liu, A. Nanri, Y. Takashima, S. Nakatake,high modulation efficiency III-V/Si hybrid MOS opti-

frared photonics based on SiGe and Ge,＂230th ECS[111]

B. Liu, S. Nakatake, B. Yang, G. Chen,“Twin-row-style

December 2016（invited）.

25.5, San Francisco, 7 December 2016.
[110]

M. Takenaka, Y. Kim, J. Han, J. Kang, Y. Ikku, Y.

MOS interface on InGaAs MOSFET performance andKim, and M. Takenaka,“Tunneling MOSFET technol-[109]

M. Takenaka, and S. Takagi,“Heterogeneous integration of SiGe/Ge and III-V on Si for CMOS photonics,＂

Takenaka, and S. Takagi,“Impact of La2O3/InGaAs

[108]

[116]

MOSFETs and Tunneling FETs using III-V and Ge,＂

[125]

Shumpei Morita, Song Bian, Michihiro Shintani,

Si waveguide,＂European Conference on Optical

Masayuki Hir omoto, and Takashi Sato!“PathCommunication（ECOC 2016）, D&#252;sseldor f,

Grouping Approach for Efficient Candidate Selection

W3.F.2, 21 September 2016.

of Replacing NBTI Mitigation Logic,＂in Proc. of the

M. Takenaka, and S. Takagi,“Heterogeneous integra-

20th Workshop on Synthesis And System Integration

of Mixed Information technologies（SASIMI2016）

[126]

[135]

Confirmation of SS=35μV/dec over 3 Decades of Drain

2016.

Current and Hole Accumulation Effect on PN-Body

Takayuki Ujiie, Masayuki Hiromoto, and Takashi

Tied SOI Super Steep SS FET’s“，Proc. of IEEE SNW,

Sato!“Hardware Accelerator of Convolutional Neuralpp.148, 2016

Network for Image Recognition and its Performance[136]

Steep Subthreshold Slope PN-Body Tied SOI FET’s ofon Synthesis And System Integration of Mixed

Ultra Low Drain Voltage=0.1V with Body Bias below

Information technologies（SASIMI2016）（Kyoto1.0V＂, IEEE SOI-3D-Subthreshold Microelectronics

Shumpei Morita, Song Bian, Michihiro Shintani,

Technology Unified Conference（S3S）, 2016
[137]

Masayuki Hiromoto, and Takashi Sato!

PN-Body Tied SOI FET for Ultra Low Power IoT
Applications（Invited）＂, AWAD 2016[138]

Fluctuated Single-Flux-Quantum Pulse Inter vals

Characterization（VMC）（Austin, TX, USA）, Nov.

Reflected in Input-Output Characteristics of a2016.

Double-Flux-Quantum Amplifier,＂29th International

Song Bian, Michihiro Shintani, Zheng Wang, Masayuki

Symposium on Superconductivity（ISS 2016）, Chiyoda,

Hiromoto, Anupam Chattopadhyay, and Takashi Sato!

Tokyo, Japan, December 13-15, 2016.
[139]

Flux-Quantum Bipolar Digital-to-Analog Conver terIEEE Asian Test Symposium（ATS）（Hiroshima,Comprising Polarity-Switchable Double-Flux-Quantum

Japan）, pp.234-239, Nov. 2016.

Amplifier,＂presented as“a contributed oral paper＂at

Hiromitsu Awano, Masayuki Hiromoto, and Takashi

Applied Superconductivity Conference（ASC2016）,

Sato!“Efficient Circuit Failure Probability Calculation

Colorado Convention Center, Denver, Colorado, USA,

22nd Asia and South Pacific Design Automation

Fluctuated SFQ Pulse Inter vals Obser ved in IO
Characteristics of a Double-Flux-Quantum Amplifier,＂

Shumpei Morita, Song Bian, Michihiro Shintani,

Superconducting SFQ VLSI Workshop（SSV 2016）,

Masayuki Hiromoto, and Takashi Sato!“Comparative

Yokohama, Japan, August 2-3, 2016.
[141]

P a t h I s o l a t i o n f o r T i m e - To - F a i l u r e E x t e n s i o n

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Song Bian, Masayuki Hiromoto, and Takashi Sato!
[142]

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A-A

J. Iwata, J. Ida, T. Fur uta, K. Noguchi, K. Itoh,

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Controlled Diode for RF Energy Har vesting＂, IEEE

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[140]

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S. Inuyama, K. Iwasaki, and M. Arai,“Note on Critical-

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147-152,（2016 年 12 月）[4]LTCC 基板 BPF,＂電子情報通信学会研究技術報告，

Y. Sato, K. Komoku, T. Morishita, N. Itoh,“A 24-GHz

vol. 116, no. 363, MW2016-159, pp. 153-158,（2016 年 12月）[5]とマイクロストリップ線路で構成した CRLH 伝送線
路共振器を用いた有極形小型 BPF,＂電子情報通信学

25.8％ Locking Range 24-GHz Injection Locked

会研究技術報告，vol. 116, no. 363, MW2016-160, pp.

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T. Kitano, K. Komoku, T. Morishita, N. Itoh,“A

pp. 171-176,（2016 年 12 月）[7]

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Y.Shuto, S.Yamamoto, and S.Sugahara,“Energy

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[9]

辻

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Using SOTB Technology＂, 46th European Solid-State

バラクタダイオード装荷有極形共振器とバラクタダ

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D.Kitagata, Y.Shuto, S.Yamamoto, and S.Sugahara,

周波数可変 BPF,＂電子情報通信学会研究技術報告，“Analysis of break-even time for nonvolatile SRAM

vol. 116, no. 421, CAS2016-89, pp. 61-64,（2017 年 1 月）

with SOTB technology＂, Electron Devices Technology

[10]

張

原論，小野

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Koji Kotani,“Quasi-3D Integration Using T ime-

バンド BPF,＂電子情報通信学会研究技術報告，vol.

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Conference 2016, p.39, Tokyo, Oct. 2016.
[12]

Appendix

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スバランフィルタ，＂電子情報通信学会研究技術報告，

藤島実，“デバイスの性能限界を超える 300GHz 帯
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グのための命令並び替えの設計と評価＂，情報処理学Te c h n o l o g y N o d e - ,＂ A d v a n c e d M e t a l l i z a t i o n

[1]

蒼一，小野

インバータを用いた周波数可変型 BPF,＂電子情報通Per formance of Nonvolatile Power-Gating SRAM

148

辻

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（AVIC2016）, pp.113-116, Boston, Aug. 2016.

A-A

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Y. Nishino, K. Komoku, T. Morishita, N. Itoh,“A

2.4/5.25 GHz Concurrent Dual-Band LNA Equipped[383]

双石文彦，小野（AVIC2016）, pp.103-106, Boston, Aug. 2016.

CMOS,＂The 19th International Conference on Analog[382]

哲，和田光司，“結合線路を用い（BiOCAS）2016, pp.304-307.

19th International Conference on Analog VLSI Circuits[381]

末﨑裕己，小野た LPF 及び HPF で構成した小型ハイバンド UWB 用

Low-Noise Amplifier using Three-Port Inductor,＂The[380]

哲，和田光司，“インターディジタ

ル型結合線路 BPF を配置したマイクロストリップ線

IEEE Biomedical circuits and systems Comference[379]

中村流星，小野International Test Conference（ITC）, PO 10, For tsource using gate-induced drain-leakage current＂,[378]

哲，和田光司，“集中定数素子とバ

Test Symposium（ATS）, 5A.2, pp. 191-196, Hiroshima,

sue impedance anaysis circuit with ultralow current[377]

大塚喬太，小野

Aware Test Pattern Generation and Reordering,＂Asian

Area-Aware Test Pattern Generation and Reordering,＂

[376]

[2]

立記念講演会，Mar. 2016.
[13]

藤島実，“テラヘルツを利用した超高速 CMOS 無線
通信，＂日本学術振興会超伝導エレクトロニクス 146
委員会第 95 回研究会，Apr. 2016.

[14]
[15]

[16]

藤島実，
“光通信の速度をめざす 300GHz 帯超高速無通信学会ソサイエティ大会論文集，C-2-26, 2016 年 9線，＂Keysight World 2016 東京，July 2016.

月．

高野恭弥，原紳介，片山光亮，天川修平，吉田毅，

Asada,“Fine-Resolution Light Source Position

ンティックミキサ，＂テラヘルツ応用システム研究会，

Estimation Method for Scintillation Detector,＂電子情July 2016.

報通信学会ソサイエティ大会論文集，B-20-28, 2016

高野恭弥，“ミリ波 IC の電磁界解析用材料パラメー

年 9 月．
[29]

界観測による電流推定を用いた集積回路の電源網解

水野紘一，高橋和晃，吉田毅，藤島実，“依頼講演析，＂情報処理学会 DA シンポジウム 2016 論文集，

QAM 変調信号を送出可能な 300GHz CMOS 送信機，＂

2016 年 9 月．

原

[30]

紳介，片山光亮，高野恭弥，渡邊一世，関根徳彦，

笠松章史，吉田毅，天川修平，藤島

電子情報通信学会

実，“小面積

LSI とシステムのワークショッ

型 CMOS 全波整流器の設計＂, LSI とシステムのワー

変換 CMOS アナログフロントエンド回路の検討と試作＂, ICD 若手研究会，2016 年 12 月
[32]

センサ向け完全差動 CMOS アナログフロントエンド

高野恭弥，片山光亮，天川修平，吉田毅，藤島実，“伝の設計＂，電子情報通信学会 2017 年総合大会，C-12-

送線路を用いた 500GHz までの CMOS プロセスパラ

9，エレクトロニクス 2, p. 58，2017 年 3 月．
[33]

Computing に基づいたデータ再利用型組込みプロ

サシパリ VS ラオ，片山光亮，高野恭弥，天川修平，

セッサ，＂LSI とシステムのワークショップ，2016 年
5 月．
[34]

インバータアレイ型アナログコンパレータ＂，第 29

片山光亮，高野恭弥，天川修平，吉田毅，藤島実，“高

回回路とシステムワークショップ，WIP-2, 2016 年 5な等価回路生成法，＂電子情報通信学会集積回路 / マ

月．
[35]

インバータアレイによるアナログコンパレータの検高野恭弥，天川修平，片山光亮，吉田毅，藤島実，“テ討＂，第 69 回電気・情報関係学会九州支部連合大会，

子情報通信学会集積回路 / マイクロ波研究会，2017

01-2A-03, 2016 年 9 月．
[36]

年 3 月．

迅速診断のためのデバイスと集積回路＂，応用物理学会有機分子・バイオエレクトロニクス分科会講習会

VSRao Sasipalli, Minor u Fujishima,“Study on 300「バイオセンシングの新展開」，
東京（2016 年 11 月 7 日）

Communications,＂電子情報通信学会集積回路 / マイ

予稿集 pp. 67-72.
[37]

宇野重康，河原翔梧，藤本拓也，釜堀政男，“モバイクロ波研究会，2017 年 3 月．

ルヘルスケアのための CMOS 集積回路とペーパーバ

駒脇，大島，岸田，小林，“65 nm FDSOI プロセスにイオセンサーの統合＂，2016 年電子情報通信学会ソサ

おけるランダムテレグラフノイズの測定と評価＂, pp.
42-47, 回路とシステムワークショップ（2016）

エティ大会，北海道（2016 年 9 月 21 日）ACI-1-4.
[38]

杉田和貴，岩田蛍，岡根佑樹，高藤美泉，内木場文

Xiao Yang, Toru Nakura, Tetsuya Iizuka, and Kunihiro

男，齊藤健，“MEMS マイクロロボットに実装可能

Asada,“A 31x31 SPAD Array Sensor with Variable

な集積回路による人工ニューラルネットワークの開Readout Time for Scintillation Light Detection,＂電子

発，＂電子通信情報学会第 29 回回路とシステムワー

情報通信学会ソサイエティ大会論文集，C-12-11, 2016

クショップ論文集，pp. 19 - 24, 北九州，2016. 05. 12.

A-A

湯本，小松，“確率的手法を用いた ADC 回路の最適

149

年 9 月．

[39]

Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh,

設計とその設計自動化，＂2017 年電子情報通信学会総Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,

合大会，C-12-22, 2017 年 3 月．

“Microwave Pulse Generator based on Current-Mode
Trigger and On-Quartz Transmission Line,＂電子情報[40]

齋藤，小松，“低電圧動作レベルクロッシング ADCのバックグラウンド校正，＂2017 年電子情報通信学会

Appendix[27]

宇野重康，“電気化学的バイオセンサーを用いた簡易Tuan Anh Vu, Kyoya Takano, Kosuke Katayama,
GHz CMOS Doubler for Ultrahigh-Speed Wireless[26]

神原，村井，中司，“0.2V で動作する冗長構成した

イクロ波研究会，2017 年 3 月．
ラヘルツ無線送受信モジュールの性能評価指標，＂電[25]村井，石井，中司，“全自動合成による 65 nm CMOS

クロ波研究会，2017 年 3 月．
周波デバイスモデリングのためのシステマティック[24]

大 澤 永 始，Tanvir Ahmed， 原 祐 子，“Approximate

年 3 月．

in 300-GHz Band,＂電子情報通信学会集積回路 / マイ[23]

上倉，小柳，曽根原，佐藤，宮地，“光プローブ電流

アナログ RF 研究会，2017 年 3 月．

吉田毅，藤島実，“Design of CMOS On-Chip Antenna[22]

小柳，宮地，“光プローブ電流センサ向け光電流電圧

片山光亮，天川修平，高野恭弥，藤島実，“受動素子メータの抽出，＂第 43 回アナログ RF 研究会，2017[21]

クショップ，2016 年 5 月．
[31]

プ，2016 年 5 月．
における直流／高周波の寄生抵抗の評価，＂第 43 回
[20]

與五沢，篠原，宮地，“電圧遅延変換 DLL 制御を用いた非接触給電向け ZVS 動作アクティブダイオード

レイアウト手法による D 帯 CMOS 増幅器の設計，＂[19]

織田勇冴，飯塚哲也，名倉徹，浅田邦博，“表面磁

天川修平，片山光亮，高野恭弥，原紳介，笠松章史，

電子情報通信学会技術研究報告，2016 年 5 月．
[18]

Kai Xu, Tetsuya Iizuka, Toru Nakura, and Kunihiro

藤島実，“直交変調テラヘルツ送信機を実現するクイ

タとは？，＂MWE2016 ワークショップ，2016 年 12 月．
[17]

[28]

[41]

総合大会，C-12-23, 2017 年 3 月．

チャ，＂2016 年電子情報通信ソサイエティ大会，北海

生方，小松，“論理合成可能な ADPLL 自動生成フレー

道大学，
（札幌）
，2016 年 9 月 20-23 日．

ムワークの構築，＂2017 年電子情報通信学会総合大
[42]

[43]

[44]

心検出のためのハードウェア指向セルオートマトン

宮澤，小松，“回路の階層構造を利用したアナログ集

モデルとその低電力アーキテクチャ，＂2016 年電子情積回路のための効率的テスト生成，＂2017 年電子情報報通信学会 NOLTA ソサイエティ大会，東京理科大

通信学会総合大会，D-10-4, 2017 年 3 月．

学葛飾キャンパス，（東京），2016 年 6 月 12 日．

疋田亘，赤井恵，浅井哲也，桑原裕司，“溶液内にお用，＂第 64 回応用物理学会春季学術講演会，パシフィ

ワークの FPGA アーキテクチャ，＂電子情報通信学会

コ横浜，（横浜），2017 年 3 月 14-17 日．

リコンフィギャラブルシステム研究会，富士通研究谷端蒼，牛田実穂，高前田伸也，池辺将之，本村真人，

子情報通信学会 ICD/CPSY 学生・若手研究会，東京

イニングのストリームプロセッシング，＂電子情報通工業大学，（東京），2016 年 12 月 15-16 日．

信学会リコンフィギャラブルシステム研究会，富士肥田格，高前田伸也，池辺将之，本村真人，浅井哲也，

通研究所，
（川崎）
，2016 年 5 月 19-20 日．
[57]

[51]

計と評価，＂電子情報通信学会 ICD/CPSY 学生・若手

真人，“深層畳込みニューラルネットワークのアレイ型並列演算 LSI アーキテクチャ，＂LSI とシステムの島田武，池辺将之，付宇晗，高前田伸也，本村真人，

ワークショップ，東京大学生産技術研究所，（東京），浅井哲也，“局所移動平均を用いた補間曲線の性質と2016 年 5 月 16-17 日．
[58]

[52]

150

“時系列予測ニューラルネットワークの FPGA アーキ

15-16 日．

テクチャ，＂LSI とシステムのワークショップ，東京

吉田嵩志，池辺将之，島田武，高前田伸也，本村真

大学生産技術研究所，（東京），2016 年 5 月 16-17 日．
[59]

植吉晃大，丸亀孝生，浅井哲也，本村真人，Schmid A.,の効率的なハードウェア化の検討，＂電子情報通信学“並列・スケーラブルな制約付きボルツマンマシンの会 ICD/CPSY 学生・若手研究会，東京工業大学，（東

ハードウェア実装におけるメモリエラー耐性評価，＂

京），2016 年 12 月 15-16 日．

LSI とシステムのワークショップ，東京大学生産技術

横山紗由里，ナソクジン，内田大輔，池辺将之，本

研究所，
（東京）
，2016 年 5 月 16-17 日．
[60]

草野穂高，池辺将之，浅井哲也，“4K ／ 8K 解像度向ングルスロープ ADC の回路構成検討，＂電子情報通け省メモリ・高速単一画像超解像，＂LSI とシステム

信学会 ICD/CPSY 学生・若手研究会，東京工業大学，のワークショップ，東京大学生産技術研究所，（東京），（東京），2016 年 12 月 15-16 日．

2016 年 5 月 16-17 日．

肥田格，池辺将之，浅井哲也，本村真人，“高エネルギー[61]

付宇晗，池辺将之，浅井哲也，“局所移動平均曲線を

効率プロセッサの実現に向けたナイーブベイズ分類用いた低レイテンシ除算器の構成，＂LSI とシステム

器による動的分岐予測，＂2016 年電子情報通信ソサイのワークショップ，東京大学生産技術研究所，（東京），

岩丸直登，池辺将之，浅井哲也，本村真人，“視線推2016 年 5 月 16-17 日．
[62]

丸亀孝生，Schmid A., 植吉晃大，浅井哲也，“脳信号定における黒目中心検出処理を行うセルオートマトの異常判定をモチーフとした Deep Learning ハード

ン LSI アーキテクチャ，＂2016 年電子情報通信ソサイのエラー耐性解析，＂LSI とシステムのワークショッ

エティ大会，北海道大学，（札幌），2016 年 9 月 20-23 日．

プ，東京大学生産技術研究所，（東京），2016 年 5 月付宇晗，池辺将之，島田武，浅井哲也，本村真人，

16-17 日．
[63]

大田一樹，成瀬雅人，田井野徹，康琳，陳健，呉培亭，

2016 年電子情報通信ソサイエティ大会，北海道大学，

明連広昭，“単一磁束量子増幅器を用いた超伝導ナノ（札幌），2016 年 9 月 20-23 日．

ワイヤ単一光子検出器アレイによる光子数検出＂，電草野穂高，池辺将之，浅井哲也，本村真人，“アンチ子情報通信学会技術研究報告，Vol.116, No.269, pp.43-

エイリアシングによる UHDTV 向け単一画像超解像

46, 2016.

Appendixの FPGA 実装，＂2016 年電子情報通信ソサイエティ大会，北海道大学，（札幌），2016 年 9 月 20-23 日．
[53]

折茂健太郎，安藤洸太，植吉晃大，浅井哲也，本村真人，若手研究会，東京工業大学，（東京），2016 年 12 月

“局所移動平均を用いた除算器の効率的な実装手法，＂

A-A

安藤洸太，折茂健太郎，植吉晃大，浅井哲也，本村研究会，東京工業大学，（東京），2016 年 12 月 15-16 日．

エティ大会，北海道大学，（札幌），2016 年 9 月 20-23 日．
[50]

山本佳生，定久紀基，浅井哲也，本村真人，“FPGAによる多重ハッシュを用いた頻出アイテムセットマ

村真人，浅井哲也，“直交位相検出 TDC を用いたシ

[49]

所，
（川崎）
，2016 年 5 月 19-20 日．
[56]

非線形画像処理アルゴリズムとその FPGA 実装，＂電人，浅井哲也，“大局および局所適応型輝度補正技術[48]

折茂健太郎，安藤洸太，植吉晃大，浅井哲也，本村真人，“長期時系列予測が可能な順伝播時系列メモリネット

その回路応用，＂電子情報通信学会 ICD/CPSY 学生・

[47]

[55]

いて軸索様成長する PEDOT!PSS の脳型素子への応“ナイーブベイズ分類器を用いた動的分岐予測器の設[46]

岩丸直登，池辺将之，浅井哲也，本村真人，“黒目中会，C-12-26, 2017 年 3 月．

浅井哲也，
“輪郭情報からテクスチャを自動生成する

[45]

[54]

[64]

大 田 一 喜， 成 瀬 雅 人， 田 井 野 徹，Lin Kang, Jian
Chen, Peiheng Wu, 明連広昭，“光子数分解能を有す

谷端蒼，牛田実穂，池辺将之，浅井哲也，本村真人，る SNSPD 検出器アレイ用 SFQ 増幅回路の動作＂，“無地物体の動き検出のための縞模様形成アーキテク2017 年総合大会講演論文集，C-8-6, 2016 年 3 月．

[65]前川晋太郎，大高俊徳，浜本隆之，“増幅読み出し回
路の選択が可能なイメージセンサ＂，映像情報メディ[66]

情報・システム部門大会，PS3-9, Aug.2016.
[78]

ア学会技術報告，vol.40, no.15, pp.25-28（2016）

中村守里也（明治大学）“CMOS インバータ構成の遅古坂拓朗，小林延線による多値対応 FIR フィルタ＂電気学会，電子嵩，浜本隆之，“単位ブロック内で露光制御可能なイメージセンサを用いた明るさ適応
撮像方式＂，映像情報メディア学会技術報告，vol.40,

回路研究会，ECT-17-009, pp.41-45[79]

no.15, pp.21-24（2016）[67]

磁束量子回路を用いたマイクロプロセッサの論理設計と評価，＂LSI とシステムのワークショップ，5 月，を用いた広ダイナミックレンジ環境における視差推

2016.
[80]

独立電圧制御によるプロセッサの消費エネルギー最池野理門，“At-speed テスト品質への IR ドロップの小化，＂情報処理学会研究報告，Vol.2017-SLDM-179

影響の評価と解析，＂第 75 回 FTC 研究会，2016 年 7No.15, 2017 年 3 月．
[81]

[71]

オシレータを用いたプロセス変動量と動作温度の推の温度依存性を低減した等価 MOSFET＂電気学会，

定方法＂，
情報処理学会 DA シンポジウム 2016 論文集，

山崎大輝関根かをり（明治大学）“弱反転 OTA 回路を

pp. 175-180, 2016 年 9 月．
[82]てエネルギー最小点追跡を可能にするオンチップメ会，ECT-16-109, pp.135-139

モリ＂，情報処理学会 DA シンポジウム 2016 論文集，

三屋伸明関根かをり和田和千（明治大学）董鋭冰，原紳pp. 91-96, 2016 年 9 月．
[83]

圧と基板電圧の同時調節によるエネルギー最小点追力低雑音増幅器の設計＂電気学会，電子回路研究会，

跡手法＂，
情報処理学会 DA シンポジウム 2016 論文集，

ECT-17-016, pp.79-82

pp. 169-174, 2016 年 9 月．

小 宮 健 人，関 根 か を り，和 田 和 千（ 明 治 大 学 ）董 鋭

[84]

おける汎用プロセッサと専用ハードウェアの性能解

情報通信研究機構）“28 nm FDSOI プロセス Hybrid

析 - 消費エネルギーと処理速度および回路規模の定量

MOSFET を用いた低電圧カレントミラーの温度依存的評価 -＂，情報処理学会 DA シンポジウム 2016 論文集，pp. 103-108, 2016 年 9 月．
[85]

グオシレータを用いたランダムテレグラフノイズのいた単一出力乗算回路＂電気学会，全国大会，3-029,

統計解析＂，情報処理学会 DA シンポジウム 2016 論

太田達哉関根かをり（明治大学）“アナログ FIR フィ

文集，pp. 187-192, 2016 年 9 月．
[86]

ルタに用いる遅延回路における温度補償の検討＂電奥達也岩佐香里（明治大学）前川貴（トレックスセミコ

ム 2016 論文集，pp. 97-102, 2016 年 9 月．
[87]

川嶋，岩垣，市原，井上，“精度切り替え可能な演算

ンダクター）関根かをり（明治大学）“チップ上の温度回路の設計とその応用について，＂機能集積情報シス

検知に PTAT 電圧発生回路を用いたサーマルレギュ

テム研究会，FIIS-17-442, pp. 1&#8211;7, Mar. 2017.

レーション回路＂電気学会，電子・情報・システム部[88]門大会，PS3-5, Aug.2016.

杉野，市原，岩垣，井上，“ストカスティック反復による積和演算アーキテクチャ，＂信学技報（VLD2016-

大里侑生関根かをり（明治大学）“動作領域の異なる MOSFET を用いた周波数変換器の線形性改善＂[77]

長岡，石原，小野寺，“低電圧動作に適したマルチプ
レクサツリー構成法＂，情報処理学会 DA シンポジウ

気学会，全国大会，3-030, Mar.2017.

[76]

中井，業天，イスラム・マーフズル，小野寺，“リン

渡辺正之助関根かをり（明治大学）“減算回路を用
Mar.2017.

[75]

吉澤，石原，小野寺，“組み込みアプリケーションに

冰，原紳介，渡邊一世，笠松章史（国立研究開発法人

研究発表会

[74]

保木本，石原，小野寺，“プロセッサにおける電源電研究機構）“28 nm FDSOI プロセスを用いた低消費電性の考察＂電子情報通信学会東京支部学生会第 22 回
[73]

塩見，石原，小野寺，“広範囲な動作性能領域におい用いた PTAT 電流発生回路＂電気学会，電子回路研究介，渡邊一世，笠松章史（国立研究開発法人情報通信[72]

岸本，石原，小野寺，“回路トポロジー可変なリング

山口拓哉奥達哉関根かをり（明治大学）“しきい電圧
電子・情報・システム部門大会，PS3-10, Aug.2016.

[70]

塩見，石原，小野寺，“ロジック部およびメモリ部のpp.1-4（2016）

月 16 日．
[69]

石田浩貴，田中雅光，小野貴継，井上弘士，“単一繁森祥吾，浜本隆之，“可変蓄積時間イメージセンサ
定＂，映像情報メディア学会技術報告，vol.40, no.18,[68]

網野賢太渡辺正之助関根かをり中村遼一郎和田和千130）, Vol. 116, No. 478, pp. 157&#8211;162, Mar. 2017.
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T. Iwagaki, K. Itani, H. Ichihara and T. Inoue,“Impact

電 気 学 会，電 子・ 情 報・ シ ス テ ム 部 門 大 会，PS3-of operational unit binding on aging-induced degrada-

6, Aug.2016. Yuki Osato, Kawori Sekine“Linearity

tion in high-level synthesis for asynchronous systems,＂

improvement of the Mixer using MOSFETs operating

IEICE Technical Repor t（DC2016-78）, Vol. 116, No.

in different regions＂

466, pp. 23&#8211;28, Feb. 2017.

A-A

増子，小平，“歩留まり改善を考慮した電力削減のた151

網野賢太渡辺正之助関根かをり木谷嘉孝中村遼一郎[90]めの製造後遅延調整手法＂，電子情報通信学会技術研

ロセスでのアナログ FIR フィルタを用いた 20Gbps

究報告（VLD2016-104）, Vol.116, No.478, pp.13-18, 2017

4PAM マルチモードファイバ伝送における歪み補償の電源電圧ばらつきに対する考察＂電気学会，電子・年 3 月．
[91]

韓在勲，高木信一，竹中充，「貼り合わせ法を用いたAppendix

和田和千中村守里也（明治大学）“28 nm FDSOI プ

高性能 InGaAsP/Si hybrid MOS 型光変調器」，第 64

ランジスタにおける漏れ電流特性のモデル化＂，電回応用物理学会春季学術講演会，16p-F204-7，パシフィ

子情報通信学会ソサイエティ大会（於北海道大学），

コ横浜，横浜，2017 年 3 月 16 日（講演奨励賞受賞記

C-13-4, p.94, 2016 年 9 月．

念講演）．
[92]

Ge Photodetector with Amorphous Si Waveguide on

第 42 回パルテノン研究会（於東海大学高輪キャンパ

the Ge-on-Insulator Substrate」，第 64 回応用物理学会ス）, pp.57-62, 2016 年 12 月．
[105]

価のための畳み込みニューラルネットワークの FPGA

武内和治， 韓在勲，竹中充，高木信一，「櫛形 PN

実装＂，第 42 回パルテノン研究会（於東海大学高輪キャ接合型 Si 光変調器におけるイオン注入による横方向ンパス）, pp.51-56, 2016 年 12 月．
[106]

FPGA 実装とそれを用いたスピン更新方法の検討＂
，

14 日．

電子情報通信学会総合大会基礎・境界講演論文集（於朴珍權，韓在勲，竹中充，高木信一，「III-V CMOS名城大学）
，A-1-26, p.26, 2017 年 3 月．
[107]

InGaAsP 可変光減衰器」，第 77 回応用物理学会秋季“SFQ-D/A 変換器で用いる SFQ パルス繰り返し周波数の向上，＂2016 年第 77 回応用物理学会秋季学術講

氏家隆之，廣本正之，佐藤高史 !“近似的予測戦略に演会，2016 年 9 月．
[108]に向けたクリティカルパス・アイソレーション手法，＂の低電力化＂，第 29 回回路とシステムワークショッ

情報処理学会 DA シンポジウム，September 2016.
[109]“確率的回路寿命予測手法の計算安定性と確率取り扱

表パス抽出による劣化緩和セル置換箇所の高速な選いの妥当性に関する考察，＂情報処理学会 DA シンポ

北九州国際会議場），pp.36-41, 2016 年 5 月．

ジウム，September 2016.
[110]（Invited）,＂電子情報通信学会集積回路研究会，no.

佐藤高史 !“信号確率伝播に基づいたプロセッサのたICD2016-22, pp. 53--58, August 2016.

めの NBTI 起因最大遅延パスの抽出＂，第 29 回回路[111]

辺松，新谷道広，廣本正之，佐藤高史 !“機械学習に30 回多値論理とその応用研究会，2017 年 1 月．
[112]

“カーボンナノチューブ FET のアナログ回路設計モ

DA シンポジウム 2016（於石川県加賀市山代温泉ゆのデルに関する検討＂，第 69 回電気・情報関係学会九三宅哲史，氏家隆之，廣本正之，佐藤高史 !“Binarized[102]

滋，宮内亮一，外山貴子，田村宏樹，淡野公

費エネルギー評価＂，電子情報通信学会ソサイエティ

におけるチョッピングクロック周波数に関する一考大会（於北海道大学），A-6-1, p.64, 2016 年 9 月．

察＂，第 69 回電気・情報関係学会九州支部連合大会，

山森聡，廣本正之，佐藤高史 !“ばらつきを考慮した

01-2A-02, 2016 年 9 月．
[114]

小平涼太，今村公紀，宮内亮一，田村宏樹，外山貴子，

学習収束性の評価＂，電子情報通信学会ソサイエティ

淡野公一，“CMOS インバータを用いたディジタル制大会（於北海道大学），C-12-38, p.85, 2016 年 9 月．

御型可変 Gm 完全差動 OTA の設計＂
，第 24 回電子情田中悠貴，吉永幹，廣本正之，佐藤高史 !“しきい値

報通信学会九州支部学生会講演会，A-03, 2016 年 9 月．
[115]

日高大樹，宮内亮一，田村宏樹，外山貴子，淡野公一，

電子情報通信学会ソサイエティ大会（於北海道大学），“完全平衡差動差分増幅器のための同相帰還回路に関A-6-3, p.66, 2016 年 9 月．

する一考察＂，第 24 回電子情報通信学会九州支部学忻瑞徳，森田俊平，新谷道広，廣本正之，佐藤高史 !

生会講演会，A-04, 2016 年 9 月．

Appendix“NBTI によるしきい値電圧変動のストレス確率依存

[103]

谷口

一，“ネステッドチョッパー技術を用いた計装アンプ

電圧ばらつきによる Bistable Ring PUF の応答予測＂，

152

州支部連合大会，01-2A-01, 2016 年 9 月．
[113]

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薬師寺勇健，宮内亮一，外山貴子，田村宏樹，淡野公一，よる経年劣化タイミング解析手法＂，情報処理学会
くに天祥），pp.44-49, 2016 年 9 月．

[101]

淡野公一，真子翔太，ザイヌルアビディン，田村宏樹，
外山貴子，“高同相除去比，広帯域計装アンプ＂，第pp.30-35, 2016 年 5 月．

[100]

橋 本 昌 宜，
“ 超 低 電 圧 SRAM の ソ フ ト エ ラ ー 耐 性

辺松，新谷道広，森田俊平，粟野皓光，廣本正之，とシステムワークショップ（於北九州国際会議場），[99]

佐藤雅紘，増田豊，飯塚翔一，尾上孝雄，橋本昌宜，

森田俊平，辺松，新谷道広，廣本正之，佐藤高史 !“代択手法＂，第 29 回回路とシステムワークショップ（於[98]

増田豊，尾上孝雄，橋本昌宜，“低電圧・長寿命動作

基づく畳み込みニューラルネットワークプロセッサプ（於北九州国際会議場），pp.13-18, 2016 年 5 月．

[97]

荒井祐真，渡邉智希，澤田和直，島田宏，水柿義直，

学術講演会，14p-B4-3，朱鷺メッセ，新潟，2016 年 9月 14 日．

[96]

業天英範，廣本正之，佐藤高史 !“イジングモデルの講演会，14a-B4-2，朱鷺メッセ，新潟，2016 年 9 月

フォトニクス・プラットフォーム上キャリア注入型[95]

氏家隆之，廣本正之，佐藤高史 !“演算簡略化手法評

2017 年 3 月 16 日．

不純物分布の影響」，第 77 回応用物理学会秋季学術[94]

業天英範，廣本正之，佐藤高史 !“イジングモデルのFPGA 実装による最大カット問題の求解速度評価＂，

春季学術講演会，16a-F204-5，パシフィコ横浜，横浜，
[93]

[104]

亢健，高木信一，竹中充，「Monolithic Integration of[116]

生島恵典，古我祐貴，堀賢将，松田時宜，木村睦，

性の評価＂，電子情報通信学会ソサイエティ大会（於亀田友哉，中島康彦，Ga-Sn-O 薄膜をシナプスに用北海道大学），A-6-2, p.65, 2016 年 9 月．

いたニューラルネットワーク，第 64 回応用物理学会

齊藤成晃，新谷道広，廣本正之，佐藤高史 !“有機ト春季学術講演会，16a-502-1, 2017 年 3 月

[117]

木村睦，森田竜平，杉崎澄生，松田時宜，亀田友哉，

間インターリーブ A/D 変換器における 3 次高調波歪

中島康彦，薄膜デバイスと簡略化エレメントを用いみの低減手法＂，2017 年電子情報通信学会総合大会，

たセルラニューラルネットワーク，電子情報通信学

名城大学，2017 年 3 月．

会 2016 年ソサイエティ大会，C-9-9, pp. 33, 2016 年 9

[131]

月
[118]

コーダを用いた VCO A/D 変換器＂，2017 年電子情報

木村睦，亀田友哉，中島康彦，アナログセルラニュー
ラルネットを用いる脳型集積回路のデバイス開発，

通信学会総合大会，名城大学，2017 年 3 月．
[132]

LSI とシステムのワークショップ 2016「IoTx 人工知能

雑音増幅器と差動電力増幅器におけるバランの共有化＂，2017 年電子情報通信学会総合大会，名城大学，

亀田友哉，木村睦，中島康彦，アナログセルラニュー

2017 年 3 月．
[133]

リーブ A/D 変換器を用いたデジタル RF 受信機におLSI とシステムのワークショップ 2016「IoTx 人工知能

ける CIC フィルタの設計＂，2017 年電子情報通信学会

による人類の飛躍に向けた LSI とシステム，2016 年

総合大会，名城大学，2017 年 3 月．
[134]

[122]

Yoshimura,“Design Considerations of CMOS

粒子操作チップのための電源電圧センサの設計，＂平Differential LNAs with On-Chip Transformers＂，2016

成 28 年電気関係学会関西連合大会，P-22, 2016 年 11

年電子情報通信学会ソサイエティ大会，C-12-33, 北海

今柳田，大畠，“TDC の高分解能，低電力化に関す回路のための配線長マッチングを考慮した高速配線法，＂電子情報通信学会 2016 年電子情報通信ソサイ

室屋，大畠，“電圧領域アナログと時間領域アナログ

エティ大会 C-8-2, 2016 年 9 月．
[136]を考慮した自動配置による RSFQ 回路のレイアウト

邵晨鐘，田中秀治，室山真徳，“マルチセンサプラッ

面積削減＂，電子情報通信学会 2017 年総合大会 C-8-1,

トフォーム用マルチポイントバス接続型シングルエ2017 年 3 月．
[137]

Analog-to-Digital Converter for Sensor network,＂
The

浅野翔，室山真徳，中山貴裕，畑良幸，野々村裕，

4th Education and Research Workshop of Electronic

田中秀治，“高荷重応用を目的とした厚膜ダイアフラ

Devices, Circuits, Illuminations, and System, Nov.
2016.
[138]

トのための参照電源回路の研究，＂第 4 回電子デバイ

田中，中村，魏“法 2n-1 上の剰余 CSD 数表現と剰余

ス・回路・照明・システム関連教育・研究ワークショッ

ショップ，pp.231-236, 2016 年 5 月．
ムと RSA 暗号処理への応用，＂信学技報 VLD2016-92,

シュ型 AD 変換器，＂第 4 回電子デバイス・回路・照明・

pp.147-152, 2017 年 1 月．

システム関連教育・研究ワークショップ，2016 年 11

横島直樹，安永守利，“ビットパルスに基づく夕損失

月
[140]

谷岡正陽，前原俊介，升井義博，“CMOS ダイオード

ステム研究会，信学技報（FIIS2015），No.423（6 ペーを利用した低電圧用多相整流回路，＂第 4 回電子デバ

ジ）, 千葉大学，2016 年 6 月 27 日

イス・回路・照明・システム関連教育・研究ワーク

安永守利，“機械学習を用いたシグナルインテグリ

ショップ，2016 年 11 月
[141]

岩本好広，山口賢一，“高位情報を利用したテスト容学会春季講演大会，pp.283 -286（8A3-1），慶応大学，易化設計指標の解析＂ ，電子情報通信学会関西支部

2017

第 22 回学生会研究発表講演会，A3-3, 2017 年 3 月

A-A

本田祥己，山口賢一，“大規模回路における冗長判定

153

高橋克樹，木原崇雄，吉村勉，“デジタル RF 受信機[142]のための特徴点抽出＂ ，電子情報通信学会関西支部

電子情報通信学会ソサイエティ大会，C-12-35, 北海道

第 22 回学生会研究発表講演会，A3-4, 2017 年 3 月

宮腰佳祐，吉尾恒洋，高橋知也，木原崇雄，吉村勉，
“時

[143]

吉川大和，山口賢一，“面積増加によるハードウェア
トロイ検出可能性の評価＂, 電子情報通信学会関西支Appendix

向け帯域外妨害波を除去する低雑音増幅器＂，2016 年
大学，2016 年 9 月．
[130]

成田博昭，日野翔太，和田康太郎，向井のり子，升井義博，“自動レイアウトツールを用いた 5bit フラッ

ティ向上設計手法，＂第 31 回エレクトロニクス実装[129]

プ，2016 年 11 月
[139]

石川，田中，魏，“新しい剰余 SD 数加算アルゴリズ

配線の信号品質改善手法，＂第 60 回機能集積情報シ[128]

金阪遼，池田仁志，升井義博，“エネルギーハーベス

ウム，26am1-D-5, pp. 1-4, 2016.
SD 数乗算への適用，＂第 29 回回路とシステムワーク[127]

Kotaro Wada, Shota Hino, and Yoshihiro Masui,“ΔΣ3-013, pp.19-20, 2017.

触覚センサの開発，＂第 7 回集積化 MEMS シンポジ

[126]

鬼頭信貴，高木一義，高木直史，“配線長マッチング2016 年 12 月．

ムとストッパ構造をもつ CMOS-on-LTCC 集積化 3 軸[125]

鬼頭信貴，高木一義，高木直史，“SFQ ディジタル

12 月．

ンド通信方法の提案，＂平成 29 年電気学会全国大会，[124]

道大学，2016 年 9 月．
[135]

る検討＂，電気学会九州支部沖縄支所講演会，2016 年

に関する考察＂，電気学会九州支部沖縄支所講演会，[123]

Takao Kihara, Shigesato Matsuda, Tsutomu

井上泰佑，勇正大，松岡俊匡，“非接触給電・液中微

月．
[121]

矢野裕之，
高橋知也，
木原崇雄，
吉村勉，
“時間インター

ラルネットを用いる脳型集積回路のモデリング手法，

5月
[120]

村田敏規，高橋克樹，木原崇雄，吉村勉，“差動低による人類の飛躍に向けた LSI とシステム，2016 年
5月
[119]

吉尾恒洋，木原崇雄，吉村勉，“プライオリティエン

部第 22 回学生会研究発表講演会，A3-2, 2017 年 3 月
[144]

[157]

田中徹，
“マルチウェル構造 TSV を用いた TSV 側壁

出荷テスト品質向上＂, 電子情報通信学会関西支部第Si-SiO2 界面準位の評価，＂第 77 回応用物理学会秋季

22 回学生会研究発表講演会，A4-1，2017 年 3 月
[145]

[146]

石坂守，山口賢一，岩田大志，“非同期スキャン設計で学術講演会，p. 12-340, September 2016.
[158]（ B O R I G A M I $ B H / ? 6 2 s O ）$ N H / ? 6 ％ b ! < ％電子情報通信学会関西支部第 22 回学生会研究発表講I$K4X$9$k<B83Js9p!＂EE5$3X2qEE;R2sO）8&5f2q!＂

演会，A4-2, 2017 年 3 月（B2017$BG/（B1$B7n（B19$BF|!＂
BgL6ED>&9）2q5D=j

石 坂 守， 山 口 賢 一， 岩 田 大 志，
“Scan Path Test

（B
[159]

Circuits＂, IWEEE, A-3, 2016 年 7 月

2016 年 9 月．
[160]

の考案＂
, 2017 年電子情報通信学会総合大会，D10-2,[149]

支部連合大会， 2016 年 9 月．
[161]

MOS 特性評価回路の設計＂，電気関係学会北陸支部

D10-1, 2017 年 3 月

連合大会， 2016 年 9 月．

亀田友哉，木村睦，中島康彦 !“酸化物半導体シナ[162]

電子情報通信学会
[163]

路の研究＂
，2017 年電子情報通信学会東京支部学生会

竹澤好樹，西野悟，清山浩司，田中徹，“多機能統合

第 22 回研究発表会，2017 年 3 月[164]

可変制御の検討＂，2017 年電子情報通信学会東京支部

竹 澤 好 樹， 伊 藤 圭 汰， 宇 野 正 真， 後 藤 竜 也， 西 野

学生会第 22 回研究発表会，2017 年 3 月[165]

用インピーダンス分布計測システムの設計と評価，＂

京支部学生会第 22 回研究発表会．2017 年 3 月[166]

LO スイッチング型直交ミキサの設計及び解析＂，電

銭正ヨウ，西野悟，清山浩司，田中徹，“矩形波電流

気学会電子回路研究会，ECT-17-031, pp.9-13，2017 年の設計と評価：低消費電力化の検討，＂第 64 回応用

3 月．
[167]

物理学会春季学術講演会，p. 11-299, March 2017.

岸根桂路：FPGA を用いた FIR フィルタによる脈拍センサ信号の雑音除去 2017 年 3 月 22 日 -25 日（愛“光ファイバ埋め込みシリコンオプト神経プローブの知），電子情報通信学会総合大会[168]

山之内圭祐，西野悟，清山浩司，田中徹，“集積化信回路高速化の検討

脳神経プローブ向け CMOS リファレンス回路の一考

電子情報通信学会総合大会

察，＂平成 28 年度（第 24 回）電子情報通信学会会九州[169]

支部学生会講演会，p. C-19, September 2016.

2017 年 3 月 22 日 -25 日（愛知），

野村幸平，植村宙夢，古市康祐，岸根桂路：FPGAによるフレーム信号変調システムの検討 2017 年 3

西野悟，伊藤圭汰，竹澤好樹，下川賢士，後藤竜也，
宇野正真，木野久志，田中徹，清山浩司，“集積化脳Appendix[156]

香田夏幸，古市康祐，植村宙夢，荒内航貴，野村幸平，
岸根桂路：ラべリング信号伝送システムにおける受p. 11-416, September 2016.

154

荒内航貴，森本安紀，作田健，植村宙夢，香田夏幸，

森川拓実，原島卓也，木野久志，福島誉史，田中徹，
刺入特性評価，＂第 77 回応用物理学会秋季学術講演会，

A-A

有村，束原，“高精度直交変調器に用いるデュアル

竹澤好樹，伊藤圭汰，宇野正真，後藤竜也，下川賢士，
源を用いた生体用インピーダンス分布計測システム[155]

内田，宇賀神，“3 相信号周波数変換における折り返
しノイズ低減法の検討＂，2017 年電子情報通信学会東第 77 回 応 用 物 理 学 会 秋 季 学 術 講 演 会，p. 11-413,
September 2016.

[154]

松本，宇賀神，“3 相複素バンドパスフィルタの帯域

物理学会春季学術講演会，p. 11-469, March 2017.
悟，清山浩司，田中徹，“矩形波電流源を用いた生体[153]

総合大会，C-12-15

山崎，宇賀神，“負性抵抗型 3 相 LC 電圧制御発振回

下川賢士，伊藤圭汰，宇野正真，後藤竜也，銭正ヨウ，
生体情報処理システムの設計と評価，＂第 64 回応用[152]

田中，吉河，“電圧モードドライバにおける出力イン
ピーダンス調整用オペアンプに関する検討＂，2017 年

ル ド ネ ッ ト ワ ー ク ＂， 信 学 技 報，vol.116, no.240,
CPSY2016-41, pp.1-2, Oct.（2016）[151]

鈴 木， 岩 田， 松 田，“ リ ン グ オ シ レ ー タ を 用 い たる系列分割条件＂, 2017 年電子情報通信学会総合大会，

プス素子を用いた自己学習アナログ型ホップフィー[150]

牧野，岩田，松田，水島，小幡，“多チャンネル静電容量型圧力センサ用 LSI の開発＂
，電気関係学会北陸2017 年 3 月
石坂守，山口賢一，“機能構造テスト系列圧縮に対す

出 町， 岩 田， 松 田，
“ 積 層 型 3 次 元 IC チ ッ プ 内 の温度分布解析＂，電気関係学会北陸支部連合大会，

石坂守，山口賢一，岩田大志，“非同期スキャン設計で用いるテスト時間を削減する新たなスキャン C 素子

[148]

$ B > e 7 n ! ! = Y ! ＂E g ! ! 7 r ! ＂テスト時間 O（1）を実現するスキャン C 素子の提案＂,

Method Using Scan C-element for Asynchronous[147]

菅原陽平，木野久志，福島誉史，李康旭，小柳光正，原一彰，山口賢一，“機能構造テスト系列圧縮による

月 22 日 -25 日（愛知），電子情報通信学会総合大会[170]

野口凌輔，岸根桂路，古市康祐，植村宙夢，桂井宏

神経プローブシステムの過熱保護用温度検出回路の明・中野慎介・野坂秀之・野河正史（NTT）：25-Gb/

一考察，＂平成 28 年度（第 69 回）電気・情報関係学会

sCDR の低消費電力化を目指した D-FF の比較検討

九州支部連合大会，p. 256, September 2016.

2017 年 3 月 22 日 -25 日（愛知），電子情報通信学会総下川賢士，後藤大輝，木野久志，福島誉史，田中徹，“網膜下刺激人工網膜における AZO 透明刺激電極の

合大会
[171]

野村幸平，植村宙夢，古市康祐，岸根桂路：FPGA

基礎評価，＂第 77 回応用物理学会秋季学術講演会，p.

を用いた変調回路に関する検討

11-408, September 2016.

-23 日
（大阪）
，電気関係学会関西連合大会

2016 年 11 月 22 日

[172][173]

荒内航貴，森本安紀，作田建，岸根桂路：FPGA を去の検討

ク ア ッ プ テ ー ブ ル の 評 価，＂presented at the 第 772016 年 11 月 22 日 -23 日（大阪），電気関係学会関西連合大会回応用物理学会秋季学術講演会，新潟市，2016, p.

寺本慎也，古市康祐，植村宙夢，岸根桂路：エンファ

15p&#8211;D61&#8211;11.

関する検討

磁束量子マイクロプロセッサ CORE e2 の試作と評
価，＂presented at the 電子情報通信学会 2016 年ソサ

脇田幸典，池辺将之，Arnold Stevanus, 尾辻泰一，瀧イエティ大会，札幌市，2016, p. C-8-7.
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台市），信学技報，ED2016-83, pp. 17-22, 2016 年 12 月

2016 年ソサイエティ大会，札幌市，2016, p. C-8-8.
[187]

and 赤池宏之，“100 万画素中性子イメージングに向辻泰一，瀧田佑馬，南出泰亜，“CMOS テラヘルツイ

けた超伝導細線検出器アレイと単一磁束量子読み出メージング回路の設計と評価，＂映像情報メディア学

し回路の開発，＂presented at the 電子情報通信学会

会研究会（中央電気倶楽部，大阪市），2016 年 8 月 1 日．

2016 年ソサイエティ大会，札幌市，2016, p. C-8-6.

脇田幸典，佐野栄一，池辺将之，Arnold Stevanus, 尾[188]

レイによるイメージセンシングシステムの構築，＂in

出器の設計と評価，＂電子情報通信学会テラヘルツ応

電子情報通信学会技術研究報告，仙台市，2016, vol.

用システム研究会（情報通信研究機構，東京都小金井

116, pp. 53&#8211;58.
[189]

磁束量子マイクロプロセッサ CORE e2 の高周波動作

辻泰一，瀧田佑馬，南出泰亜，“CMOS テラヘルツイ

評価，＂presented at the 第 64 回応用物理学会春季学
術講演会，横浜市，2017, p. 15p&#8211;316&#8211;12.
[190]

之，and 藤巻朗，
“超伝導ストリップライン検出器に平松正太，脇田幸典，池辺将之，佐野栄一，“テラおける読み出し回路の評価，＂presented at the 第 64

ヘルツイメージセンサ用スロットアンテナの設計，＂

回応用物理学会春季学術講演会，横浜市，2017, p.

2017 信学会総合大会（名城大学，名古屋），2017 年 3

15p&#8211;316&#8211;6.
[191]

and 藤巻朗，“磁性体を用いた単一磁束量子ルック

GHz ウェイクアップ受信機の設計と評価，＂2016 信学

アップテーブルの高速動作実証，＂presented at the 第会ソサイエティ大会（北海道大学，札幌），2016 年 964 回応用物理学会春季学術講演会，横浜市，2017, p.

脇田幸典，池辺将之，Arnold Stevanus, 尾辻泰一，瀧15p&#8211;316&#8211;1.
[192]

佐藤諒 et al.,“50 GHz 動作を目指した単一磁束量子並列算術論理演算回路，＂in 電子情報通信学会総合大会

検出器の設計と評価，＂2016 信学会ソサイエティ大会（北海道大学，札幌），2016 年 9 月 21 日．

講演論文集，名古屋市，2017, p. C-8-2.
[193]

畑中湧貴，田中雅光，赤池宏之，and 藤巻朗，“アド佐藤諒，安藤友紀，田中雅光，藤巻朗，高木一義，

バンスドプロセスにおける超伝導受動伝送線路の細and 高木直史，“高機能単一磁束量子マイクロプロセッ

線化，＂in 電子情報通信学会総合大会講演論文集，名サとランダムアクセスメモリのオンチップ実装，＂in
電 子 情 報 通信学会技術研究報告，東京，2016, vol.

古屋市，2017, p. C-8-3.
[194]

畑中湧貴，佐藤諒，田中雅光，and 藤巻朗，
“アンシャ

稲垣，松谷，“サイクリック型 TDC の検討＂，電子回路研究会資料，ECT-016-079, 電気学会，2016 年 10 月

116, pp. 25&#8211;30.
[195]

井口裕貴，楳田洋太郎，小澤佑介，“D 級増幅器にント接合を用いた低電圧単一磁束量子回路の動作実おける非線形符号間干渉のシミュレーション評価＂，証，＂in 電子情報通信学会技術研究報告，東京，2016,2017 年電子情報通信学会総合大会，C-2-17, 2017 年 3

A-A

vol. 116, pp. 19&#8211;24.

月．

155

内藤亮介，神谷恭平，上阪岬，田中雅光，and 藤巻朗，

[196]

酒井

涼，楳田洋太郎，小澤佑介，“直交偏波を用い“直列接続超伝導細線検出器アレイの SFQ 読み出し

た直交変調型包絡線パルス幅変調送信方式の検討＂，とディジタル信号処理，＂in 電子情報通信学会技術研

信学技報，vol. 116, no. 486, MW2016-204, pp. 89-94,

究報告，さいたま市，2016, vol. 116, pp. 45&#8211;50.

2017 年 3 月．

Appendix[183]

谷口壮耶，伊藤大，栗原卓也，田中雅光，赤池宏之，

平 松 正 太， 吉 川 知 秀， 池 辺 将 之， 佐 野 栄 一，“2.4田佑馬，南出泰亜，佐野栄一，“CMOS テラヘルツ[182]

岩下颯斗，神谷恭平，田中雅光，Bozbey A., 赤池宏

京），2016 年 5 月 16 日．

月 23 日．

[181]

佐藤諒 et al.,“プログラム実行のための最小構成単一

脇田幸典，佐野栄一，池辺将之，Arnold Stevanus, 尾

月 22 日．

[180]

神谷恭平 et al.,“2 次元直列接続超伝導細線検出器ア

辻泰一，瀧田佑馬，南出泰亜，“CMOS テラヘルツ検

ワークショップ 2016（ 東京大学生産技術研究所，東[179]

藤巻朗，神谷恭平，内藤亮介，上阪岬，田中雅光，

脇田幸典，佐野栄一，池辺将之，Arnold Stevanus, 尾メージングアレイの設計と評価，＂LSI とシステムの[178]

畑中湧貴，佐藤諒，田中雅光，赤池宏之，and 藤巻朗，

セスを用いたテラヘルツイ検出器の設計と評価，＂

市），2016 年 7 月 15 日．
[177]

佐藤諒 et al.,“プログラム実行のための最小構成単一

関係学会関西連合大会

19 日．

[176]

[185]

2016 年 11 月 22 日 -23 日（大阪），電気

田佑馬，南出泰亜，佐野栄一，“180 nm CMOS プロ[175]

谷口壮耶，伊藤大，田中雅光，赤池宏之，and 藤巻朗，“磁性体を用いた二線式 SFQ 回路に基づくルッシス回路によるハーフレート識別回路の広帯域化に

[174]

[184]

用いた FIR フィルタによる生体センサ信号の雑音除[197]

松田航平，三浦典之，永田真，林優一，藤井達哉，

ルオンチップ弛張発振器，＂LSI とシステムのワーク

崎 山 一 男，
“基板電流検知回路を用いたレーザーショップ 2016, ps-12, 2015 年 5 月．

フォールト注入攻撃対策のオーバヘッド推定，
＂電子
[198]

[199]

[200]

[212]

情報通信学会総合大会，AS-3-13, pp. S-38, 2017.3.25.

を特徴とした間欠動作型 VLSI システム用 32-MHz オ

田中廉大，三浦典之，永田真，“近接電磁波解析攻撃

ンチップクロック源回路，＂電子情報通信学会集積回

センサの高感度化手法の提案とその評価，＂電子情報路研究専門委員会集積回路研究会，pp. 3-8, 2016 年 8通信学会総合大会，AS-3-12, pp. S-37, 2017.3.25.

月．

山本直也，月岡暉裕，是永梨絵，三浦典之，永田真，[213]

ロ秒以内の高速起動を特徴とする高精度 32-MHz 弛

ミュレーション，＂電子情報通信学会総合大会，AS-3-張発振器，＂平成 28 年度 VDEC デザイナーズフォー

6, pp. S-28, 2017.3.25.

ラム，2016 年 8 月．

田中廉大，三浦典之，永田真，“近接電磁波解析攻撃

[214]

[203]

境発電デバイスに向けた最大発電量予測システム，＂

解析，＂2017 年暗号と情報セキュリティシンポジウム

電子情報通信学会集積回路研究専門委員会集積回路

荒賀佑樹，永田真，三浦典之，池田博明，菊地克弥，研究会学生・若手研究会，2016 年 12 月．
[215]

技術を用いた低電流・高速スイッチトキャパシタ型

EMI 特性，＂電子情報通信学会技術報告 ICD2016-39,

増幅回路，＂電子情報通信学会集積回路研究専門委員

吉田弘樹，三浦典之，永田真，“FPGA 実装した暗号会集積回路研究会学生・若手研究会，2016 年 12 月．
アプリケーションに向けた超低電力フルオンチップ
電流比較型 RC 発振器，＂電子情報通信学会集積回路

pp. 259, 2016.9.22.

研究専門委員会集積回路研究会，pp. 81-86, 2017 年 1

澤田凌兵，三浦典之，永田真，“IC チップにおける

月．
[217]

FPGA 混在クラスタにおけるリモート部分再構成の初

2016.9.22.

期性能評価＂，電子情報通信学会．RECONF2016-110.

松田航平，三浦典之，永田真，林優一，藤井達哉，

横浜．Jan.2017.
[218]

再構成による CPU-FPGA 混在クラスタの実現へむけ

サイエティ大会，A-7-11, pp. 89, 2016.9.21.

た研究＂，電子情報通信学会．RECONF2016-35. 富山．

後藤，山田，汐崎，久保田，藤野，“サイドチャネ

Sep.2016.
[219]

ミクサとΔΣ-TDC を用いたダウンコンバーティング

山田，後藤，汐崎，久保田，藤野，“微小サイドチャ

AD 変換器の提案，＂電気学会電子回路研究会資料，
ECT-016-090, Dec. 2016.
[220]

村 岸， 久 保 田， 汐 崎， 藤 野，“ 車 載 応 用 へ 向 け た

道支部連合大会講演論文集，pp. 7, Nov. 2016.
[221]

Σ-TDC を用いたダウンコンバーティング ADC の提おける脆弱性評価指標と攻撃可能波形数の関係に対案，＂電気関係学会北海道支部連合大会講演論文集，する考察＂, LSI とシステムのワークショップ，2016

pp. 8-9, Nov. 2016.
[222]を用いた差動型偶高調波ミクサの時間変換特性の検ジセンサの製造ばらつきを用いた PUF 技術の基本検討，＂電気関係学会北海道支部連合大会講演論文集，

辻，廣瀬，尾崎，浅野，小國，黒木，沼，“極低入力pp. 10, Nov. 2016.
[223]

電圧を昇圧するチャージポンプ回路の設計，＂第 29Appendix

年 5 月．

杉本俊貴，谷本洋，吉澤真吾，“確率的フラッシュ
AD 変換器のための比較器設計，＂電気関係学会北海回回路とシステムワークショップ，pp. 301-306, 2016
[211]

北田昂成，谷本洋，吉澤真吾，“CMOS インバータ

名倉，大倉，白畑，汐崎，久保田，藤野，“CMOS イメー
討＂
, LSI とシステムのワークショップ，2016 年 5 月．

156

高橋卓人，谷本洋，吉澤真吾，“偶高調波ミクサとΔ

山田，汐崎，久保田，藤野，“サイドチャネル攻撃に

年 5 月．

[210]

鈴木優太，谷本洋，吉澤真吾，“平衡型偶高調波ミク
サの IM3 の LO 駆動波形依存性，＂電気関係学会北海

MDR-ROM PUF の評価と ECU 鍵交換プロトコルのA-A

高橋卓人，杉本俊貴，谷本洋，吉澤真吾，“偶高調波価＂，2017 年電子情報通信学会総合大会，2017 年 3 月．

提案＂, SCIS 2017，2017 年 1 月．

[209]

坂本洋平，松田紘作，大久保慎也，長名保範 !“部分

ザーフォールト注入攻撃対策，＂電子情報通信学会ソ

置特性最適化＂, SCIS 2017，2017 年 1 月．

[208]

長名保範，坂本洋平，松田紘作，大久保慎也 !“CPU-

電子情報通信学会ソサイエティ大会，B-4-48, pp. 256,

ネルリークの測定評価のための電磁界プローブの配[207]

浅野，廣瀬，椿，三好，尾崎，黒木，沼，“時間計測

価，＂電子情報通信学会ソサイエティ大会，B-4-51,

ル対策 Dual-Rail ROM における Geometric Leak の評
[206]

[216]

コアからの情報漏洩量と放射電磁ノイズ量の相関評

崎山一男，“基板電位変動モニタリングによるレー[205]

竹川，廣瀬，尾崎，浅野，黒木，沼，“適応バイアス“TSV を用いた三次元実装 LSI の電源配線における電源ノイズのオンチップ測定及びオンボード測定，
＂

[204]

佐藤，廣瀬，尾崎，浅野，黒木，沼，“超低電力・環に対する高感度プローブセンサの設計と検出性能の11-16, 2016.11.29.
[202]

浅野，廣瀬，三好，椿，尾崎，黒木，沼，“1 マイク“暗号モジュール搭載 VLSI チップの電源ノイズシ（SCIS2017），3C3-4, 2017.1.26.
[201]

浅野，廣瀬，三好，椿，尾崎，黒木，沼，“高速起動

道支部連合大会講演論文集，pp. 11, Nov. 2016.
[224]

鈴木優太，杉本俊貴，谷本洋，吉澤真吾，“高調波抑

浅野，廣瀬，三好，椿，尾崎，黒木，沼，“間欠動作

圧型偶高調波ダウンコンバータ，＂電気学会電子回路

型 VLSI システムに向けた高速起動可能な 32-MHz フ研究会資料，ECT-16-080, Oct. 2016.

[225]

豊嶋太樹，黒川敦，今井雅，“ランダム遅延素子を用

[239]

[230]

[240]

[234]

吉野理貴：

[241]

彰，吉野理貴：デジタル直接駆動型スピーカの振幅制御による指向性向
上，電子情報通信学会ソサエティ大会，A-1-18，9 月，
2016 年，（北海道札幌市）．

石川達也，金本俊幾，今井雅，“ハンドシェイク回路[242]

星野裕也，安田彰，山下喜市，吉田知郎，吉野理貴：

アクティブインダクタの高 Q 値化に関する研究，電処理学会東北支部研究報告 Vol.2016-6 No.B1-3, Feb.,

子情報通信学会ソサエティ大会，A-1-25，9 月，2016 年，

2017（北海道札幌市）．

田近龍平，金本俊幾，今井雅，“低電圧環境における[243]

佐々木翔一朗，吉野理貴，安田彰：パルス複製回

高性能非同期式回路の実現，＂情報処理学会東北支部路を用いたマルチビットΔΣTDC，電子情報通信学会

研究報告 Vol.2016-6 No.B1-4, Feb., 2017

ソサエティ大会，C-12-23，9 月，2016 年，（北海道札稲葉光太郎，金本俊幾，黒川敦，今井雅，
“非同期

幌市）
．
[244]

西村信耶，吉村彰人，野田俊彦，寺澤靖雄，中野由香梨，

研究，＂電子情報通信学会総合大会 A-7-1, pp.82, Mar.,

春田牧人，笹川清隆，徳田崇，太田淳，“人工視覚シ

2017

ステム用 CMOS チップ内蔵網膜刺激電極の実装工程

杉山，平谷，早川，福原，“ハミング距離検索機能付

最適化と機能検証，＂H29 年電気学会全国大会，2017

き CAROM の組込み機器への実装の検討＂，情報処

年 3 月．
[245]

石津岳明，岩崎聡，春田牧人，野田俊彦，笹川清隆，2016 年 6 月．

徳田崇，太田淳，“干渉フィルタを搭載した生体埋植

恩地，藏野，杉山，平谷，福原，“ハミング距離検索

型蛍光観察用デバイス用 LED 光源，＂H29 年電気学会

機能付き CAROM のレイアウト設計＂，電子情報通信

全国大会，2017 年 3 月．
[246]

宮崎駿佑，中塚篤志，中野百恵，春田牧人，野田俊彦，

恩地，藏野，杉山，平谷，福原，“ハミング距離検索

笹川清隆，徳田崇，西山靖浩，垣内喜代三，太田淳，

機能付き CAROM のチップ試作と測定＂，2017 年電“マイクロリアクタ向け不斉分析用偏光分析 CMOS

子情報通信学会総合大会，2017 年 3 月．

イメージセンサの消光性能向上，＂H29 年電気学会全山口正登志，田向権，鈴木秀幸，森江隆，“カオスボ国大会，2017 年 3 月．
[247]

山口貴大，須永圭紀，春田牧人，野田俊彦，笹川清隆，

通信学会総合大会，DS-2-2, 情報・システム講演論文

徳田崇，太田淳，“無機固体素子を用いたフィルム状

集 1, pp. S-21-22, 2017 年 3 月．

脳内埋植用フレキシブルデバイスの開発，＂H29 年電

谷 村 大 志，“共有電圧波形のサンプリングによる気学会全国大会，2017 年 3 月．
[248]

池田斉仁，竹原浩成，中本悠太，春田牧人，野田俊彦，フォーラム 2016, デザインアワード・アイデアコンテ

笹川清隆，太田淳，“ライトパイプアレイ搭載 CMOS

スト部門，2016 年 8 月

イメージセンサを用いた微小液滴チャンバーの蛍光

吉見，齋藤，“束データ方式による非同期式回路の遅観察，＂H29 年電気学会全国大会，2017 年 3 月．
[249]

計技術，2016-SLDM-176（4），pp.1-6，2016．
春海

豪，西勝

安田

彰 ! デジタル直接駆動スピーカおける回路規

聡，峯村亮佑，發出祐基，松尾遥，

模削減手法，電子情報通信学会ソサエティ大会，A-1吉田知朗，西勝

聡，星野裕也，吉野理貴，安田

藤本

光輝，春田

徳田

崇，太田

牧人，野田

俊彦，笹川

清隆，

淳，“干渉フィルタを搭載した生体

埋植型蛍光観察用デバイス用 LED 光源，＂第 64 回応用物理学会春季学術講演会，2017 年 3 月．
[250]

12，9 月，2016 年，（北海道札幌市）
[238]

遥，安田

セキュリティフォーラム 2016 ポスター発表，Dec.,

延調整に関する考察＂，研究報告システムと LSI の設[237]

曽我美泰隆，・松尾

ウェアトロイ挿入に関する一考察，＂ハードウェア

ニューラルネット学習回路＂, VDEC デザイナーズ[236]

遅延素子バラツキを考慮した TDC の変ティ大会，A-1-15，9 月，2016 年，（北海道札幌市）．

稲葉光太郎，今井雅，“非同期式回路に対するハード

ルツマンマシンのアナログ集積回路実装＂，電子情報

[235]

彰，

換誤差低減に関する研究，電子情報通信学会ソサエ

学会東京支部学生会第 22 回研究発表会，2017 年 3 月．
[233]

遥，曽我美泰隆，安田情報通信学会技術研究報告 VLD2016-39, pp.179-184,

理学会組込みシステム研究会（EMB）第 41 回研究会，[232]

赤松雄貴，嘉藤貴博，松尾た非同期式回路の耐故障性に関する一検討，＂電子

式 NoC ルータへのハードウェアトロイ挿入に関する[231]

彰：フィードフォワード型ジッタシェーピン

14，9 月，2016 年，（北海道札幌市）．

今井雅，米田友洋，“多数決イネーブルラッチを用い多重化による低ノイズ非同期式回路の実現，＂情報

[229]

遥，

グΔΣDAC，電子情報通信学会ソサエティ大会，A-1-

2016
[228]

豪，發出祐基，松尾

通信学会技術研究報告 VLD2016-40, pp.185-190, Jun.,

Jun., 2016
[227]

聡，春海

安田

2016
[226]

峯村亮佑，西勝

いた耐タンパ非同期式パイプライン回路，＂電子情報彰，

白石愛香里，須永圭紀，山浦洋，藤本光輝，春田牧人，
野田俊彦，笹川清隆，徳田崇，吉村由美子，太田淳，“微A-A

弱蛍光計測に向けた埋植型 CMOS イメージングデバ

157

イスの作製と評価，＂第 64 回応用物理学会春季学術

る V-I 変換レベルシフタの性能評価，電子情報通信学

講演会，2017 年 3 月．

会ソサエティ大会，A-1-13，9 月，2016 年，
（北海道
札幌市）．

[251]

速水一，春田牧人，野田俊彦，笹川清隆，徳田崇，
太田淳，“非拘束リアルタイム脳機能計測に向けた埋

Appendix

山下喜一：AB 級出力段に用いる CMFB 機能を有す[252]

植型多点撮像デバイス，＂第 64 回応用物理学会春季

計測 CMOS イメージセンサを用いたマイクロリアク

学術講演会，2017 年 3 月．

タ向け不斉反応計測デバイスの性能向上，＂映像情報

中元健太，大澤和嵩，春田牧人，野田俊彦，笹川清隆，

メディア学会年次大会 2016, 2016 年 9 月

徳田崇，太田淳，“CMOS イメージセンサを用いた培

[253]

[263]

徳田崇，太田淳，“ライトパイプアレイを搭載したレ

第 64 回応用物理学会春季学術講演会，2017 年 3 月．

ンズレスデジタル ELISA システムの蛍光検出感度評

Hee Wan Shen, Har uta Makito, Noda Toshihiko,

価，＂映像情報メディア学会年次大会 2016, 2016 年 9月．

Sasagawa Kiyotaka, Tokuda Takashi, Ohta Jun,
“Fabrication of a Prototype Dual Filter CMOS Image

[254]

[264]

IoT デバイス向け光エナジーハーベスティング回路，＂

季学術講演会，2017 年 3 月．

VDEC デザイナーズフォーラム 2016, 2016 年 8 月．

Wuthibenjaphonchai Nattakarn, Haruta Makito, Noda

[265]

する無線給電システム，＂VDEC デザイナーズフォー

Jun,“CMOS-based Optical Energy Harvesting Circuit

ラム 2016, 2016 年 8 月．
[266]

[267]

型円形 CMOS チップ，
＂VDEC デザイナーズフォーラ
ム 2016, 2016 年 8 月．

ジセンサ，＂光応用電磁界計測（PEM）時限研究専門委[268]

ズフォーラム 2016, 2016 年 8 月．
[269]

太田淳，“生体内通信により画像伝送が可能な埋植型
多点撮像デバイス，＂フィジカルセンサ / バイオ・マ

宏明，“バイオ・医療のための光センシングデ

イクロシステム合同研究会，2016 年 8 月．
山口

貴大，須永

圭紀，春田

牧人，竹原

桂木優治，速水一，竹原宏明，野田俊彦，笹川清隆，

野田

俊彦，笹川

清隆，徳田

崇，太田

徳田崇，太田淳，“ハイドロゲル光導波路の開発と生体埋植用イメージングシステムに向けたフレキシブ

体内光通信への応用，＂第 77 回応用物理学会秋季学

ルデバイス，＂フィジカルセンサ / バイオ・マイクロ

[270]

宏明，
淳，“生

システム合同研究会，2016 年 8 月．

吉村彰人，野田俊彦，寺澤靖雄，中野由香梨，神田寛行，[271]

竹原宏明，桂木優治，速水一，野田俊彦，笹川清隆，

田代洋行，竹原宏明，笹川清隆，徳田崇，太田淳，“人

徳田崇，太田淳，“ハイドロゲル製ファイバと埋植型

工視覚システム用 CMOS チップ内蔵スマート電極デ

LSI チップを用いた生体内光通信技術，＂H28 電気学

バイスの動物実験による機能実証，＂第 77 回応用物
理学会秋季学術講演会，2016 年 9 月．

会
[272]

Takashi Tokuda, Jun Ohta,“A miniature imaging sen-

E 部門総合研究会，2016 年 6 月．

竹原宏明，“半導体プロセス技術と集積回路技術の両輪によるバイオデバイス研究，＂M&BE6 月研究会

Anek Wuthayavanich, Makito Har uta, Hir oaki

M&BE, Vol27, No2（2016）, 2016 年 6 月．

Takehara, Toshihiko Noda, Kiyotaka Sasagawa,[273]

須永圭紀，春田牧人，山口貴大，桂木優治，竹原宏明，

sor with compact processing system for detection of

野田俊彦，笹川清隆，徳田崇，太田淳，“埋植型イメー

fluorescence changing of Nitric Oxide,＂第 77 回応用

ジングデバイスの高画質化に向けた光学系の改善，＂

物理学会秋季学術講演会，2016 年 9 月．

LSI とシステムのワークショップ 2016, 2016 年 5 月．

大澤和嵩，竹原宏明，野田俊彦，笹川清隆，徳田崇，[274]

竹原浩成，中本悠太，笹川清隆，竹原宏明，野田俊彦），

太田淳，“細胞外因子に対する細胞応答のオンチップ

徳田崇，太田淳，“ライトパイプアレイ型励起光吸収

蛍光計測，＂第 77 回応用物理学会秋季学術講演会，

フィルタと積層フォトダイオード CMOS イメージセ

2016 年 9 月．

ンサを用いたデジタル ELISA 用蛍光観察装置，＂LSI

岩崎聡，竹原宏明，野田俊彦，笹川清隆，徳田崇，とシステムのワークショップ 2016, 2016 年 5 月．

太 田 淳，“ 光・ 電 気 フ レ キ シ ブ ル BMI デ バ イ ス のAppendix[262]

速水一，竹原宏明，野田俊彦，笹川清隆，徳田崇，

竹原

術講演会，2016 年 9 月．

158

優治，“光通信による画像データ伝送のための員会，2017 年 2 月．

会，2016 年 9 月．

[261]

桂木

生体埋め込み型イメージセンサ，＂VDEC デザイナー

バイス，＂2016 年電子情報通信学会ソサイエティ大A-A

彰人，“人工視覚用スマート電極に内蔵する小for Bio-implantable and IoT Devices,“第 64 回応用物理“生体イメージングに向けた埋植型高実効 SNR イメー

[260]

吉村

Jun,“CMOS-based Optical Energy Harvesting Circuit
学会春季学術講演会，2017 年 3 月．笹川清隆，山口

[259]

聡，
“オプトジェネティクス向け光電気 Brain

VDEC デザイナーズフォーラム 2016, 2016 年 8 月．

Wuthibenjaphonchai Nattakarn, Haruta Makito, Noda

貴大，春田牧人，太田安美，野田俊彦，徳田崇，太田淳，

[258]

岩﨑

Machine Interface（BMI）
デバイス用 CMOS チップ，＂

Toshihiko, Sasagawa Kiyotaka, Tokuda Takashi, Ohta

[257]

速水一，“複数の生体内埋め込み型センサを順次駆動

Toshihiko, Sasagawa Kiyotaka, Tokuda Takashi, Ohta
for Bio-implantable and IoT Devices,＂第 64 回応用物

[256]

Nattakarn Wuthibenjaphonchai,“生体埋め込みおよびSensor for FRET Imaging,＂第 64 回応用物理学会春

理学会春季学術講演会，2017 年 3 月．
[255]

中本悠太，竹原浩成笹川清隆，竹原宏明，野田俊彦，

養細胞のレンズレスオンチップ蛍光計測システム，
＂

山口

貴大，須永

圭紀，春田

牧人，竹原

高性能化，
＂第 77 回応用物理学会秋季学術講演会，

野田

俊彦，笹川

清隆，徳田

崇，太田

2016 年 9 月．

レイン・マシン・インターフェースに向けたフレキ

[275]

宏明，
淳，“ブ

中塚篤志・中野百恵・竹原宏明・野田俊彦・笹川清隆・

シブルデバイス，＂LSI とシステムのワークショップ

徳田

2016, 2016 年 5 月．

崇・西山靖浩・垣内喜代三・太田淳，“偏光[276]

速水一，竹原宏明，野田俊彦，笹川清隆，徳田崇，

術，2017 年 3 月 14 日－ 17 日，パシフィコ横浜 [14p-

太田淳，“完全埋植型 PWM 出力イメージセンサによP3-15].

る生体内多点撮像システム，＂LSI とシステムのワー
[277]

[278]

[280]

陳君怡，Tso-Fu Mark Chang, 曽根正人，年吉洋，益河原，高橋，関根，“スマートカードのための暗号用

一哉，町田克之，「積層メタル技術による Ti/Au めっ

断熱的論理回路の電流変動評価，＂2016 年信学ソ大，

き構造体のヤング率評価（1）」第 64 回応用物理学会

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春季学術講演会，13.4 Si 系プロセス・Si 系薄膜・配線・

山本，高橋，関根，“65nmSOTB プロセスによる断MEMS・集積化技術，2017 年 3 月 14 日－ 17 日，パ

熱的論理回路 CSSAL を用いた応用回路の検証，＂2016

シフィコ横浜 [14p-P3-14].

[282]

[290]

敏文，町田克之，年吉洋，山根大輔，益一哉，曽根路のための断熱的論理回路の電流ばらつき評価，＂第正人，「積層メタル技術による Ti/Au マイクロカンチ

29 回 IEICE 回路とシステムワークショップ論文集，

レバーの疲労特性の検討」第 64 回応用物理学会春季pp.48-51, May 2016.

学術講演会，13.4 Si 系プロセス・Si 系薄膜・配線・

山本，高橋，関根，“65nmSOTB プロセスによる断MEMS・集積化技術，2017 年 3 月 14 日－ 17 日，パ

熱的論理回路 CSSAL を用いた応用回路の検証，＂第シフィコ横浜 [14p-P3-12].
[291]

敏文，町田克之，年吉洋，山根大輔，益一哉，曽根横山，越智，“ウエハスケールマスク ROM の階層的

正人，「積層メタル技術による Ti/Au マイクロカンチ

データ読み出し回路の高信頼化＂，信学技報，vol.116,

レバーの温度依存性のシミュレーションの検討」第no.478, pp.49-54, 2017/03/02

64 回応用物理学会春季学術講演会，13.4 Si 系プロセ

東，越智，“原子移動型スイッチを用いた小面積なプ

ス・Si 系薄膜・配線・MEMS・集積化技術，2017 年

ノロジマッピング手法＂，信学技報，vol.116, no.332,

3 月 14 日－ 17 日，パシフィコ横浜 [14p-P3-11].
[292]

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道正志郎，石原昇，町田克之，益一哉，「積層メタル

木村，越智，“マイクロエナジーハーベスティングの技術で作製した MEMS 慣性センサのモジュール化のための 2 段昇圧型チャージポンプ回路＂，信学技報，検討」第 64 回応用物理学会春季学術講演会，2017 年

宮川，木村，越智，“FiCC! 高集積向け耐クロストー

3 月 14 日 -17 日，パシフィコ横浜，神奈川県．
市ナノ・マイクロ技術支援講座（ナノ茶論第 10 回セミナー），2017 年 3 月 16 日（木），新川崎・創造のも

伊藤浩之，「CMOS 集積回路の設計『大学研究室におり「NANOBIC」[294]

高安基大，道正志郎，伊藤浩之，石原昇，山根大輔，取り組み』」，電子情報通信学会中国支部一般向け講

小西敏文，町田克之，益一哉，「RC 発振器型高感度

演会，2017 年 3 月 21 日（火），広島大学先端物質科学

容量検出回路」第 8 回集積化 MEMS シンポジウム，研究科

2016 年 10 月 24 日 -26 日，平戸文化センター，長崎佐 布 晃 昭， 小 西 敏 文， 山 根 大 輔， 年 吉 洋， 曽 根 正

県平戸市 [24am2-E-4].
[295]

權田惇晟，高安基大，山根大輔，小西敏文，伊藤浩

MEMS 加速度センサのばね定数設計方法」第 64 回之，道正志郎，石原昇，町田克之，益一哉，「積層メ

応用物理学会春季学術講演会，13.4 Si 系プロセス・

タル技術による MEMS 加速度センサを用いた慣性セ

Si 系薄膜・配線・MEMS・集積化技術，2017 年 3 月

ンサモジュールの検討」第 8 回集積化 MEMS シンポ

14 日－ 17 日，パシフィコ横浜 [14p-P3-17].

ジウム，2016 年 10 月 24 日 -26 日，平戸文化センター，

小西敏文，山根大輔，佐布晃昭，曽根正人，年吉洋，
益一哉，町田克之，「積層メタル技術を用いた MEMS

[288]

伊藤浩之，「IoT 用センサノードの開発と応用」川崎vol.116, no.478, pp.43-47, 2017/03/02

人，益一哉，町田克之，「積層メタル技術による 3 軸

[287]

[293]

クノイズメタルフリンジキャパシタ＂，信学技報，

けるアナログ・RF 集積回路設計の高効率化のための[286]

高安基大，權田惇晟，山根大輔，伊藤浩之，小西敏文，

pp.29-34, 2016/11/29

vol.116, no.330, pp.13-18, 2016/11/28[284]

鈴木拓真，Tso-Fu Mark Chang, Chun-Yi Chen, 小西

pp.54-57, May 2016.

ログラマブルロジックとそのための遅延最適なテク[283]

橘航一朗，Tso-Fu Mark Chang, Chun-Yi Chen, 小西

河原，高橋，関根，“スマートカード用暗号用論理回

29 回 IEICE 回路とシステムワークショップ論文集，[281]

山根大輔，小西敏文，佐布晃昭，中島英亮，寺西美波，

クショップ 2016, 2016 年 5 月．

年信学ソ大，p.32（A-1-32）, Sept. 2016.
[279]

[289]

長崎県平戸市 [25pm4-PM-006].
[296]

寺西美波，Chang Tso-Fu Mark, Chen Chun-Yi, 小西

慣性センサにおける粘性定数の検討」第 64 回応用物

敏文，町田克之，年吉洋，山根大輔，益一哉，曽根

理学会春季学術講演会，13.4 Si 系プロセス・Si 系薄膜・正人，
「電解金めっき法により作製した金 / チタン積

配線・MEMS・集積化技術，2017 年 3 月 14 日－ 17 日，

層構造を有する微小カンチレバーの構造安定性の評

パシフィコ横浜 [14p-P3-16].

価」第 33 回センサ・マイクロマシンと応用シンポジ

A-A

中島英亮，Tso-Fu Mark Chang, Chun-Yi Chen, 小西敏

ウム，2016 年 10 月 24 日 -26 日，平戸文化センター，

159

層メタル技術による Ti/Au めっき構造体のヤング率

長崎県平戸市 [25pm2-PS-017].
[297]

小西敏文，山根大輔，伊藤浩之，道正志郎，石原昇，

評価（2）」第 64 回応用物理学会春季学術講演会，13.4

年吉洋，益一哉，町田克之，「マルチフィジクスシミュ

Si 系プロセス・Si 系薄膜・配線・MEMS・集積化技

レーションを用いた CMOS-MEMS 慣性センサのノAppendix

文，町田克之，年吉洋，山根大輔，益一哉，曽根正人，「積イズ解析手法」第 8 回集積化 MEMS シンポジウム，
2016 年 10 月 24 日 -26 日，平戸文化センター，長崎

3].
[307]

県平戸市 [25pm2-PM-007].
[298]

益一哉，町田克之，「1mG 以下検出へ向けた積層メ

佐布晃昭，小西敏文，山根大輔，年吉洋，曽根正人，タル MEMS 加速度センサの基礎検討」第 77 回応用

益一哉，町田克之，「積層メタル技術による MEMS

物理学会秋季学術講演会，13.4 Si 系プロセス・Si 系

加速度センサのばね定数設計方法」第 8 回集積化

薄 膜・ 配 線・MEMS・ 集 積 化 技 術，2016 年 9 月 13

MEMS シンポジウム，2016 年 10 月 24 日 -26 日，平日－ 16 日，新潟県新潟市朱鷺メッセ [14p-P5-2].

戸文化センター，長崎県平戸市 [25pm4-PM-008].
[299]

[308]

向けた低電力無線通信回路技術」，第 77 回応用物理人，年吉洋，益一哉，町田克之，「差動型積層メタル

学会秋季学術講演会・AI/ ディープラーニング時代

MEMS 加速度センサの検討」第 8 回集積化 MEMSに向けた IoT/IoE デバイス技術，2016 年 9 月 14 日，

センター，長崎県平戸市 [25pm2-PM-003].

朱鷺メッセ新潟県新潟市，14p-B1-1[309]

山根大輔，小西敏文，佐布晃昭，曽根正人，年吉洋，
益一哉，町田克之，「Sub-1mG 検出へ向けた積層メタ研究」，第 44 回アナログ RF 研究会，2016 年 9 月 7ル MEMS 慣性センサ」第 8 回集積化 MEMS シンポ

日－ 2016 年 9 月 9 日，リゾートホテル蓼科，長野，

長崎県平戸市 [25pm2-PM-001].

[302]

[303]

日本
[310]

石原昇，益一哉，「発振器型低消費電力センサ技術の

益一哉，「RC 発振器型容量検出回路の高感度化の検研究」，第 44 回アナログ RF 研究会，2016 年 9 月 7討」，電子情報通信学会ソサイエティ大会，2016 年 9日－ 2016 年 9 月 9 日，リゾートホテル蓼科，長野，

月 20 日－ 23 日，北海道大学札幌キャンパス，北海道．

日本

石川洋介，池田翔，伊藤浩之，笠松章史，小原崇義，[311]

Ishikawa, Takayoshi Obara, Naoki Noguchi, Koji

道正志郎，石原昇，益一哉，「高周波信号を基準とす

Kamisuki, Yao Jiyang, Shinsuke Hara, Dong Ruibing,る 8.865-GHz PLL の低消費電力化技術の検討」，電子

Shiro Dosho, Noboru Ishihara, Kazuya Masu,“An

情報通信学会ソサイエティ大会，2016 年 9 月 20 日－

8.865-GHz -244dB-FOM High-Frequency Piezoelectric

23 日，北海道大学札幌キャンパス，北海道．

Resonator-Based Cascaded Fractional-N PLL with Sub-

池田翔，伊藤浩之，笠松章史，石川洋介，小原崇義，

ppb-Order Channel Adjusting Technique＂, Symposium

野口直記，紙透航志，ヨジヨン，原紳介，董鋭冰，

on VLSI Circuits 2016 報告会，2016 年 6 月 24 日，神道正志郎，石原昇，益一哉，「高周波圧電振動子とサ戸大学梅田インテリジェントラボラトリ，梅田，大阪，
日本
[312]

石原昇，町田克之，益一哉，「小型高感度 MEMS 慣

北海道．

性センサモジュールの試作評価」，LSI とシステムの小西敏文，山根大輔，伊藤浩之，道正志郎，石原昇，

ワークショップ，2016 年 5 月 16 日－ 2016 年 5 月 17

年吉洋，益一哉，町田克之，「CMOS-MEMS 慣性セ

日，東京大学生産技術研究所総合研究実験棟（An 棟）

ンサにおける機械的ノイズの解析手法」，第 77 回応

2 階コンベンションホール，東京都，日本[313]

降圧できるスイッチトキャパシタ電源＂第 29 回回

日－ 16 日，新潟県新潟市朱鷺メッセ [14p-P5-1].

路とシステムワークショップ，北九州国際会議場，

佐布晃昭，小西敏文，山根大輔，年吉洋，曽根正人，pp.297-300，（2016.05）

益一哉，町田克之，「積層メタル技術による MEMS

[314]

大田一郎，“食品加工用などの衝撃波発生装置の小形
軽量化と低価格化＂くまもと発新技術説明会，科学

物理学会秋季学術講演会，13.4 Si 系プロセス・Si 系
薄 膜・ 配 線・MEMS・ 集 積 化 技 術，2016 年 9 月 13160

岩永友也，寺田晋也，江口啓，大田一郎，“冪乗で昇系薄膜・配線・MEMS・集積化技術，2016 年 9 月 13

加速度センサのばね定数設計方法（I）」，第 77 回応用[306]

高安基大，權田惇晟，山根大輔，小西敏文，伊藤浩之，

2016 年 9 月 20 日－ 23 日，北海道大学札幌キャンパス，用物理学会秋季学術講演会，13.4 Si 系プロセス・Si

A-A

Sho Ikeda, Hiroyuki Ito, Akifumi Kasamatsu, Yosuke

野口直記，紙透航志，ヨジヨン，原紳介，董鋭冰，

ブ ppb オーダーのチャンネル調整技術を用いたカス[305]

小原嵩義，石川洋介，紙透航志，伊藤浩之，道正志郎，

高安基大，道正志郎，伊藤浩之，石原昇，山根大輔，

ケード PLL」，電子情報通信学会ソサイエティ大会，[304]

紙透航志，石川洋介，小原嵩義，伊藤浩之，道正志郎，
石原昇，益一哉，「高分解能静電容量式水位センサのジウム，2016 年 10 月 24 日 -26 日，平戸文化センター，[301]

伊藤浩之，道正志郎，石原昇，益一哉，「IoT 時代に

山根大輔，小西敏文，佐布晃昭，伊藤浩之，曽根正

シンポジウム，2016 年 10 月 24 日 -26 日，平戸文化[300]

山根大輔，小西敏文，佐布晃昭，曽根正人，年吉洋，技術振興機構東京本部別館，pp.7-10，（2016.08）[315]

古川慎梧，寺田晋也江口啓，大田一郎，“衝撃波を用日－ 16 日，新潟県新潟市朱鷺メッセ [15p-B10-8].

いた食品加工装置の放電機構に関する研究＂平成 27

山根大輔，小西敏文，佐布晃昭，伊藤浩之，道正志郎，

年度（第 6 回）電気学会九州支部高専研究講演会，有石原昇，曽根正人，年吉洋，益一哉，町田克之，「積明高等専門学校，no.A6, pp.11-12，（2016.03）

Appendix

層メタル差動型 MEMS 加速度センサの基礎検討」第[316]

守田達弥，寺田晋也江口啓，大田一郎，“2 相クロッ

77 回応用物理学会秋季学術講演会，13.4 Si 系プロセクで電荷配分するデジタル選択方式スイッチトキャ

ス・Si 系薄膜・配線・MEMS・集積化技術，2016 年

パシタ DC-AC コンバータに関する研究＂平成 27 年

9 月 13 日－ 16 日，新潟県新潟市朱鷺メッセ [14p-P5-度（第 6 回）電気学会九州支部高専研究講演会，有明[317]

高等専門学校，no.A7, pp.13-14，（2016.03）

響＂，電気関係学会四国支部連合大会講演論文集，p.94,

五十嵐，南，杉浦，中野，“太陽電池分割方式による2016 年 9 月．

オンチップ環境発電機の高効率化＂，LSI とシステム
[318]

[333]

のワークショップ 2016，2016 年 5 月

障検査法の伝搬不能故障検出に対する有効性調査＂，

伊藤，高坂，田中，出口，中野，“微小信号増幅器評

電気関係学会四国支部連合大会講演論文集，p.95,

価向け低雑音電源装置の試作と評価＂，第 44 回アナログ RF 研究会，2016 年 9 月[319]2016 年 9 月．
[334]

[321]

五十嵐，銭林，中野，“標準 CMOS プロセスによるンを用いる遅延故障検査でのチップ間ばらつき補正＂，電気関係学会四国支部連合大会講演論文集，p.96,

南， 中 野，“Area-ef ficient Cross-Coupled Charge

2016 年 9 月．
[335]

TDC 組込み型スキャン FF の設計について＂，電子2016 年 10 月

情報通信学会技術研究報告，Vol.116, No.331, pp.105-

杉浦，松本，中野，“Si 太陽電池のエミッタ最適化に

110, 2016 年 11 月．
[336]

積システム研究会，2016 年 10 月

会資料，2017 年 1 月．
[337]

いた高次高調波発振器の設計指針と注入同期＂，電子

小濱，四柳，橋爪，樋上，高橋，“半断線故障検査時

情報通信学会ソサイエティ大会，9 月 20-23 日．
[338]

削減について＂，第 75 回 FTC 研究会資料，2016 年 7 月．

理学会北陸・信越支部学術講演会，2016 年 12 月．
[339]

いて＂，第 75 回 FTC 研究会資料，2016 年 7 月．

“周波数ΔΣ変調器のデジタル出力センサへの応用＂，
電子情報通信学会電子デバイス研究会，（ED）報告

ダイオード組込型検査回路を用いた IC 間配線の電気

ED2016-42, pp. 65-70, 2016 年 8 月．
[340]

支部連合大会講演論文集，p.83, 2016 年 9 月．

ウム，2016 年 7 月．
[341]

た共鳴トンネル歪センサ＂，第 8 回集積化 MEMS シ

気関係学会四国支部連合大会講演論文集，p.84, 2016

ンポジウム，2016 年 10 月．
[342]

踊場，四柳，橋爪，Shyue-Kung Lu,“組込み型電気検情報通信学会総合大会，2017 年 3 月．
[343]

p.85, 2016 年 9 月．

線路発振器の高調波生成に関する線形モデル解析＂，
電子情報通信学会，電子デバイス研究会（ED）報告

検出の回路規模に対する影響調査＂，電気関係学会四ED2016-133, p17-22, 2017 年 2 月．
[344]

掛江，四柳，橋爪，“実験による IC 内組込み型 IDDT
学会四国支部連合大会講演論文集，p.88, 2016 年 9 月．

路とシステムワークショップ，pp. 92-96, 2016 年 5 月[345]

石川，瀬戸，“高位合成によるアクセラレータ設計を

河塚，四柳，橋爪，“TDC 組込み型スキャン FF の遅対象としたサイクル数削減およびバッファサイズ最延分解能へのばらつきの影響調査＂，電気関係学会四小化のためのデータ転送最適化手法＂，デザインガイ

国支部連合大会講演論文集，p.92, 2016 年 9 月．
伊勢，四柳，橋爪，樋上，高橋，“隣接線の信号遷移

ア 2016, pp. 147-152, 2016 年 11 月
[346]を用いる半断線故障判別法の断線位置に対する有効
p.93, 2016 年 9 月．

Shinji ABE,“Quarter-Wave-Line Inserted Twin-Diode

A-A

Rectifier,＂IEEE AP/MTT-S Midland Student Express

161

Autumn 2016, S3-2, Nov. 2016.
[347]

M-W. Seo, Y. Shirakawa, Y. Masuda, Y. Kawata, K.

藤谷，四柳，橋爪，“論理値割当隣接線選択と故障

Kagawa, K. Yasutomi, S. Kawahito, A High SNR Multi-

顕在化しきい値の断線故障用テスト生成時間への影

Tap Lock-In Pixel CMOS Image Sensors, 映像情報メAppendix

性調査＂，電気関係学会四国支部連合大会講演論文集，[332]

石川，瀬戸，“計算と通信を同時に行うハードウェアを生成するメモリアクセス最適化技術＂，第 29 回回

出現時間検出回路の断線検出可能性調査＂，電気関係[331]

前澤，岸，森，“共鳴トンネル素子を装荷した伝送

大谷，菅，四柳，橋爪，“電荷注入量による断線不良国支部連合大会講演論文集，p.87, 2016 年 9 月．

[330]

山川，前澤，安藤，島田，森，後野，大竹，“FMΔΣ
変調方式を用いた新原理の変位 / 振動センサ＂，電子

査回路による 3D IC 内容量断線の進行過程検出の可能性＂，電気関係学会四国支部連合大会講演論文集，[329]

前澤，角谷，田近，森，“周波数ΔΣ変調方式を用い路による容量断線の実験による検出可能性評価＂
，電
年9月

[328]

前澤，“共鳴トンネル素子を用いた超高周波回路とその集積技術＂，有機・無機エレクトロニクスシンポジ

岡本，踊場，F. B. A. Ashikin, 四柳，橋爪，ShyueKung Lu,“ダイオードと nMOS からなる電気検査回[327]

前澤，藤野，山岡，山川，島田，角谷，田近，森，

伊喜利，南原，四柳，橋爪，Shyue-Kung Lu,“nMOS
検査用不良判定しきい値の導出＂，電気関係学会四国[326]

高山，中野，水戸，森，前澤，“Fluidic Self-Assembly
高効率化実験のためのダミーブロック作製＂，応用物

河口，四柳，橋爪，“TDC 組込み型バウンダリスキャンを用いた複数 TSV の検査用信号の印加と観測につ[325]

前澤，岸，森，“共鳴トンネル素子装荷伝送線路を用路＂，再生可能集積システム研究会，2016 年 10 月の遷移タイミングを考慮する信号割当隣接線候補の[324]

錦織，山崎，細川，吉村，新井，四柳，橋爪，“抵抗性オー
プン故障のテスト生成法の評価＂，第 76 回 FTC 研究高 坂， 久 保， 宮 脇， 伊 藤， 中 野，“LSI パ ッ チ ク ランプシステムの周波数特性評価用微小電流パルス回[323]

河塚，四柳，橋爪，“微小遅延故障テストのためのPump for On-chip Solar Cell＂, ISPACS2016, pp.383-388,

よる発電効率向上のシミュレーション＂，再生可能集[322]

森，四柳，橋爪，“TDC 組込み型バウンダリスキャ

波長選択太陽電池＂，第 44 回アナログ RF 研究会，
2016 年 9 月[320]

三好，四柳，橋爪，“IDDT 出現時間を用いる断線故ディア学会

情報センシング研究会（IST），IST2017-15, 映 像 情 報 メ デ ィ ア 学 会 技 術 報 告 Vol.41, No.10,

1-6, 2016-11-28[362]

きな出力電圧振幅を有する生体信号増幅回路，＂平成pp.27-30[348]

白川雄也，徐珉雄，安富啓太，香川景一郎，寺西

29 年電気学会全国大会，講演論文集 3-007, 第 3 分冊，

信一，川人祥二，高時間分解イメージングのためのラテラル電界制御 8 タップ電荷変調画素の設計及び検討，映像情報メディア学会

pp..9-10, 2017 年 3 月[363]

情報センシング研究会

ボルトスイッチングブーストコンバータ，＂平成 29年電気学会全国大会，講演論文集 4-106, 第 4 分冊，Vol.41, No.10, pp.23-26

pp.178-179, 2017 年 3 月

0

[350]

寺田晃太朗，柳澤政生，戸川望，“DFG のクリティ[364]

RDR アーキテクチャ対象高位合成手法＂，信学技報，

講演論文集 3-031, 第 3 分冊，pp.44, 2017 年 3 月[365]

作及び評価と信号処理回路の開発，＂平成 29 年電気

於久太祐，多和田雅師，柳澤政生，戸川望，“スキャ学会全国大会，講演論文集 3-021, 第 3 分冊 p.29-30,

ンシグネチャを用いたスキャンデータ解析に基づく2017 年 3 月
[366]

撃＂
，DA シンポジウム 2016 論文集，pp. 2-7, 2016.

ロボルトスイッチングブーストコンバータ，＂平成
29 年電気学会全国大会，講演論文集 4-106, 第 4 分冊

戸川望，“機械学習と FPGA を用いたナンバーリンク

p.178-179, 2017 年 3 月[367]

多和田雅師，柳澤政生，戸川望，“リードソロモン
込み削減＂，DA シンポジウム 2016, vol. 2016, pp. 163-

会春季学術講演会講演予稿集，p12-344, 2017 年 3 月[368]

OFDM 復調のためのガウスジョルダン法を用いた

寺田晃太朗，柳澤政生，戸川望，“演算ビット幅に基FPU ベースの逆行列演算のハードウェア実装，＂電気・づく演算チェイニングを用いた RDR アーキテクチャ

情報関係学会北海道支部連合大会，pp. 174-175, Nov.

年ソサイエティ大会講演論文集，p. 71.

2016.
[369]

[358]

力アナログ・デジタル変換器の構成＂，デザインガイ

させたバタフライ演算器の FPGA 実装評価＂，信学技

ア 2016 -VLSI 設計の新しい大地 -，2016-11-28 - 2016-

井川昂輝，柳澤政生，戸川望，“経年劣化を考慮した

11-30
[370]

ス CMOS 回路のシングルイベント耐性＂，応用物理

116, no. 330, VLD2016-68, pp. 141-146.

学会春季学術講演会，16p-E206-16, 2017 年 3 月 16 日．

川村一志，柳澤政生，戸川望，“ニューラルネットワー[371]

イスにおける重イオン照射効果＂，日本大学学術講演

116, no. 478, VLD2016-106, pp. 25--30.

会，M-21, 2016 年 12 月 3 日．

長谷川健人，柳澤政生，戸川望，“ニューラルネッ

CAS2016-1, pp. 1--6.

[372]

A-1-23，2016 年 9 月．
[373]

ントミラー回路を用いた TIA 広帯域化の検討＂，電用いたネットリスト特徴選択と機械学習によるハー子情報通信学会ソサイエティ大会，A-1-29，2016 年 9月[374]

小原秀嶺，和田圭二，宮崎耕太郎，高宮真，桜井貴康，

長谷川健人，柳澤政生，戸川望，“ネットの特徴量“プログラマブルゲートドライバ IC を用いた負荷電を用いた多層ニューラルネットワークによるハード

流フィードバックアクティブゲート制御，＂電気学会

ウェアトロイ識別＂，研究報告システムと LSI の設計

産業応用部門大会，1-39, pp.127-130，
群馬，
2016 年 8 月．

Appendix

技術（SLDM），vol. 2017-SLDM-179, no. 23, pp. 1-6.
[361]

肥田，水野，内藤，中野，野河，野坂，中村，“カレ長谷川健人，柳澤政生，戸川望，“Random Forest を

2016, no. 3, pp. 8--13.

162

小島，久米，中村，“利得切替型バースト対応 RGCTIA の検討＂，電子情報通信学会ソサイエティ大会，

ドウェアトロイ識別＂，DA シンポジウム 2016, vol.
[360]

和田，岩波，金山，長塚，呉，高橋，“微細 SOI デバ

クにもとづく概算回路設計手法＂，信学技報，vol.

ドウェアトロイ識別＂，信学技報，vol. 116, no. 93,

A-A

呉，和田，岩波，金山，高橋，“トンネル FET ベー

フロアプラン統合化高位合成手法＂，信学技報，vol.

トを利用したネットリストの特徴にもとづくハー[359]

玉越，夏井，羽生，“不揮発マイコン向け高速・低電伊東光希，柳澤政生，戸川望，“セレクタ論理に帰着
報，vol. 116, no. 330, VLD2016-55, pp. 67--72.

[357]

池下貴大，今川隆司，筒井弘，宮永喜一，“MIMO-

168.

向け性能指向高位合成手法＂，電子情報通信学会 2016[356]

森，佐藤，大村，マリク，“横型 TunnelFET の閾値
電圧と短チャネル効果の考察＂，第 64 回応用物理学

符号に基づいたマルチレベルセル不揮発メモリ書き[355]

植松，佐藤，小川，“電流引き抜き回路を用いたゼ寺田晃太朗，長谷川健人，川村一志，多和田雅師，
ソルバ＂，DA シンポジウム 2016 ポスター発表．

[354]

棚田，小川，佐藤，“荷重測定用の容量型センサの試

vol. 116, no. 21, VLD2016-05, pp. 41-46.

HMAC-SHA-256 ハッシュ回路のスキャンベース攻[353]

シュレスタ，小川，佐藤，“差動容量型センサの信号処理回路の精度改善，＂平成 29 年電気学会全国大会，

カルパス最適化に基づく演算チェイニングを用いた[352]

植松，佐藤，小川，“電流引き抜き回路を用いたゼロ（IST），IST2017-14, 映像情報メディア学会技術報告
[349]

[351]

荻野，佐藤，小川，“オフセット電圧調整を用いた大

[375]

崔

通，宮崎耕太郎，安部征哉，附田正則，大村一郎，高田，石井，坂本，近藤，中村，大久保，小島，天小原秀嶺，和田圭二，高宮野，“スケーラブルなディープラーニング向けアクセ

タルゲート駆動 IC を用いた IGBT のスイッチング時

ラレータチップの設計と評価＂，信学技報 116（336）,

における損失とオーバーシュートの自動最適化，＂電真，桜井貴康，“ディジ気学会，電子デバイス・半導体電力変換合同研究会，
電気学会研究会資料，SPC-16-153, pp. 19-24，北九州，

224，2016 年 5 月 11 日．
[389]

2016 年 11 月．
[376]

[377]

[380]

路モテ &#12441; ルを用いた無線電力伝送テ &#12441;
ハ &#12441; イスの最適設計手法，＂第 29 回回路シス

宇野祐輝，崔通，星貴之，桜井貴康，高宮真，“超音テムワークショッフ &#12442; 論文集，WIP-5, 北九州

波ワイヤレス給電の距離・位置ずれ依存の実測，＂電国際会議場，pp.61-62, May 2016[391]

河野剛士，“シリコンウィス &#65532;&#65532; カ神

小野寺尚人，染谷晃基，松永賢一，森村浩季，高宮真，

経電極フ &#12442; ローフ &#12441; 用増幅器の設計，＂

桜井貴康，“可変キャパシタを用いた自動 LC 共振最応用物理学会秋季学術講演会，朱鷺 &#65532; メッセ，適化機能を有する RF エネルギーハーベスティング回

新潟，9/13-16, 2016[392]

野剛士，石田誠，秋田一平，“完全埋込み型神経イン

秋 山 正 弘， 八 賀 慧 人： 丸 型 レ イ ア ウ ト を 用 い た

ターフェースに向けた，フレキシフ &#12441; ル基板

CMOS APD の暗電流特性の改善，第 77 回応用物理

上への低ノイス &#12441;・低消費電力 CMOS アンフ

学会秋季学術講演会，15p-P6-6（2016.9）, 03-315&#12442; の実装技術，“電子情報通信学会 LSI とシス

中村祐司，寺岡拓也，尼崎太樹，飯田全広，久我守弘，

テムのワークショッフ &#12442; 2016, 東京大学生産[384]

斎文博，木村安行，秋田一平，岩田達哉，石田誠，
澤 田 和 明，“ ホ &#12442; リ シ リ コ ン 表 面 の 平 坦 化

スチップ間接続の IP 化，＂電子情報通信学会，信学によるフィルタフリー蛍光センサの波長分離能力向技報，vol. 116, no. 365, pp. 7-12, Dec. 2016.

上，＂電気学会 E 部門ハ &#12441; イオ・マイクロシ

門本淳一郎，宮田知輝，天野英晴，黒田忠広，“An

ステム研究会，東京大学生産技術研究所，2016.

Network-on-Chips,＂IEEE SSCS Japan/Kansai Chapter

パイプライン型 CGRA の電力削減手法の検討＂，信学

A-SSCC 報告会，Nov. 2016.

技報，vol. 116, no. 510, CPSY2016-140, pp. 51-56, 2017

藤田智久，高橋隆一，“特定の状態遷移経路に注目[395]

大久保徹以，小島拓也，天野英晴，高田遼，石井潤，した論理装置のシステム検証，＂情処研報 Vol.2016-

坂本龍一，近藤正章，中村宏，“無線 3 次元積層チッ

SLDM-176 No.5，信学技報 Vol.116, No.21, pp.23-28,

プを用いた Deep Learning アクセラレータのコンパ2016 年 5 月

イラツールチェーン＂，信学技報，vol. 116, no. 510,

平 川 昌 和， 高 橋 隆 一，
“SystemVerilog を 用 い た 専

CPSY2016-155, pp. 357-362, 2017[396]

畔上佳太，増山滉一朗，奥原颯，天野英晴，“自然

Vol.2016-SLDM-176 No.6， 信 学 技 報 Vol.116, No.21,

エネルギーによる低電力リコンフィギュアラブルア

pp.29-34, 2016 年 5 月

クセラレータの動作＂，信学技報，vol. 116, no. 416,

桑野佑樹，アズハリアフリーン，宋航，肖夏，吉川公麿，CPSY2016-130, pp. 159-164, 2017
[397]

奥原

颯，Akram Ben Ahmed, 天野英晴，“オンチッ

位置検出技術＂第 77 回応用物理学会秋季学術講演会

プボディバイアス調節機構アーキテクチャの提案と講演予稿集，14p-P6-7, 2016 年 9 月 13-16 日

実装＂，信学技報，vol. 116, no. 336, CPSY2016-54, pp.

桑野佑樹，アズハリアフリーン，宋航，肖夏，吉川公麿，

35-40, 2016
[398]

奥原

颯， 天 野 英 晴，“FD-SOI テ ク ノ ロ ジ を 用 い研究＂第 18 回 IEEE 広島支部学生シンポジウム論文

た最適なボディバイアスバランスの検討＂，第 15 回集電磁波工学 A2-21, 2016 年 11 月 19-20 日．

情報科学技術フォーラム，vol.1, pp.319&#8211;320,

瀬尾裕二，吉川公麿，“超広帯域インピーダンスマッ

2016

チング回路の評価＂第 18 回 IEEE 広島支部学生シン

[399]

奥原

颯，Johannes Maximilian Kuehn, Akram Ben

ポジウム論文集 LSI A2-259, 2016 年 11 月 19-20 日．

Ahmed, 天野英晴，“細粒度ボディバイアス制御を用

田島，史，戸川，柳澤，“高速かつ低電力なソフトエラー

いた CGRA のリーク電流最小化＂，信学技報，vol.

耐性をもつ Fast-SEH ラッチの設計＂，電子情報通信学会第 29 回回路とシステムワークショップ，pp. 220-

116, no. 53, RECONF2016-15, pp. 71-76, 2016
[400]

安戸僚汰，松谷宏紀，鯉渕道紘，天野英晴，中村維男，

A-A
163

Appendix[388]

小島拓也，安藤尚輝，松下悠亮，奥原颯，天野英晴，“パイプライン段数とボディバイアス電圧制御による“UWB アンテナアレイ用スイッチングマトリクスの

[387]

[394]

Scheme Using Magnetic Field Variation for 3-D“CMOS スイッチングマトリクス回路を用いた乳がん[386]

崔容俊，高橋一浩，松田倫明，飛沢健，森脇優，太手井綱章，黒田忠広，天野英晴，“誘導結合ワイヤレ

用プロセッサのマトロイドによる検証，＂情処研報[385]

技術研究所，May 2016[393]

松下悠亮，増山滉一朗，野村明生，門本淳一郎，四Inductive-Coupling Bus with Collision Detection[383]

Horagodage Prabhith Jeewan, 岡部謙志，福丸元，河古屋，2017 年 3 月．

技報 VLD2016-3, vol.116, no.21, pp35-40, May. 2016

[382]

Angela Leong Xian Long, 秋田一平，牧野浩樹，石田誠，

3 月．

末吉敏則，“FPGA 向け MBU 訂正回路の提案，
＂信学
[381]

林康平，岡部謙志，石田誠，秋田一平，“集中定数回

技報，ICD2015-51, pp. 1-5, 東京，2016 年 12 月．

路の設計，＂電子情報通信学会総合大会，C-10-5，名[379]

情報通信学会総合大会，A-1-29，2017 年 3 月．
[390]

グラマブル電圧検出回路，＂電子情報通信学会，信学

子情報通信学会総合大会，B-21-26，名古屋，2017 年[378]を用いた VCO 高速化設計技術の検討＂，2017 年電子染谷晃基，松永賢一，森村浩季，桜井貴康，高宮真，“バッテリマネジメント向け 56 段階，50mV 刻みプロ

高橋，各務，竹内，長谷川，森下，山内，石井，“MOSFET[401]“分散ルータによる高性能 NoC＂，信学技報，vol. 115,のための過熱保護機能を有する電源回路の設計＂電no. 399, CPSY2015-127, pp. 149-154, 2016

子情報通信学会電子通信エネルギー技術研究会，信赤池，工藤，宇佐美，“不揮発性素子 MTJ を適用し

学技報 2017, pp.75-79

たスタンダードセルメモリ回路の設計と評価＂
， 電

[416]

子情報通信学会 VLD 研究会，2016 年 6 月 17 日．
[402]

[403]

[404]

システムの過熱保護用温度検出回路の一考察＂第 69

深澤，宇佐美，“MTJ を用いた不揮発性キャッシュの消費エネルギー削減における記憶領域選択方法の検回電気・情報関係学会九州支部連合大会，p.1
[417]

[406]

討＂，電子情報通信学会 VLD 研究会，2016 年 6 月 17 日．

司，平田雅之，吉峰俊樹，鈴木隆文，“[ 招待講演 ]臨床応用に向けた皮質脳波ワイヤレス BMI システム

プフロップの提案と評価＂，電子情報通信学会 VLDの開発＂，信学技報，vol. 116, no. 173, ICD2016-26, pp.

研究会，2017 年 1 月 25 日．

71-76, 2016 年 8 月．

工藤，宇佐美，“ストア／リストア分離型不揮発性フ[418]

測手法の計算安定性と確率取り扱いの妥当性に関す有効性評価＂，電子情報通信学会 VLD 研究会，2017

る考察“，DA シンポジウム 2016 論文集，pp.38-43,

榎戸，宇佐美，“不揮発性キャッシュの細粒度パワー

2016 年 9 月[419]とチャージポンプへの適用による入力電圧範囲の拡

子情報通信学会 VLD 研究会，2017 年 3 月 1 日．

大＂
，電気学会電子回路研究会，ECT-17-040，2017 年

安田匠吾，宇佐美公良，“三次元積層チップの発熱

3月
[420]

たノイズキャンセリング LNA の低消費電力性能＂，

吉 田 有 佑， 宇 佐 美 公 良，“ 薄 膜 BOX-SOI を 用 い た

電気学会電子回路研究会，ECT-17-015，2017 年 1 月[421]の動作領域を補償したログドメインフィルタ＂，電気

2016.11.29.

学会電子回路研究会，ECT-17-008，2017 年 1 月

小暮俊輔，宇佐美公良，“薄膜 BOX-SOI（SOTB）にお山本啓輔，谷川一哉，弘中哲夫，石黒隆“順序回路[422]

鈴木博俊，和田和千，“論理ゲートを連続 2 値動作させて用いる演算増幅回路の帯域＂，電気学会電子回路研究会，ECT-16-86，2017 年 3 月[423]

北野大志，小椋清孝，森下賢幸，伊藤信之，“相互誘を構成するためのセレクタベース論理回路ブロック

導を用いた整合回路を備えた 2.4/5.25GHz 同時受信

SLB の検討，＂第 18 回 IEEE 広島支部学生シンポジ

低雑音増幅器に関する研究，＂平成 28 年度（第 67 回）

ウム，A3-49, pp166 ～ 169, 2016 年 11 月 19 日．

電気・情報関連学会中国支部連合大会，R16-12-04, 広

山下裕司，山本啓輔，谷川一哉，弘中哲夫，石黒隆“0.6島，2016 年 10 月 22 日．

μmCMOS プロセスにおける再構成デバイス SePLD[411]

江川和穂，和田和千，“広い温度範囲で全 MOSFET

セ ル メ モ リ の 設 計 と 実 装 ＂，VLD2016-53, pp.55-60,

VLD2016-47, pp.19-24, 2016.11.28.

[410]

下川直樹，和田和千，“ゲインブースト回路を転用しVLD2016-98, pp.181-186, 2017.1.25.

けるレベルシフタレス設計の実現性の検討と評価＂，[409]

須藤千裕，和田和千，“負電圧発生回路の低電圧化

ゲーティングと MTJ 記憶領域の動的選択制御＂，電

基板バイアス制御による低消費電力スタンダード[408]

佐藤，増田，飯塚，尾上，橋本，“確率的回路寿命予

リップフロップにおけるパワーゲーティング技術のにおけるチップ内温度の過渡解析およびその評価＂，[407]

安藤博士，滝沢賢一，吉田毅，松下光次郎，亀田成

赤池，宇佐美，“Verify 機能を備えた不揮発性フリッ

年 3 月 1 日．
[405]

西野悟，清山浩司，他 6 名“集積化脳神経プローブ[424]

西野賀雄，伊藤信之，森下賢幸，小椋清孝，“キャパの設計試作による基本素子 SLB の面積評価＂第 4 回

シタアレイを用いた LC 型 Injection-locked Frequency

電子デバイス・回路・照明・システム関連教育・研Divider の広帯域化に関する研究＂，信学技報，vol.

究ワークショップ，pp.1-6 ～ 1-7, 2016 年 11 月 26 日．

116, no. 487, ICD2016-136, pp. 102-106, 2017 年 3 月．

山本啓輔，谷川一哉，弘中哲夫，石黒隆“セレクタを用いた小面積な論理ブロック SLB の提案，
“FIT2016
第 15 回情報科学技術フォーラム，第 1 分冊，pp.1522, 2016 年 9 月 9 日．

[412]

犬山慎吾，岩崎一彦，新井雅之，“重み付き故障カ

4. 著書
[1]

バレージに基づくテストパターン並替えの高速化手Electronic Circuit and Application for IC and MEMS

法，
＂電子情報通信学会ディペンダブルコンピュー

Microrobots,＂Nova Science Publishers, Advances in

ティング研究会，VLD2016-61, DC2016-55, pp. 99-104,
立命館大学，2016 年 11 月 30 日．

A-A

[413]

潘，
“リングアンプと逐次比較 ADC を用いるデルタ

Engineering Research, Vol. 16, 2017. 03.
[2]

Pulse-Type Hardware Neural Networks Integrated究会，2016 年 12 月

Appendix[414]

電子情報通信学会九州支部学生会講演会，p.1[415]

Circuit,＂IGI, Nature-Inspired Computing! Concepts,

山之内圭祐，清山浩司，他 2 名“集積化脳神経プロー
ブ向け CMOS リファレンス回路の一考察＂
2016 年度
西野悟，清山浩司，他 7 名“集積化脳神経プローブ

Ken Saito, Minami Takato, Yoshifumi Sekine, andFumio Uchikoba,“Chapter 25 MEMS Microrobot with

シグマ AD 変調器最適化設計の一手法＂，電子回路研

164

Minami Takato, Ken Saito and Fumio Uchikoba,“Chapter 4 Modeling of a Biological Neuron by

Methodologies, Tools, and Applications, 2016. 07.
[3]林他，“5G のすべて

第 11 回，＂
日経コミュニケーショ

ン，pp. 52-60, 2016 年 6 月

A-2  ナノテクノロジー・プラットフォーム（クリーンルーム利用）に関する発表文献リスト
１．学会等における口頭・ポスター発表
発表した成果発表者氏名発表した場所Isomura T., Toyoizumi T., Kotani K.,
Developing an in vitro system
for investigating neuronal linear Jimbo Y. (Univ. Tokyo)
system identification（ポスター）

SfN2016

Shimba K., Iida. S., Sakai K., Kotani
Characterization of synchronized burst in developing human K., Jimbo Y.
iPS cell-derived neuronal networks with a microtunnel device（口頭）

10th International
Meeting on
Substrate-Integrated
Microelectrode Arrays

Different activity patterns in
cortical network of iPS cell-derived excitatory/inhibitory neurons（口頭）Iida S., Shimba K., Kotani K., Jimbo Y. 10th International
Meeting on
Substrate-Integrated
Microelectrode Arrays

Sakai K., Shimba K., Kotani K., Jimbo 10th FENS Forum of
Microfabricated neuron-glia
Neuroscience
co-culture device for monitoring Y.
the facilitation of impulse conduction during myelin formation（ポスター）
PM2.5 を検出するマイクロセンサの研究（口頭）発表時期

平成 28 年 11 月16 日

平成 28 年 6 月 28 日

国内
平成 28 年 6 月 28 日
国外
平成 28 年 7 月 2日

平成 28 年度電気学会センサ・マイクロマシン
部門総合研究会

平成 28 年 6 月 30 日

有機系粒子状物質を検出するマ 神保直道，山口富治，原和裕（東京イクロセンサの研究（ポスター） 電機大学）

第 33 回「センサ・マイ
クロマシンと応用シス
テム」シンポジウム

平成 28 年 10 月 25日

Elastic wave measurement
Takahiro Omori (Toshiba)using a MEMS AE sensor（口頭） Takashi Usui (Toshiba)
Kazuo Watabe (Toshiba)
Minh-Dung Nguyen (The Universityof Tokyo)
Kiyoshi Matsumoto (The Universityof Tokyo)
Isao Shimoyama (The University ofTokyo)

8th International
Conference on Acoustic
Emission

マイクロピラーアレイを用いた
高感度 MEMS 気流せん断応力センサ（口頭）

国内

国内

国内

平成 28 年 12 月5日

Hidetoshi Takahashi (The University SEB Annual Main
Meeting 2016of Tokyo)
Ryu Furuya (The University ofTokyo)
Nguyen Thanh-Vinh (The Universityof Tokyo)
Tomoko Yano (The University ofTokyo)Kei Ito (The University of Tokyo)
Tomoyuki Takahata (The Universityof Tokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)
第 33 回「センサ・マイ
クロマシンと応用シス
テム」シンポジウム

国外

平成 28 年 7 月 4 日

国内
平成 28 年 10 月 25日

A-A
165

Appendix

高橋英俊（東京大学）
風間涼平（東京大学）
グェンタンヴィン（東京大学）
髙畑智之（東京大学）
松本潔（東洋大学）
下山勲（東京大学）

国外

国外

神保直道，山口富治，原和裕（東京
電機大学）

Measurement of jumping force
of a fruit fly using a MEMS
force plate（口頭）

国内・
外の別

発表した成果

発表者氏名発表した場所

MEMS force sensors for measuring droplet dynamics（口頭）

Nguyen Thanh-Vinh (The University EMN Meeting on
Dropletsof Tokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)

Direct measurements of thepressure distribution along thecontact area during droplet
impact（口頭）Nguyen Thanh-Vinh (The Universityof Tokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)

非侵襲血圧計測のためのMEMS 竹井裕介（東京大学）
超音波センサ（ポスター）
松井亮（東京大学）
グエン・ミン・ジュン（東京大学）
高畑智之（東京大学）
松本潔（東洋大学）
下山勲（東京大学）
Nanopatterningn for exosome
nanoarrays by electron-beamlithography（ポスター）

The 69th Annual
Meeting of the APS
Division of Fluid
Dynamics
第 33 回「センサ・マイ
クロマシンと応用シス
テム」シンポジウム

S. Yokota, H. Kuramochi, and T. Ichiki 25th Annual Meetingof Materials ResearchSociety of Japan (MRSJ)

表面弾性波を用いたラジオ波光 岡田彪利（東大先端研），
山崎歴舟（東 日本物理学会 2016 年秋
コヒーレント変換（口頭）大先端研），野口篤史（東大先端研）， 季大会
田渕豊（東大先端研），
宇佐見康二（東大先端研），中村泰信（東大先端研，理研）
日本物理学会 2016 年秋
表面弾性波と結合した超伝導回 野口篤史（東大先端研），Imran路の非線形性の観測（口頭）Mahboob(NTT BRL), 山崎歴舟（東大 季大会
先端研），久米村百子（東大生産研），
安宅学（東大生産研），藤田博之（東大生産研），田渕豊（東大先端研），
宇佐見康二（東大先端研），中村泰信（東大先端研，理研）
M. Yoshida, A. Popert, Y. K.
Gate-voltage induced trions insuspended carbon nanotubes（口 Kato(Riken)
頭）第 64 回応用物理学会春季学術講演会

Optical bistability in carbon
nanotubes（口頭）

T. Uda, A. Ishii, Y. K. Kato(Riken)

第 64 回応用物理学会春季学術講演会

Single photon generation
through exciton-exciton annihilation in air-suspended carbon
nanotubes（口頭）

A. Ishii, T. Uda, Y. K. Kato(Riken)

The 52th FullerenesNanotubes-Graphene
General Symposium

Enhancement of Raman scatter- I. Kimura, M. Yoshida, M. Sota, H.
Machiya, T. Inoue, S. Chiashi, S.
ing from monolayer graphene
by photonic crystal nanocavities Maruyama, Y. K. Kato(Riken)
（口頭）

A-A
166

The 52th FullerenesNanotubes-Graphene
General Symposium

Cold exciton electroluminescence from air-suspended carbon nanotube split-gate devices（口頭）

N. Higashide, M. Yoshida, T. Uda, A.
Ishii, Y. K. Kato(Riken)

The 52th FullerenesNanotubes-Graphene
General Symposium

Optical bistability in carbon
nanotubes（口頭）

T. Uda, A. Ishii, Y. K. Kato(Riken)

The 52th FullerenesNanotubes-Graphene
General Symposium

Appendix

A. Sasabe, T. Uda, M. Yoshida, A.
Fabrication and photoluminescence characterization of carbon Ishii, Y. K. Kato(Riken)
nanotube dual-gate devices（ポスター）

第 64 回応用物理学会春季学術講演会

A. Sasabe, T. Uda, M. Yoshida, A.
Fabrication and photoluminescence characterization of carbon Ishii, Y. K. Kato(Riken)
nanotube dual-gate devices（ポスター）

The 52th FullerenesNanotubes-Graphene
General Symposium

発表時期

国内・
外の別

国外
平成 28 年 5 月10 日

国外
平成 28 年 11 月 21日

国内
平成 28 年 10 月 25日

国内
平成 28 年 12 月 20日
国内
平成 28 年 9 月14 日

国内

平成 28 年 9 月14日

平成 29 年 3 月15 日
平成 29 年 3 月15日

国内

国内
国内

平成 29 年 3 月 3日
国内
平成 29 年 3 月1日
国内
平成 29 年 3 月 3日

平成 29 年 3 月 3日

国内

国内
平成 29 年 3 月14日
国内
平成 29 年 3 月1日

発表した成果

発表者氏名

H. Machiya, T. Uda, A. Ishii, Y. K.
Spectral tuning of optical
Kato(Riken)
coupling between air-mode
nanobeam cavities and individual carbon nanotubes（ポスター）
Surface and screening Effects
on Optical Properties of Carbon
Nanotubes（口頭）Y. K. Kato(Riken)

Exciton Dissociation and Trion Y. K. Kato(Riken)
Generation in Individual Carbon
Nanotubes（口頭）発表した場所

The 52th FullerenesNanotubes-Graphene
General Symposium
Pacific Rim symposiumon Surfaces, Coatings& Interfaces (Pacsurf)
2016
229th Electrochemical
Society Meeting

Single photon generation
through exciton-exciton annihilation in air-suspended carbon
nanotubes（口頭）

A. Ishii, T. Uda, Y. K. Kato(Riken)

Spectral tuning of optical
coupling between air-mode
nanobeam cavities and individual carbon nanotubes（口頭）H. Machiya, T. Uda, A. Ishii, and Y. K. March Meeting of theKato(Riken)
American PhysicalSocietyEnhancement of Raman scatter- I. Kimura, M. Yoshida, M. Sota, T.
Inoue, S. Chiashi, S. Maruyama, Y. K.
ing from monolayer graphene
by photonic crystal nanocavities Kato(Riken)（口頭）March Meeting of theAmerican PhysicalSociety

March Meeting of theAmerican PhysicalSociety

発表時期

国内
平成 29 年 3 月1日
国外
平成 28 年 12 月13日

平成 28 年 6 月 2日

平成 29 年 3 月13日
国外
平成 29 年 3 月13日
国外
平成 29 年 3 月16 日

平成 28 年 9 月16 日

ドレスト光子を用いた Si LED の 金俊亨（東大院工），川添忠（NPO
第 64 回応用物理学会春
発光原理に関する考察（口頭） ナノフォト），大津元一（東大院工） 季学術講演会

平成 29 年 3 月15 日

Ultra-Flexible Organic Pulse
Oximetry（口頭）Asian Conference
on Nanoscience andNanotechnology(AsiaNANO 2016)

Tomoyuki Yokota, Peter Zalar, Martin 2016 MRS Fall Meeting
Kaltenbrunner, Hiroaki Jinno,
Naoji Matsuhisa, Hiroaki Kitanosako,
Yutaro Tachibana, Wakako Yukita,
Mari Koizumi and Takao Someya

有機光デバイスを用いたフレキ 横田知之，ザーラーピーター，カル
シブル血中酸素濃度計（口頭） テンブルーナーマーティン，甚野裕
明，松久直司，北之迫浩輝，立花勇太郎，雪田和歌子，小泉真里，染谷隆夫

第 77 回応用物理学会秋季学術講演会

極薄フレキシブル基板上への逆 甚野裕明，横田知之，立花勇太郎，型構造 OLED の作製（口頭）雪田和歌子，小泉真里，染谷隆夫

第 77 回応用物理学会秋季学術講演会

Wonryung Lee, Dongmin Kim,
Measuring Evoked Action
Jonathan Rivnay, Naoji Matsuhisa,
Potential on Moving Muscle of
Optogenetics Rat Using Organic Thomas
Electro Chemical Transistors（口 Lonjaret , Tomoyuki Yokota, Hiromu
Yawo, Masaki Sekino, George
頭）Malliaras and Takao Someya

2016 MRS Fall Meeting

オプトジェネティクスを用いた
脊髄損傷後の歩行リハビリテー
ション治療の開発 Rewalk withblue light（口頭）高島健太，松久直司，ザーラーピー 第 51 回日本理学療法学
ター，嶋田啓，李元領，横田知之， 術大会
関野正樹，関谷毅，八尾寛，染谷隆夫，
小野寺宏

国外

国内

，川添忠（NPO
第 77 回応用物理学会秋
ドレスト光子フォノンを用いた 金俊亨（東大院工），大津元一（東大院工） 季学術講演会
Si LED の発光スペクトル加工条 ナノフォト）
件依存性（口頭）

Ultra-flexible organic applicaTomoyuki Yokota and Takao Someya
tions for bio applications（口頭）

国内・
外の別

国内

国内
国外

平成 28 年 10 月11日
国外
平成 28 年 11 月 29 日

国内
平成 28 年 9 月15 日

平成 28 年 9 月15 日

国内
国外

平成 28 年 11 月 29日

国内
平成 28 年 5 月 29日

A-A
167

Appendix発表した成果

94GHz rectifier fabricated by
MEMS techniques for highpower wireless power with finline（口頭）94GHz ミリ波整流回路の試作
（口頭）

発表者氏名

発表した場所

電子情報通信学会総合
Waku Hatakeyama (The University
大会
of Tokyo), Yuki Okamoto (The
University of Tokyo), Ayako
Mizushima (The University ofTokyo), Kohei Shimamura (Tsukuba
University), Kosumo Matsui(The University of Tokyo), Kohei
Fujiwara (Tokyo Metropolitan
Industrial Technology ResearchInstitute), Hidehiko Yamaoka(Tokyo Metropolitan Industrial
Technology Research Institute),
Kimiya Komurasaki(The University ofTokyo)
第 36 回宇宙エネルギー
嶋村 耕平（筑波大学），畠山 湧（東京大学），松井 宇宙（東京大学）， シンポジウム
岡本有貴（東京大学），水島彩子（東京大学），藤原 康平（東京都立産業
技術研究センター），山岡 英彦（東京都立産業技術研究センター），鈴木
雅敏（筑波大学），皆川 俊介（筑波大学），小紫 公也（東京大学），中嶋洋，熊谷遊 日本化学会第 96 春季年
表面増強赤外吸収の増強機構と 島田透（弘前大学）
増強が起きる限界粒子サイズの 太，石郷侑汰，津島将導，碇亜紀彦， 会鈴木裕史
検討（口頭）

168

平成 29 年 3 月 22日

国内

平成 29 年 2 月 25日

国内
平成 29 年 3 月19日
国内
平成 29 年 11 月 29日

表面増大赤外吸収現象が発現す 津島将導，中嶋洋，石郷侑汰，千葉豪， 第 77 回応用物理学会秋，鈴木裕史
季学術講演会る金ナノ粒子サイズ最値の波長 島田透（弘前大学）
依存性Ⅱ（口頭）平成 29 年 9 月13日

ナノ粒子配列によるバックグラ 石郷侑汰，中嶋洋，津島将導，千葉豪， 第 77 回応用物理学会秋，鈴木裕史
季学術講演会
ウンド赤外吸収の SEIRA への影 島田透（弘前大学）
響（口頭）

平成 28 年 9 月13日

千葉豪，中嶋洋，石郷侑汰，津島将導， 第 77 回応用物理学会秋RCWA を用いた金ナノ粒子配，鈴木裕史
季学術講演会列の赤外透過スペクトルシミュ 島田透（弘前大学）
レーション（口頭）平成 28 年 9 月13日

島田透（弘前大学）
表面赤外吸収分光法における吸収増強度に対する基板の影響（ポスター）

平成２８年度弘前大学
若手・新任研究者支援
事業採択者並びに青森
ブランド価値創造研究
採択課題の研究成果発表会

電気光学ポリマーを用いた垂直 小杉優地（東京大学）
種村拓夫（東京大学）
入射型光変調器の提案と設計（ポスター）

電子情報通信学会光エレクトロニクス研究会

Yuji Kosugi (The University of Tokyo) International NanoOptoelectronics
Yoshiaki Nakano (The University ofWorkshopTokyo)
Takuo Tanemura (The University ofTokyo)

国内・
外の別

国内

，石郷侑汰，中嶋 2016 年真空・表面科学
表面増強赤外吸収が生じるナノ 島田透（弘前大学）
合同講演会第 36 回表面構造のサイズ限界に関する研究 洋，津島将導，鈴木裕史
科学学術講演会第 57 回
（口頭）
真空に関する連合講演会

Surface-normal optical modulator using silicon high-contrast
grating with electro-optic polymer（ポスター）

A-A

発表時期

国内

国内

国内

国内
平成 29 年 3 月 2日

平成 28 年 4 月 21日

国内

国外
平成 28 年 7 月 28日

Appendix，新國広 電子情報通信学会ソサ
反応性スパッタリング法による 高岡利昌（東京高専専攻科），伊藤浩（東京高専） イエティ大会
マイクロヒータ用 TiN 薄膜の作 幸（東京高専）
製（口頭）

平成 28 年 9 月 21日

ＭＥＭＳ技術を用いたナノ構造 石橋直也（東大院），牛田多加志（東 日本機械学会第 29 回バによる細胞機能制御（口頭）大），Montagne Kevin（東大），古川 イオエンジニアリング
講演会
克子（東大）

平成 29 年 1 月 20 日

国内

国内

発表した成果

発表者氏名発表した場所，清田春信（株 第 4 回宇宙ナノエレ
ナノエレクトロニクスを用いた 古瀬結貴（上智大学），宮地 クトロニクスワーク
混成半導体集積回路 HySIC の接 式会社ユー・エム・サービス）
晃平（JAXA），中岡俊裕（上智大学）， ショップ合技術（口頭）岸川諒子（総合研究大学院大学），林
大介（総合研究大学院大学），川崎
繁男（JAXA)，清田春信（株 2017 年電子情報通信学
混成半導体集積回路 HySIC によ 古瀬結貴（上智大学），宮地晃平 会総合大会電子情報通
る RF エナジーハーベスタの試 式会社ユーエムサービス）（JAXA），中岡俊裕（上智大学），岸 信学会総合大会［C-2作（口頭）川諒子（総研大），林大介（総研大）， 22］
川崎繁男（JAXA）
Growth of single-walled carbon
nanotube from nanotube edges
with various diameters（ポスター）

T. Inoue（東京大学），
H. Takezaki（東 The 17th International京大学），K. Otsuka（東京大学），R. Conference on the
Xiang（東京大学），S. Chiashi（東京 Science and Application
大学），S. Maruyama（東京大学，産 of Nanotubes and LowDimentional Materials
総研）(NT16)

One-way burning of single-walled carbon nanotubes
from site-controlled nanogaps
for full-length removal of metallic nanotubes（ポスター）

K. Otsuka（東京大学），T. Inoue（東 The 17th International京大学），S. Chiashi（東京大学），S. Conference on the
Science and Application
Maruyama（東京大学，産総研）
of Nanotubes and LowDimentional Materials(NT16)

S. Chiashi（東京大学），T. Okochi（東 The 17th International“Characterization of Single京大学），T. Osawa（東京大学），Y. Conference on thewalled Carbon Nanotubes by，S. Maruyama Science and Application
Rayleigh Scattering and Imaging Furukawa（東京大学）
of Nanotubes and Low（東京大学，産総研）
Spectroscopy（ポスター）
Dimentional Materials(NT16)
Voltage-driven physical gap
extension of single-walled carbon nanotubes after electricalbreakdown（口頭）K. Otsuka（東京大学），T. Inoue（東 4th Carbon Nanotube京大学），S. Chiashi（東京大学），S. Thin Film Electronics
and Applications
Maruyama（東京大学，産総研）
Satellite (CNTFA16)，K. Otsuka（東 第 51 回フラーレン・ナ
Gradual etching and long-length T. Inoue（東京大学），S. Chiashi（東京大学），S. ノチューブ・グラフェ
burning of metallic single-walled 京大学）
ン総合シンポジウム
carbon nanotubes toward semi- Maruyama（東京大学，産総研）
conducting nanotube arrays（ポスター）
CVD growth of single-crystal
bi-layer graphene using alcohol（ポスター）

第 51 回フラーレン・ナ
M. Sota（東京大学），M. Atwa（東京大学，KTH), K. Kashiwa（東京大 ノチューブ・グラフェ学），N. Ueda（東京大学），X. Chen ン総合シンポジウム（東京大学），T. Inoue（東京大学），R.
Xiang（東京大学），S. Chiashi（東京大学），S. Maruyama（東京大学，産総研）

電圧印加による水平配向単層
カーボンナノチューブギャップの一方向エッチング(Voltage-driven unidirectional
etching of horizontally aligned
single-walled carbon nanotube
gaps）
（口頭）

大塚慶吾（東京大学），
井ノ上泰輝（東 第 77 回応用物理学会秋京大学），千足昇平 （東京大学），丸 季学術講演会
山茂夫（東京大学，産総研），
井ノ上泰輝（東 第 53 回日本伝熱シンポ
金属単層カーボンナノチューブ 大塚慶吾（東京大学），千足昇平（東京大学），丸 ジウム
選択除去と電界放出による一方 京大学）
山茂夫（東京大学，産総研）
向燃焼（口頭）

国内・
外の別

国内
平成 28 年 12 月15 日

国内
平成 29 年 3 月 23日

国外
平成 28 年 8 月 8 日

国外
平成 28 年 8 月 8 日

国外
平成 28 年 8 月 9 日

国外
平成 28 年 8 月13日
国内
平成 28 年 9 月 9 日

国内

平成 28 年 9 月 9 日

国内

平成 28 年 9 月15日

平成 28 年 5 月 24 日

国内

A-A
国内

平成 29 年 3 月1日

169

Appendix

K. Otsuka（東京大学），T. Inoue（東 第 52 回フラーレン・ナ
Fabrication of multiple tran京大学），S. Chiashi（東京大学），S. ノチューブ・グラフェ
sistors from semiconducting
ン総合シンポジウム
Maruyama（東京大学，産総研）
single-walled carbon nanotube
arrays after water-assisted burning of metallic tubes（口頭）発表時期

発表した成果

発表者氏名発表した場所，T. Osawa（東 第 52 回フラーレン・ナ
Optical Measurement of Single- T. Okochi（東京大学）
京大学），Y. Furukawa（東京大学），T. ノチューブ・グラフェ
Walled Carbon Nanotubes
Ogamoto（東京大学），S. Kamakura ン総合シンポジウム
Using Rayleigh Scattering（東京大学），T. Inue（東京大学），S.
Spectroscopy（ポスター）
Chiashi（東京大学），
S. Maruyama（東京大学），T. Inoue（東 APS March Meeting
Selective burning of metallic sin- K. Otsuka（東京大学），S. Chiashi（東京大学），S. 2017
gle-walled carbon nanotubes for 京大学）
integration of transistors（口頭） Maruyama（東京大学，産総研）

平成 29 年 3 月13日

千葉豪，中嶋洋，石郷侑汰，津島将導， 第 64 回応用物理学会春RCWA を用いた Au アレイ上季学術講演会
PAA の赤外吸収増大シミュレー 島田透，鈴木裕史
ション（口頭）平成 29 年 3 月15 日

2016 年秋季第 77 回応用物理学会学術講演会

Hiroshi Terada (The Univ. of Tokyo),
Shinobu Ohya (The Univ. of Tokyo),and Masaaki Tanaka (The Univ. ofTokyo)

第 8 回低温センター研
究交流会

Spin dependent transport in
GaMnAs-based tunnel junctions（ポスター）

第 29 回回路とシステム
杉田 和貴（日本大学），岩田 蛍
MEMS マイクロロボットに実，岡根 佑樹（日本大学）， ワークショップ
装可能な集積回路による人工 （日本大学），内木場 文ニューラルネットワークの開発 高藤 美泉（日本大学）男（日本大学），齊藤 健（日本大学）（口頭）Silicon near infrared photodetector using organic crystalline
nano-pillars（口頭）安食嘉晴（一般財団法人）マイクロ
マシンセンター
菅哲朗（電気通信大学）

Au/Si ナノピラーアレイを用いた
近赤外光シリコン型フォトディ
テクタ（口頭）第 33 回「センサ・マイ
菅哲朗（電気通信大学）
安食嘉晴（マイクロマシンセンター） クロマシンと応用シス
テム」シンポジウム
松本潔（東洋大学）
下山勲（東京大学）

EMN Photodetectors

マイクロ流体デバイスを用いた 高橋智博（東京大学大学院工学系研 化学とマイクロ・ナノ，オケヨ・ケネディ（東京大学 システム学会第 33 回研
動物細胞染色体の凝縮構造安定 究科）
大学院工学系研究科），鷲津正夫（東 究会
性の解析（ポスター）
京大学大学院工学系研究科），小穴英廣（東京大学大学院工学系研究科）
動物細胞クロマチンファイバー 高橋智博（東京大学大学院工学系研 化学とマイクロ・ナノ，オケヨ・ケネディ（東京大学 システム学会第 34 回研に対する化学修飾および凝縮部 究科）
大学院工学系研究科），鷲津正夫（東 究会の光マッピング（ポスター）
京大学大学院工学系研究科），小穴英廣（東京大学大学院工学系研究科）

170

平成 29 年 3 月 3日

平成 29 年 3 月 3日

Hiroshi Terada (The Univ. of Tokyo),Tunneling magnetoresistance
Shinobu Ohya (The Univ. of Tokyo),
induced by spin-splitting of thevalence band in GaMnAs（口頭） and Masaaki Tanaka (The Univ. ofTokyo)

Appendix

Optical Mapping of Epigenetic
Information along Intact
Chromatin Fibers isolated fromSingle Cells in a Microchannel（口頭）

Tomohiro Takahashi (Univ. ofTokyo), Kennedy O. Okeyo (Univ.
of Tokyo), Masao Washizu (Univ.
of Tokyo), Jun Ueda (Chubu Univ),
Hidehiro Oana (Univ. of Tokyo)

International
Symposium on MicroNano Science andTechnology 2016

国内・
外の別

国内

，K. Kashiwa（東 第 52 回フラーレン・ナ
Growth of Single-Crystal Single- M. Sota（東京大学）
ノチューブ・グラフェ京大学），N. Ueda（東京大学），K.
Layer and Bi-Layer Graphene
ン総合シンポジウム，T. Inoue（東Using Alcohol Catalytic CVD（ポ Otsuka（東京大学）
京大学），R. Xiang（東京大学），S.
スター）
Chiashi（東京大学），
S. Maruyama（東京大学，産総研），村野 日本物理学会秋季大会
弾性基板上の微小架け橋構造 ： 武居 淳（お茶の水女子大学）
真由子（お茶の水女子大学），谷
切り紙構造からのアプローチ茉莉（お茶の水女子大学）
，藤田 博
（口頭）
之（東京大学），奥村 剛（お茶の水
女子大学）

A-A

発表時期

国内

国外

国内

国内
平成 28 年 9 月14日

国内
平成 28 年 9 月14日
国内
平成 29 年 2 月 23日
国内
平成 28 年 5 月12日

平成 28 年 6 月5 日

国外

国内
平成 28 年 10 月 24日
国内
平成 28 年 4 月 25日

国内
平成 28 年 9 月 6 日

国外
平成 28 年 12 月18 日

発表した成果

発表者氏名発表した場所

発表時期

国内

マイクロ流路を用いた動物細胞 高橋智博（東京大学大学院工学系研 第 34 回染色体ワーク，オケヨ・ケネディ（東京大学 ショップ・第 15 回核ダ
由来クロマチンの高次構造ダイ 究科）
大学院工学系研究科），鷲津正夫（東 イナミクス研究会
ナミクスの直接観察（口頭）京大学大学院工学系研究科），上田潤（中部大学実験動物教育研究センター），山縣一夫（近畿大学生物理学部），小穴英廣（東京大学大学院工学系研究科）

平成 28 年 1 月12日

シリコンの近接場援用光吸収に 岡田峻（東大院工），齋地康太（東大 第 2 回 Core-to-Core 学
関する研究（ポスター）院工），金俊亨（東大院工），八井崇（東 生研究講演会
大院工）平成 28 年 12 月 6 日，岡田峻（東大 第 2 回 Core-to-Core 学
近接場光による間接遷移型半導 齋地康太（東大院工）院工），八井崇（東大院工）生研究講演会体の光吸収過程の実証（ポスター）

平成 28 年 12 月 6 日

High-power current-injection
type Silicon laser using nanophotonics（口頭）Tadashi Kawazoe (NPEO), Kazunobu Nanocrystals
Conference 2016
Hasimoto (NPEO), Satoshi Sugiura(NPEO)

平成 28 年 10 月17日

ホモ接合シリコンレーザーの作 川添忠（NPEO), 橋本和信（NPEO),
製（口頭）杉浦聡（NPEO)

レーザー学会学術講演
会第 37 回年次大会

平成 29 年 1 月 7 日

動脈圧直接測定用光導波型圧力 新國広幸，伊藤浩，片岡寛明
センサに関する研究（口頭）2016 年電子情報通信学会エレクトロ二クスソ
サイエティ大会

平成 28 年 9 月 21日

DNA mechanical characterization inside biological buffer bytheDouble-Actuator Silicon Nano
Tweezers（口頭）

Grégoire Perret (LIMMS/CNRS-IIS,
UMI2820, The University of Tokyo),Nicolas Lafitte (LIMMS/CNRS-IIS,
UMI2820, The University of Tokyo),
Laurent Jalabert (LIMMS/CNRS-IIS,
UMI2820, The University of Tokyo),
Momoko Kumemura (LIMMS/
CNRS-IIS, UMI2820, The Universityof Tokyo), Thomas Lacornerie(Centre Oscar Lambret, University ofLille 2, France), Eric Lartigau (Centre
Oscar Lambret, University of Lille
2, France), Fabrizio Cleri (IEMN,
UMR8520, CNRS, University of Lille
1, France), Hiroyuki Fujita (Instituteof Industrial Science, The Universityof Tokyo), Dominique Collard(LIMMS/CNRS-IIS, UMI2820, The
University of Tokyo)

国内

国内

国外

国内
国内

国外

Asia-Pacific Conferenceof Transducers
and Micro-Nano
Technology 2016

平成 28 年 6 月 26 日，
牧野高紘（量 第 64 回応用物理学会春
低照射線量率下の SiO2/Si 界面 東口紳太郎（東大院工），大島武（量研機構高崎）， 季学術講演会
準位生成量に与える膜中 Si-H 基 研機構高崎）小林大輔（JAXA 宇宙研，東大院工），量の影響（口頭）
廣瀬和之（JAXA 宇宙研，東大院工，
早大理工）

国内
平成 29 年 3 月16 日

国内
平成 28 年 3 月16 日

シリコン系熱複合材料の作製と 桐谷絵美，三浦飛鳥，児玉高志，塩性能評価（口頭）
見淳一郎（東大機械工）

第 37 回日本熱物性シン
ポジウム

平成 28 年 11 月 28 日

シリコン接合界面の温度依存性 谷田進，小宅教文，塩見淳一郎（東評価（口頭）
大機械工）

第 37 回日本熱物性シン
ポジウム

平成 28 年 11 月 28日

Satoshi Ashihara (IIS, The Universityof Tokyo)

10th Asia-Pacific Laser
Symposium (APLS
2016)

国内
国内
国外

平成 28 年 5 月12日

A-A
171

Appendix，
小林大輔（JAXA 第 64 回応用物理学会春X 線照射による SiO2 表面帯電の 張江貴大（早大理工），山本知之（早大 季学術講演会
自発的補償機構の解明に向けた 宇宙研，東大院工）理工），廣瀬和之（JAXA 宇宙研，東試料電流測定（口頭）大院工）Mid-infrared ultrafast plasmonics and their applications tononlinear optical phenomena(invited）
（口頭）

国内・
外の別

発表した成果

発表者氏名発表した場所3rd Optical
A. Takegami（東京農工大学），F.
Near-field enhancements of，
S. Ashihara（東 Manipulation
mid-infrared femtosecond pulses Kusa（東京農工大学）
Conference in OPTICS
京大学生産技術研究所）
upon collective plasmon exci& PHOTONICS
tations in metal nanorod arrays
International Congress（口頭）
Nonlinear vibrational spectroscopy by using enhanced ultrashort-pulsed field（口頭）OSJ-OSA Joint
I. Morichika（東京大学生産技術研
Symposia in Optics &究所），F. Kusa（東京農工大学），
Photonic Japan 2016
A. Takegami（東京農工大学），S.
Ashihara（東京大学生産技術研究所）

Infrared ultrafast plasmonics
boosts nonlinear light-matterinteractions (invited)（口頭）

S. Ashihara

JSPS-EPSRC symposium

中赤外フェムト秒パルスの電場増強とその非線形光学応用（invited）
（口頭）

芦原聡

電気電子情報通信学会
超高速光エレクトロニ
クス研究会 第３回研究会

赤外プラズモニクスで拓く超高 芦原聡（東京大学生産技術研究所）
速非線形光学（invited）（口頭）

日本光学会年次学術講
演会 OPJ2016 シンポジ
ウム「赤外ナノフォト
ニクス」

中赤外プラズモニクスを活用し 芦原聡（東京大学生産技術研究所）た光 - 物質相互作用の制御（invited）（口頭）

応用物理学会・量子エレクトロニクス研究会

マイクロ流路を有する自励振動 阿部佑太朗（東京大学）
ヒートパイプ内の流動解析（口 磯村浩一（東京大学）
吉本勇太（東京大学）
頭）杵淵郁也（東京大学）
高木周（東京大学）

日本機械学会 2016 年度
年次大会

Flow analysis in micro pulsating 阿部佑太朗（東京大学）
heat pipes by high-speed imag- 磯村浩一（東京大学）
吉本勇太（東京大学）
ing（ポスター）
杵淵郁也（東京大学）
高木周（東京大学）

International
Symposium on MicroNano Science andTechnology 2016

割澤伸一（東京大学新領域創成科学
ポリマブレンドと物理テンプ
レートを用いた自己組織化周期 研究科）
中村高道（東京大学新領域創成科学
構造の作製法（口頭）研究科）
福井類（東京大学新領域創成科学研
究科）

2017 年度精密工学会春季大会学術講演会

172

国内・
外の別

国外
平成 28 年 5 月19日

国外
平成 28 年 10 月 30日

平成 29 年 1 月5 日

国外

国内
平成 28 年 4 月 26 日
国内
平成 28 年 11 月 2日

平成 28 年 12 月 8 日

国内

国内
平成 28 年 9 月14日

国外
平成 28 年 12 月18 日

国内
平成 29 年 3 月13日

方琦（東京大学），上木瞭太郎（東京 2017 年度精密工学会春大学），福井類（東京大学），山口武 季大会学術講演会
司（新電元工業株式会社），
佐藤真（新電元工業株式会社），越後谷天垣（新電元工業株式会社），三田吉郎（東京大学），山田一郎（新電元工業株式会社），割澤伸一（東京大学）

平成 29 年 3 月13日

河田晋弥，岩見健太郎，梅田倫弘（東 電気学会平成 28 年 E 部
Ni-W 合金を用いたマイクロ熱門総合研究会電子発電素子のためのめっき膜 京農工大学）
低応力化（口頭）平成 28 年 6 月 29日

両面一括製作法による太陽熱光 岩見健太郎（東京農工大学）
発電用 Ni-W アブソーバ・エミッ
タ（口頭）

応用物理学会第 77 回秋
季学術講演会

平成 28 年 9 月13日

直接接合のための表面粗さを抑 内田諒，岩見健太郎，梅田倫弘（東制したサファイア反応性イオン 京農工大学）
エッチングプロセスの確立（ポスター）

応用物理学会第 64 回春季学術講演会

SnO2 薄膜によるガスセンシン
グ性能とピエゾ抵抗特性評価
（口頭）

A-A

発表時期

国内

国内

国内

国内
平成 29 年 3 月14 日

Appendix発表した成果

発表者氏名

Spin injection into silicon in Fe/ T. Hada(Dept. of Electrical
Mg/SiNx/Si tunnel junctions（口 Engineering and Information
Systems, The University of Tokyo)
頭）R. Nakane(Dept. of ElectricalEngineering and Information
Systems, The University of Tokyo)
S. Sato(Dept. of ElectricalEngineering and Information
Systems, The University of Tokyo)
M. Tanaka(Dept. of ElectricalEngineering and Information
Systems, The University of Tokyo)

発表した場所

応用物理学会第 77 回秋期大会

擬 2 次元超流動 3He 研究用多重マイクロスリット構造の作成（口頭）

T. Tani(Department of Physics, Keio
University, Japan),
S. Murakawa(Cryogenics ResearchCenter, University of Tokyo, Japan),
R. Wada(Department of Physics, Keio
University, Japan),
K. Yamada(Department of Applied
Physics and Physico-Informatics,
Keio University, Japan),
K. Itoh(Department of Applied
Physics and Physico-Informatics,
Keio University, Japan),Y. Mita(Department of ElectricalEngineering and Information
Systems, University of Tokyo, Japan),and K. Shirahama(Department of
Physics, Keio University, Japan)

国内

国外
平成 28 年 8 月 4 日
国外2016 International
Symposium on
Quantum Fluids andSolids

平成 28 年 8 月11日

谷智行（慶應大理工），村川智（東大 日本物理学会 2016 年度
低セ），和田龍馬（慶應大理工），山 秋季大会
田快斗（慶應大理工），伊藤公平（慶應大理工），三田吉郎（東大院工），白濱圭也（慶應大理工）

国内
平成 28 年 9 月16 日

白濱 圭也（慶應義塾大学理工学部） TMS IntensiveStudy of Superfluid 3He using
Interactive Meeting
Micro- and Nanofabrication（口2016（新学術領域研究
頭）平成 28 年 11 月17日
「トポロジー物質科学」
第 7 回トポロジー連携
研究会）
Fabrication of N-type Silicon
Nanowire Using Electron
Beam Lithography for Peptide
Detection（ポスター）

Yuya Sakurai, Tomoya Tashiro,
Noriyasu Oshima, Kakeru Oshima,
Sumio Hosaka, Takashi Izumi and
Hayato Sone

微小液面における表面波の共鳴 和田奈津実，山本憲，元祐昌廣（東振動を利用した表面張力計測に 京理科大学）
関する研究（口頭）

3rd International
Symposium ofGunma University
Medical Innovation
and 8th International
Conference on
Advanced Micro-Device
Engineering
日本機械学会関東支部
第 23 期講演会

T. Kim (U.Tokyo), A. Matsuo(CANON ANELVA), T. Seino,
T. Momose (U.Tokyo), and Y.
Shimogaki (U.Tokyo)

Advanced Metallization
Conference 2016 26th
Asian Session

国外

国外

平成 28 年 12 月 9 日

平成 29 年 3 月16 日

平成 29 年 3 月 29 日

国内

国外

国外
平成 28 年 10 月 20 日

A-A
173

Appendix

A surface tension measurement N. Wada, K. Yamamoto, M. Motosuke 1st Asian Conferenceon Thermal Sciencesusing resonance vibration of liq- (Tokyo University of Science)
uid surface in microscale（口頭）Ultra-thin Co(W) barrier/liner
layer grown by dual target plasma sputtering（ポスター）

国内・
外の別

平成 28 年 9 月14日

Keita Suzuki, Tomoki Hirayama, Taro 5th Internat’l Symp.
Design of Optical Polarization
Materials Science
Switch Based on Quantum Well Arakawa, and Yasuo Kokubun
and Surface Technol.
Microring Resonator（ポスター）(MSST) 2016
Microfabrication of Multi-Slit
Structures for Study of Quasi2 Dimensional TopologicalSuperfluid 3He（ポスター）

発表時期

発表した成果

発表者氏名発表した場所，百瀬健（東大），松 第 64 回応用物理学会春ULSI-Cu 配線の信頼性向上に向 金泰雄（東大），清野拓哉 季学術講演会
けた極薄 PVD-Co（W）単層バリ 尾明（キヤノンアネルバ），
霜垣幸浩（東大）
ア / ライナーの特性評価（口頭）（キヤノンアネルバ）

平成 29 年 3 月 8 日

SiC-CVI プロセスの初期成長に 嶋紘平（東大）
・佐藤登（東大）
・舩 化学工学会第 48 回秋季
対する下地材料の影響（口頭） 門佑一（東大）
・福島康之（IHI）
・百 大会
瀬健（東大）
・霜垣幸浩（東大）

平成 28 年 9 月 6 日

レデゥックアイン（東大），ファムナ 2016 年度秋季応用物理
ムハイ（東工大），田中雅明（東大） 学会学術講演会

Relationship between 3-terminal S. Sato, R. Nakane, T. Hada, and M.
Tanakasignals and a dead layer of Fe/
Mg/MgO/Si structure（口頭）

応用物理学会第 77 回秋期大会

S. Sato, R. Nakane, T. Hada, and M.
Tanaka

第 8 回低温センター研
究交流会

S. Sato, R. Nakane, T. Hada, and M.
Appearance of spin injection
signals in three-terminal devices Tanaka
with Fe/Mg/MgO/Si junctions:
Effect of Mg insertion layer（ポスター）The 9th International
Conference on Physics
and Applicationsof Spin-Related
Phenomena in Solids

Analysis of 3-terminal and 4-terminal spin signals in Si-based
vertical and lateral devices（ポスター）

平成 28 年 9 月14日

平成 29 年 2 月 23日
国外
昭和 45 年 1 月1日

平成 29 年 3 月17日

，森本賢一，鈴木雄 第 53 回日本伝熱シンポ
高感度のワイヤレス温度センサ 李敏赫（東京大）
ジウムを用いた燃焼場の壁温計測（口 二
頭）

平成 28 年 5 月 26 日

無線センサを用いた可視化エン 李敏赫（東京大），森本賢一，鈴木雄 第 54 回燃焼シンポジウ
ジンの壁温計測（口頭）二ム

平成 28 年 11 月 25日

多層膜の近接場効果を用いたMEMS ラジエータの熱的評価（口頭）

呉承哲（東京大），林佑樹，上野藍， 日本機械学会熱工学コ
森本賢一，鈴木雄二
ンファレンス 2016

Appendix

Seungchul Oh (Univ. of Tokyo) ，
Thermal Evaluation of NearField-Enhanced MEMS Radiator Kenichi Morimoto, Yuji Suzukiwith Multi-Layered Structure（口頭）

1st Asian Conferenceon Thermal Sciences(ACTS2017)

Yu-Chung Chen (Univ. of Tokyo),
Effect of Pillar Conductivity on
the Critical Voltage of Cassie-To- Kenichi Morimoto, Yuji Suzuki
Wentzel Transition（口頭）International
Symposium on MicroNano Science andTechnology 2016

Cheng-Han Yeh (Univ. of Tokyo), Yuji
Parylene-Based MEMS Gas
Sensor for High-Sensitivity VOC Suzuki, Kenichi Morimoto
Detection with 3D Electrode
Structure（口頭）International
Symposium on MicroNano Science andTechnology 2016

国内

国内

日本機械学会関東支部
第 23 回総会，林佑樹，中島寛貴， 第 53 回日本伝熱シンポ
共有ばねを有する近接場効果を 呉承哲（東京大）
ジウム用いた高開口率MEMSラジエー 上野藍，森本賢一，鈴木雄二
タの開発（ポスター）

国内

平成 28 年 9 月14日

プラズマ利用イオン注入法を用 米山長春 東京大学
いたグラフェンの合成（口頭） 崔埈豪 東京大学

1st Asian Conferenceon Thermal Sciences(ACTS2017)

国内

国内

第 26 回日本 MRS 年次
大会

Wall Temperature Measurement Taejin Kwan (Univ. of Tokyo),in a Visualization Engine Using Minhyeok Lee, Kenichi Morimoto,a Flexible Wireless Sensor（口 Yuji Suzuki
頭）

国内・
外の別

国内

米山長春 東京大学
崔埈豪 東京大学

メタンイオン注入によるグラ
フェンの合成（ポスター）

174

平成 28 年 3 月15 日

・佐藤登（東大）
・舩 化学工学会第 82 年会
SiC-CVI プロセスの合理設計に 嶋紘平（東大）
・中智明（東大）
・福よる超均一含浸の実現および複 門佑一（東大）
島康之（IHI）
・百瀬健（IHI 基盤研）
・
合材料特性への影響（口頭）霜垣幸浩（東大）

Bias-dependent magneto-conductance in n-type ferromagnetic semiconductor (In,Fe)As-based Esaki diodes
（口頭）

A-A

発表時期

平成 28 年 12 月 22日

国内

国内
国内

国内
国外

平成 29 年 3 月 28日

平成 28 年 5 月 24 日

平成 28 年 10 月 23日

国内

国内

国外
平成 29 年 3 月 29 日
国外
平成 28 年 12 月17日
国外
平成 28 年 12 月17日

発表した成果

発表者氏名発表した場所Soft-X-ray Charged Piezoelectret Jia Lu (Univ. of Tokyo), Hangjun Cho, 日本機械学会熱工学コ
ンファレンス 2016
for Power Generation Switch（口 Yuji Suzuki
頭）Electret-based Unsteady
Thermal Energy Harvester
using KTN Crystal（口頭）Hong Xie (Univ. of Tokyo), Kenichi
Morimoto, Yuji Suzuki

日本機械学会熱工学コ
ンファレンス 2016

，長藤圭介（東大）， 日本機械学会 2016 年度
レーザアシストロールナノイン 矢島由基（東大）
中尾政之（東大）
年次大会
プリントを用いた微細構造のPET フィルムへの転写（口頭）平成 28 年 10 月 22日

平成 28 年 10 月 22日

平成 28 年 9 月12日

国内・
外の別

国内

国内

国内

国外

Simple Process Design for
Polymer MEMS（口頭）Takaaki Suzuki (Gunma Univ.）

ポリマー MEMS のプロセス設
計（口頭）鈴木孝明（群馬大学）

電気学会第 33 回「センサ・マイクロマシンと応用システム」シンポ 平成 28 年 10 月 24 日
ジウム電気学会・機械学会合同 OS セッション

国内

マイクロナノシステム入門（口頭）鈴木孝明（群馬大学）

群馬大学科学技術振興会 平成 28 年度 科技振セミナー「マイクロナノシステム入門」

国内

バイオ及び医療向けマイクロ／ 鈴木孝明（群馬大学）
ナノデバイスに関する研究（口頭）Three-Dimensional UVPhotolithography Using Thick
Photoresist for Microsystems（口頭）

Takaaki Suzuki (Gunma Univ.）

International
Symposium on MicroNano Science andTechnology 2016

発表時期

電気学会第 4 回量子ビームを用いた高次ナ
ノ階層構造創成とバイ
オメディカル応用技術
調査専門委員会
The 11th AnnualIEEE International
Conference on Nano/
Micro Engineered andMolecular Systems，島上卓也（香 電気学会 第 33 回「セ単一細胞マイクロアレイの孔形 古谷尚輝（香川大学），佐藤竜偉（群馬大学），寺 ンサ・マイクロマシン
状が固定効率に及ぼす影響（ポ 川大学）
尾京平（香川大学），高尾英邦（香川 と応用システム」シンスター）
大学），下川房男（香川大学），秋光 ポジウム
和也（香川大学），
鈴木孝明（群馬大学），鈴木淳也（香 日本機械学会 2016 年度
感光性磁気ナノコンポジットを 鈴木孝明（群馬大学），植田勇作（香川大学），下 年次大会
用いた磁気駆動メンブレンのオ 川大学）
川房男（香川大学），潮見幸江（群馬
ンチップ集積化（口頭）大学），山田功（群馬大学）
細胞接着技術を用いた細胞配列 鈴木孝明（群馬大学），寺村裕治（東 電気学会バイオ・マイ
マイクロアレイ（口頭）京大学），北濵若奈（香川大学），寺 クロシステム研究会
尾京平（香川大学），高尾英邦（香川大学），下川房男（香川大学），上野秀貴（群馬大学）
International
N. Furuya (Kagawa Univ.），T.
Shimagami (Kagawa Univ.），K. Terao Symposium on Micro(Kagawa Univ.），H. Takao (Kagawa Nano Science andTechnology 2016
Univ.），F. Shimokawa (Kagawa
Univ.），K. Akimitsu (Kagawa Univ.），
and T. Suzuki (Gunma Univ.）

Design and Control of a Large
Deflection Polymer-MEMS
Mirror（ポスター）

F. Ueno (Gunma Univ.），T.
Tsukamoto (Gunma Univ.），Y.
Umino (Gunma Univ.），H. Yamashita(Kagawa Univ.），H. Kawai (Kagawa
Univ.），F. Shimokawa (Kagawa
Univ.），S. Shiomi (Gunma Univ.），K.
Yamada (Gunma Univ.）
and T. Suzuki(Gunma Univ.）

8th International
Conference on
Advanced Micro-Device
Engineering

平成 28 年 8 月 26 日
国内
平成 28 年 8 月1日

国外
平成 28 年 4 月18 日

国内
平成 28 年 10 月 25日

国内
平成 28 年 9 月13日
国内
平成 28 年 4 月 27日

国外
平成 28 年 12 月17日

国外

平成 28 年 12 月 9 日

A-A
175

Appendix

Development of Portable
Microfluidic Systems for
Trapping Floting Cells（ポスター）

平成 28 年 12 月16 日

発表した成果

Fabrication Method forThree-Dimensional Polymer
Microstructures Using Inclined
Exposure and Oxygen Plasma
Ashing（ポスター）

発表者氏名

H. Ueno, and T. Suzuki

発表した場所International
Conference on
Advanced Engineering
and Its Education in2016，安藤泰久 第 16 回日本機械学会機
カンチレバー一体型３次元マイ 高原大地（東京農工大学）
素潤滑設計部門講演会
クロステージの開発とトライボ （東京農工大学）
ロジー計測への応用に関する研
究（口頭）

発表時期

国内・
外の別

国外
平成 28 年 10 月14日

国内
平成 28 年 4 月19日

２．学会誌・雑誌等における論文掲載
発表した成果発表者氏名発表した場所

Tanaka Y., Isomura T., Shimba K.,
Neurogenesis enhances
Kotani K., Jimbo Y.
response specificity to spatial
pattern stimulation in hippocampal cultures

IEEE Trans. BME

Isomura T., Kotani K., Jimbo Y.
Linking neuromodulated
spike-timing dependent plasticity with the free-energy principle

Neural. Comput.

Optics Express
Wenjing Chen (The University ofTokyo)
Tetsuo Kan (The University ofElectro-Communications)
Yoshiharu Ajiki (Micromachine
Center)Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)ma

Scalable fabrication of micronee- Hidetoshi Takahashi (The University
dle arrays by spatially controlled of Tokyo)
Yun Jung Heo (Tokyo University of
UV exposure
Agriculture and Technology)
Nobuchika Arakawa (Tokyo
University of Agriculture andTechnology)
Tetsuo Kan (The University ofElectro-Communications)
Kiyoshi Matsumoto (The Universityof Tokyo)
Ryuji Kawano (Tokyo University ofAgriculture and Technology)
Isao Shimoyama (The University ofTokyo)
Depinning-induced capillary
wave during the sliding of adroplet on a textured surface

A-A
176

国内・
外の別

国外
in press

Shimba K., Iida S., Kotani K., Jimbo Y. Integr. Biol.
Cell-cycle-dependent Ca2+transients in human induced
pluripotent stem cells revealed
by a simultaneous imaging ofcell nuclei and intracellular Ca2+level
NIR spectrometer usinga Schottky photodetector
enhanced by grating-based SPR

発表時期

28, pp. 1859-1888,
2016

国外
8, pp. 985-990, 2016

国外

vol. 24, issue 22, pp.
25797-25804, 2016

国外

Microsystems &Nanoengineering

AppendixThanh-Vinh Nguyen (The University Langmuirof Tokyo)
Takuya Tsukagoshi (The Universityof Tokyo)
Hidetoshi Takahashi (The Universityof Tokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)

国外

vol.2, article no.
16049, 2016

国外

vol. 32, issue 37, pp.
9523–9529, 2016

発表した成果

発表者氏名発表した場所

Hidetoshi Takahashi (The University Journal of
Rigid two-axis MEMS force
Micromechanics andplate for measuring cellular trac- of Tokyo)
Microengineering
Uijin G Jung (The University oftion force
Tokyo)
Tetsuo Kan (The University ofElectro-Communications)Takuya Tsukagoshi (The Universityof Tokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)
High-sensitivity microelectromechanical systems-based tri-axis
force sensor for monitoring cellular traction force

Nguyen Thanh-Vinh (The University Micro & Nano Lettersof Tokyo)
Tomoki Omiya (The University ofTokyo)
Takuya Tsukagoshi (The Universityof Tokyo)
Kayoko Hirayama (The University ofTokyo)
Kentaro Noda (The University ofTokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)

Sensors
A tactile sensor using piezoresis- Taiyu Okatani (The University ofTokyo)
tive beams for detection of the
Hidetoshi Takahashi (The University
coefficient of static frictionof Tokyo)
Kentaro Noda (The University ofTokyo)Tomoyuki Takahata (The Universityof Tokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)
Silicon based near infrared photodetector using self-assembledorganic crystalline nano-pillars

Processing of graphene into acantilever beam structure using
a focused ion beam

Micro Nano Letters
Kazuma Matsui (The University ofTokyo)
Yusuke Takei (The University ofTokyo)
Akira Inaba (The University ofTokyo)Tomoyuki Takahata (The Universityof Tokyo)
Kiyoshi Matsumoto (Toyo University)
Isao Shimoyama (The University ofTokyo)
Y.-L. Ho, L.-C. Huang, and J.-J.
Delaunay

国内・
外の別

国外

vol. 25, no. 10, article
no. 105006, 2016

国外

vol. 11, issue 10, 10,
2016

国外

vol. 16, issue 5, article no. 718, 2016

国外

vol. 108, article no.
151102, 2016

国外

vol. 11, issue 11, 11,
2016

A-A
国外

Nano Letters
Vol. 16 (2016) 3094

177

Appendix

Spectrally Selective
Photocapacitance Modulationin Plasmonic Nanochannels for
Infrared Imaging

Applied Physics Letters
Yoshiharu Ajiki (Micromachine
Center)Tetsuo Kan (The University of Tokyo)
Masayuki Yahiro (Kyushu University)
Akiko Hamada (Kyushu University)
Junji Adachi (Kyushu University)
Chihaya Adachi (Kyushu University)
Kiyoshi Matsumoto (The Universityof Tokyo)
Isao Shimoyama (The University ofTokyo)

発表時期

発表した成果

発表者氏名

Wonryung Lee, Dongmin Kim,
Integration of Organic
Electrochemical and Field-Effect Jonathan Rivnay, Naoji Matsuhisa,
Thomas Lonjaret, Tomoyuki Yokota,
Transistors for Ultraflexible,
Hiromu Yawo, Masaki Sekino,High Temporal Resolution
George G. Malliaras and Takao
Electrophysiology Arrays
SomeyaSurface-normal electro-optic-polymer modulator with silicon subwavelength grating

A-A
178

発表した場所

発表時期

国外

Advanced Materials
28, 9722-9728

Yuji Kosugi (The University of Tokyo) IEICE Electronics
Express
Toshiki Yamada (National Instituteof Information and Communications
Technology)
Akira Otomo (National Institute ofInformation and Communications
Technology) Yoshiaki Nakano (The
University of Tokyo)
Takuo Tanemura The University ofTokyo)

Field emission and anodeetching during formation oflength-controlled nanogaps inelectrical breakdown of horizontally aligned single-walledcarbon nanotubes

K. Otsuka（東京大学），T. Inoue（東 Nanoscale京大学），Y. Shimomura（東京大学），S. Chiashi（東京大学），and S.
Maruyama（東京大学）

IC design of driving circuitof MEMS microrobot using
pulse-type hardware neuron
model

Artificial Life andYuki Ishihara (Nihon University),
Robotics
Yuka Naito (Nihon University),
Kazuaki Maezumi(Nihon University),
Yuki Okane(Nihon University),
Hirozumi Oku(Nihon University),
Masaki Tatani(Nihon University),
Minami Takato(Nihon University),
Ken Saito(Nihon University), Fumio
Uchikoba(Nihon University)

Gait Pattern Changing of
Quadruped Robot Using
Pulse-Type Hardware Neural
Networks

Daisuke Tanaka (Nihon University),
Daichi Nagashima (Nihon
University), Tomohiro Hidaka(Nihon University), Minami Takato(Nihon University), Fumio Uchikoba(Nihon University), Ken Saito (Nihon
University)

Artificial Life andRobotics

Insect-Type MEMS Microrobot
with Mountable Bare Chip IC of
Artificial Neural Networks

Ken Saito (Nihon University),
Kazuki Sugita (Nihon University),
Yuki Ishihara (Nihon University),
Kei Iwata (Nihon University), Yohei
Asano (Nihon University), Yuki
Okane (Nihon University), Satoko
Ono (Nihon University), Satohiro
Chiba (Nihon University), Minami
Takato (Nihon University), andFumio Uchikoba (Nihon University)

Artificial Life andRobotics

国内

Vol. 13, No. 17(2016) pp. 20160595

国外
8(2016), 1636316370.

国外

June 2016, Volume21, Issue 2, pp. 201206

国外
March 2017, Vol. 22,
No. 1, pp. 102 - 107

国外

March 2017, Vol. 22,
No. 1, pp. 118 - 124

集積回路で実現した人工脳をも 齊藤 健（日本大学），
高藤 美泉（日 エレクトロニクス実装
ちいた MEMS マイクロロボット 本大学）
，内木場 文男（日本大学） 学会誌

2016 年 9 月，Vol. 19,
No. 6, pp. 394 - 397

Nova Science
Publishers, Advances inEngineering Research

March 2017,
Chapter 4, Vol. 16

Modeling of a Biological Neuron Minami Takato (Nihon University),
Ken Saito (Nihon University), andby Electronic Circuit andFumio Uchikoba (Nihon University)
Application for IC and MEMS
Microrobots
MEMS Microrobot with
Pulse-Type Hardware Neural
Networks Integrated Circuit

国内・
外の別

Appendix

Ken Saito (Nihon University), Minami IGI, Nature-Inspired
Takato (Nihon University), Yoshifumi Computing: Concepts,
Sekine (Nihon University), and Fumio Methodologies, Tools,
and Applications
Uchikoba (Nihon University)

国内
国外

国外
July 2016, Chapter
25発表した成果

発表者氏名発表した場所

発表時期

国外

Science advances
Electrostatic cloaking of surface Satoshi Nita 1, Minh Do-Quang 2,
structure for dynamic wetting
Jiayu Wang 1, Yu-Chung Chen 1,
Yuji Suzuki 1, Gustav Amberg 2 andJunichiro Shiomi 1,3
1 Department of MechanicalEngineering, The University of Tokyo
2 Department of Mechanics,
LinnéFLOW Centre, KTH RoyalInstitute of Technology, Stockholm,
Sweden3 Core Research for Evolutional
Science and Technology (CREST),Japan Science and Technology
Agency, Tokyo, Japan3, e1602202 (2017)

J. Kang, M. Takenaka, and S. Takagi
Novel Ge waveguide platformon Ge-on-insulator wafer for
mid-infrared photonic integrated
circuits

vol. 24, no. 11, pp.
11855-11864, 2016

国外

Optics Express

J. Appl. Phys.
，F. Kusa
Propagation length of mid-infra- N. Hiramatsu（東京大学），K. Imasaka（東red surface plasmon polaritons （東京農工大学）京大学），I. Morichika（東京大学），
on gold: impact of morphology，S.
change upon thermal annealing A. Takegami（東京農工大学）
Ashihara（東京大学生産技術研究所）

国外
Vol.120, Issue 17,173103 (2016).
国外

Adv. Mater. Int.

High aspect-ratio parallel-plate
microchannels applicable tokinetic analysis of chemical
vapor deposition

Kohei Shima (U.Tokyo), Yuichi
Funato (U.Tokyo), Hidetoshi Suguira(U.Tokyo), Noboru Sato (U.Tokyo),
Yasuyuki Fukushima (IHI), Takeshi
Momose (U.Tokyo), and Yukihiro
Shimogaki (U.Tokyo)

Separate evaluation of multiple
film-forming species in chemical
vapor deposition of SiC using
high aspect-ratio microchannels

Kohei Shima (U.Tokyo), Noboru Sato Jpn. J. Appl. Phys.
(U.Tokyo), Yuichi Funato (U.Tokyo),
Yasuyuki Fukushima (IHI), Takeshi
Momose (U.Tokyo), and Yukihiro
Shimogaki (U.Tokyo)

Development of MEMS
Wireless Wall Temperature
Sensor for Combustion Studies

Minhyeok Lee (Univ. of Tokyo),
Kenichi Morimoto and Yuji Suzuki

Nano/microcomposite surface
fabricated by chemical treatment/microembossing for control of bubbles in boiling heattransfer〇 Keisuke Nagato（東大），Shumpei CIRP Annals–
Miyazaki（東大），
Shuhei Yamada（東 Manufacturing
Technology
大），Masayuki Nakao（東大）

Development of Magnetically
Driven Microvalve Using
Photosensitive SU-8/Fe
Composite

J. Suzuki (Kagawa Univ.），K. Terao(Kagawa Univ.），H. Takao (Kagawa
Univ.），F. Shimokawa (Kagawa
Univ.），F. Oohira (Kagawa Univ.），
H. Miyagawa (Kagawa Univ.）
and T.
Suzuki (Gunma Univ.）

Development of a local lightstimulation device integrated
with micro electrode array

Mechanical
H. Ueno (Gunma Univ.），S. Komai(NAIST), K. Terao (Kagawa Univ.），H. Engineering Journal
Takao (Kagawa Univ.），F. Shimokawa(Kagawa Univ.），H. Kotera (Kyoto
Univ.），and T. Suzuki (Gunma
Univ.），Development of a two-dimensional scanning micro-mirror
utilizing magnetic polymer composite

J. Suzuki (Kagawa Univ.），Y. Onishi Japanese Journal ofApplied Physics(Kagawa Univ.），K. Terao (Kagawa
Univ.），H. Takao (Kagawa Univ.），
F. Shimokawa (Kagawa Univ.），F.
Oohira (Kagawa Univ.），H. Miyagawa(Kagawa Univ.），T. Namazu (AIT),and T. Suzuki (Gunma Univ.）
，

国内・
外の別

3 (2016) 1600254

Measurement Scienceand Technology

International
Journal of Applied
Electromagnetics andMechanics

国内
印刷中

Vol. 28, 035101(2017)

国外

国外
65 (2016) 511-514

国外
Vol.52, pp.1585-1590,
2016.

国外
Vol.3, ID:15-00570,
2016

国内

A-A
179

Appendix

Vol.55, ID:06GP01,2016発表した成果

発表者氏名発表した場所

Evaluation of ground slippery
condition during walk of bipedal
robot using MEMS slip sensor（ポスター）

Taiyu Okatani (The University ofTokyo)
Hidetoshi Takahashi (The Universityof Tokyo)
Tomoyuki Takahata (The Universityof Tokyo)
Isao Shimoyama (The University ofTokyo)

30th IEEE International
Conference on Micro
Electro Mechanical
Systems

Jumping force of coalescing
droplets on a superhydrophobic
surface（口頭）

T-V Nguyen (The University ofTokyo)
T. Mouterde（École Polytechnique)H. Takahashi (The University ofTokyo)
D. Quéré（École Polytechnique)I. Shimoyama (The University ofTokyo)

30th IEEE International
Conference on Micro
Electro Mechanical
Systems

S. Kohyama (The University ofTokyo)
H. Takahashi (The University ofTokyo)
S. Yoshida (Keio University)
H. Onoe (Keio University)
K. H. Shoji (The University of Tokyo)
T. Tsukagoshi (The University ofTokyo)
T. Takahata (The University ofTokyo)
I. Shimoyama (The University ofTokyo)

30th IEEE International
Conference on Micro
Electro Mechanical
Systems

MEMS force and displacement
sensor for measuring spring
constant of hydrogel microparticles（ポスター）

180

国外

平成 29 年 1 月 23日

国外

平成 29 年 1 月 23日

国外

国外

平成 29 年 1 月 23日

29th International
Microprocesses andNanotechnology
平成 28 年 11 月11日
Conference (MNC2016)

S. Yin, Z. Wang, Y.-L. Ho, Y. Takakura, IEEE NANO 2016
Angular Dependent Optical
Wavelength Selection in Hybrid and J.-J. Delaunay
Cavity-Channel Structure by
Coupled Plasmon Resonance（口
頭）

A-A

国内・
外の別

平成 29 年 1 月 23日

Nobuhiko Matsuda (The University of 30th IEEE International
A multi-axis piezoresistive
Conference on Micro
MEMS sensor for acoustic emis- Tokyo)
Nguyen Minh Dung (The University Electro Mechanicalsion（ポスター）
Systemsof Tokyo)
Tomoyuki Takahata (The Universityof Tokyo)
Isao Shimoyama (The University ofTokyo)
S. Yokota, H. Kuramochi, and T. Ichiki
Fabrication of nanoarryas for
exosome fixation
by lift-off process and chemical
modification in aqueous solution（ポスター）

発表時期

Appendix

THIN FILM PARTIALLYATTACHED ONTO
ELASTOMER SUBSTRATE
FOR THREE-DIMENSIONALMICROSTRUCTURE（ポスター）

Atsushi Takei(Ochanomizu
University), Mayuko
Murano(Ochanomizu University),Marie Tani(Ochanomizu University),
Hiroyuki Fujita(University ofTokyo), Ko Okumura(Ochanomizu
University)

IEEE Micro
Electro Mechanical
Systems(MEMSʻ17)

Four-Leg Independent
Mechanism for MEMS
Microrobot（口頭）Daisuke Tanaka (Nihon University),
Yuto Uchiumi (Nihon University),
Satoshi Kawamura (Nihon
University), Minami Takato (Nihon
University), Ken Saito (Nihon
University), and Fumio Uchikoba(Nihon University)

22nd International
Symposium on Artificial
Life and Robotics

国外

国外
平成 28 年 8 月 23日

国外

平成 29 年 1 月 25日

国外

平成 29 年 1 月 21日

発表した成果

発表者氏名発表した場所

Hexapod Type MEMS
Microrobot Equipped with an
Artificial Neural Networks IC（口頭）

Kazuki Sugita (Nihon University),
Taisuke Tanaka (Nihon University),
Yuya Nakata (Nihon University),
Minami Takato (Nihon University),
Ken Saito (Nihon University), andFumio Uchikoba (Nihon University)

2017 International
Conference on Artificial
Life and Robotics

Heat Distribution of Current
Output Type Artificial Neural
Networks IC for the MEMS
Microrobot（口頭）

Taisuke Tanaka (Nihon University),
Yuya Nakata (Nihon University),
Kazuki Sugita (Nihon University),
Minami Takato (Nihon University),
Ken Saito (Nihon University), andFumio Uchikoba (Nihon University)

2017 International
Conference on Artificial
Life and Robotics

Mechanical Structure for High
Speed Locomotion of MEMS
Microrobot Using SMA Rotary
Actuator（口頭）Kazuki Sugita (Nihon University),
Minami Takato (Nihon University),
Ken Saito (Nihon University), andFumio Uchikoba (Nihon University)

42nd Annual
Conference of the IEEE
Industrial Electronics
Society

SMA Actuator and Pulse-Type
Hardware Neural Networks
IC for Fast Walking Motion of
Insect-Type MEMS Microrobot（口頭）

Kazuki Sugita (Nihon University),
Daisuke Tanaka (Nihon University),
Satoko Ono (Nihon University),
Satohiro Chiba (Nihon University),
Kei Iwata (Nihon University), Yuxuan
Han (Nihon University), Minami
Takato (Nihon University), Fumio
Uchikoba (Nihon University), and
Ken Saito (Nihon University)

2016 IEEE International
Conference on
Advanced Intelligent
Mechatronics

Neural Networks IC for
Locomotion Rhythm Generator
Emulating Living Organism（口頭）Daisuke Tanaka (Nihon University),
Kazuki Sugita (Nihon University),
Yuxuan Han (Nihon University),
Minami Takato (Nihon University),
Fumio Uchikoba (Nihon University),
and Ken Saito (Nihon University)

International
Conference on
Electronics Packaging
2016

Bare Chip Mount of Neural
Networks IC on MEMS
Microrobot（口頭）

Yuxuan Han (Nihon University),
Kazuki Sugita (Nihon University),
Daisuke Tanaka (Nihon University),
Minami Takato (Nihon University),
Ken Saito (Nihon University), andFumio Uchikoba (Nihon University)

International
Conference on
Electronics Packaging
2016

Direct Observation of
Epigenetic Modifications
along Intact Chromatin Fibersof Individual Chromosomes
Isolated from Single Cells in a
Microfluidic Channel（口頭）Tomohiro Takahashi (Univ. ofTokyo), Kennedy O. Okeyo (Univ.
of Tokyo), Masao Washizu (Univ.
of Tokyo), Jun Ueda (Chubu Univ),
Hidehiro Oana (Univ. of Tokyo)

The 2016 International
Conference on Solid
State Devices andMaterials

Direct Acquisition of GenomeWide Epigenetic Information
along Intact Chromatin Fibersof Individual Chromosomes
Isolated from Single Mammalian
Cells（口頭）Tomohiro Takahashi (Univ. ofTokyo), Kennedy O. Okeyo (Univ.
of Tokyo), Masao Washizu (Univ.
of Tokyo), Jun Ueda (Chubu Univ),
Hidehiro Oana (Univ. of Tokyo)

The TwentiethInternational
Conference on
Miniaturized Systems
for Chemistry and Life
Sciences

Direct Acquisition of Epigenetic
Information along Chromatin
Fibers Isolated from Single
Mammalian Cell（ポスター）

Tomohiro Takahashi (Univ. ofTokyo), Kennedy O. Okeyo (Univ.
of Tokyo), Masao Washizu (Univ.
of Tokyo), Hidehiro Oana (Univ. ofTokyo)

International
Conference on Single
Cell Research 2016

発表時期

国内・
外の別

国外
平成 29 年 1 月 20日

国外
平成 29 年 1 月 20日

国外
平成 28 年 10 月 25日
国外

平成 28 年 7 月12日

国外
平成 28 年 4 月 20日

国内
平成 28 年 4 月 20 日

国外
平成 28 年 9 月 29 日

国外
平成 28 年 10 月12日

国外
平成 28 年 11 月17日

A-A
181

Appendix発表した成果

発表者氏名発表した場所

A PRACTICAL SINGLE
CELL ANALYSIS METHODFOR MECHANICAL
CHARACTERIZATION OF
CANCER CELLS（ポスター）

Tiffany Baëtens (LIMMS/CNRSIIS, UMI 2820, Institute of Industrial
Science, The University of Tokyo),
Grégoire Perret (LIMMS/CNRSIIS, UMI 2820, Institute of Industrial
Science, The University of Tokyo),
Yuki Takayama (Univ. Lille,
CNRS, Centrale Lille, ISEN, Univ.
Valenciennes, UMR 8520, IEMN),
Momoko Kumemura (LIMMS/
CNRS-IIS, UMI 2820, Institute ofIndustrial Science, The University ofTokyo), Laurent Jalabert (IMMS/
CNRS-IIS, UMI 2820, Institute ofIndustrial Science, The Universityof Tokyo), Samuel Meignan (Centre
Oscar Lambret, Lille, France), Chann
Lagadec (Centre Oscar Lambret),
Fujita Hiroyuki (CIRMM, Institute ofIndustrial Science, The University ofTokyo), Dominique Collard (LIMMS/
CNRS-IIS, UMI 2820, Institute ofIndustrial Science, The University ofTokyo), Mehmet Cagatay Tarhan(LIMMS/CNRS-IIS, UMI 2820,
Institute of Industrial Science, The
University of Tokyo; ISEN Lille,
France)The 30th IEEE
International
Conference on Micro
Electro Mechanical
Systems

J. Han, S. Takagi, and M. Takenaka
High-Efficiency O-Band MachZehnder modulator based on
InGaAsP/Si hybrid MOS capacitor（口頭）

A-A
182

発表時期

国内・
外の別

国外

平成 29 年 1 月 24 日

Optical Fiber
Communication
Conference

Extremely high modulation
efficiency III-V/Si hybrid MOS
optical modulator fabricated bydirect wafer bonding（口頭）J. Han, M. Takenaka, and S. TakagiInternational Electron
Devices Meeting

Ge waveguide photodetector on
wafer-bonded Ge-on-insulator
substrate monolithically integrated with amorphous Si waveguide（口頭）J. Kang, M. Takenaka, and S. Takagi

Birefringence Modulation of
Thermally-Driven Plasmonic
Grating（口頭）Takashi Shimura, Norihiro Umeda,
Kentaro Iwami(Tokyo Univeristy ofAgriculture and Technology)

IEEE-NEMS2016

Design for High Speed
Operation of Double Microring
Resonator-Loaded MachZehnder 2x2 Quantum Well
Optical Switch（口頭）Naoki Kawaguchi, Kento Hori, Taro
Arakawa, and Yasuo Kokubun

21st Optoelectron.
Com. Conf./Int’l. Conf.
Photonics in Switching2016 (OECC/PS 2016)

Proposal of Compact TE/TM
Polarization Switch Based on
Microring Resonator（口頭）Keita Suzuki, Tomoki Hirayama, andTaro Arakawa

21st Optoelectron.
Com. Conf./Int’l. Conf.
Photonics in Switching2016 (OECC/PS 2016)

European Conference
on OpticalCommunication

国外
平成 29 年 3 月 22日
国外
平成 28 年 12 月 7 日
国外
平成 28 年 9 月 21日

平成 28 年 4 月19日

国外

国外
平成 28 年 7 月 7 日

国外
平成 28 年 7 月 8 日

Appendix発表した成果

発表者氏名

Odor-sensitive field effect transistor (OSFET) based on insect
cells expressing insect odorant
receptors（ポスター）

Daigo Terutsuki (The Universityof Tokyo), Hidefumi Mitsuno (The
University of Tokyo), Yuki Okamoto(The University of Tokyo), Takeshi
Sakurai (The University of Tokyo),
Agnès Tixier-Mita (The Universityof Tokyo), Hiroshi Toshiyoshi (The
University of Tokyo), Yoshio Mita
(The University of Tokyo), Ryohei
Kanzaki (The University of Tokyo)

MEMS 2017
Conference

Seonwoo Kim (Univ. of Tokyo), Yuji
Suzuki16th Int. Workshop
on Micro andNanotechnology forPower Generation andEnergy Conversion
Applications(PowerMEMS 2016)

Photoelectric-chargingenhanced MEMS Electret
Energy Harvester with Vacuum
Package（口頭）Seonwoo Kim (Univ. of Tokyo), Yuji
MEMS Comb-Drive Electret
Energy Harvester Charged after Suzuki
Packaging（ポスター）

発表した場所

発表時期

国内・
外の別

国外

平成 29 年 1 月 24日

IEEE Sensors 2016

Soft X-ray Charged Piezoelectret Jia Lu (Univ. of Tokyo), Hangjun Cho, 16th Int. Workshop
Yuji Suzuki
on Micro andfor Kinetic Energy Harvesting
Nanotechnology for（口頭）Power Generation andEnergy Conversion
Applications(PowerMEMS 2016)
Electret-Based Unsteady
Thermal Energy Harvester
Using Potassium Tantalate
Niobate Crystal（口頭）Hong Xie (Univ. of Tokyo), Kenichi
Morimoto, Yuji Suzuki

16th Int. Workshop
on Micro andNanotechnology forPower Generation andEnergy Conversion
Applications(PowerMEMS 2016)

Replication of Nanostructures
on Polyethylene Terephthalate
with Laser-Assisted Roller
Nanoimprinting（口頭）

Y. Yajima（東大），K. Nagato（東大）， Digest of the 60th interM. Nakao（東大）
national conferenceon electron, ion, andphoton beam technology and nanofabrication(EIPBN)国外

平成 28 年 12 月 8 日

平成 28 年 11 月 2日

国外

国外

平成 28 年 12 月 9日

国外

平成 28 年 12 月 8 日

国外
平成 28 年 6 月 2日

A-A
183

Appendix

B.

VDEC の利用規程・申し込みガイド

概要

B. 1

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

待している．従って，利用でトラブルが起こったときには研究室や学校のネットワーク管理者と十分連絡をとって，問題を切りわけながら対処することが勧められる．

B. 2

まずはじめに

1.

CAD ツールの共同利用

2.

VLSI 試作サービスの共同利用

3.

CAD ツール講習会（8-9 月・3 月）

育を除く全ての申込や問い合わせには，VDEC の WEB

4.

社会人リフレッシュ教育（12 月 -1 月，学生も参加

ページ http://www.vdec.u-tokyo.ac.jp/ を用いている．一

可能）部のページは秘密等が含まれるため，WEB アクセス用

5.

VLSI デザイナーフォーラム（若手の会）

アカウント・パスワードならびにアクセスしているマシ

6.

大型装置利用ンの Internet Protocol（IP）アドレスによって制限をかけ

VDEC からのおしらせ，また講習会・リフレッシュ教ている．
CAD ベンダー，試作会社等のアカデミック向けの協

従って，VDEC を利用したい場合，前もって教員によ

力により，それぞれのサービスを大幅なアカデミック

るアカウントの申請が必要である．登録は無料．資格のディスカウントで提供している．VDEC 設立以来，こ審査を行うため十分な（サービス開始前 1 ヶ月以上）
時間

れまでの実績では，CAD の利用・CAD 講習会は無償，

的余裕をもって，申込をお願いしたい．申込から概ね数

LSI 試作サービスは海外での類似サービスの半額以下，週間が経過した後，WEB ページアクセス用のアカウン

大型装置は消耗品実費負担のみとなっている．見返りとトとパスワードが発行される．アカウントは，半角英大

して，ユーザには VDEC を利用する「顧客」ではなく，

文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

VDEC と一緒になってサービスを向上させる「主体」としての自己研鑽と協力を期待している．全国の研究室が申込で特に注意する点は，VDEC の WEB にアクセバーチャルな一つの研究室として助けあいができるようスしたい研究室のマシンの IP アドレスを入力するこな状況を理想とし，限られたスタッフの中，日々支援活とである．学校の中にあるマシンからのみアクセス

動を行っている．

を許可しており，プロバイダーのアドレスならびに，サービスの対象は基本的には，大学・高専であり，端Proxy サーバのアドレス登録は禁止する．入力の際は，的にはメールアドレスとして「.ac.jp」を持つ教員と，

133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半その研究室内の教職員と学生を対象とする．それ以外の角」の英数字で，「，」（半角カンマ）で区切って，途中改研究所の利用や，企業との共同研究については個別の判行を入れずに入力する．また，ここで入力するアドレス

断を要する．特に CAD ツールについては CAD ベンダー

は，
「ネットワークの外部から見えるアドレス」であるとのライセンス規定に抵触しないよう細心の注意が必要

ことに注意する．特に，NAT（IP masquerade というプであるため，VDEC の担当者
（vdec@vdec.u-tokyo.ac.jp）

ログラム名で呼ばれることもある．機能としては NATに必ず相談いただきたい．その他のサービスについてはが正しい．）で研究室内をローカルネットワークにしてい

VDEC の裁量範囲が広くなるので可能性が高くなるが，る場合は，NAT サーバのアドレスを入力する．よくあ

こちらもあらかじめ相談いただきたい．企業との共同研

る間違いとして，ローカルネットワークの IP，例えば究については，少なくとも非営利，アカデミック側が「192.168.X.XX」を登録したためアクセスできなくて困っ

51％以上のイニシアチブを取る研究であることが必要でている例がある．

ある．

A-B
184

ネットワークが変更になるとか，研究室のマシン増設

Appendix

また，CAD の申込や試作申込，装置利用申込など，などで IP アドレスを変更する場合は同じく，申込のペー契約にかかわる作業は全て，代表の教員の方々に行ってジから「登録内容変更」を行う．特に，古い IP が使えいただくことをお願いしている．研究室のメンバが代理なくなるといった大幅なネットワークの変更がわかってで行うことも現実には可能であるが，その場合もあくまいる場合は，まえもって新旧両方のアドレスを登録してで教員の了解をとり，代理としての心構えで望んでいた

おく．万一アクセスできなくなった場合は，「新規登録」

だきたい．

を行い，同じ E-Mail アドレスを入力することで上書き

VDEC の シ ス テ ム は，Internet と Unix operating
system の上になりたっているので，Internet の仕組やUnix についての素養はあらかじめ付いていることを期

変更が可能である．

ので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

B. 3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソ
図 B. 1

VDEC ホームページのインデクスフレーム

フトウェアは，VDEC の VLSI 試作以外のアカデミック
用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．LSI

図 B. 2

アカウント登録・変更ページの入口の設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボラン
ティアにより，充実のための努力が払われている．ボラ
ンティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEBアカウントが必要である）．NDA 事項を了解いただき
サイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
申請時に WEB から入力する内容は以下のとおり．
• ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を選
んでチェックする）．
• 利用する研究室所有ワークステーションのホストネーム（VDEC，端的には usr1 から名前→ IP アドレスの解決ができる，「.ac.jp」で終わるホスト名であることが条件．）

図 B. 3

アカウントの新規登録の注意点【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない• IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること

A-B• DHCP サーバにより動的に割り当てられた IP アドレ

185

スやローカルアドレスなどは登録できない（しても意• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためである

図 B. 4

CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

Appendix

味が無い）ソフトウェアの CDROM（メディア）について，VDECの創設期においては，
メディアを近隣の研究室で「回覧」ないこと（情報漏洩の観点から）．
2.

していたが，インターネットの発達により回線が豊富になったので，現在では CD に書き込める ISO イメージ

リストの更新は頻繁におこない，卒業生へのメール
配信は速やかに停止すること．特に 4 月に注意．

3.

メールをする前に，あらかじめ CADuser ML の過ファイルで提供している．VDEC ホームページの「ライ去記事検索が WEB からできるので，類似の質問がセンスファイルの配布 > ここから」からダウンロードで無いかどうか検索してから投稿すること．

きるようにある．当然ながら，VDEC のユーザアカウン

4.

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，トとパスワードが必要となるため，CAD を申請してか

CADuser に送ってはならない．各試作のメーリン

ら数週間程度の時間差が必要となるであろう．

グリストに送ること

メディアをダウンロードした後，プログラムをインス

5.

問題解決したら，問題，原因，解決法をまとめて投トールし，初期設定ファイルを整備する．特に，ライセ

稿すること（必須ではないが，ネット利用のエチケッ

ンスファイルは WEB 経由で別途取得の上設定するか，トといえる）．

環境変数 LM_LICENSE_FILE 等を（ライセンスサーバのポート番号）@（ライセンスサーバ）の形式で設定する．
また，/etc/hosts ファイル等を設定し，ライセンスサー
バを「ローカルのネットワーク相当でアクセスできるよ
うに」する．端的には，手元のワークステーションにおいて，例えば「vdec-cad1」と指定するだけで，FQDN
形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア
ドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラ

図 B. 5

CAD 利用者メーリングリスト登録における注意点

イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，ライセンスは年度単位で申込みを受けつけしている．

VDEC または地域拠点校のどちらかのライセンスサーバ

各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

がメンテナンス等の事情により停止している場合でも，末に，CADuser ML と WEB 上に，次年度の CAD 利用

稼働中のもう一方のライセンスサーバを選択することに申込案内が出るので忘れずに申込する．4 月中は移行期

より CAD を実行することが可能である．また，ライセ

間として前年度申込のライセンスも有効にしてあるが，ンスサーバの認証は，CAD ツール起動後も数分おきに4 月末に切れるため，そのときになって慌てる例が毎年行われるので，CAD ツールを実行中は常時ライセンス発生している．
「永久ライセンスではない」ことに十分サーバとの通信が可能な状態にしておかなければならな

ご注意いただきたい．

い．
また，
ファイアーウォールを使用しているネットワー
ク環境では，VDEC の Web サーバと VDEC および地域拠点校に対して，ライセンス認証用の特定のポートを空

A-B
186

【毎月注意を払うべき点．熟読必須．
】
1.

VDEC では，CAD を使用できる計算機のリスト（ア

ける必要がある．この場合，各大学・高専のネットワー

クセスリストと呼ぶ）を半年毎に更新している．こク管理者と相談すること．

のとき DNS の逆引きができなくなっていた等の何

初期設定等はやり方を一度経験すれば簡単である

らかの不具合で，アクセスリストに自分の計算機がが，はじめてのときは様々な問題が起こることもある．

登録されない場合がある．その場合，CAD が使え

VDEC に対する大幅なアカデミックディスカウントのなくなるので，アクセスリスト更新前に対処する必引き換えとして，各研究室は CAD ベンダーによる直要がある．サーバの停止は，全国ユーザに影響が接のサポートを受けられない．かわりに VDEC では，及ぶため頻繁には行えないので，万が一アクセスリ「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意

ストの不備に気づかなかった場合は，最悪半年以上している．質問はこちらのメーリングリストを利用いた

CAD が使用できなくなる．

だきたい．CAD を利用する研究室の構成員のどなたで

2.

以上の理由で，VDEC から「CAD のアクセスリス

Appendix

も投稿，返答してよい．CADuser ML の注意点は以下のトを更新します」というアナウンスがあった場合，とおり．

必ずチェックを行い，自分のコンピュータが登録さ

1.

WEB ページから，利用するメンバの E-Mail アドレ
スを登録すること．特にその際，「.ac.jp」で終わる
アドレスを利用し，メールはプロバイダ等に転送しれていることを確認しなければならない．
3.

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad_access_list.html である．ブックマー

クを強くお勧めする．
4.

IP アドレス（ホスト名）registered という表示が出ていれば登録されている．

5.

false（false（ホスト名）） FAIL という表示が出ていれば登録に失敗しているので，原因を探る．
一般的に，DNS の逆引き
（ホスト名から IP アドレスを引く）に失敗していることが多い．
研究室のネットワー
ク管理者とも相談して，VDEC のサーバから，当該ホス

図 B. 6

VLSI 試作メーリングリスト登録ページの注意点

ト名の逆引きができるまで原因の除去を行う．

B.4

VLSI 試作サービスの共同利用うである確信を持っておくことは最低限必要であろう．
デザインの提出は指定された VDEC ページから行う．

VLSI 試作サービスは，教育研究目的に限って認めら提出時に VDEC 側で最終 DRC を実行する．ここでエラー

れる．WEB ページに本年度のランが掲示され，数ヶ月が出たチップは提出できない．必ず自分の環境で DRC

前から試作が申込可能になり，リンクが張られる．まず，フリーにしてからチップを提出すること．

試作会社の持つ機密情報に対する NDA 契約を行う．こ提出〆切は月曜日に設定されていることが多いが，でれは VDEC ホームページの「試作関係 > 試作案内 > 機

きる限り余裕をもって，前の週などに提出をいただきた

密保持契約（NDA）の文面」より，希望プロセスの NDAい．また，月曜日に締め切った後，VDEC 側でさらにデにサインして VDEC に郵送し，VDEC 側で手続き終了

ザインルールをチェックしている．この際本来出てはい

後に NDA 締結となり，設計規則やライブラリにアクセ

けないエラーが出ることがあり，出た場合設計者に修正スできるようになる．設計規則は WEB 経由のアクセスのお願いを連絡するので，提出したからといって安心せならびに，WEB での公開を禁止している会社の場合はず，1 週間ほどは VDEC からの連絡に注意願いたい．

CDROM 等で送付される．NDA の対象は教員であるが，デザイン提出から数ヶ月後に，VLSI チップが納品さ

研究室の職員・学生にも同じ NDA が適用されるため，れ，請求書も送付されるので，遅滞なく支払をお願いす

取扱には細心の注意を支払っていただきたい．尚，秘密る．

保持契約内容は，以降の同一プロセスによるチップ試作
全てにおいて有効である．

B. 5

CAD ツール講習会

試作申込はデザイン提出〆切日の 6～3 ヶ月前，キャCAD ベンダーとの契約により，個々のサポートは提ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ供しないかわりに，毎年 2 回，夏と春と CAD 講習会をたキャンセルには，原則として試作代金をお支払いいた

開催している．夏は基本的に東京大学の武田先端知ビル

だくので注意いただきたい．特にはじめて試作に参加さセミナー室において，春は各地方の拠点校を中心としてれる場合は，1 ヶ月前には回路ができているくらいの，開催される．まずはこういった講習会に参加して，大体余裕をもったスケジュールを組まれることを強くお勧めの知識を付けてから実際の試作なり CAD 利用を行うこする．

とをお勧めしている．アナウンスは CADUser メーリン

（図 5. 8）VLSI 申込フォームの入力に関する注意点• 希望チップ寸法の項目のチェックボックスを必ずチ ェ ッ ク し た 上 で 希 望 チ ッ プ 数 を 入 力 す る こ と．
チェックを行わないと入力した数字は無効となる• チップ数入力には半角数字を用いる

グリストで流れる．また，申込は，VDEC の WEB ペー
ジから行う．

B. 6

社会人リフレッシュ教育

CAD ツール講習会からさらに進んだ形で，Verilog

設計に関する問い合わせについては，各試作についてである回路を実際に設計し，レイアウト合成したり，

メーリングリストを用意してあるので，設計者全員のFPGA による実験を行う「ディジタルコース」，アナロ

メールアドレスを登録する．
「.ac.jp」で終わるアドレス

グ回路のレイアウトやシミュレーションを体験したりすであり，プロバイダに転送をしないよう注意願いたい．

る「アナログコース」，「RF」コースならびに一線の研これらメーリングリストの過去記事検索もできる．

究者による設計事例の講演会などを企画している．12
月～1 月に開催し，有料である．社会人を主に対象としDesign Rule Check ファイルでチェックを行い，エラーているが，申込数に余裕がある場合学生の参加も歓迎しフリーになったものを提出する．また，シミュレーショ

ている．

ンはもちろんのこと，レイアウトが回路図と同等である
ことを確認する Layout Vs Schematic（LVS）
チェックを通しておいて，提出しようとする回路が本当に動作しそ

B. 7

デザイナーフォーラム（若手の会）

毎年 9 月頃，VDEC を利用する若手が合宿を行い，最

A-B
187

Appendix

レイアウトを設計した後，VDEC が提供する最新の近の動向や研究内容について話しあう機会を設けてい1.

理として責任をもって使っていただく．

る．発足当初の「若手」の定義は年齢が 5 ビット．最近の定義は「自分は若手だと思っている学生・教職員」で

2.

大型装置利用188

3.

数回のトレーニングを受けて免許を持てば自分一人で利用可能

LSI テスターや，EB 装置など，公開可能な装置につVDEC 専任・協力教員のサポートスタッフ数に限りがいては，利用の案内を WEB ページに掲載している．そあるので，免許保持者に積極的な教育をお願いすることの手順に従って利用方法の学習と申請を行う．基本的ながあるので、協力いただきたい。

スタンスは以下のとおり．

A-B

利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能あるので積極的な参加をお待ちしている．

B. 8

公開の対象は教員であり，研究室メンバは教員の代AppendixC.

IP データベースの整備

設計資産の再利用のために，VDEC では Web 上での者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている（http://

平成 12 年度から平成 14 年度の 3 年間，（株）半導体理www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C. 1）．本デー

工学研究センター（STARC）との共同研究として IP プ

タベースの利用対象は，IP 登録に関しては VDEC ユー

ロジェクトを行ってきたが，その最終成果として IP 開ザに限定しているが，IP 利用に関しては任意対象となっ発グループの各参加者へ完成 IP の登録を働きかけ，上ている．本データベースに関しての VDEC の役割は，

記データベースによって公開を行っている．

IP のカタログデータの整理，公開および登録者－利用

現在までに登録済みの IP を表 C. 1 に示す．

図 C. 1

表 C. 1

VDEC LSI IP Web データベースの例

VDEC LSI IP データベースに登録済みの IP（平成 24 年 3 月現在）

登録番号

IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

A-C
189

Appendix

平成 28 年度
東京大学大規模集積システム設計教育研究センター年報
2017 年 10 月

VDEC2017.indb 191

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）2017/10/18 14:14

平成VLSI Design and Education Center The University of Tokyo 2017年度

29

平成29年度東京大学大規模集積システム設計教育研究センター

2017
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2017