平成平成26年度

年度

26
VLSI Design and Education Center The University of Tokyo 2014

東京大学大規模集積システム設計教育研究センター

2014
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2014

2014VDEC年報H1̲4J.indd H4-H1

14/07/28 11:04

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2013 年度活動報告をお送りします．
2013 年度は VDEC の活動の新たな方向として「国際協力と産業化への架け橋」を定めた年でした．我が国の半導体製造業は大きく方向転換をした結果，国内の 40 nm 以降の先端チップ試作サービスの確保が困難となりました．そのため VDEC はフランス CMP と協定を結び，ST マイクロの 28 nmFDSOI/CMOS を当面の先端チップ試
作の中心にすえることとしました．この技術は大変新しいもので，STARC からの支援をもとにテストランを行いました．約 10 の試作経験の豊富な設計チームの参加を得てテストラン実施し，設計規則の確認と設計環境の整備を行い，試作フローを構築しました．試作チップの試験はこれからですが，今後，年 2 回を目標にこの技術を提供していく予定です．
また昨年 11 月にベトナム国立大学（ホーチミン校）と協力の覚え書きを交わしました．ベトナムは LSI の産業応用に大変熱心であり，VDEC にとっても産業化への道筋の構築によいパートナーであると考えています．今年度は手始めにクリーンルーム技術の研修のためにベトナムから技術者を受け容れる予定です．この種の協力を他のアジア諸国や中東諸国とも進めたいと考えています．
一方，我が国の半導体産業の現状を打開するには，大学での LSI 研究の成果を直接産業化するための新たな架け橋を構築することが最重要であると考えて，現在，各方面と協議しているところです．これは VDEC の提供する LSI 設計教育・研究環境からベンチャーを起業するまでの間を円滑に接続しようとするもので，「両者における
設計試作環境を可能な限り同一にしたい」と考えています．実現には CAD ベンダーやチップ試作会社の理解や新たなスポンサーが必要となるため，一歩一歩進めていきたいと考えています．進捗があれば「VDEC だより」等
で適宜お知らせいたします．
現在，VDEC のチップ試作関係のユーザ登録数と MEMS を中心としたクリーンルーム利用者の登録数はほぼ同数になっています．前者は研究室の教員単位の登録数であり，後者は学生を含む利用者の登録数ですので直接比較はできませんが，後者の増加傾向は大変顕著です．クリーンルームでのプロセスには設備の維持更新が不可欠
ですが，幸い文科省の補正予算により，電子ビーム露光装置関連の設備や FIB 装置，計測装置等の更新が完了しました．特に電子ビーム露光装置の利用はほぼ飽和状態となっていましたが，更新により性能が数倍改善されたため，今後はより多くのユーザのご期待に応えられそうです．
㈱アドバンテストからの寄附研究部門（D2T：Design-to-Test）では，昨年 10 月 24 日に第 8 回の定例シンポジウ
ムを開催しました．“ 将来の LSI システムとテスト技術 ” に関する内外からの講師を招き，大変多くの方々の参加を得て盛大に開催することができました．また本年 8 月 26 日には第 9 回の定例シンポジウムを開催予定です．㈱アドバンテストからの継続的支援に対し心から感謝申し上げます．
VDEC では半導体技術の社会環境の変化を先取りしつつ，「実践的チップ設計・試作を通じた学生教育と研究者育成」の基本方針のもと，今後とも社会に貢献していきたいと考えています．引き続き皆様からのご支持をお願い申し上げます．
2014 年 6 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

2014VDEC年報H1̲4J.indd H2-3

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VLSI Design and Education Center, The University of Tokyo
Annual Report 2013

C O N T E N T S
巻頭言
第1章

VDEC 事業の紹介と平成 25 年度事業報告
VDEC の活動概況

1. 2

CAD ソフトウェアの整備
セミナー

5

6

1. 3 VLSI チップ試作

第2章

2

1. 1

1. 4

9

1. 5

装置の整備・運用・利用公開

1. 6

平成 26 年度の活動計画

13

15
16

1. 7

VDEC 発ベンチャー

1. 8

超微細リソグラフィー・ナノ計測拠点

17「アドバンテスト D2T 寄附研究部門」平成 25 年度活動報告
19

2. 3 「アドバンテストD2T 寄附研究部門」平成 25 年度研究報告

第4章

第5章

試作ラン別一覧26

3. 2

チップ種別一覧31

3. 3

各チップの詳細

35

87

VDEC 概要
4. 1

組織概要

87

4. 2

人事報告

88

4. 3

決算報告

92

93

研究報告
5. 1

全体概況

93

5. 2

研究室構成員（平成 25 年度）

5. 3

研究概要

96

5. 4

研究発表

105

5. 5

特許、受賞等

94

119

120

Appendix
A. Publication list

120

B. VDEC の利用規程・申し込みガイド
C. IP データベースの整備

VDEC2014̲J.indb 1

21

25

チップ試作結果報告
3. 1

18

18

2. 1 「アドバンテスト D2T 寄附研究部門」の紹介
2. 2 「第 7 回 D2T シンポジウム」開催報告

第3章

2

188

193

14/07/28 10:58

第1章
1. 1

VDEC 事業の紹介と平成 25 年度事業報告
VDEC 事業の紹介と平成 25 年度事業報告

東京大学大規模集積システム設計教育研究センター

1-1
第

2

章

1

校での遠隔受講としている．VDEC としては各ユーザ研（VDEC）は，平成 8 年の発足以来『LSI 教育情報の発信

究室内で

拠点形成』
，
『VLSI 設計支援教育用 CAD ソフトウエアのリガーとなって最新の CAD 利用技術が全国的に広がる

技術伝承

され，VDEC 主催のセミナーがト

整備』，『VLSI チップ試作支援』を 3 つの柱として，円ことを期待している（1. 3 章参照）
．また，各社のツール

滑な運営を目指した事業を展開した．図 1. 1. 1 に示す

チェインが複雑化し導入しているツールを十分に使いこ

VDEC の活動内容に基づき，以下に平成 25 年度の概要

なすことが困難となっているという現状を鑑み，各ツーを報告する．

ルベンダーの推奨するツールチェインに関する講演会もVDEC の使命は全国の国公私立大学および高専の LSI

ツールセミナーの開催に合わせる形で実施した．

ＶＤＥＣ事業の紹介と平成 年度事業報告

設計研究・教育を高度化し，産業界に対しても優秀な

LSI 設計フローセミナーは LSI 設計の基本概念教育とLSI 設計技術者を数多く送り出すことである．VDEC の複数の CAD ツールを連携する実用的設計例の体験教育

発足より 17 年経過し，各大学における CAD ソフトウである．この目的で VDEC では社会人のリフレッシュエアの利用技術教育や LSI 設計・設計フローに関する教

教育プログラムと兼ねて LSI 設計教育セミナーを年 1 回

育の充実が図られている．その一方で，先端の LSI 設計（12 月〜1 月）開催している．このコースは，参加者から技術およびそれに対応する CAD ソフトウエアは一層複の要望の多い雑化し続けている．そのため，CAD ツールの導入に際の 2 コースに加え平成 24 年からしては，CAD ベンダーから講師を招いてのセミナーのの実施を行った．いずれも演習を伴う体験教育コースで開催を継続しており，参加者の利便を図るために平成あり，主要大学の経験豊かな教官を講師に招いて実施し21 年度より東京での開催と同時に映像配信による拠点ている．加えて各プロセスに特化した設計フローに関す

アナログ設計コース ， RF 設計コース
MEMS 設計コース

25

図 1. 1. 1

VDEC2014̲J.indb 2

VDEC の活動内容

14/07/28 10:58

るセミナー VDEC 環境におけるトランジスタレベル設

し，助けを求めることができる．メールグループの登計講習会 ， VDEC EDA 環境におけるデジタル設計手

録ユーザはそれに回答する義務を負っているわけではな

法講習会 を大学における設計者に向けて実施している．

いが，ほとんどの場合，数時間から数日以内に経験豊か

これらセミナーに加えて VDEC では年 1 回，若手教なユーザからの支援を得ることができる．また，今まで官と学生を中心とした VDEC デザイナー・フォーラム

蓄積されてきたメールグループの情報が VDEC の WEBを開催している．これはワークショップ形式の会合であ上で認証された VDEC ユーザへ公開され，教育上の資り，企業・大学からの招待講演に交えて，参加者が設計産として残していく仕組みになっている．ぜひこの仕組事例を持ち寄ってその成功談，失敗談を交換する．これ

みを活用することで問題解決の一助としていただきたいから設計を始めたいと考えている学生・教官もここでさ（図 1. 1. 2）．
トルをもって eShuttle65 nm CMOS 試作が終了．経済産Japan Chapter VDEC Design Award」の最終審査・表彰

業省 -STARC によるプロジェクトが平成 24 年度をもっを VDEC デザイナー・フォーラムの場で行っており，て終了したことを受け，平成 25 年度は STARC による

平成 25 年は，IEEE SSCS Japan Chapter VDEC Design

補助を受けて STMicro 28 nm FDSOI CMOS 試作のテスAward として，静岡大学の今井快多さん，4 件の VDEC

トランを実施した．定常試作としては，ローム 0.18 μm

デザインアワード優秀賞，（何光霽さん（神戸大学），吉

CMOS，オンセミ - 三洋半導体 0.8 μm CMOS 試作を実

本秀輔さん
（神戸大学），郡浦宏明さん（大阪大学），高木

施した．
平成 20 年 10 月に設置されたアドバンテスト社から寄敢闘賞（ウルイさん（東京工業大学），竹原浩成さん（奈良

附部門「Design To Test（D2T）」では，LSI のテストに

先端大学），梅木洋平さん（神戸大学），堀遼平さん（立命関する教育の充実とともに，設計とテストの架け橋を目館大学），釡江典裕さん（京都大学））を授与した．

指した研究が進められている．これまでの活動を振り返このようなセミナー，フォーラムを通じた教育シス

ると，VDEC 発足以来の活動の中で LSI 設計文化が根付テムにより LSI 設計の基本的項目を学習できるようにいた研究室や大学ではすでに活発な設計研究・教育が進なっているが，それでも実際の LSI 設計の場面では，さ行している．図 1. 1. 3 に VDEC を利用した研究成果のまざまな困難に直面するこ とが多い．初心者にとって指標として，VDEC に関係する発表文件数の推移を示は CAD ソフトウエアのセットアップは最大の問題であす．単純に比較はできないが発表文献の数は増加傾向にる．セットアップの後も CAD ソフトウエアが発する 難あり，VDEC 発足以来，集積回路に関係する研究が活性

解なエラーメッセージ

化されていることが確認できる．

でとまどうことも多い．このような場合に力を発揮するものが VDEC メールグルー

図 1. 1. 4 に VDEC に関係する発表文献の VDEC ファ

プである．VDEC ユーザは VDEC のホームページからシリティー利用状況を示す．論文執筆にあたり CAD ソ

CAD メールグループや試作技術対応のユーザグループ

フトウエアが幅広く利用されていることが確認できる．

に登録することができ，そこに直面する疑問点を投稿

CAD ソフトウエアはチップ設計だけでなくチップ試作

図 1. 1. 2

VDEC2014̲J.indb 3

3

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

健太さん（神戸大学）），5 件の VDEC デザインアワード

1-1

章

VLSI チップ試作支援に関しては，平成 25 年 8 月シャ

度から，VDEC 活動における表彰として「IEEE SSCS

第まざまなノウハウを得ることができる．特に平成 23 年

25

VDEC メーリングリストの過去記事

14/07/28 10:58

の準備段階で利用される場合が多いため，研究の基本ア

かっていきたい．加えて，More than Moore が叫ばれてイデアを実証するツールとしての貢献度も大きい．まおり，MEMS 混載 CMOS メニューなどの充実を図ってた，研究論文には最先端のプロセステクノロジが好んでいきたい．そのほかのファシリティーとして，LSI テス

利用される傾向にあり世界的には 32 nm CMOS，22 nm

ターや FIB 加工装置，EB 描画装置などが研究目的に幅CMOS による設計事例報告が増加しており，VDEC に広く利用されることを期待する．

おいても最先端プロセステクノロジメニューの充実をは

1-1
第

4

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

図 1. 1. 3

VDEC を利用した発表文献数の推移

25

図 1. 1. 4

VDEC2014̲J.indb 4

VDEC ファシリティー利用状況

14/07/28 10:58

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエアており，全国の国・公・私立大学・高専において教育・は，平成 21 年度は表 1. 2. 1 に示すツール群を全国の大研究目的に限り利用できるようになっている．

学に提供している．CAD ソフトウエアの利用は，図 1. 2. 1

VDEC の CAD の利用，および「1．3 章」のチップに示す全国地域拠点校 10 箇所にライセンスサーバを設

試作の利用のためには，あらかじめユーザ登録が必要

置し，全国各大学の利用者が手許の計算機にインストーとなっているが，これまで VDEC に利用登録をしていルした CAD ソフトウエアを，最寄のライセンスサーバ

る（a）全国教官数および（b）その所属する大学数およびにおいて認証を行うことで，ネットワークを利用した運（c）CAD の利用申請があった研究室（教官）
数の推移は図用形態となっている．ライセンス数は CAD の項目ごと

1. 2. 2 の通りである．

に 100 から 1000 程度のフローティングライセンスとなっ
表 1. 2. 1

1-2

導入された CAD システム
称

用

メーカ
Cadence Design Systems, Inc.

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，
テスト生成．マクロセルを含むセルベースの配置配線設計とバックアノテーション，回路シミュレー
ション，デバイスシミュレーション

Synopsys, Inc.

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システ
ムの設計，検証

Agilent Technologies

Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

図 1. 2. 1

5章

VerilogHDL/VHDL ベースの入力，シミュレーショ
ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出

Cadence 社設計システム

VDEC2014̲J.indb 5

途

第

名

25

全国地域拠点校

14/07/28 10:58

1. 3
1. 3. 1VLSI チップ試作

VLSI チップ試作の推移

図 1. 3. （1 a）は設計されたチップ品種数を示す．図中の棒グラフは，試作品種数の順調な増加を表しており，

図 1. 3. 1 は，VDEC および，それに先行して行われた

VLSI 試作研究・教育に直接的に係わった学生数を表しパイロットプロジェクトでのチップ試作数の推移を示しているものと考えられることから，研究・教育効果が劇たものである．

的に向上していることが想像される．試作されたチッ

VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）

プの品種数は，平成 14 年度に減少しているが，これはのパイロットプロジェクトでは，ファウンドリは NEL社の CMOS 0.5 μm（当該プロセスはその後日立北海セ
ミコンダクタ社に継続）
1 社であったが，
平成 8 年度
（1996

1-3
第

6

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

25

年 度 ）の VDEC 発 足 後， 日 本 モ ト ロ ー ラ 社 の CMOS
1.2 μm（平成 11 年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成 9 年度からはローム社の CMOS 0.6 μm が加わった．さらに平成 10 年度には日立製作所の CMOS 0.35 μm，平成 11 年度にはローム
社 0.35 μm がそれぞれ加わった．また，IP 開発プロジェ
クトの一環として STARC 0.13 μm の試作を行った．平成 13 年度から，日立製作所の CMOS 0.18 μm のサービスを実施している．平成 14 年度は，広島大学岩田先生の主導の下に，VDEC と MOSIS の協力による試作サー
ビスを試行的に実施した．これは，TSMC，IBM といっ（a）設計チップ品種数

た海外のファブを MOSIS を経由することで格安で提供するものである．さらに，
東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15 μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18 μm の試作を開始し，日立製作所 0.25 μmSiGeBiCMOS のテスト試作を実施した．
平成 19 年度で終了した 90 nm CMOS の後継の先端プロセスの検討を平成 19 年度から開始し，平成 20 年度に（b）設計チップ面積

eShuttle 社の 65 nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体
回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の 40 nm CMOS による試作も開始した．一方で平成 23 年 9 月試作をもって CMOS
1.2 μm を終了することとなったほか，平成 24 年度をもってルネサスエレクトロニクス社の 40 nm CMOS 試作が終了，平成 25 年 8 月シャトルをもって eShuttle 社の 65 nm CMOS 試作が終了した．CMOS 1.2 μm の後継として，オンセミー三洋半導体製造社の協力により平成
24 年 10 月に CMOS 0.8 μm のテスト試作を実施し，平成 25 年度から定常試作として継続している．最先端試作としては，平成 25 年度からフランス CMP を介して
ST マイクロ社 FD-SOI 28 nm CMOS 試作を開始した．

VDEC2014̲J.indb 6（c）規格化した設計チップ面積
図 1. 3. 1チップ試作数・面積推移

14/07/28 10:58

ROHM 社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移
しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成 18 年度に 0.35 μm が終了し，平成 19 年度以降 0.18 μm への移行したことにより，試作数が 130 品種程度減少し，さらに平成 19 年度に ASPLA 90 nm CMOS 試作が終了し，
eShuttle 65 nm CMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも重なり，試作面積が大幅に減少する結果となっている．
図 1. 3. 1（b）に設計されたチップ面積を示す．一方設計

図 1. 3. 2 VDEC チップ試作参加教員数・大学数の推移と
その累計

1-3

試作プロセスにおける特性寸法で規格化した，規格化試

クセスするための「機密保持契約」締結教員数は，ロー7

作面積の傾向も併せて示す．こちらはまだ増加し続けてムの 0.18 um プロセスが 253 名，オンセミ三洋 0.8 um

いることから，プロセスの微細化に伴うチップ当たりおプロセスが 28 名となっている．

1

平成 25 年度チップ試作概況

また，図 1. 3. 2 にこれまでに試作に参加した教員数，

平成 24 年度は，表 1. 3. 1 に示す日程でチップ試作を

大学数の推移およびその累計を示す．また，チップ試作行った．チップ試作の参加者・試作の内容は，第 2 章のに必要な設計規則などの，試作会社固有の機密情報にアチップ試作報告を参照されたい．

表 1. 3. 1

平成 25 年度チップ試作日程

CMOS 0.8 um（オンセミコンダクター三洋半導体製造）
試作申込締切設計締切

納品・試作完了

平成 25 年第 1 回

2013/ 6/ 3

2013/ 8/26

2013/12/10

平成 25 年第 2 回

2012/ 1/10

2014/ 3/24

2014/ 7（予定）

試作申込締切設計締切

納品・試作完了

平成 24 年度第 5 回

2013/ 1/ 8

2013/ 3/12

2013/ 5/16

平成 25 年度第 1 回

2013/ 3/25

2013/6/17

2013/10/16

平成 25 年度第 2 回

2013/ 5/ 1

2013/ 7/24

2013/10/16

平成 25 年度第 3 回

2013/ 6/19

2013/ 9/11

2013/12/26

平成 25 年度第 4 回

2013/ 7/29

2013/10/21

2014/ 2/14

平成 25 年度第 5 回

2013/11/ 4

2014/ 1/27

2014/ 5/14

試作申込締切設計締切

納品・試作完了

2013/ 6/12

2013/ 7/24

2013/11/12

試作申込締切設計締切

納品・試作完了

CMOS 0.18 um（ローム）

ＶＤＥＣ事業の紹介と平成 年度事業報告

減少主要因になっていることが考えられる．

章

よび面積当たりの設計工数の増大が試作数，試作面積の第量の指標として，図 1. 3. 1（c）に試作面積をそれぞれの

25

CMOS 65 nm（eShuttle/STARC）

平成 25 年 8 月シャトル

CMOS 28 nm（STMicro/CMP）

平成 25 年 11 月シャトル

VDEC2014̲J.indb 7

2013/11/24

14/07/28 10:58

1. 3. 3

ライブラリ・設計フロー整備状況を行ってきている．平成 21 年度にはアナログ設計向けの設計キット（PDK）の構築をローム 0.18 umCMOS 向け

VDEC におけるチップ試作（主にディジタル LSI 試作）に行った．現状では，VDEC における各プロセスの試作

では，設計ライブラリの整備が重要である．VDEC では，において，利用可能なライブラリは表 1. 3. 2 に示すとおVDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

りとなっている．

ルを利用して，平成 8 年度から順次ライブラリ整備事業
表 1. 3. 2

VDEC で利用可能なライブラリ

プロセス

名称

ローム 0.18 μm

ローム提供
ライブラリ

1-3
第

8

京大ライブ
ラリ

作成者

内容

状況

・Synopsys 用論理合成ライブラリ
ローム提供
スタンダードセル，IO セル，
RAM（セルはすべてブラック ・VerilogXL 用シミュレーションライブラリ
ボックス）（CDROM にて配布）
・配置配線用 LEF/DEF ファイル・Synopsys 用論理合成ライブラリ
京都大学小野寺研究室

・VerilogXL 用シミュレーションライブラリ

章・Astro 用配置配線ライブラリ

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

東大ライブ
ラリ

PDK

ライブラリ情報は京都大学小
野寺研究室，東大 VDEC にて
フロー構築
東京大学 VDEC

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Cadence Encounter 用配置配線ライブラリ
IC6.1 向け PDK

25

VDEC2014̲J.indb 8

14/07/28 10:58

1. 4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができな

間，に加え，VDEC EDA 環境におけるトランジスタレ

い存在である．平成 24 年度にも，CAD 利用のための技

ベル設計手法講習会・VDEC EDA 環境におけるトラン術セミナー，社会人のためのリフレッシュセミナー，若ジスタレベル設計手法講習会・VDEC 環境におけるデ手教官・学生のためのデザイナーズフォーラム等のセミ

ジタル LSI 測定講習会を VDEC 教員が講師となり開催

ナー，フォーラムを企画，実施した．

した．各コースに 40 名までの教員・学生の受講があり，【CAD 利用のための技術セミナー】

各ツールの使用方法や VDEC ライブラリを用いた VLSI
設計フローを修得している．また 3 月には上級者を対象
Synopsys 1 種・1 日間，Agilent 1 種・1 日間行った（表のそれぞれの CAD ツールの操作方法等を各ツールベン

1. 4. 1）
．これら CAD 技術セミナーへの参加要望は非常ダーから講師を派遣していただき講習を行っている．まに大きく，これは CAD 技術セミナーに対する需要が依た，VDEC 環境での設計フローに関する講習も VDEC

然として大きなことを表しており，VDEC はこの状況にスタッフで実施している．平成 24 年度は，8 月と 9 月

対応し，大規模な CAD 技術セミナー開催の仕組みの整に初心者を対象とした第 1 回の CAD 利用のための技術備を行ってきた．従来，東大もしくは VDEC 拠点校でセミナーを東京大学 VDEC で実施した．この技術セミの開催であったが，今年度からは東大で開催し，それをナーでは，Cadence のツールを 2 種・5 日間，Synopsys

VDEC 拠点校へストリーミング配信を行い，各拠点校でツールを 3 種・5 日間，Agilent のツールを 1 種・1 日

も CAD 講習会の受講か可能となっている．

表 1. 4. 1

VDEC2014̲J.indb 9

平成 24 年度 CAD 技術セミナー開催状況

2013/08/05–06

Synopsys DesignCompiler+Power Compiler 講習会

東京大学

19

2013/08/05–06

Synopsys DesignCompiler+Power Compiler 講習会

東北大学

2

2013/08/05–06

Synopsys DesignCompiler+Power Compiler 講習会

名古屋大学

11

2013/08/05–06

Synopsys DesignCompiler+Power Compiler 講習会

京都大学

2

2013/08/07–08

Synopsys Milkyway+IC Compiler 講習会

東京大学

25

2013/08/07–08

Synopsys Milkyway+IC Compiler 講習会

東北大学

4

2013/08/07–08

Synopsys Milkyway+IC Compiler 講習会

名古屋大学

2

2013/08/07–08

Synopsys Milkyway+IC Compiler 講習会

京都大学

8

2013/08/07–08

Synopsys Milkyway+IC Compiler 講習会

大阪大学

6

2013/08/07–08

Synopsys Milkyway+IC Compiler 講習会

広島大学

3

2013/08/09

Synopsys VCS-AMS(XA)+Mixed Signal sim 講習会

東京大学

10

2013/08/09

Synopsys VCS-AMS(XA)+Mixed Signal sim 講習会

東北大学

3

2013/08/09

Synopsys VCS-AMS(XA)+Mixed Signal sim 講習会

名古屋大学

1

2013/08/09

Synopsys VCS-AMS(XA)+Mixed Signal sim 講習会

京都大学

7

2013/08/09

Synopsys VCS-AMS(XA)+Mixed Signal sim 講習会

大阪大学

7

2013/08/09

Synopsys VCS-AMS(XA)+Mixed Signal sim 講習会

広島大学

2

2013/08/26–27

Cadence ADE Simulation 講習会

東京大学

26

2013/08/26–27

Cadence ADE Simulation 講習会

東北大学

6

2013/08/26–27

Cadence ADE Simulation 講習会

名古屋大学

1

2013/08/26–27

Cadence ADE Simulation 講習会

京都大学

2

2013/08/26–27

Cadence ADE Simulation 講習会

大阪大学

4

2013/08/26–27

Cadence ADE Simulation 講習会

広島大学

4

1-4
9

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

可能な Cadence，Synopsys，Agilent など CAD ベンダー

章とした CAD 技術セミナーとして Cadence 2 種・3 日間，

第CAD 利用のための技術セミナーでは，VDEC で使用

25

14/07/28 10:58

1-4
第

10

Cadence ADE Simulation 講習会

宮崎大学

16

2013/08/28–30

Cadence IC61x Virtuoso Layout 講習会

東京大学

24

2013/08/28–30

Cadence IC62x Virtuoso Layout 講習会

東北大学

10

2013/08/28–30

Cadence IC64x Virtuoso Layout 講習会

名古屋大学

1

2013/08/28–30

Cadence IC65x Virtuoso Layout 講習会

京都大学

3

2013/08/28–30

Cadence IC66x Virtuoso Layout 講習会

大阪大学

6

2013/08/28–30

Cadence IC66x Virtuoso Layout 講習会

広島大学

3

2013/08/28–30

Cadence IC67x Virtuoso Layout 講習会

宮崎大学

14

2013/09/09–10

VDEC 環境におけるデジタル設計手法講習会

東京大学

30

2013/09/11–12

VDEC 環境におけるトランジスタレベル設計手法講習会

東京大学

26

2013/09/13

Agilent GoldenGate 講習会

東京大学

7

2013/09/13

Agilent GoldenGate 講習会

東北大学

2

2013/09/13

Agilent GoldenGate 講習会

京都大学

1

2014/03/03

Synopsys CustimSim-VCS Co-sim 講習会

東京大学

7

2014/03/03

Synopsys CustimSim-VCS Co-sim 講習会

北海道大学

12

2014/03/03

Synopsys CustimSim-VCS Co-sim 講習会

東北大学

1

2014/03/03

Synopsys CustimSim-VCS Co-sim 講習会

金沢大学

1

2014/03/03

Synopsys CustimSim-VCS Co-sim 講習会

大阪大学

2

2014/03/03

Synopsys CustimSim-VCS Co-sim 講習会

広島大学

2

2014/03/03

Synopsys CustimSim-VCS Co-sim 講習会

長崎大学

2

2014/03/04

Cadence Encounter Test 講習会

東京大学

5

2014/03/04

Cadence Encounter Test 講習会

北海道大学

10

2014/03/04

Cadence Encounter Test 講習会

東北大学

1

2014/03/04

Cadence Encounter Test 講習会

金沢大学

2

2014/03/04

Cadence Encounter Test 講習会

大阪大学

1

2014/03/04

Cadence Encounter Test 講習会

広島大学

3

2014/03/04

Cadence Encounter Test 講習会

長崎大学

3

2014/03/26–27

Cadence IC615 Virtuoso 講習会

東京大学

12

2014/03/26–27

Cadence IC615 Virtuoso 講習会

北海道大学

10

2014/03/26–27

Cadence IC615 Virtuoso 講習会

東北大学

5

2014/03/26–27

Cadence IC615 Virtuoso 講習会

金沢大学

11

2014/03/26–27

Cadence IC615 Virtuoso 講習会

大阪大学

7

2014/03/26–27

Cadence IC615 Virtuoso 講習会

広島大学

3

2014/03/26–27

Cadence IC615 Virtuoso 講習会

鶴岡高専

1

2014/03/26–27

Cadence IC615 Virtuoso 講習会

長崎大学

3

2014/03/25

Agilent Momentumn 講習会

東京大学

6

2014/03/25

Agilent Momentumn 講習会

北海道大学

8

2014/03/25

Agilent Momentumn 講習会

東北大学

4

2014/03/25

Agilent Momentumn 講習会

広島大学

3

章

2013/08/26–27

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

25

VDEC2014̲J.indb 10

14/07/28 10:58

【社会人のためのリフレッシュセミナー】
平成 24 年度 12 月，1 月には，平成 23 年度に引き続き，

半導体理工学研究センター（STARC），日本応用物理学会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることが集積回路産業に携わる職業人を対象にリフレッシュ教育

でき，大変効果的で有意義なセミナーとなった．

として VLSI 設計に関する最新かつ高度の知識・技術の本年度は VLSI 設計に関する 3 つのコース，コース A：

習得を目的として，社会人向けの「VLSI 設計リフレッ

アナログ集積回路設計と演習（1/7〜1/9 実施）に加え，

シュセミナー」を拠点大学教官および企業の第一線の設

新規にコース M1：MEMS 設計と演習 (1/21〜1/22) お計者を講師に招き開催した（表 1. 4. 3）．

よびコース M2：MEMS 試作と評価 (3/4〜3/6) を開催

このセミナーは主に社会人を対象として，演習を伴うした．講師として大学・企業の集積回路研究・教育に携

最新の VLSI 設計技術の実践的教育を行うもので，平成わる教官や研究者 7 名を招聘し，VLSI 設計に関する講

10 年度に文部省専門教育課の支援のもとでスタートし義や最新の CAD ツールを使用した実習をはじめ，最先たが，今年度は（財）電気電子情報振興財団の協力（共催）

端の VLSI 設計技術の紹介を行った．参加者はコース A,を得，また文部省高等教育局専門教育課，日本電子機械

M1, M2 それぞれ 13 名，13 名，11 名であった．

協会（EIAJ），システム LSI 開発支援センター（VSAC），

1-4
第

11

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告25
図 1. 4. 2

リフレッシュ教育会場風景（東大 VDEC セミナー室）

表 1. 4. 3

リフレッシュセミナー開催状況

コース A ：アナログ集積回路設計と演習（3 日間）
回路設計，回路シミュレーション
アナログ集積回路の特徴と役割
レイアウト設計，検証（DRC, LVS）
杉本泰博（中央大学），小野寺秀俊（京都大学）
小谷光司（東北大学）

コース M1 : MEMS 設計と演習（2 日間）
MEMS の基礎 1 ：作製法
MEMS の基礎 2 ：動作原理
機構設計
レイアウト設計
三田吉郎（東京大学）

コース M2 ：MEMS 試作と評価（3 日間）
CAD 設計・解析
リソグラフィ，エッチング，リリース
振動解析測定三田吉郎（東京大学）

VDEC2014̲J.indb 11

14/07/28 10:58

【若手教官・学生のためのデザイナーズフォーラム】

した点，失敗事例と解決策，CAD 業界の裏話，研究室に於ける設計環境の構築法など，通常の研究会や学会な学生および若手教官を対象とした VDEC LSI デザイ

どでは得ることのできない情報を共有し，大学または研

ナーフォーラム（VDEC LSI Designers Forum）を開催し究室の枠を越えて研究者が連携を深めることを目的としている．VDEC LSI デザイナーフォーラムは，LSI 設計ている．今年は，8 月に東大武田ホールで開催された．

者が，互いの研究成果だけではなく，チップ設計で苦労50 人の参加者が集まる盛況であった．

表 1. 4. 4

平成 24 年度デザイナーズフォーラムプログラム

8/24（土） VDEC デザイナーズフォーラム

1-4

9:10‒10:00

会場受付

10:00‒10:10

開会の挨拶

10:10‒10:50

VDEC 基調講演 （VDEC 客員教授
（小休憩）

第

12

章

1

清水剛氏）

ＶＤＥＣ事業の紹介と平成 年度事業報告

11:00‒17:30

VDEC デザインアワード発表会

17:30‒19:00

VDEC デザインアワード表彰式

19:00

Ph.D. 企画セッション & 親睦会 & ポスターセッション

8/25（日）VDEC セミナー
10:00‒13:00

Linux 入門から CAD のインストール / 環境設定まで

25

VDEC2014̲J.indb 12

14/07/28 10:58

1. 5装置の整備・運用・利用公開

VDEC では，大型装置公開すなわち，1 研究室では取子線描画装置（ADVANTEST F7000S-VD02）．である．そ得・維持管理が困難な装置を VDEC で代表して管理し，の他，集積回路のバッチ加工装置（塩素系 ICP プラズマ

ユーザーは無償または廉価に利用するというスキーム

エッチャー ULVAC CE-S，シリコン深掘りプラズマエッ

を，
「CAD」
「LSI マルチチップ」「テスト」とならぶ 4

チャー SPT MUC-21 ASE-Pegasus）ならびにテラヘルツ

本柱の一つとして継続的に運用している．表 1.5.1 に装時代に備えた各種測定装置を導入した．

置の一覧と利用公開の状況を示す．装置は VLSI 用大型

電子線描画装置 F5112+VD01 の平成 24 年 4 月〜25 年

テスターと，その他のプロセス装置とに大別でき，テス

3 月の利用実績は，合計 1,604 枚で，前年（合計 1,882 枚）

ターは武田先端知ビル 1F，プロセス装置は武田地下クに比べて若干減少した．これは新型電子線描画装置導入

リーンルームにある．プロセス装置は平成 24 年度よりに伴う装置停止が 2 か月あったためで，月平均では 157

文部科学省「ナノテクノロジー・プラットフォーム」に枚→ 160 枚と，増加している．
できるだけ多く利用機会を設けたいという思想から，免ラットフォームについては 1.8 節を参照いただきたい．）．

許を持っている人間から一定期間装置利用法を習得し，

平成 25 年度は，平成 24 年度補正予算により大型装置

試験に合格したのち利用資格を与える「徒弟免許制度」

が多数導入されたことが特筆事項である．VDEC 自身を基本とした運用を行っている．利用は，利用者資格をの概算要求に基づく装置と，ナノテクノロジー・プラッ有する者もしくはその同伴の場合による利用が可能であトフォームによる装置と導入され，前者で最も大きなる．個別の装置についての利用相談は，VDEC の教職員

装置は，裏面からの LSI 加工が可能な集束イオンビーム

までお寄せいただきたい．

（FIB）
加工装置
（FEI V400ACE），後者は超高速大面積電
表 1. 5. 1

装置一覧および利用公開状況

項目

装置名

説明

ロジック LSI
テストシステム

EB テスター：IDS10000

動作状態におけるチップ表面の電位を観測することで動作・不良解析を行う．通
常 LSI テスターと組み合わせて使用する
ため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテストを行える．

公開中

LSI テスター：HP8300

384 ピン，1 GHz までのデジタル回路のテストを行える．

公開中

HP83000@
vdec.u-tokyo.ac.jp

LSI テスター：
ADVANTEST T2000

256 ピン，512 MHz までのデジタル回路のテストを行える．アナログオプション
を整備中．

試験公開中

equipment@
vdec.u-tokyo.ac.jp

回路修正用 FIB：IDSP2X

LSI パターンの設計ミス等による配線ショート，オープンに対して，配線の切断，白金膜の生成によるジャンパーの生
成が可能

公開中

IDSP2X@
vdec.u-tokyo.ac.jp

回路修正用
FIB:V400ACE

LSI パターンの設計ミス等による配線ショート，オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能．加工ガスによりバルクシリコ
ンを裏面から高速にポイントエッチング
可能．

公開準備中

equipment@
vdec.u-tokyo.ac.jp

オートプローバ：
PM-90-A

ウエハ上での LSI の動作検証を行うためのオートプローバ．上述の LSI テスターとドッキングして使用することが可能
で，VDEC において標準ピン配置で試作したチップを測定するためのプローブ
カードを備えている

希望に応じ
利用可能

equipment@
vdec.u-tokyo.ac.jp

VDEC2014̲J.indb 13

利用公開状況

連絡先
equipment@
vdec.u-tokyo.ac.jp

13

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

制を整備することができている（ナノテクノロジー・プ

1-5

章

装置の利用については，限られたスタッフのなかで，第参加したことで，さらに多くのユーザーに対する支援体

25

14/07/28 10:58

アナログ・RF
測定システム

電子線描画シ
ステム

希望に応じ
利用可能．
但し VDEC
の業務によ
る利用を優
先とする

equipment@
vdec.u-totokyo.ac.jp

半導体製造用 2.3 mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並
びに不定形ウエハへの直接描画が可能．
参考描画寸法 50 nm L/S．

公開中

equipment@
vdec.u-totokyo.ac.jp

大面積高速電子線描画
装置：F7000S-VD02

半導体製造用 2.3 mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並
びに不定形ウエハへの直接描画が可能．
キャラクタプロジェクション機能により，円形や三角形，斜め線などの高速・高精細描画が可能．参考描画寸法 1Xnm
L/S．

公開準備中

塩素系プラズマエッ
チャー CE-S

Cl2, BCl3 を使った金属のプラズマエッチ
ングが可能．

公開準備中

シリコン深掘りエッチ
ング装置 MUC-21 ASEPegasus

ボッシュプロセスによる高速・高アスペ
クト比シリコン深掘りが可能．

公開準備中

FIB 装置：SII XVision
200TB

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能．ナノテクノロ
ジー・プラットフォームにて利用可能．

公開中

アナログ・RF 測定
装置一式：HP4156B,
HP4284, etc

DC パラメータ測定，容量測定，ネット
ワークアナライザ，スペクトラムアナラ
イザ等の測定装置

低雑音マニュアルプ
ローバ：Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6 本まで）のほか，
50 GHz までの測定が可能な高周波プ
ローブを 2 本備える

低雑音・温度制御機構付きセミオートプロー
バ：Süss Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウエハ温度を− 50℃から 200℃まで制御可能．プローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能

マスク描画・ウエハ直
描装置 : F5112+VD01

1-5
第

14

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

汎用 FIB シス
テム

25

VDEC2014̲J.indb 14

equipment@
vdec.u-tokyo.ac.jp

14/07/28 10:58

1. 6

平成 26 年度の活動計画

平成 26 年度においても，従来の設計情報発信，CAD

ModelSim, Handel-C 等 ）， 平 成 16 年 度 か ら 導 入 し た

ツール提供，チップ支援，寄附部門「D2T」の活動を継

ア ナ ロ グ RF 設 計 ツ ー ル（Agilent: GoldenGate, ADS/

続する．

RFDE）を継続してサポートするとともに，平成 17 年
度より提供を受けている Sharp 社 C ベース設計ツール【設計情報発信・セミナー開催】（BachC）を継続してサポートする．平成 20 年度より

本年度は，平成 9 年度より継続している CAD ツー

提供を開始している TOOL 社レイアウト表示プラットル利用法に関する技術セミナー，平成 10 年度から継続

フォーム（Lavis）に関しても利用状況に基づき継続を行している社会人向けの「リフレッシュセミナー」，平成

うとともに、平成 23 年度からの SpringSoft 社の検証ツー

8 年度より継続している若手のための「デザイナーズ

ルは、SpringSoft 社が Cadence 社に買収され Cadence

フォーラム」を継続して開催する。教科書，教材の整備

社のツール群としてのサポートが継続されることになっ充実を行なうことを予定している．試作チップ数の増加ている．また、回路シミュレーションツール（Silvaco）にともない，チップ動作検証に対する要望が増大していツールに関してもサポートを継続する。

15【チップ試作支援】

1

章

および拠点校に設置されている LSI テスター利用法のセ

平成 26 年度は，平成 25 年度から引き続きローム株式主導によるテスト技術に関するワークショップ開催，遠会社の 0.18 um CMOS プロセスおよびオンセミ - 三洋半
導体 0.8 μm CMOS を定常試作として継続する（すでに
一部の試作は進行中である）ほか、ST マイクロ FD-SOI【CAD ツール提供】

28 nm CMOS の試作を CMP のシャトルに沿って定常的

上流設計（Cadence, Synopsys），中流設計（Synopsysに運用する．チップの組み立てはジェイデバイス社への（ 旧 Avant!）, Cadence）, 下 流 設 計（Cadence）の 各 基 本

委託を中心として、多様な組立に応じられる仕組みの構ツールを，平成 26 年度もサポートしていく．これに加築を目指す．

え平成 14 年度から導入した設計検証（Mentor: Caribra,

ＶＤＥＣ事業の紹介と平成 年度事業報告

ミナーも継続して開催するとともに，寄附部門「D2T」
隔地からのテスト利用に関す試みなどを推進する．

第くものと予想されるが，LSI テスト技術および，VDEC

1-6

25
表 1. 6. 1

VDEC チップ試作スケジュール（平成 26 年度）【CMOS 0.8 μm2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 26 年度第 1 回

2014/ 4/21

2014/ 7/14

2014/10/ 6

2014/12/29

平成 26 年度第 2 回

2014/10/ 6

2014/12/29

2015/ 3/23

2015/ 6/15

試作申込締切設計締切

納品・試作完了

2014/ 1/27

2014/ 4/21

2014/ 8/11

【CMOS 0.18 μm1P5M（+MiM）】 ローム株式会社
試作申込開始平成 26 年度第 1 回
平成 26 年度第 2 回

2014/ 1/20

2014/ 4/14

2014/ 7/ 7

2014/10/27

平成 26 年度第 3 回

2014/ 3/17

2014/ 6/ 9

2014/ 9/ 1

2014/12/15

平成 26 年度第 4 回

2014/ 6/ 2

2014/ 8/25

2014/11/17

2015/ 3/16

平成 26 年度第 5 回

2014/8/11

2014/11/ 3

2015/ 1/26

2015/ 5/18

【FD-SOI CMOS 28 nm1P10M】 ST マイクロ社
CMP の予定の通り。

VDEC2014̲J.indb 15

14/07/28 10:58

1. 7

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します．

[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生 ： 神戸大学 瀧 和男 教授 （同社，代表取締役社長）
事 業 内 容 ：（1）Hyper LSI Design（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売（4）チップ受託開発[2] 株式会社シンセシス （http://www.synthesis.co.jp/）

1-7
第

16

章

代表の先生 ： 大阪大学 白川 功 名誉教授 （同社，取締役）
事 業 内 容 ：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供 / 設計支援ツール開発及び販売

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

25[3] エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）
代表の先生 ： 大阪大学 今井正治 教授 （同社，代表取締役 CTO）
事 業 内 容 ：（1）EDA ツールの提供（2）設計サービスとソリューション提供（3）自社 IP の開発[4] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生 ： 九州工業大学 中村和之 教授 （同社，代表取締役）
事業内容 ：（1）アナログ LSI 設計用 CAD ツールの開発（2）メモリ LSI 自動設計ツールの開発[5] 株式会社エイアールテック （http://www.a-r-tec.jp/）
代表の先生 ： 広島大学 岩田 穆 名誉教授 （同社，代表取締役）
事 業 内 容 ：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）基板雑音解析業務（3）企業との協力と人材育成[6] 有限会社 石島電子技研 （http://www.ops.dti.ne.jp/~ishijima/rd/）
事 業 内 容 ：（1）ハードウエア開発（2）ソフトウエア開発（3）システム・コンサルティング

2014VDEC̲01章.indd 16

14/07/28 11:13

1. 8

超微細リソグラフィー・ナノ計測拠点
受理された「利用報告書」は 150 件で，国内 16 拠点の点として全国の学・産・官に広く公開している．H23 年

うちで 2 番の優秀な成績であった．内訳は，①大企業にで終了したナノテクノロジーネットワーク事業に引き続よる利用 9 件，②中小企業による利用 3 件，③東京大学

き，東京大学を代表して H24 年度より開始された文部以外の大学による利用 32 件，④公的機関による利用 6

科学省ナノテクノロジープラットフォームの微細加工実件，⑤東京大学の学内他部局と，東京大学外の共同研究

施機関となって，「超微細リソグラフィー・ナノ計測拠による利用 33 件，⑥東京大学の学内他部局による利用点」を運営している．一研究室では取得維持が困難な装67 件である．最も利用されている装置は電子線描画装

置群を，組織的に維持管理し，学内外，特に学外の企業

置 F5112+VD01 であり，ナノプラット支援開始日 2013に公開するというプロジェクトである．VDEC の微細加

年 4 月〜2014 年 3 月の間に，月平均 160.2 回（1,602 回）

工拠点は，株式会社アドバンテスト社製の量産向け高速描画を行った．外部共用率は 99％，すなわち，利用可

電子線描画装置を改造して，1 cm 角から 8 インチ丸ま

能な日には必ず誰かが利用をしていたという結果であっでの任意形状にまで描画できるようにした F5112+VD01

た．ナノテクノロジープラットフォームの H24 年度補を核に，武田先端知スーパークリーンルームでの活動を正予算により，高速大面積電子線描画装置が，VDEC 自支援している．また，VLSI ファウンドリ活動の日本代身の概算要求を受けた H24 年度補正予算により，高速表という立ち位置を最大限利用し，「フェニテックセミ

バッチ処理エッチング装置（金属系，シリコン系）
が整備

コンダクター」プロジェクトとの協業により，VLSI をされ，さらに利用者の利便性が向上する．

VDEC で試作し，ナノテクプラットで後加工するという新たな「More-Than-Moore」系の研究支援スキームを開URL:http://nanotechnet.t.u-tokyo.ac.jp/

1-8
17

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

ムを工学部総合研究機構と共同で運用し，オープンな拠章

始した．実績は極めて好調で，提出され，審理機関（に

第VDEC では，武田先端知ビルスーパークリーンルー

25

VDEC2014̲J.indb 17

14/07/28 10:58

第 2 章 「アドバンテスト D2T 寄附研究部門」
平成 25 年度活動報告
2. 1 「アドバンテスト D2T 寄附研究部門」の紹介
2. 1. 1 アドバンテスト D2T 寄附研究部門
設立趣旨

2. 1. 2

これまでの VDEC の活動を通じ，多くの大学・高専

スタッフ

で VLSI 設計・試作文化が根付き，活発な設計研究・教

客員教授
客員准教授

寄附金により，「アドバンテスト D2T 寄附研究部門」が2-1
第 章 ﹁アドバンテストD2T寄附研究部門﹂平成 年度活動報告

18

2

Krishnendu Chakrabar ty（2013 年 9 月〜
2013 年 11 月，Duke University）

育活動が行われています．
このような状況の中，株式会社アドバンテストからのアドバンテスト D2T 寄附研究部門
構成員

Subash Shankar（2013 年 5 月〜2013 年 7 月，
City University of New York）

2007 年 10 月に VDEC 内に設立されました．「アドバン

特任准教授

小松

聡（〜2014 年 3 月）

テスト D2T 寄附研究部門」は，全国の学生に VLSI の設

特任助教

池野理門

計からテストまで一貫した研究・教育環境を提供するこ

特任研究員

James Tandon（〜2013 年 8 月）とで，テスト設計の専門家となりえる人材を育成すると特任研究員

Nguyen Ngoc Mai Khanh（2013 年 4 月〜）

ともに，SoC の設計に関する研究を支援することを目的

共同研究員 山口隆弘（株式会社アドバンテスト研究所）としております．従来，VDEC では VLSI の「設計・試作」

共同研究員 石田雅裕（株式会社アドバンテスト）という面からの活動を重点的に行ってまいりましたが，事務補佐員 岡崎真紀子「設計」だけでなく「テスト」の観点からも研究・教育の中心拠点となるべく Design to Test
（D2T） の理念のもと，国内の大学・高専における「テスト研究・教育」の拠点として，「テスト COE（Center of Excellence）」
を目標として活動を行っています．
D2T 寄附研究部門は当初予定していた 3 年間のプロ
ジェクトが 2010 年 9 月に，第 2 期のプロジェクトが2013 年 9 月にそれぞれ終了しましたが，株式会社アドバンテストのご厚意によって，2013 年 10 月からさらに3 年間の活動を継続することになりました．今年度は，第 2 期の終了と第 3 期の開始の年度にあたり，個々の研究，あるいは教育，シンポジウムについてもより充実した活動を行ってまいりました．その間，客員教授としてKrishnendu Chakrabarty 教授（Duke University），客員准教授として Subash Shankar 准教授（City University of
New York）に D2T 寄附研究部門のメンバーとして活躍していただきました．今後も，設計とテストの融合された分野での研究活動を行うとともに，シンポジウム等を通じた活動も行っていく予定です．

25

VDEC2014̲J.indb 18

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2. 2 「第 8 回 D2T シンポジウム」開催報告
2013 年 10 月 24 日
（木）に「第 8 回 D2T シンポジウム」

特に今回は， Challenges and Solutions for Future LSIを開催致しました．

Systems and Testing「アドバンテスト D2T 寄附研究部門」が東京大学大規を行いましたが，非常にアクティブな議論が繰り広げら

模集積システム設計教育研究センター内に設立され，約れました．将来の LSI システムとテストについて，プロ

6 年が経過し，その間の研究成果の報告ならびに LSI のセス技術から大学などでの教育まで広いてーまでの，パテスト分野で活躍されている著名な研究者の招待講演を

ネリストの方々のそれぞれのポジションからの提言に加企画し，大学の教員・学生のみならず企業の方々にも興えて，聴講者からも活発な意見が出されました．

と題したパネルディスカッション

味深い講演会となりました．招待講演者の方々は，いず

VDEC では，今後も継続的に LSI のテストに関連したれも，それぞれの分野での第一人者であり，大学・企業

シンポジウム，講演会を予定しておりますので，是非とから 100 名を超える方々の参加により，大変盛況でした．

もご参加ください．

2-2
第 章 ﹁アドバンテストD2T寄附研究部門﹂平成 年度活動報告

19

2

25

VDEC2014̲J.indb 19

14/07/28 10:58

Symposium Program
10:00

Opening Remark
Kunihiro Asada（Director of VLSI Design and Education Center, University of Tokyo）
Toshio Maruyama（Chairman of the Board and Representative Director, Advantest Corporation）

10:10

Session 1“Technologies and Platforms for Cyberphysical Systems”
Giovanni De Micheli (Ecole Polytechnique Federale de Lausanne)“Test and Design-for-Testability Solutions for 2.5D/3D Integrated Circuits”
Krishnendu Chakrabarty (University of Tokyo / Duke University)“Activities of VDEC Advantest D2T Research Division”
Satoshi Komatsu (University of Tokyo)

12:05

Lunch

13:20

Session 2“Universal Methodology for Yield Enhancement of ULSIC's Employing Product Test, IC Layout andComprehensive Suite of Characterization Vehicles”
Andrzej Strojwas (Carnegie Mellon University / PDF Solutions, Inc.)“Signal and Noise: A Radical Perspective on Mixed-Signal Test Research and Education”
Mani Soma (University of Washington)“A Stochastic Sampling Time-to-Digital Converter”
Takahiro J. Yamaguchi (Advantest Laboratories)

2-2

15:15

Coffee Break

15:40

Session 3“Synthesis from Oracles”
Subash Shankar (University of Tokyo / City University of New York)

第 章 ﹁アドバンテストD2T寄附研究部門﹂平成 年度活動報告

20“Layout Design for Practical Application of Electron-Beam Lithography with Character Projection
Technique”
Rimon Ikeno (University of Tokyo)

2“Introduction of Multi-Purpose EB Lithography system F7000S”
Masahiro Takizawa (Advantest)
17:00

Panel Discussion “Challenges and Solutions for Future LSI Systems and Testing”
Moderator: Krishnendu Chakrabarty（University of Tokyo / Duke University）
Panelists:
Andrzej Strojwas（Carnegie Mellon University / PDF Solutions, Inc.）
Giovanni De Micheli（Ecole Polytechnique Federale de Lausanne）
Mani Soma（University of Washington）
Takahiro J. Yamaguchi（Advantest Laboratories）

18:20

Closing Remark

18:30

Reception

25

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14/07/28 10:58

2. 3 「アドバンテスト D2T 寄附研究部門」
平成 25 年度研究報告
0.18-μm CMOS プロセスで TEG チップを試作した．
連続時間量子化法のタイミング雑音測定への応用
山口隆弘，James Tandon, Nguyen Ngoc Mai Khanh，
小松聡，浅田邦博アナログ回路向け構造試験手法の研究

新しい確率的時間デジタル変換器（TDC）を提案

小松聡

した．提案 TDC は，時間分解能を 180 fs から 770 fs ま

本研究では，アナログ回路のテストにディジタル回で微調整でき，その積分非直線性 INL は 0.6 LSB より路のテストに用いられるストラクチャルテストのアイ

小さく，ダイナミックレンジのオフセットを選ぶこと

ディアを導入することで，システム LSI のテストを効ができる．従来の確率的 TDC は，アービタ回路をも率化することを目指す．システム LSI にはディジタル

ちいるため高時間分解能を実現できる．しかし，ダイ

回路とアナログ回路の両者が搭載されていることを活

ナミックレンジは小さく，その校正は困難であった，

かし，ディジタル回路を用いてアナログ回路のストラ提案した確率的 TDC は，コンパレータをデシジョン

クチャルテスト手法を提案し，自動テスト入力生成等回路とし，ダイナミックレンジを精密にコントロールのテスト容易化手法の確立を目的とする．

できる．

今年度は，ディジタル回路とアナログ回路の両者がまた，オフセット調整のための 63 並列コンパレー

搭載されている回路における可制御性と可観測性につタによる 6 ビットフラッシュ型アナログ‐デジタル変いての検討を行い，可制御性と可観測性についての基換（ADC）回路のテストチップを試作した．これは我々

礎的な実験を行った．

が設計した最初の 28 nm FD（fully depleted）SOI プロ
加えてプロセスばらつきのコンパレータ性能への影響

多様な露光対象に対応した高速かつ高精度な電子線直描などの評価も行う計画である．

露光手法の研究池野理門，小松聡，三田吉郎，浅田邦博

電子線直描によるマスクレス露光技術は，安価か
つ短 turn-around time（TAT）のリソグラフィ技術と

名倉

VDEC2014̲J.indb 21

徹，石田雅裕，小松聡，浅田邦博して，半導体集積回路のみならず MEMS デバイスや半導体プロセスの微細化により電源電圧が低下する

フォトニクスデバイスの試作・製造においても広く活

一方で，高集積化により半導体デバイスの電源電流は用されている．一方，電子線直描露光技術の課題とし増加傾向にある．このため，相対的にデバイス電源のて低いスループットが挙げられるが，これを解決する

電圧誤差・ノイズが増大し，デバイス試験時／実動作

手段として，可変成形ビーム（Variable Shaped Beam;時の電源品質（パワーインテグリティ）が重要となっVSB）方式やキャラクタプロジェクション（Characterている．

Projection; CP）方式といった高速露光技術が実用化

本研究では，半導体デバイスのオンチップ電源ノーされ，露光処理時間の短縮が図られてきた．一般に露ドにおける電源品質不良（電源電圧不良，電源インピー

光処理時間の短縮はビームのショット数の削減によっ

ダンス不良）を検出する電源品質試験手法を提案した．

て実現される．その際のレイアウトデータからビーム

提案手法は，被試験デバイス内のオンチップ・ノイズ

へのデータ変換処理の過程を通して，所望のレイアウ

源で被試験デバイスの動作に同期して電源品質を制御

トに対して精度の低い近似図形が生成される，あるい

しながら，被試験デバイスの動作を観測することによはリソグラフィ後のデバイスの端面に荒れや不連続がり，オンチップ電源ノードにおける電源品質不良を評生じる，等の弊害が見られることがある．

価する．また，オンチップ・ノイズ源の動作パターン

我々は，CP 方式を活用しながら上記の課題を克服を切り替えながら被試験回路の良否判定をおこなうこし，MEMS やフォトニクス等の幅広い露光対象に対とにより，オンチップ電源供給ネットワークにおけるして有効な高速電子線直描処理環境を構築するための電源品質に対する被試験回路の耐性および動作マージ研究を，アドバンテスト社との共同研究として平成ンも試験できる．提案手法の原理確認のため，Rohm

25 年度より開始した．

第 章 ﹁アドバンテストD2T寄附研究部門﹂平成 年度活動報告

21

セスのテストチップであり，ADC 回路の基本性能に

電源品質試験技術の研究

2-3

2

25

14/07/28 10:58

初年度に当たる今年度は，武田先端知スーパーク
リーンルームの電子線露光装置のユーザとの情報交換を行い，電子線直描によるデバイス試作の課題と期待を抽出した．また，今年度に導入した新型の電子線露光装置のデータ変換処理手法を参照しながら独自のデータ変換処理環境のソフトウェア・フレームワーク
を検討し，図形処理ルーチンおよびレイアウト・ツー
ルとのインターフェイスなどの実装を行った．さらに，幅広い露光対象に対応した CP キャラクタ・セット検討のためのデータ収集を目的とした CP マスクの設計
を行った．

2-3
第 章 ﹁アドバンテストD2T寄附研究部門﹂平成 年度活動報告

22

2

25

VDEC2014̲J.indb 22

14/07/28 10:58

2. 4

研究発表
and Selectable Dynamic Range Of fset,”IEEE

論文誌
［1］

Custom Integrated Circuits Conference（CICC）,
September 2013.

Rimon Ikeno, Takashi Mar uyama, Satoshi
Komatsu, Tetsuya Iizuka, Makoto Ikeda, Kunihiro［2］

Takahiro. J. Yamaguchi, James S. Tandon, Satoshi

Asada, “High-throughput Electron Beam Direct

Komatsu, and Kunihiro Asada, “A Novel Test

Writing of VIA Layers by Character Projection

Structure for Measuring Variance of Thresholdwith One-dimensional VIA Characters,” IEICE

Voltage in MOSFETs,” 2013 IEEE International

Transactions on Fundamentals of Electronics,

Test Conference, September 2013.

Communications and Computer Sciences, Vol.

［3］

S. Komatsu, “On-chip Measurement / Monitor
Circuits Based-on Stochastic Approach,” 2013

E96-A, No.12, pp.2458–2466, Dec. 2013.

International Test Conference（Elevator Talk）,
September 2013.

国際会議・国際シンポジウム・
国際ワークショップ［1］

James S. Tandon, Takahiro J. Yamaguchi, Satoshi
Komatsu, and Kunihiro Asada, “A Stochastic

特許等
［1］

古川靖夫，Goerschwin Fey, 小松聡，藤田昌宏，

Sampling Time-to-Digital Converter with Tunable「Test Apparatus, Test Method and Recording

180–770fs Resolution, INL less than 0.6LSB,

Medium」，台湾特許第 I392887 号

2-4
第 章 ﹁アドバンテストD2T寄附研究部門﹂平成 年度活動報告

23

2

25

VDEC2014̲J.indb 23

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VDEC2014̲J.indb 24

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第3章
チップ試作結果報告

VDEC2014̲J.indb 25

14/07/28 10:58

3.

1

試作ラン別一覧

平成２５年７月 e-Shuttle CMOS 65nm 試作 （ES65131）
題

名Pulse Transceiver with Leakage Cancellation
Enhanced-Transmitted-Power Pulse Transceiver with
Leakage Cancellation
低電圧・低消費電力 RF CMOS トランシーバ

大

学

名

研

究

者

Nguyen Ngoc Mai Khanh，Par-

東京大学工学系研究科

it Kanjanavirojkul
Nguyen Ngoc Mai Khanh，Par-

東京大学工学系研究科

it Kanjanavirojkul

東京工業大学ソリューション研究機構

石原 昇，益 一哉

東京工業大学精密工学研究所

伊藤 浩之

ニアスレッショルド領域におけるエネルギー高効率化に関する

京都大学大学院情報学研究科通信情報シス

研究

テム専攻

掲載頁
35

35

35

小野寺 秀俊，石原 亨，西澤 真
一，Islam A.K.M. Mahfuzul，釡
江 典裕，近藤 正大，西村 彰平

36

平成２５年度第１回オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08131）
題

名

大

学

名

研

究

者

掲載頁

日高 智浩，関根 好文，内木場 文

MEMS マイクロロボットの動作制御回路用ハードウェアニュー

日本大学理工学部

ロンモデル TEG

日本大学大学院理工学研究科

男，齊藤 健内藤 友香

東海大学基盤工学部

藤本 邦昭

東海大学産業工学部

原田 裕二郎アナログ 2 入力 ANC 回路とハウリング低減用回路の試作

名古屋工業大学大学院工学研究科

加藤 正史，久保 真奈美，山中 星
良37

0.8 um CMOS プロセスによる高速光検出器

学専攻

刑部 遼一
丸山 武男，飯山 宏一

38シュミットトリガ回路を用いた電圧制御発振器

金沢大学大学院自然科学研究科電子情報科
金沢大学理工研究域電子情報学系

37

37

アナログ回路とインダクタ，素子評価 TEG の試作

電気通信大学情報理工学部

大澤 衛

38

センサ信号処理向け CMOS 回路

山梨大学教育人間科学部

小川 覚美

38

平成２４年度第５回ローム CMOS 0.18um 試作 （RO18125）
題

名

大

学

名

研

A PWPLL designed with a PWPLL compiler

東京大学工学部

峠 仁人

注目領域画素並列検波処理による 3 次元形状取得向けイメージ

東京大学工学部

松島 多佳彦26

センサ

東京大学大学院工学系研究科

池田 誠

第
３
章

宇宙用 CVSL 回路及び性能比較解析用 CMOS 回路

静岡理工科大学理工学部

3-1

チ
ッ
プ
試
作
報
告

ESR 多値 ReRAM

中山 和也
河合 一樹

MOSFET を用いた可逆演算回路

横浜国立大学大学院工学府

電流モード A/D 変換器の高精度化手法実現のための高線形性入力回路

波多野 裕，白井 哉秀，木内 恭

金沢大学自然科学研究科
東京大学生産技術研究所

中央大学理工学研究科

者介，石切山 信二

金沢大学医薬保険学域

デジタル・アナログ並列型 LDO 電圧レギュレータ

究

森 雄章，更田 裕司，高宮 真，桜井 貴康
井上 孔佑，佐々木 悠太，吉川 信
行
太田 昌伸，正藤 祐輔，米澤 祐

掲載頁
39
39

39

40

40

40

二，坂東 和馬，金子 成吾

41

集積化磁気センサの最適化構造の特性評価用 TEG

茨城大学工学部

木村 孝之

41

画像認識用プロセッサ

金沢大学理工研究域電子情報学系

深山 正幸

41

可視光通信用光受信回路

慶應義塾大学理工学部

藤代 瞬也，松本 佳宣

42

アナログ回路およびデジタル回路 TEG の試作

電気通信大学院情報理工学研究科

大澤 衛，蓬田 拓夢

42

徳島大学大学院先端科学技術教育部

小西 朝陽，西條 慎吾，二宮 孝
暢，日下 敬雄，梅津 翔一，櫻井

遅延故障および断線故障テスト用回路の試作

徳島大学大学院ソシオテクノサイエンス研
究部

浩希

擬似的不規則画素配置イメージセンサ

金沢大学理工学域

秋田 純一，五十嵐 覚

43

小松 聡

43
43

確率的 TDC 回路
インダクタおよび発振器評価 TEG
アナログ回路用ライブラリおよび素子評価 TEG の試作
ゲート酸化膜の破壊位置制御評価回路

東京大学大規模集積システム設計教育研究
センター

42

四柳 浩之，橋爪 正樹

呉工業高等専門学校電気情報工学科

外谷 昭洋

高知工科大学工学部システム工学群

橘 昌良，坂東 拓也，渡辺 勇磨

高知工科大学大学院基盤工学専攻

西面 尚彰

44

東京大学生産技術研究所

更田 裕司，高宮 真，桜井 貴康

44低電圧 CMOS アナログ回路の試作
多チャンネル皮質脳波信号計測チップ
半導体検出器用電荷有感型前置増幅器の試作
チップ内部デジタルノイズ観察用ＴＥＧ

明治大学理工学研究科
明治大学理工学部

小林 優太，高橋 康仁，伊藤 遼
高野 真志

大阪大学大学院生命機能研究科

鈴木 隆文，安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

45

東北大学大学院工学研究科

清水 陽太，菊池 洋平

45

遠藤 哲郎

45

東北大学国際集積エレクトロニクス研究開
発センター

44

不揮発性 SRAM

金沢大学医薬保健研究域

中山 和也

46

断熱的論理回路 CSSAL による 4bit ガロア体乗算器

岐阜大学大学院工学研究科

Monteiro Cancio，高橋 康宏

46

非接触給電を搭載した微粒子操作チップ

大阪大学大学院工学研究科

崔 冀，岩崎 紘介，松岡 俊匡

46

10GHz 帯域の CMOS アバランシェ光検出器

学専攻

霜鳥 敏之
丸山 武男，飯山 宏一

47

細川 淳平，深山 正幸，松田 吉雄

47

金沢大学大学院自然科学研究科電子情報科
金沢大学理工研究域電子情報学系
DC-DC コンバータ回路 TEG1

金沢大学大学院自然科学研究科

ホールセンサアレイチップの省電力化

豊橋技術科学大学電気・電子情報工学系

村上 裕二，井美 椋太

47

パワーインテグリティ評価チップ 1

芝浦工業大学理工学研究科

市村 航

48

パワーインテグリティ評価チップ 2

芝浦工業大学理工学研究科

市村 航

48

平成２５年度第１回ローム CMOS 0.18um 試作 （RO18131）
題

名

大

学

名

研

究

者

掲載頁

東京大学工学系研究科

劉 俊安

東京大学先端科学技術研究センター

丸山 智史，年吉 洋

東京大学生産技術研究所

森 雄章，更田 裕司，高宮 真，桜
井 貴康

49

金沢工業大学工学部電気系

田篠 奏，井田 次郎

49

SFQ/CMOS ハイブリッドメモリ用 64-kb CMOS メモリ

横浜国立大学大学院工学府

佐々木 悠太，吉川 信行

50

MOSFET を用いた可逆演算回路

横浜国立大学大学院工学府

井上 孔佑，吉川 信行

50

静電アクチュエータ用自律分散型制御回路
デジタル・アナログ並列型 LDO 電圧レギュレータ
Gate Controlled Diode と基板バイアス効果のスケーリング性検討 TEG

二瓶 乃亮，小久保 智彬，奥山 敦

49

低周波数発振可能な CPG モデルと多値 SRAM の試作

日本大学理工学部

アナログ回路試作

電気通信大学情報理工学研究科
電気通信大学情報理工学部

蓬田 拓夢，大澤 衛
塩野谷 雅仁51

インダクタおよび発振器評価 TEG

呉工業高等専門学校電気情報工学科

外谷 昭洋

51

インダクタおよび発振器評価 TEG

呉工業高等専門学校電気情報工学科

外谷 昭洋

51

DS Time to Digital Converter および LC Digital Controlled
Oscillator の試作

法政大学大学院工学研究科
法政大学理工学部

嘉藤 貴博
中村 有輝，石川 悠介

52

圧力センサ用多チャンネル CV 変換回路の設計

ム工学専攻

和泉 幸司
松田 敏弘，岩田 栄之52

伊見 仁，福田 知宏，中村 和之

52

富山県立大学大学院工学研究科情報システ
富山県立大学工学部情報システム工学科

司，真下 祐一，佐伯 勝敏

SRAM 評価用 TEG 及びリング発振回路評価用 TEG

九州工業大学情報工学部

低電圧 CMOS アナログ回路の試作

明治大学理工学研究科

サイドチャネル攻撃対策 AES と PUF 技術を用いた耐タンパ認立命館大学理工学研究科
立命館大学総合理工学研究機構

鵜飼 慎太郎，柴谷 恵，浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学部

中野 将志，藤野 毅

立命館大学理工学研究科
立命館大学総合理工学研究機構

中井 綱人，浅川 俊介
汐崎 充

立命館大学理工学部

中野 将志，藤野 毅

立命館大学理工学研究科

中井 綱人，浅川 俊介

立命館大学総合理工学研究機構

汐崎 充

証システム向けのセキュア LSI

レーザ照射によるフォールト攻撃の検証用 TEG チップ

レーザ照射によるフォールト攻撃の検証用 TEG チップ

立命館大学理工学研究科
サイドチャネル攻撃評価用 AES 暗号回路

立命館大学総合理工学研究機構
立命館大学理工学部

伊藤 遼，小林 直弘，佐藤 雅紀，
石原 貴大

50

53

53

53

54

中井 綱人，鵜飼 慎太郎，柴谷恵，浅川 俊介
汐崎 充

54

藤野 毅
中山 渉，安田 陽平，野村 一樹，

パッチクランプ測定システムの改良,及び単チップで動作するマ

慶應義塾大学大学院理工学研究科

イクロシステムのための電源回路

慶應義塾大学理工学部

オンチップ太陽電池の開発チップ 1

東洋大学総合情報学部

堀口 文男

55

オンチップ太陽電池の開発チップ 2

東洋大学総合情報学部

堀口 文男

55

小野 東輝，川島 拓也

54

中野 誠彦

3-1
27

第
３
章
チ
ッ
プ
試
作
報
告

オフチップ共振回路を用いた断熱的論理用低消費電力電源回路

岐阜大学工学部

高橋 康宏，佐藤 比佐夫

55

断熱的論理回路 CAASL による 8bit-Sbox

岐阜大学大学院工学研究科

Monteiro Cancio，高橋 康宏

56

高周波・高空間分解能のマイクロ磁界プローブの開発

東北大学大学院工学研究科

山口 正洋，室賀 翔，重田 洋二郎

56

液中オンチップ微粒子操作用非接触電力伝送集積回路(1)大阪大学大学院工学研究科

液中オンチップ微粒子操作用非接触電力伝送集積回路(2)大阪大学大学院工学研究科

ワイヤレス給電用高効率同期整流器

出井 良明，岩崎 紘介，崔 冀，松岡 俊匡
出井 良明，岩崎 紘介，崔 冀，松

56

岡 俊匡

57

慶應義塾大学理工学部

橋場 惇輝，石黒 仁揮

57

高速スイッチング SIDO DC-DC コンバータ

慶應義塾大学理工学部

川尻 徹，石黒 仁揮

57

土壌センサ用評価チップ

豊橋技術科学大学

二川 雅登

58

DC-DC コンバータ回路 TEG2

金沢大学大学院自然科学研究科

細川 淳平，深山 正幸，松田 吉雄

58

ホールセンサアレイ TEG チップ

豊橋技術科学大学電気・電子情報工学系

村上 裕二，井美 椋太

58

パワーインテグリティ評価チップ 3

芝浦工業大学理工学研究科

市村 航

59

パワーインテグリティ評価チップ 4

芝浦工業大学理工学研究科

市村 航

59

平成２５年度第２回ローム CMOS 0.18um 試作 （RO18132）
題

名

視線検出機能を持つ列並列処理構成イメージセンサのテスト回
路
一時故障・永久故障に強靭な多重化パイプラインプロセッサ
blurDMR

第
３
章
チ
ッ
プ
試
作
報
告

奈良先端科学技術大学院大学情報科学研究科
京都工芸繊維大学電子システム工学専攻

高速起動水晶発振回路

東京大学生産技術研究所

環境 RF 発電向け Gate Controlled Diode と整流回路 TEG

RF 無線給電フォロンとエンド及び受信機 TEG

名

金沢大学理工学域

東京大学生産技術研究所

るメモリセルの最小設計

28

学

降圧型 DC-DC バックコンバータ回路

SFQ/CMOS ハイブリッドメモリ用 64-kbCMOS メモリにおけ

3-1

大

研

究

者

秋田 純一，五十嵐 覚
姚 駿，中島 康彦
岡田 翔伍，小林 和淑
柳原 裕貴，更田 裕司，高宮 真，
桜井 貴康
井口 俊太，更田 裕司，高宮 真，

掲載頁
60

60

60

桜井 貴康

61

金沢工業大学工学部電気系

梅棹 遼，田篠 奏，井田 次郎

61横浜国立大学大学院工学府

佐々木 悠太，吉川 信行

61

豊橋技術科学大学工学研究科

浅井 翔地，寺田 直樹，秋田 一平

62

インバータベースΔΣ変調器とナノワイヤ/CMOS 異種技術集
積化

上智大学理工学部

道又 賢司，島本 一成，渡邉 龍郎，和保 孝夫

62

低電圧信号処理回路

慶應義塾大学理工学部

川村 恭平，松本 佳宣

62

徳島大学大学院先端科学技術教育部
遅延故障および断線故障テスト用回路の試作

徳島大学大学院ソシオテクノサイエンス研
究部

末永 翔平，西條 慎吾，二宮 孝
暢，日下 敬雄，梅津 翔一，櫻井浩希

スキャンイン電力低減および遅延測定の改良

九州工業大学大学院情報工学研究院

佐藤 康夫，梶原 誠司，加藤 隆明

圧力センサ用多チャンネル CV 変換回路の設計

富山県立大学大学院工学研究科情報システ
ム工学専攻

和泉 幸司

富山県立大学工学部情報システム工学科

63

四柳 浩之，橋爪 正樹
63

松田 敏弘，岩田 栄之

63

ゲート酸化膜の破壊位置制御評価回路

東京大学生産技術研究所

更田 裕司，高宮 真，桜井 貴康

64

低電圧 CMOS アナログ回路の試作

明治大学理工学研究科
明治大学理工学部

伊藤 遼，栗山 翔太郎
満田 亮

64

半導体検出器用信号増幅回路の試作

東北大学大学院工学研究科

清水 陽太，菊池 洋平

64

立命館大学理工学研究科

中井 綱人，浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充
藤野 毅

立命館大学理工学研究科

鵜飼 慎太郎，浅川 俊介

立命館大学総合理工学研究機構

汐崎 充

立命館大学理工学部

藤野 毅

漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用
TEG チップ
電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによる HMDR ROM を利用した AES 暗号回路

65

65

リバースエンジニアリング対策に向けた DPD アーキテクチャ

立命館大学理工学研究科

堀 遼平，上田 佳祐と，新たなプログラマブルアナログ回路 VPA アーキテクチャの立命館大学総合理工学研究機構

汐崎 充

試作

立命館大学理工学部

藤野 毅

脂質平面膜用システムに適合する IV コンバータの設計,及び単チップで動作するマイクロシステムのためのキャパシタとオン

慶應義塾大学大学院理工学研究科

安田 陽平，小野 東輝

慶應義塾大学理工学部

中野 誠彦

66

パワーインテグリティ評価チップ 5

芝浦工業大学理工学研究科

市村 航

66

パワーインテグリティ評価チップ 6

芝浦工業大学理工学研究科

市村 航

66

直交変調器の試作

会津大学コンピュータ理工学研究科

高橋 寛太，束原 恒夫

67

チップアンテナ

65平成２５年度第３回ローム CMOS 0.18um 試作 （RO18133）
題

名SPAD 特性評価用 TEG
A hyperparallel image filtering digital-pixel-sensor employing a kernel-adaptive compressed-multiplication technique

大

学

名

研

究

者

掲載頁

東京大学工学系研究科

楊 驍，飯塚 哲也

東京大学 VDEC

朱 弘博，名倉 徹，浅田 邦博

68

東京大学 VDEC

朱 弘博，浅田 邦博

68
68

Transmission-line-based pulse generator

東京大学工学系研究科

Parit Kanjanavirojkul

電源ノイズ発生および測定回路 その 1

東京大学 VDEC

名倉 徹

69

電源ノイズ発生および測定回路 その 2

東京大学 VDEC

名倉 徹

69

電源ノイズ発生および測定回路 その 3

東京大学 VDEC

名倉 徹

69

電源ノイズ発生および測定回路 その 4

東京大学 VDEC

名倉 徹

70

Integrated magnetic probe to measure and analyze nearfield magnetic map on cryptography LSI chips

Center (VDEC)

Mai Khanh70

フォールト攻撃対策 AES 暗号回路に対するハードウェアトロイ
の実装

名城大学大学院理工学研究科情報工学専攻
名城大学理工学部情報工学科

塚平 峻矢
吉川 雅弥

70

宇宙用 CVSL 回路及び性能比較解析用 CMOS 回路

静岡理工科大学理工学部

基，池田 大地，椿原 茂樹，上江東京大学 VLSI Design and Education

波多野 裕，藤田 貴大，中村 高
71

洲 トモヒデ，市川 満，
金沢大学医薬保健学域

中山 和也

金沢大学大学院自然科学研究科

真田 圭，林 雅隆

金沢大学理工学域

北川 章夫

自己調整機能を持つ回路の試作

早稲田大学高等研究所
早稲田大学理工学術院

史 又華
戸川 望，柳澤 政生

局所的なゲート駆動電圧ブーストを用いたレベルシフタ

東京大学生産技術研究所

MOSFET を用いた可逆演算回路

ESR、微小変位、コンパレータ、ReRAM の設計

ｋ近傍法に基づいた低消費電力かつ高速処理が可能なユーク
リッド距離検索連想メモリベースの汎用的学習・認識ＳｏＣ
時空間方向に露光制御可能なイメージセンサ
発火タイミングに依存した可塑シナプスモデルと CPG モデルの試作

染谷 晃基，更田 裕司，高宮 真，

71

71

桜井 貴康

72

横浜国立大学大学院工学府

井上 孔佑，西村 考正，吉川 信行

72

広島大学ナノデバイス・バイオ融合科学研

マタウシュ ハンス ユルゲン，安究所

豊偉

広島大学大学院先端物質科学研究科

赤澤 智信，山崎 翔悟

東京理科大学工学研究科

山崎 智裕，浜本 隆之

日本大学理工学部

山下 大地，二瓶 乃亮，小久保 智

7273

彬，奥山 敦司，佐伯 勝敏

73

３状態制御方式昇圧型電流モード DC-DC コンバータの試作

中央大学理工学研究科

小舘 直人，渡辺 啓，安倍 幹織

73

NBTI 劣化の高並列測定回路

京都大学情報学研究科

粟野 皓光，廣本 正之，佐藤 高史

74

圧縮センシングイメージセンサ

京都大学情報学研究科

藤田 隆史，廣本 正之，佐藤 高史

74

冗長性を用いた逐次近似型アナログデジタル変換器

上智大学理工学部

擬似的不規則画素配置を持つ CMOS イメージセンサ
アナログ回路用ライブラリおよび素子評価 TEG の試作（２）

アナログ回路用ライブラリおよび素子評価 TEG の試作（３）栗栖 裕樹，佐々木 達也，和保 孝
夫

74
75

金沢大学理工学域

秋田 純一，笹田 佑太，井崎 千尋

高知工科大学工学部システム工学群

橘 昌良，村本 竜昇，山田 健太

高知工科大学大学院基盤工学専攻

西面 尚彰

高知工科大学システム工学群

75

橘 昌良，板坂 直哉，中村 達彦，

高知工科大学大学院基盤工学専攻

村本 竜昇
坂東 拓弥

75

DFT のスキャンイン・アウトおよびキャプチャ電力評価

九州工業大学大学院情報工学研究院

佐藤 康夫，梶原 誠司，王 森レイ

76

2.5GHz Injection Lock Aalog-PLL および Clock and Data

法政大学大学院工学研究科

嘉藤 貴博

Recovery 用 Phase Detector の試作

法政大学理工学部

中村 有輝，石川 悠介

チップ設計技術および測定技術習得用 SRAM 回路

九州工業大学情報工学部

近藤 敬宏，徳丸 翔吾，久保 直

76也，中村 和之76

ゲート酸化膜の破壊位置を利用した OTP メモリ

東京大学生産技術研究所

更田 裕司，高宮 真，桜井 貴康

77

多チャンネル皮質脳波信号計測チップ

大阪大学大学院生命機能研究科
広島大学大学院先端物質科学研究科

鈴木 隆文，安藤 博士
吉田 毅

77

半導体検出器用信号増幅回路の試作

東北大学大学院工学研究科

清水 陽太，菊池 洋平

77

MDR-ROM におけるデータ読み出し遅延差を用いた PUF（MDR-ROM PUF）

立命館大学理工学研究科
立命館大学総合理工学研究機構
立命館大学理工学部

0.18μmCMOS を用いたパッチクランプ測定システムの改良,及慶應義塾大学大学院理工学研究科

び単チップで動作するマイクロシステムのための発振回路

慶應義塾大学理工学部

菅谷 周平，西村 隆志，竹内 章
浩，浅川 俊介
汐崎 充

78

藤野 毅
中山 渉，小野 東輝，川島 拓也
四つ田 大樹，渡邊 淳史，中野 誠
彦

78

3-1
29

第
３
章
チ
ッ
プ
試
作
報
告

A novel methodology for the implementation of aswitched-capacitor voltage reference

早稲田大学情報生産システム研究科

張 浩，吉原 務

78

微粒子操作向け容量変化検出回路

大阪大学大学院工学研究科

岩崎 紘介，松岡 俊匡

79

中部大学工学部

石井 清

中部大学

宮本 順一

79

山梨大学工学部

兼本 大輔

79

太陽電池用制御回路およびリング発振器
無線受信機に用いる新たな 1bit 分解能 A/D 変換器

平成２５年度第４回ローム CMOS 0.18um 試作 （RO18134）
題

名Channel charge injection based low power thresholding

大

学

名

研

東京大学工学部電気電子工学科

矢野 智比古，山内 善高

東京大学 VDEC

名倉 徹，浅田 邦博

ホール効果を用いたオンチップ磁気センサ

東京大学生産技術研究所

染谷 晃基，更田 裕司，高宮 真，
桜井 貴康

64-kbCMOS メモリにおける低消費電力設計

横浜国立大学大学院工学府

佐々木 悠太，吉川 信行

81

複数の走査回路を搭載したイメージセンサ

東京理科大学工学研究科

箱石 広之，小林 崇，浜本 隆之

81

ノイズ相関行列を用いた LNA の設計手法の検討回路の試作

中央大学理工学研究科

猪股 昇，薬師寺 祐介

81

パルス再生リングを用いたパルス幅積分器によるゼロ位相オフ
プ電源変動抑制回路

アナログ基本回路試作演習
ニューロンＣＭＯＳインバータを用いたＣＡＭ

石田 宇一，小原 一馬，山崎 雄

上智大学理工学部介，和保 孝夫

東海大学基盤工学部

藤本 邦昭

東海大学産業工学部

原田 裕二郎東京大学大規模集積システム設計教育研究
電源品質試験用 TEG 回路

センター
株式会社アドバンテスト

第
３
章
チ
ッ
プ
試
作
報
告

掲載頁

朱 弘博，浅田 邦博

セット PWPLL と DLL/TDC 電圧モニタリングによるオンチッ

30者東京大学 VDEC

circuits

3-1

究小松 聡，名倉 徹

80

80

80

82

82

石田 雅裕

82

83

大規模回路での DFT のスキャンイン電力評価

九州工業大学大学院情報工学研究院

佐藤 康夫，梶原 誠司，三宅 庸資

CMOS LSI チップ内の温度分布の解析

富山県立大学工学部

松田 敏弘，岩田 栄之

83

ゲート酸化膜の破壊位置を利用した OTP メモリ

東京大学生産技術研究所

更田 裕司，高宮 真，桜井 貴康

83

低電圧 CMOS アナログ回路の試作

明治大学理工学研究科

伊藤 遼，高野 真志

84

多チャンネル皮質脳波信号計測チップ

大阪大学大学院生命機能研究科
広島大学大学院先端物質科学研究科

鈴木 隆文，安藤 博士
吉田 毅

84

慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

渡邊 淳史，四つ田 大樹，中野 誠

高周波・高空間分解能のマイクロ磁界プローブの開発

東北大学大学院工学研究科

山口 正洋，室賀 翔，重田 洋二郎

85

センサ信号処理向け CMOS 回路

山梨大学教育人間科学部

小川 覚美，永井 正成

85

生体信号記録システム用可変利得増幅回路とシリアルパラレル
変換機及び単チップで動作するマイクロシステムのための電源回路と発振回路

位相同期回路の干渉ノイズ検証用 TEG
エネルギーハーベスト及び非接触給電向け整流器及び昇圧回路
TEG
断熱的論理回路を用いたディジタル PWM 回路

大阪工業大学大学院工学研究科

小野 東輝，川島 拓也
84

彦

電気電子

清水 真司，森下 宗瑛，肥田 晃一

工学専攻郎，水野 順貴，酒見 議一，吉村勉，

85

信州大学工学部

篠原 秀樹，宮地 幸祐

86

山形大学理工学研究科

横山 道央，趙 勝一，澤田 直樹

86

3.

2

チップ種別一覧
TEG(特性評価回路など)

ラン名

タ

イ

ト

ル

研

究

者

掲載頁

OS08131

アナログ回路とインダクタ，素子評価TEGの試作

大澤 衛

38

RO18125

宇宙用CVSL回路及び性能比較解析用CMOS回路

波多野 裕, 白井 哉秀, 木内 恭介, 石切山 信二

39

RO18125

集積化磁気センサの最適化構造の特性評価用TEG

木村 孝之

41

RO18125

遅延故障および断線故障テスト用回路の試作

小西 朝陽, 西條 慎吾, 二宮 孝暢, 日下 敬雄, 梅津 翔一,
櫻井 浩希, 四柳 浩之, 橋爪 正樹

42

RO18125

確率的TDC回路

小松 聡

43

RO18125

ゲート酸化膜の破壊位置制御評価回路

更田 裕司, 高宮 真, 桜井 貴康

44

RO18125

チップ内部デジタルノイズ観察用ＴＥＧ

遠藤 哲郎

45
49

RO18131

Gate Controlled Diodeと基板バイアス効果のスケーリング性検討TEG

田篠 奏, 井田 次郎

RO18131

レーザ照射によるフォールト攻撃の検証用TEGチップ

中野 将志, 藤野 毅, 中井 綱人, 浅川 俊介, 汐崎 充

53

RO18131

レーザ照射によるフォールト攻撃の検証用TEGチップ

中野 将志, 藤野 毅, 中井 綱人, 浅川 俊介, 汐崎 充

54

RO18131

オンチップ太陽電池の開発チップ1

堀口 文男

55

RO18131

オンチップ太陽電池の開発チップ2

堀口 文男

55

RO18131高周波・高空間分解能のマイクロ磁界プローブの開発

山口 正洋, 室賀 翔, 重田 洋二郎

56

RO18132

高速起動水晶発振回路

井口 俊太, 更田 裕司, 高宮 真, 桜井 貴康

61

RO18132

環境RF発電向けGate Controlled Diodeと整流回路TEG

梅棹 遼, 田篠 奏, 井田 次郎

61

RO18132

末永 翔平, 西條 慎吾, 二宮 孝暢, 日下 敬雄, 梅津 翔一,

遅延故障および断線故障テスト用回路の試作

櫻井 浩希, 四柳 浩之, 橋爪 正樹

63

RO18132

スキャンイン電力低減および遅延測定の改良

佐藤 康夫, 梶原 誠司, 加藤 隆明

63

RO18132

ゲート酸化膜の破壊位置制御評価回路

更田 裕司, 高宮 真, 桜井 貴康

64

RO18132漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用TEGチップ

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

65

RO18133

SPAD特性評価用TEG

楊 驍, 飯塚 哲也, 朱 弘博, 名倉 徹, 浅田 邦博

68

RO18133

宇宙用CVSL回路及び性能比較解析用CMOS回路

RO18133

波多野 裕, 藤田 貴大, 中村 高基, 池田 大地, 椿原 茂樹,
上江洲 トモヒデ, 市川 満,

71

自己調整機能を持つ回路の試作

史 又華, 戸川 望, 柳澤 政生

71

RO18133

局所的なゲート駆動電圧ブーストを用いたレベルシフタ

染谷 晃基, 更田 裕司, 高宮 真, 桜井 貴康

72

RO18133

NBTI劣化の高並列測定回路

粟野 皓光, 廣本 正之, 佐藤 高史

74

RO18133

DFTのスキャンイン・アウトおよびキャプチャ電力評価

佐藤 康夫, 梶原 誠司, 王 森レイ

76

RO18133

ゲート酸化膜の破壊位置を利用したOTPメモリ

更田 裕司, 高宮 真, 桜井 貴康

77

MDR-ROMにおけるデータ読み出し遅延差を用いたPUF（MDR-ROM

菅谷 周平, 西村 隆志, 竹内 章浩, 浅川 俊介, 汐崎 充, 藤

PUF）

野毅

RO18133

78

RO18133

太陽電池用制御回路およびリング発振器

石井 清, 宮本 順一

79

RO18134

Channel charge injection based low power thresholding circuits

朱 弘博, 浅田 邦博

80

RO18134

ホール効果を用いたオンチップ磁気センサ

染谷 晃基, 更田 裕司, 高宮 真, 桜井 貴康

80

RO18134

電源品質試験用TEG回路

小松 聡, 名倉 徹, 石田 雅裕

82

RO18134大規模回路でのDFTのスキャンイン電力評価

佐藤 康夫, 梶原 誠司, 三宅 庸資

83

RO18134

CMOS LSIチップ内の温度分布の解析

松田 敏弘, 岩田 栄之

83

RO18134

ゲート酸化膜の破壊位置を利用したOTPメモリ

更田 裕司, 高宮 真, 桜井 貴康

83

RO18134

高周波・高空間分解能のマイクロ磁界プローブの開発

山口 正洋, 室賀 翔, 重田 洋二郎

85

RO18134

位相同期回路の干渉ノイズ検証用TEG

清水 真司, 森下 宗瑛, 肥田 晃一郎, 水野 順貴, 酒見 議一,
吉村 勉,

85

RO18134

エネルギーハーベスト及び非接触給電向け整流器及び昇圧回路TEG

篠原 秀樹, 宮地 幸祐

86

アナデジ混載ラン名
ES65131
RO18125
RO18131

タ

イ

ト

ル

研

究

者

掲載頁

ニアスレッショルド領域におけるエネルギー高効率化に関する研究

小野寺 秀俊, 石原 亨, 西澤 真一, Islam A.K.M. Mahfuzul, 釡江 典裕, 近藤 正大, 西村 彰平

36

多チャンネル皮質脳波信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

45

鵜飼 慎太郎, 柴谷 恵, 浅川 俊介, 汐崎 充, 藤野 毅

53

サイドチャネル攻撃対策AESとPUF技術を用いた耐タンパ認証システム向けのセキュアLSI

3-2
31

第
３
章
チ
ッ
プ
試
作
報
告

RO18131

オフチップ共振回路を用いた断熱的論理用低消費電力電源回路

高橋 康宏, 佐藤 比佐夫

55

RO18132

RF無線給電フォロンとエンド及び受信機TEG

浅井 翔地, 寺田 直樹, 秋田 一平

62

堀 遼平, 上田 佳祐, 汐崎 充, 藤野 毅

65

RO18132

リバースエンジニアリング対策に向けたDPDアーキテクチャと，新たなプログラマブルアナログ回路VPAアーキテクチャの試作

RO18133

多チャンネル皮質脳波信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

77

RO18134

多チャンネル皮質脳波信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

84

アナログ/デジタル信号処理プロセッサ
ラン名

ト

ル

研

究

者

掲載頁

中山 和也, 河合 一樹

40

RO18125

画像認識用プロセッサ

深山 正幸

41

RO18125

低電圧CMOSアナログ回路の試作

小林 優太, 高橋 康仁, 伊藤 遼, 高野 真志

44

RO18125

半導体検出器用電荷有感型前置増幅器の試作

清水 陽太, 菊池 洋平

45

RO18125

パワーインテグリティ評価チップ1

市村 航

48

RO18125

パワーインテグリティ評価チップ2

市村 航

48

RO18131

圧力センサ用多チャンネルCV変換回路の設計

和泉 幸司, 松田 敏弘, 岩田 栄之

52

RO18131

低電圧CMOSアナログ回路の試作

伊藤 遼, 小林 直弘, 佐藤 雅紀, 石原 貴大

53

RO18131

断熱的論理回路CAASLによる8bit-Sbox

Monteiro Cancio, 高橋 康宏

56

RO18131

土壌センサ用評価チップ

二川 雅登

58

RO18131

パワーインテグリティ評価チップ3

市村 航

59

RO18131

パワーインテグリティ評価チップ4

市村 航

59

RO18132

圧力センサ用多チャンネルCV変換回路の設計

和泉 幸司, 松田 敏弘, 岩田 栄之

63

RO18132

低電圧CMOSアナログ回路の試作

伊藤 遼, 栗山 翔太郎, 満田 亮

64

RO18132

半導体検出器用信号増幅回路の試作

清水 陽太, 菊池 洋平

64

RO18132

パワーインテグリティ評価チップ5

市村 航

66

RO18132

パワーインテグリティ評価チップ6

市村 航

66

RO18133

Integrated magnetic probe to measure and analyze near-fieldmagnetic map on cryptography LSI chips

Mai Khanh70

ｋ近傍法に基づいた低消費電力かつ高速処理が可能なユークリッド距離検

マタウシュ ハンス ユルゲン, 安 豊偉, 赤澤 智信, 山崎

索連想メモリベースの汎用的学習・認識ＳｏＣ

翔悟

72

RO18133

半導体検出器用信号増幅回路の試作

清水 陽太, 菊池 洋平

77

RO18134

断熱的論理回路を用いたディジタルPWM回路

横山 道央, 趙 勝一, 澤田 直樹

86

RO18133

32

チ
ッ
プ
試
作
報
告

イ

ESR 多値ReRAM

3-2

第
３
章

タ

RO18125

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

OS08131

アナログ2入力ANC回路とハウリング低減用回路の試作

加藤 正史, 久保 真奈美, 山中 星良

37OS08131

センサ信号処理向けCMOS回路

小川 覚美

38
39

RO18125

A PWPLL designed with a PWPLL compiler

峠 仁人

RO18125

デジタル・アナログ並列型LDO電圧レギュレータ

森 雄章, 更田 裕司, 高宮 真, 桜井 貴康

40

RO18125電流モードA/D変換器の高精度化手法実現のための高線形性入力回路

太田 昌伸, 正藤 祐輔, 米澤 祐二, 坂東 和馬, 金子 成吾

41

RO18125

アナログ回路およびデジタル回路TEGの試作

大澤 衛, 蓬田 拓夢

42

RO18125

インダクタおよび発振器評価TEG

外谷 昭洋

43

RO18125

アナログ回路用ライブラリおよび素子評価TEGの試作

橘 昌良, 坂東 拓也, 渡辺 勇磨, 西面 尚彰

44RO18125

DC-DCコンバータ回路TEG1

細川 淳平, 深山 正幸, 松田 吉雄

47

RO18131

デジタル・アナログ並列型LDO電圧レギュレータ

森 雄章, 更田 裕司, 高宮 真, 桜井 貴康

49

RO18131

低周波数発振可能なCPGモデルと多値SRAMの試作

二瓶 乃亮, 小久保 智彬, 奥山 敦司, 真下 祐一, 佐伯 勝敏

50

RO18131

アナログ回路試作

蓬田 拓夢, 大澤 衛, 塩野谷 雅仁

51

RO18131

インダクタおよび発振器評価TEG

外谷 昭洋

51

RO18131

インダクタおよび発振器評価TEG

外谷 昭洋

51

RO18131

DS Time to Digital ConverterおよびLC Digital Controlled Oscillatorの試作

嘉藤 貴博, 中村 有輝, 石川 悠介

52

パッチクランプ測定システムの改良,及び単チップで動作するマイクロシス

中山 渉, 安田 陽平, 野村 一樹, 小野 東輝, 川島 拓也, 中

テムのための電源回路

野 誠彦

RO1813154

RO18131

ワイヤレス給電用高効率同期整流器

橋場 惇輝, 石黒 仁揮

RO18131

高速スイッチングSIDO DC-DCコンバータ

川尻 徹, 石黒 仁揮

57

RO18131

DC-DCコンバータ回路TEG2

細川 淳平, 深山 正幸, 松田 吉雄

58

RO18132

降圧型DC-DCバックコンバータ回路

柳原 裕貴, 更田 裕司, 高宮 真, 桜井 貴康

60

RO18132インバータベースΔΣ変調器とナノワイヤ/CMOS異種技術集積化

道又 賢司, 島本 一成, 渡邉 龍郎, 和保 孝夫

62

RO18132

脂質平面膜用システムに適合するIVコンバータの設計,及び単チップで動作するマイクロシステムのためのキャパシタとオンチップアンテナ

安田 陽平, 小野 東輝, 中野 誠彦

66

RO18133

ESR、微小変位、コンパレータ、ReRAMの設計

中山 和也, 真田 圭, 林 雅隆, 北川 章夫

71

RO18133

発火タイミングに依存した可塑シナプスモデルとCPGモデルの試作

山下 大地, 二瓶 乃亮, 小久保 智彬, 奥山 敦司, 佐伯 勝敏

73

RO18133

３状態制御方式昇圧型電流モードDC-DCコンバータの試作

小舘 直人, 渡辺 啓, 安倍 幹織

73

RO18133

冗長性を用いた逐次近似型アナログデジタル変換器

栗栖 裕樹, 佐々木 達也, 和保 孝夫

7457

RO18133

アナログ回路用ライブラリおよび素子評価TEGの試作（２）橘 昌良, 村本 竜昇, 山田 健太, 西面 尚彰

75RO18133

アナログ回路用ライブラリおよび素子評価TEGの試作（３）橘 昌良, 板坂 直哉, 中村 達彦, 村本 竜昇, 坂東 拓弥

75

RO18133

2.5GHz Injection Lock Aalog-PLL および Clock and Data Recovery 用
Phase Detector の試作

嘉藤 貴博, 中村 有輝, 石川 悠介

76

RO18133
RO18133
RO18134
RO18134
RO18134
RO18134

0.18μmCMOSを用いたパッチクランプ測定システムの改良,及び単チップ

中山 渉, 小野 東輝, 川島 拓也, 四つ田 大樹, 渡邊 淳史,

で動作するマイクロシステムのための発振回路

中野 誠彦

78

無線受信機に用いる新たな1bit分解能A/D変換器

兼本 大輔

79

矢野 智比古, 山内 善高, 名倉 徹, 浅田 邦博

80

石田 宇一, 小原 一馬, 山崎 雄介, 和保 孝夫

82

小野 東輝, 川島 拓也, 渡邊 淳史, 四つ田 大樹, 中野 誠彦

84

小川 覚美, 永井 正成

85

パルス再生リングを用いたパルス幅積分器によるゼロ位相オフセット
PWPLLとDLL/TDC電圧モニタリングによるオンチップ電源変動抑制回路
アナログ基本回路試作演習
生体信号記録システム用可変利得増幅回路とシリアルパラレル変換機及び単チップで動作するマイクロシステムのための電源回路と発振回路
センサ信号処理向けCMOS回路

イメージセンサ/スマートセンサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18125

注目領域画素並列検波処理による3次元形状取得向けイメージセンサ

松島 多佳彦, 池田 誠

39

RO18125

可視光通信用光受信回路

藤代 瞬也, 松本 佳宣

42

RO18125

擬似的不規則画素配置イメージセンサ

秋田 純一, 五十嵐 覚

43

RO18125

非接触給電を搭載した微粒子操作チップ

崔 冀, 岩崎 紘介, 松岡 俊匡

46

RO18131

液中オンチップ微粒子操作用非接触電力伝送集積回路(1)出井 良明, 岩崎 紘介, 崔 冀, 松岡 俊匡

56

RO18131

液中オンチップ微粒子操作用非接触電力伝送集積回路(2)出井 良明, 岩崎 紘介, 崔 冀, 松岡 俊匡

57

RO18132

視線検出機能を持つ列並列処理構成イメージセンサのテスト回路

秋田 純一, 五十嵐 覚

60

RO18133

A hyperparallel image filtering digital-pixel-sensor employing akernel-adaptive compressed-multiplication technique

朱 弘博, 浅田 邦博

68

RO18133

時空間方向に露光制御可能なイメージセンサ

山崎 智裕, 浜本 隆之

73

RO18133

圧縮センシングイメージセンサ

藤田 隆史, 廣本 正之, 佐藤 高史

74

RO18133

擬似的不規則画素配置を持つCMOSイメージセンサ

秋田 純一, 笹田 佑太, 井崎 千尋

75

RO18133

微粒子操作向け容量変化検出回路

岩崎 紘介, 松岡 俊匡

79

RO18134

複数の走査回路を搭載したイメージセンサ

箱石 広之, 小林 崇, 浜本 隆之

81

マイクロプロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18125

ホールセンサアレイチップの省電力化

村上 裕二, 井美 椋太

RO18131

ホールセンサアレイTEGチップ

村上 裕二, 井美 椋太

58

RO18132

一時故障・永久故障に強靭な多重化パイプラインプロセッサblurDMR

姚 駿, 中島 康彦, 岡田 翔伍, 小林 和淑

60

張 浩, 吉原 務

78

RO18133

A novel methodology for the implementation of a switched-capacitor
voltage reference

47

メモリ
ラン名
RO18125

タ
不揮発性SRAM

イ

ト

ル

研
中山 和也

究

者

掲載頁
46

3-2
33

第
３
章
チ
ッ
プ
試
作
報
告

RO18131

SFQ/CMOSハイブリッドメモリ用 64-kb CMOSメモリ

佐々木 悠太, 吉川 信行

50

RO18131

SRAM評価用TEG及びリング発振回路評価用TEG

伊見 仁, 福田 知宏, 中村 和之

52

佐々木 悠太, 吉川 信行

6176

RO18132

SFQ/CMOSハイブリッドメモリ用64-kbCMOSメモリにおけるメモリセ
ルの最小設計

RO18133

チップ設計技術および測定技術習得用SRAM回路

近藤 敬宏, 徳丸 翔吾, 久保 直也, 中村 和之

RO18134

64-kbCMOSメモリにおける低消費電力設計

佐々木 悠太, 吉川 信行

81

RO18134

ニューロンＣＭＯＳインバータを用いたＣＡＭ

藤本 邦昭, 原田 裕二郎

82

演算回路(乗算器，除算器など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18125MOSFETを用いた可逆演算回路

井上 孔佑, 佐々木 悠太, 吉川 信行

RO18125

断熱的論理回路CSSALによる4bitガロア体乗算器

Monteiro Cancio, 高橋 康宏

46

RO18131

静電アクチュエータ用自律分散型制御回路

劉 俊安, 丸山 智史, 年吉 洋

49

RO18131MOSFETを用いた可逆演算回路

井上 孔佑, 吉川 信行

50

RO18131

サイドチャネル攻撃評価用AES暗号回路

中井 綱人, 鵜飼 慎太郎, 柴谷 恵, 浅川 俊介, 汐崎 充, 藤
野毅

54

RO18132

低電圧信号処理回路

川村 恭平, 松本 佳宣

62

鵜飼 慎太郎, 浅川 俊介, 汐崎 充, 藤野 毅

65

RO18132電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによるHMDR
ROMを利用したAES暗号回路

40

RO18133

電源ノイズ発生および測定回路 その1

名倉 徹

69

RO18133

電源ノイズ発生および測定回路 その2

名倉 徹

69

RO18133

電源ノイズ発生および測定回路 その3

名倉 徹

69

RO18133

電源ノイズ発生および測定回路 その4

名倉 徹

70

RO18133

フォールト攻撃対策AES暗号回路に対するハードウェアトロイの実装

塚平 峻矢, 吉川 雅弥

70

RO18133MOSFETを用いた可逆演算回路

井上 孔佑, 西村 考正, 吉川 信行

72

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

3-2

ES6513134

ES65131

第３
章

ES65131

低電圧・低消費電力RF CMOSトランシーバ

石原 昇, 益 一哉, 伊藤 浩之

35

RO18132

直交変調器の試作

高橋 寛太, 束原 恒夫

67

RO18133

Transmission-line-based pulse generator

Parit Kanjanavirojkul

68

チ
ッ
プ
試
作
報
告

RO18134

ノイズ相関行列を用いたLNAの設計手法の検討回路の試作

猪股 昇, 薬師寺 祐介

81

RO18134

低電圧CMOSアナログ回路の試作

伊藤 遼, 高野 真志

84

Pulse Transceiver with Leakage Cancellation
Enhanced-Transmitted-Power Pulse Transceiver with Leakage Cancellation

Nguyen Ngoc Mai Khanh, Parit Kanjanavirojkul

35

Nguyen Ngoc Mai Khanh, Parit Kanjanavirojkul

35

その他
ラン名
OS08131

タ

イ

ト

ル

MEMSマイクロロボットの動作制御回路用ハードウェアニューロンモデル
TEG

研

究

者

日高 智浩, 関根 好文, 内木場 文男, 齊藤 健, 内藤 友香

掲載頁
37

OS08131

シュミットトリガ回路を用いた電圧制御発振器

藤本 邦昭, 原田 裕二郎

37

OS08131

0.8 um CMOSプロセスによる高速光検出器

刑部 遼一, 丸山 武男, 飯山 宏一

38

RO18125

10GHz帯域のCMOSアバランシェ光検出器

霜鳥 敏之, 丸山 武男, 飯山 宏一

47

3.

3

各チップの詳細
平成25年7月e-Shuttle CMOS 65nm 試作（ ES65131 ）Pulse Transceiver with Leakage Cancellation
東京大学工学系研究科

Nguyen Ngoc Mai Khanh, Parit Kanjanavirojkul

概要：A pulse transceiver for indoor sensing applications is implemented in a 65-nm CMOS process. Main feature of the circuit is to cancel
leakage from the transmitter to the receiver, which arises when a transmitter and a receiver are placed near to each other, as in the onchip transceiver. The transceiver is divided into 3 main parts; a transmitter, a digital circuit, and a receiver. The transmitter consists of apulse generator and an antenna. The pulse generator performs direct pulse generation based on damping-pulse technique, such that thetransmitter consumes power only during pulse generation period and thus it has low power consumption, compared to utilizing continuous
wave oscillator. Output pulses are generated at clock edges, fed externally and sharpen within the chip by inverter chain. The signal iscoupled to dipole patch antenna by an on-chip transformer, and radiated out. The receiver consists of an antenna, a self-mixing circuitwith a polarity-reversing switch and a 3-stage LNA. The received signal is self-mixed such that time of arrival can be detected. Polarity-reversing switch reverses one of signal path before self-mixing. It plays a main role in leakage cancellation. A digital circuit is implemented
for the generation of a control signal to control a polarity-reversing switch. It generates short rectangular impulses signal which is reversed
in polarity after a number of impulses. The digital circuit consists of a counter, D flip-flop, voltage controlled delay line and a NOR gate.
Delay line specifies impulse width and it is controlled by external voltage source. By the control scheme, leakage signal fed into selfmixer is reversed after a number of received pulses, such that leakage is cancelled, and detection of reflected signal is more accurate.
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Agilent 社
ADS

トランジスタ数：100～1,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，ATM など）Enhanced-Transmitted-Power Pulse Transceiver with Leakage Cancellation
東京大学工学系研究科

Nguyen Ngoc Mai Khanh, Parit Kanjanavirojkul

概要：A pulse transceiver for indoor sensing applications with two transmitters and one receiver is integrated into a 65-nm CMOS process
chip. The transceiver is divided into 3 main parts; transmitters, a digital circuit, and a receiver. Each of transmitters consists of a clockbased pulse generator and a dipole-patch antenna. Clock tree paths are designed to ensure equal distribution of clock delays to both transmitters, such that the transmitted pulses are added in-phase. The transceiver circuit idea is to cancel leakage from the transmitter to the receiver. Implementation of two transmitters on the same chip aims to enhance transmitted power and evaluate our proposed leakage
cancellation scheme at high leakage power. The proposed leakage cancellation technique has ability to cancel leakage at high transmitted
power. Thus we expect better detection performance compared to a transceiver with one transmitter. The receiver consists of an antenna,a self-mixing circuit with a polarity-reversing switch and a 3-stage LNA. The received signal is self-mixed such that time of arrival can bedetected. Polarity-reversing switch reverses one of signal path before self-mixing. It plays a main role in leakage cancellation. Also, a digital circuit is implemented for the generation of a control signal to control a polarity-reversing switch. It generates short rectangular impulses signal which is reversed in polarity after a number of impulses. The digital circuit consists of a counter, D flip-flop, voltage
controlled delay line and a NOR gate. Delay line specifies impulse width and it is controlled by external voltage source. By the control
scheme since leakage signal is self-cancelled, leakage is eliminated regard less of high transmitted power, such that detection of reflectedsignal is more accurate.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Agilent 社
ADS

トランジスタ数：100～1,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，ATM など）

低電圧・低消費電力 RF CMOS トランシーバ
東京工業大学ソリューション研究機構
東京工業大学精密工学研究所

石原 昇, 益 一哉

伊藤 浩之

概要：大量のセンサ群データを監視し制御するスワームネットワークシステムの研究開発が始まっている. このようなシステムを実現するには, 無給電で多種多様な情報の収集を可能とする超低電力で多機能なワイヤレスセンサノードの実現が鍵となる. 今回我々は, 0.5～
0.6V の電源電圧, 5.8GHｚの ISM バンドで動作する 2 種類の低電圧・低消費電力 RFCMOS トランシーバ回路の設計試作を行った.
①バッテリーレス RF トランシーバ：基地局からの無線信号エネルギーを蓄え, その蓄積したエネルギーにより送受信回路を動作させる回路で, パワーマネージメント回路と送受信回路より成り, 送信回路では基地局からの RF 信号をローカル信号として用いることにより低電力動作化を可能にしている. ②高速トランシーバ：映像伝送も可能とする 10Mb/s, 0.5V 動作のトランシーバで, 送受信回路とローカ
ル信号生成用 PLL 回路より成る. 低電圧・低消費電力動作化のため, フォワードバックゲートバイアスによる低しきい値動作回路を大々的に適用し, さらに受信回路では, ミキサーファースト構成, 不確定 IF 構成技術を, PLL 回路では電流再利用型 VCO や注入同期型分周回路を導入した. その結果, 両回路とも 5.8GHz 帯で 1.5mW 以下の低消費電力動作の実現に成功し, 提案回路技術の有効性を確認した.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Agilent 社
ADS

トランジスタ数：1,000～10,000

ATM など）試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，

3-3
35

第
３
章
チ
ッ
プ
試
作
報
告

ニアスレッショルド領域におけるエネルギー高効率化に関する研究
京都大学大学院情報学研究科通信情報システム専攻

小野寺 秀俊, 石原 亨, 西澤 真一, Islam A.K.M. Mahfuzul, 釡江 典裕,
近藤 正大, 西村 彰平

概要：本チップはニアスレッショルド領域を目標としたエネルギー効率の高いセルライブラリの特性評価回路，特性の補償回路及び特性補償の結果を評価する回路により構成されている．組み合わせセルの評価回路として駆動力や負荷の違う論理セルからなるリング発振回路をアレイ状に多数搭載している．順序論理セルの評価回路として測定対象順序セルの入力クロック及びデータの位相を可変とする測定回路を搭載している．ばらつきモニタとして自動設計フローで作成された再構成可能なモニタ回路を搭載している．次に，特性ばらつきを補償するために単一電源より順方向及び逆方向の基板バイアス生成回路を搭載している．特性補償の結果をデモするために，AES 暗号化・復号化回路を搭載している．AES 回路に特性ばらつきの補償回路を組み込んでいる．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社
ASSURA，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
10,000,000

3-3
36

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：1,000,000～

平成25年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08131 ）MEMS マイクロロボットの動作制御回路用ハードウェアニューロンモデル
TEG
日本大学理工学部

日高 智浩, 関根 好文, 内木場 文男, 齊藤 健

日本大学大学院理工学研究科

内藤 友香

概要：現在，数ミリメートルサイズのマイクロロボットが研究開発され，医療分野や装置の微小部分における作業等，多くの分野での活躍が期待されている. 今後，筐体のさらなる小型化に伴い，制御回路の高集積化が必要である. そこで，将来的にチップ内にハードウェアニュー
ラルネットワークを形成するために，今回の試作ではハードウェアニューラルネットワークの構成要素であるハードウェアニューロンモデルのレイアウト面積縮小について検討した.
MEMS マイクロロボットの駆動波形を出力するハードウェアニューロンモデルの，MOSFET のチャネル長およびチャネル幅を工夫し，回路面積を削減した細胞体モデルを設計した.
今回ハードウェアニューロンモデルで使用した 7 種類の MOSFET は IC チップ中央部に配置
し，個別に測定が可能である. 測定をおこなった結果，ニューロンモデルの発振が得られなかった. MOSFET に付随する寄生容量や，コンタクト及びビアの抵抗を考慮せずに，シミュレーションをおこなったため発振が得られなかった可能性がある. 今後は，IC チップ中央部に搭載した MOSFET の寄生容量やコンタクト抵抗等の測定を行い，次回の設計試作に反映する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：その他

シュミットトリガ回路を用いた電圧制御発振器
東海大学基盤工学部

藤本 邦昭

東海大学産業工学部

原田 裕二郎概要：オペアンプを用いたシュミットトリガ回路とオペアンプを用いたミラー積分回路を組み合わせる事で, 電圧制御発振器を構成できる事が知られている. しかし, この回路は発振周波数が高くなるとシュミットトリガ回路の遅延のために理論値と実験値が一致しなくなる. そこで,シュミットトリガ回路をオペアンプではなくＣＭＯS インバータを用いて構成し, 発振周波数が高い場合にも, 入力電圧に比例した発振出力が得られる電圧制御発振器を提案した. また, Ｃ
ＭＯＳインバータを用いたシュミットトリガ回路は, オペアンプを用いたシュミットトリガ回路と違い閾電圧を持ち, このため出力信号に直流分が発生するが, これをキャンセルする回路も同時に提案している. 本試作は, これらの回路の有効性を確認するために行ったものである
が, 入力バッファ回路の接続を間違えたため, 動作させることができなかった. 現在, レイアウ
トの修正は終了しており, 次回試作において, 回路の有効性を確認したいと思っている.

3-337

参考文献：Y. Harada, K. Fujimoto and M. Yahara, “A Voltage Controlled Oscillator with Threshold Automatic Compensation,”ICIC express letters, Vol. 8, No. 1, pp.295-301, March 2014

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

チップ種別：その他

アナログ 2 入力 ANC 回路とハウリング低減用回路の試作
名古屋工業大学大学院工学研究科

加藤 正史, 久保 真奈美, 山中 星良

概要：騒音に対して逆位相の音を重ね合わせて騒音除去を行う技術としてアクティブノイズコ
ントロール（ANC）がある. 現在ダクト内騒音のような一次元音場に対してディジタル回路にて実用化されているが, ディジタル ANC 回路では信号処理の速度が遅いことが問題となっている. 本研究室では高速動作可能なアナログ回路にて ANC 回路を作製し問題解決を図る. アナロ
グ ANC 回路はニューラルネットワークを基に 2 入力 ANC 回路を提案しており, 乗算器, 積分器, 加算器で構成されている. また, 性能向上のためオールパスフィルタを挿入した. 上述したアナログ ANC 回路をハウリング低減にも応用した. しかしハウリングを低減するには振幅を制御するアナログ ANC 回路だけでは不十分であり, 周波数制御が可能な回路である位相同期回路（PLL ）も併せて用いた. PLL によりハウリングと同じ周波数の信号を発生し, アナログ
ANC 回路により振幅を揃えてハウリング信号に加算することでハウリングの低減を図る. ハウ
リング低減用回路は PLL, 位相調整のための 90°遅延回路, アナログ ANC 回路, 二つの制御回路で構成されている. 本試作チップは回路の動作確認及び評価を行うため, コンデンサを外付けとしたアナログ 2 入力 ANC 回路とハウリング低減用回路を搭載した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Cadence 社
Dracula，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角

第
３
章
チ
ッ
プ
試
作
報
告

0.8 um CMOS プロセスによる高速光検出器
金沢大学大学院自然科学研究科電子情報科学専攻
金沢大学理工研究域電子情報学系

刑部 遼一

丸山 武男, 飯山 宏一

概要：LSI 内や LSI 間のデータ伝送に光伝送を用いる光インターコネクションが検討されているが, その実用化のためには可能な限り LSI と光デバイスのモノリシックな集積化が望まれる. 当研究室では CMOS プロセスを利用した高速光検出器を検討しており, これまでにオンセミ 1.2 um プロセスを用いて 1 GHz 帯域の光検出器を, ローム 0.18 um プロセスを用いて 10 GHz 帯域のアバランシェ光検出器を作製しているが, 新たなプロセスである 0.8
um プロセスを利用して, 受光感度と高速応答性を評価することを目的としてチップ試作を行った. 櫛形電極構造の横型 PIN 構造を採用し, 櫛型電極間隔や受光面積を変化させた素子を作製し, 受光感度と周波数帯域の電極間隔および受光面積依存性を評価し, 最適設計のための指針の検討を予定している.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Cadence 社 Diva トランジスタ
数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：その他

アナログ回路とインダクタ，素子評価 TEG の試作
電気通信大学情報理工学部

大澤 衛

概要：前回に引き続きテスト試作を行った．今回の試作では，学生の LSI に関する学習の意味で，基本的な回路を載せた．試作回路は前回と同様の，オペアンプ，リングオシレー
タである．素子の基本特性評価用の TEG として MOS トランジスタも試作した．また，今後の RF 回路への応用に向けて，余った面積には，インダクタを載せた．インダクタの構成
はシンプルな四角形の 2.5～3.5 回巻で直径 75u,100u，125u，150u，200u，300um である．測定の結果，回路は動作しなかった．しかし，この結果をもとに設計にフィードバッ
クすることで学生の学力向上に役立てた．また，インダクタの測定結果から経験則による式から設計したインダクタの実測値は目標値と大きくかけ離れる結果となった．今回作成
したインダクタの電磁界シミュレーションを行い，実験データの信頼性を高めるつもりで

3-3
38

第
３
章
チ
ッ
プ
試
作
報
告

ある．今後，発振回路や PLL といった RF 回路の研究を行う際に，今回作成したインダク
タを用いて設計を行うつもりでいる．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Synopsys 社 HSPICE（RF）
トランジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8 μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

センサ信号処理向け CMOS 回路
山梨大学教育人間科学部

小川 覚美

概要：容量型センサは圧力, 加速度, 回転角度等の物理量の検知に広く使われている. 容量型センサからの信号を高速, 高精度に電圧, 時間, 周波数等に変換する低消費電力のインターフェース回路の研究が多く行われている. ここでは差動容量型センサの容量値を時間に変換するスイッチドキャパシタ回路の基本構成素子を試作した. この回路は素子の非理想的な特性を受けない構成となっているため, 高精度の信号処理が可能である. 素子の基本特性を評価するために, アスペクト比の異なる CMOS カレントミラー, アナログスイッチ,
N チャンネル, P チャンネル MOS トランジスタを試作した. 試作回路について測定結果とシミュレーション結果を比較する. これらの結果に基づいて差動容量型センサの容量比に比
例した時間に変換するスイッチドキャパシタ回路の試作についての検討する.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula，Cadence 社 Diva，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：10～100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ－三洋 CMOS 0.8μm

平成24年度第5回ローム CMOS 0.18um 試作（ RO18125 ）A PWPLL designed with a PWPLL compiler
東京大学工学部

峠 仁人

概要：このチップでは PWPLL（パルス幅制御位相同期回路）の自動設計フローの有効性を実証した. PWPLL は省面積・低消費電力・低ジッターを特徴とする, 時間軸方向アナログな新しい PLL アーキテクチャーである. さらに, PWPLL はそのほぼすべてがデジタル素子で構成されているため, スタンダードセルを利用した自動配置配線による設計が可能である. 今回作成した自動設計フローは, Verilog/SPICE ネットリストの自動生成・商用 P&R ツールを利用した自動配置配線によるレイアウト生成・LVS や DRC によるレイアウトのエラーチェック・
SPICE シミュレーションによる性能検証を含んでおり, これらを一時間程度で完了する. 本試
作では, この自動設計フローを利用して, それぞれパラメータの異なる 8 個の PWPLL を設計
し, それぞれ動作を確認すること, PWPLL が容易に設計可能であることを実証した.

参考文献：Norihito Tohge, Toru Nakura, Tetsuya Iizuka, and Kunihiro Asada, "A
Pulse Width Controlled PLL and its Automated Design Flow,’’

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

注目領域画素並列検波処理による 3 次元形状取得向けイメージセンサ
東京大学工学部

松島 多佳彦東京大学大学院工学系研究科

池田 誠

概要：変調シート光を用いた 3 次元形状取得システムにおいて, 毎回のスキャンで画素配列上のシート光の輝線位置を注目領域として特定し, 注目領域のみ検波処理を行う撮像システムの構築を目指して, その基本動作を確認できるイメージセンサを設計した. 検波型イメージセン
サは背景光抑制機能を有するが, 複雑な検波回路を要するため, 画素内に検波回路を組み込むと解像度が低下してしまう. 本試作は, 144×160 の画素配列の各列に 1 個の検波回路を接続し,列単位での注目領域の特定を行う. さらに, 画素配列の各行に 16 個ずつの検波回路を接続し,注目領域を 16 列ずつ検波することで, 検波処理の効率化を図った. この撮像システムにより,検波型イメージセンサの高解像度化が可能である. 光電流が想定より小さく, リーク電流や雑音による信号劣化のため, 期待した感度が得られなかった.

3-3
39

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：イメージセンサ/スマートセンサ

宇宙用 CVSL 回路及び性能比較解析用 CMOS 回路
静岡理工科大学理工学部

波多野 裕, 白井 哉秀, 木内 恭介, 石切山 信二

概要：0.4 ミクロンＣＶＳＬ半加算回路,0.18 ミクロンＣＶＳＬ半加算回路, 0.4 ミクロン複合
ゲートＣＭＯＳ半加算回路,0.18 ミクロン複合ゲートＣＭＯＳ半加算回路, ,0.18 ミクロンＮＡ
ＮＤゲート速度性能解析用 50 段チェーン回路 2 種類, 0.18 ミクロンＮＯＲゲート速度性能解析
用 50 段チェーン回路 2 種類, 0.18 ミクロンＣＶＳＬＥＸＯＲ回路, 0.18 ミクロンＣＶＳＬ半加算回路, 0.18 ミクロンＣＶＳＬ全加算回路, 0.18 ミクロンクロック型ＣＶＳＬ半加算回路,
0.18 ミクロンクロック型ＣＶＳＬ全加算回路, ＣＭＯＳＥＸＯＲ回路, ＣＭＯＳ半加算回路, Ｃ
ＭＯＳ全加算回路を 2012 年度第 5 回試作と 2013 年度第 3 回試作の 2 回に分けて設計した.
2012 年度第 5 回試作では,0.4 ミクロンＣＶＳＬ半加算回路,0.18 ミクロンＣＶＳＬ半加算回路,
0.4 ミクロン複合ゲートＣＭＯＳ半加算回路,0.18 ミクロン複合ゲートＣＭＯＳ半加算回路,,0.18 ミクロンＮＡＮＤゲート速度性能解析用 50 段チェーン回路 2 種類, 0.18 ミクロンＮＯＲ
ゲート速度性能解析用 50 段チェーン回路 2 種類, を設計し,試作チップを実測して機能動作を確認した. 2013 年度第 3 回試作では,0.18 ミク
ロンで, ＣＶＳＬＥＸＯＲ回路, ＣＶＳＬ半加算回路, ＣＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算
回路, ＣＭＯＳＥＸＯＲ回路, ＣＭＯＳ半加算回路, ＣＭＯＳ全加算回路, を設計し試作回路を実測して機能動作を確認することができた.

参考文献：［ 1 ］H.Hatano,"SET immune spaceborne CVSL and C2VSL circuits", Journal of Electrical and Control Engineering, vol. 3, no. 5, pp. 43 - 48, 2013.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：1,000～
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第
３
章
チ
ッ
プ
試
作
報
告

ESR

多値 ReRAM

金沢大学医薬保険学域
金沢大学自然科学研究科

中山 和也
河合 一樹

概要：ESR を検出するための電圧制御発振器の回路と，ソースフォロアを数個設計した．
ソースフォロアについては利得の違う物を 3 種類用意し，それぞれに発振回路を付けた．
また金沢大学の IO と VEDC の IO の 2 種類を設計し，全部で 6 種の発振回路を置いた．それぞれの発振回路には，電源・グランド・周波数コントロール・電流源の入力と高周波信号の出力を含み，ソースフォロアにより 50 オームのインピーダンスマッチングを行うように設計した．ReRAM のメモリの読み出しと書き込みを行う回路を設計した．メモリの多値化に対応するために，複数の参照電圧と比較するようにし，一つのメモリセルに 3bit 以
上の情報を読み書きできるようにした．さらにメモリの寿命を延ばすために，同じ情報を書き込む際には重複した値を書き込まないように回路を設計した．

参考文献：A. Pietro, M. Sven. ”On the Use of MOS Varactors in RF VCO’s” IEEE Journal of Solid-State Circuits.35,
p805-910（2000）.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

デジタル・アナログ並列型 LDO 電圧レギュレータ
東京大学生産技術研究所

森 雄章, 更田 裕司, 高宮 真, 桜井 貴康

概要：低消費電力 SoC 向けのオンチップ LDO 電圧レギュレータ（以下, LDO と略す）には, 低入力電圧かつ低暗電流（quiescent current）が求められる. これらの条件を満たす
LDO として, デジタル LDO が提案されているが, 従来のデジタル LDO には, 応答時間が遅く, また出力リップルが大きいという問題があった. そこで本研究では, これらの問題を解決する為, 粗調用のデジタル LDO と微調用のアナログ LDO を並列動作させる, デジタ
ル・アナログ並列型 LDO 電圧レギュレータの設計を行った. 試作チップの測定を行い, 従来のデジタル LDO に比べ, 電流効率 97.1%において, 応答時間 59%, 出力リップル 28%の減少を確認した［ 1 ］.

参考文献：［ 1 ］ K. Mori, Y. Okuma, X. Zhang, H. Fuketa, T. Sakurai, and M. Ta3-3
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第
３
章
チ
ッ
プ
試
作
報
告

kamiya, "Analog-Assisted Digital Low Dropout Regulator （AAD-LDO） with 59%
Faster Transient Response and 28% Ripple Reduction," SSDM, pp. 888-889, Sep. 2013.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

MOSFET を用いた可逆演算回路
横浜国立大学大学院工学府

井上 孔佑, 佐々木 悠太, 吉川 信行

概要：我々は CMOS 集積回路を用いた低電力化技術として, 可逆演算回路を研究している.
可逆演算回路とは電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. また, 情報の保持を行うことで低電力化できる. 本チップには, 4 相の台形波で動作する可逆演算回路の段数が異なるもの，およびカップリング容量の大きさが違う物が載っている. 我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このシステムの特徴として極低温動作による CMOS 回路の性能向上がある. 今回, このチップには極低温時での MOSFET の特性を測定するためにチャネル幅を変えた 3 種類の pMOS,
nMOS を載せている.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Virtuoso，Mentor 社 Calibre トラン
ジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

電流モード A/D 変換器の高精度化手法実現のための高線形性入力回路
中央大学理工学研究科

太田 昌伸, 正藤 祐輔, 米澤 祐二, 坂東 和馬, 金子 成吾

概要：近年, 半導体素子の微細化が進むことによる回路の低電圧動作が求められる. 従来の電圧モード回路では, ダイナミックレンジの減少により, 低電圧動作に向かなくなりつつある. そこで, 我々は低電圧動作に有利な電流モード方式 A/D 変換器の研究を進めてきた. この構成において, より精度を高める高精度化手法の実現のためには高い線形性を持つ入力回路が必要となる. 今回の試作では, 従来より用いられている pmos アンプを適用した入力回路と電流帰還アンプを適用した入力回路を設計し, 歪み特性の評価及び各構成間での比較を行うことを目的とした.

参考文献：Yasuhiro Sugimoto, and David G. Haigh, "A Current-Mode Circuit Witha Linearized Input V/I Conversion Scheme and the Realization of a2-V/2.5-V Operational, 100-MS/s, MOS SHA" IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS.
I: REGULAR PAPERS, VOL. 55, NO. 8, SEPTEMBER 2008

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

集積化磁気センサの最適化構造の特性評価用 TEG
茨城大学工学部

木村 孝之

概要：磁気センサを製作する際には，一般的に移動度の高い InSb や GaAs などの材料が用いられる．一方，Si はこれらの物質に比べて移動度が低いため，磁気センサを構成する場
合は感度が低くなり使用が難しい．しかし, 信号処理回路を集積化できるなど Si 上で磁気センサを作製する利点は大きい. 本試作では，これまで試作してきた MOS-FET の反転層を用いた 2 次元集積化ホールセンサを微細化するために必要な画素内のホールセンサと増幅回路の配置を最適化するための検討を行った. 本センサでは n チャネル MOSFET の反転
層にホール効果を起こすため, そのバイアス関係から p チャネルの MOSFET で構成した
ソースフォロア回路が必要となる. 画素内に n, p 両タイプの MOSFET を配置するためにはウェルによる分離をする必要があるが, これが画素の微細化を阻害する原因となる. 本研
究では上下 4 つの画素の p チャネル MOSFET を近づけて配置し, さらにホール素子を2.7 μ m 角に縮小する事で画素の大きさをこれまでの 50 μ m 角から 7 μ m 角まで縮小する事に成功した. 測定の結果, 感度は0.0936mV/mT であり, ホールデバイスのみを小さくした画素で測定された感度 0.104mV/mT と同等であった. 以上の結果から画素の微細化のためにセンサ構造の最適化が実現出来たことが確認できた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

画像認識用プロセッサ
金沢大学理工研究域電子情報学系

深山 正幸

概要：画像認識用プロセッサを開発した．本プロセッサはアフィン動き分割回路とクラス分類回路から構成される．アフィン動き分割では，輝度勾配と動き精度指標の計算を前処理として共通化し，動きモデル推定用重み付き勾配画像モーメントの計算と，境界更新と新領域検出を統合した領域ラベリングを，画素単位で連続的に行う新しいアルゴリズムを考案した．提案法は，動きモデル推定と領域ラベリングの間で動きモデルとラベルマップ
を頻繁に交換するので収束が速く，反復回数が少ないので演算量が低いことをシミュレー
ションで確認した．このアルゴリズムに基づく，全体が一つの画素単位のパイプラインとなる新しい回路構成を考案した．データ入力の共通化により外部データ転送量が少なく分
割画像のメモリが不要で，処理の共通化や統合によりロジックも小規模である．一方，クラス分類では，画像特徴量に動き分割プロセッサで計算した勾配画像モーメントを採用
し，分類手法に線形カーネルの SVM を使用し，SVM の積和演算を行う専用回路を設計した．本プロセッサを 0.18 m 半導体プロセ
スで VLSI 実装した．ゲート規模は 32 万ゲート（2 入力 NAND 換算），総メモリ容量は 404K ビット，チップ面積は 4.1 mm 角，最大動作周波数は 94 MHz，スループットは VGA 91 fps となった．我々は本 VLSI をステレオ動画像を用いた自動車安全運転支援
へ応用することを目指している．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro トラン
ジスタ数：1,000,000～10,000,000
ロセッサ

試作ラン：ローム CMOS 0.18μm 7.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プ

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41

第
３
章
チ
ッ
プ
試
作
報
告

可視光通信用光受信回路
慶應義塾大学理工学部

藤代 瞬也, 松本 佳宣

概要：近年の白色 LED の高効率化に伴い, LED を高速変調させ情報を送受信する可視光通信が注目されている. そこで，受光素子としてフォトダイオードよりも高感度な CMOS ア
バランシェフォトダイオードを 0.18 ミクロンプロセスで製作してその動作を確認した.
CMOS プロセスで作製可能ないくつかの受光素子の中でもアバランシェフォトダイオード
は良好な感度と応答速度が期待され，近年ではその構造や特性についてのいくつかの研究報告がされている. 拡散層の角に電界が集中して絶縁破壊を起こすエッジブレークダウンを抑制するためにガードリング構造の異なるアバランシェフォトダイオードを試作し評価を行った. 試作したチップを用いて各種の光駆動，測定実験を行い，可視光通信用の用途に合った良好な結果が得られた. そして，その特性に合わせて，感度と応答周波数の最適化を行った専用トランスインピーダンスアンプを設計した. また，同時にフォトダイオード，演算増幅器を一体化した照度用センサの試作を行い，光励起電流を抵抗又はコンデンサで電圧に変換する回路の設計を行った. 特に低消費電力となるように工夫して設計，レイアウトを行った.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Cadence 社 Diva，Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

アナログ回路およびデジタル回路 TEG の試作
電気通信大学院情報理工学研究科

大澤 衛, 蓬田 拓夢

概要：今回はテスト試作ということで，様々なアナログ回路，デジタル回路を試作し測定を行なった．主な試作回路は，オペアンプ，D/A コンバータ，ADPLL，フラッシュ A/
D コンバータ，デシメーションフィルタである．今回は，代表として，D/A コンバータとオペアンプについて記述する．D/A コンバータは R-2R ラダー型 D/A コンバータの試作を行った．従来の抵抗構成から，MOSFET 構成に変更することで，シミュレーションどおり，回路面積と消費電力を削減することができた．しかしながら，線形性に関しては，同チップ上に試作した従来回路よりも向上したものの，シミュレーションとの誤差が 10％程度となった.

オペアンプは従来の 2 段オペアンプの試作を行った．確実に動作する回路を設計，実装を行った．そのためにばらつきを最小にとどめるようにトランジスタのサイ

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３
章
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試
作
報
告

ズをそろえたうえで，オフセットを防ぐ目的で各トランジスタのサイズを微調整した．測定結果は利得に関してはシミュレーションと同じ結果を得たが，周波数特性がシミュレーション通りにはいかなかった．またスルー
レートと出力電圧範囲が適正でなかったことから，オペアンプの出力段に問題があると考えている． また, 他の回路でも動作を確認し, 今回得た知見を踏まえてさらなる回路構成を検討していく．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

遅延故障および断線故障テスト用回路の試作
徳島大学大学院先端科学技術教育部

小西 朝陽, 西條 慎吾, 二宮 孝暢, 日下 敬雄,
梅津 翔一, 櫻井 浩希

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之, 橋爪 正樹

概要：遅延故障のテスト容易化回路，IC 間断線のテスト容易化入力保護回路，検査容易化
CMOS センサ回路，ビアオープンを模擬した回路の 4 つの回路を試作した．1）遅延検出
回路組込み型バウンダリスキャン回路を設計し，遅延付加部のチップ間ばらつきの評価を行った．2）IC 間断線の電気的検査用のテスト容易化入力保護回路を試作し，断線故障検出
可能性評価を行った．3）CMOS センサの電気的検査法のために検査容易化 CMOS センサ
回路を実装し，検査可能性評価を行った．4）ビアオープン故障の発生箇所特定のためのTEG を設計し，カップリング容量の影響などの評価を行った．

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

擬似的不規則画素配置イメージセンサ
金沢大学理工学域

秋田 純一, 五十嵐 覚

概要：通常のイメージセンサは, 画素が格子状に配置されているため, 斜め線のエッジ部分に段差（ジャギー）が現れる. ジャギーの段は空間的に孤立しているため視覚感度が高く（副尺視力）, 画素の微細化による解消が困難である. 著者らは, 画素内の受光領域の配置
が画素内の全体ではなく一部分を占めることに着目し, 画素内での受光領域の位置が異なる
4 種類の画素を乱数で決定して配置して得られる擬似的不規則画素配置によってジャギーの解消をはかる手法を検討している. 本試作チップでは, 同一構造の画素の一種類を並べて得られる通常の格子状画素配置と, 擬似的不規則画素配置を半分ずつもつ 128x128 画素のCMOS イメージセンサを試作した. あわせて別途研究している視線検出機能を持つ列並列処理構成のイメージセンサの処理回路の要素回路のテスト回路を集積した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社
Calibreトランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/ス

マートセンサ

確率的 TDC 回路
東京大学大規模集積システム設計教育研究センター

小松 聡

概要：高速かつ高精度なオンチップ測定のために，確率的 Time-to-Digital （TDC）回路の設計・試作を行った．確率的 TDC 回路では，RS フリップフロップで構成されるアービターを多数並列に接続し，それらの出力の 0/1 の個数をカウントすることで微少な遅延時
間差をディジタル値として得ることができる．試作チップでは，64 個のアービターを持ったアービターアレイを設計し，バイナリー値へ変換するためのエンコーダー回路に接続している TDC 回路について，マニュアルによる配置配線を行った回路と配置配線ツールを利用して自動配置配線を行った回路のそれぞれを設計した．今後，LSI テスターによる評価を行うことで確率的 TDC の設計指針を示し，また，自動配置配線による設計でディジタル回路主体のシステムで容易に利用可能な TDC 回路としての有用性を評価する予定である．

設計期間： 0.5 人月以上，1 人月未満

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設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

第３章

チップ種別：TEG（特性評価回路など）

インダクタおよび発振器評価 TEG
呉工業高等専門学校電気情報工学科

外谷 昭洋

概要：本チップは可変ゲインのアンプを搭載した LC 型電圧制御発振器（LC-VCO）および, LC-VCO に含まれるインダクタの評価 TEG となっている. LC-VCO は発振周波数を決定する LC 共振回路部と正帰還を掛けて発振を持続させるアンプ部からなり, LC 共振回路部で生じた損失をアンプ部が補うことで発振を持続させている. LC-VCO においては周囲の環境や内部の素子バラツキなどによって最低限必要なアンプのゲインが変化してしまう. また, アンプのゲインを上げることは消費電力の増大につながり, 余分な電力を消費してしまうため, 本チップでは発振可能な最低限のゲインを選択し, 低消費電力で発振が持続できるよう, 可変ゲインのアンプを採用している. また, LC 共振回路部に含まれるインダク
タについては, LC-VCO の発振特性に影響を与えるため, 評価 TEG を用いて検証を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA トランジス
タ数：1,000～10,000など）

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

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チップ種別：アナログ（PLL, A-D/DC-DC コンバータ

チ
ッ
プ
試
作
報
告

アナログ回路用ライブラリおよび素子評価 TEG の試作
高知工科大学工学部システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良, 坂東 拓也, 渡辺 勇磨
西面 尚彰

概要：本チップの目的はアナログ回路用ライブラリの設計である．ブートストラップス
イッチを用いた ΔΣ 変調回路，バンドギャップリファレンス（仮）である．初めに，ΔΣ 変
調回路は 1 次でブートストラップスイッチを用いて設計した．ブートストラップスイッチ
は MOS キャパシタを使用した回路である．信号帯域は 22kHz，オーバーサンプリング比は 128 として設計した．次に，設計したバンドギャップ基準電圧源回路の動作を検証する
ためにバンドギャップ基準電圧源回路を載せた．設計したバンドギャップ電圧源回路については OP アンプを使用している．最後に，素子評価 TEG として抵抗の TEG を試作した．この TEG は Deep n-Well および 3.3v 系トランジスタの特性を調査するためのものである．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ゲート酸化膜の破壊位置制御評価回路
東京大学生産技術研究所

更田 裕司, 高宮 真, 桜井 貴康

概要：MOSFET のゲート酸化膜破壊をアンチ・ヒューズとして用いた, 一度だけ書き込み可能なメモリ（One Time Programmable メモリ, 以下 OTP メモリと略す）が, チップ固有 ID の格納やアナログ回路のトリミング等の用途で用いられており, 近年その大容量化が求められている. 本研究では, ゲート酸化膜の破壊位置という情報を用いる事で, ヒューズの多値化を行い, OTP メモリの大容量化を目指す. この実現には, 酸化膜破壊位置を制御する必要があるが, これまでそのような試みはなされておらず, その手段は明らかでなかった. そこで, ゲート酸化膜の破壊位置の制御手法を確立することを目的として, 回路の試作を行った. 試作した回路は, トランジスタのゲート・ドレイン・ソース・基板各点に任意の電圧を与えることができるような構成とした. 試作チップの測定を行い, トランジスタの

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44

第
３
章
チ
ッ
プ
試
作
報
告

ゲート・ドレイン・ソース・基板各点に適切な電圧を与える事で, ゲート酸化膜の破壊位置を制御できる事を確認した［ 1 ］.

参考文献：［ 1 ］ 更田裕司，高宮 真，桜井貴康，"多値アンチ・ヒューズの実現に向けたゲート酸化膜の破壊位置制御手法の提案と実証," 電子情報通信学会総合大会，p.113，2014 年 3 月.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科
明治大学理工学部

小林 優太, 高橋 康仁, 伊藤 遼
高野 真志

概要：低電圧駆動,低消費電力というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. 非接触電力伝送を目的としたオンチップインダクタ, 温度特性評価を目的とした微小電源電圧駆動電圧検出器,温度依存性の低い電圧検出回路の設計, コプレーナ導波路, 蓄積 MOS バラクタと通常
MOS バラクタ, 非線形伝送線路,PTAT 電流発生のための OTA 回路,微小電源電圧駆動
PTAT 電圧発生回路, ボルテージリファレンス回路のテスト回路, 基準電圧発生回路を目的としたしきい値検出回路.これらの回路は測定器による動作確認を通して妥当性の検証を行っている.

参考文献：Ehsan Afshari, Ali Hajimiri, “Nonlinear Transmission Lines for Pulse
Shaping in Silicon,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 3, MARCH 2005.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

多チャンネル皮質脳波信号計測チップ
大阪大学大学院生命機能研究科

鈴木 隆文, 安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

概要：脊髄損傷などにより運動機能を失った人の生活の質を向上させるため, 考えるだけで義肢などを操作できるブレインーマシン・インタフェース（BMI）の実現が期待され, その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号（ECoG）が注目されている. 本研究では, 更に小型な埋込み型 BMI システムを実現するために, ピン配置の最適化を行った多チャンネル皮質脳波安定計測チップの改良試作を行った. 搭載回路は, 64 チャネ
ルの低雑音増幅回路, 12bitAD 変換器, システム制御回路である. 設計した低雑音増幅回路
は, 振幅が数 μV～1mV 程度で, 信号帯域が 0.1～100Hz 程度である ECoG を検出するために, 弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した. また 12bitAD 変換器は 32kSps で動作した.

参考文献：吉田, 他, "ブレイン・マシン・インタフェース 64ch ニューラルレコーディングチップ", 信学技報 ICD2011-23, pp.2530, 2011

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim
作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：1,000～10,000

試

チップ種別：アナデジ混載

半導体検出器用電荷有感型前置増幅器の試作
東北大学大学院工学研究科

清水 陽太, 菊池 洋平

概要：本研究室では, 半導体検出器を利用した, 頭部用 PET （Positron Emission Tomography）の開発を行っている. 一般的には, シンチレーション検出器が利用されているが,半導体検出器を利用することで, 空間分解能が大きく向上することが期待される. 将来的に, 研究室において, PET 用の ASIC 開発行うことを考えている. そこで, 今回, 半導体検出
器用信号増幅回路内に必要な, 電荷有感型前置増幅器の試作を行った. 前置増幅器の役割
は, 検出器で発生した電荷信号を電圧信号に変換すること, また信号を変動させる可能性のある雑音源を小さくして, 信号対雑音比を最大にすることである. テストパルスに対する応答を観測し, シミュレーション結果と比較したところ, 設計した回路が正確に動作していることが確認された. 今後, 本回路に加え, 微分回路, 積分回路を設計し, 半導体検出器用信号

3-3増幅回路として, 完成させる予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

45

第
３
章

チップ内部デジタルノイズ観察用ＴＥＧ
東北大学国際集積エレクトロニクス研究開発センター

遠藤 哲郎

概要：近年, 消費電力低減のために, 動作電源電圧の低電圧化が進められており, その結果,チップ内に混載されたメモリやアナログ回路のデジタルノイズ耐性が低下している. 一方,
ＣＭＯＳ回路の急速な微細化と高集積化も進展しており, デジタルノイズの抑制が大きな課題となっている. そこで, 高速デジタル回路における各種条件下のノイズ特性を調べるためのＴＥＧを, 設計試作した. ＴＥＧには, デジタル回路のノイズ発生回路と, アナログ回路のノイズ観察回路等を搭載した. チップの電源系は, デジタル回路部に 1.8V, アナログ回路部に 1.8V/3.3V を供給する多電源系の構成とした. さらにトリプルウェル構成を採用し,ノイズ発生回路専用電源, 一般デジタル回路用電源, ノイズ観察用アナログ回路専用電源等の各電源線および接地線をアイソレートする設計とした. 結果, 仕様の電源電圧（1.8V/
3.3V）とその前後で, ノイズ発生および観察の基本動作を確認できた. 現在, 各種条件下で詳細測定中である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

不揮発性 SRAM
金沢大学医薬保健研究域

中山 和也

概要：揮発性の SRAM と不揮発メモリをあわせたメモリ素子. これまで提案されている不揮発性 SRAM は, 1 セルあたり 1 つの SRAM と 1 つの不揮発メモリから構成されており,
1 セルあ たり 1 ビットの情報を取り扱 う. 本チップの 回路でも, 1 セルあたり 1 つのSRAM と 1 つの不揮発メモリで構成される. しかし, 多値の不揮発メモリを使用することで電源遮断時に, 1 セルあたり 2 ビット以上の情報を保存できるよう工夫した. これによりセルアレイの縮小などが期待できる. 今回不揮発性メモリ部分は作成できなかったため固定抵抗で代用し, 周辺回路を含めた全体構成の検証をおこなった. その他として, 不揮発性メモ
リ用の読み出し回路, 書き込み回路も作成し, 検証をおこなった. Virtuoso で回路図を作成
し, HSPICE でシミュレーションをおこなった. レイアウトは Virtuoso でおこない,
DRC などは Calibre を使用した.

参考文献：Kazuya Nakayama and Akio Kitagawa, "Circuit Implementation, Operation, and Simulation of Multivalued
Nonvolatile Static Random Access Memory Using a Resistivity Change Device",Active and Passive Electronic Components
Volume 2013 （2013）, Article ID 839198, Dec. 2013.

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

断熱的論理回路 CSSAL による 4bit ガロア体乗算器
岐阜大学大学院工学研究科

Monteiro Cancio, 高橋 康宏

概要：チップ設計者らは，暗号回路で用いられることを想定し，論理回路内の負荷容量が演算時に均一になるような回路構造を有する断熱的論理回路 CSSAL（Charge-sharing
symmetric adiabatic logic）を参考文献にて提案している．提案回路の構造は，差動論理を基本とし，電源および入力信号を制御するゲートを付加した．その結果，提案回路は，演算時の遷移電流にばらつきが生じず，断熱的論理によりそのピーク値も抑えることが可能である．提案回路の有用性を示すために，暗号回路でよく実装される，ガロア体上の4bit 配列型乗算器試作を行った．測定評価の結果，電流ピークは演算に依らず一定値を示した．また，消費電力は 0.9uW/MHz であった．

参考文献：C. Monteiro, Y. Takahashi, and T. Sekine, "Charge-sharing symmetric
3-3
46

第
３
章
チ
ッ
プ
試
作
報
告

adiabatic logic in countermeasure against power analysis attacks at cell level," Microelectronics Journal, vol. 44, no. 6, pp. 496-503, June 2013.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

非接触給電を搭載した微粒子操作チップ
大阪大学大学院工学研究科

崔 冀, 岩崎 紘介, 松岡 俊匡

概要：微小化学分析システムの小型化・高機能化を実現するために，CMOS 技術，無線給電と誘電泳動を融合して，無線給電オンチップ微粒子操作システムの実現を目指している．本チップでは,

無線電力伝送効率の低さに起因する発熱を抑えるために，徹底的な低電圧・低消費電力化設計を行った．また，オンチップ上で誘起された電圧の安定化を図る
ために，オンチップ電圧モニタリング回路 （電圧センサ） が搭載されている．この電圧センサを用いることで，誘電泳動で微粒子操作するために必要な振幅可変・周波数可変の駆動信号が実現できる．更に，誘電泳動微粒子操作のための容量検出回路も配置している．

参考文献：［ 1 ］ S. Ueda, Y. Miyawaki, J. Wang, T. Matsuoka, and K. Taniguchi,"Wireless on-chip microparticle manipulation using pulse driven dielectrophoresis," IEICE Electronics Express, Vol. 9, No. 1, pp. 16-22, Jan. 2012.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Encounter RTL Compiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ローム

10GHz 帯域の CMOS アバランシェ光検出器
金沢大学大学院自然科学研究科電子情報科学専攻
金沢大学理工研究域電子情報学系

霜鳥 敏之

丸山 武男, 飯山 宏一

概要：CMOS プロセスで光検出器を作製することは, 集積回路との集積化による低コスト化・高信頼化や集積回路上の伝送速度の高速化の観点からも重要である.光技術の応用分野として通信分野と情報処理分野があるが, このチップでは, 光インターコネクション用の高速光検出器を設計・試作した. nMOS の構造を利用した層構造と櫛形電極構造の横型
PIN 構造を採用し, 櫛型電極間隔，受光面積および高周波測定のためのパッド面積を変化させた素子を作製した. また, 高速化を実現するために基板深部での光吸収により発生した
拡散移動のキャリアを除去する構造を採用した. 暗電流は 10 pA 程度, 降伏電圧は 9.2 V 程度であった. 受光特性は波長 850 nm 帯で評価し, 零バイアスでの感度は 0.0076 A/W, 降伏
電圧付近で 150 倍程度のアバランシェ増幅を確認した. 帯域は電極間隔 0.84 um, 受光面積
10x10 um2, パッド面積 30x30um2 の素子で最大で 10 GHz を得た.

参考文献：T. Shimotori , K. Maekita, R. Gyobu, T. Maruyama, and K. Iiyama, “Optimizing interdigital electrode spacing of CMOS APD for 1 0 Gb/s application”, 18th Opto-Electronics and Communications Conference/Photonics in
Switching 2013 （OECC/PS）, MM1-3, Kyoto, Japan （July 2013）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Cadence 社 Diva トランジスタ
数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

DC-DC コンバータ回路 TEG1
金沢大学大学院自然科学研究科

細川 淳平, 深山 正幸, 松田 吉雄

概要：近年風力発電や太陽光発電のエネルギーを蓄電する技術が注目されている．本試作
では，降圧型 DC-DC コンバータ回路を利用してステップ的に充電する回路において，ス
イッチ部とデューティ比の生成・制御を行う回路を搭載した．クロックが入力されると複数のデューティ比信号を生成し，外部からの制御信号によってデューティ比の切り替えを行うことができる．また本試作では，評価を目的として 5 つの回路を搭載している．その内 3 つの回路は DC-DC コンバータのスイッチ部の消費電力と動作の確認を行う回路でス
イッチ部のサイズが異なる．残り 2 つの回路はそれぞれデューティ比生成回路の消費電力と動作の確認を行う回路である．今回の試作では，DC-DC コンバータのスイッチ部をマニュアルで，デューティ比生成回路を論理合成による P&R でレイアウトした．

3-3

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

47

第
３
章
チ
ッ
プ
試
作
報
告

ホールセンサアレイチップの省電力化
豊橋技術科学大学電気・電子情報工学系

村上 裕二, 井美 椋太

概要：別プロジェクトで試作したアンプ, A/D コンバータとその制御機構を活用して, ゲル膨潤を検出し, 送信する LSI 開発を進めている. グルコース応答性ゲルと組み合わせることにより, 血糖値センサとしての利用を目論んでいる. 8x4 のホールセンサアレイの動作において, オンチップホールセンサは低抵抗のため大量の電流が流れてしまう. これは無線給電を前提としている本システムとして致命的である. また温度上昇による特性変化で出力にも影響を与えると懸念される. そこで本チップには消費電力削減のために, シーケンサーにより, 特定カウンタ条件でアレイの行と列の両信号が入力されたときのみピクセル内に電源電圧を投入するような MOS スイッチを各ピクセルに持たせた. 動作開始後すみやかに当該ピ
クセルのホール電圧を計装アンプ経由で読み取り, デジタル化する動作である. また, 配線を工夫することでアレイ面積を削減した.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

チップ種別：マイクロプロセッサ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18 μ m

パワーインテグリティ評価チップ 1
芝浦工業大学理工学研究科

市村 航

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振により生じる反共振ピークを抑え, 電源ノイズの抑制効果を検証するために 2 種類のチップを設計した. 2 種類のチップはサイズが異なりそれぞれ 2.5mm 角と 5mm 角のチップを試作した. 2.試作チップ

設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, チップ内部に可変用 MOS スイッチと抵抗素子を配置し, 外部スイッチの ON/OFF 切り替えによりチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. その他に本試作では, 基本構成は同一でチップのサイズを 2.5mm から 5mm 角に大きくしたチップも試作した.

参考文献：池田誠, 小林和淑, “ディジタル集積回路の設計と試作”, 培風館, 2000
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

パワーインテグリティ評価チップ 2
芝浦工業大学理工学研究科

市村 航

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振により生じる反共振ピークを抑え, 電源ノイズの抑制効果を検証するために 2 種類のチップを設計した. 2 種類のチップはサイズが異なりそれぞれ 2.5mm 角と 5mm 角のチップを試作した. 2.試作チップ

設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, チップ内部に可変用 MOS スイッチを配置し,
外部スイッチの ON/OFF 切り替えによりチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. その他に本試作では, 基本構成は同一でチップのサイズを 5mm から 2.5mm 角に小さくしたチッ

3-3

プも試作した.

48

参考文献：池田誠, 小林和淑, “ディジタル集積回路の設計と試作”, 培風館, 2000
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Sy-

第３章

アナログ/デジタル信号処理プロセッサ

チ
ッ
プ
試
作
報
告

nopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：

平成25年度第1回ローム CMOS 0.18um 試作（ RO18131 ）

静電アクチュエータ用自律分散型制御回路
東京大学工学系研究科

劉 俊安

東京大学先端科学技術研究センター

丸山 智史, 年吉 洋

概要：本研究の目的は, マイクロアクチュエータ機構を有した多数のセルを一直線状に接続
し, 一端から発生した機械的な動きが次々に伝搬することによって, 尺取り虫の蠕動運動のような自律分散アクチュエータの実現にある. 本研究では, 寸法 1 ミリメートル程度の微小な体積の中に, 動物の筋肉に相当する電気化学ポリマー型のアクチュエータと, 駆動用の微小電極を集積化した. この材料は, ポリマーの分子間にイオンが入り込むことで結合状態が変化し, その結果として体積が大きく変化する特殊な機能性材料である. このポリマーが 2
Ｖ程度の低電圧で駆動可能であることに着目し, セル内部に電源電圧 1．8Ｖの集積回路を組み込むことで, 人工筋肉を電気的に駆動する方法を考案した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：演算回路（乗算器，除算器など）

デジタル・アナログ並列型 LDO 電圧レギュレータ
東京大学生産技術研究所

森 雄章, 更田 裕司, 高宮 真, 桜井 貴康

概要：低消費電力 SoC 向けのオンチップ LDO 電圧レギュレータ（以下, LDO と略す）には, 低入力電圧かつ低暗電流（quiescent current）が求められる. これらの条件を満たす
LDO として, デジタル LDO が提案されているが, 従来のデジタル LDO には, 応答時間が遅く, また出力リップルが大きいという問題があった. そこで本研究では, これらの問題を解決する為, 粗調用のデジタル LDO と微調用のアナログ LDO を並列動作させる, デジタ
ル・アナログ並列型 LDO 電圧レギュレータの設計を行った. 試作チップの測定を行い, 従来のデジタル LDO に比べ, 電流効率 97.1%において, 応答時間 59%, 出力リップル 28%の減少を確認した［ 1 ］.

3-3

参考文献：［ 1 ］ K. Mori, Y. Okuma, X. Zhang, H. Fuketa, T. Sakurai, and M. Ta-

49

kamiya, "Analog-Assisted Digital Low Dropout Regulator （AAD-LDO） with 59%
Faster Transient Response and 28% Ripple Reduction," SSDM, pp. 888-889, Sep. 2013.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Gate Controlled Diode と基板バイアス効果のスケーリング性検討 TEG
金沢工業大学工学部電気系

田篠 奏, 井田 次郎

概要：本 TEG は, 以下の 2 項を搭載している. 1）Gate Controlled Diode: エネルギー・
ハーベスティングの一つである環境 RF 発電を研究テーマとしている. その整流素子としてGate Controlled Diode（GCD）をデバイスの視点で検討する. 各種のサイズの GCD を設計した. さらに, ルーベン大学の Flandre 先生提案の Ultra Low Leakage Diode（ULPD）も搭載した. DC 特性の測定により, Gate Induced Drain Leakage, SourceDrain Bulk Leakage Pass, Source/Drain Forward Leakage など GCD の逆方向リーク
電流のメカニズムが明確になった. また, ULPD も論文で述べられた特性がでることを確認した. 2）各種のリングオシレータ：MOSFET の基板バイアス効果のスケーリング性を検討している. 微細になると MOSFET の基板バイアス効果は小さくなると言われる. よって,
先端 LSI では VTCMOS などの基板バイアス効果を使う低電力手法が使えなくなる. 我々は, デバイスシミュレーションで, 実は, MOSFET のデバイス設計として短チャネル効果を確実に抑制すれば, 微細になっ ても基板
バイアス効果が残ることを確かめた. その残る基板バイアス効果が, 基本回路の遅延時間に及ぼす影響を確認するため, ここでは各種のリングオシレータを設計した. 多入力 NAND, NOR の入力数と段数, さらに, 負荷容量を変えた. リングオシレータの発振は確認でき評価継続中である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第
３
章
チ
ッ
プ
試
作
報
告

SFQ/CMOS ハイブリッドメモリ用 64-kb CMOS メモリ
横浜国立大学大学院工学府

佐々木 悠太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ-in, SFQ-out のハ
イブリッドメモリの全チャンネル動作を実証することである. これまでのメモリに対して,アンプとデコーダ間における配線ミスを改善し, 64-kb CMOS メモリ回路の完全動作実証を目指した. 測定を行った結果, 常温と極低温の両環境下においてアドレス信号 11ch ,Read/Write 信号 2ch, データ信号 8ch の全 21ch の動作を確認し, アクセスタイムは 1.32
ns となった.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Virtuoso，Mentor 社 Calibre トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

MOSFET を用いた可逆演算回路
横浜国立大学大学院工学府

井上 孔佑, 吉川 信行

概要：我々は CMOS 集積回路を用いた低電力化技術として, 可逆演算回路を研究している.
可逆演算回路とは電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. また, 情報の保持を行うことで低電力化できる. 本チップには, 4 相の台形波で動作する可逆演算回路の段数が異なるもの，およびカップリング容量の大きさが違う物が載っている. さらに, 電力測定用に大規模な回路も載せた. 我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算
回路と CMOS によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 64-kb CMOS メモリに 11ch アドレ
スデコーダ単体の速度測定用回路を載せている.

3-350

設計期間： 1 人月以上，2 人月未満

設計ツール：Synopsys 社 Star -HSPICE ，Ca-dence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

第
３
章
チ
ッ
プ
試
作
報
告

低周波数発振可能な CPG モデルと多値 SRAM の試作
日本大学理工学部

二瓶 乃亮, 小久保 智彬, 奥山 敦司, 真下 祐一, 佐伯 勝敏

概要：生体は，脊椎に歩行制御を行う CPG（Central Pattern Generator）を有し，ロボットの歩行制御には CPG モデルが有効である．さらに，ロボットの歩行制御には，低周波数発振が可能な CPG モデルが必要である．そこで，我々は，低周波数発振可能な介在細胞集団モデルを提案した．このモデルは，パルス形ハードウェアニューロンモデル（PHNM）とバイアス電圧値により積分時定数を制御可能な OTA シナプスモデルで構成されるニューラルオシレータである．そして，介在細胞集団モデルで構成した CPG モデルは
ニューラルオシレータの位相同期特性を用いて位相シフトを行うニューラルネットワーク
である．今回，数 Hz 程度の低周波数での位相シフト制御を目的とし，ロボットの歩行制御
パターンを生成する CPG モデル，低周波数発振可能な介在細胞集団モデル，簡単な位相同期回路の試作を行った．一方，微細化技術に依らない性能向上方法として多値化技術を用いた SRAM について研究を行っている．多値 SRAM は，Λ 形負性抵抗素子を並列接続した構成を基本ドライバ部として用い，ドラ
イバ部を動作させるためのバイアス部，キャパシタにより分圧したバイアス部，及び安定点生成のための負荷電流源を接続し多安定回路を構築し，多安定回路に対し N 型 MOSFET をスイッチとして接続することで SRAM としての動作を行わせる．今回，上記の多値 SRAM の試作を行った．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角

アナログ回路試作
電気通信大学情報理工学研究科
電気通信大学情報理工学部

蓬田 拓夢, 大澤 衛
塩野谷 雅仁

概要：今回はテスト試作ということで，様々なアナログ回路を試作し測定を行なった．主な試作回路は，4bit Flash 型 A/D コンバータ，4bit SAR A/D コンバータ，二種類のリン
グオシレータ，オペアンプ，D -FF ，OOK レシーバ，32kHz 水晶発振器である．4bit
Flash 型 A/D コンバータ回路はコンパレータとインバータ，NAND，NOR，Vref 回路で構成した．しかし，ESD の配線ミスなどの原因により測定不能となった．また，32kHz 水晶発振器も ESD の配線ミスで測定不能となるなど，最終検証の甘さが目立つ結果となった．リングオシレータは両者ともインバータで構成し，23 段型では 7.35 MHz（電源電圧1.8 V），43 段型では，56 MHz（電源電圧 1.8 V）となっり，概ねシミュレーションと一致した．4bit SAR A/D コンバータは基本的な回路構成で，コンパレータ，D/A コンバー
タ，逐次比較レジスタから構成されている．また，オペアンプ，D-FF でも動作確認済みである．OOK レシーバについては，誠意
測定中である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

インダクタおよび発振器評価 TEG
呉工業高等専門学校電気情報工学科

外谷 昭洋

概要：本チップは可変ゲインのアンプを搭載した LC 型電圧制御発振器（LC-VCO）および, LC-VCO に含まれるインダクタの評価 TEG となっている. LC-VCO は発振周波数を決定する LC 共振回路部と正帰還を掛けて発振を持続させるアンプ部からなり, LC 共振回路部で生じた損失をアンプ部が補うことで発振を持続させている. LC-VCO においては周囲の環境や内部の素子バラツキなどによって最低限必要なアンプのゲインが変化してしまう. また, アンプのゲインを上げることは消費電力の増大につながり, 余分な電力を消費してしまうため, 本チップでは発振可能な最低限のゲインを選択し, 低消費電力で発振が持続できるよう, 可変ゲインのアンプを採用している. また, LC 共振回路部に含まれるインダク
タについては, LC-VCO の発振特性に影響を与えるため, 評価 TEG を用いて検証を行っ

3-3

た.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA トランジス
タ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

第３章

バータなど）

インダクタおよび発振器評価 TEG
呉工業高等専門学校電気情報工学科

外谷 昭洋

概要：本チップは可変ゲインのアンプを搭載した LC 型電圧制御発振器（LC-VCO）および, LC-VCO に含まれるインダクタの評価 TEG となっている. LC-VCO は発振周波数を決定する LC 共振回路部と正帰還を掛けて発振を持続させるアンプ部からなり, LC 共振回路部で生じた損失をアンプ部が補うことで発振を持続させている. LC-VCO においては周囲の環境や内部の素子バラツキなどによって最低限必要なアンプのゲインが変化してしまう. また, アンプのゲインを上げることは消費電力の増大につながり, 余分な電力を消費してしまうため, 本チップでは発振可能な最低限のゲインを選択し, 低消費電力で発振が持続できるよう, 可変ゲインのアンプを採用している. また, LC 共振回路部に含まれるインダク
タについては, LC-VCO の発振特性に影響を与えるため, 評価 TEG を用いて検証を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA トランジス
タ数：1,000～10,000
バータなど）

51

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

チ
ッ
プ
試
作
報
告

DS Time to Digital Converter および LC Digital Controlled Oscillator の試作
法政大学大学院工学研究科
法政大学理工学部

嘉藤 貴博

中村 有輝, 石川 悠介

概要：本試作では, TDC の特性改善のため, アナログ位相比較器と DS 手法による小型化か
つ高精度な TDC の設計/試作/評価を目的とした. 試作で搭載したものは，（日）Analog
Phase Frequency Detector（APFD） + Differential Charge Pump（Diff _CP） + Differential Completer（Diff_Cmp）によって構成される DSTDC 1） 評価用 CP 2） 高速サ
ンプリ ング CLK を提供する LC 共振型 Digital Controlled Oscillator である．前回は発振が不安定であったが, 今回は LC 共振型 Digital Controlled Oscillator の 1.6GHz ～2.4GHz の安定した発振動作を確認した. 本試作を継続することにより, まったく新しい
TDC を検討することが可能であり LC 共振器型 Oscillator のような，低位相雑音だが，多層 CLK ができない Oscillator でも, PLL のデジタル化が可能であり, 今後の LSI の小型化, デジタル化に大いに貢献できると考える．
彰，吉野理貴， ΔΣTDC（ΔΣ-Time to Digital Converter）の検討および設計， 電子情報通信学会

参考文献：嘉藤貴博，安田全国大会, C-12-72, Mar., 2013.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre トランジ
スタ数：10～100

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

圧力センサ用多チャンネル CV 変換回路の設計
富山県立大学大学院工学研究科情報システム工学専攻
富山県立大学工学部情報システム工学科

和泉 幸司

松田 敏弘, 岩田 栄之

概要：医療や介護, 健康機器などの民生分野では, 従来より部品点数が少なく, 小型・低コスト化が可能な圧力センサが望まれている. また, これらの分野では, 多数のセンサを 2 次
元的に配置し, 圧力の面分布を検出するシステムが求められている. 本研究室では, 圧力を
静電容量の変化として検出する静電容量型センサのための CV（容量－電圧）変換回路の開発を行っている. 本研究では, 従来の回路を応用し, 消費電力が小さく, 応答時間が早い
CV 変換回路を設計した. また, 多数のセンサを同時に検出できる多チャンネル CV 変換回

3-3路も設計した.

本チップには, 2 チャンネルの信号を同時検出可能な 2 チャンネル CV 変

換回路, 縦と横に 8 個ずつ並べた合計 64 個の 2 次元配置されたセンサに対応する 8 チャンネ

52

ル×8 チャンネル CV 変換回路, クロック発生のための発振回路およびタイミング信号発生

第３章

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ

チ
ッ
プ
試
作
報
告

回路を搭載した.
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

SRAM 評価用 TEG 及びリング発振回路評価用 TEG
九州工業大学情報工学部

伊見 仁, 福田 知宏, 中村 和之

概要：今回作製したチップは, 本研究室で提案されている「閾値電圧ばらつき評価
SRAM」及び「リング発振回路」の評価を行う TEG となっている. 閾値電圧ばらつき評価
SRAM については外部から電源を用いて 6 トランジスタ SRAM 及び 12 トランジスタ
SRAM の閾値を意図的にばらつかせることが可能な TEG となっており, 閾値電圧に対する
各 SRAM 回路の耐性を定量的に評価することが可能となっている. この TEG を用いて各SRAM の閾値電圧ばらつき耐性を実測により評価する事を目的としている. リング発振回
路評価用 TEG については, 制御電圧を変化させることでリング発振回路のパラメータを疑似的に変化させることができ, これまでに提案された全ての偶数段リング発振回路の回路構成を模擬することが可能であり, これにより, 各偶数段リング発振回路の設計マージンを定量的に評価することができる.

設計期間：1 人月以上，2 人月未満 設計ツール：nanodesign 社 ns-draw，Cadence 社 Virtuoso，Mentor 社 Calibre トランジ
スタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科

伊藤 遼, 小林 直弘, 佐藤 雅紀, 石原 貴大

概要：低電圧駆動, 低消費電力というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. サーマルシャッ
トダウンを目的とした微小電源電圧駆動 PTAT 電圧発生回路とインバーター回路, そして,その全体回路, 基準電圧発生回路を目的としたしきい値検出回路, 温度センサを用いたログ
ドメインフィルタ回路, 負の温度依存性を持ったしきい値電圧抽出のための回路, 1nH 程度になるようなオンチップインダクタ, オープンショート法を用いるためのオープンショート
素子の設計, 直径 1mm 3 巻きスパイラルインダクタの設計, 熱源を用いた PTAT. これらの回路は測定器による動作確認を通して妥当性の検証を行い, これからの試作につながるような評価を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
HSPICE（RF）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル

信号処理プロセッサ

サイドチャネル攻撃対策 AES と PUF 技術を用いた耐タンパ認証システム向けのセキュア LSI
立命館大学理工学研究科

鵜飼 慎太郎, 柴谷 恵, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：近年，暗号回路を搭載した IC チップはクレジットカードや電子マネー，利用者認証など様々な用途で使用されている．しかし，秘密情報をサイドチャネル攻撃により窃取される，もしくは不揮発メモリに格納している秘密情報を物理解析により窃取され，偽造・複製されてしまう危険性が指摘されている．我々はこれらの防止対策として，提案してきた Hybrid Masking Dual-Rail ROM （HMDR-ROM）方式を用いたサイドチャネル攻撃
対策 AES 暗号とランダムな製造時のばらつきからチップ固有の情報を生成する Physical

3-3

Unclonable Function（PUF）技術を組み合わせた高セキュア認証システムを開発した．
本試作チップはこの高セキュア認証システムに搭載するチップであり，キーレスエントリーを模した認証システムの実現を行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000

チップ種別：アナデジ混載

立命館大学理工学研究科

中野 将志, 藤野 毅
中井 綱人, 浅川 俊介

立命館大学総合理工学研究機構

汐崎 充

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．本試作チップには，レーザフォールト攻撃の基礎実験として，インバータ回路へレーザ照射が行われた時の影響を調べるためのTEG を搭載した．また，クロックバッファへレーザ照射が行われたときに発生するクロッ
クグリッチ等の影響を観測するためのクロックツリーとクロック異常検出回路からなる
TEG も搭載した．更に，DFF の保持する値がレーザ照射によりビットフリップする現象を観測するための TEG と，レーザフォールト攻撃の時に流れる電流とソフトエラー発生時に流れる電流が似ていることに着目してソフトエラー対策回路がレーザフォールト攻撃の対策として有効であるかを調べるためにソフトエラー対策の DICE（Dual Interlocked Storage Cell）を用いたラッチ回路も合わせて搭載した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

第
３
章
チ
ッ
プ
試
作
報
告

レーザ照射によるフォールト攻撃の検証用 TEG チップ
立命館大学理工学部

53

トランジスタ数：100,000

チップ種別：TEG（特性評価回路など）

レーザ照射によるフォールト攻撃の検証用 TEG チップ
立命館大学理工学部
立命館大学理工学研究科

中野 将志, 藤野 毅
中井 綱人, 浅川 俊介

立命館大学総合理工学研究機構

汐崎 充

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．本試作チップには，レーザフォールト攻撃の基礎実験として，インバータ回路へレーザ照射が行われた時の影響を調べるためのTEG を搭載した．また，クロックバッファへレーザ照射が行われたときに発生するクロッ
クグリッチ等の影響を観測するためのクロックツリーとクロック異常検出回路からなる
TEG も搭載した．更に，DFF の保持する値がレーザ照射によりビットフリップする現象を観測するための TEG と，レーザフォールト攻撃の時に流れる電流とソフトエラー発生時に流れる電流が似ていることに着目してソフトエラー対策回路がレーザフォールト攻撃の対策として有効であるかを調べるためにソフトエラー対策の DICE（Dual Interlocked Storage Cell）を用いたラッチ回路も合わせて搭載した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000

チップ種別：TEG（特性評価回路など）

サイドチャネル攻撃評価用 AES 暗号回路
立命館大学理工学研究科

中井 綱人, 鵜飼 慎太郎, 柴谷 恵, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される，暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析 DPA （Differential
PowerAnalysis）および相関電力解析 CPA（Correlation Power Analysis）を行うこと
で， 秘密鍵を特定することができる．本試作チップは，電磁波解析攻撃やフォールト攻撃実験なども含めた新たな攻撃評価を行うために 2 種類の未対策 AES 暗号回路を追加提出し

3-3
54

第
３
章
チ
ッ
プ
試
作
報
告

たものである．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～

チップ種別：演算回路（乗算器，除算器など）

パッチクランプ測定システムの改良,及び単チップで動作するマイクロシス
テムのための電源回路
慶應義塾大学大学院理工学研究科

中山 渉, 安田 陽平, 野村 一樹, 小野 東輝,
川島 拓也

慶應義塾大学理工学部

中野 誠彦

概要：近年, 人と機械の間を中継するインタフェースである BMI（brain-machine interface）の研究が盛んに行われている.今後の BMI の発展のためには神経細胞の更なる研究と開発が必要である.我々は細胞の測定手法であるパッチクランプ法用の測定システムを以前設計し, 今チップではその改良版を試作した. IV コンバーターの抵抗をチップ内に載せたものを作るため設計.また減算回路に用いた抵抗を大きくすることで出力電圧が大きくとれるようにした.補償回路内におけるゲイン変更ブロックのロジック回路は論理とロジックを共に再設計し面積を小さくした.別の研究として, 単チップで動作するマイクロシステムのための電源回路を設計した.回路では太陽電池の出力をチャージポンプ DC -DC コンバータによって昇圧する.出力源として
400μm×400μm の太陽電池を作成し, DC-DC コンバータと同一チップ上に設計した.DC-DC コンバータの動作に必要なクロック
生成リングオシレータや, 出力安定化のためのレギュレータも同一チップ上に設計した.また, これまでに未設計の 2 種類の構造の太陽電池も設計した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）オンチップ太陽電池の開発チップ 1
東洋大学総合情報学部

堀口 文男

概要：メンテナンスフリーの分散ネットワークシステムの構築を目標とする. 現在, 電源を外部や, 電池に頼らず, 供給する方法として, 振動や, 温度差, 無線電力を電源に変換する方法が用いられているが, これらの方法は, 変換効率が低く, 供給も不安定であり, 装置が大型となってしまう欠点がある. 一方, Si のｐｎ接合を用いた太陽電池は, 光により, 安定した電源出力を得ることができるが, 従来は, コストの問題から個別の太陽電池と集積回路の組み合わせでしか用いられなかった. 以上の問題を解決する方法として本研究は Si 太陽電
池と Si 集積回路を同時に集積し, 高効率で高集積なメンテナンスフリーのセンサーノードを実現することを目的とする. Si 太陽電池と CMOSLSI とを集積化した際の問題点について, 解決策を探る. 具体的には, Triple-well 構造を用いて, 太陽電池を直列接続する方法の最適化設計法の検討を行う. また, この提案に基づき, 実験チップを VDEC（東京大学大規
模集積システム教育研究センター）にて試作, 評価することで, この技術の検証を行う. また, 個別 Si 太陽電池の特性を測定し, 直列接続に最適な構成を見出し, これにより太陽電池接続の性的設計を行う. また, 直列接続を行う制御回路に LSI 回路を用いて, 効率を最大化する制御法の開発を行う.

参考文献：堀口文男, “オンチップ太陽電池のダイナミック電圧・電流制御”,信学論（C） , Vol.J97-C,No.2,pp.77-78,（Feb.
2014）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 SoC Encounter，Cadence 社
Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m

チップ種別：TEG（特性評価回路など）

オンチップ太陽電池の開発チップ 2
東洋大学総合情報学部

堀口 文男

概要：メンテナンスフリーの分散ネットワークシステムの構築を目標とする. 現在, 電源を外部や, 電池に頼らず, 供給する方法として, 振動や, 温度差, 無線電力を電源に変換する方法が用いられているが, これらの方法は, 変換効率が低く, 供給も不安定であり, 装置が大型となってしまう欠点がある. 一方, Si のｐｎ接合を用いた太陽電池は, 光により, 安定した電源出力を得ることができるが, 従来は, コストの問題から個別の太陽電池と集積回路の組み合わせでしか用いられなかった. 以上の問題を解決する方法として本研究は Si 太陽電
池と Si 集積回路を同時に集積し, 高効率で高集積なメンテナンスフリーのセンサーノードを実現することを目的とする. Si 太陽電池と CMOSLSI とを集積化した際の問題点につい3-3て, 解決策を探る. 具体的には, Triple-well 構造を用いて, 太陽電池を直列接続する方法の55

最適化設計法の検討を行う. また, この提案に基づき, 実験チップを VDEC（東京大学大規
模集積システム教育研究センター）にて試作, 評価することで, この技術の検証を行う. また, 個別 Si 太陽電池の特性を測定し, 直列接続に最適な構成を見出し, これにより太陽電池接続の性的設計を行う. また, 直列接続を行う制御回路に LSI 回路を用いて, 効率を最大化する制御法の開発を行う.

参考文献： F. Horiguchi,“Integration of Series-Connected On-Chip Solar Battery in a Triple-Well CMOS LSI”,IEEE
Trans. on Electron Devices,vol.59, No.6, pp.1580-1584,（June 2012）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

オフチップ共振回路を用いた断熱的論理用低消費電力電源回路
岐阜大学工学部

高橋 康宏, 佐藤 比佐夫

概要：チップ設計者らは，断熱的論理回路を駆動するための周期波電源を参考文献にて提案している．提案回路は，LC 共振回路，バイアス生成回路，電流制御回路，および，共振
ピーク制御回路で構成される．本プロセスを用いて SPICE シミュレーションを行ったとこ
ろ，100 nA 負荷時の消費電力は 10.8 uW と低消費電力特性を示した．その後，LC 共振回路に各提案回路を接続し，周期波電源システムとしての動作確認を行ったところ，システ
ムは 100 kHz の正弦波を安定的に出力し，そのときの消費電力は 35.5 mW であった．本
チップは，電源回路の他に，断熱的論理回路 2PC2AL を用いた疑似ランダムパルス発生器を搭載している．電源回路とパルス発生器を接続したところ，回路は正常動作していることを確認した．

参考文献：高橋, 佐藤, "オフチップ共振回路を用いた断熱的論理用低消費電力電源回路,"
電気学会論文誌 C, vol. 133, no. 2, pp. 250-255, Feb. 2013.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

第
３
章
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ッ
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試
作
報
告

断熱的論理回路 CAASL による 8bit-Sbox
岐阜大学大学院工学研究科

Monteiro Cancio, 高橋 康宏

概要：チップ設計者らは，暗号回路で用いられることを想定し，論理回路内の負荷容量が演算時に均一になるような回路構造を有する断熱的論理回路 CSSAL（Charge-sharing
symmetric adiabatic logic）を文献［ 1 ］にて提案している．提案回路の構造は，差動論理を基本とし，電源および入力信号を制御するゲートを付加した．その結果，提案回路
は，演算時の遷移電流にばらつきが生じず，断熱的論理によりそのピーク値も抑えることが可能である．提案回路の有用性を示すために，暗号回路でよく実装される，S-box の試作を行った．S-box には，AND-XOR ロジックからなる Multi-Stage PPRM を採用した．また，タイミングハザードを抑制するために，電源を 3 相駆動とした．測定評価の結果，電流ピークは演算に依らず一定値を示した．

参考文献：C. Monteiro, Y. Takahashi, and T. Sekine, "Charge-sharing symmetricadiabatic logic in countermeasure against power analysis attacks at cell level," Microelectronics Journal, vol.44, no.6,
pp.496-503, June 2013.

設計期間： 0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア

ナログ/デジタル信号処理プロセッサ

高周波・高空間分解能のマイクロ磁界プローブの開発
東北大学大学院工学研究科

山口 正洋, 室賀 翔, 重田 洋二郎

概要：近年，電子機器の発展にともない，不要電磁放射による EMC 問題が顕在化している．その対策を行うにあたり，ノイズの発生，伝搬，混入経路を特定することが重要である．その方法として，我々の研究室では LSI 上で発生する近傍磁界を計測する高周波・高空間分解能のマイクロ磁界プローブの開発を行っている．本試作では，高周波・高空間分解能のマイクロ磁界プローブのセンサーに用いる 2 ターンコイルを試作した．チップと実装用プリント基板との実装には，電磁ノイズへの耐性強化，不要ループ削減のためにワイ
ヤボンディングではなくフリップチップ実装を想定して信号取り出し用パッドを設計した．さらに，その基礎特性評価のための伝送線路および De-embedding パターンも試作し
た．

3-3
56

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
QRC

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第
３
章
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試
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報
告

液中オンチップ微粒子操作用非接触電力伝送集積回路（ 1 ）大阪大学大学院工学研究科

出井 良明, 岩崎 紘介, 崔 冀, 松岡 俊匡

概要：小型バイオ・センサの実現に向けて，微粒子や細胞を任意に操作できる技術が必要になっている．本チップの構成は，溶液中への非接触電力伝送を想定したオンチップ・コ
イルによって外部から交流電力を供給することができ，その電力を電源電圧および微粒子
操作信号に変換し，誘電泳動による微粒子操作を可能とするものになっている．外部からの配線なしで，動作を可能としている．前回のチップ試作［ 1 ］より，安定した微粒子操作の実現に向けて，微粒子操作用信号の電圧振幅を引き上げて，補正回路の再検討を行っている．また，テスト回路として補正回路付きリングオシレータも配置している．

参考文献：［ 1 ］ Y.Kishiwada, H. Iwasaki, S.Ueda, Y.Dei, Y.Miyawaki, and T.
Matsuoka, IEICE Electronics Ecpress, Vol.10, No.13, p.20130407, July 2013.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
メージセンサ/スマートセンサ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：イ

液中オンチップ微粒子操作用非接触電力伝送集積回路（ 2 ）大阪大学大学院工学研究科

出井 良明, 岩崎 紘介, 崔 冀, 松岡 俊匡

概要：小型バイオ・センサの実現に向けて，微粒子や細胞を任意に操作できる技術が必要になっている．本チップの構成は，溶液中への非接触電力伝送を想定したオンチップ・コ
イルによって外部から交流電力を供給することができ，その電力を電源電圧および微粒子
操作信号に変換し，誘電泳動による微粒子操作を可能とするものになっている．外部からの配線なしで，動作を可能としている．前回のチップ試作［ 1 ］より，安定した微粒子操作の実現に向けて，微粒子操作用信号の電圧振幅を引き上げて，補正回路の再検討を行っている．また，テスト回路として補正回路付きリングオシレータも配置している．

参考文献：［ 1 ］ Y.Kishiwada, H. Iwasaki, S.Ueda, Y.Dei, Y.Miyawaki, and T.
Matsuoka, IEICE Electronics Ecpress, Vol.10, No.13, p.20130407, July 2013.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：イ

メージセンサ/スマートセンサ

ワイヤレス給電用高効率同期整流器
慶應義塾大学理工学部

橋場 惇輝, 石黒 仁揮

概要：ワイヤレス給電では特に低電圧において, 整流器の効率低下によるシステム全体の効率低下が大きな問題となる. そのため, 高効率でかつ低電圧で動作する整流器を目指した.
整流器は高効率を達成するために同期整流方式を採用し, 低電圧で動作するコンパレータに
より整流器入力の電圧を検出して, 整流用 NMOS スイッチのオン・オフ動作を制御した.
設計において, コンパレータの動作速度が効率に大きく影響を与えるため, 低電圧でかつ高速に動作するコンパレータの設計を中心に時間をかけた. また, 同一チップ内に, ワイヤレ
ス電力伝送用の送信機も搭載し, 給電システムを構築できるような構成とした.
13.56MHz でのスイッチングを想定して設計を行い, シミュレーションでは送信機投入電力
が 1.0W のとき, 受電側の整流後の電力は 0.71W となりトータルの効率として 71%が得られた. 整流器単体の効率は 90%以上である. 整流器のコア部の回路面積は, 0.5 平方 mm である. 現在, 試作チップにより性能評価を進めている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高速スイッチング SIDO DC-DC コンバータ
慶應義塾大学理工学部

川尻 徹, 石黒 仁揮

概要：電子機器には多数の DC 電源が設けられている. システムの小面積化, 低コスト化のために, 単一インダクタで 2 つ以上の直流電圧を生成できる SIDO DC-DC コンバータが注
目を集めている. 今回, 高速スイッチングを想定した SIDO DC-DC コンバータを設計した. 試作した回路のサイズは約 2mm×1mm で, 主回路の MOS スイッチ, 出力電圧を検出する比較器, および発振器と比較器で構成された PWM 生成回路が集積されており, 外部補償器を用いることでフィードバックループを容易に構築できる構成となっている. シミュレーション結果で, 1.8V 入力で 1.6V と 1.2V を出力することを想定したときに, 出力電力が 1 桁の範囲（1.6V 側の出力電力が 6mW ～60mW , 1.2V 側の出力電力が 4mW ～40mW）で 2 出力ともに効率 70%を超える回路を作製した. また 2 出力の合計が最大となる800mW のときに全体の効率は 87%であった. 現在, 試作したチップで測定システムを構築
し, 性能評価を進めている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

3-3
57

第
３
章
チ
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試
作
報
告

土壌センサ用評価チップ
豊橋技術科学大学

二川 雅登

概要：本試作は, 信号伝搬用電極とシリコン基板との間に発生する寄生容量の低減を目的としている. 農業・環境分野において, 小型センサによるオンサイト・リアルタイムモニタリ
ングの重要性が高まってきている. しかし, 未だ十分な性能を持つセンサが開発されておらず, 更なる性能向上が求められている. 特性を劣化させている一つの要因としてセンシングに至る信号伝搬電極の寄生容量があげられる. 取得したい信号レベルに対し, 電極からシリコン基板へ流れ出る電流が大きく, センシングを困難にさせている. 寄生容量低減のための回路を設計し, 従来のものより性能向上を目指した. またチップ完成後, 追加形成を行うことでセンサとして動作させることを計画している. アライメントマークなどをチップ上に形成することにより, より精度のよいチッププロセスを実現する. これらが実現することにより, 土壌や排水, 河川など様々な場所でリアルタイム観察が可能となり, 応用分野への展開が可能になると考えている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre トランジスタ数：10～100 試作ラ
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

DC-DC コンバータ回路 TEG2
金沢大学大学院自然科学研究科

細川 淳平, 深山 正幸, 松田 吉雄

概要：近年風力発電や太陽光発電のエネルギーを蓄電する技術が注目されている．本試作
では，降圧型 DC-DC コンバータ回路を利用してステップ的に充電する回路において，ス
イッチ部とデューティ比の生成・制御を行う回路を搭載した．クロックが入力されると複数のデューティ比信号を生成し，外部からの制御信号によってデューティ比の切り替えを行うことができる．また本試作では，評価を目的として 5 つの回路を搭載している．その内 3 つの回路は DC-DC コンバータのスイッチ部の消費電力と動作の確認を行う回路でス
イッチ部のサイズが異なる．残り 2 つの回路はそれぞれデューティ比生成回路の消費電力と動作の確認を行う回路である．今回の試作では，DC-DC コンバータのスイッチ部をマニュアルで，デューティ比生成回路を論理合成による P&R でレイアウトした．前回試作し

3-3
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第
３
章
チ
ッ
プ
試
作
報
告

た結果をフィードバックして，回路パラメータを変更している．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
プ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ホールセンサアレイ TEG チップ
豊橋技術科学大学電気・電子情報工学系

村上 裕二, 井美 椋太

概要：血糖値を推定可能な経皮連続モニタリングセンサ LSI システムの設計を行っている.
予備検討の結果, 100um 以下のピッチでのホールセンサアレイが必要になった. そこで, R.
S. Popovic らの報告による Nwell のクロスパターン構造を採用し, 既設計の 10bit 逐次変
換方式 AD 変換器, およびその AD 変換器とマッチングできる既設計のメインアンプはチッ
プ上に 1 つだけもち, 8x4=32 個のホールセンサアレイを設計した. 個別ピクセルはホール素子とその出力であるホール電圧を増幅する計装アンプ, シーケンサーからの信号を受けて個別ピクセルを動作させるスイッチで構成されている. 今回, 単独ホール素子をセンサ LSI の中心に配置することで, より正確な磁場を印加可能にした. また, 特性評価用の TEG として
ホール素子と計装アンプを組み合わせたホール電圧検出回路, 単独のピクセルを実装した.

設計期間： 4 人月以上，5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

トランジスタ数：～10

試作パワーインテグリティ評価チップ 3
芝浦工業大学理工学研究科

市村 航

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振により生じる反共振ピークを抑え, 電源ノイズの抑制効果を検証するために 2 種類のチップを設計した. 2 種類のチップはサイズが異なりそれぞれ 2.5mm 角と 5mm 角のチップを試作した. 設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, チップ内部に可変用 MOS スイッチと抵抗素子を配置し, 外部スイッチの ON/OFF 切り替えによりチップ内部のキャパシタンスと抵抗の値を可変し,臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. 前回のチップからの変更点としてはチップの寄生抵抗が高く反共振が想定より小さくチップの容量をMOS スイッチにより変化させても反共振, 電源ノイズ共に変化があまりみられなかったため, 寄生抵抗を小さくするために電源網のメッシュを増やし電源強化を行った. また, パッケージのインダクタンスの違いによる電源ノイズの変化を検証するために電源供給ポイントを 8 から 20 に増やした. その他に本試作では, 基本構成は同一でチップのサイズ
を 2.5mm から 5mm 角に大きくしたチップも試作した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

パワーインテグリティ評価チップ 4
芝浦工業大学理工学研究科

市村 航

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振により生じる反共振ピークを抑え, 電源ノイズの抑制効果を検証するために 2 種類のチップを設計した. 2 種類のチップはサイズが異なりそれぞれ 2.5mm 角と 5mm 角のチップを試作した. 設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, チップ内部に可変用 MOS スイッチと抵抗素子を配置し, 外部スイッチの ON/OFF 切り替えによりチップ内部のキャパシタンスと抵抗の値を可変し,臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. 前回のチップからの変更点としてはチップの寄生抵抗が高く反共振が想定より小さくチップの容量を3-3

MOS スイッチにより変化させても反共振, 電源ノイズ共に変化があまりみられなかったため, 寄生抵抗を小さくするために電源網のメッシュを増やし電源強化を行った. また, パッケージのインダクタンスの違いによる電源ノイズの変化を検証するために電源供給ポイントを 8 から 20 に増やした. その他に本試作では, 基本構成は同一でチップのサイズ
を 5mm から 2.5mm 角に小さくしたチップも試作した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：

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第
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章
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試
作
報
告

平成25年度第2回ローム CMOS 0.18um 試作（ RO18132 ）視線検出機能を持つ列並列処理構成イメージセンサのテスト回路
金沢大学理工学域

秋田 純一, 五十嵐 覚

概要：ユーザがみている箇所を示す視線情報は, その有用性が示されつつも装置が特殊・大型・高価であり, またサンプリングレートがビデオレート程度であるために応用分野が限定されている. 特にサッケードと呼ばれる不随意に起こる高速な視線移動は, 従来の視線検出システムではリアルタイムの追尾や到達点予測が不可能である. 著者らは, 高精度な視線検出のための高解像度と, サッケードのリアルタイム追尾が可能な高速・低レイテンシを両立する列並列処理構成の視線検出機能をもつ CMOS イメージセンサの検討を行っている. 本試作チップでは, 要素回路の動作検証のために 16x16 画素の視線検出イメージセンサを試作した. 列並列処理回路はビットシリアル構成となっており, 画素数や演算ビット数に対してスケーラブルな構成となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

イメージセンサ/スマートセンサ

一時故障・永久故障に強靭な多重化パイプラインプロセッサ blurDMR
奈良先端科学技術大学院大学情報科学研究科
京都工芸繊維大学電子システム工学専攻

姚 駿, 中島 康彦
岡田 翔伍, 小林 和淑

概要：NBTI の耐性向上に向け, 一時故障・永久故障に強靭な多重化パイプラインプロセッ
サ構造 blurDMR を実装し, 試作を行った. blurDMR は, 同質なパイプラインを 3 本搭載
し, そのうち 2 本を用いて常に 2 重化で動作させ, 頻出する故障を検出時, 自動的な DMR/TMR の切り替えを行い, 多数決回路で永久故障が発生する箇所を特定する. また,
blurDMR は前述の自動切り替え機能を活用し, 永久故障が発生しなくても, 一定期間動作
すると動作する 2 つのパイプラインの組み合わせが変更される.各パイプラインの長時間連続動作させることによる温度上昇が低減できる. 経年劣化の NBTI は温度に依存するので,

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第
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章
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プ
試
作
報
告

低温動作することで NBTI を抑制することができる. 本設計は, 大規模な設計で発生するア
ンテナエラーを対応するライブラリを使い, 実設計で検証を行った. 本試作はシングルポー
トの SRAM を 36 個搭載し, システム周波数を 45MHz で行った. 配置配線したマクロのサイズは 4.38mmx 4.36mm である.
1.25V 電源電圧で, アルファ線源の高率なエラー注入のテストを行い, チップが完動することが分かった.

参考文献：Jun Yao, Shogo Okada, Masaki Masuda, Kazutoshi Kobayashi, Yasuhiko Nakashima, “DARA: A Low-Cost
Reliable Architecture Based on Unhardened Devices and its Case Study of Radiation Stress Test,” IEEE Transactions on
Nuclear Science （TNS）, Vol. 59, Issue 6, pp. 2852～2858, Dec. 2012.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Formality
1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：

チップ種別：マイクロプロセッサ

降圧型 DC-DC バックコンバータ回路
東京大学生産技術研究所

柳原 裕貴, 更田 裕司, 高宮 真, 桜井 貴康

概要：従来, 降圧型 DC-DC バックコンバータ（以下, バックコンバータと略す）では, インダクタが外付け部品として使用されるが, 携帯機器向け等にはインダクタの小型化が求められる. インダクタを小型化する有効な手法として, IC のパッケージやインタポーザ内にインダクタを作り込む技術が挙げられる. しかし, このようなインダクタを用いたバックコン
バータは効率が悪いという問題がある. そこで本研究では, インタポーザ上のインダクタに高透磁率材を導入することにより, バックコンバータの効率向上を目指す. 本技術の実証のために, バックコンバータ回路の設計・試作を行った. 通常の空芯のインダクタを用いた場
合と高透磁率材を導入したインダクタを用いた場合それぞれで, バックコンバータの効率測定を行った. その結果, インダクタに高透磁率材を導入することにより効率が向上することを確認した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ高速起動水晶発振回路
東京大学生産技術研究所

井口 俊太, 更田 裕司, 高宮 真, 桜井 貴康

概要：無線センサノードの消費電力を削減する為には, 間欠的な動作とスリープ状態からア
クティブ状態への高速な遷移が求められる. 無線送受信回路において, スリープ状態からア
クティブ状態への遷移時間は, 水晶発振回路の起動時間によって制限されるが, 従来の水晶発振回路は起動時間が長く, このような用途では問題となる. そこで本研究では, 無線セン
サノード向けの高速起動可能な水晶発振回路の設計・試作を行った. 本試作では水晶発振回路を高速起動化するために, 水晶発振回路の負性抵抗及び水晶の初期雑音を起動時だけ増加させる技術を実装した. 提案技術は従来例と比較して水晶発振回路の起動時間が大幅に高速化することを実測によって確認し, 本提案技術が水晶発振回路の起動時間を大幅に短縮することができることを確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Cadence 社 UltraSim，Synopsys 社 Hercules
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

環境 RF 発電向け Gate Controlled Diode と整流回路 TEG
金沢工業大学工学部電気系

梅棹 遼, 田篠 奏, 井田 次郎

概要：エネルギー・ハーベスティング技術の一つである環境 RF 発電を研究テーマとしている. 環境 RF 発電とは地上デジタル TV 波, 携帯基地局からの送信波など環境にある電磁波から微小な電力を得る発電方式である. 極低入力での高効率整流が最大の課題である. ここでは, それに使用する Gate Controlled Diode（GCD）と, GCD と MiM キャパシターを使った整流回路の TEG を設計した. 評価の結果, まず, GCD の寄生容量は, 市販の低電力用のショットキーダイオードより小さくなることが解った. 実測の GCD の DC 特性を使いトランジスターパラメータの修正を行った. その結果, 修正パラメータで実測の GCD 特性
をうまく再現することができた. このパラメータを使い回路シミュレーションを行った. また, パルスジェネレータ, 外付けの負荷抵抗, オシロスコープで測定セットを組み上げ

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TEG に搭載した整流回路の実測を行った. それらの結果から, GCD を使った整流回路では, 市販の低電力用のショットキーダイオードを使った回路より低入力に置ける整流効率が良くなることが解った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Sy試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ61

種別：TEG（特性評価回路など）

第３
章

SFQ/CMOS ハイブリッドメモリ用 64-kbCMOS メモリにおけるメモリセ
ルの最小設計

チ
ッ
プ
試
作
報
告

nopsys 社 HSPICE（RF），Agilent 社 ADS

横浜国立大学大学院工学府

トランジスタ数：～10

チップ

佐々木 悠太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 今後の目標として, メモリシス
テムの低消費電力化が挙げられる. 今回, メモリセルの最小設計を行い, それに伴うデコー
ダ回路の縮小化による動的消費電力を減らしたメモリシステムを構築した. 測定の結果,
データを入力するためのドライバ回路の部分にデコーダ回路用の縮小したドライバ回路が間違って配置されており, 駆動力不足でデータが入力されず波形を得ることができなかった.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Virtuoso，Mentor 社 Calibre トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

RF 無線給電フォロンとエンド及び受信機 TEG
豊橋技術科学大学工学研究科

浅井 翔地, 寺田 直樹, 秋田 一平

概要：本研究では, 超小型・低消費電力センサノード IC の実現を目指した要素回路技術開発を行っている. 本試作 IC は, 医療テレメトリに使用される 300MHz 帯を利用した無線給電フロントエンドと, これと同時に制御コマンド等を受信するための受信機を集積した
TEG を含んでいる. 前者においては, AC-DC 整流器とチャージポンプ, シャント・シリー
ズレギュレータの動作確認を行なっており, 特に整流器のインピーダンスマッチング回路の検討に重点を置いた試作である. 本 IC の測定を通じて上記インピーダンスマッチングの手法について, その適切な設計方法を得るための有益な知見を得ることができた. 一方, 受信機 TEG については, N パスフィルタを用いた高調波除去アーキテクチャの低消費電力化を図ったものであり, 所望なファンクションを確認することは出来なかったが, その不具合解析より, 今後の設計に活かすべき有用なノウハウ蓄積が出来た.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～

チップ種別：アナデジ混載

インバータベース ΔΣ 変調器とナノワイヤ/CMOS 異種技術集積化
上智大学理工学部

道又 賢司, 島本 一成, 渡邉 龍郎, 和保 孝夫

概要：ΔΣ 変調器ではループフィルタにオペアンプを用いるため, 低消費電力化が困難であるという課題があった. そこで, オペアンプの代わりに弱反転領域で動作するインバータを増幅器として用いた ΔΣ 変調器を設計した. 変調器は 2 次シングルエンド構成で, 電源電圧
0.9 V 動作を想定した. 一方, ナノワイヤは体積に対する表面積の比率が大きいため, 化学
物質の表面吸着に対して電気特性が敏感に反応する可能性がある. そこでナノワイヤ抵抗変化を低消費電力高精度で測定することを目指して, 上記 ΔΣ 変調器を搭載した CMOS 基板
上にナノワイヤを集積化するための位置制御用電極も CMOS チップ内に作製した. ΔΣ 変
調器に関しては, サンプリング周波数 500 kHz, 入力周波数 2 ｋHz において, 63.2dB の
SNR を確認した. 現在, 誘電泳動を利用してナノワイヤを堆積させ, 出力のデューティ比で

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62

第
３
章
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試
作
報
告

抵抗変化が観測できることを確認中である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

低電圧信号処理回路
慶應義塾大学理工学部

川村 恭平, 松本 佳宣

概要：デジタル LSI の電源電圧の低下に伴い，アナログ回路においても低電圧で動作する回路が求められているが，アナログ回路の基本素子である演算増幅器の動作は難しくなる.
一方，低電圧下においても動作可能な回路として CMOS インバータの有効性が示されている. CMOS インバータはアナログ回路としてはシングルエンド反転増幅器として動作する.
一方，CMOS インバータを利用した差動増幅回路も提案されているが ，ポリフェーズフィ
ルタなどといった高周波用回路へ応用される例が多く，センサ－・信号処理用として高利得，高精度を狙って設計されたものは少ない. 本研究では特に照度や温度，湿度などといった環境計測への応用が可能な低電圧増幅回路の設計を目標とし，CMOS インバータ型減算回路のアイデアに着目して，減算回路を応用した疑似差動増幅回路を試作，評価した. 目標とする電源電圧 1V においてセンサ－への応用において特に重要となる DC 特性を中心に評価を行い，良好な結果が得られた.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Cadence 社 Diva，Synopsys 社 HSPICE（RF）
チップ種別：演算回路（乗算器，除算器など）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

遅延故障および断線故障テスト用回路の試作
徳島大学大学院先端科学技術教育部

末永 翔平, 西條 慎吾, 二宮 孝暢, 日下 敬雄,
梅津 翔一, 櫻井 浩希

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之, 橋爪 正樹

概要：遅延故障のテスト容易化回路，IC 間断線のテスト容易化入力保護回路，検査容易化
CMOS センサ回路，組込み型 IDD センサ回路，ビアオープンを模擬した回路の 5 つの回路を試作した．1）遅延検出回路組込み型バウンダリスキャン回路を設計した．制御部の設計には BSDCompiler による自動生成を行う設計フローを構築した．遅延ゲートの実測評価を行った．2）IC 間断線の電気的検査用のテスト容易化入力保護回路を試作し，断線故障検出可能性評価を行った．3）CMOS センサの電気的検査法のために検査容易化 CMOS セン
サ回路を実装し，動作確認を行った．4）IC の電流テストのために組込み型 IDDT センサ回路を実装した．実測により検査入力による動的電源電流の継続時間の差異が観測された．
5）ビアオープン故障の発生箇所特定のための TEG を設計し，隣接線の有無や分岐の有無によるビアオープン故障発生時の影響調査を行った．

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

別：TEG（特性評価回路など）

スキャンイン電力低減および遅延測定の改良
九州工業大学大学院情報工学研究院

佐藤 康夫, 梶原 誠司, 加藤 隆明

概要：テスト容易化回路における論理 BIST のスキャンイン電力低減および高精度な遅延測定の研究．今回は前年度 TEG に対して以下の項目の改良を実施．（ 1 ）テスト時の電力調整可能な回路の実装とテスト時の電力測定

論理 BIST パターンのパターン変化により発生する電力を低減あるいは制御する機能を実装し，テスト時の電流値を測定して，電力がシミュレーションでの評価どおり制御されることを確認した． （ 2 ）パス遅延測定

約25MHz のパス遅延値を測定するよう回路を実装した．プロセスバラツキにも対応出来るよ
うに，テスト対象回路のパス遅延値は調整可能とした．（ 3 ）テスト時の温度・電圧モニタ回路の実装と測定

リングオシレータベースの温度・電圧モニタおよび発熱回路を搭載した．リングオシレータを人手固定配置し，発熱回路の発熱範囲を前回よりも拡大した．
評価は継続中であるが，全機能が動作することを確認し，今後詳細評価に入る予定である．（ 3 ）については詳細評価をほぼ完了し，精度向上されたことを確認した．今後は（ 2 ）の遅延測定を中心に評価を実施予定である．

参考文献：［ 1 ］ 加藤，喜納，三宅，佐藤，梶原，”論理 BIST におけるスキャンイン電力制御の TEG 評価について，” 電子情報通信学会技術研究報告 DC2013-59, pp. 233-238，2013 年 11 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 StarRC（XT）

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

圧力センサ用多チャンネル CV 変換回路の設計
富山県立大学大学院工学研究科情報システム工学専攻
富山県立大学工学部情報システム工学科

和泉 幸司

松田 敏弘, 岩田 栄之

概要：医療や介護, 健康機器などの民生分野では, 従来より部品点数が少なく, 小型・低コスト化が可能な圧力センサが望まれている. また, これらの分野では, 多数のセンサを 2 次
元的に配置し, 圧力の面分布を検出するシステムが求められている. 本研究室では, 圧力を
静電容量の変化として検出する静電容量型センサのための CV（容量－電圧）変換回路の開発を行っている. 本研究では, 従来の回路を応用し, 消費電力が小さく, 応答時間が早い
CV 変換回路を設計した. また, 多数のセンサを同時に検出できる多チャンネル CV 変換回路も設計した.

本チップには, 2 チャンネルの信号を同時検出可能な 2 チャンネル CV 変

換回路, 縦と横に 8 個ずつ並べた合計 64 個の 2 次元配置されたセンサに対応する 8 チャンネ
ル×8 チャンネル CV 変換回路, クロック発生のための発振回路およびタイミング信号発生回路を搭載した. また, 前回試作したチップにおいて I/O セルに問題があったため, 修正を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

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第
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試
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報
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ゲート酸化膜の破壊位置制御評価回路
東京大学生産技術研究所

更田 裕司, 高宮 真, 桜井 貴康

概要：MOSFET のゲート酸化膜破壊をアンチ・ヒューズとして用いた, 一度だけ書き込み可能なメモリ（One Time Programmable メモリ, 以下 OTP メモリと略す）が, チップ固有 ID の格納やアナログ回路のトリミング等の用途で用いられており, 近年その大容量化が求められている. 本研究では, ゲート酸化膜の破壊位置という情報を用いる事で, ヒューズの多値化を行い, OTP メモリの大容量化を目指す. この実現には, 酸化膜破壊位置を制御する必要があるが, これまでそのような試みはなされておらず, その手段は明らかでなかった. 2013 年 2 月試作のチップを用いて, ゲート酸化膜の破壊位置を制御できる事を確認したが［ 1 ］, 本試作では, 大規模な OTP メモリ実現に向けた初期検討を行う為, OTP メモリ
セル単体評価回路を設計した. 試作したチップの評価を行い, ゲート酸化膜の破壊位置を制御可能なメモリセルが実現できる事を確認した.

参考文献：［ 1 ］ 更田裕司，高宮 真，桜井貴康，"多値アンチ・ヒューズの実現に向けたゲート酸化膜の破壊位置制御手法の提案と実証," 電子情報通信学会総合大会，p.113，2014 年 3 月.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科
明治大学理工学部

伊藤 遼, 栗山 翔太郎
満田 亮

概要：低電圧駆動・低消費電力というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. 形を変換する波形変換回路と, 信号の電流を増幅するためのバッファ回路. ソース端子とバルク端子を繋げた基本カレントミラーとゲート端子とバルク端子を繋げた低電圧カレントミラーの形状比とソース面積を変化させた回路, 温度センサ（PTAT）, 発振回路（VCO）, 波形変換回路（短パルス生成）, 出力バッファで構成された温度に応じた周波数で発振する回路, 発振周
波数が 8GHz となるような VCO. 様々な形状比を用いた NMOS, PMOS の単体 TEG. これらの回路は測定器による動作確認を通して妥当性の検証を行い, これからの試作につなが3-3
64

るような評価を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～
100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

第
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半導体検出器用信号増幅回路の試作
東北大学大学院工学研究科

清水 陽太, 菊池 洋平

概要：本研究室では, 半導体検出器を利用した, 頭部用 PET （Positron Emission Tomography）の開発を行っている. 一般的には, シンチレーション検出器が利用されているが,半導体検出器を利用することで, 空間分解能が大きく向上することが期待される. 将来的に, 研究室において, PET 用の ASIC 開発行うことを考えているため, RO1812_5 を利用して, 半導体検出器用信号増幅回路に必要な電荷有感型前置増幅器の試作を行った. 今回の試作では, 前回試作した電荷有感型前置増幅器の後段部分に, PZC 付微分回路, 積分回路を加え, 半導体検出器用信号増幅回路として完成させた. 電荷有感型前置増幅器の後段回路の役
割は, 信号の増幅・整形を行い, 信号の大きさや SN 比を改善することである. 各回路のテストパルスに対する応答を観測し, シミュレーション結果と比較したところ, すべての回路が正確に動作していることが確認された. また, SN 比を測定し, スペクトルの作成も行い,それらの結果からも回路の動作に問題無いことが確認出来た. 今回の試作で, 目標としていた回路の試作は終了したため, 今後は, これまでに発見された修正点を修正するなど, RO1813_2 で試作した回路よりも性能が高い回路の設計を目指す.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用 TEG チップ
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．消費電力と漏洩電磁波との間には相関があり電力解析攻撃の対策が電磁波解析攻撃においても有効であると考えられてきたが，漏洩電磁波によるリーク要因には消費電力とは異なるものが含まれていることが指摘されはじめた．しかしながら，電磁波解析攻撃のリーク要因が何か，どの程度脅威と成り得るのか実験的には明らかとなっていない．本試作チップには，漏洩電磁波のリーク要因を調べるための TEG 回路を搭載した．前回のリーク要因検証用 TEG チップでは，実測により論理ゲート単体における電流経路リーク，メモリのアドレスに起因するリークが確認できた．今回のリーク要因検証用 TEG チップでは，さらなる論理ゲート単体における電流経路リークの追及するために，論理ゲートのサイズ違
いやミラーゲートなどを搭載した．また，メモリのアドレスに起因するリークについてもリーク要因追及用の TEG 回路を搭載した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

ト

チップ種別：TEG（特性評価回路など）

電力・電磁波解析攻撃対策のための乗算マスクと加算マスクによる HMDR
ROM を利用した AES 暗号回路
立命館大学理工学研究科

鵜飼 慎太郎, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．そこ
で，我々はどのような値が入出力されても消費電力が一定となる S-Box 回路と，乱数を利用した加算マスキング対策と乗算マスキング対策を用いることにより暗号処理動作と消費電力との相関を切り離した電力／電磁波解析攻撃耐性を実現した HMDR-ROM AES 暗号回路を提案した．本試作チップは提案した HMDR-ROM AES 暗号回路のサイドチャネル攻撃耐性を評価するために試作した．加算マスキング対策は主に電力解析攻撃対策として機能し，乗算マスキング対策は電磁波解析攻撃で明らかとなるアクティブなワードライン位置に依存した情報リークを隠すのに使用している．試作チップでは，加算マスクと乗算マスクそれぞれをオン／オフ切り替える機能と，使用乱数を 8bit と 128bit を切り替える機能を搭載して，それぞれの比較評価を行えるようにした．

参考文献：鵜飼慎太郎，中井綱人，北村俊樹，久保田貴也，汐崎充，藤野毅，”耐タンパ性向上のための Hybrid Masking DualRail ROM を用いた AES 暗号回路の性能評価”, ICD2013-88, CPM2013-111, pp19-24, 2013

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM
1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～

チップ種別：演算回路（乗算器，除算器など）

リバースエンジニアリング対策に向けた DPD アーキテクチャと，新たなプログラマブルアナログ回路 VPA アーキテクチャの試作
立命館大学理工学研究科

堀 遼平, 上田 佳祐

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：近年，LSI の積層構造を解析し，本来知られることのないハードウェアの機能や構成を明らかにするリバースエンジニアリング技術を用いた，システム LSI の模倣・盗用が問題となっている．この技術が困難な拡散領域のマスク変更により論理変更可能な回路を構成する
DPD（Diffusion Programmable Device）アーキテクチャの開発を行った．DPD では LUT（Look Up Table）の論理を決定するために，拡散領域に N+タイプ・P+タイプを選択してドープすることで任意の論理ゲートを実現できる．この DPD アーキテクチャを用いてAND，OR，XOR 等の論理を実装し回路動作を検証した．また，我々はセンサーのアナログ
フロントエンド回路をターゲットに，回路レイアウト上のビア層で回路変更を実現する VPA（Via Programmable Analog）を提案している．本チップでは VPA の基本素子を構成するオペアンプと，周辺素子としてビアプログラマブル可変抵抗を用いた可変増幅器を設計した．今回はビアの変更のみで反転増幅器，非反転増幅器，I/V 変換回路の 3 種類を変更可能にし，増幅率もビアの変更で可変抵抗を変化させることで任意の値に変更できるように設計した．実測としてビアの変更により回路構成が正しくされていることを確認した．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：1,000～

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脂質平面膜用システムに適合する IV コンバータの設計,及び単チップで動作するマイクロシステムのためのキャパシタとオンチップアンテナ
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

安田 陽平, 小野 東輝

中野 誠彦

概要：電気生理学におけるイオン電流測定技術は最も重要な技術のうちの一つである. この技術を用いたイオンチャネルの研究により新薬の開発などの成果が得られている. 本研究では特に脂質平面膜法でのイオン電流測定をするためのシステム構築を目指す.

本施策では脂質平面膜用のシステムに適合する低ノイズな IV コンバータを設計した. この回路は－2.42nA ～ 830pA の入力電流の範囲において 52.3MΩ のゲインを持っている. カットオフ
周波数は 236kHz である. この I-V コンバータは低ノイズ化のために容量帰還型となっており, バックグラウンドノイズの値は 10kHz の帯域で 1.34pArms であった. 微分器に放電用スイッチを追加することにより放電時の過渡応答を改善した. 放電時に発生する針状のノイ
ズは同期サンプリングによりこれを除去する. また脂質平面膜に対して刺激信号を印加する際には放電信号と同期された刺激信号を用いる. これにより LSI 化による低い電源電圧, 大きな容量が使えないという問題を克服した.

別の研究として, 単チップで動作するマイクロシステムのための電力貯蔵用の 1nF の mim キャパシタと MOS キャパシタ, 発信器用のオンチップアンテナもテスト
設計した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジス
タ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

パワーインテグリティ評価チップ 5
芝浦工業大学理工学研究科

市村 航

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振によって生じる反共振ピークを抑え, 電源ノイズの抑制効果を検証するために 3 種類の電源構造を持つチップの設計をした. 設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, 電源網にキャパシタと抵抗を付加しない振動領域を想定したものである. また, パッケージのインダクタンスによる反共振, 電源ノイズの違いを検証するために電源供給ポイントを 20 ペア配置した. その他に本試作では, コア回路構成は同一で異なる電源構造をもつチップを 2 種類とこの試作チップによりノ

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イズ源回路を駆動させたときの異なる電源構造によるノイズ低減効果をチップ内に配置したノイズモニタ回路により確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

パワーインテグリティ評価チップ 6
芝浦工業大学理工学研究科

市村 航

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振によって生じる反共振ピークを抑え, 電源ノイズの抑制効果を検証するために 3 種類の電源構造を持つチップの設計をした.

設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, 電源網にキャパシタのみを付加した振動領域を想定したものである. また, パッケージのインダクタンスによる反共振, 電源ノイズの違いを検証するために電源供給ポイントを 20 ペア配置した. その他に本試作では, コア回路構成は同一で異なる電源構造をもつチップを 2 種類とこの試作チップによりノイズ源回路を駆動させたときの異なる電源構造によるノイズ低減効果をチップ内に配置したノイズモニタ回路により確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

直交変調器の試作
会津大学コンピュータ理工学研究科

高橋 寛太, 束原 恒夫

概要：無線通信システムにおいて, 周波数変換器は所望の周波数の信号を生成するために用いる重要な要素回路の 1 つである. 近年, ＱＡＭのような多値変調方式が採用されるようになり, 高伝送レート化が進む無線通信システムにおいて, より高精度な周波数変換技術の実現が強く要求されている. 当研究室では, 変換精度劣化の主要因となる直交 LO 信号間の誤差補償が可能な波数変換器の研究を行っている. 本試作では, VDEC 環境下における試作
チップの設計技術の習得もかねて, 本研究グループが提案する複素型直交変調器を実装した. この直交変調器は, パッシブ型の直交ミキサ, 加算器, ポリフェーズフィルタから成る
ミキサ部と直交 LO 信号の誤差補償回路により構成されている. 今後, 試作したチップの測定を行い, 提案回路の検証を行う予定である.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Agilent 社 ADS
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：

チップ種別：通信（RF 回路，ATM など）

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平成25年度第3回ローム CMOS 0.18um 試作（ RO18133 ）SPAD 特性評価用 TEG
東京大学工学系研究科
東京大学 VDEC

楊 驍, 飯塚 哲也

朱 弘博, 名倉 徹, 浅田 邦博

概要：現在, 放射線量測定のため, ガイガーカウンターなどの手頃な放射線検出器が一般向けに普及しているが, 本研究では更に高精度かつ小型の放射線検出器を実現するため, 単一
光子アバランシェダイオード（SPAD）を用いた半導体検出器を標準 CMOS プロセスで実現することを目的としている. 本試作では, PN 接合の Premature Breakdown を避けるた
めに, PN 接合とガードリングの構造を変え, 全部で 6 種類の SPAD を設計した. PN 接合部
分の断面積による違いを測定するため, それぞれの構造に対し, サイズが異なる 2 種類の円型 SPAD を設計した. また, SPAD のノイズ特性を測定するため, クエンチング回路を接続した SPAD を設計した. 本試作回路では, 各構造の SPAD の IV 特性, 光が入射した場合としていない場合の電圧波形を測定することで特性の評価を行う.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

A hyperparallel image filtering digital-pixel-sensor employing
a kernel-adaptive compressed-multiplication technique東京大学 VDEC

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朱 弘博, 浅田 邦博

概要：A digital-pixel-sensor which can perform hyperparallel image filtering was implemented. The
main operation in image filtering is the accumulation of all weighted image data in the neighbors according to the filtering kernel. The weighting process contains many multiplications with each having aweight number and a value of intensity as the operands. Because such an operation is performed in all
pixel sites, the computation of image filtering is very heavy and an efficient architecture is highly demanded. In this work, the compact bit-serial image filtering circuits are embedded into each pixel of thedigital-pixel-sensor to form a fully pixel-parallel processing architecture. In addition, a kernel-adaptive
compressed-multiplication technique is newly developed for the bit-serial circuits in which all zeroes inthe binary expression of a weighting number can be skipped without consuming any time. In this manner, the hyperparallelism for image filtering is achieved. Inside each pixel, there are an 8b original image memory, a 24b accumulated value memory, a
one bit full adder for bit serial multiplication, and control circuits for data transfer and operation management. Using the control circuits, the original intensity data of the whole image preserved on all 8b memories can be simultaneously shifted in a bit-serial way in up/down/left/right directions into the
8b memories of the neighboring pixels. The "1s" in the weight is broadcasted in a bit-serial way with all "0s" skipped. The full adder serially calculates
the accumulation value by adding the data in the 24b memory with the data in the 8b memory according to the position of "1" in the broadcasted weight.
The resolution of the image sensor is 108 by 96 with a pixel size of 39.48 um by 39.48 um. The pixel size is mainly limited by the number of control signals
needed in the design which takes much area for wiring. The Nanosim simulation results demonstrated the correct functionalities of the chip.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 NanoSim トランジス
タ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

Transmission-line-based pulse generator
東京大学工学系研究科

Parit Kanjanavirojkul

概要：This chip is a trigger circuit as a part of an on-board MMW pulse generation circuit for sensing
applications. The idea is to use fast voltage edge generated by CMOS circuit and extract high frequency
components by on-board passive network. The objective is to generate wide band pulse with center frequency higher than Fmax, which is the limitation of fundamental continuous wave oscillator. The output
edge trigger on-board resonator such that high frequency wide-band pulse is generated. The maximum
pulse’
s center frequency depends on passive network and not limited by the Fmax. Moreover, the pulse
generation circuit consumes power only during the clock edge, thus it achieves lower power consumption, compared to pulse generation from continuous wave source. The on-chip circuit consists of 3 output signals. The main feature is to generate very fast falling edge at the output. The circuit is designed
such that short-circuit current of large transistors, used for fast edge generation, is reduced. Thus low
power consumption can be achieved. Also the output signal’s relative delay can be controlled precisely by external control signals, such that on-board
generated pulses interleaving time can be controlled. External clock edge is sharpened by special inverter delay line with specific NMOS and PMOS size
along the line. Clock three is designed so that clock distribution to the three triggers has the same delay. Capacitors are included at the output before
the pad, as energy storage. Four pads per output are implemented, so that resistance and inductance of wire-bonding is reduced. Two set of the circuit
is implemented: one with delay controller and another one without delay controller, intended for simultaneous trigger. The chip will be integrated to
on-board passive network by wire-bonding, and then high frequency pulse will be extracted and radiated through on-board antenna.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

電源ノイズ発生および測定回路 その 1
東京大学 VDEC

名倉 徹

概要：スケーリングにより電源電圧が低下する一方で，集積度の向上により消費電流は増大している．その結果，電源変動の影響は大きくなり,パワーインテグリティ（PI）の確保に多くのコストが必要となっている．回路の高速化より特に di/dt ノイズと共振ノイズの影
響が大きくなっており，その抑制のために，大きなチップ面積をデカップリング容量に費やすようになっている．このオンチップのデカップリングキャパシタ追加による面積ペナ
ルティは無視できない問題である．本研究では, チップ表面に薄膜キャパシタを生成することで, シリコンの面積ペナルティが発生しない電源安定化手法を実現する. 本チップは, そのテスト用のチップであり, 電源ノイズ発生回路として, シフトレジスタと多段のインバー
タチェインが入っており, CLK 入力のみで内部回路を動作させることができるだけでなく,いくつかのスイッチ端子の電圧を切り替えるだけで, 内部の動作状態を制御することができ, 様々な回路状態における電源ノイズの様子を制御することができる. また, 内部にデカップリング容量を持つタイプと持たないタイプを作り分けることで, チップ表面に生成した薄膜キャパシタの効果を比較することが可能となっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：演算回路（乗算器，除算器など）

電源ノイズ発生および測定回路 その 2
東京大学 VDEC

名倉 徹

概要：スケーリングにより電源電圧が低下する一方で，集積度の向上により消費電流は増大している．その結果，電源変動の影響は大きくなり,パワーインテグリティ（PI）の確保に多くのコストが必要となっている．回路の高速化より特に di/dt ノイズと共振ノイズの影
響が大きくなっており，その抑制のために，大きなチップ面積をデカップリング容量に費やすようになっている．このオンチップのデカップリングキャパシタ追加による面積ペナ
ルティは無視できない問題である．本研究では, チップ表面に薄膜キャパシタを生成することで, シリコンの面積ペナルティが発生しない電源安定化手法を実現する. 本チップは, そのテスト用のチップであり, 電源ノイズ発生回路として, シフトレジスタと多段のインバー
タチェインが入っており, CLK 入力のみで内部回路を動作させることができるだけでなく,

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いくつかのスイッチ端子の電圧を切り替えるだけで, 内部の動作状態を制御することができ, 様々な回路状態における電源ノイズの様子を制御することができる. また, 内部にデカップリング容量を持つタイプと持たないタイプを作り分けることで, チップ表面に生成した薄膜キャパシタの効果を比較することが可能となっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：演算回路（乗算器，除算器など）

名倉 徹

概要：スケーリングにより電源電圧が低下する一方で，集積度の向上により消費電流は増大している．その結果，電源変動の影響は大きくなり,パワーインテグリティ（PI）の確保に多くのコストが必要となっている．回路の高速化より特に di/dt ノイズと共振ノイズの影
響が大きくなっており，その抑制のために，大きなチップ面積をデカップリング容量に費やすようになっている．このオンチップのデカップリングキャパシタ追加による面積ペナ
ルティは無視できない問題である．本研究では, チップ表面に薄膜キャパシタを生成することで, シリコンの面積ペナルティが発生しない電源安定化手法を実現する. 本チップは, そのテスト用のチップであり, 電源ノイズ発生回路として, シフトレジスタと多段のインバー
タチェインが入っており, CLK 入力のみで内部回路を動作させることができるだけでなく,いくつかのスイッチ端子の電圧を切り替えるだけで, 内部の動作状態を制御することができ, 様々な回路状態における電源ノイズの様子を制御することができる. また, 内部にデカップリング容量を持つタイプと持たないタイプを作り分けることで, チップ表面に生成した薄膜キャパシタの効果を比較することが可能となっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：演算回路（乗算器，除算器など）

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作
報
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電源ノイズ発生および測定回路 その 3
東京大学 VDEC

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試作ラン：ローム

電源ノイズ発生および測定回路 その 4
東京大学 VDEC

名倉 徹

概要：スケーリングにより電源電圧が低下する一方で，集積度の向上により消費電流は増大している．その結果，電源変動の影響は大きくなり,パワーインテグリティ（PI）の確保に多くのコストが必要となっている．回路の高速化より特に di/dt ノイズと共振ノイズの影
響が大きくなっており，その抑制のために，大きなチップ面積をデカップリング容量に費やすようになっている．このオンチップのデカップリングキャパシタ追加による面積ペナ
ルティは無視できない問題である．本研究では, チップ表面に薄膜キャパシタを生成することで, シリコンの面積ペナルティが発生しない電源安定化手法を実現する. 本チップは, そのテスト用のチップであり, 電源ノイズ発生回路として, シフトレジスタと多段のインバー
タチェインが入っており, CLK 入力のみで内部回路を動作させることができるだけでなく,いくつかのスイッチ端子の電圧を切り替えるだけで, 内部の動作状態を制御することができ, 様々な回路状態における電源ノイズの様子を制御することができる. また, 内部にデカップリング容量を持つタイプと持たないタイプを作り分けることで, チップ表面に生成した薄膜キャパシタの効果を比較することが可能となっている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：演算回路（乗算器，除算器など）

Integrated magnetic probe to measure and analyze near-fieldmagnetic map on cryptography LSI chips
東京大学 VLSI Design and Education Center （VDEC）

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章
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試
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Mai Khanh

概要：This mix-signal chip design is for integrated magnetic probe with a multi-stage lownoise amplifier （LNA） in a 0.18-um CMOS process to measure and analyze near-field magnetic map on cryptography LSI chips and monitor magnetic fields from off-chip equipment.
By measuring and monitoring data-dependent emissions of the electromagnetic near-field ofa chip, related secret information of the chip can be revealed. In this version, the design isaimed to reduce scanning time and change resolution by switching the select of off-chipcoils. In details, an off-chip coil array will be made and connected to on-chip pads pick up
magnetic field by employing the relationship of magnetic flux, coil’s current and voltage.
The voltage which also depends on input frequency is amplified by multistage integrated amplifier. Then, output signal of the amplifier is fed into an analog-todigital converter （ADC） in order to transfer digital output codes toa PC to monitor magnetic fields as the project’s target. The 3-stage differential LNA with tail-current designed by using RF GoldenGate tool has a variable gain up-to 60-dB in post-layout simulation for a wide frequency range below 3GHz. The first and the second
stages of this LNA are in differential topology with tail-current source to reject common noise. The last stage of LNA is designed withhigh gain. Moreover, another parameter should be considered is noise figure （NF） of the LNA especially for the first stage of the system. LNA’s noise figure is achieved around 3.2-dB. A digital circuit is integrated into this chip to control switch arrays connecting between LNA’s input and pads for off-chip coils. The input of this digital circuit in a serial digital is for shift register to input data. The
purpose of this digital circuit is to control bias DC voltage points, to monitor reference voltage points, to choose different coils for faster scanning. The chip size is 2.5 mm X 2.5 mm with other testing circuits such as a stand-alone LNA and other de-embedded pads.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

フォールト攻撃対策 AES 暗号回路に対するハードウェアトロイの実装
名城大学大学院理工学研究科情報工学専攻
名城大学理工学部情報工学科

塚平 峻矢

吉川 雅弥

概要：近年，ハードウェアトロイの脅威とその対策についての研究が開始され始めた. ハー
ドウェアトロイとは，LSI の内部に直接仕込まれた悪意ある回路で，通常時には仕様書通りの処理を行っているが，あらかじめ定めた発症条件が満たされた場合，システムダウンや情報漏えいなど，望ましくない動作を行う. ここで，ハードウェアトロイに対する対策を検討する場合には，実用的な回路でのトロイ回路が必要になる. そこで，本研究では，標準暗号 AES の不正攻撃対策回路を対象に新しいトロイを実装した. このトロイのトリガーは，従来の外部からの入力信号だけでなく，入力するタイミングも条件に入れることで，検出をより困難なものにしている. また，評価実験を通して，トロイ動作の確認をした.

設計期間： 4 人月以上，5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：演算回路（乗算器，除算器など）

宇宙用 CVSL 回路及び性能比較解析用 CMOS 回路
静岡理工科大学理工学部

波多野 裕, 藤田 貴大, 中村 高基, 池田 大地, 椿原 茂樹,
上江洲 トモヒデ, 市川 満,

概要：0.4 ミクロンＣＶＳＬ半加算回路,0.18 ミクロンＣＶＳＬ半加算回路, 0.4 ミクロン複合ゲートＣＭＯＳ半加算回路,0.18 ミクロン複合ゲートＣＭＯＳ半加算回路, ,0.18 ミクロ
ンＮＡＮＤゲート速度性能解析用 50 段チェーン回路 2 種類, 0.18 ミクロンＮＯＲゲート速度性能解析用 50 段チェーン回路 2 種類, 0.18 ミクロンＣＶＳＬＥＸＯＲ回路, 0.18 ミクロ
ンＣＶＳＬ半加算回路, 0.18 ミクロンＣＶＳＬ全加算回路, 0.18 ミクロンクロック型ＣＶ
ＳＬ半加算回路, 0.18 ミクロンクロック型ＣＶＳＬ全加算回路, ＣＭＯＳＥＸＯＲ回路, Ｃ
ＭＯＳ半加算回路, ＣＭＯＳ全加算回路を 2012 年度第 5 回試作と 2013 年度第 3 回試作の
2 回に分けて設計した. 2012 年度第 5 回試作では,0.4 ミクロンと 0.18 ミクロンでＣＶＳＬ
半加算回路,複合ゲートＣＭＯＳ半加算回路,を設計した. 更に,0.18 ミクロンＮＡＮＤゲー
ト速度性能解析用 50 段チェーン回路 2 種類, 0.18 ミクロンＮＯＲゲート速度性能解析用 50 段チェーン回路 2 種類, を設計し,試作チップを実測して機能動作を確認した. 2013 年度第 3 回試作では,0.18 ミクロンで, ＣＶＳＬＥＸＯＲ回路, ＣＶＳＬ半加算回路, Ｃ
ＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, ＣＭＯＳＥＸＯＲ回路, ＣＭＯＳ半加算回路,
ＣＭＯＳ全加算回路, を設計し試作回路を実測して機能動作を確認することができた.

参考文献：［ 1 ］H.Hatano,"A simulation-based ... single event failures ...” 24th ESREF, France, Oct. 2013.
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ESR, 微小変位, コンパレータ, ReRAM の設計
金沢大学医薬保健学域

中山 和也

金沢大学大学院自然科学研究科
金沢大学理工学域

真田 圭, 林 雅隆

北川 章夫

概要：4 点のアナログ回路を搭載. 1 点目は ESR 検出のため周波数掃引用の LC 高周波回路.
ESR の周波数掃引に必要な 1GHz±500MHz の帯域を実現するために, バラクタにより容量を可変にした LC 型の VCO を設計. 2 点目は微小変位検出用回路. 微小な容量変化を検出するために高周波回路により周波数変化へと変換して出力する. 回路ユニットを構成するリ
ングオシレータ, ミキサ, 差動アンプ等の TEG 回路を含む. 高周波用の TEG 回路は内部
PAD にて出力. 3 点目は評価用コンパレータ. 4 点目は多値化 ReRAM の実現に向けた読み

3-3

出し回路. メモリセル単体でのみ設計してあり, 素子のばらつき等を評価する.

参考文献： ［ 1 ］北川章夫,"VDEC CMOS 180nm PDK を用いたフルカスタム設計",

71

http://jaco.ec.t.kanazawa-u.ac.jp/kitagawa/edu/micro1/lab/,2010 年 3 月 7 日

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラ
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

自己調整機能を持つ回路の試作
早稲田大学高等研究所

史 又華

早稲田大学理工学術院

戸川 望, 柳澤 政生

概要：大規模集積回路（LSI）の低消費電力化には, LSI の電源電圧を下げることが最も効
果的である. しかし, 低電圧の条件下では, CMOS 回路の動作が不安定になり, 製造ばらつ
き・温度変化・ノイズなどに影響され, 誤動作などの障害が増大している. 既存のワースト
ケースに基づいた LSI 設計手法は, 大きな設計マージンが必要であり, 結果として見込み通りのエネルギー削減効果が得られるとは限らない. そのために, 自己調整機能を持つ IC の試作を行った. 試作した回路は静的・動的なばらつきに対し, 常に回路が正しく動作しているかをチェックする回路を設計し, その個体/そのときの動作における, 実際の遅延に基づき, 動的にタイミングエラー検出・回復動作を行うことができる.

参考文献：Y. Shi, H. Igarashi, N. Togawa, and M. Yanagisawa, Predication based
Timing Speculation Technique for Throughput Improvement, Proc. International Conference on Integrated Circuits, Design, and Verification （ICDV）, 2013.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Synopsys 社 Cosmos，Synopsys 社 HSPICE（RF）
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：TEG（特性評価回路など）

第
３
章

試

局所的なゲート駆動電圧ブーストを用いたレベルシフタ
東京大学生産技術研究所

染谷 晃基, 更田 裕司, 高宮 真, 桜井 貴康

概要：ロジック回路の低消費電力化を実現するには, 回路の電源電圧を低下させる事が有効である. 特に, 電源電圧を閾値電圧近傍又はそれ以下に下げた超低電圧回路が注目されている. しかし, そのような回路においても, チップの IO の電圧を下げる事が出来ないので,0.5V 以下のような非常に低い電圧から, 一般的な IO の電圧である 2.5V や 3.3V へ変換するレベルシフタが必要となる. このようなレベルシフタでは, 低電圧動作によるトランジス
タの駆動力低下が動作不良を引き起こす原因となる為, トランジスタの駆動電圧を局所的に高める事が有効となる. そこで本研究では, 局所的なゲート駆動電圧の昇圧（ブースト）を用いたレベルシフタを設計した. 試作チップの測定を行い, 最大 0.38V から 3.3V への変換が実現できることを確認した. また 0.5V から 3.3V への変換におい て, 11MHz で動作し,
1 サイクルあたりの消費エネルギーは 6.3pJ となることを確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

MOSFET を用いた可逆演算回路
横浜国立大学大学院工学府

井上 孔佑, 西村 考正, 吉川 信行

概要：我々は CMOS 集積回路を用いた低電力化技術として, 可逆演算回路を研究している.
可逆演算回路とは電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. また, 情報の保持を行うことで低電力化できる. 本チップには, 4 相の台形波で動作する可逆演算回路の段数が異なるもの,さらに, 電力測定用に大規模な回路も載せた. 共振を利用した電源回路の動作と消費エネルギーを確認するために PFAL（Positive-FeedbackAdiabatic-Logic）15600 段と Static CMOS インバータ 15000 段を試作. 段数が少ないと電流が測定できないのでできるかぎり多段接続をした. 我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算
回路と CMOS によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可

3-3
72

第
３
章
チ
ッ
プ
試
作
報
告

能なメモリシステムを提案している. SFQ 論理回路と CMOS 回路を組み合わせるためには
インターフェース回路が必要である. このインターフェース回路を構成している一つの回路が CMOS 差動増幅器である. このチップ
では SFQ 論理回路からの微細な信号を直接読み取る高感度 CMOS 差動増幅器が載せられている.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Virtuoso，Mentor 社 Calibre トラン
ジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

ｋ近傍法に基づいた低消費電力かつ高速処理が可能なユークリッド距離検索
連想メモリベースの汎用的学習・認識ＳｏＣ
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

マタウシュ ハンス ユルゲン, 安 豊偉

赤澤 智信, 山崎 翔悟

概要：連想メモリとは，ある参照ベクトル群の中から最も類似するベクトルパターンを検索する機能メモリである．これまで，本研究室ではクロックにより距離を離散的な時間領域に変換してその検索時間も効果的に削減し, また，絶対値差計算回路における全加算器を逐次処理型の乗算器として再利用することで高信頼かつ高速・低消費電力なデジタル時間
領域ユークリッド距離検索連想メモリの開発を行ってきた．本試作では，これらを用いて
k 近傍法と言う汎用的なパターン認識アルゴリズムをハードウェア実装し, さらに CPU を
同一チップ上に搭載することで, エラーフリーな検索，テクノロジとデータサイズに対する
スケーラビリティを獲得しつつ，高速・低消費電力で汎用的な学習・認識を実現した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
Synopsys 社 HSIM

トランジスタ数：100,000～1,000,000

ログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナ

時空間方向に露光制御可能なイメージセンサ
東京理科大学工学研究科

山崎 智裕, 浜本 隆之

概要：本イメージセンサは, フォトダイオードに蓄積される電荷の読み出しおよびリセットのタイミングを時空間方向に自由に制御する目的で設計した. 画素毎に露光の時間長, 読み
出しの速さ, 露光の位相を制御することで, 一度に異なる撮像パラメータの画像を取得できる. そのように撮像した画素値情報はそのまま表示すると劣化しているが, 後段で信号処理を施すことで, ダイナミックレンジ, 空間解像度, 時間解像度等が向上した画像を再構成することができる. 本チップは, 縦 256×横 256 画素のフォトダイオード, 読み出し回路, パイ
プライン型 AD 変換器から構成される. なお, 本チップでは露光終了時だけではなく, 露光
途中の蓄積中間画素値を出力することも出来る. このチップの評価を行ったところ, 露光時間が異なる画素値が取得できていることを確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：イメージセンサ/

スマートセンサ

発火タイミングに依存した可塑シナプスモデルと CPG モデルの試作
日本大学理工学部

山下 大地, 二瓶 乃亮, 小久保 智彬, 奥山 敦司, 佐伯 勝敏

概要：人間の脳は，汎用性が高く，推論，学習，連想，認識など柔軟で優れた情報処理が可能である．この柔軟で優れた情報処理を工学的に応用するために，脳を構成している
ニューラルネットワークの電子回路モデルを構築することは重要な課題となっている．構築に際し，結合した細胞体間でパルスを出力する順序とその時間差に依存してシナプス結合荷重が変化する Spike Timing Dependent synaptic Plasticity（以下 STDP）をモデル化した研究が報告されている．我々も，生理学実験のデータに基づいた STDP モデルについて検討を行っている．今回，レイアウト面積を縮小できる低容量を用いた STDP モデルの試作を行った． また，生体は脊椎に歩行制御を行う CPG（Central Pattern Generator）を有し，ロボットの歩行制御には CPG モデルが有効である．さらに，ロボットの歩行制御には，低周波数発振が可能な CPG モデルが必要である．そこで，我々は，低周波数発振可能な介在細胞集団モデルを提案し，前回集積化した回路の不具合を修正し，ロボットの歩行制御パターンを生成する CPG モ
デル，低周波数発振可能な介在細胞集団モデル，簡単な位相同期回路の試作を行った．さらに，回路パラメータの異なる P-HNM を
数パターン作成した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

3 状態制御方式昇圧型電流モード DC-DC コンバータの試作
中央大学理工学研究科

小舘 直人, 渡辺 啓, 安倍 幹織

概要：電流モード昇圧型 DC-DC コンバータでは昇圧比が高くなると, 出力部に右半面の零点が発生し, 系が不安定になるという問題点がある. そこで我々は, 3 状態制御方式を昇圧
型電流モード DC-DC コンバータに適用し, 入出電圧に依らずに一定の周波数特性を実現出来ることをシミュレーションにて確認した. また一般的に DC-DC コンバータに用いられる
スロープ補償を施さないことによって過補償になる問題を解決した. 本試作ではスロープ補
償を, ①本研究室が提案する 2 次スロープ補償, ②一般的に用いられている線形スロープ補
償, ③スロープ補償無し, の三種類を可変にして測定できるように設計した. また, パワー
MOS トランジスタを駆動するバッファの貫通電流を軽減し低消費電力電源回路の実現を目指した.

参考文献： 寺師裕人, Isaac Cohen , 二宮保 "リアクトル電流保持時間制御による DC DC コンバータの動作性改善について"電子情報通信学会, 25-31, AUGUST 2002.2

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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73

第
３
章
チ
ッ
プ
試
作
報
告

NBTI 劣化の高並列測定回路
京都大学情報学研究科

粟野 皓光, 廣本 正之, 佐藤 高史

概要：Negative bias temperature instability （NBTI）は，pMOS トランジスタの閾値
電圧が緩やかに上昇する経年劣化現象である．ディジタル回路ではタイミングエラー等の動作不良に，アナログ回路ではトランジスタの特性不整合に起因する不具合に繋がるた
め，NBTI を正確にモデル化し対策を講じることが急務の課題となっている．NBTI を評価する閾値電圧の測定には長時間のストレスを印加が必要である．このため従来は，多数のトランジスタから統計的な劣化情報 を得ることが現実的な時間では出来なかった．本試作
では，3,996 トランジスタにおける NBTI 劣化を並列に測定することが可能なアレイを設計した．多数のトランジスタを集積しても測定精度が劣化しないよう，パスゲートトランジ
スタに起因するリーク電流を補償する回路構造を考案し，その効果を確認した．本チップで実証した回路構造を用いることで，多数のトランジスタについて効率の良い NBTI 劣化測定が可能となる．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT）
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

圧縮センシングイメージセンサ
京都大学情報学研究科

藤田 隆史, 廣本 正之, 佐藤 高史

概要：イメージセンサは, 複合的領域に広く応用されている重要なデバイスである. 特に,
バッテリ容量に制限のあるアプリケーションに搭載を可能とする極端な低消費エネルギー
動作の実現が重要となっている. デザイン上の工夫によりイメージセンサの低消費エネル
ギー化がすすめられており, 中でも圧縮センシング （Compressed Sensing） の応用してサンプリング回数を画素数より少なくする手法が注目されている. 本チップは圧縮センシン
グの原理を応用するイメージセンサであり, 画質と消費エネルギーの評価を目的としている. 各画素内に配置するフリップフロップにより観測行列を保持して線形観測を実現する.
8x8 画素をブロックとし, ブロック内の画素によりシフトレジスタを構成して, 各ブロックごとの圧縮センシングを実現する. またブロック毎に異なる観測回数を与える機構を備え

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第
３
章
チ
ッ
プ
試
作
報
告

て, 画質を維持しつつサンプリング回数を従来よりも削減することを狙っている.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF）
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラ

チップ種別：イメージセンサ/スマートセンサ

冗長性を用いた逐次近似型アナログデジタル変換器
上智大学理工学部

栗栖 裕樹, 佐々木 達也, 和保 孝夫

概要：逐次近似型アナログデジタル変換器（SAR ADC）では, 変換精度を高めるためコンパレータにプリアンプを使うことが多いが, プリアンプの定常電流が低消費電力化を図る上で大きな障害になっていた. 我々は上位ビットと下位ビットで変換方法を変えることで, 低消費電力化が図れる構成を考案した. 上位ビット判定では, 判定ミスを修正するため, 6 ス
テップで 5 ビット判定をする冗長性を採用し, プリアンプは使用しないこととした. また,
下位ビットではプリアンプを使用するものの, 非同期動作を採用しプリアンプの電流を遮断することで, 消費電力削減を目指した. また, 比較のため, 冗長性が無く, 同期動作する従来型 SAR ADC を設計し, 搭載した. 現在, 評価中であるが, 従来型では, 電源電圧 1.3 V, サンプリング周波数 100 kHz, 入力周波数 50 kHz において, 有効分解能 7.4 bit, 消費電力
10.58 μW を得ている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,擬似的不規則画素配置を持つ CMOS イメージセンサ
金沢大学理工学域

秋田 純一, 笹田 佑太, 井崎 千尋

概要：通常のイメージセンサは, 画素が格子状に配置されているため, 斜め線のエッジ部分に段差（ジャギー）が現れる. ジャギーの段は空間的に孤立しているため視覚感度が高く（副尺視力）, 画素の微細化による解消が困難である. 著者らは, 画素内の受光領域の配置
が画素内の全体ではなく一部分を占めることに着目し, 画素内での受光領域の位置が異なる
9 種類の画素を乱数で決定して配置して得られる擬似的不規則画素配置によってジャギーの解消をはかる手法を検討している. 本試作チップでは, 同一構造の画素の一種類を並べて得られる通常の格子状画素配置, 4 種類の画素を用いる擬似的不規則画素配置, 9 種類の画素を用いる擬似的不規則画素配置をそれぞれもつ 128x128 画素の CMOS イメージセンサを試作した. また画素を構成するトランジスタを 3.3V 対応のものに変更し, 信号電圧振幅の増大を図った.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～

チップ種別：イメージセンサ/スマートセンサ

アナログ回路用ライブラリおよび素子評価 TEG の試作（ 2 ）高知工科大学工学部システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良, 村本 竜昇, 山田 健太
西面 尚彰

概要：本チップの目的はアナログ回路用ライブラリの設計および MOS トランジスタの特性評価である．試作した回路は, 1 次および 2 次の離散時間 ΔΣ 変調回路, 2 段オペアンプを用いたバンドギャップリファレンス（BGR）である．ΔΣ 変調回路において, アナログスイッ
チは CMOS とブートストラップスイッチをそれぞれ用いて設計した．2 種類のスイッチによる ΔΣ 変調回路の SNR を評価した．バンドギャップリファレンス（BGR）は電源電圧依存性を軽減するために差動増幅回路にソース接地増幅回路を接続した 2 段構成オペアンプを内蔵した．さらに，抵抗値のバラツキに考慮して，出力段の抵抗を外付にした回路と抵抗を内蔵した回路を設計した．最後に素子評価 TEG としてトランジスタサイズの異なった

3-3

MOSFET を試作した．評価 TEG では基本特性のドレイン電流特性やしきい値および製造
ばらつきを調査する．調査する製造ばらつきはチップ間ばらつきである．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高知工科大学大学院基盤工学専攻

橘 昌良, 板坂 直哉, 中村 達彦, 村本 竜昇
坂東 拓弥

概要：本チップの目的はアナログ回路用ライブラリの設計および MOS トランジスタの特性評価である．試作した回路は, ΔΣ 変調回路, ダイナミックコンパレータ, 1 段オペアンプを用いたバンドギャップリファレンス（BGR）である. ΔΣ 変調回路は 1 次・2 次をスイッチ
トキャパシタを用いた離散型ではなく抵抗・キャパシタを用いた連続型のものを信号帯域
は 22kHz，オーバーサンプリング比は 128 として設計した.次に, 差動増幅回路とインバータを用いたコンパレータではノイズ・遅延・オフセットなどの影響が出てきてしまう. そこでこれらの影響を少なくすることができるダイナミックコンパレータを設計した. さらに,バンドギャップリファレンス（BGR）は差動段のみの一段のセルフバイアスオペアンプを内蔵しているプロトタイプ ver の BGR である．抵抗ばらつきによる温度特性劣化対策として抵抗のレイアウトに工夫がなされている．最後に, SUBPNP ダイオードの温度特性を調べるために，単体の SUBPNP ダイオードと 8 個並列接続した SUBPNP ダイオードの TEG を試作した．素子評価 TEG として抵抗の TEG を試作した．これは，製造ばらつきを調査するためのものである．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
３
章
チ
ッ
プ
試
作
報
告

アナログ回路用ライブラリおよび素子評価 TEG の試作（ 3 ）高知工科大学システム工学群

75

試作ラン：ローム CMOSDFT のスキャンイン・アウトおよびキャプチャ電力評価
九州工業大学大学院情報工学研究院

佐藤 康夫, 梶原 誠司, 王 森レイ

概要：テスト容易化回路において論理 BIST 時の電力低減の研究を行っている．今回
TEG はスキャンイン時の電力だけでなく，テストパターンによるユーザ論理の応答をス
キャンフリップ・フロップに取り込む際のキャプチャ電力，および応答パターンをスキャ
ンアウト時の電力も低減する機能を実装し評価する．（ 1 ）スキャンイン・アウトおよび
キャプチャ時の電力調整可能な DFT 回路の実装とテスト時の電力測定を実施する．
57k ゲートの論理を実装しテスト結果および電流値を観測可能とした．（ 2 ）アドバンテス
ト社のクラウドテスタで論理値および電流値を測定する．（ 3 ）キャプチャ電力について
はオシロスコープで過度な電力による IR ドロップ現象を観測する．（ 4 ）テスト時の温度・電圧モニタ回路の実装と測定を実施する．評価は継続中であるが，全機能が動作する
ことを確認し，今後詳細評価に入る予定である．（ 1 ）については電力がパラメータにより制御可能であることを確認し，今後，詳細電流値の評価予定．（ 2 ）についてはキャプチャ電力による電源電圧変動を観測可能なことを確認し，今後，詳細評価を実施予定である．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

法政大学理工学部

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

2.5GHz Injection Lock Aalog-PLL および
covery 用 Phase Detector の試作
法政大学大学院工学研究科

トランジスタ数：100,000～1,000,000

Clock and Data Re-

嘉藤 貴博

中村 有輝, 石川 悠介

概要：本試作では, Injection Lock による PLL の低ジッタ化を研究する一貫として, 通常のアナログ PLL を設計し, そこに Injection Lock の機構を付加した. またこの提出が学部4 年生を主担当として初めて実施した T.O.である. 従来の Injection Lock を発展させ, 同期注入回数を増加させることにより, さらに位相雑音低減可能な analog-PLL の設計/試
作/評価をすすめる. Clock and Data Recovery 用 Phase Detector に関しては, 従来のBangBang 型や Hogge 型でなく, SH 型の PD の試作研究をすすめている. GHz 帯の

3-3
76

第
３
章
チ
ッ
プ
試
作
報
告

CDR のは従来では, アナログ PLL が多いが, Loop 遅延の問題を克服できれば, デジタル
PLL が可能でありより低消費電力化, 小型化が可能である. そのためには, SH 型から
TDC を検討するのが有効ととらえており, その布石として, SH 型位相比較器の設計/試作/評価をすすめた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre トランジ
スタ数：10～100

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チップ設計技術および測定技術習得用 SRAM 回路
九州工業大学情報工学部

近藤 敬宏, 徳丸 翔吾, 久保 直也, 中村 和之

概要：本チップには, 各人が設計した 1024bit SRAM 回路を搭載しており, それぞれの
SRAM の動作を実測により測定することで, SRAM 回路の測定環境を構築し, 測定技術を習得するための回路となっている. 本研究室では, 現在広く用いられている 6 トランジスタ
メモリセルにより構成される SRAM（Static Random Access Memory）回路の問題点である特性ばらつき耐性の低さを解消した, Ratio-less SRAM の研究を行ってきた. 従来の6 トランジスタ SRAM はアナログ動作を行うため, 動作マージンの確保が必要なことから,
特性ばらつきに対する耐性が低い. これに対し, Ratio-less SRAM ではデジタル動作によって回路動作が行われるため, 特性ばらつきに対する耐性が高い. 今回の試作チップでは, 今後設計する Ratio-less SRAM 回路および, その評価用 TEG 回路の設計技術および測定技術習得のための SRAM 回路を作成することが目的である.

設計期間：1 人月以上，2 人月未満 設計ツール：nanodesign 社 ns-draw，Cadence 社 Virtuoso，Mentor 社 Calibre トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

ゲート酸化膜の破壊位置を利用した OTP メモリ
東京大学生産技術研究所

更田 裕司, 高宮 真, 桜井 貴康

概要：MOSFET のゲート酸化膜破壊をアンチ・ヒューズとして用いた, 一度だけ書き込み可能なメモリ（One Time Programmable メモリ, 以下 OTP メモリと略す）が, チップ固有 ID の格納やアナログ回路のトリミング等の用途で用いられており, 近年その大容量化が求められている. 本研究では, ゲート酸化膜の破壊位置という情報を用いる事で, ヒューズの多値化を行い, OTP メモリの大容量化を目指す. 過去の試作を通して, 破壊位置を制御する手法を確立したので, 本試作ではそれを基に大規模な OTP メモリの設計を行った. 設計
した OTP メモリは 128k ビットであり, 従来技術よりも 1 ビット当たりの面積の小型化（メモリの大容量化）を実現した. 試作チップの測定を行い, メモリとして動作する事を確認した. 現在, 詳細な評価を行っている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF）～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000

チップ種別：TEG（特性評価回路など）

多チャンネル皮質脳波信号計測チップ
大阪大学大学院生命機能研究科

鈴木 隆文, 安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

概要：脊髄損傷などにより運動機能を失った人の生活の質を向上させるため, 考えるだけで義肢などを操作できるブレインーマシン・インタフェース（BMI）の実現が期待され, その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号（ECoG）が注目されている. 本研究では, 更に小型な埋込み型 BMI システムを実現するために, ピン配置の最適化を行った多チャンネル皮質脳波安定計測チップの改良試作を行った. 搭載回路は, 64 チャネ
ルの低雑音増幅回路, 12bitAD 変換器, システム制御回路である. 設計した低雑音増幅回路
は, 振幅が数 μV～1mV 程度で, 信号帯域が 0.1～100Hz 程度である ECoG を検出するために, 弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した. また 12bi-

3-3

tAD 変換器は 32kSps で動作した.

参考文献：吉田, 他, "ブレイン・マシン・インタフェース 64ch ニューラルレコーディングチップ", 信学技報 ICD2011-23, pp.2530, 2011

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社
Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim
5.0mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナデジ混載

半導体検出器用信号増幅回路の試作
東北大学大学院工学研究科

清水 陽太, 菊池 洋平

概要：本研究室では, 半導体検出器を利用した, 頭部用 PET （Positron Emission Tomography）の開発を行っている. 一般的には, シンチレーション検出器が利用されているが,半導体検出器を利用することで, 空間分解能が大きく向上することが期待される. 将来的に, 研究室において, PET 用の ASIC 開発行うことを考えているため, RO 1812_5 とRO1813_2 を利用して, 半導体検出器用信号増幅回路の試作を行った. 信号増幅回路とは,
電荷有感型前置増幅器, PZC 付微分回路, 積分回路を用いて, 構成される回路であり, 電荷電圧変換, 信号の増幅・整形の役割がある. 前回までの試作で, 目標としていた半導体検出
器用信号増幅回路は完成したため, 今回の試作では, RO1813_2 で試作した回路の改善を行った. 改善した内容は, 主にレイアウト設計に関するものである. 電源ラインを大きくとり, 電源の供給が一様に行われるようにすること, また CONTACT や VIA の数を増やし,
寄生容量を減らすことなどである. 各回路のテストパルスに対する応答を観測したが, RO1813_2 の試作と比較して, 結果に大きな変化は見られなかった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

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MDR-ROM におけるデータ読み出し遅延差を用いた PUF（MDR-ROM
PUF）
立命館大学理工学研究科

菅谷 周平, 西村 隆志, 竹内 章浩, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：近年，暗号回路を搭載した IC チップはクレジットカードや電子マネー，利用者認証など様々な用途で使用されている．また，セキュリティ認証はセンサーネットワークや車載セキュリティへと応用分野が広がっている．我々は，耐タンパ・システムにはサイドチャネル攻撃対策を施した暗号回路と侵襲攻撃対策である PUF 回路が必要不可欠な回路技術であることを示してきた．両回路技術の統合を目指して，当研究室で提案してきたサイドチャネル攻撃対策回路 MDR-ROM におけるデータ読み出し遅延差を用いた PUF 回路（MDR-ROM PUF）を提案した．本試作チップは提案する MDR-ROM PUF から生成される出力 ID のユニーク性，電源変動特性，温度特性等といった性能評価する目的で設計した．試作チップは実測結果より各回路からユニークな ID 生成ができることが確認できた．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

数：10,000～100,000

チップ種別：TEG（特性評価回路など）

0.18μ mCMOS を用いたパッチクランプ測定システムの改良,及び単チップで動作するマイクロシステムのための発振回路
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

中山 渉, 小野 東輝, 川島 拓也

四つ田 大樹, 渡邊 淳史, 中野 誠彦

概要：本チップでは小型で装着可能な生体信号記録システムの開発を目標としている. 今回
は, 0.18umCMOS プロセスを用いて, 生体信号記録システムに必要となる IV コンバータ,
寄生成分補償回路, シリアルパラレル変換機および可変利得増幅回路（Programmable
Gain Amplifier）の設計を行った. IV コンバータは 50MΩ の抵抗を同一チップ内に設計したものと, T 字方式のものと 3 種設計して比較ができるようになっている. 寄生成分補償回路は細胞の膜容量を補償するための補償回路を組込み改善した. 可変利得増幅回路に関して
は, ADC の分解能に見合う大きさに信号を増幅するために必要で利得を 20dB～80dB で可変するよう設計した. シミュレーションでは良い線形性, ノイズ, 周波数特性を示している.

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別の研究として, 単チップで動作するマイクロシステムの発信回路の一部を検討用に設計した. オンチップアンテナとして900MHz,1.8GHz の帯域を想定したダイポールアンテナを計 5 種類設計した. また, 発振器として今後の可能性を模索するために
3 段・5 段それぞれのリングオシレータを設計した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Agilent 社
ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

A novel methodology for the implementation of a switchedcapacitor voltage reference
早稲田大学情報生産システム研究科

張 浩, 吉原 務

概要：We propose a novel methodology for the implementation of a switched-capacitor voltage reference. By means of the MOSbody effect, the switched operation uses a single capacitor anda PMOS transistor to generate a reference voltage that has lowsensitivity totemperature. The low output under the thresholdvoltage is achieved without the use of components dividers,which conserves the chip area. The circuit is implemented in0.18-μ m
CMOS technology. Measurements show that thetemperature coefficient is approximately
35.1 ppm/oC. Atroom temperature, the line sensitivity is approximately0.12 %/V, and the
supply current is less than 100 nA from 1V supply. The circuit occupies a 0.013 mm2 chiparea.Twenty chips have been fabricated, and five chips have been packaged. The circuitin the chip is a CMOS voltage reference that produces a low output voltage under threshold voltage andconsumes ultra-low-power
dissipation for application in subthreshold LSI.Body-biasing technology and switched-capacitor technology is used in this work. The
circuit is design by using Cadence tools, the simulation has been implemented. The chips are implemented in Rohm 0.18-um standard
CMOS technology. For each chip, many blocks of the voltage reference have been placed to evaluate the performance. Some blocks
work very well. We test our chips in the semiconductor center which is located in Kitakyushushi. It costs 20 hours to finish the measurement work. The measurement results are similar to the simulation, and the test process variations in the range of simulations.
The chip has satisfactory performance, and the influences result from process variations can be evaluated by the corner analysis.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Cadence 社 Spectre ト
ランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

微粒子操作向け容量変化検出回路
大阪大学大学院工学研究科

岩崎 紘介, 松岡 俊匡

概要：微小化学分析システムの実現のために，CMOS 技術と誘電泳動技術を用いたオン
チップ微粒子操作のためのセンシング・システムの確立を目指している．本チップ設計では,微粒子の有無を電気信号で検出するために，容量変化検出回路の設計を行った．この回路は，Charge-Based Capacitance Measurement （CBCM）の原理を用いて容量を電流に変換し，これを時間積分することで，容量値に対応した矩形波を生成する．さらに基準容量との容量差を矩形波の周期の差として，デジタル回路で読み出す．上述の積分回路を CMOS インバータをベースとして設計するなどの工夫により，低電源電圧化や低面積化を実現した.容量差をオンチップで確認するために 4 種類の容量変化検出回路を配置した.また,デジタル回路の動作確認を行うためのテスト回路も配置した.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Encounter RTL Compiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：イメージセンサ/スマートセンサ

太陽電池用制御回路およびリング発振器
中部大学工学部
中部大学

石井 清

宮本 順一

概要：通信用 LSI の高速・高性能化を目指して, CMOS トランジスタを用いたアナログおよびディジタル基本回路の検討を行っている. 今回は, CMOS 基本ゲート回路（ソース結合論理ゲート回路）の特性の把握, および新たに考案した回路構成の有効性を検証するた
め, Rohm 0.18 um CMOS トランジスタを用いて, リング発振器の設計・試作を行った.
状来構成のリング発振器と新しい回路構成を用いたリング発振器を同チップ内に設計し, 比較検討できるようにした. さらに, 同チップ内に, 新しい太陽電池制御回路の基本回路も設計・試作して, その動作検証を行った. 特に, 動作検証と消費電力について検討するため設計・試作を行った. 試作チップは, 現在, 評価中である. 本試作チップは研究要素の大きなものである. 今後, 今回の結果を反映した改良設計を行う予定である.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT） トラ
ンジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

無線受信機に用いる新たな 1bit 分解能 A/D 変換器
山梨大学工学部

兼本 大輔

概要：無線受信機のベースバンド部に関して, VGA（Variable Gain Amplifier）や高分
解能 A/D 変換器の消費電力および占有面積が大きいことが指摘されている. そこで本研究室では, 無線受信機実装において低コスト・低消費電力動作が可能となる 1bit 分解能 A/
D 変換器に注目し, 研究を進めている. 1bit 分解能 A/D 変換器を実際の無線機に応用する
場合の課題として, 非線形性から生じる相互変調歪が知られている. そこで本研究室では,1bit 分解能 A/D 変換器で発生する相互変調歪を低減するアイデアを考案し, その検証を行うために, 回路設計・チップ試作を行った. 現在, 試作チップの動作・性能を測定するため,実際の無線通信信号を想定した信号を用いた検証を行っている. 測定データを基に BER（Bit Error Rate）の評価を行い, 実際の無線機として利用した場合の改善例を示したいと考えている.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

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平成25年度第4回ローム CMOS 0.18um 試作（ RO18134 ）Channel charge injection based low power thresholding circuits
東京大学 VDEC

朱 弘博, 浅田 邦博

概要：Channel charge injection is usually considered as an undesired noise source which shouldbe eliminated in traditional analog circuits. No utilization of such a phenomenon has been reported.
In this chip, we explore the usage of channel charge injection for signal processing. As the first try,
we implement the thresholding function by connecting the two gates （one from PMOS and one
from NMOS） of a main invertor （mINV） to the outputs of several channel charge generationMOS’s （ccgMOS）. Two types of ccgMOS are tested in this chip. Both types contain a MOS with the
input to be the gate and the output to be the connected node of source and drain. The difference
comes from the way how to connect the body-bias. For the first type, the body-bias is just connected to the ground to ensure a compact design. For the second type, the body-bias is also connected to the output node （the source and drain） using deep N-well to ensure that the channel charges do not escape from the ground. For the
first type, we also implemented ccgMOS using both 1.8V MOS as well as 3.3V MOS. At the beginning of operation, the charges on the gates ofmINV are reset to a bias value that keeps its output to be low. During operation, when the input of a ccgMOS changes, some of the channel
charges are transferred to the gates of mINV. When the number of ccgMOS that generating channel charges becomes larger than a threshold,the output of the mINV becomes high which tell that the threshold is reached. Such a thresholding function is very important in many applications including image feature extraction, pattern matching, and neural network. In particular, the low power performance of this architecture
can contribute much to the efficient implementation of such applications. The circuits’functionality was demonstrated by Hspice simulation.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） ト
ランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

パルス再生リングを用いたパルス幅積分器によるゼロ位相オフセット
PWPLL と DLL/TDC 電圧モニタリングによるオンチップ電源変動抑制回路
東京大学工学部電気電子工学科

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東京大学 VDEC

矢野 智比古, 山内 善高

名倉 徹, 浅田 邦博

概要：次の 2 種類の回路設計を行った．1）パルス再生リングを用いたパルス幅積分器によるゼロ位相オフセット PWPLL と 2） DLL/TDC 電圧モニタリングによるオンチップ電源変動抑制回路である．1）パルス幅 PLL（PWPLL）は，時間領域の信号処理により，LPF を必要としない小面積な回路構成が可能である．ただし，時間領域の信号処理では積分要素が欠けていたため，位相オフセットの生じる PWPLL しか実現されていなかった．そこで，パルス再生リングを利用し，入出力ともにパルス幅であるパルス幅積分器（PWACC）を提案
した．本試作では，その PWACC を PWPLL に応用することで，従来の PWPLL をゼロ位
相オフセット化した．2）電源変動の影響は増大し，抑制に用いられるオンチップデキャップの面積ペナルティが問題になっている．本研究室では，小チップ面積指向の電源変動抑制手法を提案してきた．本試作では，この抑制手法と新たな電圧モニタ回路を組み合わせた．電圧モニタ回路は DLL と TDC で構成され，ゲート遅延の電圧依存性を利用することで，クロックサイクル中の平均的な電源変動を検知する．これにより，チップ上でのリアルタイムな電源変動の検出と変動量に応じたキャンセルを可能とする．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ホール効果を用いたオンチップ磁気センサ
東京大学生産技術研究所

染谷 晃基, 更田 裕司, 高宮 真, 桜井 貴康

概要：回路上に発生する比較的大きな電流の変化を検出するために, 空間中の磁界強度測定に用いられるオンチップ磁気センサの設計・試作を行った. 本試作で設計された磁気センサは, 磁界強度を電圧信号に変換するというホール素子の原理を応用したものであり, 1mT 程度の磁界強度を検出することを目的として設計を行った. また, 回路上の磁界を発生させる配線パターン
を数種類用意することで, それぞれ異なる磁界強度を発生させることを可能にした. 今回試作した磁気センサは, 構造・動作が非常に単純であり, プロセスによらず実現する可能性が高いという利点がある. しかしながら, 面積的に改良の余地があり, またその後の検討で, 外部温度などの影響を受けやすいことが確認された為, 特性の高性能化を目指し現在改良を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18 μ m

64-kbCMOS メモリにおける低消費電力設計
横浜国立大学大学院工学府

佐々木 悠太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 今回, メモリについて低消費電力面において更なる高性能化を目指した. これまでのメモリに対して, メモリセルの最小設計に伴い最適設計したデコーダ回路, 及び必要なアドレスにのみデータを供給する新構造のデータドライバ回路を載せている. この理由として今までメモリ動作時に全てのアドレスにデータを入力していたため巨大なデータドライバ回路による動的消費電力が問題となっていたからである.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Star-HSPICE，Cadence 社 Virtuoso，Mentor 社 Calibre トラン
ジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

複数の走査回路を搭載したイメージセンサ
東京理科大学工学研究科

箱石 広之, 小林 崇, 浜本 隆之

概要：本チップは, 研究室の学生がイメージセンサの制御方法を習得するためのシステムを作成すること目的として設計したチップである. 本チップは縦 128 画素×横 128 画素のフォ
トダイオードアレイ, 水平・垂直走査回路（シフトレジスタ・アドレスデコーダ）, 読み出し回路から構成される. 本チップは水平走査回路と垂直走査回路にシフトレジスタ, アドレ
スデコーダをそれぞれ 1 つずつ有しており, どちらの走査回路を使用するか選択することができる. また, イメージセンサの制御はチップ外部に設けられた FPGA を用いて行う. 今後, 本チップを用いてイメージセンサの制御方法の基礎を学ぶシステムを作成する. センサの制御信号の作成を通じて, イメージセンサの駆動に必要となる制御信号の基礎と, イメー
ジセンサの動作の基礎を習得する.

3-3

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：イメージセンサ/スマートセンサ

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第
３
章

ノイズ相関行列を用いた LNA の設計手法の検討回路の試作
中央大学理工学研究科

猪股 昇, 薬師寺 祐介

概要：LNA は無線通信システムの初段にあたる増幅器であり，設計においては高利得と低雑音の両立が求められる．現在では素子の微細化により, モデル化してシミュレーションを行うことが困難であり, 実測よりモデルパラメータを抽出し, 設計する必要がある. 本設計
では LNA を構成する素子の実測からノイズ相関行列を用いて LNA 全体の小信号パラメー
タ・ノイズパラメータを算出して，高利得かつ低雑音となる最適な素子値を示す手法について検討している．MOSFET の実測において 2-port VNA を使用して 3 端子対小信号パラ
メータを実測する手法について検討し，得られた実測データから計算により LNA を設計する手法の確立を目的とする．

参考文献：Anuranjan Jha, J. M. Vasi, Subhash C. Rustagi, M. B. Patil, "A Novel
Method to Obtain 3-port Network Parameters from 2-port Measurements", Proc.
IEEE 2004 Intn, Conference on Microelectronic Test Structures, Vol 17, pp.57-62, March 2004.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Agilent 社 ADS トランジスタ数：
100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

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アナログ基本回路試作演習
上智大学理工学部

石田 宇一, 小原 一馬, 山崎 雄介, 和保 孝夫

概要：アナログ基本回路設計手法の習得を目的として, コンパレータ, オペアンプ, それらを用いた 1 次 ΔΣ 変調器, 及び, インバータ積分器を用いた 1 次 ΔΣ 変調器を設計し, レイア
ウトを行った. コンパレータは差動電圧を入出力とする標準的なラッチ型, オペアンプは
pMOSFET 差動入力段と共通ソース段からなる 2 段構成とし, ミラー補償フィードバックを付加した. DRC, LVS の使い方も学習し, 実際にパターンの検証を行った. HSPICE によるシミュレーションを行った結果, オペアンプを用いたフィードバック型 1 次 ΔΣ 変調器では, 電源電圧 1.8 V, 入力周波数 4.3 kHz, OSR 128 のとき, 30.5dB の SNDR を確認した.
現在, 測定した出力波形に基づく FFT 解析により, オペアンプを用いた ΔΣ 変調器の性能評価を行っている.

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Draculaトランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/

DC-DC コンバータなど）

ニューロンＣＭＯＳインバータを用いたＣＡＭ
東海大学基盤工学部

藤本 邦昭

東海大学産業工学部

原田 裕二郎概要：CAM（Content Addressable Memory）は, 記憶データと入力データを照合し，類似した記憶データを読み出す機能を有しており, データベースマシン，画像処理装置，通信ネットワーク，キャッシュメモリ等の重要な構成要素として研究開発が進められている．我々は, ニューロンＣＭＯＳインバータを用いた新しい方式のＣＡＭを提案している.
今回試作を行った回路は, 規模も小さく簡単な回路でありながら, 入力データに完全に一致した記憶データを検索する機能に加え, 入力データとハミング距離が最も近い記憶データを検索する機能も有している. また, ニューロンＣＭＯＳインバータを用いる場合に大きな問題となっていた, フローティングゲートの初期電荷の影響および閾電圧の変動の影響を受け

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第
３
章
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ない回路構成となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：メモリ

電源品質試験用 TEG 回路
東京大学大規模集積システム設計教育研究センター
株式会社アドバンテスト

小松 聡, 名倉 徹

石田 雅裕

概要：半導体プロセスの微細化により電源電圧が低下する一方で，高集積化により半導体デバイスの電源電流は増加傾向にある．このため，相対的にデバイス電源の電圧誤差・ノイズが増大し，デバイス試験時／実動作時の電源品質（パワーインテグリティ）が重要となっている．本チップでは，半導体デバイスのオンチップ電源ノードにおける電源品質不良（電源電圧不良，電源インピーダンス不良）を検出する電源品質試験手法の検証のための TEG 回路を試作した．提案手法は，被試験デバイス内のオンチップ・ノイズ源で被試験デバイスの動作に同期して電源品質を制御しながら，被試験デバイスの動作を観測することにより，オンチップ電源ノードにおける電源品質不良を評価する．また，オンチップ・
ノイズ源の動作パターンを切り替えながら被試験回路の良否判定をおこなうことにより，オンチップ電源供給ネットワークにおける電源品質に対する被試験回路の耐性および動作マージンも試験できる．提案手法の原理確認のため，Rohm 0.18-um CMOS プロセスで TEG チップを試作した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：100,000～1,000,000

種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ

大規模回路での DFT のスキャンイン電力評価
九州工業大学大学院情報工学研究院

佐藤 康夫, 梶原 誠司, 三宅 庸資

概要：テスト容易化回路において論理 BIST によるテスト時の電力低減の研究を行っている．これによりテスト時の過大な過渡的あるいは平均的電力による電圧や熱変動を抑止し，誤テストを無くすことが期待される．これまでの TEG でスキャンイン時の電力評価を行ってきたが，ユーザ回路の規模が比較的小さかったため大規模回路での有効性の評価が出来なかった．今回はユーザ回路の規模を 57k ゲートから 138k ゲートに拡大して電力評価を行う予定である． チップは 2/17 納入予定． （ 1 ）スキャンイン電力を複数の指定レベルに制御可能な DFT 回路の実装と各制御値に対するスキャン時の電力測定を実施する．論理
BIST で 138k ゲートの論理を実装しテスト結果および電流値を観測可能とした．（ 2 ）テ
スト用の複雑なクロックに対応するため，アドバンテスト社のクラウドテスタを用いて，論理値および電流値を測定する．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 StarRC（XT）

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

CMOS LSI チップ内の温度分布の解析
富山県立大学工学部

松田 敏弘, 岩田 栄之

概要：MOSFET の微細化による VLSI の高集積化が進んでおり, 消費電力の増大が深刻化してきている. その結果, VLSI 内に局所的な高温箇所が発生し, 回 路の特性や信頼性などに影響するチップ内温度分布の不均一性が問題となっている. したがって, LSI に内蔵可能
な, 小型で高精度な温度センサが求められて いる. また, 現在提供されている熱伝導シミュ
レータは LSI の設計に非常に有用であるが, シミュレーションの精度をさらに高めるためにも, 実験による実測 値とシミュレーション結果の検証は必要不可欠である. 本研究では, 熱源となる抵抗とそのまわりに配置されたダイオードまたは MOSFET アレイからなるテ ス
ト回路を LSI として設計・試作し, 実測とシミュレーションを用いて LSI 内の温度分布を解析することを目的としている. 本テストチップ中の 1 ブロック には, 熱源となる抵抗 1 個

3-3と, 温度センサとなるダイオードまたは MOSFET が 32 個で構成されている. テストチップ
内には, 温度センサブロックを 24 個 配置し, 熱源や配線パターン等による温度分布の変化を解析できるようにした.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

更田 裕司, 高宮 真, 桜井 貴康

概要：MOSFET のゲート酸化膜破壊をアンチ・ヒューズとして用いた, 一度だけ書き込み可能なメモリ（One Time Programmable メモリ, 以下 OTP メモリと略す）が, チップ固有 ID の格納やアナログ回路のトリミング等の用途で用いられており, 近年その大容量化が求められている. 本研究では, ゲート酸化膜の破壊位置という情報を用いる事で, ヒューズの多値化を行い, OTP メモリの大容量化を目指す. 過去の試作を通して, 破壊位置を制御する手法を確立したので, 本試作ではそれを基に大規模な OTP メモリの設計を行った. 設計
した OTP メモリは 128k ビットであり, 従来技術よりも 1 ビット当たりの面積の小型化（メモリの大容量化）を実現した. 試作チップの測定を行い, メモリとして動作する事を確認した. 現在, 詳細な評価を行っている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF）
ンジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第
３
章
チ
ッ
プ
試
作
報
告

ゲート酸化膜の破壊位置を利用した OTP メモリ
東京大学生産技術研究所

83

トラ低電圧 CMOS アナログ回路の試作
明治大学理工学研究科

伊藤 遼, 高野 真志

概要：低電圧駆動・高周波通信というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 従来, 化合物半導体を用いて実現していた超高周波回路を, 小型で低コストな標準的な CMOS 標準 n-well プロセスにより実現することを目標として挑戦している. 以下が試作した回路の概略となる. 高調波の増幅を目的とした周波数特性の異なる非線形伝送線路 TEG, MOS バラクタ, 発振周波数が 8GHz となるような
VCO. 高周波正弦波の出力を目的とした電圧制御発振回路, その発振回路を構成するさま
ざまな形状の評価用オンチップインダクタ TEG. これらの回路は測定器による動作確認を通して妥当性の検証を行い, これからの試作に繋がるような評価を行っている. .

参考文献：Ehsan Afshari, Ali Hajimiri, “Nonlinear Transmission Lines for Pulse
Shaping in Silicon,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO.
3, MARCH 2005.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～
100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

多チャンネル皮質脳波信号計測チップ
大阪大学大学院生命機能研究科
広島大学大学院先端物質科学研究科

鈴木 隆文, 安藤 博士
吉田 毅

概要：脊髄損傷などにより運動機能を失った人の生活の質を向上させるため, 考えるだけで義肢などを操作できるブレインーマシン・インタフェース（BMI）の実現が期待され, その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号（ECoG）が注目されている. 本研究では, 更に小型な埋込み型 BMI システムを実現するために, ピン配置の最適化を行った多チャンネル皮質脳波安定計測チップの改良試作を行った. 搭載回路は, 64 チャネ
ルの低雑音増幅回路, 12bitAD 変換器, システム制御回路である. 設計した低雑音増幅回路
は, 振幅が数 μV～1mV 程度で, 信号帯域が 0.1～100Hz 程度である ECoG を検出するために, 弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した. また 12bi-

3-3
84

第
３
章
チ
ッ
プ
試
作
報
告

tAD 変換器は 32kSps で動作した.

参考文献：吉田, 他, "ブレイン・マシン・インタフェース 64ch ニューラルレコーディングチップ", 信学技報 ICD2011-23, pp.2530, 2011

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社
Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim
5.0mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナデジ混載

生体信号記録システム用可変利得増幅回路とシリアルパラレル変換機及び単チップで動作するマイクロシステムのための電源回路と発振回路
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

小野 東輝, 川島 拓也

渡邊 淳史, 四つ田 大樹, 中野 誠彦

概要：本チップでは小型で装着可能な生体信号記録システムの開発を目標としている. 今回
は, 0.18umCMOS プロセスを用いて, 生体信号記録システムに必要となる可変利得増幅回路（Programmable Gain Amplifier）, およびシリアルパラレル変換機（Serial Parallel
Converter）の設計を行った. 可変利得増幅回路に関しては, 2013 年度第 3 回目の試作で課題となっていた回路内外のオフセットの問題を解決する設計となっている. また, ノイズや可変利得の分解能に関しても前回試作のものより良い性能を示している. また, シリアルパラレル変換機は 40bit のものに出力バッファをつけて設計した. 別の研究として, 単チップで動作するマイクロシステム用電源回路と発振回路を設計した. 電源回路には400um×400um の太陽電池を発電素子に用いて, 改良した昇圧回路を同一チップのものに設計した. また, 昇圧後の電力をためこみ
数十 uA の電流として使用するための間欠動作回路を設計した. 発振回路には VCO を設計し, 電源回路の出力を想定した 1.2V の電圧で 900MHz で発振するように設計した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Agilent 社
ADS

トランジスタ数：100～1,000

DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-高周波・高空間分解能のマイクロ磁界プローブの開発
東北大学大学院工学研究科

山口 正洋, 室賀 翔, 重田 洋二郎

概要：近年，電子機器の発展にともない，不要電磁放射による EMC 問題が顕在化している．その対策を行うにあたり，ノイズの発生，伝搬，混入経路を特定することが重要である．その方法として，我々の研究室では LSI 上で発生する近傍磁界を計測する高周波・高空間分解能のマイクロ磁界プローブの開発を行っている．本試作では，高周波・高空間分解能のマイクロ磁界プローブのセンサーに用いる平面型シールディドループコイルを試作した．チップと実装用プリント基板との実装には，電磁ノイズへの耐性強化，不要ループ削減のためにワイヤボンディングではなくフリップチップ実装を想定して信号取り出し用パッドを設計した．また, IC チップ内の誘導結合を模擬するためのループコイルも設計した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
QRC

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

センサ信号処理向け CMOS 回路
山梨大学教育人間科学部

小川 覚美, 永井 正成

概要：容量型センサは圧力, 加速度, 回転角度等の物理量の検知に広く使われている. ここでは低消費電力の差動容量型センサのインターフェース回路と, その基本構成素子である
CMOS シングルエンドオペアンプ, CMOS 全差動オペアンプ, CMOS アナログスイッチ,
カレントミラーを試作した. また, 素子の基本特性を評価するために, アスペクト比の異なる MOS トランジスタも試作した. インターフェース回路は差動容量型センサの容量の変化を容量差と容量和の比に比例した時間信号に変換する. この回路は素子の非理想的な特性を回路的に補償できる構成となっているため, 高精度の信号処理が可能となる. 試作回路について特性の測定を行い, 回路設計時のシミュレーション結果との比較検討を行う. インターフェース回路の特性評価にはセンサの代わりにマイカキャパシタを用いる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

3-3
85

第
３
章
位相同期回路の干渉ノイズ検証用 TEG
大阪工業大学大学院工学研究科

電気電子工学専攻

清水 真司, 森下 宗瑛,
肥田 晃一郎, 水野 順貴,
酒見 議一, 吉村 勉,

概要：本試作は，位相同期回路（PLL 回路）における外部干渉ノイズや自己干渉ノイズの内部発振器への影響を検証するいくつかのテストブロックからなる．大別して，①基本要
素 TEG （I/O，位相比較器，分周器など），② VCO TEG （3 段，4 段，5 段リング型，LC-tank VCO），③PLL TEG，④干渉テスト TEG，の 4 つのブロックからなる．VCO
TEG において，制御端子にダイレクトにノイズを印加することで回路のノイズ耐性を検証する．PLLTEG では，いくつかの VCO をモードピンで切り替えることで，VCO の違い

による PLL 回路の外部ノイズ耐性の違いを検証する．また，チャージポンプ電流を外部から調整可能にすることで，干渉ノイズ耐性の PLL 帯域幅依存性についても測定可能とした．干渉テスト TEG では，複数の PLL 回路を人為的に相互干渉させることで，オンチップでの回路間干渉によるノイズ耐性について検証する．PLL 回路のロック動作および VCO ノイズ感度特性を回路シミュレーションにより確認している．また，主要なアナロ
グ回路についてはポストレイアウトシミュレーションを行い，動作を確認している．今後，これらシミュレーション結果について実機検証を行っていく．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チ
ッ
プ
試
作
報
告

エネルギーハーベスト及び非接触給電向け整流器及び昇圧回路 TEG
信州大学工学部

篠原 秀樹, 宮地 幸祐

概要：本試作では, 3 種類の整流電源回路を試作した. 250kHz および 13.56MHz の低周波
電磁界エネルギーハーベスト向け CMOS 整流電源回路 TEG として 1） クロスカップルイ
ンバータ整流器を多段接続して昇圧を行う構成となっているものと, 2） 整流器の後段にブーストコンバータを設けて昇圧を行う構成の 2 種類設計・試作した. ブーストコンバータ
はスタートアップ用の補助チャージポンプを内蔵している. その他に 3）非接触給電向けのアクティブダイオードを用いた整流回路を設計・試作した. アクティブダイオードの遅延に伴う導通時間の減少と電荷の逆流を防止するためのコンパレータしきい値電圧制御を検討するため異なる 2 種類のコンパレータ制御方法の整流回路を試作した. 今後はこれら試作
チップの測定を行い, 動作確認, 検討を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm

チップ種別：TEG（特性評価回路など）

断熱的論理回路を用いたディジタル PWM 回路
山形大学理工学研究科

横山 道央, 趙 勝一, 澤田 直樹

概要：断熱的論理回路 （ADCL ; adiabatic dynamic CMOS logic） は既存の CMOS 論
理回路で発生する電力損失を低減する効果をもつ. CMOS 論理回路では一定の電圧値を持つ直流電源を用いて, 出力レベルの high/low 変化によるエネルギー損失が発生するが, 一方で断熱的論理回路は high/low の変化に対して同期された交流電源を使うので, 電圧をゆっくり上昇・下降させることが可能でエネルギー損失を低減することができる. また, 充電した電荷を電源部に戻すことにより電荷の再利用が可能である. 本試作では, 低消費電力動作のためにスリープ・モード制御部を持つ ADCL ディジタル 3-bit PWM の最適化設計をした. 待機時消費電力は 0 に近い値に抑えられる. 入力-bit「001」と「011」の時には所望の duty 比のパルス幅信号を出力する.

3-3
86

第
３
章
チ
ッ
プ
試
作
報
告

設計期間： 2 人月以上, 3 人月未満 設計ツール：Cadence 社 Virtuoso, Synopsys 社
Star-HSPICE, Mentor 社 Calibre

トランジスタ数：1,000～10,000

種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ

第4章
4. 1

VDEC 概要
組織概要

東京大学大規模集積システム設計教育研究センター

2 年を単位として 2 名の教官を派遣する「流動教官制度」（略称 VDEC）は，日本の国公私立大学と工業高等専門学を開始した．（平成 16 年度からは国立大学法人になった校における VLSI 設計教育の充実と研究活動の推進のたことに伴い「客員研究員制度」に名称変更）

めに平成 8 年 5 月に全国共同利用施設として発足した．

平成 20 年 4 月からは「協力教員制度」を開始し，現当時は専任教官 5 名と事務官 1 名という小さな組織で在は 10 大学の各拠点校の協力教員が移籍することなくあったが，平成 9 年度には専任教官 2 名と事務官 1 名がその運営を担っていただいている．（下記参照）

増員され，現在は専任教員 9 名，客員教授 1 名，そして20 名以上の非常勤スタッフや学外協力研究員が在籍しさらに産業界との連携のため，1 名の客員教授に協力をお願いしている．
センターの事務については，センターの非常勤スタッている．
また，平成 9 年 4 月から平成 19 年 3 月まで，全国 9
大学の VDEC サブセンターから連携を密にする目的で，

フと工学系・情報理工学系研究科等事務部が連携をとり行っている．

流動教官派遣大学
年

度

派

遣

大

学

平成 9・10 年度

東北大学，横浜国立大学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北海道大学

4-1
第

87

VDEC2014̲J.indb 87

4VDEC概要北海道大学，東北大学，東京工業大学，金沢大学，京都大学，京都工芸繊維大学，大阪大学，広島大学，九州大学，立命館大学章

協力教員派遣大学

14/07/28 11:03

4. 2

人事報告

VDEC 人事

協力教員センター長・教授

浅

田

邦

博

高

木

信

教

授

藤

田

昌

宏

（東京大学工学系研究科電気系工学専攻教授）

客 員 教 授

清

水

剛

池

准

教

授

池

田

誠 （平成 25 年 6 月まで） （東京大学工学系研究科電気系工学専攻教授）

准

教

田

一
誠

授

高

宮

真

（平成 25 年 7 月より）

特任准教授

名

倉

徹

三

特任准教授

小

松

聡 （平成 26 年 3 月まで） （東京大学工学系研究科電気系工学専攻准教授）

特 任 講 師池野理

門 （平成 26 年 4 月から）

助

教

松

本

剛

史 （平成 26 年 3 月まで） （東京大学工学系研究科電気系工学専攻准教授）

助

教

朱

弘

博

飯

助

教

落

秀

也

（東京大学工学系研究科電気系工学専攻准教授）

助教

Mai Khanh

特 任 助 教

池

合
野

理

竹

田

吉

中
塚

郎
充

哲

也

（平成 26 年 4 月から）
門 （平成 25 年 10 月〜
平成 26 年 3 月）

特任研究員

丸

山

主

査

大

村

係

長

吉

野

智

史 （平成 26 年 4 月から）
栄 （工学系研究科総務課）

衣

子 （

〃

）

4-2
第

88

章

4

VDEC概要VDEC2014̲J.indb 88

14/07/28 11:03

新任のご挨拶
丸山の LSI へのアプローチではありましたが，両分野で付加智史

価値を高めようという複合領域を視野に入れた時代で本年度 4 月より特任研究員を拝命いたしました．これあったため，いい経験をさせていただいきました．大学まで MEMS（Micro Electro-Mechanical Systems）の研究

での電子回路設計の環境及びチップの試作機会の充実ををして参りました．その中でも，大規模集積回路（LSI）

図る VDEC の活動の意義はより一層大きく，貴重なも技術との融合による「集積化 MEMS」について取り組のになっていくと考えており，微力ながらもその活動にんでいました．これまでの研究は，MEMS 研究者から貢献できればと思います．よろしくお願い致します．

池野などの研究開発に従事しておりました．デジタル回路設

理門

計，CAD ソフトウェア，大規模数値解析技術など，ハー2014 年 4 月より特任講師に就任いたしました．これ

ド，ソフト両面から半導体集積回路技術とその応用に携まですでに 2 年間，VDEC で研究員，助教として勤務しわり，現在は主に電子線直描露光向けの回路設計自動化て参りましたが，それ以前は民間企業において微細デバに関する研究にあたっております．今後は，アドバンテ

イス・プロセス技術，低消費電力デジタル・シグナル・スト D2T 寄附研究部門の担当として尽力し，VDEC のプロセッサ，大規模数値計算システム，3 次元集積技術活動に貢献して参ります．よろしくお願い申し上げます．

今後 VDEC の教員として，より充実した研究活動に

Mai Khanh

励むとともに，先生方や学生の皆さんと協力しながら本年度 4 月より助教を拝命いたしました．3 年前よVDEC の様々な活動に貢献する機会を増やせたらと思い

り VDEC の研究員としてMagnetic Probe Sensing on

ます．そのために，常に知識を深め，仕事をやり遂げ，

Cr yptography LSIs

や

On-chip RF pulse transmitter

科学技術の発展に貢献いたします．宜しくお願いします．

for Radar Applicationなどの研究に携わってきました．

4-2
第

89

章

4

VDEC概要VDEC2014̲J.indb 89

14/07/28 11:03

退任のご挨拶小松聡

2001 年 4 月に VDEC に助手として着任以来，助教，
特任准教授として勤めてまいりましたが，この度，東京

第

90

章

4

テストのご厚意ならびに VDEC に携わる全ての皆様のサポートのおかげであったと考えております．誠にありがとうございました．

大学を退職することになりました．2014 年 4 月 1 日よ現在の国内半導体産業は激動の時期ですが，チップ試

り東京電機大学工学部電気電子工学科電子光情報コース

作サービスを提供する VDEC も他人事ではなく，チップに准教授として着任する予定です．

試作メニューなどについても転換点を迎えているのでは

VDEC で 13 年間お世話になりましたが，前半は主にないかと感じています．私自身は VDEC から離れますが，CAD 関連のサポートを担当し，後半はアドバンテスト

VDEC スタッフならびに全国の VDEC ユーザーの方々の

D2T 寄附研究部門を担当してまいりました．ご存知か

協力によって，VDEC の 3 つの柱である「チップ試作機とは思いますが，VDEC の提供する CAD ツールは，ア

会の提供」「CAD ライセンスの提供」「VLSI 教育の情報

カデミック使用のみが許可されているライセンスで管理発信」のそれぞれをさらに高め，さらに次のステップへされているため，ライセンス関連で利用者の方にはご不と進んでいくことができると確信しております．

便を強いることも多々ございましたが，皆様のご協力のスタッフならびにユーザーをはじめとして，VDEC におかげで大過なく勤めさせていただけたと思います．ア

関係する全ての皆様には 13 年間にわたり大変お世話にドバンテスト D2T 寄附研究部門は株式会社アドバンテなりました．VDEC のさらなる発展のために，これからストの寄附金によって設立された寄附講座ですが，2007

は VDEC のユーザーの立場で協力をしていきたいと考

年 10 月の設立以来 2 期 6 年間を終え，昨年 10 月には 3

えておりますので，よろしくお願いいたします．

松本 剛史

4-2

期目を開始することができました．ひとえに，アドバン

ム移行期には、度々、トラブルによる運用中断が生じ、ユーザの皆様にご迷惑をお掛けしてしまいました。また、2008 年 4 月より 6 年間に渡って、助教として VDEC

年報用データの収集も担当しており、各種アンケートのに勤めて参りましたが、本年 3 月末をもって退職し、4提出をユーザの皆様にお願いさせて頂くなど、いずれの月より石川工業高等専門学校に勤めております。長い間、業務も、ユーザの皆様のご理解とご協力の上に成り立っ

大変お世話になりました。

ていたと改めて感じています。

VDEC では、主に、CAD ツールに関する業務や計算

今後は１人のユーザとして、VDEC の各種サービスの機ネットワークシステムの保守管理を担当しておりまし

利用を通して、VDEC と関わりを持っていくことになりた。CAD ツールのライセンスサーバやネットワークシます。最後に、VDEC の活動に対するユーザの皆様の変

ステムは、常に正常稼働しているのが当然であるべきな

わらぬご協力をお願いするとともに、VDEC とユーザののですが、私が担当をしている期間中にも、特にシステ皆様の更なるご発展をお祈り致します。

VDEC概要VDEC2014̲J.indb 90

14/07/28 11:03

平成 25 年度大規模集積システム設計教育研究センター運営委員会委員

浅

氏

名

田

邦

原 田
和

所

属

博

大規模集積システム設計教育研究センター長

昇

工学系研究科長

夫

大学院工学系研究科教授

誠

大学院工学系研究科

教授
教授

保

立

池

田

中

野

義

昭

大学院工学系研究科

坂

井

修

一

大学院情報理工学系研究科

高

木

信

一

大学院工学系研究科

荒

川

泰

彦

生産技術研究所

藤

田

昌

宏

大規模集積システム設計教育研究センター

教授

高

宮

真

大規模集積システム設計教育研究センター

准教授

等

教授

教授

教授

平成 25 年度大規模集積システム設計教育研究センター全国運営協議会委員
氏

名

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

教授

高

木

信

一

東京大学大学院工学系研究科電気系工学専攻

教授

池

田

誠

東京大学大学院工学系研究科電気系工学専攻

教授

本

村

真

人

北海道大学大学院情報科学研究科

大

見

忠

弘

東北大学未来科学技術共同研究センター

一

色

剛

東京工業大学大学院理工学研究科

一哉

東京工業大学ソリューション研究機構

益

所

政

生

早稲田大学基幹理工学部

松

田

吉

雄

金沢大学理工研究域

河

口

信

夫

名古屋大学大学院工学研究科

教授

小野寺

秀

俊

京都大学大学院情報学研究科

教授

松

俊

匡

大阪大学大学院工学研究科

教授

4-2
91

准教授

広島大学ナノデバイス・バイオ融合科学研究所教授

人

九州大学（大学院システム情報科学研究院情報知能工学部門

野毅

立命館大学理工学部

兵庫

明

東京理科大学理工学部

教授

黒

田

忠

広

慶応義塾大学理工学部

教授

吉

本

雅

彦

神戸大学大学院システム情報学研究科

教授4教授）理事・副学長

VDEC概要

藤

寛

教授

章

浦

教授

第

安

客員教授

准教授

澤

Mattausch Hans Juergen

VDEC2014̲J.indb 91

教授

柳

岡

属

教授

14/07/28 11:03

4. 3

決算報告

1．運営費交付金

（千円）

事

項

収入（予算配分）額

支

出

額

過

不

足

共

通

経

費

263,003

204,51058,493

研究

経費

12,035

10,317

1,718

チップ試作費57,88857,8880

計332,926

272,715

60,211額

2．平成 25 年度受託研究
教

員

名

委

託

者

研

1

浅田

邦博

文部科学省ナノテクノロジープ
ラットフォームセンター

微細加工プラットフォーム実施機関

59,000,000

2

浅田

邦博

（株）豊通エレクトロニクス

先端集積回路の評価・解析技術高度化の研究

5,000,000

3

藤田

昌宏

独立行政法人科学技術振興機構

津波予測システムのハードウエアによる高速化とその設計支援480,7384池田誠

ルネサスエレクトロニクス（株）

高エネルギー効率マイコン IP に関する研究開発

300,000

合

究

題

目

計

受託金額（円）64,780,738

3．平成 25 年度共同研究
教

員

名

申

込

者

研

究

課

題

受入金額（円）浅田

邦博（株）野田スクリーン

受動部品内蔵パッケージ用評価チップの研究

2,500,000

2

浅田

邦博

森田テック（株）

マイクロ磁界プローブの研究

1,050,000

3

浅田

邦博

超低電圧デバイス技術研究組合

超低電圧 LSI プラットフォーム開発及び実証ア
プリケーションチップ開発

2,100,000

4

浅田

邦博

（株）半導体理工学研究センター

28 nm 設計環境構築に関する研究

15,000,000

4-3

5

藤田

昌宏

（株）半導体理工学研究センター

回路部分合成・検証とアセンブリに基づくシス
テム設計手法2,000,000

92

6

浅田

邦博

（株）アドバンテスト

先端 LSI 設計・テスティング技術

15,000,000

7

高宮

真

日本電信電話（株）

小型センサ端末向け環境発電電源に関する研究

1,000,000

第

1

章

4

VDEC概要合計43,650,000

4．平成 25 年度寄附金
受入件数：2 件

受入額計31,200,000 円（株式会社半導体エネルギー研究所・株式会社アドバンテスト）

VDEC2014̲J.indb 92

14/07/28 11:03

第5章
5. 1

研究報告
全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

39

21

55

協力教員

55

18

48

著書（冊）

特許（件）

受賞（件）

37

2

3

4

34

4

0

4

5-1
第

93

章

5

研究報告

VDEC2014̲J.indb 93

14/07/28 11:03

5. 2

研究室構成員（平成 25 年度）

浅田・名倉・飯塚研究室構成

三田研究室構成員

浅

田

三

名

倉

飯

塚

邦 博 教授
徹 准教授
哲

川

也 講師
（現在 UCLA 留学中）
助教

村

智

紀 特任研究員

エリック ルブラッスール

修士２年
（現在

博士 1 年）

K e v i n N g a r i 修士 2 年（現在 Softbank）

小

島

直

村

陽

松

井

裕 明 修士 2 年（現在

Softbank）

楊驍 修士 2 年（現在

Softbank）

峠

仁 人 修士 1 年（現在

森

一 倫 修士 1 年

ヨーロッパ留学中）

特任研究員

子 事務補佐員渡 邊 か を る 事務補佐員（ナノテクノロジー・プラッ

二 修士 2 年（現在マッキンゼー）

中トフォーム事務局）
佐藤

昇 技術補佐員（ナノテクノロジー・プラッ
トフォーム

新川崎担当）

関口亮

太 共同研究員（キヤノン研究所）

山

下

直

也 博士 3 年

文

軍 博士 3 年（10 月入学）

矢 野 智 比 古 学部 4 年（現在

修士 1 年）

夏佐

藤康 次 学部 4 年（現在

修士 1 年）

森三浦

信 一 学部 4 年（現在

修士 1 年）

施

英

漢 修士 2 年（現在日産自動車）山内

善 高 学部 4 年（現在

修士 1 年）

保 坂

航 太 修士 2 年（現在日立製作所）池川

晶 貴 学部 4 年（現在

修士 1 年）

平

川

米

田

佳

祐 修士 1 年

坂本

直之 学部 4 年（現在

藤田研究室

安

田

雅

隆 学部 4 年

藤田

昌 宏 教授松井遼

平 学部 4 年（現在松本

剛 史 助教特任助教

嘉 懿 博士 3 年

張資 修士 2 年

大

島

浩

田

口

直 樹 修士 2 年

城怜淳 修士 1 年
修士 1 年）
藤田博之研究室修士

平木剛

史 学部 4 年（現在

苗村研究室修士 1 年）

本

田

雅

宣 学部 4 年（現在

高宮研究室修士 1 年）

ゲ 交換留学生（仏 INSA リヨン校）

カミーユ

史 修士 1 年

Choudhary Shridhar
Hossein Izadi Rad王

功 博士 1 年

1 年）

Amir Massoud Gharehbaghi

第

94

郎 准教授
（仏 ENSI カーン校准教授）

澤俊 之 博士 2 年

Parit Kanjanavirojkul

5-2

吉マチュー ドヌアル 客員研究員

Nguyen Ngoc Mai Khanh VDEC
吉田

修士 1 年

外国人研究生高木・竹中研究室構成
高木勤

浩 外国人研究生

竹

中
山

信

一 教授
充 准教授

川

尾

太

郎 学部 4 年

横

古

賀

丈

尚 学部 4 年

ジャーン

都

井

敬 学部 4 年

アラム カイラル （特任研究員）

正

史 （特任研究員）
ルイ （特任研究員）

章

キム サンヒョン 博士 3 年（工学系）

5

テ イ ユ ウ ホ ウ 博士 3 年（工学系）

研究報告

キム

高宮研究室

ミ ン ス 博士 3 年（工学系）

真 准教授

サ イ イ リ ツ 博士 2 年（工学系）

俊

太 博士１年

ユウ

シ ャ オ 博士 2 年（工学系）

韓知躬 修士 2 年

一佑

森雄 章 修士 2 年

高

宮

井

口

宮

希 博士 2 年（工学系）

キム ヨンヒョン 博士 2 年（工学系）
パク ジンゴン 博士 1 年（工学系）
倉張

VDEC2014̲J.indb 94

持美沙 修士 2 年（工学系）

志宇 博士 1 年（工学系）

14/07/28 11:03

汝 静 修士 2 年
（工学系）

林
朝

倉

佑 吏 修士 2 年（工学系）

池田研究室構成高島成 也 修士 2 年
（工学系）

池

ハン ジェフン 修士 2 年
（工学系）
亢
キム

矢 部

誠 教授
紘 貴 博士 1 年

健 修士 2 年（工学系）

L i H a n g y u 博士 1 年

ウ ガ ン 修士 2 年（工学系）

宮 崎 耕 太 郎 修士 2 年

嘉 陽 田 達 矢 修士 1 年（工学系）
康 一 修士 1 年
（工学系）

西

田

伊

敦 修士 1 年

東

松 島 多 佳 彦 修士 1 年

吉田

望 修士 1 年
（工学系）

石

川

涼

一 学部 4 年

ジ

村雅

人 学部 4 年（現在修士 1 年）

伝

琪 学部 4 年（現在修士 1 年）

拓人 学部 4 年

サ ン ミ ン 修士 1 年
（工学系）

田

佐 々 木 和 哉 学部 4 年
（工学部）

崔

克 久 学部 4 年
（工学部）

西

田

中

部

イ サンヒョン 学部 4 年
（工学部）

5-2
第

95

章

5

研究報告

VDEC2014̲J.indb 95

14/07/28 11:03

5. 3

研究概要

浅田・名倉・飯塚研究室（http://www.mos.t.u-tokyo.ac.jp）

よりも優れていると考えられています．その理由として，微細化により動作電圧が下がっており，分解能が悪くなっている一方で，時間領域では微細化によって動作周波数の向上及びジッタの減少が実現されている

電源変動測定・低減手法
浅田邦博，名倉徹，飯塚哲也，山内善高と考えられます．本研究では時間領域ダイナミックレ
ンジは電圧領域ダイナミックレンジに対し，どの程度スケーリングにより電源電圧が低下する一方で，集優れているかを数値解析及び理論解析を用いて検証す

積度の向上により消費電流は増大している．その結果，ることを目的とし，結果としては時間領域ダイナミッ

電源変動の影響は大きくなり，パワーインテグリティ

クレンジが（ωT/B）2 だけ優れていることがわかった．

（PI）の確保に多くのコストが必要となっている．回

また，プロセス微細化が引き起こすデジタル回路

路の高速化より特に di/dt ノイズと共振ノイズの影響の信頼性の問題のひとつとして NBTI 劣化がある．

が大きくなっており，その抑制のために，大きなチッNBTI 劣化への対策のために，その高速なシミュレー

プ面積をデカップリング容量に費やすようになっていションが必要である．本研究では回路動作中の NBTIる．このオンチップのデカップリングキャパシタ追加

劣化を回路シミュレータ上で高速に再現する方法の提による面積ペナルティは無視できない問題である．そ案を行った．提案手法では NBTI 劣化の物理現象を回こで本研究室では，小さなチップ面積ペナルティで電路素子を用いて表現することにより，回路の動作シ

源変動を抑制するため，アクティブチャージシェアリ

ミュレーションと同時に劣化量の推定を行うことが可ングと名付けたキャンセル手法を提案してきた．この能となっており，NBTI 劣化を再現するための回路素手法は，主に DVS（Dynamic Voltage Scaling）の適用

子のパラメータ変更により劣化加速試験を容易に実現時における，
電源変動の低減を目的とするものである．

できる．

今年度は，このキャンセル手法の適用範囲を広げることを目的に研究を行った．具体的には，OS レベルでスケジューリングされている DVS による電源変動だ

THz 帯電波を用いたイメージング

けでなく，よりハードウェアに近い原因で生じる電源

浅田邦博，名倉

変動にも対応することを目標とした．そのために，電三浦信一

徹，飯塚哲也，Parit Kanjanavirojkul,

源変動量を検知する電源変動モニタリング回路を新た

テラヘルツイメージングシステムが広く普及しないに提案した．提案する電源変動モニタリング回路は，

理由は，携帯性・高出力・コストに優れた信号発生源

DLL と TDC で構成し，ゲート遅延の電源電圧依存性の欠如にある．光学的な信号発生源を用いる場合，効を利用することで，クロックサイクル中の平均的な電率的な運用に低温環境を必要とするためにサイズが大

源電圧変動を検知する．SPICE シミュレーションによきくなってしまう．そこで電子的な信号発生源の開発

り，
提案回路の動作を確認し，アクティブチャージシェ

が重要になる．近い将来におけるコンパクトなテラヘ

アリングによるキャンセル回路と組み合わせたチップ

ルツシステムの実現のために，CMOS はマイクロ波

第設計を行った．今後は，チップ測定により提案回路の領域のミックスド · シグナル回路の標準的な技術とし

章動作を実証するとともに，電源変動のモニタリング値て非常に大きな可能性を秘めているが，最大動作周波とキャンセルとの間の制御アルゴリズムを検討する必数 Fmax の上限はせいぜい 1 THz 程度に制限される．

要がある．

そこで我々は，Fmax によって制限されない高周波パ

5-3
96

5

研究報告

ルス生成手法を提案・開発した．この手法では受動伝送線路網を用いて，CMOS 回路が生成する高速な立超微細プロセスにおける集積回路の信頼性向上．

ち下がりエッジから高周波成分を抽出する．アイデア徹，飯塚哲也，Kevin Nagri,の有効性はシミュレーション結果により確認されてお浅田邦博，名倉森

一倫
微細 CMOS プロセスでは，デジタル信号遷移の時間領域での分解能は従来のアナログ信号の電圧分解能

VDEC2014̲J.indb 96

り，また伝送線路網を用いたパルス発生器の一部であるエッジ発生回路も，0.18μm および 28 nm CMOS プ
ロセスを用いて作製した．

14/07/28 11:03

サイズ，コスト，モビリティに優れるコヒーレン
ト・イメージングシステムのモデルを提案し，計算機抗と負荷抵抗との関係を一元化した，出力電圧正規化
曲線をシミュレーション結果より提案した．

シミュレーションによる評価を行った．ホイヘンスの原理に基づき，同一平面上に実装された送受信アレー
アンテナの指向性を様々に変化させながら繰り返し測時間領域信号制御と PLL 回路への応用

定を繰り返すことで，オブジェクト形状の推定を実現

浅田邦博，名倉する．測定に適当な指向性パターンを用いることで，

佐藤康次，矢野智比古徹，飯塚哲也，吉川俊之，峠仁人，SNR が約 10 dB 以上であれば波長程度の精度で形状推本研究では PWPLL のための自動設計フローの改良

定できることをシミュレーションで示し，モデルの有に取り組んだ．保守性と拡張性を向上させ，28 nm

効性を確認した．

FD-SOI プロセスにおいても本設計フローが有効であることを実証した．また，ロック検出回路と，可変長リングオシレーターを付加することで PWPLL を，プ

LSI セキュリティ対策のための表面磁界観測による電流ロセス変動に適応できるようにした．

値推定
浅田邦博，名倉

一方で，時間領域信号制御に関する研究を行った．
徹，飯塚哲也，中村陽二

まず，入力パルス幅を積分し，その積分出力もパルス

LSI の高機能化が進む一方で自社で製造を行う会社

幅であるようなパルス幅積分器（PWACC）
を提案した．

は減り，国外に製造を委託する企業が増え，製造原価

さらに，
PWACCをPWPLLに応用し，ゼロ位相オフセッの圧縮が可能となる一方でハードウェアに対し悪意のトを実現した．最後に，時間領域信号制御を PLL の伝

ある改変が容易になっている．そういった改変を検出

達関数のオンチップ測定への応用した．伝達関数を求可能な技術が強く求められており，消費電力やパス遅めるために基準信号の遅延を切り替え，TDC により延から回路固有の値を生成する手法が検出に用いられその応答を観測した．この結果は PLL の帯域幅の最適ている．本研究では磁界情報から電流値を推定するこ化へ応用する．

とで異常検出を行い，さらに改変された箇所および内容まで推定する手法を提案した．評価はシミュレー
ションにて行い，磁界を測定する高さやアンプの性能，

半導体フォトダイオードを用いた放射線検出器の検出高測定時間と精度がどのような関係にあるかを示した．

速化
浅田邦博，名倉徹，飯塚哲也，朱

弘博，楊

驍，

池川晶貴
電波エナジーハーベスティング用整流器
浅田邦博，名倉

体検出器は，放射線核種の特定や到来角の推定などもて用いる電波エナジーハーベスティングでは，整流出器は，簡単に持ち運びができない，放射線の位置を回路が必要になる．主な整流回路であるディクソン

特定する空間分解能が十分でないといった欠点があ

チャージポンプには，ダイオードの順方向電圧降下のる．そこで先行研究において，シンチレータ，SPAD

問題と，逆電流の問題が存在する．これらに対処す（Single Photon Avalanche Diode）アレイ，マルチコー

べく，基板バイアス効果を利用した閾値電圧制御と，ト材料，ピンホールで構成された検出器が提案された．

チャージポンプの電圧増幅作用を応用した閾値電圧緩

シンチレータ内で発生する光の位置ごとに，SPAD が和の，2 つの手法を併用した，ディクソンチャージポ

反応する確率分布をデータベース化し，実際の測定値

ンプ改良型整流回路を提案した．これのスタートアッと比較することで，発光する電子の軌跡を推定する．

プ用整流器としての評価を行うため，シミュレーショ

その手法はシミュレーションにより，従来の検出器よンを実行した．結果，2 手法のうちどちらか一方しかりも優れた空間分解能が得られることが確認されてい用いない場合，負荷抵抗の大小によってもとのディクる．しかし，その手法は検出に長い時間がかかる．本ソンチャージポンプに比べて性能が改善されない場合

研究では，電子の軌跡を推定するとき，まず大まかなが生じたが，
提案回路では負荷抵抗が大きい場合でも，座標を推定し，次に詳細な座標を推定するという方法

小さい場合でも，性能の上昇が確認できた．また，整を提案する．本手法をシミュレーションにより検証し，流器の設計は，SPICE シミュレーションでは過渡解析

先行研究より高速で，かつ精度を維持していることをを繰り返す必要があるため時間がかかる．これを簡単確認した．また，CMOS SPAD に関する研究も行った．

に行えるように，設計パラメーターであるアンテナ抵

多種類な SPAD を 180 nm CMOS プロセスで実装した，

5-3
97

5

研究報告

でき，様々な分野に応用されている．しかし従来の検章周囲環境に存在する微弱な電波をエネルギー源とし

第VDEC2014̲J.indb 97

徹，飯塚哲也，松井裕明

近年注目されているシンチレーション検出器や半導14/07/28 11:03

ダイオードの I-V 特性とノイズ特性を評価した．先行

ストシリコン（チップ製造後）検証手法を提案する．

研究より DCR（Dark Counts Rates）低い構造を確認提案手法では，コア間の通信の観測とそれを用いた現した．

状態から過去の状態へのバックトラックによって不具合の原因を探す．バックトラックはシステムのトラン
ザクションモデルに対して行われる．まず，システムのトランザクションレベルにおける状態遷移機械を抽

藤田研究室

出し，実行におけるトランザクションのトレースから（http://www.cad.t.u-tokyo.ac.jp/）

状態遷移機械における状態列を推定する．そして，その状態列において，システムが満たすべき性質を満たしているかどうかを形式的手法により検査することにポストシリコン回路修正技術

より，不具合の原因を推定する．デッドロック検出・

藤田昌宏，松本剛史，アミルマスードガラバギ，

回復の分散アルゴリズムを Network-on-Chip 上で実装

城

して提案手法を提供し，実際にバグを特定できること

怜史，シュリダルチョーダリーVLSI 回路の規模増大によって，全ての設計誤りをを示した．

製造前の設計段階で発見・修正することが難しくなっており，製造後の VLSI チップで初めて発見される設計誤りが増えている．加えて，製造工程の微細化に伴い，チップ内で電気的エラーが生じる可能性も高まり

5-3
第

98

インターコネクト合成
藤田昌宏，張嘉懿

つつある．ポストシリコン回路修正技術は，以上のよ

メニコアの System-on-Chip（SoC）においては，性うな理由によって，製造後に発見された不具合を修正能と信頼性が十分に高いインターコネクトのシステムする技術であり，リスピンによって生じる多大なコスが必要である．Network-on-Chip（NoC）は，メニコ

トを回避するために有効な技術である．今年度の研究

アの通信に対するこの要求を最も満足する候補と一つ

では，（1）修正可能性を高めるために回路中にプログとして考えられている．NoC を採用することにより，

ラム可能素子が挿入された回路に対して，そのプログ

システム設計者の設計に費やす労力を大きく減らすこ

ラム素子が実現すべき論理関数を高速に求める手法のとが可能である．しかしながら，メニコアは多くの提案・評価（2）回路中のフリップフロップの値から，IP（Intellectual Property）から構成されており，それ他のフリップフロップの値を復元する際，復元可能な

らと互換性があり，さらに，効率的にバンド幅を活用

フリップフロップ数が最大となるような⊆の選択方法

できる NoC を設計することは，現在でも研究課題との提案を行った．
（1）の手法では，プログラム可能なっている．本研究では，この設計過程の自動化を目

素子を利用して，設計誤りを修正することができる．

指している．このインターコネクト自動設計ツールは，

ISCAS ベンチマーク回路を用いた評価により，100 個

所望の IP のインタフェースのプロトコルと IP 間の通程度のプログラム可能素子が回路にある場合でも，回信で行われる処理のデータフロー仕様を入力とし，通路が仕様通りに動作するための論理関数を求めること信する IP 間のプロトコルに互換性を持たせるためのができることを確認できた．（2）の手法は，Pseudo

プロトコル変換器が挿入されたメッシュ型の NoC を

Boolean Optimization（PBO）と呼ばれる最適化問題

生成する．

に定式化することにより，
厳密解を求める実験を行い，いくつかの ISCAS ベンチマークにおいて，厳密解を求めることができることを確認した．

プロセッサアーキテクチャの検証とデバッグ章

藤田昌宏，アミルマスードガラバギ，松本剛史，

5

城

研究報告

トランザクションレベルにおけるポストシリコンデバッグ
藤田昌宏，アミルマスードガラバギ

怜史
パイプライン実行や投機的実行，エラー回復に代表されるように，現在のプロセッサアーキテクチャは性近年の System-on-Chip（SoC）はコア数の増大とと能向上と信頼性向上のための様々な機構が採用されてもにより複雑になってきている．その結果，チップ製

おり，その複雑さは増大している．このような複雑な造前の検証では設計にバグがないことを保証できなくプロセッサアーキテクチャの正しさを検証し，バグのなっている．そのため，プロトタイプや最終的な製品

あるアーキテクチャのデバッグをすることは，非常にシステムにいくつかのバグが残ってしまうことがあ重要となっている．本研究では，プロセッサのマイクる．本研究では，SoC 内のコア間の通信を利用したポ

ロアーキテクチャのデバッグと自動修正の手法を提案

VDEC2014̲J.indb 98

14/07/28 11:03

する．提案手法では，SAT 問題へ帰着させることによである．DSSN モデルでは，各ニューロンにシナプス

り，まず，回路中の誤り位置を特定し，続いて，そのを介して入力された値の重み付き和を求める必要があ

誤った信号値が変更される必要のある（つまり，反転

り，従来の実装では，これが処理速度向上のボトルされる必要のある）入力パタン集合を求めることによ

ネックになっていた．この重み付き和を求める処理をり，その信号の正しい論理関数を求める．実験では，高速化するために，開発した FPGA 実装では，処理のエラー回復機能を有するアウト・オブ・オーダのパイ

パイプライン化を導入している．加えて，FPGA 内のプラインプロセッサの制御回路において，提案手法にBRAM 容量はそれほど大きくないため，シミュレー

よって回路修正が可能であることを示した．また，予ション可能なネットワークの大規模化のために途中結

め，制御回路をプログラム可能素子によって構成する果を FPGA 外の RAM に保存している．これらの実装

ことにより，配置配線を変更することなく，それらの上の工夫により，1000 程度のニューロン数を有する素子の論理関数の変更によって，修正が可能であるこネットワークのシミュレーション高速化を実現することも示した．

とができた．

FPGA を利用した低レイテンシ処理に関する研究
藤田昌宏，松本剛史，田口直樹
非常に低いレイテンシが求められるアプリケーショ

設計デバッグ支援に関する研究
藤田昌宏，松本剛史，大島浩資，王

勤浩，都井

敬，

古賀丈尚

ンにおいては，汎用プロセッサ上でのソフトウェア実

ハードウェア設計では，設計デバッグに多くの時間

行よりも，専用ハードウェアとして処理を実装するこが費やされている．そのため，設計効率化のためには，とにより，より低いレイテンシを実現できる可能性が自動化されたデバッグ支援技術が必要不可欠である．

ある．これは，専用ハードウェアによる実行では，実本研究では，ハードウェア設計に対する 3 つのデバッ現する処理に対してカスタマイズされたメモリシステ

グ支援手法を提案した．1 つ目の手法は，設計の一部

ムや演算器を使用することができ，また，それらを並をプログラム可能素子（LUT）によって置換し，設計列に実行することができるためである．本研究では，が仕様と等価になる場合の論理関数を求めることによそのようなアプリケーションとして，アルゴリズム取り，デバッグを行う手法である．このとき，LUT の引に代表される高頻度証券取引において，クライア

挿入箇所によっては，デバッグが不可能である場合がントからの売買要求を所定のフォーマットに整形し，あるため，ある必要条件を満たす信号を LUT 入力に

証券取引所に送付するラインハンドラーを取り上げ，追加することにより，デバッグを可能にする手法を併FPGA 上へ実装した．設計した FPGA システムによっせて提案している．2 つ目の手法は，割り込み関数をて，汎用ソフトウェアでは 20 マイクロ秒を要する処含むプログラムの静的解析である．割り込み関数を含理を数マイクロ秒で実現できることを示した．今後は，むプログラムでは，メイン関数と割り込み関数の依存

更なる高速化のために，FPGA システム外部との TCP関係が明示的には記述されていないため，静的解析に

通信処理機能のハードウェア化を検討している．

おいて，両者をともに考慮することが難しかった．提案する手法では，メイン関数内で可能な割り込み関数
呼び出しを明示することによって，静的に依存解析を

ハードウェア実装によるニューラルネットワークシミュ

行うことができるようになっている．3 つ目のデバッレーションの高速化

グ支援は，条件分岐における条件の優先度に着目した
新たなカバレッジ指標である．このカバレッジ指標は，元のプログラムと異なる出力値が得られた場合に，そ集めている．これは，FPGA や GPU を利用することの（変化させた）優先度がカバーされた，とするもの

により，スーパーコンピュータを使用した場合に比べである．いくつかのバグ例に対して，プログラムが正て，非常に安価に高速計算を実現することができるた

しい場合と誤っている場合で，従来のカバレッジではめである．本研究では，科学シミュレーションの一例

両者の区別が付かないが，提案するカバレッジ指標でとして，ニューラルネットワークのシミュレーション

はカバレッジ値が変化することが確認できた．

5

研究報告

条件分岐における条件の優先度を任意に変化させて，

章

近年，科学計算や科学シミュレーションの処理速度
を FPGA や GPU を利用して向上させる技術が注目を99

第藤田昌宏，松本剛史，大島浩資，川尾太郎

5-3を取り上げ，FPGA 実装による高速化を実現した．高速化の対象としたニューラルネットワークは，DSSN（Digital Spiking Silicon Neuron）モデルに基づくもの

VDEC2014̲J.indb 99

14/07/28 11:03

複数回路間の効率的なトポロジカルマッチングに関する

建築物に適した IP パケット伝送アーキテクチャに関す

研究

る研究

藤田昌宏，アミルマスードガラバギ，
ホセインイザディラド

落合秀也
建築物には壁，天井，床などの構造があり，これら回路間の類似性や差異を認識することは，様々なの場所に分散的に配置されるセンサや電気機器を，個バージョンの設計や設計資産ライブラリの管理・維持

別にイーサネットで接続するのは非現実的である．そにおいて非常に重要である．本研究では，2 つ，またこで無線，電力線，有線カスケードによる接続方式がは，2 つ以上の回路に対して，最大の共通部分回路を

建築現場の状況に合わせて取られるが，利用者からす抽出する手法を提案した．提案手法は，従来から利れば，接続方式には依存せず通信できる必要がある．

用されているグラフマッチングの発見的手法に基づ

そのため，IP over X アーキテクチャに基づいて，接いている．それに加えて，我々は，回路規模に対して続方式に関わらずこれらのセンサや電気機器までの通ほぼ線形に計算時間が増加する近似アルゴリズムと評信を統一化する技術を研究開発している．具体的に価関数を先見するアルゴリズムを提案し，共通部分回

は，ビル内の有線配線に最適なメディアである RS485

路抽出に組込んでいる．ISCAS ベンチマークならびにや，ビル内のマルチホップ無線でのデータ配送を支え

Opencores で入手可能ないくつかの設計に対して従来

る Disruption Tolerant Network（DTN）に着目し，IP手法と提案手法を適用する実験を行い，提案手法では

over RS485，IP over DTN の技術を開発，実証した．

従来手法に比べて高い精度で共通部分回路を求めることができることを確認した．加えて，厳密解を求める
手法との比較も行い，提案手法で得られる共通部分回路は厳密解に比べて 10 ％程度小さいが，実行時間は 2〜3 桁短いことを示した．

高宮研究室（http://icdesign.iis.u-tokyo.ac.jp/）

IoT デバイスに向けた低電力・高効率回路

落合助教（http://www.hongo.wide.ad.jp/~jo2lxq/）

桜井貴康，高宮真，更田裕司モノのインターネット（Internet of Things : IoT）を実現するために必須の，低消費電力無線通信用回路，
低出力電力でも高効率な電源回路，エネルギーハーベ

組込み機器と IEEE1888 プロトコルによる設備管理技術
落合秀也

5-3

の代表的成果としては，無線通信用の水晶発振回路にスマートグリッド社会の到来を控え，あらゆる電気

新規自動電源オンオフ技術を適用することにより，消機器を TCP/IP によりネットワーク接続し，電子的に費電力を 93 ％削減することに成功した．また，アナ管理・制御する必要性が増している．そのためにはイ

ログ LDO とデジタル LDO を組み合わせたレギュレー

ンターネット上のサーバとの通信を行うプロトコルを

タ回路を新規提案し，応答時間を 59 ％短縮，出力リッ含むインタフェースを組込み機器に実装することが不プルを 28 ％低減することに成功した．

可欠で，この目的のインタフェースおよびプロトコル

第の設計，実装技術を研究開発している．例えば，アプ

章

100

スティング向け電源回路の研究を行っている．今年度

リケーション層プロトコルとして，IEEE1888 の設計，

有機トランジスタを用いた大面積・フレキシブルエレク

開発を行い，これらを組込み機器にも実装し，電子的トロニクスの新アプリケーション提案と実証

5

研究報告

な管理制御を実証した．また，東大グリーン ICT プロ

桜井貴康，高宮真，更田裕司，染谷隆夫，関谷毅

ジェクトなどの産学連携活動を通じ，開発した技術の電子機器を身にまとうウエアラブル型デバイスや電標準化，実用化を行っている．研究開発された技術は，

子機器を体内に埋め込むインプラント型デバイスでは変電設備や空調・照明などの電気機器をネットワーク

フレキシブルで大面積なエレクトロニクスが求められ化し，電力グリッドの状態や需要家のポリシーに従っる．そこで，薄いフィルム上に印刷で作成可能な有機た自動制御を可能にすることで，太陽光・風力などのトランジスタを用いた大面積・フレキシブルエレクト

再生可能エネルギーの効率的利用に貢献すると期待さ

ロニクスのアプリケーション提案と実証を染谷研究れる．

室，関谷研究室と共同で行っている．最近では「靴のVDEC2014̲J.indb 100

14/07/28 11:03

中敷き型万歩計」「義手の制御用の筋電測定シート」「オ

マイクロ構造の自由な断面形状制御法とそれを活用する

ムツ用尿漏れセンサシート」の提案と実証を行った．

電気機械システム
三田吉郎，澤村智紀，Eric Lebrasseur, 森
平川功，

淳，久保田雅則（杉山研）

シリコン深掘り微細加工技術は絶え間ない進歩をつ

三田研究室（http://www.if.t.u-tokyo.ac.jp）

づけており，それに伴い微小電気機械（MEMS）に関する新しい応用分野が広がりを見せている．現在主流となっている微細加工技術によって実現可能なマイクロ構造は，平面方向に矩形パターンを組み合わせて集積化水上走行ロボットを通じたエネルギー自立型分散

そのまま深さ方向に転写する作製プロセスで決定されマイクロシステムる直方体構造である．しかしながら，例えばレンズの

三田吉郎，森

形状を考えるとわかるように，直方体が形状として最功，イファン・リ（英エジンバラ大），

アントニー・ウォルトン（英エジンバラ大）

適でない機械素子は多数存在するので，理想的なマイ新しい応用分野を拓くものと近年期待が高まっていクロ加工技術というものは本来，電子機械素子の性能

る集積化 MEMS（微小電気機械システム）のトップ

からトップダウン要請される任意曲面を自在に実現でダウンアプリケーションとして，環境からエネルギー

きなくてはならない．本研究はこのような，「任意形を取得して自立移動できる，完全自走型のマイクロシ状の曲面を実現するマイクロ加工技術」に関する総合

ステムの研究を行っている．
「Engineered Nature」す的知見を得るための試みであり，（1）具体的なトップ

なわち，動物の実装をデッドコピーするのではなく動ダウンアプリケーション，（2）最先端技術とアイディ

物に見られる機能を抽出してそれを工学的に最適な形

アによる作製テクノロジ，の両面で研究を行っている．

で実現することを通じて工学の発展に寄与することを具体的なトップダウンアプリケーションとして 2013

指導原理としている．大きさ 1 cm 以下のマイクロロ

年度は，（1-5）熱伝導率を断面形状によって制御した，

ボットを多数環境に放出し，個々のロボットは近傍の温度差発電デバイスの研究を行いまた，（2-3）VDEC

ロボットと通信を行いながら，協調的に環境測定などにおいて先行試作が始まっている「フェニテックセの高度な機能を実現するという自律分散システムを目

ミコンダクター社」の SOI 基板上 0.6μm 標準 CMOS

指している．1 cm 角サイズという小型なマイクロロ

プロセスのポストプロセッシングによる「高耐圧化ボットとして知られているものは，安宅（東大）らにCMOS 回路素子」についての研究発表を行った．

よるマイクロ繊毛（1992），Ebefords（KTH）らによるマイクロ尺取虫，三木（東大）らによるマイクロヘ
リコプターなどがあるが，電源供給用に電線が必要でSmart BlocksII プロジェクト─紫外線パターン可能なあるとか，ミリワット級のエネルギーを投入しなくてポリイミドを用いたマイクロアクチュエータの研究はならないとかいった問題のため完全自立というには

三田吉郎，Julien Malapert（仏 FEMTO-ST 研究所），程遠かった．

安田清隆，安宅学（東大生研），藤田博之（東大生研）

移動するための動力原理として，筆者らはエレクトロ所集積化マイクロメカトロニクス研究室（LIMMS,

ウェッティング（EWOD）現象に注目している．む

CNRS-IIS）と共同で，フランス国立研究機構（ANR）

きだしの絶縁電極に電荷を注入して表面エネルギーを

特定領域研究「Smart Blocks II」を受託している．一変調することで，表面の濡れ性を制御する，19 世紀年目にプロセスが完成した，感光性ポリイミドによる半ばから知られている原理で，2000 年代になってマアクチュエータを制御するための集積回路を設計し，イクロ化学システムの液滴移動原理として再発見さ基礎特性が得られることを確認した．

1 µm/cm2 と非常に小さいため，世界初の自立移動マ
イクロロボットの駆動原理として好都合であると考え

集積化 MEMS による LSI プロービングシステムている．2013 年度は上記水上ロボット実現のための三田吉郎，保坂航太，松井遼平，

基礎技術特に，オンチップエネルギー源としての高圧

Yu-Tang Chen（台湾 ITRI），久保田雅則（杉山研）

太陽電池に関する研究を進捗させた．

101

5

研究報告

れたものである．濡れ性制御に必要なエネルギーが5-3

章

仏 FEMTO-ST 研 究 所 と， 東 京 大 学 生 産 技 術 研 究

第既存研究の最大の課題である電力消費を抑えて自立

台湾 ITRI（電子工業技術研究院）との共同研究により，初期情報処理 CMOS 回路が集積された，VLSI等の電子部品のテストに用いる「MEMS プローブカー

VDEC2014̲J.indb 101

14/07/28 11:03

ド」の研究を行っている．測定対象の一つとして，索するアナログ連想プロセッサ，0.18 ミクロン CMOSITRI において評価中の光電子デバイスを想定してい技術を用いた超高速ディジタル連想プロセッサ等を，る．二年目である平成 25 年度は，ITRI から供給されこれまで開発した．現在は，template の量を精密度をた実デバイス（基板上のLED）
を用いた測定実験を行っ

失わない形で削減する手法，認識クラスの弁別性を高た．作製したプローブカードは，一本の探針に，二個めるためのデータ処理手法について研究を行っていの電極を有することが特長であり，これによれば，探る．

針先端が対象のパッドに接触していることを，電気的に確認ができ，さらに四端子法により，接触抵抗の影響を排除した測定が可能であることを実験的に示すことができた．

人間の五感に働きかける MEMS 入出力デバイスの研究
三田吉郎，本田雅宣，平木剛史，施英漢

MEMS が拓く新しいアプリケーション領域として，人間の五感に訴働きかけるセンサやアクチュエータシ
省電力・長寿命 MEMS メモリを目指すマイクロラッチ

ステムが期待されている．本研究グループでは特に，機構設計と作製

VLSI と集積化したコンパクトなマイクロデバイスを

米田佳祐，久保田雅則（杉山研），

創成し，それらを環境に大規模分散配置し・協調動作

ティクシェ三田アニエス（東大先端研），三田吉郎させることによって，人間の五感に直接働きかけ，従データ保持時間 1000 年以上，データ書き込みエネ

来のデバイスでは不可能であった高度な表現を可能と

ルギーピコジュールレベル，データ保持エネルギーゼ

するシステムの研究を行っている．単体デバイスとしロの低消費電力・長寿命メモリの研究を行っている．

て現在までに，可動部分を有しない超小型・広帯域

このメモリの利用シナリオとして，蓄積するハザード

MEMS マイクロホンや，味覚を直接刺激する組み込（放射線や化学物質等への総暴露量）の記憶を想定す

みアクチュエータ，アプリケーションサイドでは，無る．
提案する多値メモリでは記憶のメカニズムとして，数の超小型スピーカーを空間に配置して，音源の方向バネに蓄えられた弾性エネルギーによる状態記憶を採を前後左右上下で聞き分けることができるスピーカシ用する．これによって小さな電力での書き換えと，さステム Tetra-Pentachan の開発を行った．

らにデータ保持の安定性を確保することができる．研究一年目にしてデバイスを一晩で作製できるスピードを身に付けたのち，二年目にして，個々のプロセスに

集積化 MEMS による “第六感” センサ

欠けていた精密度を学び，より正確な動作をするデバ

三田吉郎，マチュー

イスが作製できるようになった．

エリック

ドヌアル（仏 ENSI カーン校），

ルブラスール，カミーユ

ヨン校），ジャンベルナール

ゲ（仏 INSA リ

プーシエル（仏 LAAS-

CNRS 研究所），増沢隆久（東大名誉教授）
右脳型ソフトコンピューティング VLSI: 連想プロセッ
サ・システム夏

文軍，山下直也，三田吉郎“第六感” すなわち，人間の持つ感覚器官では検出不可能な領域の物理・化学量を測定することは，MEMS の持つ大いなるポテンシャルの応用分野の一

現在のコンピュータは四則演算の超高速処理に特化つである．本研究グループでは特に，VLSI と集積化したマシンであり，人間のように「ものを見て柔軟にしたコンパクトなマイクロデバイスによってこの課題

判断・理解し，即座に適切な行動をとる」といった情に取り組んでいる．人間には不可視である，赤外領域

第報処理は非常に不得手である．入力情報に対し，過去の光を，高速・高感度に測定する集積化ボロメータや，

章の膨大な記憶の中から最も近しい事例を瞬時に想起

ごく微小な細孔中のプロファイルを測定する集積シス

しこれによって次の行動を決定する．こんなアーキ

テムの研究開発を行っている．

5-3
102

5

研究報告

テクチャを持つコンピュータの基本ハードウェアを，シリコン超 LSI 技術で実現する研究を進めている．論
理演算を得意とする現在のマイクロプロセッサに対し，直感・連想・推論といった処理を得意とした LSI高木・竹中研究室

チップを設計・試作してシステムを構成する．単体で（http://www.mosfet.k.u-tokyo.ac.jp/）

脳細胞ニューロンと類似の機能を持つ高機能トラン
ジスタ（ニューロン MOS，neuMOS）を導入，膨大な template 群の中から最短距離ベクトルを完全並列探VDEC2014̲J.indb 102

Ge Metal-Oxide-Semiconductor（MOS）FET に関する

14/07/28 11:03

プラズマ酸化を用いて Ge 表面を GeO2 によりパッシ

研究高木信一，竹中充，Rui Zhang，ユウ林

ウガン，田中

汝静，キム

シャオ，

ベーションすることで，MSM 型 Ge フォトディテク
ターの周辺リーク電流を 1 ケタ以上低減可能であるこ克久

高性能 Ge MOSFET を実現するため研究を行っていとを明らかにした．また，界面欠陥および表面ポテン

る．原子層堆積法（ALD）を用いて Ge 表面に Al2O3 膜

シャルと暗電流の関係を実験的に明らかにすることにを堆積後，ECR プラズマ酸化して Ge MOS 界面を形成功した．SiGe を利用した光変調器の研究も進めて成する研究を進めている．Si 基板上に成長した歪 Ge

いる．歪 SiGe を導波路コアとした横方向 PIN 型光変チャネルに対しても良好なゲートスタックを形成する調において，Si よりも性能が向上することを初めて実ことで，高性能 Ge p-MOSFET の動作実証に成功した．

証することに成功した．また，MOS 型 SiGe 光変調器

また，プラズマ酸化で形成した GeOx/Ge MOS 界面を実現に向けた SiGe MOS 界面の研究も進めている．

の信頼性に関する研究も進めている．酸化濃縮法を用

プラズマ後窒化を用いることで，SiGe MOS 界面の界いた Ge-on-Insulator（GOI）基板に SOG から Sb ドーピ

面準位が 1 桁程度低減可能であり，EOT を 1 nm 以下

ングすることで，GOI n-MOSFET の動作に初めて成にスケーリング可能であることを実証した．

功した．
III-V CMOS photonics に関する研究
III-V 族化合物半導体 Metal-Oxide-Semiconductor

高木信一，竹中（MOS）FET に関する研究パク

高木信一，竹中
張充，横山正史，キムサンヒョン，

充，テイユウホウ，一宮佑希，

ジンゴン，倉持美沙，高島成也

ウェハーボンディングにより Si 基板上に形成した
III-V-OI ウェハを用いた光電子集積回路に関する研究

志宇
高性能 III-V MOSFET を実現する研究を行っていを進めている．III-V-OI 基板上に InGaAsP フォトニッ

る．ウェハーボンディングで作製した InGaAs-OI 基板

クワイヤー導波路を用いた電流注入型光スイッチを作

上に Ni-InGaAs 合金を用いたメタルソース／ドレイン

製し，Si 素子よりも低クロストーク動作が可能である

InGaAs MOSFET を作製し，ゲート長 20 nm のフィン

ことを実験的に明らかにした．導波路型 InGaAs 受光

FET の動作に初めて成功した．また InAs 上に成長し器を InP 細線導波路とモノリシック集積することにもた GaSb をウェハーボンディングを用いて，Si 基板上初めて成功した．

に貼り合せせた GaSb-OI 基板の作製に成功した．InAs
表面パッシベーションと組み合わせることで，高性能
GaSb pMOSFET の動作に成功した．

2D CMOS photonics に関する研究
高木信一，竹中充，嘉陽田達也，佐々木和哉

グラフェンを用いた光デバイスの研究を進めている．グラフェンを用いた光変調器を実現するために，トンネル FET に関する研究
高木信一，竹中充，キムミンス，ジ

サンミン

グラフェンゲートメタル MOS キャパシタの研究を進めた．C-V 特性を評価することで，グラフェンのフェタ と し て ト ン ネ ル FET の 研 究 を 進 め て い る． 横 型

ルミレベルが 0.5 eV 以上変調可能であることを明らか

InGaAs TFET において，SOG を用いた Zn 拡散によりにし，高性能光変調器が実現可能であることを明らか

接合を形成することで，サブスレショルドスロープがにした．また半導体となる遷移金属カルコゲナイドで60 mV/dec と極めて良好な特性をもつトンネル FET

ある MoS2 の MOS 界面に関する研究も進めている．

103

章の動作に初めて成功した．また Ge/Si ヘテロ構造を利

5-3
第省電力動作が可能なステープスロープトランジス

5

用した TFET の研究も進めている．In-situ で B を Ge に

池田研究室

た．

（http://www.mos.t.u-tokyo.ac.jp）

研究報告

ドーピングすることで，特性を改善することに成功しSi CMOS photonics に関する研究
高木信一，竹中亢

充，キムヨンヒョン，ハンジェフン，健
高感度 Ge フォトディテクターの研究を進めている．

VDEC2014̲J.indb 103

自己同期システムの実現
池田

誠，伊東

敦，田村雅人，崔伝琪，西部拓人

LSI の消費電力を減らすために低電圧で動作させる

14/07/28 11:03

という手法が考えられる．しかし低電圧では微細化にいて検討し，チップを設計した．センサの設計・シミュ

よるばらつきの影響が大きく出てしまうため，安定しレーションは，0.18 um CMOS イメージセンサプロセて低電圧で回路を動作させる手法の 1 つとしてゲートスを用いた．また，光切断法において，変調光の検波

レベルパイプライン型自己同期回路を提案している．

により背景光抑圧機能を有し，各スキャンでシート光

消費電力の削減については自己同期回路の終了検知回が照射された部分を選択的に検波処理することで高解路を利用して，ゲートレベルでダイナミックにバック像度化を目指した注目領域画素並列検波処理によるセバイアスを制御する方法を提案した．
この方法により，

ンサを研究している．この手法では，検波回路をアレ動作時の遅延増加が 10 ％以内でありながら，待機時

イ外に置くことによって，ピクセル面積を削減し，高の消費電力を90％削減した．
また，
既存の論理合成ツー

解像度を実現している．二つのイメージセンサを搭載

ル，配置配線ツールを用いた自動設計フローの検討をしたチップを用いて，2-D 画像，3-D 形状を同時に測行った．エラー耐性については宇宙放射線に含まれる

定し，得られた三次元形状モデルに対して二次元の画中性子と LSI の衝突によるソフトエラーは半導体デバ

像を張り付けることによってテクスチャマッピングをイスに予期せぬ結果を引き起こすため，エラーのタイ行うことを検討した．この手法のために，デュアルコ

プと影響を分析し自己同期回路のソフトエラー耐性を

アイメージセンサを CIS プロセスを用いて設計した．

調べた．
近距離非接触通信システムの実現
スマートイメージセンサを用いた三次元計測
池田誠，矢部紘貴，松島多佳彦，石川涼一

池田誠，宮崎耕太郎

周波数利用効率を向上させる方法として注目を集め

3 次元取得に特化したイメージセンサの設計を行っている，周囲の周波数のスペクトラムを検波して空きている．光切断法において，最大値検出回路を用いて，周波数で通信するコグニティブ無線に関連した広帯域

ピーク位置をセンサー面上で検出することによって，スペクトラム取得を目指した広帯域受信回路の検討を

精度を保ちつつ，3 次元取得速度を向上する手法につ

行った．

5-3
第

104

章

5

研究報告
VDEC2014̲J.indb 104

14/07/28 11:03

5. 4

研究発表
Controlled PLL with Zero Phase Of fset Using

浅田・名倉・飯塚研究室
研究論文
［1］

［3］

IEEE International Conference on Electronics,

Zuoxun Hou, Yitao Ma, Hongbo Zhu, Nanning

Circuits and Systems (ICECS), pp. 625-628, Dec.

Zheng, and Tadashi Shibata "Real-Time Ver y2013.

Large-Scale Integration Recognition System［2］

Pulse Width Accumulator," in Proceedings of［5］

Tor u Nakura, Kunihiro Asada, “Pulse Widthwith an On-Chip Adaptive K-Means Lear ning

Controlled PLL/DLL using Soft Thermometer

Algorithm," Japanese Journal of Applied Physics,

Code'', IEEE Asia Solid State Circuit Conference

vol. 52 no. 4, pp. 04CE11-1~10, Apr. 2013.

(ASSCC), Sess19, Nov. 2013.

Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Makoto［6］

Pushe Zhao, Hongbo Zhu, and Tadashi Shibata,

Yamada, Osamu Morita, and Kunihiro Asada, "An"A Multiple-Candidate-Regeneration-Based

Integrated High-Precision Probe System in 0.18-

Object Tracking System with Enhanced Learningum CMOS for Near-Field Magnetic Measurements

Capability by Nearest Neighbor Classifier," in theon Cr yptographic LSIs," IEEE Sensors Journal,

Proceedings of 2013 International Symposium

vol. 13, no. 7, pp. 2675 - 2682, Jul. 2013.

on Circuits and Systems (ISCAS), pp. 2392~2395,

Rimon Ikeno, Takashi Mar uyama, Satoshi

May. 2013.

Komatsu, Tetsuya Iizuka, Makoto Ikeda, and［7］

Atsushi Shimada, Hongbo Zhu, and Tadashi

Kunihiro Asada, "High-throughput Electron

Shibata, "A VLSI DBSCAN Processor Composed

Beam Direct Writing of VIA Layers by Character

As an Array of Micro Agents Having Self-Growing

Projection with One-dimensional VIA Characters,"

Interconnects," in the Proceedings of 2013

IEICE Transactions on Fundamentals ofInternational Symposium on Circuits and Systems

Electronics, Communications and Computer(ISCAS'13), pp. 2062~2065, May. 2013.

Sciences,vol. E96-A, no. 12, pp. 2458 - 2466,Dec.

［8］

Tetsuya Iizuka, Teruki Someya, Toru Nakura, andKunihiro Asada, "An All-Digital Time Difference2013.

Hold-and-Replication Circuit utilizing a Dual Pulse
Ring Oscillator," in Proceedings of IEEE Custom

国際会議論文
［1］［2］

Tetsuya Iizuka, Satoshi Miura, Yohei Ishizone,“Numerical and Theoretical Analysis on Voltage

Yoshimichi Murakami, and Kunihiro Asada, "A

and T ime Domain Dynamic Range of Scaled

Tr ue 4-Cycle Lock Reference-Less All-Digital

CMOS Circuits,” IEEE Symposium on Design

Burst-Mode CDR Utilizing Coarse-Fine Phaseand Diagnostics of Electronics Circuit and System

Generator with Embedded TDC," in Proceedings(DDECS), April 2014.

of IEEE Custom Integrated Circuits Conference

Parit Kanjanavirojkul, Tor u Nakura, Kunihiro(CICC), Sep. 2013.
［10］ Hongbo Zhu and Tadashi Shibata, "A VLSIon Transmission Line,” IEEE Symposium on

Pr ocessor with a Configurable Pr ocessing

Design and Diagnostics of Electronics Circuit andElement Array for Balanced Feature Extraction in

System (DDECS), April 2014.

High Resolution Images," in Extended Abstracts

Norihito Tohge, Toru Nakura, Tetsuya Iizuka, andof the 2013 International Conference on Solid State

Kunihiro Asada, "A Pulse Width Controlled PLL

Devices and Materials (SSDM), pp.138-139, Sep.

and its Automated Design Flow," in Proceedings

2013.

of IEEE International Conference on Electronics,［11］ Tor u Nakura, ``[Invited] T ime Dif fer ence

Circuits and Systems (ICECS), pp. 5-8, Dec. 2013.

Amplifier and Its Application for TDC'', IEEE SSCS

Tomohiko Yano, Tor u Nakura and Kunihiro

UAE Chapter Seminar, Dec. 2013.

105

5

研究報告

Asada, “Sub-MMW Burst-Pulse Generator based

5-4

章

［4］

［9］

第

［3］

Kevin Ngari, Tor u Nakura, Kunihiro Asada,

Integrated Circuits Conference (CICC), Sep. 2013.

Asada, "Low Pass Filter-less Pulse Width

VDEC2014̲J.indb 105

14/07/28 11:03

シンポジウム・研究会・大会等発表［1］

Yoji Nakamura, Tetsuya Iizuka, Kunihiro Asada,［4］

M. Fujita, “Diagnosis and correction of buggy
hardware/software with formal approaches,” 17th

Emitting Electro-Magnetic Field for LSI Security,”

International Symposium on VLSI Design andInternational Processing Society of Japan, DA

Test, July 2013.
［2］

M. Fujita, “High Per for mance and Flexible

Muriithi Kevin Ngari, Tetsuya Iizuka, Tor u

Computing Systems with Electronic Design

Nakura, Kunihiro Asad, “Effect of CMOS Device

Automation,” 2013 IEEE International Conference

Scaling on T ime-domain and Voltage-domain

on Electronic Measurement & Instruments, Aug.

Dynamic Range,” in Proceedings of the 2013

2013.

IEICE Society Conference, C-12-40, pp.100, Sep.

［3］

［1］

“Dynamic Operating State Estimation by Surface

Symposium, pp.151-156, Aug. 2013.
［2］

国際会議

［3］

Y. Kurokawa, Y. Okamoto, T. Nakagawa, T. Aoki,

2013.

M. Ikeda, M. Kozuma, T. Osada, T. Ikeda, N.

Hiroaki Matsui, Toru Nakura, and Kunihiro Asada,

Yamade, Y. Okazaki, H. Miyairi, M. Fujita, J.

“A Rectifier with Body Bias Effets for Radio Wave

Koyama, S. Yamazaki, “Applications of Crystalline

Energy Har vesting,” in Proceedings of the 2013

Indium-Gallium-Zinc-Oxide Technology to

IEICE Society Conference, pp.69, Sep. 2013.

LSI: Memor y, Processor, Image Sensor, andParit Kanjanavirojkul, N.N.M Khanh, Kunihiro

Field Programmable Gate Array,” Proc. of Asia

Asada, “Direct Burst Pulse Generator for Sub-

Symposium on Quality Electronic Design, pp.66-

millimeter Wave Integrated on 65-nm CMOS,”

71, Aug. 2013.

i n P r o c e e d i n g s o f t h e 2013 I E I C E S o c i e t y［4］

Conference,C-2-15, Sep. 2013.

N. Sjokvist, T. Ohmar u, K. Fur utani, A. Isobe,
N. Tsutsui, H. Tamura, W. Uesugi, T. Ishizu, T.
Onuki, K. Ohshima, T. Matsuzaki, H. Mimura, A.
Hirose, Y. Suzuki, Y. Ieda, T. Atsumi, Y. Shionoiri,

藤田研究室
研究論文
［1］

5-4
第

106

［3］

章

5

Yamazaki, “Zero Area Overhead State Retention

G. Di Guglielmo, L. Di Guglielmo, A. Foltinek, M.

Flip Flop Utilizing Cr ystalline In-Ga-Zn Oxide

Fujita, F. Fummi, C. Marconcini, G. Pravadelli,Thin Film Transistor with Simple Power Control“On the integration of model-driven design and

Implemented in a 32-bit CPU,” 2013 International

dynamic assertion-based verification for embed-

Conference on Solid State Devices and Materials,

ded software,” Journal of Systems and Software,

M-6-4, Sep. 2013.

Vol. 86, No. 8, pp. 2013-2033, Aug. 2013.
［2］

K. Kato, G. Goto, J. Koyama, M. Fujita, and S.

［5］

M. Kozuma, Y. Okamoto, T. Nakagawa, T. Aoki,

S. Jo, T. Matsumoto, and M. Fujita, “SAT-based

M. Ikeda, T. Osada, Y. Kurokawa, T. Ikeda, N.

automatic rectification and debugging of

Yamade, Y. Okazaki, H. Miyairi, M. Fujita, J.

combinational circuits with LUT insertions,” IPSJ

Koyama and S. Yamazaki, “Cr ystalline In-Ga-

Transactions on System LSI Design Methodology,

Zn-O FET based Configuration Memory for Multi-

Vol.7, February Issue, pp. 46-55, Feb. 2014.

Context Field-Programmable Gate Array Realizing

M. Kozuma, Y. Okamoto, T. Nakagawa, T. Aoki,

Fine-Grained Power Gating,” 2013 International

M. Ikeda, T. Osada, Y. Kurokawa, T. Ikeda,

Conference on Solid State Devices and Materials,

N. Yamade, Y. Okazaki, H. Miyairi, M. Fujita,

M-7-4, Sep. 2013.

研究報告

J. Koyama, S. Yamazaki, “Cr ystalline In-Ga-［6］

M. Fujita, “Diagnosis and correction of buggy

Zn-O FET-based configuration memor y for

hardware/software with formal approaches,”

multi-contextfield-programmable gate ar ray

I n t e r n a t i o n a l Wo r k s h o p o n D e s i g n a n drealizingfine-grained power gating,” Japanese

Implementation of Formal Tools and Systems, Oct.

Journal of Applied Physics 53, 04EE12, Mar. 2014.

2013.
［7］

K. Oshima, T. Matsumoto, and M. Fujita, “A
Debugging Method for Gate Level Circuit Designs
by Introducing Programmability,” Proc. of 21st

VDEC2014̲J.indb 106

14/07/28 11:03

［8］

［9］

IFIP/IEEE Inter national Conference on Ver yformations,” Proc. of International Symposium on

Large Scale Integration (VLSI-SoC ʻ13), pp. 78-83,

Quality Electronic Design (ISQEDʼ 14), pp.309-

Oct. 2013.

316, Mar. 2014.

M. Fujita, T. Matsumoto, and S. Jo, “FOF:［17］ A.M. Gharehbaghi and M. Fujita, “Specification

Functionally Obser vable Fault and its ATPG

and For mal Verification of Power Gating in

Te c h n i q u e s ,” P r o c . o f 21s t I F I P / I E E E

Processors,” Proc. of International Symposium on

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604-

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城 怜 史， 松 本 剛 史， 藤 田 昌 宏，“ 機 能 故 障・ エ2013 年 8 月．
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藤田昌宏，城怜史，松本剛史，“アサーション自［13］ T. Aoki, Y. Okamoto, T. Nakagawa, M. Ikeda,

動生成とそのシミュレーションによる完全検証，”

M. Kozuma, T. Osada, Y. Kurokawa, T. Ikeda,

情報処理学会研究報告，Vol. 2014-SLDM-165, No.

N. Yamade, Y. Okazaki, H. Miyairi, M. Fujita,

17, pp. 1-6, 2014 年 3 月．

J. Koyama, and S. Yamazaki, “Nor mally-Of f［6］

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Computing with Cr ystalline InGaZnO-based

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2014-SLDM-165, No. 18, pp. 1-6, 2014 年 3 月．

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identification of logical relationships among

5

Understanding Hardware Designs, Mar. 2014.
T. Matsumoto, and M. Fujita, “Exact Solution
for Trace Signal Selection with Pseudo Boolean

1．研究論文［1］

H. Fuketa, K. Hirairi, T. Yasufuku, M. Takamiya,

Optimization (PBO),” 1st Workshop on Design

M. Nomura, H. Shinohara, and T. Sakurai,

Automation for Understanding Hardware Designs,“Minimizing Energy of Integer Unit by Higher

Mar. 2014.

Voltage Flip-Flop: VDDmin-Aware Dual Supply［16］ S. Ghandali, B. Alizadeh, M. Fujita, Z. Navabi,“RTL

Voltage Technique,” IEEE Transactions on Ver y

datapath optimization using system-level trans-

Large Scale Integration (VLSI) Systems, Vol.21,

VDEC2014̲J.indb 107

研究報告［15］ S. Choudhar y, K. Oshima, A.M. Gharehbaghi,

107

章

vectors,” 1st Workshop on Design Automation for

高宮研究室
研究論文

第

inter nal signals with small numbers of test

5-4

14/07/28 11:03

［2］No.6, pp.1175-1179, June 2013.

W SIMD and 32bit CPU Using High Voltage Clock

H. Fuketa, R. Takahashi, M. Takamiya,

Distribution (HVCD) and Adaptive Frequency

M. Nomura, H. Shinohara, and T. Sakurai,

S c a l i n g ( A F S ) w i t h 40 n m C M O S ,” I E E E“Increase of Crosstalk Noise Due to Imbalanced

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T. Sakurai, and M. Takamiya, “93 ％ Power

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Reduction by Automatic Self Power Gating (ASPG)

K. Takemura, K. Ishida, Y. Ishii, K. Maeda, M.

and Multistage Inverter for Negative ResistanceTakamiya, T. Sakurai, and K. Baba, “Si Interposers( M I N R ) i n 0.7 V, 9.2 μW, 39 M H z C r y s t a lwith 15-um-thick Spiral Inductors and SrTiO3

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Kyoto, pp.C142-C143, June 2013.

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［5］

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T. Someya, and T. Sakurai, “Large-Area andH. Fuketa, M. Nomura, M. Takamiya, andFlexible Sensors with Organic Transistors,” IEEE

T. Sakurai, “Intermittent Resonant Clocking

International Workshop on Advances in Sensors

Enabling Power Reduction at Any Clockand Interfaces (IWASI), Bari, Italy, pp.87-90, June

Frequency for Near/Sub-Threshold Logic

2013. (Invited)

Circuits,” IEEE Journal of Solid-State Circuits,［7］

S. Yoshimoto, S. Miyano, M. Takamiya, H.
Shinohara, H. Kawaguchi, and M. Yoshimoto,Vol.49, No.2, pp.536-544, Feb. 2014.

“A 40-nm 8T SRAM with Selective Source Line
Control of Read Bitlines and Address Preset

2．国際会議論文［1］

H. Fuketa, Y. Shinozuka, K. Ishida, M. Takamiya,

Conference (CICC), San Jose, USA, pp.1-4, Sep.

T. Fujii, H. Shimizu, K. Kobayashi, T. Sato, and2013.

T. Sakurai, “Efficiency Increase in On-Chip Buck

［2］

［3］

第

108

章

5

研究報告

［4］

VDEC2014̲J.indb 108［8］

K. Mori, Y. Okuma, X. Zhang, H. Fuketa, T.

Converter by Introduction of High Permeability

Sakurai, and M. Takamiya, “Analog-Assisted

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59 ％ Faster Transient Response and 28 ％ Ripple

2013.

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S. Iguchi, P. Yeon, H. Fuketa, K. Ishida, T. Sakurai,State Devices and Materials (SSDM), Fukuoka,

and M. Takamiya, “Zer o Phase Dif fer ence

Japan, pp.888-889, Sep. 2013.

Capacitance Control (ZPDCC) for Magnetically5-4

Str ucture,” IEEE Custom Integrated Circuits［9］

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Resonant Wireless Power Transmission,” IEEEand Power Management Circuits,” IEEE SOI-

Wireless Power Transfer Conference (WPTC),

3D-Subthreshold Microelectronics Technology

Perugia, Italy, pp.25-26, May. 2013.

Unified Conference (S3S), Monterey, USA, Oct.

[3] T. Sekitani, T. Yokota, M. Takamiya, T. Sakurai,

2012. (Invited)

and T. Someya, “Electrical Artificial Skin Using［10］ A. Bor na, M. Takamiya, and J. Rabaey, “TheUltra-Flexible Organic Transistor,” ACM Design

Path Toward Energy-Efficient Inference Engine

Automation Conference, Austin, USA, pp.1-3, June

Architectures on Scaled and Beyond-CMOS

2013.

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M. Nomura, A. Muramatsu, H. Takeno, S. Hattori,

Efficient Electronic Systems, Berkeley, USA, Oct.

D. Ogawa, M. Nasu, K. Hirairi, S. Kumashiro, S.

2013.

Moriwaki, Y. Yamamoto, S. Miyano, Y. Hiraku,［11］ H. Fuketa, R. Takahashi, M. Takamiya, M.

I. Hayashi, K. Yoshioka, A. Shikata, H. Ishikuro,

Nomura, H. Shinohara, and T. Sakurai, “Variation-

M. Ahn, Y. Okuma, X. Zhang, Y. Ryu, K. Ishida,aware Subthreshold Logic Circuit Design,” IEEE

M. Takamiya, T. Kuroda, H. Shinohara, and T.

International Conference on ASIC (ASICON),

Sakurai, “0.5V Image Processor with 563 GOPS/

Shenzhen, China, pp.95-98, Oct. 2013. (Invited)

14/07/28 11:03

［12］ X. Zhang, Y. Okuma, P. -H. Chen, K. Ishida, Y.

田知之，松久直司，井上雄介，関野正樹，関谷Ryu, K. Watanabe, T. Sakurai, and M. Takamiya,

毅，高宮 真，染谷隆夫，桜井貴康，“2 V 有機ト“A 0.6-V Input 94 ％ Peak Efficiency CCM/DCM

ランジスタを集積化した義手の制御向け 1 um 厚

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Singapore, pp.45-48, Nov. 2013.

［5］

篠塚康大，更田裕司，石田光一，高宮真，佐藤［13］ T. Someya, T. Sekitani, M. Kaltenbr unner, T.

敏郎，桜井貴康，“インターポーザ上インダクタ

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材料・共通部門大会，12-A-p-6，横浜，2013 年 9

Meeting (IEDM), Washington DC, USA, pp.8.5.1-

月．

8.5.4, Dec. 2013. (Invited)［6］

柳原裕貴，更田裕司，高宮真，桜井貴康，“オン［14］ H. Fuketa, K. Yoshioka, T. Yokota, W. Yukita, M.

チップ CMOS バック・コンバータの電流不連続Koizumi, M. Sekino, T. Sekitani, M. Takamiya,

モードでの効率最適化，” 電子情報通信学会ソサ

T. Someya, and T. Sakurai, “Organic-Transistor-

イエティ大会，C-12-1，福岡，2013 年 9 月．

Based 2kV ESD-Tolerant Flexible Wet Sensor［7］

吉岡和顕，更田裕司，福田浩一，森貴洋，太田Sheet for Biomedical Applications with Wireless裕之，高宮真，桜井貴康，“トンネル FET を用い

Power and Data Transmission Using 13.56MHz

た SRAM におけるマージン改善手法の提案，” 電Magnetic Resonance,” IEEE International Solid-

子情報通信学会ソサイエティ大会，C-12-37，福State Circuits Conference (ISSCC), San Francisco,

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［8］

更田裕司，高宮 真，桜井貴康，“多値アンチ・［15］ M. Takamiya, “Extremely Low-Power Circuit

ヒューズの実現に向けたゲート酸化膜の破壊位

Design for Wearable Systems,” IEEE International

置制御手法の提案と実証，” 電子情報通信学会総Solid-State Circuits Conference (ISSCC), Evening

合大会，C-12-49，新潟，2014 年 3 月．

Session,” Wearable Wellness Devices: Fashion,
Health, and Informatics”, San Francisco, USA,
Feb. 2014. (Invited)

4．著書
［1］

「パワー・マネジメント」を分担執筆，日経半導3．シンポジウム・研究会・大会等発表
［1］

［2］

N. H. E. Weste, D. M. Harris 著， 宇 佐 美 公 良，Flexible Organic T ransistors: Piezoelectric

池 田 誠， 小 林 和 淑 監 訳，“ ウ ェ ス ト & ハ リ ス

Energy Har vester and Surface Electromyogram

CMOS VLSI 回路設計応用編，” の第 13 章「パッMeasurement Sheet,” LIMMS Workshop,” Beyond

ケージ，電源分配，クロック，I/O」を分担翻訳，

the Frontiers of Nanoscience and Biosystems”,

丸 善 株 式 会 社，ISBN 978-4621087206，2014 年 1

Paris, France, May 2013. (Invited)月．

井口俊太，齋藤晶，鄭雲飛，渡辺和紀，桜井貴

5-4
109

三田研究室
学会誌

晶 発 振 回 路，
” 電 子 情 報 通 信 学 会， 信 学 技 報，

［1］

Matthieu Denoual, D Brouard, A Veith, O de

ICD2013-24，pp. 1-6, 函館，2013 年 7 月．

Sagazan, M Pouliquen, P Attia, E Lebrasseur, Y

更田裕司，野村昌弘，高宮真，桜井貴康，“共振Mita and G Allegre, “A heat balanced sigma-delta

周波数と独立にクロック周波数を設定可能な間

uncooled bolometer”，J. Meas. Sci. Technol.（in

欠型共振クロック分配技術，” 電子情報通信学会，

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5

研究報告

イ ン バ ー タ を 用 い た 0.7 V，9.2 uW，39 MHz 水章

康，高宮真，“自動パワーゲーティングと多段［3］体リサーチ，2013 年 12 月．

第［2］

M. Takamiya, “Application of Large Area and津田健二，“メガトレンド 半導体 2014-2023,” の

信学技報，ICD2013-26，pp. 13-18, 函館，2013 年
7 月．
［4］

VDEC2014̲J.indb 109

更田裕司，吉岡和顕，篠塚康大，石田光一，横国際学会プロシーディング

14/07/28 11:03

［1］Masanori Kubota, Kota Hosaka, Masakazu［3］

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FREESTANDING cantilever probes”，The 17th

［2］

［2］

［3］

A g n è s T i x i e r - M i t a，I s a o M o r i，Ta k u y a

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Atsushi Hirakawa, Satoshi Morishita, Isao Mori,

for cells analyses” 第 30 回「センサ・マイクロマ

Masanori Kubota, and Yoshio Mita, “Experimental

シンと応用システム」シンポジウム ，仙台国際

Evaluation of High Voltage Hold-off Capability ofセンター，宮城，05-07 November（2013.11）

Post-Mesa-Isolated Standard CMOS Devices”， ［4］Kota Hosaka, Masanori Kubota, Yu-Tang Chen,

The 17th International Conference on Solid-

and Yoshio Mita, “High precision measure-mentState Sensors, Actuators and Micr osystemsof on-wafer LED devices by CMOS-MEMS probe(Transducers‘13), June 17-20, Barcelona, Spain,

card with electrical contact sensing function”，第pp.2423-2426（2013.06）.

30 回「センサ・マイクロマシンと応用システム」

Agnès Tixier-Mita,

シンポジウム ，仙台国際センター，宮城，05-07

Eric Lebrasseur, Takuya

T a k a h a s h i , Yo s h i o M i t a , H i r o y u k i F u j i t a ,November (2013.11)

Hiroshi Toshiyoshi, Olivier Français, and Le
Pioufle Br uno, “Compressively-Stressed Test
Structures for Opaque Micro-Structures Releasing
V i s u a l i z a t i o n”，2 0 1 4 I E E E I n t e r n a t i o n a l
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高木・竹中研究室
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S. H. Kim, M. Yokoyama, Y. Ikku, R. Nakane, O.

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Ichikawa, T. Osada, M. Hata, M. Takenaka, and（2014.3）

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10.1063/1.4869221

pp. 157-160（2014.3）［2］

W. Cai, M. Takenaka, and S. Takagi, “Evaluationof inter face state density of strained-Si metaloxide-semiconductor interfaces by conductance

チュートリアル講演
［1］

第

110

章

5

DOI: 10.1063/1.4867935

三田吉郎，「TSV 向け大面積・高速 Si 深掘りエッチング技術の現状と課題」，Electronic Journal

5-4

method,” J. Appl. Phys., vol. 115, 094509, 2014.

［3］

M. Yokoyama, K. Nishi, S.-H. Kim, H. Yokoyama,

1789 回 Technical Seminar 基 調 講 演 ，「TSV 向

M. Takenaka, and S. Takagi, “Self-aligned Ni-GaSb

け大面積・高速 Si 深掘りエッチング技術」，pp.

source/drain junctions for GaSb p-channel metal-

7-43.（2013.07）

oxide-semiconductor field-ef fect transistors，”
Appl. Phys. Lett., vol. 104, 093509, 2014. DOI:

研究報告

国内研究会
［1］

［4］

R. Zhang, J.-C. Lin, X. Yu, M. Takenaka, and S.

米 田 佳 祐， 久 保 田 雅 則， テ ィ ク シ ェ 三 田 ア ニTakagi, “Impact of plasma postoxidation tempera-

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ture on the electrical properties of Al2O3/GeOx/「省電力・長寿命 MEMS メモリを目指すマイク

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VDEC2014̲J.indb 110

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N. Taoka, M. Yokoyama, S. H. Kim, R. Suzuki,

14/07/28 11:03

［6］

［7］

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Hata, M. Takenaka, and S. Takagi, “Impact of［13］ S.-H. Kim, M. Yokoyama, R. Nakane, O. Ichikawa,

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T. Osada, M. Hata, M. Takenaka, and S. Takagi,

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S. Takagi, Rui Zhang, S.-H. Kim, M. Yokoyama,［14］ Y. Kim, M. Yokoyama, N. Taoka, M. Takenaka,

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S.-H. Lee, R. Nakane, Y. Urabe, N. Miyata, T.

and comparison of L-Valley transpor t in GaAs,

Yasuda, H. Yamada, N. Fukuhara, M. Hata, M.

GaSb, and Ge ultrathin-body ballistic nMOSFETs,”

Takenaka, and S. Takagi, “Experimental study

VDEC2014̲J.indb 111

111

研究報告

［19］ S. Takagi, S.-H. Kim, R. Zhang, N. Taoka, M.

5-4

章［18］ C . - Y. C h a n g , M . Yo k o y a m a , S . - H . K i m , O .

第［10］ N. Taoka, M. Yokoyama, S. H. Kim, R. Suzuki, S.

14/07/28 11:03

on electron mobility in InxGa1-xAs-on-insulator

O. Ichikawa, N. Fukuhara, M. Hata, and M.

metal-oxide-semiconductor field-effect transistors

Takenaka, “High mobility CMOS technologies

with In content modulation and MOS inter face

using III-V/Ge channels on Si platform,” Solid-

buf fer engineering,” IEEE Transactions on

State Electronics, vol. 88, pp. 2-8, 2013. DOI:

Nanotechnolog, vol. 12, no. 4, pp. 621-628, 2013.

10.1016/j.sse.2013.04.020

DOI: 10.1109/TNANO.2013.2265435［21］ M. Yokoyama, R. Iida, Y. Ikku, S.-H. Kim, H.
Takagi, T. Yasuda, H. Yamada, O. Ichikawa, N.
Fukuhara, M. Hata, M. Takenaka, and S. Takagi,

国際会議論文
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Takagi, "Strain-induced enhancement of free-by direct wafer bonding,” Semiconductor Science

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VOA applications," Optical Fiber Communication

10.1088/0268-1242/28/9/094009

Conference (OFC2014), Th1C.4, San Francisco, 13［22］ S.-H. Kim, M. Yokoyama, N. Taoka, R. Nakane, T.
Yasuda, O. Ichikawa, N. Fukuhara, M. Hata, M.

March 2014.
［2］

M. Hata, M. Takenaka, and S. Takagi, “Ultra-

thin Body InxGa1-xAs-On-Insulator MOSFETs on

small, low-crosstalk, electrically-driven InGaAsP

Si with Ni-InGaAs Metal S/D and MOS Interface

photonic-wire optical switches on III-V CMOS

Buf fer Engineering and its scalability,” IEEE

photonics platform,” Optical Fiber Communication

Trans. Electron Devices, vol. 60, no. 8, pp. 2512-

Conference (OFC2014), Th2A.66, San Francisco,2517, 2013. DOI: 10.1109/TED.2013.2270558

13 March 2014.
［3］

S.-H. Kim, M. Yokoyama, R. Nakane, M. Ichikawa,

S. Koyama, H. Kakibayasi, K. Araki, M. Miyashita,

T. Osada, M. Hata, M. Takenaka, S. Takagi, “HighK . I z u n o m e , M . Ta k e n a k a , a n d S . Ta k a g i ,performance sub-20-nm-channel-length extremely-“Impacts of surface roughness reduction in (110)thin body InAs-on-Insulator tri-gate MOSFETs

Si substrates by high temperature annealing onwith high short channel effect immunity and Vthelectron mobility in n-MOSFETs on (110) Si,” Jpn.

tunability,” International Electron Devices Meeting

J. Appl. Phys., Vol. 52, 04CC26, 2013. DOI: 10.7567/(IEDM’13), 16.4, Washington D. C., 10 December

JJAP.52.04CC26

2013.

［24］ S. Takagi, M. Yokoyama, S.-H. Kim, R. Zhang,［4］

R. Zhang, W. Chern, X. Yu, M. Takenaka, J. L.

R. Suzuki, N. Taoka, and M. Takenaka, “III-Hoyt, S. Takagi, “High mobility strained-Ge

V/Ge CMOS device technologies for highpMOSFETs with 0.7-nm ultrathin EOT using

per formance logic applications,” ECS Trans.,

plasma post oxidation HfO2/Al2O3/GeO x gate

vol. 53, no. 3, pp. 85 - 96, 2013 (invited). DOI:

stacks and strain modulation,” International

10.1149/05303.0085ecst

Electr on Devices Meeting (IEDM’13), 26.1,［25］ S. Takagi, R. Zhang, R. Suzuki N. Taoka, M.
Yokoyama and M. Takenaka, “MOS inter face

112

Y. Ikku, M.Yokoyama, O. Ichikawa, T. Osada,

Takenaka, and S. Takagi, “Sub-60 nm Extremely-［23］ S.-H. Jeon, N. Taoka, H. Matsumoto, K. Nakano,

5-4

Y. Kim, M. Takenaka, T. Osada, M. Hata, S.

Washington D. C., 11 December 2013.
［5］

M. Noguchi, S. Kim, M. Yokoyama, O.Ichikawa, T.
Osada, M. Hata, M. Takenaka, S. Takagi, “Highrealizing ultrathin EOT gate stacks III-V surface

I on/I of f and low subthreshold slope planar-typepassivation,” ECS Trans., vol. 50, no. 4, pp. 107-122,

InGaAs tunnel FETs with Zn-dif fused source

2013 (invited). DOI: 10.1149/05004.0107ecst

junctions,” International Electron Devices Meeting［26］ R. Zhang, P.-C. Huang, M. Takenaka and S.

(IEDM’13), 28.1, Washington D. C., 11 December

第control of high mobility channel materials for

章

5

研究報告

2013.

Takagi, “Evidence of layer-by-layer oxidation of
Ge surfaces by plasma oxidation through Al2O3,”［6］

J.-H. Han, R. Zhang, T. Osada, M. Hata, M.

ECS Trans., vol. 50, no. 9, pp. 699-706, 2013.

Takenaka, and S. Takagi, “Impact of Ge composi-

DOI:10.1149/05009.0699ecst

tion on the interface trap density at Al2O3/Si1-xGex［27］ S. Takagi, S. H. Kim, M. Yokoyama, R. Zhang,

MOS interface with plasma post-nitridation,” IEEE

N. Taoka, Y. Urabe, T. Yasuda, H. Yamada,

Semiconductor Inter face Specialists conference

VDEC2014̲J.indb 112

14/07/28 11:03

［7］

［8］

［9］

(SISC2013), 1.3, Washington D.C., 4 December

Symposium on Photonics and Electronics

2013.

Convergence (ISPEC2013), P-40, Tokyo, 19

K. Nishi, M. Yokoyama, S. H. Kim, H. Yokoyama,

November 2013.

M. Takenaka, and S. Takagi, “Impact of interfacial［15］ Y. Kim, J. Han, M. Takenaka, and S. Takagi, “Low

InAs layers on GaSb MOS interface properties,”

temperature Al2O3 surface passivation for carrierIEEE Semiconductor Inter face Specialists confer-injection type Si/strained SiGe/Si waveguide mod-ence (SISC2013), 11.11, Washington D.C., 6

ulator,”3rd International Symposium on Photonics

December 2013.

and Electronics Convergence (ISPEC2013), P-41,

M. Yokoyama, H. Yokoyama, M. Takenaka,

Tokyo, 19 November 2013.

and S. Takagi, “Electrical proper ties of metal/［16］ Y. Cheng, Y. Ikku, O. Ichikawa, T. Osada, M.

GaSb junctions using metal-GaSb alloys,” IEEE

Hata, M. Takenaka, and S. Takagi, “Waveguide

Semiconductor Inter face Specialists conference

InGaAs MSM photodetector for chip-scale optical(SISC2013), 9.4, Washington D.C., 6 December

interconnects on III-V CMOS photonics platform,”

2013.

Asia Communications and Photonics Conference

M. Takenaka and S. Takagi, “III-V/Ge device(ACP2013), ATh3A.4, Beijin, 14 November 2013.

engineering for CMOS photonics,” International［17］ S. Takagi, R. Zhang, S.-H. Kim, M. Yokoyama, M.

Conference on Processing & Manufacturing of

Takenaka, “Performance enhancement technolo-

Advanced Materials (THERMEC2013), L3-5, Las

gies in III-V/Ge MOSFETS,”224th ECS Meeting,

Vegas, 3 December 2013 (invited).

Symposium E12, 2223, San Francisco, 29 October［10］ M. Takenaka and S. Takagi, “Heterogeneous

2013 (invited).

integration for CMOS photonics,”3rd International［18］ S. Takagi, S.-H. Kim, M. Yokoyama, W.-K. Kim,

Symposium on Photonics and Electronics

R. Zhang and M. Takenaka, “Ultra-thin bodyC o n v e r g e n c e ( I S P E C 2 0 1 3 ) , E-3, Tokyo, 20

MOS device technologies using high mobility

November 2013 (invited).

channel materials，” IEEE SOI-3D-Subthreshold［11］ T. Kayoda, J. Han, M. Takenaka, and S. Takagi,

Microelectronics Technology Unified Conference“Feasibility study of high-per formance optical(IEEE S3S’13), 9a.1, Monterey, October 7-10, 2013

modulators using semiconductor-metal transition(invited).

in graphene,”3r d Inter national Symposium［19］ S. Takagi and M. Takenaka, “High mobility CMOS

on Photonics and Electronics Convergence

technologies using III-V/Ge channels，” IEEE

(ISPEC2013), P-14, Tokyo, 19 November 2013.

Nanotechnology Materials and Devices Conference［12］ T. J. Kang, R. Zhang, M. Takenaka, and S.
Takagi, “Surface leakage reduction for Ge metal-(NMDC’13), MP-CK-3, Tainan, 7 October 2013(invited).

semiconductor-metal photodetector by GeOx pas-［20］ S.-H. Kim, M. Yokoyama, R. Nakane, O. Ichikawa,sivation,”3rd International Symposium on Photonics

T. Osada, M. Hata, M. Takenaka, and S. Takagi,

and Electronics Convergence (ISPEC2013), P-18,“Physical understanding of electron mobility inTokyo, 19 November 2013.

uniaxially strained InGaAs-OI MOSFETs,”43rd

T. Osada, M. Hata, M. Takenaka, and S. Takagi,(ESSDERC’13), B4L-A1, Bucharest, 18 September“Reduction in crosstalk of carrier-injection mach-

2013.
［21］ Y. Ikku, M. Yokoyama, N. Noguchi, O. Ichikawa,

III-V CMOS photonics platform,”3rd International

T. Osada, M. Hata, M. Takenaka, and S. Takagi,

Symposium on Photonics and Electronics“Low-crosstalk 2´2 InGaAsP photonic-wire optical

Convergence (ISPEC2013), P-27, Tokyo, 19

switches using III-V CMOS photonics platform,"

November 2013.

European Conference on Optical Communication［14］ J. -H. Han, R. Zhang, T. Osada, M. Hata, M.

VDEC2014̲J.indb 113

113

5

研究報告

zehnder interferometer optical switches by using

5-4

章

European Solid-State Device Research Conference

第［13］ Y. Ikku, M. Yokoyama, M. Noguchi, O. Ichikawa,(ECOC’13), London, P.2.19, 24 September 2013.

Takenaka, and S. Takagi, “EOT scaling of plasma［22］ M. Yokoyama, H. Yokoyama, M. Takenaka,

post-nitrided SiGe gate stack for high performanceand S. Takagi, “GaSb-on-insulator metal-oxide-

MOS optical modulators,”3rd Inter national

semiconductor field-ef fect transistors on Si

14/07/28 11:03

fabricated by direct wafer bonding technology,”

Takagi, “Impact of plasma post oxidation tempera-

International Conference on Solid State Devices

ture on interface trap density and roughness atand Materials (SSDM2013), PS-6-33, Fukuoka, 26

GeOx/Ge interfaces,”18th Conference on Insulating

September 2013 (Late News).

Films on Semiconductors (INFOS’13), Cracow, 26［23］ M . K i m , Y. Wa k a b a y a s h i , R . N a k a n e , M .
Yokoyama, M. Takenaka and S. Takagi, “Electrical［31］ J. -H. Han, R. Zhang, T. Osada, M. Hata, M.

characteristics of Ge/Si hetero-junction tunnel

Takenaka, and S. Takagi, “Impact of plasma post-

field-ef fect transistors and their post annealing

nitridation on HfO2/Al2O3/SiGe gate stacks toward

effects,” International Conference on Solid StateEOT scaling,”18th Conference on Insulating Films

Devices and Materials (SSDM2013), B-6-2,

on Semiconductors (INFOS’13), Cracow, 27 June

Fukuoka, 27 September 2013.

2013.

［24］ W. K. Kim, Y. Kin, Y. H. Kim, S.H. Kim, T. Osada,［32］ C . - Y. C h a n g , M . Yo k o y a m a , S . - H . K i m , O .

M. Hata, M. Takenaka, and S. Takagi, “Sb-diffused

Ichikawa, T. Osada, M. Hata, M. Takenaka, and S.

source/drain ultra-thin body Ge-on insulator

Takagi, “Impact of metal gate electrodes on elec-

nMOSFETs fabricated by Ge condensation,”

trical properties of InGaAs MOS gate stacks,”18thInternational Conference on Solid State Devices

Conference on Insulating Films on Semiconductors

and Materials (SSDM2013), D-6-5L, Fukuoka, 27(INFOS’13), Cracow, 27 June 2013.

September 2013 (Late News).

［33］ R. Zhang, J-C. Lin, X. Yu, M. Takenaka, and S.

［25］ Y. Kim, J. Han, M. Takenaka and S. Takagi, “Low

Takagi, “Examination of physical origins limiting

temperature surface passivation for carrier injec-

ef fective mobility of Ge MOSFETs and thetion type SiGe optical modulator,” International

improvement by atomic deuterium annealing,”

Conference on Group IV Photonics (GFP2013),

VLSI Symposium., 3.1, Kyoto, 11 June 2013.

ThD4, Seoul, 29 August 2013.

［34］ S. H. Kim, M. Yokoyama, R. Nakane, O. Ichikawa,［26］ T. Kayoda, J. Han, M. Takenaka and S. Takagi,

T. Osada, M. Hata, M. Takenaka, and S. Takagi,“Evaluation of Chemical potential for graphene“Strained extremely-thin body In0.53Ga0.47As-On-

optical modulators based on the semiconductor-

Insulator MOSFETs on Si substrates,” VLSI

metal transition,” International Conference on

Symposium, 5.1, Kyoto, 11 June 2013.

Group IV Photonics (GFP2013), ThD5, Seoul, 29
August 2013.

［35］ S. H. Kim, M. Yokoyama, R. Nakane, O. Ichikawa,T. Osada, M. Hata, M. Takenaka, and S. Takagi,［27］ J. Kang, R. Zhang, M. Takenaka and S. Takagi,“High performance extremely-thin body InAs-On-“Dark cur r ent suppr ession for ger manium

Insulator MOSFETs on Si with Ni-InGaAs metal

metal-semiconductor-metal photodetector by

S/D by contact resistance reduction technology,”

plasma post-oxidation passivation,” International

VLSI Symposium, 5.2, Kyoto, 11 June 2013.

Conference on Group IV Photonics (GFP2013),［36］ W.-L. Cai, M. Takenaka, and S. Takagi, “Evaluation

FA6, Seoul, 30 August 2013.

5-4

June 2013.

of inter face state density of strained-Si MOS［28］ Shinichi Takagi and Mitsuru Takenaka, “III-V/

inter faces by conductance method,” Silicon

Ge MOS transistor technologies for future ULSI,”

Nanoelectronics Workshop (SNW2013), 3-4, Kyoto,
9 June 2013.

第Inter national Conference on Semiconductor

章

114

Technology for Ultra Large Scale Integrated Circuits［37］ S. Takagi, R. Zhang, and M. Takenaka, “High qual-

and Thin Film Transistors (ULSIC vs. TFT

ity Ge gate stacks technologies by using plasma4’13),c，11 July 2013 (invited).

oxidation,” ICSI-8/ISCSI-VI, C1-3, Fukuoka, 6 June

5

研究報告

［29］ S h i n i c h i T a k a g i , R u i Z h a n g , a n d M i t s u r uTakenaka, “Ge gate stacks based on Ge oxide［38］ Y. H. Kim, T. Osada, M. Hata, M. Takenaka, S.

interfacial layers and the impact on MOS device

Takagi, “Evaluation of propagation loss of Si/

properties,”18th Conference on Insulating Films on

SiGe/Si photonic-wire waveguides for Si based

Semiconductors (INFOS’13), Cracow, 26 June 2013

optical modulator,”8th International Conference on(Plenary).

Silicon Epitaxy and Heterostructures (ICSI-8), pp.

［30］ R. Zhang, Ju-Chin Lin, X. Yu, M. Takenaka, and S.

VDEC2014̲J.indb 114

2013.

213-214, Fukuoka, 3 June 2013.

14/07/28 11:03

［39］ M. Kim, Y. H. Kim, M. Yokoyama, R. Nakane, S. H.

engineering for high-mobility Ge CMOS,” IEEE

Kim, M. Takenaka and S. Takagi, “Tunnel field-

International Reliability Physcis Symposium

effect transistors with germanium/strained-silicon(IRPS’13), 4C.1, Monterey, 17 April 2013 (invited).

hetero-junctions for low power applications,”8th［48］ S. Takagi, R. Zhang, N. Taoka1, R. Suzuki, S.-H.

International Conference on Silicon Epitaxy andKim, M. Yokoyama, and M. Takenaka, “MOS

Heterostructures (ICSI-8), pp. 197-198, Fukuoka, 3interface control in III-V/Ge gate stacks and theJune 2013.

impact on MOSFET performance,” MRS Spring
Meeting, CC1.04, San Francisco, 2 April 2013［40］ N. Yoshida, E. Waki, M. Arai, K. Yamazaki, M.

(invited).

Takenaka, and S. Takagi, “Extraction of interface
state density at SiO2/SiC inter faces based on
impedance measurements with different temperatures,”6th International Symposium on Control of
Semiconductor Interfaces (ISCSI-VI), pp. 307-308,

著書［1］

Fukuoka, 4 June 2013.

竹中充，高木信一，「シリコンプラットフォーム
上光電子集積回路に向けた III-V/Ge デバイス技［41］ J.-C. Lin, R. Zhang, N. Taoka, M. Takenaka, and術」，応用物理学会誌，Vol. 82, No. 4, pp. 309-312,

S. Takagi, “Characterization of interface proper-

2013 高木信一，竹中充，「高移動度チャネルトラ

ties of Au/Al2O3/GeO x /Ge MOS Str uctures,”

ンジスタ技術の最新動向」，電子情報通信学会誌，

6th Inter national Symposium on Control ofVol. 95, No. 11, pp. 969-973, 2012.

Semiconductor Interfaces (ISCSI-VI), pp. 115-116,
Fukuoka, 6 June 2013.
［42］ K. Alam, S. Takagi, and M. Takenaka, “Thickness
dependent per for mance of (111) GaAs UTB

シンポジウム・研究会・大会等発表［1］

金栄現，長田剛規，秦雅彦，竹中充，高木信一，

nMOSFETs,”16th International Workshop on「歪 SiGe 光変調器における歪誘起自由キャリア効

Computational Electronics (IWCE’13), pp. 136 -

果の増大」，第 61 回応用物理学会春季学術講演会，

137, Nara, 4 June 2013.

19a-F8-9，青山学院大学相模原キャンパス，2014［43］ S. Takagi, M. Yokoyama, S.-H. Kim, R. Zhang, R.
Suzuki, N. Taoka, and M. Takenaka, “III-V/Ge

年 3 月 19 日．
［2］

一宮佑希，横山正史，野口宗隆，市川磨，長田CMOS device technologies for high performance

剛規，秦雅彦，竹中充，高木信一，「InGaAsP 細logic applications,”223rd ECS Meeting, Symposium

線導波路光スイッチにおける低クロストーク動E5, 856, Toronto, May 2013 (invited).

作」，第 61 回応用物理学会春季学術講演会，17p-［44］ S. Takagi, S.-H. Kim, R. Zhang, N. Taoka, M.

PA2-8，青山学院大学相模原キャンパス，2014 年 3

Yokoyama, and M. Takenaka, “Limiting factorsof channel mobility in III-V/Ge MOSFETs,”223rd

月 17 日．
［3］

程勇鵬，一宮佑希，市川磨，長田剛規，秦雅彦，

ECS Meeting, Symposium E5, 858, Toronto, 13

竹中充，高木信一，「III-V CMOS フォトニクス・

May 2013 (invited).

プラットフォーム上導波路型 InGaAs MSM フォ
トディテクタの作製」，第 61 回応用物理学会春季

T. Osada, M. Hata, M. Takenaka and S. Takagi,

学術講演会，17p-PA2-9，青山学院大学相模原キャ“Analysis on channel thickness fluctuation scatter-

ンパス，2014 年 3 月 17 日．
［4］

倉持美沙，竹中充，一宮佑希，高木信一，「量子井戸インターミキシグを用いた III-V CMOS フォ

Kobe, 22 May 2013.

トニクス用マルチバンドギャップ貼り合せ基［46］ M. Yokoyama, Y. Asakuar, H. Yokoyama, M.

板の作製」，第 61 回応用物理学会春季学術講演

Takenaka, and S. Takagi, “Impact of Al 2 O 3会，20a-F8-10，青山学院大学相模原キャンパス，ALD temperature on Al2O3/GaSb metal-oxide-2014 年 3 月 20 日．

semiconductor inter face proper ties,” Indium

韓在勲，張睿，長田剛規，秦雅彦，竹中充，高Phosphide and Related Materials (IPRM2013),

木 信 一，「 プ ラ ズ マ 後 窒 化 に よ る Al2O3/SiGe

WeD1-4, Kobe, 22 May 2013.

MOS 界面改善の Ge 組成依存性」，第 61 回応用物

［47］ M. Takenaka, R. Zhang, S. Takagi, “MOS interface

VDEC2014̲J.indb 115

［5］

5

研究報告

and Related Materials (IPRM2013), WeD1-3,

115

章

ing in InGaAs-OI MOSFETs,” Indium Phosphide

5-4
第［45］ S. H. Kim, M. Yokoyama, R. Nakane, O. Ichikawa,

理学会春季学術講演会，?????，青山学院大学相14/07/28 11:03

［6］模原キャンパス，2014 年 3 月 17-20 日．

「Ultrathin body Germanium-on-insulator (GeOI)

金佑彊，金栄現，金相賢，長田剛規，秦雅彦，

MOSFETs fabricated by transfer of epitaxial Ge

竹中充，高木信一，「Sb 拡散ソース・ドレイン

films on III-V substrates」，第 61 回応用物理学会

を 有 す る 酸 化 濃 縮 基 板 上 反 転 型 極 薄 膜 Ge-on-

春季学術講演会，19p-F12-14，青山学院大学相模Insulator nMOSFET」，第 61 回応用物理学会春季

原キャンパス，2014 年 3 月 17-20 日．

学術講演会，18p-PA12-5，青山学院大学相模原
［7］

［8］

［9］

キャンパス，2014 年 3 月 18 日．

睿，横山正史，竹中充，中塚理，高木信一，財朝倉佑吏，韓在勲，荒木浩司，宮下守也，泉妻満鎭明，「n チャネル Ge1 − xSnx MOSFET の電流

宏治，竹中充，高木信一，「高温 Ar 熱処理 Si 基板- 電圧特性への Sn 組成の影響」，第 61 回応用物理

上 (100) pMOSFET の正孔移動度向上機構」，第学会春季学術講演会，18p-F6-17，青山学院大学

61 回応用物理学会春季学術講演会，18p-PA12-2，

相模原キャンパス，2014 年 3 月 18 日．

青山学院大学相模原キャンパス，2014 年 3 月 18

「異種半導体集積 CMOS およびフォトニ［16］ 竹中充，

日．

クス融合への展望」，光産業技術振興協会第 4 回

西康一，金相賢，横山正史，横山春喜，竹中充，

フォトニックデバイス・応用技術研究会，上智

高木信一，「金属 GaSb 合金を用いた金属 /GaSb

大学，2014 年 1 月 23 日（招待講演）．

接合の電気特性」，第 61 回応用物理学会春季学術［17］ 金相賢，横山正史，中根了昌，市川磨，長田剛

講演会，19p-F12-19，青山学院大学相模原キャン規，秦雅彦，竹中充，高木信一，「強い短チャネ

パス，2014 年 3 月 19 日．

ル効果耐性と閾値変調性を持つ極薄膜 InAs-on-

田中克久，張睿，竹中充，高木信一，「容量値のInsulator Tri-Gate MOSFET」，応用物理学会シリ

時間応答を利用した Ge MOS 界面における遅い

コンテクノロジー分科会第 167 回研究集会／電子準位の定量的評価」，第 61 回応用物理学会春季学

情報通信学会シリコン材料・デバイス研究会 1 月

術講演会，18p-D8-7，青山学院大学相模原キャン

研究会，機械振興会館，2014 年 1 月 29 日（招待講

パス，2014 年 3 月 18 日．

演）．

［10］ 横山正史，西康一，横山春喜，竹中充，高木信［18］ 竹中充，高木信一，「異種半導体集積を用いた

一，「基板貼り合わせ法による GaSb-OI on Si 基板

CMOS フォトニクス」，レーザー学会第 34 回年次の作製と GaSb-OI p-MOSFET の動作実証」，第 61

大会，21aI.5, 北九州国際会議場，小倉，2014 年 1

回応用物理学会春季学術講演会，19p-F12-20，青月 21 日（招待講演）．

山学院大学相模原キャンパス，2014 年 3 月 17-20
日．

「Si / 歪［19］ 金 栄 現， 韓 在 勲， 竹 中 充， 高 木 信 一，
SiGe/Si 導波路コア・キャリア注入型光変調器に［11］ 張 睿，Winston Chern， 玉 䢐， 竹 中 充，Hoyt

向けた低温表面パシベーション」，電子情報通信

Judy， 高 木 信 一，「High mobility strained-Ge

学会第 20 回シリコンフォトニクス研究会，P18,

pMOSFETs with 0.7-nm ultrathin EOT using

東京工業大学大岡山キャンパス，2013 年 10 月 18

plasma post oxidation HfO2/Al2O3/GeO x Gate

日．

5-4

Stacks」，第 61 回応用物理学会春季学術講演会，［20］ 韓在勲，張睿，長田剛規，秦雅彦，竹中充，高19p-F12-15， 青 山 学 院 大 学 相 模 原 キ ャ ン パ ス，

木信一，「MOS 光変調器の高性能化に向けたプラ2014 年 3 月 19 日．

ズマ後窒化 SiGe ゲートスタックの EOT スケーリ

［12］ 金ミンス，若林勇希，中根了昌，横山正史，竹ング」，電子情報通信学会第 20 回シリコンフォト

中 充， 高 木 信 一，「Type-II staggered hetero-

ニクス研究会，P14, 東京工業大学大岡山キャン

junction tunnel FETs with Ge sources and biaxial

パス，2013 年 10 月 18 日．

第116［15］ 浅野孝典，田岡紀之，加藤公彦，坂下満男，張

章

5

研究報告

tensile strain Si channels」，第 61 回応用物理学会［21］ 嘉陽田達矢，韓在勲，竹中充，高木信一，「半導春季学術講演会，19p-PG4-4，青山学院大学相模

体 - 金属遷移を利用したグラフェン光変調器の実

原キャンパス，2014 年 3 月 19 日．

現に向けたグラフェン中化学ポテンシャルの評［13］ W.-L. Cai, M. Takenaka, and S. Takagi，「Effects

価」，電子情報通信学会第 20 回シリコンフォトニ

of biaxially-tensile strain on properties of Si/SiO2

クス研究会，P17, 東京工業大学大岡山キャンパ

interface states generated by electrical stress」，第ス，2013 年 10 月 18 日．

61 回応用物理学会春季学術講演会，18a-D8-6，青［22］ 亢健，張睿，竹中充，高木信一，「GeO x パッシ

山学院大学相模原キャンパス，2014 年 3 月 18 日．

ベ ー シ ョ ン に よ る Ge MSM 受 光 器 の 暗 電 流 削［14］ X. Yu, R. Zhang, J. Kang, T. Maeda, T. Itatani, T.

減」，電子情報通信学会第 20 回シリコンフォトニ

Osada, M. Hata, M. Takenaka, and S. Takagi，

クス研究会，P15, 東京工業大学大岡山キャンパ

VDEC2014̲J.indb 116

14/07/28 11:03

2013 年 9 月 17 日．

ス，2013 年 10 月 18 日．
［23］ 蔡偉 立， 竹 中充， 高 木 信 一，
「Evaluation［32］ 一 宮 佑 希， 野 口 宗 隆， 横 山 正 史， 市 川磨，of Inter face State Density of Strained-Si MOS

長 田 剛 規， 秦Interfaces by Conductance Method」，第 74 回応「InGaAsP 細線導波路光スイッチに向けた Zn 拡散用物理学会秋季学術講演会，17a-B5-6，同志社大による p+InGaAsP の形成」，第 74 回応用物理学会

学京田辺キャンパス，2013 年 9 月 17 日．

秋季学術講演会，19a-P2-15，同志社大学京田辺［24］ 嘉 陽 田 達 矢， 韓在 勲， 竹 中充， 高 木 信 一，キャンパス，2013 年 9 月 19 日．

充， 高 木 信 一，

「半導体 - 金属遷移を利用したグラフェン光変調

雅 彦， 竹 中［33］ 金

佑彊，忻

宇飛，金

栄現，金

相賢，長

器の検討」
，第 74 回応用物理学会秋季学術講演会，

田剛規，秦

19a-P2-18，同志社大学京田辺キャンパス，2013

濃縮基板への Sb ドーピングにより作製した極薄

年 9 月 19 日．

膜 Ge-on-Insulator nMOSFETs」，第 74 回応用物理［25］ 横 山 正 史， 横 山 春 喜， 竹 中充，高木信一，「酸化学会秋季学術講演会，18p-P10-2，同志社大学京充， 高 木 信 一，

田辺キャンパス，2013 年 9 月 18 日．

「InAs 層の導入による Al2O3/GaSb MOS 界面特性の改善」
，第 74 回応用物理学会秋季学術講演会，

雅彦，竹中［34］ 竹中充，高木信一，「III-V/Ge CMOS フォトニ

17a-B5-9，同志社大学京田辺キャンパス，2013 年

クス実現に向けたデバイス技術」，電気化学会電

9 月 17 日．

子材料委員会第 77 回半導体・集積回路技術シン［26］ 金

栄現，韓

在勲，竹中

ポジウム，東京工業大学，2013 年 7 月 11 日（招待充，高木信一，「歪SiGe キャリア注入型光変調器に向けた低温パシ

講演）．

ベーション」，第 74 回応用物理学会秋季学術講演会，19a-P2-22，同志社大学京田辺キャンパス，2013 年 9 月 19 日．
［27］ 林汝靜，張睿，田岡紀之，竹中充，高木信一，「Characterization of Interface Traps in Au/Al2O3/

池田研究室
論文
［1］

H. Yabe, M. Ikeda, “A Str uctured Light 3-D

GeO x/Ge MOS Structures」，第 74 回応用物理学

Acquisition System with a CMOS Image Sensor

会秋季学術講演会，18p-P9-1，同志社大学京田辺

for Background Suppression and Frequency andキャンパス，2013 年 9 月 18 日．

Phase Detection,”ITE Transactions on Media［28］ 張 睿， 林 汝 静， 玉 䢐， 竹 中Technology and Applications, Vol. 2（2014）No. 2充， 高 木 信 一，

p. 154-160, April 2014.

「Suppression of Surface States inside Conduction
Band and Effective Mobility Improvement of Ge
nMOSFETs by Atomic Deuterium Annealing」，第74 回応用物理学会秋季学術講演会，17p-B5-20，
同志社大学京田辺キャンパス，2013 年 9 月 17 日．

国際会議
［1］

[Invited] M. Ikeda, “Self-synchronous circuit

相賢，横山正史，横山春喜，竹designs, SSFPGA and SSRSA for low voltage充， 高 木 信 一，
「GaSb pMOSFET の Metal

autonomous control and tamper resistivity, “IEEE

Source/Drain に向けた Ni-GaSb/GaSb ショット

10th International Conference on ASIC（ASICON）

キー接合の低温における形成」，第 74 回応用物理2013. pp. 1-4, Oct. 2013.

［29］ 西中康一，金学会秋季学術講演会，19p-C8-12，同志社大学京［2］“Complete Self-Synchronous 1024 bit RSA Crypt-

ミンス，若林勇希，中根了昌，横山正史，

engine in 40 nm CMOS,”Asian Solid-State Circuits

竹中充，高木信一，「Electrical Characteristics

Conference（A-SSCC 2013）, pp. 309-312, Nov.

Transistors and their Post Annealing Effects」，第［3］[Invited] M. Ikeda, “High-Speed Asynchronous

74 回応用物理学会秋季学術講演会，19a-P5-12，

Designs,” 2013 USENIX Vail Computer Elements

同志社大学京田辺キャンパス，2013 年 9 月 19 日．

Worlshop.

［31］ 韓VDEC2014̲J.indb 117

2013.

在勲，張睿，長田剛規，畑

雅彦，竹中

［4］

5

研究報告

of Ge/Si Hetero-Junction Tunnel Field-Ef fect

117

章［30］ キム5-4
第田辺キャンパス，2013 年 9 月 19 日．

B.S. Devlin, M. Ikeda, H. Ueki and K. Fukushima,

H. Yabe and M. Ikeda, ¥A CMOS Image Sensor

充， 高 木 信 一，「 プ ラ ズ マ 後 窒 化 に よ る HfO2/

for In-Pixel Background Suppression andAl2O3/SiGe ゲートスタックの EOT スケーリング

Frequency and Phase Detection for Structured

に関する検討」，第 74 回応用物理学会秋季学術講Light 3-D Acquisition Systems,”in Proceedings of

演会，17p-B5-8，同志社大学京田辺キャンパス，the 2013 International Image Sensor Workshop,

14/07/28 11:03

IEICE General Conference, A-3-5, Mar. 2014.

pp. 341-344, Jun. 2013.
［5］

T. Mastsushima and M. Ikeda, “CMOS Image［2］

R. Ishikawa, M. Ikeda, “A Proposal for A Method

Sensor for 3-D Range Map Acquisition W ith

of High Speed Texture Mapping with Dual Imager

Pixel-Parallel Correlation In Region of Interest,”

Core Chip”（デュアル・イメージャコア・チップ

in Proceedings of the 2013 International Imageを用いた高速テクスチャマッピング手法の提案）,

Sensor Workshop, pp.353-356, Jun. 2013.

IEICE General Conference, C-12-14, Mar. 2014.（inJapanese）

国内研究会
［1］

［3］

矢部，池田，“ピクセル面上での最小電圧回路を用いた線位置検出，”IEICE Society Conference,
C-12-15, Mar. 2014.
（in Japanese）

A. Ito and M. Ikeda, “Dual Pipeline 型自己同期回
路の自動設計フローの構築（Construction of an

［2］

［3］

［4］

松 島， 池 田，「 ビ ニ ン グ 読 み 出 し 処 理 と 高 速

Automatic Design Flow for Dual Pipelined Self-

エッジ検出による ToF 法および光切断法に基づ

Synchronous Circuits）,”VLD2013-51, pp13-18, Oct.

く 3 次元撮像用 CMOS イメージセンサ」，電子2013.

情報通信学会総合大会，C-12-16, Mar. 2014.（T.

H. Yabe and M. Ikeda in Repor t on IISW: A

Matsushima and M. Ikeda, "A 3D Image Sensor

CMOS Image Sensor for In-Pixel Backgroundwith Binning Readout and Fast Edge Detection

Suppression and Frequency and Phase Detection

Using ToF Method and Light-Section Method,"for Structured Light 3-D Acquisition Systems, Sep.

IEICE Society Conference, C-12-16, Mar. 2014.（in2013.

Japanese））

牧 野， 中 野， 池 田， 澤 田， 中 村，“ シ ス テ ム と［5］

M. Tamura and M. Ikeda “二重パイプライン型

信号処理サブソサイエティにおける将来展望

自己同期回路における電力削減，”IEICE General− 期 待 さ れ る 人 材 を 育 成 す る た め の 方 策 −，”Conference, C-12-43, Mar. 2014.

VLD2013-, pp. ***, July 2013.

他
国内大会
［1］

［1］

池田誠，“研究会に行こう！ VLSI 設計技術研究会

A. Ito and M. Ikeda, “DualPipeline 型自己同期回（VLD）”，IEICE Fundamentals Review, Vol. 7, No.

路を用いた RSA の自動設計（Automated Design of2, p. 3, Aug. 2013.

RSA on Dual Pipelined Self-Synchronous Circuit）
,”

5-4
第

118

章

5

研究報告
VDEC2014̲J.indb 118

14/07/28 11:03

5. 5

特許，受賞等ス , 森下 賢志 , 森 功 , 保坂 航太 , 三田 吉郎「省電浅田・名倉・飯塚研究室
特許［1］

力・長寿命 MEMS メモリを目指すマイクロラッチ機構設計と作製」電子情報通信学会 LSI とシ

石田雅裕，名倉徹，小松聡，浅田邦博，“試験装ステムのワークショップ 2013 IEEE SSCS Kansai置”，特開 2013-088146, 2013 年 5 月

Chapter Academic Research Award 2013.5.15［2］

学部 Best Teaching Award 2013 年 9 月

受賞［1］

三田吉郎 「電子情報機器学」第一回東京大学工

［3］

カミーユ

ゲ 「INSA リヨン校優秀卒業賞」2013年9月

Best Student Paper Award:
Yoji Nakamura, Tetsuya Iizuka, Kunihiro Asada,“Dynamic Operating State Estimation by Surface
Emitting Electro-Magnetic Field for LSI Security,”
International Processing Society of Japan, DA
Symposium, pp.151-156, Aug. 2013.

高木・竹中研究室
特許，受賞等一覧［1］

第 20 回シリコンフォトニクス研究会

若手ポス

ター賞，亢健，“GeOx パッシベーションによる
Ge MSM 光受光器の暗電流削減，” 2013 年

高宮研究室
特許
［1］

更田裕司，横田知之，関谷 毅，高宮［2］

第 60 回（2013 年 春 季 ）応 用 物 理 学 会 POSTER
Award, チ ョ ウ・ シ ウ，“Impact of metal gateelectrodes on electrical properties of InGaAs MOS真，染gate stacks，” 2013 年

谷隆夫，桜井貴康，“状態検出システム，” 特願2014-029702, 2014 年 2 月 5 日出願．

［3］

第 60 回（2013 年春季）応用物理学会講演奨励賞，ジャーン・ルイ，“High Mobility Ge pMOSFETs
with 0.7 nm Ultrathin EOT using HfO2/Al2O3/

受賞［1］

GeOx/Ge Gate Stacks，” 2013 年
受賞者 ：Shunta Iguchi, Pyungwoo Yeon, Hiroshi［4］IEEE EDS Japan Chapter Student Award，キム・Fuketa, Koichi Ishida, Takayasu Sakurai, andサンヒョン，“Sub-60 nm deeply scaled Extremely-

Makato Takamiya 受賞名 ：Best Paper Award 機

thin Body InxGa1-xAs-On-Insulator MOSFETs on

関 ：IEEE Wireless Power Transfer Conferencea Si substrate with Ni-InGaAs metal S/D and MOS(WPTC) 受 賞 項 目 ：Zero Phase Dif ference

Interface Buffer Engineering，” 2013 年

Capacitance Control (ZPDCC) for Magnetically［5］

VLSI Symposium Best Student Paper Award，Resonant Wireless Power Transmission

ジャーン・ルイ，“High Mobility Ge pMOSFETs

受賞日 ：2013 年 5 月 15 日

with 0.7 nm Ultrathin EOT using HfO2/Al2O3/
GeOx/Ge Gate Stacks Fabricated by Plasma Post

デバイス中のキャリア輸送特性の深い理解とデバイス高性能化に関する貢献，” 2013 年

119

5

研究報告

VDEC2014̲J.indb 119

米田 佳祐 , 久保田 雅則 , ティクシェ三田 アニエ

IEEE Andrew S. Grove Award, 高木信一，“半導体

章

［1］

［6］

5-5
第

三田研究室
受賞

Oxidation，” 2013 年

14/07/28 11:03

Appendix
A. Publication list
1. 研究論文
［1］

［2］

［3］

K.Tanii and K.Wada, “Millimeter-wave CMOS

［5］

［6］

［7］

［8］

A, Vol. J96-A No.6, pp.370-376,［10］ Zhang, Abhay, Yoshida, Tanaka, Hashimoto,

Zeros Based on Coupled-line and Transmission

Esashi, Kanaya, Ramesh"A low phase noise FBAR

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based multiband VCO design", IEICE Electronics

John Wiley, Vol.55, No.11, pp.2808-2813, (2013.11)

Express Vol. 10 (2013) No. 13, pp.1-6, July 10,

増田，久保田，山本，古田，小林，小野寺，"A2013.

65 nm Low-Power Adaptive-Coupling Redundant［11］ X. Wang, I. Sakagami and A. Mase “A compact

Flip-Flop", vol.60, no.4, pp. 2750-2755, IEEE Trans.

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C2VSL circuits”, Journal of Electrical and Control

771, Apr. 2013.
［12］ 坂 上 岩 太， 王 小 龍， 間 瀬 淳 “ 平 面 構 成 二 周 波

Kanaya, Tsukamoto, Hirabar u, Kanemoto,

フォーク型電力 3 分配器，” 電子情報通信学会論

Pokharel, Yoshida,"Energy Harvesting Circuit on

文誌 C，Vol.J96-C, No.12, pp. 480-489, Dec. 2013a One-Sided Directional Flexible Antenna", IEEE

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Microwave and Wireless Components Letters, Vol.

Wilkinson power divider with two capacitors,”

23, Issue 3, pp. 164-166, 2013

Microw Opt Tech Lett.. vol.56, no.2, pp. 301-304,

Yousef, Jia, Pokharel, Allam, Ragab, Kanaya,

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Vol. J96-A, No.9, pp.691-694, 2013 年 9 月．

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Dayang, Ramesh, Sapawi, Kanaya, Yoshida,"Sixty-

復号の先見 ACS 計算レイテンシ削減手法，" 電GHz on-chip bandpass filter designed with mul-

子情報通信学会論文誌，Vol. J96-A, No.9, pp.695-

120

tiple split ring resonators", Microwave and Optical

698, 2013 年 9 月．

Appendix

A-A

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Lowpass and Highpass Filters with Transmission

Engineering, vol. 3, no. 5, pp. 43-48, 2013.
［4］

範囲をもつ 4 位相出力 15 ビットディジタル制御

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May 1, 2013.

Latency Implementations of Look-Ahead ACS

橋村，アナンド，ポカレル，兼本，金谷，吉田，Computation for Viterbi Decoders," IEICE Trans.

" 負性抵抗を利用した低位相雑音，広周波数可変

Electronics, Vol. E96-C, No.12, pp.2680-2688, 2013.

14/07/28 11:03

［19］ Ken Saito, Kazuto Okazaki, Tatsuya Ogiwara,

of Electronics, Communications and Computer

Minami Takato, Katsutoshi Saeki, Yoshifumi

Sciences, Vol. E96-A, No. 12, pp. 2458 - 2466, 2013.

Sekine, Fumio Uchikoba “Locomotion Control of［29］ Kazuteru Namba, Nobuhide Takashina and Hideo

MEMS Microrobot Using Pulse-Type Hardware

Ito, "Design for Delay Measurement Aimed at

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Detecting Small Delay Defects on Global Routing

Volume 186, Issue 3, pp.43-50, (2014.2)

Resources in FPGA," IEICE Trans. Inf. & Syst.,［20］ Ishimura K., Asai T., and Motomura M., "Chaotic

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121

Appendix

VDEC2014̲J.indb 121

Appl. Phys. Exp. 6, 085101-1-4 (2013).

A-A

14/07/28 11:03

［39］ B i s h n u P r a s a d D a s , H i d e t o s h i

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A-A
131

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VDEC2014̲J.indb 131

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［5］

［6］

［7］

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technical conference of IEEE Region 10, USB pp.1-

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In Proceedings of the 46th Annual International［16］ Shinki, Kanemoto, Yoshida, Pokharel, Yoshitomi,

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10, USB pp.1-4, 2014.

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132

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A-A

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［2］

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［8］

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［9］VDEC2014̲J.indb 132［18］ I. Sakagami, X. Wang, M. Fujii and M. TaharaД

年 06 月，57-62

Planar dual-frequency three-way Wilkinson power

Jubee Tada, etc., "Power and Per for mance

dividers with open-circuited stubs, Еin Proc. 43rd

14/07/28 11:03

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Germany, pp. 144-147.

and Signal Processing, pp. 145-148, Waikiki Beach［19］ Xiaolong Wang, Iwata Sakagami, and Atsushi
Mase, “Generalized, miniaturized, dual-band

Marriott Resor t & Spa, Honolulu, Hawaii, USA(Feb. 28-Mar. 3, 2014).

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2013, Seoul, Korea, T3B-5, pp.372-374

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vision algorithm based on 1-D guided filtering,"

Shinya MATSUFUJI，“Trial of Free-Space Parallel

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on Circuits, Systems, and Control, pp. 25-30,

CDMA System，” Proc. of the 6th International

Lindner Grand Hotel Beau Rivage, Interlaken,

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Switzerland (Feb. 22-24, 2014).

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Ohira T., Chikuda S., Igarashi M., Ikebe M., Asai

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T., Motomura M., and Kuroda T., "Hardware-

Kondo, FabCache, Cache Design Automation

oriented stereo vision algorithm based on 1-D

for Heter ogeneous Multi-cor e Pr ocessors,guided filtering and its FPGA implementation,"

Proceedings of the First International Symposium

Proceedings of the 2013 IEEE Inter nationalon Computing and Networking Across Practical

Conference on Electronics, Circuits, and Systems,

Development and Theoretical Research (CANDAR

pp. 169-172, Yas Viceroy Hotel, Abu Dhabi, UAE2013), pp.602-606, (2013/12/4-6).

(Dec. 8-11, 2013).

［23］ Tomoyuki SUGIYAMA, Takahiro SASAKI, Toshio［30］ Fukuda E.S., Takenaka T., Inoue H., Kawashima

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H., Asai T., and Motomura M., "High level

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Eliminating hardware development difficulties for

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software developers," Proceedings of the The 18th

［24］ Yusuke SETO, Takahiro SASAKI, Toshio KONDO,

Workshop on Synthesis And System Integration

FabBus, A Bus Framework for Heterogeneousof Mixed Information Technologies, pp. 310-315,

Multi-core processor, Proc. of Int. ITC-CSCC 2013,

Hotel Sapporo Garden Palace, Sapporo, Japan

pp.254-257 (2013/6/30-7/3), Yeosu, South Korea.

(Oct. 21-22, 2013).

［25］ Hitoshi NAKAMURA, Takahiro SASAKI, Toshio［31］ Hirao T., Kim D., Hida I., Asai T., and Motomura

KONDO, Fabrication and Evaluation of Variable

M., "A restricted dynamically reconfigurable archi-

Stages Pipeline Processor Chip with Fine-grain

tecture for low power processors," Proceedings ofMode Transition Controller, Proc. of Int. ITC-

the The 18th Workshop on Synthesis And System

CSCC 2013, pp.258-261 (2013/6/30-7/3), Yeosu,

Integration of Mixed Information Technologies,

South Korea.

pp. 267-268, Hotel Sappor o Gar den Palace,［26］ Mori M., Itou T., Ikebe M., Asai T., Kuroda T.,
and Motomura M., "FPGA-based design for［32］ Chikuda S., Ohira T., Sanada Y., Igarashi M., Ikebe

motion-vector estimation exploiting high-speed

M., Asai T., and Motomura M., "FPGA implemen-

imaging and its application to machine learning,"

tation of 60-FPS QVGA-to-VGA single-image superProceedings of the 2014 RISP Inter national

resolution," in Proc. of the 2013 International

133

Appendix

VDEC2014̲J.indb 133

Sapporo, Japan (Oct. 21-22, 2013).

A-A

14/07/28 11:03

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［42］ K. Takatoku, M. Naruse, T. Taino, H. Myoren,"Design of Digital SQUID with sub-flux quantum［33］ Gonzalez-Carabarin L., Asai T., and Motomura

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M., "Asynchronous digital circuit design using

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noise-driven stochastic gates," 2013 International［43］ B. Zhang, M. Nar use, T. Taino, H. Myoren,

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Center, Santa Fe, USA (Sep. 8-12, 2013).

VLSI Workshop SSV2014 for Young Scientists,［34］ Ishimura K., Schmid A., Asai T., and Motomura

P-12, 2014 年 3 月．

M., "Image steganography based on hardware-［44］ Tomohiro Yamazaki, Toshinori Otaka, Takayuki

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Hamamoto, “Segmented-base CMOS Image

International Symposium on Nonlinear Theor y

Sensor for Machine Vision Application”, Imageand its Applications, Santa Fe Community

sensor workshop (IISW'13), 5.05, 4pages (2013)

Convention Center, Santa Fe, USA (Sep. 8-12,2013).

［45］ Hiroshi Iwata, Sayaka Satonaka and Ken'ichi
Yamaguchi, "An Efficient Test Pattern Generator［35］ Ishimura K., Schmid A., Asai T., and Motomura-Mersenne T wister-," The 18th Workshop on

M., "Image steganography on digital reaction-

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2013.

Italy (Jul. 10-12, 2013).

［46］ R y o O g a w a , H i r o s h i I w a t a a n d K e n ' i c h i［36］ Gonzalez-Carabarin L., Asai T., and Motomura

Yamaguchi, "Threshold Power-Aware Test PatternM., "Towar ds asynchr onous digital cir cuit

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design based on stochastic resonance," The 1stPath," 14th IEEE Workshop on R TL and HighInternational Conference on Nanoenergy, Hotel

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Gio, Perugia, Italy (Jul. 10-13, 2013).

［47］ Shin'ya Ueoka, Hiroshi Iwata and Ken'ichi［37］ Fukuda E.S., Kawashima H., Inoue H., Asai T., andYamaguchi, "Tree-focused Graph Bipartition forMotomura M., "Exploiting hardware reconfigu-

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［48］ Takanori Moriyasu and Satoshi Ohtake, "A
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Naruse, T. Taino, "SFQ digital signal processingof 2013 Seventh Inter national Conference on

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Complex, Intelligent, and Software Intensive

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14th International Superconductive Electronics

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Conference (ISEC), 6604290, 2013 年 7 月．

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［39］ H. Myoren, "SFQ Readout Circuit for Photon-［49］ James S. Tandon, Takahiro J. Yamaguchi, Satoshi

Number-Resolving SNSPDs", Superconducting

Komatsu, and Kunihiro Asada, "A Stochastic

SFQ VLSI Workshop SSV2013, O-7, 2013 年 11 月．

Sampling Time-to-Digital Converter with Tunable［40］ H. Nakagawa, M. Naruse, T. Taino, H. Myoren,

180-770fs Resolution, INL less than 0.6LSB, and"Design of SFQ Logic Cells with Magnetic Shield

Selectable Dynamic Range Offset," IEEE Custom

134

Structure for Digital SQUID",, Superconducting

Integrated Circuites Conference, Sep. 2013.

Appendix

A-A

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SFQ VLSI Workshop SSV2013, P-25, 2013 年 11 月．

［50］ Takahiro. J. Yamaguchi, James S. Tandon, Satoshi［41］ 武田俊亮，成瀬雅人，田井野 徹，明連広昭，"Komatsu, and Kunihiro Asada, "A Novel Test

単一磁束量子論理によるデジタル SQUID を用い

Structure for Measuring Variance of Threshold

た SNSPD 光子数検出器 ", 電子情報通信学会 2013

Voltage in MOSFETs," IEEE International Test

VDEC2014̲J.indb 134

14/07/28 11:03

Conference, Sep. 2013.

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0.18&#61549;m CMOS”, International ConferenceState Devices and Materials, Sep. 2013, pp. 132--

on Analog VLSI Circuits

133.

［52］ T. Sato, S. Chivapreecha, P. Moungnoul, “A Logic［61］ SinNyoung Kim, Akira Tsuchiya, and Hidetoshi

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Masafumi Nogawa, Hiroshi Koizumi, andJuly 2013.

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and T. Yoshinobu, "Device-level Simulation of the

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speed and High-resolution Chemical Imaging",［63］ J. Fur uta, K. Kobayashi, H. Ondera, "Impact

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Level Testing (WRTLT) 2013, S3.3, pp. 1-6, 2013-"A transient fault tolerant test pattern generator

11.

for on-line built-in self-test," Proc. 22nd IEEE Asian［56］ H.Kawakami, S.Igarashi, Y.Sasada, J.Akita,

Test Symposium (ATS '13), pp. 85-90, Nov. 2013.

Column-Parallel Architecture for Line-of-Sight［65］ Y. Fukazawa, T. Iwagaki, H. Ichihara and T.

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Inoue, "A Design of Error Correctable Response

Detection, Proceedings of International Image

Analyzers for Reliable Built-in Self-test," Digest

Sensor Workshop 2013, pp.149-152, 2013.6.

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Level Testing (WRTLT '13), Nov. 2013.

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Locked Loop with Analog Behavioral Model",of 15th Inter national Symposium on Quality

Inter. Symp. Quality Electronic Design

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10 月．

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［60］ A.K.M. Mahfuzul Islam, and Hidetoshi Onodera,

VDEC2014̲J.indb 135［69］ Y. Kim, M. Takenaka, T. Osada, M. Hata, S.

A-A
135

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Takagi, "Strain-induced enhancement of free-

14/07/28 11:03

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Vegas, 3 December 2013 (invited).

Conference (OFC2014), Th1C.4, San Francisco, 13
March 2014.

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T. Osada, M. Hata, M. Takenaka, S. Takagi, "HighC o n v e r g e n c e ( I S P E C2013) , E -3, To k y o , 20

performance sub-20-nm-channel-length extremely-

November 2013 (invited).

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pMOSFETs with 0.7-nm ultrathin EOT using"Surface leakage reduction for Ge metal-semicon-

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ductor-metal photodetector by GeOx passivation,"

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Washington D. C., 11 December 2013.

Tokyo, 19 November 2013.

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［80］ Y. Ikku, M. Yokoyama, M. Noguchi, O. Ichikawa,

Osada, M. Hata, M. Takenaka, S. Takagi, "" HighT. Osada, M. Hata, M. Takenaka, and S. Takagi,

Ion/Ioff and low subthreshold slope planar-type"Reduction in crosstalk of carrier-injection mach-

InGaAs tunnel FETs with Zn-diffused source junc-

zehnder interferometer optical switches by using

tions,"" International Electron Devices Meeting

III-V CMOS photonics platform," 3rd International(IEDMʼ 13), 28.1, Washington D. C., 11 December

Symposium on Photonics and Electronics

2013.

Convergence (ISPEC2013), P-27, Tokyo, 19［73］ J.-H. Han, R. Zhang, T. Osada, M. Hata, M.
Takenaka, and S. Takagi, "Impact of Ge composi-［81］ J. -H. Han, R. Zhang, T. Osada, M. Hata, M.

tion on the inter face trap density at Al2O3/Si1-

Takenaka, and S. Takagi, "EOT scaling of plasma

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MOS optical modulators," 3rd Inter national

conference (SISC2013), 1.3, Washington D.C., 4

Symposium on Photonics and Electronics

December 2013.

Convergence (ISPEC2013), P-40, Tokyo, 19［74］ K. Nishi, M. Yokoyama, S. H. Kim, H. Yokoyama,

November 2013.

M. Takenaka, and S. Takagi, ""Impact of interfacial［82］ Y. Kim, J. Han, M. Takenaka, and S. Takagi, "Low

InAs layers on GaSb MOS interface properties,""temperature Al2O3 surface passivation for carrierIEEE Semiconductor Inter face Specialists

injection type Si/strained SiGe/Si waveguide mod-conference (SISC2013), 11.11, Washington D.C., 6

ulator," 3rd International Symposium on Photonics

December 2013.

and Electronics Convergence (ISPEC2013), P-41,［75］ M. Yokoyama, H. Yokoyama, M. Takenaka,

Tokyo, 19 November 2013.

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Jul. 27, 2013, AIST Tsukuba West, JAPAN

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Sasagawa, Jun Ohta, "Bio-Implantable CMOS

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Conference Center, Kyoto, JAPANLED Array for Optogenetics,"(invited), CMOS-［250］ Yoshinori Sunaga, Chikara Kitsumoto, Mayumi

Emerging Technology 2013, Session A3 Bio

Motoyama, Yasumi Ohta, Toshihiko Noda,

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Kiyotaka Sasagawa, Yasuyuki Ishikawa, Takashi

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Tokuda, Sadao Shiosaka, Jun Ohta, "Needle Type［244］ Jun Ohta, "Integrated Bio-Circuits for in Vivo and

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The 10th Conference on Lasers and Electro-Optics

Vivo- (I),"(invited), Minisymposium, the IEEE

Pacific Rim(CLEO-PR 2013), TuJ1-3, Jul. 2, 2013,

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Conference on Lasers and Electro-Optics PacificMeasurement,"(invited), the IEEE Engineering in

Rim(CLEO-PR 2013), C10, Jul. 2, 2013, Kyoto

Medicine and Biology Society (EMBC2013), Jul.

International Conference Center, Kyoto, JAPAN

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Maezawa, Toshihiko Noda, Kiyotaka Sasagawa,

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Yasuyuki Ishikawa, Sadao Shiosaka, Jun Ohta,

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Center, Beijing, CHINA

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Yoshinori Sunaga, Toshihiko Noda, Kiyotaka

and Biology Society (EMBC2013), ThB13.14, Jul.

Sasagawa, Takashi Tokuda, Mayumi Motoyama,

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Takashi Matsuda, Peter Davis, Bing Zhang, Keren

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Li, Toshihiko Noda, Takashi Tokuda, Jun Ohta,

14, 2013, Snowbird Ski & Summer Resort, Utah,"Implantable Image Sensor Based on Intra-BrainUSA

VDEC2014̲J.indb 147

147

Appendix［247］ Kiyotaka Sasagawa, Yoshiaki Ishii, Shogo Yokota,

A-A

14/07/28 11:03

［254］ Takashi Tokuda, Norimitsu Wakama, Toshihiko［262］ Chao Sun, Kousuke Miyaji, Koh Johguchi andNoda, Kiyotaka Sasagawa, Kiyomi Kakiuchi, Jun

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Ohta, "Application Demonstration Of Polarization-

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2013.

A-A

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148

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VDEC2014̲J.indb 148

14/07/28 11:03

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Johguchi and Ken Takeuchi, “A Workload-Aware-

8-ch, 20-V Output CMOS Switching Driver with

VDEC2014̲J.indb 149

149

Appendix

without Melting and Write-Pulse Down Slope”

A-A

14/07/28 11:03

3.3-V Power Supply for Integrated MEMS Devices

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2013.

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Lu and Z. Roth, "DFT for Supply Current Testing

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Inorganic Electronic Materials and Related

150

ICs", Proc. of IEEE Electrical Design of Advanced

Nanotechnologies (EM-NANO 2013), 2013 年 6 月

Appendix

A-A

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VDEC2014̲J.indb 150

14/07/28 11:03

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A-A
151

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14/07/28 11:03

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Takahiro Sato, Ning Li, Tatsuya Yamaguchi,Musa, Wei Deng, Kenichi Okada, and Akira

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Controlled Oscillator Using Second-Harmonic

Direct Conversion Transceiver," IEEE/ACM Asia

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A-A
155

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H. Kotera, M. Washizu,"Cell Adhesion Control

IEEE Inter national Conference on Nano/

Initiate Cell Sheet For mation in a Medium

MicroEngine+D208er+D185ed and Molecular

VDEC2014̲J.indb 157

A-A
157

Appendix

Miniaturised Systems for Chemistr y and Life

14/07/28 11:03

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Solid-State Sensors, Actuators and Microsystems,

2013/06/16-20, pp.1569-1572

Barcelona, Spain, 2013/06/16-20, pp.1408-1411［420］ Minakawa. Y., Chen, R., and Suzuki, Y.,"X-shaped-［413］ Nguyen Minh-Dung, Phan Hoang-Phuong,spring Enhanced MEMS Electret Generator

Kyoshi Matsumoto and Isao Shimoyama,

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Conference on Solid-State Sensors, Actuators and

BRIDGE THE GAP OF A PIEZO-RESISTIVE

Microsystems, Barcelona, Spain, 2013/06/16-20,

C A N T I L E V E R " , T h e 17t h I n t e r n a t i o n a l

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Conference on Solid-State Sensors, Actuators and［421］ Kei Shioya, Tetsuji Dohi, "Blood Pr essur e

Microsystems, Barcelona, Spain, 2013/06/16-20,

Measurement Device Based on the Ar terial

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Matsumoto and Isao Shimoyama, "DYNAMIC

Solid-State Sensors, Actuators and Microsystems,

RESPONSE OF TACTILE SENSOR APPLYING

Barcelona, Spain, 2013/06/16-20, pp.2389-2392

CANTILEVER IN ELASTOMER", The 17th［422］ N. Lafitte, T. Takahashi, M. Tani, M. Akamatsu, Y.

International Conference on Solid-State Sensors,

Yasuda, H. Fujita, and H. Toshiyoshi, "DIGITALLY

Actuators and Microsystems, Barcelona, Spain,

PROGRAM- MABLE RESONATOR BY PZT-SOI

2013/06/16-20, pp.102-105

PROCESS", The 17th International Conference on［415］ Akihiro Isozaki, Tetsuo Kan, Keisuke Takano,

Solid-State Sensors, Actuators and Microsystems,

Masanori Hangyo, Kiyoshi Matsumoto and Isao

Barcelona, Spain, 2013/06/16-20, pp.494-497

Shimoyama, "DOUBLE-LAYER WIRE GRID［423］ M. Hori, M. Hosono, H. Takahashi, K. Matsumoto

POLARIZER FOR IMPROVING EXTINCTIONa n d I . S h i m o y a m a , "3- A X I S F I N G E R T I P

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F O R C E D U R I N G P L AY I N G T H E S T R I N GSolid-State Sensors, Actuators and Microsystems,

I N S T R U M E N T " , T h e 17t h I n t e r n a t i o n a l

Barcelona, Spain, 2013/06/16-20, pp.530-533

Conference on Solid-State Sensors, Actuators and［416］ K.Noda N.Binh-Khiem, Y.Takei, T.Takahata,

Microsystems, Barcelona, Spain, 2013/06/16-20,

K.Matsumoto, and I.Shimoyama, "MULTI-

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USING VARIFOCAL LIQUID LENS", The 17th

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Actuators and Microsystems, Barcelona, Spain,

S L I D I N G O F A WA T E R D R O P L E T O N A

2013/06/16-20, pp.1499-1502

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2014/1/26-30, pp.979-982

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Solid-State Sensors, Actuators and Microsystems,

Noda, Phan Hoang-Phuong, Nguyen Binh-Khiem,

Barcelona, Spain, 2013/06/16-20, pp.1633-1636

Tomoyuki Takahata, Kiyoshi Matsumoto and Isao［418］ W. J. Chen, T. Kan, Y. Ajiki, K Matsumoto and I.

Shimoyama, "MICRO LIQUID-BASED THERMO-

158

Shimoyama, "Wavelength-selective silicon near-

ACOUSTIC TRANSMITTER FOR EMITTING

Appendix

A-A

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IEEE International Conference on Micro Electro

Conference on Solid-State Sensors, Actuators andMechanical Systems, San Francisco, CA, USA,

Microsystems, Barcelona, Spain, 2013/06/16-20,

2014/1/26-30, pp.765-768

VDEC2014̲J.indb 158

14/07/28 11:03

［426］ Takahiro Suzuki, Yasumasa Ichikawa, Tomoyuki［432］ Pham Quang-Khang, Nguyen Minh-Dung, Nguyen

Takahata, Kiyoshi Matsumoto and Isao

Binh-Khiem, Hoang-Phuong Phan, Kyoshi

Shimoyama,"CALORIMETRIC DEVICE FOR

Matsumoto and Isao Shimoyama, "MULTI-AXIS

NON-DESTRUCTIVE MEASUREMENT OF THE

FORCE SENSOR WITH DYNAMIC RANGE UP

THERMAL DIFFUSIVITY DEPENDENCY BY

TO ULTRASONIC", The 27th IEEE International

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Conference on Micro Electro Mechanical Systems,

San Francisco, CA, USA, 2014/1/26-30, pp.769-772

San Francisco, CA, USA, 2014/1/26-30, pp.1151-［433］ Yoshiharu Ajiki, Tetsuo Kan, Masayuki Yahiro,

1154

Akiko Hamada, Junji Adachi, Chihaya Adachi,［427］ Akihiro Isozaki, Tetsuo Kan, Hidetoshi Takahashi,

Kiyoshi Matsumoto and Isao Shimoyama, "NEAR

Natsuki Kanda, Natsuki Nemoto, Kuniaki

INFRARED PHOTO-DETECTOR USING SELF-

Konishi, Makoto Kuwata-Gonokami, Kiyoshi

ASSEMBLED FORMATION OF ORGANIC

Matsumoto and Isao Shimoyama, "TUNABLE

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METAMATERIALS BY CONTROLLING SUB-

27th IEEE International Conference on Micro

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Electro Mechanical Systems, San Francisco, CA,

IEEE International Conference on Micro Electro

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Mechanical Systems, San Francisco, CA, USA,
2014/1/26-30, pp.1221-1224［434］ Yusuke Takei, Tomonori Kaneko, Kentaro Noda,
Kiyoshi Matsumoto, and Isao Shimoyama,［428］ Akira Inaba, Yusuke Takei, Kiyoshi Matsumoto,"MEASURING FLOW VELOCITY OF

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GRAPHENE FET ARRAY WITH ENHANCEDPHARYNX BY TONGUE PRESSURE SENSOR

SELECTIVITY FOR ELECTRONIC NOSE", The

AND SWALLOWING SOUND SENSOR", The

27th IEEE International Conference on Micro27th IEEE International Conference on Micro

Electro Mechanical Systems, San Francisco, CA,

Electro Mechanical Systems, San Francisco, CA,

USA, 2014/1/26-30, pp.326-329

USA, 2014/1/26-30, pp.849-852［429］ Tetsuo Kan, Akihiro Isozaki, Hidetoshi Takahashi,［435］ Tomonori Kaneko, Nguyen Minh-Dung, R yo

Kiyoshi Matsumoto and Isao Shimoyama,"LONG

Aoki, Tomoyuki Takahata, Kiyoshi Matsumoto

STROKE OUT-OF-PLANE ACTUATOR USING

and Isao Shimoyama, "MEASUREMENT OFCOMBINATION OF ELECTROSTATIC AND

M E C H A N O M Y O G R A M " , T h e 27t h I E E E

P N E U M A T I C F O R C E S " , T h e 27t h I E E EInter national Conference on Micro Electro

Inter national Conference on Micro Electro

Mechanical Systems, San Francisco, CA, USA,

Mechanical Systems, San Francisco, CA, USA,

2014/1/26-30, pp.845-848

2014/1/26-30, pp.913-916［436］ Feng, Y., and Suzuki, Y., "All-polymer Piezoeelctret［430］ Kazuma Matsui, Akira Inaba, Yuta Oshidari,

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Yusuke Takei, Hidetoshi Takahashi, Tomoyuki

E l e c t r o d e " , T h e 27t h I E E E I n t e r n a t i o n a l

Takahata, Reo Kometani, Kiyoshi Matsumoto andConference on Micro Electro Mechanical Systems,

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The 27th IEEE International Conference on Micro

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The 27th IEEE International Conference on Micro

USA, 2014/1/26-30, pp.1087-1090

Electro Mechanical Systems, San Francisco, CA,［431］ U. G. Jung, T. Tsukagoshi, H. Takahashi, T. Kan,
K. Matsumoto and I. Shimoyama, "TRACTION［438］ K. Hatakeyama, E. Sarajlic, M.H. Siekman, L.

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Jalaber t, H. Fujita, N. Tas, and L. Abelmann,

GROWTH ON A RIGID SUBSTRATE", The 27th

"WAFER-SCALE FABRICATION OF SCANNINGIEEE International Conference on Micro Electro

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Mechanical Systems, San Francisco, CA, USA,METAL NANOWIRE RESISTIVE ELEMENTS

2014/1/26-30, pp.290-293

FOR SENSING AND HEATING", The 27th

A-A
159

Appendix

VDEC2014̲J.indb 159

USA, 2014/1/26-30, pp.409-412

14/07/28 11:03

IEEE International Conference on Micro Electromance sub-20-nm-channel-length extremely-thinMechanical Systems, San Francisco, CA, USA,

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2014/1/26-30, pp.1111-1114

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2013/9/29-10/4, pp.94-97

International Conference Center, Kyoto, Japan,
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T. Hoshii, Y. Shoji, Y. Okada, and K. Miyano,［442］ Shiho Takahama, Junichi Tanida, Minami Takato,"Fabrication of broadband antireflection

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Optical MEMS & Nanophotonics 2013, Kanazawa

Appendix

A-A

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VDEC2014̲J.indb 160

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Hiroshi Toshiyoshi, "ELECTROSTATIC MEMS

14/07/28 11:03

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K. Iwata, M. Tatani, Y. Okane, Y. Ishihara, T.

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Collaborative Conference on Crystal Growth (3CG2013 Meeting), Cancun, Mexico

Hidaka, Y. Asano, H. Oku, M. Takato, K. Saito, F.

［465］ M. Seki, H. Yamahara, M. Takahashi, T. Ohshima,

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and H. Tabata, "Enhanced UV/VIS and near-

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the UTown, National University of Singapore,

B-Con Plaza, Beppu, Oita, Japan

Singapore［457］ Minami Takato, Ken Saito, and Fumio Uchikoba,［466］ H. Tabata, "Studies on Hyfration State of Bio"Insect Type MEMS Miniaturized Robot withRelated Molecules Measured by THz Sur face

Hardware Neural Networks Control System",Wave", ICECom 2013, Dubrovinik, Croatia

International Symposium on Highly-Controlled［467］ H. Tabata, "Band-str ucture Control of Ferrite

Nano- and Micr o-Scale Functional Sur face

(Iron-oxide) Compoundsby a Non-equilibrium

Str uctures for Frontier Smar t Materials 2013,

Film Growth Technique. - For Spin Electronics

Yokohama, Kanagawa, Japanand Solar Energy Har vesting-", UTokyo Forum［458］ Ken Saito, Shiho Takahama, Shinpei Yamasaki,
Minami Takato, Yoshifumi Sekine, and Fumio［468］ H. Matsui, "Sur face Plasmons on oxide semi-

Uchikoba, "IC Chip of Pulse-T ype Hardware

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Micro Robot", International Joint Conference on

China

Neural Networks, Dallas, Texas, USA［459］ M i n a m i T a k a t o , S h i n p e i Ya m a s a k i , S h i h oTakahama, Junichi Tanida, Ken Saito, Fumio［469］ H. Tabata, "Ferrite engineering for oxide spintronics and photonics", SPIE Photonics West 2014, San
Francisco, U.S.A

Uchikoba, "Insect T ype MEMS Micro Robot［470］ M. Seki, "Fer rite-based heterostr uctures forControlled by CMOS IC of Hardware Neuralsolar energy conversion and room temperature

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A-A
161

Appendix

VDEC2014̲J.indb 161

2013, Santiago, Chile

14/07/28 11:03

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Multimode Inter ference Splitter", Int. Symp.

C o n f i g u r a t i o n " , 18t h O p t o E l e c t r o n i c s a n dMaterials Science and Surface Technology 2013

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We l l D o u b l e - S e r i e s - C o u p l e d M i c r o r i n g

Microring Resonator-Loaded Mach-Zehnder

R e s o n a t o r s " ,18t h O p t o E l e c t r o n i c s a n d

Interferometer", Int. Symp. Materials Science andCommunications Conf. 2013 (OECC2013), 京都

Surface Technology 2013 (MSST2013), 関東学院

［474］ H. Tominaga, J.-H. Noh, and T. Arakawa,"Potential-

大学

Tailored Strained InGaAs Quantum Well for［482］ Hiroshi Toshiyoshi, "Turning an SOI into MEMS

Polarization-Dependent Optical Switch",18th

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the Electrochemical Society, Toronto, Canada(OECC2013), 京都［483］ H. Toshiyoshi, "Global Emergence of Frontier［475］ R. Gautam, S. Ishihara, H. Kaneshige, T. Arakawa,

Knowledge", UTokyo Forum 2013, Universidad

and Y. Kokubun, "Low Driving Power Push-Pullde Chile Santiago Chile and Pontificia Universidad

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Catolica de Chilea n d 4×4 S w i t c h U s i n g S i l i c o n M i c r o r i n g［484］ Miho Ishii, Kentaro Iwami, Norihiro Umeda,

Resonator Loaded Mach-Zehnder Interferometers"Microfabricated half-waveplate based on Gold Fin

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Conference (MOCʼ13), 東工大

Field Optics 2013, Riverview Hotel, Singapole［476］ T. M i y a m o t o , S . U m e h a r a , H . K o b a y a s h i ,［485］ D. Ogawa, T. Fukumura, M. Osada, T. Sasaki,

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Kokubun,"All optical flip-flop and inverter using

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Meeting, Hynes Convention Center, Boston, The

semiconductor microring laser",18th Microoptics

USA

Conference (MOCʼ13), 東工大［486］ D. Ogawa, T. Fukumura, M. Osada, T. Sasaki,［477］ R. Gautam, T. Arakawa, and Y. Kokubun,"Mach-"Insulating Properties of Single Nanosheet", The

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9th Annual Symposium on Academic English forControlled Silicon Microring Resonator Mach-

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G-COE Career Symposium, The University of2013 (MSST2013), 関東学院大学

Tokyo, Tokyo, Japan［478］ H. Ikehara, H. Kamiya, T. Arakawa, and Y.

［488］ K.O. Okeyo, N.Omasa, O. Kurosawa, H. Oana,

Kokubun, "Improvement of Extinction Ratio of

H. Kotera, and M. Washizu, "Cell function

Wavelength-Selective Switch Using Quantum Well

manipulation using MEMS devices: From cells to

162

Double-Series-Coupled Microring Resonators",

sheets", Frontiers of Single Cell Analysis, Stanford

Appendix

A-A

Int. Symp. Materials Science and Sur face

University, Palo Alto City, California, USA

Technology 2013 (MSST2013), 関東学院大学［489］ N. Wada, M.-A. Tran, T. Kawazoe, and M. Ohtsu,［479］ M. Nishimura, T. Arakawa, and Y. Kokubun,"THz coherent phonon generation using dressed-"Design of Low-Voltage 2×2 Optical Switch

photon-phonons in a Si homojunction-structured

VDEC2014̲J.indb 162

14/07/28 11:03

LED", The 9th Asia-Pacific Conference on Nearfield Optics, Singapore, Singapore［499］ M . Yo s h i d a , A . Yo k o y a m a , A . I s h i i , Y. K .
Kato,"Giant circular dichroism in individual［490］ H . Ta n a k a , T. K a w a z o e , a n d M . O h t s u , " S icarbon nanotubes",7th International School andphotodetectors with optical gain using dressed-

Conference on Spintronics and Quantum

photon-phonons", The 9th Asia-Pacific Conference

Information Technology (Spintech 7), Chicago,on Near-field Optics, Singapore, Singapore

Illinois, USA［491］ M. Yamaguchi, M.-A. Tran, T. Kawazoe, and［500］ A. Ishii, M. Yoshida, A. Yokoyama, T. Shimada,

M. Ohtsu,"EL emission with the higher photon

Y. K. Kato, "Chirality dependence of exciton

energy than the bandgap energy from a Silicon

dif fusion in air-suspended single-walled carbon

homojunction LED based on dressed photon-n a n o t u b e s " ,7t h I n t e r n a t i o n a l S c h o o l a n dphonons", The 9th Asia-Pacific Conference on

Conference on Spintronics and Quantum

Near-field Optics, Singapore, Singapore

Information Technology (Spintech 7), Chicago,［492］ M.-A. Tran, M. Yamaguchi, T. Kawazoe, and M.

Illinois, USA

Ohtsu,"Dressed photon phonon assisted electrolu-［501］ A. Yokoyama, M. Yoshida, A. Ishii, Y. K. Kato,

minescence mechanism in Si homojunction visible"Giant circular dichroism in individual carbon

LED", The 9th Asia-Pacific Conference on Near-

nanotubes", FIRST International Symposium onfield Optics, Singapore, Singapore

Topological Quantum Technology, Tokyo, Japan［493］ S. Sakamoto, K. O. Okeyo, O. Kurosawa, H. Oana［502］ M. Yoshida, Y. Kumamoto, A. Ishii, A. Yokoyama,and M. washizu,""Study of cell reprogramming

T. Shimada, Y. K. Kato,"Spontaneous exciton disso-by electrofusion of somatic cells with PEG-fusedciation in carbon nanotubes", FIRST International

ESCs", The Frontier of Single Cell Analysis, スタ

Symposium on Topological Quantum Technology,

ンフォード大学 カルフォルニア州 アメリカ

Tokyo, Japan［494］ Y. K. Kato,"Optical coupling of carbon nanotube［503］ S. Imamura, R. Watahiki, R. Miura, T. Shimada,emission to silicon photonic str uctures",5th

Y. K. Kato, "Optical control of individual carbon

Wo r k s h o p o n N a n o t u b e O p t i c s a n dnanotube emitters by spectral double resonance in

Nanospectroscopy (WONTON13), Santa Fe, New

silicon microdisk resonators", FIRST International

Mexico, USA

Symposium on Topological Quantum Technology,［495］ M. Yoshida, Y. Kumamoto, A. Ishii, A. Yokoyama,

Tokyo, Japan

T. Shimada, Y. K. Kato,"Spontaneous exciton dis-［504］ S. Chiashi, T. Inoue, K. Otsuka, D. Hasegawa,sociation in carbon nanotubes", March Meeting of

S. Badar, S. Mar uyama, "Density-controlled

the American Physical Society, Denver, Colorado,

CVD growth and Selective Removal by Thermal-USA

lithography for Horizontally-aligned Single-［496］ R . M i u r a , S . I m a m u r a , T. S h i m a d a , R .

walled Carbon Nanotubes", NT13:Four teenth

Ohta, S. Iwamoto, Y. Arakawa, Y. K. Kato,

Inter national Conference on the Science and"Photoluminescence microscopy on air-Application of Nanotubes, Aalto University, Espoo,suspended carbon nanotubes coupled to photonic

Finlandcrystal nanobeam cavities", March Meeting of the［505］ S. Kim, T. Thurakitseree, S. Aikawa, T. Inoue, S.

American Physical Society, Denver, Colorado, USA

Chiashi, S. Maruyama, "Transport Characteristics［497］ M. Jiang, Y. Kumamoto, A. Ishii, M. Yoshida, Y. K.

of Nitrogen-Doped Horizontally Aligned Single-

Kato,"Alternating gate-voltage effects on photolu-

walled Carbon Nanotubes", The 4th Symposium ofminescence of air-suspended carbon nanotubes",

Emerging Electronics: Nanomaterials for Energy

March Meeting of the American Physical Society,and Electronics, Jeju Island, Korea

Denver, Colorado, USA［506］ Yasutaka Mizuno, Naoyuki J. Kawai, Kazumi
Wada, "Submicron scale germanium selective epi-

exciton decay processes in air-suspended single-

taxial growth at different growth temperatures",walled carbon nanotubes studied by photolumi-

SPIE Microtechnologies 2013, Grenoble, Flance

VDEC2014̲J.indb 163

nescence microscopy", March Meeting of the［507］ J. Cai, T. Kubota, S. Samukawa and K. Wada,

American Physical Society, Denver, Colorado, USA" T r i m m i n g o f S i l i c o n O p t i c a l Wa v e g u i d e

163

Appendix［498］ A. Ishii, M. Yoshida, Y. K. Kato,"Diffusion-related

A-A

14/07/28 11:03

by Neutral Beam Oxidation", The Eighth

けるアンテナダメージによるリングオシレータ

Inter national Symposium on Advanced Fluidの発振周波数ばらつきの評価 ", no.VDL2013-84,

Information and Transdisciplinar y Fluid

pp. 159-164, 電子情報通信学会技術報告 (VLSI 設

Integration, Nov. 2013., 仙台，宮城

計技術）(2013)［508］ Matthieu Denoual, "Smar t Infrared Detector［8］

神田，小林，"FDSOI ソフトエラー耐性の回路シ(Invited)", 2013 International Conference on Solid

ミュレーションによる評価 ", no.C-12-38, pp. 98, 電State Devices and Materials, ヒルトン福岡シー

子情報通信学会エレクトロニクスソサイエティ

フォーク，福岡

大会 (2013)［509］ T. Sato, T. Ishida, "MEMS combined with TEM［9］岸田，小林，"Verilog-A を用いた経年劣化現象

Setup for Nanotribology", The 23rd ASME Annualの過渡解析用トランジスタレベルモデル ", pp.

Conference on Information Strage and Process

67-72, DA シンポジウム (2013)

Systems, Santa Clara, CA, USA［10］ 山口恭平，塩谷亮太，安藤秀樹，" 資源リサイジ［510］ Y. F. Li, "Patterning ability of a mass-production-

ングとクロック周波数ブーストを適応的に切り

ready anti-wear probe", MNC2013, Sapporo,

替えるデュアルターボブースト，" 2013 年先進

Hokkaido

的計算基盤システムシンポジウム SACSIS 2013,
pp.20-17, 2013 年 5 月．

3. 国内会議，研究会等
［1］

［2］

［3］

［4］

山岸史弥，谷井宏成，佐川守一，牧本三夫，和

記述したハードウェアの論理シミュレーションの高速化，情報処理学会研究報告 2013-ARC-206,

田光司，“両端開放型スパイラル共振器を用いた

No.25, 於北九州国際会議場 (2013 年 8 月 1 日発表）,

有極形ミリ波 CMOS デュアルバンド BPF に関す

pp.1-8 (July 2013).

る一検討，” 電子情報通信学会研究技術報告，vol.

［12］ 佐 藤 真 平， 吉 瀬 謙 二，ArchHDL に よ る ハ ー ド

113, no. 460, MW2013-215, pp. 107-112 (2014 年 3

ウェア記述の実践，情報処理学会研究報告 2014-

月）

ARC-208, No.21, 於東工大大岡山キャンパス (2014鈴 木 雄 祐， 牧 本 三 夫， 和 田 光 司，“λ/2 − 1 次

年 1 月 24 日発表）
, pp.1-8 (January 2014).

CRLH 伝送線路共振器と λ/4 − 1 次 CRLH 伝送線［13］ D o n g , R a m e s h , K a n a y a , Yo s h i d a " A H i g h路共振器を用いた有極形ミリ波 CMOS − BPF,”

Ef ficiency CMOS UWB Impulse Radio

電子情報通信学会東京支部学生会研究発表会（第Transmitter for Low Power Applications", 信学技

19 回 118）（2014 年 3 月）報，vol. 112, no. 459, MW2012-188, pp.157-162,

川合，小林，嶋田，" レジスタ値の部分更新によ2013 年 3 月

る低消費エネルギー指向ヘテロジニアス・クラ［14］ 兼 本， 牟 田， 福 永， 古 川， 金 谷， 吉 田，" 定 包

スタ型プロセッサ ", 電子情報通信学会信学技法

絡 線 変 調 受 信 機 の た め の 1bit 量 子 化 A/D 変 換CPSY, Vol.113, No.282, pp.1-6, 2013 年 11 月．

器の構成と性能評価 ", 信学技報，vol. 113, no. 8,

A. Azhari, K. Sogo, M. Wang, A. Toya and T.

RCS2013-22, pp.119-124, 2013 年 4 月

Kikkawa, "A DC-27 GHz -30 dB Isolation Tx/Rx［15］ 坂上岩太，山岸裕人，“2 周波高低特性インピー

Single Pole Double Throw (SPDT) Switch for

ダンススタブのインピーダンス変換について，”

Gaussian Monocycle Pulse Transmission", 第 74 回

電子情報通信学会技術研究報告 IEICE Technical

応用物理学会秋季学術講演会，講演予稿集，18p-

Report MW2013-25(2013-5), pp.89-93.

P10-13［5］［11］ 金 子 達 哉， 佐 藤 真 平， 吉 瀬 謙 二，ArchHDL で［16］ 小林，中司，" インバータコンパレータによる確豊 田， 田 中， 堀 尾， 合 原，“ 並 列 更 新 カ オ ス タ

率的フラッシュ型 ADC の検討 ", 第 66 回電気関係

ブーサーチハードウェアシステムに用いる SI カ

学会九州支部連合大会，02-1P-4, 2013 年 9 月．

オスニューロン集積回路プロトタイプ，” 信学技［17］ 岸上，安村，中司，" 弱反転領域動作オペアンプ

報，vol. 113, no. 383, NLP2013-140, pp. 63-66, 2014

を用いた低消費電力 SC フィルタの設計 ", 第 66 回

164

年 1 月．

電気関係学会九州支部連合大会，02-1P-10, 2013

小林，" 集積回路の信頼性 〜ソフトエラーとは

年 9 月．

AppendixA-A［6］〜 ", no.ICD2013-134, pp. 81, 電子情報通信学会技［7］

VDEC2014̲J.indb 164［18］ 安部，中司，" プリントコイルを用いた磁界共鳴

術報告（集積回路設計）(2014)

型ワイヤレス給電システムの検討 ", 第 66 回電気

岸田，籔内，大島，小林，" バルクと SOTB にお関係学会九州支部連合大会，02-1A-10, 2013 年 914/07/28 11:03

月．

［28］ 平尾岳志，金多厚，肥田格，浅井哲也，本村真［19］ 大平，村永，松元，鳥井，井田，松藤，“等利得人，" 低消費電力プロセッサのための限定的動的合成を用いた光 ZCZ-CDMA 方式の伝送実験，” 平

再構成アーキテクチャ，" 電子情報通信学会リコ

25 電気・情報関連学会中国支部連合大会講演論

ンフィギャラブルシステム研究会，北陸先端科

文集，p.219，2013 年 10 月．

学技術大学院大学（能美）, 2013 年 9 月 18-19 日．

［20］ 三好聖二，中林智之，佐々木敬泰，近藤利夫， ［29］ 松山健人，真田祐樹，大畑克樹，大垣哲郎，大FabScalar を用いた可変段数パイプライン構造を

平貴徳，築田聡史，五十嵐正樹，池辺将之，浅有するスーパースカラコアの詳細設計，電子情

井哲也，本村真人，黒田忠広，" ハードウェア指報通信学会技術報告，(2013/7/31-8/2), 北九州市，

向ステレオマッチングアルゴリズムのアーキテ

福岡県．

クチャとその FPGA 実装，" VDEC デザイナーズ［21］ Gonzalez-Carabarin L., 浅 井 哲 也， 本 村 真
人，"Stochastic Circuit Design for Molecular

フォーラム 2013, 東京大学武田先端知ビル（東京）,2013 年 8 月 25-26 日．

Architectonics," 第 4 回分子アーキテクトニクス研［30］ Gonzalez-Carabarin L., 浅井哲也，本村真人，" ゆ究会，東京大学山上会館（東京）, 2014 年 3 月 11-12

らぎ利用しきい論理素子による非同期式論理回

日．

路の設計，" 2013 年度第 2 回電子情報通信学会［22］ 金多厚，平尾岳志，肥田格，浅井哲也，本村真人，" 命令キャッシュ導入によるフラッシュメモ

NetSci/CCS 研究会合同ワークショップ，（新篠津）, 2013 年 8 月．

リ搭載マイコンの低電力化，" 情報処理学会計算［31］ 福田駿，川島英之，井上浩明，浅井哲也，本村機アーキテクチャ研究会，東京工業大学（東京）,真人，"C 言語による動的リコンフィギュラブル

2014 年 1 月 23-24 日．

ハ ー ド ウ ェ ア へ の Window Join の 実 装，" 電 子［23］ 松山健人，真田祐樹，大畑克樹，大平貴徳，築田聡史，五十嵐正樹，池辺将之，浅井哲也，本情報通信学会情報ネットワーク研究会，（福井）,2013 年 6 月．

村真人，黒田忠広，" 省メモリ指向ステレオマッ［32］ 石村憲意，Alexandre Schmid, 浅井哲也，本村真

チ ン グ ア ル ゴ リ ズ ム の LSI ア ー キ テ ク チ ャ，"人，" ハードウェア実装に向けた反応拡散ステガ

STARC シンポジウム 2014, 新横浜国際ホテル（横ノグラフィモデル，" 2013 年度第 1 回電子情報通浜）, 2014 年 1 月 29 日．

信学会複雑コミュニケーションサイエンス時限［24］ 森政文，伊藤健之，池辺将之，浅井哲也，黒田研究会，（草津）, 2013 年 6 月．

忠広，本村真人，" 高速撮像を前提とする動きベ［33］ 平尾岳志，安達琢，浅井哲也，本村真人，" 低クトル演算の簡素化アーキテクチャとその機械

消費電力プロセッサのための限定的動的再構成

学習応用，" 電子情報通信学会集積回路研究会

アーキテクチャの提案，" 先進的計算基盤システ

学生・若手研究会，京都大学（京都）, 2014 年 1 月

ムシンポジウム，（仙台）, 2013 年 5 月．

28-29 日．

［34］ 大平貴徳，真田祐樹，築田聡史，五十嵐正樹，［25］ 石村憲意，小室勝郎，Schmid Alexandre, 浅井哲

池辺将之，浅井哲也，本村真人，" 省メモリ指也，本村真人，" 縞・斑点画像を生成／修復する

向一枚超解像アーキテクチャとその FPGA 実装，

反応拡散モデルの FPGA 実装，" 第 3 回バイオメ" LSI とシステムのワークショップ，（北九州）,

トリクスと認識・認証シンポジウム，日本科学2013 年 5 月．

未来館
（東京）
, 2013 年 11 月 26-27 日．

［35］ 染谷槙人，内田大輔，池辺将之，本久順一，浅［26］ 小室勝郎，石村憲意，Schmid Alexandre, 浅井哲

井哲也，本村真人，"CMOS イメージセンサ用シ也，本村真人，" ハードウェア向け反応拡散モデ

ングルスロープ A/D 変換器の高速化および低電ルの電子透かし応用とその FPGA 実装，" 計測自力化，" LSI とシステムのワークショップ，（北九

動制御学会システム・情報部門学術講演会 2013,州）, 2013 年 5 月．

ピアザ淡海
（大津）
, 2013 年 11 月 18-20 日．

［36］ 高崎博行，成瀬雅人，田井野徹，明連広昭，" エピタキシャル TiN/AlN/TiN 接合の作製 "，第 74

浩一朗，浅井哲也，本村真人，" リコンフィギュ

回応用物理学会学術講演会，17p-C14-17, 2013 年

ラブルハードウェアを用いた高速ストリーム処

9 月．

VDEC2014̲J.indb 165

理の一検討，" 電子情報通信学会リコンフィギャ［37］ 佐藤翔治，渡邉剛，成瀬雅人，田井野徹，明連

ラブルシステム研究会，北陸先端科学技術大学

広昭，" 多量子ビーム検出器用 STJ 素子の極低温

院大学
（能美）
, 2013 年 9 月 18-19 日．

特性 ", 第 74 回応用物理学会学術講演会，17p-C10-

A-A
165

Appendix［27］ 福田駿，川島英之，井上浩明，藤井太郎，古田

14/07/28 11:03

21, 2013 年 9 月．
［38］ 石塚達雄，田井野徹，戸塚裕太，成瀬雅人，青柳昌宏，明連広昭，" 埋め込み型 STJ フォトン検出器の作製と評価 ", 第 74 回応用物理学会学術講演会，17p-C10-20, 2013 年 9 月．
［39］ 中川裕仁，成瀬雅人，田井野 徹，明連広昭，"
デジタル SQUID 用磁気シールド構造を持つ SFQ
論理セルの設計 ", 電子情報通信学会 2013 年ソサ
イエティ大会，C-8-7, 2013 年 9 月．
［40］ 武田俊亮，成瀬雅人，田井野 徹，明連広昭，陳健，呉 培亨，" 光子数検出用 SFQ 光子数識別回
路の設計", 電子情報通信学会2013年ソサイエティ
大会，C-8-8, 2013 年 9 月．

18 回電子情報通信学会関西支部学生会研究発表
会講演論文集，D1-3, p.56, (2014).
［50］ 松本和高，岩田大志，山口賢一，" 並列演算を用いた n 回故障検出テスト手法の提案 ", 第 18 回電子情報通信学会関西支部学生会研究発表会講演
論文集，D1-4, p.57, (2014).
［51］ 小 河 亮， 岩 田 大 志， 山 口 賢 一，"Deterministic
Circular Self Test Path 適用ツールの開発 ", 第 18回電子情報通信学会関西支部学生会研究発表会
講演論文集，D1-5, p.58, (2014).
［52］ 小松巡，岩田大志，山口賢一，" モジュール間結合増加率に基づくスキャンチェーン接続法，" 信［41］ 佐々木 亮，赤松祐太，佐藤翔治，田井野 徹，

学技報 (DC2013-79), Vol.113, No.430, pp. 1-5, 2014.

明連広昭，" 多量子ビーム検出器用時分割多重［53］ 水谷早苗，岩田大志，山口賢一，" 非同期式 QDI

化 SFQ 信号処理回路の設計 ", 電子情報通信学会

回路における任意の故障に対する検出手法，"

2013 年ソサイエティ大会，C-8-9, 2013 年 9 月．

信学技報 (DC2013-81), Vol.113, No.430, pp. 13-18,［42］ 武田俊亮，成瀬雅人，田井野 徹，明連広昭，陳2014.

健，呉 培亨，" 超伝導ナノワイヤ検出器を用い［54］ 小河亮，岩田大志，山口賢一，"DCSTP 回路にた光子数検出器用単一磁束量子論理デジタル信対する最適電力テストパターン順序付け手法，"

号処理回路 ", 電子情報通信学会超伝導エレクトロ

信学技報 (DC2013-82), Vol.113, No.430, pp. 19-24,

ニ ク ス 研 究 会，SCE2013-34, pp.83-87, 2013 年 10

2014.

月．

［55］ 里中沙矢香，岩田大志，山口賢一，" メルセンヌ・［43］ 佐 藤 翔 治， 成 瀬 雅 人， 田 井 野 徹， 明 連 広 昭，

ツイスタアルゴリズムにもとづいた効果的なテ"10B 中性子吸収体を付加した STJ 検出器の作製 ",ストパターン生成器の提案，" 信学技報 (DC2013-

第 61 回応用物理学会春季学術講演会，18a-D5-4,

86), Vol.113, No.430, pp. 43-48, 2014.

2014 年 3 月．

［56］ 森保孝憲，大竹哲史，" 制約付きテスト生成を用［44］ 箱石広之，大高俊徳，浜本隆之，“撮像面分割

いたスキャン BIST の LFSR シード生成法，" 電型イメージセンサを用いた環境認識に適した

子 情 報 通 信 学 会 技 術 報 告 (DC2013-11), Vol.113,

画像の取得”，映像情報メディア学会技術報告，

No.104, pp.7-12, June 2013.

vol.37, no.22, pp.25-28（2013）［57］ 本田太郎，大竹哲史，" 遅延故障 BIST 向け LFSR

［45］ 齊藤富明，山岸大紀，浜本隆之，“リアルタイム

シ ー ド 生 成 法，" 電 子 情 報 通 信 学 会 技 術 報 告

任意視点画像合成のための距離推定の高速化”，(DC2013-58), Vol.113, No.321, pp.227-231, Nov.

映像情報メディア学会技術報告，vol.37, no.27,

2013.

pp.41-44（2013）［58］ 中島寛之，大竹哲史，" R TL 情報を用いた高品［46］ 小林嵩，宮本佳昭，浜本隆之，“ブロック単位

質遷移故障テスト生成法，" 電子情報通信学会技で蓄積パターン制御可能なイメージセンサとそ

術報告 (DC2013-60), Vol.113, No.321, pp.239-244,の撮像方式”，映像情報メディア学会技術報告，

Nov. 2013.

vol.37, IST2013-52, pp.41-44（2013）［59］ 佐藤秀一，大竹哲史，" 束データ方式の非同期式［47］ 喜々津雅菜，浜本隆之，“合焦距離の異なる 2 眼

回路に対する遅延測定機構，" 情報処理学会研究

カメラ画像による距離推定眼カメラ画像による会報告（九州支部火の国情報シンポジウム 2014 論

距離推定”, Image Media Processing Symposium

文集）, 1A-2, pp.1-8, Mar. 2014.

A-A
166

タ法による非同期式ベンチマーク回路の設計 ", 第(IMPS13), I-4-17, 2pages (2013)［60］ 小野廉二，大竹哲史，" 遷移故障向け診断テスト
生成の一手法，” 情報処理学会研究会報告（九州を用いた縮退故障の冗長判定手法の提案 ", 第 18支部火の国情報シンポジウム 2014 論文集）, 4A-4,

回電子情報通信学会関西支部学生会研究発表会

pp.1-6, Mar. 2014.

Appendix［48］ 片山七海，岩田大志，山口賢一，" 等価検証技術

講演論文集，D1-1, p.54, (2014).
［49］ 上岡真也，岩田大志，山口賢一，"4 相式束デー

VDEC2014̲J.indb 166［61］ R.Ito, K.Wada, and K.Sekine, "On-Chip Inductor
and MOS varactor Evaluation for LC Voltage-

14/07/28 11:03

Controlled Oscillators in 0.18 um CMOS" 電気学会

電圧と基板バイアスの同時調節による LSI のエネ

電子・情報・システム部門 English セッション

ルギー効率最大化 "，電子情報通信学会 2014 年総［62］ 佐藤雅紀，関根かをり “LDMOS の温度検知用組
み込み温度センサの設計” 電子回路研究会 ECT13-049［63］ 佐藤雅紀，関根かをり，新谷悟，井上俊輔，譲原浩，白井誉浩，中野慎也 “kT/C ノイズを考慮したオフセットサンプリング列アンプ設計考察”
電子回路研究会 ECT-13-065［64］ 安田信孝，石原貴大，森山誠二郎，関根かをり "アナログ集積回路研究室における設計データ管理の試み " 電子回路研究会

合大会，2014 年 3 月．
［75］ 砂盛，大石，石井，市原，岩垣，井上，" ストカ
スティックコンピューティングによる画像処理の FPGA 実装，" 機能集積情報システム研究会，
2013 年 11 月．
［76］ 石森，中祖，岩垣，市原，井上，" 耐マルチサイ
クル過渡故障を指向した高位合成におけるコン
トローラの設計について，" 信学技報 (DC201334), Vol. 113, No. 321, pp. 45-50, 2013 年 11 月．
［77］ 蝶野尋紀，三浦克介，中前幸治，" 健康モニタリ［65］ 満 田 亮， 和 田 和 千， 関 根 か を り " 弱 反 転 領 域

ングセンサーチップのための心電図圧縮センシ

MOSFET カレントミラーを用いたローパスフィ

ング回路のテストおよび高信頼化 II"，第 33 回ナ

ルタの温度特性の改善 ", 電子回路研究会

ノテスティングシンポジウム (NANOTS) 会議録，［66］ 福丸，田中，" フローティング型可変抵抗回路のpp.155-160，13-15 Nov. 2013.

設計に関する研究 ", 平成 25 年度第 12 回電子情報［78］ 三浦克介，黒川敦，宮崎浩，中前幸治，" 信頼性系高専フォーラム講演論文集，pp.45-48, 2013 年

考慮 EDA ソフトウェア開発のための MOSFET お

11 月．

よび配線 teg チップの開発と測定 "，第 33 回ナノ［67］ 長尾，田中，" 折り返し接続型トランスコンダク
タンス増幅器の設計と評価 ", 平成 25 年度第 12 回
電子情報系高専フォーラム講演論文集，pp.49-52,
2013 年 11 月．

テスティングシンポジウム (NANOTS) 会議録，pp.161-164，13-15 Nov. 2013.
［79］ 日野恭佑，三浦克介，中前幸治，" 電磁場波形のデコンボリューション処理による遅延故障絞り［68］ 加藤，喜納，三宅，佐藤，梶原，“論理 BIST にお込み手法 "，第 33 回ナノテスティングシンポジ

けるスキャンイン電力制御のTEG評価について，”

ウム (NANOTS) 会議録，pp.177-182，13-15 Nov.

電子情報通信学会技術研究報告 DC2013-59，pp.

2013.

233-238，2013 年 11 月．
［69］ 西澤真一，石原亨，小野寺秀俊，" 低電圧動作に向けた XOR 論理ゲートの構成法の検討 ", DA シン
ポジウム 2013，2013 年 8 月．

［80］ 川口，小平，" 一般同期方式における低電力化のためのテクノロジーマッピング ", 電気関係学会東北支部連合大会，1C05, 2013 年 8 月．
［81］ H. Mashiko, Y. Kohira, "A Tuning Method of［70］ 近藤正大，小野寺秀俊，石原亨，" ニアスレショ

Programmable Delay Element with an Ordered

ルド電圧動作に適したスタンダードセルの駆動

Finite Set of Delay Values for Yield Improvement",

力集合の決定法 "，DA シンポジウム 2013，2013

信学会技報，VLD2013-99, Vol.113, No.320, pp.275-

年 8 月．

280, 2013 年 11 月．

［71］ Islam A.K.M. Mahfuzul，小野寺秀俊，" チップ［82］ 金栄現，長田剛規，秦雅彦，竹中充，高木信一，

間およびチップ内ばらつきを評価可能な再構成「歪 SiGe 光変調器における歪誘起自由キャリア効可能遅延モニタ回路 "，DA シンポジウム 2013，

果の増大」，第 61 回応用物理学会春季学術講演会，2013 年 8 月．

19a-F8-9，青山学院大学相模原キャンパス，2014［72］ 修斉，石原亨，小野寺秀俊，" 電源電圧・閾値電

年 3 月 19 日．

圧・パイプライン段数の同時スケーリングによ［83］ 一宮佑希，横山正史，野口宗隆，市川磨，長田

るプロセッサのエネルギー高効率化設計手法 "，剛規，秦雅彦，竹中充，高木信一，「InGaAsP 細DA シンポジウム 2013，2013 年 8 月．

線導波路光スイッチにおける低クロストーク動作」，第 61 回応用物理学会春季学術講演会，17p-

Onodera, "Analysis of Radiation-Induced Timing

PA2-8，青山学院大学相模原キャンパス，2014 年 3

Vulnerability on Phase-locked Loops", DA シンポ

月 17 日．

ジウム 2013，2013 年 8 月．

［84］ 程 勇 鵬， 一 宮 佑 希， 市 川 磨， 長 田 剛 規， 秦 雅［74］ 竹下俊宏，西澤真一，Islam A.K.M. Mahfuzul，彦，竹中充，高木信一，「III-V CMOS フォトニク

石原 亨，小野寺秀俊，" 動作状況に応じた電源

ス &#8226; プラットフォーム上導波路型 InGaAs

VDEC2014̲J.indb 167

A-A
167

Appendix［73］ SinNyoung KIM, Akira Tsuchiya, Hidetoshi

14/07/28 11:03

MSM フォトディテクタの作製」，第 61 回応用物

［93］ 金 栄現，韓 在勲，竹中 充，高木信一，「歪理学会春季学術講演会，17p-PA2-9，青山学院大

SiGe キャリア注入型光変調器に向けた低温パシ

学相模原キャンパス，2014 年 3 月 17 日．

ベーション」，第 74 回応用物理学会秋季学術講［85］ 金佑彊，金栄現，金相賢，長田剛規，秦雅彦，

演会，19a-P2-22，同志社大学京田辺キャンパス，竹中充，高木信一，「Sb 拡散ソース・ドレイン
を 有 す る 酸 化 濃 縮 基 板 上 反 転 型 極 薄 膜 Ge-on-［94］ 西 康 一， 金 相 賢， 横 山 正 史， 横 山 春 喜， 竹Insulator nMOSFET」，第 61 回応用物理学会春季

中 充， 高 木 信 一，「GaSb pMOSFET の Metal

学術講演会，18p-PA12-5，青山学院大学相模原

Source/Drain に向けた Ni-GaSb/GaSb ショット

キャンパス，2014 年 3 月 18 日．

キー接合の低温における形成」，第 74 回応用物理［86］ 西康一，金相賢，横山正史，横山春喜，竹中充，
高木信一，「金属 GaSb 合金を用いた金属 /GaSb

学会秋季学術講演会，19p-C8-12，同志社大学京田辺キャンパス，2013 年 9 月 19 日．

接合の電気特性」，第 61 回応用物理学会春季学術［95］ キム ミンス，若林勇希，中根了昌，横山正史，講演会，19p-F12-19，青山学院大学相模原キャン

竹中 充，高木信一，「Electrical Characteristics

パス，2014 年 3 月 19 日．

of Ge/Si Hetero-Junction Tunnel Field-Ef fect［87］ 金ミンス，若林勇希，中根了昌，横山正史，竹Transistors and their Post Annealing Effects」，第中 充， 高 木 信 一，「Type-II staggered hetero-

74 回応用物理学会秋季学術講演会，19a-P5-12，

junction tunnel FETs with Ge sources and biaxial

同志社大学京田辺キャンパス，2013 年 9 月 19 日．

tensile strain Si channels」，第 61 回応用物理学会［96］ 韓 在勲，張睿，長田剛規，畑 雅彦，竹中 充，

春季学術講演会，19p-PG4-4，青山学院大学相模

高木信一，「プラズマ後窒化による HfO2/Al2O3/

原キャンパス，2014 年 3 月 19 日．

SiGe ゲートスタックの EOT スケーリングに関す「Si / 歪［88］ 金 栄 現， 韓 在 勲， 竹 中 充， 高 木 信 一，

る検討」，第 74 回応用物理学会秋季学術講演会，

SiGe/Si 導波路コア・キャリア注入型光変調器に17p-B5-8，同志社大学京田辺キャンパス，2013 年

向けた低温表面パシベーション」，電子情報通信

9 月 17 日．

学会第 20 回シリコンフォトニクス研究会，P18,［97］ 一宮佑希，野口宗隆，横山正史，市川 磨，長田

東京工業大学大岡山キャンパス，2013 年 10 月 18

剛規，秦 雅彦，竹中 充，高木信一，「InGaAsP

日．

細線導波路光スイッチに向けた Zn 拡散による［89］ 韓在勲，張睿，長田剛規，秦雅彦，竹中充，高p+InGaAsP の形成」，第 74 回応用物理学会秋季学

木信一，「MOS 光変調器の高性能化に向けたプラ術講演会，19a-P2-15，同志社大学京田辺キャン

ズマ後窒化 SiGe ゲートスタックの EOT スケーリ

パス，2013 年 9 月 19 日．

ング」，電子情報通信学会第 20 回シリコンフォト［98］ 金 佑彊，忻 宇飛，金 栄現，金 相賢，長田剛

ニクス研究会，P14, 東京工業大学大岡山キャン規，秦 雅彦，竹中 充，高木信一，「酸化濃縮パス，2013 年 10 月 18 日．

基板への Sb ドーピングにより作製した極薄膜［90］ 嘉陽田達矢，韓在勲，竹中充，高木信一，「半導Ge-on-Insulator nMOSFETs」，第 74 回応用物理学

体 - 金属遷移を利用したグラフェン光変調器の実会秋季学術講演会，18p-P10-2，同志社大学京田

現に向けたグラフェン中化学ポテンシャルの評

辺キャンパス，2013 年 9 月 18 日．

価」，電子情報通信学会第 20 回シリコンフォトニ「III-V/Ge CMOS フォトニ
［99］ 竹中 充，高木信一，

クス研究会，P17, 東京工業大学大岡山キャンパ

クス実現に向けたデバイス技術」，電気化学会電

ス，2013 年 10 月 18 日．

子材料委員会第 77 回半導体・集積回路技術シン［91］ 亢健，張睿，竹中充，高木信一，「GeOx パッシ
ベ ー シ ョ ン に よ る Ge MSM 受 光 器 の 暗 電 流 削

A-A
168

2013 年 9 月 19 日．

待講演）．

減」
，電子情報通信学会第 20 回シリコンフォトニ［100］ ホン，本行，長尾，尾知，"2 次元ソーターを使

クス研究会，P15, 東京工業大学大岡山キャンパ

用した低演算量準最適 MLD MIMO デコーダ ", 電

ス，2013 年 10 月 18 日．

子情報通信学会信学技報，vol. 113, no.284, pp.59-［92］ 嘉陽田達矢，韓 在勲，竹中 充，高木信一，「半Appendix
VDEC2014̲J.indb 168

ポジウム，神奈川工科大学，2013 年 7 月 11 日（招64, 2014 年 1 月．

導体 - 金属遷移を利用したグラフェン光変調器［101］ 白旭，亀山充隆，" 電流モード論理に基づく多の検討」，第 74 回応用物理学会秋季学術講演会，

値細粒度リコンフィギャラブル VLSI の新概念

19a-P2-18，同志社大学京田辺キャンパス，2013

ア ー キ テ ク チ ャ ", 信 学 技 報，vol. 113, no. 236,

年 9 月 19 日．

ICD2013-81, pp. 59-64, 2013-10-08.

14/07/28 11:03

［102］ 原田伸太郎，白旭，藤岡与周，亀山充隆，" ビッ

学 (2013.10)

トシリアルパケット転送に基づくロジックイン［113］ 刑部僚一，霜鳥敏之，菱木拓哉，飯山宏一，丸メモリ多値リコンフィギャラブル VLSI", 多値論

山武男，“CMOS-APD の青色波長帯における高感

理研究ノート，Vol.36, No.9, pp.9-1 - 9-6, 2013.

度・高速動作”，電子情報通信学会 2014 年総合大［103］ 原田伸太郎，白旭，藤岡与周，亀山充隆，" パ会，C-4-12，新潟大学 (2014.3)

ケット転送制御に基づくロジックインメモリ構［114］ 丸山武男，飯山宏一 ：“CMOS 標準プロセスを造多値リコンフィギャラブル VLSI", 電気関係学

用いた光デバイスの現状（依頼講演）”，電子情会東北支部連合大会，1C06, 2013.

報 通 信 学 会 2014 年 総 合 大 会，C-4-6， 新 潟 大 学［104］ 岡崎剛，筒井弘，越智裕之，佐藤高史，" 準ゼロ(2014.3)

分散推定と誤差平滑化処理を併用するランダム［115］ 高橋春菜，守屋雅隆，徳山貴斗，島田宏，水柿

ウォーク電源網解析",第26回回路とシステムワー

義直，" 磁場応答が非対称なジョセフソン接合でクショップ（於淡路夢舞台国際会議場）, pp.472-のゼロ・クロッシング・シャピロ・ステップ生

477, 2013 年 7 月．

成，" 電子情報通信学会技術研究報告（超伝導エ［105］ 木 村 和 紀， 筒 井 弘， 越 智 裕 之， 佐 藤 高 史，

レクトロニクス），SCE2013-37, 2014 年 1 月 23 日

"SRAM 回路解析における最小ノルム不良サンプ［116］ 水柿義直，高橋春菜，島田宏，"Nb インライン接ルと歩留まりの関係",第26回回路とシステムワー

合でのゼロ・クロッシング・シャピロ・ステッ

クショップ（於淡路夢舞台国際会議場）, pp.374-

プ生成，" 2014 年第 61 回応用物理学会春季学術379, 2013 年 7 月．

講演会，2014 年 3 月［106］ 粟野皓光，佐藤高史，" トランジスタアレイを用［117］ 橋本昌宜，" オンチップばらつきモニタリングにいた BTI 劣化の統計的観測 ", 情報処理学会 DA シ

よる適応的性能補償 (Invited)," 電子情報通信学会

ンポジウム 2013（於岐阜県下呂市ホテル下呂温泉

集積回路研究会，January 2014.

水明館）, pp.85-90, 2013 年 8 月．

［118］ 尾 上 孝 雄， 橋 本 昌 宜， 密 山 幸 男，Dawood［107］ 藤田隆史，川島潤也，廣本正之，筒井弘，越智Alnajjar, 郡浦宏明，"VLSI の信頼性を向上させる

裕之，佐藤高史，" 低電源電圧におけるフリップ

再構成可能アーキテクチャ (Invited)," 電子情報

フロップの故障モードの解析 ", 電子情報通信学

通信学会リコンフィギャラブルシステム研究会，会技術研究報告（於函館）, Vol.113, No.112, pp.129-

November 2013.

134, 2013 年 7 月．

［119］ 飯塚翔一，水野雅文，黒田弾，橋本昌宜，尾上［108］ 新谷道広，佐藤高史，" 最大動作周波数テストの孝雄，" 適応的速度制御における連続時間マルコ枠組みを用いたデバイスパラメータ推定手法 ", 電

フ過程を用いた故障発生時間高速評価手法，" 情子情報通信学会技術研究報告（於機械振興会館）,

報処理学会 DA シンポジウム，August 2013.

Vol.113, No.430, DC2013-85, pp.37-42, 2014 年 2 月．

［120］ 郡浦宏明，Dawood Alnajjar, 密山幸男，越智裕之，［109］ 霜鳥敏之，刑部僚一，丸山武男，飯山宏一 ：“標今川隆司，野田真一，若林一敏，橋本昌宜，尾準 CMOS プロセスで作製したアバランシェ光検

上孝雄，"C ベース設計に対応した信頼性可変粒出器の高速応答特性”，電子情報通信学会レー度複合型再構成可能アーキテクチャ，" LSI とシ

ザ・量子エレクトロニクス研究会，LQE2013-16

ステムのワークショップ，May 2013.

(2013.5)［121］ 原田諒，密山幸男，橋本昌宜，尾上孝雄，" 放射［110］ 飯山宏一，丸山武男 ：“標準 CMOS プロセスによ線起因一過性パルスが信頼性に与える影響の実

る高感度・高速光検出器の開発（招待講演）”，平験的評価，" LSI とシステムのワークショップ，

成 25 年電気関係学会北陸支部連合大会，D-I，金May 2013.

沢大学 (2013.9)［122］ 郡浦宏明，Dawood Alnajjar, 密山幸男，越智裕之，［111］ 刑部遼一，霜鳥敏之，菱木拓哉，丸山武男，飯今川隆司，野田真一，若林一敏，橋本昌宜，尾山宏一 ：“CMOS-APD の青色波長帯における高上孝雄，" 動作合成に対応した信頼性可変混合粒

感度・高速動作”，平成 25 年電気関係学会北陸支度再構成可能アーキテクチャの検討，" 電子情報部連合大会，D-7，金沢大学 (2013.9)

通信学会リコンフィギャラブルシステム研究会，

VDEC2014̲J.indb 169

May 2013.

CMOS 互 換 プ ロ セ ス と CMOS 標 準 プ ロ セ ス の［123］ 笹 川， 田 村， 外 山， 淡 野，"CMOS ス イ ッ チ に違い（招待講演）”，電子情報通信学会シリコン・

おけるホールド誤差低減手法 ", 第 34 回多値論理

フォトニクス研究会，SIPH2013-22，東京工業大

フォーラム，2013 年 9 月．

169

Appendix［112］ 丸山武男，飯山宏一 ：“CMOS フォトニクス−

A-A

14/07/28 11:03

［124］ 田邊，田村，外山，淡野，" 容量アレイ型 D/A［136］ 下薗太，大畠賢一，低電圧化に適したコンパレー

変換器のレイアウト設計に関する一考察 ", 2013

タトポロジー，電子情報通信学会ソサイエティ

年度電子情報通信学会九州支部学生会講演会，大会，2013 年 9 月．

C-26, 2013 年 9 月．
［125］ 下山，田村，外山，淡野，" 生体信号処理のため［137］ 吉村渉，大畠賢一，高速・低電力 AD 変換器における抵抗ラダーの歪自動補正技術，電子情報通の超低消費電力，低利得変動 CMOS オペアンプ

信学会デザインガイア 2013, 2013 年 11 月．

の設計 ", 平成 25 年度電気関係学会九州支部連合［138］ 大 畠 賢 一，AD 変 換 器 に お け る デ ィ ジ タ ル ア

大会，2013 年 9 月．
［126］ 春山，田村，外山，淡野，" フォールデッドカス

シ ス ト 技 術 の 動 向，Microwave Workshop &Exhibition, 2013 年 11 月．

コードオペアンプのためのレプリカバイアス回［139］ 吉村，大畠，" 高速・低電力 AD 変換器における路の提案とバイアス電流依存についての検討 ", 平

抵抗ラダーの歪自動補正技術 "，電子情報通信学

成 25 年度電気関係学会九州支部連合大会，2013

会総合大会，2014 年 3 月

年 9 月．
［127］ 上村，淡野，田村，外山，" 受信強度比較方式を用いた赤外線受信回路の設計と解析 ", 多値論理とその応用研究会，2014 年 1 月．
［128］ 崔冀，岩崎紘介，出井良明，松岡俊匡，" 無線給［140］ 岩元，大畠，" クロック昇圧回路の低電力化技術"，電子情報通信学会総合大会，2014 年 3 月［141］ 田中，魏，"SD 数の非零桁数削減回路の改良 ", 第26 回回路とシステムワークショップ，pp.209-214,
2013 年 7 月．

電微粒子操作チップための超低電圧電源モニタ［142］ Y. Tanaka, Some implementations of canonical

リング回路 ", 電気学会電子回路研究会，2013 年

signed-digit recoding circuits, AMDE 2013, Kiryu,

10 月．

Japan, Dec, (2013).

［129］ 崔冀，岩崎紘介，出井良明，松岡俊匡，" 無線給［143］ 坂本直之，塩見英久，久保田雅則，岡村康行，

電微粒子操作チップのための超低電圧電源モニ

三田吉郎，" 非接触 MEMS 駆動を目指したマイク

タリング回路 ", 電子情報通信学会集積回路研究

ロ電磁界共鳴電力伝送回路に関する研究 ", 電子情会，2014 年 1 月．

報通信学会集積回路研究会 (ICD) 学生・若手研究［130］ 趙益均，裵正男，松岡俊匡，海老沼拓史，" トリ会，京都，2014 年 1 月

プルバンド GPS CMOS 受信機 RF フロントエンド［144］ Kota Hosaka, Masanori Kub ota, Yu-Tang Chen,の設計 ", 電子情報通信学会集積回路研究会，2014

and Yoshio Mita, \High precision measure-ment

年 1 月．

of on-wafer LED devices by CMOS-MEMS prob［131］ 岩崎紘介，出井良明，上田瞬，宮脇裕介，岸和e card with electrical contact sensing function",

田泰，崔冀，松岡俊匡，藤井秀司，" 低電圧動作

The 30th SENSOR SYMPOSIUM on Senosors,

液中オンチップ微粒子操作に関する研究 ", 応用物

Micromachines and Applied Systems, 5-7 Nov,

理学会関西支部講演会，2013 年 10 月．

2013［132］ S. T. Radhapuram, J. Bae, I. Jo, T. Matsuoka, "A［145］ 米田佳祐，久保田雅則，ティクシェ三田アニエ

Low-Power 100 MHz-2 GHz 32/33 Dual-Modulusス，森下賢志，森功，保坂航太，三田吉郎，" 省Prescaler Based on NAND D Flip-Flop", 電子情報

電力・長寿命 MEMS メモリを目指すマイクロ通信学会総合大会，2014 年 3 月．

ラッチ機構設計と作製 ", LSI とシステムのワーク［133］ J. Bae, S. T. Radhapuram, I. Jo, T. Matsuoka, "LowPower Design of Digital-Controlled Oscillator with

170

用いた音波の熱的な検知に関する研究 ", 電気学

通信学会総合大会，2014 年 3 月．

会マイクロマシンセンサシステム研究会，東京，2013 年 8 月

賢一，1 GHz, 8 bit サブレンジング型 AD 変換器［147］ 井上栄史，安永守利，相部範之，“画像伝送によ（1）―低電力化技術―，電子情報通信学会集積るセグメント分割伝送線の信号品質評価，” 第 51

回路研究会，2013 年 7 月．

回機能集積情報システム研究会（FIIS），2013 年 7

Appendix［135］ 吉村渉，岩元雅太郎，下薗太，田平大基，大畠

VDEC2014̲J.indb 170［146］ 施英漢，久保田雅則，三田吉郎，"MEMS 技術を

ΔΣModulator for MICS Applications", 電子情報
［134］ 岩元雅太郎，吉村渉，下薗太，田平大基，大畠

A-A

ショップ 2013, 2013 年 5 月

月

賢一，1 GHz, 8 bit サブレンジング型 AD 変換器「ワード線電位を適応的に［148］ 小林伸彰，榎本忠儀，（2）―評価結果と不良解析―，電子情報通信学

降圧して読み出しマージンを拡大した低電圧 6Tr

会集積回路研究会，2013 年 7 月．

CMOS SRAM」， 信 学 技 報，vol. 113，no. 236，

14/07/28 11:03

ICD2013-82，pp. 65-70，2013 年 10 月 8 日．
「読み・書きマージンを拡［149］ 小林伸彰，榎本忠儀，

較，” 平成 25 年度電気関係学会九州支部連合大会，
02-1P-14，Sep. 2013.

大した低電圧動作 6-Tr CMOS SRAM」，信学ソ大［162］ 下田和馬，畑石和慶，深井澄夫，清水暁生，石会講演論文集 2，エレクトロニクス講演論文集 2，

川洋平，“FG-MOSFET を用いた 4 値マイコンのC-12-36，p.135，2013 年 9 月 19 日．

設計，” 平成 25 年度電気関係学会九州支部連合大［150］ 國本将也，原祐子，中島康彦，" 永久故障回避のための等価命令列置換手法 ", 信学技報，Vol.113,

会，02-1P-14，Sep. 2013.
［163］ 森智博，畑石和慶，下田和馬，深井澄夫，清水No.169, CPSY2013-30, pp.121-126, Jul. (2013)

暁生，石川洋平，“FG-MOSFET を用いた 4 値乗

［151］ 藤原知広，姚駿，原祐子，中島康彦，" リング型算器の設計，” 2013 年度電子情報通信学会九州支

アレイアクセラレータのマクロパイプライン化

部学生会講演会・講演論文集，C-25，Sep. 2013.

による性能見積もり ", 研究報告計算機アーキテ［164］ 眞崎瑛里，大塩悠貴，花桐詩瑞香，野口卓朗，

ク チ ャ（ARC），2013-ARC-206, No.14, pp1-6, Jul.

清水暁生，深井澄夫，石川洋平，“SKILL 言語を(2013)

用いた IC レイアウト環境の拡張，” 2013 年度電子［152］ 早 苗 駿 一， 原 祐 子， 山 下 茂， 中 島 康 彦，"Partially-Programmable Circuit の歩留まり向上のための LUT 最適化手法 ", 情報処理学会 DA シン

情報通信学会九州支部学生会講演会・講演論文集，C-28，Sep. 2013.
［165］ 江中祐貴，清水暁生，石川洋平，深井澄夫，“カポジウム，pp.27-32, 下呂，Aug. (2013)

レントミラーに用いる電流電圧変換回路の測定，”［153］ 長沼秀樹，谷卓治，笹木悠一郎，木野久志，清2013 年度電子情報通信学会九州支部学生会講演

山浩司，田中徹，" 完全埋め込み型人工網膜のた会・講演論文集，C-31，Sep. 2013.

めのエッジ強調機能を有する 37x37 ピクセル人工［166］ 笹原昭平，畑石和慶，下田和馬，深井澄夫，清網膜チップ，" LSI とシステムのワークショップ

水暁生，石川洋平，“多値加算器における最適レ

2013, pp. 193-195, May 2013.

ベルの比較・検討，” 2013 年度電子情報通信学会［154］ 和泉，松田，岩田，水島，小幡勤，" 圧力センサ
用多チャンネル CV 変換回路の設計 ", 電気関係学会北陸支部連合大会，2013 年 9 月

九州支部学生会講演会・講演論文集，C-33，Sep.
2013.
［167］ 中山恭綺，松元聡志，深井澄夫，清水暁生，“D/［155］ 道用，松田，岩田，" 実際的構造を有するナノA 変換器に適した多出力ニューロン MOS カレン

MOSFET のシミュレーション解析 ", 電気関係学

トミラーの検討，” 2013 年度電子情報通信学会九会北陸支部連合大会，2013 年 9 月

州支部学生会講演会・講演論文集，C-35，Sep.

［156］ 山口，鬼頭，高木，" 剰余符号を用いたオンライ
ン誤り検出可能な浮動小数点乗算器 ", FTC 研究会，2013 年 7 月．

2013.
［168］ 田中，桂井，井上，岸根，野河，稲葉，” 25Gbit/s 動作に向けたプリエンファシス機能付き 65nm-［157］ 山口，鬼頭，高木，" 剰余検査によるオンライン

CMOS 出力バッファ回路の検討 ", 利用ファシリ

誤り検出可能な浮動小数点乗算器 ", DA シンポジ

ティ ：Cadence, Synopsys, Mentor, 電子情報通信

ウム，2013 年 8 月．

学会総合大会 2014, C12-5［158］ 須田，高瀬，高木，高木，" 高位合成における非［169］ 井上，岸根，土谷，稲葉 “65nm-CMOS を用いた一様依存性を持つ入れ子ループ向けのバッファ

インダクティブピーキング型低雑音 VCO”，電子構成手法 ", デザインガイア 2013, 2013 年 11 月．

情報通信学会総合大会 2014, C12-39［159］ 渡邉，" 電源プレーンの三角形メッシュを用いた［170］ 尾本，岸根，稲葉 “遅延検波回路を用いたラベリ

等価回路モデルの比較とその過渡解析の高速化 ",ング信号検出回路の検討”，, 電子情報通信学会総第 26 回回路とシステムワークショップ，pp.102-

合大会 2014, A-1-25

107, 2013 年 7 月．

［171］ 森田峻介，深山正幸，松田吉雄，" アフィン動き［160］ 清水暁生，花桐詩瑞香，古賀圭介，荻島真澄，

モデル推定プロセッサの顔器官追跡への応用 ",石川洋平，野口卓朗，深井澄夫，“学内向け演算

電子情報通信学会集積回路研究会技術研究報告，

増幅器設計コンテストの実施とその教育効果に2013 年 8 月．

部大会 講演要旨集，B27，pp.69-70，Oct. 2013.
［161］ 畑石和慶，下田和馬，深井澄夫，清水暁生，石川洋平，“4 値加算器における生成回路部分の比VDEC2014̲J.indb 171［172］ 深山正幸，" 画像認識プロセッサの研究 ", 電子情報通信学会リコンフィギャラブルシステム研究
会技術研究報告，2013 年 9 月．

171

Appendix

ついて”，日本産業技術教育学会 第 26 回九州支

A-A

［173］ 早川雄飛，高田賢介，田中雅光，藤巻朗，" 低消

14/07/28 11:03

費電力化単一磁束量子マイクロプロセッサにお［185］ 上阪岬，喜多祐真，田中雅光，藤巻朗，永沢秀

けるデータパスの設計と評価，" 超伝導エレクト

一，日高睦夫，"20kA/cm2 プロセスによる単一

ロニクス研究会，2013 年 7 月．

磁束量子回路の動作実証，" 電子情報通信学会［174］ 高 田 賢 介， 早 川 雄 飛， 田 中 雅 光， 藤 巻 朗，

2014 年総合大会，2014 年 3 月．

"10kA/cm2 プロセスを用いた 2-bit ビットスライ［186］ 田中雅光，大桃由紀雄，高木一義，高木直史，ス・アダーの設計と評価，" 超伝導エレクトロニ

藤巻朗，" 単一磁束量子 32 ビットマイクロプロ

クス研究会，2013 年 7 月．

セッサに向けたビットスライスバレルシフタの［175］ 喜多祐真，松岡宏弥，宮嶋茂之，田中雅光，藤巻朗，"RSFQ 回路のシャント抵抗の接続方法変更による低雑音化の手法の提案と実証，" 超伝導設計と実装，" 電子情報通信学会 2014 年総合大会，
2014 年 3 月．
［187］ 幸村勇斗，田中雅光，永沢秀一，吉川信行，藤エレクトロニクス研究会，2013 年 7 月．

巻朗，"10kA/cm2 Nb プロセスを用いたジョセフ［176］ 早川雄飛，高田賢介，田中雅光，藤巻朗，" 電ソンランダムアクセスメモリの設計，" 電子情報

力化単一磁束量子マイクロプロセッサにおける通信学会 2014 年総合大会，2014 年 3 月．

データパスの低速試験，" 電子情報通信学会 2013［188］ 喜多祐真，伊藤圭介，于国偉，藤巻朗，日高睦

年ソサイエティ大会，2013 年 9 月．

夫，石田武和，"100 万画素中性子イメージング［177］ 高 田 賢 介， 早 川 雄 飛， 田 中 雅 光， 藤 巻 朗，"10システムに向けた単一磁束量子回路の設計，"

kA/cm2 Nb プロセスを用いた 2-bit ビットスライ

2014 年 第 61 回 応 用 物 理 学 会 春 季 学 術 講 演 会，

ス・アダーの動作実証，" 電子情報通信学会 20132014 年 3 月．

年ソサイエティ大会，2013 年 9 月．

［189］ 黒川綜太，田中雅光，藤巻朗，喜多祐真，" 素［178］ 幸村勇斗，滝波拓海，北山敦史，田中雅光，藤子特性のばらつきが単一磁束量子シフトレジス

巻朗，" 低電圧駆動 RSFQ 回路における AND ゲー

タ回路のバイアスマージンに与える影響の調査，

トでの干渉の評価，" 電子情報通信学会 2013 年ソ" 2014 年第 61 回応用物理学会春季学術講演会，

サイエティ大会，2013 年 9 月．

2014 年 3 月．

［179］ 滝波拓海，伊藤将人，幸村勇斗，田中雅光，藤［190］ 藤巻朗，日高睦夫，石田武和，" 単一磁束量子読

巻朗，" 低電圧駆動単一磁束量子回路における受出し回路による中性子検出器，" 電子情報通信学

動伝送線路リング発振器の評価，" 電子情報通信会 2014 年総合大会，2014 年 3 月．

学会 2013 年ソサイエティ大会，2013 年 9 月．

［191］ 樺 沢 皓 介， 杉 林 直 彦， 柳 澤 政 生， 木 村 晋 二，"［180］ 伊藤圭介，于国偉，喜多祐真，田中雅光，藤巻フィルタ向け定数乗算のメモリベース実現によ朗，" 電流バイアス運動インダクタンス検出器アる 低 電 力 化，" 信 学 技 法，VLD2013-29, pp.101-

レイに向けたアドレス生成回路の評価，" 2013 年

106, July 2013.

第 74 回応用物理学会秋季学術講演会，2013 年 9月．

［192］ 糸井優大・木村晋二，書込み電力最小カット部
探索とそれを用いた不揮発論理回路の低電力化［181］ 喜多祐真，田中雅光，藤巻朗，" シャント抵抗接信学技法，Vol.113, No.320, pp.147-152, Nov. 2013.

続方式の変更による SFQ コンパレータの雑音量［193］ 篠原寛行・柳澤政生・木村晋二，" 差分を用いの評価，" 2013 年第 74 回応用物理学会秋季学術

た不揮発メモリの書込み回数削減による低電力

講演会，2013 年 9 月．

回路設計，" 信学技法，Vol. 113, No. 416, pp.167-［182］ 早川雄飛，高田賢介，田中雅光，藤巻朗，" 低電172, Jan. 2014.

力化単一磁束量子マイクロプロセッサにおける［194］ 柴谷恵，汐崎充，中井綱人，藤野毅，“IO-masked

データパスの試験，" 第 88 回低温工学・超電導学

dual-rail ROM の EM リーク低減手法，” SCIS 2014,

会，2013 年 12 月．

Jan. 2014.

［183］ 田中雅光，早川雄飛，高田賢介，藤巻朗，" 低電［195］ 鵜 飼 慎 太 郎， 中 井 綱 人， 北 村 俊 樹， 久 保 田 貴

A-A

圧単一磁束量子回路によるビットシリアルマイ也，汐崎充，藤野毅，" 耐タンパ性向上のためのクロプロセッサの動作実証，" 第 88 回低温工学・

Hybrid Masking Dual-Rail ROM を用いた AES 暗172

超電導学会，2013 年 12 月．

号回路の性能評価 ", 信学技報，vol. 113, no. 323,

Appendix［184］ 高 田 賢 介， 早 川 雄 飛， 田 中 雅 光， 藤 巻 朗，"10

VDEC2014̲J.indb 172

ICD2013-88, pp. 19-24, 2013 年 11 月．

kA/cm2 Nb プロセスを用いた 4bit ビットスライ［196］ 中野将志，鵜飼慎太郎，柴谷恵，久保田貴也，ス ALU の設計と評価，" 電子情報通信学会 2014

汐崎充，藤野毅，" サイドチャネル攻撃対策 AES

年総合大会，2014 年 3 月．

暗号と PUF 技術を用いた車載向け耐タンパ認証

14/07/28 11:03

システムの設計と実装", ETNET2014, 2014年3月．

pp. 235-237, 2013 年 5 月．

［197］ 菅谷周平，西村隆志，竹内章浩，汐崎充，藤野［208］ 中澤，廣瀬，大﨑，椿，黒木，沼，" ばらつき補毅 " サイドチャネル攻撃耐性を持つ IO-Masked

正技術を用いたシングルスロープADコンバータ，

Dual-Rail ROM のデータ読み出し遅延差を用いた" LSI とシステムのワークショップ 2013, pp. 184-

PUF の検討と設計 ", SCIS2014, 2014 年 1 月．

186, 2013 年 5 月．

［198］ 竹内章浩，久保田貴也，汐崎充，藤野毅，"AES［209］ 長 井， 廣 瀬， 椿， 黒 木， 沼，" 低 電 圧 エ ネ ル

暗号回路に対するテンプレートを用いたサイ

ギー・ハーベスティングに向けた 0.27-V 入力，効ドチャネル攻撃評価 ", LSI とシステムのワーク

率 75 ％，オンチップ・チャージポンプ回路，" 第ショップ 2013, ポスター発表，2013 年 5 月．

26 回回路とシステムワークショップ，pp.319-324,［199］ 竹内章浩，谷口雅人，汐崎充，藤野毅，"PUF の環境変化も考慮した鍵生成システムの実装評価 ",SCIS 2014, Jan. 2014.
［200］ 西村，小川，岡本，寺村，汐崎，藤野 " 機械学習による遅延時間差検出型アービター PUF モデル
を用いたチップ認証″ 2013 年 5 月 LSI とシステ
ムのワークショップ p175
［201］ 西村，菅谷，竹内，汐崎，藤野 " サイドチャネ
ル攻撃耐性を持つ IO-Masked Dual-Rail ROM に2013 年 8 月．
［210］ 杉本俊貴，谷本洋，吉澤真吾，" 確率的フラッシュ型 AD 変換器の線形化手法，" 電気学会，電子回路研究会資料，ECT-14-029, pp.153-160, Jan.
2014.
［211］ 佐々木大地，吉澤真吾，谷本洋，" 自律自己学習
による可変語長制御 OFDM 受信機の低消費電力化，" 電子情報通信学会 SIS 研究会，SIS2013-52,
pp.137-142, Dec. 2013.

統合可能な PUF 回路の検討と設計 " 信学技報， ［212］ 高橋孝国，谷本洋，吉澤真吾，" 広い同相入力範
vol.113，no.322，CPM2013-112，ICD2013-89，

囲を持つ 0.5V 動作 CMOS インバータ増幅器，" 電

p25 〜 30，2013 年 11 月

気関係学会北海道支部連合大会講演論文集，pp.

［202］ 堀遼平，大谷拓，人見達郎，上口翔大．吉川雅

13, Oct. 2013.

弥，藤野毅，“ビアプログラマブルアーキテクチャ［213］ 川合翔麻，小林良太郎，嶋田創，" レジスタ値のVPEX4 (1) 〜配線混雑度改善と低消費電力性能

部分更新による低消費エネルギー指向ヘテロジ向上のための基本論理素子の改良〜”，信学技報，

ニアス・クラスタ型プロセッサ，" 電子情報通信

vol.113, no.320, VLD2013-71, pp.81-86, 2013 年 11

学会技術報告 CPSY2013-39, pp. 1-6, 広島県東広島月市，2013 年 11 月．

［203］ 大谷，堀，吉川，藤野 " ビアプログラマブルアー［214］ 浅井，吉川，“FDTD 法を用いた暗号サイドチャ

キテクチャ VPEX3S −動作速度を改善するため

ネルリークの設計評価手法”，信学技報，Vol.113,の基本論理素子の改良− ", 信学技報，vol. 113,

No.217, pp.1-7

no. 320, VLD2013-70, pp. 75-80, 2013 年 11 月．
［204］ 上田佳祐，堀遼平，汐崎充，熊本敏夫，藤田智弘，藤野毅 “ビアプログラマブルアナログ (VPA)［215］ 浅井，吉川，“設計段階での暗号サイドチャネル
リークの解析と対策”，暗号と情報セキュリティ
シンポジウム 2014,2A3-1

回路設計とプログラマブルアナログ回路との性［216］ 佐藤謙介，今井雅，" 多ビット記憶素子を用いた能比較” 信学技報，vol. 113, no. 323, ICD2013-87,

高性能非同期式回路設計方式，" 電気学会電子・pp. 13-18, 2013 年 11 月．

情報・システム部門大会，pp.864-869, Sep., 2013［205］ 人見達郎，堀遼平，上岡泰輔，吉川雅弥，藤野［217］ 今井雅，米田友洋，" マルチクロック・デュアル

毅，" ビアプログラマブルストラクチャード ASIC

エッジトリガフリップフロップを用いたヘテロ

ア ー キ テ ク チ ャ VPEX の DES 暗 号 回 路 に お け

タイミング回路設計，" 電気学会電子・情報・シる消費電力性能評価 ", LSI とシステムのワーク

ステム部門大会，pp.870-875, Sep., 2013

ショップ 2013, ポスター発表，2013 年 5 月．

［218］ 今井雅，米田友洋，"2 相ハンドシェイクプロト
コル非同期式回路向けマルチクロック・マルチ

ルデバイス VPEX4 のベンチマーク回路を用いた

エッジトリガ・フリップフロップの提案，" 電子

性能評価 ", 電子情報通信学会技術研究報告，2013

情報通信学会技術研究報告 VLD2013-47, ICD2013-年 11 月 27 日〜 29 日，pp.87-92．

71, IE2013-47, pp.7-12, Oct., 2013［207］ 尾崎，廣瀬，椿，黒木，沼，“適応バイアス電流［219］ 寺山，今井，"MOUSETRAP パイプライン回路の生成技術を用いた超低電力・高速 Rail-to-Rail オペ

スキャンテスト，" 2014 年電子情報通信学会総合

アンプ，” LSI とシステムのワークショップ 2013,

大会，Mar., 2014

VDEC2014̲J.indb 173

A-A
173

Appendix［206］ 上口，堀，大谷，吉川，藤野 " ビアプログラマブ

14/07/28 11:03

［220］ 上ノ原誠二，厚地泰輔，松坂建治，田向権，森遅延の影響を抑えた連続時間型 ΔΣ 変調器の設

江隆，合原一幸，デバイスミスマッチに頑健な計，" 電気学会，電子回路研究会，ECT-13-058，

PWM 方式 CMOS 結合回路，電気学会電子回路研

Mar., 29, 2013.

究会，ECT-14-011, pp. 53-57, 2014 年 1 月 23 日，しいのき迎賓館（金沢）［221］ 松坂建治，田中秀樹，大久保悟，東原敬，森江隆，脳型情報処理ハードウェア実現に向けたパ

誠二郎，設計情報を容易に共有可能なドキュメ
ント化に関する考察電気学会，電子回路研究会，
ECT-13-084，Oct., 3, 2013.

ルス結合位相振動子に基づくスパイクベース演［232］ 春田牧人，橘本力，竹原浩成，須永圭紀，野田算，2013 年度人工知能学会全国大会，講演番号俊彦，笹川清隆，徳田 崇，太田淳，" 脳内内因

3H3-OS-05b-5in, 2013 年 6 月 4-7(6) 日，市民プラザ

性光シグナル計測用埋植型 CMOS イメージング（富山）

デバイス，"（ポスター，優秀ポスター発表賞）,情［222］ 宮代祐也，松坂建治，東原敬，田中宙夫，田向権，森江隆，パルス結合位相振動子ネットワー

報センシング研究会，IST2013-26, 2013/5/31, 埼
玉大学東京ステーションカレッジ

クの CMOS 集積回路化とその評価，電気学会電［233］ 宮澤和也，竹原浩成，岡林大恭，笹川清隆，野子回路研究会，ECT-13-117, pp. 29-34, 2013 年 11

田俊彦，徳田崇，Soo Hyeon Kim, 飯野亮太，野月 29 日，日本大（東京）

地博行，太田淳，" デジタル ELISA 法に向けた画［223］ 瀬尾真人，渡邊 実，「差分光再構成型ゲートア

像処理によるレンズレスオンチップ蛍光検出デレイの放射線耐性向上実装手法」電子情報通信

バイスの開発，"（ポスター）, 情報センシング研究

学会技術研究報告（リコンフィギャラブルシステ

会，IST2013-25, 2013/5/31, 埼玉大学東京ステーム研究会）
Vol. 113，No. 325，pp. 83-86，鹿児島

ションカレッジ

県文化センター（宝山ホール），11 月 28 日，2013.

［234］ 須永圭紀，春田牧人，元山真由美，太田安美，「フーリエ変換を［224］ 上窪勇貴，渡邊実，川人祥二，

野田俊彦，笹川清隆，徳田崇，太田淳，" 励起光用いた光再構成型ビジョンチップによる画像認

波長制御による生体埋植型蛍光イメージングデ

識」電気関係学会 東海支部連合大会，静岡大学，バイスの高感度化，" 映像情報メディア学会年次

9 月 24 日，2013.

大会，15-5, 2013/8/30, 工学院大学 新宿キャンパ［225］ 藤森卓巳，渡邊 実，「光再構成型ゲートアレイ

ス，電子情報通信学会技術研究報への色構成手法」［235］ 竹原浩成，宮澤和也，笹川清隆，野田俊彦，徳告（リコンフィギャラブルシステム研究会）Vol.

田崇，Soo Hyeon Kim, 飯野亮太，野地博行，太113，No. 221，pp. 103-108，北陸先端科学技術大

田淳，" レンズレスデジタル ELISA システム向学院大学，9 月 19 日，2013.

け積層フォトダイオード CMOS イメージセンサ［226］ 赤木昂太，渡邊 実，「光再構成型ゲートアレイの開発，" 映像情報メディア学会年次大会，15-7,への可変サイズスポット構成手法」電子情報通2013/8/30, 工学院大学 新宿キャンパス

信学会技術研究報告（リコンフィギャラブルシス［236］ 宮澤和也，竹原浩成，笹川清隆，野田俊彦，徳テム研究会）Vol. 113，No. 221，pp. 109-112，北田崇，Kim Soo Hyeon, 飯野亮太，野地博行，太陸先端科学技術大学院大学，9 月 19 日，2013.

田淳，"Digital ELISA に向けた高感度 CMOS イ［227］ 前川輝，荻原昭文，渡邊実，森脇烈，「光再構成メージセンサと画像処理によるレンズレスオン

用コンテキストデータの液晶ホログラムへの角チップ蛍光計測デバイスの開発 ," 応用物理学会秋

度多重記録」，応用物理学会秋季学術講演会，同季学術講演会，16a-C4-1, 2013/9/16, 同志社大学

志社大学，9 月，2013.

京田辺キャンパス［228］ 岩崎，齋藤，" サイクルタイム制約を考慮した低［237］ 中島駿，前澤安代，野田俊彦，笹川清隆，徳田

消費電力な束データ方式による非同期式 AVR プ

崇，太田淳，" オプトジェネティクス応用に向けロセッサの設計 ", vol.2013-SLDM-163, no.28, 2013

た CMOS ベース光 - 電気神経インターフェースデ

年 11 月．

バイス ," 応用物理学会秋季学術講演会，16a-C4-2,

A-A
174

［231］ 石川武道，清水祐希，吉野理貴，安田 彰，森山［229］ 吉 田， 安 藤， 鈴 木， 平 田，“ テ レ ス コ ピ ッ ク 型

Appendix

OPA の 1/f 雑音低減技術”, 2014 年電子情報通信学会総合大会，C-12-2，2014 年 3 月．

2013/9/16, 同志社大学 京田辺キャンパス［238］ 石井孔明，笹川清隆，野田俊彦，徳田崇，太田淳，" 完全埋植型 CMOS イメージセンサのため［230］ 清水祐希，安田 彰，吉野理貴，北原義大，"FIRの電池駆動実験 ," 応用物理学会秋季学術講演会，

フィルタを用いてクロックジッタと過剰ループ

16a-C4-3, 2013/9/16, 同志社大学 京田辺キャンパ

VDEC2014̲J.indb 174

14/07/28 11:03

ス［239］ 徳田崇，黒木渉平，石井孔明，野田俊彦，笹川

2013/10/9, ミレニアムホール，奈良先端科学技術
大学院大学

清隆，太田淳，"RF 駆動型人工視覚向けフレキシ［247］ 若間範充，上嶋和弘，寺尾公維，野田俊彦，笹ブル網膜刺激デバイス，" 応用物理学会秋季学術

川清隆，徳田崇，西山靖浩，垣内喜代三，太田

講演会，16a-C4-4, 2013/9/16, 同志社大学 京田辺淳，" 偏光分析 CMOS イメージセンサを用いたキャンパス

in situ 不斉計測システム，"（ポスター）, 応用物理

［240］ 藤本裕介，黒木渉平，野田俊彦，笹川清隆，徳学会関西支部平成 25 年度第 2 回講演会「関西の田崇，寺澤靖雄，太田淳，"CMOS チップを電極

グリーン・バイオエレクトロニクス研究の現状

内部に組込んだ人工視覚用スマート電極アレイと若手からの発信」, P-38, 2013/10/9, ミレニアムの作製 ," 応用物理学会秋季学術講演会，16a-C4-5,

ホール，奈良先端科学技術大学院大学

2013/9/16, 同志社大学 京田辺キャンパス［248］ 河村敏和，高橋正幸，上嶋和弘，太田安美，元［241］ 上嶋和弘，高橋正幸，太田安美，元山真由美，

山真由美，野田俊彦，笹川清隆，徳田崇，興津

野田俊彦，笹川清隆，徳田崇，興津輝，竹内昌

輝，竹内昌治，太田淳，" グルコース応答性蛍光治，太田淳，"CMOS イメージセンサによる蛍光

ハイドロゲル搭載体内埋込み CMOS イメージセ方式生体内グルコース計測技術の開発 ," 応用物理

ンサによるグルコース計測，" 映像情報メディア

学会秋季学術講演会，16a-C4-7, 2013/9/16, 同志

学会冬季大会，1 − 1, 2013/12/19, 芝浦工業大学

社大学 京田辺キャンパス［242］ 石井孔明，野田俊彦，笹川清隆，徳田崇，太田淳，" 生体内イメージングにおける無線通信シス［249］ 竹内健，“ストレージクラスメモリを用いたメモ
リシステム”，日本学術振興会 第 131 委員会・154 委員会，2013 年 1 月．

テムの開発，"（ポスター）, 情報フォトニクス研究［250］ 竹内健，“日本の半導体・ナノ・マイクロ技術が会秋合宿，2013/9/23, 研修保養施設倶楽部錦渓，世界で勝ち残るために”，ナノ・マイクロビジネ

札幌

ス展記念講演会，2013 年 1 月．

［243］ 須永圭紀，春田牧人，竹原浩成，元山真由美，［251］ 竹内健，“ストレージ・クラス・メモリを用いた

太田安美，野田俊彦，笹川清隆，徳田崇，太田

ビッグデータ情報処理システム”，最先端研究開

淳，"GFP 計測用埋植型 CMOS イメージングデバ

発支援プログラム「グリーン・ナノエレクトロイスの開発，"（ポスター）, 情報フォトニクス研究

ニクスのコア技術開発」成果報告会，2013 年 3会秋合宿，2013/9/23, 研修保養施設倶楽部錦渓，

月．

札幌［244］ 徳田崇，高橋正幸，上嶋和弘，河村敏和，太田安美，元山真由美，野田俊彦，笹川清隆，興津［252］ 竹内健，“日本のエレクトロニクスが世界で勝ち残るために”，組込み総合技術展関西 2013, 2013年 6 月．

輝，竹内昌治 , 太田淳，" 生体埋め込み CMOS イ［253］ 竹内健，“ビッグデータに向けたストレージ・ク

メージセンサによる蛍光方式グルコースセンシ

ラス・メモリとフラッシュメモリのハイブリッ

ング技術，" 情報センシング研究会，2013/9/30,

ド SSD”，第 77 回半導体・集積路技術シンポジウ

機会振興会館，東京

ム，2013 年 7 月．

［245］ 竹原浩成，宮澤和也，笹川清隆，野田俊彦，徳［254］ 竹内健，“ストレージ・クラス・メモリが実現す

田崇，Soo Hyeon Kim, 飯野亮太，野地博行，太るリアルタイム性に優れたビッグデータのサー

田淳，" デジタル ELISA 蛍光観察向け積層フォト

ビ ス ”, TEL Advaced Technology Forum 2013,

ダイオード CMOS イメージセンサ，"（ポスター）,

2013 年 8 月．

応用物理学会関西支部平成 25 年度第 2 回講演会

［255］ 竹内健，“企業も個人も，分野を越境することが，「関西のグリーン・バイオエレクトロニクス研究

生き残りの条件”，アゴラ夏休み特別セミナーの現状と若手からの発信」，P-39, 2013/10/9, ミレ「グローバル時代の日本人」，2013 年 8 月．

ニアムホール，奈良先端科学技術大学院大学［246］ 春田牧人，須永圭紀，竹原浩成，野田俊彦，笹川 清 隆， 徳 田 崇， 太 田 淳，" 埋 植 型 CMOS イ

何が勝者と敗者を分けたのか”, BDTI セミナー，
2013 年 8 月．

メージングデバイスによる脳表の血流計測，"［257］ 竹内健，“ストレージクラスメモリとフラッシュ（ポスター）, 応用物理学会関西支部平成 25 年度

メモリが切り拓くリアルタイムのビッグデータ

第 2 回講演会「関西のグリーン・バイオエレクのサービス”，日経 BP 半導体リサーチ，2013 年 8

トロニクス研究の現状と若手からの発信」, P-37,

月．

A-A
175

Appendix

VDEC2014̲J.indb 175［256］ 竹 内 健，“「 電 子 立 国 日 本 の 自 叙 伝 」 か ら 20 年

14/07/28 11:03

［258］ 竹内健，“フラッシュメモリとストレージ・クラ
ス・メモリで構成するビッグデータ向けハイブ［272］ 上口光，吉岡和顕，竹内健，“ブロック消去アー

リッド・ストレージ”, IDEMA セミナー，2013 年

キテクチャを用いた NAND 型高集積相変化メモ

10 月．

リ ”， 応 用 物 理 学 関 係 連 合 講 演 会，27p-PB5-12,［259］ 竹内健，“ストレージクラスメモリとフラッシュ
メモリが切り拓くビッグデータのサービス”，産総研新アプリ研究会，2013 年 10 月．
［260］ 竹内健，“日本の個性を活かし，世界で勝負するには”，連合技術者フォーラム，2013 年 11 月．

2013 年 3 月．
［273］ 畑中輝義，上口光，竹内健，“3 次元実装 SSD 用
昇圧回路の EMC 距離依存性評価”，応用物理学関係連合講演会，27p-PB5-11, 2013 年 3 月．
［274］ 宮地幸祐，藤井裕大，上口光，樋口和英，孫超，［261］ 竹内健，“ストレージクラスメモリとフラッシュ

竹 内 健，“SCM 及 び MLC NAND フ ラ ッ シ ュ メ

メモリが切り拓くビッグデータのサービス”，産モリを用いたハイブリッド SSD と断片化防止ア

総研新アプリ研究会，2013 年 10 月．

ルゴリズムによる性能向上”，集積回路研究会，［262］ 竹内健，“日本の個性を活かし，世界で勝負するには”，連合技術者フォーラム，2013 年 11 月．

信学技報，vol. 113, no. 1, ICD2013-15, pp. 73-78,
2013 年 4 月．

［263］ 竹内健，“半導体メモリが切り拓くビッグデータ［275］ 畑中輝義，上口光，蜂谷尚悟，竹内健，“SCM 及のアプリケーション”，京都賞先端技術部門記

び MLC NAND フラッシュメモリを用いたハイブ

念ワークショップ「集積回路の発展 50 年とそのリッド SSD と断片化防止アルゴリズムによる性

未来 超高集積メモリ・超省電力 LSI に向けて」，

能向上”，集積回路研究会，信学技報，vol. 113,

2013 年 11 月．

no. 1, ICD2013-16, pp. 79-84, 2013 年 4 月．

［264］ 竹内健，“集積回路の未来”，京都賞先端技術部門［276］ 宮地幸祐，上口光，樋口和英，竹内健，“MLC

記念ワークショップ「集積回路の発展 50 年とそ

相変化メモリと NAND フラッシュメモリを用いの未来 超高集積メモリ・超省電力 LSI に向けて」

た三次元ハイブリッド SSD のための正負温度係

パネル討論，2013 年 11 月．

数を有する読み出し参照源”，集積回路研究会，［265］ 竹内健，“3 次元 NAND 型フラッシュメモリによる大容量ストレージの構築に向けて”, Electronic
Journal Technical Seminar, 2013 年 12 月．

信学技報，vol. 113, no. 1, ICD2013-17, pp. 85-90,
2013 年 4 月．
［277］ 宮地幸祐，小林大介，宮野信治，竹内健，“40nm［266］ 竹内健，“IT 融合に向けた次世代メモリストレー

世代 6T-SRAM におけるパスゲートトランジス

ジ制御技術”，第 25 回コンピュータシステム・シ

タへの非対称電荷注入によるスタティックノ

ンポジウム (ComSys2013），2013 年 12 月．

イズマージン改善の解析，” IEEE International［267］ 竹内健，“ReRAM/NAND Flash Memor y Hybrid

Reliability Physics Symposium (IRPS) 報 告 会，

Memory System for Big Data Application”，応用物理学会，2014 年 3 月．

July 2013.
［278］ 下 村 和 也， 寧 渉 洋， 竹 内 健，“Carbon［268］ 竹内健，“フラッシュメモリが切り拓く新しいア

nanotube(CNT) を用いた不揮発性メモリデバイ

プリケーション”，舛岡富士雄先生 文化功労者ごスの書き込み特性の検証”，集積回路研究会，信顕彰記念フラッシュメモリシンポジウム，2014

学技報，vol. 113, no. 419, ICD2013-121, p. 51, 2014

年 3 月．

年 1 月．

［269］ 蜂谷尚悟，宮地幸祐，上口光，竹内健，“3 次元［279］ 石井智也，上口光，竹内健，“低電力ハイブリッ

実装 ReRAM/MLC NAND ハイブリッド SSD に

ド SSD(Solid State Drive) の 3 次元実装方法に関すおける，データマネジメント手法の提案と性能る検討”，集積回路研究会，信学技報，vol. 113,

評価”，集積回路研究会，信学技報，vol. 112, no.

no. 419, ICD2013-121, p. 47, 2014 年 1 月．

425, ICD2012-125, pp. 39- 43, 2013 年 1 月．

A-A

6, 2013 年 3 月．

［280］ C. Monteiro, 高橋康宏，関根敏和，"Measurement［270］ 宮地幸祐，柳原裕貴，竹内健，“BiCS 型三次元積

of CSSAL Multiplier over GF(24) LSI Implemented

層 NAND フラッシュメモリにおけるゲート長，

in 0.18 &#181;m CMOS Technology," 2014 年電子

ゲート間隔及び積層数の設計方針”，応用物理学

情報通信学会総合大会講演論文集，vol.2014, p.2

関係連合講演会，28a-G9-1, 2013 年 3 月．

(A-1-2), March 2014.

176

Appendix［271］ 宮地幸祐，宮野信治，竹内健，“不良セルへの電［281］ 加藤和成，高橋康宏，関根敏和，" サブスレッ

荷同時注入による修復技術を用いた低消費電力

ショルド断熱的論理回路の消費エネルギー比

6T-SRAM”，応用物理学関係連合講演会，28a-G9-

較，" 2014 年電子情報通信学会総合大会講演論文

VDEC2014̲J.indb 176

14/07/28 11:03

集，vol.2014, p.3 (A-1-3), March 2014.
［282］ 高橋康宏，C. Monteiro, 関根敏和，" 負荷容量均化 MEMS シ ン ポ ジ ウ ム，2013 年 11 月 5 日 -7 日，
7AM2-E-6.

一化対称構造断熱的論理回路 CSSAL 〜論理回路［292］ 伊藤浩之，小西敏文，山根大輔，石原昇，町田設計と暗号回路設計の事例〜，" 信学技報，vol.

克之，益一哉，「ミキサファースト RF 受信機の113, no. 224, CAS2013-49, pp. 71-75, Sept. 2013.

ための MEMS 共振器ミキサの検討」，応用物理学［283］ C. Monteiro, 高 橋 康 宏， 関 根 敏 和，"LSI iple-

会集積化 MEMS 技術研究会第 5 回集積化 MEMS

mentation of a secure low-power CSSAL cellular

シンポジウム，2013 年 11 月 5 日 -7 日，7AM2-E-8.

multiplier," 信学技報，vol. 113, no. 224, CAS2013-［293］ 加賀谷賢，小西敏文，山根大輔，松島隆明，佃

52, pp. 89-94, Sept. 2013.

真文，伊藤浩之，石原昇，年吉洋，町田克之，［284］ C. Monteiro, 高橋康宏，関根敏和，"LSI imple-

益一哉，「エネルギーハーベストデバイスの検討

mentation of a bit-parallel cellular multiplier over(1)」
，第 74 回応用物理学会秋季学術講演会・半GF(2^4) using charge-sharing symmetric adiabatic

導体 A（MEMS, NEMS の基礎と応用 ：異種機能

logic," 2013 年電子情報通信学会ソサイエティ大集積化），2013 年 9 月 18 日，18p-P11-5.

会 講 演 論 文 集，vol.2013, p. 101 (C-12-41), Sept.
2013.

［294］ 椎野雄介，藤原琢，伊藤浩之，石原昇，山内悠，
田邉裕貴，野村聡，小西敏文，町田克之，益一［285］ C. Monteiro, 高橋康宏，関根敏和，"Low power

哉，「ISFET を用いたワイヤレス pH モニタリン

CSSAL bit-parallel multiplier over GF(2^4) in 0.18

グ用低電力 FM 送信 IC」，電子情報通信学会 2013

um CMOS technology," 信学技報，vol. 113, no. 2,

ソサイエティ大会，2013 年 9 月 17 日 -20 日，C-12-

EMCJ2013-3, pp. 13-18, April 2013.

24.

［286］ 秦志剛，吉澤浩和，“スイッチトキャパシタ積分［295］ 池田翔，上村龍也，李尚曄，伊藤浩之，石原昇，

回路にパルス入力を与えたときの高調波歪みに

益一哉，「デジタル自動校正付き注入同期型分周ついての検討”，電子情報通信学会ソサイエティ

器および線形バラクタを用いた低電圧位相同期

大会 講演論文集，p.68, (2013).

回路」，電子情報通信学会 2013 ソサイエティ大会，［287］ 崔文杰，吉澤浩和，“Low Dropout レギュレータ

2013 年 9 月 17 日 -20 日，C-12-34.

回路における過渡応答時間の改善について”，第［296］ 高安基大，白根篤史，李尚曄，伊藤浩之，石原

16 回電気学会東京支部埼玉支所研究発表会講演

昇，益一哉「MEMS スイッチ制御用昇降圧回路

論文集，pp.23-24 (2013).

に関する研究」，電子情報通信学会集積回路研究［288］ 伊部泰貴，高木辰則，及川直也，伊藤浩之，小栗康範，市川浩司，石原昇，益一哉，「CAN 伝送専門委員会，LSI とシステムのワークショップ，
2013 年 5 月 13 日 -15 日，pp.247-248.

における電磁放射特性の解析評価と抑圧回路の［297］ 渡 邊， 小 野， 野 村， 中 野，"0.18&#181;mCMOS提案」，第 28 回エレクトロニクス実装学会春季講

プロセスによるマイクロシステム送信器用

演大会，2014 年 3 月 5 日．

900MHz 発 振 器 ", 第 35 回 ア ナ ロ グ RF 研 究 会，

［289］ 高安基大，白根篤史，李尚曄，山根大輔，伊藤2014 年 3 月

浩之，ミイシャオユウ，井上広章，中澤文彦， ［298］ 小 野， 野 村， 中 野， マ イ ク ロ シ ス テ ム 用 オ ン
石原昇，益一哉，「CMOS 技術による 8-ch 20-V 出

チップ太陽電池とレギュレータ付き DC-DC コン

力 MEMS ドライバ回路」，電子情報通信学会第バータ電源回路の設計，LSI とシステムのワーク

34 回アナログ RF 研究会，2013 年 11 月 19 日．

ショップ，2013 年 5 月［290］ 加賀谷賢，小西敏文，山根大輔，松島隆明，佃
真文，伊藤浩之，石原昇，年吉洋，町田克之，

CMOS オンチップ IV コンバータの特性評価 ", 第 8

益一哉，「エネルギーハーベストデバイスの小型

回 再生可能集積システム時限研究会，2013 年 10化の検討」
，応用物理学会集積化 MEMS 技術研究

月会第 5 回集積化 MEMS シンポジウム，2013 年 11
月 5 日 -7 日，6PM3-PIM-003.
［291］ 高安基大，白根篤史，李尚曄，山根大輔，伊藤［300］ 四ツ田，安田，中山，川島，中野，"LSI パッチ
クランプシステム用可変利得増幅回路の設計 ", 第35 回アナログ RF 研究会，2014 年 3 月

浩之，ミイシャオユウ，井上広章，中澤文彦，［301］ 日下，四柳，橋爪，" 同一信号線上のビアオープ

上田知史，石原昇，益一哉，「MEMS 制御用高ン故障の隣接線影響を用いる診断可能性評価 ", 電

電圧 CMOS スイッチングドライバ回路」，応用

気関係学会四国支部連合大会講演論文集，p.101,

物 理 学 会 集 積 化 MEMS 技 術 研 究 会 第 5 回 集 積2013 年 9 月．

A-A
177

Appendix

VDEC2014̲J.indb 177［299］ 川島，中山，安田，中野，" パッチクランプ用

14/07/28 11:03

［302］ 原口，四柳，多田，S-K. Lu, Z. Roth, 橋爪，" 電磁会学術講演会，19a-P8-7, 2013 年 9 月 16-20 日

界シミュレーション値を用いた完全断線 TSV 出［315］ 坂本，中野，柴田，森田，森，前澤，" 異種材料

力電圧の高精度推定法 ", 電気関係学会四国支部連

デバイス集積化のための低融点金属バンプの信合大会講演論文集，p.102, 2013 年 9 月．

頼性 ", 応用物理学会北陸・信越支部学術講演会，［303］ 藤原，四柳，橋爪，" 隣接 TSV の影響を考慮す

22p-C-2, 2013 年 11 月

る TSV 故障検査用リングオシレータの提案と評［316］ 呉， 水 牧， 潘， 森， 前 澤，" 共 鳴 ト ン ネ ル ダ イ

価 ", 電気関係学会四国支部連合大会講演論文集，オードを用いた極短パルス生成器の高出力化 ", 電p.103, 2013 年 9 月．

子情報通信学会電子デバイス研究会，ED2013-37,［304］ 中 村， 四 柳， 橋 爪，"TSV 故 障 検 出 回 路 制 御 用
TSV の検査手法の検討 ", 電気関係学会四国支部連

2013 年 8 月［317］ 中野，柴田，森田，坂本，森，前澤，" 高性能共合大会講演論文集，p.104, 2013 年 9 月．

鳴トンネルダイオードのための溶融ガリウムバ［305］ 池地，四柳，橋爪，" 遅延故障検査容易化回路をンプを用いた Fluidic Self-Assembly", 電子情報通用いた複数経路の同時検査可能性調査 ", 電気関係

信学会電子デバイス研究会，ED2013-38, 2013 年 8

学会四国支部連合大会講演論文集，p.105, 2013 年

月

9 月．

［318］ 藤野，水野，高岡，森，前澤，" 超高性能デジタ［306］ 二宮，四柳，橋爪，"TDC 組込み型バウンダリス

ルマイクロフォンセンサのための InP 基板へのキャンを用いる製造ばらつきを考慮した遅延故MEMS マイクロフォン作製プロセス ", 電子情報

障検査法 ", 電気関係学会四国支部連合大会講演論

通信学会電子デバイス研究会，ED2013-44, 2013

文集，p.106, 2013 年 9 月．

年8月

［307］ 西條，四柳，橋爪，" レイアウト設計した検査［319］ 前澤，潘，角谷，中野，森，" 共鳴トンネル発信

容易化 CMOS センサ回路の電気的検査可能性調機のセンサー応用 ", 電子情報通信学会 電子デバ

査 ", 電気関係学会四国支部連合大会講演論文集，

イス研究会，2014 年 2 月

p.111, 2013 年 9 月．

［320］ 松本，田中，園田，神田，藤田，前中，" 心電と［308］ 末永，四柳，橋爪，" 組込み型 IDDT 出現時間検

加速度に着目した特徴量抽出ディジタル ASIC",

出回路の実験による評価用設計 ", 電気関係学会四2013 年 8 月センサマイクロマシン部門総合研究会

国支部連合大会講演論文集，p.112, 2013 年 9 月．

［321］ 川村一志，柳澤政生，戸川望，“RDR アーキテク［309］ 梅津，橋爪，四柳，"ESD 入力保護能力を低下さチャを対象とした時間及び面積オーバーヘッド

せない検査容易化設計による IC 間配線の電気検のないフォールトセキュア高位合成手法，” 信学

査可能性調査 ", 電気関係学会四国支部連合大会講技報，vol. 113, no. 30, VLD2013-9, pp. 67-72, 北九

演論文集，p.114, 2013 年 9 月．

州市，2013 年 5 月 16 日．

［310］ 山下，四柳，橋爪，樋上，高橋，"SAT 手法によ［322］ 塩雅史，柳澤政生，戸川望，“セレクタ論理を利る隣接線影響を考慮した微小遅延故障検査用テ用した線形補間演算器設計とその評価，” 信学技

ストパターン生成に関する一考察 ", 電気関係学会

報，vol. 113, no. 30, VLD2013-6, pp. 49-54, 北九州

四国支部連合大会講演論文集，p.126, 2013 年 9 月．

市，2013 年 5 月 16 日．

［311］ 大栗，四柳，橋爪，" 信号の伝送方向を考慮した［323］ 阿部晋矢，史又華，宇佐美公良，柳澤政生，戸半断線故障配線の遅延解析 ", 電気関係学会四国支

川望 “HDR-mcd を対象としたマルチクロックド部連合大会講演論文集，p.129, 2013 年 9 月．

メイン指向の低電力化高位合成手法，” 第 26 回［312］ 櫻井，四柳，橋爪，"TDC 組込み型バウンダリス

回路とシステムワークショップ，C1-2-2, pp. 185-

キャン回路による遅延検出能力評価 ", 電子情報通信学会技術研究報告，Vol.113, No.430, pp.7-12,
2014 年 2 月．

190, 淡路市，2013 年 7 月 29 日．
［324］ 川村一志，柳澤政生，戸川望，“RDR アーキテ
クチャを対象とした時間・面積制約にもとづく

A-A［313］ 遠藤翔，李陽，本間尚文，崎山一男，藤本大介，

フォールトセキュア高位合成手法，” 第 26 回回路

永田真，太田和夫，青木孝文，" 故障感度隠蔽のとシステムワークショップ，C2-1-3, pp. 454-459,

178

ための効率的な対策とその評価，" 2013 年暗号と淡路市，2013 年 7 月 30 日．

Appendix

情報セキュリティシンポジウム，Vol. 1E1-5, pp.
1-8, January 2013.
［314］ 下山，森，前澤，"V 溝 (111) 面を形成した Si(100)
基板上への InSb 薄膜の成長 ", 第 74 回応用物理学

VDEC2014̲J.indb 178［325］ 跡 部 悠 太， 史 又 華， 柳 澤 政 生， 戸 川 望，“ ラ ン
ダムオーダースキャンによるセキュアスキャン
設計，” 第 26 回回路とシステムワークショップ，
C2-1-2, pp. 448-453, 淡路市，2013 年 7 月 30 日．

14/07/28 11:03

［326］ 塩雅史，柳澤政生，戸川望，“セレクタ論理を利によるノイズフィルタリングを施した 2 次高調波用した線形補間演算器の実装と評価，” 第 26 回を利用した電圧制御型発振器の検討 ", 2013 年電回路とシステムワークショップ，C1-4-3, pp. 215-

子情報通信学会ソサイエティ大会（於福岡工業大220, 淡路市，2013 年 7 月 29 日．

学）, C-12-31, Sep. 2013.

［327］ 赤坂宏行，阿部晋矢，柳澤政生，戸川望，“HDR［337］ 金子徹，宮原正也，松澤昭，"CMOS 入力高線形アーキテクチャを対象とした多段階クロック

アンプの検討 ", 2013 年電子情報通信学会ソサイ

ゲーティングを用いた低電力化高位合成手法，”

エティ大会（於福岡工業大学）, C-12-25, Sep. 2013.

情 報 処 理 学 会 DA シ ン ポ ジ ウ ム 2013 論 文 集， ［338］ 近藤智史，河合誠太郎，岡田健一，松澤昭，" ミpp.43-48, 下呂市，2013 年 8 月 21 日．
［328］ 萩尾勇太，柳澤政生，戸川望，“製造後遅延調整機能を持つ RDR アーキテクチャ向け高位合成手

リ波帯における注入同期を用いた I/Q ミスマッチ
補償手法", 2013年電子情報通信学会ソサイエティ
大会（於福岡工業大学）, C-12-20, Sep. 2013.

法，” 情報処理学会 DA シンポジウム 2013 論文集， ［339］ 河合誠太郎，近藤智史，岡田健一，松澤昭，"IQpp.133-138, 下呂市，2013 年 8 月 22 日．

ミスマッチ補償を用いた 20Gbps 60GHz 帯送受信

［329］ 阿部晋矢，史又華，宇佐美公良，柳澤政生，戸機 ", 2013 年電子情報通信学会ソサイエティ大会

川望，“フロアプラン統合化アーキテクチャを対（於福岡工業大学）, C-12-19, Sep. 2013.

象とした複数クロックドメインおよび複数電源［340］ 中田憲吾，木村健将，竹内康揚，岡田健一，松澤

電圧による低電力化高位合成手法，” 情報処理学

昭，"Class-C 型電圧制御発振器における適応バイ

会 DA シンポジウム 2013 論文集，pp.139-144, 下呂

アス回路の低雑音化の検討 ", 2013 年電子情報通市，2013 年 8 月 22 日．

信学会ソサイエティ大会（於福岡工業大学）, C-12-［330］ 跡部悠太，史又華，柳澤政生，戸川望，“トロイ18, Sep. 2013.

パスによるハードウェアトロイ検出の一手法，”［341］ 眞木翔太郎，河合誠太郎，岡田健一，松澤昭，"2013 年電子情報通信学会基礎・境界ソサイエティ

ミリ波帯低インピーダンス素子のシャント接続

大会，A-3-5 VLSI 設計技術，福岡市，2013 年 9 月

測定の検討 ", 2013 年電子情報通信学会ソサイエ

18 日．

ティ大会（於福岡工業大学）, C-12-17, Sep. 2013.

［331］ 萩尾勇太，柳澤政生，戸川望，“製造後遅延調整［342］ 川嶋理史，宮原正也，松澤昭，" 低雑音ダイナ機能を持つ RDR アーキテクチャ向け高位合成手

ミック比較器の低消費電力化の検討 ", 2013 年電法の評価，” 信学技報，vol.113, no.235, VLD2013-

子情報通信学会ソサイエティ大会（於福岡工業大

54, pp. 41-46, 弘前市，2013 年 10 月 8 日．

学）, C-12-14, Sep. 2013.

［332］ 塩雅史，柳澤政生，戸川望，“セレクタ論理を利［343］ Nurul Fajri・河合誠太郎・岡田健一・松澤昭，"A

用した線形補間演算器の実装と評価，” 信学技報，

research on the coupling of transmission lines invol.113, no.235, VLD2013-56, pp. 53-58, 弘 前 市，

60 GHz circuit design," 電子情報通信学会 総合大2013 年 10 月 8 日．

会（於 岐阜大学），C-12-21, Mar. 2013.

［333］ 川村一志，柳澤政生，戸川望，“信頼性と時間［344］ 佐藤慎司・津久井裕基・岡田健一・松澤昭，" 非オーバーヘッド間のトレードオフを考慮した対称レイアウトを用いた 60GHz 帯低 LO リーク

面積制約にもとづく RDR アーキテクチャ向け

アップコンバージョンミキサ，" 電子情報通信学

フォールトセキュア高位合成手法，” 信学技報，

会 総合大会（於 岐阜大学），C-12-21, Mar. 2013.

vol. 113, no. 320, VLD2013-79, pp. 129-134, 鹿児島市，2013 年 11 月 28 日．

［345］ リムキムスルン・南亮・津久井裕基・岡田健一・
松澤昭，" ミリ波帯キャパシティブクロスカップ［334］ 五十嵐博昭，史又華，柳澤政生，戸川望，“チェッリング差動増幅器のための対称交差レイアウト

クポイント観測によるタイミングエラー予測手の提案，" 電子情報通信学会 総合大会（於 岐阜

法，” 信学技報，vol. 113, no. 320, VLD2013-67, pp.

大学），C-12-21, Mar. 2013.

39-44, 鹿児島市，2013 年 11 月 27 日．

［346］ 瀬尾有輝・Qinghong Bu・岡田健一・松澤昭，"
ミリ波帯カスコード回路における MAG および川望，“HDR-mcd を対象としたクロックエネル

安定性の改善，" 電子情報通信学会 総合大会（於ギー優位な高位合成と実験評価，” 信学技報，vol.

岐阜大学），C-12-21, Mar. 2013.

113, no. 320, VLD2013-97, pp. 263-268, 鹿児島市， ［347］ 金子徹・宮原正也・松澤昭，"CMOS 入力演算増2013 年 11 月 29 日．
［336］ 木村健将，岡田健一，松澤昭，"3D インダクタ

VDEC2014̲J.indb 179

幅器の高利得化の検討，" 電子情報通信学会 総

A-A
179

Appendix［335］ 阿部晋矢，史又華，宇佐美公良，柳澤政生，戸合大会（於 岐阜大学），C-12-21, Mar. 2013.

14/07/28 11:03

［348］ W e i D e n g ・ A h m e d M u s a ・ T e e r a c h o t

いた SRAM におけるマージン改善手法の提案，"Siriburanon・Masaya Miyahara・Kenichi Okada・

電子情報通信学会ソサイエティ大会，C-12-37，

Akira Matsuzawa, "A Dual-Loop Injection-Locked2013 年 9 月．

PLL with All-Digital PVT Calibration System," 電子［359］ 更田裕司，高宮 真，桜井貴康，" 多値アンチ・

情報通信学会 総合大会（於 岐阜大学），C-12-21,

ヒューズの実現に向けたゲート酸化膜の破壊位

Mar. 2013.

置制御手法の提案と実証，" 電子情報通信学会総［349］ 木村健将・竹内康楊・岡田健一・松澤昭，" 電圧制御発振器における電源電圧変動耐性向上のた［360］ 小菅敦丈，水原渉，四手井綱章，竹谷勉，三浦

めの電源ダンピングの検討，" 電子情報通信学会

典之，田口眞男，石黒仁揮，黒田忠広，" 方向性

総合大会（於 岐阜大学），C-12-21, Mar. 2013.

結合器を用いた携帯機器用途向け 0.15mm 厚非［350］ 上野智大・岡田健一・松澤昭，" 矩形波信号を利接触コネクタ，" シリコン材料・デバイス研究会

用したサブサンプリング位相比較器の検討，" 電(SDM)/ 集積回路研究会 (ICD), Aug. 2013

子情報通信学会 総合大会（於 岐阜大学），C-12-［361］ 黒田忠広，" 近接場ワイヤレス通信が拓く集積シ

21, Mar. 2013.
［351］ 近藤智史・岡田健一・松澤昭，" ミリ波帯 LC 型
電圧制御発振器のレイアウトにおける寄生イン

ステムとユビキタスセンサ（招待講演），" 電子情報通信学会（ASN）
（NS）
（RCS）
（SR）
（RRRC）合同研究会，July 2013

ダクタ成分の影響についての検討，" 電子情報通［362］ 山田雄二，富岡涼太，高橋隆一，" マイクロアー

信学会 総合大会（於 岐阜大学），C-12-21, Mar.

キテクチャの CTL 演繹体系を用いた検証，" 信学

2013.

技報 Vol.113, No.30, pp.31-36 (2013)［352］ 岩泉洋紀，杉谷将宏，斉培恒，筒井弘，宮永喜［363］ 竹内宏介，梅津哲也，原田知親，「回路への組

一，"ASIP を 用 い た 高 精 度 8×8 MIMO-OFDM

み込みが可能な多端子 MOSFET 温度検出素子のシステムの設計，" 電子情報通信学会信学技報，作製及び評価」，第 26 回回路とシステムワーク

Vol. 113, No. 343, pp. 35-40, SIS2013-33, 12-13 Dec.

ショップ，Ba2-2-1, pp.340-345, 2013 年 8 月

2013.

「5 端 子［364］ 原 田 知 親， 梅 津 哲 也， 竹 内 宏 介，［353］ 杉 谷 将 宏， 岩 泉 洋 紀， 斉 培 恒， 筒 井 弘， 宮 永

MOSFET 型応力検出素子の応力検出動作の評

喜一，"9 ステップ型 MIMO 検出器を用いた 8×価」，第 26 回回路とシステムワークショップ，

8MIMO-OFDM シ ス テ ム の 開 発，" 電 子 情 報 通Ba2-2-2, pp.346-350, 2013 年 8 月

信 学 会 信 学 技 報，Vol. 113, No. 343, pp. 41-46,
SIS2013-34, 12-13 Dec. 2013.
［354］ 井上孔佑，古市真也，吉川信行，“容量性カップ［365］ 原田知親，「極低電圧動作 3 入力 2 出力アナログ
比較器の設計と評価」，電子情報通信学会 2013 年
ソサイエティ大会，A-1-9, 2013 年 9 月

リングを用いた CMOS 可逆論理回路の研究”，電「同期後の動作が簡略化可［366］ 渡辺晃輔，原田知親，

子情報通信学会 2013 年ソサイエティ大会，A-1-

能な 0.5V 駆動サブスレッショルド DPLL の設計」，

15, 福岡工業大学，2013 年 9 月．

電子情報通信学会集積回路研究会，ICD2013-129,［355］ 井上孔佑，古市真也，吉川信行，“容量性カップ

2014 年 1 月

リングを用いた CMOS 可逆論理回路の動作実証”,［367］ 王 密 田，Afreen Azhari， 十 河 健 太， 吉 川 公2014 電子情報通信学会総合大会，A-1-1, 新潟大学，

麿，" オンチップインダクタの超帯域特性 " 第2014 年 3 月．

74 回応用物理学会秋季学術講演会，講演予稿集［356］ 篠塚康大，更田裕司，石田光一，高宮真，佐藤敏郎，桜井貴康，" インターポーザ上インダク

13-143,18p-P10-12 2013 年 9 月 16 日 - 9 月 20 日．同
志社大学

タの高透磁率材導入によるオンチップ Buck コン［368］ A. Azhari, K. Sogo, M. Wang, A. Toya and T.

バータ回路の高効率化の検討，" 電気学会基礎・

Kikkawa, "A DC-27 GHz -30 dB Isolation Tx/

材料・共通部門大会，12-A-p-6，2013 年 9 月．

Rx Single Pole Double Throw (SPDT) Switch［357］ 柳原裕貴，更田裕司，高宮真，桜井貴康，" オン

for Gaussian Monocycle Pulse Transmission",180

チップ CMOS バック・コンバータの電流不連続

Abstract of JSAP Autumn Meeting (domestic),

Appendix

A-A

合大会，C-12-49，2014 年 3 月．

モードでの効率最適化，" 電子情報通信学会ソサ

Abs. No. 18p-P10-13, Kyoto, p.144, 2013.

イエティ大会，C-12-1，2013 年 9 月．

［369］ 王 密 田， ア フ リ ー ン・ ア ズ ハ リ， 吉 川 公 麿，［358］ 吉岡和顕，更田裕司，福田浩一，森貴洋，太田" UWB アンテナアレイ制御用 CMOS スイッチン

裕之，高宮真，桜井貴康，" トンネル FET を用

グマトリックス回路 " 第 15 回 IEEE 広島支部 学

VDEC2014̲J.indb 180

14/07/28 11:03

生シンポジウム，論文集 (a) 電気 P127-138 2013

ンダブル細粒度再構成型デバイスの提案”，信学

年 11 月 16 日 - 11 月 17 日．鳥取大学

技報，vol. 113, no. 52, RECONF2013-6, pp. 31-36,［370］ 橋本憲治，杉谷拓海，十河健太，裴力剣，吉川2013 年 5 月．

公麿，" オンチップアンテナ搭載 CMOS ガウシア

［382］ 中井，小泉，米田，" 車載制御用ディペンダブル

ンモノサイクルパルス生成・送信回路 " 第 15 回

NoC プラットフォームの評価キット構築 ", 電子

IEEE 広島支部 学生シンポジウム，論文集 (a) 電情報通信学会技術研究報告，2014. 3.14

気 P129-130 2013 年 11 月 16 日 - 11 月 17 日．鳥取

［383］ 太 田 壮 思， 松 本 佳 宣，“20μW 駆 動 低 電 圧

大学［371］ 谷口，柳澤，多画素，高ダイナミックレンジか
つ 高 速 動 画 撮 影 の た め の 低 消 費 電 力 CMOS イ
メージセンサーアーキテクチャの一考察，電気学会電子回路研究会，2013 年 7 月．

CMOS 温 度 セ ン サ ”， 電 気 学 会 マ イ ク ロ マ シン・ フ ィ ジ カ ル セ ン サ 研 究 会，PHS-13-36, pp.
77-82,(2013.8.9)［384］ Yingqian Dai*, Qiang Li*, Yasuaki Inoue, “An
Almost 3VDD Rail-to-Rail Output Amplifier Using［372］ 樺沢，杉林，柳澤，木村，フィルタ向け定数乗

VDD CMOSFETs,” 第 21 回 電 子 情 報 通 信 学 会

算のメモリベース実現による低電力化，電子情九州支部学生会講演会論文集 - The 21th IEICE

報通信学会 VLSI 設計技術研究会，2013 年 7 月．

Kyushu Section Gakusekaikoenkai -, p. C-29, 2013［373］ 谷口，史，戸川，柳澤，故障差分解析に耐性を年9月

持つデータ修復可能な AES 暗号回路，電子情報［385］ Wei ZHOU*, Zhangcai HUANG*, Jing WANG*,

通信学会基礎・境界ソサイエティ大会，2013 年 9

Q i a n g L I * , a n d Ya s u a k i I N O U E “A l o w

月．

temperature coefficient low-voltage CMOS voltage［374］ 篠原，柳澤，木村，差分を用いた不揮発メモリ

reference,” 第 21 回電子情報通信学会九州支部の書き込み回数削減による低電力回路設計，電学 生 会 講 演 会 論 文 集 - The 21th IEICE Kyushu

子情報通信学会 VLSI 設計技術研究会，2014 年 1

Section Gakusekaikoenkai -, p. C-23, 2013 年 9 月

月．
［375］ 史，谷口，戸川，柳澤，故障解析に耐性を持つ［386］ Y u L I ， L i D I N G ， J i n WA N G ， Y a s u a k i
INOUE, “AnEf fectiveMethod to Calculate the

ラッチを利用した AES 暗号回路，電子情報通信

Overshooting Time of Multi-Input Gates,”学会 VLSI 設計技術研究会，2014 年 3 月．

21 回 電 子 情 報 通 信 学 会 九 州 支 部 学 生 会 講 演［376］ 櫛田，史，戸川，宇佐美，柳澤，サブスレッショ会 論 文 集 - The 21th IEICE Kyushu Section

第ルド回路における遅延・エネルギーの温度依存

Gakusekaikoenkai -, p. A-9, 2013 年 9 月．

性に関する実験および考察，電子情報通信学会［387］ Qian Li, Jing Wang, Dan Niu, and Yasuaki Inoue,

VLSI 設計技術研究会，2014 年 3 月．

“A Wide Input Amplitude Range, Highly Efficient［377］ 中村昌平，宇佐美公良，" 薄膜 BOX-SOI を用いた

Rectifier for Low Power Energy Har vesting

超低電圧向けレベルシフタ回路の検討 ", 電子情報

Systems,” Proceedings 2013 The International

通信学会 VLD 研究会，2013 年 5 月．

Conference on Electrical Engineering (ICEE2013),［378］ 渡辺優一，山本泰輔，吉田雄揮，谷川一哉，弘Xiamen, China, pp. 199-203, July 2013.

中哲夫，“小規模再構成可能デバイス用ソフトコ［388］ 木村，宇野，増澤，"2 次元集積化磁気センサに

ア・マイクロプロセッサ”，信学技報，vol.113，

おける画素微細化のための構造最適化に関する

No.325，RECONF2013-46，pp.39-44，2013

検討 ", 第 30 回「センサ・マイクロマシンと応用［379］ 吉田雄揮，道田拓巳，谷川一哉，弘中哲夫，下システム」シンポジウム，2013 年 11 月．

舞賢一，石黒隆，“再構成型デバイス MPLD に［389］ 安藤博士，滝沢賢一，吉田毅，松下光次郎，平お け る パ ス ト ラ ン ジ ス タ・ ロ ジ ッ ク に よ る 面

田雅之，吉峰俊樹，鈴木隆文，“超多点皮質脳波

積 削 減 の 検 討 ”， 信 学 技 報，vol. 113, no. 221,

BMI システムの開発”，第 7 回 MC 研究会 2013

RECONF2013-28, pp. 49-54, 2013 年［390］ 安藤博士，滝沢賢一，吉田毅，松下光次郎，平田 雅 之， 吉 峰 俊 樹， 鈴 木 隆 文，“Multi-channel

黒隆，“相変化物質を用いた不揮発性再構成型デ

ECoG recor ding system for Brain-Machine

バイス開発プラットフォーム”，信学技報，vol.

Interface”, LE2013

113, no. 221, RECONF2013-25, pp. 31-36, 2013 年［391］ 安藤博士，滝沢賢一，吉田毅，松下光次郎，平［381］ 吉田雄揮，高木健太郎，谷川一哉，弘中哲夫，田雅之，吉峰俊樹，鈴木隆文，“超多チャネル

石黒隆，下舞賢一，“ECC 技術を用いたディペ

ECoG-BMI システムの開発”，応用物理学会関西

VDEC2014̲J.indb 181

A-A
181

Appendix［380］ 道田拓巳，谷川一哉，弘中哲夫，下舞賢一，石14/07/28 11:03

支部平成 25 年度第 2 回講演会
［392］ Seung-Min Jung, Tomoko Mizutani and Toshiro
Hiramoto，「Per formance Degradation Due toの相補性を用いたマイクロ部品自律的組み立て
に関する研究 ", 精密工学会 2013 年度秋季大会，
関西大学千里山キャンパス，大阪

Drain-Induced Bar rier Lowering in Ultra-Low［401］ 岡田啓太郎，"X 線をプローブとする分光分析に

Supply Voltage CMOS Circuits Operating inおけるチャージアップの過渡現象 ", UVSOR シン

Subthreshold Region」，2013 年第 74 回応用物理

ポジウム 2013, 自然科学研究機構岡崎コンファレ

学会秋季学術講演会，同志社大学京田辺キャン

ンスセンター，岡崎市

パス，19a-C8-10，2013 年 9 月 19 日．
［393］ 棚橋裕麻，鈴木龍太，更屋拓哉，平本俊郎，「浮［402］ 本間浩章，髙橋一浩，石井仁，石田誠，澤田和明，" サブ波長格子を用いた 3.3V 駆動透過型可変遊ゲートを有する室温動作シリコン単電子トラ

減衰器 ", 第 5 回集積化 MEMS シンポジウム，仙ンジスタにおけるクーロンブロッケード振動の

台国際センター，宮城

ピーク位置制御」，2014 年第 61 回応用物理学会春［403］ 大橋亮太，髙橋一浩，石田誠，澤田和明，" 高感季学術講演会，青山学院大学相模原キャンパス，度質量センサに向けたグラフェン MEMS 共振器

19p-F12-5，2014 年 3 月 19 日．

の製作 ", 第 61 回応用物理学会春季学術講演会，［394］ 五十嵐浩司，釣谷剛宏，森田逸郎，" 複数位相板

青山学院大学，相模原市

を用いた LP21 および LP31 へのモード変換 ", 電子［404］ 荒川太郎，神谷宙，池原広樹，カトフレドワン，

情報学会情報通信学会ソサイエティー大会，福

國分泰雄，" 高次直列結合量子井戸マイクロリン

岡工業大学，福岡

グ波長選択スイッチ ", 電子情報通信学会研究会，［395］ H. Yamahara, Z. Wang, D.Sun, M. Seki, and H.

稚内

Tabata,"Dif ferentiation of C2C12 Myoblasts on［405］ 富永寛輝，盧 柱亨，荒川太郎，"InGaAs ポテン

Nanostructured Ga2O3 Scaffolds", 第 74 回応用物

シャル制御量子井戸を用いた偏光無依存 2x2 光ス

理学会秋季学術講演会，同志社大学京田辺キャ

イッチの理論検討 ", 電子情報通信学会研究会，函ンパス，京都館［396］ H. Tabata, T. Mashimo, and M. Seki,"Fer rite［406］ 宮本富成，梅原 周，小林広樹，谷口理一，カトengineering for light energy har vesting system

フレドワン，荒川太郎，國分泰雄，" 半導体量子-Solid- liquid type solar cells formed by Fe2O3

井戸マイクロリングレーザの隣接発振波長を用-hetero structures-", 第 74 回応用物理学会秋季学

いた全光フリップフロップとインバータ動作 ", 電術講演会，同志社大学京田辺キャンパス，京都

子情報通信学会研究会，函館［397］ H. Matsui and H. Tabata,"Oxide quantum wells［407］ 池 原 広 樹， 荒 川 太 郎， 國 分 泰 雄，"4 次 直 列 結with symmetr y-broken heterointer faces and合量子井戸マイクロリング波長選択スイッチのhighly polarized optical devices", 第 74 回応用物理

バーニャ効果による波長シフト量の拡大 ", 第 74

学会秋季学術講演会，同志社大学京田辺キャン

回応用物理学会秋季学術講演会，同志社大学京パス，京都田辺キャンパス，京都［398］ A. Por tela1, C.Santsch2i, G. Suarez2, S. Dutta-［408］ 坂本達哉，荒川太郎， 國分泰雄，" 化合物半導体

Gupta, A. Lovera2, H. Cabral1, O. J.F Mar tin2,

マイクロリング共振器マッハ・ツェンダー干渉

H. Tabata1,"Nanofabrication of Bioconjugated

計を利用した高感度イオンセンサの提案 ", 第 74

Plasmonic Nanoantennas for Detection of

回応用物理学会秋季学術講演会，同志社大学京Circulating Tumor Cells using Localized Surface

田辺キャンパス，京都

Plasmon Resonance", 第 74 回応用物理学会秋季学
術講演会，同志社大学京田辺キャンパス，京都［399］ A l e j a n d r o P o r t e l a1，C h r i s t i a n S a n t s c h i2，
GuillaumeSuar ez2，HoracioCabral1，比可変多モード干渉カプラの作製 ", 第 74 回応用物理学会秋季学術講演会，同志社大学京田辺キャンパス，京都AndreaLovera2，OlivierJ.F.Martin2，片岡一則 1，［410］ 宮本富成，小林広樹，梅原 周，谷口理一，カト182○田畑仁 1,"High-spatial resolved detection of focal

フレドワン，荒川太郎，國分泰雄，" 半導体マイAppendixA-A［409］ 川崎直道，盧柱亨，荒川太郎，" 電界制御型分岐adhesion of single living cells by dipole plasmonic

クロリングレーザを用いた全光フリップフロッ

nanoantennas", 第 61 回応用物理学会春季学術講プおよびインバータの実現（報告書のタイトル）",

演会，青山学院大学相模原キャンパス，神奈川第 74 回応用物理学会秋季学術講演会，同志社大［400］ 田代裕之，林照剛，道畑正岐，高谷裕浩，"DNA

VDEC2014̲J.indb 182

学京田辺キャンパス，京都

14/07/28 11:03

［411］ 荒川太郎，國分泰雄，" 半導体マイクロリング共［421］ Zhengli Han， 河 野 健 太，Makela Tapio，

振器光変調器・光スイッチ ", 日本学術振興会光エHaatainen Tomi，平川一彦，藤田博之，年吉洋 ，レクトロニクス第 130 委員会第 290 回研究会，東" 静電駆動型 Split-Ring 共振子アレイの THz 応用 ",京理科大学

第 30 回「センサ・マイクロマシンと応用システ［412］ 西村真樹，ラジディープ・ゴータム，荒川太郎，

ム」シンポジウム，仙台国際センター，宮城國分泰雄，" マイクロリング共振器装荷マッハ・［422］ A g n e s T i x i e r - M i t a ， I s a o M o r i ， T a k u y a

ツェンダー光スイッチの設計 ", 電子情報通信学会

Takahashi，Olivier Francais，Bruno Le Pioufle，研究会，東京

Yoshio Mita，Hiroshi Toshiyoshi，，"Micro-fluidic［413］ Rajdeep Gautam, Shinar o Ishihara, Hir oki

channel integration on thick-SOI LSI device forKaneshige, Redouane Katouf, Taro Arakawa, andcells analyses", 第 30 回「センサ・マイクロマシン

Yasuo Kokubun,"Thermo-Optic Silicon Microring-と応用システム」シンポジウム，仙台国際センLoaded Mach-Zehnder Modulator and Switch", 電ター，宮城子情報通信学会研究会，同志社大学［414］ 川崎直道，盧柱亨，荒川太郎，" 電界制御型分岐比可変 1×2 量子井戸多モード干渉カプラー", 電子情報通信学会集積光デバイスと応用技術（IPDA）研究会，鬼怒川［415］ 宮本富成，小林広樹，谷口理一，梅原周，カト［423］ 金栄現，" 歪 SiGe 光変調器における歪誘起自由
キャリア効果の増大 ", 第 61 回応用物理学会春季
学術講演会，青山学院大学相模原キャンパス［424］ 藤田一慧，花村克悟，" 周期的ピラー構造表面の光学的特性に関する研究 ", 第 34 回日本熱物性シンポジウム講演，富山

フレドワン，荒川太郎，國分泰雄，" 半導体量［425］ M i h o I s h i i , ○ K e n t a r o I w a m i , N o r i h i r o

子井戸マイクロリングレーザを用いた全光イン

Umeda,"Plasmonic half-waveplate based on gold

バータの静特性 ", 第 61 回応用物理学会春季学術

nanoslit and its application to ultrasmall radial

講演会，青山学院大学相模原キャンパス，神奈

polarization converter", 2013 Optics+Photonics,

川

San Diego, United States［416］ 牛山大樹，盧柱亨，荒川太郎，" 多幅多モード干［426］ Miho Ishii, Kentaro Iwami, Norihiro Umeda," アル渉カプラを用いた偏波分離器の提案 ", 第 61 回応

ミニウムナノスリット構造によるマイクロ近紫用物理学会春季学術講演会，青山学院大学相模外 1/2 波長板 ", 第 74 回応用物理学会秋季学術講演

原キャンパス，神奈川会，同志社大学京田辺キャンパス，京都［417］ 早坂伸之， 池原広樹， 荒川太郎， 國分泰雄，"［427］ 荒川哲朗，岩見健太郎，梅田倫弘，" 近接場光バーニャ効果を用いた量子井戸ダブルマイクロ

エッチングを用いた Si 側壁スカロップの低温平リング波長選択スイッチの設計 ", 第 61 回応用物

坦化プロセス ", 日本機械学会関東学生会第 53 回

理学会春季学術講演会，青山学院大学相模原キャ学生員卒業研究発表講演会，東京農工大学，小ンパス，神奈川

金井市［418］ 金子慎，盧柱亨，荒川太郎，" 電界制御型分岐比［428］ 佐藤勝久，岩見健太郎，梅田倫弘，" プラズモン

可変多モード干渉カプラーのテーパー構造を用

共鳴を援用した熱電子発電素子に関する研究 ", 日

いた縮小化の検討 ", 第 61 回応用物理学会春季学

本機械学会関東支部第 20 期講演会，東京農工大

術講演会，青山学院大学相模原キャンパス，神学，小金井市奈川［429］ Miho Ishii, Kentaro Iwami, Norihiro Umeda," 金属［419］ 後藤正英，萩原 啓，井口義則，大竹 浩，" 撮像

ナノスリット構造を用いた微小光学位相子 ", 日本

デバイスの 3 次元構造化に向けた画素内 A ／ D 変

機械学会関東支部第 20 期講演会，東京農工大学，

換回路の設計 ", 第 30 回「センサ・マイクロマシ

小金井市

ンと応用システム」シンポジウム，仙台国際センター，宮城［420］ N . L a f i t t e , T. T a k a h a s h i2 , M . T a n i 3 , M .
Akamatsu3, Y. Yasuda3, H. Fujita2, and H.

NiW 合金膜の電気めっき成膜 ", 第 61 回応用物理学会春季学術講演会，青山学院大学相模原キャ
ンパス，神奈川Toshiyoshi2,"Development of Programmable［431］ Efrain E. Tamayo R., R yo Tamaki, Kentaroh

Resonators in PZT-SOI Technology,", 第 30 回「セWatanabe, Masakazu Sugiyama, Yasushi Shoji,

ンサ・マイクロマシンと応用システム」シンポ

Takuya Hoshii, Daniel J. Farrell, Yoshitaka Okada,

ジウム，仙台国際センター，宮城and Kenjiro Miyano,"Lithography-free nanostruc-

A-A
183

Appendix

VDEC2014̲J.indb 183［430］ 那順，岩見健太郎，" 波長選択性表面のための

14/07/28 11:03

tures for optical management in CPV system", 第 6術講演会，青山学院大学相模原キャンパス，神回革新的太陽光発電国際シンポジウム，東京工奈川

業大学，東京都［443］ 山口真生，水島彩子，川添忠，大津元一，" ドレ［432］ オケヨ・ケネディ，大政直也 , 黒澤修 , 小穴英廣 ,スト光子フォノン援用アニールを用いた可視発

鷲津正夫，" 細胞接着領域制御を利用した細胞

光 Si-LED の光取り出し効率向上 ", 第 61 回応用物

シート政策およびその機能性評価 ", 日本機械学会

理学会春季学術講演会，青山学院大学相模原キャ第 26 回バイオエンジニアリング講演会，東北大

ンパス，神奈川学片平キャンパス，仙台市［444］ 阪本 祥太，オケヨ ケネディ，小穴 英廣，鷲津［433］ 若林貴之，西川香里，小穴英廣，○オケヨ・ケ

正夫，"1 対 1 細胞融合技術を用いた体細胞初期

ネディ，鷲津正夫，" 抗体修飾マイクロビーズを化に必要な ES 細胞核数の検討 ", 化学とマイクロ用いたゲノム DNA・蛋白質複合体の単分子操作

ナノシステム学会第 28 回研究会，イーグレ姫路，技術の開発 ", 化学とマイクロ・ナノシステム学会

兵庫第 27 回大会，東北大学片平キャンパス，仙台市［445］ 海和達史，石川靖彦，和田一実，" フォトルミネ

［434］ 大政直也 , K. O. Okeyo , 小穴英廣 , 黒澤修 , 成島三

センス測定による Ge 微細梁構造のバンドギャッ

長 , 鷲津正夫，" 細胞接着領域制限の新手法を用

プ評価 ", 電子情報通信学会シリコン・フォトニ

いた細胞機能制御の検討 ", 化学とマイクロ・ナノ

クス時限研究専門委員会第 20 回シリコンフォト

システム学会第 27 回大会，東北大学片平キャン

ニクス研究会，東京工業大学大岡山キャンパス，パス，仙台市

東京），鈴木 雄［435］ 植田 誠（鳥取コスモサイエンス（株）［446］ 永友翔，石川靖彦，"Si 上薄膜 Ge pin フォトダイ

二，" エレクトレット振動発電器を用いた無線セ

オードにおける成長後アニールの影響 ", 第 61 回

ンサノードの性能評価 ", 第 5 回マイクロ・ナノ工

応用物理学会春季学術講演会，青山学院大学相学シンポジウム，仙台国際センター，宮城

模原キャンパス，神奈川［436］ 鈴木 雄二，" マイクロ燃焼研究の現状と展望 ", 日
本機械学会 2013 年度年次大会，岡山［447］ S. Imamura, R. Watahiki, R. Miura, ○ T. Shimada,Y. K. Kato, "Optical control of individual carbon［437］ K.-Y. Song，森本賢一，鈴木雄二，"MEMS ピラー

nanotube emitters by spectral double resonance in構造を用いた超撥水面におけるピッチの影響に

silicon microdisk resonators", 第 74 回応用物理学

関する研究 ",? 第 50 回日本伝熱シンポジウム，仙会秋季学術講演会，同志社大学京田辺キャンパ

台

ス，京都

［438］ 田中肇，川添忠，大津元一 ," フォノン援用 Si レー［448］ M. Yoshida, A. Yokoyama, A. Ishii, Y. K. Kato,

ザーの効率向上のための光利得評価 ", 第 74 回応"Giant circular dichroism in individual carbon

用物理学会秋季学術講演会，同志社大学京田辺

nanotubes", 第 74 回応用物理学会秋季学術講演会，

キャンパス，京都

同志社大学京田辺キャンパス，京都［439］ 和田直樹，水島彩子，川添忠，大津元一，" ホモ［449］ R. Watahiki, ○ T. Shimada, P. Zhao, S. Chiashi, S.

接合 Si-LED 内のフォノン操作による発光スペク

Iwamoto, Y. Arakawa, S. Maruyama，Y.K. Kato,

トル制御 ", 第 74 回応用物理学会秋季学術講演会，"Enhancement of carbon nanotube photolumines-

同志社大学京田辺キャンパス，京都

cence by photonic crystal nanocavities", 第 74 回応［440］ 山 口 真 生， 水 島 彩 子， 川 添 忠， 大 津 元 一，
"Si-LED における電子正孔対とフォノンの結合強度の評価 ", 第 74 回応用物理学会秋季学術講演会，
同志社大学京田辺キャンパス，京都

用物理学会秋季学術講演会，同志社大学京田辺
キャンパス，京都［450］ A. Ishii, A. Yokoyama, M. Yoshida, T. Shimada, Y.
K. Kato, "Chirality dependence of exciton diffusion［441］ 山口真生，川添忠，大津元一，" ドレスト光子 -in air-suspended single-walled carbon nanotubes",

フォノン散乱モデルによる Si-LED の発光スペク

第 74 回応用物理学会秋季学術講演会，同志社大

トルの考察 ", 2014 年第 14 回 レーザー学会 東京

学京田辺キャンパス，京都

A-A
184

支部研究会 ，東海大学高輪キャンパス，東京［451］ T. Uda, Y. Kumamoto, M. Yoshida, A. Ishii, Y.

Appendix［442］ 和田直樹，水島彩子，川添忠，大津元一，" 講演

K. Kato, "Photoconductivity spectroscopy of奨励賞受賞記念講演 ：EL スペクトルの評価によindividual suspended carbon nanotubes", 第 46 回

るホモ接合 Si-LED 内のフォノンと電子正孔対とフラーレン・ナノチューブ・グラフェン総合シの結合制御と評価 ", 第 61 回応用物理学会春季学

ンポジウム , 東京大学本郷キャンパス，東京

VDEC2014̲J.indb 184

14/07/28 11:03

［452］ M. Yoshida, Y. Kumamoto, A. Ishii, A. Yokoyama,

重構造をもったマイクロソレノイドコイル ", 第○ T. Shimada, Y.K. Kato," Spontaneous exciton

31 回日本ロボット学会学術講演会，首都大学東dissociation in carbon nanotubes", 第 46 回フラー

京，東京

レン・ナノチューブ・グラフェン総合シンポジ
ウム , 東京大学本郷キャンパス，東京［453］ Y. Ueda, M. Yoshida, A. Ishii, T. Uda, and Y. K.
Kato, "Obser vation of a gate-induced photolumi-［462］ 遠藤優祐，土肥徹次，" クロストークを低減可能なトノメトリ法を用いた血圧計測デバイスの研究 ", 第 5 回マイクロナノ工学シンポジウム，仙台
国際センター，宮城

nescence peak in individual carbon nanotubes", 第［463］ 芦原聡，" 赤外強光子場の生成と応用展開 ", 東北

46 回フラーレン・ナノチューブ・グラフェン総大学電気通信研究所 共同プロジェクト研究会

合シンポジウム , 東京大学本郷キャンパス，東京「新しい光科学の創成とナノ情報デバイスへの展［454］ 大塚 慶吾，井ノ上 泰輝，長谷川 大祐，千足開」．，東北大学，仙台

昇平，丸山 茂夫，" 金属単層カーボンナノチュー［464］ 草史野，芦原聡，" 金属ナノ構造を用いた中赤外ブの選択的除去に向けたナノ熱リソグラフィ ",超短パルス電磁場の増強 ", 第 74 回応用物理学学

第 50 回日本伝熱シンポジウム，ウェスティンホ術講演会，同志社大学京田辺キャンパス，京都

テル仙台，仙台［465］ 磯崎瑛宏 1，菅哲朗 1，高野恵介 2，萩行正憲 2，［455］ 井ノ上 泰輝，長谷川 大祐，千足 昇平，丸山

松本潔 1，下山勲 1," テラヘルツ帯メタマテリア

茂夫，" ラマン分光法による水平配向単層カーボ

ルにおける SRR のカップリング現象 ", 第 61 回応

ンナノチューブのカイラリティ分析 ", 第 45 回フ

用物理学会春季学術講演会，青山学院大学相模

ラーレン・ナノチューブ・グラフェン総合シン原キャンパス，神奈川

ポジウム , 大阪大学，大阪［466］ 海法克享，高橋英俊，富松大，小林健，松本潔，［456］ S. Kim, P. Zhao, S. Aikawa, E. Einarsson, S.

下山勲，伊藤寿浩 前田龍太郎，"PZT カンチレ

Chiashi, S. Maruyama, "Highly Stable n-Doped

バーを用いた高感度低消費電力の差圧センサ ", 第Graphene Field-Effect Transistors via Polyvinyl

30 回「センサ・マイクロマシンと応用システム」

Alcohol Films ",5th International Conference on

シンポジウム，仙台国際センター，宮城Recent Progress in Graphene Research, Tokyo,［467］ 竹井裕介，浜島朋希，野田堅太郎，松本潔，下Japan

山勲，"MEMS せん断力センサを用いたスティッ［457］ K. Otsuka, T. Inoue, S. Chiashi, S. Maruyama,

ク型粘度計 ", 第 30 回「センサ・マイクロマシン"Removal of Metallic Single-Walled Carbonと応用システム」シンポジウム，仙台国際センNanotubes using Molecular Glass Thin

ター，宮城Films",26th International Microprocesses and［468］ Nguyen Thanh-Vinh, Kiyoshi Matsumoto and Isao

Nanotechnology Conference, Sapporo, Hokkaido,

Shimoyama,"Three-dimensional tactile sensor withJapan

a cavity underneath piezoresistive cantilevers for［458］ 大塚 慶吾，井ノ上 泰輝，千足 昇平，丸山 茂

sensitivity enhancement", 第 30 回「センサ・マイ

夫，" 半導体単層カーボンナノチューブアレイ作

クロマシンと応用システム」シンポジウム，仙製に向けた有機薄膜中の全長ブレイクダウン ", 第台国際センター，宮城

46 回フラーレン・ナノチューブ・グラフェン総［469］ 野田堅太郎，松本潔，下山勲，" イオン性液体を合シンポジウム , 東京大学本郷キャンパス，東京

用いたフレキシブル三軸力センサ ", 第 30 回「セ［459］ 海野 貴典，井ノ上 泰輝，千足 昇平，丸山 茂

ンサ・マイクロマシンと応用システム」シンポ

夫，" チューブ端からの単層 CNT のクローニング
成長 ", 第 46 回フラーレン・ナノチューブ・グラ［470］ 塚越拓哉，鄭宜珍，高橋英俊，菅哲朗，松本潔，

フェン総合シンポジウム , 東京大学本郷キャンパ

下山勲，" マイクロピラーアレイ上で成長した

ス，東京

フィブロブラスト細胞の大きさと形状 ", 第 51 回

［460］ 大塚 慶吾，井ノ上 泰輝，千足 昇平，丸山 茂

日本生物物理学会年会，Kyoto, Kyoto, JPN［471］ 松井一真，稲葉亮，竹井裕介，高畑智之，松本

カーボンナノチューブの広範囲除去 ", 第 61 回応潔，下山勲，" 集束イオンビームを用いたグラ

用物理学会春季学術講演会，青山学院大学相模

フェンの片持ち梁構造への加工 ", 平成 25 年度電原キャンパス，神奈川

気学会 E 部門総合研究会マイクロマシン・センサ

A-A
185

Appendix

夫，" 有機薄膜中ブレイクダウンによる金属単層［461］ 伊藤翼，土肥徹次，" スルーホール接続による二VDEC2014̲J.indb 185

ジウム，仙台国際センター，宮城

システム研究会，Ohta-ku, Tokyo, JPN

14/07/28 11:03

［472］ 孫健，野田堅太郎，高畑智之，松本潔，下山勲 ,"哲也，中尾政之，" レーザ表面加熱を用いた微細表面ドープとサイドドープを用いた 6 軸応力セ構造のロール熱ナノインプリント技術の開発 ", 精ンサの設計 ", 平成 25 年度電気学会 E 部門総合研

密工学会 2013 年秋季大会，関西大学千里山キャ究会マイクロマシン・センサシステム研究会，ンパス，大阪Ohta-ku, Tokyo, JPN［483］ 庄原理子，長藤圭介，高橋賢，濱口哲也，中尾［473］ 金子智則，Nguyen Minh Dung, 高畑智之，松本

政之，" 熱ナノインプリントにおける断熱ロール

潔，下山勲 ," ピエゾ抵抗カンチレバーを用いた筋を用いた熱流束一方向制御 ", 精密工学会 2014 年

音計測用圧力センサ ", 日本機械学会ロボティク

春季大会，東京大学本郷キャンパス，東京

ス・メカトロニクス部門 ロボティクス・メカト［484］ 高橋賢，長藤圭介，濱口哲也，中尾政之，" レー

ロニクス講演会 2013, Tsukuba, Ibaraki, JPN

ザ表面加熱を用いた微細構造のロール熱ナノイ［474］ 平川真之介，高橋英俊，髙畑智之，松本潔，下ンプリント技術の開発〜第 2 報 ：パワー密度が山勲 ," 翅脈の弾性が異なる羽ばたき機を用いた翼転写性に与える影響 ", 精密工学会 2014 年春季大面圧力差計測 ", 日本機械学会ロボティクス・メカ会，東京大学本郷キャンパス，東京

トロニクス部門 ロボティクス・メカトロニクス［485］ 宮崎俊平，長藤圭介，渡辺康章，高橋賢，鹿園

講演会 2013, Tsukuba, Ibaraki, JPN直毅，中尾政之，" ナノインプリントを用いた沸騰伝熱面の熱流束向上 ", 精密工学会 2014 年春季［475］ 中村勇貴，松下智紀，恩田友美，庄司一郎，近藤高志，" 高次モード位相整合 AlGaAs/Alox 反転大会，東京大学本郷キャンパス，東京

積層高屈折率差導波路の作製 ", 第 74 回応用物理［486］ 千田 竜太郎，石野 裕二，水野 毅，高崎 正，"

学会秋季学術講演会，同志社大学京田辺キャン

超音波支持におけるギャップ内圧力測定の検討 ",パス，京都

第 25 回電磁力関連のダイナミクスシンポジウム，［476］ 楢崎亮太，松下智紀，近藤高志，"As2 を用いた

箱根ホテル小涌園，神奈川

MBE 成長による周期空間反転 GaAs の段差形成［487］ 千田 竜太郎，石野 裕二，水野 毅，高崎 正，

抑制 ", 第 61 回応用物理学会春季学術講演会，青" 超音波支持におけるギャップ内圧力測定” 第一山学院大学相模原キャンパス，神奈川

報測定用センサ ", 精密工学会 2013 年度秋季大会，［477］ 吉田成輝，松下智紀，近藤高志，" 周期空間反転

関西大学千里山キャンパス，大阪

GaAs/AlGaAs 導波路における 3.4 mm 帯差周波発［488］ 千田 竜太郎，石野 裕二，水野 毅，高崎 正也，生の変換効率の精密評価 ", 第 61 回応用物理学会" 超音波支持におけるギャップ内圧力測定” 第二春季学術講演会，青山学院大学相模原キャンパ

報質量付きダイアフラムを用いた圧力センサ ", 精ス，神奈川

密工学会 2014 年度春季大会 , 東京大学本郷キャンパス，東京［478］ 大塚温，松下智紀，近藤高志，" 周期空間反転
AlGaAs 導波路における QPM SHG 偏光特性 ", 第［489］ 平田祐樹，朴元淳，下園隼人，崔埈豪，加藤孝

61 回応用物理学会春季学術講演会，青山学院大

久，" バイポーラ PBII 法によるマイクロトレンチ

学相模原キャンパス，神奈川への DLC コーティング ", マイクロ・ナノ工学シ［479］ 水野泰孝．河合直行，和田一実，"CVD て ? の Ge

ンポジウム，仙台国際センター，宮城

選択成長における (311) 面上成長速度の温度依存性 ", 第 74 回応用物理学会秋季学術講演会，同志
社大学京田辺キャンパス，京都［480］ 尾上貴洋，硲和輝，福田修平，津坂佳幸，高野

4. 著書
［1］

秀和，篭島靖，水野泰孝，石川靖彦，和田一実，“Silicon Micro Robot with Neural Networks” IGI

松井純爾，" 高平行度 X 線マイクロヒ ? ームによGlobal Engineering Creative Design in Robotics

る光導波路用 Ge 結晶の結晶性評価 ", 第 74 回応用and Mechatronics, pp.1-10, (2013.6)

A-A

物理学会秋季学術講演会，同志社大学京田辺キャ

186［481］ 潘撼，"n タイプ Ge 量子井戸短波長発光素子のたAppendix

めの Ge 仮想基板に関する研究 ", 第 61 回応用物理［2］

学会春季学術講演会，青山学院大学相模原キャ
ンパス，神奈川［482］ 高橋賢，長藤圭介，矢鳴里奈，佐藤淑美，濱口Asai T., "Reaction-diffusion media with excitable
Oregonators coupled by memristors," Memristor

ンパス，京都VDEC2014̲J.indb 186

Ken Saito, Minami Takato and Fumio Uchikoba

Networks, Adamatzky A. and Chua L., eds.,
Springer (2014).
［3］

Asai T., "Memristor-CMOS-hybrid synaptic devices
exhibiting spike-timing-dependent plasticity,"
VLSI! Circuits for Emerging Applications, Wojcicki

14/07/28 11:03

T. and Iniewski I., Eds., CRC Press (2014).
［4］

Asai T. and Peper F., "Explorations in Morphic

ブ付き伝送線路用スタブ部［2］

Architectures," Emerging Nanoelectronic Devices,
Chen A., Ed., John Wiley & Sons (2014), in press.
［5］

田中啓文，小川琢治，浅井哲也，" 分子電気素子，" 特願 2013-179578 (2013 年 8 月 30 日）.

［3］下山勲，松本潔，高畑智之，菅哲朗，竹井裕介，

Masanori Hashimoto, Raj Nair, "Power Integrity

野田堅太郎，阮平謙，安食嘉晴，唐木幸一 : 撮像

for Nanoscale Integrated Systems," McGraw-Hill

装置及び撮像方法，特開 2013-180120

Professional, March 2014.

［4］

本多祐仁，下山勲，松本潔，竹井裕介 : ガスセン
サおよびガスセンシング方法，特開 2014-006128

5. 特許
［1］

坂上岩太，王小龍 ：分配／合成器，及び，スタ

A-A
187

Appendix

VDEC2014̲J.indb 187

14/07/28 11:03

B.
B.1

VDEC の利用規程・申し込みガイド

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．
1.

CAD ツールの共同利用

2.

VLSI 試作サービスの共同利用

ついての素養はあらかじめ付いていることを期待している．従って，利用でトラブルが起こったときには研究室や学校のネットワーク管理者と十分連絡をとって，問題を切りわけながら対処することが勧められる．

B.2

まずはじめに

3.

CAD ツール講習会（8 – 9 月・3 月）

4.

社会人リフレッシュ教育（12 月 – 1 月，学生も参加

教育を除く全ての申込や問い合わせには，VDEC の可能）

WEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いて

5.

VLSI デザイナーフォーラム（若手の会）

いる．一部のページは秘密等が含まれるため，WEB ア

6.

大型装置利用

クセス用アカウント・パスワードならびにアクセスして

VDEC からのおしらせ，また講習会・リフレッシュいるマシンの Internet Protocol（IP）アドレスによって
CAD ベンダー，試作会社等のアカデミック向けの協制限をかけている．

力により，それぞれのサービスを大幅なアカデミック

従って，VDEC を利用したい場合，前もって教員に

ディスカウントで提供している．VDEC 設立以来，こよるアカウントの申請が必要である．登録は無料．資格

れまでの実績では，CAD の利用・CAD 講習会は無償，の審査を行うため十分な（サービス開始前 1 ヶ月以上）

LSI 試作サービスは海外での類似サービスの半額以下，

時間的余裕をもって，申込をお願いしたい．申込から概大型装置は消耗品実費負担のみとなっている．見返りとね数週間が経過した後，WEB ページアクセス用のアカ

して，ユーザには VDEC を利用する「顧客」ではなく，

ウントとパスワードが発行される．アカウントは，半角

VDEC と一緒になってサービスを向上させる「主体」と英大文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

しての自己研鑽と協力を期待している．全国の研究室が

A-B
188

バーチャルな一つの研究室として助けあいができるよう申込で特に注意する点は，VDEC の WEB にアクセな状況を理想とし，限られたスタッフの中，日々支援活スしたい研究室のマシンの IP アドレスを入力するこ動を行っている．

とである．学校の中にあるマシンからのみアクセス

サービスの対象は基本的には，大学・高専であり，端を許可しており，プロバイダーのアドレスならびに，的にはメールアドレスとして「.ac.jp」を持つ教員と，

Proxy サーバのアドレス登録は禁止する．入力の際は，その研究室内の教職員と学生を対象とする．それ以外の133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半研究所の利用や，企業との共同研究については個別の判角」の英数字で，「，」（半角カンマ）で区切って，途中断を要する．特に CAD ツールについては CAD ベンダー

改行を入れずに入力する．また，ここで入力するアドとのライセンス規定に抵触しないよう細心の注意が必要

レスは，「ネットワークの外部から見えるアドレス」でであるため，VDEC の担当者（vdec@vdec.u-tokyo.ac.jp）

あることに注意する．特に，NAT（IP masquerade といに必ず相談いただきたい．その他のサービスについては

うプログラム名で呼ばれることもある．機能としては

VDEC の裁量範囲が広くなるので可能性が高くなるが，

NAT が正しい．）で研究室内をローカルネットワークにこちらもあらかじめ相談いただきたい．企業との共同研している場合は，NAT サーバのアドレスを入力する．

究については，少なくとも非営利，アカデミック側がよくある間違いとして，ローカルネットワークの IP，51％以上のイニシアチブを取る研究であることが必要で

例えば「192.168.X.XX」を登録したためアクセスできなある．

くて困っている例がある．

Appendix

また，CAD の申込や試作申込，装置利用申込など，

ネットワークが変更になるとか，研究室のマシン増設

契約にかかわる作業は全て，代表の教員の方々に行ってなどで IP アドレスを変更する場合は同じく，申込のペー

いただくことをお願いしている．研究室のメンバが代理

ジから「登録内容変更」を行う．特に，古い IP が使えで行うことも現実には可能であるが，その場合もあくま

なくなるといった大幅なネットワークの変更がわかってで教員の了解をとり，代理としての心構えで望んでいたいる場合は，まえもって新旧両方のアドレスを登録してだきたい．

おく．万一アクセスできなくなった場合は，「新規登録」VDEC のシステムは，Internet とUnix operating systemの上になりたっているので，Internet の仕組や Unix に

VDEC2014̲J.indb 188を行い，同じ E-Mail アドレスを入力することで上書き変更が可能である．

14/07/28 11:03

てしまい，機密漏洩につながることを防ぐためであるので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

B.3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計
図 B. 1

VDEC ホームページのインデクスフレームを行うための CAD ツールを提供している．これらのソ
フトウェアは，VDEC の VLSI 試作以外のアカデミック
用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．LSI

図 B. 2

アカウント登録・変更ページの入口の設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボラン
ティアにより，充実のための努力が払われている．ボラ
ンティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEBアカウントが必要である）．NDA 事項を了解いただき
サイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
• 申請時に WEB から入力する内容は以下のとおり．
• ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を選んでチェックする）．
• 利用する研究室所有ワークステーションのホストネーム（VDEC，端的には usr1 から名前→ IP アドレスの解決ができる，「.ac.jp」で終わるホスト名であることが条件．）

図 B. 3

アカウントの新規登録の注意点【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない• IP アドレスの登録数には制限を設けないが，管理のA-B行き届いたコンピュータのみに限定すること

189• DHCP サーバにより動的に割り当てられた IP アドレ
味が無い）• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残っ

VDEC2014̲J.indb 189

図 B. 4

CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

Appendix

スやローカルアドレスなどは登録できない（しても意14/07/28 11:03

ソ フ ト ウ ェ ア の CDROM（ メ デ ィ ア ） に つ い て，るアドレスを利用し，メールはプロバイダ等に転送

VDEC の創設期においては，メディアを近隣の研究室
で「回覧」していたが，インターネットの発達により回しないこと（情報漏洩の観点から）．
2.

線が豊富になったので，現在では CD に書き込める ISO
イメージファイルで提供している．VDEC ホームページ

リストの更新は頻繁におこない，卒業生へのメール
配信は速やかに停止すること．特に 4 月に注意．

3.

メールをする前に，あらかじめ CADuser ML の過の「ライセンスファイルの配布 > ここから」からダウン

去記事検索が WEB からできるので，類似の質問がロードできるようにある．当然ながら，VDEC のユーザ

無いかどうか検索してから投稿すること．

アカウントとパスワードが必要となるため，CAD を申4.

CADuser に送ってはならない．各試作のメーリン

請してから数週間程度の時間差が必要となるであろう．
メディアをダウンロードした後，プログラムをインス
トールし，初期設定ファイルを整備する．特に，ライセ

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，
グリストに送ること

5.

問題解決したら，問題，原因，解決法をまとめて投ンスファイルは WEB 経由で別途取得の上設定するか，稿すること（必須ではないが，ネット利用のエチケッ

環境変数 LM_LICENSE_FILE 等を（ライセンスサーバ

トといえる）．

のポート番号）@（ライセンスサーバ）の形式で設定する．
また，/etc/hosts ファイル等を設定し，ライセンスサー
バを「ローカルのネットワーク相当でアクセスできるよ
うに」する．端的には，手元のワークステーションにおいて，例えば「vdec-cad1」と指定するだけで，FQDN
形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア
ドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラ
イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，

図 B. 5

CAD 利用者メーリングリスト登録における注意点

VDEC または地域拠点校のどちらかのライセンスサーバ
がメンテナンス等の事情により停止している場合でも，ライセンスは年度単位で申込みを受けつけしている．

稼働中のもう一方のライセンスサーバを選択することに各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

より CAD を実行することが可能である．また，ライセ

末に，CADuser ML と WEB 上に，次年度の CAD 利用

ンスサーバの認証は，CAD ツール起動後も数分おきに申込案内が出るので忘れずに申込する．4 月中は移行期行われるので，CAD ツールを実行中は常時ライセンス間として前年度申込のライセンスも有効にしてあるが，サーバとの通信が可能な状態にしておかなければならな

4 月末に切れるため，そのときになって慌てる例が毎年い．
また，
ファイアーウォールを使用しているネットワー

発生している．「永久ライセンスではない」ことに十分

ク環境では，VDEC の Web サーバと VDEC および地域

ご注意いただきたい．

拠点校に対して，ライセンス認証用の特定のポートを空ける必要がある．この場合，各大学・高専のネットワー
ク管理者と相談すること．

A-B
190

【毎月注意を払うべき点．熟読必須．
】
1.

VDEC では毎月，CAD を使用できる計算機のリス

Appendix

初期設定等はやり方を一度経験すれば簡単である

ト（アクセスリストと呼ぶ）を更新している．このが，はじめてのときは様々な問題が起こることもある．

とき DNS の逆引きができなくなっていた等の何ら

VDEC に対する大幅なアカデミックディスカウントのかの不具合で，アクセスリストに自分の計算機が登引き換えとして，各研究室は CAD ベンダーによる直録されない場合がある．その場合，CAD が使えな接のサポートを受けられない．かわりに VDEC では，くなるので，アクセスリスト更新前に対処する必要「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意がある．サーバの停止は，全国ユーザに影響が及している．質問はこちらのメーリングリストを利用いた

ぶため頻繁には行えないので，万が一アクセスリス

だきたい．CAD を利用する研究室の構成員のどなたでトの不備に気づかなかった場合は，最悪一ヶ月以上も投稿，返答してよい．CADuser ML の注意点は以下のCAD が使用できなくなる．

とおり．
1.

2.

以上の理由で，VDEC から「CAD のアクセスリス

WEB ページから，利用するメンバの E-Mail アドレ

トを更新します」というアナウンスがあった場合，スを登録すること．特にその際，「．ac.jp」で終わ必ずチェックを行い，自分のコンピュータが登録さ

VDEC2014̲J.indb 190

14/07/28 11:03

れていることを確認しなければならない．
3.

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad_access_list.html である．ブックマー
クを強くお勧めする．

4.

IP アドレス（ホスト名）registeredという表示が出ていれば登録されている．
5.

false（false（ホスト名）） FAIL という表示が出ていれば登録に失敗しているので，原因を探る．

図 B. 6

VLSI 試作メーリングリスト登録ページの注意点

一般的に，DNS の逆引き（ホスト名から IP アドレス

レイアウトを設計した後，VDEC が提供する最新のを引く）に失敗していることが多い．
研究室のネットワー

Design Rule Check ファイルでチェックを行い，エラー

ク管理者とも相談して，VDEC のサーバから，当該ホス

フリーになったものを提出する．また，シミュレーショ

ト名の逆引きができるまで原因の除去を行う．

ンはもちろんのこと，レイアウトが回路図と同等である

B.4

VLSI 試作サービスの共同利用ことを確認する Layout Vs Schematic（LVS）チェックを通しておいて，提出しようとする回路が本当に動作しそ

VLSI 試作サービスは，教育研究目的に限って認めらうである確信を持っておくことは最低限必要であろう．

れる．WEB ページに本年度のランが掲示され，数ヶ月

デザインの提出は指定された VDEC ページから行う．

前から試作が申込可能になり，リンクが張られる．ま提出時に VDEC 側で最終 DRC を実行する．ここでエラー

ず，試作会社の持つ機密情報に対する NDA 契約を行う．

が出たチップは提出できない．必ず自分の環境で DRC

これは VDEC ホームページの「試作関係 > 試作案内 >フリーにしてからチップを提出すること．

機密保持契約（NDA）の文面」より，希望プロセスの提出〆切は月曜日に設定されていることが多いが，でNDA にサインして VDEC に郵送し，VDEC 側で手続ききる限り余裕をもって，前の週などに提出をいただきた

終了後に NDA 締結となり，設計規則やライブラリにアい．また，月曜日に締め切った後，VDEC 側でさらにデクセスできるようになる．設計規則は WEB 経由のアクザインルールをチェックしている．この際本来出てはいセスならびに，WEB での公開を禁止している会社の場

けないエラーが出ることがあり，出た場合設計者に修正

合は CDROM 等で送付される．NDA の対象は教員であのお願いを連絡するので，提出したからといって安心せるが，研究室の職員・学生にも同じ NDA が適用される

ず，1 週間ほどは VDEC からの連絡に注意願いたい．

ため，取扱には細心の注意を支払っていただきたい．尚，
秘密保持契約内容は，以降の同一プロセスによるチップ
試作全てにおいて有効である．
試作申込はデザイン提出〆切日の 6 〜 3 ヶ月前，キャデザイン提出から数ヶ月後に，
VLSI チップが納品され，請求書も送付されるので，遅滞なく支払をお願いする．

B.5

CAD ツール講習会

ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ

CAD ベンダーとの契約により，個々のサポートは提たキャンセルには，原則として試作代金をお支払いいた

供しないかわりに，毎年 2 回，夏と春と CAD 講習会をだくので注意いただきたい．特にはじめて試作に参加さ開催している．夏は基本的に東京大学の武田先端知ビル

れる場合は，1 ヶ月前には回路ができているくらいの，セミナー室において，春は各地方の拠点校を中心として余裕をもったスケジュールを組まれることを強くお勧め開催される．まずはこういった講習会に参加して，大体する．

の知識を付けてから実際の試作なり CAD 利用を行うこ

VLSI 申込フォームの入力に関する注意点（図 5.8）とをお勧めしている．アナウンスは CADUser メーリン

• 希望チップ寸法の項目のチェックボックスを必ずグリストで流れる．また，申込は，VDEC の WEB ペー

チ ェ ッ ク し た 上 で 希 望 チ ッ プ 数 を 入 力 す る こ と．
チェックを行わないと入力した数字は無効となる• チップ数入力には半角数字を用いる

ジから行う．

B.6

社会人リフレッシュ教育

CAD ツール講習会からさらに進んだ形で，Verilog
である回路を実際に設計し，レイアウト合成したり，

メーリングリストを用意してあるので，設計者全員のFPGA による実験を行う「ディジタルコース」，アナロ

メールアドレスを登録する．
「．ac.jp」で終わるアドレ

グ回路のレイアウトやシミュレーションを体験したりす

スであり，プロバイダに転送をしないよう注意願いたい．

る「アナログコース」，「RF」コースならびに一線の研これらメーリングリストの過去記事検索もできる．

究者による設計事例の講演会などを企画している．12

VDEC2014̲J.indb 191

191

Appendix

設計に関する問い合わせについては，各試作について

A-B

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月〜 1 月に開催し，有料である．社会人を主に対象としいては，利用の案内を WEB ページに掲載している．そているが，申込数に余裕がある場合学生の参加も歓迎しの手順に従って利用方法の学習と申請を行う．基本的なている．

スタンスは以下のとおり．

B.7

デザイナーフォーラム（若手の会）

毎年 6 月頃，VDEC を利用する若手が合宿を行い，最1.

理として責任をもって使っていただく．
2.

の定義は「自分は若手だと思っている学生・教職員」で利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

近の動向や研究内容について話しあう機会を設けている．発足当初の「若手」の定義は年齢が 5 ビット．最近公開の対象は教員であり，研究室メンバは教員の代

3.

数回のトレーニングを受けて免許を持てば自分一人で利用可能あるので積極的な参加をお待ちしている．

B.8

大型装置利用LSI テスターや，EB 装置など，公開可能な装置につVDEC 専任・協力教員のサポートスタッフ数に限りがあるので，免許保持者に積極的な教育をお願いすることがあるので，協力いただきたい．

A-B
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Appendix
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C. IP データベースの整備
IP のカタログデータの整理，公開および登録者−利用

IP データベースの整備者間の仲介と機密情報の取り扱いの監督である．

設計資産の再利用のために，VDEC では Web 上での

平成 12 年度から平成 14 年度の 3 年間，
（株）
半導体理

データベースの構築および公開を行っている (http://

工学研究センター (STARC) との共同研究として IP プロ

www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C. 1)．本デー

ジェクトを行ってきたが，その最終成果として IP 開発

タベースの利用対象は，IP 登録に関しては VDEC ユー

グループの各参加者へ完成 IP の登録を働きかけ，上記

ザに限定しているが，IP 利用に関しては任意対象となっデータベースによって公開を行っている．

ている．本データベースに関しての VDEC の役割は，

図 C.1

表 C. 1

現在までに登録済みの IP を表 C. 1 に示す．

VDEC LSI IP Web データベースの例

VDEC LSI IP データベースに登録済みの IP（平成 24 年 3 月現在）

登録番号

IP 名

カテゴリー

1

Data Encryption Standard(DES) Core

Others2

Phase Locked Loop(PLL) Core

Others3

PPRAM-Link Interface (PLIF) Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

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Appendix

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平成 25 年度
東京大学大規模集積システム設計教育研究センター年報
2014 年 8 月

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編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）14/07/28 11:03