平成年度

19東京大学大規模集積システム設計教育研究センター 年 報

Activity Reportfrom April 2006
March 2007
平成19年度 東京大学大規模集積システム設計教育研究センター 年 報

VLSI Design and Education Center The University of Tokyo 2007
VLSI Design and Education Center The University of Tokyo 2007

VLSI Design and Education Center
The University of Tokyo

2007
大規模集積システム設計教育研究センター（VDEC）の 2006 年度年報をお送りします。
2006 年度は VDEC にとっていくつかの「変化」がありました。人事面では国立大学が法人化して以来、各拠点大学から VDEC に教官を派遣するいわゆる「流動教官制度」の運用が困難となってきていましたが、全国運営協議会での議論に基づき流動教官制度に代わるものとして「特任教員」を採用することとなりました。2005 年度から二ヵ年に渡りご協力をいただきました名古屋大学の高木先生は本年 3 月末をもって母校に戻られましたが、本年 4 月 1 日付で名倉徹さんが特任准教授に着任され、引き続き北海道大学から派遣されている吉澤先生と協力して VDEC の業務を担当されています。来年度からは VDEC の 10 年来の伝統であった最後の「流動教官」である吉澤先生も北海道大学に戻られますが、新任の名倉先生を軸とし、全国拠点校に分散して活動されている「VDEC
流動教官経験者」の方々等と連携して各種セミナー活動やワークショップ活動を企画運営していく予定です。また本年 3 月末で 2 年間の任期を終えられた川手先生に代わり、4 月からは産業界からの客員教授として NEC エレクトロニクスより福間雅夫さんが着任されました。同氏の長年の経験と高い見識をもとに VDEC に対し多くのご助言、ご協力をいただいているところです。
2006 年度もチップ試作数の面では依然として高いレベルを維持し、主要国際学会等での VDECを利用した研究成果発表件数も伸びています。2006 年度は従来のローム CMOS 0.35um と並行して
同 CMOS 0.18um の試作受付を開始いたしました。長らくご利用いただいた CMOS 0.35um は本年 4月の試作をもって終了いたしましたが、本年度からは CMOS 0.18um の試作をほぼ毎月受け付ける
定常運用に入っています。この CMOS 0.18um では従来の 0.35um とほぼ同等の性能のトランジスタも含んでいるほか、チップサイズの自由度も広げており、より多くの利用者の方々の要望に応えていけるものと思っています。なお 2006 年度の CMOS 0.18um の立ち上げ時期には、予期せぬ障害で納期等が予定より遅くなりユーザの方々にはご迷惑をおかけしました。お詫び申し上げます。現在
では障害をほぼ解決できており、本年度受付の分からは円滑に試作できるものと考えています。またこれまで VDEC が提供してきました STARC/ASPLA の最先端 CMOS 90nm は 2007 年 11 月をもって試作受付を終了する予定ですが、2008 年度からは一世代進んだ CMOS 65nm を提供できるよう準備を進めています。より高性能のデバイスをより使いやすい条件で提供できるよう関係者と協議しているところです。
情報化社会、安全安心な社会を築く根幹としての集積回路の重要性はますます高まっております。
日本の LSI 設計教育・研究の必要性も増してきている現在、皆様からの引き続きのご支援ご支持をお願い申し上げる次第です。
2007 年 6 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

第 1 章 VDEC 事業の紹介と平成 18 年度事業報告 ………
1.1 VDEC の活動概況
1.2 CAD ソフトウェアの整備
1.3 平成 18 年度 VDEC 事業報告
1.4 CAD セミナー
1.5 装置の整備・運用・利用公開
1.6 VDEC 利用者に関する発表文献リスト
1.7 平成 19 年度の活動計画
1.8 VDEC 発ベンチャー

2

第 2 章 チップ試作報告 …………………………………………
2.1 試作ラン別一覧
2.2 チップ種別一覧
2.3 各チップの詳細

73

第 3 章 VDEC 概要 ……………………………………………
3.1 組織概要
3.2 人事報告
3.3 決算報告199

第 4 章 研究報告 …………………………………………………
4.1 全体概況
4.2 研究室構成員（平成 18 年度）
4.3 研究概要
4.4 研究発表
4.5 特許・受賞等

204

第 5 章 付録 ………………………………………………………
5.1 VDEC の利用規定・申し込みガイド
5.2 IP データベースの整備

240

VLSI Design and Education Center
The University of Tokyo

2007
大規模集積システム設計教育研究センター（VDEC）の 2006 年度年報をお送りします。
2006 年度は VDEC にとっていくつかの「変化」がありました。人事面では国立大学が法人化して以来、各拠点大学から VDEC に教官を派遣するいわゆる「流動教官制度」の運用が困難となってきていましたが、全国運営協議会での議論に基づき流動教官制度に代わるものとして「特任教員」を採用することとなりました。2005 年度から二ヵ年に渡りご協力をいただきました名古屋大学の高木先生は本年 3 月末をもって母校に戻られましたが、本年 4 月 1 日付で名倉徹さんが特任准教授に着任され、引き続き北海道大学から派遣されている吉澤先生と協力して VDEC の業務を担当されています。来年度からは VDEC の 10 年来の伝統であった最後の「流動教官」である吉澤先生も北海道大学に戻られますが、新任の名倉先生を軸とし、全国拠点校に分散して活動されている「VDEC
流動教官経験者」の方々等と連携して各種セミナー活動やワークショップ活動を企画運営していく予定です。また本年 3 月末で 2 年間の任期を終えられた川手先生に代わり、4 月からは産業界からの客員教授として NEC エレクトロニクスより福間雅夫さんが着任されました。同氏の長年の経験と高い見識をもとに VDEC に対し多くのご助言、ご協力をいただいているところです。
2006 年度もチップ試作数の面では依然として高いレベルを維持し、主要国際学会等での VDECを利用した研究成果発表件数も伸びています。2006 年度は従来のローム CMOS 0.35um と並行して
同 CMOS 0.18um の試作受付を開始いたしました。長らくご利用いただいた CMOS 0.35um は本年 4月の試作をもって終了いたしましたが、本年度からは CMOS 0.18um の試作をほぼ毎月受け付ける
定常運用に入っています。この CMOS 0.18um では従来の 0.35um とほぼ同等の性能のトランジスタも含んでいるほか、チップサイズの自由度も広げており、より多くの利用者の方々の要望に応えていけるものと思っています。なお 2006 年度の CMOS 0.18um の立ち上げ時期には、予期せぬ障害で納期等が予定より遅くなりユーザの方々にはご迷惑をおかけしました。お詫び申し上げます。現在
では障害をほぼ解決できており、本年度受付の分からは円滑に試作できるものと考えています。またこれまで VDEC が提供してきました STARC/ASPLA の最先端 CMOS 90nm は 2007 年 11 月をもって試作受付を終了する予定ですが、2008 年度からは一世代進んだ CMOS 65nm を提供できるよう準備を進めています。より高性能のデバイスをより使いやすい条件で提供できるよう関係者と協議しているところです。
情報化社会、安全安心な社会を築く根幹としての集積回路の重要性はますます高まっております。
日本の LSI 設計教育・研究の必要性も増してきている現在、皆様からの引き続きのご支援ご支持をお願い申し上げる次第です。
2007 年 6 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

第 1 章 VDEC 事業の紹介と平成 18 年度事業報告 ………
1.1 VDEC の活動概況
1.2 CAD ソフトウェアの整備
1.3 平成 18 年度 VDEC 事業報告
1.4 CAD セミナー
1.5 装置の整備・運用・利用公開
1.6 VDEC 利用者に関する発表文献リスト
1.7 平成 19 年度の活動計画
1.8 VDEC 発ベンチャー

2

第 2 章 チップ試作報告 …………………………………………
2.1 試作ラン別一覧
2.2 チップ種別一覧
2.3 各チップの詳細

73

第 3 章 VDEC 概要 ……………………………………………
3.1 組織概要
3.2 人事報告
3.3 決算報告199

第 4 章 研究報告 …………………………………………………
4.1 全体概況
4.2 研究室構成員（平成 18 年度）
4.3 研究概要
4.4 研究発表
4.5 特許・受賞等

204

第 5 章 付録 ………………………………………………………
5.1 VDEC の利用規定・申し込みガイド
5.2 IP データベースの整備

240

第1章

VDEC 事業の紹介と平成 18 年度事業報告
1．1 VDEC の活動概況

東京大学大規模集積システム設計教育研究センターである．この目的で VDEC では社会人のリフレッシュ（VDEC）は発足後 10 年が過ぎた．平成 18 年度も『LSI教育プログラムと兼ねて LSI 設計教育セミナーを年 1 回

教育情報の発信拠点形成』，『VLSI 設計支援教育用 CAD（12 月〜 1 月）開催している．このコースはソフトウェアの整備』，『VLSI チップ試作支援』を 3 つル設計コース ， アナログ設計コース ， RF 設計コーの柱として，円滑な運営を目指した事業を展開した．図ス ， 最先端設計事例コース

1.1 に示す VDEC の活動内容に基づき，以下に平成 18 年

る．前 3 者は演習を伴う体験教育コースであり，主要大度の概要を報告する．

学の経験豊かな教官を講師に招いて実施している．最先ディジタの 4 コースからなってい

VDEC の使命は全国の国公私立大学および高専の LSI

端設計事例コースは講義主体のコースであるが，大学お設計研究・教育を高度化し，産業界に対しても優秀な

よび企業から第一線の講師を招き，設計経験をもとにしLSI 設計技術者を数多く送り出すことである．しかし，た講演を行っている．

VDEC 発足当初，我が国の大学には CAD ソフトウェア

これらセミナーに加えて VDEC では年 1 回，若手教官

利用技術教育や実用的 LSI 設計フロー教育のカリキュラと学生を中心とした VDEC デザイナー・フォーラムをムはほとんど存在していなかったため VDEC にとって開催している．これはワークショップ形式の会合であり，第1
章

はこれらの整備が急務の課題であった．CAD ソフト

企業・大学からの招待講演に交えて，参加者が設計事例

ウェアの利用技術に関しては CAD ベンダーが独自の設を持ち寄ってその成功談，失敗談を交換する．これから計技術を有しており，これを導入することとした．大学

設計を始めたいと考えている学生・教官もここでさまざ

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院学生，若手教官を対象として CAD ベンダーから講師

まなノウハウを得ることができる．

1-1
2を招き，それぞれの CAD ソフトウェア毎に年 2 回のセミ

このようなセミナー，フォーラムを通じた教育システ

ナーを開催することとし，
CAD ベンダーと契約を結んだ．

ムにより LSI 設計の基本的項目を学習できるようになっ

これまで年 2 回の内 1 回は VDEC で，残り一回は地方拠ているが，それでも実際の LSI 設計の場面では，さまざ

点校で実施している．参加定員は設備の関係でそれぞれ

まな困難に直面することが多い．初心者にとっては20 〜 50 名程度であり必ずしも十分とはいえないが，

CAD ソフトウェアのセットアップは最大の問題である．

VDEC としては各ユーザ研究室内で 技術伝承 され，セットアップの後も CAD ソフトウェアが発する

VDEC 主催のセミナーがトリガーとなって CAD 利用技

なエラーメッセージ術が全国的に広がることを期待している（1.3 章参照）．

な場合に力を発揮するものが VDEC メールグループで

LSI 設計フローセミナーは LSI 設計の基本概念教育とある．VDEC ユーザは VDEC のホームページから CAD

複数の CAD ツールを連携する実用的設計例の体験教育

メールグループや試作技術対応のユーザグループに登録

図 1.1 VDEC の活動内容

難解

でとまどうことも多い．このようすることができ，そこに直面する疑問点を投稿し，助けで試作を行っている．平成 18 年度からはローム 0.18μmを求めることができる．メールグループの登録ユーザはの試作の公募を開始しており，また日立製作所 0.25μm

それに回答する義務を負っているわけではないが，ほとSiGe BiCMOS の試作も開始した．

んどの場合，数時間から数日以内に経験豊かなユーザか

また，一流の LSI 設計者を目指す学生に対してインセらの支援を得ることができる．また，今まで蓄積されてンティブを与える仕組みとして LSI IP アワードを実施

きたメールグループの情報が VDEC の WEB 上で認証さしている．本アワードは半導体各社と日経 BP 社の支援れた VDEC ユーザへ公開され，教育上の資産として残でスタートした IP 開発支援のしくみであり，すでに 7していく仕組みになっている．（図 1.2）．

回目の募集を終えた．7 回目は約 51 の応募にたいしその

VLSI チップ試作支援に関しては，従来のオンセミ
1.2 μm CMOS，ローム 0.35μm

CMOS，日立 0.18μm

上位 17 件の優秀 IP に対して 100 万円〜 200 万円の賞金を授与されている（図 1.3）．

CMOS， NEC 0.8μ m Bipolar な ど の 試 作 に 続 き ，

5 月には 10 周年記念シンポジウムを開催し，これまで

90nmCMOS 試作（ASPLA/STARC）を公募の形で本格の活動を振り返ると，VDEC 発足以来 10 年余の活動の中的に運用し，また，共同研究という形で沖電気 0.15μm

で LSI 設計文化が根付いた研究室や大学ではすでに活発

SOI 試作を実施している．さらに，VDEC では現在のな設計研究・教育がスタートしている．図 1.4 に VDEC

サービス項目に載っていない BiCMOS，SiGe 等についを利用した研究成果の指標として，VDEC に関係する発て，アメリカの MOSIS との連携で，アカデミック価格

表文件数の推移を示す．単純に比較はできないが発表文
1-1
3

第
1
章

図 1.2

VDEC メーリングリスト検索システム

図 1.3 LSI IP 賞

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献の数は増加傾向にあり，VDEC 発足以来，集積回路にイデアを実証するツールとしての貢献度も大きい．また，関係する研究が活性化されていることが確認できる.

研究論文には最先端のプロセステクノロジが好んで利用

図 1.5 に VDEC に関係する発表文献の VDEC ファシリされる傾向にあり，平成 16 年度からサービスを開始してティー利用状況を示す．論文執筆にあたり CAD ソフト

いる沖電気の 0.15 um SOI テクノロジと STARC 90 nm

ウェアが幅広く利用されていることが確認できる．

テクノロジの利用が一層期待できる．そのほかのファシ

CAD ソフトウェアはチップ設計だけでなくチップ試作

リティーとして，LSI テスターや FIB 加工装置，EB 描画の準備段階で利用される場合が多いため，研究の基本ア装置などが研究目的に幅広く利用されることを期待する．

論文数

発表論文数

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第
1
章

図 1.4

VDEC を利用した発表文献数の推移

VDEC を利用した研究論文

論文数

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利用ファシリティ
図 1.5

VDEC ファシリティー利用状況

1．2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエア
は，平成 18 年度は表 1.1 に示すツール群を全国の大学ており，全国の国・公・私立大学・高専において教育・研究目的に限り利用できるようになっている．

に提供している．CAD ソフトウエアの利用は, 図 1.2 に

VDEC の CAD の利用，および「1．3 章」のチップ試

示す全国地域拠点校 10 箇所にライセンスサーバを設置

作の利用のためには，あらかじめユーザ登録が必要とし，全国各大学の利用者が手許の計算機にインストールなっているが，これまで VDEC に利用登録をしている

した CAD ソフトウエアを，最寄のライセンスサーバに（a）全国教官数および（b）その所属する大学数およびおいて認証を行うことで，ネットワークを利用した運用（c）CAD の利用申請があった研究室（教官）数の推移

形態となっている．ライセンス数は CAD の項目ごとには図 1.7 の通りである．

100 から 1000 程度のフローティングライセンスとなっ

表 1.1 導入された CAD システム
名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーション，論
理合成，テスト生成，マクロセルを含むセルベースの配置配線とバックアノテーション，会話型の回路図および
マスクレイアウト入力，アナログ機能・回路シミュレー
ション，設計検証，回路抽出

Cadence Design Systems, Inc.

VerilogHDL/VHDL シミュレーション，論理合成，テスト
生成．マクロセルを含むセルベースの配置配線設計とバックアノテーション, 回路シミュレーション, デバイスシ
ミュレーション

Synopsys, Inc.

レイアウト検証システム

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，デバイスシミュレーション（デバイスシミュレータのサポートは平成 18 年 9 月まで）

Silvaco高周波回路設計検証システム

通信機器や関連デバイスなどの高周波回路/システムの設計，検証

Agilent Technologies

C 言語ベース設計システム

Handel-C でシステム設計，合成，検証

Celoxica

C 言語ベース設計システム

BachC 設計ツール

Sharp

Synopsys 社設計システム

図 1.6 全国地域拠点校

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（a）利用登録教官数（c）CAD 申し込み研究室数（b）利用登録大学・高専数（d）CAD 申し込み数

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1．3 平成 18 年度 VDEC 事業報告
1．3．1 VLSI チップ試作
図 1.3.1 は，VDEC および，それに先行して行われたパイロットプロジェクトでのチップ試作数の推移を示したものである．
VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリはNEL 社の CMOS0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度（1996 年度）の VDEC 発足後，日本モトローラ社のCMOS1.2μm（平成 11 年度からは，オン・セミコンダ
クターにて継続）が協力を開始し，平成 9 年度からはローム社の CMOS0.6μm が加わった．さらに平成 10
年度には日立製作所の CMOS0.35μm，平成 11 年度に（a）設計チップ品種数

はローム社 0.35μm がそれぞれ加わった．また，IP 開

1-3

発プロジェクトの一環として STARC0.13μm の試作を7行った．平成 13 年度から，日立製作所の CMOS0.18μm

第1
章のサービスを実施している．平成 14 年度は，広島大学
岩田先生の主導の下に，VDEC と MOSIS の協力による
試作サービスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生
主導の元に，NEC 化合物デバイス株式会社によるバイ
ポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスお
よび ASPLA 90nm（現在は STARC において継続）プロ
セスの試作を開始し，90nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．
さらに平成 18 年度からはローム社 0.18μm の試作を開（b）設計チップ面積

始し，日立製作所 0.25μm SiGeBiCMOS のテスト試作を実施した．
図 1.3.1（a）は設計されたチップ品種数を示す．図中の棒グラフは，試作品種数の順調な増加を表しており，
VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，02 年度に減少しているが，これは ROHM
社の 0.6um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．
図 1.3.1（b）に設計されたチップ面積を示す．試作プロセスが微細化すると，集積度が向上することで，見かけ上試作面積が減少するように見える場合がある．そこで，図 1.3.1（c）に試作面積をそれぞれの試作プロセ（c）規格化した設計チップ面積
図 1.3.1 チップ試作数・面積推移

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スにおける特性寸法で規格化した，規格化試作面積の傾向も併せて示す．また，図 1.3.2 にこれまでに試作に参加した教官数，大学数の推移およびその累計を示す．また，チップ試作に必要な設計規則などの，試作会社固有の機密情報にアクセスするための「機密保持契約」締結
教官数は，オンセミコンダクタが 136 名，ロームの0.35um プロセスが 187 名，日立製作所が 77 名，
ASPLA/STARC90nm が 34 名となっている．

1．3．2

平成 18 年度チップ試作概況

平成 18 年度は，表 1.3.1 に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第 2 章のチップ試作報告を参照されたい．

図 1.3.2 VDEC チップ試作参加教官数・大学数の推移とその累計

表 1.3.1 平成 18 年度チップ試作日程● CMOS 1.2um（オンセミコンダクタ：旧 日本モトローラ）
1-3

平成 17 年度第 2 回
平成 18 年度第 1 回
平成 18 年度第 2 回

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●

納品・試作完了
2006/ 7/12
2007/ 1/22
2007/ 7/17

試作申込開始2006/ 1/23
2006/ 3/27
2006/ 4/24
2006/ 6/19
2006/ 7/24
2006/ 9/25
2006/10/16

試作申込締切
2006/ 2/17
2006/ 4/14
2006/ 5/12
2006/ 6/16
2006/ 8/18
2006/ 9/15
2006/11/10
2006/12/8
2007/ 2/16
2007/ 3/ 9

設計締切
2006/ 3/27
2006/ 5/22
2006/ 6/19
2006/ 7/24
2006/ 9/25
2006/10/23
2006/12/18
2007/ 1/22
2007/ 3/26
2007/ 4/16

納品・試作完了
2006/ 6/19
2006/ 8/31
2006/10/ 4
2006/11/ 2
2007/ 1/22
2007/ 3/26
2007/ 4/ 9
2007/ 5/ 7
2007/ 6/18
2007/ 7/30

試作申込開始2005/10/10
2005/ 2/27
2006/ 5/29
2006/ 8/28

試作申込締切
2005/10/10
2006/ 5/29
2006/ 8/28
2006/11/27

設計締切
2006/ 2/27
2006/ 8/28
2006/11/27
2007/ 2/26

納品・試作完了
2006/12/末 00000
2007/ 2/9（chip）
2007/ 3/1900000
2007/ 6/1100000

CMOS 0.18um（日立）：応募が規定に達しなかったため実施せず
平成 18 年度第 1 回
平成 18 年度第 2 回●

設計締切
2006/ 4/ 3
2006/10/ 2
2007/ 4/ 2

CMOS 0.18um（ローム）
平成 17 年度テスト試作
平成 18 年度第 1 回.....
平成 18 年度第 2 回.....
平成 18 年度第 3 回.....

●

試作申込締切
2005/ 1/10
2006/ 7/ 3
2007/ 1/ 9

CMOS 0.35um（ローム）
平成 17 年度第 12 回
平成 18 年度第 1 回
平成 18 年度第 2 回
平成 18 年度第 3 回
平成 18 年度第 4 回
平成 18 年度第 5 回
平成 18 年度第 6 回
平成 18 年度第 7 回
平成 18 年度第 8 回
平成 18 年度第 9 回●

試作申込開始2005/10/ 3
2006/ 4/ 3
2006/10/ 2

試作申込開始2005/12/25
2005/ 6/ 5

試作申込締切
2006/ 3/27
2006/ 9/ 4

設計締切
2006/ 6/26
2006/12/ 4

納品・試作完了
2006/10/30
2007/ 4/ 9

申込開始

申込〆切

設計〆切
2006/ 9/29

チップ納品
2007/ 2/26

申込開始

申込〆切

設計〆切
2006/11/27

チップ納品
2007/ 3/末

申込開始

申込〆切

設計〆切
2005/ 4/17
2005/10/ 2

チップ納品
2005/ 8/11
2006/ 3/28

Bipolar（NEC）
第1回●

SiGe BiCMOS 0.25um （日立製作所）
第1回●

CMOS SOI 0.15um（OKI）
第1回
第2回

●

CMOS 90nm（STARC）
平成 18 年度第 1 回
平成 18 年度第 2 回
平成 18 年度第 3 回
平成 18 年度第 4 回

1．3．3

試作申込開始2006/12/ 5
2006/ 1/16
2006/ 3/17
2006/ 6/12

試作申込締切
2006/ 1/16
2006/ 4/17
2006/ 6/19
2006/ 9/19

設計締切
2006/ 4/17
2006/ 7/18
2006/ 9/19
2006/12/11

納品・試作完了
2006/ 8/ 2
2006/10/21
2006/12/22
2007/ 2/21

ルを利用して，平成 8 年度から順次ライブラリ整備事業

ライブラリ整備状況を行ってきている．現状では，VDEC における各プロセ

VDEC におけるチップ試作（主にディジタル LSI 試作）
では，設計ライブラリの整備が重要である．VDEC では，スの試作において，利用可能なライブラリは表 1．3．2に示すとおりとなっている．

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

表 1.3.2 VDEC で利用可能なライブラリ
プロセス

名称

作成者

内容

状況

HHS（NEL）0.5μm

P2lib

京都大学小野寺研究室

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ・CellEnsamble 用配置配線ライブラリ

試作チップの動作検証完了

http://www.vdec.u-tokyo.ac.jp/DesignLib/P2lib/NEL05/index.html
EXDlib

九州大学安浦研究室

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・VHDL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ・CellEnsamble 用配置配線ライブラリ

試作チップの動作検証完了

9http://www.vdec.u-tokyo.ac.jp/DesignLib/Kyushu/NEL05/index.html
MOT（ On Semi）
1.2μm

P2lib

京都大学 小野寺研究室

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ・CellEnsamble 用配置配線ライブラリ

試作チップの動作検証完了

東京大学 VDEC

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/MOT15/rule.html
日立 0.35μm

EXDlib東京大学 VDEC
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT035/rule.html

ROHM0.35μm

日立ゲー
トアレイ

http://www.vdec.utokyo.ac.jp/CHIP/DesignRule/HIT35/rule.html

京大 lib

CDROM にて配布
京都大学 小野寺研究室
http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html

EXDlib東京大学 VDEC

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM035/rule.html
パスポー
トラ イブ
ラリ

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

日立から提 供のセルをApolloGAに移植

CDROM にて配布
日立 0.18μm

京大 lib

CDROM にて配布
京都大学 小野寺研究室

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・ApolloII 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT18/rule.html
EXDlib日立ゲー
トアレイ

東京大学 VDEC
http://www.vdec.u-tokyo.ac.jp/
CHIP/DesignRule/HIT18/rule.html

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Apollo 用配置配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT18/rule.html
パスポー
トラ イブ
ラリ

CDROM にて配布

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・VHDL 用シミュレーションライブラリ

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EXDlib1-3

ロームから提供

1．4 CAD セミナー
LSI 設計技術の向上にはセミナーは欠くことができなを派遣していただき講習を行っている．また，VDEC

い存在である．平成 18 年度には，CAD 利用のための技で開発したライブラリを用いたチップ設計に関する講習

術セミナー，社会人のためのリフレッシュセミナー，若も VDEC スタッフで実施している．平成 18 年度は，8

手教官・学生のためのデザイナーズフォーラム等のセミ

月と 9 月に初心者を対象とした第 1 回の CAD 利用のた

ナー，フォーラムを企画，実施した．

めの技術セミナーを東京大学 VDEC および名古屋大学

CAD 利用のための技術セミナーでは，VDEC で使用で実施した．この技術セミナーでは，Cadence のツー

可能な Cadence，Synopsys，Magma，Mentor

ルを 5 日間，Synopsys のツールを 4 日間，Silvaco のGraphics, Silvaco など CAD ベンダーのそれぞれのツールを 1 日間，Sharp BachC ツールを 2 日間，東芝

CAD ツールの操作方法等を各ツールベンダーから講師

MeP 講習会を 3 日間に加えシステム LSI 設計自動化技術

表 1.1 導入された CAD システム
開催地

開催時期

Cadence, FE-Ultra
講習会

講習項目

東京大学

2006 年7/24（月）─ 25（火）13

フィジカル・バーチャル・プロトタイプ設計ツールである FEの機能的特徴，及び基本的な使用方法の学習

1-4

Cadence, VLE 講
習会

東京大学

2006 年7/26（水）41

Layout Editor の使用方法，Pcell （Parameterized Cell） の概
念と作成方法，Stream 変換の学習

10

Cadence, VerilogA 講習会

東京大学

2006 年7/27（木）─ 28（金）22

Verilog-A による回路記述方法，Artist，若しくはコマンドラ
インからのシミュレーションの実行方法の学習

Synopsys, Chip
Synthesis 講習会

東京大学

2006 年8/1（火）

31

論理合成ツール Design Compiler を用いて，合成条件の設定，結果の解析，階層設計を行う場合のストラテジなどを学習

Synopsys, Astro 講
習会

東京大学

2006 年8/2（水）-─（木）36

自動配置配線コアツール Astro のデザインフローと各フェーズでの機能の習得

Synopsys,
Nanosim 講習会

名古屋大学

2006 年8/8（火）

24

トランジスタ・レベルの解析ツール NanoSim の仕組みや使用方法，パワー解析，タイミング解析などの主要機能についての学習

Agilent, RFDE
講習会

東京大学

2006 年8/10（木）─ 11（金）20

RF/mixed signal IC 設 計 プ ラ ッ ト フ ォ ー ム RF Design
Environment の操作を学ぶ基礎コース

システム LSI 設計
自動化技術講習会

東京大学

2006 年8/21（月）─ 22（火）22

HSPICE の基本的な機能と回路記述方法をベースに，演習問題を通じて HSPICE の操作方法と，シミュレーション統合環境
CosmosSE を用いたシミュレーション・フローを学習

Silvaco STARC90nm PDK 講習会

東京大学

2006 年8/29（火）15

STARC 90nm プロセス向け PDK を利用した，Silvaco 社設計ツールのトレーニングを習得

東芝 MeP 講習会

東京大学

2006 年
8/23（水）─ 8/25（金）22

デジタルメディア SoC のためのプラットフォーム MeP（Media
embedded Processor）について，開発キットを用いた学習

Sharp, Bach C 講
習会

東京大学

2006 年9/4（月）
─ 5（火）

11

C 言語記述から回路を自動合成する Bach システムの使用方法について演習を交えて習得

Cadence Verilog-A
講習会

北海道大学

2007 年2/22（火）─ 2/23（水）18Verilog-A による回路記述方法，Artist，若しくはコマンドラ
インからのシミュレーションの実行方法の学習．

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参加人数

講習内容

Synopsys
HSPICERF/CosmosScope
講習会

広島大学

2007 年3 月 6 日（火）16高周波回路向けオプション機能 HSPICE RF は，高精度・大容量・高速 RF シミュレーターで，Harmonic Balance 法及びShooting Newton 法 に よ り 定 常 状 態 解 析 を 実 行 ．
CosmosScope は高精度グラフィカル波形アナライザで，強力な測定機能，波形カリキュレータ・テクノロジに加え，業界標準の Tcl/Tk をベースとするスクリプト言語を備えるツール．

Synopsys
Milkyway/Astro
講習会

東京大学

2007 年3 月 7 日（水）〜 8 日（木）26

自動配置配線ツール Astro のデザインフローをベースに各フェーズでの機能を講義と実習を通して学習

Agilent ADS
講習会

広島大学

2007 年3 月 14 日（水）〜 16 日（金）

11

ADS（Advanced Design System）の基本的な使用法と，能動回路の設計に必要な知識の学習．ADS の操作環境で動作するモーメンタムの基本操作の実習

金沢大学

2007 年3 月 15 日（木）〜 16 日（金）

18

Cadence SystemVerilog 記述言語の入門コース

大阪大学

2007 年3 月 26 日（月）〜 27 日（火）

12

特定用途向き命令セットプロセッサ開発環境 ASIP Meister の
学習

東京大学

2007 年3 月 28 日（水）〜 30 日（金）

9

デジタルメディア SoC のためのプラットフォーム MeP のプ
ロセッサアーキテクチャ，機能拡張，プログラミングについて，演習を交えて学習する講習会

Cadence
SystemVerilog
講習会
ASIP Solutions
ASIP Meister
講習会
東芝 MeP 講習会

を用いた VLSI 設計フローを修得している．また 3 月に【CAD 利用のための技術セミナー】

は上級者を対象とした CAD 技術セミナーを地方拠点（北海道，金沢，大阪，広島）及び東京で実施し，Cadence，Synopsys，Agilent，ASIP Solutions，
Sharp 等各社の最新のツールの上級トレーニングおよび
東芝 MeP 講習会，高位設計セミナーを行った（表 1.4.1）．
これら CAD 技術セミナーへの参加要望は非常に大きいため，VDEC 拠点校の協力を得ながら各地方拠点校で開催しているが，地方拠点開催でもその地方からの参加
者にとどまらず，遠方からの参加希望が多く寄せられている．これは CAD 技術セミナーに対する需要が依然と
図 1.4.1 地方拠点校で開催した CAD 講習会会場風景（北海道大学）

して大きなことを表しており，VDEC はこの状況に対応

講習会を 2 日間，各コースに 40 名までの教官・学生の行ってきた．

し，大規模な CAD 技術セミナー開催の仕組みの整備を受講があり，各ツールの使用方法や VDEC ライブラリ【社会人のためのリフレッシュセミナー】
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図 1.4.2

平成 18 年度リフレッシュ教育ポスター

平成 18 年度 12 月〜 1 月には平成 17 年度に引き続き，最新の VLSI 設計技術の実践的教育を行うもので，平成

集積回路産業に携わる職業人を対象にリフレッシュ教育

10 年度に文部省専門教育課の支援のもとでスタートしとして VLSI 設計に関する最新かつ高度の知識・技術のたが，今年度は（財）電気電子情報振興財団の協力（共習得を目的として，社会人向けの「VLSI 設計リフレッ催）を得，また文部省高等教育局専門教育課，日本電子

シュセミナー」を拠点大学教官および企業の第一線の設機械協会（EIAJ），システム LSI 開発支援センター

計者を講師に招き開催した（表 1.4.2）．

（VSAC）， 半導体理工学研究センター（STARC），日本

このセミナーは主に社会人を対象として，演習を伴う

応用物理学会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることができ，大変効果的で有意義なセミナーとなった．
本年度は VLSI 設計に関する 4 つのコース（コース D： HDL によるディジタル集積回路設計と演習（12/19〜 12/22 実施），コース A ：アナログ集積回路設計と演習（12/6 〜 12/8 実施），コース R ： CMOS-RF 集積回路設計と演習（1/10 〜 1/13 実施），コース S ：最先端 VLSI 設計実例（1/15, 1/19）を開催し，講師として大学・企業の集積回路研究・教育に携わる教官や研究者
19 名を招聘し，VLSI 設計に関する講義や最新の CAD

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ツールを使用した実習をはじめ，最先端の VLSI 設計技
図 1.4.3 平成 18 年度リフレッシュ教育会場風景（東大 VDEC
セミナー室）

術の紹介を行った．参加者はコース D，A, R，S はそれ
ぞれ 38 名,47 名,31 名,100 名あり，延べ 216 名となった．

表 1.4.2 リフレッシュセミナー開催状況
講習項目

開催日

参加人数

講師

講習概要

コース D ：HDL によるディジタル
集積回路設計と演習

平成 18 年
12 月 19 日─ 22 日
先端知 1F セミナー室

38

・VerilogHDL の文法解説とシミュレー
ション演習
今井正治（大阪大学），
・VerilogHDL による論理合成／シミュ
越智裕之（広島市立大学），
レーションと FPGA 実装演習
小林和淑（京都大学），
・ハードウェア記述言語（HDL）による，
池田 誠（東京大学）
ディジタル集積回路設計
・LSI 配置配線設計演習

コース A ：
アナログ集積回路設計と演習

平成 18 年
12 月 6 日─ 8 日
先端知 1F セミナー室47

杉本泰博（中央大学），
・回路設計，回路シミュレーション
小野寺秀俊（京都大学）， ・アナログ集積回路の特徴と役割
小谷光司（東北大学）
・レイアウト設計，検証（DRC，LVS）

コース R ：CMOS − RF 集積回路
設計と演習

平成 19 年1 月 10 日─ 13 日
先端知 1F セミナー室31

藤島 実（東京大学），
松岡俊匡（大阪大学）

・R F 回 路 シ ミ ュ レ ー シ ョ ン の た め のMOSFET モデル
・基礎，分布定数回路

益子耕一郎（STARC），
石原 亨（九大），
井上弘士（九大），
天野英晴（慶応），
中村祐一（NEC），
吉田健人（SFT），
京 昭倫（NEC），
山田哲也（日立），
佐藤久恭（ルネサス），
松澤 昭（東工大），
田中 聡（日立）

・先端ディジタル設計
─動的リコンフィギャラブルプロセッサの最近の動向─大規模 SoC に対するハードウエア・ソ
フトウエア協調設計
─システム・イン・シリコンによるサブシステム・インテグレーション
─C 画像認識プロセッサ IMAP
─組込み用途向けプロセッサの低電力技
術・先端アナログ設計
─CMOS RF 回路と無線通信用 LSI の設計
─CMOS アナログ回路設計の基礎 ―だ
れもが簡単に設計できるようになる―─PLL 設計の基礎

コース S ：
最先端 VLSI 設計実例

平成 19 年1 月 15 日，19 日
先端知 1F セミナー室100【若手教官・学生のためのデザイナーズフォーラム】
学生および若手教官を対象とした VDEC LSI デザイ
ナーフォーラム（VDEC LSI Designers Forum）を開催している．VDEC LSI デザイナーフォーラムは，LSI 設計者が，互いの研究成果だけではなく，チップ設計で苦労した点，失敗事例と解決策，CAD 業界の裏話，研究室に於ける設計環境の構築法など，通常の研究会や学会などでは得ることのできない情報を共有し，大学または研究室の枠を越えて研究者が連携を深めることを目的としている．2005 年は，9 月 28 日，29 日に高知県高知市
で開催された．昨年に引き続き，Ph.D.企画セッションが企画，実行された．また，本フォーラム開催にあたって，会場・宿泊設備その他の準備，スタッフの手配等は，

図 1.4.4

VDEC デザイナーズフォーラム会場風景

幹事大学のご協力により実現されている．平成 18 年度
は，京都大学の土谷先生に幹事を務めて頂いた．

表 1.4.3 平成 18 年度デザイナーズフォーラムプログラム
9/28

9/29

1-4

13:00-13:10

開会の挨拶

13:10-14:10

STARC 特別招待講演「スターシャトル ─運行実績と大学との連携による価値創出─」

武智 真，
飯田 哲也 （STARC）

14:10-14:35

回路設計の観点からの MEMS 研究への取り組み

光野 正志 （群馬大）

14:35-15:00「高周波磁気イメージングへの CMOS 回路の適用」

青山 聡 （静岡大）15:00-15:10

休憩 10 分

15:10-15:40

MeP について井上 智史 （東芝）

15:40-16:05「MOSFET のサブスレッショルド特性を利用したスマートセンサ LSI の開拓」

廣瀬 哲也（北大）

16:05-16:30「慶應黒田研 VDEC 試作チップデザインレビュー：三次元積層チップ間誘導結合トランシーバ」

三浦 典之 （慶應大）16:30-16:40

休憩 10 分

16:40-17:40

Ph.D.企画セッション:
パネルディスカッション「VDEC を利用したデザイナー育成」

18:30-20:00

休憩

20:00-21:00

ポスターセッション

9:30-9:55「柴田・三田研での VLSI 設計事例と学会で言えないような話」

伊藤 潔人 （東大）

9:55-10:20「回路設計，その後の設計事例」

高田 雅史 （金沢大）10:30-10:55「LDPC 復号器 LSI の設計事例」

清水 一範 （早稲田大）

10:55-11:20「Vth ばらつき測定 TEG および動的再構成 FPGA」

宮本 直人 （東北大）

11:20-11:50「VDEC の活動について」

池田 誠 （東大）

11:50-12:00

閉会の挨拶【その他の共催・協賛セミナー】
日本学術振興会第 165 委員会が主催する「VLSI 設計・夏の学校」への協賛を行い，こちらも盛況であった．

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1．5 装置の整備・運用・利用公開
VDEC では，発足以来導入されてきた装置を維持管理整っている．さらに，今後新たな品種の試作が可能にするとともに，全国大学教員に対し公開している（一部なった場合においても，品種に応じたドーターボードを装置は，試験公開中）．表 1.5.1 に装置の一覧と利用公１種類準備することで，全国の各大学における LSI テス

開の状況を示す．装置は，VLSI 用大型テスターと，そターに対応可能な体制が整っている．今後，LSI テストの他若干のプロセス装置とに大別できる．VDEC 発足以法および LSI テスター利用法のセミナーを頻繁に開催す

来，東京大学工学部各号館へ分散配置されてきたが，平ることで一層の利用の促進を図り，試作した LSI の特成 16 年度末までに「武田先端知ビル」内の１階実験室性・性能評価が容易に行える環境の整備に努めたい．試ならびに地下スーパークリーンルームに装置の移設が完作チップの評価に関しては，発足当初より QFP や BGA

了し，これまで以上に有機的な連携をもって利用するこパッケージを実装できるソケットの頒布およびソケットとができるようになった．また，平成 16 年度に株式会のピンを標準 2.54mm ピッチに変換する変換ボードを

社アドバンテストより最新鋭のテスター（T2000）と電開発してきた．WEB 経由の申し込みにより購入するこ

子線描画装置（F5112+VD01）とが寄附された．18 年とができる．電子線描画装置，集束イオンビーム加工装4 月 ˜19 年 1 月の利用実績は，4 大学・研究機構の 32 研

置は，限られたスタッフのなかで，できるだけ多く利用

究室のスタッフと学生による年間 482 人日，合計 876

機会を設けたいという思想から，免許を持っている人間

1-5

回の描画（うちマスク 490 枚，直接描画 386 回）であっから一定期間装置利用法を習得し，試験に合格したのち14

た．本年度より EB 描画装置は全国公開の準備が整い，利用資格を与える「徒弟免許制度」を考案し，試験運用

第1章同時に必要経費の一部を競争的資金等から負担いただくを行っている．

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仕組みが整備された．文部科学省「ナノテクネットワー

公開されている装置に関しては，セミナーの受講者にク」への参加も決まり，さらに利用拡大が期待される．

対して利用者資格を認定し，利用は，利用者資格を有す

平成９年度より各種治具の標準化に取り組んだ結果，る者もしくはその同伴の場合による利用を原則としてい

VDEC が推奨する標準ピン配置に基づき試作したデジタ

る．必要に応じ，VDEC の職員などが対応することで，ル LSI は，治具をその都度作製することなく，VDEC お利用を認める場合もあるので，個別に相談いただきたい．

よび拠点校の LSI テスターにより評価が行える体制が

表 1.5 装置の整備・運用・利用公開
項目

装置名

説明

利用公開状況

連絡先

ロジック LSI
テストシステム

ミックスシグナル
LSI テスター：
ITS 9000Exa

100MHz/200MHz320 ピンのデジタルピンおよび
4 チャネルのアナログピンを有している．VDEC
において標準ピン配置で試作したチップを測定するための治具を揃えている

公開中

ITS9000@
vdec.u-tokyo.ac.jp

EB テスター：
IDS5000ZX

動作状態におけるチップ表面の電位を観測することで動作・不良解析を行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384 ピン，1GHz までのデジタル回路のテストを
行える．

公開中

IDS5000@vdec.utokyo.ac.jp

LSI テスター：
HP8300384 ピン，1GHz までのデジタル回路のテストを
行える．

公開中

HP83000@vdec.utokyo.ac.jp

LSI テスター：
ADVANTEST T2000

256 ピン，512MHz までのデジタル回路のテストを行える．アナログオプションを整備中．

試験公開中

equipment@vdec.u-tokyo.ac.jp

回路修正用 FIB ：IDSP2X

LSI パターンの設計ミス等による配線ショート，
オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能

公開中

IDSP2X@vdec.utokyo.ac.jp

オートプローバ：
PM-90-A

ウエハ上での LSI の動作検証を行うためのオート
プローバ．上述の LSI テスターとドッキングして使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブ
カードを備えている

希望に応じ
利用可能

equipment@vdec.u-tokyo.ac.jp

項目

装置名

説明

利用公開状況

連絡先

アナログ・
RF 測定システム

アナログ・ RF 測定装
置一式：HP4156B，
HP4284，etc

DC パラメータ測定，容量測定，ネットワークア
ナライザ，スペクトラムアナライザ等の測定装置

equipment@
vdec.u-tokyo.ac.jp

低雑音マニュアルプ
ローバ： Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6本まで）のほか，50GHz までの測定が可能な高周波プローブを 2 本備える

希望に応じ
利用可能．
但し VDEC
の業務によ
る利用を優
先とする

低雑音・温度制御機
構付きセミオートプ
ローバ： Süss
Microtec 社

8 インチまでのウエハ上のチップの測定が可能．
ウエハ温度を− 50 ℃から 200 ℃まで制御可能．
プローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能

極低温プローバ：長瀬産業株式会社

5 インチウエハを 25K まで冷やした測定が可能

要相談

equipment@
vdec.u-tokyo.ac.jp

電子線描画
システム

マスク描画・ウエハ
直描装置：
F5112 ＋ VD01

半導体製造用 2.3mm 厚 4,5 インチマスクの描画およびエッチング，2-4 インチ並びに不定形ウエハへの直接描画が可能．性能保障描画寸法 0.1μm．

公開開始

equipment@
vdec.u-tokyo.ac.jp

汎用 FIBシステム

FIB 装置：SMI9800MSP

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能試験的に公開中

equipment@
vdec.u-tokyo.ac.jp

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1．6 VDEC 利用者に関する発表文献リスト
Vol. 119, pp. 245-250, 2006.

1. 研究論文[9] T. Kazama, M. Ikeda, and K. Asada,[1] Kazunori Shimizu, Tatsuyuki Ishikawa, Nozomu

Design Flow for Shot Reduction of Character

Togawa, Takeshi Ikenaga, Satoshi Goto, Power-

Projection Electron Beam Direct Writing Using

Efficient LDPC Decoder Architecture based on

Combined Cell Stencil,

Accelerated Message-Passing Schedule, IEICE

Fundamentals, Vol. E89-A, No. 12, pp. 3546-3550,

Trans. Fundamentals, Vol. E89-A, No. 12, pp.

Dec. 2006.

[2] 有門 智弘, 平塚誠一郎, 後藤 敏, 池永 剛, 奥
行情報を用いた携帯端末向けリアルタイム人物
抽出 LSI,

画像電子学会誌, Vol. 35, No. 5, pp.

[3] Shen Li, Takeshi Ikenaga, Hideki Takeda,
Masataka Matsui, Satoshi Goto,

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A Hardware

Implementation of a Content-Based Motion
Estimation Algorithm for Real-Time MPEG-4
Video Coding,

メントセンサの開発, Vol. 61, No. 3, pp. 123-126,
映像情報メディア学会誌（2007）[11] K. Maezawa, M. Sakou, W. Matsubara, T.
Mizutani, Dual-clock MASH delta-sigma modu-

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16

IEICE Trans. on[10] 岩下, 小室, 石川, 128x128 画素を有する画像モー3602-3612, Dec. 2006.

1-6

LSI

IEICE Trans. Fundamentals,

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Silicon Smart Tactile Image Sensor with

Variations,Integrated

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vation energy,

MMI-BLD optical flip-flop,

IEICE Transactions on

IEICE Electronics

Fundamentals of Electronics, Communications

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1023（2006）.
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Real-time

電

Huffman encoder with pipelined CAM-based

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data path and code-worf-table optimizer,

654-656（2006）.

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[19]

IEEE

Hirose T., Asai T., and Amemiya Y.,

Power-

supply circuits for ultralow-power subthreshold
MOS-LSIs,

IEICE Electronics Express, vol. 3,[22] Tohru TAINO Tomohiro NISHIHARA Koichi
Hiroaki MYOREN

Hirohiko M. SHIMIZU

Hiromi SATO

Susumu TAKADA

Tohru TAINO Tomohiro NISHIHARA Koichi
HOSHINO

Hiroaki MYOREN

Hirohiko M. SHIMIZU[30] T. Kumaki, Y. Kono, M. Ishizaki, T. Koide and
H. J. Mattausch,

Scalable FPGA/ASIC imple-

mentation architecture for parallel table-lookup

no. 22, pp. 464-468（2006）.
HOSHINO

1-6

E90-D, pp. 334-345, 2007.

Hiromi SATO

Susumu TAKADA

coding using multi-ported content addressable
memory,IEICE Trans. on Information &Systems, Vol. E90-D, pp. 346-354, 2007.
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特定用途向け低ビット複合

演算回路の一設計法,

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2007 年.

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MYOREN H., SATO H., SHIMIZU H. M., TAKA-

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DA S., X-Ray Detection Using Superconducting

Transfer Characteristics of Transmission-Line,

Tunnel Junction Shaped Normal-Distribution-

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Function,

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E90-C No. 3（2007）pp. 566-569.
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Takada S., Otani C., Ariyoshi S., Shibuya T.,

TSUCHIYA, Hidetoshi ONODERA, Masanori

Kawase K., Sato H., Shimizu M. H.,

HASHIMOTO,A

Si-Substrate Modeling toward

Broadband THz detector using Superconducting

Substrate-Aware Interconnect Resistance andTunnel Junction,

Inductance Extraction in SoC Design, pp. 3560-

Nucl. Instr. and Meth. A559

3568, vol. E89-A, no. 12, IEICE TRANSAC-（2006）pp. 751-753.
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Leakage382（2007）.
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TIONS on Fundamentals of Electronics,

IEICE Trans. Inf. &Reduction

Scheme

for

A

Sleep

Transistors with Decoupling Capacitors in the
Deep Submicron Era,

pp. 838-843, vol. E89-C,

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Barton, and Y. Nakano, Integrable Multi-ModeUsing Negative-Feedback

17

第
1
章
Ｖ
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Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

[36]

牧原, 池辺, 佐野"周期比較器を用いたディジタル

M. Miyama and M. Yoshimoto, A Sub-mW H.

制御 PLL"IEICE Volume J89-C No. 10 アナログ

264 Baseline-Profile Motion Estimation Processor

ショートノートCore with a VLSI-Oriented Block Partitioning[37] M. HARIYAMA, S. YAMADERA, M. KAMEYADual-Supply-Voltage

Vol. E89-A, No. 12, pp. 3623-3633, Dec. 2006.

Assignmentand[45] J. Miyakoshi, Y. Murachi, T. Ishihara, H.

IEICE Trans. Electron. VOL. E89-C No. 11（2006）

Kawaguchi, and M. Yoshimoto, A Power- and[38] M. HARIYAMA, S. OGATA, M. KAMEYAMA,

Area-Efficient SRAM Core Architecture with

A Multi-Context FPGA Using Floating-Gate-

Segmentation-Free and Horizontal/Vertical

MOS Functional Pass-Gates,

Accessibility

pp. 1655-1661,

Kawakami, J Miyakoshi, S. Mikami, K. Nii, H.

forSuper-Parallel

Video

Processing, IEICE Trans. Electronics, Vol. E89C, No. 11, pp. 1629-1636, Nov. 2006.
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A 0. 3-V

Izumi, Hiroyuki Ochi, Yukihiro Nakamura,

Operating, Vth-Variation-Tolerant SRAM underFault Tolerant Dynamic-Reconfigurable Device

DVS Environment for Memory-Rich SoC in 90-

Based on EDAC With Rollback, IEICE Trans.

nm Technology Era and Beyond, IEICE Trans.

on Fundamentals, Vol. E89-A, No. 12, pp. 3652-

Fundamentals, Vol. E89-A, No. 12, pp. 3634-3641,

3658, Dec. 2006.

Kawaguchi, and M. Yoshimoto,

Ｖ
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Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

IEICE Trans. Fundamentals,

pp. 1551-1558,[39] Y. Morita, H. Fujiwara, H. Noguchi, K.

第1
章

SIMD/Systolic-Array

Architecture,

IEICE Trans. Electron. VOL. E89-C No. 11（2006）

18

andMA, Minimizing Energy Consumption Based on
Interconnection Simplification,

1-6

Strategy[47] G. Kim, B. Murakami, M. Goto, T. Kihara, K.

Dec. 2006.
[40] K. Kawakami, J. Takemura, M. Kuroda, H.
Kawaguchi, and M. Yoshimoto,

A 50% Power

Nakamura, Y. Shimizu, T. Matsuoka, and K.
Taniguchi,

Small-Signal and Noise Model ofReduction in H. 264/AVC HDTV Video Decoder

FD-SOI MOS Devices for Low Noise Amplifier,

LSI by Dynamic Voltage Scaling in Elastic

Jpn. J. Appl. Phys., PT. 1, Vol. 45, No. 9A, pp.

Pipeline,

6872-6877, Sep. 2006.

IEICE Trans. Fundamentals, Vol.

[48] 井田, 田中, 石原, 松岡, 谷口, Adaptive Bias 回路

E89-A, No. 12, pp. 3642-3651, Dec. 2006.
[41] K. Kawakami, M. Kanamori, Y. Morita, J.
Takemura, H. Ohira, M. Miyama, M. Yoshimoto,
A Feed-Forward Dynamic VDD-VBB-を用いたスイッチトキャパシタ回路用省電力演
算増幅器,

電子情報通信学会論文誌 C, Vol. J89-

C, No. 10, pp. 645-647, Oct. 2006.

Frequency Management for Low Power Motion[49] T. Kihara, G. Kim, M. Goto, K. Nakamura, Y.

Video Compression on 90nm RISC Processor,

Shimizu, T. Matsuoka, and K. Taniguchi,Intelligent Automation and Soft Computing

Analytical Expression Based Design of a Low-

（AutoSoft Journal）, Vol. 12, No. 3, pp. 283-298,

Voltage FD-SOI CMOS Low-Noise Amplifier,2006.

IEICE Trans. Fundamentals A, Vol. E90-A, No.

[42] S. Mikami, T. Matsuno, M. Miyama, H.
Kawaguchi, M. Yoshimoto, and H. Ono, ,An

2, pp. 317-325, Feb. 2007.
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Electronics, Information and Systems, Vol. 126,

Displays,

No. 5, pp. 565-570, May 2006.

Electronics, Communications and Computer[43] S. Mikami, T. Aonishi, H. Yoshino, C. Ohta, H.
Kawaguchi, and M. Yoshimoto,Aggregation

A Sampling Switch Design

IEICE Trans. on Fundamentals of

Sciences, vol. E89-A, no. 12, pp. 3538-3545,（Dec2006）.

Efficient-Aware Greedy Incremental Tree[51] 内田好弘, 谷貞宏, 橋本昌宜, 築山修治, 白川功,

Routing for Wireless Sensor Networks, IEICE

グラウンド平面・シールド配線によるシステム・

Trans. Communications, Vol. E89-B, No. 10, pp.

オン・パネルの配線間容量の低減と容量見積もり

2741-2751, Oct. 2006.

の容易化,[44] J. Miyakoshi, Y. Murachi, T. Matsuno, M.
Hamamoto, T. Iinuma, T. Ishihara, H. Kawaguchi,

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pp. 1665-1673,（Jun. 2006）.
[52] Y. Ezoe, M. Koshiishi, M. Mita, K. Mitsuda, A.

Hoshino, Y. Ishisaki, Z. Yang, T. Takano, R.

Transactions on Electronics , printing.

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Dimensional Network of Analog Circuits forApplied Optics, Vol. 45, Issue 35（2006）pp. 8932-

Motion Detection Based on the Frog Visual

8938

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Harada, Frederic Marty, Bassam Saadany, Tarik

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Sciences, E89-A（2）pp. 428-438（2006）.

Contour[62] K. Nishio, H. Yonezu, and Y. Furukawa, Analog

Lithography Methods for DRIE Fabrication ofIntegrated Circuit for Detection of an

Nanometre-Millimetre-Scale

Coexisting

Approaching Object with Simple-ShapeMicrosystems, Journal of Micromechanics andRecognition Based on Lower Animal Vision,

Microengineering, Vol. 16, pp. S135-S141（2006）.

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ブルイナ・タリク, 柴田直,ナノ開口・大開口のSciences E89-A（2）pp. 416-417（2006）.

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MORISAKI, Soo-Young MOON, Seigi ISHIJI

Number 6（2006）.

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エッチングを可能とする輪郭描画法,

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Kubota, Frederic Marty, Yoshio Mita, Diaa

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Khalil, and Tarik Bourouina,

Matched Si/III-V-N Alloy Layers,

Free-Space

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Detection with Wide Dynamic Range Based on
Vertebrate

Outer

Retina,Intelligent

Vertical Si Photodiodes for Improved Efficiency

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net/Si（001）junctions,Hardware

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072110（2006）.
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Tanaka, Schottky barrier MOSFETs with epi-

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drain ! Postgrowth annealing and transport

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Katagiri, Y. Fukuyama, R. Yamamoto, M.

netic DO3-phase Fe3Si thin films on silicon-on-

Miyama, K. Imamura, H. Hashimoto, M.

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Yoshimoto, VLSI Architecture Study of a Real-device applications,time Scalable Optical Flow Processor for Video

Appl. Phys. Lett. 89, pp.

Segmentation,

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Komoku, T. Matsuda and H. Iwata,
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sensorcircuit,

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E89-C, No. 3, pp. 230-242, March 2006.

A CMOS[68] 峯岸孝行, 江井友美, 小野みどり, 遠山治, 黒田雄IEICE樹, 深山正幸, 吉本雅彦, 動的再構成可能な H. 264

1-6
19

第
1
章
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18
年
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告

/ MPEG-2 / MPEG-4 対応 HDTV コーデック可変
長符復号プロセッサコア,[77] 萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 弱反
転 MOSFET を用いた温度検出スイッチ回路,

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Kawaguchi, M. Miyama, M. Yoshimoto, A Sub-

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mW H. 264 Baseline-Profile Motion Estimation（2006）.

Processor Core with a VLSI-Oriented Block[80] 石川洋平, 深井澄夫, 相川正義,

対称関数を実現

Partitioning Strategy and SIMD/Systolic-Array

する多入力ニューロン MOS 可変論理回路,

Architecture,

情報通信学会論文誌 C, Vol. J89-C, No. 4, pp. 154-

IEICE Trans. Fundamentals,[71] 福原雅朗, 吉田正廣,

電子

161,（2006）

Vol. E89-A, No. 12, pp. 3623-3633（2006）
ニューロン MOS インバー

[81] 石川洋平, 深井澄夫, 相川正義,

単一回路による電子

ニューロン MOS コンパレータに関する一考察,

情報通信学会 論文誌 C, Vol. J89-C, No. 6, pp. 421-

映像情報メディア学会論文誌, Vol. 60, No. 5, pp.

第1章

タを用いたハミング距離検出回路の提案,

Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

[72] Koichiro Noguchi, Makoto Nagata, An On-Chip

807-812（2006）

422（2006）.

[82] T. Yoshida, Y. Masui, T. Mashimo, M. Sasaki

Multi-Channel Rail-to-Rail Signal Monitoringand A. Iwata,

Technique for Sub-100-nm Digital Signal

Amplifier Using Autozeroing and Chopper

Integrity,

Stabilization Technique,

IEICE Transactions on Electronics,[73] Mitsuya

Fukazawa,

MakotoA 1V Low-Noise CMOS
IEICE Trans.

Electrons., vol. E89-C, pp. 769-774, Jun. 2006.

Vol. E89-C, No. 6, pp. 761-768, 2006. 06.
Nagata,[83]

T. Tokuda, S. Sugitani, M. Taniyama, A.
Uehara, Y. Terasawa, K. Kagawa, M. Nunoshita,

Measurement-Based Analysis of Delay
Variation Induced by Dynamic Power Supply

Y. Tano, and J. Ohta,

Noise, IEICE Transactions on Electronics, Vol.

Validation of Multichip Neural Stimulator for in

E89-C, No. 11, pp. 1559-1566, 2006. 11.

vivo Experiments toward Retinal Prosthesis,

Back-End Design of a Collision-Resistive RFID

Fabrication andJpn. J. Appl. Phys., accepted[74] Yohei Fukumizu, Makoto Nagata, Kazuo Taki,[84]

T. Tokuda, I. Kadowaki, K. Kagawa, M.

Modeling

Nunoshita, J. Ohta, A new imaging scheme forApproach, IEICE Transactions on Electronics,

on-chip DNA spots with optical / potential dual-Vol. E89-C, No. 11, pp. 1581-1590, 2006. 11.

image CMOS sensor in dry situation,

Systemthrough

High-Level[75] Ueno K., Hirose T., Asai T., and Amemiya Y.,

Jpn. J.

Appl. Phys., accepted.

A CMOS watchdog sensor for certifying the[85] T. Tokuda, S. Sugitani, M. Taniyama, A. Uehara,

quality of various perishables with a wider acti-

Y. Terasawa, K. Kagawa, M. Nunoshita, and J.

vation energy,

Ohta,

IEICE Transactions on

A CMOS LSI-based multi-chip flexible

Fundamentals of Electronics, Communications

neural stimulation device with embedded bulk

and Computer, vol. E89-A, no. 4, pp. 902-907

Pt electrodes, Electronics Letters, accepted（2006）.
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Power-

supply circuits for ultralow-power subthreshold

No. 5, pp. 565-570（2006）.

20

Hirose T., Asai T., and Amemiya Y.,

Kawaguchi, M. Yoshimoto, H. Ono, An Energy-

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Hirose T., Asai T., and Amemiya Y., Spiking

Nunoshita, J. Ohta, Optical and Electrochemical

neuron devices consisting of single-flux-quan-dual-image CMOS sensor for on-chip biomolecu-

tum circuits, Physica C, vol. 445-448, pp. 1020-

lar sensing applications, Sensors & Actuators!

1023（2006）.

A, accepted.

[87] D. C. Ng, T. Nakagawa, T. Tokuda, M.

and Measurement of Serine Protease Activity in

Nunoshita, H. Tamura, Y. Ishikawa, S. Shiosaka,

the Mouse Hippocampus Using a Dedicatedand J. Ohta, Development of a Fully Integrated

CMOS Imaging Device, Neuroscience Method,

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1-6
21

第
1
章
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Ｖ
Ｄ
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事
業
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紹
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18
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業
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23

第
1
章
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Ｖ
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18
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Circuits, IEICE Transactions on Fundamentals

Floating-Gate-MOS-Based CDMA Matchedof Electronics, Vol. E89-A, NO. 12, pp3482-3490,

Filter

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Disconnection,[166]

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Coupling

Capacitor

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Circuits, vol. 42, no. 2, pp. 422-430, 2007.

Maeda, Tetsuya Sueyoshi, Kenichi Aoyama,

Yoshio Mita,

Masanori Kubota, Tomoyuki

Tetsushi Koide and Hans Juergen Mattausch,

Harada, Frederic Marty, Bassam Saadany, Tarik

Performance Evaluation of Superscalar

Bourouina and Tadashi Shibata,Contour

Processor with Multi-Bank Register File and anlithography methods for DRIE fabrication of

Implementation Result,nanometre-millimetre-scale coexisting microsys-

on Computer, Issue 9, Vol. 5, pp. 1993-2000, Sep.,

tems,

2006.

Journal of Micromechanics and

WSEAS Transactions

Microengineering, vol. 16, pp. S135-S141, 2006[176] Jun PAN, Yasuaki INOUE, Zheng LIANG,[167] 久保田 雅則, 三田 吉郎, マーティ フレデリック,

Zhangcai HUANG, and Weilun HUANG,

A

1-6
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Low-Power Sub-1-V Low-Voltage Reference

advantage of nanostructure physics,

Using Body Effect, IEICE Trans Fundamentals

Journal of Research and Development, Vol. 50,
No. 4/5, pp. 411-418, July/September, 2006.

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Threshold-Voltage Comparison Between（110）-

Magnetic Sensor for Position Sensing and Motorand（ 100）-Oriented Ultrathin-Body SiliconControlling, 188-193, IEEJ Trans.（2006）

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論文）

Control,

イッチトキャパシタフィルタの構成,[179] Ippei Akita, Kazuyuki Wada, and Yoshiaki
Tadokoro, ynthesis Method of All Low-Voltage
CMOS Instantaneous-Companding Log Domain
Integrators,

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Devices, Vol. 53, No. 12, pp. 3025-3031,
December, 2006.
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Large

Coulomb-Blockade Oscillations and Negative
Differential Conductance in Silicon Single-

Fundamentals, Vol. E90-A, No. 2, Feb. 2007
1-6

IBM

[180] Hiroto Suzuki, Kazuyuki Wada, and Yoshiaki

Electron Transistors with [100]- and [110]Band Connections for Digital- Directed Channels at Room Temperature,

第1章

Substrate Noise Reduction using Active

Japanese Journal of Applied Physics, Vol. 46, No.

Cancellation Circuits, pp. 339-350, IEICE Trans.

1, pp. 24-27, January, 2007.

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[181] K. Miyaji, M. Saitoh, and T. Hiramoto, Voltage

and T. Hiramoto, Threshold-Voltage Control ofgain dependence of the negative differential

AC Performance Degradation-Free FD SOI

conductance width in silicon single-hole transis-

MOSFET With Extremely Thin BOX Using

tors,

Variable26

Tadokoro,[189] T. Ohtou, K. Yokoyama, K. Shimizu, T. Nagumo,

Fundamentals, Vol. E90-A, No. 2, Feb. 2007.

Applied Physics Letters, Vol. 88, No. 14,

Body-Factor

Scheme,IEEE

Transactions on Electron Devices, Vol. 54, No. 2,143505, April, 2006.
[182] K. Miyaji, M. Saitoh, and T. Hiramoto, Compact

pp. 301-307, February, 2007.

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Operating Silicon Single-Electron Transistors

to Realize a CMOS Pipelined Current-Mode A-

with Discrete Quantum Energy Levels,

to-D Converter for Video Applications,

IEEE

IEICE

Transactions on Nanotechnology, Vol. 5, No. 3,

Trans. Electron., Vol. E89-C, No. 6, pp. 811-813,

pp. 167-173, June, 2006.

June 2006.

[183] M. Kobayashi, M. Saitoh, and T. Hiramoto,[191] H. Sakurai and Y. Sugimoto, The Realization of

Large Temperature Dependence of Coulomb

an Area-Efficient CMOS Bandgap Reference

Blockade Oscillations in Room-Temperature-

Circuit with Less than 1. 25V of Output Voltage

Operating Silicon Single-Hole Transistor,

Using a Fractional VBE Amplification Scheme,

Japanese Journal of Applied Physics, Vol. 45, No.

IEICE Trans. Electron., Vol. E90-C, No. 2, pp.

8A, pp. 6157-6161, August, 2006.

499-506, February 2007.

[184] A. T. Putra, M. Saitoh, G. Tsutsui, and T.

[192] 宮田 美和, 柴田 裕一郎, 小栗 清, 動的リコンフィ

Modeling of Body Factor andギャラブルプロセッサにおけるアプリケーショ

Subthreshold Swing in Bulk Metal Oxide

ン中の固定小数点演算に注目した一最適化手法,

Semiconductor Field Effect Transistors in

電子情報通信学会論文誌, Vol. J89-D, No. 6, pp.

Short-Channel Regime,1192-1200, 2006 年 6 月．

Hiramoto,

Japanese Journal ofApplied Physics, Vol. 45, No. 8A, pp. 6173-6176,
August, 2006.
[185] T. Hiramoto, M. Saitoh, and G. Tsutsui,
Emerging nanoscale silicon devices taking[193] S. Chen and S. Wei, Performance Evaluationof Signed-Digit Architecture for Weighted-toResidue

andResidue-to-Weighted

NumberConverters with Moduli Set（2^n-1, 2^n,

2^n+1）, IPSJ Journal, Vol. 47, no. 6, pp. 1884-1893

Proc. 9th Int. Conf. Miniaturised Systems for（2006）

Chemistry and Life Sciences（ μ TAS2005）,
Boston, MA, USA, Oct. 9-13, 2005, pp. 868-870.

2. 国際会議[9] Tsutsumino, T., Suzuki, Y., Kasagi, N., and[1] Kazunori Shimizu, Nozomu Togawa, Takeshi

Tsurumi, Y.

High-Performance Polymer

Memory-EfficientElectret for Micro Seismic Generator, Proc. 5th

Accelerating Schedule for LDPC Decoder,Int. Workshop on Micro and Nanotechnology forIEEE Asia-Pacific Conference on Circuits andPower Generation and Energy Conversion

Systems（APCCAS2006）, Dec. 2006.

Applications（ PowerMEMS 2005）, Nov. 28-30,

Ikenaga, Satoshi Goto,[2] Seiichiro Hiratsuka, Satoshi Goto, Takeshi
Ikenaga, A 0. 3mW 1. 4mm2 Motion Estimation
Processorfor Mobile Video Application,IEEE

2005, Tokyo, pp. 9-12.
[10] Tsutsumino, T., Suzuki, Y., Kasagi, N., Sakane,Y.,

Seismic Power Generator Using High-Asian Solid-State Circuits Conference（A-SSCC

Performance Polymer Electret, Proc. Int. Conf.

2006）,Nov. 2006.

MEMS'06, Jun. 2006, Istanbul, pp. 98-101.

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A 0. 6V Supply CMOS Amplifier Using Noise

Parallel LSI Architecture for LDPC Decoder

Reduction Technique of Autozeroing and

Improving Message-Passing Schedule,

Chopper Stabilization,

Togawa, Takeshi Ikenag, Satoshi Goto,IEEE

Extended Abstracts ofInternational Symposium on Circuits andthe 2006 International Conference on Solid State

Systems（ISCAS2006）, May 2006.

Devices and Materials（ Yokohama, 2006）, pp.

[4] Tatsuyuki Ishikawa, Kazunori Shimizu, Takeshi
Ikenaga, Satoshi Goto, "High-Throughput LDPC

374-375.
[12] M. Abbas, M. Ikeda and K. Asada,

Statistical

International

Model for Logic Errors in CMOS Digital

Symposium on VLSI Design, Automation &Circuits for Reliability-Driven Design Flow,

Test（VLSI-DAT 2006）, Apr. 2006.

IEEE 2006 Design and Diagnostics of Electronic

Decoder for long code-length,[5] Yang Song, Zhenyu Liu, Takeshi Ikenaga,
Satoshi Goto,

VLSI Architecture for Variable

Block Size Motion Estimation in H. 264/AVC

Circuits and systems, pp. 145 &#8211; 146,
April, 2006.
[13] T. Iizuka, M. Ikeda, and K. Asada,with Low Cost Memory Organization,

Minimum-Width

International Symposium on VLSI Design,

Placement for Dual and Non-Dual CMOS Cells,

Automation & Test（ VLSI-DAT 2006）, Apr.

in

2006.

Symposium on Circuits and Systems（ISCAS）,[6] Toru Hisakado, Nobuyuki Kobayashi, Satoshi

Proceedings

Multi-Row

Exact

of

IEEE

Transistor
International

pp. 5431 - 5434, May 2006.

Goto, Takeshi Ikenaga, Kunihiko Higashi, Ichiro[14] M. Ikeda, R. Zheng, S. Komatsu, M. Sasaki, H.

Kitao, Yukiyasu Tsunoo, 61. 5mW 2048-bit RSA

Yoshida, T. Iizuka, M. Abbas and K. Asada,

Cryptographic Co-processor LSI based on N bit-

Inttelligtent-PAD! On-chip Interactive Test

wised Modular Multiplier,Platform for SoC Design Education,

International

6thSymposium on VLSI Design, Automation &European Workshop on Microelectronics

Test（VLSI-DAT 2006）, Apr. 2006.

Education, May, 2006

[7] Miwa, J., Tan, W. H., Suzuki, Y., Kasagi, N.,
Shikazono, N., Furukawa,

Development of

micro immunoreaction-based cell sorter for[15] K. Asada,
Meas,

CMOS Smart Image Sensor-3D HSIEEE 2006 VAIL Computer Elements

Workshop, June, 2006.

Proc. 1st Intl. Conf. BNI[16] T. Kazama, T. Nakura, M. Ikeda, and K. Asada,

Fusion, Marina del Rey, CA, USA, Jul. 20-22,

Optimization of Active Substrate Noise

2005.

Cancelling Technique using Power Line di/dt

regenerative medicine,[8] Miwa, J., Suzuki, Y. and Kasagi, N., Adhesion-

Detector,in Proc. of IEEE Asian Solid-State

Based Cell Velocity Regulation in an Antibody-

Circuits Conference（A-SSCC）, pp. 239 -- 242,

Coated Micro Column for Stem Cell Separation,

Oct. 2006.

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[17] K. Asada,

CMOS Image Sensors for Smart

Applications,

the

6th

Taiwan-Japan

Microelectronics International Symposium,[18] M. Ikeda, University-Industry Collaboration for
Nanometer CMOS Design,
Microelectronics

100 GHz Operation of a Resonant

Symmetric Configuration, Int. Conf. InP &Related Materials（2006）[19] M. Ikeda, H. Yamauchi and K. Asada, Tamper[28] Ueno K., Hirose T., Asai T., and Amemiya Y.,

Resistivity Analysis for Nano-meter LSI with

A watchdog sensor for assuring the quality ofProcess Variations,in Proc. of IEEE

various perishables with subthreshold CMOS

International Conference on Electronics, Circuits

circuits, Proceedings of the 2006 Symposia on

and Systems（ICECS）, pp. 387 -- 390, Dec. 2006.

VLSI Technology and Circuits, pp. 194-195,

Timing-Honolulu, USA（Jun. 13-17, 2006）.
[29] Hirose T., Asai T., and Amemiya Y.,

Pulsedinneural networks consisting of single-flux-quan-Proceedings of IEEE International Conference

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the

pp. 704 - 707, Dec. 2006.

Superconductivity, p. 329, Nagoya, Japan（Oct.

Standard Cell Yield Enhancement,

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Mizutani,International

Driven Redundant Contact Insertion for

第1章

Materials（2006）

Tunneling Logic Gate MOBILE Having a[20] T. Iizuka, M. Ikeda, and K. Asada,28

Int. Conf. Solid State Devices &the 6th Taiwan-

Symposium, Nov. 2006.

1-6

RTDs,

[27] K. Maezawa, H. Sugiyama, S. Kishimoto, T.

Nov. 2006.

Japan

Oscillator ICs Fabricated with Metamorphic[21] Y. Yachide, M. Ikeda, and K. Asada,High-

Speed 3-D Measurement System Using Smart

19th

International

Symposiumon

30 - Nov. 1, 2006）.
[30] Hagiwara A., Hirose T., Asai T., Amemiya Y.,

Image Sensor and FPGA Based 3-D Engine, in

Critical temperature switch ! a highly sensitive

Proc. of IEEE International Conference on

thermosensing device consisting of subthreshold

Electronics, Circuits and Systems（ICECS）, pp.

MOSFET circuits,764 -- 767, Dec. 2006.

International Symposium on Intelligent Signal[22] M. Sasaki, M. Ikeda, and K. Asada, 4-Gb/s lowpower PRBS Generator with wave-pipeline tech-

Proceedings of the 2006

Processing and Communication Systems, pp.
111-114, Tottori, Japan（Dec. 12-15, 2006）.

Proc. of the 13th[31] Ueno K., Hirose T., Asai T., Amemiya Y.,

IEEE International Conference on Electronics,

Ultralow-power smart temperature sensor

Circuits, and Systems, pp. 1007--1010, Dec. 2006.

with subthreshold CMOS circuits, Proceedingsnique in 0. 18-um CMOS,[23] M. Ikeda, K. H. Dia and K. Asada,

Pre-condi-of the 2006 International Symposium on

tioning Free Footless DCVSL for High-perform-

Intelligent

ance Datapaths, in Proc. of IEEE International

Communication Systems, pp. 546-549, Tottori,

Signal

Processing

andConference on Electronics, Circuits and Systems

Japan（Dec. 12-15, 2006）.
[32] Hirose T., Asai T., Amemiya Y., Power supply（ICECS）, pp. 1053 -- 1056, Dec. 2006.
[24] T. Kazama, T. Nakura, M. Ikeda, and K. Asada,circuits for ultralow-power subthreshold CMOS

Design of Active Substrate Noise Canceller

smart sensor LSIs,

using Power Line di/dt Detector,

International Symposium on Intelligent Signal

IEEE

Asia

and

South

in Proc. ofPacific

DesignAutomation Conference（ASP-DAC）, pp. 100 --Proceedings of the 2006

Processing and Communication Systems, pp.
558-561, Tottori, Japan（Dec. 12-15, 2006）.
[33] Ueno K., Hirose T., Asai T., and Amemiya Y.,

102, Jan. 2007.
[25] M. Ikeda, T. Sogabe, K. Ishii, M. Mizuno, T.

Ultralow-power smart temperature sensor con-

Nakura, K. Nose and K. Asada, LAGS System

sisting of subthreshold MOS circuits, The 4th

Using Data/Instruction Grain Power Control,International Symposium on Ubiquitous

Proc. ISSCC 2007, 3. 3, pp. 9 ― 10, Feb. 2007.

Knowledge Network Environment, Sapporo,[26] K. Maezawa, Y. Ookawa, S. Kishimoto, T.
Mizutani, M. Takakusaki, H. Nakata,

HighPower and Stable Oscillations in the RTD Pair

Japan
（Mar. 5-7, 2007）.
[34] Myoren H., Shigihara A., Taino T., Takada S.,
Quasiparticles

Injection

EffectsforNb/Al/AlOx/Al/Nb Tunnel Junctions at 0. 35 K

Soft Error Masking Circuit and Latch Using

using Stacked Josephson Junctions, Institute ofSchmitt Trigger Circuit,

Physics Conference Series, Vol. 43, pp. 1326-1329

Symp. Defect and Fault Tolerance in VLSI[35] Myoren H., Kishita N., Taino T., Takada S.,
Minimization of Parastic Inductances in SFQ

Proc. 2006 IEEE Int.

Systems, pp. 327-335, October 2006.
[44] K. Takeda, M. Takenaka, M. Raburn, X. Song, J.

Circuits using Over- and Under-Ground Planes,

Barton, and Y. Nakano,

Applied Superconductivity Conference 2006,

Packet Switching by DBR-MMI-BLD All-Optical

USA

Flip-Flop,[36] Toshiyuki Sugita, Takashi Yoshida, Takayuki
Hamamoto, Kazuya Kodama,

3D Objects

Tracking Using Smart Image Sensor,

IEEE

All-Optical 10-Gbps

2006 International Semiconductor

Laser Conference, TuA2（2006）[45] K. Takeda, M. Takenaka, M. Raburn, X. Song, J.
Barton, and Y. Nakano,Single Mode andInt. conf. on Sensors, CD-ROM, 4pages（2006）.

Dynamic All-Optical Flip-Flop Operation of[37] Kenji Ide, Ryusuke Kawahara, Takayuki

Multimode Interference Bistable Laser Diodes

Hamamoto,

Object Tracking by Wide View

with Distributed Bragg Reflectors,

Imaging System Using Eight Smart Sensors,

EuropeanIEEE International Symposium On Intelligent

Communication, Th1. 1. （4 2006）Signal Processing and Communication Systems

Conference

on

2006

Optical[46] M. Takenaka, K. Takeda, Y. Kanema, M.
Raburn, T. Miyahara, H. Uetsuka, Y. Nakano,（ISPACS）, TPM1-1-2, pp. 570-573（2006）.
[38] Hisayuki Taruki, Akira Ohno, Fumie Ono,

320 Gb/s Optical Packet Switching using All-

Takayuki Hamamoto, Tomoshi Sasaki, Toshihito

Optical Signal Processing by and MMI-BLD

Shirai, Masayoshi Sakai,

Optical Flip-Flop,

Image sensor forobjects detection using modulated light,

SPIE

2006 European Conference

on Optical Communication, Th4. 5. （2 2006）

Symposium on Electronic Imaging, conference[47] M. Raburn, M. Takenaka, T. Koji, X. Song, J. S.

on Sensors, Cameras, and Systems for

Barton, and Y. Nakano, Full C-Band Operation

Scientific/Industrial Applications X,（2007）.

of Multi-Mode Interference Distributed Bragg[39] Fumitsugu Suzuki, Takayuki Hamamoto,

Reflector Laser All-Optical Flip-Flops,

2006

Adaptive nonlinear imaging characteristic forConference on Lasers & Electro-Optics /wide-dynamic-range image sensor using vari-

Quantum Electronics and Laser Scienceable integration time,

Conference, CMD3,（2006）SPIE Symposium on

Electronic Imaging, conference on Digital

Barton, and Y. Nakano,

Photography III,（2007）.
[40] Fumitsugu Suzuki, Satoko Kagami, Takayuki
Hamamoto,[48] M. Raburn, M. Takenaka, T. Koji, X. Song, J. S.

Wide Dynamic Range ImageFABRICATION OF

InP/InGaAsP MULTI-MODE INTERFERENCE
DISTRIBUTED BRAGG REFLECTOR LASER

Sensor Adapted to the Brightness Distribution

ALL-OPTICAL FLIP-FLOPS,

of Object,

Phosphide and Related Material, TuA3. （2 2006）

Int. Workshop on Image Media

Quality and its Applications（IMQA'07）, P-20,

2006 Indium[49] T. Sato, K. Kikuchi, and M. Fukase,

Design of a Wave-Pipelined PRNG, pp. F2D-1-

6pages（2007）.

1-F2D-1-6,

Proc.

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Symposiumon

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Information Technologies 2006,（2006）.

[41] S. Komatsu, M. Fujita, An Optimization of Bus
Encoding

Scheme,

2006

IEEE

International Symposium on Circuits and[42] S. Komatsu, M. Ikeda, K. Asada, A New Trial
VLSI

IEEE

International

Communications

and[50] K. Yamaoka, T. Morimoto, H. Adachi, K. Awane,
Multi-Object

Tracking VLSI Architecture using Image-Scanforbased Region Growing and Feature Matching,

EE

Proc. of the 2006 IEEE Int. Symposium on

6th International Workshop on

Circuits and Systems（ ISCAS2006）, pp. 5575-

Test

Exercise

Undergraduate/Graduate
Department,ofT. Koide, and H. J. Mattausch,

Systems, pp. 1723-1726, May 2006.
on

Chip

CourseSchoolin

Microelectronics Education, pp. 92-95, Jun. 2006.
[43] Yoichi Sasaki, Kazuteru Namba and Hideo Ito,5578（2006. 5）.
[51] M. A. Abedin, K. Kamimura, A. Ahmadi, T.

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Koide, and H. J. Mattausch,

Minimum

Euclidean Distance Associative Memory
Architecture with Fully-Parallel Search
System Integration of Mixed Information

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the IEEE Asia Pacific Conference on Circuits

Mattausch, and T. Koide,

A Learning OCR

System Using Short/Long-term Memory

12）.
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T. Hironaka, and K. Tanigawa,

FPGA,

Proceedings of the 2006 IEEE Congress

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on Evolutionary Computation（WCCI2006）, pp.

Port Architecture and Hidden Precharge

2702-2708,（2006. 7）.

Pipeline,and H. J. Mattausch,

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and Systems（APCCAS2006）, pp. 946-949,（2006.

Approach and Hardware Implementation in[53] M. A. Abedin, Y. Tanaka, A. Ahmadi, T. Koide

第1章[58] T. Morimoto, H. Adachi, K. Yamaoka, T. Koide
and H. J. Mattausch, An FPGA-Based Region-[52] A. Ahmadi, M. A. Ritonga, M. A. Abedin, H. J.

30

No. CA2. （4 2006. 11）.

13th Workshop on Synthesis andCapability,

1-6

Proc. of the IEEE TENCON（TENCON2006）,

Nearest-Euclidean-

Unified

Proc. of the IEEE Asia PacificConference on Circuits and Systems（ APCCAS2006）, pp. 1299-1302（2006. 12）.

Distance Search Associative Memory with Fully[60] M. A. Abedin, Y. Tanaka, A. Ahmadi, T. Koide

Parallel Mixed Digital-Analog Match Circuitry,and H. J. Mattausch, Fully Parallel Associative

Extended Abstracts of the 2006 International

Memory Architecture with Mixed Digital-

Conference on Solid State Devices andAnalog Match Circuit for Nearest Euclidean

Materials（SSDM2006）, pp. 282-283,（2006. 9）.

Distance Search,[54] T. Morimoto, H. Adachi, K. Yamaoka, K. Awane,
T. Koide and H. J. Mattausch,

Image-Scan

Video Segmentation Architecture and FPGA
Implementation,

Extended Abstracts of theProc. of the IEEE Asia

Pacific Conference on Circuits and Systems（APCCAS2006）, pp. 1311-1314,（2006. 12）.
[61] T. Kumaki, Y. Kouno, M. Ishizaki, T. Koide, H. J.
Mattausch,

Application of Multi-ported CAM

2006 International Conference on Solid State

for Parallel Coding,Proc. of the IEEE Asia

Devices and Materials（SSDM2006）, pp. 590-591,

Pacific Conference on Circuits and Systems（2006. 9）.

（APCCAS2006）, pp. 1681-1684,（2006. 12）.

[55] K. Johguchi, K. Aoyama, T. Sueyoshi, H. J.

[62] T. Kambe, H. Matsumoto, T. Miyazaki, A.

Mattausch, T. Koide, M. Maeda, T. Hironaka,

Yamada!"C-based Design of a Real Time Speech

and K. Tanigawa, Multi-Bank Register File for

Recognition System, ISCAS2006, 2006 年 5 月.

Increased Performance of Highly-Parallel[63] K. Jyoko, T. Ohguchi, H. Uetsu, K. Sakai, T.

Processors, Proceedings of the 32nd European

Ohkura, T. Kambe!"C-based Design of a Particle

Solid-State Circuits Conference（ESSCIRC2006）,

Tracking System, SASIMI2006, 2006 年 4 月.

Montreux, Switzerland, September 18-22, pp.

[64] N. Ishihara,

Vdd Gate Biasing RF CMOS

Amplifier Design Technique Based on the154-157,（2006. 9）.
[56] M. Ishizaki, T. Kumaki, Y. Kouno, T. Koide, H. J.

Effect of Carrier Velocity Saturation,

2006

Mattausch, Y. Kuroda, T. Gyoten, H. Noda, K.

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Dosaka, K. Arimoto and K. Saito,

December 2006.

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CAM-Match

Onodera, A 10Gbps/channel On-Chip Signaling

Utilization, Proc. of the IEEE TENCON（TEN-

Circuit with an Impedance-Unmatched CML

CON2006）, No. CA2. 3,（2006. 11）.

Driver in 90nm CMOS Technology,

PerformanceandMultiple[57] Y. Mukuda, K. Aoyama, K. Johguchi, H. J.
Mattausch, T. Koide, M. Maeda, T. Hironaka,

pp. 120-

121, 12th Asia and South Pacific Design
Automation Conference（2007）

Access Queues for Multi-[66] Yuuri Sugihara, Manabu Kotani, Kazuya

Bank Register Files Enabling Enhanced

Katsuki, Kazutoshi Kobayashi, Hidetoshi

Performance of Highly Parallel Processors,

Onodera,and K. Tanigawa,

A 90nm 8x16 FPGA Enhancing

SpeedandVariations,

Within-Die

Pass-Gate and Its CAD Environment, pp. 1805-

pp. 122-123, 12th Asia and South

1808, IEEE Asia Pacific Conference on Circuits

Yield

Utilizing

Pacific Design Automation Conference（2007）and Systems（APCCAS）（2006）

Consideration of[78] M. Hariyama, N. Yokoyama, M. Kameyama,Transition-Time Variability in Statistical Timing

1000 frame/sec Stereo Matching VLSI

Analysis, pp. 207-210, IEEE International SOC

Processor with Adaptive Window-Size Control,

Conference（2006）

pp. 123-126, Proc. Asian Solid-State Circuits[67] T. Kouno, H. Onodera,[68] M. Kotani, K. Katsuki, K. Kobayashi, H.
Onodera,A 90nm 8x16 LUT-based FPGA

Conference（A-SSCC）（2006）[79] M. Hariyama, H. M. Waidyasooriya, M.

Enhancing Speed and Yield Utilizing Within-Die

Kameyama,

Variations,

Array Based on Fine-Grained Switch Elements

pp. 110-113, European Solid State

Dynamically Reconfigurable Gate

and Its CAD Environment,

Circuit Conference（2006）[69] K. Kobayashi, M. Kotani, K. Katsuki, Y.
Takatsukasa, K. Ogata, Y. Sugihara, H. Onodera,

pp. 155-158, IEEE

Asian Solid-State Circuits Conference（2006）[80] H. M. Waidyasooriya, M. Hariyama, M.

A Yield and Speed Enhancement TechniqueKameyama,

Using Reconfigurable Devices against Within-

and Threshold Voltages and Interconnection

Die Variations on the Nanometer Regime, pp.

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761-764, 2006 International Conference on Field

1266-1269, IEEE Asia Pacific Conference on

Programmable Logic and Applications（2006）

Circuits and Systems（2006）

Fillson[81] Y. Nakatani, M. Hariyama, M. Kameyama,

High-Frequency

Switch Block Architecture for Multi-Context

Characteristics of On-Chip Interconnects,

pp.

FPGAs Using Hybrid Multiple-Valued/Binary

275-278, IEEE Workshop on Signal Propagation

Cotext Switching Signals,

on Interconnects（2006）

Synposia on Multiple-Valued Logic（ ISMVL）,[71] Akira Tsuchiya, Takeshi Kuboki, Hidetoshi
Onodera,

Low-Power Design of CML Drivers

for On-Chip Transmission-Lines,

pp. 177-182,

IEEE International

CDROM（2006）[82] H. Fujiwara, K. Nii, J. Miyakoshi, Y. Murachi, Y.
Morita, H. Kawaguchi, and M. Yoshimoto,A

Two-Port SRAM for Real-Time Video Processor

SASIMI2006（2006）[72] Kazuya Katsuki, Manabu Kotani, Kazutoshi
Kobayashi, Hidetoshi Onodera,

Extracting a

Saving 53% of Bitline Power with Majority
Logic and Data-Bit Reordering,

Proc.

from

International Symposium on Low Power

Measurement Results of a 90 nm LUT Array,

Electronics and Design（ISLPED）, pp. 61-66,

pp. 197-200, vol., no., SASIMI2006（2006）

Tegernsee, Germany, Oct. 2006.

RandomComponentof

Variation[73] Yoichi Yuyama, Kazutoshi Kobayashi, Hidetoshi[83] Y. Morita, H. Fujiwara, H. Noguchi, K.

Onodera, Deterministic/Probablistic Noise and

Kawakami, J Miyakoshi, S. Mikami, K. Nii, H.

Bit Error Rate Modeling on On-chip Global

Kawaguchi, and M. Yoshimoto,Interconnect, pp. 214-218, SASIMI2006（2006）

Variation-Tolerant SRAM with 0. 3-V Minimum[74] Akira Tsuchiya, Hidetoshi Onodera, Analytical

Operation Voltage for Memory-Rich SoC under

A Vth-

Estimation of Interconnect Loss Due to Dummy

DVS Environment,

Fills,

Circuits Digest of Technical Papers, pp. 16-17,

pp. 149-152, 15th Topical Meeting on

Electrical Performance of Electronic Packaging（2006）[75] Ikebe M., "Dynamic Range Compressing for
CMOS-Image Sensor with[76] Ueo D., Osabe H., Inafune K., Ikebe M., Sano E.,
Koutani M., Ikeda M.,[77] M. Hariyama, M. Kameyama, A Multi-Context
FPGA Using a Floating-Gate-MOS Functional

2006 Symposium on VLSI

Honolulu, Hawaii, USA, June 2006.
[84] K. Kawakami, M. Kuroda, H. Kawaguchi, M.
Yoshimoto,Power and Memory Bandwidth

Reduction of an H. 264/AVC HDTV Decoder
LSI with Elastic Pipeline Architecture.,

12th

Asia and South Pacific Design Automation
Conference（ 12th ASP-DAC）, pp. 292-297,
Yokohama, Japan, Jan. 2007.

1-6
31

Effect of[70] Akira Tsuchiya, Hidetoshi Onodera,
Dummy

GA-Based Assignment of Supply

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[85] S. Mikami, T. Takeuchi, H. Kawaguchi, C. Ohta,

Proc. of the 16th International Conference on

and M. Yoshimoto, An Efficiency Degradation

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2006.

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K. Taniguchi,

USA, Jan. 2007.

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Kawaguchi, C. Ohta, and M. Yoshimoto, A 356-

for Future of Electron Devices, Kansai, Apr. 24-&#181;W, 433-MHz, Rail-to-Rail Voltage

26, 2006, Kyoto, Japan, pp. 65-66.
[93] Shimonomura, Yagi,

Texture segregation

Proc. IEEE 2007

employing orientation-selective analog multi-Radio and Wireless Symposium（RWS 2007）, pp.

chip vision system, pp. 947-950, Proc. of IEEE

451-454, Long Beach, California, USA, Jan. 2007.

International Symposium on Circuits andWireless Sensor Networks,[87] T. Matsuda, T. Takeuchi, H. Yoshino, M. Ichien,
S. Mikami, H. Kawaguchi, C. Ohta, and M.
Yoshimoto,32

Low Power-Consumption OP-[86] S. Mikami, M. Ichien, T. Takeuchi, H.

Amplifier with Carrier Sensing Function for

1-6[92] T. Ida, T. Tanaka, H. Ishihara, T. Matsuoka, andA Power-Variation Model for

Systems（2006）.
[94] Shimonomura, Kushima, Yagi, A neuromorphic
binocular vision system mimicking computation

Sensor Node and the Impact against Life Timein primary visual cortex,of Wireless Sensor Networks,

Fourth Asian Conference on Vision（2006）.

Proc. First

p. 177, Proc. of The

第1章

International Conference on Communications[95] Shimonomura, Yagi, A multi-chip analog VLSI

and Electronics（ICCE 2006）, pp. 106-111, Hanoi,

vision sensor with selectivity to orientation and

Vietnam, Oct. 2006.

spatial frequency, pp. 303-306, Proc. of The 5th

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[88] T. Iinuma, J. Miyakoshi, Y. Murachi, T. Matsuno,
M. Hamamoto, T. Ishihara, H. Kawaguchi, M.

IEEE Conference on Sensors（2006）.
[96] Y. Ogasahara, M. Hashimoto, T. Onoye,

An 800-&#181;W

Measurement of Inductive Coupling Effect on

H. 264 Baseline-Profile Motion Estimation

Timing in 90nm Global Interconnects, in Proc.

Processor Core,IEEE Custom Integrated Circuits Conference,

Miyama, and M. Yoshimoto,2006 IEEE Asian Solid-State

Circuits Conference Proceedings, pp. 99-102,

pp. 721-724,（Sep. 2006）.
[97] Y. Ogasahara, T. Enami, M. Hashimoto, T. Sato,

Hangzhou, China, Nov. 2006.
[89] J. Miyakoshi, Y. Murachi, T. Matsuno, M.

and T. Onoye, Measurement Results of Delay

H.

Degradation Due to Power Supply Noise Well

Kawaguchi, and M. Yoshimoto, A Power- andCorrelated With Full-Chip Simulation, in Proc.

Area-Efficient SRAM Core Architecture forIEEE Custom Integrated Circuits Conference,Super-Parallel Video Processing,pp. 861-864,（Sep. 2006）.

Hamamoto,T.

Iinuma,T.

Ishihara,

Proc. 14th

IFIP International Conference on Very Large[98] Y. Ogasahara, M. Hashimoto, T. Onoye,

Scale Integration（VLSI-SoC 2006）, pp. 192-197,

Quantitative Prediction of On-Chip Capacitive

Nice, France, Oct. 2006.

and Inductive Crosstalk Noise and Discussion[90] Kentaro Nakahara, Shinichi Kouyama, Tomonori

on Wire Cross-Sectional Area Toward Inductive

Izumi, Hiroyuki Ochi, Yukihiro Nakamura!

Crosstalk Free Interconnects,

Fault-Tolerant Dynamic-Reconfigurable Device

International Conference on Computer Design,

Based on EDAC With Rollback, in Proc. of the
13th Workshop on Synthesis And System

in Proc. IEEE

pp. 70-75,（Oct. 2006）.
[99] K. Shinkai, M. Hashimoto, A. Kurokawa, and T.

Integration of Mixed Information technologies

Onoye,（SASIMI2006）, Apr. 2006.

Current Fluctuation over Wide-Range of[91] Kentaro

Nakahara,

Shin'ichi

Kouyama,

A Gate Delay Model Focusing on

Process and Environmental Variability,

In

Tomonori Izumi, Hiroyuki Ochi, Yukihiro

Proceedings of ACM/IEEE International

Nakamura! Fault Tolerant Reconfigurable

Conference

Device Based on Autonomous-Repair Cells,（ICCAD）, pp. 47-53,（Nov. 2006）
.

in

on

Computer-Aided

Design（2006. 8）[100] K. Shinkai, M. Hashimoto, and T. Onoye,
Future Prediction of Self-heating in Short
Intra-block

Wires,

In

Proceedings[107] Bassam Saadany, Dhaa Khalil, Maurine Malak,
Masanori Kubota, Frederic Marty, Yoshio Mita,

ofInternational Symposium on Quality Electronic

and Tarik Bourouina,

Design（ISQED）,（Mar. 2007）.

machinedAn all Silicon Micro-

Add-Drop

OpticalFilter,IEEE/LEOS International Conference On[101] T. Ijichi, M. Hashimoto, S. Takahashi, S.
Transistor

Optical MEMS and Their Applications（OMEMS

Sizing of Lcd Driver Circuit for Technology

2006）, August 20-24, Montana, USA, pp. 94-95

Migration,（2006. 8）

Tsukiyama, and I. Shirakawa,

In Proceedings of International

Technical Conference on Circuits/Systems,[108] Bassam Saadany, Maurine Malak, Frederic

Computers and Communications（ITC-CSCC）,

Marty, Yoshio Mita, Dhaa

vol. 1, pp. I25-I28,（Jul. 2006）.

Bourouina,

Khalil, and Tarik

Electrostatically-tuned Optical[102] Y. Ezoe, M. Koshiishi, M. Mita, K. Mitsuda, Y.

Filter Based on Silicon Bragg Reflectors,

Ishisaki, A. Hoshino, Z. Yang, T. Takano, H.

IEEE/LEOS International Conference On

Mekaru, R. Maeda,

Recent development of

Optical MEMS and Their Applications（OMEMS

micropore optics using MEMS technologies, n2006）, August 20-24, Montana, USA, pp. 86-87

Proceedings of SPIE on Space Telescopes and（2006. 8）

Instrumentation 2! Ultraviolet to Gamma Ray,[109]

H. Noori, F. Mehdipour, M. SahebZamani, K.
Inoue, and K. Murakami,

6266（2006）62661B[103] Sakda Srisomrun, Yoshio Mita, Kazunori

Handling Control

Data Flow Graphs for a Tightly CoupledHoshino, Masakazu Sugiyama, and Tadashi

Reconfigurable Accelerator,

Shibata,International'Silicon on PDMS'! SOI Extra Thin

Conference on Embedded Software andActive Layer Transfered to Organic Film for

Systems（ ICESS-07）, 2007, Daegu, Korea, in

Flexible Applications,

Press.

International

in Proc. of IEEE

Conferenceon[110] H. Noori, F. Mehdipour, K. Murakami, K. Inoue

MicroElectroMechanical Systems（MEMS 2007）,

and M. Goudarzi,

Tokyo, January 22-25, pp. 263-266（2007）.

Multi-Exit Custom Instructions for an Adaptive[104] Kenichiro Hirose, Yoshio Mita, and Tadashi
Shibata,

Self-Patterning Metal Deposition on

Deep Three-Dimensional MicroStructures for
Vertically Buried Inductors,

Micromechanics

Generating and Executing

Extensible Processor,

Design Automation andTest in Europe（DATE 07）, 2007, Nice, France,in Press.
[111] F. Mehdipour, H. Noori, M. SahebZamani, K.

and Microengineering Europe 2006（MME '06）,

Murakami, M. Sedighi and K. Inoue,

Southampton, UK, September 3-5, pp. 85-88

Integrated Temporal Partitioning and Mapping（2006）.

Framework for Handling Custom Instructions[105] Kenichiro Hirose, Yoshio Mita, Masanori

on a Reconfigurable Functional Unit,

An

The

Deep-Trench

Eleventh Asia-Pacific Computer Systems

Vertical Si Photodiode Towards Active-Device

Architecture Conference（ACSAC 2006）, LNCS

Integrated OMEMS, IEEE/LEOS International

4186, pp. 219-230, 2006, Shanghai, China.

Conference On Optical MEMS and Their[112] Farhad Mehdipour, Hamid Noori, Morteza

Applications（ OMEMS 2006）, August 20-24,

Saheb Zamani, Kazuaki Murakami, Koji Inoue,

Montana, USA, pp. 191-192（2006）.

and Mehdi Sedighi,

Kubota, and Tadashi Shibata,

Custom Instruction[106] Bassam Saadany, Tarik Bourouina, Maurine

Generation Using Temporal Partitioning

Malak, Masanori Kubota, Yoshio Mita, and Dhaa

Techniques for a Reconfigurable Functional

Khalil,Unit,

A Miniature Michelson Interferometer

The 2006 IFIP International Conference

using Vertical Bragg Mirrors on SOI,

on Embedded And Ubiquitous Computing

IEEE/LEOS International Conference On（EUC'2006）, pp. 722-731, Aug. 2006.

Optical MEMS and Their Applications（OMEMS
2006）, August 20-24, Montana, USA, pp. 50-51[113] Tadayoshi Enomoto, Suguru Nagayama,
Nobuaki Kobayashi,

Low-Power High-Speed

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180-nm CMOS Clock Drivers, in Proc. of 12th

Chemistry of Semiconductor Interfaces（PCSI-

Asia and South Pacific Design Automation

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Area Optical Devices with Glass-pressed/Metal-

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Morisaki, S. Y. Moon, S. Ishiji and M. Ohtani,

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Elemental

Devicesfor

Monolithic

Robotics and Mechatronics, vol. 7, no. 1, pp. 41-

Optoelectronic Integrated Circuits on Lattice-

48（2006）

Matched Si/III-V-N/Si Structure,[116] S. Terada, I. Oota, K. Eguchi, and F. Ueno,
Separate type Switched-Capacitor（SC）AC-DC
converter,

34

Hardware/Software Co-Design of a Secure

embedded Subwavelength Grating, Proc. ASPE

device,

1-6

[123]

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Research Conference, Conference Digest, pp. 2728.（2006）[125] N. Takagi and K. Takagi,

A VLSI Algorithm

International Symposium on Circuits andfor Integer Square-Rooting,

Systems（ISCAS 2006）（2006）.

ISPACS2006

pp. 626-629,

第1章[117] S. Terada, I. Oota, K. Eguchi, and F. Ueno,[126] Masaaki Fukuhara and Masahiro Yoshida,

Switched-capacitor（SC）DC-DC converter with

Power Consumption of Hamming Distancefine tune control outputs, pp. 233-236, The 6th

Search CAM Using Neuron MOS Transistors,

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IEEE International Caribbean Conference on

ISCAS 2006, pp. 4345-4348（2006）.

Devices, Circuits and Systems（ICCDCS2006）[127] Masaaki Fukuhara and Masahiro Yoshida,A

High-Speed and High-Density Hamming（2006）[118] S. Terada, I. Oota, K. Eguchi, and F. Ueno,

Distance Detector Using a Neuron MOS

switched-capacitor（SC）AC-DC or AC-AC con-Inverter,verter with arbitrarily output voltage using the（2006）.

same circuit configuration,

pp. 1884-1887, The

ITC-CSCC 2006, Vol. 3, pp. 737-740[128] Daisuke Kosaka, Masaki Fujiwara, Takumi

37th IEEE Power Electronics Specialists

Danjo, Makoto Nagata,On-Die Monitoring of

Conference（PESC2006）（2006）.

Substrate Couplig for Mixed-Signal Circuit[119] K. Sugiura, R. Nakane, S. Sugahara, and M.

Isolation, "2006 International Conference on

Tanaka, Fabrication of Si-based Spin MOSFET

Solid-State Devices and Materials（SSDM）, C-1-6,

with epitaxial ferromagnetic MnAs source andpp. 62-63, 2006. 09.

drain 4th International Conference on Physics[129] Mitsuya Fukazawa, Makoto Nagata,

Delay

and Applications of Spin-related Phenomena in

Variation Analysis in Consideration of Dynamic

Semiconductor（PASPS-4）, PB-57, Sendai, Japan,

Power Supply Noise Waveform,

Aug. 2006.

Custom Integrated Circuits Conference（CICC）,[120] K. Sugiura, R. Nakane, S. Sugahara, and M.
Tanaka, Low Schottky barrier height and highIEEE 2006

pp. 865-868, 2006. 09.
[130] Koichiro Noguchi, Takushi Hashida, Makoto

thermal stability of epitaxial ferromagnetic

Nagata,MnAs thin films grown on Si（001）for Si based

Systems-on-Chip Integration,

spintronics

European Solid-State Circuits Conference（ESS-

14th International conference on

Molecular Beam Epitaxy（MBE2006）, MoB-37,
Tokyo, Japan, Sep. 2006.

On-Chip Analog Circuit Diagnosis inIEEE 32th

CIRC）, pp. 118-121, 2006. 09[131] C. Zang, S. Imai, and S. Kimura, "Performance[121] M. Tanaka（invited talk）, New materials andand Energy Efficient Data Cache Architecturedevice structures for semiconductor spintron-

for Embedded Simultaneous Multithreading

ics,

Microprocessor, "pp. 268-273, Proceedings of

34th Conference on the Physics and13th Workshop on Synthesis And System

neural networks consisting of single-flux-quan-Integration of Mixed Information technologies

tum spiking neurons, Program & Abstracts of（2006）.

the[132] T. Jeong, C. Zang, S. Kimura,

An Efficient

Instruction Issue Mechanism for SimultaneousMultithreading Microprocessor, Proceedings of

19thInternational

SymposiumonSuperconductivity, p. 329, Nagoya, Japan（Oct.
30 - Nov. 1, 2006）.
[141] Hagiwara A., Hirose T., Asai T., Amemiya Y.,

International SoC Design Conference（2006）.

Critical temperature switch ! a highly sensitive[133] Seiichiro Yamaguchi, Masanori Muroyama,

thermosensing device consisting of subthreshold

Tohru Ishihara, and Hiroto Yasuura, Exploiting

MOSFET circuits,

Narrow Bitwidth Operations for Low PowerInternational Symposium on Intelligent Signal

Embedded Software Design,

Processing and Communication Systems, pp.

Proceedings ofProceedings of the 2006

the Workshop on Synthesis And System111-114, Tottori, Japan（Dec. 12-15, 2006）.

Integration of Mixed Infomation Technologies,[142] Ueno K., Hirose T., Asai T., Amemiya Y.,
Ultralow-power smart temperature sensor

pp. 51-56, Apr. 2006.
[134] Seiichiro Yamaguchi, Masanori Muroyama,

with subthreshold CMOS circuits, Proceedings

Tohru Ishihara, and Hiroto Yasuura, Exploitingof the 2006 International Symposium on

Narrow Bitwidth Operations for Low PowerIntelligent

Embedded Software Optimization,

Communication Systems, pp. 546-549, Tottori,

Proceedingsof the International PhD Student Workshop on

Signal

Processing

and

Japan
（Dec. 12-15, 2006）.

35[143] Hirose T., Asai T., Amemiya Y., Power supply

SOC, Jul. 2006.
[135] Donghoon Lee, Tohru Ishihara, Masanori

circuits for ultralow-power subthreshold CMOS

Muroyama, Hiroto Yasuura, and Farzan Fallah,

smart sensor LSIs,

An Energy Characterization Framework forInternational Symposium on Intelligent Signal

Software-Based

Processing and Communication Systems, pp.

Embedded

Systems,

Proceedings of the 2006

558-561, Tottori, Japan（Dec. 12-15, 2006）.

ESTIMedia2006, Vol. 1, pp. 59-64, Oct. 2006.
A[144] Ueno K., Hirose T., Asai T., and Amemiya Y.,

Software Technique to Improve Yield of

Ultralow-power smart temperature sensor con-

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International Symposium on Ubiquitous

Proceedings of ASP-DAC 2007, pp. 878-883, Jan.

Knowledge Network Environment, Sapporo,

2007.

Japan
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[136] M. Goudarzi, T. Ishihara, H. Yasuura,[137] Y. Kajiya, A. Nakamura, M. Yoshikawa, T.

[145] M. Sakai, T. Morie, M. Mitarai, and K. Korekado,

Fujino, Shot Number Estimation for EB Direct

Design of an 2D Image Matching Processor LSI

Writing for Logic LSI , Proc. of SPIE Vol. 6283

Based on Merged Analog/Digital Architecture,（2006）RISP 2007 International Workshop on Nonlinear[138] Ueno K., Hirose T., Asai T., and Amemiya Y.,

Circuits and Signal Processing（NCSP'07）, pp.

A watchdog sensor for assuring the quality of

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various perishables with subthreshold CMOS

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Circuit

VLSI Technology and Circuits, pp. 194-195,

Segmentation/Extraction Based on Merged

Honolulu, USA（Jun. 13-17, 2006）.

Analog/Digital Architecture, RISP 2007

CoarseRegion[139] Tovar G. M., Hirose T., Asai T., and AmemiyaInternational Workshop on Nonlinear Circuits

Y., Critical temperature sensor based on spik-and Signal Processing（NCSP'07）, pp. 89-92,

ing neuron models,Shanghai, China, March. 3-6, 2007.

Proceedings of the 2006

International Symposium on Nonlinear Theory[147] H. Tanaka, T. Morie, and K. Aihara, A CMOS

and its Applications, pp. 84-88, Bologna, Italy

Circuit for STDP with a Symmetric Time

（Sep. 11-14, 2006）.

Window, Abst. of The 3rd Int. Conf. on Brain-[140] Hirose T., Asai T., and Amemiya Y.,

Pulsed

1-6

Inspired Information Technology（BrainIT2006）,

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Arimoto, T. Yoshihara,

Systems Using Phase Variables, Abst. of The

Source/Body Level Controllable 0. 5V Level SOI

3rd Int. Conf. on Brain-Inspired Information

Circuit Technique for Mobile and Wireless

Technology（BrainIT2006）, p. 66, Kitakyushu,

Network Applications, ISCIT 2006[149] T. Yoshida, N. Ishida, M. Sasaki and A. Iwata,

Yokoyama, 2PADCL! Two phase drive adiabat-

Low-Voltage, Low-Phase-Noise Ring-VCO using

ic dynamic CMOS logic,

1/f-noise Reduction Techniques,

2006, pp. 1486-1489, Dec. 2006.

Extended

Abstracts of the 2006 International Conference
on

Solid

State

DevicesandMaterials[150] Yoshimasa Serizawa, Akira Yasuda, Jun
Tayama, 。。A New Background Calibration
Method Using Noise Shaping for Precise

in Proc. APCCAS[159] Y. Takahashi, Y. Fukuta, T. Sekine, and M.
Yokoyama, 2PADCL! Two phase drive adiabatic dynamic CMOS logic,（Yokohama, 2006）, pp. 376-377.

36

An Automatic[158] Y. Takahashi, Y. Fukuta, T. Sekine, and M.

Sept. 27-29, 2006.

1-6[157] L. Okamura, F. Morishita, K. Dosaka, K.

in Proc. ITC-CSCC

2006, in Proc. ITC-CSCC 2006, vol. 1, pp. 41-44,
July 2006.
[160] K. Hashimoto, V. G. Moshnyaga, and K.

Mismatch Detection of a Pipeline, IEEJ AVLSI-

Murakami,

WS2006, ADC I, No. 2, pp. 1-5, Nov., 2006.

Technique for High-precision Elementary[151] Takanori Tsuchiya, Keizo Yanagisawa, Katsuaki

Functions,

Circuit Area-latency Optimization
Proc. of IEEE Asia Pacific

第1章

Sakurai, Akira Yasuda, 。。 A Low Noise

Conference on Circuits and Systems 2006.

Amplifier for a Sub-sampling Mixer, IEEJ AVL-[161] Nucl. Instr. and Meth. A Vol 573, Issues 1-2, 1

Ｖ
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の
紹
介
と
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18
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業
報
告

[152] Yousuke Yamanaka, Masao Zen, Yousuke

SIWS2006, Amplifiers, No. 25, pp. 1-5, Nov., 2006.

April 2007, Pages 99-102[162] Masashi Ohno,

Ir-TES Development at The

Terada, Akira Yasuda, 。
。New fractional-N digi-

University of Tokyo 2nd CREST Nano-Virtual-

tal frequency synthesizer。
。using fractional fre-Labs Joint Workshop on Superconductivity

quency comparator, IEEJ AVLSIWS2006, PLL（NVLS2006）, KYOTO Japan, 2006. 12. 11-13

and Oscillators, No. 32, pp. 1-4, Nov., 2006.
[153] Masao Zen, Akira Yasuda, Yousuke Terada,[163] Fujita K, Takahashi H, Siritiprussamee P, Niko
H, Nakazawa M, Oku T, Suzuki J , Ino T,

Yousuke Yamanaka, High-speed Lock-up andShimizu HM, Furusaka M.,

Development of alow jitter digital PLL with a digital counter,high-resolution 2-dimensional He-3 neutron

IEEJ AVLSIWS2006, PLL and Oscillators, No.

MSGC with pads for neutron scattering experi-

33, pp. 1-6, Nov., 2006.

ments International conference on imaging[154] Terada Yousuke, Katsumi Syunsuke, Yasuda

techniques in subatomic physics, astrophysics,

Akira, Zen, Masao, 。
。A Cascaded Delta-Sigma

Medecine, Biology and industry, Stockholm,

DAC with DWA for Decreasing Mismatch

Sweden（2006. 6）

Effect, 。。Audio Engineering Society 121st
Convention,

High Resolution Audio, No. 6868,[164] Fujita K, Takahashi H, Siritiprussamee P, Niko
H, Ino T, Shimizu HM, Kishimoto S, Furusaka
M, Kanazawa M., 2006 Nuclear Science

Oct, 2006.
[155] Ueno Hajime, Ogata Katsuya, Soga Tsuyoshi,

Symposium, Medical Imaging Conference andYasuda Akira, 。。Digital-Driven Piezoelectric

15th

Speaker

Semiconductor Detector Workshop, San Diego,

using

Multi-Bit

Delta-Sigma

Modulation, 。
。Audio Engineering Society 121stInternationalRoom

Temperature

California（2006. 10. 29-11. 4）

Convention, Loudspeakers, No. 6943, Oct, 2006.

[165] Masashi Ohno, Analysis of Saturated Pulses for[156] Akira Yasuda, Akinori Ohkubo, Katsuya Ogata,

the Waveform Domain Multiplexing Readout ofand Hajime Ueno, 。。Takeshi Anzai, Takashi

IR-TES , TES 3 ! International Workshop on

Kimura, Koichiro Ochiai, and ToshihikoTransition Edge Sensor Device Physics, F. L.

Hamasaki, 。。A Single-chip Audio System with

USA, 2006. 8. 17-18

Delta ィ CSigma DAC and Class-D Amplifier, 。
。

[166] Siritiprussamee P, Takahashi H, Fujita K, Niko

H, Nakazawa M, Toyokawa H, Furusaka M, Inoof Mixed Information Technologies（SASIMI）,

T, Kishimoto S, Kanazawa M., A new fast two-

pp. 183-188, Nagoya Japan, Apr. 2006.

stage GL Charge-Division Method for Position-[175] 伊藤, 杉田, 岡田, 益, A Design Guideline of On-

Sensitive Radiation detectors and its implemen-

Chip Differential Transmission Line Structure

tation in a very long MSGC for large-area radia-

for High-Frequency Signal Transmission,tion imaging.,

International conference onIEEE Workshop on Signal Propagation on

imaging techniques in subatomic physics, astro-

Interconnects（SPI）, pp. 217-220, Berlin-Mitte,

physics, Medecine, Biology and industry,

Germany, 2006.
[176] 木村, 伊藤, 杉田, 岡田, 益,

Stockholm, Sweden（2006. 6）[167] 二 河 久 子 , 高 橋 浩 之 , 藤 田 薫 , Prasit
Siritiprussamee, 高橋浩之, 中沢正治,

電荷積分High-Crosstalk

Robustness Transmission Line Interconnect in
Si LSI using Zero-Crosstalk Structure,型マイクロストリップガス比例計数管の開発"放Workshop

射線検出器とその応用, 第 20 回研究会, KEK, 要Interconnects（SPI）, pp. 153-156, Berlin-Mitte,

旨論文集, pp. 59-60, 2006・2 月

Germany, 2006.

[168] H. Yoshizawa and G. C. Temes,

Switched-on

Propagation[177] 川添, 菅原, 伊藤, 岡田, 益,

Capacitor Track-and-Hold Amplifier with Low

CMOS

Sensitivity to Op-amp Imperfections,Compensation,

Proc.

Signal

IEEE

Low

Noise

on

Reconfigurable

Amplifier

for

Self

IEEE International SymposiumIEEE International Symposium on Circuits andon Circuits and Systems（ISCAS）, pp. 3410-3413,

Systems.,

Kos, Greece, May 2006.

pp. 4871-4874, 2006[169] Y. Kobayashi, K. Ishida, K. Okada, K. Masu, Y.

37[178] 岡田, 上薗, 益, Estimation of Power Reduction

Wirelessby On-Chip Transmission Line for 45nm

Communication Circuit for Measurement ofTechnology, International Workshop on Power

Gastric Acid,and Timing Modeling, Optimization andHoriike,A

Batteryless

pp. 17-20, 2006 IEEE BioCAS

Simulation（PATMOS）, pp. 181-190, Montpellier,（2006）.
[170] Takashi Sato, Takumi Uezono, Shiho Hagiwara,
Kenichi Okada, Shuhei Amakawa, Noriaki
Nakayama, and Kazuya Masu,

A MOS

France, Sept. 2006.
[179] 大橋, 山内, 木村, 伊藤, 岡田, 石田, 糸井, 佐藤, 伊藤, 益,On-Chip Yagi Antenna for WirelessTransistor-Array for Accurate Measurement of

Signal Transmission in Stacked MCP,

Subthreshold Leakage Variation,

IEEE

International Conference on Solid State Devices

International Symposium on Quality Electronicand Materials（ SSDM）, pp. 68-69, Yokohama,

Design, March,（2007）

Sep. 2006.

[171] Shiho Hagiwara, Takumi Uezono, Takashi Sato,[180] 山内, 石田, 岡田, 益,

Equivalent Circuit Model

and Kazuya Masu, Improvement of power dis-for On-Chip Variable Inductor,

tribution network using correlation-based

Conference on Solid State Devices andregression analysis,

Materials（ SSDM）, pp. 58-59, Yokohama, Sep.

ACM Great Lakes

Symposium on VLSI, March,（2007）.
[172] S. Amakawa, T. i Uezono, T. Sato, and K. Masu,

International

2006.
[181] 岡 田 , 伊 藤 , 益 ,On-Chip Differential-

Adaptable wire-length distribution with tun-Transmission-Line（DTL）Interconnect for 22nm

able occupation probability, System level inter-

Technology,

connect prediction, March,（2007）.

Conference, Asian Session（ADMETA）, pp. 124-

[173] 上薗, 岡田, 益,

Yield Estimation Considering

Advanced

Metallization

125, Tokyo, Sep. 2006.

Via Defects, The Workshop on Synthesis And[182] 益, 岡田, 伊藤, Transmission Line Interconnect

System Integration of Mixed Informationon Si CMOS LSI, International Conference on

Technologies（ SASIMI）, pp. 201-206, Nagoya

Solid-State and Integrated-Circuit Technology

Japan, Apr. 2006.

（ICSICT）, pp. 306-309, Shanghai, Chaina, Oct.

[174] 岡田, 上薗, 益, Power Reduction Using On-Chip
Transmission Line for 45nm Technology, The
Workshop on Synthesis And System Integration

2006.
[183] 岡 田 , 伊 藤 , 益 ,

1-6

On-Chip Differential-

Transmission-Line（DTL）Interconnect for 22nm

第
1
章
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告

Technology,

Advanced

Metallization

Conference（AMC）, pp. 3-4, San Diego, CA, Oct.

[193] Shinya Terada, Ichirou Oota, Kei Eguchi, andFumio Ueno, "Separate type Switched-Capacitor

2006.
[184] 伊藤, 川添, 岡田, 益,A DC-7GHz Small-Area

Distributed Amplifier Using 5-port Inductors in（SC）AC-DC converter,

pp. 5055-5058, ISCAS

2006（2006）.

IEEE Asian[194] Kei Eguchi, Ichirou Oota, Shinya Terada, Fumio

Solid-State Circuits Conference（A-SSCC）, pp.

Ueno, and Masafumi Matsuo, "Parallel-connected363-366, Hangzhou, China, Nov. 2006.

SC DC-DC converters with large current out-a 180nm Si CMOS Technology,[185] 伊藤, 菅原, 岡田, 益, A 0. 98 to 6. 6GHz Tunable
Wideband VCO in a 180nm CMOS Technology

puts, pp. 425-428, ECTI-CON 2006
（2006）.
[195] Kei Eguchi, Ichirou Oota, Hongbing Zhu, Fumio

IEEE

Ueno, and Takeshi Shimabukuro, "A drawing-

Asian Solid-State Circuits Conference（A-SSCC）,

aid system to smooth out involuntary hand

pp. 359-362, Hangzhou, China, Nov. 2006.

motions, pp. 1-4, ECTI-CON 2006（2006）.

for Reconfigurable Radio Transceiver,A 6. 5-mW 5-Gbps[196] Shinya Terada, Ichirou Oota, Kei Eguchi, and

On-Chip Differential Transmission Line

Fumio Ueno, "Switched-capacitor（SC）DC-DC

Interconnect with a Low-Latency Asymmetricconverter with fine tune control outputs,

Tx in a 180nm CMOS Technology,233-236, ICCDCS2006（2006）.

[186] 石井, 伊藤, 木村, 岡田, 益,

1-6（ISSCC）, San Francisco, CA, Feb. 2007.

IEEE

Asian Solid-State Circuits Conference（A-SSCC）,

pp.

[197] Shinya Terada, Ichirou Oota, Kei Eguchi, andpp. 131-134, Hangzhou, China, Nov. 2006.

Fumio Ueno, "A switched-capacitor（SC）AC-DC

第1章[187] 金, 岡田, 山内, 佐藤, 益, A Left Handed Material

or AC-AC converter with arbitrarily output

on Si CMOS Chip with Wafer Level Package

voltage using the same circuit configuration,

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度
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告

Conference（APMC）, pp. 1321-1324, Yokohama,

38

Process,

IEEE Asia-Pacific Microwave

pp. 1884-1887, PESC2006（2006）.
[198] Yuki Watanabe, Naofumi Homma, Takafumi
Aoki, and Tatsuo Higuchi, Arithmatic module

Dec. 2006.
[188] 山 内 , 岡 田 , 益 ,Small-Area CMOS RF

generator based on arithmatic description lan-

Distributed Mixer Using Multi-Port Inductors,

guage,IEEE Topical Meeting on Silicon Monolithic

Synthesis And System Integration of Mixed

Integrated Circuits in RF Systems（SiRF）, pp.

Information Technologies, pp. 153--160, April

123-126, Long Beach, CA, Jan. 2007.

2006.

[189] 清 田 , 伊 藤 , 岡 田 , 佐 藤 , 益 ,A Multi-Drop

Proceedings of the 13th Workshop on[199] Yuki Watanabe, Naofumi Homma, Takafumi

Transmission-Line Interconnect in Si LSI,

Aoki, and Tatsuo Higuchi,

IEEE/ACM

Formal Design of

DesignDecimal Arithmetic Circuits Using Arithmetic

Automation Conference（ASP-DAC）, pp. 118-119,

Description Language, Proceedings of the 2006

Yokohama, Jan. 2007.

IEEE International Symposium on Intelligent

Asia

South

Pacific[190] 福田, 川添, 岡田, 益, Reconfigurable CMOS Low
Noise Amplifier Using Variable Bias Circuit for

Signal Processing and Communication Systems,
pp. 419--422, December 2006.

IEEE/ACM Asia South[200] S. Aoyama, S. Kawahito, and M. Yamaguchi,

Pacific Design Automation Conference（ ASP-

An Active Magnetic Probe Array for the

DAC）, pp. 104-105, Yokohama, Jan. 2007.

Multiple-point Concurrent Measurement of the[191] 大橋, 伊藤, 吉原, 岡田, 益, A Wideband CMOS

Electromagnetic Emissions, "Proc. of IEEE

LC-VCO Using Variable Inductor, IEEE/ACM

International Magnetics Conference, pp. 882,

Asia South Pacific Design Automation

2006. 05.

Self Compensation,

Conference（ASP-DAC）, pp. 98-99, Yokohama,[201] S. Aoyama, S. Kawahito, and M. Yamaguchi,
Fully Integrated Active Magnetic Probe forJan. 2007.
[192] 伊藤, 菅原, 岡田, 益, A 0. 98 to 6. 6GHz Tunable

High-definition Near-field Measurement, "Proc.

Wideband VCO in a 180nm CMOS Technology

offor Reconfigurable Radio Transceiver,

Symposium, Vol. 2, pp. 426-429, 2006. 08.

IEEE

International Solid-State Circuits Conference

IEEE

Electromagnetic

Compatibility[202] Y. Morishita, K. Araki, Y. Hosokawa, K. Abe, N.

Saito"Serial-ParallelConnection of Direct

Multiple-Valued Circuit Based on Dual-RailSampling Mixer, Asia-Pacific Microwave Conf,

Differential

vol3. FR4A-4, Dec. 2006

International Symposium on Multiple-Valued[203] W. Chaivipas, P. Oh, and A. Matsuzawa, FeedForward Compensation Technique for All

Logic,

Proc.

36th

IEEE

Logic, vol. 36, May 2006.
[212] A. Mochizuki, T. Kitamura, H. Shirahama and T.

Digital Phase Locked Loop Based Synthesizers,

Hanyu,

Proc. ISCAS, pp. 3209-3212, May 2006.

Using Four-Valued Differential-Pair Circuits,[204] Shingo Yoshizawa, Yoshikazu Miyanaga, VLSI
Implementation of a 600-Mbps MIMO-OFDM

Design of a Microprocessor Datapath

Proc. 36th IEEE International Symposium on
Multiple-Valued Logic, vol. 36, May 2006.

Asia Pacific[213] Q. Liu, K. Fujiwara, X. Meng, T. Van Duzer, N.

Conference on Circuits and System（APSCAS）,

Yoshikawa, Y. Thakahashi, T. Hikida, N. Kawai,

Wireless Communication System,

Latency and Power Measurements on a 64-kb

pp. 93-96, Dec. 2006.
[205] Shingo Yoshizawa, Yoshikazu Miyanaga, VLSI

Hybrid Josephson-CMOS Memory, Abstract of

Implementation of High-Throughput SISO-

2006 Applied Superconductivity Conference

OFDM and MIMO-OFDM Transceivers,（ASC2006）, Seattle, Washington, September

International Symposium on Communications

2006, 4EB08.

and Information Technologies（ISCIT）, No. T2D-

[214] Y. Yamanashi, T. Nishigai, N. Yoshikawa,
Study of LR-Loading Technique for Low-Power4, Oct. 2006.
[206] Shingo Yoshizawa, Yoshikazu Miyanaga, Hiroshi

Single Flux Quantum Circuits,

Abstract ofOchi, Yoshio Itho, Nobuo Hataoka, Baiko Sai,

2006 Applied Superconductivity Conference

Norihisa Takayama, Masaki Hirata,（ASC2006）, Seattle, Washington, September

300-Mbps

OFDM Baseband Transceiver for Wireless LAN

2006, 1EX07

IEEE International Symposium on[215] Y. Yamanashi, A. Akimoto, H. Park, N.

Circuits and Systems（ISCAS）, pp. 5455-5458,

Yoshikawa, M. Tanaka, Y. Kamiya, N. Irie, A.

May 2006.

Fujimaki, H Terai,

Systems,

S. Yorozu,

Design and[207] Shingo Yoshizawa, Yoshikazu Miyanaga,

Implementation of a Pipelined Bit-Serial SFQ

Tunable Wordlength Architecture for Low

Microprocessor, CORE1b"Abstract of 2006

Power Wireless OFDM Demodulator,

AppliedIEEE

Superconductivity

Conference

International Symposium on Circuits and（ASC2006）, Seattle, Washington, September

Systems（ISCAS）, pp. 2789-2792, May 2006.

2006, 3EY01[208] P. Low, B. Le Pioufle, B. J. Kim, C. Bergaud,[216] H. Park, Y. Yamanashi,

N . Yoshikawa,"Electric Field assembly of quantum dots on

Fujimaki, M. Tanaka,

nanowires for temperature sensing,

Design of Bit-Slice Adders Using RSFQ Logic

The 11th

H. Terai,

A.

International Meeting on Chemical Sensors

Circuits,（IMCS11）, pp. 35, 2006

Superconductivity Conference（ ASC2006）,[209] Y. Motohashi, T. Kubo, H. Kanto, T. Tate, S.
Sugawa,A 960-fps Sub-sampling Object

Abstractof2006

S. Yorozu,
AppliedSeattle, Washington, September 2006, 3EY03.
[217] T. Hikida, K. Fujiwara, N. Yoshikawa,A.

Extraction CMOS Image Sensor with 12-bit

Fujimaki, H. Terai, NICT; S. Yorozu, Bit-Error-

Column Parallel ADCs and ALUs, IS&T/SPIE

Rate Measurements of RSFQ Shift Register

Digital Imaging Sensors and Applications

Memories,[210] Shoun Matsunaga, Takahiro Hanyu, Hiromitsu
Kimura, Takashi Nakamura, and Hidemi
Takasu,Free

Implementation of a Standby-Power-

CAM

Based

on

Complementary

Abstractof2006

AppliedSuperconductivity Conference（ ASC2006）,
Seattle, Washington, September 2006, 4EB05.
[218] Y. Takahashi, M. Tokuda, N. Kawai, N.
Yoshikawa, K. Fujiwara, Q. Liu, T. Van Duzer,

Proc. Asia andAccess-Time Measurements of a Josephson-

South Pacific Design Automation Conf., pp. 116--

CMOS Hybrid Memory using an RSFQ Time-to-

117, Jan. 2007.

Digital Converter,

Ferroelectric-Capacitor Logic,[211] A. Mochizuki and T. Hanyu,

Highly reliable

Abstract of 2006 Applied

Superconductivity Conference（ ASC2006）,

1-6
39

第
1
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告

Seattle, Washington, September 2006, 2EI03.
[219] Y. Nobumori, T. Nishigai, K. Nakamiya, N.

New Public Hall, Nara, Japan（invited）

H. Terai, NICT; S.

[226] Muneki Nakada, Changho Chong, Keiji Isamoto,

Yorozu, Design and Implementation of a Fully

Hiroyuki Fujita, and Hiroshi Toshiyoshi, Micro

Asynchronous

Microprocessor!

Optomechanical Devices for Medical Endoscope

2006

AppliedApplications, SPIE Optics East ---Photonics forSuperconductivity Conference（ ASC2006）,

Applications in Industry, Life Sciences, andSeattle, Washington, September 2006, 3EY02.

Communication---, Oct. 1-4, 2006, Hynes

Yoshikawa,

A. Fujimaki,
RSFQSCRAM2"Abstractof[220] Y. Yamanashi, N. Yoshikawa, Study on a DC-

Convention

Center,Boston,MA,USA,

powered On-chip Voltage Generator Using SFQ

Optomechatronics Technologies Conference

Circuits,

Proc. SPIE Vol. 6376
（invited）

on 19th International Symposium on

Superconductivity（ISS2006）, Nagoya, October[221] T.

[227] K. Yamashita, W. Sun, B. Charlot, K. Kakushima,
H. Fujita, and H. Toshiyoshi, Time dependence

2006, pp. 329.

1-6

Fabrication（ODF '06）, Dec. 6-8, 2006, Nara-Ken

Hikida,T.

Nishigai,N.

Yoshikawa,of field-emission current for silicon RF-MEMS

Consideration of Low-power SFQ Circuits

applications,

Using Josephson-junction-load Biasing, on 19thand Nano-Engieering 2006（ MNE 2006）,

International Symposium on Superconductivity

Barcelona, Spain, Sept. 17-20, 2006
（oral 3A-3）（ISS2006）,Nagoya, October 2006, pp. 331.

Proc. 32nd Int. Conf. on Micro-[228] A. Higo, H. Fujita, and H. Toshiyoshi,

Design[222] （149）N. Kawai, N. Yoshikawa, Reduction of aand fabrication of optical MEMS modulator with

第1章

Bit-error-rate of Josephson Latching Drivers

silicon wire waveguide, Proc. IEEE/LEOS Int.

Using Series Inductors,

on 19th International

Conf. on Optical MEMS and Their Applications

Symposium on Superconductivity（ISS2006）,（Optical MEMS 2006）, Big Sky Resort, Big Sky,

Ｖ
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18
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度
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告

Nagoya, October 2006, pp. 333.

Montana, Aug. 21-24, 2006, poster presentation

40

[223]

First Results of 0. 15um CMOS SOI Pixel
Detector,[224]

Y. Arai, M. Hazumi, Y. Ikegami, T.

[229] Kazuhiro Takahashi, Makoto Mita, Hiroyuki
Fujita, Hiroshi Toshiyoshi,

Topological Layer

Kohriki, O. Tajima, S. Terada, T. Tsuboyama, Y.

Switch Technique for Monolithically Integrated

Unno, H. Ushiroda, H. Ikeda, K. Hara, H. Ishino,

Electrostatic XYZ-stage,

T. Kawasaki, E. Martin, G. Varner, H. Tajima,

Int. Conf. on Micro Electro Mechanical Systems

M. Ohno, K. Fukuda, H. Komatsubara, J. Ida,

（MEMS 2007）, Jan. 21-25, 2007, Kobe Portopia

SNIC Symposium, Stanford, California, 3-6 April

Hall and Koe Portopia Hotel, Japan（Poster M33）

2006, SLAC-PUB-12079, KEK preprint, 2006-34,[230] Kazuhiro Takahashi, Hiroyuki Fujita, Hiroshi

SLAC Electronic Conference Proceedings

Toshiyoshi, Kazuhiro Suzuki, Hideyuki Funaki,

Archive（SLAC-R-842, eConf! C0604032）PSN-

and Kazuhiko Itaya,

0016.

integrated with High-voltage Driver IC for

http://www.

slac.

stanford.

in Proc. 20th IEEE

Tunable Light Grating

edu/econf/C0604032/papers/0016. PDF

Image Projection Display,

Monolithic Pixel Detector in a 0. 15 μ m SOIInt. Conf. on Micro Electro Mechanical Systems

Technology,（MEMS 2007）, Jan. 21-25, 2007, Kobe Portopia

Y. Arai, member, IEEE, M.

in Proc. 20th IEEE

Hazumi, Y. Ikegami, T. Kohriki, O. Tajima, S.

Hall and Kobe Portopia Hotel, Japan（TP28）

Terada, T. Tsuboyama, Y. Unno, H. Ushiroda, H.

[231] Honam, Kwon, Akio Higo, and Hiroshi

Ikeda, K. Hara, H. Ishino, T. Kawasaki, E.

Toshiyoshi,

Martin, G. Varner, H. Tajima, M. Ohno, K.

Off Process with Contact Shadow Masking, inFukuda, H. Komatsubara, J. Ida, H. Hayashi,

Proc. 2nd IEEE Int. Conf. on Nano/MicroIEEE Nuclear Sci. Symposium, San Diego, Oct.

Engineered and Molecular Systems（ NEMS

29 - Nov. 4, 2006, Conference Record.

2007）, Jan . 16-19, 2007, Bangkok, Thailand[225] M. Nakada, H. Fujita, H. Toshiyoshi, C. Chong,

Fabrication of Micro-tips by Lift

（Poster 149）

Wavelength Division Multiplexing[232] K. Takahashi, H. N. Kwon, M. Mita, K. Saruta, J.

for MEMS-based Fiber Optic Endoscope, Proc.

H. Lee, H. Fujita, and H. Toshiyoshi, A 3D opti-

5th Int. COnf on Optics-Photonics Design &cal crossconnect using microlens scanner with

K. Isamoto,topologically layer switch architecture,

Proc.

Toshiyoshi,

Optical characterization of 9 x 9IEEE/LEOS Int. Conf. on Optical MEMS and

optical cross connect utilizing silicon lens scan-

Their Applications（Optical MEMS 2006）, Big

ners with spider-leg actuators,

Sky Resort, Big Sky, Montana, Aug. 21-24, 2006

Photonics West, MOEMS-MEMS 2006, SPIE vol.

[233] M. Nakada, C. Chong, K. Isamoto, H. Fujita, and#6114, San Jose, CA, USA, Jan. 25-26, 2006, pp.

H. Toshiyoshi, Design and fabrication of optical
MEMS scanners for optically modulated fiber
endoscopes,

Proc. IEEE/LEOS Int. Conf. on

Proc. SPIE

131-138[241] R. Shigematsu, A. Higo, H. Toshiyoshi, and H.
Fujita,Manually re-writable panel for large

Optical MEMS and Their Applications（Opticalarea MEMS, in Proc. 19th IEEE Int. Conf. on

MEMS 2006）, Big Sky Resort, Big Sky,

Micro Electro Mechanical Systems（ MEMS

Montana, Aug. 21-24, 20062006）, Jan . 22-26, 2006, Lutfi Kirdar Convention[234] Y. Taii, A. Higo, H. Fujita, and H. Toshiyoshyi,
Color Pixels by Plastic MEMS Technology for
Flexible Electronic Display,

Proc. Asia Pacificand Exhibition Centre, Istanbul, Turkey, pp. 4447
[242] Rio Miyazaki, M. Watanabe, F. Kobayashi,A

Conference on Transducers and Micr-Nano

multi-contexts holographic memory recording

Technology, June 25-28, 2006, Marina-Mandarin

system for Optically Reconfigurable Gate

Hotel, Singapore

Arrays,[235] T. Takahashi, M. Mita, K. Motohara, N.
Kobayashi, N. Kashikawa, H. Fujita, and H.
Toshiyoshi,

Electrostatically Addressable

IEEE International parallel &Distributed Processing Symposium, CD-ROM,
2007.

41

[243] M. Watanabe, F. Kobayashi,Superimposing

Gatefold Micro-shutter Arrays for Astronomical

technique of reconfiguration contexts, Fifteenth

Infrared Spectrograph,

ACM/SIGDA International Symposium on Field

Proc. Asia PacificConference on Transducers and Micr-Nano
Technology, June 25-28, 2006, Marina-Mandarin

Programmable Gate Arrays, pp. 227-228, 2007.
[244] M. Watanabe, F. Kobayashi, A 0. 35um CMOS
1, 632-gate-count Zero-Overhead Dynamic

Hotel, Singapore[236] K. Takahashi, M. Mita, H. N. Kwon, H. Fujita,and H. Toshiyoshi,

A Comb-driven XY-stage

with topological layer switch architecture forhigh-density arrayed systems, The 8th Korean
MEMS Conference, April 6-8, 2006, Korea[237] H. N. Kwon, K. Takanashi, J. H. Lee, H. Fujita,

Optically Reconfigurable Gate Array VLSI,
Asia and South Pacific Design Automation
Conference, pp. 124-125, 2007.
[245] M. Watanabe, F. Kobayashi, High manufacturing defect- tolerance
architecture,

optically programmable

The 5th World Scientific andA 9x9 Optical Cross-Engineering Academy and Society International

Connect utilizing Silicon Lens-Scanners with

Conference on circuits, systems, electronics, con-

Spider-Leg Actuators, The 8th Korean MEMS

trol & signal processing, pp. 197-203, 2006.

and H. Toshiyoshi,

Conference, April 6-8, Korea[238] C. Chong, K. Isamoto, M. Nakada, H. Fujita, and
H. Toshiyoshi,

A Photovoltaically Modulated

MEMS Optical Scanner for Fiber Endoscope,[246] M. Watanabe, F. Kobayashi,

Optically

Reconfigurable Gate Arrays vs. ASICs,IEEE

Asia Pacific Conference on Circuits and Systems,
pp. 1166-1169, 2006.

Int. Conf. on Microtechnologies in Medicine and[247] M. Watanabe, F. Kobayashi, A reconfiguration

Biology（MMB 2006）, May 9-12, 2006, Bankoku-

speed adjustment technique for ORGAs with a

Shinryokan, Okinawa, Japan

holographic memory, International Conference[239] Changho Chong, Keiji Isamoto, Jonathan Evans,and Hiroshi Toshiyoshi,

Optically-modulated

MEMS scanning endoscope for optical coherent

on Field Programmable Logic and Applications,pp. 917-922, 2006.
[248] M. Watanabe, R. Fujime, F. Kobayashi,A

OSA Biomedical Optics Topicaldynamic differential reconfiguration circuit for

Meeting, March 22, 2006, Fort Lauderdale, FL,

optically differential reconfigurable gate arrays,

USA

IEEE International Midwest Symposium on

tomography,[240] H. N. Kwon, J. H Lee, K. Takahashi, H.

1-6

Circuits and Systems, CD-ROM, 2006.

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[249] M. Watanabe, M. Miyano, F. Kobayashi,Video Segmentation Architecture and FPGA

able for a Holographic Memory,

Implementation,

International

2006 International Conference on Solid Statesystems and algorithms, pp. 198-203, 2006.

Devices and Materials（SSDM2006）, pp. 590-591,[258] K. Johguchi, K. Aoyama, T. Sueyoshi, H. J.
Mattausch, T. Koide, M. Maeda, T. Hironaka,

Conference on engineering of reconfigurable

and K. Tanigawa, Multi-Bank Register File forsystems and algorithms, pp. 239-240, 2006.

Increased Performance of Highly-Parallel[251] M. Watanabe, F. Kobayashi, A logic synthesis

Processors, Proceedings of the 32nd European

and place and route environment for ORGAs,

Solid-State Circuits Conference（ESSCIRC2006）,

International Conference on engineering ofMontreux, Switzerland, September 18-22, pp.

reconfigurable systems and algorithms, pp. 237-

154-157,（2006. 9）.
[259] M. Ishizaki, T. Kumaki, Y. Kouno, T. Koide, H. J.

238, 2006.
[252] M. Watanabe, F. Kobayashi,

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（2006. 9）.

International

Reconfigurable Gate Array,

第1章

Extended Abstracts of theConference on engineering of reconfigurable

sis for a gate array on an Optically

42

Image-ScanDifferential Reconfiguration Architecture suit-[250] M. Watanabe, F. Kobayashi, Shield effect analy-

1-6

T. Koide and H. J. Mattausch,

Power consump-

Mattausch, Y. Kuroda, T. Gyoten, H. Noda, K.

tion advantage of a dynamic optically reconfig-

Dosaka, K. Arimoto and K. Saito,

urable gate array,

Encoding Architecture with Self-Optimizing

IEEE International parallel& Distributed Processing Symposium, CD-ROM,

Performance

2006.

Utilization, Proc. of the IEEE TENCON（TEN-[253] M. Watanabe, M. Miyano, F. Kobayashi,An

optically differential reconfigurable gate arraywithaholographic

memory,IEEE

andMultiple

Huffman

CAM-Match

CON2006）, No. CA2. 3,（2006. 11）.
[260] Y. Mukuda, K. Aoyama, K. Johguchi, H. J.
Mattausch, T. Koide, M. Maeda, T. Hironaka,

International parallel & Distributed Processing

and K. Tanigawa,

Symposium, CD-ROM, 2006.

Bank Register Files Enabling Enhanced[254] M. A. Abedin, K. Kamimura, A. Ahmadi, T.
Koide, and H. J. Mattausch,

Minimum

Euclidean Distance Associative Memory
Architecture with Fully-Parallel Search

Access Queues for Multi-

Performance of Highly Parallel Processors,
Proc. of the IEEE TENCON（TENCON2006）,
No. CA2. （4 2006. 11）.
[261] T. Morimoto, H. Adachi, K. Yamaoka, T. Koide

13th Workshop on Synthesis andand H. J. Mattausch, An FPGA-Based Region-

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Growing Video Segmentation System withTechnologies（SASIMI2006）, pp. 350-354,（2006.

Boundary-Scan-Only LSI Architecture, Proc. of4）.

the IEEE Asia Pacific Conference on Circuits

Capability,[255] A. Ahmadi, M. A. Ritonga, M. A. Abedin, H. J.
Mattausch, and T. Koide,

A Learning OCR

System Using Short/Long-term Memory

and Systems（APCCAS2006）, pp. 946-949,（2006.
12）.
[262] K. Johguchi, Z. Zhu, H. J. Mattausch, T. Koide,

Approach and Hardware Implementation in

T. Hironaka, and K. Tanigawa,

FPGA,

Proceedings of the 2006 IEEE Congress

Data/Instruction Cache with Hierarchical Multi-

on Evolutionary Computation（WCCI2006）, pp.

Port Architecture and Hidden Precharge

2702-2708,（2006. 7）.

Pipeline,[256] M. A. Abedin, Y. Tanaka, A. Ahmadi, T. Koide
and H. J. Mattausch,

Nearest-Euclidean-

Unified

Proc. of the IEEE Asia PacificConference on Circuits and Systems（ APCCAS2006）, pp. 1299-1302（2006. 12）.

Distance Search Associative Memory with Fully[263] M. A. Abedin, Y. Tanaka, A. Ahmadi, T. Koide

Parallel Mixed Digital-Analog Match Circuitry,and H. J. Mattausch, Fully Parallel Associative

Extended Abstracts of the 2006 International

Memory Architecture with Mixed Digital-

Conference on Solid State Devices andAnalog Match Circuit for Nearest Euclidean

Materials（SSDM2006）, pp. 282-283,（2006. 9）.

Distance Search,[257] T. Morimoto, H. Adachi, K. Yamaoka, K. Awane,

Proc. of the IEEE Asia

Pacific Conference on Circuits and Systems

Actuators,（APCCAS2006）, pp. 1311-1314,（2006. 12）.
[264] T. Kumaki, Y. Kouno, M. Ishizaki, T. Koide, H. J.
Mattausch,

Application of Multi-ported CAM

Session 6! Emerging Technology.

#6. 1. 2006 International Thin-Film Transistor
Conference, Jan. 19, 2006.

Proc. of the IEEE Asia[273] N. Miura. D. Mizoguchi. M. Inoue. K. Niitsu. Y.

Pacific Conference on Circuits and Systems

Nakagawa. M. Tago. M. Fukaishi. T. Sakurai.

（APCCAS2006）, pp. 1681-1684,（2006. 12）.

and T. Kuroda,

for Parallel Coding,[265] Bakhtiar Affendi Rosdi, Atsushi Takahashi.

A 1Tb/s 3W Inductive-

Coupling Transceiver for Inter-Chip Clock andReplacement of Register with Delay Element

Data Link,

for Reducing the Area of Pipelined Circuits. In

Circuits Conference（ISSCC'06）, pp. 424-425, Feb.

Proc. the 2006 IEEE Asia-Pacific Conference on

1, 2006.

Circuits and Systems（APCCAS 2006）, pp. 802-[274] T. Someya. Y. Noguchi. Y. Kato. T. Sekitani. and
T. Sakurai,

805, December 4-7, 2006.

IEEE International Solid-State

Printed organic transistors for[266] Yosuke Takahashi, Yukihide Kohira, Atsushi

large-area. flexible sensors and actuators,

Takahashi. A Fast Clock Scheduling for PeakMaterial Research Society（ MRS） Spring

Power Reduction in LSI. In Proc. ACM Great

Meeting. Symposium, L! Materials for Next-

Lakes Symposium on VLSI（GLSVLSI'07）, pp.

Generation Display Systems., #L7. 5, Apr. 17,

582-587, 2007.

2006.

[267] M. Takamiya. T. Sekitani. Y. Kato. H.
Kawaguchi. T. Someya. and T. Sakurai,An[275] T. Sekitani. Y. Takamatsu. S. Nakano. T.
Sakurai. and T. Someya,Hall effect measure-

Organic FET SRAM for Braille sheet display

ments using pentacene thin-film transistors on

with back gate to increase the static noise mar-plastic films, Material Research Society
（MRS）

gin,

IEEE International Solid-State Circuits

Spring Meeting. Symposium, M! ConjugatedConference（ISSCC）, pp. pp276-277, Feb. 5, 2006.

Organic Materials - Synthesis. Structure.

[268] M. Takamiya. T. Sekitani. Y. Kato. H.

Device. and Applications, Apr. 21, 2006.

Kawaguchi. T. Someya. T. Sakurai, Low Power[276] T. Someya. T. Sekitani. and T. Sakurai,

and Flexible Braille Sheet Display with Organic

Conformable electronic artificial skins with

FET's

IEEE

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Technology（ICICDT）,May 2006.

Symposium, CC! Electrobiological Interfaces onandPlastic

Actuators,[269] T. Someya. T. Sakurai. T. Sekitani,

Recentprogress of organic TFT active matrices forlarge-area

electronics

applications,

Soft Substrates, Apr. 17, 2006.
[277] K. Hizu. T. Sekitani. Y. Shimada. J. Otsuki. M.
Takamiya. T. Sakurai. and T. Someya,

Low

International Congress of Imaging Science, May

voltage operation of organic CMOS inverter cir-

2006.

cuit with double-gate structure,[270] K. Onizuka. H. Kawaguchi. M. Takamiya. T.

Material

Research Society（ MRS） Spring Meeting.

Stacked-chip Implementation of On-

Symposium, M! Conjugated Organic Materials -Chip Buck Converter for Power-Aware

Synthesis. Structure. Device. and Applications,

Distributed Power Supply Systems,

Apr. 17, 2006.

Sakurai,IEEE

Asian Solid-State Circuits Conference, Nov. 2006.

[278] T. Someya. T. Sakurai. and T. Sekitani, Future[271] T. Someya. Y. Noguchi. Y. Kato. T. Sekitani. andProspects of Flexible. Large-Area Sensors andPrinted organic transistors for

Actuators with Organic Transistor ICs,

large-area. flexible sensors and actuators,

2006 VLSI-TSA conference, Apr. 24, 2006.

Material Research Society（ MRS） Spring[279] T. Someya. T. Sakurai. and T. Sekitani, Large-

Meeting. Symposium L! Materials for Next-

area Electronics Based on Organic Transistors,

Generation Display Systems. #L7. 5, Apr. 17,

The Device Research Conference（DRC）2006,

2006.

June 28, 2006.

T. Sakurai,[272] T. Someya. T. Sekitani and T. Sakurai, Organic
TFT-AM

forLarge-Area

SensorsandT33.

[280] M. Inoue. N. Miura. K. Niitsu. Y. Nakagawa. M.
Tago. M. Fukaishi. T. Sakurai. and T. Kuroda,

1-6
43

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Daisy Chain for Power Reduction in Inductive-

FETs and Plastic Actuators,

Coupling CMOS Link,

Display Workshop（IDW）, Dec. 8, 2006.

Symposium on VLSI[290] T. Sekitani. M. Takamiya. Y. Noguchi. S.

Circuits, pp. 80-81, June 1, 2006.
[281] K. Inagaki. D. Antono. M. Takamiya. S.

Nakano. Y. Kato. K. Hizu. H. Kawaguchi. T.

Kumashiro. and T. Sakurai, A 1-ps Resolution

Sakurai. and T. Someya, A Large-Area Flexible

On-chip Sampling Oscilloscope with 64!1

Wireless Power Transmission Sheet Using

Tunable Sampling Range Based on Ramp

Printed Plastic MEMS Switches and Organic

Waveform Division Scheme, IEEE Symposium

Field-Effect Transistors,

on VLSI Circuits, pp. 76-77, June 13, 2006.

Electron Devices Meeting（IEDM）, Dec. 1, 2006.

[282] A. Tamtrakarn. H. Ishikuro. K. Ishida. M.
Flashing UWB Transceiver Based on Double

talline pentacene field-effect transistors on plas-

Thresholding Scheme,

tic films,

IEEE Symposium on[283] T. Someya. T. Sakurai. T. Sekitani,

Flexible.

Organic Transistor Integrated Circuits,

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告

International Conference on Solid

State Devices and Materials（SSDM）. Organic

Large-Area Sensors and Actuators using

第1章[291] Y. Takamatsu. T. Sekitani. S. Nakano. T.
Sakurai. and T. Someya, Hall effect of polycrys-

VLSI Circuits, pp. 250-251, June 16, 2006.

44

IEEE International

A 1-V 299 μ W

Takamiya. and T. Sakurai,

1-6International

2006

Materials Science. Device Physics. andApplications, Sep. 11, 2006.
[292] T. Sakurai,

Short Course on Optimal

Asia-Pacific Workshop on Fundamental andIntertconnect Design - A Systems Perspestive,

Application of Advanced Semiconductor

IEEE International Interconnect Technology

Devices（AWAD2006）, July 3, 2006.

Conference（IITC）, June 2006.

[284] T. Someya. T. Sakurai. and T. Sekitani., Large-[293] Y. Noguchi. T. Sekitani. T. Sakurai. T. Someya,area Electronics Based on Organic Transistor

ROBOT SKINS USING INKJETTED ORGAN-ICs,

IC TRANSISTOR ACTIVE MATRICES,

2nd Annual Organic Microelectronics

Korea-Japan Joint Forum（KJF）2006 -Organic

Workshop, July 9, 2006.
[285] N. Miura. Y. Nakagawa. M. Tago. M. Fukaishi.
T. Sakurai. and T. Kuroda,

A 1Tb/s 3W

Inductive-Coupling Transceiver for 3D ICs,

Materials for Electronics and Photonics- Organic
Display and Transistors., Oct. 2006.
[294] T.

Someya.

T.

Sekitani.

T.

sakurai,

2006 Intenational PhD Workshop on SoC（IPS）,

Conformable. lightweight. large-area sheet-type

July 1, 2006.

sensors with organic transistor integrated cir-[286] T. Someya. T. Sakurai. and T. Sekitani, Recent

cuits!,

Symposium Q Chem&Bio Sensing

Progress of Flexible. Large-area Sensors andTransistors. The European Materials Research

Actuators with Organic Transistor Integrated

Society（E-MRS 2006）Spring Meeting, #3-1,

Circuits, KINKEN Workshop on Organic Field

2006.
[295] T. Sekitani. Y. Takamatsu. T. Sakurai. T.

Effect Transistor, Oct. 12, 2006.
Air-stable opera-

Someya, Strain and Hall Effects of Pentacencetion of pentacene field-effect transistors on plas-

TFTs on Plastic Films, KINKEN Workshop on

tic films using organic/metal hybrid passivation

Organic Field Effect Transistor. Institute forlayers,Materials Research, 2006.

[287] T. Sekitani and T. Someya.,

The 2006 International Symposium on

Flexible Electronics and Display（ISFED）, Nov.

[296] T. Someya. T. Sekitani. T. Sakurai,organic

1, 2006.
[288] K. Ishida. A. Tamtrakarn. H. Ishikuro. and T.

transistorsforPrintedlarge-area,

electronicsThe 6th International Meeting on

An Outside-Rail Opamp Design

Information Display and the International

Targeting for Future Scaled Transistors, 2005

Display Manufacturing Conference（IMID/IDMCIEEE Asian Solid-State Circuits Conference, pp.

2006）., Aug. 2006.

Sakurai,

73-76, Nov. 20, 2006.

[297] K. Onizuka. H. Kawaguchi. M. Takamiya. T.

[289] M. Takamiya. T. Sekitani. Y. Kato. H.

Kuroda and T. Sakurai , Chip-to-Chip Inductive

Kawaguchi. T. Someya. and T. Sakurai.,

Wireless Power Transmission System for SiP

Flexible Braille Sheet Display with Organic

Applications, IEEE Custom Integrated Circuits

Image-Feature-Generation

Conference（CICC）, Sep. 2006.
[298] Atit Tamtrakarn. Hiroki Ishikuro. Koichi Ishida

Circuits,

inExtended Abstracts of the 2006 International

Compact outside-rail

Conference on Solid State Devices andcircuit structure by single-cascode two-transis-

Materials（SSDM 2006）, pp. 594-595, Yokohama,

tor topology ,Japan, Sep. 12-15, 2006.

and Takayasu Sakurai ,IEEE Custom Integrated[307] Ovgu Ozturk and Tadashi Shibata,Circuits Conference（CICC）, Sep. 2006.
[299] M. Takamiya, T. Sekitani, Y. Miyamoto, Y.

An Edge

Cache Memory Architecture for Early Visual

Noguchi, H. Kawaguchi, T. Someya, and T.

Processing VLSIs,

Sakurai,

Design Solutions for Multi-Object

the 2006 International Conference on Solid State

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Devices and Materials（SSDM 2006）, pp. 592-593,

Plastic Switches,

Yokohama, Japan, Sep. 12-15, 2006.

IEEE International Solid-

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Marty and T. Bourouina and T. Shibata,

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[300] Amagasaki, Hamabe, Nakayama, Iida, Sueyoshi,

AspectRatio

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Matsuyama,

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Micro Electro Mechanical Systems（ MEMS

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Shimokawa,

ture for reconfigurable device,

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45[309] K. Hirose, Y. Mita, M. Kubota, and T. Shibata,
Deep-Trench Vertical Si Photodiode towards

VLSI-SoC2006（2006 年）.
[302] Matsuyama, Amagasaki, Nakayama, Yamaguchi,

Active-Device Integrated OMEMS, in proc. of

Evaluation of variable grain

IEEE/LEOS International Conference on

logic cell architecture for reconfigurable

Optical MEMS（OMEMS 2006）, at Big Sky,

device, ARC2006（2006 年）.

Montana, USA, pp. 191--192, Aug. 2006.

Iida, Sueyoshi,[303] Kiyoto Ito and Tadashi Shibata,

A Time-[310] K. Hirose, Y. Mita, T. Shibata,Self-Patterning

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Metal Deposition on Deep Theree-Dimensional

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Sep. 2006.

[304] Benjamas Tongprasit and Tadashi Shibata,[311] Katsutoshi Saeki, Yugo Hayashi, Yoshifumi

Power-Balanced Reconfigurable Floating-Gate-

Sekine, Robustness of a Pulse-type Hardware

MOS Logic Circuit for Tamper Resistant VLSI,

Neural Network with STDP Synapses, Proc.

Proceedings of The 2006 International

2006 IEEJ International Analog VLSI Workshop,

Symposium on Circuits and Systems（ISCAS'06）,

CD-ROM, Hangzhou, China, Nov. 2006.

Island of Kos, Greece , May 21-24, 2006, pp. 4855-[312] Yugo Hayashi, Katsutoshi Saeki, Yoshifumi
Sekine, A Synaptic Circuit of a Pulse-Type

4858.
[305] Yasufumi Suzuki and Tadashi Shibata,

Hardware Neuron Model with STDP, The

Hardware Architecture for Pseudo-2D Hidden-

Third International Conference on Brain-

Markov-Model-Based Face Recognition System

inspired Information Technology（Brain IT

Employing Laplace Distribution Functions,2006）,p. 60, Kitakyusyu, Sep. 2006.

in

Extended Abstracts of the 2006 International[313] Youko Takase, Yugo Hayashi, Yoshifumi Sekine,

Conference on Solid State Devices andBasilar Membrane Model Using Simulink forMaterials（SSDM 2006）, pp. 584-585, Yokohama,

DSP, The Third International Conference on

Japan, Sep. 12-15, 2006.

Brain-inspired Information Technology（Brain[306] Jun Chen and Tadashi Shibata,

A Hardware-

Implementation-Friendly PCNN for Analog

1-6

IT 2006）, p. 96, Kitakyusyu, Sep. 2006.
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Sekine, Extraction of Phase Information Buried[321] M. Fukuda, P. K. Saha, N. Sasaki, and T.

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Based UWB Transmitter for Global WirelessConference on Neural Networks（IJCNN2006）,

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Ext. Abst. of the 2006 International Conference[315] Takashi Inoue, Katsutoshi Saeki, Yoshifumi

on Solid State Devices and Materials,

Sekine, A Study on an Pattern Recognition of

Yokohama, September 13-15, 2006, pp. 72-73.

an Olfactory Bulb Model using Pulse-Type[322] K. Kimoto, N. Sasaki, P. K. Saha, M. Nitta and T.

Neuron Models, The International Technical

Kikkawa,

Conference on Circuits/Systems, Computers

Antennasand Communications（ITC-CSCC2006）, vol. III,

Transmission,

pp. III-409-III-412, Chiang Mai, Thailand, Jul.

International Symposium with USNC/URSI

2006.

National[316] Katsuyuki Ono, Yoshifumi Sekine, Katsutoshi
Saeki, A Study on a Pulse-Type Neural
Network Using Strip-Line Structures, The

46

第
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告

for

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Ultrawideband

Signal

Proc.

AP-S

of

ScienceIEEE

andAMEREM

Meetings, Vol. 5, pp. 4661-4664, Albuquerque,
July 9-14, 2006.
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MOSFETs", Asia-Pacific Conference on Circuits

Communications（ITC-CSCC2006）, vol. I, pp. I-

and Systems ! Electronic Communication

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Systems（APCCAS）, D-3-AM1-RM6. 4, pp. 100-

International
1-6

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Technical

Circuits/Systems,

Conference

Computers[317] Takaaki Iwamoto, Yoshifumi Sekine, ModelingMultiple-valued SRAM with FG-

101, 2006-12

of an Input Region in a Visual Cortex Using[324] T. Izawa, K. Watanabe, A. Kitamura, Y. Miyabe,

Pulse-Type Hardware Neuron Models, The

T. Miyasiro, H. Amano, Cooperative Simulation

Internationalon

Environment of Hardware Plugged into aandDIMM slot, The 14th Workshop on Synthesis

Communications（ITC-CSCC2006）, vol. I, pp. I-

And System Integration of Mixed Information

249-I-252, Chiang Mai, Thailand, Jul. 2006.

technologies（ SASIMI'06）, pages 79--84, Apr.

Technical

Circuits/Systems,

Conference

Computers[318] Hatsavanh Haimany, Katsuyuki Ono, Yoshifumi
Sekine, A Study on a Synaptic Section with

2006.
[325] T. Miyashiro, A. Kitamura, M. Yoshimi, N.

Plasticity in a Pulse-Type Hardware Neural

Tanabe,Network,

Reconfigurable Board Connected into a Memory

The

International

Technical

H.

Nakajyo,H.

Amano,

A

Conference on Circuits/Systems, Computers

Slot,and Communications（ITC-CSCC2006）, vol. I, pp.

Field Programmable Logic and Applications

I-265-I-268, Chiang Mai, Thailand, Jul. 2006.

（FPL2006）, pages 825--828, Aug. 2006.

[319] N. Sasaki, M. Fukuda, M. Nitta, K. Kimoto andT. Kikkawa,

A Single-chip Ultra-Wideband

The 16th International Conference on[326] A. Kitamura, Y. Miyabe, T. Miyashiro, N.
Tanabe, H. Nakajo, H. Amano,

Performance

Receiver using Silicon Integrated Antennas for

Evaluation on Low-Latency Communication

Inter-chip Wireless Interconnection, Ext. Abst.

Mechanism of DIMMnet-2,of the 2006 International Conference on Solid

International Conference on Parallel andState Devices and Materials, Yokohama,

Distributed

September 13-15, 2006, pp. 70-71.

Computing

The IASTED
andNetworks（PDCN'07）, pages 57--62, Feb. 2007.

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chip Gaussian Monocycle Pulse Transmitter

Takeshi Inuo, and Hideharu Amano. An

using 0. 18 オ m CMOS Technology for

Adaptive Viterbi Decoder on the Dynamically

Intra/Interchip UWB Communication, 2006

Reconfigurable Processor. In Proceedings ofSymposium on VLSI circuits Digest ofInternational

Technical Papers, pp. 252-253, Honolulu, June 15-

Programmable Technology（FPT2006）, pp. 285-

17, 2006.

288, Bankok, Thailand, December 2006.

Conference

on

Field

[328] Hideharu Amano, Yohei Hasegawa, Shohei Abe,

IASTED International Conference on Circuits,

Kenichiro Ishikawa, Syunsuke Kurotaki, Takuro

Signals, and Systems, San Francisco, pp. 273-278,

Nakamura, and Takashi Nishimura. A Context

Nov. 2006.

Dependent Clock Control Mechanism for[336] T. Yamakawa, T. Inoue, A. Nakajima, T.

Dynamically Reconfigurable Processors. In

Yonezawa, A Tsuneda, "A Circuit Design of ID-

Proceedings

Code and Heartbeat Signal Processing Blocks of

of

the

16th

International

Conference on Field Programmable Logic andaSmart RF ID Tag for Mice,pp. 2569-2572,

Applications（ FPL2006）, pp. 575-580, Madrid,2006 IEEE InternationalSymposium on Circuits

Spain, August 2006.

and Systems（May, 2006）.

[329] Yohei Hasegawa, Shohei Abe, Shunsuke[337] 宋春奇, 井上高宏, 江藤慎一郎, 山川俊貴, 常田明

Kurotaki, Vu Manh Tuan, Naohiro Katsura,夫"Design of an Integrated CMOS Power

Takuro Nakamura, Takashi Nishimura, andSupply for Wireless Power Feeding to a Smart

Hideharu Amano. Performance and Power

RFID Tag"（ 2006 IEEJ International Analog

Analysis of Time-multiplexed Execution on

VLSI Workshop）

Dynamically Reconfigurable Processor. In[338] Akira Nakajima, Takahiro Inoue, and Akio

Proceedings of the 20th International Parallel

Tsuneda A Low-Voltage Resistorless CMOS

and Distributed Processing Symposium（IPDPS

Current/Voltage Reference Circuit Insensitive

2006）,April 2006.

to Vdd and Temperature Variations,[330] Masayasu Suzuki, Yohei Hasegawa, Vu ManhTuan, Shohei Abe, and Hideharu Amano. A

ITC-

CSCC2006

47[339] Y. Kato, T. Suzuki, K. Mabuchi,

Development

Cost-Effective Context Memory Structure forof mesh-structure multichannel flexible neural

Dynamically Reconfigurable Processors. Inprobe,

Proceedings of the 20th International Parallel

Internationaland Distributed Processing Symposium（IPDPS

Nanotechnology Conference（2006）.

pp. 370-371, Proceedings of the 19th
Microprocesses

and[340] Y. Kato, M. Nishino, I. Saito, T. Suzuki, K.

2006）,April 2006.
[331] K. Usami, N. Ohkubo, An Approach for Fine-

Mabuchi,

Flexible intracortical neural probegrained Run-time Power Gating using Locallywith biodegradable polymer for delivering

Extracted Sleep Signals, ICCD, Oct. 2006

bioactive components,[332] Kazuya Tanigawa, Tetsuo Hironaka, MotoofInternational

pp. 143-146, Proceeding
Conferenceon

Maeda, Tetsuya Sueyoshi, Kenichi Aoyama,

Microtechnologies in Medicine and Biology

Tetsushi Koide and Hans Juergen Mattausch,（2006）.

Performance Evaluation of Superscalar[341] Y. Kato, I. Saito, T. Hoshino, T. Suzuki, K.

Processor with Multi-Bank Register File Using

Mabuchi,

SPEC2000,

Flexible Neural Probes Coated with Hybrid

Proceedings of the 10th WSEAS

Preliminary Study of Multichannel

International Conference on COMPUTERS, pp.

Biodegradable

1062-1067, July, 2006.

Proeedings of the 28th IEEE EMBS Annual[333] S. Yazaki and K. Abe, VLSI Implementation ofPolymer,

pp.

660-663,International Conference（2006）.

Karatsuba Algorithm and Its Evaluation, Proc.

[342] T. Suzuki, N. Kotake, K. Mabuchi, S. Takeuchi,

The International Workshop on Modern Science

Flexible regeneration-type nerve electrodeand Technology 2006, pp. 378-383, May 2006.

with integrated micro fluidic channels, pp. 303-[334] S. Yazaki and K. Abe, VLSI Design of Iterative

305, Proceeding of International Conference on

Karatsuba Multiplier and Its Evaluation, Proc.

Microtechnologies in Medicine and Biology

The 4th IASTED International Conference on（2006）.

Circuits, Signals, and Systems, San Francisco,[343] K. Kiyoyama, M. Onoda, Y. Tanaka,

A Low

Current Consumption Delta-Sigma Modulator

pp. 313-318, Nov. 2006.
[335] N. Ishihara and K. Abe, An Efficient 2-D DWTfor Body-implanted Chip, "pp. 4763-4766,

Architecture with Reduced Memory Accesses

Proceedings of IEEE International Symposium

for Low Energy Consumption,

on Circuits and Systems（ISCAS'06）（2006）,.

Proc. The 4th

1-6

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[344] Masahiro Yamaguchi, Shota Koya, Hideki
Torizuka, Satoshi Aoyama and Shoji Kawahito,

Directed（110）-Oriented pMOSFETs,

Silicon Nanoelectronics Workshop, Hilton

Thin-Film Noise Suppressor,

Hawaiian Village, Honolulu, HI, USA, pp. 11 - 12,10th Joint

June, 2006.

VLSI

Substrate Bias in Variable-Threshold Voltage

Architecture of H. 264 Block Size Decision

CMOS with Short Channel FD SOI MOSFETs,

based on Rate-Distortion Optimization, in Proc.

IEEE Silicon Nanoelectronics Workshop, Hilton

ISPACS, pp. 618--621,（Dec. 2006）.

Hawaiian Village, Honolulu, HI, USA, pp. 159 -[346] Ippei Akita, Kazuyuki Wada, and Yoshiaki
Tadokoro,

Low-Voltage CMOS Syllabic-

160, June, 2006.
[355] M. Kobayashi, K. Miyaji, and T. Hiramoto,

Proc. 2006

Charge Polarity Dependence of Negative

IEEE International Symposium on Circuits andDifferential Conductance in Room-Temperature

Systems, May 2006.

Operating Silicon Single-Charge Transistors,

Companding Log domain Filter,[347] Hiroto Suzuki, Kazuyuki Wada, and Yoshiaki

Ｖ
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告

IEEE

[354] A. T. Putra, T. Ohtou, and T. Hiramoto, Critical[345] 橋本亮司, 加藤公也, 藤田玄, 尾上孝雄,

第1章

Breakdown of Mobility Universality in <100>-

Probe to Evaluate Radiated Emission from

USA, January 8 2007.
（in press）

48

Experimental Study on"Shielded-Loop Type On-Chip Magnetic Field

MMM/Intermag Conference, AR-01, Baltimore,

1-6

T. Hiramoto,

Tadokoro,Band Connections in Active

Cancellation Circuits against Digital Substrate

International Conference on Solid State Devices
and Materials（SSDM）, Pacificko Yokohama, pp.
806 - 807, September, 2006.

International[356] K. Miyaji and T. Hiramoto, Room Temperature

Symposium on Circuits and Systems, May 2006.

Demonstration of Variable Full Width at Half[348] Ippei Akita, Kazuyuki Wada, and Yoshiaki

Maximum of Coulomb Oscillation in Silicon

Noise,

Proc.

2006

IEEE

Tadokoro, 0. 8-V CMOS Current Peak Detector

Single-Holeand Its Applicaton,

Conference on Solid State Devices andProc. 206 IEEJ Analog

Transistor,

International

Materials（SSDM）, Pacificko Yokohama, pp. 836 -VLSI Workshop, Nov. 2006.
[349] Hiroto Suzuki, Kazuyuki Wada, and Yoshiaki

837, September, 2006.

Active Cancellation Circuit using[357] K. Shimizu, G. Tsutsui, and T. Hiramoto,

Two Cancellation Points for Digital Substrate

Experimental Study on Mobility Universality

Noise Reduction, Proc. 206 IEEJ Analog VLSIin（100）Ultra Thin Body nMOSFET with SOIWorkshop, Nov. 2006.

Thickness of 5nm,

Tadokoro,[350] T. Hiramoto（ Invited）, DFM Research from
Device Side in Japanese Universities, The 9thInternational

Forum

on

Semiconductor

Proceedings of 2006 IEEE

International SOI Conference, Niagara Falls, NY,
USA, pp. 159 - 160, October, 2006.
[358] T. Hiramoto（Invited）, Integrated single-elec-

Technology, Hyatt Regency Crystal City,

tron transistor circuits on SOI basis,

Arlington, VA, USA, May, 2006.

Advanced Research Workshop Nanoscaled[351] T. Hiramoto and T. Nagumo（Invited）, MultiGate MOSFETs with Back-Gate Control,

2006

Semiconductor-on-Insulator Structures andDevices,

Sudak, Crimea, Ukraine, pp. 93 - 94,

International Conference on Integrated Circuit

October, 2006.

Design and Technology（ICICDT）, University of[359] T. Hiramoto,

Padova, Padova, Italy, pp. 80 - 81, May, 2006.
[352] T. Ohtou, N. Sugii, and T. Hiramoto, Impact ofNATO

Silicon-Based Nanoelectronics

Key Technologies for Future Information
Processing,Japan - Germany Joint Workshop

Parameter Variations and Random Dopant

Nano-Electronics,

Fluctuations on Short-Channel Fully-Depleted

November, 2006.

p. 87, Shiodome, Tokyo,

SOI MOSFETs with Extremely Thin BOX,[360] T. Ohtou, T. Saraya, K. Shimokawa, Y. Doumae,

IEEE Silicon Nanoelectronics Workshop, Hilton

Y. Nagatomo, J. Ida and T. Hiramoto,

Hawaiian Village, Honolulu, HI, USA, pp. 15 - 16,

Experimental Demonstrations of Superior

June, 2006.

Characteristics of Variable Body-Factor（ 礬[353] K. Shimizu, G. Tsutsui, D. Januar, T. Saraya andFully-Depleted SOI MOSFETs with ExtremelyThin BOX of 10nm, Technical Digests of IEEE

Amplifier for LCD Column Driver,2006 IEEJInternational Electron Devices Meeting（IEDM）,

International

Workshop,

San Francisco, CA, USA, pp. 877 - 880,

AnalogHangzhou, China, Nov, 2006.
[369] J. Pan and Y. Inoue,

December, 2006.
[361] M. Kobayashi and T. Hiramoto,Experimental

VLSI

A Sub-1-V Low-Voltage

Low-Power Voltage Reference With a Back-Gate

Study on Quantum Structure of Silicon Nano

Connection MOSFET,

Wire and Its Impact on Nano Wire MOSFET

2318, June 25-28, 2006, Guilin.

and Single-Electron Transistor,

Technical

ICCCAS06, pp. 2314-[370] K. Kiyoyama, M. Onoda, Y. Tanaka,

A Low

Digests of IEEE International Electron Devices

Current Consumption Delta-Sigma Modulator

Meeting（IEDM）, San Francisco, CA, USA, pp.

for Body-implanted Chip, "pp. 4763-4766,

1007 - 1009, December, 2006.

Proceedings of IEEE International Symposium[362] T. Hiramoto, K. Miyaji, and M. Kobayashi（Invited）, Nanoscale Silicon Devices Using
Nanostructure Physics for VLSI Applications,Fifth Hiroshima International Workshop on

on Circuits and Systems（ISCAS'06）（2006）,.

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Nanoelectronics for Tera-Bit Information

作・低雑音 CMOS 増幅回路の設計法,

Processing, Campus Innovation Center（Tokyo）,

ザイナーフォーラム, 2006 年 9 月.

p. 32 - 35, January, 2007.

[2] 岩田穆, 吉田毅,

[363] S. Nino, J. Sakamoto, T. Mori, Y. Shibata K.

VDEC デ

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回路技術（招待講演）, 電子情報通信学会 信学技

Oguri, A Reconfigurable Java Environment for報, ICD2006-65, pp. 29-34, 2006 年 7 月.

Embedded Systems, IEEE Symposium on Low-

[3] 升井義博, 吉田毅, 佐々木守, 岩田穆,

低電圧動Power and High-Speed Chips（Cool Chips IX）p.

作・低雑音 CMOS 増幅回路の設計法,

電子情報通189, Apr. 2006.

信学会 信学技報, ICD2006-66, pp. 35-40, 2006 年 7[364] M. Miyata, H. Tsuchiya, Y. Shibata, K. Oguri,
An Implementation Technique of Multi-cycled

月.
[4] Y. K. Kim, M. Ikeda, and K. Asada, Sensitivity

Arithmetic Functions for a Dynamicallyof CMOS Image Sensor and Scaling,

IEICE

Reconfigurable

Technical

DesignProcessor,

International

Conference on Field-Programmable Logic andApplications, pp. 689-692, Aug. 2006.

Committee

on

VLSI

Technologies, pp. 2-6, Sep. 2006
（in Japanese）.
[5] T. Kazama, M. Ikeda, and K. Asada, Study on[365] Y. Shinohara, H. Tode and K. Murakami,

Active Substrate Noise Cancelling Technique

Poster! Flow- Based Buffer Management

using Power Line di/dt Detector,

Scheme Suitable for Broadband Router IEEE

Technical Report, vol. 106, no. 468, ICD2006-172,

International Conference on Network Protocols

pp. 7-12, Jan. 2007.
（in Japanese）（ICNP2006）, Poster, pp. 7-8, Nov. 2006.

IEICE[6] T. Kazama, T. Nakura, M. Ikeda, and K. Asada,[366] S. Chen and S. Wei, A High-Speed Realization of

Active Substrate Noise Cancelling Method

Chinese Remainder Threorem, Proceedings ofusing Multiple di/dt Detectors,

the 2007 WSEAS International Conference on

IEICE Society Conference, C-12-22, p. 83, Sep.

Circuits,

2006.（in Japanese）

Systems,

SignalandTelecommunications, pp. 1-6, Queensland,
Australia（Jan. 2007）
Number[7] Y. Yachide, M. Ikeda, and K. Asada, Realizationof Real-Time High-Accuracy Multiple-Viewpoint[367] S. Wei, Binary Floating-Point Adder with the
Signed-Digit

in Proc. ofRepresentations,

Proceedings of the 2007 WSEAS International
Conference on Computer Engneering and

3-D Imaging System, in Proc. of IEICE Society
Conference 2006, A-1-17, p. 17, Sep. 2006.（inJapanese）[8] 曹, 佐々木, 池田, 浅田, 低 EMI 自己同期高速伝送

Applications, pp. 528-532, Quenslang, Australia

インターフェイス,（Jan. 2007）

A-1-11, March 2007.

[368] Z. Liang, W. L. Huang, J. Pan, Y. Inoue, A LowPower High-Speed Rail-to-Rail Class-B Buffer

IEICE General Conference,[9] Z. Liang, M. Ikeda, and K. Asada,

A Monte-Carlo Analysis of static CMOS and Dual-Rail

1-6
49

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PLA for Sub-100nm Parameter Variations

囲な活性化エネルギーに適応可能な CMOS 品質

IEICE General Conference, A-3-12, March 2007.

劣化モニタセンサ LSI,[10] 岩下, 小室, 石川,

回路研究会,（札幌）, 2006 年 8 月.

画像モーメントの抽出に特化
映像情報メ[23] 萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, サブ

ディア学会情報センシング研究会, pp. 5-8, 映像情

スレッショルド MOSFET を用いた温度検出ス

報メディア学会技術報告（2007）

イッチ回路,

した高分解能型ビジョンチップ,

電流回路の設計・試作,

pp. 348, 平成 18 年度 電

[24]

LSI, 第 10 回システム LSI ワークショップ,（北九[12] 前澤宏一, 大川洋平（名大）, 岸本茂（名大）
, 水谷孝

州）
, 2006 年 11 月.

（名大）, 高出力化に適した共鳴トンネルペア発
電子情報通信学会電子デバイス研究会[25] 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 磁束量子回路によるスパイクニューロン回路とその応用,（2007）

バイス研究会,（札幌）,2007 年 2 月.

（名大）, 赤松和弘（日鉱金属）, 中田弘章（日鉱金属）, Fluidic Self-Assembly を用いた AlN セラ

第
1
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[26]

小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, サ

ミック上 InGaAs/AlAs 共鳴トンネルダイオード

ブスレッショルド MOS 回路によるしきい論理の集積, 電子情報通信学会 2007 年総合大会（2007）

ゲート,

消費電力非同期式回路設計,

電子情報通信学会[27]

た PTAT 電流生成用フローティング電圧源,

福岡知的クラスター研究所（FLEETS）における RF チップ試作,[28]

ブスレッショルド LSI のための基準電流源回路,

第 8 回 IEEE 広島支部

電子情報通信学会総合大会,（名古屋）, 2007 年 3

学生シンポジウム論文集, pp. 135-136（2006）．
[17] 久田竜也, 松藤信哉, 松元隆博, 棚田嘉博, 畔柳功
芳, 末広直樹,の検討,

吉井 一馬, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, サ

実数値系列に対[16] 河村慎吾, 松元隆博, 棚田嘉博,
する被積分符号器の試作,

電

子情報通信学会総合大会,（名古屋）,2007 年 3 月.

第 10 回 電子情報通信学会 シリコンアナログ RF 研究会（2006）.

上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁,
MOSFET のサブスレッショルド特性を利用し技術研究報告 ICD2006-82, pp. 19-24, Aug., 2006[15] 中司,

電子情報通信学会総合大会,（名古屋）,

2007 年 3 月.

[14] 藤井, 今井, 中村, 南谷, 1-out-of-4 符号を用いた低近似同期 CDMA 方式の誤り特性

電子情報通信学会技術研究報告,[18] 廣瀬 哲也, 浅井 哲也, 雨宮 好仁,

月.
[29] 木下憲昭, 田井野徹, 明連広昭, 高田進, 単一磁束
量子論理ゲート設計における上部・下部グランド
層の効果,

電子情報通信学会 2006 ソサイエティ

大会 C-8-3.

WBS2006-83, pp. 7-10（2007）．
サブスレッ[30] 吉澤有, 木下憲昭, 田井野

ショルド MOSFET のためのスイッチトキャパシ

進,

タ型 DC-DC コンバータ,のシールド効果,

第 19 回 回路とシステ

ム軽井沢ワークショップ, pp. 405-410,（軽井沢）,徹, 明連広昭, 高田SFQ 論理回路における上部・下部グランド層
電子情報通信学会 2007 総合大会 C-8-3.
[31] 原彰宏, 増田健太郎, 浜本隆之,

2006 年 4 月.
[19] 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁,
MOSFET のサブスレッショルド特性を利用したスマート温度センサ LSI の検討,
[20]

電子情報通信学会 電子デバイス/シリコン材料・デ[13] 亀谷直樹（名大）, 岸本茂（名大）, 前澤宏一, 水谷孝

50

上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 極
低消費電力 CMOS インテリジェント温度センサ

気・情報関連学会中国支部連合大会

振器,

電子情報通信学会 集積回路研究会,（札幌）, 2006 年 8 月.

[11] 定本, 大曽根, 森下, 小椋, 松田, 岩田, MOS 型定1-6

電子情報通信学会 集積電子情報通動きボケを抑圧する広ダイナミックレンジイメージセンサ,

信学技報, vol. 106, no. 189, pp. 97-100（2006）[32] 鈴木史継, 浜本隆之,

被写体の明るさに合わせて

信学会 集積回路研究会,（静岡）,2006 年 7 月.

自由度の高い入出力特性を実現する広ダイナ

上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, サ

ミックレンジイメージセンサ,

ブスレッショルド MOS を利用したスマート温度

メディアクウォリティとその応用ワークショッ

センサ LSI,プ, 4pages（2006）

電子情報通信学会ソサイエティ大会,（金沢）, 2006 年 9 月.

[33] 土井俊輔, 浜本隆之,[21] 萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 温度
検出スイッチ回路のしきい温度解析,

電子情報

通信学会ソサイエティ大会,（金沢）,2006 年 9 月.
[22] 上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 広範

第1回

イメージ

可変蓄積時間イメージセン

サによる広ダイナミックレンジ撮像,

第1回

イ

メージメディアクウォリティとその応用ワーク
ショップ, 5pages（2006）[34] 柳原悠一, 今井功, 浜本隆之,

時空間相関を用いた動画像圧縮イメージセンサの提案と FPGA を用いたプロトタイプの構築, 映情学技報, vol. 30,

文集, Vol. 14, pp. 21, 2006 年 9 月.
[48] 長友 寛史, 田中 寿, 小森 雅和, 淡野 公一, MOSFET のバックゲートを入力端子とする回路設計

no. 54, pp. 13-16（2006）.
[35] 樽木久征, 大野英, 小野文枝, 浜本隆之, 佐々木朋
詩, 白井稔人, 坂井正善,

変調光を用いた高精度の検討,

電子情報通信学会九州支部学生会講演

会講演論文集, Vol. 14, pp. 97, 2006 年 9 月.

物体検出のためのスマートイメージセンサの検[49] 武田, 竹中, レイバン, 金間, 宋, バルトン, 中野,

討 , Image Media Processing Symposium

DBR 型 MMI-BLD の動的全光フリップ・フロッ（IMPS06）, I6-05, pp. 113-114（2006）.

プ動作, 第 67 回応用物理学会学術講演会, 1a-ZX-[36] 鈴木史継, 浜本隆之,

体の明るさ分布に適応する

可変蓄積時間イメージセンサ,

映情学技報, vol.

1,（2006）[50] 田上正治, 熊木武志, 幸野豊, 石崎雅勝, 小出哲士,
マタウシュ ハンス ユルゲン, 行天隆幸, 野田英行,

31, no. 3, pp. 41-44（2007）.
[37] 杉田俊超, 吉田崇, 浜本隆之, 児玉和也, 速度フィ

堂坂勝己, 有本和民,

超並列 SIMD プロセッサにルタリング機能を有する高速 2 次元動き検出イ

よる暗号化（AES）処理の一手法,

メージセンサ, 映情学技報, vol. 31, no. 3, pp. 45-

報通信学会総合大会, C-12-9, p. 88（2007. 3）.
[51] 榊原尚吾, Ali Ahmadi, M. Anwarul Abedin, 田中

48（2007）.
[38] 樽木久征, 大野英, 小野文枝, 浜本隆之, 佐々木朋
詩, 白井稔人, 坂井正善,

照明変化の影響を抑制した物体検出用イメージセンサ,

映情学技報,[39] 井出賢二, 川原隆輔, 浜本隆之, 8 眼全周撮像シス
テムを用いた動物体追跡,

2006 映像情報メディ
動画像圧縮イメー

ジセンサのリアルタイム再構成とエッジ情報を用いたフレーム内予測,

2006 映像情報メディア

2007 年

電子情報通信学会総合大会, C-12-10, p. 89（2007.
[52] 岡崎啓太, 粟根和俊, 山岡功佑, 小出哲士, Hans
Juergen Mattausch, 森本高志, 足立英和, 2 次元
価,[41] 片岡, 中西, 山下, 中島, VLIW 型命令キューを持
つ OROCHI の命令スケジューリング機構,

情処

2007 年電子情報通信学会総合大会, C-12-11,

p. 90（2007. 3）.
[53] 才辻誠, 神戸尚志,C 言語設計による音声認識
情報処理学会シ

ステム LSI 設計技術研究会, 2006 年 10 月.
[54] 小田島賢和, 小西徹也, 神戸尚志, C 言語設計によるリードソロモン符号復号化回路の最適化,

研報, 2007-ARC-172, pp. 25-30, 2007.
パイプライン

ステージ統合のオンチップ制御機構,

情報処理

学会研究報告 2007-ARC-172, pp. 37-42（2007）.
マスタとスレーブのスキャン

情報処理学会システム LSI 設計技術研究会, 2006 年
10 月.
[55] 才辻 誠, 松野 裕之, 奥田 真如, 山田 晃久, 神戸 尚志,

音声認識システムのハードウェア化,

電子

パスによるテスト容易化設計法, 信学技報, FIIS,

情報通信学会第 19 回回路とシステムワーク

Mar., 2007.

ショップ, pp. 205-210, 2006 年 4 月.

[44] 加藤, 難波, 伊藤, 2 線論理回路の遅延故障テスト
容易化設計法, 信学技報, FIIS, Mar., 2007.
[45] 田中 寿, 淡野 公一, 吉冨 裕, 村尾 健次, 石塚 興彦,
セルラーニューラルネットワークの LSI 化のための低消費電力乗算器の設計,

多値技報, Vol.

MVL-07-2, No. 1, 2007 年 1 月.
[46] 吉冨 裕, 田中 寿, 淡野 公一, 田村 宏樹, 外山 貴子,[56] 根岸将史,

しきい電圧のばらつきに依存しな

い CMOS 基準電流源回路の検討,

信学技報, vol.

106, no. 111, CAS2006-3, pp. 13-18, 2006 年 6 月.
[57] 石原昇,「速度飽和特性を利用した Vdd ゲート

バイアス RF-CMOS 増幅回路, 信学技報 Vol. 106,
No. 459, ED2006-201, pp. 7-12, 2007 年 1 月．
[58] 石原昇,「光ファイバのモード分散補償を可能

MOSFET の弱反転領域を用いた算術演算回路とする CMOS 光送信/受信 IC の設計,の構成,

電子回路研究会資料, ECT-07-28, pp. 37-43, 2007

電子情報通信学会九州支部学生会講演

会講演論文集, Vol. 14, pp. 12, 2006 年 9 月.
[47] 川畑 里枝, 田中 寿, 小森 雅和, 淡野 公一, MOS-

1-6
51

システムの設計とその最適化,

学会年次大会, 16-9, 2pages（2006）.

[42] 間所峻洋, 小林良太郎, 島田俊夫,

機能を実現する連想メモリの LSI 設計,

ブロックスキャンを用いた画像分割 LSI の性能評

ア学会年次大会, 5-4, 2pages（2006）.
[40] 柳原悠一, 今井功, 浜本隆之,

裕己, Hans Juergen Mattausch, 小出哲士, 学習

3）.

vol. 31, no. 3, pp. 49-52（2007）.

[43] 加藤, 難波, 伊藤,2007 年電子情電気学会

年 3 月．
[59] 小森雅晴, 内山裕陽, 武部博倫, 楠浦崇央, 前川忠

FET の線形領域を用いた積和演算回路の設計,

彦, 小林和淑,ダイアモンドシールドを用いたガ

電子情報通信学会九州支部学生会講演会講演論

ラスマイクロ・ナノインプリントの加工法の研

第
1
章
Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

究, pp. 29-30, vol., no., 第 6 回生産加工・工作機械[73] 吉田, 谷本,

部門講演会講演論文集（2006）[60] 関 良平, 土谷 亮, 小野寺 秀俊, 将来の微細プロ
セスにおける DVS と Power Gating の比較,

pp.

56, 電子情報通信学会ソサイエティ大会（2006）[61] 小林和淑,

微細プロセスを用いた FPGA 設計手法, pp. 35-40, vol. 106, no. 246, 信学技法リコン
トランジスタと

Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

[74] 遠藤, 谷本, 3 テールセル回路を用いた 2 乗回路の試作と測定,

電気学会電子回路研究会資料,

ECT-06-60
吉本雅彦,

しきい値電圧ばらつきを克服した

ストケース解析, pp. 13-18, 情報処理学会 DA シ

第 10 回システム LSI ワークショップ ポスタセッ
ション, 2006 年 11 月．
[76] 藤原英弘, 新居浩二, 宮越純一, 村地勇一郎, 森田俊, FPGA のチップ内ばらつきを利用した再配置

泰弘, 川口博, 吉本雅彦,

による高速化の検討, pp. 19-24, vol. 106, no. 50,

減できる実時間動画像処理応用 2 ポート SRAM,

信学技法リコンフィギャラブルシステム（2006）

第 10 回システム LSI ワークショップ ポスタセッ[64] 久保木 猛, 土谷 亮, 小野寺 秀俊, 出力インピー

第
1
章

電気学会

電子回路研究会資料, ECT-06-53

DVS 環境下における 0. 3V 動作 SRAM の開発,

[63] 尾形幸亮, 小谷学, 香月和也, 小林和淑, 小野寺秀52

OTA における同相入力の範囲の検討,

配線構造のばらつきを考慮した遅延時間のワー
ンポジウム論文集（2006）

1-6

CMOS インバータを用いた擬似差動[75] 野口紘希, 森田泰弘, 藤原英弘, 新居浩二, 川口博,

フィギャラブルシステム（2006）[62] 福岡孝之, 土谷亮, 小野寺秀俊,

究会資料, ECT-06-52

ダンスの調整による高速信号伝送用 CML ドライ
バの低消費電力設計,

pp. 387-392, 第 19 回 回路

号伝送の性能予測,ション, 2006 年 11 月．
[77] 野口紘希, 森田泰弘, 藤原英弘, 川上健太郎, 宮越
純一, 三上真司, 新居浩二, 川口博, 吉本雅彦,

しきい値電圧ばらつきを克服した DVS 環境下におとシステム軽井沢ワークショップ（2006）[65] 土谷 亮, 小野寺 秀俊,

ビット線電力を 53%削

オンチップ長距離高速信pp. 393-398, 第 19 回 回路とける 0. 3V 動作 SRAM の開発,

電子情報通信学

会技術研究報告, ICD2006-106, Vol. 106, No. 206,
pp. 155-160, 2006 年 8 月．

システム軽井沢ワークショップ（2006）[66] 杉原 有理, 高務 祐哲, 小林 和淑, 小野寺 秀俊,[78] 川上健太郎, 竹村淳, 黒田光彦, 川口博, 吉本雅彦,

チップ内ばらつきを考慮した FPGA 内配線モデ

消費電力を 50%削減する動的電圧/周波数制御型

ルの検討,

H. 264/AVC HDTV デコーダアーキテクチャ,

pp. 547-552, 第 19 回 回路とシステム

信学技報, vol. 106, no. 92, ICD-2006-45, pp. 31-36,

軽井沢ワークショップ（2006）[67] 小野寺 秀俊, ばらつきを克服する設計技術, pp.
565-570, 第 19 回 回路とシステム軽井沢ワーク[79] 神山 真一, 泉 知論, 越智 裕之, 中村 行宏, セルア
レイ型自己再構成デバイスの設計検討のためのショップ（2006）[68] 横山, 張山, 亀山,

2006 年 6 月

最適スケジューリングに基づ

シミュレーション環境,

第 19 回 回路とシステム

く 3 眼ステレオビジョン VLSI プロセッサの構（軽井沢）
ワークショップ（於 軽井沢）, pp. 571-576,

成,2006 年 4 月.

pp. 55-60, 電子情報通信学会集積回路研究会[80] 廣本 正之, 神山 真一, 中原 健太郎, 筒井 弘, 越智（信学技報）ICD2006-153（2006）[69] 岡田, Md. Munirul Haque, 亀山, 電圧・電流制御

裕之, 中村 行宏, 自己再構成アーキテクチャ評価に基づく低電力化を指向した多値リコンフィ検討のための合成ツール,

ギャラブル VLSI,

ンポジウム 2006（於 静岡県 遠鉄ホテルエンパイ

pp. 57-61, 電子情報通信学会

集積回路研究会（信学技報）ICD2006-50（2006）

情報処理学会 DA シ

ア）
, 2006 年 7 月.

シリーズゲー[81] 宮本 龍介, 劉 載勲, 筒井 弘, 中村 行宏, 可変ウィティングに基づく多値ソースカップルドロジッ

ンドウステレオマッチン グプロセッサのアーキ

クリコンフィギャラブル VLSI の構成,

テクチャ,[70] 岡田, Md. Munirul Haque, 亀山,

p. 212,

2006 年電気関係学会東北支部連合大会（2006）[71] 中谷, 張山, 亀山,

強誘電体機能パスゲートを用

第 19 回 回路とシステム（軽井沢）ワー

クショッ プ（於 軽井沢）, pp. 165-170, 2006 年 4 月.
[82] 森田佳宏, 浅井秀樹,

いたマルチコンテクスト FPGA のアーキテク

ルの自動抽出,チャ,

会（2007）．

pp. 1-6, 電子情報通信学会集積回路研究会（信学技報）ICD2006-143（2006）[72] 小森山, 谷本,

CMOS インバータを用いた低電圧

擬似全差動増幅器の設計,

電気学会電子回路研

電圧制御発振器の動作モデ

電子情報通信学会 2007 年総合大[83] 渡邉岳洋, 浅井秀樹,

電源電圧変動を考慮した

Verilog-A による VCO の動作モデリング,
情報通信学会 2007 年総合大会（2007）．

電子

[84] 森永剛, 浅井秀樹,

低ジッタ, 高速ロックタイムを目的とした PLL の動作レベルモデルによる最適仕様決定手法,

電子情報通信学会 2007 年総合
クロスバとアービタの融合による高効率スイッチアーキテクチャ,

pp. 61-66, 電

子情報通信学会技術研究報告 CPSY2006-23 Vol.
[86] 木原, 金, 後藤, 中村, 清水, 松岡, 谷口,

FD-SOICMOS デバイスを用いた低電圧動作低雑音増幅
電気学会電子回路研究会, 2006 年 6 月[97] 新開健一, 橋本昌宜, 尾上孝雄,

短距離ブロック
2006 年電子情報通信学会ソサイエティ大会講演論文集, A-314,（Sep. 2006）.
[98] 阿部慎也, 橋本昌宜, 尾上孝雄,

メッシュ型ク
電子情報通信学会総合大会, A-3-5（Mar. 2007）.
[99] 二 宮 進 有 , 橋 本 昌 宜 ,

空間的相関を考慮したSSTA における領域の分割数と精度,

電子情報

通信学会総合大会, A-3-1,（Mar. 2007）.

22 日, pp. 11-16.
[87] 井田, 田中, 松岡, 谷口, Adaptive Biasing を用いた低電源電圧・省電力オペアンプ,

電子情報通信学会ソサイエティ大会, C-12-10, 2006 年 9 月 20 日.
[88] 下ノ村, 八木,

ワークショップ, pp. 559-564,（Apr. 2006）.

ロック分配網のスキュー評価,

106, No. 199（2006）

器の設計,

第 19 回 回路とシステム（軽井沢）

内配線の自己発熱問題の将来予測,

大会（2007）．
[85] 三野, 河合, 西,ト遅延モデル,

視覚パターンの方位と空間周波数[100] 濱本浩一, 橋本昌宜, 密山幸男, 尾上孝雄, 低電圧回路向け基板電位制御レイアウト方式の面積効率評価,

電 子 情 報 通 信 学 会 総 合 大 会 , A-3-6,（Mar. 2007）.

pp.

[101] 更田裕司, 橋本昌宜, 密山幸男, 尾上孝雄, 加算器

66-71, 第 23 回 セ ン シ ン グ フ ォ ー ラ ム 予 稿 集を用いた subthreshold 回路の設計指針の検討,（2006）.

電子情報通信学会総合大会, A-3-17,（Mar. 2007）.

に選択性をもつアナログ集積視覚センサ,[89] 生田目, 守屋, 宇佐美, 小林, 水柿, 2 次ステップを利用するジョセフソン電圧増倍回路,

信学技報[102] Siriporn Jangsombatsiri, 橋本昌宜, 土谷亮,
Haikun Zhu, Chun-Kuan Cheng,

ダクタンスを挿入したオンチップ伝送線路のア

SCE2006-27（2006）[90] 柏竜太, 守屋雅隆, 宇佐美興一, 小林忠行, 和田光

イパターン評価,司, 安藤芳晃, 陳健, 水柿義直, 超伝導シールド層

3-9,（Mar. 2007）.

の接地位置の違いによる相互インダクタンスの変化,

p. 39, 2007 年電子情報通信学会総合大会[103] 向井一馬, 吉野友崇, 江副祐一郎, 藤本龍一, 山崎
典子, 満田和久, 他,[91] 中田光貴, 上田和宏,

動きベクトル検出回路の低会（2006）消費電力化の検討,

p. 122, 電子情報通信学会東[104] 金子, 秋田, 北川,[92] 小笠原泰弘, 橋本昌宜, 尾上孝雄, LSI 配線における容量性, 誘導性クロストークノイズの定量的将
第 19 回回路とシステム軽井沢ワーク[93] 小笠原泰弘, 橋本昌宜, 尾上孝雄, 90nm グローバ
ル配線における誘導性クロストークノイズによる遅延変動の実測,

信学技報 CPM2006-131,[94] 小笠原泰弘, 榎並孝司, 橋本昌宜, 佐藤高史, 尾上
電源ノイズによる遅延変動の測定と電源ノイズを再現するフルチップシミュレーション
信学技報 CPM2006-132, ICD2006-174, pp.

中間調表示向けの微小画素マ
映像情報メディア学会技

特定小電力無線通信用 IC における Fractional-N 型 PLL のためのΔΣ変調器の平成 18 年度電気関係学会北陸支部連合大会, D-5（2006）[106] 早瀬, 秋田, 北川,

MIMO を用いたユビキタスセ

ンサネットワークのためのチャネルパラメータ
電子情報通信学会ソサイエティ大会, B‐

7‐41, p. 101（2006）[107] 高田,

回路設計,

その後の設計事例,

VDEC

LSI デザイナーフォーラム 2006（2006）[108] 高田, 中山, 泉, 新村, 北川,

相変化メモリを利用した不揮発性 SRAM アーキテクチャの研究

19-23,（Jan. 2007）.
[95] 榎並孝司, 橋本昌宜, 尾上孝雄,[105] 牧野, 秋田, 北川,

推定,

ICD2006-173, pp. 13-18,（Jan. 2007）.

日本天文学会秋季年

術報告, Vol. 30, No. 33, pp. 9-12
（2006）

開発,

ショップ, pp. 5-10,（Apr. 2006）.

手法,

TES 型 X 線マイクロカロリ

イクロディスプレイ,

京支部学生会講演論文集（2007）.

孝雄,

電子情報通信学会総合大会, A-

メータ用の吸収体の開発,（2007）.

来予測,

シャントコン

主成分分析による電源電圧変動の統計的モデル化手法,

情報処

理学会 DA シンポジウム, pp. 205-210,（Jul. 2006）.
[96] 新開健一, 橋本昌宜, 黒川敦, 尾上孝雄, 電流変動に着目した広範囲な製造・環境ばらつき対応ゲー

IEICE 集積回路研究会（2006）[109] 高木, 秋田, 北川,

急速眼球運動対応の視線検出機能を持つ Vision Chip の試作と評価,

映像情報

メディア学会技術報告, Vol. 30, No. 32, pp. 17-20（2006）

1-6
53

第
1
章
Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

[110] Yoshio MITA, Kenichiro Hirose, Masanori
Kubota, et Tadashi Shibata,Integration du

Dispositif Electronique Actif en MicroStructureとした消費電力および遅延の見積もり手法につDecembre, Tokyo（2006）

いて,

SahebZamani,

Koji

Inoue,

andMorteza

A Reconfigurable Functional

Unit for Adaptable Custom Instructions,
IEICE Technical Report, ICD2006-52, pp. 69-74,

電子情報通信学会技術研究報告,

VLD2006-72, DC2006-59, pp. 1-6, Nov. 2006.
[123] 小島, 中島, OROCHI 評価用集中命令ウィンドウ型スーパスカラの設計,

情処研報, 2006-ARC-

170, pp. 61-66, Nov.（2006）[124] 片岡, 中西, 山下, 中島, VLIW 型命令キューを持
つ OROCHI の命令スケジューリング機構,

Jun. 2006.
[112] Hamid Noori, Farhad Mehdipour, Kouji Inoue,

Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

606, Apr. 2006.

Scientifique Francophone 2006, Takeda Hall, 1

Murakami,

第1章

回路とシステム軽井沢ワークショップ, pp. 601[122] 中村 隆二 and 松永 裕介, LUT 型 FPGA を対象[111] Hamid Noori, Farhad Mehdipour, Kazuaki

54

第 19 回

Journee

Tri-Dimensionnel（ in French）,

1-6

器を考慮した演算のチェイニング手法,

情処

研報, 2007-ARC-172, pp. 25-30, Mar.（2007）

Kzuaki Murakami, and Maziar Goudarzi,[125] 本多秀章, 村松正吾, 菊池久和, EM アルゴリズム

Custom Instructions With Multiple Exits!

を用いた混合正規分布推定ハードウェアの実装,

Generation and Execution, IPSJ SIG Technical

平成 18 年度電子情報通信学会信越支部大会, 1A-1

Report, 2007-ARC-171, 2007-EMB-3, pp. 109-114,（2006）[126] 本多秀章, 村松正吾, 菊池久和, EM アルゴリズム

Jan. 2007.
[113] 萩原洋介, 永山 卓, 小林伸彰, 榎本忠儀, 低消費電力・高速 90nm-CMOS クロックドライバ,

信学を用いた混合正規分布推定モジュールの LSI アー
キテクチャ,

第 11 回映像メディア処理シンポジ

ウム, I2-17（2006）

技報, ICD2006-94, pp. 87-92, 2006 年 8 月 17 日．
貫通電流の振る[127] 本多秀章, 村松正吾, 菊池久和, EM アルゴリズム

舞いを明らかにして, サブナノ CMOS の高速化・を用いた混合正規分布推定器の LSI アーキテク

低電力化を達成!,

チャ, 第 21 回信号処理シンポジウム, A9-1
（2006）[114] 萩原洋介, 小林伸彰, 榎本忠儀,

第 10 回システム LSI ワーク[128] Innovative Ubiquitous Cryptography andショップ, 2006 年 11 月 28 日.
ブロックマッチングの停止

Sophisticated Implementation, " M. Fukase and

条件を適応的に設定する高速動きベクトル検出

T. Sato, Proc. of ISCIT2006. pp. W4E-q-q-W4E-

アルゴリズムの開発,

1-6.

[115] 小林伸彰, 榎本忠儀,

信学技報, ICD2006-200,[129] 杉本, 松田, 岩田, 小幡,

pp. 19-24, 2007 年 3 月 7 日．
[116] 石川雄悟, 金子達也, 岩成武司, 仲山拓顕, 筒井俊博, 萩原洋介, 小林伸彰, 榎本忠儀, 低電力 90-nm
CMOS 動きベクトル検出プロセッサの開発,

信

学技報, ICD2006-201, pp. 25-30, 2007 年 3 月 7 日．
[117] 岩成武司, 小林伸彰, 榎本忠儀,
CMOS SRAM の開発,

低電力 90-nm

信学技報, ICD2006-216,

小型加速度センサ用 LSIの設計[130] 宮崎, 岩田, 松田, 田村, 廣川, 織田, スイッチング
電源制御用 Duty 可変回路の設計[131] 三浦和仁, 佐々木健太, 井上浩,
計とシミュレーション,

90 度移相器の設計測自動制御学会東北支部第 230 回研究集会, 230-11, Jul. 2006．
[132] 佐々木健太, 井上浩, アナログ形 PLL の設計と検

pp. 37-42, 2007 年 3 月 8 日．
榎本忠儀,

低電

討,

力・高速 90nm-CMOS クロック回路の開発,

信学

講演論文集, 2I-03, p. 343, Sep. 2006．

[118] 萩原洋介, 永山

卓, 小林伸彰,

技報, ICD2006-219, pp. 55-60, 2007 年 3 月 8 日．
[119] 筒井俊博, 石川雄悟, 金子達也, 岩成武司, 仲山拓顕, 萩原洋介, 小林伸彰, 榎本忠儀, 90-nm CMOS
動きベクトル検出回路の低電力化,

信学総合大会講演論文集, C-12-5, 2007 年 3 月 21 日.

平成 18 年度電気関係学会東北支部連合大会[133] 佐々木健太, 井上浩, VCO の設計とその応用に関する検討,

平成 19 年東北地区若手研究者研究発

表会講演論文集, YS-5-17, pp. 33-34, Mar. 2007．
[134] S. Y. Moon, Y. Morisaki, S. Yamada, Y.
Furukawa, A. Wakahara and H. Yonezu,

低停止条件を適応的に設定

Fabrication of Elemental Devices on the Si/III-する高速動きベクトル検出アルゴリズムと動き

V-N Alloys/Si Structure for Optoelectronic

ベクトル検出回路への適応,

Integrated Circuits,[120] 仲山拓顯, 榎本忠儀,

信学総合大会講演

論文集, C-12-6, 2007 年 3 月 21 日.
[121] 貞方 毅, 松永 裕介,

マルチファンクション演算

25th Electronic Materials

Symposium, Extended Abstracts of the 25th
Electronic Materials Symposium, I1, pp. 230-231,

1-5, 2007. 01.

（2006）[135] 太田, 森崎, 文, 石地, 古川, 米津, 若原, Si/III-V-N[149] 深澤光弥, 永田真,

ダイナミック電源雑音波形を

光電子集積回路に向けた MOSFET および LED

考慮したデジタル信号遅延変動解析,の作製, 信学技報, ED2006-33, pp. 73-78（2006）.

通信学会技術報告 ICD2006-175, pp. 25-29, 2007.

[136] 川島裕崇, 高木直史, 高木一義,

配線層数の乗算器の回路面積への影響について , 信学技報

01.
[150] 坂東要志, 野口宏一朗, 永田真,サブ 100nm デジ

タルインテグリティのためのオンチップモニタ,

VLD2006-141[137] 小林克希, 高木直史,

拡張ユークリッド法に基づく GF（2^m）上の乗算・逆元計算のための複合回[138] 福原雅朗, 吉田正廣,

電子情報通信学会技術報告 ICD2006-207, pp. 6166, 2007. 03.
[151] 井上, シン, 木村,路, pp. 13-18, 信学技報 VLD2006-142
ニューロン MOS インバータを用いたハミング距離検出回路の動作特性 平
成 18 年 電気学会 電子・情報・システム部門大会,

回路変更を用いたプロトタイ

プ設計検証の高速化手法,

pp. 113-118, 情処研報

SLDM129/4（2007）.
[152] 山口 誠一朗, 室山 真徳, 石原 亨, and 安浦 寛人,
オペランドのビット幅を考慮したソフトウェア

GS1-7（2006）.
[139] 橘,電子情報

整数乗算器の消費電力と遅延について,

pp.

レベル消費エネルギー削減手法,

電子情報通信37-40, 電子情報通信学会 VLD 研究会, VLD2006-

学会技術研究報告, Vol. 106, No. 31, pp. 13-18,

12May. 2006.

[140] 水口, 味元, 橘,

木構造部分積加算回路をもつ乗算器の高速化に関する研究,

pp. 19-23, 電子情報

On

Chip

山 真徳, 石原 亨, and 安浦 寛人, 90nmCMOS 回路における遅延および電力ばらつきの実測と解通信学会 VLD 研究会, VLD2006-75[141] 川越, 橘,[153] 山口 聖貴, Yuan Yang, 樽見 幸祐, 坂本 良太, 室Probe による LSI の信号伝

播波形の測定, pp. 37-41, 電子情報通信学会 VLD析,

電子情報通信学会技術研究報告, VLD2006-

13（2006-05）,pp. 41-46, May. 2006.
[154] 坂本 良太, 室山 真徳, 石原 亨, and 安浦 寛人,

研究会, VLD2006-78[142] 橋田拓志, 野口宏一朗, 永田真,オンチップマルCMOS 回路におけるタイミング歩留まり最大化

チチャネル信号モニタを用いたチップ内部信号のためのゲートサイジング手法の提案,

測定システムの構築,

報 通 信 学 会 技 術 研 究 報 告 , VLD2006-117,

電子情報通信学会技術報

ICD2006-208（2007-03）, pp. 67-72, Mar. 2007.

告 ICD2006-64, pp. 23-28, 2006. 07.
[143] 深澤光弥, 永田真,

ダイナミック電源雑音によるデジタル信号遅延変動の評価,

VDEC LSI デザ[155] 山口 聖貴, Yuan Yang, 坂本 良太, 室山 真徳, 石
原 亨, and 安浦 寛人, 90nmCMOS 回路における遅延・電力ばらつきのゲート段数およびゲート幅

イナーフォーラム 2006, 2005. 9. 28.
[144] 福水洋平，永田真, 瀧和男,

電子情

超多重 RFID システ

依存性に関する考察,

電子情報通信学会技術研

ムの高位モデル化とバックエンド設計への応用,

究報告, VLD2006-118, ICD2006-209（2007-03）, pp.

電子情報通信学会技術報告 ICD2006-114, pp. 29-

73-78, Mar. 2007.
[156] 石飛 百合子, 石原 亨, 室山 真徳, 安浦 寛人, プロ

34, 2006. 10.
アナログ回路のセッサベース組込みシステムの省エネルギー化

第 10 回システム LSIを目的としたコード配置手法, pp. S47-S48, 電子[145] 橋田拓志, 野口宏一朗, 永田真,オンチップ動作診断技術,

情報通信学会 2007 年総合大会（2007）

ワークショップ予稿集, pp. 255-258 2006. 11.
高速モードと低消費[157] 松村 忠幸, 室山 真徳, 石原 亨, 安浦 寛人, プロセ

電力モードを有する 2 線式論理回路の設計手法,

スばらつきを考慮した SRAM セルの低消費電力

電子情報通信学会技術報告 VLD2006-60, pp. 53-

設計手法,[146] 森本薫夫, 永田真, 瀧和男,

pp. S45-S46, 電子情報通信学会 2007

年総合大会（2007）

58, 2006. 11.
[147] 佐藤秀一, 橋田拓志, 野口宏一朗, 永田真,オン[158] 大山 裕一郎, 室山 真徳, 石原 亨, 佐藤 寿倫, 安浦

チップマルチチャネル信号モニタによるアナロ

寛人,

グ回路動作診断,

パフォーマンスプロセッサ,

電子情報通信学会技術報告

ICD2006-158, pp. 85-90, 2006. 12.
[148] 檀上匠, 小坂大輔, 永田真,

ミックストシグナル

低消費エネルギーのための適応型マルチ
pp. 79, 電子情報通信学会 2007 年総合大会（2007）[159] 下村, 奥山, 中村, 藤野,

ビアプログラマブルロ回路における基板結合のオンチップモニタリン

ジック VPEX を用いた固定秘密鍵埋め込み型

グ, 電子情報通信学会技術報告 ICD2006-171, pp.

RSA 暗号回路の設計,

pp. 103-108, 信学技報,

1-6
55

第
1
章
Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

デザイナーフォーラム 2006（ 若手の会）,（高知）,

VLD2006-137, ICD2006-28,（2007-03）[160]

廣瀬 哲也, 浅井 哲也, 雨宮 好仁,

サブスレッ

ショルド MOSFET のためのスイッチトキャパシ
タ型 DC-DC コンバータ,[161]

第 19 回 回路とシステ

2006 年 4 月.

ニューロコンピューティング研究会, NC2006-61,

上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁,

Vol. 106, No. 341, pp. 31-36, 2006 年 11 月 10 日, 佐MOSFET のサブスレッショルド特性を利用し

賀大学（佐賀）
.

電子情報通

[164]

第
1
章

上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, サの設計,

電子情報通信学会ソサイエティ大

Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 温

技術教育学会第 19 回九州支部大会

度検出スイッチ回路のしきい温度解析,

70,（2006）

電子情術教育学会九州支部論文集, 第 14 巻, pp. 45-51

範囲な活性化エネルギーに適応可能な CMOS 品（2006）

電子情報通信学会 集ス技術（チュートリアル講演）, 電子情報通信学会

萩原 淳史, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, サ

総合大会, ACT-2-3, 2007 年 3 月.

電子情報通信学会 集積回路研究会,[177] チエ ソソタク, シニナト タッネマ, セ・ォ ツ
田 彰,

安

ミスマッチの影響を低減したミックス

モードカスケードΔΣ DAC,

電子情報通信学会

上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 極

回路とシステム（軽井沢）ワークショップ 2006,

低消費電力 CMOS インテリジェント温度センサ

Apr. 2006.
[178] 若山大樹, 全真生, 寺田洋介, 山中洋介, 安田州）,2006 年 11 月.

彰, ΔΣ変調器を用いた位相比較器の提案, 電子

廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 磁束量子回路

回路研究会 ECT-06-20, pp. 49-54, Jan. 2006.

電[179] 大久保明範, 緒方克哉, 榎本洋一, 安田彰,

2次

子情報通信学会 電子デバイス/シリコン材料・デ

ノイズシェーピングを利用する D 級増幅器のバイス研究会,（札幌）,2007 年 2 月.

SNR 改善に関する検討, 電子回路研究会 ECT-06-

小川 太一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, サ

21, pp. 55-60, Jan. 2006.

ブスレッショルド MOS 回路によるしきい論理[180] 倉田泰治, 市耒史明, 藤田実,

ゲート,

電子情報通信学会総合大会,（名古屋）,

電子情報通信学会

上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁,

文番号 A-1-21, 2006 年 9 月

た PTAT 電流生成用フローティング電圧源,

電子情報通信学会総合大会,（名古屋）,2007 年 3 月.
吉井 一馬, 浅井 哲也, 廣瀬 哲也, 雨宮 好仁, サ

信号の立上がり時間を考慮した LSI 配線遅延時間式の提案と評価,

2007 年 3 月.
MOSFET のサブスレッショルド特性を利用し[171][176] 吉田毅, 岩田穆, センサーの低雑音インタフェー

積回路研究会,（札幌）,2006 年 8 月.

によるスパイクニューロン回路とその応用,[170]

自習システムを上野 憲一, 廣瀬 哲也, 浅井 哲也, 雨宮 好仁, 広LSI, 第 10 回システム LSI ワークショップ,（北九[169]

D07, pp. 69-

用いた集積回路設計教育プログラム 日本産業技（札幌）,2006 年 8 月.

[168][175] 石川洋平, 深井澄夫, 相川正義,

日本産業

月.

イッチ回路,[167]

pp. 287-290, 2006 年 11 月 28 日,（北九州）.
[174] 石川洋平, 西原望, 金子絢美, 深井澄夫, 高等専門
学校における LSI 設計教育について,

ブスレッショルド MOSFET を用いた温度検出ス[166]

第 10 回システム LSI ワークショップ,会,（金沢）, 2006 年 9 月.

質劣化モニタセンサ LSI,
[165]

大局的画像領域分割・抽出を行うアナログ・デジタル融合方式画素並列型 LSI

報通信学会ソサイエティ大会,（金沢）, 2006 年 956[173] 加藤直人, 森江隆,

電子情報通信学会

信学会 集積回路研究会,（静岡）,2006 年 7 月.

センサ LSI,

1-6

アナログ・デジタル融合回路方式による主観的輪郭生成のための画素並列型
CMOS 異方性拡散回路,

ブスレッショルド MOS を利用したスマート温度[163][172] 金永宰, 森江隆,

ム軽井沢ワークショップ, pp. 405-410,（軽井沢）,

たスマート温度センサ LSI の検討,
[162]

2006 年 9 月.

[181] 大畑宏文, 加藤正史,
リングシステム用,

2006 年ソサイエティ大会, 論アクティブノイズキャンセ
電子情報通信学会

2006 ソ

サイエティ大会 A-1-18[182] 朝見政広, 加藤正史,

スイッチトカレント回路に

ブスレッショルド LSI のための基準電流源回路,

おけるチャージインジェクション誤差補償技術

電子情報通信学会総合大会,（名古屋）, 2007 年 3

の検討,

月.

大会 C-12-9

廣瀬 哲也,MOSFET のサブスレッショルド特性を利用したスマートセンサ LSI の開拓,

VDEC

電子情報通信学会

2006 ソサイエティ[183] 加藤正史, 櫛田幸一郎, 荒井英輔,

広い電圧余裕を持つ低電圧スイッチトカレントΔΣ変調器,

電子情報通信学会

2006 ソサイエティ大会

C-

流ばらつき測定のための回路検討,

システム LSI

ワークショップ, pp. 259-262,（2006）.

12-15[184] 小 動 物 用 マ ル チ チ ャ ネ ル 波 形 サ ン プ リ ン グ 型[197] 藤久, 上園, 萩原, 岡田, 佐藤, 中山, 益, MOSFET

ASIC の開発, 島添健次, Yeol Yeom, 高橋浩之 応のリーク電流ばらつき測定のための回路検討,

用物理学会 2006

電 子 情 報 通 信 学 会 ソ サ イ エ テ ィ 大 会 , p. 66,[185] 全伸幸 他,

マイクロビームを用いたイメージン

グ型超伝導転移端検出器の開発,

平成 18 年度日

本原子力学会秋の年会, 北海道大学, 2006 年 9 月[186] 二河久子, 藤田薫, Prasit Siritiprussamee, 高橋浩之, 岸本俊二, 猪野隆, 豊川秀訓, 古坂道弘,

高計

数率下での動作を目指した電荷積分型ファイン
ピッチ MSGC の開発 日本原子力学会, 秋季大会,[198] 上薗, 佐藤, 益,

リングオシレータを用いる瞬時

電圧降下測定手法の精度改善,

電子情報通信学会 ソサイエティ大会, p. 67,（2006）.
[199] 萩原, 佐藤, 益,

高精度デバイスばらつき測定のための電源構造の設計,

電子情報通信学会 ソサ

イエティ大会, p. 65,（2006）.
[200] 萩原, 上薗, 佐藤, 益, 電源解析への相関係数利用北海道大学, 2006・9 月[187] N. Zen et al.,（2006）.

Signal analysis of a small-pixelの検討, 電子情報通信学会 総合大会,（2007）.

TES in a digital operation mode Applied[201] 天川 修平, 上薗 巧, 佐藤 高史, 益 一哉, 非理想的Superconductivity Conference Inc.（ASC2006）,

な回路分割とセル占有率を考慮した配線長分布

Seattle（USA）, Aug. 27-Sep. 1, 2006

モデル, 電子情報通信学会 総合大会,（2007）.

[188] H. Niko, K. Fujita, S. Prasit, H. Takahashi, M.

[202] 岡田, 川添, 菅原, 益,

リコンフィギュラブル RF

Nakazawa, Study on a charge-integrating oper-

CMOS 無線集積回路技術,

ation mode of M-MSGC towards very-fine pitch

路とシステム軽井沢ワークショップ論文集, pp.

MSGC, Symposium on Radiation Measurements

93-98, Apr. 2006.

and Applications, May 23-25（2006）[189] H. Takahashi, K. Nishi, S. Paes, H. Niko, K.

電子情報通信学会 回[203] 山内, 川添, 伊藤, 岡田, 益,

リコンフィギュラブ

ル技術によるマルチスタンダード無線通信回路

Fujita, S. Prasit, M. Nakazawa, M. Ohno, S.

の研究,

Kishimoto, T. Ino, M. Furusaka, H. Toyokawa,

究会, Vol. SR2006-21, pp. 51-58, July 2006.

A New Spiral MSGC,

Symposium on

電子情報通信学会 ソフトウェア無線研[204] 富, 伊藤, 木村, 岡田, 益,

オンチップ差動伝送線

Radiation Measurements and Applications, May

路の WD 積による損失評価,

23-25（2006）

回 応用物理学会 学術講演会, 30a-ZN-6, Aug.

[190] 二河久子, Development of MSGC for Radiation
Measurements and Applications The 3rdInternational

Symposiumon Biomedical

Systems Innovation, 11. 27-28, 2006, Tokyo[191] 小林, 石田, 益,

近距離無線通信を用いたバイオメディカルへの応用,

p. 6, 電子情報通信学会シ

リコンアナログ RF 研究会 Vol. RF2006-2（2006）.
[192] 小林, 石田, 岡田, 益, バッテリーレス in vivo 無線
通信用センサモジュール回路の検討, p. 82, 電子
情報通信学会 ソサエティ大会（2006）.
[193] 小林, 石田, 益, バッテリーレス in vivo 無線通信
用 PIM 変調回路の設計,

VDEC デザイナー

生体情報モニタ用フィードフォワー

ド・ハイパスΣΔ ADC,

電子情報通信学会 総合[205] 岡田, 伊藤, 益,

性能指数に基づく配線技術評価― 長距離配線における伝送線路配線の有効性―, 2006 年秋季 第 67 回 応用物理学会 学術講演会, 30a-ZR-2, Aug. 2006.
[206] 川添, 伊藤, 山内, 大橋, 福田, 岡田, 益,

リコン

フィギュアラブル RF 技術によるマルチスタン
ダード無線通信回路の研究,

STARC シンポジ

ウム, Sep. 2006.
[207] 木村, 岡田, 益,

差動伝送線路を用いたオンチッ

プバスの検討,

電子情報通信学会 ソサイエティ

大会, C-12-38, Sep. 2006.
型オンチップ差動伝送線路配線の検討,

電子情報通信学会 ソサイエティ大会, C-12-37, Sep. 2006.
[209] 金, 山内, 岡田, 佐藤, 益, Si CMOS チップにおけ大会（2007）.
[195] 小林, 石田, 益,

2006.

[208] 石井, 伊藤, 岡田, 益, 高速信号伝送に向けた CMLフォーラム（2006）.
[194] 石田, 益,

2006 年秋季 第 67

再配線層を用いた生体内情報ワ

イヤレス通信用コイルの検討,

電子情報通信学会 総合大会（2007）.
[196] 藤久, 岡田, 佐藤, 中山, 益, MOSFET のリーク電

る右手・左手系伝送線路の検討,

電子情報通信学会 ソサイエティ大会, C-12-36, Sep. 2006.
[210] 伊藤, 菅原, 岡田, 益,

広帯域化回路を用いた

CMOS 広帯域電圧制御発振器の検討,

電子情報

1-6
57

第
1
章
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の
紹
介
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平
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18
年
度
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業
報
告

通信学会 ソサイエティ大会, C-12-30, Sep. 2006.
[211] 山内, 岡田, 益,
サ,

小面積 CMOS RF 分布定数ミキ

電子情報通信学会 ソサイエティ大会, C-12-[212] 川添, 岡田, 益,

可変インダクタを用いたチュー

ナブル低雑音増幅器の検討,

電子情報通信学会[213] 福田, 川添, 岡田, 益, 容量帰還による広帯域低雑音増幅器の検討,

電子情報通信学会 ソサイエ

[214] 大橋, 山内, 木村, 伊藤, 岡田, 糸井, 佐藤, 伊藤, 山
指向性アンテナを用いたパッケージ内無電子情報通信学会 ソサイエティ大会,[215] 富, 伊藤, 木村, 岡田, 益,

オンチップ差動伝送線

路の WD 積による損失の評価,

電子情報通信学会 ソサイエティ大会, A-3-17, Sep. 2006.

第
1
章
Ｖ
Ｄ
Ｅ
Ｃ
事
業
の
紹
介
と
平
成
18
年
度
事
業
報
告

[216] 清田, 伊藤, 岡田, 佐藤, 益,

伝送線路を用いたオ

ンチップ高速信号伝送回路の研究,

電子情報通信学会 ソサイエティ大会, A-3-16, Sep. 2006.
[217] 岡田, 伊藤, 益,

性能指数に基づくオンチップ伝送線路配線の有効性評価,

電子情報通信学会 ソ

オンチップ伝送線路を用いた高速信号伝送の研究,

VDEC デザイナーフォーラ

電子情

クノロジーを利用した 2. 7mW/10Gbps オンチッ
電子情報通信学会 総合大会, C-12C, March 2007.
[228] 石井, 伊藤, 岡田, 益,

非対称 Tx を用いたオン

チップ差動伝送線路配線におけるスケーリング
電 子 情 報 通 信 学 会 総 合 大 会 , A-3,

March 2007.
[229] 清水, 江崎, 四柳, 橋爪,

ダイナミック・ストップ

ウォッチ回路のブロック分割による消費電力評
価,p. 76, 平成 18 年度電気関係学会四国支部連

合大会.
[230] 池, 四柳, 橋爪,
リー構成法,

配線長制限を用いるスキャンツ

p. 86, 平成 18 年度電気関係学会四国支部連合大会.
ID モデルのバースト発火への拡張とその集積回路化, pp. 365-370, 第 19 回回路とシステム軽井沢ワークショップ予稿集（2006）[232] 前澤, 共鳴トンネルデバイス, CT-1-7, 電子情報

ム, Sep. 2006.
[219] 益, 岡田, 伊藤,

広帯域化回路を用い[227] 伊藤, 清田, 石井, 杉田, 岡田, 益, 90nm CMOS テ[231] 末永, 早川, 中島,サイエティ大会, A-3-15, Sep. 2006.
[218] 木村, 岡田, 益,

電子情報通信た CMOS LC 型電圧制御発振器の検討,の影響,

A-3-18, Sep. 2006.

58[226] 大橋, 伊藤, 菅原, 岡田, 益,

プ LVDS 型伝送線路配線,

ティ大会, C-12-25, Sep. 2006.

1-6

ルチバンド低雑音増幅器の検討,

報通信学会 総合大会, C-12C, March 2007.

ソサイエティ大会, C-12-26, Sep. 2006.

線通信,[225] 福田, 川添, 岡田, 益, 可変インダクタを用いたマ学会 総合大会, C-12C, March 2007.

27, Sep. 2006.

内, 益,

会, C-12C, March 2007.

Si CMOS におけるオンチップ伝通信学会 2007 年総合大会（2007）

電子情報通信学会 電気・電子[233] 堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,

機器の EMC ワークショップ, pp. 71-90, Nov.

アプリケーションプロセッサのデータキャッ2006.

シュ構成最適化手法,

送線路配線技術,[220] 岡田, 伊藤, 川添, 伊藤, 益,

リコンフィギュラブ

ル RF 回路に向けた 0. 98-6. 6GHz 広帯域電圧制御
発振器,

電子情報通信学会 システム LSI ワーク[221] 岡田, 伊藤, 益, リコンフィギュラブル RF 回路に
電子情報通信学会シリコンアナログ RF 研究会, Vol. RF2006-3,

583-588, Apr. 2006.
[234] 大智輝, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,
象としたフロアプランを考慮した高位合成手法,
情報処理学会 DA シンポジウム 2006 論文集, vol.
2006, no. 7, pp. 175-180, Jul. 2006.
[235] 中山敬史, 戸川望, 柳澤政生, 大附辰夫 連携処理

p. 6, Nov. 2006.
[222] 石井, 伊藤, 木村, 岡田, 益, 非対称 Tx を用いたオンチップ差動伝送線路配線,

電子情報通信学会

シリコンアナログ RF 研究会, Vol. RF2006-3, p. 4,を考慮したネットワークプロセッサ合成システ
ム,

情報処理学会 DA シンポジウム 2006 論文集,

vol. 2006, no. 7, pp. 61-66, Jul. 2006.
[236] 高橋豊和, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

Nov. 2006.
[223] 岡田, 伊藤, 益,

回路とシステム軽井沢ワークショップ論文集, pp

レジスタ分散・共有併用型アーキテクチャを対ショップ, pp. 311-314, Nov. 2006.
向けた 0. 98-6. 6GHz 広帯域 VCO,

電子情報通信学会 第 19 回

性能指数に基づくオンチップ配H. 264 符号化向け DSP における動き予測演算器

線技術評価 ― 長距離配線における伝送線路配線の設計,の有効性 ―, 電子情報通信学会 シリコン材料デ

VLD2006-23, pp. 13-18, Jun. 2006.

バイス研究会, Feb. 2007.
[224] 金, 伊藤, 岡田, 益, Si CMOS プロセスによる右手・左手系伝送線路,

電子情報通信学会 総合大

電子情報通信学会技術研究報告,[237] 山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,
アプリケーションプロセッサの面積/遅延見積
もり手法,

電子情報通信学会技術研究報告,

サンプリングミキサの設計,

VLD2006-14, pp. 1-6, Jun. 2006.
[238] 古宇田朋史, 小原俊逸, 史又華, 戸川望, 柳澤政生,
大附辰夫,

MPEG-4 形式符号化/複合化に対応した DSP 組み込み向け専用演算器の設計,

情報処

信学ソ大, C-2-30,

Sept. 2006.
[249] 遠藤 洋輝, 宮原 正也, 松澤 昭, マルチビット型
パイプライン型 ADC の検討,

電子情報通信学会

理学会組込みシステムシンポジウム 2006 論文集

シリコンアナログ RF 研究会（RF）, 京都, vol.

（ESS2006）Vol. 2006, pp. 70-78, Oct. 2006.

RF2006-1, p. 3, May 2006.

[239] 今井優太, 清水一範, 戸川望, 柳澤政生, 大附辰夫,[250] Philipus Oh, Win Chaivipas, A. Matsuzawa,

動的再構成可能なマルチレート対応 LDPC 符号

Study on Full Digital Clock Data Recovery,

復号器の実装,電子情報通信学会 シリコンアナログ RF 研究会

電子情報通信学会技術研究報告,（RF）, 京都, vol. RF2006-1, p. 5, May 2006.

RECONF2006-43, pp. 35-40, Nov. 2006.
[240] 日浦敏宏, 小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫,

アプリケーションプロセッサのフォ

ワーディングユニット最適化手法,

電子情報通[251] 笹井 重徳, 小島 貴志, 馬上 崇, 李 寧, 倉科 隆, 松
澤 昭 サンプリングミキサを用いたワンセグ放送
用 tuner フロントエンドの研究,

電子情報通信学

信学会技術研究報告, VLD2006-80, pp. 49-54, Nov.

会 ソ フ ト ウ ェ ア 無 線 研 究 会（ SR）, 神 奈 川 ,2006.

SR2006-26, vol. 106, no. SR-188, pp. 85-92, Jul.

[241] 奈良竜太, 小原俊逸, 清水一範, 戸川望, 池永剛, 柳澤政生, 後藤敏, 大附辰夫, 楕円曲線暗号向け GF（2^m）上の Digit-Serial 乗算器の設計,

電子情報

2006.
[252] 遠藤 洋輝, 宮原 正也, 松澤 昭 マルチビット型パイプライン型 ADC の検討,

電子情報通信学会

通信学会技術研究報告, VLD2006-89, pp. 25-30,

集積回路研究専門委員会, 静岡, ICD2006-63, pp.

Jan. 2007.

17-22, Jul. 2006.

[242] 堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,[253] W. Chaivipas, P. Oh, and A. Matsuzawa, Direct

アプリケーションプロセッサ向けデータキャッ

Reference Feed-Forward Compensation for Fast

シュ構成最適化システムとその評価,

Settling All Digital Phase-Locked Loops,

電子情報

電子

通信学会技術研究報告, VLD2006-122, pp. 19-24,

情報通信学会 シリコンアナログ RF 研究会（RF）,

Mar. 2007.

東京, vol. RF2006-2, p. 4, Aug. 2006.

[243] 繁田裕之, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,[254] 宮原 正也, 倉科 隆, 松澤 昭 パイプライン型 ADC

SIMD 型プロセッサコア設計におけるプロセッの高性能化とスケーラブル設計技術の開発,

シングユニット最適化手法,

VDEC デザイナーフォーラム 2006
（若手の会）

電子情報通信学会

技術研究報告, VLD2006-119, pp. 1-6, Mar. 2007.
[244] 大東真崇, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,[255] 笹井 重徳, 小島 貴志, 馬上 崇, 李 寧, 倉科 隆, 松
澤 昭,

サンプリングミキサを用いたワンセグ放SIMD 型プロセッサコアを対象としたハード

送用 tuner フロントエンドの研究,

ウェア/ソフトウェア分割フレームワーク,

学会 シリコンアナログ RF 研究会（RF）, 福岡, vol.

電子

情報通信学会技術研究報告, VLD2006-120, pp. 7-

電子情報通信

RF2006-3, p. 1, Nov. 2006.
[256] 宮原 正也, 倉科 隆, 松澤 昭, スイッチの ON 抵抗

12, Mar. 2007.
[245] 元橋雅人, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,を考慮したパイプライン型 ADC の最適設計法の携帯機器向け MPEG-A Photo Player のメタデー

検討,

タ生成システムのハードウェア化に関する一考

研究会
（RF）
, 福岡, vol. RF2006-3, p. 2, Nov. 2006.

察,

電子情報通信学会技術研究報告, VLD2006-[257] 倉科 隆, 鄭 明奎, 白 戴和, 張 義偉, 松澤 昭, 0.
18um CMOS の RF・アナログ特性評価,

145, pp. 31-36, Mar. 2007.
[246] 森下陽平, 荒木純道, 細川嘉史, 安倍克明, 齊藤典昭,

電子情報通信学会 シリコンアナログ RF

縦並列構成ダイレクトサンプリングミキサ

電子情報通信学会 シリコンアナログ RF 研究会（RF）, 東京, vol. RF2006-4, p. 2, Mar. 2007.

の設計, 信学技報, SR2006-24, July 2006.

[258] 西, 吉澤, 菅原, 宮永, IEEE802. 11n 規格に基づく[247] 森下陽平, 荒木純道, 細川嘉史, 安倍克明, 齊藤典

マルチモード OFDM 復調回路の省面積化,

昭,並列構成ダイレクトサンプリングミキサにおける等リプルフィルタ設計,

信学技報,

MW2006-82, Sept. 2006.
[248] 森下陽平, 荒木純道, 細川嘉史, 安倍克明, 齊藤典
昭,単一初段アンプによる並列構成ダイレクト

電子

情報通信学会 基礎境界ソサイエティ大会, A-2013, pp. 211, Sep. 2006[259] 吉澤, 宮永, 動的可変語長を用いた OFDM 受信機の低消費電力化,

電子情報通信学会総合大会, A-

20-1, pp. 334, Mar. 2006.

1-6
59

第
1
章
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の
紹
介
と
平
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18
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報
告

[260] 久慈憲夫,

アナログ回路の故障パラメータ解法の検討 LSI テスティングシンポジウム/2006 会議

MOSFET の特性評価,

低温 90 nm2007 年春季

第 54 回応用物理学関係連合講演会, 27p-A-12, 青山学院大[262] 河合宣彰, 吉川信行,

インダクタンス付加による

Toshiyoshi, Kazuhiro Suzuki, Hideyuki Funaki,

討 II,

integrated with High-voltage Driver IC for2007 年春季

悟, 藤巻

第 54 回応用物理学関係連合朗, 高木直史,

2007 電子情報通信学会総合大会, C-8-10, 名城大学, 2007 年 3 月．
[264] 原浩史，吉川信行,

Buffer の動作実証,

SFQ 回路を用いた FIFO
2007 電子情報通信学会総合

in Proc. 20th IEEE

Int. Conf. on Micro Electro Mechanical Systems（MEMS 2007）, Jan. 21-25, 2007, Kobe Portopia
Hall and Kobe Portopia Hotel, Japan（TP28）[276] 年吉洋,「プラスチック系 MEMS 技術による電子カラーピクセル」日本化学会

第 87 回春季年会,

2007 年 3 月 25 日〜 28 日, 関西大学千里山キャン
パス（依頼講演, 2C3-32）

大会, C-8-8, 名城大学, 2007 年 3 月．
[265] 武富一博, 朴Tunable Light Grating

Image Projection Display,

単一磁束量子回路を用いた浮動小数点加算器の設計,

Ｖ
Ｄ
Ｅ
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事
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の
紹
介
と
平
成
18
年
度
事
業
報
告

学士会館分館, 東京, 2006 年 4 月 22 日．

and Kazuhiko Itaya,[263] 山梨裕希, 朴 熙中，吉川信行, 田中雅光, 岩崎真第1章

会 ディジタル応用 分科会第 21 回分科会研究会,

Josephson Latching Driver の BER 低減効果の検講演会, 27p-A-4, 青山学院大学, 2007 年 3 月．

60

Technology at YNU, 日本学術振興会第 146 委員[275] Kazuhiro Takahashi, Hiroyuki Fujita, Hiroshi

学, 2007 年 3 月．

1-6

SCE2006-13, 東京, 2006 年 7 月．
[274] 吉川信行, Development of SFQ Digital Circuit

録 pp. 223-228, 2006 年 11 月 8-10 日[261] 後藤恭平, 高橋好明, 吉川信行,

通信学会超伝導エレクトロニクス研究会

熙中，山梨裕希, 吉川信行,

SFQ[277] 年吉洋,「マイクロメカトロニクスの画像ディ回路による FFT 変換回路用バタフライ演算器のスプレー応用」日本機械学会 2006 年度年次大会

設計,

ワークショップ「最先端 NEMS・MEMS とその加2007 電子情報通信学会総合大会, C-8-7, 名

工方法」, 2006. 09. 19, 熊本大学

城大学, 2007 年 3 月．
断熱的パスト[278] 年吉 洋,「光ファイバ通信における MEMS 技術」

ランジスタ論理回路の検討・ ，2007 電子情報通

電子情報通信学会 2006 年ソサエティ大会, 金沢大

信学会総合大会, A-1-5, 名城大学, 2007 年 3 月．

学角間キャンパス, 2006. 09. 21, C-3-49 （招待講[266] 山田日登美, 生田浩康, 吉川信行,[267] 生田浩康, 山田日登美, 吉川信行,

大規模断熱的パストランジスタ論理回路の最適方法の検討 ，

演）[279] 中田宗樹, 鄭昌鎬, 諫本圭史, 藤田博之, 年吉2007 電子情報通信学会総合大会, A-1-4, 名城大学,

洋,「光ファイバ内視鏡用光駆動 MEMS スキャナ

2007 年 3 月．

システム」電気学会[268] 朴熙中，山梨裕希, 吉川信行,

ライス・アダーの動作実証,

SFQ ビット・ス

2006 電子情報通信学会総合大会, C-8-14, 金沢大学, 2006 年 9 月．

マイクロマシン・センサシ

ステム研究会, 平成 18 年 7 月 27 日, 立命館大学草津キャンパス[280] 泰井祐輔, 肥後昭男, 藤田博之, 年吉 洋,「プラス[269] 信森祐扶, 吉川信行,

SFQ 回路を用いた FIFO

チック MEMS 技術を用いた透過型カラーディス

Buffer の設計と試作,

2006 電子情報通信学会総プレイ」平成 18 年度

マシン準部門総合研究会, 平成 18 年 5 月 15 日〜

合大会, C-8-13, 金沢大学, 2006 年 9 月．
[270] 山田日登美, 吉川信行,

断熱的パストランジスタ

論理回路の検討 ，2006 電子情報通信学会総合大
インダクタンス付加によるJosephson Latching Driver の BER 低減効果の検証 ，2006 年秋季応用物理学会学術講演会, 1a-F-[281] 重松路威, 肥後昭男, 年吉 洋, 藤田博之, 大面積
イ 平成 18 年度

電気学会センサ・マイクロマシ

ン準部門総合研究会, 平成 18 年 5 月 15 日〜 16 日,
東京大学生産技術研究所[282] 肥後昭男, 藤田博之, 年吉11, 立命館大学, 2006 年 8 月．
[272] 朴熙中, 山梨裕希, 吉川信行,

16 日, 東京大学生産技術研究所
MEMS に向けた黒板型リライタブルディスプレ会, A-1-23 , 金沢大学, 2006 年 9 月．
[271] 河合宣彰, 吉川信行,

電気学会センサ・マイクロSFQ 論理回路を用いた 4-b ビット・スライス・アダーの設計,

電子情

洋,「シリコン細線導波路と MEMS 構造を融合した光変調素子の作製
方法 平成 18 年度

電気学会センサ・マイクロマ

報通信学会超伝導エレクロトニクス研究会

シン準部門総合研究会, 平成 18 年 5 月 15 日〜 16

SCE2006-32, 東京, 2007 年 1 月．

日, 東京大学生産技術研究所[273] 信森祐扶, 中宮和徳, 西海尚伸, 吉川信行, 完全非
同期 SFQ マイクロプロセッサの試作,

電子情報[283] 権 鎬楠, 高橋一浩, 藤田博之, 李 金?, 年吉 洋,
9x9 Optical Cross Connect utilizing SiliconLens Scanners with Spider-leg Actuators, 平成
18 年度

電気学会センサ・マイクロマシン準部門

総合研究会, 平成 18 年 5 月 15 日〜 16 日, 東京大学

[294] 深川, 渡邊, 小林,
トアレイ,

ダイナミック光再構成型ゲー第 11 回計測自動制御学会九州支部講義会予稿, 103B-5, 2006.
[295] 後藤, 渡邊, 小林,

生産技術研究所[284] 高橋一浩, 三田 信, 藤田博之, 年吉 洋,「電極構造・弾性体のレイヤー分離による静電櫛歯型 XY

ゼロオーバーヘッド・ダイナ

ミック光再構成型ゲートアレイ,

第 11 回計測自動制御学会九州支部講義会予稿, 103B-6, 2006.

電気学会セン[296] 櫻井, 小林, 渡邊, 動的再構成システム開発環境,

サ・マイクロマシン準部門総合研究会, 平成 18 年 5

第 11 回計測自動制御学会九州支部講義会予稿,

月 15 日〜 16 日, 東京大学生産技術研究所

204A-4, 2006.

ステージの高密度化」平成 18 年度[285] W. Sun, K. Yamashita, B. Charlot, H. Fujita, and
H. Toshiyoshi,

A MEMS Vacuum Tube[297] 田上正治, 熊木武志, 幸野豊, 石崎雅勝, 小出哲士,
マタウシュ ハンス ユルゲン, 行天隆幸, 野田英行,

Resonator with Field-Emission Type Pick-up

堂坂勝己, 有本和民,

Mechanism,

よる暗号化（AES）処理の一手法,

in Proc. The 3rd Japan-Taiwan

超並列 SIMD プロセッサに2007 年電子情Workshop on Future Frequency Control

報通信学会総合大会, C-12-9, p. 88（2007. 3）.

Devices, March 8-9, 2007, Keyaki Hall, Chiba[298] 榊原尚吾, Ali Ahmadi, M. Anwarul Abedin, 田中
裕己, Hans Juergen Mattausch, 小出哲士, 学習

University, Japan, pp. 93-96[286] 年吉洋,「プラスチックフィルムと MEMS 技術

機能を実現する連想メモリの LSI 設計,

2007 年を用いた透過型フレキシブルカラーディスプ

電子情報通信学会総合大会, C-12-10, p. 89（2007.

レィ」高分子学会

3）.

第 40 回プラスチックフィルム研究会, 2007 年 3 月 5 日〜 6 日, 東京工業大学百年[287] 年吉61[299] 岡崎啓太, 粟根和俊, 山岡功佑, 小出哲士, Hans
Juergen Mattausch, 森本高志, 足立英和, 2 次元

記念館フェライト会議室洋,「光ファイバ MEMS の医療機器への応ブロックスキャンを用いた画像分割 LSI の性能評

用」第 1 回台湾工業技術研究院〜東京大学技術交

価,流検討会, 台湾工業技術研究院（ITRI）, 2006. 11.

p. 90（2007. 3）.

2007 年電子情報通信学会総合大会, C-12-11,[300] 高橋洋介, 高橋篤司．クロックスケジューリング

23[288] 年吉 洋,「光 MEMS の医療工学分野への応用」平
成 18 年度神奈川科学技術アカデミー

科学技術

セミナー「光エレクトロニクスと MEMS 技術の融を用いた LSI のピーク電力削減手法．電子情報通信学会技術報告書（VLD2006-35）, Vol. 106, No.
254, pp. 7-12, 2006.

合（平成 18 年度文部科学省科学研究費補助金・研[301] 高橋洋介, 高橋篤司．クロックスケジューリング

究成果公開促進費）, 2006. 11. 10, 神奈川サイエンを用いた消費電力波形平滑化による LSI のピーク

スパークホール

電力削減手法．電子情報通信学会技術報告書[289] 年吉 洋,「光 MEMS 技術の集積化と大面積化」マ
イクロマシン・ナノテクシンポジウム, 2006. 11.
[290] 年吉洋,「東大生産研における光学および RF 応

用 MEMS の取り組み」次世代センサ協議会

第46 回研究会, 東京大学生産技術研究所, 2006 年 6

CAD

成法,

電子情報通信学会技術報告書（VLD2006-127）,Vol. 106, No. 548, pp. 49-53, 2007.
[303] 鬼塚浩平. 桜井貴康,

ナノ秒オーダーで変移可能なオンチップ電源回路向け VDD ホッピングアク

月2日[291] 日高, 渡邊, 小林,
造不良耐性,（VLD2006-69）, Vol. 106, No. 388, pp. 27-32, 2006.
[302] 原田陽介, 橋本浩良, 小平行秀, 高橋篤司,

ツールを用いた一般同期向けクロック木の一合

08, 東京国際フォーラム

光再構成型ゲートアレイの製

電子情報通信学会技術研究報告,[292] 日高, 渡邊, 小林,

差分光再構成型ゲートアレイの再構成時間・消費電力の最適化手法,

セラレータ,

電子情報

電子情報通信学会技術研究報告.,105, 569, pp. 13-17, Jan. 2006.
[304] 川口

RECONF2006-20, pp. 1-5, 2006.

博. 高宮

真. 関谷

毅. 加藤祐作. 染谷隆

夫. 桜井貴康, 有機トランジスタ とプラスチック
アクチュエータを集積化したフレキシブルな点

通信学会技術研究報告, RECONF2006-21, pp. 7-

字ディスプレイ向けの回路技術,

11, 2006.

学会技術研究報告, pp. 1-6, May 2006.

[293] 中田, 渡邊, 小林,

液晶ホログラムを用いた光再構成型ゲートアレイ,

電子情報通信学会技術研究報告, RECONF2006-22, pp. 13-16, 2006.

[305] 稲垣1-6

電子情報通信賢一. ダナルドノ ドゥイ アントノ. 高宮

真. 熊代成孝. 桜井貴康,

ランプ波形分割方式を用いたオンチップサンプリングオシロス

第
1
章
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の
紹
介
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18
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度
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業
報
告

コープ,

電子情報通信学会技術研究報告., 106,

ピング手法,

206, pp. 25-30, Aug. 2006.
[306] 石田光一, アティット タムタカーン, 石黒仁揮, 桜井貴康,

スケーリングされたトランジスタに適応した高耐圧オペアンプ設計,

ICD 研究会, pp.

[307] 石田光一, アティット タムタカーン,

桜井貴康,

1. 8V CMOS プロセスによる高耐圧オペアンプ,

平成 18 年度電子情報

演論文集 C − 29
[320] 清水暁生, 深井澄夫, 石川洋平,

完全差動型増幅

pp. p. 13, Mar. 27, 2006.

気学会電子回路研究会 ECT-06-86, 2006-10

電非同期サンプリン[321] 石丸佳和, 近藤弘康, 石川洋平, 深井澄夫, ニュー

電子情報通信学会エレクト

ロン MOS を用いた 4 値 T ゲートに関する研究,

ロニクスソサイエティ大会, C-12-39, pp. p100,

ニューロコンピューティング研究会信学技報

Sep. 21, 2006.

Vol. 106, No. 342, NC2006-70, pp. 47-50, 2006-11,[309] 肖利民. 桜井貴康,

クロックゲーティングを用いたパワーゲーティング,

電子情報通信学会 ソサ

14[322] 奈良 竜太, 小原 俊逸, 清水 一範, 戸川 望, 池永 剛,
柳澤 政生, 後藤 敏, 大附 辰夫, 楕円曲線暗号向

イエティ大会, A̲03̲011, Sep. 21, 2006.

Ｖ
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紹
介
と
平
成
18
年
度
事
業
報
告

ンコーダの高速化の検討,器を用いたニューロン MOS カレントミラー,

グ型 UWB 受信方式,

第1
章

54（2006 年）.
[319] 野瀬彰子, 近藤弘康, 石川洋平, 深井澄夫, 多値エ

電子情報通信学会 2005 年総合大会講演論文集,[308] 石田将也. 高宮真. 桜井貴康,

62

pp. 67-72, 信学技報 RECONF2006-

通信学会学生会講演会（第 14 回学生会講演会）講pp1-6, Jan. 22, 2006.

1-6を持つ再構成可能論理セル向けテクノロジマッ[310] 呉文豪. 高宮真. 桜井貴康, 低消費電力 VLSI 実現

け GF（2m）上の Digit-Serial 乗算器の設計,

電子に向けた電源電圧と基板バイアスの動的制御ア

情報通信学会 VLSI 設計技術研究会, VLD 2006-

ルゴリズム,

89, pp. 25-30, February 2007.

電子情報通信学会 ソサイエティ大[323] 堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,

会, C-12-33, Sep. 21, 2006.
[311] 新山太郎, 高宮真, 桜井貴康,

超低電圧領域にアプリケーションプロセッサのデータキャッ

おけるリングオシレータの発振周波数ばらつき,

シュ構成最適化手法,

電子情報通信学会 第 19 回

電子情報通信学会総合大会, C-12-14, 名古屋, 2007

回路とシステム軽井沢ワークショップ論文集, pp

年3月583--588, Apr. 2006.

[312] Amagasaki, Iida, Sueyoshi, Advantages of vari-[324] 大智輝, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,

able grain logic cell architecture, 12-1P-01, JC-

レジスタ分散・共有併用型アーキテクチャを対EEE2006（2006 年）.

象としたフロアプランを考慮した高位合成手法,[313] 山口, 松山, 中山, 尼崎, 飯田, 末吉, 粒度可変構造を持つ再構成論理セル向けマッピング手法の一
検討,

pp. 1-6, 信学技報 RECONF2006-1（ 2006

情報処理学会 DA シンポジウム 2006 論文集, vol.
2006, no. 7, pp. 175-180, Jul. 2006.
[325] 中山敬史, 戸川望, 柳澤政生, 大附辰夫, 連携処理を考慮したネットワークプロセッサ合成システ年）.
[314] 松山, 山口, 中山, 尼崎, 飯田, 末吉, 粒度可変論理セルを持つ再構成デバイスの実装効率評価,

pp.

ム,

情報処理学会 DA シンポジウム 2006 論文集,

vol. 2006, no. 7, pp. 61-66, Jul. 2006.

187-192, DA シンポジウム 2006 論文集（2006 年）.

[326] 高橋豊和, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫

[315] 山口, 中山, 尼崎, 松山, 飯田, 末吉, 粒度可変構造

H. 264 符号化向け DSP における動き予測演算器を持つ再構成可能論理セル向けマッピング手法

の設計,

の評価,

VLD2006-23, pp. 13-18, Jun. 2006.

pp. 25-32, 第 14 回 FPGA/PLD Design

Conference ユーザプレゼンテーション論文集[327] 山崎大輔, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,
アプリケーションプロセッサの面積/遅延見積（2006 年）.
[316] 仲田, 久我, 末吉, C 言語ベース設計フローを用いた暗号回路の設計と評価, C-7-4, 火の国情報シン
粒度可変構造を持つ再構成可能論理

セルのフィジビリティスタディ,

もり手法,

電子情報通信学会技術研究報告,

VLD2006-14, pp. 1-6, Jun. 2006.
[328] 古宇田朋史, 小原俊逸, 史又華, 戸川望, 柳澤政生,

ポジウム 2007 論文集（2006 年）.
[317] 尼崎, 末吉,

電子情報通信学会技術研究報告,

pp. 99, 電子情

大附辰夫,

MPEG-4 形式符号化/複合化に対応した DSP 組み込み向け専用演算器の設計,

情報処

報通信学会情報・システムソサイエティ誌 2007 年

理学会組込みシステムシンポジウム 2006 論文集

総合大会特別号（2006 年）.

（ESS2006）Vol. 2006, pp. 70-78, Oct. 2006.

[318] 中山, 山口, 尼崎, 松山, 飯田, 末吉, 粒度可変構造[329] 今井優太, 清水一範, 戸川望, 柳澤政生, 大附辰夫,

動的再構成可能なマルチレート対応 LDPC 符号

いたマルチコア DRP の性能評価．電子情報通信

復号器の実装,学会技術研究報告 RECONF2006-52, Vol. 106, No.

電子情報通信学会技術研究報告,

394, pp. 49-54, November 2006.

RECONF2006-43, pp. 35-40, Nov. 2006.
[330] 日浦敏宏, 小原俊逸, 史又華, 戸川望, 柳澤政生, 大附辰夫,

アプリケーションプロセッサのフォ

ワーディングユニット最適化手法,

電子情報通[340] Vu Manh Tuan, Yohei Hasegawa, Naohiro
Katsura and Hideharu Amano. Performance
EvaluationofHardwareMulti-process

信学会技術研究報告, VLD2006-80, pp. 49-54, Nov.

Execution on the Dynamically Reconfigurable

2006.

Processor．電子情報通信学会技術研究報告[331] 堀内一央, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,
アプリケーションプロセッサ向けデータキャッ

RECONF2006-31, Vol. 106, No. 247, pp. 25-30,
September 2006.

電子情報[341] 長谷川 揚平, 阿部 昌平, 黒瀧 俊輔, ヴ マン トウ

通信学会技術研究報告, VLD2006-122, pp. 19-24,

アン, 天野 英晴．動的リコンフィギャラブルプロ

Mar. 2007.

セッサにおける時分割多重実行の評価．先進的

シュ構成最適化システムとその評価,[332] 繁田裕之, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,
SIMD 型プロセッサコア設計におけるプロセッ
シングユニット最適化手法,

電子情報通信学会

技術研究報告, VLD2006-119, pp. 1-6, Mar. 2007.

計算基盤システムシンポジウム（SACSIS2006）論文集, pp. 135-142, May 2006.
[342] 長谷川 揚平, 松谷 宏紀, 鯉渕 道紘, 天野 英晴．
チップ内ネットワークを用いたマルチタスク向[333] 大東真崇, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,

けリコンフィギャラブルアーキテクチャの検討．

SIMD 型プロセッサコアを対象としたハード

電子情報通信学会技術研究報告 RECONF2006-5,

ウェア/ソフトウェア分割フレームワーク,

Vol. 106, No. 49, pp. 25-31, May 2006.

電子情報通信学会技術研究報告, VLD2006-120, pp. 7-[343] 西村 隆, 長谷川 揚平, 天野 英晴．動的リコン
フィギャラブルプロセッサにおける低電力設計

12, Mar. 2007.
[334] 元橋雅人, 小原俊逸, 戸川望, 柳澤政生, 大附辰夫,

手法の検討．電子情報通信学会技術研究報告

携帯機器向け MPEG-A Photo Player のメタデー

RECONF2006-7, Vol. 106, No. 49, pp. 37-42, May

タ生成システムのハードウェア化に関する一考

2006.

察,

電子情報通信学会技術研究報告, VLD2006-[344] 中村 拓郎, 天野 英晴, 長谷川 揚平, 遠山 治．動的リコンフィギャラブルプロセッサを用いた動画

145, pp. 31-36, Mar. 2007.
[335] 北村 聡, 宮部 保雄, 中條 拓伯, 田邊 昇, 天野 英晴,

アプリケーションの機能分割実装．電子情報通メッセージパッシングモデルを支援するパケッ

信学会技術研究報告 RECONF2006-8, Vol. 106,

ト受信機構の DIMMnet-2 への実装と評価,

No. 49, pp. 43-49, May 2006.

先進的計算基盤システムシンポジウム（SACSIS2006）
論文集, pages 359--366, May. 2006.

[345] 中 村 拓 郎 , 長 谷 川 揚 平 , 提 聡 ,松谷 宏紀,

Vasutan Tunbunheng, Adepu Parimala, 西村 隆,[336] 宮代 具隆, 宮部 保雄, 北村 聡, 田邊 昇, 中條 拓伯,

加東 勝, 齋藤 正太郎, 佐野 徹, 関 直臣, 平井 啓一

天野 英晴, DIMMnet-2 を用いた間接メモリアク郎, 毛 凱毅, 天野 英晴 動的リコンフィギャラブ

セスの高速化,ルプロセッサ MuCCRA の実装 電子情報通信学

情報処理学会アーキテクチャ研究会, 2006-ARC-170, pages 85--90, Nov. 2006.
[337] 宮部 保雄, 宮代 具隆, 北村 聡, 田邊 昇, 中條 拓伯,
天野 英晴,

ハードウェアによる MPI 派生データ型通信の支援,情報処理学会アーキテクチャ研

会 リコンフィギャラブルシステム研究会（RECONF）2007 年 1 月[346] 天野 英晴, 長谷川 揚平, 堤 聡, 中村 拓郎, 西村 隆,
バスタン タンブンヘン, アデプ パリマラ, 加東究会, 2006-ARC-170, pages 91--96, Nov. 2006.

勝, 佐野 徹, 斎藤 正太郎, 松谷宏紀．動的リコン[338] 小嶋利紀, 長名保範, 吉見真聡, 岩岡洋, 西川由理,

フィギャラブルプロセッサプロトタイプ

舟橋啓, 広井賀子, 柴田裕一郎, 岩永直樹, 北野宏

MuCCRA．第 29 回パルテノン研究会論文集,

明, 天野英晴 FPGA ボードにおける汎用ホストイ

December 2006.

リコンフィギャ[347] 天野 英晴, 長谷川 揚平, 中村 拓郎, 西村 隆, バス

ラブルシステム研究会（RECONF）, No. 10, 電子

タン タンブンヘン．動的リコンフィギャラブル

情報通信学会, 2006.

プロセッサ MuCCRA のコンフィギュレーショ

ンターフェイスの実装と評価,[339] 桂 直弘, 長谷川 揚平, ヴ マン トウアン, 松谷 宏
紀, 天野 英晴．ストリームアプリケーションを用

ン機構．電子情報通信学会技術研究報告
RECONF2006, September 2006.

1-6
63

第
1
章
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の
紹
介
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平
成
18
年
度
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報
告

[348] 大久保直昭, 宇佐美公良,

細粒度動的スリープ制

御による動作時リーク電力低減手法,

情報処理

走行時パワーゲーティングを適用した

ディ

第 8 回 IEEE 広島支部 学生シンポジウム 論文集,

2006pp. 273-276, 2006．
走行時パワーゲーティングを適用した

低消費電力乗算器の物理設計と試作,

電子情報通信学会技術報告, VLD2006-74, pp13-18, Nov.
[351] 武田清大, 香嶋俊裕, 白井利明, 大久保直昭, 宇佐美公良,[363] 久方, 堀場, LS97 ウェーブレットフィルタのハー
ドウェア設計,pp. G254, 平成 18 年 電気関係学会関西支部連合大会（2006）[364] 山本, 堀場,

非可逆ウェーブレット変換フィルタの低面積化の一手法,

2006

Ｖ
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業
の
紹
介
と
平
成
18
年
度
事
業
報
告

[362] 市川直樹, 鈴木圭介, 弘中哲夫, 谷川一哉,

情報通信学会技術報告, VLD2006-73, pp7-12, Nov.

美公良,

第
1
章

241-244, 2006.
ジットシリアル浮動小数点除算器の設計と評価,[350] 武田清大, 香嶋俊裕, 白井利明, 大久保直昭, 宇佐

64

第8回

電子

低消費電力乗算器のアーキテクチャ設計,

1-6

トシリアル浮動小数点演算器の研究開発,

IEEE 広島支部 学生シンポジウム 論文集, pp.

学会 DA シンポジウム 2006, July 2006[349] 香嶋俊裕, 武田清大, 白井利明, 大久保直昭, 宇佐美公良,[361] 鈴木圭介, 市川直樹, 伴大雅, 弘中哲夫, ディジッ

ランタイムパワーゲーティングを適用

pp. G253, 平成 18 年 電気関係学会関西支部連合大会（2006）[365] 大和, 堀場, Delay Locked Loop の動作周波数変した乗算器を用いた消費電力に影響を与える要

更回路の提案,因の解析,会関西支部連合大会（2006）

電子情報通信学会技術報告,[366] 辻坂, 堀場, 低電圧動作のための CMOS カレント

VLD2006-154, pp81-85, March 2007[352] 小峰健太郎,
計と評価,

pp. G259, 平成 18 年 電気関係学

COMET II-CPU のパイプライン設

ミラー回路の一提案,

pp. G260, 平成 18 年 電気

電子情報通信学会総合大会, A-1-6,

関係学会関西支部連合大会（2006）[367] 糸山, 井上, 米澤, 常田, 歪み計測用 FM 発振回路

March 2007[353] 伊藤総一, 宇佐美公良,

パワースイッチを共有した MTCMOS 回路の遅延時間解析手法,

電子情を用いた呼吸数測定手法の一構成とその解析,
pp. 1, 第 59 回電気関係学会九州支部連合大会[368] 井上, 原田, 山川, 常田, スマート RFID チップ用

報通信学会総合大会, A-3-8, March 2007[354] 白井利明, 宇佐美公良,

LSI の動的スリープ制御

CMOS 心拍パルス検出回路のコンパレータ判定

における高速復帰技術,

電子情報通信学会総合レベル発生回路の一提案,
係学会九州支部連合大会

大会, A-3-13, March 2007[355] 桐原啓介, 宇佐美公良,

FPGA を利用した動的ス

リープ制御信号の動作解析,

電子情報通信学会

2 電源を用いた FPGA における消費電力低減化技術,

電子情報通信学会

毎サイクル再構成／実行が可能な動的再構成型プロセッサ,第 14 回FPGA/PLD Design Conference IP フリーマー[358] 吉原理記, 弘中哲夫, 佐藤正幸,

再構成デバイスとしても動作するメモリ LSI の検討 , 信学技報,
vol. 106, no. 246, RECONF2006-24, pp. 23-28, 2006

07-2P-17, 平成 18 年度電気関係学会九州支部連合大会（第 59 回連合大会）（2006）.
夫 生体情報計測 RFID ゴマ粒チップ搭載用小電力電源回路のー設計 電子回路研究会 ECT-06-91[371] 米澤隆広, 井上高宏, 中島嘉紀, 常田明夫, 温度-パ
集積回路の一設計,

pp. 33-36, 2006 年, ECT-06-

113（電子回路研究会）.
[372] 米澤隆広, 井上高宏, 中島嘉紀, 常田明夫, 温度-パルス幅変換を用いたスマート RFID タグ体温計測

年9月[359] 羽田隆二, 谷川一哉, 弘中哲夫,

再構成型 PARS

アーキテクチャとそのコンパイラ,

システム LSI

ワークショップ予稿集, pp. 211-214, 2006．
デジットシリアル演算を用いた再構成型アーキテクチャの検討,

信学技報,vol. 106, no. 394, RECONF2006-49, pp. 13-18, 2006
年 11 月.

一提案,

ルス幅変換を用いたスマート RFID タグ体温計測

ケット投稿カタログ, pp．18-19, 2007．

[360] 谷川一哉, 弘中哲夫,

ト RFID タグ IC 用の個体識別回路用ダイナミッ[370] 宋春奇, 井上高宏, 江藤慎一郎, 山川俊貴, 常田明

総合大会, A-3-15, March 2007[357] 谷川一哉, 弘中哲夫,[369] 田中麻子, 山城昌雄, 井上高宏, 常田明夫 スマー
ク-スタティック混合非同期バイナリカウンタの総合大会, A-3-14, March 2007[356] 秋元裕美, 宇佐美公良,

pp. 1, 第 59 回電気関

集積回路の一設計,

pp. 33-36, 2006 年, ECT-06-

113（電子回路研究会）.
[373] 桝永大輔, Timischl Felix, 井上高宏, 常田明夫,
周波数一致検出器のディジタル設計 第 21 回熊
本県産学官技術交流会, 2007 年[374] 伊藤周作, Timischl Felix, 井上高宏, 常田明夫,
チャージポンプを用いた周波数一致検出回路の一構成について 第 21 回熊本県産学官技術交流会,の一構成, 電学電子回路研資 ECT-06-41, 2006 年

2007 年

3 月.

[375] 加藤, 鈴木, 満渕,

生分解性ポリマーを用いた薬剤徐放型柔軟神経プローブの開発,

pp. 85-90, 電[387] 秋田 一平, 和田 和千, 田所 嘉昭, 低電圧 CMOS
コンパンディングログドメイン積分回路の全探

気学会研究会資料医用・生体工学研究会 MBE-06

索による最適設計法,（2006）.

とシステム軽井沢ワークショップ論文集, 2006 年[376] 加藤, 鈴木, 満渕,

生分解性ポリマーを用いたス

ケルトン型多点柔軟神経プローブ,

CD-ROM, 第4 月.
[388] 小野 貴士, 和田 和千, 田所 嘉昭, 信号分割手法
により DNL を低減したアナログ・ディジタル変換

29 回日本神経科学大会（2006）.
[377] 鈴木, 小竹, 満渕, 竹内, 微小流路を利用した神経再生型電極の開発,

pp. 435-440, 第 19 回 回路

pp. 155-158, 第 21 回生体・生回路の構成, 電学電子回路研資 ECT-07-20, 2007
年 1 月.
[389] 秋田 一平, 和田 和千, 田所 嘉昭, 0. 8V 広ダイナ

理工学シンポジウム論文集（2006）.
[378] 小屋祥太, 鳥塚英樹, 安井健史, 菊池隼人, 丸田佳

ミックレンジ CMOS シラビックコンパンディン織, 山口正洋, 青山 聡, 川人祥二, オンチップ集積グログドメインフィルタの試作と評価,化マイクロ磁界プローブを用いた伝送線路から

子回路研資 ECT-07-20, 2007 年 1 月.

の放射磁界計測,

マグネティックス研究会,

電学電[390] 久保 俊一, 和田 和千, 田所 嘉昭, 遺伝的アルゴ

MAG-06-184（東北学院大学工学部, 2006）

リズムを用いた線形位相 IF 用狭帯域通過フィル[379] 小屋祥太, 鳥塚英樹, 安井健史, 菊池隼人, 山口正タの設計, 電学電子回路研資 ECT-07-21, 2007 年洋, 青山

聡, 川人祥二,

オンチップ集積化マイクロ磁界プローブによる高周波磁界計測,

スピ

1 月.

65

[391] 平本俊郎, 宮地幸祐, 小林正治,

室温動作シリコニクス特別研究会, 06 − 6 − 4（ 東京工業大学,

ン単電子トランジスタ,

2006）

ンポジウム 量子ドットとフォトニック結晶,[380] 小屋祥太, 鳥塚英樹, 菊池隼人, 安井健史, 山口正洋, 青山聡, 川人祥二,

シリコン集積化高周波

ナノ光・電子デバイスシ
主婦会館プラザエフ, pp. 36 &#8211; 37, 2006 年 5
月．

IEEE

[392] 大藤徹, 杉井信之, 平本俊郎, 薄膜 BOX 完全空乏

EMC-S 仙台チャプタ・コロキウム, 9（東北大学電型 SOI MOSFET におけるばらつきの影響, 電子

気通信研究所, 2007）

情報通信学会集積回路研究会およびシリコン材

高空間分解能マイクロ磁界プローブ,[381] 鳥塚英樹, 小屋祥太, 安井健史, 菊池隼人, 山口正洋, 青山 聡, 川人祥二, RF 集積化マイクロ磁界
プローブを用いた伝送線路の近傍磁界測定,

電子情報通信学会総合大会, B-4-46（名城大学, 2007）[382] 川人祥二, 青山
ブ磁界プローブ,

聡, 山口正洋,

集積化アクティIEEE EMC-S 仙台チャプタ・コ

ロキウム, （8 東北大学電気通信研究所, 2007）[383] 高橋一真, 密山幸男, 尾上孝雄, 白川功, メディア

料・デ バ イ ス 研 究 会 合 同 研 究 会 , 北 海 道 大 学 ,SDM2006-144, pp. 111 &#8211; 114, 2006 年 8 月.
[393] 宮地幸祐, 平本俊郎,

クーロン振動半値幅可変シ

リコン単正孔トランジスタの室温実証,2006 年

秋季第 67 回応用物理学学術講演会, 立命館大学（滋賀）, 29a-ZR-11, 2006 年 8 月.
[394] Arifin Tamsir Putra, 大藤徹, 平本俊郎, しきい
値電圧可変短チャンネル FD SOI MOSFET にお処理向け小面積リコンフィギュラブルアーキテ

ける境界基板バイアス,

クチャ,

物理学学術講演会, 立命館大学（滋賀）, 31a-ZR-3,

pp. 43-48, 電子情報通信学会技術研究報

告 RECONF2006-51（2006）.
[384] 野里良裕, 高橋和之, 奥畑宏之, 尾上孝雄, リアル

2006 年秋季第 67 回応用2006 年 8 月[395] 小林正治, 平本俊郎,

極狭細線中のシリコン量子

タイム動画像 Retinex 階調補正における照明光推

ドットの量子構造とそのクーロン振動への影響,

定器のアーキテクチャ,

2006 年秋季第 67 回応用物理学学術講演会, 立命館

第 21 回ディジタル信号

処理シンポジウム, D8-3,（Nov. 2006）.

大学（滋賀）, 29a-ZR-10, 2006 年 8 月[385] 前田, 村井, 久野, 宮崎, 向井, 香川, 太田, 傾斜面[396] 清水健, 筒井元, D. Januar, 更屋拓也, 平本俊郎,

型共焦点光学系による 3 次元計測システムのため（110）面 <100> 方向 pMOSFET における移動度のイメージセンサ,

ユニバーサリティ崩壊の実証,

映像情報メディア学会技術

報告 Vol. 31, No. 3, pp. 21-24[386] 吉田 武史, 和田 和千, 石川 雅之, 田所 嘉昭, 平衡型低電圧スイッチトキャパシタ双一次積分回路

2006 年秋季第 67

回応用物理学学術講演会, 立命館大学（滋賀）, 31aZR-4, 2006 年 8 月[397] 宮地幸祐, 平本俊郎,

1-6

室温動作シリコン単正孔ト

第
1
章
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18
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告

ランジスタのクーロン振動, および負性微分コン

装, 電子情報通信学会技術研究報告, Vol. 106, No.

ダクタンスの制御とその室温実証,49, pp. 49-53, 2006 年 5 月．

丸文研究交流財団創立 10 周年記念学術フォーラム 21 世紀を拓く日本の研究開発を目指して,

東京大学生産室温動作シリコン単正孔ト

55-60, 2006 年 9 月．

ランジスタのクーロン振動, および負性微分コン[409] 百 地 康 博 , 世 古 忠 ,[398] 宮地幸祐, 平本俊郎,

ダクタンスの制御とその室温実証,

丸文研究交

p. 19, 第 12 回電子情を拓く日本の研究開発を目指して,（2007）

東京大学生[410] <D86 M*2p, ;33@ B'IW, 8M=P 1Q<y, B<>e 9';0!

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3X2q%M%C%H%o!<%/%7%9%F%̀8&5f2q,[400] 大藤 徹, 更屋 拓哉, 下川 公明, 堂前 泰宏, 長友 良

Ｖ
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報
告

SubBytes の低消費電力化,

報通信学会関西支部学生会研究発表講演論文集[399] 平本俊郎,

第1
章

AES 暗 号 回 路 に お け る流財団創立 10 周年記念学術フォーラム 21 世紀
産技術研究所, 2006 年 9 月．

66

再構成可能な組み込み向け Java 実行環境の実装,
電子情報通信学会技術研究報告, RECONF, pp.

技術研究所, 2006 年 9 月．

1-6[408] 森 貴幸, 新野 晋輔, 高 永勲, 柴田 裕一郎, 小栗 清,"

EE;R>pJsDL?.

NS2006-43, June 2006.

樹, 井田 次郎, 平本 俊郎, BOX 膜厚 10nm を有す[411] <D86 M*2p, 8M=P 1Q<y, B<>e 9';0! [>）Ne9V1i]る基板バイアス係数可変完全空乏型 SOI MOS-

%O!<%I%&%'%"$r;X8˜$7$?%U%m!<4IM}7?%P%

FET の特性評価,

C%U%!4IM}5!9=,2007 年春季第 54 回応用物理学"

EE;R>pJsDL?.

学術講演会, 青山学院大学相模原キャンパス（神3X2q%M%C%H%o!<%/%7%9%F%̀8&5f2q,

奈川）, 27p-SC-4, 2007 年 3 月．

NS2006-138!A149, Dec. 2006

[401] Arifin Tamsir Putra, 西田彰男, 蒲原史朗, 平本俊郎,

ゲートエッジ成分による MOS トランジスタのしきい値電圧 Vth ばらつき検討」, 2007 年春季
第 54 回応用物理学学術講演会, 青山学院大学相模原キャンパス（神奈川）,27a-SC-1, 2007 年 3 月．
[402] 清水健, 筒井元, 平本俊郎, SOI 膜厚 5nm の（100）
面 UTB nMOSFET における移動度ユニバーサリ
ティ,

2007 年春季第 54 回応用物理学学術講演会,

青山学院大学相模原キャンパス（神奈川）, 27a-SC-[412] 倉谷, 原,
実験,

CMOS イメージセンサ画素回路の基礎

pp. 95, 2006 年度電子情報通信学会九州支部学生会講演会（2006）[413] 倉谷, 原,

適応的側抑制を持ったアナログ視覚センサの設計,

pp. 83-84, 第 25 回 SICE 学術講演会（2006）[414] 中溝正彦, 高橋誠, 高橋幸郎, 完全埋め込み型 FES
装置用カスタム集積回路の開発, p. 566, 第 45 回日
本生体医工学会大会（2006）.
[415] Z. Liang, W. L. Huang, J. Pan, Y. Inoue,8, 2007 年 3 月．

An

Bulk FinFET におUltra Low-Power High-Speed Rail-to-Rail Buffer

ける基板バイアス効果の検討」, 2007 年春季第 54

Amplifier for LCD Source Drivers, 電子情報通回応用物理学学術講演会, 青山学院大学相模原

信学会第 20 回回路とシステム軽井沢ワーク

キャンパス（神奈川）,27p-SC-5, 2007 年 3 月．

ショップ, April, 2007, to appear.

[403] 高橋啓介, 大藤徹, 平本俊郎,[404] 薮田悟史, 杉本泰博,

ダミーメタルがスパイラル

インダクタの Q 値に与える影響の検討,

電子情報通信学会 2007 年総合大会論文集, C-12-15, p. 94[405] 土橋洋太, 杉本泰博,

減算器が不要な 2 ステップ

フラッシュ形 ADC の検討,

電子情報通信学会

2007 年総合大会論文集, C-12-37, p. 116[406] 高橋, 猪股, 新井, 曽我, 非接触 IC カード用セキュ
アプロセッサ SEP-6 の開発,

電子情報通信学会[416] W. L. Huang, J. Pan, Z. Liang, Y. Inoue, and Y. Z.
Chiou,A Low-Power High-Speed Rail-to-RailClass-B Output Buffer for TFT-LCD Source
Driver,

IEICE Technical Report CAS2006-34,

pp. 1-6, Oct. 2006.
[417] J. Pan and Y. Inoue,

A Sub-1-V Low-Voltage

Low-Power Reference With a Back-Gate
Connection MOSFET,

第 19 回 回路とシステム

技術研究報告, Vol. 106, No. 389（VLD2006 72-84）,

軽井沢ワークショップ, pp. 411-416, 2006 年 4 月

pp. 61-66 2006. 11. 23

25˜26 日.

[407] 土屋 英之, 宮田 美和, 柴田 裕一郎, 原澤 隆一, 小[418] 房安, 田中, 笠野, シリコン LSI を用いたマイクロ栗 清, 動的リコンフィギャラブルプロセッサ

ディスプレイシステムの開発, C-9-5, 電子情報通

DRP を用いた標数 2 の有限体における乗算の実

信学会 2007 年総合大会講演論文集.

する耐ソフトエラー設計,

4. 著書

CEATEC JAPAN 産

学交流パビリオン, Oct., 2006.

[1] H. Tanaka, T. Morie, and K. Aihara, An Analog[2] 小林和淑,

VDEC 利用者から見たスターシャト

CMOS Circuit for Spiking Neuron Models,ル, pp. 95-100, STARC フォーラム 2006
（2006）

Brain-Inspired IT II, International Congress[3] リキットキットワオラクル ナッチャー, 福原雅朗, 吉田正廣,

Series, pp. 217-220, Elsevier, 2006.

ハミング距離検索機能を有する低[2] Keiko Hata, Katsutoshi Saeki, Yoshifumi Sekine,

消費電力 CAROM のレイアウト設計とその動作

A Pulse-Type Hardware CPG Model for

特性, 東海大学紀要 情報理工学部, Vol. 6, No. 1,

Quadruped Locomotion Pattern, Technicalpp. 51-55（2006）.

paper in International Congress Series 1291

[4] 福原雅朗,

ニューロン MOS トランジスタを用いたハミング距離検出回路とその CAM への応用に

Elsevier, pp. 157-160, Jul. 2006.

関する研究, 東海大学大学院 平成十八年度 博士

5. 特許等

論文．

[1] マタウシュハンスユルゲン, 小出哲士, 田中裕己,
アベディンモハマドアノワルル,

差動増幅器[5] D. Atuti, T. Morie, and K. Aihara,

An Pulse-

Modulation Circuit for Nonlinear Systems with

ベースでの全並列型連想メモリアーキテクチャ,

Self Regulatory Threshold Dynamics,

特願 2007-46555, 2007. 2. 27.

Workshop on Synchronization! Phenomena and[2] 加藤正史, 大畑宏文,

アクティブノイズコント

ロールシステム用アナログ集積回路,

特願 2006-

Analyses, p. 150, Tokyo, Oct. 4, 2006.
[6] H. Tanaka, T. Morie, and K. Aihara, Design of a
CMOS Circuit for STDP with a Symmetric Time

251828[3] マタウシュハンスユルゲン, 小出哲士, 田中裕己,
アベディンモハマドアノワルル,

差動増幅器

ベースでの全並列型連想メモリアーキテクチャ,
フレームメモリ上に 2 次元配列されたデータに対して, メモリアクセスの負荷を低減し高速に処理を行う 2 次元ウェーブレッ
ト変換装置に関する発明,

Window,Int. Workshop on Synchronization!

Phenomena and Analyses, p. 149, Tokyo, Oct. 4,
2006.
[7] 福永, 鰆目,

特願 2007-46555, 2007. 2. 27.
[4] 石原希実, 阿部公輝,

Int.

特許出願（特願 2006-

現について, pp. 1-2, 2006 年プロジェクト研究報
告（2006）.
[8] Hideki Torizuka, Shota Koya, Masahiro
Yamaguchi, Satoshi Aoyama, Shoji Kawahito,
Design and fabrication of an RF integrated

257671）,Sep. 2006.
[5] 傾斜センサ及び傾斜スイッチ, 特願 2006-302385

high resolution magnetic probe to analyze nearfield of LSI,

6. その他[1] 千葉大学 伊藤・北神・難波研究室,

FPGA によるベクトル量子化器の実International YU-TU Symposium,

Gyeongju, Korea, 2006.
論理回路に対

1-6
67

第
1
章
Ｖ
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成
18
年
度
事
業
報
告

1．7

平成 19 年度の活動計画

平成 19 年度は，従来の設計情報発信，CAD ツール提

シミュレーションツール（Silvaco）ツールの試験導入

供，チップ支援に加え，平成 14 年度で終了した STARC

を延長しユーザの利用状況により継続の検討を行い，平との共同研究「システム LSI のための再利用可能な設計

成 17 年度より提供を受けている Sharp 社 C ベース設計

資産の構築手法の実験的研究」およびそれ以降に各大学

ツール（BachC）を継続してサポートする．CAD ツーで開発された IP の公開に向けた取り組みを継続する．

ルに必要となる論理設計用ライブラリについては，ファ【設計情報発信・セミナー開催】

ウンドリ提供のものに加え，京都大学，九州大学，早稲
田大学，豊橋科学技術大学などの協力を得て，VDEC の

本年度は，平成 9 年度より継続している CAD ツール

チップ試作テストラン等を通じて構築されたライブラリ

利用法に関する技術セミナー，平成 10 年度から継続しの整備が進んでおり，平成 18 年度は，より信頼性の高ている社会人向けの「リフレッシュセミナー」，平成 8

いものの提供，およびライブラリに応じた進んだ設計フ

年度より継続している若手のための「デザイナーズ

ローの構築などを目指していきたい．特に，平成 14 年

フォーラム」を継続して開催することに加え，教科書，

度までのプロジェクト型研究で構築された IP について教材の整備充実を行なうことを予定している．なおデザ可能なものから順次公開していきたい．

イナーフォーラムに関しては，若手に向けた若手のため

また後述のプロジェクト型研究などの推進により，

1-7の若手によるフォーラムという原点に立ち戻った開催を

VDEC のチップ試作に適した SoC プラットフォームの68

継続する予定である．これにより自然な形で，若手の構築とプラットフォームに基づく設計手法の確立を進め

第1
章

VLSI 設計者の層を厚くし，定常的な情報交換の場を確たい．これらの活動整備には広く各大学からの協力を期

立していきたい．試作チップ数の増加にともない，チッ

待している．

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るが，LSI テスト技術および，VDEC および拠点校に設

プ動作検証に対する要望が増大していくものと予想され【チップ試作支援】

置されている LSI テスター利用法のセミナーも継続して

平成 19 年度は，平成 18 年度から引き続きオン・セミ

開催し，VDEC および拠点校のテスターに対し「利用資コンダクター，ローム株式会社，日立製作所，NEC 化格」を有する学生・研究者の数を増やす努力をしていく

合物デバイス，STARC 社の協力により，7 種類のプロ予定である．同時に各拠点校のテスター関係者の連携をセスで計 23 回の試作を設定する予定である（すでに一密にすることで多様化していくテストの需要に全国レベ部の試作は進行中である）．すでにアナウンスしている

ルで対応する体制を整えていきたい．これは，大きなコ

とおり，ローム 0.35um 試作は平成 19 年 4 月試作をストを必要とするテスターの維持・管理を効率化し，維持って終了することとし，平成 19 年度からはローム社

持コストを抑えつつ有効利用を促進するねらいを持って0.18um プロセスをほぼ毎月の年間 10 回実施する．日いる．また平成 14 年度開始した時限の研究会「LSI 動立製作所 0.18um 試作に関しては，試作希望が一定割合

作解析技術研究会」を介した，産業界と密接に連携した集まった場合にのみ試作を行う予定である．また，平成

次世代のテスト技術・故障診断技術の研究交流推進を継16 年度からテストランとして開始している沖電気の続する．

CMOS-SOI プロセスは引き続きテストランを継続して【CAD ツール提供】

実施する予定である．日立製作所の SiGeBiCMOS に関しても，日立製作所のシャトルに合わせる形で設計者か

上 流 設 計 （ Cadence, Synopsys）， 中 流 設 計らの希望に応じて試作を実施する．チップの組み立ては（ S y n o p s y s （ 旧 A v a n t ! ）， C a d e n c e ）， 下 流 設 計

全て富士通 VLSI に委託することで多様な組み立ての（Cadence）の各基本ツールを，平成 19 年度もサポート

ニーズに応じられるようにしていきたい．

していく．これに加え平成 14 年度から導入した設計検

さらに，平成 14 年度から開始した東大 VDEC −米国証（Mentor: Caribra），上流設計（Celoxica），平成 16MOSIS との協力に基づく MOSIS におけるチップ試作に年度から導入したアナログ RF 設計ツール（Agilent:

ついても今年度も一層強化する方向ですすめたい．

RFDE, ADS）を継続してサポートするとともに，回路表 1.7.1 VDEC チップ試作スケジュール（平成 19 年度）【CMOS 1.2μm 2P2M】 オン・セミコンダクタ（旧日本モトローラ）
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 18 年度第 2 回

2006/10/ 2

2006/ 1/ 9

2007/ 4/ 2

2007/ 7/17

平成 19 年度第 1 回

2007/ 4/ 2

2007/ 7/ 2

2007/10/ 1

2008/ 1/28

平成 19 年度第 2 回

2007/10/ 1

2008/ 1/ 7

2008/ 3/31

2008/ 7/14

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 19 年度第 1 回

2005/11/ 5

2007/ 2/13

2007/ 5/14

2007/ 9/25

平成 19 年度第 2 回

2007/ 1/ 9

2007/ 5/ 7

2007/ 6/18

2007/10/22

平成 19 年度第 3 回

2007/ 2/ 5

2007/ 6/11

2007 /7/17

2007/11/26

平成 19 年度第 4 回

2007/ 3/12

2007/ 7/10

2007/ 8/20

2007/12/25

平成 19 年度第 5 回

2007/ 4/ 9

2007/ 8/13

2007/ 9/18

2008/ 1/28

平成 19 年度第 6 回

2007/ 5/ 7

2007/ 9/10

2007/10/15

2008/ 3/ 3

平成 19 年度第 7 回

2007/ 6/11

2007/10/ 9

2007/11/19

2008/ 3/31

平成 19 年度第 8 回

2007/ 7/10

2007/11/12

2007/12/10

2008/ 4/21

平成 19 年度第 9 回

2007/ 8/13

2007/12/ 3

2008/ 1/15

2008/ 5/26

平成 19 年度第 10 回

2007/ 9/10

2008/ 1/ 7

2008/ 2/18

2008/ 6/30

【CMOS 0.35μm 2P3M】 ローム株式会社

69【CMOS 0.18μm 1P5M】 日立製作所（固定枠）
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 19 年度第 1 回

2007/ 1/22

2007/ 4/23

2007/ 7/23

2007/12/ 3

平成 19 年度第 2 回

2007/ 7/ 2

2007/10/ 9

2008/ 1/14

2008/ 5/19

【Bipolar 0.6μm】 NEC 化合物デバイス
申込開始

申込〆切

設計〆切

チップ納品（予定）2007/ 9/29

第 1 回

【CMOS-SOI 0.15μm 1P5M/TM】 沖電気
申込開始

申込〆切

設計〆切（予定）

チップ納品（予定）

第 1 回

Sep-07

Jan-08

第 2 回

Mar-08Aug-08

納品・試作完了【CMOS 90nm 1P6M】 STARC ： ASPLA 社シャトル便に準じる
試作申込開始

試作申込締切設計締切

平成 18 年度第 1 回

2006/12/ 5

2007/ 1/19

2007/ 4/20

2007/ 8/13

平成 18 年度第 2 回

2007/ 1/16

2007/ 4/19

2007/ 7/20

2007/11/19

平成 18 年度第 3 回

2007/ 4/17

2007/ 7/20

2007/10/22

2007/ 2/14

【CMOS 0.18μm 2P5M】 MOSIS-TSMC
試

作

試作申込開始

1-7

試作申込締切

設計締め切り納品・試作完了

MOSIS-TSMC 0.25um CMOS
1 回

2007/ 4/16

2007/ 7/16

2007/ 7/23

2007/10/23

2 回

2007/ 6/ 5

2007/ 9/ 5

2007/ 9/12

2007/12/12

3 回

2007/ 8/ 5

2007/11/ 5

2007/11/12

2008/ 2/12

4 回

Nov-072008 /2 月

2008/ 2 月─ 3 月の間

Jun-08MOSIS-TSMC 0.18um CMOS Mixed Signal
1 回

2007/ 4/ 4

2007/ 6/ 4

2007/ 6/11

2007/ 9/11

2 回

2007/ 7/30

2007/10/30

2007/11/ 5

2008/ 2/ 5

3 回

Nov-07

2008/ 2 月

2008/ 2 月─ 3 月の間

Jun-08

第
1
章
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【プロジェクト型研究】

70

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1
章
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報
告

スター無に初期の動作テストを可能とするような SoC

VLSI 技術は日々進歩しており，VDEC がサポートしマクロの構築を目指したプロジェクト型研究を推進すている CAD ツールやライブラリ，チップ試作技術も時る．本研究を遂行する過程で SoC マクロ本体の設計に代に即した高性能・高機能なものへと改善していきたい

加え，SoC マクロを用いた設計およびその設計フローのと考えており，各方面の協力を随時お願いする予定であ構築に際し各方面からのご協力を随時お願いする予定で

る．

ある．

平成 17 年度においても，平成 15 年度から継続してい

1-7

る，あらたに大学におけるチップ試作において，LSI テ

1．8 VDEC 発ベンチャー
VDEC での設計/試作経験，人材育成が有効には機能教員が起業したベンチャー企業のリスト（順不同）と，した事例といたしまして，VDEC と関連があった（ある）本年報向けに頂きましたメッセージを以下に示します．

［1］エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生：神戸大学 瀧 和男 教授 （同社，代表取締役社長）
事 業 内 容：（1）HYPER LSI DESIGN（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売（4）チップ受託開発［2］ 株式会社シンセシス （http://www.synthesis.co.jp/）
代表の先生：大阪大学 白川 功 名誉教授 （同社，取締役）
事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供/設計支援ツール開発及び販売［3］エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）
代表の先生：大阪大学 今井 正治 教授 （同社，代表取締役 CTO）
事 業 内 容：（1）EDA ツールの提供（2）設計サービスとソリューション提供（3）自社 IP の開発［4］ 株式会社ビヨンド・エルエスアイ （http://www.beyondlsi.com/jp/index.html）
代表の先生：東京工業大学 國枝 博昭 教授 （同社，代表取締役）
事 業 内 容：（1）バイオメトリクス応用製品のための開発，カスタム設計，共同開発，コンサルティング（2）LSI の設計・開発，関連製品の販売［5］ 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：九州工業大学 中村 和之 助教授 （同社，代表取締役）
事 業 内 容：（1） アナログ LSI 設計用 CAD ツールの開発（2） メモリ LSI 自動設計ツールの開発［6］ 株式会社 NSCore （http://www.nscore.com/）
代表の先生：九州工業大学 中村 和之 助教授 （同社，取締役）
事 業 内 容：標準 CMOS プロセスによる新規不揮発メモリの設計・開発［7］ 株式会社エイアールテック （http://www.a-r-tec.jp/）
代表の先生：広島大学 岩田 穆 教授 （同社，代表取締役）
事 業 内 容：（1）アナログ・ RF 回路混載 SoC 設計開発業務（2）基板雑音解析業務（3）企業との協力と人材育成
メッセージ：アナログ・ RF 混載 LSI の設計技術力および技術者が質，量ともに不足という問題を，大学の研究成果と人材を活用して解決することが㈱エイアールテックの目的である．広島大学，神戸大学の教員，同大学を卒業した
社員，大学院学生など約 10 名で，アンプ，ADC，DAC，PLL，無線 I/O など混載 LSI の鍵となるアナログコアの設計技術，および独自のチップ規模の基板クロストーク雑音の解析・評価技術を有して，新規の基盤技術開発，製品技術開発の受託を行っている．また，大学での OJT による設計技術者の育成業務も行っている．

［8］ 株式会社ブルックマン・ラボ （http://www.brookmanlab.com/）
代表の先生：静岡大学 川人 祥二教授 （同社，取締役（CTO））
事 業 内 容：（1）イメージセンサー，デジタルアナログ混成 LSI 設計受託
（2）IP ライセンス（3）コンサルティング（4）自社商品事業の確立
メッセージ：浜松地域知的クラスター創成事業において，広ダイナッミックレンジ CMOS イメージセンサ，3 次元距離画像
センサ，高速度イメージセンサを開発した実績，また他のプロジェクト，国際会議での受賞などで発揮，証明された静岡大学電子工学研究所の川人祥二教授の持つ技術・アイデアをテコに，平成 18 年 2 月，川人教授を発起人のひとりでかつ取締役 CTO として会社を立ち上げました．イメージセンサ，AD 変換器，低雑音アナログ回路に強みを持つ会社として，当面，半導体集積回路の受託設計業務を事業として行っており，次のステージとしてファブレスメーカーになり，将来的には上場を目指したいと考えています．

1-8
71

第
1
章
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18
年
度
事
業
報
告

第2章
チップ試作結果報告

2.

1

試作ラン別一覧

平成１７年度第２回オンセミコンダクター CMOS 1.2um 試作 （MOT052）
題

名計数回路，メモリレジスタ，および 10 進加算回路の設計試作

計数回路，メモリレジスタ，および 10 進加算回路の設計試作

大

学

名

静岡理工科大学電気電子情報工学科
静岡理工科大学電子工学科
静岡理工科大学電気電子情報工学科
静岡理工科大学電子工学科

MOS 型定電流回路の設計・試作(7)岡山県立大学大学院情報系工学研究科

MOS 型整流回路・直流電圧増幅回路の設計・試作 (6)岡山県立大学大学院情報系工学研究科

MOS 型温度センサ回路の設計・試作

岡山県立大学大学院情報系工学研究科

研

究

者

掲載頁

波多野 裕
鈴木 博也，森 章紀，田力 正徳，

93

芝田 通明
波多野 裕
鈴木 博也，森 章紀，芝田 通明，

93

田力 正徳
定本 竜明，大曽根 隆志，森下 賢
幸，小椋 清孝
定本 竜明，大曽根 隆志，森下 賢
幸，小椋 清孝
定本 竜明，大曽根 隆志，森下 賢
幸，小椋 清孝

93

94

94

パルス形環状ニューラルネットワークの試作

日本大学理工学部

清水 昭宏，佐伯 勝敏，関根 好文

94

CMOS を用いた基準電圧源回路の試作Ⅰ

日本大学理工学部

松木 誠司，佐伯 勝敏，関根 好文

95

演算増幅器の試作

日本大学理工学部

清水 昭宏，松木 誠司，佐伯 勝
敏，関根 好文95

復調システム内回路ブロックの試作

秋田大学工学資源学部

佐々木 健太，三浦 和仁，井上 浩

95

小野 克幸，谷口 浩介，林 祐吾，

電流モード増幅器

電気通信大学電子

チ
ッ
プ
試
作
報
告

豊橋技術科学大学工学部96

鈴木 寛人，小野 貴史，清川 幸
哉，久保 俊一

96

和田 和千

受光回路の特性試験チップ

佐賀大学理工学部

原 重臣

96

CMOS DC-DC コンバータ出力 LSI の開発

富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

97

基準電圧発生回路を用いた温度センサの設計

富山県立大学大学院工学研究科

鈴木 圭一，松田 敏弘，岩田 栄之

97

小型加速度センサ用回路の設計

富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

97

演算増幅器の試作

東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン

98

高線形化 CMOS トランスコンダクタとカレントミラー

筑波大学システム情報工学研究科

庄野 和宏，董 宇輝，石橋 幸男

98

平成１８年度第１回オンセミコンダクター CMOS 1.2um 試作 （MOT061）

74

第
２
章

CONG KHA

豊橋技術科学大学大学院工学研究科

増幅演算器設計コンテスト参加回路

2-1

HENG SOCHEAT，PHAM

題

名

カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作
カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作
カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作
全 MOS 型定電流および（定電流／定電圧）回路の設計・試作
（1）

大

学

名

静岡理工科大学電気電子情報工学科
静岡理工科大学電気電子情報工学科
静岡理工科大学電気電子情報工学科
岡山県立大学大学院情報系工学研究科

研

究

者

波多野 裕，鈴木 剛弘，隈部 正隆，山口 祐揮波多野 裕，成島 晃久，福島 悠介，加治 寛己
波多野 裕，加治 寛己，岡本 悠
未，杉山 祐介
定本 竜明，大曽根 隆志，森下 賢
幸，小椋 清孝

掲載頁
99

99

99

100

MOS 型温度スイッチ回路の設計・試作

岡山県立大学大学院情報系工学研究科

定本 竜明，大曽根 隆志，森下 賢
幸，小椋 清孝

100

パルス形ハードウェア CPG モデルの試作

日本大学理工学部

小野 克幸，佐伯 勝敏，関根 好文

100

CMOS を用いた基準電圧源回路の試作 II

日本大学理工学部

松木 誠司，佐伯 勝敏，関根 好文

101

MOS 型バイアス回路の試作

秋田大学工学資源学部

佐々木 健太，井上 浩

101

90 度移相器とアナログ形 PLL 用位相比較器の設計

秋田大学工学資源学部

三浦 和仁，佐々木 裕史，井上 浩

101

2 値位相比較方式 PLL 周波数シンセサイザ

茨城大学工学部メディア通信工学科

尾保手 茂樹102
102

100 ピクセルの基礎実験用イメージセンサ

佐賀大学理工学部

原 重臣

CMOS DC-DC コンバータ出力 LSI の開発

富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

102

小型加速度センサ用オペアンプの設計

富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

103

基準電圧発生回路を用いた温度センサの設計
小型加速度センサ用回路の設計

富山県立大学大学院工学研究科

鈴木 圭一，松田 敏弘，岩田 栄之

富山県立大学工学部

押山 弘樹

103

富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

103ワンチップ FM 放送受信システムの試作

東京工業大学理工学研究科

演算増幅器の試作(2)東京工業大学理工学研究科

チャージポンプ型 DCDC コンバータ電源回路設計
2 相駆動断熱的論理回路による 4bit 配列型乗算器
電圧モード多値論理基本回路とアナログ回路の試作

藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン
藤井 信生，高木 茂孝，佐藤 隆

104英，ニコデムス レディアン

104
104

早稲田大学 IPS潘 俊，井上 靖秋

岐阜大学工学部

高橋 康宏，関根 敏和

山形大学工学部

横山 道央

105

筑波技術大学産業技術学部

稲葉 基

105

VLSI プロセスによる光検出器の試作

金沢大学大学院自然科学研究科

飯山 宏一，山王 紀明

105演算増幅器設計試作を通じた高専 LSI 設計教育

有明工業高等専門学校電子情報工学科

石川 洋平，金子 絢美，西原 望

106

BioCMOS 回路

名古屋大学工学研究科

中里 ，宇野 ，大浦 ，杉本 圭正，
塚田106

平成１７年度第９回ローム CMOS 0.35um 試作 （RO35059）
題

名Burst firing Inverse function Delayed Model によるニューラ

大

学

名

研

究

者

掲載頁

東北大学電気通信研究所

末永 晋也，早川 吉弘，中島 康治

107

光通信用信号処理回路

慶應義塾大学理工学部

原 貴東，松本 佳宣

107

アナログ LSI のための基本 RC 素子 TEG の設計

高知工科大学工学部
高知工科大学大学院工学研究科

安岡 佐知子，橘 昌良
川越 伸一

107

ルネットワーク

平成１７年度第１０回ローム CMOS 0.35um 試作 （RO350510）
題

名

電流モード可変解像度エッジフィルタ
減算器分離型可変解像度エッジ抽出フィルタ
ストカスティックコンピューティングシステムによるマンハッ
タン距離計算回路の設計

大

学

名

研

究

者

掲載頁

東京大学工学部

仁木 祐介

東京大学大学院新領域創成科学研究科

柴田 直

東京大学工学部

藤田 和英

東京大学大学院新領域創成科学研究科

柴田 直

108

広島大学大学院先端物質科学研究科

堀 道弘，岩田 穆

108

108

SFQ/CMOS ハイブリッドメモリの試作

横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

109

10chPreamp/Shaper/Discriminator

東京大学工学系研究科

島添 健次，高橋 浩之

109

16ch 低雑音 CMOS プリアンプ

東京大学工学系研究科

島添 健次，高橋 浩之

109

ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実，小林 史典

110

FM 送受信 IC

立命館大学理工学部

野田 和也，古野 裕隆，藤田 智弘

110

8bit パイプラインプロセッサ名古屋大学大学院工学研究科

単分子オンチップ計測集積回路

名古屋大学工学研究科

市川 彰孝，志村 一樹，間所 峻
洋，小林 良太郎，島田 俊夫
中里 和郎，宇野 重康，石崎 賢
治，清水 毅，山口 賢

75111

平成１７年度第１１回ローム CMOS 0.35um 試作 （RO350511）
題

名スマート RFID タグ用心音抽出回路と個体識別符号生成回路，及びその他関連回路

大

学

名

研

究

者

掲載頁

山川 俊貴，Timischl Felix ，千代
熊本大学大学院自然科学研究科

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI 設計コンテスト

金沢大学工学部 集積回路工学研究室

LSI テスタ／EB プローバ実習用回路

金沢大学工学部集積回路工学研究室

広い電圧余裕を持つ低電圧スイッチトカレントΔΣ変調器

名古屋工業大学大学院工学研究科

静電容量型センサ用容量検出回路

慶應義塾大学理工学部

永 純一，梅田 武，中島 晃，米澤隆広
酒田 礼治，村上 知倫，秋田 純

112一，北川 章夫112

村上 知倫，秋田 純一，北川 章夫

112

酒田 二三也，金子 康隆，秋田 純
一，北川 章夫
中山 雅文，牧野 良成，秋田 純
一，北川 章夫
野手 翔太，中野 伸吾，秋田 純
一，北川 章夫
小林 正雄，中野 伸吾，秋田 純

113

113

113

一，北川 章夫

114

金子 康隆，秋田 純一，北川 章夫

114

加藤 正史，櫛田 幸一郎，荒井 英

2-1

110

輔

114

中村 和正，松本 佳宣

115

第
２
章
チ
ッ
プ
試
作
報
告

蓄積容量変調型イメージセンサ

大阪大学大学院工学研究科

下ノ村 和弘，八木 哲也

115

超多重 RFID 向けトランスポンダ実験チップ

神戸大学工学部情報知能工学科

福水 洋平，永田 真

115

平成１７年度第１２回ローム CMOS 0.35um 試作 （RO350512）
題

名

大

学

名

研

究

者

掲載頁

画素毎に露光時間調節が可能な CMOS イメージセンサの試作

広島大学大学院先端物質科学研究科

畑野 昌洋，亀田 成司，岩田 穆

116

10bit パイプライン A/D コンバータの設計

大阪大学大学院工学研究科

桐原 正治，川原 聡，谷口 研二

116

SFQ/CMOS ハイブリッドメモリの試作

横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

116

SFQ/CMOS ハイブリッドメモリの試作

横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

117

ばらつき評価用テスト回路

広島市立大学情報科学部

寺田 和夫，向 建宇

117

基本デバイス TEG の試作

秋田大学工学資源学部

佐々木 健太，三浦 和仁，井上 浩

117

自己修復アナログネットワーク

東京大学工学系研究科

藤原 健，高橋 浩之

118

10chPET 用波形サンプリング型 ASIC

東京大学工学系研究科

島添 健次，高橋 浩之

118

64×64 画素光無線 LAN 用ビジョンチップ
光無線 LAN TEG

奈良先端科学技術大学院大学物質創成科学

吉田 明洋，野村 啓二，香川 景一

研究科郎，布下 正宏，太田 淳

奈良先端科学技術大学院大学物質創成科学

吉田 明洋，野村 啓二，香川 景一

研究科郎，布下 正宏，太田 淳

傾斜面型共焦点法による 3 次元計測のための高機能イメージセ

大阪市立大学大学院工学研究科

ンサ

奈良先端大物質創成科学研究科

118

119

前田 康次，村井 俊文，宮崎 大介，向井 孝彰香川 景一郎，太田 淳

119ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

渡邊 実，小林 史典

119

超多重 RFID 向けトランスポンダ実験チップ

神戸大学工学部情報知能工学科

福水 洋平，永田 真

120

超多重 RFID 向けリーダ援用チップ

神戸大学工学部情報知能工学科

福水 洋平，永田 真

120

FM 中間信号を用いたΔΣ変調器

名古屋大学工学研究科

松原 渉，前澤 宏一

120

シャントコンダクタンスを挿入したオンチップ伝送線路の特性評価

大阪大学情報科学研究科
京都大学情報学研究科

batsiri

単分子オンチップ計測 CMOS 回路

名古屋大学工学研究科

橋本 昌宜，Siriporn Jangsom121

土谷 亮
中里 和郎，宇野 重康，石崎 賢
治，清水 毅，山口 賢

121

平成１８年度第０回ローム CMOS 0.35um 試作 （RO35060）
題

2-1
76

第
２
章
チ
ッ
プ
試
作
報
告

名

大

学

名

研

究

者

掲載頁

SFQ/CMOS ハイブリッドメモリの試作

横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

122

SFQ/CMOS ハイブリッドメモリの試作

横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

122

SFQ/CMOS ハイブリッドメモリ用ハイブリッドアンプの試作

横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

122

平成１８年度第１回ローム CMOS 0.35um 試作 （RO35061）
題

名

大

学

名

研

究

者

掲載頁

SFQ/CMOS ハイブリッドメモリ用 CMOS 増幅器の試作

横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣
彰，後藤 恭平

CMOS DC-DC コンバータ制御 LSI の開発

富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

123

超多重 RFID 向けトランスポンダ実験チップ

神戸大学工学部情報知能工学科

福水 洋平，郷地 直樹，永田 真

123

LSI 故障診断装置評価用 TEG (1-1)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

124

LSI 故障診断装置評価用 TEG (1-2)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

124

123

平成１８年度第２回ローム CMOS 0.35um 試作 （RO35062）
題

名

大

学

名

研

究

者

掲載頁

ソースフォロワのダイナミック切り離し現象を用いた極端値除東京大学大学院工学系研究科

馬 文静，三田 吉郎

外平均値回路東京大学大学院新領域創成科学研究科

柴田 直

125

画素毎に露光時間調節が可能な CMOS イメージセンサの試作

広島大学大学院先端物質科学研究科

畑野 昌洋，亀田 成司，岩田 穆

125

坂井 靖文，本田 将士，小谷 光

UHF 帯 RFID 向け電源回路

東北大学工学研究科

RFID 向け内部発振回路の設計・試作

東北大学大学院工学研究科

本田 将士，坂井 靖文，小谷 光司，伊藤 隆司

126

Preamp/Shaper 信号処理回路と DAC テスト回路

東京大学工学系研究科

島添 健次，高橋 浩之

126司，伊藤 隆司

125

信号伝播波形測定のためのオンチッププローブ回路の試作

高知工科大学大学院工学研究科
高知工科大学工学部

差動増幅器ベース全並列型アナログ・デジタル混載連想メモリ

広島大学ナノデバイス・システム研究セン
ター

単分子オンチップ計測集積回路

川越 伸一
橘 昌良

126

田中 裕己，アノワルル ムハマ
ド・アベディン，マタウシュ ハ
中里 和郎，宇野 重康，石崎 ，清名古屋大学工学研究科

127

ンス・ユルゲン，小出 哲士
水 ，山口 賢127

平成１８年度第３回ローム CMOS 0.35um 試作 （RO35063）
題

名Feature Vector Generation Chip for Early Visual Processing
Employing Edge Cache Memory Architecture

多値 FPGA の演算セルと FGMOS 機能パスゲートの等価回路
多値・2 値ハイブリッド制御信号を用いたマルチコンテクスト
FPGA
SFQ/CMOS ハイブリッドメモリ用 CMOS 増幅器の試作
アクティブノイズコントロール用アナログ集積回路
2 次スロープ補償を用いた電流制御方式 DC-DC コンバータの試
作

大

学

名

研

究

者

東京大学大学院新領域創成科学研究科
東京大学工学部

オストルク オゥグ，柴田 直
中川 琢規

東京大学大学院工学系研究科

馬 奕涛

東北大学大学院情報科学研究科
東北大学大学院情報科学研究科

中谷 好博，岡田 信彬，張山 昌

掲載頁

128

論，亀山 充隆

128

中谷 好博，張山 昌論，亀山 充隆

128横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

横浜国立大学工学部

後藤 恭平

129

名古屋工業大学大学院工学研究科

大畑 宏文，加藤 正史

129

櫻井 宏樹，海村 静和，中村 裕

中央大学理工学部亮，杉本 泰博

129

16chPET 用 WaveformSampling 型信号処理回路

東京大学工学系研究科

島添 健次，高橋 浩之

130

Preamp/Shaper 信号処理回路と DAC テスト回路

東京大学工学系研究科

島添 健次，高橋 浩之

130

生体用途向け電位センサの試作

東京大学工学系研究科

島添 健次，高橋 浩之

130

多相構造および SDFA を用いた 32 倍デシメーションフィルタ

上智大学理工学部

田上 知樹，和保 孝夫

131

パイプライン型 A/D 変換器の基本要素回路の試作

上智大学理工学部

長谷 宗彦，和保 孝夫

131

光素子駆動回路慶應義塾大学理工学部

青野 聖，松本 佳宣

131

生体計測用信号処理回路

慶應義塾大学理工学部

北畑 雄太，松本 佳宣

132

徳島大学大学院工学研究科
時変電源電圧駆動ダイナミック回路と擬似断線故障回路の試作

徳島大学大学院先端技術科学教育部
徳島大学大学院ソシオテクノサイエンス研
究部
金沢大学工学部

バッテリーレス無線通信チップ評価回路

東京工業大学統合研究院

低電圧広ダイナミックレンジアナログフィルタ

美崎 洋介，東條 充

132

四柳 浩之
村上 知倫，矢尾 真理子，秋田 純

導電性衣服上の電力重畳通信トランシーバ

CMOS 乗算回路の設計および特性評価

清水 達也

一
小林 由佳，石田 光一，岡田 健
一，益 一哉高知工科大学大学院工学研究科

田中 佳明

高知工科大学工学部

矢野 政顕，橘 昌良

豊橋技術科学大学大学院工学研究科

秋田 一平

豊橋技術科学大学工学部

和田 和千

132

133

2-1

133

77

133

豊橋技術科学大学大学院工学研究科

鈴木 寛人，八木 大介，小野 貴史

豊橋技術科学大学工学部

和田 和千

134

FM 中間信号を用いたΔΣ変調器 2

名古屋大学工学研究科

松原 渉，前澤 宏一

134

FM 中間信号を用いたΔΣ変調器のための要素回路の検討

名古屋大学工学研究科

前澤 宏一

134

基板雑音の測定用 TEG と非線形素子を用いた ADC

名古屋大学大学院工学研究科

PIC 互換プロセッサ

マルチ環境センサ用インターフェイス回路
10 ビットパイプライン ADC の試作

谷口 英樹，永田 真稔，古川 智

名古屋大学工学部康，小林 良太郎，島田 俊夫
宮野 純

兵庫県立大学大学院工学研究科

福本 洋祐，藤田 孝之，前中 一介

兵庫県立大学工学部

鈴木 文章

長崎総合科学大学情報学部
東京大学理学系研究科

房安 貴弘
山口 頼人，佐野 哲

135

135

135

平成１８年度第４回ローム CMOS 0.35um 試作 （RO35064）
題

名

大

学

名

研

究

者

掲載頁

ディスプレイ出力付き計算機 ASIC

東京大学工学系研究科

門馬 太平

136

蓄積時間・バイアス電圧の自動調整機能を備えた CMOS イメー
ジセンサ

東京大学工学系研究科

門馬 太平

136

電流モード可変解像度エッジフィルタ

東京大学大学院新領域創成科学研究科

仁木 祐介，柴田 直

136

第
２
章
チ
ッ
プ
試
作
報
告

オペアンプの設計

大阪大学大学院工学研究科

池田 智，熊倉 芳明，田澤 正和，
田中 成斗，寺澤 大志，清水 由

137幸，谷口 研二
Verilog-HDL を用いた非同期 FPGA の設計

東北大学大学院情報科学研究科

張山 昌論，亀山 充隆

137

列並列 A/D 変換回路 TEG

茨城大学工学部

木村 孝之

137

高速 2 次元集積化磁気センサ

茨城大学工学部

木村 孝之

138

オペアンプシェア‐パイプライン型 A/D 変換器の試作

上智大学理工学部

長谷 宗彦，和保 孝夫

138

利得可変 CMOS 差動オペアンプ

上智大学理工学部

遠藤 茂，和保 孝夫

138

LDO 用の過電流保護回路

電気通信大学電子工学科

HENG SOCHEAT，SHIMIZU
MARIE，PHAM CONG KHA

139

基板雑音の打ち消し回路と演算増幅回路

豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

鈴木 寛人
小山 靖仁，中田 光俊，山下 知

139憲，和田 和千超多重 RFID 向けトランスポンダ実験チップ

神戸大学工学部情報知能工学科

福水 洋平，郷地 直樹，永田 真

マルチスレッディングプロセッサ早稲田大学情報生産システム研究科

木村 晋二，ザン チェンジエ

140

多値差動ロジック回路を活用た高性能データパス

東北大学電気通信研究所

羽生 貴弘，望月 明，白濱 弘勝

140

多値差動ロジック回路を用いた 32 ビットレジスタファイルおよび TEG

東北大学電気通信研究所

羽生 貴弘，望月 明，白濱 弘勝

140

139

16 ビットパイプラインプロセッサの設計実習

早稲田大学大学院情報生産システム研究科

池永 剛

141

16 ビットパイプラインプロセッサの設計実習

早稲田大学大学院情報生産システム研究科

池永 剛

141

実験用マイクロプロセッサおよび非同期シリアル通信回路

法政大学大学院工学研究科

平山 雄也，斉藤 桂一，杉森 亘，
高山 浩司，輪島 基，内倉 尚治，

141

藤田 実
LSI 故障診断装置評価用 TEG (1-3)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

LSI 故障診断装置評価用 TEG (2-1)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

142

LSI 故障診断装置評価用 TEG (2-2)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

142

低消費電力電流モードアルゴリズミック A／D 変換器

上智大学理工学部

春山 健一，和保 孝夫

143

142

平成１８年度第５回ローム CMOS 0.35um 試作 （RO35065）
題

名

大

学

名

研

究

者

掲載頁

減算器分離型可変解像度アナログエッジフィルタ

東京大学大学院新領域創成科学研究科

藤田 和英，柴田 直

144

CMOS オペアンプの試作

芝浦工業大学大学院工学研究科

海野 正典，野口 司，上田 和宏

144

小林 貴史，福島 誉史，田中 徹，

人工網膜チップにおける可変バイアス電圧生成回路

東北大学大学院工学研究科

GF(2^m)上の Digit-Serial 乗算器を用いた楕円曲線暗号 LSI の試早稲田大学理工学部

78

作

早稲田大学大学院情報生産システム研究科

第２章

全並列型ユークリッド最小距離検索メモリ

広島大学ナノデバイス・システム研究セン
ター

PET 用波形サンプリング型信号処理回路

東京大学工学系研究科

島添 健次，高橋 浩之

145

Preamp/Shaper 回路と ADC テスト回路

東京大学工学系研究科

島添 健次，高橋 浩之

146

16ch 低雑音 CMOS プリアンプ

東京大学工学系研究科

島添 健次，高橋 浩之

146

金沢大学工学部

楠本 崇人，小池 佑治

金沢大学自然科学研究科

辻 崇行，深山 正幸

146

2-1

チ
ッ
プ
試
作
報
告

小柳 光正
奈良 竜太，小原 俊逸，戸川 望，
柳澤 政生，大附 辰夫

144

145

清水 一範，池永 剛，後藤 敏
アノワルル ムハマド・アベディ
ン，田中 裕己，榊原 尚吾，マタウシュ ハンス・ユルゲン，小出

145

哲士

自主課題研究における 4 ビット加算器の試作
受光素子，光再構成回路評価チップ 1

九州工業大学情報工学部

渡邊 実，小林 史典

147

受光素子，光再構成回路評価チップ 2

九州工業大学情報工学部

渡邊 実，小林 史典

147

高知工科大学大学院工学研究科

川越 伸一

高知工科大学工学部

橋田 啓示，真田 克，橘 昌良

千葉大学工学部

阮 双玉，大島 豊，難波 一輝，伊藤 秀男

信号伝播波形測定のためのオンチッププローブ回路の試作（2）演算ユニット回路 PE(Processing Element)の試作

千葉大学自然科学研究科

147

148

池田 卓史

CMOS DC-DC コンバータ制御 LSI の開発

富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

148

パイプラインステージ統合のスループット制御機構

名古屋大学大学院工学研究科

間所 峻洋，小林 良太郎，島田 俊
夫

148

長期保持可能なアナログ記憶回路の設計

山形大学工学部電気電子工学科

山田 卓，高橋 良輔，原田 知親，
奥山 澄雄，松下 浩一

149セキュアプロセッサ SEP-6R の設計

岩手県立大学地域連携研究センター組込み
技術研究所

曽我 正和

岩手県立大学大学院ソフトウェア情報学研

高橋 大介

149

究科
LSI 故障診断装置評価用 TEG (3-1)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

149

LSI 故障診断装置評価用 TEG (3-2)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

150

LSI 故障診断装置評価用 TEG (3-3)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

150

LSI 故障診断装置評価用 TEG (3-4)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

150

LSI 故障診断装置評価用 TEG (3-5)

大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

151

LSI 故障診断装置評価用 TEG (4)大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

151

アノワルル ムハマド・アベディ
全並列型ユークリッド距離を用いた複数データ検索連想メモリ

広島大学ナノデバイス・システム研究セン

ン，田中 裕己，榊原 尚吾，マタター

ウシュ ハンス・ユルゲン，小出哲士

151

平成１７年度ローム CMOS 0.18um テストラン （RO1805）
題

名

大

学

名

東京大学新領域創成科学研究科

研

究

者

掲載頁

藤島 実，石橋 浩二，小林 直樹，

東京大学工学系研究科

バダラワ ワサンタマーラー
本良 瑞樹

152

東京大学大学院新領域創成科学研究科

伊藤 潔人，柴田 直152

Mixed-Signal Focal-Plane Image Processor Employing
Time-domain Computation Architecture

東京大学大学院新領域創成科学研究科

伊藤 潔人，柴田 直

152

アナログ回路評価 TEG

広島大学大学院先端物質科学研究科●

金沢大学工学部 集積回路工学研究室

高周波回路用回路素子のモデリング

Mixed-Signal Focal-Plane Image Processor Employing
Time-domain Computation Architecture

外谷 昭洋，升井 義博，向井 徹，
Hossain Quazi，岩田 穆
高田 雅史，高木 宏章，中野 伸
吾，早瀬 佳，村上 知倫，牧野 良

153

153

成，秋田 純一，北川 章夫
高田 雅史，高木 宏章，中野 伸●

イメージセンサ TEG
Karatsuba アルゴリズムに基づく小面積乗算器
高周波基板結合検出回路と電流モード通信回路

金沢大学工学部 集積回路工学研究室

吾，早瀬 佳，村上 知倫，牧野 良成，秋田 純一，北川 章夫

153

奈良先端科学技術大学院大学物質創成科学

野村 啓二，安達 雄大，香川 景一

研究科郎，布下 正宏，太田 淳

154

名古屋大学大学院情報科学研究科

川島 裕崇，高木 一義，高木 直史

154

神戸大学工学部情報知能工学科

小坂 大輔，檀上 匠，荻野 哲宏，
永田 真

154

平成１８年度第１回ローム CMOS 0.18um 試作 （RO18061）
題

名

大

学

79

名

研

究

者

脳波計測無線通信システム

東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実
高野 恭弥

動的リコンフィギャラブルプロセッサのプロセッシングエレメ
ントの試作

慶應義塾大学理工学部情報工学科

中村 拓郎，西村 隆，佐野 徹，加電力見積もりツールとコード配置最適化ツールの評価を目的と九州大学システム LSI 研究センター

石原 亨，室山 真徳

した SH3-DSP チップの試作

九州大学大学院システム情報科学府

山口 誠一朗コンパクトかつ多入力ソーティング回路 TEG およびエッジフィ
ルタ TEG

低消費電力電流演算型メディアン値探索回路
初期シードベクトル自動生成汎用 K-MEANS プロセッサ
初期シードベクトル自動生成汎用 K-MEANS プロセッサ TEG

設計環境構築用 TEG ならびに RF 回路
CMOS 準ミリ波帯フロントエンドの研究
神経信号センシング回路 TEG

掲載頁
155

天野 英晴，長谷川 揚平，堤 聡，
155

東 勝，斎藤 正太郎

東京大学大学院新領域創成科学研究科
東京大学工学部
東京大学大学院工学系研究科

155

グェンタンリム，藤田 和英，柴田
直
福岡 雄大

156

高山 伸一

東京大学大学院工学系研究科

山崎 英男

東京大学大学院新領域創成科学研究科

柴田 直

156

東京大学大学院新領域創成科学研究科

鹿野 博嗣，藤田 和英，柴田 直

156

東京大学大学院新領域創成科学研究科

鹿野 博嗣，藤田 和英，柴田 直

東京大学大学院工学系研究科

馬 奕涛

京都大学工学部

五嶋 宏通，山岡 雅史
濱田 隆行，久保木 猛，土谷 亮，

京都大学大学院情報学研究科

2-1

157

157

小林 和淑，小野寺 秀俊

広島大学先端物質科学研究科

向井 徹，佐々木 守，岩田 穆

157

広島大学先端物質科学研究科

吉田 毅，浴 良仁，有田 真一，岩
田穆

158

第
２
章
チ
ッ
プ
試
作
報
告

リコンフィギュラブルメモリ LSI

東北大学大学院工学研究科

天野 大二朗，杉村 武昭，小西 雄太，福島 誉史，田中 徹，小柳 光

158

正
空間多重通信方式に用いる BPSK 送信機の試作

金沢大学工学部 集積回路工学研究室

空間多重通信方式に用いる BPSK 送信機の試作

金沢大学工学部 集積回路工学研究室

低温デバイスモデル作製用 MOSFET の試作

横浜国立大学工学府

ROHM018 テスト回路（プリアンプ，VGA）

東京大学工学系研究科

Karatsuba アルゴリズムに基づく小面積乗算器の設計
MIPS 命令互換一般同期評価用プロセッサ

早瀬 佳，中野 伸吾，秋田 純一，
北川 章夫
藤枝 茂，牧野 良成，早瀬 佳，秋田 純一，北川 章夫
吉川 信行，高橋 好明，河合 宣
彰，後藤 恭平
島添 健次，藤原 健，石 伯軒，高

158

159

159

橋 浩之

159

名古屋大学大学院情報科学研究科

川島 裕崇，高木 一義，高木 直史

160

東京工業大学大学院理工学研究科

原田 陽介，小平 行秀，富岡 洋
一，バクチアル アフェンディ，160

高橋 洋介，橋本 浩良，高橋 篤司
小平 行秀，富岡 洋一，原田 陽
MIPS 命令互換ユースフルスキュー評価用プロセッサ

低電源電圧に対応した低消費電力回路設計技術の評価チップ
CMOS オンチップ左手系伝送線路

80

第
２
章
チ
ッ
プ
試
作
報
告

介，バクチアル アフェンディ，高橋 洋介，橋本 浩良，高橋 篤司

神戸大学大学院自然科学研究科

飯島 正章，北村 雅之，鳥居 洋介

神戸大学工学部

沼 昌宏

東京工業大学統合研究院

金 章九，清田 淳紀，山内 拓弥，
岡田 健一，益 一哉

160

161

161

高知工科大学工学部

北地 祐子，矢野 政顕，橘 昌良

高知工科大学大学院工学研究科

桑田 聡子，川越 伸一

低電圧ログドメインフィルタと各種 TEG

豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平
和田 和千

162

0.18umCMOS 試作のための基本回路 TEG

大阪大学大学院工学研究科

下ノ村 和弘，八木 哲也

162

ミックスドシグナル LSI のための基本素子 TEG の設計

2-1

東京工業大学大学院理工学研究科

高周波基板結合検出回路

神戸大学工学部情報知能工学科

Zigbee(2.4GHz)の受信ブロックの試作と TEG

東京工業大学理工学研究科

通信用回路 TEG

東京工業大学大学院理工学研究科

パッシブ素子及びトランジスタ特性評価 TEG

東京工業大学大学院理工学研究科

対基板用アクティブデカップリング回路の試作

慶應義塾大学理工学部

対電源線用アクティブデカップリング回路の試作

慶應義塾大学理工学部

基板情報抽出用 TEG の試作

檀上 匠，荻野 哲宏，小坂 大輔，
永田 真
藤井 信生，高木 茂孝，佐藤 隆
英，ニコデムス レディアン
倉科 隆，鄭 明奎，白 戴和，張 義
偉，松澤 昭倉科 隆，鄭 明奎，白 戴和，張 義
偉，松澤 昭中野 誠彦，樋口 大輔，佐藤 大
祐，森本 一毅
中野 誠彦，樋口 大輔，佐藤 大

161

162

163

163

163

164

祐，森本 一毅164

慶應義塾大学理工学部

中野 誠彦，豊丸 弘爾

164

低電圧で動作するアナログ回路とアナログ記憶素子の設計

山形大学工学部電気電子工学科

高橋 良輔，原田 知親，奥山 澄
雄，松下 浩一165

高速通信用 CMOS アナログ基本回路＆素子 TEG

群馬大学大学院工学研究科

石原 昇

165

光送受信用高速 CMOS アナログ集積回路 TEG

群馬大学大学院工学研究科

石原 昇

165

10Gbps 光配線用開ループ型 VCSEL 駆動回路

鹿児島大学大学院理工学研究科
鹿児島大学工学部

李 言勝，厚地 保幸
関 健治，大畠 賢一，山下 喜市

166

全並列型アナログ・デジタル混載連想メモリの性能評価回路●

広島大学先端物質科学研究科

田中 裕己，弓崎 晃大

広島大学ナノデバイス・システム研究セン

マタウシュ ハンス・ユルゲン，小

ター

出 哲士
中里 和郎，宇野 重康，林 勝堅，名古屋大学工学研究科

杉山 洋平

166

166

平成１８年度第１回 ASPLA CMOS 90nm 試作 （AS90061）
題名

ミリ波帯で動作する無線通信回路
90nm 世代のばらつきおよびシグナル・パワーインテグリティ
評価チップ
プリエンファシス技術を用いたオンチップ差動伝送線路配線

大

学

名

東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科
東京大学国際・産学共同研究センター
東京工業大学統合研究院

研

究

者

藤島 実，Lai CheeHong，Oncu
Ahmet，神林 裕樹

掲載頁

167

本良 瑞樹
桜井 貴康，稲垣 賢一，皆川 拓也，呉 文豪
伊藤 浩之，杉田 英之，岡田 健
一，益 一哉

167

167

LSI の消費電力の「モニタ」「無線伝送」「削減」に関する回路技術

東京大学国際・産学共同研究センター
東京大学大規模集積システム設計教育研究

呉 文豪，鬼塚 浩平，肖 利民，桜
井 貴康

センター

高宮 真

168

平成１８年度第２回 ASPLA CMOS 90nm 試作 （AS90062）
題

名

大

学

名

東京大学新領域創成科学研究科

ミリ波帯無線通信に向けた部分回路

東京大学工学系研究科

研

究

者

掲載頁

藤島 実，ライ チーホン，オンチュ アーメット，石橋 浩二，バ
ダラワ ワサンタマーラー，神林

169

裕樹
高野 恭弥

九州大学大学院システム情報科学研究院

安浦 寛人

歩留まり向上を目的とした設計手法の有効性検証と基礎データ

九州大学システム LSI 研究センター

石原 亨，室山 真徳

取得のための TEG

九州大学大学院システム情報科学府

坂本 良太，山口 聖貴

九州大学工学部

松村 忠幸
香月 和也，小林 和淑，小野寺 秀

チップ内ばらつきを利用して歩留まりならびに性能を向上させ

京都大学情報学研究科

る FPGA その 1

京都大学電気電子工学科

90nm 世代のばらつき調査および基板バイアスを利用したばらつき抑制回路評価チップ

東京大学国際・産学共同研究センター●

大阪府立大学大学院工学研究科

電源ノイズ波形測定と MOS 基板電位特性測定 TEG

LSI 低消費電力回路技術

169

俊

169

久米 洋平
桜井 貴康，稲垣 賢一，中村 安
見，皆川 拓也，肖 利民

170

安田 真史，八幡 和樹，泉 勝俊

170小笠原 泰弘，更田 裕司，橋本 昌

大阪大学情報科学研究科

宜，尾上 孝雄

東京大学国際・産学共同研究センター

Levacq David，肖 利民，鬼塚 浩

東京大学大規模集積システム設計教育研究

平，桜井 貴康

センター

高宮 真

170

171

平成１８年度第３回 ASPLA CMOS 90nm 試作 （AS90063）
題

名

大

学

名

東京大学新領域創成科学研究科

ミリ波帯で動作する無線通信回路

東京大学工学系研究科

研

究

者

掲載頁

藤島 実，Oncu Ahmet，石橋 浩
二，後藤 陽介

172

本良 瑞樹
香月 和也，小林 和淑，小野寺 秀
俊チップ内ばらつきを利用して歩留まりならびに性能を向上させ

京都大学情報学研究科

る FPGA その 2

京都大学電気電子工学科

低電圧動作アナログ要素回路 TEG

広島大学先端物質科学研究科

電流モード高速パイプライン形 AD 変換器

広島大学先端物質科学研究科

172

久米 洋平

低電圧動作アナログ要素回路 TEG

広島大学先端物質科学研究科

低温デバイスモデル作製用 MOSFET の試作

横浜国立大学工学府

差動伝送線路を用いたオンチップバス

東京工業大学統合研究院

吉田 毅，升井 義博，小畠 康志，
岩田 穆

172

明山 亮太，岩田 穆

173

2-1

173

81

173

第
２
章

吉田 毅，升井 義博，小畠 康志，
岩田 穆
吉川 信行，高橋 好明，河合 宣
彰，後藤 恭平
木村 実人，清田 淳紀，上薗 巧，
富 万林，岡田 健一，佐藤 高史，

174

益 一哉
非同期多値データ転送に基づく LDPC デコーダチップ

東北大学電気通信研究所

低電力・高速 AD 変換器用要素回路試作

鹿児島大学工学部
鹿児島大学理工学研究科

羽生 貴弘，鬼沢 直哉
大畠 賢一，清水 佑一郎，内野 浩
基174

上村 勇仁，矢山 浩輔

東京大学国際・産学共同研究センター
LSI 低消費電力回路技術

174

新山 太郎，鬼塚 浩平，肖 利民，

東京大学大規模集積システム設計教育研究

稲垣 賢一，桜井 貴康

センター

高宮 真

175

平成１８年度第４回 ASPLA CMOS 90nm 試作 （AS90064）
題

名

大

学

名

研

究

者

掲載頁

岡田 信彬，張 家偉，張山 昌論，

素子特性のばらつきに強い非同期式 FPGA と高速動作可能な多東北大学大学院情報科学研究科

値 FPGA の試作

東北大学工学部

微細化，低電圧化された素子環境でのばらつきと設計信頼性向

東京大学国際・産学共同研究センター

桜井 貴康，稲垣 賢一，Levacq
David，鬼塚 浩平，肖 利民，石上のための基礎的な回路的研究開発

東京大学生産技術研究所

田 将也

亀山 充隆

176

石原 翔太

176

新山 太郎，周 志偉
定在波を用いた超高速クロック分配ネットワーク回路

広島大学先端物質科学研究科

汐崎 充，森 敦，佐々木 守

176

チ
ッ
プ
試
作
報
告

45nm 世代以後に向けた低電力・低リーク回路技術

中央大学理工学部情報工学科

榎本 忠儀，小林 伸彰，石川 雄
悟，金子 達也，岩成 武司，仲山177拓顕，萩原 洋介，筒井 俊博
神戸大学大学院自然科学研究科

川上 健太郎，黒田 光彦

デコーダコア

金沢大学大学院自然科学研究科
神戸大学工学部

竹村 淳
坂田 義典，川口 博，吉本 雅彦

加算器のサブスレッショルド動作評価回路，および基板電位制
御の評価回路大阪大学情報科学研究科

真，橋本 昌宜，密山 幸男，尾上

消費電力を 50%削減する動的電圧/周波数制御型 H.264/AVC

177

更田 裕司，濱本 浩一，高橋 一
177

孝雄

平成１８年度第５回 ASPLA CMOS 90nm 試作 （AS90065）
題

名メディア処理向け小面積リコンフィギュラブルプロセッサ

2 ステージパイプライン方式を用いた汎用 16 ポート SRAM
誘導結合型チップ間無線通信チャネルの諸性能評価用チップ
リングオシレータを用いた瞬時 IR-drop の観測

大

学

名

研

究

者

高橋 一真，更田 裕司，密山 幸

大阪大学情報科学研究科

男，橋本 昌宜，尾上 孝雄

広島大学ナノデバイス・システム研究セン
ター

上口 光，椋田 佑也，碧山 賢一，
マタウシュ ハンス・ユルゲン，小

掲載頁
178

178

出 哲士

慶應義塾大学理工学部

吉田 洋一，三浦 典之，黒田 忠広

178

東京工業大学統合研究院

佐藤 高史，上薗 巧，天川 修平，
中山 範明，萩原 汐，岡田 健一，

179

益 一哉
低消費電力実時間動画像処理応用マルチポート SRAM

神戸大学大学院自然科学研究科

藤原 英弘，新居 浩ニ，森田 泰

神戸大学工学部弘，野口 紘希
井口 友輔，川口 博，吉本 雅彦

179

微細 CMOS 基準電圧発生回路の設計

富山県立大学大学院工学研究科

鈴木 圭一，松田 敏弘，岩田 栄之

179

1.14Gb/s 15360bits LDPC 符号復号器 LSI

早稲田大学大学院情報生産システム研究科

清水 一範，池永 剛，後藤 敏

180走行時パワーゲーティング制御による動作時リーク電力低減技

芝浦工業大学大学院工学研究科

術の実装と評価

芝浦工業大学工学部

武田 清大，香嶋 俊裕，大久保 直昭180白井 利明，宇佐美 公良

平成１８年度第６回 ASPLA CMOS 90nm 試作 （AS90066）
題

名

大

学

名

東京大学大学院新領域創成科学研究科
ミリ波帯送受信回路と 7GHz 帯 1Gbit/s 無線通信回路向け TEG

東京大学大学院新領域創成科学研究科
東京大学工学部

2-1
82

第
２
章
チ
ッ
プ
試
作
報
告

研

究

者

藤島 実
石橋 浩二，後藤 陽介，神林 裕
樹，オウ トウ，乾 千乗

掲載頁

181

青木 征洋

ΔΣAD 変換器用低電力・高速量子化器の TEG

広島大学工学部
広島大学大学院先端物質科学研究科

原田 良枝
岩田 穆

181

可変誘導性負荷による 15GHz 定在波クロック分配ネットワーク

広島大学先端物質科学研究科

汐崎 充，森 敦，佐々木 守

181

広島大学先端物質科学研究科

汐崎 充，森 敦，佐々木 守

182

中央大学理工学部情報工学科悟，金子 達也，岩成 武司，仲山

可変誘導性負荷による 15GHz 定在波クロック分配ネットワーク(TEG)

榎本 忠儀，小林 伸彰，石川 雄
45nm 世代以後に向けた低電力・低リーク回路技術

182

拓顕，萩原 洋介，筒井 俊博
32nm 世代 SoC に向けた低電圧動作 SRAM の実験的検証

微細 CMOS 基準電圧発生回路を用いた温度センサの設計
フローディング型演算アルゴリズムに基づく超高速 LDPC デコ
ーダ VLSI の開発
電源ノイズ波形測定 TEG

神戸大学大学院自然科学研究科
神戸大学工学部

森田 泰弘，藤原 英弘，野口 紘
希，新居 浩二182

井口 友輔，川口 博，吉本 雅彦

富山県立大学大学院工学研究科

鈴木 圭一，松田 敏弘，岩田 栄之

富山県立大学工学部

押山 弘樹

183

東北大学電気通信研究所

羽生 貴弘，鬼沢 直哉，池田 智和

183小笠原 泰弘，橋本 昌宜，尾上 孝

大阪大学情報科学研究科

雄183

平成１８年度第２回 MOSIS-TSMC CMOS 0.25um 試作 （MT25062）
題

名

宇宙電磁環境観測用プラズマ波動計測アナログチップ

大

学

名

京都大学生存圏研究所

研

究

者

小嶋 浩嗣，松本 陽史，上田 義勝

掲載頁
184

平成１８年度第３回 MOSIS-TSMC CMOS 0.25um 試作 （MT25063）
題

名

高精度湿度センサー及び高速通信用基礎検討 TEG

大大阪大学工学研究科

学

名

研

究

者

田中 智之，井田 司，松岡 俊匡，
谷口 研二

掲載頁
185

JEM-EUSO 望遠鏡用 MAPMT 信号読み出し ASIC

甲南大学理工学部
ISAS/JAXA 宇宙探査工学研究系

梶野 文義
池田 博一

185

平成１７年度第４回 MOSIS-TSMC CMOS 0.25um 試作 （MT25054）
題

名

弱反転領域動作ΔΣモジュレータ

大

学

名

研

究

者

井田 司，田中 智之，松岡 俊匡，

大阪大学工学研究科

谷口 研二

掲載頁
186

平成１８年度第１回 MOSIS-TSMC CMOS 0.18um 試作 （MT18061）
題

名3 次元集積技術を用いたマルチオブジェクト認識システムのための画像前処理チップ

3 次元集積技術を用いたマルチオブジェクト認識システムのための参照メモリチップ

3 次元集積技術を用いたマルチオブジェクト認識システムのための検出・認識チップ

大

学

名

広島大学大学院先端物質科学研究科
広島大学ナノデバイス・システム研究セン

研

究

者

亀田 成司，安藤 博士，有園 大介，小田原 正起，佐々木 守，岩ター

田穆佐々木 信雄，吉川 公麿

広島大学大学院先端物質科学研究科
広島大学ナノデバイス・システム研究セン介，佐々木 守，岩田 穆

187

安藤 博士，亀田 成司，有園 大

ター佐々木 信雄，木元 健太郎，吉川公麿

広島大学大学院先端物質科学研究科
広島大学ナノデバイス・システム研究セン介，佐々木 守，岩田 穆

ター

掲載頁

187

安藤 博士，亀田 成司，有園 大
佐々木 信雄，木元 健太郎，吉川公麿

187

平成１８年度第３回 MOSIS-TSMC CMOS 0.18um 試作 （MT18063）
題

名リコンフィギュラブル RF 回路に向けた 0.98-6.6GHz 広帯域
VCO
UWB 送受信回路チップ

大

学

名

研

究

者

伊藤 雄作，菅原 弘雄，岡田 健

東京工業大学統合研究院

一，益 一哉

広島大学ナノデバイス・システム研究セン

佐々木 信雄，福田 雅志，新田 雅

ター和，吉川 公麿

掲載頁
188

188

平成１８年度第１回 OKI SOI CMOS 0.15umSOI 試作 （OKI0603）
題

名

大

学

名

LSI 基板変更法テスト用デバイス・回路搭載の SOI チップ Version1

東京大学大学院工学系研究科●

京都大学情報学研究科

無線 LAN 受信機の RF フロントエンドの試作

大阪大学大学院工学研究科

研

究

者

三田 吉郎，シーサムラーヌ・サックダー
牟田 博和，小林 和淑，小野寺 秀俊木原 崇雄，中村 圭志，松岡 俊
匡，谷口 研二

掲載頁
189

189

2-1
189

83

宇宙航空研究開発機構宇宙科学研究本部
FD-SOI によるセンサー用フロントエンド回路

CMOS アクティブ型磁界プローブ
ボディ電位フォース・モニタ回路と SOI トランジスタ回路技術
集積化マイクロ磁界プローブ

宇宙探査工学研究系

池田 博一

高エネルギー加速器研究機構素粒子原子核
研究所

新井 康夫

静岡大学電子科学研究科

青山 聡

静岡大学電子工学研究所

川人 祥二

東北大学大学院工学研究科

山口 正洋

早稲田大学大学院情報生産システム研究科

岡村 怜王奈，吉原 務

190

190

東北大学大学院工学研究科

山口 正洋，小屋 祥太

東北大学工学部

鳥塚 英樹

190
191

平成１８年度第２回 OKI SOI CMOS 0.15umSOI 試作 （OKI0610）
題

名

LSI 基板変更法テスト用デバイス・回路搭載の SOI チップ Version2

大

学

名

東京大学大学院工学系研究科

研

究

者

三田 吉郎，シーサムラーヌ・サッ
クダー

掲載頁
192

トランスを用いた広帯域 LNA

大阪大学大学院工学研究科

木原 崇雄，松岡 俊匡，谷口 研二

192

生体信号用低電圧 A/D 変換回路と 3 倍 VDD 動作フィルタ回路

東京工業大学統合研究院

石田 光一，益 一哉

192

RF マイクロ電磁界プローブ

東北大学大学院工学研究科

山口 正洋，小屋 祥太

東北大学工学部

鳥塚 英樹

193

第
２
章
チ
ッ
プ
試
作
報
告

平成１７年度第２回日立 CMOS 0.18um 試作 （HIT18052）
題

名多目的 k-mean 学習プロセッサ

究

者

掲載頁

伊藤 潔人，柴田 直

194

東京大学大学院新領域創成科学研究科

オストルク オゥグ，柴田 直

194

東京大学工学系研究科

石田 光一

195

相乗りする複数デジタル回路 IP のオンチップ測定方式

広島市立大学情報科学研究科

吉原 理記，井上 智宏，浅生 宗隆，谷川 一哉，弘中 哲夫

195

高速バスドライバ回路の改良

明星大学情報学部

秋山 豊，宇佐美 保，大塚 寛治

195

プリエンファシス技術を用いたオンチップ差動伝送線路配線

東京工業大学統合研究院

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

九州工業大学情報工学部

オンチップ電流検出回路用センサアレイとアナログ・ディジタ
ル変換回路

チ
ッ
プ
試
作
報
告

研

東京大学大学院新領域創成科学研究科

Early Visual Processing Chip Employing Cache Memory
Architecture

第
２
章

名

194

Time-domain Computation Architecture84

学

鹿野 博嗣，伊藤 潔人，柴田 直

Mixed-Signal Focal-Plane Image Processor Employing

2-1

大東京大学大学院新領域創成科学研究科

伊藤 浩之，杉田 英之，岡田 健
一，益 一哉

196

渡邊

196

実，小林 史典

中野 誠彦，西山 茂樹，樋口 大

リング発振器を用いた基板ノイズ評価用回路の試作

慶應義塾大学理工学部

インバータチェインを用いた基板ノイズ評価用回路の試作

慶應義塾大学理工学部

中野 誠彦，西山 茂樹，樋口 大輔，森本 一毅

197

9／7 タップウェーブレットフィルタ

関西大学工学部

堀場 康孝

197

輔，森本 一毅

196

2.

2

チップ種別一覧
MEMS

ラン名

タ

イ

ト

ル

研

究

者

掲載頁

OKI0603

LSI基板変更法テスト用デバイス・回路搭載のSOIチップVersion1

三田 吉郎，シーサムラーヌ・サックダー

189

OKI0610LSI基板変更法テスト用デバイス・回路搭載のSOIチップVersion2

三田 吉郎，シーサムラーヌ・サックダー

192

TEG(特性評価回路など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90061

90nm世代のばらつきおよびシグナル・パワーインテグリティ評価チップ

桜井 貴康，稲垣 賢一，皆川 拓也，呉 文豪

167

AS90061

LSIの消費電力の「モニタ」「無線伝送」「削減」に関する回路技術

呉 文豪，鬼塚 浩平，肖 利民，桜井 貴康, 高宮 真

168

歩留まり向上を目的とした設計手法の有効性検証と基礎データ取得のため

安浦 寛人, 石原 亨，室山 真徳, 坂本 良太，山口 聖貴,

のTEG

松村 忠幸

169

AS90062

90nm世代のばらつき調査および基板バイアスを利用したばらつき抑制回
路評価チップ

桜井 貴康，稲垣 賢一，中村 安見，皆川 拓也，肖 利民

170

AS90062●

安田 真史，八幡 和樹，泉 勝俊

170

AS90062

電源ノイズ波形測定とMOS基板電位特性測定TEG

小笠原 泰弘，更田 裕司，橋本 昌宜，尾上 孝雄

170

AS90062

LSI低消費電力回路技術

Levacq David，肖 利民，鬼塚 浩平，桜井 貴康, 高宮真171AS90063

LSI低消費電力回路技術

AS90064

微細化，低電圧化された素子環境でのばらつきと設計信頼性向上のための基礎的な回路的研究開発

AS90064

45nm世代以後に向けた低電力・低リーク回路技術

AS90064

加算器のサブスレッショルド動作評価回路，および基板電位制御の評価回路AS90065

リングオシレータを用いた瞬時IR-dropの観測

AS90062

新山 太郎，鬼塚 浩平，肖 利民，稲垣 賢一，桜井 貴康, 高宮 真桜井 貴康，稲垣 賢一，Levacq David，鬼塚 浩平，
肖 利民，石田 将也, 新山 太郎，周 志偉
榎本 忠儀，小林 伸彰，石川 雄悟，金子 達也，岩成 武司，仲山 拓顕，萩原 洋介，筒井 俊博
更田 裕司，濱本 浩一，高橋 一真，橋本 昌宜，密山 幸
男，尾上 孝雄
佐藤 高史，上薗 巧，天川 修平，中山 範明，萩原 汐，
岡田 健一，益 一哉

175

176

177

177

179

AS90066

ΔΣAD変換器用低電力・高速量子化器のTEG

原田 良枝, 岩田 穆

181

AS90066

可変誘導性負荷による15GHz定在波クロック分配ネットワーク(TEG)

汐崎 充，森 敦，佐々木 守

182

AS90066

電源ノイズ波形測定TEG

小笠原 泰弘，橋本 昌宜，尾上 孝雄

183

HIT18052

オンチップ電流検出回路用センサアレイとアナログ・ディジタル変換回路

石田 光一

195

HIT18052

相乗りする複数デジタル回路IPのオンチップ測定方式

吉原 理記，井上 智宏，浅生 宗隆，谷川 一哉，弘中 哲
夫

195

HIT18052

高速バスドライバ回路の改良

秋山 豊，宇佐美 保，大塚 寛治

195

MOT052

計数回路，メモリレジスタ，および10進加算回路の設計試作波多野 裕, 鈴木 博也，森 章紀，田力 正徳，芝田 通明

9393

MOT052

計数回路，メモリレジスタ，および10進加算回路の設計試作波多野 裕, 鈴木 博也，森 章紀，芝田 通明，田力 正徳

MOT052MOS型定電流回路の設計・試作(7)定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

93

MOT052

MOS型整流回路・直流電圧増幅回路の設計・試作 (6)定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

94

MOT052

MOS型温度センサ回路の設計・試作

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

94

MOT061

カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作波多野 裕，鈴木 剛弘，隈部 正隆，山口 祐揮

99

波多野 裕，成島 晃久，福島 悠介，加治 寛己

99

MOT061

カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作

MOT061

カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作波多野 裕，加治 寛己，岡本 悠未，杉山 祐介

99

MOT061

全MOS型定電流および（定電流／定電圧）回路の設計・試作（1）

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

100

MOT061

MOS型温度スイッチ回路の設計・試作

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

100

MOT061VLSIプロセスによる光検出器の試作

飯山 宏一，山王 紀明

105

MT25063

高精度湿度センサー及び高速通信用基礎検討TEG

田中 智之，井田 司，松岡 俊匡，谷口 研二

185

OKI0603●

牟田 博和，小林 和淑，小野寺 秀俊

189

OKI0603

ボディ電位フォース・モニタ回路とSOIトランジスタ回路技術

岡村 怜王奈，吉原 務

190

高周波回路用回路素子のモデリング藤島 実，石橋 浩二，小林 直樹，バダラワ ワサンタマーラー, 本良 瑞樹

152

RO1805

2-2
85

第
２
章
チ
ッ
プ
試
作
報
告

2-2
86

第
２
章
チ
ッ
プ
試
作
報
告

外谷 昭洋，升井 義博，向井 徹，Hossain Quazi，岩田穆

RO1805

アナログ回路評価TEG

RO1805●

RO1805●

RO18061

コンパクトかつ多入力ソーティング回路TEGおよびエッジフィルタTEG

RO18061

設計環境構築用TEGならびにRF回路

五嶋 宏通，山岡 雅史, 濱田 隆行，久保木 猛，土谷亮，小林 和淑，小野寺 秀俊

RO18061

ROHM018テスト回路（プリアンプ，VGA）

島添 健次，藤原 健，石 伯軒，高橋 浩之

159

RO18061

低電源電圧に対応した低消費電力回路設計技術の評価チップ

飯島 正章，北村 雅之，鳥居 洋介, 沼 昌宏

161

高田 雅史，高木 宏章，中野 伸吾，早瀬 佳，村上 知
倫，牧野 良成，秋田 純一，北川 章夫
高田 雅史，高木 宏章，中野 伸吾，早瀬 佳，村上 知
倫，牧野 良成，秋田 純一，北川 章夫
グェンタンリム，藤田 和英，柴田 直, 福岡 雄大, 高山
伸一

153

153

153

156

157

RO18061

CMOSオンチップ左手系伝送線路

金 章九，清田 淳紀，山内 拓弥，岡田 健一，益 一哉

161

RO18061

ミックスドシグナルLSIのための基本素子TEGの設計

北地 祐子，矢野 政顕，橘 昌良, 桑田 聡子，川越 伸一

161

RO18061

0.18umCMOS試作のための基本回路TEG

下ノ村 和弘，八木 哲也

162

RO18061

高周波基板結合検出回路

檀上 匠，荻野 哲宏，小坂 大輔，永田 真

162

RO18061

パッシブ素子及びトランジスタ特性評価TEG

倉科 隆，鄭 明奎，白 戴和，張 義偉，松澤 昭

163

RO18061

基板情報抽出用TEGの試作

中野 誠彦，豊丸 弘爾

164

RO18061

低電圧で動作するアナログ回路とアナログ記憶素子の設計

高橋 良輔，原田 知親，奥山 澄雄，松下 浩一

165

RO18061

高速通信用CMOSアナログ基本回路＆素子TEG

石原 昇

165

RO350512

ばらつき評価用テスト回路

寺田 和夫，向 建宇

117

RO350512

基本デバイスTEGの試作

佐々木 健太，三浦 和仁，井上 浩

117

RO350512

シャントコンダクタンスを挿入したオンチップ伝送線路の特性評価

橋本 昌宜，Siriporn Jangsombatsiri, 土谷 亮

121

RO35059

アナログLSIのための基本RC素子TEGの設計

安岡 佐知子，橘 昌良, 川越 伸一

107
124

RO35061

LSI故障診断装置評価用TEG (1-1)

三浦 克介，中前 幸治

RO35061

LSI故障診断装置評価用TEG (1-2)

三浦 克介，中前 幸治

124

RO35062

信号伝播波形測定のためのオンチッププローブ回路の試作

川越 伸一, 橘 昌良

126

RO35063時変電源電圧駆動ダイナミック回路と擬似断線故障回路の試作

清水 達也, 美崎 洋介，東條 充, 四柳 浩之

132

RO35064

列並列A/D変換回路TEG

木村 孝之

137

RO35064

多値差動ロジック回路を用いた32ビットレジスタファイルおよびTEG

羽生 貴弘，望月 明，白濱 弘勝

140

RO35064

LSI故障診断装置評価用TEG (1-3)

三浦 克介，中前 幸治

142

RO35064

LSI故障診断装置評価用TEG (2-1)

三浦 克介，中前 幸治

142

RO35064

LSI故障診断装置評価用TEG (2-2)

三浦 克介，中前 幸治

142

RO35065

信号伝播波形測定のためのオンチッププローブ回路の試作（2）川越 伸一, 橋田 啓示，真田 克，橘 昌良

147

RO35065

LSI故障診断装置評価用TEG (3-1)

三浦 克介，中前 幸治

149

RO35065

LSI故障診断装置評価用TEG (3-2)

三浦 克介，中前 幸治

150

RO35065

LSI故障診断装置評価用TEG (3-3)

三浦 克介，中前 幸治

150

RO35065

LSI故障診断装置評価用TEG (3-4)

三浦 克介，中前 幸治

150

RO35065

LSI故障診断装置評価用TEG (3-5)

三浦 克介，中前 幸治

151

RO35065

LSI故障診断装置評価用TEG (4)三浦 克介，中前 幸治

151

アナデジ混載
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90063低電圧動作アナログ要素回路TEG

吉田 毅，升井 義博，小畠 康志，岩田 穆

172

AS90063低電圧動作アナログ要素回路TEG

吉田 毅，升井 義博，小畠 康志，岩田 穆

173

MOT061

電圧モード多値論理基本回路とアナログ回路の試作

稲葉 基

105

MT25063

JEM-EUSO望遠鏡用MAPMT信号読み出しASIC

梶野 文義, 池田 博一

185

OKI0603

集積化マイクロ磁界プローブ

山口 正洋，小屋 祥太, 鳥塚 英樹

191

OKI0610

RFマイクロ電磁界プローブ

山口 正洋，小屋 祥太, 鳥塚 英樹

193

スマートRFIDタグ用心音抽出回路と個体識別符号生成回路，及びその他関山川 俊貴，Timischl Felix ，千代永 純一，梅田 武，

連回路

中島 晃，米澤 隆広

112
126

RO350511
RO35062

RFID向け内部発振回路の設計・試作

本田 将士，坂井 靖文，小谷 光司，伊藤 隆司

RO35062

Preamp/Shaper信号処理回路とDACテスト回路

島添 健次，高橋 浩之

126

RO35063

16chPET用WaveformSampling型信号処理回路

島添 健次，高橋 浩之

130RO35063

導電性衣服上の電力重畳通信トランシーバ

村上 知倫，矢尾 真理子，秋田 純一

RO35063

10ビットパイプラインADCの試作

房安 貴弘, 山口 頼人，佐野 哲

135

RO35065

PET用波形サンプリング型信号処理回路

島添 健次，高橋 浩之

145

132

アナログ/デジタル信号処理プロセッサ
ラン名

タ

イ

ト

ル

AS90064

素子特性のばらつきに強い非同期式FPGAと高速動作可能な多値FPGAの試作

AS90064

消費電力を50%削減する動的電圧/周波数制御型H.264/AVCデコーダコア

AS90065

メディア処理向け小面積リコンフィギュラブルプロセッサ

AS90066

45nm世代以後に向けた低電力・低リーク回路技術

研

究

者

岡田 信彬，張 家偉，張山 昌論，亀山 充隆, 石原 翔太
川上 健太郎，黒田 光彦, 竹村 淳, 坂田 義典，川口 博，
吉本 雅彦
高橋 一真，更田 裕司，密山 幸男，橋本 昌宜，尾上 孝雄榎本 忠儀，小林 伸彰，石川 雄悟，金子 達也，岩成 武

掲載頁
176

177

178

司，仲山 拓顕，萩原 洋介，筒井 俊博

182
96

電流モード増幅器

HENG SOCHEAT，PHAM CONG KHA

3次元集積技術を用いたマルチオブジェクト認識システムのための検出・認安藤 博士，亀田 成司，有園 大介，佐々木 守，岩田識チップ穆, 佐々木 信雄，木元 健太郎，吉川 公麿

187

RO18061

低消費電力電流演算型メディアン値探索回路

山崎 英男, 柴田 直

156

RO18061

初期シードベクトル自動生成汎用K-MEANSプロセッサ鹿野 博嗣，藤田 和英，柴田 直

156

RO18061

初期シードベクトル自動生成汎用K-MEANSプロセッサTEG

鹿野 博嗣，藤田 和英，柴田 直, 馬 奕涛

157

RO18061

リコンフィギュラブルメモリLSI

RO350512

自己修復アナログネットワーク

MOT052
MT18061

RO35059

RO35062

天野 大二朗，杉村 武昭，小西 雄太，福島 誉史，田中Burst firing Inverse function Delayed Model によるニューラルネットワ
ーク
ソースフォロワのダイナミック切り離し現象を用いた極端値除外平均値回
路

徹，小柳 光正158

藤原 健，高橋 浩之

118

末永 晋也，早川 吉弘，中島 康治

107

馬 文静，三田 吉郎, 柴田 直

125

RO35063

多値FPGAの演算セルとFGMOS機能パスゲートの等価回路

中谷 好博，岡田 信彬，張山 昌論，亀山 充隆

128

RO35063

多値・2値ハイブリッド制御信号を用いたマルチコンテクストFPGA

中谷 好博，張山 昌論，亀山 充隆

128

RO35063

多相構造およびSDFAを用いた32倍デシメーションフィルタ

田上 知樹，和保 孝夫

131

RO35064

Verilog-HDLを用いた非同期FPGAの設計

張山 昌論，亀山 充隆

137

HENG SOCHEAT，SHIMIZU MARIE，PHAM

RO35064

LDO用の過電流保護回路

RO35065

人工網膜チップにおける可変バイアス電圧生成回路

小林 貴史，福島 誉史，田中 徹，小柳 光正

144

RO35065

演算ユニット回路PE(Processing Element)の試作

阮 双玉，大島 豊，難波 一輝，伊藤 秀男, 池田 卓史

148

CONG KHA

139

アナログ(PLL，A-D/DC-DCコンバータなど)
ラン名
AS90061

タ

イ

ト

ル

ミリ波帯で動作する無線通信回路

研

究

者

藤島 実，Lai CheeHong，Oncu Ahmet，神林 裕樹,
本良 瑞樹

AS90063ミリ波帯で動作する無線通信回路

藤島 実，Oncu Ahmet，石橋 浩二，後藤 陽介, 本良瑞樹

AS90063電流モード高速パイプライン形AD変換器

明山 亮太，岩田 穆

AS90063低電力・高速AD変換器用要素回路試作

大畠 賢一，清水 佑一郎，内野 浩基, 上村 勇仁，矢山

掲載頁
167

172
173

浩輔

174

AS90064

定在波を用いた超高速クロック分配ネットワーク回路

汐崎 充，森 敦，佐々木 守

176

AS90065

微細CMOS基準電圧発生回路の設計

鈴木 圭一，松田 敏弘，岩田 栄之

179

AS90066ミリ波帯送受信回路と7GHz帯1Gbit/s無線通信回路向けTEG

藤島 実, 石橋 浩二，後藤 陽介，神林 裕樹，オウ ト
ウ，乾 千乗, 青木 征洋

181
181

AS90066

可変誘導性負荷による15GHz定在波クロック分配ネットワーク

汐崎 充，森 敦，佐々木 守

AS90066

微細CMOS基準電圧発生回路を用いた温度センサの設計

鈴木 圭一，松田 敏弘，岩田 栄之, 押山 弘樹

183

HIT18052

リング発振器を用いた基板ノイズ評価用回路の試作

中野 誠彦，西山 茂樹，樋口 大輔，森本 一毅

196

MOT052

復調システム内回路ブロックの試作佐々木 健太，三浦 和仁，井上 浩

95

MOT052増幅演算器設計コンテスト参加回路

MOT052CMOS DC-DCコンバータ出力LSIの開発

鈴木 寛人，小野 貴史，清川 幸哉，久保 俊一, 和田 和
千96

宮崎 崇裕，松田 敏弘，岩田 栄之

97

2-2
87

第
２
章
チ
ッ
プ
試
作
報
告

2-2
88

第
２
章
チ
ッ
プ
試
作
報
告

MOT052基準電圧発生回路を用いた温度センサの設計

鈴木 圭一，松田 敏弘，岩田 栄之

97

MOT052小型加速度センサ用回路の設計

杉本 考行，松田 敏弘，岩田 栄之

97

MOT052演算増幅器の試作

藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディ
アン

98
98

MOT052高線形化CMOSトランスコンダクタとカレントミラー

庄野 和宏，董 宇輝，石橋 幸男

MOT061

MOS型バイアス回路の試作

佐々木 健太，井上 浩

101

MOT06190度移相器とアナログ形PLL用位相比較器の設計

三浦 和仁，佐々木 裕史，井上 浩

101

MOT0612値位相比較方式PLL周波数シンセサイザ

尾保手 茂樹102

MOT061CMOS DC-DCコンバータ出力LSIの開発

宮崎 崇裕，松田 敏弘，岩田 栄之

102

MOT061

小型加速度センサ用オペアンプの設計

杉本 考行，松田 敏弘，岩田 栄之

103

MOT061

基準電圧発生回路を用いた温度センサの設計

鈴木 圭一，松田 敏弘，岩田 栄之, 押山 弘樹

103

MOT061

小型加速度センサ用回路の設計

杉本 考行，松田 敏弘，岩田 栄之

103

MOT061

演算増幅器の試作(2)藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディ
アン

104

MOT061

チャージポンプ型DCDCコンバータ電源回路設計

潘 俊，井上 靖秋

104

MOT061

演算増幅器設計試作を通じた高専LSI設計教育

石川 洋平，金子 絢美，西原 望

106MT25054

弱反転領域動作ΔΣモジュレータ

井田 司，田中 智之，松岡 俊匡，谷口 研二

186

OKI0603

FD-SOIによるセンサー用フロントエンド回路

池田 博一, 新井 康夫

190

OKI0610

生体信号用低電圧A/D変換回路と3倍VDD動作フィルタ回路

石田 光一，益 一哉

192

RO18061

脳波計測無線通信システム

藤島 実, 高野 恭弥

155

RO18061

神経信号センシング回路TEG

吉田 毅，浴 良仁，有田 真一，岩田 穆

158

RO18061

低電圧ログドメインフィルタと各種TEG

秋田 一平, 和田 和千

162

RO18061

対基板用アクティブデカップリング回路の試作

中野 誠彦，樋口 大輔，佐藤 大祐，森本 一毅

164

RO18061

対電源線用アクティブデカップリング回路の試作

中野 誠彦，樋口 大輔，佐藤 大祐，森本 一毅

164

RO350510

10chPreamp/Shaper/Discriminator

島添 健次，高橋 浩之

109

RO350510

16ch低雑音CMOSプリアンプ

島添 健次，高橋 浩之

109

RO350511

広い電圧余裕を持つ低電圧スイッチトカレントΔΣ変調器

加藤 正史，櫛田 幸一郎，荒井 英輔

114
116

RO35051210bitパイプラインA/Dコンバータの設計

桐原 正治，川原 聡，谷口 研二

RO350512

10chPET用波形サンプリング型ASIC

島添 健次，高橋 浩之

118

RO350512

FM中間信号を用いたΔΣ変調器

松原 渉，前澤 宏一

120

RO35061

CMOS DC-DCコンバータ制御LSIの開発

宮崎 崇裕，松田 敏弘，岩田 栄之

123

RO35062

UHF帯RFID向け電源回路

坂井 靖文，本田 将士，小谷 光司，伊藤 隆司

125

RO35063

アクティブノイズコントロール用アナログ集積回路

大畑 宏文，加藤 正史

129

RO35063

2次スロープ補償を用いた電流制御方式DC-DCコンバータの試作

櫻井 宏樹，海村 静和，中村 裕亮，杉本 泰博

129

RO35063

Preamp/Shaper信号処理回路とDACテスト回路

島添 健次，高橋 浩之

130

RO35063

パイプライン型A/D変換器の基本要素回路の試作

長谷 宗彦，和保 孝夫

131

RO35063低電圧広ダイナミックレンジアナログフィルタ

秋田 一平, 和田 和千

133

RO35063

基板雑音の測定用TEG と非線形素子を用いたADC

鈴木 寛人，八木 大介，小野 貴史, 和田 和千

134

RO35063

FM中間信号を用いたΔΣ変調器2

松原 渉，前澤 宏一

134

RO35063

FM中間信号を用いたΔΣ変調器のための要素回路の検討

前澤 宏一

134

RO35063

マルチ環境センサ用インターフェイス回路

福本 洋祐，藤田 孝之，前中 一介, 鈴木 文章

135

RO35064

オペアンプの設計

RO35064

オペアンプシェア‐パイプライン型A/D変換器の試作

RO35064

利得可変CMOS差動オペアンプ

池田 智，熊倉 芳明，田澤 正和，田中 成斗，寺澤 大志，清水 由幸，谷口 研二

137

長谷 宗彦，和保 孝夫

138

遠藤 茂，和保 孝夫

138

鈴木 寛人, 小山 靖仁，中田 光俊，山下 知憲，和田 和

RO35064

基板雑音の打ち消し回路と演算増幅回路

RO35064

低消費電力電流モードアルゴリズミックA／D変換器

RO35065

CMOSオペアンプの試作

海野 正典，野口 司，上田 和宏

144

RO35065

Preamp/Shaper回路とADCテスト回路

島添 健次，高橋 浩之

146

千

139

春山 健一，和保 孝夫

143

RO35065

16ch低雑音CMOSプリアンプ

島添 健次，高橋 浩之

146

RO35065

CMOS DC-DCコンバータ制御LSIの開発

宮崎 崇裕，松田 敏弘，岩田 栄之148イメージセンサ/スマートセンサ
ラン名
HIT18052

タ

イ

ト

ル

研

Mixed-Signal Focal-Plane Image Processor Employing Time-domain
Computation Architecture

究

者

掲載頁

伊藤 潔人，柴田 直

19496

MOT052受光回路の特性試験チップ

原 重臣

MOT061100ピクセルの基礎実験用イメージセンサ

原 重臣

102

MOT061

BioCMOS回路

中里 ，宇野 ，大浦 ，杉本 圭正，塚田106

伊藤 潔人，柴田 直

152

伊藤 潔人，柴田 直

152

RO1805Mixed-Signal Focal-Plane Image Processor Employing Time-domain
Computation Architecture

RO1805Mixed-Signal Focal-Plane Image Processor Employing Time-domain
Computation Architecture

RO1805

イメージセンサTEG

RO350510

電流モード可変解像度エッジフィルタ

野村 啓二，安達 雄大，香川 景一郎，布下 正宏，太田淳

154

仁木 祐介, 柴田 直

108
108

RO350510

減算器分離型可変解像度エッジ抽出フィルタ

藤田 和英, 柴田 直

RO350510

単分子オンチップ計測集積回路

中里 和郎，宇野 重康，石崎 賢治，清水 毅，山口 賢

111

RO350511

静電容量型センサ用容量検出回路

中村 和正，松本 佳宣

115

RO350511

蓄積容量変調型イメージセンサ

下ノ村 和弘，八木 哲也

115

RO350512

画素毎に露光時間調節が可能なCMOSイメージセンサの試作

畑野 昌洋，亀田 成司，岩田 穆

116

RO35051264×64画素光無線LAN用ビジョンチップ

RO350512

光無線LAN TEG

RO350512

傾斜面型共焦点法による3次元計測のための高機能イメージセンサ

RO350512

単分子オンチップ計測CMOS回路

吉田 明洋，野村 啓二，香川 景一郎，布下 正宏，太田淳
吉田 明洋，野村 啓二，香川 景一郎，布下 正宏，太田淳
前田 康次，村井 俊文，宮崎 大介，向井 孝彰, 香川 景

118

119

一郎，太田 淳119

中里 和郎，宇野 重康，石崎 賢治，清水 毅，山口 賢

121

RO35062

画素毎に露光時間調節が可能なCMOSイメージセンサの試作

畑野 昌洋，亀田 成司，岩田 穆

125

RO35062

単分子オンチップ計測集積回路

中里 和郎，宇野 重康，石崎 ，清水 ，山口 賢

127

RO35063

生体用途向け電位センサの試作

島添 健次，高橋 浩之

130

RO35064

蓄積時間・バイアス電圧の自動調整機能を備えたCMOSイメージセンサ

門馬 太平

136
136

RO35064電流モード可変解像度エッジフィルタ

仁木 祐介，柴田 直

RO35064

高速2次元集積化磁気センサ

木村 孝之

138

RO35065

減算器分離型可変解像度アナログエッジフィルタ

藤田 和英，柴田 直

144

89

その他
ラン名
AS90062

タ

イ

ト

ル

チップ内ばらつきを利用して歩留まりならびに性能を向上させるFPGAそ
の1

研

究

者

掲載頁

香月 和也，小林 和淑，小野寺 秀俊, 久米 洋平

169

AS90065

1.14Gb/s 15360bits LDPC符号復号器LSI

清水 一範，池永 剛，後藤 敏

180

HIT18052

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

渡邊

196

実，小林 史典インバータチェインを用いた基板ノイズ評価用回路の試作

中野 誠彦，西山 茂樹，樋口 大輔，森本 一毅

3次元集積技術を用いたマルチオブジェクト認識システムのための画像前処

亀田 成司，安藤 博士，有園 大介，小田原 正起，佐々理チップ木 守，岩田 穆, 佐々木 信雄，吉川 公麿

187

OKI0603

CMOSアクティブ型磁界プローブ

青山 聡, 川人 祥二, 山口 正洋

190
110

HIT18052
MT180612-2

197

RO350510

ダイナミック光再構成型ゲートアレイ

渡邊 実，小林 史典

RO350511

LSIテスタ／EBプローバ実習用回路

金子 康隆，秋田 純一，北川 章夫

114

RO350512

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ

渡邊 実，小林 史典

119

RO35060

SFQ/CMOSハイブリッドメモリ用ハイブリッドアンプの試作

吉川 信行，高橋 好明，河合 宣彰

122RO35064

ディスプレイ出力付き計算機ASIC

門馬 太平

136

RO35065

受光素子，光再構成回路評価チップ1

渡邊 実，小林 史典

147

RO35065

受光素子，光再構成回路評価チップ2

渡邊 実，小林 史典

147

第
２
章
チ
ッ
プ
試
作
報
告

ニューテクノロジ
ラン名AS90061
AS90063

タ

イ

ト

ル

研

プリエンファシス技術を用いたオンチップ差動伝送線路配線
チップ内ばらつきを利用して歩留まりならびに性能を向上させるFPGAそ
の2

究

者

掲載頁

伊藤 浩之，杉田 英之，岡田 健一，益 一哉

167

香月 和也，小林 和淑，小野寺 秀俊, 久米 洋平

172

AS90063

差動伝送線路を用いたオンチップバス

木村 実人，清田 淳紀，上薗 巧，富 万林，岡田 健一，
佐藤 高史，益 一哉

174

HIT18052

プリエンファシス技術を用いたオンチップ差動伝送線路配線

伊藤 浩之，杉田 英之，岡田 健一，益 一哉

196

堀 道弘，岩田 穆

108

RO350510

ストカスティックコンピューティングシステムによるマンハッタン距離計
算回路の設計マイクロプロセッサ
ラン名

第
２
章
チ
ッ
プ
試
作
報
告

ト

ル

研

究

者

掲載頁

鹿野 博嗣，伊藤 潔人，柴田 直

194

MOT052パルス形環状ニューラルネットワークの試作

清水 昭宏，佐伯 勝敏，関根 好文

94

MOT052

CMOSを用いた基準電圧源回路の試作Ⅰ

松木 誠司，佐伯 勝敏，関根 好文

95

MOT052演算増幅器の試作

小野 克幸，谷口 浩介，林 祐吾，清水 昭宏，松木 誠
司，佐伯 勝敏，関根 好文

95
100

MOT061

パルス形ハードウェアCPGモデルの試作

小野 克幸，佐伯 勝敏，関根 好文

MOT061

CMOSを用いた基準電圧源回路の試作II

松木 誠司，佐伯 勝敏，関根 好文

101

MOT0612相駆動断熱的論理回路による4bit配列型乗算器

高橋 康宏，関根 敏和, 横山 道央

105

MT18063

リコンフィギュラブルRF回路に向けた0.98-6.6GHz広帯域VCO

伊藤 雄作，菅原 弘雄，岡田 健一，益 一哉

188

RO1806190

イ

多目的k-mean学習プロセッサ

RO18061

2-2

タ

HIT18052

動的リコンフィギャラブルプロセッサのプロセッシングエレメントの試作
電力見積もりツールとコード配置最適化ツールの評価を目的としたSH3DSPチップの試作

天野 英晴，長谷川 揚平，堤 聡，中村 拓郎，西村 隆，
佐野 徹，加東 勝，斎藤 正太郎

155

石原 亨，室山 真徳, 山口 誠一朗

155

原田 陽介，小平 行秀，富岡 洋一，バクチアル アフェ

RO18061

MIPS命令互換一般同期評価用プロセッサ

RO18061

MIPS命令互換ユースフルスキュー評価用プロセッサ

RO350510

8bitパイプラインプロセッサ

RO35063

PIC互換プロセッサ

RO35064

マルチスレッディングプロセッサ木村 晋二，ザン チェンジエ

140

RO35064

多値差動ロジック回路を活用た高性能データパス

羽生 貴弘，望月 明，白濱 弘勝

140

ンディ，高橋 洋介，橋本 浩良，高橋 篤司
小平 行秀，富岡 洋一，原田 陽介，バクチアル アフェ
ンディ，高橋 洋介，橋本 浩良，高橋 篤司
市川 彰孝，志村 一樹，間所 峻洋，小林 良太郎，島田俊夫
谷口 英樹，永田 真稔，古川 智康，小林 良太郎，島田俊夫, 宮野 純

160

160

110

135

RO35064

16ビットパイプラインプロセッサの設計実習

池永 剛

141

RO35064

16ビットパイプラインプロセッサの設計実習

池永 剛

141

RO35064

実験用マイクロプロセッサおよび非同期シリアル通信回路

RO35065

セキュアプロセッサ SEP-6Rの設計

平山 雄也，斉藤 桂一，杉森 亘，高山 浩司，輪島 基，
内倉 尚治，藤田 実

141

曽我 正和, 高橋 大介

149

メモリ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

低温デバイスモデル作製用MOSFETの試作

吉川 信行，高橋 好明，河合 宣彰，後藤 恭平

173

AS90065

2ステージパイプライン方式を用いた汎用16ポートSRAM

上口 光，椋田 佑也，碧山 賢一，マタウシュ ハンス・ユルゲン，小出 哲士

178

AS90065

低消費電力実時間動画像処理応用マルチポートSRAM

AS90066

32nm世代SoCに向けた低電圧動作SRAMの実験的検証

森田 泰弘，藤原 英弘，野口 紘希，新居 浩二, 井口 友輔，川口 博，吉本 雅彦

3次元集積技術を用いたマルチオブジェクト認識システムのための参照メモ

安藤 博士，亀田 成司，有園 大介，佐々木 守，岩田

リチップ

穆, 佐々木 信雄，木元 健太郎，吉川 公麿

187

吉川 信行，高橋 好明，河合 宣彰，後藤 恭平

159

AS90063

MT18061
RO18061
RO18061

低温デバイスモデル作製用MOSFETの試作
全並列型アナログ・デジタル混載連想メモリの性能評価回路

藤原 英弘，新居 浩ニ，森田 泰弘，野口 紘希, 井口 友輔，川口 博，吉本 雅彦

田中 裕己，弓崎 晃大, マタウシュ ハンス・ユルゲン，
小出 哲士

179

182

166

RO350510

SFQ/CMOSハイブリッドメモリの試作

吉川 信行，高橋 好明，河合 宣彰

RO350512

SFQ/CMOSハイブリッドメモリの試作

吉川 信行，高橋 好明，河合 宣彰

116

RO350512

SFQ/CMOSハイブリッドメモリの試作

吉川 信行，高橋 好明，河合 宣彰

117

RO35060

SFQ/CMOSハイブリッドメモリの試作

吉川 信行，高橋 好明，河合 宣彰

122RO35060

SFQ/CMOSハイブリッドメモリの試作

吉川 信行，高橋 好明，河合 宣彰

122RO35061

SFQ/CMOSハイブリッドメモリ用CMOS増幅器の試作

吉川 信行，高橋 好明，河合 宣彰，後藤 恭平

123

RO35062

差動増幅器ベース全並列型アナログ・デジタル混載連想メモリ

田中 裕己，アノワルル ムハマド・アベディン，マタウシュ ハンス・ユルゲン，小出 哲士

127

RO35063

SFQ/CMOSハイブリッドメモリ用CMOS増幅器の試作

吉川 信行，高橋 好明，河合 宣彰, 後藤 恭平

129

RO35065

全並列型ユークリッド最小距離検索メモリ

RO35065
RO35065

アノワルル ムハマド・アベディン，田中 裕己，榊原109

尚吾，マタウシュ ハンス・ユルゲン，小出 哲士

145

長期保持可能なアナログ記憶回路の設計

山田 卓，高橋 良輔，原田 知親，奥山 澄雄，松下 浩一

149

全並列型ユークリッド距離を用いた複数データ検索連想メモリ

アノワルル ムハマド・アベディン，田中 裕己，榊原尚吾，マタウシュ ハンス・ユルゲン，小出 哲士

151

演算回路(乗算器，除算器など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

AS90063

非同期多値データ転送に基づくLDPCデコーダチップ

羽生 貴弘，鬼沢 直哉

174AS90065

走行時パワーゲーティング制御による動作時リーク電力低減技術の実装と評価

武田 清大，香嶋 俊裕，大久保 直昭, 白井 利明，宇佐
美 公良

180

羽生 貴弘，鬼沢 直哉，池田 智和

183

AS90066

フローディング型演算アルゴリズムに基づく超高速LDPCデコーダVLSIの開発

HIT18052

Early Visual Processing Chip Employing Cache Memory Architecture

オストルク オゥグ，柴田 直

194

HIT18052

9／7タップウェーブレットフィルタ

堀場 康孝

197

RO1805Karatsubaアルゴリズムに基づく小面積乗算器

川島 裕崇，高木 一義，高木 直史

154

RO18061

Karatsubaアルゴリズムに基づく小面積乗算器の設計

川島 裕崇，高木 一義，高木 直史

160
112

RO350511

LSI設計コンテスト

酒田 礼治，村上 知倫，秋田 純一，北川 章夫

RO350511

LSI設計コンテスト

村上 知倫，秋田 純一，北川 章夫

112

RO350511

LSI設計コンテスト

酒田 二三也，金子 康隆，秋田 純一，北川 章夫

113

RO350511

LSI設計コンテスト

中山 雅文，牧野 良成，秋田 純一，北川 章夫

113

RO350511

LSI設計コンテスト

野手 翔太，中野 伸吾，秋田 純一，北川 章夫

113

RO350511

LSI設計コンテスト

小林 正雄，中野 伸吾，秋田 純一，北川 章夫

114

RO35063

Feature Vector Generation Chip for Early Visual Processing Employing Edge Cache Memory Architecture

オストルク オゥグ，柴田 直, 中川 琢規, 馬 奕涛

128

RO35063

生体計測用信号処理回路

北畑 雄太，松本 佳宣

132

RO35063

CMOS乗算回路の設計および特性評価

田中 佳明, 矢野 政顕，橘 昌良

133

RO35065

GF(2^m)上のDigit-Serial乗算器を用いた楕円曲線暗号LSIの試作

奈良 竜太，小原 俊逸，戸川 望，柳澤 政生，大附 辰

2-2夫, 清水 一範，池永 剛，後藤 敏

145

RO35065

自主課題研究における4ビット加算器の試作

楠本 崇人，小池 佑治, 辻 崇行，深山 正幸

146

RO35065

パイプラインステージ統合のスループット制御機構

間所 峻洋，小林 良太郎，島田 俊夫

148

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

藤島 実，ライ チーホン，オンチュ アーメット，石橋
AS90062ミリ波帯無線通信に向けた部分回路

AS90065

誘導結合型チップ間無線通信チャネルの諸性能評価用チップ

MOT061

ワンチップFM放送受信システムの試作

MT18063

UWB送受信回路チップ

浩二，バダラワ ワサンタマーラー，神林 裕樹, 高野 恭
弥169

吉田 洋一，三浦 典之，黒田 忠広

178藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディ
アン104

佐々木 信雄，福田 雅志，新田 雅和，吉川 公麿

188

MT25062

宇宙電磁環境観測用プラズマ波動計測アナログチップ

小嶋 浩嗣，松本 陽史，上田 義勝

184

OKI0603

無線LAN受信機のRFフロントエンドの試作

木原 崇雄，中村 圭志，松岡 俊匡，谷口 研二

189

OKI0610

トランスを用いた広帯域LNA

木原 崇雄，松岡 俊匡，谷口 研二

192

RO1805高周波基板結合検出回路と電流モード通信回路

小坂 大輔，檀上 匠，荻野 哲宏，永田 真

154

91

第
２
章
チ
ッ
プ
試
作
報
告

2-2
92

第
２
章
チ
ッ
プ
試
作
報
告

RO18061

CMOS準ミリ波帯フロントエンドの研究

向井 徹，佐々木 守，岩田 穆

RO18061

空間多重通信方式に用いるBPSK送信機の試作

早瀬 佳，中野 伸吾，秋田 純一，北川 章夫

158

RO18061

空間多重通信方式に用いるBPSK送信機の試作藤枝 茂，牧野 良成，早瀬 佳，秋田 純一，北川 章夫

159

RO18061

Zigbee(2.4GHz)の受信ブロックの試作とTEG

RO18061

藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディ

157

アン

163

通信用回路TEG

倉科 隆，鄭 明奎，白 戴和，張 義偉，松澤 昭

163

RO18061

光送受信用高速CMOSアナログ集積回路TEG

石原 昇

165

RO18061

10Gbps光配線用開ループ型VCSEL駆動回路

李 言勝，厚地 保幸, 関 健治，大畠 賢一，山下 喜市

166

RO18061●

中里 和郎，宇野 重康，林 勝堅，杉山 洋平

166

RO350510

FM送受信IC

野田 和也，古野 裕隆，藤田 智弘

110

RO350511

超多重RFID向けトランスポンダ実験チップ

福水 洋平，永田 真

115

RO350512

超多重RFID向けトランスポンダ実験チップ

福水 洋平，永田 真

120

RO350512

超多重RFID向けリーダ援用チップ

福水 洋平，永田 真

120

RO35059

光通信用信号処理回路

原 貴東，松本 佳宣

107

RO35061

超多重RFID向けトランスポンダ実験チップ

福水 洋平，郷地 直樹，永田 真

123

RO35063

光素子駆動回路

青野 聖，松本 佳宣

131

RO35063

バッテリーレス無線通信チップ評価回路

小林 由佳，石田 光一，岡田 健一，益 一哉

133

RO35064超多重RFID向けトランスポンダ実験チップ

福水 洋平，郷地 直樹，永田 真

139

2.

3

各チップの詳細

平成17年度第2回オンセミコンダクター CMOS 1.2um 試作（ MOT052 ）
計数回路，メモリレジスタ，および 10 進加算回路の設計試作
静岡理工科大学電気電子情報工学科
静岡理工科大学電子工学科

波多野 裕

鈴木 博也，森 章紀，田力 正徳，芝田 通明

概要：平成 17 年度第 1 回試作チップ群の実測結果を踏まえて，8 ビット計数回路，メモリ
レジスタ，10 進加算回路などを 2 チップに分けて設計した．2 種類の 8 ビット 2 進計数回路を設計して回路性能，集積密度などを比較した．セット優先形 SR－FF 構成及びマスタス
レーブ形 JK－FF 構成の 4 ビットメモリレジスタを 2 種類設計した．また，前回及び前々回の試作で 1 部不具合のあった 10 進加算回路を試作した．更に，4 ビットシフトレジスタ，
2 種類のニューロン MOS 回路，NMOS，PMOS を試作した．7 月 15 日に入荷した試作
チップを直ちに測定して，3 回目の試作でようやくゲートアレイ方式 10 進加算回路の実測による機能動作の確認に成功した．

参考文献：［ 1 ］波多野，鈴木，森，田力，芝田，”基本論理ゲート速度性能評価回路と加算回路，計数回路，メモリレジスタの設計試作”，p．146，2006 年 VDEC 年報（2006）．

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip

Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

計数回路，メモリレジスタ，および 10 進加算回路の設計試作
静岡理工科大学電気電子情報工学科
静岡理工科大学電子工学科

波多野 裕

鈴木 博也，森 章紀，芝田 通明，田力 正徳

概要：平成 17 年度第 1 回試作チップ群の実測結果を踏まえて，8 ビット計数回路，メモリ
レジスタ，10 進加算回路などを 2 チップに分けて設計した．2 種類の 8 ビット 2 進計数回路を設計して回路性能，集積密度などを比較した．セット優先形 SR－FF 構成及びマスタス
レーブ形 JK－FF 構成の 4 ビットメモリレジスタを 2 種類設計した．また，前回及び前々回の試作で 1 部不具合のあった 10 進加算回路を試作した．更に，4 ビットシフトレジスタ，
2 種類のニューロン MOS 回路，NMOS，PMOS を試作した．7 月 15 日に入荷した試作
チップを直ちに測定して，3 回目の試作でようやくゲートアレイ方式 10 進加算回路の実測

2-3による機能動作の確認に成功した．

参考文献：［ 1 ］波多野，鈴木，森，田力，芝田，”基本論理ゲート速度性能評価回路と加93算回路，計数回路，メモリレジスタの設計試作”，p．146，2006 年 VDEC 年報（2006）．

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip

Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

トランジスタ数：1,000 以上，10,000 未満
ど）MOS 型定電流回路の設計・試作（ 7 ）岡山県立大学大学院情報系工学研究科

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

概要：アナログ・ディジタル回路の混在した CMOS LSI 技術の向上に伴い,安定に動作す
るアナログ回路の実現のためには温度依存性がなく電源電圧にも依存しない基準となる安定した定電流回路が重要となる. 従来の低バイアス電流の発生回路には高抵抗が用いられる
が,チップの占有面積の増大のため,製造コストが上昇してしまう. 本設計では高抵抗を用いずに安定な低バイアス電流を発生するために,温度依存電圧発生回路と演算増幅回路および多結晶シリコン抵抗を組み合わせた定電流源の設計および検討を行った. 本チップの出力電流の変動率は,温度範囲：－60℃～＋100℃,電源電圧：5.0±1.0V において 0.3%以下を得た.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

試作

チップ種別：TEG（特性評価回路な

第
２
章
チ
ッ
プ
試
作
報
告

MOS 型整流回路・直流電圧増幅回路の設計・試作 （ 6 ）岡山県立大学大学院情報系工学研究科

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

概要：無線通信において,チップ外部のアンテナで受信した電波からアナログ回路の駆動に必要な直流電源電圧を得るためには,整流回路が不可欠となる. さらに整流回路の出力電圧が低い場合には,電圧増幅回路を接続して電源電圧を昇圧する必要がある. これらの事から,本設計では無線電波から直流電圧を得るための各種整流回路と直流電圧増幅回路の設計および検討を行った. また,ディジタル回路が安定に動作する電圧に達してから増幅された電源電圧を供給するためのスタートアップ制御回路方式も検討した. さらに,抵抗を用いずにMOS トランジスタのみで構成された新方式定電流回路について検討した回路から構成される.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：TEG（特性評価回路など）

MOS 型温度センサ回路の設計・試作
岡山県立大学大学院情報系工学研究科

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

概要：マイクロプロセッサのファン制御ユニットように温度を検知するための回路は,アナログ CMOS IC において重要なサブサーキットのひとつである. この事から,本設計では,電源電圧変動に対して安定に動作する,IC チップ上の温度をオンチップで検知するための温度センサの設計を行った. 本回路は抵抗を用いずに,スタートアップ回路も含んで 17 個のMOS トランジスタのみで構成されているので,小面積かつ低消費電力である. 電源電圧
5.0V での温度センサ電圧は約 1.77V で,－20℃～＋100℃の温度範囲での温度係数は5.1mV/℃が得られた. また，MOS 型定電流回路の設計・試作 （ 7 ）の配線をすべて内部で接続した回路から構成される.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

試作ラ

チップ種別：TEG（特性評価回路など）

2-3
94

第
２
章
チ
ッ
プ
試
作
報
告

パルス形環状ニューラルネットワークの試作
日本大学理工学部

清水 昭宏，佐伯 勝敏，関根 好文

概要：生体内で短期間情報を記憶する場合，その情報はニューロンの発火維持により保持されることが，数々の生理実験から知られている．一方，生体の情報処理機構をモデル化したハードウェアを構築し，工学的に幅広く応用する目的や，生体内における情報処理機
構の解明を目的としたニューロンモデルやニューラルネットワークに関する研究が盛んに行われている．我々は，特に，記憶や学習に重要な役割をしている可塑性に着目し，可塑性を実現するための研究を行っている．今回，シナプス可塑性を実現するための可塑回路としてパルス形ハードウェアニューロンモデルを用いて構築したパルス形環状ニューラル
ネットワークの試作を行った．我々は，ハードウェアの素子が持つ遅延などの特性を積極的に利用し，パルス形ハードウェアニューロンモデルをシナプスモデルで結合し，環状のモデルを構成した．本パルス形環状ニューラルネットワークは，伝搬するパルス数を変化させることによりパルス周期の変化を得ることが出来るモデルでシミュレーションにて動作を確認している．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，HSpice トランジスタ数：
100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：マイクロプロセッサ

CMOS を用いた基準電圧源回路の試作Ⅰ
日本大学理工学部

松木 誠司，佐伯 勝敏，関根 好文

概要：温度センサはコンピュータに広く適用され，マイクロプロセッサ，ケースおよび周辺 IC の温度を監視する．このような用途では，精度の高い温度センサが要求され，精度を上げるためには，A-D コンバータのビット数を上げ，より細かく分割する方法があり，
14 ビット，16 ビット以上の高いビット数を要求する場合には，精密な基準電圧源回路が求められる．基準電圧源回路としては，ツェナーダイオード，バンドギャップ，CMOS による基準電圧源回路等があり，IC 化を考慮した場合において，CMOS による基準電圧源回路が望ましい．しかし，温度を監視し，高いビット数を要求する場合において，温度安定性が低いという問題点がある．我々が提案したゼロ温度係数点付近の特性である温度の増加
に対し，減少する特性と温度の増加に対し，増加する特性とを加算することにより，温度変化に対し安定な基準電圧源回路を今回試作した．その結果，HSPICE により基準電圧源
回路の特性をシミュレーションした後，試作を行い，試作した基準電圧源回路の出力特性を確認した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，HSpice トランジスタ数：
100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：マイクロプロセッサ

演算増幅器の試作
日本大学理工学部

小野 克幸，谷口 浩介，林 祐吾，清水 昭宏，松木 誠司，
佐伯 勝敏，関根 好文

概要：我々は，演算増幅器設計コンテストに参加するために，演算増幅器の設計を行った．特に以下の点に着目し，シミュレーションを行い，設計を行った．スルーレート・消費電流・位相余裕，出力抵抗・消費電流・チップ面積，入力換算雑音・消費電流・直流利得，同相除去比・直流利得・同相入力範囲，電源電圧変動除去比・電源電圧・出力電圧範囲．コンテストは，シミュレーション部門，実測部門で評価されるため，計 8 個の演算増幅器を設計・試作した．シミュレーションでは全て動作したものの，試作したチップは，初歩的な配線ミス等もあったため，8 個中，2 個の動作を確認した．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，HSpice
1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS

チップ種別：マイクロプロセッサ

2-3
95

第
２
章

復調システム内回路ブロックの試作
秋田大学工学資源学部

チ
ッ
プ
試
作
報
告

佐々木 健太，三浦 和仁，井上 浩

概要：アナログ形位相同期回路（PLL）の 1 チップ化を目的とし，これまで試作してきたVCO［ 1 ］を用いた PLL を簡単な通信の復調回路システムに応用することを検討した．本
試作では，簡易に復調できるシステムの基本を位相比較器，ループフィルタ，VCO により構成される基本的 PLL とし，その基本形を集積化設計および試作を行った．集積化が容易と考えられる直接変換型復調受信方式に利用できるためには，信号変換時に極めて正確な90°移相処理が必要となることから，RC-CR の組み合わせフィルタを用いた 90°移相器についても設計および試作を行った．

参考文献：［ 1 ］佐々木健太，井上浩，"アナログ形 PLL の設計と検討"，平成 18 年度電気関係学会東北支部連合大会講演論文集，2I-03，p.343，Sep.2006．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS

電流モード増幅器
電気通信大学電子

HENG SOCHEAT，PHAM CONG KHA

概要：In this recent year，the increasing numbers of electronic devices，the need of high performance of each device，world energy problems and serious environmental issue have totally made the advantages of low power consumption circuit more attractive.
On the other hand，most of portable appliances such as mobile phone，hearing aid，implantable cardiac pacemaker require low
power dissipation in order to expand battery life and have reasonable weigh. Current-mode CMOS circuit is a promising solution
to low-voltage analog CMOS circuit design since it is theoretically operable with a supply voltage of several hundred milli-volts
greater than the threshold voltage of MOSFET ［ 1 ］. Further，reduction in power-supply voltages makes voltage signal swings muchsmaller. To avoid this problem，recent analog circuit designers preferably use current signals instead of voltage ones because current-signal swings are not restricted by power-supply voltages. In our work，we propose a low-voltage and low-power consumption of current-mode operational amplifier designed with level shifter technique. This simple integrator is built up with only 12
typical MOSFETs and 2 bias current sources. To minimize the influence of common-mode signal and noise to the signal processing，the fully-differential structure is applied. As the result of simulation，it has been confirmed that the proposed circuit works as integrator in the frequency range 0-2.95MHz at 5V supply
voltage and consumed DC power at maximum 31.8μW. This circuit is expected to play an important role in current signal processing field for such as portable device included mobile phonesystem，PDA，game machine .etc. And it is one of many approaches to save the planet energy by reducing the power consumption.

参考文献：Takahiro Inoue，Hideo Nakane，Yuuji Fukuju and Edgarsanchez-Sinencio，’’A design of a Low-Voltage Current-Mode Differential Analog CMOS Integrator Using FG-MOSFETs and Its Implementation,’’Analog Integrated Circuitand Signal Processing，32（ 3 ），pp. 249-256，2002.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
ン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

増幅演算器設計コンテスト参加回路
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

鈴木 寛人，小野 貴史，清川 幸哉，久保 俊一

和田 和千

概要：学生 4 名が演算増幅器設計コンテスト（http ://www .ec .ss .titech .ac .jp /opamp）に参加するため，各自が設計した回路を試作している．回路構成は差動対とソース接地増幅回路の 2 段構成を基本に，各学生が目指す特性に特化するよう多少の変更や工夫を行っている．実測結果が良いばかりでなく，特性を前もって理論とシミュレーション
で補償できる実力を養うことも目的としており，本チップ内の回路はいずれも，初学者が主体的に考えて設計，レイアウトならびに測定をした．得られた回路の主な特性は，電源
電圧 5V で 21.9MHz の利得帯域幅積や，電源電圧 5V で直流利得 122dB などである．また，簡単な回路構造でシミュレーションと実測結果が良く一致した回路として，電源電圧

2-3
96

第
２
章
チ
ッ
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試
作
報
告

5V，消費電力 5.4mW のもとで直流利得 51dB，位相余裕 36deg，利得帯域幅積 13.5MHzを得た．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

受光回路の特性試験チップ
佐賀大学理工学部

原 重臣

概要：我々は生体の視覚機能を模倣するアナログ・ビジョン・チップの開発を目標にしている．側抑制機能が光入力パターンに応じて適応的に変化するシリコン網膜の開発を目指している．以前に試作したチップでは，C.Mead らによるフォトダイオードに流れる光電流を電圧に変換して出力する方式の受光回路を用いてみた．しかし，信号レベルが小さく
ノイズの影響が大きかった．そのため，現在 CMOS イメージセンサで使われているフォトダイオード方式の電荷蓄積型受光回路を採用することにした．今回のチップは，第 1 ス
テップとして単独の受光回路の特性実験をするためのものである．フォトダイオードは縦横約 22 μ m のサイズである．リセット・トランジスタ，ソース・フォロア・トランジス
タ，およびセレクト・トランジスタの 3 つで 1 画素を構成する方式である．チップのIO バッファを 2 種類試しながら，5 つの受光回路を配置した．また，4 画素のピクセル・アレイも含めている．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：100 以上，1,000 未満

トセンサ

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：イメージセンサ/スマー

CMOS DC-DC コンバータ出力 LSI の開発
富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

概要：DC-DC コンバータの小型・軽量化，高効率化のため，従来外付けのパワーMOSFET を削除し，同等の回路を CMOS LSI 内に実現することを検討している．今回の試作では出力回路，貫通電流防止回路を設計した．出力回路はハイサイド PMOS，ローサイド
NMOS の同期整流方式である．貫通電流防止回路は出力回路の PMOS と NMOS が同時にオンしないように信号にデッドタイムを設ける．本回路の特徴として，試作後に外部からの電圧により，適切なデッドタイムに設定可能である．また，出力 MOS 部の ON 抵抗算出
用 TEG も搭載した．この TEG ではくし型を前提とした MOS の ON 抵抗の MOS 分と配線
抵抗分を分離して算出するのを目指している．MOS は通常のタイプとエレクトロマイグレ
ーション対策を施したものを搭載した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種

別：アナログ（PLL，A-D/DC-DC コンバータなど）

基準電圧発生回路を用いた温度センサの設計
富山県立大学大学院工学研究科

鈴木 圭一，松田 敏弘，岩田 栄之

概要：アナログ・デジタル混載集積回路は，様々な機能を 1 チップ上に実現することが可能であり，アナログ回路でも CMOS プロセスによる実現が望まれている．アナログ回路では，温度依存性が無く電源電圧にも依存しない基準電圧発生回路は重要である．また，電子機器内で使用されるリチウムイオン電池の過充電による発火防止など，様々な電子機器において温度センサが必要とされている．本プロセスで開発した高精度 CMOS 基準電圧発生回路を応用し，温度センサを設計した．本チップには，基準電圧発生回路，オペアンプを搭載した．また，基準電圧発生部のトランジスタの W / L 比が調整可能な MOSFET を配置し，本基準電圧発生回路に最適なトランジスタのサイズを決定できるようにした．基準
電圧発生回路は，同じ設計値のものを 3 つ配置してある．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

2-3
97

第
２
章

小型加速度センサ用回路の設計
富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

概要：近年，マイクロマシン技術を応用した小型で高性能なセンサが開発されている．しかし，小型センサの出力は微小であり，この出力を増幅，補正する必要がある．本研究で小型センサの増幅回路を以前設計したが，小型センサと増幅回路双方にオフセット電圧が生じてしまう．このオフセット電圧をアナログ値からディジタル値に変換し，ディジタル値によって調整する方法を検討している．オフセット電圧補正回路は，A／D コンバータとディジタル値による補正回路が必要である．今回は積分型 A／D コンバータに必要となる積分回路を設計した．また，チップの空きスペースには，以前，本研究室で設計した，基準電圧発生回路を配置した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

チ
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試
作
報
告

演算増幅器の試作
東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディアン

概要：平成 18 年演算増幅器設計コンテストの集積化実現の部［ 1 ］に応募用の演算増幅器を試作している．計 5 個の演算増幅器が同一チップ上に集積化されている．それぞれの演算増幅器はコンテストの用件を満たすべく，5V の電源電圧下において 2k Ω の抵抗および1nF の容量が十分に駆動できるように設計されている．演算増幅器 1 および 2 は，初段にフォールデッドカスコードで実現した差動対，出力段に AB 級出力バッファを用いている構成である．ともに Rail-to-Rail の出力電圧範囲，同相電圧範囲を実現した．電流帰還型を採用した演算増幅器 3 は入力段をプッシュプルソースフォロワとし，差動対を用いて入力
段のバイアス電流源に入力端子間のオフセットを誤差電流として帰還し，入力オフセット
電圧の低減を実現している．演算増幅器 4 は増幅段をすぺて P チャネル MOSFET により実現することで基板効果の影響を回避するとともに 1／f 雑音の影響の低減を試みている．演
算増幅器 5 は低消費電力を目指し，130μW の消費電力を実現している．

参考文献：［ 1 ］演算増幅器設計コンテストホームページ http://www.ec.ss.titech/ac/jp/oapmp
設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トランジ
スタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL，A-D/DC-DC コンバー

タなど）

高線形化 CMOS トランスコンダクタとカレントミラー
筑波大学システム情報工学研究科

庄野 和宏，董 宇輝，石橋 幸男

概要：本チップには，①高線形化 CMOS トランスコンダクタと，②Regulated カレントミ
ラー回路及びミラー係数が 1 に近いトランスコンダクタを搭載している．まず，前者のト
ランスコンダクタにおいては，移動度減衰効果に起因する自乗特性からのずれを積極的に回路設計に取り入れることにより，従来の Wang のトランスコンダクタよりも高い線形性を実現させ，また，電圧シフト回路を使用せず，文献［ 1 ］の回路よりも面積を小さくすることを目標とした．レイアウト及び評価実験を通して，実装面積はかなり小さくなること，2 次及び 3 次歪は，それぞれ-82.0dB，-89.5dB と非常に良好な線形性を持つことを確認した．次に，カレントミラー回路においては，評価実験を通して従来の回路よりも提案回路の方が，ミラー係数がかなり 1 に近いことを確認した．今後は，内部抵抗をより高める方法を検討したい．

参考文献：［ 1 ］ Kazuhiro SHOUNO，Tasuku HORI and Yukio ISHIBASHI,"A Highly Linearized CMOS Multiplier with a
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98

第
２
章
チ
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試
作
報
告

Controlled Tail Current Source," IEICE Trans. Fundamentals，Vol. E-89-A，No.6，pp.1533-1539，June 2006.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：手作業，Tanner L-Edit，Synopsys 社 Star-HSPICE トランジスタ数：10 以
上，100 未満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

平成18年度第1回オンセミコンダクター CMOS 1.2um 試作（ MOT061 ）カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作静岡理工科大学電気電子情報工学科

波多野 裕，鈴木 剛弘，隈部 正隆，山口 祐揮

概要：17 年度第 2 回試作チップ群の実測結果を踏まえ，カスケード電圧スイッチ論理（CVSL）回路，桁上げ伝搬加算回路，メモリレジスタ，2 進計数回路等を 3 チップに分けて設計した．宇宙用高信頼回路の候補の 1 つとして 2 種類の CVSL 回路を CMOS 回路で設計した．桁上げ伝搬加算回路の応用として 4 ビット及び 8 ビット加算回路と 2 ビット及び4 ビット減算回路を設計した．また，SR－FF 構成の 4 ビットメモリレジスタ，2 種類の4 ビット 2 進計数回路，2 種類の D－FF，3 種類の SR－FF 等を設計した．，1 月 16 日に入荷した試作チップを直ちに測定して，実測した 2 種類の CVSL 回路，4 ビット加算回路，
2 ビット減算回路，メモリレジスタ，ダウンカウンタ，シフトレジスタ，2 種類の 4 ビット
2 進計数回路，2 種類の D－FF，3 種類の SR－FF の機能動作の確認に全て成功した．

参考文献：［ 1 ］波多野，鈴木，森，田力，芝田，”基本論理ゲート速度性能評価回路と加算回路，計数回路，メモリレジスタの設計
試作”，p．146，2006 年 VDEC 年報（2006）．

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip
トランジスタ数：1,000 以上，10,000 未満

Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

チップ種別：TEG（特性評価回路など）カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作静岡理工科大学電気電子情報工学科

波多野 裕，成島 晃久，福島 悠介，加治 寛己

概要：17 年度第 2 回試作チップ群の実測結果を踏まえ，カスケード電圧スイッチ論理（CVSL）回路，桁上げ伝搬加算回路，メモリレジスタ，2 進計数回路等を 3 チップに分けて設計した．宇宙用高信頼回路の候補の 1 つとして 2 種類の CVSL 回路を CMOS 回路で設計した．桁上げ伝搬加算回路の応用として 4 ビット及び 8 ビット加算回路と 2 ビット及び4 ビット減算回路を設計した．また，SR－FF 構成の 4 ビットメモリレジスタ，2 種類の4 ビット 2 進計数回路，2 種類の D－FF，3 種類の SR－FF 等を設計した．，1 月 16 日に入荷した試作チップを直ちに測定して，実測した 2 種類の CVSL 回路，4 ビット加算回路，
2 ビット減算回路，メモリレジスタ，ダウンカウンタ，シフトレジスタ，2 種類の 4 ビット

2-3

2 進計数回路，2 種類の D－FF，3 種類の SR－FF の機能動作の確認に全て成功した．

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参考文献：［ 1 ］波多野，鈴木，森，田力，芝田，”基本論理ゲート速度性能評価回路と加算回路，計数回路，メモリレジスタの設計
試作”，p．146，2006 年 VDEC 年報（2006）．

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip
トランジスタ数：1,000 以上，10,000 未満

Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

チップ種別：TEG（特性評価回路な

ど）

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試
作
報
告

カスケード電圧スイッチ論理回路，桁上げ伝搬加算回路，及び順序論理回路群の設計試作静岡理工科大学電気電子情報工学科

波多野 裕，加治 寛己，岡本 悠未，杉山 祐介

概要：17 年度第 2 回試作チップ群の実測結果を踏まえ，カスケード電圧スイッチ論理（CVSL）回路，桁上げ伝搬加算回路，メモリレジスタ，2 進計数回路等を 3 チップに分けて設計した．宇宙用高信頼回路の候補の 1 つとして 2 種類の CVSL 回路を CMOS 回路で設計した．桁上げ伝搬加算回路の応用として 4 ビット及び 8 ビット加算回路と 2 ビット及び4 ビット減算回路を設計した．また，SR－FF 構成の 4 ビットメモリレジスタ，2 種類の4 ビット 2 進計数回路，2 種類の D－FF，3 種類の SR－FF 等を設計した．，1 月 16 日に入荷した試作チップを直ちに測定して，実測した 2 種類の CVSL 回路，4 ビット加算回路，
2 ビット減算回路，メモリレジスタ，ダウンカウンタ，シフトレジスタ，2 種類の 4 ビット
2 進計数回路，2 種類の D－FF，3 種類の SR－FF の機能動作の確認に全て成功した．

参考文献：［ 1 ］波多野，鈴木，森，田力，芝田，”基本論理ゲート速度性能評価回路と加算回路，計数回路，メモリレジスタの設計
試作”，p．146，2006 年 VDEC 年報（2006）．

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip
トランジスタ数：1,000 以上，10,000 未満
ど）Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

第２章

チップ種別：TEG（特性評価回路な全 MOS 型定電流および（定電流／定電圧）回路の設計・試作（ 1 ）岡山県立大学大学院情報系工学研究科

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

概要：アナログ・ディジタル回路の混在した CMOS LSI 技術の向上に伴い,安定に動作す
るアナログ回路の実現のためには温度依存性がなく電源電圧にも依存しない基準となる安定した定電流回路が重要となる. 従来の低バイアス電流の発生回路には高抵抗が用いられる
が,チップの占有面積の増大のため,製造コストが上昇してしまう. 本設計では抵抗を用いずに MOS トランジスタのみで定電流回路を構成した. さらに,1 つの回路で定電流特性と定電圧特性の両方を同時に得るように回路設計を行った.SPICE シミュレーション結果と若干異なった特性が得られたが,これらの回路を実現するための基礎的データが得られた. この成果をもとに,次の試作で全 MOS 型の単純な回路構成による（定電流／定電圧）回路の実現を目指す.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star -HSPICE ，Cadence 社 Dracula DRC
2.3mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：TEG（特性評価回路など）

MOS 型温度スイッチ回路の設計・試作
岡山県立大学大学院情報系工学研究科

定本 竜明，大曽根 隆志，森下 賢幸，小椋 清孝

概要：マイクロプロセッサのファン制御ユニットように温度を検知するための回路は,アナログ CMOS IC において重要なサブサーキットのひとつである. この事から,本設計では,定電圧発生回路,温度依存電圧発生回路よりなる温度センサ回路およびオペアンプ回路を組み合わせることにより,IC チップ上の温度をオンチップで検知し,ある設定した温度に達すると出力電圧が 0V から電源電圧にスイッチする温度スイッチ回路の設計を行った. 温度セン
サ回路は 26 個の MOSFET で構成され,2 つの MOSFET のチャネル長の比によって,センサする温度を制御できる. 試作の結果,電源電圧 5.0±1.0V に対してセンサ温度は 81～83℃
で,オペアンプ回路に入力される電圧の温度係数は－3.8mv/℃であった.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

試作ラ

チップ種別：TEG（特性評価回路など）

2-3
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第
２
章
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試
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告

パルス形ハードウェア CPG モデルの試作
日本大学理工学部

小野 克幸，佐伯 勝敏，関根 好文

概要：現在，様々な分野において，脳内で行われている情報処理能力を工学的に応用するための研究がなされており，そのなかでも我々は，パルス形のモデルであるパルス形ハードウェアニューラルネットワークのニューロンチップを実装する事を目標に研究を行っている．今回，パルス形ハードウェアニューロンモデルを用いて構成するパルス形ハード
ウェア CPG モデルの試作を行った．パルス形ハードウェア CPG モデルは，興奮性細胞体
部と抑制性細胞体部をシナプスで相互結合している結合系のモデルで，興奮性細胞体部及び，抑制性細胞体部の核出力の位相差を制御可能なモデルである．我々は，移動運動の一つである四足歩行運動を生成するために，アナログ CMOS 回路で構成したハードウェアモ
デルを提案し，結合構造やパラメータの切り替えを行わずに，歩行パターンの生成や移行が可能であるモデルを提案した．本試作では，パルス形ハードウェアニューロンモデルのシナプス部に OTA を応用することにより，1 チップでの実装が可能となるモデルについて検証を行い，検証の結果，同モデルにおける 2 相または 4 相の同期現象を確認した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，HSpice トランジスタ数：
100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：マイクロプロセッサ

CMOS を用いた基準電圧源回路の試作 II
日本大学理工学部

松木 誠司，佐伯 勝敏，関根 好文

概要：高集積化・高周波化に伴い，CMOS プロセスを用いた集積回路が求められている
が，MOSFET の特性は温度に大きく依存する．MOSFET で構成した基準電圧源回路を温度センサ用の電源とした場合，MOSFET の持つ温度特性で，基準電圧が変化する．そのため，我々は温度に依存しない基準電圧源回路の研究を行っている．我々が提案したゼロ温度係数点付近の特性である温度の増加に対し,減少する特性と温度の増加に対し,増加する特性とを加算することにより,温度変化に対し安定な基準電圧源回路を今回試作した．今
回，我々は先に提案した基準電圧源回路において，抵抗を外部接続にし，試作を行った．
その結果，抵抗値の調整によりゼロ温度近傍での出力特性を得ることを確認した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，HSpice
1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS

チップ種別：マイクロプロセッサ

MOS 型バイアス回路の試作
秋田大学工学資源学部

佐々木 健太，井上 浩

概要：通信機器のさらなる小型化・高性能化を実現するためには高性能発振器を IC 内に組み込む必要がある．本研究室でこれまで開発を進めてきた電圧制御型発振器（VCO ）［ 1 ］に必要なバイアス回路について集積化設計および試作を行った．本試作では，
MOS のしきい値電圧の精度や IC 内の占有面積などを考慮して，nMOS のみで回路を構成することに成功した．また，抵抗・nMOS ・pMOS を用いて構成した回路，nMOS ・
pMOS で構成した回路についてもそれぞれ設計および試作し，比較検討した．バイアス回路との組み合わせた場合の特性についても検討できるようにした．

参考文献：［ 1 ］佐々木健太，井上浩，"VCO の設計とその応用に関する検討"，平成 19 年
東北地区若手研究者研究発表会講演論文集，YS-5-17，pp.33-34，Mar.2007．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
1.2μm 2.3mm 角

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

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第
２
章

90 度移相器とアナログ形 PLL 用位相比較器の設計
秋田大学工学資源学部

三浦 和仁，佐々木 裕史，井上 浩

概要：RF フロントエンド部の SoC 化に適した直接変換方式や低 IF 方式において問題とな
る I/Q 信号間の振幅，位相誤差による信号変復調誤差の小さい受信機の開発を目指して，その基本構成回路の設計・試作を行った［ 1 ］．これまで開発した電圧制御型発振回路（VCO）の位相同期回路（PLL）への応用および改善のための設計および試作を行った．
設計シミュレーションおよび試作回路の計測結果から，提供されている回路シミュレータにない浮遊容量を考慮すべきこと，回路のばらつきなどの補正を行うこと，高周波設計への指針を得ること，電源変動にも安定な回路設計の提案することなどを行うことができた．

参考文献： ［ 1 ］ 三浦和仁，佐々木健太，井上浩，"90 度移相器の設計とシミュレーショ
ン"，計測自動制御学会東北支部第 230 回研究集会，230-11，Jul.2006．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva

トランジスタ数：10 以上，100 未満

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

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試
作
報
告

2 値位相比較方式 PLL 周波数シンセサイザ
茨城大学工学部メディア通信工学科

尾保手 茂樹概要：PLL 回路において一般的にループフィルタ部分は抵抗及びコンデンサで構成される．PLL 回路においてはこのループフィルタを集積化することは可能であるが，反面，特性変更ができず，自由度が低下する．このため，PLL 回路をすべてディジタル回路もしくは CMOS プロセスで実現する試みが多数なされている．これは設計資産の流用や，特性変更を可能にするため，大変有効な研究である．本研究では，このループフィルタをディジ
タル回路で構成する方法を提案し，その実現可能性を検証するために LSI 化を行った．ループフィルタ部はアナログのラグ・リードフィルタと同等の機能を実現できる構成とし，また回路の簡単化のために位相比較信号を 2 値信号として取り扱っている．位相比較器及
びループフィルタ部分を集積化し，その他の VCO，プログラマブル分周器，DA 変換器などは汎用 IC を用いた，実験により過渡応答及び VCO の発振スペクトルを測定した．共に理論通りの動作が確認できた．今後は，ディジタルループフィルタ部のビット数をより多ビットにし，ビット数と VCO 発振スペク
トルの関係を明らかにし，所要ビット数を明確にしていきたいと考えている．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種

別：アナログ（PLL，A-D/DC-DC コンバータなど）

100 ピクセルの基礎実験用イメージセンサ
佐賀大学理工学部

原 重臣

概要：我々は生体の視覚機能を模倣するビジョン・チップの開発を目標にしている．側抑制機能が光入力パターンに応じて適応的に変化するシリコン網膜の開発を目指している．
以前に試作したチップでは，C.Mead らによるフォトダイオードに流れる光電流を電圧に変換して出力する方式の受光回路を用いてみた．しかし，信号レベルが小さくノイズの影
響が大きかった．そのため，現在 CMOS イメージセンサで使われているフォトダイオード
方式の電荷蓄積型受光回路を採用することにした．前回の試作チップは，第 1 ステップとして単独の受光回路を製作し，特性実験を行った．その続きとして，今回のチップでは受光回路を縦横 10 ピクセルずつの合計 100 ピクセルを配置したものを設計した．フォトダイ
オードは縦横約 22 μ m のサイズである．リセット・パルスとセレクト・パルスはチップ外から入力するようにしている．チップの IO バッファは，MXIBUF のアンプ部分を短絡したものを用いている．

2-3
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第
２
章
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設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：イメージセンサ/スマートセンサ

CMOS DC-DC コンバータ出力 LSI の開発
富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

概要：DC-DC コンバータの小型・軽量化，高効率化のため，従来外付けのパワーMOSFET を削除し，同等の回路を CMOS LSI 内に実現することを検討している．今回の試作では出力回路，貫通電流防止回路，出力回路選択回路を設計した．出力回路は従来の出力回
路を 3 個搭載し，ON 抵抗の低減を目指している．これにより，理論的には ON 抵抗を従来の三分の一になると予想している．貫通電流防止回路は試作後に外部からの電圧により，適切なデッドタイムに設定可能である．出力回路選択回路は 3 個搭載した出力回路のどれに信号を入力するかを選択可能である．各回路の遅延時間を同一にするため，配線の長さを等しく設計した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

小型加速度センサ用オペアンプの設計
富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

概要：近年，マイクロマシン技術を応用した小型で高性能なセンサが登場してきている．
しかし，これらの小型センサの出力は微小であり，外部からの雑音の影響を受けやすくなる．そのため，微小な出力をセンサの近傍で増幅し，外部からの雑音の影響を受けにくくする必要がある．そこで，インターポーザ用のオペアンプを設計した．本チップには，オ
ペアンプ，poly 抵抗，コンパレータを搭載した．オペアンプは，同じ設計値のものを 5 つ配置してある．poly 抵抗のパッド配置は，以前同様の目的で設計したものと全く同じである．このことにより，従来と同じ測定回路を使用することが可能である．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva

トランジスタ数：100 以

試作ラン：オンセミ CMOS 1.2 μ m 2.3mm 角

チップ種別：アナログ

上，1,000 未満（PLL，A-D/DC-DC コンバータなど）

基準電圧発生回路を用いた温度センサの設計
富山県立大学大学院工学研究科
富山県立大学工学部

鈴木 圭一，松田 敏弘，岩田 栄之

押山 弘樹

概要：アナログ・デジタル混載集積回路は，様々な機能を 1 チップ上に実現することが可能であり，アナログ回路でも CMOS プロセスによる実現が望まれている．アナログ回路では，温度依存性が無く電源電圧にも依存しない基準電圧発生回路は重要である．また，電子機器内で使用されるリチウムイオン電池の過充電による発火防止など，様々な電子機器において温度センサが必要とされている．本プロセスで開発した高精度 CMOS 基準電圧発生回路を応用し，温度センサを設計した．本チップには，基準電圧発生回路，オペアンプを搭載した．また，基準電圧発生部のトランジスタの W / L 比が調整可能な MOSFET を配置し，本基準電圧発生回路に最適なトランジスタのサイズを決定できるようにした．基準
電圧発生回路は，同じ設計値のものを 3 つ配置してある．オペアンプは，同じ設計値のものを 3 つ配置してある．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

103

第
２
章

小型加速度センサ用回路の設計
富山県立大学工学研究科

杉本 考行，松田 敏弘，岩田 栄之

概要：近年，マイクロマシン技術を応用した小型で高性能なセンサが開発されている．しかし，小型センサの出力は微小であり，この出力を増幅，補正する必要がある．本研究で小型センサの増幅回路を以前設計したが，小型センサと増幅回路双方にオフセット電圧が生じてしまう．このオフセット電圧をアナログ値からディジタル値に変換し，ディジタル値によって調整する方法を検討している．オフセット電圧補正回路は，A／D コンバータとディジタル値による補正回路が必要である．現在，デルタ・シグマ型 A／D コンバータの設計を目指している．今回はデルタ・シグマ変調器に必要となる，積分回路，比較回路，
DFF を設計した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

2-3

トランジスタ数：100 以

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

ワンチップ FM 放送受信システムの試作
東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディアン

概要：FM 放送の受信システムの試作を行った．受信システムは周波数変換回路，信号調整
回路，復調回路で構成される．周波数変換回路は低雑音増幅器，電圧制御発振回路，乗算器で構成され，アンテナから入力される信号の周波数を 210kHz に変換している．電圧制御
発振回路は四相出力のリングオシレータを使用しており，乗算器はダブルバランス型を使用している．このように，周波数変換回路は平衡型の信号を用いているため，対称性のよいコモンセントロイドのレイアウトを行っている．信号調整回路は帯域通過フィルタと可変利得増幅器で構成されており，妨害波の除去と振幅調整を行っている．特に帯域通過
フィルタは 6 次のチェビシェフフィルタで構成されており，隣接チャネルを-40dBc だけ減衰させることができる．復調回路は位相同期回路を用いて構成されており，乗算器のアイ
ソレーションを高めるようにレイアウトを行っている．また，位相同期回路に使用されている電圧制御発振回路は広い周波数制御範囲を確保するために，リングオシレータで構成されている．

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社
Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre
1.2μm 4.8mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS

チップ種別：通信（RF 回路，ATM など）

演算増幅器の試作（ 2 ）東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディアン

概要：演算増幅器は，トランジスタを用いた基本増幅回路と異なり，バイアス条件を考慮することなく希望の利得を実現することのできる汎用性の高い素子である．さらに演算増
幅器にはトランジスタ回路の基本構成が多数含まれるため演算増幅器の構成を学ぶこと
は，アナログ回路の初学者にとって極めて有益である．このような観点から本研究室では，例年学部学生および修士一年の学生が演算増幅器の設計からシミュレーション，レイ
アウトまでを独力で行い，増幅回路の集積化の手順を学んでいる．本チップには 8 個の演算増幅器が試作されている．回路構成は，設計者にとって初めての設計および試作であることから差動対にソース接地増幅回路を従続接続した基本的な構成が大半を占めている．

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Diva
ンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：オ

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

2-3
104

第
２
章
チ
ッ
プ
試
作
報
告

チャージポンプ型 DCDC コンバータ電源回路設計
早稲田大学 IPS潘 俊，井上 靖秋

概要：チャージポンプ型 DCDC コンバータ電源回路設計ユビキタスセンサネットワークでは，センシング，アナログ・デジタル信号処理，無線通信などの機能を一体化した超小型情報端末が重要な役割を果たす.ユビキタス時代を迎え，超低電力回路設計技術はシステム
LSI 技術が非常に注目されている．中でも，高効率チャージポンプ型 DCDC コンバータ電源回路設計技術は，全てのユビキタス機器に共通の重要な基盤技術として，更なる発展が望まれる．本研究では，高効率チャージポンプ型 DCDC コンバータ電源回路を提案する．
携帯機器（携帯電話やデジカメ，PDA など）に使用される電源用チャージポンプ型
DCDC コンバータ用 IC においてチャージポンプ型の特徴である低 EMI（放射ノイズ）性
能に加え，更に新回路による高効率（90％以上）の方式を実現．

設計期間：1 人月以上，2 人月未満 設計ツール：Hspice，Composer，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満（PLL，A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2 μ m 4.8mm 角

チップ種別：アナログ

2 相駆動断熱的論理回路による 4bit 配列型乗算器
岐阜大学工学部

高橋 康宏，関根 敏和

山形大学工学部

横山 道央

概要：近年，移動体端末機器の普及，需要が増大している．それに伴い，移動体端末機器の長時間動作の要求が高まっているが，電源にバッテリーが使用されていることから，電源容量の制約により長時間動作を実現することが困難である．この問題を解決するために，機器に使用される LSI の低電圧化，低消費電力化が必須であり，この中に使用される
低消費電力回路の開発が必要である．そのような背景のもと，超低消費電力動作が可能な論理回路のひとつとして断熱的論理回路が注目されている．本研究では，文献［ 1 ］で提案した断熱的論理回路（2PADCL）を用いた 4$times$4bit の配列型乗算器の設計・試作を行った．フルカスタム方式で設計を行った結果，乗算器のチップ専有面積は 926$imes$724$mu$m$^2$であった．試作したチップの評価を行ったところ，800kHz で動作することを確認した．またそのときの消費電力は 5.18mW（発振器を含む）であった．

参考文献： Y. Takahashi，Y. Fukuta，T. Sekine，and M. Yokoyama，"2PADCL: Two phase drive adiabatic dynamic
CMOS logic," in Proc. IEEE APCCAS，pp.1486-1489，Dec. 2006.

設計期間：0.1 人月未満 設計ツール：Tanner L-edit，Synopsys 社 Star-HSPICE トランジスタ数：10 未満 試作ラン：オンセ
ミ CMOS 1.2μm 2.3mm 角

チップ種別：マイクロプロセッサ

電圧モード多値論理基本回路とアナログ回路の試作
筑波技術大学産業技術学部

稲葉 基

概要：アナログインバータ［ 1 ］とダウンリテラル回路およびこれらの応用回路である電圧比較回路と T ゲート回路の設計・試作をおこなった．アナログインバータは，2 入力ニューロン MOSFET を 2 つ用いて構成される 4 端子回路で，単一電源下の全信号範囲で電源電
圧と入力電圧の差を出力し，多値論理信号処理のための反転関数を実現する．ダウンリテ
ラル回路は，2 入力ニューロン MOSFET を 2 つ用いて構成される 6 端子回路で，CMOS イ
ンバータと同様の入出力特性を有しながら，そのしきい値電圧を 2 つの外部印加電圧によって変化でき，CMOS インバータよりも低消費電力かつ急峻な入出力特性を実現する．
これらの応用回路である電圧比較回路は，2 入力ニューロン MOSFET を 4 個用いた 5 端子回路で，2 つの入力端子に印加される電圧の比較をおこなう．そして，T ゲート回路は，制御電圧によって複数の入力のうちの 1 つを選択する回路である．これらの回路は，多値論
理信号処理における基本関数の実現のほか，様々な電圧モードアナログ信号処理回路へ応用可能である．

参考文献：［ 1 ］ M. Inaba，K. Tanno，O. Ishizuka: "Analog Inverter with Neuron-MOS Transistors and Its Application"，電子情報通信学会，アナログ回路技術小特集号，英文論文誌 A. Vol. E85-A，No. 2. pp. 360-365 （2002）.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE トランジ
スタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナデジ混載

VLSI プロセスによる光検出器の試作
金沢大学大学院自然科学研究科

その実現のためには，LSI プロセスによる光検出器作製の整合性について検討する必要があ
る．本チップは，LSI プロセスで作製可能な高速光検出器の構造を検討することを目的としている．通常の縦型構造の PN 光検出器とともに，くし型電極構造を持ち，キャリアが横方向（基板に平行な方向）に移動する横型 PN 光検出器および横型 PIN 型光検出器を試作した．また，基板中に特に不純物をドープせず，基板表面にくし型形状のショットキー電極を形成した金属・半導体・金属光検出器（MSM 光検出器）および n-MOSFET 単体の試作も合わせて行った．各光検出器および MOSFET はコプレーナ型電極パッドを持ち，高周波プローブによる高周波特性が測定可能なチップとした．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

105

第
２
章
チ
ッ
プ
試
作
報
告

飯山 宏一，山王 紀明

概要：高速のデータ通信のために，LSI チップ間通信への光伝送の適用が検討されている．

ど）

2-3

チップ種別：TEG（特性評価回路な演算増幅器設計試作を通じた高専 LSI 設計教育
有明工業高等専門学校電子情報工学科

石川 洋平，金子 絢美，西原 望

概要：本試作では，高等専門学校での卒業研究において，アナログ集積回路の基本ブロックである演算増幅器の設計を行い，総合的な LSI 設計技術及び検証技術を早期に習得することを目的としている．今回は教育的効果を配慮し，基本的な 2 段構成の演算増幅器とした．試作の種類としては，位相補償をあらかじめ施したものと，外部補償を前提とするものを検証のために製作している．教育的効果としては，高専 5 年生がシミュレーションからレイアウトまでの基本的な設計をトータル約 30 時間で行うことができている．また，現在，アナログ・デジタル分野双方での応用を研究中であるニューロン MOS トランジスタのTEG も同時に試作を行っている．ニューロン MOS トランジスタのフローティングゲートの振る舞いを検証するために初期電荷消去レイアウトを施したものと，フローティングゲ
ートサイズの影響を比較するための試作を行っている．

参考文献：［ 1 ］ 石川，金子，西原,深井，"高等専門学校における LSI 設計教育について"，pp.69-70，D07，日本産業技術教育学会
第 19 回九州支部大会（ 2006）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Diva トランジ
スタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL，A-D/DC-DC コンバー

タなど）

BioCMOS 回路
名古屋大学工学研究科

中里 ，宇野 ，大浦 ，杉本 圭正，塚田

概要：バイオ分子の特異的結合を蛍光修飾することなく電気的に，電荷として検出するための新しい BioCMOS アナログ集積回路を提案・試作し，その動作を確認した．バイオ分子の検出に拡張ゲート型 MOS トランジスタを用い，その保護回路およびバイオ反応を電気信号に変換する回路を消費電力 10nW で実現し，超並列・高スループットでバイオ分子の検出が行える見通しを得た．また，バイオ分子の検出課題である拡張ゲート電荷の初期化
方法を検討した．初期化を行わない場合には検出信号に近い 150mV のばらつきがみられる
が，初期化を行うことによりこのばらつきをキャンセルできると考えられる．このための回路 TEG を設計した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
1.2μm 7.3mm 角

2-3
106

第
２
章
チ
ッ
プ
試
作
報
告

トランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS

チップ種別：イメージセンサ/スマートセンサ

平成17年度第9回ローム CMOS 0.35um試作（ RO35059 ）Burst firing Inverse function Delayed Model によるニューラルネッ
トワーク
東北大学電気通信研究所

末永 晋也，早川 吉弘，中島 康治

概要：本チップには，我々が提案した Burst firing Inverse function Delayed （BID） モ
デルによるニューラルネットワークが実装された．BID モデルは，生体神経系の情報処理において重要な役割をもつ，バースト発火と呼ばれる神経細胞ダイナミクスを有するニューラルネットワークモデルであり，最適化問題において性能の向上を達成できる．試作の目的は，（ 1 ）ニューロンにおけるバースト発火現象の再現，（ 2 ）最適化問題への適用など，ネットワークでの基本動作の確認などである．チップはニューロン回路とシナプス回路から成り，36 個のニューロンと 36×36 個のシナプスをアレイ状に配置した．ニューロン
回路ではモデルの基本方程式を回路方程式に変換することで実現した．また，シナプス回路では荷重値と出力の乗算と荷重値の保持更新などを実現した．これらの演算の実現には
アナログ回路技術を用いた．また，荷重値の精度は 2bit とし，メモリは SRAM により実装した．測定を行い，チップ上で（ 1 ）と（ 2 ）を確認した．BID モデルの集積回路化に必要な要素を全て実装し，その動作を確認した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナログ/デジタル信号処

理プロセッサ

光通信用信号処理回路
慶應義塾大学理工学部

原 貴東，松本 佳宣

概要：0.35 ミクロン CMOS 技術を用いてゲイン，周波数特性の異なるいくつかの演算増幅器を考案して設計した．また，FTTH や光インターコネクトなどの短距離光通信用にトラ
ンスインピーダンス回路，Rail to Rail Amp，バッファ回路などを設計した．トランスイ
ンピーダンス回路に必要とされる抵抗は Hi-PolyR 抵抗を利用した．また，Rail to RailAmp にはオフセット補正機能を持たせた．さらに，CMOS 技術で製作されるフォトダイ
オードの応答感度，周波数特性を評価するために，異なるレイアウトのフォトダイオードを設計した．また，フォトダイオードとトランスインピーダンス回路，レーザーダイオー
ド駆動回路などを集積化した素子に関しても設計をおこなった．レーザーダイオードを駆2-3

動するのに必要な数十 mA 以上の電流を流すために，ゲート幅の小さいトランジスタを多数並列に並べることでゲート抵抗の増加を防ぎ，またアルミ配線やコンタクトホールでの107

電流許容量を超えないように配慮した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試作ラン：

チップ種別：通信（RF 回路，ATM など）

チ
ッ
プ
試
作
報
告

アナログ LSI のための基本 RC 素子 TEG の設計
高知工科大学工学部

安岡 佐知子，橘 昌良

高知工科大学大学院工学研究科

川越 伸一

概要：アナログ LSI 試作を始めるための基礎的なデータを収集するために，抵抗，コンデンサなどの基本素子を作成した．このチップでは，高ポリ抵抗，コンタクト抵抗，ビア抵
抗，ポリシリコン 2 層コンデンサ，および，アルミ層間コンデンサを作成し，さらに，パッケージのピン-ボンディングパッド間の浮遊容量を測定するための素子も追加した．また，必要とする端子数を減らし，また，測定を安定に行うために，チップの中央部にはアルミ層を配置した．高ポリ抵抗は 10Ω から 100Ω まで 5 パターン，コンタクト抵抗，ビア抵
抗は Gate-AL1.AL1-AL2,AL2-AL3 間に 30 から 300 個（それぞれ 5 パターン）配置している．また，キャパシタは POLY-POLY が 0.85pF から 108.8pF まで 8 パターン，アルミ層間キャパシタが 3 パターン作成されている．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Mentor 社 Calibre
評価回路など）トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

第２章

チップ種別：TEG（特性平成17年度第10回ローム CMOS 0.35um試作（ RO350510 ）電流モード可変解像度エッジフィルタ
東京大学工学部

仁木 祐介

東京大学大学院新領域創成科学研究科

柴田 直

概要：画像認識は演算コストが非常に高いため，ソフトウェアによる実時間処理は難し
い．本研究室では専用の VLSI を開発することにより，実時間画像認識を目指している．画像の最も重要な特徴情報はエッジ情報であるが，同一対象の画像であっても大きさが異なる場合，抽出されるエッジ情報は異なってしまう．そこで入力画像の解像度を変化させる
ことで，大きさのみが異なる画像からも似たようなエッジ情報を抽出することができるアーキテクチャが開発，実装された．従来の実装では，解像度の可変段数の増加による制御
信号線などの配線の増加，さらに減算平均化回路を設けることによる回路面積の増加などにより，開口率の低下につながっていた．そこで，電流モードによるアナログ演算による実装を行った．電流モードにすることで，エッジフィルタのカーネルの符号を予め与えることが容易にできるため，減算回路を用いず，各種演算を配線のみの加算で実現することができ，制御信号線を大幅に減らすことが可能となり，開口率を大幅に改善することができた．画素数は 27x27，解像度はフル，1/2，1/4 の 3 段階で変化させることが可能である．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセ

ンサ/スマートセンサ

減算器分離型可変解像度エッジ抽出フィルタ
東京大学工学部

藤田 和英

東京大学大学院新領域創成科学研究科

柴田 直

概要：本研究室では連想プロセッサをベースとした実時間画像認識 VLSI システムの構築を目指し研究を進めている．このシステムでは画像特徴抽出の際に方向性エッジを用いるので，画像入力に用いるイメージセンサ自体にエッジ抽出機能を搭載することで，後続の処理を軽減することができる．さらに，エッジ抽出の段階で解像度を変化させて入力画像を取り込むことで入力画像の大きさの変化に対応するアルゴリズムが考案され実装がなされた．しかし解像度を変化させるためのデータ転送や演算制御のためにピクセル間の配線が増加し，イメージセ

2-3
108

ンサの重要な性能指標の 1 つである開口率が低くなってしまっていた．そこで，本チップでは，エッジ抽出演算ア
ルゴリズムに着目し，加算回路のみをピクセルアレイ内に残し，減算回路を外側に設置するという減算器分離型
アーキテクチャを実装し，開口率の向上を図った．演算回路には νMOS を用いた電圧モードアナログ回路を用いた．その結果，開口率は従来のものに比べ約 8 倍と大幅に向上した．本チップは 31×31 ピクセルの画像まで対応

第２章

しており，1 倍，1/2 倍，1/4 倍の 3 段階の解像度において，水平，垂直，+45 度，-45 度の 4 方向のエッジ抽出が 680fps で行えることを実測にて確認した．

チ
ッ
プ
試
作
報
告

ンサ/スマートセンサ

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメージセ

ストカスティックコンピューティングシステムによるマンハッタン距離計算
回路の設計
広島大学大学院先端物質科学研究科

堀 道弘，岩田 穆

概要：我々は前回，マンハッタン距離の計算を確率的に行なうチップの設計・試作を行なったが，本試作チップはその改良版である．将来的に微細化・高集積化のために回路システムはさまざまなノイズの影響を受けやすくなり，従来の決定論的なコンピューティングシステムは正しく動作しな
くなる可能性がある．これら解決の糸口の 1 つとして，ストカスティックコンピューティングシステムの研究が行われてきた．このシステムは，ランダ
ム信号を用いてアナログ量をパルス頻度に変換し，確率的に計算を実行するシステムである．その利点として，ロバストなシステムが構築できる事が知られている．また，ハードを変える事なく必要に応じて違う精度の計算が実行可能である．そこで，ベクトルマッチングへの応用に着目し，ストカ
スティックコンピューティングシステムによるマンハッタン距離計算回路を設計した．本チップの改良点としては，前回に比べ高速に動くように改良
し，クロック周波数 1MHz での動作が可能になった．

参考文献：M. Hori，M. Ueda and A. Iwata,"Stochastic Computing Chip for Measurement of Manhattan Distance"，Japanese Journal of Applied Physics，Vol. 45，
No. 4B，2006，pp3301-3306.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，Mentor 社 Calibre
別：ニューテクノロジ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μ m 4.9mm 角

チップ種

SFQ/CMOS ハイブリッドメモリの試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．また，我々は断熱的論理回路を使った大規模集積回路についても検討している．これは集積回路の低消費電力化を目的としており，今回は全加算器の設計を行った．

参考文献： ［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultrahigh-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

10chPreamp/Shaper/Discriminator
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは MSGC（マイクロストリップガスカウンタ）などのガスカウンタや半導体検出器などの放射線検出器に必要な多チャンネルのパルス信号処理回路である．このパルス信号処理回路の 1 チャネルは gain-boosted cascode 型の電荷信号を電圧に変換する
電荷積分型プリアンプと波形整形用のシェーピングアンプ，コンパレータ（ディスクリミネータ）から構成されている．プリアンプの時定数，シェーピングタイムは外部より可変としている．プリアンプで電荷信号を電圧に変換したのち Shaper で波形整形を行い，コンパレータを通して出力する．またコンパレータの threshold は upper threshold と lower
threshold があり，波形信号がこの間に来た時に信号が出力されるように構成されおり，これらの threshold は外部から調節できるようになっている．本チップでは 10 チャンネルを集積した．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

2-3
109

第
２
章

16ch 低雑音 CMOS プリアンプ
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは MSGC（マイクロストリップガスカウンタ）や PET 用の検出器などの放射線検出器向けの低ノイズ多チャンネルプリアンプ信号処理回路の試作である. プリアンプ
はフォールデッドカスコード型の電荷積分型プリアンプを使用している. 本チップをテストを行ない ENC（等価雑音電荷）で 800 電子ほどの性能がえられており, PET 用のプリアンプとしては充分な性能をもっていることが確認できた. 本チップでは 16 チャンネルを集積した.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.35μm 2.4mm 角
バータなど）

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：アナログ（PLL，A-D/DC-DC コン

チ
ッ
プ
試
作
報
告

ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊 実，小林 史典

概要：光による高速な再構成が可能で，ダイナミック型の光再構成回路を有する光再構成型ゲートアレイ DORGA（Dynamic Optically Reconfigurable Gate Array）VLSI を試作した．光再構成型ゲートアレイとは光メモリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで，コンテキストの記憶に光メモリを，光メモリと VLSI 間に大容量の光バスを用いることで，大容量のコンテキストと高速な再構成とが両立できる．ここで，ダイナミック光再構成型ゲートアレイとは，フォトダイオードを受光素子としてだけでな
く，メモリとしても使用する高密度タイプの光再構成型ゲートアレイ VLSI のことである．
この度の設計では，フォトダイオード受光部のサイズを 9.5μm×8.8μm，その間隔をそれ
ぞれ 34.5μm，33.0μm とした．また，光再構成時におけるゲートアレイ回路同士の衝突を防止する設計となっている．Island-Style のゲートアレイ部には，30 ゲートに相当する論理ブロックが 48 個，スイッチングマトリックスが 63 個，4 ビットの I/O ビットを持つ I/O ブロックが 6 個実装された．配線チャネ
ル内の配線は 8 本である．この度試作した DORGA のゲート規模は 1,440 ゲートである．

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 9.8mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS

チップ種別：その他

FM 送受信 IC
立命館大学理工学部

野田 和也，古野 裕隆，藤田 智弘

概要：本回路は信号周波数 10MHz で動作する，FM 送受信回路である．自動利得制御回路（AGC），リミッタ回路，低雑音増幅回路（LNA），スイッチ付きオペアンプ，FM 変復調回路の試作を行った．AGC はオペアンプのフィードバックを利用し，信号の振幅を一定にしている．今回は，振幅検出回路と制御電圧の生成部の回路構成を簡単化した．リミッ
タ回路は信号を所望の電圧範囲内に制限する回路である．今回の試作では利得を十分とれるよう段数を最適化した．LNA はインバータを利用し，入力換算ノイズの低減を狙った．
オペアンプは電源電圧のオンオフを可能とするスイッチをとりつけた．今回試作したシス
テムは，間欠動作するため消費電力の低減に寄与できる．FM 変調回路はモノマルチバイブ
レータを利用した発振回路となっている．また，復調回路もモノマルチバイブレータを利用している．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
2-3

Cadence 社 Analog Artist

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：通信（RF 回路，ATM など）

110

第
２
章
チ
ッ
プ
試
作
報
告

8bit パイプラインプロセッサ名古屋大学大学院工学研究科

市川 彰孝，志村 一樹，間所 峻洋，小林 良太郎，
島田 俊夫

概要：我々は，VDEC を利用した LSI チップ作成のトレーニングとして，チップ試作を行った．作成したチップは，8bit パイプラインプロセッサである．このプロセッサは，5 段のパイプラインステージで構成されており，外部メモリから命令，及び，データを得て，演算を行うことが可能である．設計は，Verilog-HDL を用い，本研究室の学生 3 名で 1 ヶ月かけて設計した．設計ツールには，Cadence 社の Verilog-XL，Dracula，及び，Synopsys 社の Design Compiler，Milkyway，Apollo を使用した．チップの検証には，三菱電機マイコン機器ソフトウエア株式会社の PowerMedusa MU200-SX を用い，正常に動作していることを確認した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Milkyway，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：マイクロプロセッサトラン単分子オンチップ計測集積回路
名古屋大学工学研究科

中里 和郎，宇野 重康，石崎 賢治，清水 毅，山口 賢

概要：1 個の分子による信号は微弱であり，精度良く安定に検出するには，分子直下でオンチップ計測する必要がある．電気伝導とキャパシタンスのオンチップ計測を行うアナログ
CMOS 集積回路を設計・試作した．電気伝導計測回路は，ソースフォロワをベースにした回路と差動アンプをベースとした回路を検討した．これにより飛躍的な S/N 比，高速応答性を得ることができる．キャパシタンス計測回路は充放電時間を計測する回路と零位法による回路の 2 種類を検討した．溶液中での測定で，温度も室温から 100 度までまですることから，バンドギャップ参照電源による温度補償回路を用いた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
4.9mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm

チップ種別：イメージセンサ/スマートセンサ

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第
２
章
チ
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試
作
報
告

平成17年度第11回ローム CMOS 0.35um試作（ RO350511 ）スマート RFID タグ用心音抽出回路と個体識別符号生成回路，及びその他関
連回路
熊本大学大学院自然科学研究科

山川 俊貴，Timischl Felix ，千代永 純一，梅田 武，
中島 晃，米澤 隆広

概要：当研究室では，病気の発生・メカニズムの解析および新薬の開発などを目的とした，遺伝子改変マウスの心拍数・体温・呼吸音の計測および個体識別の行なえる生体植え込み型超小型スマート RFID タグの設計・開発を行なっている. そこで，スマート RFID タ
グに内蔵して，心音の抽出を行う心音抽出回路と ID 符号を生成するための個体識別符号生成回路を試作した.

また，関連回路である参照電圧源回路とリング発信器，pn 接合ダイ

オードを TEG として試作した．

参考文献：T. Yamakawa，T. Inoue，A. Nakajima，T. Yonezawa，A Tsuneda,"A
Circuit Design of ID-Code and Heartbeat Signal Processing Blocks of aSmart RF ID
Tag for Mice"，pp.2569-2572，2006 IEEE InternationalSymposium on Circuits and Systems （May，2006）.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナデジ混

載LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

酒田 礼治，村上 知倫，秋田 純一，北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部生に，フルカスタム設計の経験をしてもらうことと，実施のチップを設計する際にどのような点を考慮すべきかを考えてもらう為に実施している．コンテスト部門と自由設計部門を設け，参加者それぞれに 1 チップを与えて試作してもらった．コンテスト部門
では 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また，回路アーキテクチャ以外で性能差が生じていないようにこちらで用意した出力バッファを参加者全員に組み込んでもらった．作成されたチップは検

2-3
112

第
２
章
チ
ッ
プ
試
作
報
告

証も各自で行い，結果，一部のチップにおいて完全動作を確認することができた．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog
Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：演算回路（乗算器，除算器など）

LSI 設計コンテスト
金沢大学工学部集積回路工学研究室

村上 知倫，秋田 純一，北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部学生に，フルカスタム設計の経験をしてもらうことと，実際のチップを設計する
際にどのような点を考慮すべきかを考えてもらう為に実施している．今年度は参加者それ
ぞれに 1 チップを与え試作してもらった．内容は 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また，回路アーキテ
クチャ以外で性能差が生じないように，こちらで用意した出力バッファを参加者全員に組み込んでもらった．作成されたチップは検証も各自で行ってもらった．本チップは，設計コンテストの評価の基準とし，フルカスタム設計の加算器とディジタル設計の加算器を比較するために，HDL によって作られた 16bit の Ripple Carry Adder を搭載した LSI チップ
である．LSI テスタを用いて検証をし，このチップは完全動作を確認した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
2.4mm 角トランジスタ数：100 以上，1,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35μ m

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

酒田 二三也，金子 康隆，秋田 純一，
北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部生に，フルカスタム設計の経験をしてもらうことと，実施のチップを設計する際にどのような点を考慮すべきかを考えてもらう為に実施している．コンテスト部門と自由設計部門を設け，参加者それぞれに 1 チップを与えて試作してもらった．コンテスト部門
では 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また，回路アーキテクチャ以外で性能差が生じていないようにこちらで用意した出力バッファを参加者全員に組み込んでもらった．作成されたチップは検証も各自で行い，結果，一部のチップにおいて完全動作を確認することができた．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
1,000 未満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，

チップ種別：演算回路（乗算器，除算器など）

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

中山 雅文，牧野 良成，秋田 純一，北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部生に，フルカスタム設計の経験をしてもらうことと，実施のチップを設計する際にどのような点を考慮すべきかを考えてもらう為に実施している．コンテスト部門と自由設計部門を設け，参加者それぞれに 1 チップを与えて試作してもらった．コンテスト部門
では 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また，回路アーキテクチャ以外で性能差が生じていないようにこちらで用意した出力バッファを参加者全員に組み込んでもらった．作成されたチップは検証も各自で行い，結果，一部のチップにおいて完全動作を確認することができた．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog
Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：演算回路（乗算器，除算

器など）

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第
２
章

LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

チ
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試
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告

野手 翔太，中野 伸吾，秋田 純一，北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部生に，フルカスタム設計の経験をしてもらうことと，実施のチップを設計する際にどのような点を考慮すべきかを考えてもらう為に実施している．コンテスト部門と自由設計部門を設け，参加者それぞれに 1 チップを与えて試作してもらった．コンテスト部門
では 16bit 加算器を設計し，入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．また，回路アーキテクチャ以外で性能差が生じていないようにこちらで用意した出力バッファを参加者全員に組み込んでもらった．作成されたチップは検証も各自で行い，結果，一部のチップにおいて完全動作を確認することができた．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog
Artist

トランジスタ数：100 以上，1,000 未満器など）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：演算回路（乗算器，除算LSI 設計コンテスト
金沢大学工学部

集積回路工学研究室

小林 正雄，中野 伸吾，秋田 純一，北川 章夫

概要：学部 3 年生を対象に LSI 設計コンテストを実施した．このコンテストは，なるべく多くの学部生に，フルカスタム設計の経験をしてもらうことと，実施のチップを設計する際にどのような点を考慮すべきかを考えてもらう為に実施している．コンテスト部門と自由設計部門を設け，参加者それぞれに 1 チップを与えて試作してもらった．自由設計部門では演算増幅器を用いた加減算回路，DA 変換回路，AD 変換回路を設計し，最終的にこれらを繋ぎ合わせた回路を設計した．入出力伝播遅延，使用面積，動作電圧マージン，完全動作を総合して順位を決定する．作成されたチップは検証も各自で行い，結果，本チップにおいて完全動作を確認することができなかった．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Analog
Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：演算回路（乗算器，除算器など）

LSI テスタ／EB プローバ実習用回路
金沢大学工学部集積回路工学研究室

金子 康隆，秋田 純一，北川 章夫

概要：本チップは，LSI テスタ，EB プローバの使用方法を覚えるための実習に用いるために作ったものである．これらの装置を使ったことがない者のために，簡単な構成の回路を測定することで，回路の動作が理解しやすく，装置の操作方法の習得がしやすいものとなっている．LSI テスタの一連の操作方法を覚えるための測定回路として 4bit カウンタを作った．また，ファンアウトにより生じる遅延時間を確認し，遅延時間を測定する操作を覚えるための回路を作った．EB プローバで回路の配線の電圧波形を取得し，評価するための操作方法を覚えるためにインバータ・チェーンを作った．また，実習目的以外の回路として，複雑な論理回路の途中の信号状態が確認可能である，スキャンレジスタを用いたシ
リアルスキャン回路を 2 種類と，ゲート幅でなくゲート長のサイズを変えたトランジスタの TEG を pMOS と nMOS でそれぞれ 4 個ずつ，計 8 個作った．シリアルスキャン回路の2 種類のうちの 1 つで一部不具合があったものの，それ以外の回路については完全動作を確認した．

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114

第
２
章
チ
ッ
プ
試
作
報
告

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist
タ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジス

チップ種別：その他

広い電圧余裕を持つ低電圧スイッチトカレント ΔΣ 変調器
名古屋工業大学大学院工学研究科

加藤 正史，櫛田 幸一郎，荒井 英輔

概要：近年，アナログ集積回路における低電源電圧化に関する研究は盛んであるが，低消費電力化とデジタル集積回路との電源電圧差を考慮すると更なる低電源電圧化が必要である．また電源電圧の揺らぎが存在する場合，低電源電圧化によりその揺らぎの影響は大きくなる．そのため低電源電圧回路において電源電圧の揺らぎに対する動作余裕は重要になってくる．本試作チップでは信号を電流で扱うため低電圧化が可能であるスイッチトカ
レント（SI） 技術を用いてアナログ／デジタル変換（A/D 変換）回路に用いられるデルタ
シグマ（ΔΣ）変調器を設計した．その際低電圧で動作させるためにクロック電圧の昇圧回
路，低電圧動作するフィードバック電流回路などの付加回路を実装した．その結果，1.01.6V での動作という低電圧動作でありながら広い電源電圧における動作が可能となった．
また，消費電力は 1.2V 以下の電圧での動作において 50μW 以下という低い消費電力となった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満（PLL，A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μ m 2.4mm 角

チップ種別：アナログ

静電容量型センサ用容量検出回路
慶應義塾大学理工学部

中村 和正，松本 佳宣

概要：近年，研究開発が盛んに行われている静電容量型センサ用の微小容量検出回路を設計した．特に，3 軸加速度センサなどのように多軸すなわち複数の容量センサが集積化されているセンサの容量検出を一つの回路でできるように，3 つのスイッチトキャパシタ方式の容量検出器を 6 相クロックで駆動する構成とした．また，発振回路と利得約 50 倍の非反転増幅器も併せて集積化して，外付け部品の低減を図り，さらに携帯機器等での利用を考えて消費電力の低減を目指した．スイッチトキャパシタ回路には演算増幅器のオフセットの影響を除去できる Auto-Zero 方式の容量－電圧変換回路を用いた．この回路はフェムト
ファラッドオーダーの微小容量検出が必要な加速度センサなどの分野への応用が期待される．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
スタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジ

チップ種別：イメージセンサ/スマートセンサ

蓄積容量変調型イメージセンサ
大阪大学大学院工学研究科

下ノ村 和弘，八木 哲也

概要：電荷蓄積型の CMOS イメージセンサにおいて，蓄積期間中に，リセット端子に与える電圧を VDD から段階的に下げていくことでフォトダイオードの最大蓄積電荷量を変化させ，光強度－出力電圧の変換特性を非線形に圧縮することができる．この方法は，蓄積容量変調と呼ばれ，イメージセンサを広ダイナミックレンジ化する方法として知られている．本試作では，蓄積容量変調型イメージセンサを設計し，その特性を評価することを目的とした．蓄積容量変調方式の特長は，回路構造自体は通常の APS でよいこと，リセット端子に与える信号のパターンにより圧縮特性を制御できることが挙げられる．これらは，過去に設計した機能イメージセンサに組み込むことを考えた場合に都合がよい．フォトダ
イオードサイズは 25um×25um，画素数は 26×26 である．なお，テスタによる測定は行っていない．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ

種別：イメージセンサ/スマートセンサ

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115

第
２
章

超多重 RFID 向けトランスポンダ実験チップ
神戸大学工学部情報知能工学科

チ
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プ
試
作
報
告

福水 洋平，永田 真

概要：本試作チップは超多重 RFID システムにおいて，小規模な輻輳制御を実現するトランスポンダ（タグ）の実験回路であり，RF 信号処理・デジタルロジック・キャパシタ・UWB 送信機から構成される．本回路は電磁結合による非接触給電で外部から供給される電力を内蔵のキャパシタに蓄える．このとき，キャパシタに充分な電力が蓄積されると，読取り機と同期をとってからタグ ID を拡散変調し発信する．これによってアナログ素子の性能評価，通信方式の基本性能，変調方式および輻輳制御の妥当性を確かめることを目的としている．

参考文献：Yohei Fukumizu,
nication Scheme for a

Shuji Ohno，Makoto Nagata，Kazuo Taki，"Commu-

Highly Collision-Resistive RFID System"，IEICE Trans.

Fundamentals，Vol.E89-A，No.2，pp. 408-415，Feb. 2006.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社
Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：

平成17年度第12回ローム CMOS 0.35um試作（ RO350512 ）

画素毎に露光時間調節が可能な CMOS イメージセンサの試作
広島大学大学院先端物質科学研究科

畑野 昌洋，亀田 成司，岩田 穆

概要：画素毎に露光時間調節が可能な CMOS イメージセンサを試作した．画素回路は光センサ回路（APS），コンパレータ，参照信号選択回路で構成され，コンパレータの出力がAPS のスイッチトランジスタのゲートに接続される．コンパレータの負極側へ画素毎に制御電圧を記録し，正極側へ適切な関数に従い時間的に減衰する参照信号を全画素共通に入力する．参照電圧が制御電圧を下回るタイミングで APS の露光動作が始まる．つまり，各光センサの露光時間を制御電圧により自由に設定できる．露光時間制御の精度を上げるた
めに，参照信号を複数用意し画素毎に選択回路で選べる構成にしている．画素サイズ
26.6um×599.85um，フォトダイオードサイズ 16.3um×16.3um である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：イメージセンサ/スマー

トセンサ

10bit パイプライン A/D コンバータの設計
大阪大学大学院工学研究科

桐原 正治，川原 聡，谷口 研二

概要：音声などの信号処理を念頭に置き，10bit のパイプライン A/D コンバータの設計を行った．設計仕様は，サンプリング周波数 5MHz，電源電圧 3.3V，入力電圧幅 1.15V2.15V である．占有面積は 1.44mm ×1.21mm ，シミュレーションによる消費電流は5mA であった．本パイプライン A/D コンバータは，6 段の MDAC（3.5+1.5×4+2.5）で構成されている．MDAC の出力データをもとに，各段でエラー訂正を分散させて行い，メ
モリ数と消費電力を抑えたアーキテクチャを採用している．なお，MDAC に使用した全差動オペアンプの特性は，DC ゲイン 64.4dB，高域遮断周波数 130kHz である．素子配置に

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116

第
２
章
チ
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試
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報
告

関しては対称性の高いレイアウトを心がけ，雑音耐性を高める構造としている．実測の結果，試作チップは設計仕様を満たしておらず，その原因を解明中．

設計期間： 8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

SFQ/CMOS ハイブリッドメモリの試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．また，我々は断熱的論理回路を使った大規模集積回路についても検討している．これは集積回路の低消費電力化を目的としており，今回は全加算器の設計を行った．

参考文献： ［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultrahigh-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre
リトランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモ

SFQ/CMOS ハイブリッドメモリの試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．また，我々は断熱的論理回路を使った大規模集積回路についても検討している．これは集積回路の低消費電力化を目的としており，今回は全加算器の設計を行った．

参考文献： ［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultrahigh-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

ばらつき評価用テスト回路
広島市立大学情報科学部

寺田 和夫，向 建宇

概要：本チップには単体 MOSFET からなるセルを 192 個集積してある．各セルには，単体
MOSFET と伝達ゲートがあり，ソースドレインは伝達ゲートを通して，ゲートと基板は直接，それぞれ共通パッドにメタル配線でつながれている．伝達ゲートは 2 つの 4 ビットデコ
ーダによって選択できるようになっており，アドレス入力によって 1 つのセルを選択し，そのセルの単体 MOSFET の電流特性を測定できる．伝達ゲートや各種配線の抵抗の影響を除去するため，ソースドレイン端子にはケルビン接続を用いている．寸法の異なる複数の単体 MOSFET を，適当な位置に繰り返し配置し，電気特性のばらつきとその位置依存を測定する．それによって，ばらつきのランダム成分と位置依存成分の分離を試みる予定である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：TEG（特性評価回路

など）

2-3
117

第
２
章

基本デバイス TEG の試作
秋田大学工学資源学部

チ
ッ
プ
試
作
報
告

佐々木 健太，三浦 和仁，井上 浩

概要：アナログ回路を設計するにあたり，基本デバイスの特性を確認する必要がある．そこで本試作研究では，基本デバイスの特性を確認することを目的とし，基本デバイスのTEG を IC 設計・試作及び動作検証を行った．搭載した基本デバイス TEG は（ 1 ）nMOS トランジスタ，（ 2 ）pMOS トランジスタ，（ 3 ）抵抗，（ 4 ）容量の 4 種類の単体素子である．ここでは，（ 1 ），（ 2 ）の W/L，（ 3 ）の抵抗値，（ 4 ）の容量値が異なるものをそれぞれ複数個設計・試作した．また，我々がこれまで開発を進めてきた VCO［ 1 ］についても設計・試作し，TEG として搭載した．

参考文献：［ 1 ］佐々木健太，井上浩，"VCO の設計とその応用に関する検討"，平成 19 年
東北地区若手研究者研究発表会講演論文集，YS-5-17，pp.33-34，Mar.2007．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva
0.35μm 2.4mm 角

チップ種別：TEG（特性評価回路など）

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS

自己修復アナログネットワーク
東京大学工学系研究科

藤原 健，高橋 浩之

概要：センサがアレイ状に配置されたセンサネットワークにおいて，センサの部分的故障に対してネットワークが耐性を持つように，ネットワークに自己修復機能を持たせることが有効であると考える．本研究では自己修復機能を持つネットワークのための情報処理
チップの設計を試みた．このような情報処理センサネットワークの理想形として，より大規模のネットワークが構築でき，メンテナンス不要かつ，センサからの連続した値をデジタル変換することなくそのまま扱えるというのがあげられる．このようなものの実現にはアナログ素子が有効であると考えられる．アナログ素子のメリットとして回路規模を小さ
くでき，低消費電力化できるというのがあげられる．これは大規模なセンサネットワーク
を実現しようとするとき非常に重要になってくる．また連続した値が扱えるというのも大きなメリットである．このようなアナログ素子のメリットを生かした自己修復型センサ
ネットワークの演算部をアナログ素子を用いて設計した．平均値計算，比較などの計算が簡単な素子で実現できるアナログ素子のメリット生かすことで限られたチップの面積の中で自己修復機能を実現することができた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/デジタル信号処理

プロセッサ

10chPET 用波形サンプリング型 ASIC
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは PET（Positron Emission Tomography）を含む放射線検出器向けの専用処理回路．1 チャネルに電荷信号を電圧に変換する電荷積分型の高速プリアンプ，各検出器からの信号のばらつきを吸収するためゲインが調節可能な VGA（Variable Gain Amplifier），最大クロック周波数 100MHz/6bits で動作可能なフォールディング ADC を含む．
1 チップ内に高速のアナログディジタルコンバータを搭載することで検出器からの波形信号をそのままサンプリングすることが可能となり，その後の FPGA や software による後段の信号処理を容易にする．本チップではこのプリアンプ～ADC までを 10Ch を搭載している．ゲインは外部より 2bits で調節する設定となっている．従来試作を行ってきた APD（Avalanche Photo Diode）向けではなく PMT（PhotoMultiplier）向けでありゲインを小さくしている．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
2-3

Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

118

第
２
章
チ
ッ
プ
試
作
報
告

64×64 画素光無線 LAN 用ビジョンチップ
奈良先端科学技術大学院大学物質創成科学研究科

吉田 明洋，野村 啓二，
香川 景一郎，布下 正宏，太田 淳

概要：我々は，受光素子として，通信対象の位置を探し出す「撮像」と，高速光通信を行
うための「データ受信」の二つの機能をもつイメージセンサを用いた新しい屋内用光無線
LAN システムを提案している．複数データを同時に受信できる特徴を利用し，ダウンリン
クに波長多重通信を適用した 64×64 画素光無線 LAN 用イメージセンサを 0.35 um 標準
CMOS プロセスを用いて作製し，データ受信要素回路の動作を確認した．受信側（ノード）では，4 波長多重された光信号を波長多重薄型回折格子で分離し，異なる 4 つの画素に入射する．この回折格子は作製誤差や使用光源の波長誤差などにより，波長間クロストー
クを生じるため，これをアナログ積和演算回路（Matrix operator）により除去することを試みた．通信速度として 1 波長あたり 100 Mbps の受信速度を目指して設計した．

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社
Diva，Cadence 社 Analog Artist
ージセンサ/スマートセンサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

チップ種別：イメ

光無線 LAN TEG
奈良先端科学技術大学院大学物質創成科学研究科

吉田 明洋，野村 啓二，
香川 景一郎，布下 正宏，太田 淳

概要：我々は，受光素子として，通信対象の位置を探し出す「撮像」と，高速光通信を行
うための「データ受信」の二つの機能をもつイメージセンサを用いた新しい屋内用光無線
LAN システムを提案している．複数データを同時に受信できる特徴を利用し，ダウンリン
クに波長多重通信を適用した 64×64 画素光無線 LAN 用イメージセンサを 0.35 um 標準
CMOS プロセスを用いて作製し，データ受信要素回路の動作を確認した．TEG として，
オートマティックオフセットキャンセル回路，トランスインピーダンスアンプ，チェリー
フーパアンプ，4 画素単位で差動化した画素回路，LVDS バッファ，ギルバートセルを設計・試作した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Diva，Cadence 社 Analog Artist
満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：イメージセンサ/スマートセンサ

傾斜面型共焦点法による 3 次元計測のための高機能イメージセンサ
大阪市立大学大学院工学研究科

前田 康次，村井 俊文，宮崎 大介，向井 孝彰

奈良先端大物質創成科学研究科

香川 景一郎，太田 淳

概要：高精度な 3 次元計測法の一つとして共焦点法がある．従来の技術では，照射光の焦点を 3 次元的に移動させるために多くの計測時間を要する問題があった．そこで，光軸に対して傾斜した 2 次元点光源アレイを用いた高速な 3 次元走査に基づく共焦点型計測法を考案した．ここで，共焦点画像の取得の高速化を図るために，3 次元情報の抽出をチップ内部で処理してデータ量の圧縮が行える高機能イメージセンサの作製を行った．この高機能イメージセンサは，光信号の取得，大小比較，最大値の保持を行う各要素回路により，焦点位置の異なる複数の共焦点画像から光信号が最大強度を持つ位置を算出し，表面位置情報を行並列で出力する．回路の動作を確認し，30×30×40 画素のデータ量を持つ 3 次元形状
データを毎秒 30 回で計測できる確証を得た．

参考文献：前田，馬場，宮崎，向井，香川，太田，"傾斜面型共焦点光学系による 3 次元計測システムのためのイメージセンサ"，映情技報，VOL.31，NO.3，pp21-24 （2005）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Cadence 社 Diva，Cadence 社 Analog Artist
4.9mm 角トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μ m

チップ種別：イメージセンサ/スマートセンサ

チ
ッ
プ
試
作
報
告

渡邊 実，小林 史典

概要：光による高速な再構成が可能で，かつ光再構成時にゲートアレイの使用も可能なゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ ZO-DORGA（Zero-Overhead Dynamic Optically Reconfigurable Gate Array）VLSI を試作した．光再構成型ゲートアレイとは光メモリとゲートアレイ VLSI とを組み合わせた新構造デバイスのことで，
コンテキストの記憶に光メモリを，光メモリと VLSI 間に大容量の光バスを用い，大容量のコンテキストと高速な再構成とを両立している．従来のゼロオーバーヘッド型は主にフォトダイオードの容量をメモリとして使用していたが，本デバイスでは，ダイナミック
RAM をコンテキストの保持に用いている．この度の設計では，フォトダイオード受光部のサイズを 9.5μm×8.8μ m，その間隔をそれぞれ 34.5μ m，33.0μ m とした．また，光再構
成時におけるゲートアレイ回路同士の衝突を防止する設計となっている．Island-Style のゲートアレイ部には，30 ゲートに相当する論理ブロックが 48 個，スイッチングマトリックスが 63 個，4 ビットの I/O ビットを持つI/O ブロックが 6 個実装された．配線チャネル内の配線は 8 本である．この度試作した DORGA のゲート規模は 1,440 ゲートである．

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 9.8mm 角

チップ種別：その他

トランジスタ数：10,000 以上，100,000 未満

119

第
２
章

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

2-3

試作ラン：ローム CMOS

超多重 RFID 向けトランスポンダ実験チップ
神戸大学工学部情報知能工学科

福水 洋平，永田 真

概要：本試作チップは超多重 RFID システムにおいて，小規模な輻輳制御を実現するトランスポンダ（タグ）の実験回路であり，RF 信号処理・デジタルロジック（DBE）・キャパ
シタ・UWB 送信機から構成される．本回路の設計においては高位モデリングを用いて多重
通信パラメータを最適化し，これをデジタルロジックに適用したものである．電磁結合による非接触給電で外部から供給される電力を内蔵のキャパシタに蓄える．このとき，キャパシタに充分な電力が蓄積されると，読取り機と同期をとってからタグ ID を拡散変調し発信する．最適化を行ったパラメータによる多重通信の性能評価と，それを実現する DBE の実証を目的とする．

参考文献：Yohei Fukumizu，Makoto Nagata，Kazuo Taki，"Back-End Design of a
Collision-Resistive RFID System through High-Level Modeling Approach," IEICE
Transactions on Electronics，Vol.E89-C，No.11，pp. 1581-1590，Nov. 2006.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社
Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：

チップ種別：通信（RF 回路，ATM など）

超多重 RFID 向けリーダ援用チップ
神戸大学工学部情報知能工学科

福水 洋平，永田 真

概要：本試作チップは超多重 RFID システムにおいて，小規模な輻輳制御を実現する読取り機のための援用回路であり，TS-CDMA 相関器と CRC 符号器から構成される．本回路は読取り機のデジタルロジック（DBE: Digital Back End）を実現するもので，前段のアナ
ログフロントエンド（AFE : Analog Front End ）から受け取った多重信号を TS CDMA 方式に基づいて分離する．別に設計・試作中の電磁結合型トランスポンダチップと結合することで，超多重 RFID システムの実験環境の構築，および RFID システムの設計パ
ラメタの最適化プロセスの妥当性の確認を目的としている．現在，試作チップの評価を進めている段階である．

参考文献：Yohei Fukumizu,
nication Scheme for a

Shuji Ohno，Makoto Nagata，Kazuo Taki，"Commu-

Highly Collision-Resistive RFID System"，IEICE Trans.

Fundamentals，Vol.E89-A，No.2，pp. 408-415，Feb. 2006.

2-3
120

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社
Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：

チップ種別：通信（RF 回路，ATM など）

FM 中間信号を用いた ΔΣ 変調器
名古屋大学工学研究科

松原 渉，前澤 宏一

概要：ΔΣADC の最も重要な要素は ΔΣ 変調器であり，これにより，入力アナログ信号はパルス密度変調信号に変換される．しかし，ΔΣ 変調器の基本であるネガティブフィードバッ
クが動作速度を制限する要因となっている．これに対して，FM 中間信号を利用する
FMΔΣ 変調器は高精度なフィードバックを必要としないため高速動作に適している．しかし，変調範囲が広く，高い線形性を持つ電圧制御発振器（VCO）が必要なため，これまでほとんど使われてこなかった．ここでは，高周波の VCO を用い，ダウンコンバージョンにより広い変調範囲を持つ FM 信号の生成を狙った回路を設計・試作した．この方式を使え
ば，周波数変調割合をその中心周波数に対して小さくできるため VCO の設計は容易になる．ここでは簡単のため，発振器にリング発振器を用い，ミキサー，ローパスフィルター
により回路を構成した．

参考文献：W. Matsubara，M. Sakou，K. Maezawa，and T. Mizutani “No Feedback DSADC for High Frequency Operation Using Frequency Delta Sigma Modulator”，SSDM2005

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL，A-D/DC-シャントコンダクタンスを挿入したオンチップ伝送線路の特性評価
大阪大学情報科学研究科
京都大学情報学研究科

橋本 昌宜，Siriporn Jangsombatsiri
土谷 亮

概要：チップ内の通信性能向上の要求が高まっており，オンチップ伝送線路を用いた高速信号伝送が有望視されている．配線の周波数依存特性による波形歪みを低減するために，
シャントコンダクタンスを意図的に挿入した無歪み伝送線路が提案されているが，実デバ
イスではまだ検証されていなかった．本試作では無歪み伝送線路を搭載したテストチップを試作し，時間領域アイパターン測定，および周波数領域 S パラメータ測定を行った．特に，10Gbps と高速な信号伝送を行った場合に，シャントコンダクタンスを挿入した無歪み伝送線路において，シャントコンダクタンスを挿入していない通常の伝送線路と比較して，優れアイパターン特性が得られ，無歪み伝送線路の優位性を実デバイスで確認した．

参考文献：Siriporn，橋本，土谷，Zhu，Cheng，"シャントコンダクタンスを挿入したオンチップ伝送線路のアイパターン評価"，no.A-3-9，信学会総合大会 （2007）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：10 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

単分子オンチップ計測 CMOS 回路
名古屋大学工学研究科

中里 和郎，宇野 重康，石崎 賢治，清水 毅，山口 賢

概要：1 個の分子による信号は微弱であり，精度良く安定に検出するには，分子直下でオンチップ計測する必要がある．電気伝導とキャパシタンスのオンチップ計測を行うアナログ
CMOS 集積回路を設計・試作した．電気伝導計測回路は，ソースフォロワをベースにした回路と差動アンプをベースとした回路を検討した．これにより飛躍的な S/N 比，高速応答性を得ることができる．キャパシタンス計測回路は充放電時間を計測する回路と零位法による回路の 2 種類を検討した．溶液中での測定で，温度も室温から 100 度までまですることから，バンドギャップ参照電源による温度補償回路を用いた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
4.9mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm

チップ種別：イメージセンサ/スマートセンサ

2-3
121

第
２
章
チ
ッ
プ
試
作
報
告

平成18年度第0回ローム CMOS 0.35um試作（ RO35060 ）SFQ/CMOS ハイブリッドメモリの試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．また，我々は断熱的論理回路を使った大規模集積回路についても検討している．これは集積回路の低消費電力化を目的としており，今回は全加算器の設計を行った．

参考文献： ［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultrahigh-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

SFQ/CMOS ハイブリッドメモリの試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．また，我々は断熱的論理回路を使った大規模集積回路についても検討している．これは集積回路の低消費電力化を目的としており，今回は全加算器の設計を行った．

2-3
122

第
２
章
チ
ッ
プ
試
作
報
告

参考文献： ［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultrahigh-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

SFQ/CMOS ハイブリッドメモリ用ハイブリッドアンプの試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．本チップでは，SFQ /CMOS ハイブリッドメモリの実現において重要な回路要素である，高速ハイブリッドアン
プの試作を行った．高速ハイブリッドアンプは，CMOS デバイスの負荷抵抗を Josephson 接合のスタックで置き換えた構造を持ち，20mV の微小入力を 1V オーダに遅延時間40ps で増幅可能である．実験により，高速ハイブリッドアンプの基本動作の検証を行うことができた．

参考文献：［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultra-high-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：その他

平成18年度第1回ローム CMOS 0.35um試作（ RO35061 ）SFQ/CMOS ハイブリッドメモリ用 CMOS 増幅器の試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰，後藤 恭平

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．本チップでは，SFQ /CMOS ハイブリッドメモリの実現において重要な回路要素である，CMOS 増幅器の試作を行った．2 種類の差動型増幅器の設計を行い，いずれも 40mV の微小入力を 1V オーダに遅延時間 300ps で増幅可能である．

参考文献： ［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultrahigh-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

CMOS DC-DC コンバータ制御 LSI の開発
富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

概要：DC-DC コンバータの小型・軽量化，高効率化などを実現するためには，安定制御が可能で，汎用性のある制御回路が必要となる．当研究室では，従来から 1.2 umCMOS プ
ロセスで DC-DC コンバータの制御 LSI の検討を行ってきた．今回の試作では，基本的な回路ブロックを，より微細な 0.35 umCMOS 技術を用いて実現することを目的とした．電圧モード制御方式用の発振回路，誤差増幅器，比較器，基準電圧発生回路，ヒステリシス
制御方式用の比較器，AND 回路を設計した．誤差増幅器は利得を高めるとともに，高速応答が可能となるようし，高周波のスイッチング周波数に対応するようにした．また，1.2
umCMOS プロセスを用いるドライバ用 MOSFET とのインターフェース回路を内蔵した．

2-3

今後，2 つの LSI を組み合わせて，基本的な DC-DC コンバータの評価を行う予定である．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Mentor 社 Calibre
0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS

第２
章

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

超多重 RFID 向けトランスポンダ実験チップ
神戸大学工学部情報知能工学科

福水 洋平，郷地 直樹，永田 真

概要：本試作チップは超多重 RFID システムにおいて，小規模な輻輳制御を実現するトランスポンダ（タグ）の実験回路であり，RF 信号処理・デジタルロジック・キャパシタ・UWB 送信機から構成される．本回路の設計は統合シミュレーション環境（ISE）を援用することにより行われたものである．ISE はチップ設計を取り込んだ高位モデルであり，これを用いることによりモデルによる評価とハードウェア設計の検証を並行して行うことができる．また，本回路は電磁結合による非接触給電で外部から供給される電力を内蔵のキャパシタに蓄える．このとき，キャパシタに充分な電力が蓄積されると，読取り機と同期をとってから
タグ ID を拡散変調し発信する．本チップは ISE 援用によって高位モデリングを用いた設計フローの確立を目的とする．

参考文献： Yohei Fukumizu,

Naoki Gochi，Makoto Nagata，Kazuo Taki，"A

Mixed Circuit and System Level Simulation Technique of Collision Resistant RFID
System," IEICE Trans. Electronics，Vol.E90-C，No.6，Jun. 2007，to appear.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog
Artist，Mentor 社 Calibre
通信（RF 回路，ATM など）

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

123

チップ種別：

LSI 故障診断装置評価用 TEG （1-1）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ISCAS’
85 ベンチマーク回路のうち c7552 回路のレイア ウトを設計し，これを 16 個並べている．元の回路構造をできるだけ維持する為，論理合成ツールによる最適化は行わず，ライブラリの標
準セルにマップする簡 易ツールを作成して設計した．レイアウトは配置配線ツールにより自動合成した．電気的接続を必要としない故障診断装置を対象としており，各回路は外部
端子 とは接続されていない．LSI 故障診断装置評価用 TEG （1-2）～（1-3） がセットになっていて，本チップ（1-1） は，故障を作り込んでいない比較参照用正常回路である．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
4.9mm 角トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m

チップ種別：TEG（特性評価回路など）

LSI 故障診断装置評価用 TEG （1-2）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ISCAS’
85 ベンチマーク回路のうち c7552 回路のレイア ウトを設計し，これを 16 個並べている．元の回路構造をできるだけ維持する為，論理合成ツールによる最適化は行わず，ライブラリの標
準セルにマップする簡 易ツールを作成して設計した．レイアウトは配置配線ツールにより自動合成した．電気的接続を必要としない故障診断装置を対象としており，各回路は外部
端子 とは接続されていない．LSI 故障診断装置評価用 TEG （1-2）～（1-3） がセットになっていて，本チップ（1-2） は，（1-1） の回路に断線，短絡等，種々の故障を作り込んだものである．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
2-3
124

第
２
章
チ
ッ
プ
試
作
報
告

Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
4.9mm 角チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m

平成18年度第2回ローム CMOS 0.35um試作（ RO35062 ）ソースフォロワのダイナミック切り離し現象を用いた極端値除外平均値回路
東京大学大学院工学系研究科

馬 文静，三田 吉郎

東京大学大学院新領域創成科学研究科

柴田 直

概要：多くの入力の中で極端に小さいあるいは大きい値が存在する場合，その極端値を除外してから平均を計算することのできる回路である．除外の操作はソースフォロワに特有な切り離し効果により実現した．1 つの入力につき，1 つのキャパシタを負荷とするソース
フォロワだけを配置する必要があるため，非常にコンパクトな回路で実現することができる．また，ソースフォロワの閾値落ち問題を解決するように，回路を工夫した．pMOS とnMOS ソースフォロワはそれぞれ極端に大きい値と極端に小さい値を除外する役割がある
が，プロセスの関係上，pMOS ソースフォロワの方だけを試作した．さらに，ソースフォ
ロワだけを用いる場合，切り離しの現象が顕著に見られ，極端値ではない値も除外されてしまう問題があるが，緩和するために 1 つの接地容量を各入力に付け加えることにした．
比較検討のために，接地容量ありとなしの 2 つの場合の回路をチップに入れ，入力数は共に 10 とした．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：ア

ナログ/デジタル信号処理プロセッサ

画素毎に露光時間調節が可能な CMOS イメージセンサの試作
広島大学大学院先端物質科学研究科

畑野 昌洋，亀田 成司，岩田 穆

概要：画素毎に露光時間調節が可能な CMOS イメージセンサを試作した．画素回路は光センサ回路（APS），ダウンカウンタで構成され，カウンタの最上位ビットの出力が APS のスイッチトランジスタのゲートに接続される．まず，ダウンカウンタの最上位ビットに1 を，それ以降のビット列に各画素個別の制御値を入力する．その後，クロック信号でダ
ウンカウントすると，最上位ビットが 0 に変わるまでの時間を各画素で別々に調節できる．つまり，各光センサの露光時間を自由に設定できる．画素数 1 次元 40 画素，画素サイ
ズ 26.6um×606.25um，フォトダイオードサイズ 16.3um×16.3um である．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

2.4mm 角試作ラン：ローム CMOS 0.35 μ m

チップ種別：イメージセンサ/スマートセンサ

2-3
125

第
２
章

UHF 帯 RFID 向け電源回路
東北大学工学研究科

坂井 靖文，本田 将士，小谷 光司，伊藤 隆司

概要：パッシブ型 UHF 帯 RFID は，リーダ／ライタから送られる微弱な電波から回路動作に必要な電力を得ることとなっている．このため，その電源回路には，高効率で微小な入力から負荷回路の動作に十分な出力が得られなければならない．また，これらの回路では，高周波であるために回路に存在する寄生成分の効果を無視することができないという問題がある．本試作では，ディクソン型チャージポンプ回路を用いた電源回路を試作し，トランジスタやキャパシタなどのサイズの違いなどにより複数の種類の回路を試作し，そのそれぞれにおいて電力変換効率および出力電圧の実測し，その性能の違いや寄生成分による影響などを計測・評価することを目的として設計，試作を行った．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
100 未満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

RFID 向け内部発振回路の設計・試作
東北大学大学院工学研究科

本田 将士，坂井 靖文，小谷 光司，伊藤 隆司

概要：RFID において，外部からの信号から内部クロックを生成するクロックリカバリが必要となっている．しかし，RFID について定められている規格では基準となる信号が外部から送られる時間は限られている．そこで本設計では，その時間内に周波数を決定するためにデジタル制御を行なう発振回路の設計・試作を行なった．さらにパッシブ型の RFID を想定しているため，内部回路の電源電圧の変動が考えられる．その中で，発振周波数の変化を無くし安定に動作させることに留意し設計をした．今回設計した回路は主に VCO（Voltage Controlled Oscillator），FD（Frequency Detector）そして VDC（Voltage
Decided Circuit）で構成されている．それらの構成している回路の動作の確認をするために個別に作成した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム

チップ種別：アナデジ混載

Preamp/Shaper 信号処理回路と DAC テスト回路
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは MSGC（マイクロストリップガスカウンタ）などのガスカウンタや半導体検出器などの放射線検出器に必要な多チャンネルのパルス信号処理回路（左半分）と電圧調整などの目的に使用する DAC（Digital-Analog-Converter）のテスト，性能評価用回路である．パルス信号処理回路の 1 チャネルは gain-boosted cascode 型の電荷信号を電圧に変換する電荷積分型プリアンプと波形整形用のシェーピングアンプから構成されて
いてプリアンプの時定数，シェーピングタイムは外部より可変としている．本チップでは
12 チャンネルを集積した．右半分はディジタルアナログコンバータのテスト，性能評価回路であり 6 ビットで設計を行った．本研究室で開発を行っている波形サンプリング型やPreamp/Shaper/Discriminator 型の放射線検出用のチップ内部で電圧調整用として使用することを目的としている．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Vir2-3

tuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム

チップ種別：アナデジ混載

126

第
２
章
チ
ッ
プ
試
作
報
告

信号伝播波形測定のためのオンチッププローブ回路の試作
高知工科大学大学院工学研究科
高知工科大学工学部

川越 伸一

橘 昌良

概要：チップ上に FET プローブ回路を組み込み，リングオシレータを信号源として，オシロスコープで信号伝播波形の配線長，配線の形状による変化を実測することを目的としたチップを試作した．このチップでは，配線長を約 2mm から約 6.5mm まで 3 通りに変え，また，インダクタやキャパシタを途中に挿入した配線を用いて，信号伝播波形の測定を試みた．プローブの入力インピーダンスは 5K Ω ，出力インピーダンスは 50 Ω ，電圧分圧比
5：1 であり，オシロスコープに直接接続できるように設計されている．測定は 20Gs/s，
5GHz の帯域を持つデジタルオシロスコープを使用し，チップとの接続はセミリジットの同軸ケーブルを使用し行った．

参考文献：川越，橘，”On Chip Probe による LSI の信号伝播波形の測定”，pp.37-41,
電子法通信学会 VLD 研究会,VLD2006-78,（2006）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Mentor 社 Calibre
評価回路など）トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：TEG（特性差動増幅器ベース全並列型アナログ・デジタル混載連想メモリ
広島大学ナノデバイス・システム研究センター

田中 裕己，
アノワルル ムハマド・アベディン，
マタウシュ ハンス・ユルゲン，
小出 哲士

概要：高速・小面積・低消費電力な全並列型アナログ・デジタル混載連想メモリを実現するために，連想メモリの主部分たる最小距離検索回路においてワイドレンジ差動増幅器を用 い た 回路 を 試 作 し た ． この 試 作 チ ッ プ は 最小 マ ン ハ ッ タ ン距 離 に よ る 6 4 行 80 列
（5bits×16 ユニット）の連想メモリである．最小距離検索を高速かつ低消費電力で動作させるために最小距離検索回路（Winner Line-up 増幅回路及び Winner Take-All 回路）に増幅度が容易に稼げ回路自体の動作も速いワイドレンジ作動増幅器を用いた．これにより最小距離検索にかかる時間は 78nsec 以下，消費電力は 132mW 以下であり，従来のものと比べ約 50%の性能向上を達成した．また，連想メモリの面積は 4.67 平方 mm，その内最小距離検索回路は 0.31 平方 mm である．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：メモリ

単分子オンチップ計測集積回路
名古屋大学工学研究科

中里 和郎，宇野 重康，石崎 ，清水 ，山口 賢

概要：1 個の分子による信号は微弱であり，精度良く安定に検出するには，分子直下でオンチップ計測する必要がある．これを行うためのアナログ CMOS 回路を設計し，VDEC を通して試作した後，電子線描画装置および自己組織化単分子膜を用いた分子定規法により，15nm のナノギャップ電極を作成した．対象分子として数ギガオームの電気抵抗を持つポリ
オクチルチオフェンを用いた．CMOS アナログ回路により，低インピーダンス信号に変換して外部に伝えることにより，高い S/N 比，高速計測が可能となった．更に，オンチッ
プ・キャパシタンス回路および，オンチップ・電子線検出回路を試作し，目標の性能を検証した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
4.9mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm

チップ種別：イメージセンサ/スマートセンサ

2-3
127

第
２
章
チ
ッ
プ
試
作
報
告

平成18年度第3回ローム CMOS 0.35um試作（ RO35063 ）Feature Vector Generation Chip for Early Visual Processing
Employing Edge Cache Memory Architecture
東京大学大学院新領域創成科学研究科
東京大学工学部

オストルク オゥグ，柴田 直

中川 琢規

東京大学大学院工学系研究科

馬 奕涛

概要：認識システムへの入力として，画像から抽出したエッジ情報を用いて特徴ベクトルを生成するための回路を設計した．この architecture ではエッジ情報の再利用が可能とな
り，実時間で低消費電力のベクトル生成が可能となる．前回設計したチップの測定結果に基づき，256x256-bit の edge cache memory を用いた architecture とした．256x256bit の高速で消費電力の低いメモリを作るため，8 個のブロックに分け，それぞれのブロックの下に 8 個の processing unit（PU）を設け，加算とシフトを行う．また，それぞれのブロックからの結果をまとめる selector と accumulator を各ブロックに設け，チップの下に最終的にベクトルエレメントをまとめ，serial に出力する final

accumulator を配置した．HPSICE

simulation により200MHz で動作することを確認した．現在試作チップの測定を行っているところである．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
CMOS 0.35μm 4.9mm 角

トランジスタ数：100,000 以上

試作ラン：ローム

チップ種別：演算回路（乗算器，除算器など）

多値 FPGA の演算セルと FGMOS 機能パスゲートの等価回路
東北大学大学院情報科学研究科

中谷 好博，岡田 信彬，張山 昌論，亀山 充隆

概要：本チップは多値 FPGA の演算セルと FGMOS 機能パスゲートの等価回路を試作したものであり，次に前者の概要を述べる．本研究室では多値論理を用いた FPGA について研究を行っている．多値 FPGA は多値ソースカップルドロジックに基づく回路を用いて構成されており，高い駆動能力をもつ小面積な演算セルが実現可能である．本試作では演算セルの動作検証を目的として回路設計を行った．この演算セルは，差動対回路を 2 段積み上
げた構成を用いて 2 値 2 変数関数を実現しており，従来に比べより低い消費電力で駆動可能となっている．次に後者の概要を述べる. 本研究室では記憶と演算を一体化した

2-3
128

第
２
章
チ
ッ
プ
試
作
報
告

FGMOS 機能パスゲート（FGFP ）を用いたコンパクトなマルチコンテクスト FPGA
（MC-FPGA）の研究を行っている．MC-FPGA 内では多数の FGMOS を用いているが，
FGMOS の製造には特殊なプロセスが必要であるためその試作が難しいものとなっている．よって本試作では 2 つのキャパシタの容量結合により FGFP の等価回路を実現し，その動作を確かめることを目的とする．本試
作回路は MC-FPGA の実現に必要な 3 値のしきい演算機能を有する．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以

チップ種別：アナログ/デジタル信号処理プロセッサ

多値・2 値ハイブリッド制御信号を用いたマルチコンテクスト FPGA東北大学大学院情報科学研究科

中谷 好博，張山 昌論，亀山 充隆

概要：本チップは,本研究室で研究している動的再構成可能な VLSI であるマルチコンテクスト FPGA（MCFPGA）を FGMOS 機能パスゲート（FGFP）の等価回路を用いて試作したものである.MC-FPGA において,コンテクストを切り替えるための信号を多値・2 値ハイブリッド符号化した多値・2 値ハイブリッド制御信号を用いることにより,必要なトランジスタ数を削減することができる.本試作では,多値・2 値ハイブリッド制御信号を用いた MC-FPGA の動作を確認することを目的としている.MC-FPGA には多数の FGFP を必要とするが,FGFP の製造には特殊なプロセスが必要なことから本試作では FGFP の等価回路として,2 つのキャパシタを容量結合した回路を用いている.MC-FPGA はマルチコンテクストロジックブロック（MC-LB）,マルチコンテクストスイッチ
ブロック（MC-SB）,マルチコンテクスト双方向トライステートバッファ（MC-BUF）から構成されており,
MC-LB と MC-SB を併せたものをセルと呼んでいる．セルとセルの間には MC-BUF が挿入された構造をしている.本試作回路は 9 つのセルと FGFP の等価回路へのコンテクストデータ書き込み用の制御回路から構成されている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
ンジスタ数：10,000 以上，100,000 未満
ロセッサ

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トラ

チップ種別：アナログ/デジタル信号処理プ

SFQ/CMOS ハイブリッドメモリ用 CMOS 増幅器の試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰

横浜国立大学工学部

後藤 恭平

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．本チップでは，SFQ /CMOS ハイブリッドメモリの実現において重要な回路要素である，CMOS 増幅器の試作を行った．2 種類の差動型増幅器の設計を行い，いずれも 40mV の微小入力を 1V オーダに遅延時間 300ps で増幅可能である．

参考文献： ［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultra-high-speed interface circuit"，to be
published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：メモリ

アクティブノイズコントロール用アナログ集積回路
名古屋工業大学大学院工学研究科

大畑 宏文，加藤 正史

概要：現在，騒音に対し逆位相の音を電気的に作り出し重ね合わせることにより消音を行
うアクティブノイズコントロール（ANC）が注目されている．現行の ANC システムには
DSP によるディジタル演算が用いられている．そのため，A/D,D/A 変換器など周辺回路が必要であり，回路規模の大きさによるコストの増大や信号遅延が問題となっている．そこで，本研究室では，ANC システムをアナログ回路のみで実現することにより，低コスト
かつ信号遅延の少ない ANC システムを実現するための研究を行っている．本試作チップでは，1 次元ダクト内における ANC を実現するアナログ回路を搭載している．回路の構成要
素は，主にワイドレンジギルバート乗算器，積分器である．本チップを実際のダクトモデ
ルを用いて測定し，その消音効果を確かめることにより，アナログ回路による ANC の有効性について検討する予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，Cadence 社 Diva

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

2-3
129

第
２
章

2 次スロープ補償を用いた電流制御方式 DC-DC コンバータの試作
中央大学理工学部

チ
ッ
プ
試
作
報
告

櫻井 宏樹，海村 静和，中村 裕亮，杉本 泰博

概要：電流制御方式 DC-DC コンバータでは，Duty が 50％以上の時に起こるサブハーモ
ニック発振を防ぐために，電流帰還信号に対しスロープ補償を施す必要がある．従来の構成では，スロープ補償に 1 次の傾きを持たせた 1 次スロープを採用している．1 次スロープの場合周波数特性が出力電圧に依存するという特徴があり，出力電圧に応じてスロープ量を変化させる必要がある．我々はこの問題を改善する方法として，2 次スロープを提案している．2 次スロープ，すなわちスロープ補償に 2 次の傾きを持たせることで，出力電圧に依存しない一定のダンピングファクターが得られ，幅広い出力電圧に対応することができるものと考えられる．そこで本試作では 2 次スロープを採用した電流制御方式 DC-DC コンバータの設計を行った．現在，作成したチップの評価段階である．

参考文献：H.Sakurai and Y.Sugimoto，"Analysis and Design of a Current-Mode
PWM Buck Converter Adopting the Output-Voltage Independent Second-Order Slope Compensation Scheme," IEICE
Trans. Fundamentals，vol.E88-A，no.2，pp.490-497，February 2005.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Cadence 社 Diva
2.4mm 角トランジスタ数：1,000 以上，10,000 未満

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35 μ m

16chPET 用 WaveformSampling 型信号処理回路
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは PET（Positron Emission Tomography）を含む放射線検出器向けの専用処理回路である．1 チャネルに電荷信号を電圧に変換する電荷積分型の高速プリアンプ，
各検出器からの信号のばらつきを吸収するためゲインが調節可能な VGA（Variable Gain
Amplifier），最大クロック周波数 100MHz/6bits で動作可能なフォールディング ADC を含む．また 1 チップに 16 チャンネルを集積するためにディジタル回路部分に 100MHz/
6bits 信号を 200MHz/3bits 信号に変換し読み出すマルチプレクサ回路を搭載している（読み出しクロックは外部から FPGA を用いて生成させテストを行った．）．また 2-1 マルチ
プレクサの他に 6bits を 2bits と 1bits（シリアル）に変換し読み出すテスト用のチャンネルを 2 チャンネル搭載している．消費電力は 3.5W 程度と見積もられる．

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナデジ混載

Preamp/Shaper 信号処理回路と DAC テスト回路
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは MSGC（マイクロストリップガスカウンタ）などのガスカウンタや半導体検出器などの放射線検出器に必要な多チャンネルのパルス信号処理回路（左半分）と電圧調整などの目的に使用する DAC（Digital-Analog-Converter）のテスト，性能評価用回路である．パルス信号処理回路の 1 チャネルは gain-boosted cascode 型の電荷信号を電圧に変換する電荷積分型プリアンプと波形整形用のシェーピングアンプから構成されて
いてプリアンプの時定数，シェーピングタイムは外部より可変としている．本チップでは
12 チャンネルを集積した．右半分はディジタルアナログコンバータのテスト，性能評価回路であり 6 ビットで設計を行った．本研究室で開発を行っている波形サンプリング型やPreamp/Shaper/Discriminator 型の放射線検出用のチップ内部で電圧調整用として使用することを目的としている．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
2-3

Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

130

第
２
章
チ
ッ
プ
試
作
報
告

生体用途向け電位センサの試作
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップはチップ表面で発生する電位のセンサ用試作チップである．特に生体内の電位や細胞内外における活動電位の測定を目的としている．チップの自体の全体構成としては中央部にセンサを配置する構成となっていてセンサ（電極）サイズが 20um x 20um，センサ間の距離が 80um のものを試作している．このセンサ（電極）を横 10x 縦 10 で100 個並べたものを試作した．このセンサ部分の外側にセンサからの信号を適当な大きさに増幅する評価，テスト用の電荷（電荷積分型）増幅器と電圧増幅器を配置する構成となっているほか，いくつかのセンサにおいては外部からの信号入力を目的として，またテ
スト評価用に読み出しパッドとそのまま短絡する構成としている．またこの信号処理/増幅部分の外側に読み出し pin 数が足りない関係でチップ内部に読み出し用のパッドを作成
し，配置している．現在このチップについてはテストを行っている段階である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC
センサ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：イメージセンサ/スマート多相構造および SDFA を用いた 32 倍デシメーションフィルタ
上智大学理工学部

田上 知樹，和保 孝夫

概要：ΔΣ 型 A/D 変換器におけるデシメーションフィルタの高性能化を図るために，多相構造，SDFA（Signed-Digit Full Adder）を用いた，3 次 16 倍 CIC（Cascade IntegratedComb）フィルタと FIR フィルタの縦続接続からなる 32 倍デシメーションフィルタを設計した ．CIC フィル タは，少 ないタッ プ数で 大きなデ シメーシ ョン比を 実現でき る．
FIR フィルタは，急な遮断特性を持ち，帯域外ノイズを除去する．CIC フィルタには多相構造を導入し，入力信号を単純な構成のサブフィルタに信号を振り分け，高速化を実現している．CIC フィルタおよび FIR フィルタの加算器ツリーには SDFA を導入し，キャリーの伝播遅延時間を短くすることで，高速化を実現した．多相構造および SDFA を導入した
32 倍のデシメーションフィルタは，多相構造および SDFA を導入する以前と比較して 16 倍の高速動作（417MHz）が可能であることを明らかにした．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10,000 以上，100,000 未満

試作

チップ種別：アナログ/デジタル信号処理プロセッサ

パイプライン型 A/D 変換器の基本要素回路の試作
上智大学理工学部

長谷 宗彦，和保 孝夫

概要：我々は，低消費電力パイプライン型 A/D 変換器に関する研究を進めている．パイプ
ライン型 A/D 変換器には，オペアンプやコンパレータ等の要素回路が必要となるが，それらの基本要素回路を目標仕様に応じて最適に設計することが全体の消費電力低減につながる．本試作においては，オペアンプ（設計値：dc ゲイン＞60dB）およびコンパレータを低電力で実現するとともに，それらに基づく 1.5 ビット/ステージ構造のパイプライン型 A/
D 変換器を実現した．オペアンプにはフォールデッド・カスコードオペアンプを採用し，コンパレータには定常電流のないダイナミックコンパレータを採用している．現在，一部の評価を終了し，コンパレータの正しい動作およびパイプライン型 A/D 変換器を構成する
ステージの期待通りの 1.5 ビット変換特性を確認した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

2-3
131

第
２
章

光素子駆動回路慶應義塾大学理工学部

チ
ッ
プ
試
作
報
告

青野 聖，松本 佳宣

概要：近年の白色 LED の高効率化に伴い，白色 LED の他，赤，青，緑といった可視光のLED を用いて信号伝送を行う可視光通信用が注目を集めている．そこで，可視光伝送を目的とした光送信回路の設計を行った．高出力 LED を駆動するのに必要な数十 mA 以上の電流を流すために，ゲート幅の小さいトランジスタを多数並列に並べることでゲート抵抗の増加を防ぎ，またアルミ配線やコンタクトホールでの電流許容量を超えないように配慮した．また，複数 LED を同時に駆動できる駆動回路に関しても設計，レイアウトを行った．
また，LED の応答速度をより向上させるプリエンファイシス回路を外付け部品で構成でき
るように回路構成と駆動方法の検討を行った．試作したチップを用いて各種の LED の駆動実験を行い，可視光通信用の用途に合った良好な結果が得られた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
スタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：通信（RF 回路，ATM など）

トランジ

生体計測用信号処理回路
慶應義塾大学理工学部

北畑 雄太，松本 佳宣

概要：医療用の生体計測で用いられる信号処理回路を設計した．特に筋電計測を念頭においており，筋電から発生する微弱な電圧変動を検出するために初段増幅器の SN 比の向上を図るために，回路の内部雑音を減少させた演算増幅回路を設計した．また，筋電電極からの電圧を確実に検出するために計数アンプ形式にして入力インピーダンスの向上を図った．さらに生体計測で問題となる GND 電位の変動とハムノイズの混入に対応するため，
フィードバック方式のバンドパスフィルタを設計して，シミュレーション上でその効果を確認した．増幅器やフィルタに必要とされる抵抗は Hi-PolyR 抵抗を利用して，容量に関しては外付けとした．チップの動作確認後はベアチップ実装による小型化と実際の応用を通した最適化が課題である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試

チップ種別：演算回路（乗算器，除算器など）

時変電源電圧駆動ダイナミック回路と擬似断線故障回路の試作
徳島大学大学院工学研究科

清水 達也

徳島大学大学院先端技術科学教育部

美崎 洋介，東條 充

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之

概要：低消費電力型ダイナミック回路の一種である時変電源電圧駆動ダイナミック
CMOS 論理回路，および断線故障の動作解析のための疑似断線故障回路の 2 種の回路の試作を行った．時変電源電圧駆動ダイナミック CMOS 論理回路は，従来のスタティック
CMOS 回路の電源，GND をダイオードを通して回路ブロックごとに共通の電源線に接続
し，外部から時変電源電圧を加えることでスイッチング時の貫通電流を押さえ，低消費電力化を実現しようとする回路である．試作チップには，従来のスタティック CMOS 型，ダイナミック CMOS 型の 1 ブロック，ダイナミック CMOS 型の 2 ブロック方式を用いてス
トップウォッチ回路とインバータチェイン回路の計 6 回路を埋め込み，また，断線故障発生時の回路の動作解析用として ITC ベンチマーク回路 b03 内に擬似断線故障を挿入した回路および特性測定用トランスミッションゲ

2-3
132

第
２
章
チ
ッ
プ
試
作
報
告

ートの挿入を行った．試作チップによりダイナミック回路の動作可能周波数およびブロック分割数の評価を行い今後の改良を行う予定である．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Divaーム CMOS 0.35μm 2.4mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ロ

チップ種別：TEG（特性評価回路など）

導電性衣服上の電力重畳通信トランシーバ
金沢大学工学部

村上 知倫，矢尾 真理子，秋田 純一

概要：情報機器を身につけて活用するウェアラブルコンピュータにおいて，煩雑なケーブ
ルと電源確保の問題は，従来は両立が困難であった．これに対し，我々の研究グループでは，表裏 1 組の導電布を用いた衣服を電源供給・情報伝送に用いることで，これらの問題を解決するウェアラブルコンピュータ向けのネットワークシステムに関する研究を行っている．本試作チップでは，電極として用いる導電性衣服上に，直流電力と 100mV 程度の振幅の変調信号による 1Mbps の情報伝送信号を重畳する方式に用いる，トランシーバ回路の試作を行った．送信用バッファ，受信用バッファ，マンチェスタ符号・復号器，およびプ
ロトコル制御用のための PIC16F84 上位互換の MCU コア（UART 数・RAM を拡張）を集積した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC ，Cadence 社 Analog Artist
4.9mm 角チップ種別：アナデジ混載

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35 μ m

バッテリーレス無線通信チップ評価回路
東京工業大学統合研究院

小林 由佳，石田 光一，岡田 健一，益 一哉

概要：日常の健康管理や予防医療用途の生体情報収集システムに応用するための体内セン
サーモジュール用プロトタイプ回路．人体内の生体情報を取得し，その情報を体外のベー
スステーションに送信する機能を実装している．体外のベースステーションより磁気結合で供給された電力を CMOS チップ上のコンデンサに蓄え，その電源のみを利用して，生体情報の取得とデータ送信の一連の動作を行う．生体情報取得には ISFET を用いた pH セン
サの利用を前提としており，チップ上にはそのインタフェース回路を備える．また取得したアナログ値を 2 つのパルスの発生間隔に変調する PIM（Pulse Interval Modulation）という，低消費電力でかつ人体による送信パルス減衰に強い方式を採用している．

参考文献：Y. Kobayashi，K. Ishida，K. Okada，K. Masu，and Y. Horiike，"A Batteryless Wireless Communication Circuit for Measurement of Gastric Acid," Biomedical Circuits and Systems Conference，pp.17-20，Nov. 2006.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist ，Mentor 社 Calibre
4.9mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35 μ m

チップ種別：通信（RF 回路，ATM など）

CMOS 乗算回路の設計および特性評価
高知工科大学大学院工学研究科
高知工科大学工学部

田中 佳明

矢野 政顕，橘 昌良

概要：8 ビット×8 ビットの乗算回路を，NAND/NOR 構成とトランスミッションゲート構成の 2 種類を設計し，特性の規格・検討を行った．トランスミッションゲートを用いる利点は，基本ゲートを用いるよりもトランジスタ数を削減できることと，伝播遅延時間が短いことである．これらの利点により回路全体の低消費電力化と高集積化，および，高速化を図った．乗算器の構成は 2 次の Booth アルゴリズムを用いて部分積を生成し，部分積の加算は，桁上げ保存回路，桁上げ信号吸収回路としては桁上げ伝播加算回路を用いている．回路を構成するゲートの N/P 比は 1：2（6.2um:12.4um）とした．トランスミッショ
ンゲート構成の全加算回路は EXOR,EXNOR ゲートとマルチプレクサから構成され，クリティカルパスにトランスミッションゲートを採用することで高速動作を狙っている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Mentor 社 Calibre
2.4mm 角トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μ m

チップ種別：演算回路（乗算器，除算器など）

2-3
133

第
２
章

低電圧広ダイナミックレンジアナログフィルタ
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平

和田 和千

概要：MOSFET の弱反転領域を用いた既提案の構成手法に基づき，電源電圧 0.8V で動作
し 80 dB 以上のダイナミックレンジを有するアナログフィルタの試作を行っている．シラ
ビックコンパンディング手法とログドメイン手法を改良することで，アナログフィルタの低電圧化，広ダイナミックレンジ化を可能とし，遮断周波数 100kHz の 5 次振幅等リプル（チェビシェフ）低域通過フィルタを設計，レイアウトならびに測定した．0.35um のプロセスとしては従来にない低電源電圧で，実用に耐えるダイナミックレンジなどの特性［ 1 ］ を得ることができた．

参考文献：秋田，和田，田所，“0.8V 広ダイナミックレンジ CMOS シラビックコンパン
ディングログドメインフィルタの試作と評価，” 電気学会電子回路研究，ETC -07-20，
pp.69-74，Jan. 2007.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100 以上，1,000 未満
ータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL，A-D/DC-DC コンバ

チ
ッ
プ
試
作
報
告

基板雑音の測定用 TEG と非線形素子を用いた ADC
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

鈴木 寛人，八木 大介，小野 貴史

和田 和千

概要：まず，ミックストシグナル集積回路における基板雑音を測定するために，インバー
タチェインの試作を行っている．384 個の NOT 回路ならびに 3072 個の NOT 回路から構成される三つのインバタチェインを配置して測定することで，クロック周波数に対する基板雑音の波形の変化を調べた．次に，二つの構成原理に基づいたアナログ・ディジタル変換
回路（ADC）を設計している．第一に，ΔΣADC のダイナミックレンジを拡大する原理を確認するための回路である．スイッチトキャパシタ積分回路の利得を可変とし，利得を適切に制御することにより，出力雑音と積分回路の出力部での歪を同時に低減できる．第二の ADC として，信号分割手法に基づいた ADC の性能を明らかにするため，パイプライン
型 ADC に信号分割手法を適用して設計した．電源電圧は±0.75V，分解能は 6-bit とし，
製造ばらつきの影響が低減できること［ 1 ］ を確認するための試作である．

参考文献：’’
信号分割手法により DNL を低減したアナログ・ディジタル変換回路の構成,’’小野 貴士，和田 和千，田所 嘉昭，電学電子回路研資 ECT-06-104，2006 年 11 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL，A-D/

DC-DC コンバータなど）

FM 中間信号を用いた ΔΣ 変調器 2
名古屋大学工学研究科

松原 渉，前澤 宏一

概要：ΔΣADC の最も重要な要素は ΔΣ 変調器であり，これにより，入力アナログ信号はパルス密度変調信号に変換される．しかし，ΔΣ 変調器の基本であるネガティブフィードバッ
クが高速動作を制限する要因となっていた．これに対して，FM 中間信号を利用する
FMΔΣ 変調器は高精度なフィードバックを必要としないため高速動作に適している．しかし，変調範囲が広く，高い線形性を持つ電圧制御発振器（VCO）が必要なため，これまでほとんど使われてこなかった．我々はダウンコンバージョンにより広い変調範囲を持FM 信号を生成する方式を提案し，前回の試作でその効果を確認した．今回はこれを拡張して，相補型の信号による線形性の改善を図った．入力の相補型アナログ信号により変調された二つの VCO 出力は局所発振器出力とミキシングされ，広い変調範囲を持つ二つのFM 信号に変換される．それぞれの FM 信号は DFF とレジスタ，XOR を用いてパルス密度変調信号に変換され，その後，デジタル信号処理に送られる．この結果，偶数次高調波がキャンセルされ，線形性を大きく向上する

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134

第
２
章
チ
ッ
プ
試
作
報
告

ことができる．

参考文献：W. Matsubara，M. Sakou，K. Maezawa，and T. Mizutani “No Feedback DSADC for High Frequency Operation Using Frequency Delta Sigma Modulator”，SSDM2005

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL，A-D/DC-

DC コンバータなど）

FM 中間信号を用いた ΔΣ 変調器のための要素回路の検討
名古屋大学工学研究科

前澤 宏一

概要：ΔΣADC の最も重要な要素は ΔΣ 変調器であり，これにより，入力アナログ信号はパルス密度変調信号に変換される．しかし，ΔΣ 変調器の基本であるネガティブフィードバッ
クが高速動作を制限する要因となっていた．これに対して，FM 中間信号を利用する
FMΔΣ 変調器は高精度なフィードバックを必要としないため高速動作に適している．ここでは上記回路の構成に必要な高速 DFF，TFF などの要素回路について検討した．回路は差動構成とし，CML を用いた．DFF は Master-Slave 方式とし，D-Latch 回路においては，
Latch 回路のゲート幅を入力のものより小さくし，負荷を軽くすることにより高速動作の実現を図った．この構成の場合，低周波でのラッチが弱いため，安定した動作はある周波数範囲で得られることになるが，最高動作速度は高くできる．測定により，3GHz 以上のクロックで安定した動作が可能なことを確認した．また，同じ D-Latch を用いて T-FF も作製した．これについては今後測定を行う．

参考文献：W. Matsubara，M. Sakou，K. Maezawa，and T. Mizutani “No Feedback DSADC for High Frequency Operation Using Frequency DS Modulator”，SSDM2005

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC

トランジスタ数：10 以上，100 未満

DC コンバータなど）

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ（PLL，A-D/DC-PIC 互換プロセッサ名古屋大学大学院工学研究科

谷口 英樹，永田 真稔，古川 智康，小林 良太郎，
島田 俊夫

名古屋大学工学部

宮野 純

概要：我々は，VDEC を利用した LSI チップ作製のトレーニングとして，チップ試作を行った．製作するチップは，PIC の命令セットを動作させるプロセッサである．このプロセッサでは，C 言語で記述したソースプログラムを既存のコンパイラによってコンパイル
し，生成されたバイナリを実行することができる．設計には，ハードウェア記述言語である Verilog-HDL を用い，本研究室の学生 4 名で 2.5 ヶ月かけて設計した．設計ツールには，Cadence 社 Verilog-XL，Dracula，Synopsys 社 Design Compiler，Milkyway，
Apollo を使用した．チップの検証には，三菱電機マイコン機器ソフトウエア株式会社のPowerMedusa MU200SX を用い，HITECH SOFTWARE 社 HI-TECH PICC-LITE でコンパイルした C 言語プログラムの動作確認を行い，正常に動作していることを確認した．

設計期間： 10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社

Milkyway，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試

チップ種別：マイクロプロセッサ

マルチ環境センサ用インターフェイス回路
兵庫県立大学大学院工学研究科
兵庫県立大学工学部

福本 洋祐，藤田 孝之，前中 一介

鈴木 文章

概要：本研究室では複数の物理量を同時に検知する集積化マルチ環境センサに取り組んでいる．このシステムの更なる小型化が進み，ポケットサイズレベルのシステムが実現すれば，通信システムと組み合わせることにより，これまでにない新たな環境センシングへの可能性が出てくる．例えば輸送する荷物一つ一つの輸送状態を管理したり，介護を必要とする患者の健康状態をオンラインでロギングしたりすることも可能となる．これを実現するために各センサと回路の更なる小型化と高性能化，一体化が必要となる．そのための基本となる集積回路の設計を行った．設計した回路は回路の基本となるオペアンプ，実際の物理量の検出に用いる C/V 変換回路，省電力を目的とした最大値最小値保持回路である．
測定を行った結果，十分な C/V 変換能があることが分かった．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μ m 2.4mm 角

チップ種別：アナログ（PLL，A-D/

DC-DC コンバータなど）

135

第
２
章

10 ビットパイプライン ADC の試作
長崎総合科学大学情報学部
東京大学理学系研究科

チ
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プ
試
作
報
告

房安 貴弘
山口 頼人，佐野 哲

概要：ガス電子増幅器（GEM）を用いた放射線検出器のフロントエンドチップの開発のため，その要素であるパイプライン ADC の試作を行った．精度は 10 ビット，サンプリング
速度は 10MHz 程度で設計を行った．一般的な 1．5 ビット補正回路を含む，アナログ・デ
ジタル混在のシステム LSI である．多数チャンネルのピクセルからの信号を処理する必要性から，省電力を旨とする設計を行った．用いた OP アンプやコンパレータの評価を行う
ため，OP アンプとコンパレータの TEG も載せている．測定評価の結果，OP アンプの性能が満足できるものであれば，同デザインをプリアンプ段にも適用する予定である．

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
アナデジ混載2-3

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：

平成18年度第4回ローム CMOS 0.35um試作（ RO35064 ）ディスプレイ出力付き計算機 ASIC
東京大学工学系研究科

門馬 太平

概要：東京大学教養学部学生のゼミの一環として，加減算が可能な計算機機能を備えたチップを設計した．計算結果は 7 セグメント LED に出力可能なほか，VGA 接続のディスプ
レイに出力することもできる．ディスプレイの出力解像度は SVGA （800x600 ピクセル）である．チップ内には画面に出力されるフォントを格納するキャラクタ ROM と VRAM に相当するテキスト RAM を持っており，計算結果としてテキスト RAM に格納された文字コードからキャラクタ ROM を参照してビットマップデータを取り出し，画面に描画している．16 種類の文字を持つフォントの各文字は 32x32 ピクセルのビットマップデータでキャ
ラクタ ROM に格納されているが，画面に出力される際には縦横を 2 倍に拡大される．動作周波数は SVGA の基本周波数である 40MHz である．

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種

別：その他

蓄積時間・バイアス電圧の自動調整機能を備えた CMOS イメージセンサ
東京大学工学系研究科

門馬 太平

概要：様々な撮影条件で常に良好な出力画像が得られるように機能する自動調整回路を備えた CMOS イメージセンサの設計を行った．CMOS イメージセンサのピクセル回路は 3 ト
ランジスタを含む APS 構成で，256x256 ピクセルの解像度で撮影画像を出力する事ができ
る．周辺回路として 8bit のサブレンジング型 A-D コンバータ，8bit の抵抗ラダー型の DA コンバータ，そしてディジタル回路である自動調整回路を備えている．ディジタル回路
部分については基本的には全て論理合成・自動配置配線ツールを用いており，アナログ回路との接続は入出力ポートの位置と縦横比のみをフロアプランで指定して配置配線後，イ

2-3
136

第
２
章
チ
ッ
プ
試
作
報
告

ンスタンスとして手動で配置することにより行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 StarHSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：100,000 以上

試

チップ種別：イメージセンサ/スマートセンサ

電流モード可変解像度エッジフィルタ
東京大学大学院新領域創成科学研究科

仁木 祐介，柴田 直

概要：画像認識は演算コストが非常に高いため，ソフトウェアによる実時間処理は難し
い．本研究室では専用の VLSI を開発することにより，実時間画像認識を目指している．画像の最も重要な特徴情報はエッジ情報であるが，同一対象の画像であっても大きさが異なる場合，抽出されるエッジ情報は異なってしまう．そこで入力画像の解像度を変化させる
ことで，大きさのみが異なる画像からも似たようなエッジ情報を抽出可能なアーキテク
チャが開発，実装された．前回の RO3505_10 で設計したチップでは，電流モードによるアナログ演算を用いた実装を行った．電流モードを採用することにより，エッジフィルタのカーネルの符号を外部制御によって与えることが容易に可能となり，その結果減算回路を設けず，各種演算を配線のみの加算で実現することができるようになった．さらに制御信号線を大幅に減らすことができ，開口率を大幅に改善することに成功した．今回の設計では，演算論理に修正を施すことで，外部からの演算制御をより柔軟に実現できる構成とし，演算の汎用性の向上を試みた．画素数は27x27，解像度はフル，1/2，1/4 の 3 段階で変化させることが可能である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC
ージセンサ/スマートセンサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：イメオペアンプの設計
大阪大学大学院工学研究科

池田 智，熊倉 芳明，田澤 正和，田中 成斗，寺澤 大志，
清水 由幸，谷口 研二

概要：それぞれ異なるアプリケーションでの利用を想定した，5 種類のオペアンプの試作を行った．2 つは高い DC 利得を目指し，80dB 程度の利得を実現できるものを設計した．これらのオペアンプでは，N 型 MOSFET で構成した入力段と P 型 MOSFET で構成した入力段を併用し，各入力段に流れる電流の和を一定にする回路加えることで，利得が入力バイ
アス電圧に依存しない Rail-to-Rail 動作も達成している．もう 2 つは高速動作を目標として Ft Doubler を採用し，シミュレーションでは 500MHz 程度での動作が期待できるものである．残り 1 つは高い線形性を目標として Source Degeneration 構成を採用し，THD=50dB 程度が見積られている．

設計期間： 10 人月以上

設計ツール：Cadence 社 Virtuoso ，Synopsys 社 Star -HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

Verilog-HDL を用いた非同期 FPGA の設計
東北大学大学院情報科学研究科

張山 昌論，亀山 充隆

概要：本試作は，同期式回路の設計ツールである,Verilog -HDL を用いて非同期式
FPGA の設計を行ったものであり，概要は以下の通りである．本研究室ではビットシリア
ルアーキテクチャを用いた構成を提案してきた．ビットシリアルアーキテクチャは，デー
タパスの面積・時間積を小さくできるため，信号処理などの並列性が高い処理に置いては，同一面積での処理時間を小さくできる．また，従来の FPGA においては，プログラマ
ブル配線の複雑さに起因する，遅延時間・消費電力が問題であるが，ビットシリアルアー
キテクチャでは，本質的に配線の複雑さを最小化できるため，その問題を解決できる．
ビットシリアルアーキテクチャを用いることで高周波動作が可能であるが，素子のばらつきに起因するクロックスキューやクロックに起因する消費電力の影響により，性能が伸び悩むという問題がある．そこで，クロックを用いない非同期式回路を FPGA に応用することで，クロックスキューなどの問題が解決でき性能の向上が期待できる．本試作では機能検証の容易化のために，Verilog-HDL を用いて開発を行った．本チップでは，セル数 10×10 となっている．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：

チップ種別：アナログ/デジタル信号処理プロセッサ

チ
ッ
プ
試
作
報
告

木村 孝之

概要：近年イメージセンサには高速で低ノイズを実現するためにカラム A/D 変換がおこなわれている．カラム A/D 変換を実現するためには画素の幅に相当するスペースに A/D 変換
回路を集積する必要がある．これらカラム A/D 変換を実現するための一つの方法として追従型 A/D 変換器がある．これは他の方法に比較して，カウンタと比較器という単純な回路によって実現できる．ただし，高速なカウンタを実現できないと A/D 変換速度は遅くなってしまう．今回の試作ではデジタル領域での CDS（Correlated Double Sampling）を実現するため，12bit のアップ・ダウンカウンタと，比較用ランプ波を生成するための12bitR-2R ラダー形 D/A 変換器も同時に設計，試作を行った．カウンタのシミュレーショ
ンでは最大動作周波数が 83.61MHz であったが，実際の測定では 29.76MHz であった．数チップ測定を行ったが，結果のずれは 10％に収まっていた．この原因は現在調査中であるが，寄生容量などが影響していると考えられる．A/D 変換器としては 7ksps と低速であるが，本研究室で実現できるイメージセン
サが 200×200 画素程度であることを考えると，これでもビデオレートの画像が取得可能である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：TEG（特性評価回路など）

トランジスタ数：1,000 以上，10,000 未満

137

第
２
章

列並列 A/D 変換回路 TEG
茨城大学工学部

2-3

試作

高速 2 次元集積化磁気センサ
茨城大学工学部

木村 孝之

概要：磁気センサを製作する際には，一般的に移動度の高い InSb や GaAs などの材料が用いられる．一方，Si はこれらの物質に比べて移動度が低いため，磁気センサを構成する場
合は感度が低くなり使用が難しい．本試作では，これまで試作してきた MOS-FET の反転層を用いた 2 次元集積化ホールセンサの読み出し速度を改善した．設計したセンサは W/
L=1 であった．また，読み出し回路は CMOS イメージセンサに用いられるような 2 段ソー
スフォロアであり，アンプを画素内に採り入れているためノイズには強いという特質がある．さらに，1 画素のサイズは 50μ m 角であり，画素アレイは 64×64 個からなる．ホール
効果を用いた磁気センサでは差電圧を読み出して引き算をする必要がある．これらの信号を差動増幅し，16 チャネルを同時に読み出すようにした．現在，非磁性材料によるパッケ
ージングと特性測定の準備を行っているが，以前試作した TEG と同程度の積感度（5.7mV（1mA，1kG））が得られ，速度は複数チャネルを呼び出すことにより 16 倍（10k フレーム／秒）を実現できると予想される．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラ

チップ種別：イメージセンサ/スマートセンサ

オペアンプシェア‐パイプライン型 A/D 変換器の試作
上智大学理工学部

長谷 宗彦，和保 孝夫

概要：我々は，低消費電力パイプライン型 A/D 変換器に関する研究を進めている．パイプ
ライン型 A/D 変換器においては，内部要素回路であるオペアンプによる電力消費が最も大きい．つまり，オペアンプによる電力消費を低減することがパイプライン型 A/D 変換器全体の低消費電力化に非常に有効である．本試作では，パイプライン型 A/D 変換器を構成するステージ間でオペアンプをシェアし，オペアンプの個数自体を半分に削減する（オペア
ンプシェア技術を導入する）ことで低消費電力化を図った．HSPICE によるシミュレー
ション結果においては，このオペアンプシェア技術の導入によって，各ステージにオペアンプを有する一般的な構造のものと比べて，同等の性能を保ちながら 40％以上電力消費を低減できることを明らかにした．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva

2-3

満試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

138

第
２
章
チ
ッ
プ
試
作
報
告

利得可変 CMOS 差動オペアンプ
上智大学理工学部

遠藤 茂，和保 孝夫

概要：一つの Δ∑型 A/D 変換器で異なる周波数帯域の信号を A/D 変換するには，通過帯域可変のバンドパスフィルタが必要である．今回の試作では，ローム 0.35μmCMOS プロセスを用いて，その構成要素である利得可変オペアンプの設計を行った．このオペアンプ
は，2 つの NMOS 入力差動対に共通の PMOS 負荷が接続されている構造となっており，これらの間の出力ノードを入力端子とし，PMOS 負荷のゲートのノードを出力端子とする
CMFB を含む．利得の調節は 2 つの入力差動対に流すバイアス電流の差を変えることで行う．このオペアンプはその構造上，PMOS 負荷に流れるバイアス電流が大きく変化するため，通常の差動オペアンプに搭載する CMFB に比して，より高利得なものが求められる．
HSPICE を用いたシミュレーションにおいて，差動振幅 2mV を入力し，利得を 0 から
37.6dB まで調節可能であることを確認した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
2.4mm 角トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.35μ m

LDO 用の過電流保護回路
電気通信大学電子工学科

HENG SOCHEAT，SHIMIZU MARIE，
PHAM CONG KHA

概要：Attendant upon scaling of the semiconductor manufacturing process of recent years，operating voltage of signal processing integrated circuit such as CPU has decreased steadily. In such this environment，the LDO in many cases，even at low output voltage,the detecting accurately of over current as well as the stability of holding current to protect the wholesystem have becomemore important. One more problem occurs when the power supply voltage decrease by scaling. It is problem of malfunction of the over current and holding current
protection circuit. Lowering output voltage means the fact that input voltage is also low. Still when starting state，before the system operates normally，the extreme output voltage is equal
to input voltage. Even at this state the protection circuit is not permitted the malfunction. In this work，an over current protection circuit applied in low power load dropout linear voltage
regulator （LDO） is presented.The proposed circuit，designed considering RHOM 0.35μm CMOS process，provides a persist limiting current as well as holdingcurrent which are less dependent on supply voltage either regulator output voltage. With the simulation result using HSPICE circuit simulator，it has been shown that the proposed circuit can be operable in the regulator output voltage rangeVOUT=1.2V to VOUT=3.6V and supply voltage range VDD=VOUT+0.5V to VDD=6V. Since the proposed circuit formed with few simple basic circuits such ascomparators，schmitt trigger，it consume very low power consumption less than 1.2uA which is fit to low power LDO design. The proposed circuit has satisfied the requirement of being anover current protection.Fist，when the over current hasn’t take place，it has no effects on LDO regulation,so that VOUT is normally regulated. Second，when load currrent has exceeded a maximun rated value，it stats up and wroks to reduce outputvoltage and output current
to a limmit value know as holding current in order to prevent the LDO demage.Thirdly，after starting up，it cut off the negative feedback loop of the regulator，so that the regulator is no longer able to regulated VOUT anymore. Fourthly，after an over current released，it’sneccessary to revert VOUT to orignal state. And the proposed circuit satisfiesthis by its stable holiding current. Though，the over current protection is not the main circuit in LDO design but its existance is not bypassed for the best regulator.With its good performances，the proposed circuit is expected to play an important role for future low power LDO design.

参考文献：LIN.Chuan and FENG.Quan-yuan，Design of Current Limiting Circuit
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
ン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10 以上，100 未満

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

基板雑音の打ち消し回路と演算増幅回路
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

鈴木 寛人

小山 靖仁，中田 光俊，山下 知憲，和田 和千

概要：数百 MHz のディジタル基板雑音の波形を観測することと，雑音を打ち消すシステム［ 1 ］ の効果を確認することを目的とした試作である．模擬的な雑音発生源であるディジタル回路として電圧制御発振器，D フリップフロップ，分周器，インバータを設けている．また，雑音を検出して打ち消し信号を生成する回路を，アナログ回路領域内に置いている．アナログ回路領域には，雑音量を測定するための検出回路 3 つも配置している．さらに，チップの残った領域は演算増幅回路の試作に利用している．学部 4 年生がレイアウ
トを習得し，また測定によって理論やシミュレーションとの比較を実体験できる機会とすることが目的である．回路構造の選択，素子値の設計からレイアウトまでを各自が行い，電源電圧±1.5V で動作するカスコード接続を用いた回路などが実現されている．

参考文献：Band Connections in Active Cancellation Circuits against Digital Substrate Noise,’’Hiroto Suzuki，Kazuyuki
Wada，and Yoshiaki Tadokoro，Proc. 2006 IEEE International Symposium on Circuits and Systems，May 2006.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

福水 洋平，郷地 直樹，永田 真

概要：本試作チップは超多重 RFID システムにおいて，小規模な輻輳制御を実現するトランスポンダ（タグ）の実験回路であり，RF 信号処理・デジタルロジック・キャパシタ・UWB 送信機から構成される．本チップはパッケージ内にトランスポンダのコアを複数回路搭載しており，単体でも多重化輻輳状態を再現することができる．各回路のそれぞれに対しトランスポンダ ID を割り当てることが可能である．本回路は電磁結合による非接触給電で外部から供給される電力を内蔵するキャパシタに蓄える．このとき，キャパシタに充分な電力が蓄積されると，読取り機と同期をとってからタグ ID を拡散変調し発信する．本
チップは多重通信性能の評価を目的とする．

参考文献： Yohei Fukumizu,

Naoki Gochi，Makoto Nagata，Kazuo Taki，"A

Mixed Circuit and System Level Simulation Technique of Collision Resistant RFID
System," IEICE Trans. Electronics，Vol.E90-C，No.6，Jun. 2007，to appear.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社
Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre
10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

139

第
２
章
チ
ッ
プ
試
作
報
告

超多重 RFID 向けトランスポンダ実験チップ
神戸大学工学部情報知能工学科

2-3

トランジスタ数：

チップ種別：通信（RF 回路，ATM など）

マルチスレッディングプロセッサ早稲田大学情報生産システム研究科

木村 晋二，ザン チェンジエ

概要：組込み用途向けの高性能なマルチスレッディングプロセッサの研究の一環として，
64 ビットのデータパスを持ち，6 スレッドの並列動作が可能なマルチスレッディングプロ
セッサの試作を行った．本プロセッサは命令のスレッド内並列とスレッド間並列の両方を扱うものである．スレッド内の並列性については，コンパイラで判断して，命令に並列実行可能かどうかの情報を埋め込む方式とした．スレッド間の並列性はハードウェア側で処理する．命令は，43 ビットの命令長で，3 命令を 128 ビットにパックし，命令の効率的な取得と発行を目指している．6 個のスレッドに対して，ラウンドロビン方式で命令の実行優先権を変化させる方式をとっており，最優先のスレッドが使用しない演算器では，つぎに優
先順位の高いスレッドの命令が実行される．試作では，命令デコードおよび命令発行部のハードウェアに主眼を置いて実現を行った．

参考文献：C. Zang，S. Imai，S. Kimura，"Performance and Energy Efficient Data Cache Architecture for Embedded Simultaneous Multithreading Microprocessor"，pp.351-354，Proc. of International SoC Design Conference（2006）.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
作ラン：ローム CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

チップ種別：マイクロプロセッサ

多値差動ロジック回路を活用た高性能データパス
東北大学電気通信研究所

羽生 貴弘，望月 明，白濱 弘勝

概要：差動対回路と電流モード多値集積回路を活用した差動ロジックにより高性能 32 ビッ
トデータパスを試作した．演算回路において，多値表現によるクリティカルパスの削減に加え，高速動作で知られる差動対回路を用いて演算回路を実現することにより高速性の実現を目指した．さらに，差動対回路を基に高速性を維持した低消費電力化が可能であるダイナミックロジックを活用したフリップフロップを構成し，パイプラインレジスタに活用することにより低消費電力性の実現を目指した．また，入力 2 値信号をデータパス入力用の 4 値信号に変換する回路も設計した．現在，テスト用ボードの作成中．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC

トランジスタ数：

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：マイ

1,000 以上，10,000 未満
クロプロセッサ

2-3
140

第
２
章
チ
ッ
プ
試
作
報
告

多値差動ロジック回路を用いた 32 ビットレジスタファイルおよび TEG
東北大学電気通信研究所

羽生 貴弘，望月 明，白濱 弘勝

概要：差動対回路と電流モード多値集積回路を活用した差動ロジックによるマイクロプロ
セッサに使用される高性能 32 ビットレジスタファイルを試作した．高速性で知られる差動対回路を基に，高速性を維持した低消費電力化が可能であるダイナミックロジックを活用
したフリップフロップを構成し，レジスタファイルに活用することにより高速，低消費電力性の実現を目指した．本チップでは提案のフリップフロップの単体性能を測定できるように設計しており，バイナリおよび多値でも高性能なフリップフロップの評価結果が期待される．また，入力 2 値信号をレジスタファイル入力用の 4 値信号に変換する回路も設計した．現在，テスト用ボードの作成中．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：
チップ種別：TEG（特性評価回路など）

試

16 ビットパイプラインプロセッサの設計実習
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では，システム LSI 分野を志向する修士課程の学生に実 LSI の設計経験を積ませることを教育の柱としているが，本チップは，講義科目：システム LSI 設計の中の LSI 設計実習の一環として試作したものである．設計課
題は，MIPS ライクな 16 ビット 5 段パイプラインプロセッサで，28 命令を基本仕様とし，独自の命令の追加を許している．ハザードに対するデータフォワーディングやストール機
能の実現までを課題達成の要求条件としている．設計に際しては，各々が作成したアセン
ブラプログラム（バブルソート等）を共有し，検証用パターンとして用いた．レイアウトに関しては，縦サイズ固定の制約の中で，最適化（速度／面積優先）を試行させた．最終
的には 1 チップに 10 個のプロセッサモジュールを搭載し，各々が外部 I／O から直接アクセス可能としている．チップ製造後は，独自に開発した VDEC チップ評価用ボード（MU200-SXCW）上で実 LSI の動作確認や評価を行わせ，LSI 開発に関する幅広い経験を積ませている．本経験が，より先駆的な
デジタル LSI の研究課題へチャレンジする際に大いに役立っている．

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：マイクロプロセッサ

16 ビットパイプラインプロセッサの設計実習
早稲田大学大学院情報生産システム研究科

池永 剛

概要：早稲田大学大学院情報生産システム研究科では，システム LSI 分野を志向する修士課程の学生に実 LSI の設計経験を積ませることを教育の柱としているが，本チップは，講義科目：システム LSI 設計の中の LSI 設計実習の一環として試作したものである．設計課
題は，MIPS ライクな 16 ビット 5 段パイプラインプロセッサで，28 命令を基本仕様とし，独自の命令の追加を許している．ハザードに対するデータフォワーディングやストール機
能の実現までを課題達成の要求条件としている．設計に際しては，各々が作成したアセン
ブラプログラム（バブルソート等）を共有し，検証用パターンとして用いた．レイアウトに関しては，縦サイズ固定の制約の中で，最適化（速度／面積優先）を試行させた．最終
的には 1 チップに 11 個のプロセッサモジュールを搭載し，各々が外部 I／O から直接アクセス可能としている．チップ製造後は，独自に開発した VDEC チップ評価用ボード（MU200-SXCW）上で実 LSI の動作確認や評価を行わせ，LSI 開発に関する幅広い経験を積ませている．本経験が，より先駆的な
デジタル LSI の研究課題へチャレンジする際に大いに役立っている．

設計期間：10 人月以上 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：マイクロプロセッサ

チ
ッ
プ
試
作
報
告

平山 雄也，斉藤 桂一，杉森 亘，高山 浩司，輪島 基，
内倉 尚治，藤田 実

概要：16 命令実行可能なマイクロプロセッサと RS232C 方式のシリアル通信回路を設計した．プロセッサでは昨年度までに設計した実験用のものを元にして，メモリにプログラムとデータ書き込む動作と演算結果を外部に読み出すための動作に必要なクロック数を減らして高速化を図った．制御信号を設けて，外部からのメモリへの書き込みおよび外部への読み出し動作と内部でのデータ処理動作を切り替え可能にした．シリアル通信回路ではRS232C 方式の基本機能を実現する回路を設計した．スタートビット，データビット 8 ビット，パリティ・ビット，ストップビット 2 ビットの合計 12 ビットを 1 度の通信で転送することができる．ラインブレークエラー，フレーミングエラー，パリティーエラーによる通信エラーを検出することが可能になっている．この他にも回路の基本特性評価用に，分周器，4 ビットカウンター等の小規模な回路ブロックを設計して搭載した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
0.35μm 4.9mm 角

チップ種別：マイクロプロセッサ

トランジスタ数：10,000 以上，100,000 未満

141

第
２
章

実験用マイクロプロセッサおよび非同期シリアル通信回路
法政大学大学院工学研究科

2-3

試作ラン：ローム CMOS

LSI 故障診断装置評価用 TEG （1-3）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ISCAS’
85 ベンチマーク回路のうち c7552 回路のレイア ウトを設計し，これを 16 個並べている．元の回路構造をできるだけ維持する為，論理合成ツールによる最適化は行わず，ライブラリの標
準セルにマップする簡 易ツールを作成して設計した．レイアウトは配置配線ツールにより自動合成した．電気的接続を必要としない故障診断装置を対象としており，各回路は外部
端子 とは接続されていない．LSI 故障診断装置評価用 TEG （1-2）～（1-3） がセットになっていて，本チップ（1-3） は，（1-1） とまったく同一の回路である．但し，（1-1） とは異なるロットとなるよう，時期をずらして製造した．ロット間の製造バラつきが，診断装置の測定結果にどのような影響を与えるかを評価することを目的と している．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
4.9mm 角トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m

チップ種別：TEG（特性評価回路など）

LSI 故障診断装置評価用 TEG （2-1）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ISCAS’
85 ベンチマーク回路 10 回路のレイアウトを設計 し，これらを配置している．元の回路構造をできるだけ維持する為，論理合成ツールによる最適化は行わず，ライブラリの標準セルにマップする簡易ツールを作 成して設計した．レイアウトは配置配線ツールにより自動合成
した．電気的接続を必要としない故障診断装置を対象としているが，外部端子との接続が測定結果 に与える影響を評価する為，電源配線を外部端子と接続している．LSI 故障診断
装置評価用 TEG （2-1） と （2-2） がセットになっていて，本チップ （2-1） は，故障を作り込んでいない比較参照用正常回路である．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
2-3

Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

142

第
２
章
チ
ッ
プ
試
作
報
告

LSI 故障診断装置評価用 TEG （2-2）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ISCAS’
85 ベンチマーク回路 10 回路のレイアウトを設計 し，これらを配置している．元の回路構造をできるだけ維持する為，論理合成ツールによる最適化は行わず，ライブラリの標準セルにマップする簡易ツールを作 成して設計した．レイアウトは配置配線ツールにより自動合成
した．電気的接続を必要としない故障診断装置を対象としているが，外部端子との接続が測定結果 に与える影響を評価する為，電源配線を外部端子と接続している．LSI 故障診断
装置評価用 TEG （2-1） と （2-2） がセットになっていて，本チップ （2-2） は，（2-1）の各回路に 1 箇所ずつ故障を作り込んだものである．各配線毎に，LSI テスタによるテスト
での故障検出のし易さを示す指標を計算し，故障検出が困難な配線 に対して，縮退故障を作り込んでいる．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
CMOS 0.35μm 4.9mm 角

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム

低消費電力電流モードアルゴリズミック A／D 変換器
上智大学理工学部

春山 健一，和保 孝夫

概要：8 ビット電流モードアルゴリズミック A／D 変換器を設計した．電流モードアルゴリ
ズミック A／D 変換器は，回路規模が小さく，比較的簡単な回路構成で実現できるのが特徴である．これは回路を構成するトランジスタ数の少なさと，A／D 変換のセル内部にキャパシタを用いる必要がないことに起因している．電流モードであるため入力信号振幅に対してノードの電圧振幅を小さくでき，低電圧源が使用可能であることと，および，サンプ
ルホールドを用いた 1 セルで A／D 変換が可能であることとを利用して，低消費電力化を図った．今回の設計では，アルゴリズミック A／D 変換器のコア部分の精度評価を行うことを目的としたため，サンプルホールドを用いず，セル 8 個を直列に接続した 8 ビット構成とした．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva
0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

2-3
143

第
２
章
チ
ッ
プ
試
作
報
告

平成18年度第5回ローム CMOS 0.35um試作（ RO35065 ）

減算器分離型可変解像度アナログエッジフィルタ
東京大学大学院新領域創成科学研究科

藤田 和英，柴田 直

概要：本研究室では，連想プロセッサをベースとした実時間画像認識 VLSI システムの構築を目指し研究を進めている．このシステムでは画像特徴抽出の際に方向性エッジを用いる
ので，画像入力に用いるイメージセンサ自体にエッジ抽出機能を搭載することで，後続の処理を軽減することができる．さらに，エッジ抽出の段階で解像度を変化させて入力画像を取り込むことで入力画像の大きさの変化に対応するアルゴリズムが考案され，実装がなされた．しかし解像度を変化させるためのデータ転送や演算制御のためにピクセル間の配線が増加し，イメージセンサの重要な性能指標の 1 つである開口率が低くなってしまっていた．そこで，本チップでは，エッジ抽出演算アルゴリズムに着目し，加算回路のみをピ
クセルアレイ内に残し，減算回路を外側に設置するという減算器分離型アーキテクチャを実装し，開口率の向上を図った．その結果，開口率は従来のものに比べ約 8 倍と大幅に向上した．本チップは RO3505_10 で試作したチップの拡大版で，63×63 ピクセルの画像まで対応しており，1 倍，1/2 倍，1/4 倍の
3 段階の解像度において，水平，垂直，+45 度，-45 度の 4 方向のエッジ抽出が行えるように設計した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 9.8mm 角

チップ種別：イメージセ

ンサ/スマートセンサ

CMOS オペアンプの試作
芝浦工業大学大学院工学研究科

海野 正典，野口 司，上田 和宏

概要：本チップは，アナログ集積回路の設計を通し，回路設計からレイアウト設計までの基礎技術の習得を目的として試作したものである．設計した回路は，A 級増幅 2 段構成のCMOS オペアンプであり，基本構成である差動増幅回路とソース接地増幅回路から成る．
オペアンプの特性は，回路シミュレーションにおいて，直流利得 68dB，単位利得周波数10MHz，スルーレート 5V/μ s，位相余裕 70°となった．位相補償のための容量について
は，回路内部に接続したレイアウトと外付けできるようなレイアウトの 2 種類の設計をした．また，レイアウトは，コモンセントロイドによるトランジスタ配置や，ダミーパター

2-3
144

第
２
章
チ
ッ
プ
試
作
報
告

ンの配置など回路の対称性を重視して設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社
Diva，Cadence 社 Analog Artist

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.35μ m 2.4mm 角

チップ種

別：アナログ（PLL，A-D/DC-DC コンバータなど）

人工網膜チップにおける可変バイアス電圧生成回路
東北大学大学院工学研究科

小林 貴史，福島 誉史，田中 徹，小柳 光正

概要：急激な高齢化の進行に伴い，失明に至る患者数が増加している．近年，死滅した視細胞の機能を代替し，残存する網膜細胞に電気刺激を与えることによって視覚を再生させる人工網膜の研究開発が世界中で精力的に行われている．人工網膜チップは，外部から入射する光信号を電気信号に変換した後，刺激電流パルスを生成し網膜細胞に刺激電流を供給する．しかし，最適な電流特性は患者ごとに異なり，病状の進行によっても変化する．
従って，刺激電流パルスの幅，振幅，パルス間隔等のパラメータを患者の病状に応じて調整する必要がある．これまで我々は，人工網膜チップに加えるバイアス電圧を変化させる
ことで刺激電流パルスの幅，振幅，パルス間隔を調整することに成功している．現在，眼外から無線によって眼内の人工網膜チップに供給するバイアス電圧を変化させるシステムを検討している．本試作チップは，無線によるデータの送信に ASK 変調方式を採用し，眼外から送信される ASK 変調波からのバイアス電圧生成用データの再生，およびそのデータからの多種のバイアス電圧の生成機能を持つ．設計した回路は，従来に比べ非常に低消費電力，小面積である．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Cadence 社 Dracula
DRC

トランジスタ数：1,000 以上，10,000 未満号処理プロセッサ

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：アナログ/デジタル信GF（2^m）上の Digit-Serial 乗算器を用いた楕円曲線暗号 LSI の試作
早稲田大学理工学部

奈良 竜太，小原 俊逸，戸川 望，柳澤 政生，大附 辰夫

早稲田大学大学院情報生産システム研究科

清水 一範，池永 剛，後藤 敏

概要：GF（2^m）上の楕円曲線暗号を処理する専用演算回路を設計した．楕円曲線暗号は
公開鍵暗号システムの一種で，標準的に用いられている RSA 暗号よりも小さい鍵長で同等の安全性を有しているとされている．そのため組み込みシステムに適しており，用途に応じた構成に柔軟に対応するアーキテクチャが求められる．そこで本研究は MSB 乗算器を直列接続した MSD 乗算器［ 1 ］を提案し，従来の Digit-serial 乗算器と同等の柔軟性を持ちつつ，レジスタ数を削減し暗号処理を高速化した．鍵長 163bit の GF（2^m）上の楕円曲線
暗号回路を実装し，その結果最大動作周波数 50MHz において，暗号処理を約 0.115ms で行うことを確認した．なお，本チップの動作検証と性能評価は今後行う予定である．

参考文献： ［ 1 ］ 奈良 竜太，小原 俊逸，清水 一範，戸川 望，池永 剛，柳澤 政生，後藤敏，大附 辰夫，”楕円曲線暗号向け GF （2^m ）上の Digit- Serial 乗算器の設計”,VLSI 設計技術研究会,電子情報通信学会，
VLD2006-85～93，pp.25-30，January 2007

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社
Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種

別：演算回路（乗算器，除算器など）

全並列型ユークリッド最小距離検索メモリ
広島大学ナノデバイス・システム研究センター

アノワルル ムハマド・アベディン，
田中 裕己，榊原 尚吾，
マタウシュ ハンス・ユルゲン，
小出 哲士

概要：画像認識や物体追跡において，予めメモリ内に記憶された複数の参照データの中から，入力データと最も類似したデータを出力する連想メモリは大変重要な要素である．この機能を実現するために，当研究グループでは，高速・低消費電力かつ小面積で実現可能なデジタル・アナログ混載全並列型連想メモリを提案している．本試作チップでは，距離指標をユークリッド距離とし，アナログ回路方式の二乗回路を用いることにより，小面積・高速動作を実現した．また，最小距離検索回路の主部分である WLA・WTA 回路を改善することにより，高速に動作させることを可能にした．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，
Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：メモリ

145

第
２
章

PET 用波形サンプリング型信号処理回路
東京大学工学系研究科

チ
ッ
プ
試
作
報
告

島添 健次，高橋 浩之

概要：本チップは PET（Positron Emission Tomography）を含む放射線検出器向けの専用処理回路．1 チャネルに電荷信号を電圧に変換する電荷積分型の高速プリアンプ，各検出器からの信号のばらつきを吸収するためゲインが調節可能な VGA（Variable Gain Amplifier），最大クロック周波数 100MHz/6bits で動作可能なフォールディング ADC を含む．
1 チップ内に高速のアナログディジタルコンバータを搭載することで検出器からの波形信号をそのままサンプリングすることが可能となり，その後の FPGA や software による後段の信号処理を容易にする．本チップではこのプリアンプ～ADC までを 10Ch を搭載している．ゲインは外部より 2bits で調節する設定となっている．従来試作を行ってきた APD（Avalanche Photo Diode）向けではなく PMT（PhotoMultiplier）向けでありゲインを小さくしている．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
満2-3

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：アナデジ混載

トランジスタ数：1,000 以上，10,000 未

Preamp/Shaper 回路と ADC テスト回路
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは MSGC（マイクロストリップガスカウンタ）などのガスカウンタや半導体検出器などの放射線検出器に必要な多チャンネルのパルス信号処理回路（左半分）と本研究室で開発している波形サンプリング型の PET（Positron Emission Tomography）用のパルス信号処理回路に搭載を目的としたフォールディング ADC のテスト，性能評価用回路である．パルス信号処理回路の 1 チャネルは gain-boosted cascode 型の電荷信号を電圧に変換する電荷積分型プリアンプと波形整形用のシェーピングアンプから構成されていてプリアンプの時定数，シェーピングタイムは外部より可変としている．本チップでは
12 チャンネルを集積した．右半分はフォールディング ADC のテスト用回路であり，100MHz/7bits で動作をするように設計をおこなった．フォールディング ADC を用いることでコンパレータの数を大幅に減らし，低消費電力での動作を目的としている．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC
満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

16ch 低雑音 CMOS プリアンプ
東京大学工学系研究科

島添 健次，高橋 浩之

概要：本チップは MSGC（マイクロストリップガスカウンタ）や PET 用の検出器などの放射線検出器向けの低ノイズ多チャンネルプリアンプ信号処理回路の試作である. プリアンプ
はフォールデッドカスコード型の電荷積分型プリアンプを使用している. 本チップをテストを行ない ENC（等価雑音電荷）で 800 電子ほどの性能がえられており, PET 用のプリアンプとしては充分な性能をもっていることが確認できた. 本チップでは 16 チャンネルを集積した.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC
ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作

チップ種別：アナログ（PLL，A-D/DC-DC コン

バータなど）

2-3
146

第
２
章
チ
ッ
プ
試
作
報
告

自主課題研究における 4 ビット加算器の試作
金沢大学工学部

楠本 崇人，小池 佑治

金沢大学自然科学研究科

辻 崇行，深山 正幸

概要：金沢大学工学部電気電子システム工学科 3 年生の必修科目である自主課題研究において集積回路設計の体験を目的として 4 ビット並列加算器および直列加算器をローム
0.35um プロセスを用いて設計，試作した．並列加算器のサイズは 275um×95um，シミュ
レーションにおける最大動作周波数は 630MHz，500MHz で 4 ビット加算を行ったときの消費エネルギーは 82pJ となった．直列加算器のサイズは 480um×47um，シミュレーショ
ンにおける最大動作周波数は 1.2GHz，500MHz で 4 ビット加算を行ったときの消費エネル
ギーは 118pJ となった．本試作を通して受講者は集積回路設計についての理解を深め，設計完了時の達成感を味わうことができた．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
CMOS 0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム

受光素子，光再構成回路評価チップ 1
九州工業大学情報工学部

渡邊 実，小林 史典

概要：光による高速な再構成が可能で，かつダイナミック型の光再構成回路を有する，ダ
イナミック光再構成型ゲートアレイ（DORGA：Dynamic Optically Reconfigurable
Gate Array）を開発している．この度は，このダイナミック光再構成型ゲートアレイの受光素子と光再構成回路部を評価する VLSI チップを試作した．ダイナミック型光再構成型ゲートアレイでは受光素子そのものを受光の目的だけでなく，ダイナミックメモリとしても使用することから，その受光部周辺回路の特性がデバイスの性能を大きく左右する．特に，光再構成速度とダイナミックメモリとしての保持時間の向上は最重要課題であるが，これら二つのパラメータは互いに相反するパラメータであり，その最適な値を決めることが難しい．本チップではそれら特性を変えた受光素子，受光回路を 32×32 の格子状に実装
し，複数の特性を同時に評価できるチップとして出図した．

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社
Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
CMOS 0.35μm 4.9mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム

チップ種別：その他

受光素子，光再構成回路評価チップ 2
九州工業大学情報工学部

渡邊 実，小林 史典

概要：光による高速な再構成が可能で，かつダイナミック型の光再構成回路を有する，ダ
イナミック光再構成型ゲートアレイ（DORGA：Dynamic Optically Reconfigurable
Gate Array）を開発している．この度は，このダイナミック光再構成型ゲートアレイの受光素子と光再構成回路部を評価する VLSI チップを試作した．ダイナミック型光再構成型ゲートアレイでは受光素子そのものを受光の目的だけでなく，ダイナミックメモリとしても使用することから，その受光部周辺回路の特性がデバイスの性能を大きく左右する．特に，光再構成速度とダイナミックメモリとしての保持時間の向上は最重要課題であるが，これら二つのパラメータは互いに相反するパラメータであり，その最適な値を決めることが難しい．本チップではそれら特性を変えた受光素子，受光回路を 32×32 の格子状に実装
し，複数の特性を同時に評価できるチップとして出図した．評価チップ 1 とは異なる特性の実装である．

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社
Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
CMOS 0.35μm 4.9mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム

チップ種別：その他

147

第
２
章

信号伝播波形測定のためのオンチッププローブ回路の試作（ 2 ）高知工科大学大学院工学研究科
高知工科大学工学部

チ
ッ
プ
試
作
報
告

川越 伸一

橋田 啓示，真田 克，橘 昌良

概要：チップ上に FET プローブ回路を組み込み，リングオシレータを信号源として，オシロスコープで信号伝播波形の配線長，配線の形状による変化を実測することを目的としたチップを試作した．このチップでは，配線長を約 2mm から約 6.5mm まで変え，また，インダクタやキャパシタを途中に挿入した配線を用いて，信号伝播波形の測定を試みた．このチップでは 1 回目の試作結果に基づき，プローブの小面積化，校正回路の追加を行っている．また，新しい試みとして，故障診断・解析のための検証回路の TEG パターンを追加した．

参考文献：川越，橘，”On Chip Probe による LSI の信号伝播波形の測定”，pp.37-41,
電子法通信学会 VLD 研究会,VLD2006-78,（2006）

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，
Mentor 社 Calibre
評価回路など）トランジスタ数：100 以上，1,000 未満

2-3

試作ラン：ローム CMOS 0.35μm 2.4mm 角

チップ種別：TEG（特性演算ユニット回路 PE（Processing Element）の試作
千葉大学工学部

阮 双玉，大島 豊，難波 一輝，伊藤 秀男

千葉大学自然科学研究科

池田 卓史

概要：近年，システム LSI の開発期間の短縮が大きな課題となっており，動的再構成可能
デバイスが開発されている．本試作では，動的再構成可能デバイスの構造をより深く理解するため，NEC エレクトロニクス社の DRP（Dynamically Reconfigurable Processor）［ 1 ］を参考として，動的再構成可能デバイスを構成する回路の一つである演算ユ
ニット回路 PE（Processing Element）を作製した．作製した PE は 8 ビットの入力 2 本，
8 ビット出力 1 本を持っている． 作製した PE 回路は算術演算ユニットである ALU と DMU（Data Manipulation Unit），8 ビットのフリップフロップ，8 ビット×16（words）レジスタファイルから構成されている．ALU は加算，減算，論理演算などの基本演算に対応した演算器であり，DMU は，多ビット論理シフト，算術シフト，巡回シフトのシフト動作に対応している演算器である．レジスタファイルは演算ユニット ALU と DMU の入力データとなる ALU もしくは DMU の演算結果を格納する．

参考文献：［ 1 ］ 末吉，天野（編）：“リコンフィギャラブルシステム”,オーム社（2005）．
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
ン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：1,000 以上，10,000 未満

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

CMOS DC-DC コンバータ制御 LSI の開発
富山県立大学大学院工学研究科

宮崎 崇裕，松田 敏弘，岩田 栄之

概要：DC-DC コンバータの小型・軽量化，高効率化などを実現するためには，安定制御が行え，汎用性のある制御回路が必要となってくる．今回の試作では制御回路のブロックの
うち，電圧モード制御方式用の発振回路，誤差増幅器，比較器，基準電圧発生回路，ヒステリシス制御方式用の比較器，AND 回路を設計した．誤差増幅器は安定動作を行うためにゲインを高く保つこと，高周波のスイッチング周波数に対応させるため，高速応答するように設計した．ヒステリシス制御用の比較器は外付けの抵抗を用いてヒステリシス特性を持たせる．これらの回路を用いて基本的な DC-DC コンバータの評価を行う予定である．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

2-3
148

第
２
章
チ
ッ
プ
試
作
報
告

パイプラインステージ統合のスループット制御機構
名古屋大学大学院工学研究科

間所 峻洋，小林 良太郎，島田 俊夫

概要：プロセッサの消費電力削減手法として，本研究室ではパイプラインステージ統合（PSU）と呼ぶ手法を提案している．さらに，PSU を用いて，OS から与えられた目標性能（スループット）を達成しつつ消費電力を削減するために，動的にパイプラインステー
ジ数を変更し，スループットを制御するための機構を 2 種類提案した［ 1 ］．そこで，スループット制御機構の回路規模を評価するために，本試作では，提案したスループット制御機構の設計を行った．なお，試作したチップには，2 種類のスループット制御機構の両方を搭載した．Cadence DRACULA を用いて設計した回路のトランジスタ数を評価した結果，2 種類のスループット制御機構は汎用プロセッサに対して十分小さい規模で実現できる
ことがわかった．

参考文献： ［ 1 ］間所峻洋，小林良太郎，島田俊夫，"パイプラインステージ統合のオンチップ制御機構," 情報処理学会研究報告 2007-ARC-172，pp.37-42 （2007）.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Synopsys 社 Milkyway，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
100,000 未満

試作ラン：ローム CMOS 0.35μm 2.4mm 角

トランジスタ数：10,000 以上，

チップ種別：演算回路（乗算器，除算器など）

長期保持可能なアナログ記憶回路の設計
山形大学工学部電気電子工学科

山田 卓，高橋 良輔，原田 知親，奥山 澄雄，
松下 浩一

概要：音声や画像等の外界の情報はアナログ値で表現されるため，アナログ値を扱えるセンサが必要となる．センサから得られたアナログ値をフィルタリング等の処理を行なう場
合，値を一時的に保持する必要がある．特に標準 CMOS で実現するにはコンデンサを用いたアナログ記憶回路が必要となるが，コンデンサの容量が非常に小さいため保持時間が短く，データがすぐ消えてしまう．そこで，本試作では，長期保持が可能なコンデンサ型ア
ナログ記憶回路を試作し，評価を行なった．この回路では，低容量のコンデンサを搭載しつつ，コンデンサの電荷保持時間が 1 秒まで可能な回路構造になっている．また，書き込
み／消去用パルスを与えることでそのパルスの回数に比例した形でアナログ値を記憶することが可能である．その分解能はディジタル換算で 8bit となった．回路面積は，198.3um
x 208.35um である．今後は，得られたデータから回路設計を見直し，さらなる性能向上を目指す．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
0.35μm 2.4mm 角

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS

チップ種別：メモリ

セキュアプロセッサ SEP-6R の設計
岩手県立大学地域連携研究センター組込み技術研究所
岩手県立大学大学院ソフトウェア情報学研究科

曽我 正和

高橋 大介

概要：非接触 IC カードへの搭載し，高速，安全な署名計算を行うことを目的としたセキュ
アプロセッサ SEP-6 を開発した．SEP-6 は過去に本研究室で開発された

SEP-4，SEP-5を発展させる形で開発しており，高速な暗号計算機能と秘密鍵保護機能，汎用計算機能を有し，非接触 IC カードどして動作できる低消費電力を実現している．本試作は，SEP-6 の耐タンパ性検証の一環として署名計算時の漏洩電磁波の検証を行うことを目的としている．そのため，過去に試作を行っている SEP-5 では試作時にプロセッサ内部に組込んでいたため，後から書き換えることが不可能だった秘密鍵格納用の ROM を外部に切り離した
SEP-6R を設計した．秘密鍵格納部を外部に分離することで，署名計算に様々なパターンの秘密鍵を使用することができる．これにより，より詳細な漏洩電磁波の鍵パターン依存性の検証を行えることが期待される．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種

別：マイクロプロセッサ

149

第
２
章

LSI 故障診断装置評価用 TEG （3-1）
大阪大学大学院情報科学研究科

チ
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プ
試
作
報
告

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ITC’99 ベンチマーク回路 b17 回路を，論理合成ツールによ り回路合成し，自動配置配線ツールによりレイアウト合成した．電気的接続を必要としない故障診断装置を対象としているが，現実の LSI に近い状態での故障 診断性能を評価する為，電源配線と全ての主入力・主出力信号線を外部端子と接続している．LSI 故障診断装置評価用 TEG （3-1） ~（3-5） がセットになっていて，本チップ （3-1） は，故障を作りこんでいない比較参照用正常回路である．

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
100,000 以上

2-3

試作ラン：ローム CMOS 0.35μm 4.9mm 角

チップ種別：TEG（特性評価回路など）

トランジスタ数：

LSI 故障診断装置評価用 TEG （3-2）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ITC’99 ベンチマーク回路 b17 回路を，論理合成ツールによ り回路合成し，自動配置配線ツールによりレイアウト合成した．電気的接続を必要としない故障診断装置を対象としているが，現実の LSI に近い状態での故障 診断性能を評価する為，電源配線と全ての主入力・主出力信号線を外部端子と接続している．LSI 故障診断装置評価用 TEG （3-1） ~（3-5） がセットになっていて，本チップ （3-2） は，（3-1） の回路に 1 箇所の故障を作り込んだものである．広範囲に信号を分配する巨大ネット上に故障がある場合を評価する為，クロック配線の断線を作り込んでいる．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
4.9mm 角トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m

チップ種別：TEG（特性評価回路など）

LSI 故障診断装置評価用 TEG （3-3）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ITC’99 ベンチマーク回路 b17 回路を，論理合成ツールによ り回路合成し，自動配置配線ツールによりレイアウト合成した．電気的接続を必要としない故障診断装置を対象としているが，現実の LSI に近い状態での故障 診断性能を評価する為，電源配線と全ての主入力・主出力信号線を外部端子と接続している．LSI 故障診断装置評価用 TEG （3-1） ~（3-5） がセットになっていて，本チップ （3-3） は，（3-1） の回路に 1 箇所の故障を作り込んだものである．広範囲に信号を分配する巨大ネット上に故障がある場合を評価する為，クロック配
線と他の配線との短絡を作り 込んでいる．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
2-3

Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
4.9mm 角トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m

チップ種別：TEG（特性評価回路など）

150

第
２
章
チ
ッ
プ
試
作
報
告

LSI 故障診断装置評価用 TEG （3-4）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ITC’99 ベンチマーク回路 b17 回路を，論理合成ツールによ り回路合成し，自動配置配線ツールによりレイアウト合成した．電気的接続を必要としない故障診断装置を対象としているが，現実の LSI に近い状態での故障 診断性能を評価する為，電源配線と全ての主入力・主出力信号線を外部端子と接続している．LSI 故障診断装置評価用 TEG （3-1） ~（3-5） がセットになっていて，本チップ （3-4） は，（3-1） の回路に 1 箇所の故障を作り込んだものである．各配線毎に，LSI テスタによるテストでの故障検出のし易さを示す指標を計算し，故障検出が困難な配線に対 して，縮退故障を作り込んでいる．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
4.9mm 角チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m

LSI 故障診断装置評価用 TEG （3-5）
大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．ITC’99 ベンチマーク回路 b17 回路を，論理合成ツールによ り回路合成し，自動配置配線ツールによりレイアウト合成した．電気的接続を必要としない故障診断装置を対象としているが，現実の LSI に近い状態での故障 診断性能を評価する為，電源配線と全ての主入力・主出力信号線を外部端子と接続している．LSI 故障診断装置評価用 TEG （3-1） ~（3-5） がセットになっていて，本チップ （3-5） は，（3-1） の回路に 1 箇所の故障を作り込んだものである．電源配線を多層メッシュ形状で構成しており，正常回路では全ての交点で層間ビアにより接続されているのに対 し，1 箇所のビアを削除した．

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社
Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula DRC
4.9mm 角トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.35μ m

チップ種別：TEG（特性評価回路など）

LSI 故障診断装置評価用 TEG （ 4 ）大阪大学大学院情報科学研究科

三浦 克介，中前 幸治

概要：微細化，大規模化，多ピン化，フリップチップ実装等により困難となった LSI の故障診断を行うため，種々の故障診断装置が提案・開発されている．本チップ は，これらのLSI 故障診断装置を評価することを目的として設計したチップの一つである．レーザ励起
電流を非接触で計測する診断装置の特性評価用に設計し たものであり，数個の MOS
FET トランジスタ，配線，パッドからなる TEG 72 個が配置されている．各 TEG は，ほぼ同じ構造をしているが，それぞれ異なる位置に，1～数箇所の断線を作りこんでいる．電気的接続を必要としない故 障診断装置を対象としており，全ての TEG は外部端子とは接続されていない．レイアウトは，レイアウトエディタを用いて全て手作業で設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC
4.9mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.35μm

チップ種別：TEG（特性評価回路など）

2-3
151

第
２
章

全並列型ユークリッド距離を用いた複数データ検索連想メモリ
広島大学ナノデバイス・システム研究センター

チ
ッ
プ
試
作
報
告

アノワルル ムハマド・アベディン，
田中 裕己，榊原 尚吾，
マタウシュ ハンス・ユルゲン，
小出 哲士

概要：画像認識や物体追跡の応用において，予めメモリ内に記憶された複数の参照データの中から，入力データと最も類似したデータを出力する連想メモリは非常に有用である．
この機能を実現するために，当研究グループでは，高速・低消費電力かつ小面積で実現可能なデジタル・アナログ混載全並列型連想メモリを提案している．本試作チップでは，最小距離参照データだけでなく，K 番目に類似した参照データの検索を行うことが可能であり，マクロ面積は 5.12 平方 mm となった．本チップは現在測定による評価中である．

設計期間： 5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
0.35μm 4.9mm 角

チップ種別：メモリ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS

平成17年度ローム CMOS 0.18umテストラン（ RO1805 ）

高周波回路用回路素子のモデリング東京大学新領域創成科学研究科

藤島 実，石橋 浩二，小林 直樹，
バダラワ ワサンタマーラー

東京大学工学系研究科

本良 瑞樹

概要：高周波無線通信システムの実現に向けて，回路を設計する上で必要となる回路素子のモデリングを行うため，伝送線路，MIM キャパシタ，インダクタ，MOSFET の TEG について試作を行った．その結果，伝送線路については，波長短縮効果を用いた伝送線路の，周波数が 40GHz までデザインパラメータがスケーラブルなモデルを作成した．
MIM キャパシタについては，容量が 104fF のキャパシタの 40GHz までのモデルを作成した．インダクタについては，スパイラルインダクタの 10GHz までデザインパラメータがス
ケーラブルなモデルを作成した．MOSFET については，20GHz までデザインパラメータがスケーラブルなモデルを作成した．また，それらのモデルからレイアウトに用いることができる GDS ファイルまたは PCELL ファイルを作成し，さらに回路シミュレーションソフト（ADS）用ファイルを作成した．

参考文献：Ivan C. H. Lai，and Minoru Fujishima，"A New On-Chip Substrate-Coupled Inductor Model," IEEE JOURNAL
OF SOLID-STATE CIRCUITS，VOL. 41，NO. 11，pp. 2491-2499，NOVEMBER 2006.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 未満 試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

Mixed-Signal Focal-Plane Image Processor Employing Timedomain Computation Architecture
東京大学大学院新領域創成科学研究科

伊藤 潔人，柴田 直

概要：本試作では，時間領域でデジタル演算を行うロジック回路を用い，コンパクトながら多機能な演算回路とフォトダイオードを集積したスマートビジョンプロセッサを開発した．本チップは，昨年度試作したテストチップを基本に，新たにインバータ回路を利用して正負の符号を取り扱う論理を開発し，前回の試作に比べ演算効率，開口率および回路のコンパクトさなどを大幅に向上させた．演算機能として，焦点平面上でのいかなる線形フィルタ演算でも実現でき る構造であることを特徴とする．5.0mm 角のチップ上に64×64 のピクセルユニットを実装し，電源電圧 1.8V，最大動作周波数 100MHz を想定し2-3設計を行った．なお，今回テストランであることを踏まえ，フォトダイオードとその周辺

152

回路構造を変更した 2 種類のチップの試作を行った．

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

Mixed-Signal Focal-Plane Image Processor Employing Timedomain Computation Architecture
東京大学大学院新領域創成科学研究科

伊藤 潔人，柴田 直

概要：本試作では，時間領域でデジタル演算を行うロジック回路を用い，コンパクトながら多機能な演算回路とフォトダイオードを集積したスマートビジョンプロセッサを開発した．本チップは，昨年度試作したテストチップを基本に，新たにインバータ回路を利用して正負の符号を取り扱う論理を開発し，前回の試作に比べ演算効率，開口率および回路のコンパクトさなどを大幅に向上させた．演算機能として，焦点平面上でのいかなる線形フィルタ演算でも実現でき る構造であることを特徴とする．5.0mm 角のチップ上に64×64 のピクセルユニットを実装し，電源電圧 1.8V，最大動作周波数 100MHz を想定し設計を行った．なお，今回テストランであることを踏まえ，フォトダイオードとその周辺回路構造を変更した 2 種類のチップの試作を行った．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

アナログ回路評価 TEG
広島大学大学院先端物質科学研究科

外谷 昭洋，升井 義博，向井 徹，
Hossain Quazi，岩田 穆

概要：本チップでは低消費電力・無線通信回路のためのバラクタ・インダクタの特性評価
TEG，高ダイナミックレンジを実現する CMOS イメージセンサ，低電圧で動作する低雑音増幅回路等を集積した．テクノロジの微細化にともない，CMOS デバイスの無線通信シ
ステムへの応用が盛んに行なわれている．バラクタ，インダクタの正確な特性を知ること
は無線通信回路を実現するために必要不可欠であり，最初の一歩と言える．バラクタはア
キュミュレーション型，インバージョン型の両構成を集積し，各構成の比較を行なう．高ダイナミックレンジ CMOS センサは光量を浮動小数点で表現し 100dB を越えるダイナミッ
クレンジを実現する．低雑音増幅回路は電源電圧 1V 以下での動作を可能とする．微細CMOS において電源電圧の低下は信号振幅の劣化につながり高精度アナログ回路の実現を困難にする．本回路では雑音を低減することで高精度な増幅を可能としている．いずれの回路も現在評価中である．

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
10,000 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：1,000 以上，

チップ種別：TEG（特性評価回路など）●
金沢大学工学部

集積回路工学研究室

高田 雅史，高木 宏章，中野 伸吾，早瀬 佳，
村上 知倫，牧野 良成，秋田 純一，北川 章夫

概要：このチップは ROHM 社 0．18um プロセス・テストランに参加したものである．今後当研究室の主力となりうるプロセスに位置づけられるため，各種テスト回路や特性計測用の TEG を中心に設計を行った．代表的な回路は以下のとおりである．相変化不揮発性メ
モリ，相変化不揮発性 SRAM，mixer，LNA，ADC，L・C・R・Tr・バラクタ TEG，I/
O スタンダードセルテスト回路等である．以上の各回路においてパラメータを変えながら作成した．設計後には，評価用の基板を起こし測定を試みたが，パッケージ中複数ピンにおいて原因不明の短絡が起こり，現在原因究明中である．試行錯誤の上，LNA 等一部回路においては部分的ながらも測定を行い，動作を確認した．ただし，寄生分が予測より大きく所望の利得を得るには至らなかった．

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
1,000 未満試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100 以上，

チップ種別：TEG（特性評価回路など）

2-3
153

第
２
章

●
金沢大学工学部

集積回路工学研究室

チ
ッ
プ
試
作
報
告

高田 雅史，高木 宏章，中野 伸吾，早瀬 佳，
村上 知倫，牧野 良成，秋田 純一，北川 章夫

概要：このチップは ROHM 社 0．18um プロセス・テストランに参加したものである．今後当研究室の主力となりうるプロセスに位置づけられるため，各種テスト回路や特性計測用の TEG を中心に設計を行った．代表的な回路は以下のとおりである．相変化不揮発性メ
モリ，相変化不揮発性 SRAM，mixer，LNA，ADC，L・C・R・Tr・バラクタ TEG，I/
O スタンダードセルテスト回路等である．以上の各回路においてパラメータを変えながら作成した．設計後には，評価用の基板を起こし測定を試みたが，パッケージ中複数ピンにおいて原因不明の短絡が起こり，現在原因究明中である．試行錯誤の上，LNA 等一部回路においては部分的ながらも測定を行い，動作を確認した．ただし，寄生分が予測より大きく所望の利得を得るには至らなかった．

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
1,000 未満試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100 以上，

チップ種別：TEG（特性評価回路など）

イメージセンサ TEG
奈良先端科学技術大学院大学物質創成科学研究科

野村 啓二，安達 雄大，
香川 景一郎，布下 正宏，太田 淳

概要：異なるプロセス間でのフォトダイオード・CMOS イメージセンサ画素の基本特性を比較するために，以下の仕様に基づいた TEG チップを設計した．フォトダイオードの受光感度（A/W）の波長依存性の測定には，200 um 角の開口と接合領域をもつ PN 接合を用いた．CMOS イメージセンサの基本画素として 3-Tr 方式アクティブピクセルセンサを用い，フォトダイオードの接合面積を 10 um 角とした．画素の中心間距離は 20 um とし，フォトダイオード間距離を 10 um とした．迷光を避けるために，フォトダイオード周囲に，千鳥格子状に VIA を配置して遮光した．5 画素を一列に配置し，1 画素のみを開口し，残りの画素を遮光した．これにより，受光感度（V/lx-s）と拡散キャリアによる画素間クロストー
ク特性の波長依存性が測定できる．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Diva ，Cadence 社 Analog Artist
5.0mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：イメージセンサ/スマートセンサ

Karatsuba アルゴリズムに基づく小面積乗算器
名古屋大学大学院情報科学研究科

川島 裕崇，高木 一義，高木 直史

概要：近年の集積回路製造技術の進歩により，配線に使用できるメタル層が増加している．メタル層数の増加により，セルの上を通過する配線が増加し，配線のための面積が小さくなるため，より小さい回路面積で回路を構成することができる．そこで，我々はより素子数を重視した設計を行うことにより，小面積な演算回路を構成できると考えた．素子
数が少なくなるアルゴリズムとして Karatsuba アルゴリズムに着目し，Karatsuba アルゴ
リズムに基づく乗算器（Karatsuba 乗算器）を設計した．n ビットの Karatsuba 乗算器
は，約 n/2 ビット乗算器 3 個と加算器で構成する事ができ，素子数の削減が可能である．設計した Karatsuba 乗算器では，回路面積の 98%以上が乗算器を構成するセルに占められて
おり，ほとんどの配線がセルの上を通過できている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

2-3

満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未

チップ種別：演算回路（乗算器，除算器など）

154

第
２
章
チ
ッ
プ
試
作
報
告

高周波基板結合検出回路と電流モード通信回路
神戸大学工学部情報知能工学科

小坂 大輔，檀上 匠，荻野 哲宏，永田 真

概要：これまでに，ミキサ回路による周波数変換を用いたオンチップ高周波基板雑音検出手法を考案し，0.35 um CMOS プロセスで設計・評価を行ってきた．今回，検出周波数帯域の向上を図るため，0.18 um CMOS プロセスで設計し，1-2GHz 程度までの広帯域化に成功した．

一方，携帯機器を対象とした LSI チップ間電流モードデータ通信インタフェース回路の開発に着手し，500Mbps 以上，1.6mW 以下を性能目標とした．電流モード信号を差動で伝送することにより，高いノイズ耐性と低消費電力なインタフェースの実現できる．

参考文献：D. Kosaka，M. Fujiwara，T. Danjo，M. Nagata，"On-Die Monitoring of
Substrate Couplig for Mixed-Signal Circuit Isolation," 2006 International Conference
on Solid-State Devices and Materials （SSDM），C-1-6，pp. 62-63，2006.09.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社
Analog Artist，Mentor 社 Calibre
プ種別：通信（RF 回路，ATM など）

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チッ

平成18年度第1回ローム CMOS 0.18um試作（ RO18061 ）脳波計測無線通信システム
東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実

高野 恭弥

概要：Brain-Computer Interface 用脳波計測無線通信システム実現に向けて，送信機，受信機，及びその要素回路の TEG について試作を行った．脳波は周波数が数十 Hz，振幅は頭皮上で数 μV から数十 μV である．送信機では，電極で計測した脳波をアンプで増幅した後，パルス間隔変調を行い，20MHz 帯を用いて送信している．パルス間隔変調を行うことによって低消費電力化を図った．また，パルスに Walsh 符号 ID を付加することにより，CDMA によって複数の送信機の同時送信を可能にしている．今回は 2bit の Walsh 符
号 ID の先頭に識別ビットを 1bit 付加して Manchester 符号化し，6bit の符号を送信している．よって 2ch 同時送信が可能である．Manchester 符号化をするのは DC 付近の周波数成分を減らす為である．受信機は Limiting Amplifier を 1bitADC として用い，信号処理はコンピュータで行うことを想定している．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

動的リコンフィギャラブルプロセッサのプロセッシングエレメントの試作
慶應義塾大学理工学部情報工学科

天野 英晴，長谷川 揚平，堤 聡，中村 拓郎，
西村 隆，佐野 徹，加東 勝，斎藤 正太郎

概要：動的リコンフィギャラブルプロセッサは，多数の演算器やメモリを二次元アレイ状に配置した構造をもつ．また，内部のメモリに回路構成情報を複数保持し，これを高速に切り替えることが可能な動的再構成機能を備えている．Multi-Core Configurable Reconfigurable Architecture （MuCCRA） プロジェクトは，実際にチップを開発して動的リ
コンフィギャラブルプロセッサの詳細なアーキテクチャ解析を行うものである．本試作では，そのプロトタイプである MuCCRA-1 の基本構成要素であるプロセッシングエレメン
ト （PE） を実装した．実装した PE は 24bit ALU，シフタ，レジスタファイルを装備し，2-3

外部から構成情報を転送することで命令を変更することが可能である．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre
満試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：1,000 以上，10,000 未

チップ種別：マイクロプロセッサ

電力見積もりツールとコード配置最適化ツールの評価を目的とした SH3DSP チップの試作
九州大学システム LSI 研究センター

石原 亨，室山 真徳

九州大学大学院システム情報科学府

山口 誠一朗概要：VDEC 経由で提供されたルネサステクノロジ社の SH3-DSP を試作した．16KB のス
クラッチパッドメモリと 16KB のキャッシュメモリを搭載する．キャッシュメモリは 4 ウェ
イセットアソシアティブで，命令とデータを兼ねる（ユニファイドキャッシュ）．回路やアーキテクチャの工夫は特に行っていない．文献［ 1 ］で提案している命令セットシミュ
レータを用いた電力見積もりモデルの評価を行うためにスタンダードセルおよび SRAM の
一部には自作したセルを使用した．セルのタイミングおよび電力特性は Cadence 社の SignalStorm で抽出した．

参考文献：［ 1 ］ D. Lee，T. Ishihara，M. Muroyama，H. Yasuura and F. Fallah，``An Energy Characterization Framework for Software-Based Embedded Systems’’，ESTIMedia2006，Vol.1，pp.59-64，
Oct. 2006.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 SignalStorm，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre
プ

チップ種別：マイクロプロセッサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mmx7.5mm チッ

155

第
２
章
チ
ッ
プ
試
作
報
告

コンパクトかつ多入力ソーティング回路 TEG およびエッジフィルタ TEG
東京大学大学院新領域創成科学研究科
東京大学工学部

グェンタンリム，藤田 和英，柴田 直

福岡 雄大

東京大学大学院工学系研究科

高山 伸一

概要：時間領域演算（Time-Domain Technique）は時間軸方向に展開していくことで，アナログ信号処理のボトルネックである低電源電圧における低 SN 比等を克服できる他，デジタル信号処理ではコストの高い様々な演算をコンパクトな回路で実現できる．その評価を行うため本設計においてソーティング回路 TEG を搭載した．本ソーティング回路は従来のデザインに比べ遥かにコンパクトになった他，多入力にも対応できるため，オンチップ
埋め込み用や汎用ソーティング処理に応用可能である．また，画像特徴抽出において大部分のコストを占めるエッジフィルタリングを如何に高速実現できるかが直接抽出効率につながる．本試作において，エッジフィルタリングの中でもっともコストの高い斜め方向のエッジフィルタリングを従来より容易に実現可能なエッジフィルタ TEG を開発した．なお，パッケージ品が未納のため，測定はまだ行われていない．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

低消費電力電流演算型メディアン値探索回路
東京大学大学院工学系研究科

山崎 英男

東京大学大学院新領域創成科学研究科

柴田 直

概要：メディアンフィルタは，画像のスパイクノイズ除去等に用いられており，画像処理の分野では非常に重要な処理の一つである．しかし，メディアン値探索の演算コストが高いため，ソフトウェアで実装すると遅延時間が大きい．また，デジタル回路で実装すると回路規模が大きくなってしまう．そのため，Mixed -Signal の回路で小規模かつ高速なメ
ディアンフィルタが開発されてきた ［ 1 ］ ．この回路はバイナリサーチのアルゴリズムを採用し，その中で必要となる多数決の機能を Mixed-Signal の回路で構成している．この回路には精度と消費電力という二つの問題点が存在する．そこで，我々の研究室では改良版として高精度のメディアンフィルタを開発してきた．本設計では，同様の演算方式による低消費電力化を目的とし，問題となる定常電流をカットする新たな回路方式を開発した．メディアン値探索回路の性能比較を行うため，TEG として回路構成や規模の異なるメディアンフィルタを 6 種類設計した．な

2-3
156

第
２
章
チ
ッ
プ
試
作
報
告

お，パッケージ品が未納のため，測定はまだ行われていない．

参考文献：［ 1 ］ B. L. Lee and C.-W. Jen，"Bit-sliced median filter design based on majority gate," IEE Proc. G Circuits
Devices Syst.，vol. 139，pp. 63-71，Feb. 1992.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラ
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッ

サ

初期シードベクトル自動生成汎用 K-MEANS プロセッサ東京大学大学院新領域創成科学研究科

鹿野 博嗣，藤田 和英，柴田 直

概要：ベクトル空間の密度を保存したまま，ベクトルの数を減らすことのできる汎用性の高い K_MEANS アルゴリズムは，ロバストにデータ圧縮できる反面，実時間で処理を行うには計算コストが非常に高く，使用条件がオフラインに限られていた．そのため前回の2006 年 1 月設計日立 018um では，この実時間処理要求に応えるために本研究室で開発された連想プロセッサのアーキテクチャをベースとし，K_MEANS プロセッサの計算時間の短
縮とハードウェア量の削減を実現したアーキテクチャを持つ K_MEANS プロセッサを考案，実装し動作も確認した．今回の設計ではより良い最終結果を与える K-MEANS 計算を実現するために，初期シード同士の距離を最大化することで自動生成させるアルゴリズム
を，WTA を前回の K -MEANS プロセッサに加えることで実現した．本プロセッサは
256 ベクトルを 64 並列 SIMD によって 16 グループに分類することができる．

参考文献：［ 1 ］Anantha Chandrakasan，William J. Bowhill，Frank Fox，"DESIGN OF HIGH-PERFORMANCE MICROPROCESSOR CIRCUITS"

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

初期シードベクトル自動生成汎用 K-MEANS プロセッサ TEG
東京大学大学院新領域創成科学研究科
東京大学大学院工学系研究科

鹿野 博嗣，藤田 和英，柴田 直

馬 奕涛

概要：ベクトル空間の密度を保存したまま，ベクトルの数を減らすことのできる汎用性の高い K_MEANS アルゴリズムは，ロバストにデータ圧縮できる反面，実時間で処理を行うには計算コストが非常に高く，使用条件がオフラインに限られていた．そのため前回の2006 年 1 月設計日立 018um では，この実時間処理要求に応えるために本研究室で開発された連想プロセッサのアーキテクチャをベースに，K_MEANS プロセッサの計算時間の短縮とハードウェア量の削減を実現したアーキテクチャを持つ K_MEANS プロセッサを考案，実装し動作も確認した．今回の設計ではより良い最終結果を与える K-MEANS 計算を実現するために，初期値同士の距離を最大化することで自動生成させるアルゴリズムを，
WTA を前回の K-MEANS プロセッサに加えることで実現した．本プロセッサは TEG 回路
として 16 ベクトルを 4 並列 SIMD によって最大 16 グループに分類する CORE 回路が搭載されている．

参考文献：［ 1 ］Anantha Chandrakasan，William J. Bowhill，Frank Fox，"DESIGN OF HIGH-PERFORMANCE MICROPROCESSOR CIRCUITS"

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

設計環境構築用 TEG ならびに RF 回路
京都大学工学部

五嶋 宏通，山岡 雅史

京都大学大学院情報学研究科

濱田 隆行，久保木 猛，土谷 亮，小林 和淑，
小野寺 秀俊

概要：本プロセスのライブラリならびに設計環境の開発のために，数種類のライブラリセ
ルを作成し，それらを用いて，リングオシレータ，全加算器，シフトレジスタなどの回路を実装した．パッケージ品が未納品のため，テスタによる動作検証はまだ行なっていな
い．また，RF アナログ回路試作用に要素回路の TEG を試作した．試作した TEG は DC 特性評価用トランジスタ TEG，高周波特性測定用トランジスタ TEG，出力バッファ，信号伝
送用 CML ドライバ，リング型 VCO を用いた PLL である．測定は全てオンウェハで行なう．トランジスタ TEG はトランジスタの基本的な DC・AC 特性を評価する TEG である．
また，コンタクトパッドを介して信号をチップ外に出力するためのバッファについても
DC・AC ともに測定できる TEG を設計した．信号伝送用 CML ドライバは CML の差動アンプであり，本プロセスでどの程度の信号伝送が行なえるかを評価する．VCO，PLL についても，本プロセスでの性能を確認するために，基本的な構成で実装した．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：

チップ種別：TEG（特性評価回路など）

CMOS 準ミリ波帯フロントエンドの研究
広島大学先端物質科学研究科

向井 徹，佐々木 守，岩田 穆

概要：近年のテクノロジ微細化にともなって CMOS 動作速度は向上し，より高い周波数帯の RF 回路への応用が期待されている．本研究では準ミリ波帯を利用する近距離データ通信のフロントエンド回路の設計・試作を行った．本チップにはアンテナを発振器とする放射型発振回路および OOK（On/Off Keying）受信器およびその TEG のほか，インダクタ
TEG を集積した．放射型発振器はチップ外部より入力される送信デジタルデータにより発振/非発振が切り替えられアンテナから電磁波を放射する．これにより OOK 変調によるデータ送信を行う．データ受信時には発振器をクエンチ信号で制御し，超再生方式による検波を行い，後段の回路で受信データを復調する．回路構成が単純であるため小面積・低電力な無線システムの実現が期待できる．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100 以上，1,000 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

2-3
157

第
２
章
チ
ッ
プ
試
作
報
告

神経信号センシング回路 TEG
広島大学先端物質科学研究科

吉田 毅，浴 良仁，有田 真一，岩田 穆

概要：生体活動と神経活動の関係を正確に把握するため，生体の活動に制約を加えない小型の多入力神経信号センシングシステムの実現が要望されている．本研究では小脳の神経信号を検出し，検出信号を無線で送信する神経信号センシング LSI のアナログフロントエ
ンド TEG および無線送信回路 TEG の設計・試作を行った．設計した神経信号センシング
LSI のアナログフロントエンドは，オートゼロ方式低雑音増幅回路によって構成されている．また無線送信回路 TEG は変調回路とパワーアンプで構成されている．シミュレーショ
ン結果より，低雑音増幅回路は商用電源等の雑音を 20dB 以上低減し，数十 μV 振幅の神経信号を検出できる．また無線送信回路は，キャリア周波数 100MHz ，BPSK 変調で520kbps のデータ伝送を実現する．

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
満試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

リコンフィギュラブルメモリ LSI
東北大学大学院工学研究科

天野 大二朗，杉村 武昭，小西 雄太，福島 誉史，
田中 徹，小柳 光正

概要：ロボットビジョンのような視覚情報処理においてはビデオレートを大幅に超える実時間高速画像処理システムが必要とされる．しかし，このような画像処理システムにおいて，演算対象の画素だけではなく，その近傍の画像データを用いるフィルタリングのような処理を実行する場合，分割画像間の境界部分のデータのロード・ストアが複雑になっている．そこで，メモリ構成を動的に再構成することによって，分割画像間の境界を自由に移動することが可能なメモリシステムの設計を行った．提案するメモリシステムを用いる
ことで対象画素の演算の際に近傍のメモリにアクセスする必要がなくなり，実行サイクル
数が減少して，従来よりも高速に画像処理が可能である．設計を行ったチップは三次元積層構造を有するリコンフィギュラブルメモリの二次元での回路動作検証を行うものであ
る．

2-3
158

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：小室孝,“高速対象追跡ビジョンチップ”,電気情報通信学会論文誌，Vol.J84-D-Ⅱ,No.1（2001）pp.75-82
設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

プ種別：アナログ/デジタル信号処理プロセッサ

空間多重通信方式に用いる BPSK 送信機の試作
金沢大学工学部

集積回路工学研究室

早瀬 佳，中野 伸吾，秋田 純一，北川 章夫

概要：空間多重通信方式に用いる BPSK 送信機の試作を行った．設計回路は PA，VCO から構成される．PA は線形性重視の A 級増幅器，VCO はクロスカップル構造を持つ
PMOS 構成とした．BPSK の送信信号の切り替えは，VCO の差動出力を切り替えることによって実現し，その BPSK 切り替えスイッチ単体も搭載し，スイッチングと周波数特性を測定できるようにした．今回は完全動作を目的とし，PA の利得や，VCO の発振周波数等に余裕を持たせチップ外から調節できるようにし，VCO 回路単体とバラクタ TEG も載っている．また，送信機とは別に DAC と電源回路も載せてある．評価はチップ到着次第行う予定である．

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，
チップ種別：通信（RF 回路，ATM など）

チッ空間多重通信方式に用いる BPSK 送信機の試作
金沢大学工学部

集積回路工学研究室

藤枝 茂，牧野 良成，早瀬 佳，秋田 純一，
北川 章夫

概要：空間多重通信方式に用いる BPSK 送信機の試作を行った．設計回路は PA，VCO，
PLL，Δ ∑モジュレータから構成される．PA は線形性重視の A 級増幅器，VCO はクロスカップル構造を持つ PMOS 構成，PLL はチャージポンプを用いた電流出力型，Δ∑モジュレータは 3 次 MASH 型とした．PSK の送信信号の切り替えは，VCO の差動出力を切り替えることによって実現し，Δ ∑モジュレータで PLL の分周器の分周数を変えることにより
FSK にも対応可能である．今回は完全動作を目的とし，PA の利得や，VCO の発振周波数等に余裕を持たせチップ外から調節できるようにし，PA と PLL の回路単体も載っている．評価はチップ到着次第行う予定である．

設計期間： 6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
スタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジ

チップ種別：通信（RF 回路，ATM など）

低温デバイスモデル作製用 MOSFET の試作
横浜国立大学工学府

吉川 信行，高橋 好明，河合 宣彰，後藤 恭平

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．本チップでは，SFQ /CMOS ハイブリッドメモリシステムのための要素回路の試作を行った．本メモリシステム
は 4.2K での動作を仮定しており，メモリセルには 3 トランジスタ DRAM セルを採用している．このメモリセル，ならびにアドレス・データを選択するためのデコーダ，またプロセスの性能を評価するために MOS デバイス，接合容量，各種抵抗（Metal，Poly シリコ
ン，拡散層 N・P），リングオシレータの設計を行った．

参考文献：［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultra-high-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre ト
ランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

ROHM018 テスト回路（プリアンプ，VGA）
東京大学工学系研究科

島添 健次，藤原 健，石 伯軒，高橋 浩之

概要：本チップは ROHM 社 0.18um プロセスにおいての初めての試作チップであり，数種類のプリアンプ回路，オペアンプ回路，VGA（Variable Gain Amplifier）回路，キャパ
シタ，NMOS/PMOS などの性能，特性評価用の回路を搭載している．本研究室では PET（Positron Emission Tomography）を含めた放射線検出器向けの信号処理用専用集積回路の開発をおこなっており，プリアンプに関してはこの用途向けの数種類の電荷積分型プ
リアンプの試作を行った．具体的にはカスコード型のプリアンプ，フォールデッドカスコ
ード型のプリアンプ，ゲインブーステッドカスコード型のプリアンプ，またこの他に 1 段
差動増幅型のオペアンプ回路の試作を行った．また VGA（Variable Gain Amplifier）及
びこれらの回路内で使用しているキャパシタ，トランジスタの性能評価回路を載せている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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159

第
２
章
チ
ッ
プ
試
作
報
告

Karatsuba アルゴリズムに基づく小面積乗算器の設計
名古屋大学大学院情報科学研究科

川島 裕崇，高木 一義，高木 直史

概要：近年の集積回路製造技術の進歩により，配線に使用できるメタル層が増加している．メタル層数の増加により，セルの上を通過する配線が増加し，配線のための面積が小さくなるため，より小さい回路面積で回路を構成することができる．そこで，我々はより素子数を重視した設計を行うことにより，小面積な演算回路を構成できると考えた．素子
数が少なくなるアルゴリズムとして Karatsuba アルゴリズムに着目し，Karatsuba アルゴ
リズムに基づく乗算器 （Karatsuba 乗算器）を設計した．n ビットの Karatsuba 乗算器
は，約 n/2 ビット乗算器 3 個と加算器で構成する事ができ，素子数の削減が可能である．今回試作した Karatsuba 乗算器では，Karatsuba アルゴリズムの計算の順序を変更し，さらに素子数を削減している．Karatsuba 乗算器の回路面積は配列型乗算器や Wallace 木を用いた乗算器と比較して小さくなった．

参考文献：川島裕崇，高木直史，高木一義，"Karatsuba 乗算器の設計と評価"，電子情報通信学会 2006 ソサエティ大会 講演論文集
A-3-8

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre
2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm

チップ種別：演算回路（乗算器，除算器など）

MIPS 命令互換一般同期評価用プロセッサ
東京工業大学大学院理工学研究科

原田 陽介，小平 行秀，富岡 洋一，
バクチアル アフェンディ，高橋 洋介，橋本 浩良，
高橋 篤司

概要：一般同期設計手法の有効性を確認するため，32bitRISC マイクロプロセッサを制作した．プロセッサは四段パイプライン構成，32bit 汎用レジスタを 32 本内蔵している．命令セットは R2000/R3000 互換で，浮動小数点命令以外のユーザーモード命令を実行できる．
一般同期式設計および従来の完全同期式設計によって得られた二つのプロセッサコアを当
試作チップに実装した．加えて，どちらのコアを使用するか選択するセレクタ，バスユ
ニット，内蔵メモリも実装した．一般同期式コアは，完全同期式コアのクロックツリーの構造を変えずにバッファを三個挿入することによって得た．各プロセッサコアの動作速度を比較し，一般同期式コアの高速性を確認する予定である．

参考文献：原田陽介，橋本浩良，小平行秀，高橋篤司． CAD ツールを用いた一般同期向けクロック木の一合成法． 電子情報通信学
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160

第
２
章
チ
ッ
プ
試
作
報
告

会技術報告書（VLD2006-127），Vol.106，No.548，pp.49-53，2007

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

MIPS 命令互換ユースフルスキュー評価用プロセッサ
東京工業大学大学院理工学研究科

小平 行秀，富岡 洋一，原田 陽介，
バクチアル アフェンディ，高橋 洋介，橋本 浩良，
高橋 篤司

概要：一般同期設計手法の有効性を確認するため，32bitRISC マイクロプロセッサを制作した．プロセッサは四段パイプライン構成，32bit 汎用レジスタを 32 本内蔵している．命令セットは R2000/R3000 互換で，浮動小数点命令以外のユーザーモード命令を実行できる．
一般同期式設計および従来の完全同期式設計によって得られた二つのプロセッサコアを当
試作チップに実装した．加えて，どちらのコアを使用するか選択するセレクタ，バスユ
ニット，内蔵メモリも実装した．一般同期コアは，CAD ツールのユースフルスキューク
ロック木合成機能によって得た．一般同期コアおよび完全同期式コアの動作速度を比較し，性能を比較する予定である．

参考文献：原田陽介，橋本浩良，小平行秀，高橋篤司． CAD ツールを用いた一般同期向けクロック木の一合成法． 電子情報通信学
会技術報告書（VLD2006-127），Vol.106，No.548，pp.49-53，2007

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre
クロプロセッサ

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイ低電源電圧に対応した低消費電力回路設計技術の評価チップ
神戸大学大学院自然科学研究科
神戸大学工学部

飯島 正章，北村 雅之，鳥居 洋介

沼 昌宏

概要：試作したチップは，近年の LSI が直面している消費電力の増加問題を解決するため，3 種類の省電力回路設計技術: （i） SRAM メモリ回路におけるワード線のパルス型昇圧方式，（ii） 電荷再利用型動的ボディ・バイアス制御による高速化手法，（iii） パワー
ゲーティング回路を対象とする低消費電力化手法，を実装している．（i） は，ワード線ドライバ回路に追加したキャパシタによるカップリングを利用してワード線電位をアクセスする期間のみ昇圧する方式で，（ii），（iii） は，基板バイアス制御を用いた動的なしきい値電圧調整による低消費電力化手法である．現在，これらの提案する設計方式は，電源電
圧 1.0V 以下での低電源電圧動作を想定しており，回路シミュレーションにより従来方式に比べて高速動作のみならず低消費電力での動作を可能とする結果を得ている．これを実際の半導体チップを試作し，実測により優位性を証明できれば，本研究の完成度がさらに高まると考える．試作した LSI チップの内容
は，6 トランジスタ型の SRAM メモリ回路および，評価用ランダムロジック回路である．

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，

チップ種別：TEG（特性評価回路など）

CMOS オンチップ左手系伝送線路
東京工業大学統合研究院

金 章九，清田 淳紀，山内 拓弥，岡田 健一，益 一哉

概要：本チップでは，CMOS プロセスのみにより左手系伝送線路を実現するためのテスト回路である．左手系伝送線路は，負の誘電率と負の透磁率をもつ線路である．そもそも，
誘電率および透磁率は，材料に電界や磁界をかけた時にどの程度の電束密度・磁束密度が発生するかというものであり，通常正の値をとる．本 TEG は，インダクタやキャパシタを
ある一定の法則に従い周期的に配置することにより，左手系伝送線路を実現するものである．ネットワークアナライザを用いてオンウエハプロービングにより測定を行う予定である．

参考文献：金，岡田，山内，佐藤，益，"A Left Handed Material on Si CMOS Chip with
Wafer Level Package Process"，pp.1321-1324，APMC （2006）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路

など）

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161

第
２
章

ミックスドシグナル LSI のための基本素子 TEG の設計
高知工科大学工学部

チ
ッ
プ
試
作
報
告

北地 祐子，矢野 政顕，橘 昌良

高知工科大学大学院工学研究科

桑田 聡子，川越 伸一

概要：0．18um でのチップ試作を始めるにあったって，ミックスドシグナル回路で使用されるデジタル/アナログ回路のための基本素子/基本回路の評価を行うための TEG を作成した．作成したアナログ基本素子は，高ポリ抵抗（10KΩ），MiM キャパシタ，PNP ダイオード（1．8V 動作），1．8V 動作トランジスタの静特性測定回路（L/W 比をかえて 6 パターン），3．3V 動作トランジスタの静特性測定回路（L/W 比をかえて 6 パターン），DeepN-well を使用した 1．8V 動作トランジスタの静特性測定回路（L/W 比をかえて 6 パターン）であり，デジタル回路としては 101 段（約 150Mhz で発振することを想定）のリング
オシレータを，L/W 比，N/P 比，次段に接続する配線の長さ，ファンアウト数を変えたものをあわせて 12 パターン作成した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Mentor 社 Calibre
2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μ m

低電圧ログドメインフィルタと各種 TEG
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

秋田 一平

和田 和千

概要：既提案の低電圧フィルタ［ 1 ］ の動作を確認するとともに，超低電圧ならびに低消費電力でのアナログ信号処理を実証するために，二つのフィルタを試作している．一つ目
は，0.5V で動作する 5 次リープフログ構成の低域通過フィルタである．現実的な特性評価
は納品を待っての実測に依らねばならないが，シミュレーションによって遮断周波数
100kHz での動作を確認している．ログドメイン手法による広ダイナミックレンジと，電圧制御発振回路を含む周波数調整機構による高精度周波数特性とともに，先端的な低さの動作可能電源電圧の実現が期待される．二つ目の試作フィルタは，電源電圧に余裕があるときに低消費電力化する技術の検証を目的としている．ここでは原理の確認を目的とし，1.2
V，10uW 未満で動作する遮断周波数 100kHz の 2 次振幅最大平坦（バタワース）低域通過フィルタを設計した．また，本テクノロジによる初試作であったことから，今後のアナログ回路設計のための TEG として抵抗や容量，トランジスタ単体のほか，自作のアナログ入出力バッファを本チップに入れている．

参考文献：’’
Low-Voltage CMOS Syllabic-Companding Log domain Filter,’’Ippei Akita，Kazuyuki Wada，and Yoshiaki Tadokoro，Proc. 2006 IEEE International Symposium on Circuits and Systems，May 2006.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

0.18umCMOS 試作のための基本回路 TEG
大阪大学大学院工学研究科

下ノ村 和弘，八木 哲也

概要：本試作の目的は，ROHM0.18umCMOS プロセスを用いた試作を初めて行うに当たり，チップ設計において最低限必要な基本的なセルやトランジスタ回路を作成及び評価することである．今回は電源リング，電源パッド，入出力パッド等を作成した．また，本プ
ロセスにおける MOS デバイスや基本回路の設計及び特性を評価するために，1）NMOS ト
ランジスタ及び PMOS トランジスタ単体，2）ソースフォロア回路，3）インバータ回路等の基本的な回路を作成した．今回の試作では非常に少数の種類の基本セルのみを作成したが，これらの評価結果を踏まえた上で必要となる基本的なセルを作成していくことが今後の課題である．なお，テスタによる測定は行っていない．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE
2.5mm 角チップ

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

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162

第
２
章
チ
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プ
試
作
報
告

高周波基板結合検出回路
神戸大学工学部情報知能工学科

檀上 匠，荻野 哲宏，小坂 大輔，永田 真

概要：これまでに，ミキサ回路の周波数変換機能を利用した，1GHz 程度のオンチップ高周波基板雑音検出回路を開発した．本チップでは，本検出回路の基板雑音検出性能の評価を目的としている．p 基板上に形成した p+プロービング領域の基板雑音を検出する．チッ
プ上に数箇所の検出点を設けることにより，基板雑音の距離依存性を確認する．また，回路構成及びレイアウトの工夫により，多点化に対しても有効にピン数と面積の削減を可能としている．現在，パッケージにアセンブリしたチップの納品後直ちに評価できるように，評価系の構築を進めている．

参考文献：D. Kosaka，M. Fujiwara，T. Danjo，M. Nagata，"On-Die Monitoring of
Substrate Couplig for Mixed-Signal Circuit Isolation," 2006 International Conference
on Solid-State Devices and Materials （SSDM），C-1-6，pp. 62-63，2006.09.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Cadence 社
Analog Artist ，Mentor 社 Calibre
2.5mmx5.0mm チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μ m

Zigbee（2.4GHz）の受信ブロックの試作と TEG
東京工業大学理工学研究科

藤井 信生，高木 茂孝，佐藤 隆英，ニコデムス レディアン

概要：Zigbee（2.4GHz）の受信ブロックとして，PLL（位相同期回路），フィルタ，
AGC（自動利得制御回路），ADC を構成し，TEG として OTA とインダクタの試作を行った．本試作では 2.4GHz の搬送波の信号を Low-IF 方式で IF（中間周波数）に変換する．
フィルタはイメージ除去のために複素フィルタで構成され，帯域幅が 2MHz の低域通過フィルタである．ADC は 6bit，サンプリング周波数が 20MHz のパイプライン型 ADC で構成している．また，ADC は入力電圧範囲に厳しい制限があるため，AGC を用いて ADC の
入力振幅を適切に制御している．PLL は周波数変換するための周波数シンセサイザとして使用され，整数分周器，位相/周波数比較器，チャージポンプ回路，ループフィルタ，電圧制御発振回路で構成されている．TEG として構成したインダクタはこの周波数帯におけるQ 値，自己共振周波数およびインダクタンスを測定するために試作している．また，
OTA も同様にトランスコンダクタンスの線形性，周波数特性を測定するために試作している．

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社
Dracula DRC，Mentor 社 Calibreプ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：通信（RF 回路，ATM など）

通信用回路 TEG
東京工業大学大学院理工学研究科

倉科 隆，鄭 明奎，白 戴和，張 義偉，松澤 昭

概要：無線通信システムフロントエンド部にはデバイス特性を利用した RF 回路が用いられる．RF デバイスの特性を適切に利用することで，求められる周波数において RF 回路から最適な特性を得る．そのためシミュレーションだけでなく TEG を作成し実測から回路の特性を評価しなくてはならない．そこで LNA，Mixer，VCO，Divider，Power Amp，
Comparator，Sample /Hold を作成した．LNA はインダクティブデジェネレーション型， Mixer はギルバートミキサ，VCO は LC タンクを用いた CMOS 差動型，Divider はダイナミックロジックを用いたラッチ構成，PA はマルチステージを作成し，その動作確認を行う．さらにベースバンドにおいてもプロセスの特性が大きく影響する Comparator とSample/Hold は動作確認等を行う必要がある．これらの TEG により無線通信システムのフロントエンド部の要素回路の特性を確認できる．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：通信（RF 回路，ATM など）

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パッシブ素子及びトランジスタ特性評価 TEG
東京工業大学大学院理工学研究科

倉科 隆，鄭 明奎，白 戴和，張 義偉，松澤 昭

概要：RF 回路やアナログ回路にとって，デバイス特性を如何に評価し利用するかが回路の性能を左右する．特に初めてのプロセスや，提供されていない特性を用いる回路設計を行う場合，TEG を作成し実測する必要がある．そこで本 TEG では基本的な RF デバイスとトランジスタの特性を確認する．内容としては PAD 損失，ESD 保護ダイオードの寄生要素抽
出，インダクタのインダクタンス値 Q 値，バラクタの C-V 特性，トランジスタのミスマッ
チの概略を測定するものである．このように新規性は含まれてはいないが，提供されていない特性，または基本的な特性を実際のデータとして得るために必要な TEG を揃えた．これによりそのプロセスにおいて今後設計される回路やシステムの性能見積もり等の参考値とする．RF デバイスはダミーフィルの混入により，その特性を大きく変えてしまうため，
ダミーフィルの排除は重要である．またシステムを構築する上で，提供されていない素子を抽出し，回路図と比較するときには，更なる工夫が必要である．これにより，おおよその RF デバイスの特徴は得ることができた．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

第
２
章
チ
ッ
プ
試
作
報
告

対基板用アクティブデカップリング回路の試作
慶應義塾大学理工学部

中野 誠彦，樋口 大輔，佐藤 大祐，森本 一毅

概要：本試作設計はアナログ回路設計のノウハウを習得と，基板ノイズ対策用のオペアン
プを用いたアクティブデカップリング回路の設計を目的としている．アクティブデカップ
リング回路は基板ノイズをオペアンプの入力にとり，逆相信号を容量を介してフィードバックさせることで，オペアンプの入出力端子間にミラー効果を引き起こし実効容量を増
幅する．増幅された容量によるキャパシタンスデカップリングによって基板ノイズの低減効果が得られると考えられる．センシング回路とノイズ源の間の基板に回路を挿入し，ノイズの低減効果を検証する構成となっている．ノイズ源としてバッファツリーを出力に接続した VCO 及びリングオシレータを使用し，センシング回路にはソースフォロアやオペア
ンプを使用している．

参考文献： Toshiro Tsukada，Member，IEEE，Yasuyuki Hashimoto，Member，IEEE，Kohji Sakata，Hiroyuki Okada，Member，IEEE，Member，IEEE，Yasuyuki Hashimoto，Member，IEEE，Kohji Sakata，Hiroyuki Okada，Member，IEEE，”An On-Chip Active Decoupling Circuit to Suppress Crosstalk in Deep-Submicron CMOS Mixed-Signal Socs" ，pp.67-79，SOLID-STATE CIRCUITS，VOL.40 ,NO.1，JANUARY 2005

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL，A-D/DC-

DC コンバータなど）

対電源線用アクティブデカップリング回路の試作
慶應義塾大学理工学部

中野 誠彦，樋口 大輔，佐藤 大祐，森本 一毅

概要：本試作設計は電源線用のアクティブデカップリング回路の設計を行った．対基板ノイズ用の同回路を用いたものの応用として設計した．電源線からアクティブデカップリン
グ回路の入力をとり，出力を入力端子に容量を介して帰還させることでミラー効果を引き起こし電源線に対する実効容量を増幅させる．メカニズムは対基板用と同様であるが，基板ノイズ源となる電源線のノイズを抑えることで，対基板ノイズ用の回路よりも大きな基
板ノイズ削減が期待できると考えられる．センシング回路やノイズ源は対基板用回路の試作チップとほぼ同様の構成にしているため，対基板用回路と比較を行うことができる．

参考文献： Toshiro Tsukada，Member，IEEE，Yasuyuki Hashimoto，Member，IEEE，Kohji Sakata，Hiroyuki Okada，Member，IEEE，Member，IEEE，Yasuyuki
Hashimoto ，Member ，IEEE ，Kohji Sakata ，Hiroyuki Okada ，Member ，IEEE，”An On-Chip Active Decoupling Circuit to Suppress Crosstalk in Deep-Submicron CMOS Mixed-Signal Socs" ，

2-3
164

第
２
章
チ
ッ
プ
試
作
報
告

pp.67-79，SOLID-STATE CIRCUITS，VOL.40 ,NO.1，JANUARY 2005

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre トラン
ジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL，A-D/DC-

DC コンバータなど）

基板情報抽出用 TEG の試作
慶應義塾大学理工学部

中野 誠彦，豊丸 弘爾

概要：本試作設計はレイアウトツールを利用しての特性評価パターン作成のノウハウの取得と，基板情報抽出を目的とした TEG の作成を目的としている．基板情報に関してはウェルの影響を見るためにそれぞれ，ダブルウェル，トリプルウェルを挿入したレイアウトパ
ターンを試作した．これらのコンタクト間 S パラメータを測定することにより，ウェルを含めた基板のより正確なモデルを作成することができると考えた．また，周りの影響を極力抑えるために GSG コプレーナ構造を採用し，ひとつひとつのパターンの周囲をグランドから基板にコンタクトを打つことによってシールドした．また，シグナルパッドは上層のみを利用し，下層でグランド同士を接続した．同一基板上に校正用の TEG を試作することによって基板情報のみの影響を測定できるようにした．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
ど）

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価回路な低電圧で動作するアナログ回路とアナログ記憶素子の設計
山形大学工学部電気電子工学科

高橋 良輔，原田 知親，奥山 澄雄，松下 浩一

概要：現在の CMOS プロセスは，ディジタル回路の高集積化にあわせて微細化と低電圧化を続けてきた．その結果アナログ回路では利得や動作レンジが低下するという問題が生じている．しかし，微細化と低電圧化が今後も進むことがほぼ確実であるため，アナログ回路の動作がますます困難となると予想できる．そこで，本試作では，今後の微細化と低電圧化に対応した CMOS アナログ集積回路の設計のために，簡単なオペアンプを回路内部のレイアウトなどを変えて複数個搭載し，低電圧化時のアナログ回路の動作評価を行なう．
回路解析時での 1 個のオペアンプの消費電力が 1.8V 動作では 3uW であるのに対して，動作可能な電源電圧の下限まで低電圧化すると，122pW まで下げることができた．今後はこれらのデータをもとに低電圧化した際のアナログ回路の性能向上とレイアウト指針について検証し，設計を行なっていく予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

高速通信用 CMOS アナログ基本回路＆素子 TEG
群馬大学大学院工学研究科

石原 昇

概要：光ファイバや電気ケーブルによる高速通信インターフェース用 CMOS アナログ集積
回路設計技術に関する研究を推進するため，基本回路および高速回路設計に必要不可欠であるシミュレーション解析用モデルパラメータを抽出するための素子 TEG を試作した．基
本回路は， （ 1 ） 並列帰還型広帯域アンプ，（ 2 ） 広帯域差動増幅回路，（ 3 ） 差動ラインドライバ，（ 4 ） 多段差動リミッタアンプなどを，素子 TEG は， （a）CMOS トランジ
スタ，（b） インダクタ，（c） MIM 容量，（d） 抵抗などを試作した．これらの回路，素子の特性は，高周波プローブを用いたネットワークアナライザによる S パラメータの周波数特性評価や入出力波形特性評価などにより素子特性のモデリングを行なうとともに，素子特性と基本回路特性の関係をデータベース化することによって，高速 CMOS アナログ
集積回路の高精度設計を可能とする設計環境を拡充する．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価回路など）

2-3
165

第
２
章

光送受信用高速 CMOS アナログ集積回路 TEG
群馬大学大学院工学研究科

石原 昇

概要：高速光通信用のアナログインターフェース回路においてもディジタル処理回路部との一体化，低価格化を狙いとして CMOS 集積回路化が精力的に進められている．今回，光
LAN 用として多く用いられているマルチモードファイバの分散特性を補償し長距離伝送化を可能とする光送信/受信用アナログ回路の CMOS 化の検討を行った．1.25Gb/s で動作するレーザダイオード駆動回路，広帯域プリアンプ回路，リミッタアンプ回路について
CMOS 回路構成を明らかにし，試作を行なった．リミッタアンプ回路では，広ダイナミッ
クレンジ化のため多段構成とし，ファイバの分散特性を効果的に補償するための利得，帯域，群遅延特性の関係を明確化し，回路構成，定数を最適化した．これらの TEG 回路を評価することにより光ファイバ分散特性を補償し長距離伝送化を可能とする CMOS 回路設計技術の有効性を確認する．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

チ
ッ
プ
試
作
報
告

10Gbps 光配線用開ループ型 VCSEL 駆動回路
鹿児島大学大学院理工学研究科
鹿児島大学工学部

李 言勝，厚地 保幸

関 健治，大畠 賢一，山下 喜市

概要：近年，バックボードデータ伝送の高速，大容量化に伴い，従来の電気信号伝送に代
わり光信号を利用する光配線技術の開発が進められている．VCSEL の発光遅延を低減する
ため，バイアス電流は閾値電流に等しく設定する必要があるが，これまで閾値電流の温度依存性を考慮した設計は行われていなかった．筆者らは PTAT 電流源とバンドギャップ電流源を組み合わせた閾値電流補償回路を提案し，この問題を解決した．また，これまで送信器の広帯域化を図るため，インダクタピーキング技術が用いられてきたが，回路面積が大きくコスト低減の妨げとなっていた．そこで，我々は帰還回路の位相余裕を制御することでピーキングをかける方法を採用し，回路面積の低減を図った．試作 LSI を評価した結果，設計通りのバイアス電流温度依存性を確認でき，本技術の有効性を実証できた．現在，光伝送特性を評価中．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：通信（RF 回路，ATM など）

全並列型アナログ・デジタル混載連想メモリの性能評価回路
広島大学先端物質科学研究科

田中 裕己，弓崎 晃大

広島大学ナノデバイス・システム研究センター

マタウシュ ハンス・ユルゲン，
小出 哲士

概要：画像認識・人工知能システム・画像圧縮技術などについて最小距離データを検索する機能メモリは大変重要な部分である．我々はこのような機能メモリを高速・小面積・低消費電力な全並列型アナログ・デジタル連想メモリを実現するために，連想メモリの主部分たる最小距離検索回路においてワイドレンジ作動増幅器を用いた回路を提案している．
しかし，近年の微細化技術の進歩に対して，アナログ回路の設計はよりシビアになってきている．そこで，全並列型アナログ・デジタル連想メモリを構成する種々の回路を測定することで，どの程度の性能が出るか見積もるためにチップを試作した．チップは参照デー
タ数の見積もり及び最小距離検索回路の性能を測定するための回路を搭載している．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
2-3

Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：メモリ

166

第
２
章
チ
ッ
プ
試
作
報
告

●
名古屋大学工学研究科

中里 和郎，宇野 重康，林 勝堅，杉山 洋平

概要：RFID 技術を用いて水溶液中分子の電気特性情報を無線送信する CMOS アナログ集
積回路を提案・試作し，その要素回路動作を確認した．水溶液中の分子情報を電気配線することなく取得できるため，生物・化学分野における広範囲での応用が期待される．使用周波数帯は水による吸収が弱くインダクタの小型化が可能な 13.56MHz 帯を用いた．また水溶液中測定を想定しているため，電池ではなく外部送受信器からの RF 信号による電磁誘
導起電力を電力供給源とするパッシブ型 RFID とした．以上の仕様をもとに，外部送受信器とチップの間でインターフェースとなるオンチップスパイラルインダクタ，電磁誘導起電力を整流・蓄積することで電源とする LC タンク回路，回路保護のための電源電圧制限回路，電源電圧 3.0V に達するとセンサ回路系を起動する End-Of-Burst 回路，バンドギャッ
プ参照回路を応用した温度センサ，A/D 変換回路，負荷インピーダン変換によるデータ送信回路，などを個別に設計し動作検証を行った．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：通信（RF 回路，ATM など）

平成18年度第1回ASPLA CMOS 90nm試作（ AS90061 ）

ミリ波帯で動作する無線通信回路
東京大学大学院新領域創成科学研究科

藤島 実，Lai CheeHong，Oncu Ahmet，
神林 裕樹

東京大学大学院工学系研究科

本良 瑞樹

概要：CMOS ミリ波無線通信システムの実現に向け，アップコンバージョンミキサ，パル
スレシーバー，パルスレシーバー用トランスフォーマ，可変利得増幅器，PLL の部分回路として VCO，Divider，ローパスフィルタの試作を行った．アップコンバージョンミキサ
はダブルバランス方式を用い，IF 周波数 11GHz から RF 周波数 51GHz への周波数変換を実現した．パルスレシーバーはミリ波パルス通信システムの実現に向けて，線形増幅器と非線形増幅器をトランスフォーマでカップリングするという方式を用いた．トランスフォ
ーマの TEG は，パルスレシーバーの要素回路として試作された．可変利得増幅器（VGA）は利得を必要最小限にコントロールすることで，アプリケーションの消費電力を抑えることができる．試作した VGA はコントロール電圧を調節することにより利得を-10～4.8dB まで調節することができた．
PLL 用 VCO，Divider，ローパスフィルタは，ミリ波帯通信用 PLL の実現に向けた要素回路として試作した．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

90nm 世代のばらつきおよびシグナル・パワーインテグリティ評価チップ
東京大学国際・産学共同研究センター

桜井 貴康，稲垣 賢一，皆川 拓也，呉 文豪

概要：近年の集積回路の微細化，高速化および低電圧化に伴い，電源に発生するノイズによる信頼性の劣化が深刻な問題となっている．また，素子のばらつきの影響により動作マージンを確保することが至難の業となっている．そこで，電源供給線に流れる電流により生じる磁界を測り，非接触で電源電流を測定できるオンチップ電流センサーを試作した．
また，LSI チップ内ばらつきの空間的な周波数特性を調べ系統的ばらつきの効果を調査するためにトランジスタを並列にチップ内の縦横に配置した．また基板バイアスを変化させることが可能であるよう設計を行った．

電流測定回路についてはノイズが大きいため，系

統的なデータをほとんど取れなかった．シミュレーション結果と比較し精度が予想より悪2-3

く現回路よりもノイズをより配慮する必要がある．チップ内の空間的な周波数特性について規則性は見られずランダムであることが確認された．また基板バイアスを変化させるこ

167とでばらつきに変化が見られることを確認した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

チップ種別：TEG（特性評価回路

など）

チ
ッ
プ
試
作
報
告

プリエンファシス技術を用いたオンチップ差動伝送線路配線
東京工業大学統合研究院

伊藤 浩之，杉田 英之，岡田 健一，益 一哉

概要：Si CMOS プロセスの微細化に伴い，オンチップのグローバル配線における遅延が深刻な問題となっている．現在，10Gbps 以上の高速信号伝送の実現のためには数 100mW～
数 W の消費電力が必要とされており，速度と消費電力のトレードオフが存在している．そこで，その 2 つを同時に実現するような配線技術の検討が行われている．本研究では，オンチップのグローバル配線において高速信号伝送と低消費電力を同時に実現するオンチッ
プ差動伝送線路配線を作成した．提案する回路は，配線に差動伝送線路を用いることで高速信号伝送を実現する．特に，送受端部分にプリエンファシス回路を設けることにより，より高速な信号伝送を実現している．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRCジ

トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

第２章

チップ種別：ニューテクノロ

LSI の消費電力の「モニタ」「無線伝送」「削減」に関する回路技術
東京大学国際・産学共同研究センター

呉 文豪，鬼塚 浩平，肖 利民，桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：LSI の電流モニタリング技術，無線電力伝送技術，非同期パワーゲーティング技術に関する回路の設計評価を行った．（ 1 ） 低電力化のためには，電源電圧としきい電圧を
LSI の動作状態に応じて頻繁に変える必要があるが，これには消費電力のリアルタイムモ
ニタリング技術が必須である．そこで，デバイスパラメータを変化させたオンチップの電流センサー素子を搭載した．（ 2 ） 3 次元の積層チップ間無線電力伝送の高効率化を実現する回路を搭載した．（ 3 ） LSI の低電力化のために，乗算器のパイプラインの各段にセル
フタイム方式のパワーゲーティングを適用した回路を搭載した．測定の結果，（ 1 ）は S/
N が予想以上に悪いことを見いだした．（ 2 ）では電力伝送効率の向上を確認した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 StarHSPICE，Mentor 社 Calibre
別：TEG（特性評価回路など）

2-3
168

第
２
章
チ
ッ
プ
試
作
報
告

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 5.0mm x 2.5mm

チップ種

平成18年度第2回ASPLA CMOS 90nm試作（ AS90062 ）

ミリ波帯無線通信に向けた部分回路
東京大学新領域創成科学研究科

藤島 実，ライ チーホン，オンチュ アーメット，
石橋 浩二，バダラワ ワサンタマーラー，神林 裕樹

東京大学工学系研究科

高野 恭弥

概要：ミリ波帯で動作する無線通信回路に必要な部分回路を試作した．試作した回路はVCO，Quadrature VCO，LNA，Mixer そしてパルス通信に必要なパルスジェネレー
タ，Limiting Amplifier である．VCO においてはリング状伝送線路を用いることで，今までのものよりもチューニングレンジ，位相雑音を改善することに成功した．また，ダイレ
クトコンバージョン方式で用いられる QVCO を試作した．LNA ではインダクティブゲー
トを用いることにより利得を増幅させることを目指した．また，従来の手法とは異なるオ
ンチップバランを用いた Up-Conversion Mixer，低消費電力を目指した Down-Conversion Mixer を試作した．そして 60GHz 帯におけるパルス通信を可能とするパルスジェネ
レータ，およびパルス波形の整形に必要な Limiting Amplifier の試作を行った．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM など）

歩留まり向上を目的とした設計手法の有効性検証と基礎データ取得のための
TEG
九州大学大学院システム情報科学研究院

安浦 寛人

九州大学システム LSI 研究センター

石原 亨，室山 真徳

九州大学大学院システム情報科学府

坂本 良太，山口 聖貴

九州大学工学部

松村 忠幸

概要：ばらつきに対処するための研究に関連した 4 種類の回路を今回のチップ試作にて設計した．
1）プロセスばらつきを考慮したゲート幅決定手法を適用した回路を設計した．2）SRAM メモリを設計した．多数の SRAM セルから成り，リークの大きい SRAM セルは利用しないという研究に利用予定である．3）リーク測定用回路を設計した．多数の NMOS，PMOS ブロックから成り，ブロックを2-3

組み合わせて安価な測定機器でうまくリーク測定を行うことができる．4）ばらつきを利用した高速化手法を研究するための回路を設計した．複数の同じ回路を並列に並べており，製造後ばらつきによ

169

り速くなった回路を選択することで高速化を実現できる回路である．

参考文献：坂本，室山，石原，安浦，”CMOS 回路におけるタイミング歩留まり最大化のためのゲートサイジング手法の提案”，電子情報通信学会技術研究報告，VLD2006-117，pp.67-72（2007）.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トランジスタ数：
100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

チップ内ばらつきを利用して歩留まりならびに性能を向上させる FPGA その1
京都大学情報学研究科
京都大学電気電子工学科

香月 和也，小林 和淑，小野寺 秀俊
久米 洋平

概要：微細化にともない増大する一方のチップ内ばらつきを利用して，再構成回路の構成
情報を最適化することのできる FPGA の試作を行なった. 5.0mm 角チップ内に，FPGA の構成単位である LUT を 48x48 個並べた. チップ内ばらつきは，FPGA 内にインバータチェ
インを構成し，その発振周波数を測定することにより求める. 一部のセルを手設計することによりスタンダードセルを用いた自動配置配線フローにより行なった. PLL ならびに，メモリ（SRAM）マクロも使用し，PLL より出力した高速なクロック信号と SRAM 内に格納した入力パタンを用いて，内部のみで高速動作を可能としている. LSI テスタならびに，測定用 FPGA ボードを用いて，48x48 の CLB アレイに，LUT とスイッチからなるインバータ
チェインを構成し，その発振周波数を測定することで，チップ内のばらつきの測定を行なった.回路設計時の検証不足より，
FPGA としての動作に不具合があることがわかり，7 月の試作にてその不具合を修正したチップをその 2 として提出している.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
試作ラン：ASPLA 90nm 5.0mm x 5.0mm

チップ種別：その他

第２章

トランジスタ数：100,000 以上

90nm 世代のばらつき調査および基板バイアスを利用したばらつき抑制回路
評価チップ
東京大学国際・産学共同研究センター

桜井 貴康，稲垣 賢一，中村 安見，皆川 拓也，
肖 利民

概要：ばらつきの状況把握及び対策を目的とした評価チップを試作した．チップ内に4mmx1mmx2 の領域に 1um ピッチで L=0.1um，W=0.2，1.0um の nMOS 及び pMOS の
計 4 種類のトランジスタアレイを配列しそれらの各種ばらつきを調べ空間周波数を解析するための回路を作成した．

大規模論理回路において領域を物理的に複数に分割し各々に異なる基板バイアスを与えることでチップ内ばらつきを抑え，同一速度での低消費電力化
もしくは同一電力での周波数向上を目指す回路も作成した．64bit DES3 CODEC2 個及びVCO，入力パターン生成回路，回路速度モニタを配置した．

FBB をかけることにより，VTH ばらつきの平均値およびばらつきは減少し，RBB をかけることにより増加した．
ION ばらつきの割合は，VTH ばらつきの割合に比べ小さい．フーリエ変換による解析チップ内からチップ内のばらつきはランダムであることが確認された．論理回路においては基板バイアス付与回路が正常に動作していることは確かめられた．

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社
Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

トランジスタ数：

チップ種別：TEG（特性評価回路など）●
大阪府立大学大学院工学研究科

安田 真史，八幡 和樹，泉 勝俊

概要：本チップは，大きく分けて三つの回路ブロックから構成されている．一つは，増幅器の線形性をエンハンスさせるカーテジアンループ回路の中の全差動型増幅器である．この回路は，差動入力回路，バイアス回路，コモンモードフィードバック回路，及び利得増強回路の四つの部分回路からなる．他のもう一つは，利得増強用の増幅器 TEG である．試
作チップの特性測定の結果，基本動作が確認できた．また，入力信号振幅と動作周波数の関係も測定し，0.3Vpp では 100kHz 以上で動作することが確認できた．最後の一つは1.5GHz における動作を狙いとした低雑音増幅器である．インダクタンスの形状比較による雑音指数の変化を把握すべく，入力整合時に用いるソースインダクタンスの形状を四角形と八角形の二通りに分けて設計した．直流解析を行なうべく，試作チップをテスタにて測定したが，しきい値電圧付近でのドレイン電流の急激な上昇は観測できなかった．すな
わち，当該チップの回路動作は確認できなかったが，その原因を明らかにして，その後のシミュレーョン検討に活かした．

2-3

参考文献：Behzad Razavi，“RF Microelectronics”
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン

170

ジスタ数：100 以上，1,000 未満

第
２
章
チ
ッ
プ
試
作
報
告

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

電源ノイズ波形測定と MOS 基板電位特性測定 TEG
大阪大学情報科学研究科

小笠原 泰弘，更田 裕司，橋本 昌宜，尾上 孝雄

概要：本試作では電源ノイズによる電源電圧変動を測定する回路を実装し，電源ノイズの測定を試みた．ノイズ測定回路は繰り返し発生するノイズ波形をサンプリングし，電源ノイズの波形を測定する回路である．ノイズ測定回路を用いてデカップリング容量が電源ノイズに与える影響，およびデカップリング容量の特性の測定を試みる．また，基板電位を分離した MOSFET の基本特性測定回路を実装し，基板電位を変化させた際の MOSFET 特性を測定する．測定結果から，電源ノイズ測定回路の動作を一部確認した．また，基板電位を変化させることにより MOSFET の特性が変化することを測定で確認し，基板電位とデバイス特性の基礎的なデータを得た．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Mentor 社 ModelSim ，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 Star HSPICE，Mentor 社 Calibre，Synopsys 社 Nanosim
2.5mm

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x

LSI 低消費電力回路技術
東京大学国際・産学共同研究センター

Levacq David，肖 利民，鬼塚 浩平，
桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：LSI の低消費電力化に向け，3 つの回路技術の設計・評価を行った．（ 1 ） クロック
分配の低電力化のため，低クロック振幅入力が可能なフリップフロップを開発した．
（ 2 ） Zigzag パワーゲーティングを自動配置配線で実現するための設計フローを確立するため，Zigzag パワーゲーティング付きの 16×16 bit 乗算器を設計した．（ 3 ） トランジス
タを縦続接続し高耐圧にした回路で構成された DC-DC コンバータを開発した．（ 1 ）（ 2 ）に関して測定を行った．（ 1 ）では，従来の低クロック振幅フリップフロップに対して，入力クロック振幅の動作マージンを確保しつつ，消費電力を 72%削減できることを実証した．（ 2 ）ではウェイクアップレイテンシーが非常に短く，リーク電力を 54%削減できることを実証した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，
Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
タ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 5.0mm x 2.5mm

トランジス

チップ種別：TEG（特性評価回路など）

2-3
171

第
２
章
チ
ッ
プ
試
作
報
告

平成18年度第3回ASPLA CMOS 90nm試作（ AS90063 ）

ミリ波帯で動作する無線通信回路
東京大学新領域創成科学研究科
東京大学工学系研究科

藤島 実，Oncu Ahmet，石橋 浩二，後藤 陽介

本良 瑞樹

概要：ミリ波帯無線通信システムの実現に向けて，Pulse Generator，Limiting Amp，
Quadrature-VCO，PLL 用チャージポンプ，伝送線路の TEG について試作を行った．
Pulse Generator は，高周波におけるパルス通信システムの送信機実現に向けて試作され，その結果 22GHz-29GHz において 90mV の振幅を持つパルス波を発生させることに成功した．Limiting Amp は，出力をある電圧以下までしか増幅しない制御付き増幅器であり，Pulse 通信システムにおいて Pulse Generator から出力された波形の整形を行う回路として試作された．Quadrature-VCO は，60GHz 帯において Direct Conversion を用いる変調方式に対応した発信器の実現のために試作された．PLL 用チャージポンプは，ミリ波帯通信用 PLL の実現に向けた要素回路として試作された．伝送線路は，波長短縮効果を用いた伝送線路の高周波モデル構築のために試作された．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未満
試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

チップ内ばらつきを利用して歩留まりならびに性能を向上させる FPGA その2
京都大学情報学研究科

香月 和也，小林 和淑，小野寺 秀俊

京都大学電気電子工学科

久米 洋平

概要：微細化にともない増大する一方のチップ内ばらつきを利用して，再構成回路の構成情報を最適化することのできる FPGA の試作を行なった. 5.0mm 角チップ内に，FPGA の構成単位である LUT を 48x48 個並べた.
チップ内ばらつきは，FPGA 内にインバータチェインを構成し，その発振周波数を測定することにより求める.
一部のセルを手設計することによりスタンダードセルを用いた自動配置配線フローにより行なった. PLL ならびに，メモリ（SRAM）マクロも使用し，PLL より出力した高速なクロック信号と SRAM 内に格納した入力パタン

2-3
172

を用いて，内部のみで高速動作を可能としている. LSI テスタならびに，測定用 FPGA ボードを用いて,48x48 の
CLB アレイに，LUT とスイッチからなるインバータチェインを構成し，その発振周波数を測定することで，チップ内のばらつきの測定を行なった. 納品された 40 個のチップについて，チップ内ばらつきはほぼランダム成分が支配的であることが判明した. 測定結果を用いて，簡単な信号パスの経路最適化を行なった. 10 チップ内に構成した 810 個のパスにおいて，平均 2.88%の速度向上が

第
２
章

得られた.

チ
ッ
プ
試
作
報
告

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100,000 以上

チップ種別：ニューテクノロジ

低電圧動作アナログ要素回路 TEG
広島大学先端物質科学研究科

吉田 毅，升井 義博，小畠 康志，岩田 穆

概要：近年の CMOS プロセス技術の進歩によりデバイスは微細化され，ディジタル回路の高速化・高集積化が実現されている．しかし LSI の電源電圧は 1V 以下に低電圧化されるため，高精度・低雑音のアナログ回路の実現はますます困難になっている．したがって，
我々はアナログ回路の低電圧動作および低雑音化技術について研究を行っている［ 1 ］．
本チップは提案した低電圧動作可能な低雑音技術を検証するため，低雑音増幅回路および

ΣΔADC のアナログ要素回路 TEG を搭載している．測定結果より，低雑音増幅回路は電源
電圧 0.5V，変調周波数 2MHz，消費電力 70uW を達成した．また ΣΔ ADC は電源電圧
1.0V，サンプリング周波数 20MHz，消費電力 6mW を達成した．

参考文献：［ 1 ］T. Yoshida，Y. Masui，T. Mashimo，M. Sasaki and A. Iwata，"A
1V Low-Noise CMOS Amplifier Using Autozeroing and Chopper Stabilization Technique"，IEICE Trans. Electrons.，vol.E89-C，pp.769-774，Jun. 2006.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Mentor 社 CalibrexRC
2.5mm

チップ種別：アナデジ混載

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 5.0mm x電流モード高速パイプライン形 AD 変換器
広島大学先端物質科学研究科

明山 亮太，岩田 穆

概要：CMOS デバイスの微細化に伴いディジタル回路の小面積化および低消費電力化が進んでいる．一方で，アナログ回路はデバイスの特性ばらつきおよび雑音が大きくなるという問題があり，ADC の小面積化・低消費電力化の妨げになっている．したがって，上記の問題を解決する方法が重要な課題となっている．近年の微細 CMOS プロセスでは，アナロ
グ回路の精度をディジタル回路で補正するディジタルアシスト技術が多用されるようになっている．本研究では，低電圧化に適した電流モード回路を用い，オープンループ増幅回路により高速・低消費電力化を図り，冗長ビット構成とディジタルキャリブレーション
技術により変換精度を向上する AD 変換器の設計・試作を行った．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star -HSPICE ，Cadence 社 Analog Artist ，Mentor 社 Calibre ，Mentor 社 CalibrexRC

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL，A-

D/DC-DC コンバータなど）

低電圧動作アナログ要素回路 TEG
広島大学先端物質科学研究科

吉田 毅，升井 義博，小畠 康志，岩田 穆

概要：近年の CMOS プロセス技術の進歩によりデバイスは微細化され，ディジタル回路の高速化・高集積化が実現されている．しかし LSI の電源電圧は 1V 以下に低電圧化されるため，高精度・低雑音のアナログ回路の実現はますます困難になっている．したがって，
我々はアナログ回路の低電圧動作および低雑音化技術について研究を行っている［ 1 ］．
本チップは提案した低電圧動作可能な低雑音技術を検証するため，低雑音増幅回路および

ΣΔADC のアナログ要素回路 TEG を搭載している．測定結果より，低雑音増幅回路は電源
電圧 0.5V，変調周波数 2MHz，消費電力 70uW を達成した．また ΣΔ ADC は電源電圧
1.0V，サンプリング周波数 20MHz，消費電力 6mW を達成した．

参考文献：［ 1 ］T. Yoshida，Y. Masui，T. Mashimo，M. Sasaki and A. Iwata，"A
1V Low-Noise CMOS Amplifier Using Autozeroing and Chopper Stabilization Technique"，IEICE Trans. Electrons.，vol.E89-C，pp.769-774，Jun. 2006.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Mentor 社 CalibrexRC
2.5mm

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 5.0mm x

チップ種別：アナデジ混載

173

第
２
章

低温デバイスモデル作製用 MOSFET の試作
横浜国立大学工学府

チ
ッ
プ
試
作
報
告

吉川 信行，高橋 好明，河合 宣彰，後藤 恭平

概要：我々は SFQ 論理回路の高速性と CMOS 論理回路の高集積性を組み合わせた高速ハ
イブリッドメモリシステムの実現を目指している［ 1 ］．本メモリシステムは 4.2K での動作を仮定しており，メモリーセルには 3 トランジスタ DRAM セルを採用している．そのため，不揮発，非破壊のメモリ動作が可能である．また，高感度の超伝導センスアンプを用いることによりサブナノ秒のアクセスタイムが可能となる．本チップでは，SFQ /CMOS ハイブリッドメモリシステムのための要素回路の試作を行った．本メモリシステム
は 4.2K での動作を仮定しており，メモリセルには 3 トランジスタ DRAM セルを採用している．このメモリセル，ならびにアドレス・データを選択するためのデコーダ，またプロセスの性能を評価するために MOS デバイス，接合容量，各種抵抗（Metal，Poly シリコ
ン，拡散層 N・P），リングオシレータの設計を行った．

参考文献：［ 1 ］ Y.J. Feng，X. Meng，S. R. Whiteley，T. Van Duzer，K. Fujiwara，H. Miyakawa，N. Yoshikawa，"Josephson-CMOS hybrid memory with ultra-high-speed interface circuit"，to be published in IEEE Trans. Appl. Superconductivity （2003）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

2-3

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：メモリ

差動伝送線路を用いたオンチップバス
東京工業大学統合研究院

木村 実人，清田 淳紀，上薗 巧，富 万林，岡田 健一，
佐藤 高史，益 一哉

概要：近年の CPU は消費電力の増大により，動作周波数を向上させことによる性能向上が困難になっている．継続的に CPU の性能を向上させる技術として，プロセッサコアを複数搭載するマルチコアプロセッサが注目を浴びている．マルチコアプロセッサではプロセッ
サコア同士を接続するオンチップバスに高い性能が要求される．バスのような長距離配線に従来の RC 線路を用いた場合，遅延と消費電力の問題を解決することができない．この問題を解決する手法として，本研究では長距離配線に差動伝送線路を用いる手法を提案している．これまでに，差動伝送線路を用いた 1 対 1 伝送や，シングルエンドを用いた 1 対多伝送は検討されてきたが，差動伝送線路を用いた多対多伝送は検討されていない．本チッ
プでは差動伝送線路を用いた双方向伝送を可能とする Tx/Rx 一体型伝送回路を作成した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，Agilent 社 ADS
5.0mm

トランジスタ数：10 以上，100 未満

試作ラン：ASPLA 90nm 5.0mm x

チップ種別：ニューテクノロジ

非同期多値データ転送に基づく LDPC デコーダチップ
東北大学電気通信研究所

羽生 貴弘，鬼沢 直哉

概要：次世代高速データ通信のための誤り訂正符号の有力候補である LDPC 符号の復号器である LDPC デコーダを試作する．LDPC 符号では，Variable ノードと Check ノードの演算およびノード間のデータ転送を繰返すことでエラー訂正を行うため，集積回路実現で問題となっている，ノード間配線の増大による性能劣化を解決する必要がある．内部デー
タ転送に電流モード多値回路技術に基づく非同期データ転送方式を活用した LDPC デコー
ダとして，小規模な 16 ビットデコーダを試作し，テストチップのロジック動作を通して本
提案方式の高速性およびエラー訂正能力の動作検証を行う.多くの回路中の観測点や，テス
トモードを設け非同期動作の検証を主に行う．

設計期間： 2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC

2-3

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm（乗算器，除算器など）

174

第
２
章
チ
ッ
プ
試
作
報
告

低電力・高速 AD 変換器用要素回路試作
鹿児島大学工学部

大畠 賢一，清水 佑一郎，内野 浩基

鹿児島大学理工学研究科

上村 勇仁，矢山 浩輔

概要：我々のグループでは，高速 HDD，DVD，ギガビットイーサネットなどへの応用を目的に，GHz サンプリング AD 変換器の高精度化，低消費電力化に取り組んでいる．この中で，ボディ電位を入力信号に追従させて制御することで，VTH の入力電位依存性を抑圧
し歪を低減したボディ電位制御回路付き S/H 回路及びサブレンジング型 AD 変換器の高速化を可能にする閾値内蔵型コンパレータの 2 つを取り上げ，要素回路試作を行った．評価の結果，ボディ電位制御回路付き S/H 回路で 1GS/s においてナイキスト周波数まで 8bit 精度を確保できることを確認した．また，閾値内蔵型コンパレータに関しては現在評価中．

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：1,000 以上，10,000 未満

PLA 90nm 5.0mm x 2.5mm

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

試作ラン：AS-

チップ種別：演算回路

LSI 低消費電力回路技術
東京大学国際・産学共同研究センター

新山 太郎，鬼塚 浩平，肖 利民，稲垣 賢一，
桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：LSI の低消費電力化に向け，4 つの回路技術の設計を行った．（ 1 ） CMOS 論理回路の電源電圧の下限を調べるため，基板バイアスによってしきい電圧が調整可能な
CMOS リングオシレータを設計した．（ 2 ） SiP におけるチップ間通信を完全に非接触で行うために，チップ間ワイヤレス電力伝送回路を開発した．（ 3 ） セルフタイム回路のハ
ンドシェーク信号を利用したパワーゲーティング技術を開発した．（ 4 ） 我々が以前に開発したサンプリングオシロスコープ回路を用いて，オンチップ配線の RLC を実測するために 22 種類の被測定配線を設計した．（ 1 ）の測定を行った結果，リングオシレータの発振
停止電圧のリングオシレータ段数依存やばらつきを評価し，発振停止電圧が段数と nMOS/
pMOS のしきい電圧バランスに強く依存することを見いだした．

参考文献：新山太郎，高宮真，桜井貴康，"超低電圧領域におけるリングオシレータの発振周波数ばらつき," 電子情報通信学会総合大会，C-12-14，名古屋，2007 年 3 月

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Apollo，
Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
タ数：1,000 以上，10,000 未満

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

トランジス

チップ種別：TEG（特性評価回路など）

2-3
175

第
２
章
チ
ッ
プ
試
作
報
告

平成18年度第4回ASPLA CMOS 90nm試作（ AS90064 ）

素子特性のばらつきに強い非同期式 FPGA と高速動作可能な多値 FPGA の試作
東北大学大学院情報科学研究科
東北大学工学部

岡田 信彬，張 家偉，張山 昌論，亀山 充隆

石原 翔太

概要：本試作では FPGA における配線モジュール面積の削減，演算セルの高稼働率化に効
果的なビットシリアルアーキテクチャに基づく 2 種類の回路の設計を行った．

ビットシ

リアルアーキテクチャは省面積性に優れるが，素子ばらつきに起因するクロックスキュー
やクロックに起因する消費電力が深刻な問題となる．これらの問題を解決するためにクロックを用いない非同期式回路を用いる．非同期式アーキテクチャとして高性能化のためスペーサを必要としない方式を用い，回路設計を行った．

また，多値 FPGA はソース

カップルドロジックに基づく回路を用いて構成しており，高い駆動能力をもつ小面積なセルが実現可能である．しかしながら，90nm 世代では素子特性のばらつきが顕著となり，これに伴う電圧レベルの変化は多値回路の動作に大きな影響を及ぼすと考えられる．今回，多値 FPGA においてシミュレーション上と実際のチップ上での出力で，どの程度のずれが生じるのかを検証する目的で試作を行った．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ/デジタル信号処理プロセッサ

微細化，低電圧化された素子環境でのばらつきと設計信頼性向上のための基
礎的な回路的研究開発
東京大学国際・産学共同研究センター

桜井 貴康，稲垣 賢一，Levacq David，
鬼塚 浩平，肖 利民，石田 将也

東京大学生産技術研究所

新山 太郎，周 志偉

概要：微細化，低電圧化された素子環境でのばらつきと設計信頼性向上のための基礎的な回路的研究開発を行い，製造までを考慮した設計に関するいくつかの基礎的検証回路を試作した．高速オンチップサンプリングオシロスコープを用いて各種ライブラリにおける入出力波形の直接観測を試み遅延ばらつきを観測する．CMOS 負荷回路のリアルタイム電源

2-3
176

第
２
章
チ
ッ
プ
試
作
報
告

電圧コントロールによる高速電圧ホッピングに対応したバックコンバータを作成した．電圧変化時にクイックレイザを動作させるとともに適切な Duty 比制御を行い高速で電圧上昇を行う．基板バイアスを高速変化させ細粒度の時間単位でリーク電力制御を行うための回
路検証を行う．パイプライン化された回路においてパワーゲーティングを施したものと従来のものを比較し電力比較を行う．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
試作ラン：ASPLA 90nm 5.0mm x 5.0mm

トランジスタ数：100,000 以上

チップ種別：TEG（特性評価回路など）

定在波を用いた超高速クロック分配ネットワーク回路
広島大学先端物質科学研究科

汐崎 充，森 敦，佐々木 守

概要：システムの高速化への要望に伴い，クロックの高速化が必要となった．しかし，ク
ロック・スキューや消費電力の問題でプロセッサで用いることができる周波数は 4GHz が限界であると言われている．超高速，低消費電力，低スキュー，低ジッタのチップ内ク
ロック分配方法を提案し，設計を行った．提案するクロック分配回路の特徴は，インダク
タを用いることで伝送路上に振幅一定の定在波を生成し，更に伝送路距離と発振周波数を制御する点である．また，定在波という共振特性を利用することで低消費電力を実現す
る．試作した本チップには 4x4 のグリッド型クロック分配回路，クロックバッファ，Divider 回路，Divider 用 TEG を搭載した．設計値は発振周波数 16GHz，電源電圧 0.5V，消費電力 8mW/Grid である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：10,000 以上，100,000 未満

別：アナログ（PLL，A-D/DC-DC コンバータなど）

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種

45nm 世代以後に向けた低電力・低リーク回路技術
中央大学理工学部情報工学科

榎本 忠儀，小林 伸彰，石川 雄悟，金子 達也，
岩成 武司，仲山 拓顕，萩原 洋介，筒井 俊博

概要：1）Weak Inversion 領域で動作する超小型リーク電流削減回路技術をチップに作り込み，その効果（サブスレッショル以外に，GIDL，ゲートトンネルを二桁以上削減出来る事）を実証する．当グループが開発した本回路は面積オーバーヘッドが小さい，雑音耐性が大きい，データ保持が出来る（ロジックに限らずメモリや FF に応用できる）等の特徴がある．2）新規に開発した超小型アクティブ電力削減回路技術をチップに搭載し，その効果（一桁以上削減出来る事）を実証する．3）以上の技術を下記の各種 TEG に適用し，効果を検証すると共に，今後の研究にフィードバックする．

TEG 内容；各種メモリ，ビデオ

コーデック，動画像符号化向け動きベクトル検出回路，クロックネットワーク，PLL，平方根回路，除算回路，乗算回路，新アーキテクチャフリップフロップ，他

設計期間：8 人月以上，9 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

消費電力を 50%削減する動的電圧/周波数制御型 H.264/AVC デコーダコア
神戸大学大学院自然科学研究科

川上 健太郎，黒田 光彦

金沢大学大学院自然科学研究科

竹村 淳

神戸大学工学部

坂田 義典，川口 博，吉本 雅彦

概要：本研究室ではハードワイヤードロジックに DVS（Dynamic voltage scaling） を適用可能とするエラスティックパイプラインアーキテクチャを提案している．エラスティックパイプラインアー
キテクチャは，処理に必要なサイクル数を動的に削減することができ，これによる時間余裕を利用して低消費電力化が可能となる．またエラスティックパイプラインはローカルバス帯域の削減にも有効であり，外部 DRAM として安価な DRAM を選択できる．本チップには提案アーキテクチャを適用した H.264 HDTV デコーダコアを実装した．論理設計には Celoxica 社の Handel-C を，RAM/
ROM/レジスタファイルの生成には Artisan の RAM ジェネレータを使用している．実装したデコー
ダコアは DVS により，最も消費電力が削減されるシーケンスの場合，従来のパイプラインアーキテ
クチャと比較して 50%の消費電力削減を達成している．

参考文献：K. Kawakami，J. Takemura，M. Kuroda，H. Kawaguchi，and M. Yoshimoto，``A 50% Power Reduction in
H.264/AVC HDTV Video Decoder LSI by Dynamic Voltage Scaling in Elastic Pipeline,’’IEICE Trans. Fundamentals，Vol.
E89-A，No.12，pp.3642-3651，Dec. 2006.

設計期間：10 人月以上 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 2.5mm

チップ種別：アナログ/デジタル信号処理プロセッサ

加算器のサブスレッショルド動作評価回路，および基板電位制御の評価回路
大阪大学情報科学研究科

尾上 孝雄
概要：本チップは 3 つの回路からなる．1.電源電圧をサブスレッショルド領域まで低くす
ると，低速だが非常に低消費電力な回路が実現できる．本チップでは，サブスレッショル
ド領域での加算器の動作を評価する回路の設計を行った．32 ビット加算器を 7 種類搭載
し，それぞれで動作速度と消費電力を測定する．2.基板電位を変化させることで，MOS の特性を制御できることが知られている．本チップでは，MOS から基板電位を印加する位置までの距離を変えて，制御性の差異を観測する回路を設計した．測定対象としてリングオ
シレータを用い，基板電位印加位置までの距離と発振周期を測定することで，制御性の評価を行う．3.低電圧回路ではラッチアップの危険性が低下するため，従来とは違ったレイ
アウトによる基板電位の印加方法が考えられる．本チップでは，3 種類のレイアウトにより基板電位制御回路を設計した．各レイアウトの制御性を ALU・乗算器などにより確認する．現在，チップの実測・評価を行っている．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Sy種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

177

第
２
章
チ
ッ
プ
試
作
報
告

更田 裕司，濱本 浩一，高橋 一真，橋本 昌宜，密山 幸男，

nopsys 社 Star-HSPICE，Mentor 社 Calibre

2-3

チップ

平成18年度第5回ASPLA CMOS 90nm試作（ AS90065 ）メディア処理向け小面積リコンフィギュラブルプロセッサ
大阪大学情報科学研究科

高橋 一真，更田 裕司，密山 幸男，橋本 昌宜，尾上 孝雄

概要：従来のリコンフィギュラブルプロセッサは，高い性能と柔軟性を併せ持つ反面，専用回路と比較して遥かに大きい回路面積が課題となっている．そこで，対象アプリケー
ションを動画像復号化処理に絞りアーキテクチャの効率化を図ることで，従来アーキテク
チャと比較して大幅な小面積化を実現するリコンフィギュラブルプロセッサを提案してきた．本試作では，検証用回路も含んたプロトタイプチップを試作した．一部回路の不具合
により，リコンフィギュラブルプロセッサ全体としての動作は確認できなかったが，提案
アーキテクチャの実装可能性・有効性を確認することができた．また，基板バイアスによる特性変化を評価する TEG も搭載し，測定により基本特性に関する知見を得た．

参考文献：高橋一真，密山幸男，尾上孝雄，白川功，"メディア処理向け小面積リコンフィ
ギュラブルアーキテクチャ"，pp.43-48，電子情報通信学会技術研究報告 RECONF2006-51（2006）.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ

種別：アナログ/デジタル信号処理プロセッサ

2 ステージパイプライン方式を用いた汎用 16 ポート SRAM
広島大学ナノデバイス・システム研究センター

上口 光，椋田 佑也，碧山 賢一，
マタウシュ ハンス・ユルゲン，
小出 哲士

概要：90nm CMOS 技術を用いて 16 ポート，64Kbit の汎用多ポートメモリを約0.97mm2 の小面積で実現した．高速動作と低電圧動作時の安定性向上のために，メモリセルには 8 トランジスタの 2 ポート SRAM セルを用い，多段階読出し方式と 2 ステージのパイプラインを採用した．その結果，最大動作周波数 1.16GHz，最大ランダムアクセスバン
ド幅 590Gbps，13.9um2/bit と従来方式の 16 ポートメモリと比較して，約 16.5 倍の面積効率を実現した．

2-3
178

第
２
章
チ
ッ
プ
試
作
報
告

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 StarHSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
2.5mm

トランジスタ数：100,000 以上

チップ種別：メモリ

誘導結合型チップ間無線通信チャネルの諸性能評価用チップ
慶應義塾大学理工学部

吉田 洋一，三浦 典之，黒田 忠広

概要：誘導結合型チップ間無線通信チャネルの性能を，いくつかのパラメータから評価することができるチップを試作した．このチャネルに必要な電力は送信器の送信パルス電流のパルス幅に大きく依存する．したがって，そのパルス幅を自由に変化させられる構成とし，パルス幅を変化させたときの消費電力の変化を評価できる回路をつくりこんである．
また，チャネルに使用するインダクタ径も数種類のものがつくりこまれており，インダク
タのサイズに依存して通信性能がどのように変化するかが実測により評価できる．加えて，チップのスタック実装時，チップ厚を複数種類に研磨することで，消費電力・インダ
クタサイズ・通信距離の間の関係を実測により評価することができる．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

ン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM など）

試作ラ

試作ラン：ASPLA 90nm 2.5mm xリングオシレータを用いた瞬時 IR-drop の観測
東京工業大学統合研究院

佐藤 高史，上薗 巧，天川 修平，中山 範明，萩原 汐，
岡田 健一，益 一哉

概要：集積回路の微細化と電力密度の増大により，集積回路上における電源電圧変動がチップの性能を左右するようになってきている．性能，信頼性およびコストに対する要求を同時に満たす為には，最適な電源設計技術と効果的な電源検証技術が必要となっている．本研究では，回路中の過渡的な電源電圧降下による回路遅延増分および電源電圧降下
量を，小面積かつ簡易に測定するための要素回路の動作確認を行った．電圧降下量を検出するセンサとしてリングオシレータによる電圧--周波数変換を用い，数百ピコ秒以下の時間で変動する電源電圧波形を観測した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star -HSPICE ，Cadence 社 Analog Artist ，Mentor 社 Calibre

トランジスタ数：

10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

低消費電力実時間動画像処理応用マルチポート SRAM
神戸大学大学院自然科学研究科
神戸大学工学部

藤原 英弘，新居 浩ニ，森田 泰弘，野口 紘希

井口 友輔，川口 博，吉本 雅彦

概要：多数決論理を用いた低消費電力実時間動画像処理応用マルチポート SRAM を設計・試作する．本 SRAM は書込み時に多数決論理回路を用いて保持データの“0”の個数を減らすことにより，読出し時のビットライン充放電電力を最小化することがでる．また，動画像処理では同時に読み書きされるデータの相関性が高いので，多数決論理を用いたマル
チポート SRAM により消費電力を効果的に削減することができる．本 SRAM を H.264 コ
ーデックで生成した HDTV 解像度の標準動画像テストシーケンスの再構成画像に適用することにより，読出しビット線の電力を 45%削減し，読出し全体の電力を 28%削減することを実測により確認した．また，面積オーバヘッドは 7%であり，アクセスタイムオーバヘッド
は 4%である．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：メモリ

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第
２
章

微細 CMOS 基準電圧発生回路の設計
富山県立大学大学院工学研究科

鈴木 圭一，松田 敏弘，岩田 栄之

概要：アナログ・デジタル混載集積回路は，様々な機能を 1 チップ上に実現することが可能であり，アナログ回路でも CMOS プロセスによる実現が望まれている．アナログ回路では，温度依存性が無く電源電圧にも依存しない基準電圧発生回路は重要である．オンセミコンダクター1.2μm CMOS プロセスで開発した高精度 CMOS 基準電圧発生回路を，より微細なプロセスに適用可能であるか検討した．本チップには，基準電圧発生回路，リング
オシレータ，単体 MOSFET を搭載した．また，基準電圧発生部のトランジスタの W / L 比が調整可能な MOSFET を配置し，本基準電圧発生回路に最適なトランジスタのサイズを決定できるようにした．基準電圧発生回路は，同じ設計値のものを 4 つ配置してある．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

ン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

試作ラ

チ
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試
作
報
告

1.14Gb/s 15360bits LDPC 符号復号器 LSI
早稲田大学大学院情報生産システム研究科

清水 一範，池永 剛，後藤 敏

概要：本 LSI は，LDPC（Low-Density Parity-Check）符号と呼ばれる次世代誤り訂正符号の復号処理機能を専用回路で実現した ASIC である．復号処理の要素演算の並列化に加えて，復号スケジュールならびに低コストな復号中間値メモリの構成方法を実現することにより，標準スケジュールと比較して同等以上の誤り訂正能力と同等のメモリサイズで約3.33 倍の高速化が可能となる．これにより，15,360bit の長い符号長に対して 1.14Gb/s の処理性能を実現した．さらに，LDPC 符号の誤り訂正能力を左右する検査行列の非零要素を単位行列で拡張することによりブロックインターリーブを実現する手法を提案し，その検査行列を用いた部分並列型 LDPC 復号器アーキテクチャを実現した．これにより，復号処理の高速化と同時にインターリーブの効果を高めることができ，時間相関のある通信路におけるビット誤り率を改善することが可能となる．復号中間値を保持する SRAM の総ビット数は約 414Kbits で，IO スロットは 100［MHz］で動作させ，復号器コアは入力クロックを PLL で 2 倍にしたものを入力し，200［MHz］で動作する．消費電力は 528［mW］で，復号器コアのゲート数は 591Kgates である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 5.0mm x 5.0mm

チップ種別：

その他

走行時パワーゲーティング制御による動作時リーク電力低減技術の実装と評
価
芝浦工業大学大学院工学研究科
芝浦工業大学工学部

武田 清大，香嶋 俊裕，大久保 直昭

白井 利明，宇佐美 公良

概要：本試作では MTCMOS 回路を応用し，被演算数のビット幅に応じて動的，かつ細粒度にスリープ制御を行うことでリーク電力を低減することを目的とした 32bit×32bit 乗算器を設計した．回路構造として論理ゲートに Low-Vt Tr.を用い，論理ゲートとグランド線の間に High -Vt Tr .を用いたパワースイッチ（PS ）を挿入した．乗算器は出力の上位
16bit，上位 17～32bit，下位 32bit を計算する 3 つのドメイン（H,M,L）で構成される．入力の前段には被演算数の上位 16bit のオールゼロを判定する回路があり，片方，又は両方の被演算数が 16bit 以下であれば演算に不要なドメインの PS を動的にオフしリーク電流を低減する．試作した回路に対してテスタにて信号波形を与え，正常に動作することを確認した．また，各ドメインをスリープした状態では，リーク電流が低減できることを確認した（H スリープ時 13.8%低減,HM スリープ時

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20.7%低減）．

参考文献： 武田,香嶋,大久保,白井,宇佐美,"走行時パワーゲーティングを適用した低消費電力乗算器の物理設計と試作",2006SLDM-127,pp145-150,NOV,2006

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社
Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，synopsys 社 NanoSim
100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：演算回路（乗算器，除算器など）

トランジスタ数：

平成18年度第6回ASPLA CMOS 90nm試作（ AS90066 ）

ミリ波帯送受信回路と 7GHz 帯 1Gbit/s 無線通信回路向け TEG
東京大学大学院新領域創成科学研究科

藤島 実

東京大学大学院新領域創成科学研究科

石橋 浩二，後藤 陽介，神林 裕樹，オウ トウ，
乾 千乗

東京大学工学部

青木 征洋

概要：60GHz 帯域での動作を目指した送受信回路と TEG，及び 7GHz 帯域での 1Gbit/s 超
高速無線通信向け回路の TEG を試作した．60GHz 送受信回路では，これまでに試作してきた各ブロックの TEG を基に，マッチング回路に本研究室による自動設計プログラムを用いて送受信回路を作成したものである．また，送受信回路の不動作時の原因追及および要素回路の特性の向上の為，PLL，LNA，Up-conversion Mixer，Down-conversion
Mixer の TEG を作成した．後の試作においてダイレクトコンバージョン方式の無線通信回路にも対応する為，60GHz 及び 76GHz 動作の QuadratureVCO を試作した．また，波長短縮技術による面積効率を上昇させる Slow Wave Transmission Line のミリ波帯域モデル完成の為に TEG を作成した．7GHz 帯
域向け回路においては，送信回路の要素回路である Digital Control Oscillator，Sirial-Paralell Converter，Up-conversion
Mixer を試作した．

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ASPLA 90nm 5.0x5.0

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

ΔΣAD 変換器用低電力・高速量子化器の TEG
広島大学工学部

原田 良枝

広島大学大学院先端物質科学研究科

岩田 穆

概要：ΔΣAD 変換器において，従来では積分器にスイッチトキャパシタ型を用いる方法がよく用いられてきたが，サンプリング周波数を上げノイズを抑圧するために，RC アクティ
ブフィルタのような連続型アンプを用いる方法が研究課題となっている．その際，サンプ
リング周波数は量子化器の動作で決まるため，量子化器には低電力で高速動作することが要求される．本試作では動作クロック周波数 1GHz フラッシュ型 4bit 量子化器の TEG を設計試作した．15 個のコンパレータ一つ一つに参照電圧生成機能を持たせることで，抵抗ラダーを不要とした．さらに MOS のサイズを最小にすることで大幅な低消費電力化を狙う．
しかしそのままではばらつきが大きいため，補正用のデバイスを用いた．今回は補正デー
タを保存するために D-FF を用い，クロックによって一つのパッドから順次データを送る
構成にしている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100 以上，1,000 未
満試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

可変誘導性負荷による 15GHz 定在波クロック分配ネットワーク
広島大学先端物質科学研究科

汐崎 充，森 敦，佐々木 守

概要：誘導性負荷を用いた 17GHz の定在波クロック分配回路を提案し，設計・試作を行った．このクロック分配回路の周波数制御をバラクタで行うには数十～数百（fF）の制御が必要となり実現が非常に困難となる．そこで，誘導性結合を用いた可変誘導性負荷による周波数制御を提案し，それを用いたクロック分配テストチップおよび，可変インダクタやMOS など単体部品の評価用 TEG チップの 2 チップを試作した．本チップはクロック分配
テストチップで 4 種類の回路を搭載した．各回路は，（ 1 ）インダクタの直径 40um ，CMOS クロスカップルを分散配置，（ 2 ）インダクタの直径 50um，CMOS クロスカップ
ルを分散配置，（ 3 ）インダクタの直径 50um，CMOS クロスカップルを集中配置，（ 4 ）インダクタの直径 50um，NMOS クロスカップルを集中配置の構成になっている．測定により十数 GHz での発振と 1%程度の発振周波数が可動できる事を確認した．消費電力は12mW/Grid であった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC トランジス
タ数：100 以上，1,000 未満
ど）

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL，A-D/DC-DC コンバータな

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２
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可変誘導性負荷による 15GHz 定在波クロック分配ネットワーク（TEG）
広島大学先端物質科学研究科

汐崎 充，森 敦，佐々木 守

概要：誘導性負荷を用いた 17GHz の定在波クロック分配回路を提案し，設計・試作を行った．このクロック分配回路の周波数制御をバラクタで行うには数十～数百（fF）の制御が必要となり実現が非常に困難となる．そこで，誘導性結合を用いた可変誘導性負荷による周波数制御を提案し，それを用いたクロック分配テストチップおよび，単体部品の評価用
TEG チップの 2 チップを試作した．本チップは評価用 TEG チップで，インダクタや
MOS キャパシタ，NMOS や PMOS，インバータ単体を評価するために 2-port パターン14 種類，4-port パターン 12 種類を搭載している．インダクタの測定は行い，設計と同等のインダクタンスが得られていることを確認した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC
x 2.5mm

トランジスタ数：10 未満

試作ラン：ASPLA 90nm 2.5mm

チップ種別：TEG（特性評価回路など）

45nm 世代以後に向けた低電力・低リーク回路技術
中央大学理工学部情報工学科

榎本 忠儀，小林 伸彰，石川 雄悟，金子 達也，
岩成 武司，仲山 拓顕，萩原 洋介，筒井 俊博

概要：1）Weak Inversion 領域で動作する超小型リーク電流削減回路技術をチップに作り込み，その効果（サブスレッショル以外に，GIDL，ゲートトンネルを二桁以上削減出来る事）を実証する．当グループが開発した本回路は面積オーバーヘッドが小さい，雑音耐性が大きい，データ保持が出来る（ロジックに限らずメモリや FF に応用できる）等の特徴がある．2）新規に開発した超小型アクティブ電力削減回路技術をチップに搭載し，その効果（一桁以上削減出来る事）を実証する．3）以上の技術を下記の各種 TEG に適用し，効果を検証すると共に，今後の研究にフィードバックする．

TEG 内容；各種メモリ，ビデオ

コーデック，動画像符号化向け動きベクトル検出回路，クロックネットワーク，PLL，平方根回路，除算回路，乗算回路，新アーキテクチャフリップフロップ，他

設計期間：8 人月以上，9 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，
2-3

Mentor 社 Calibre

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

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32nm 世代 SoC に向けた低電圧動作 SRAM の実験的検証
神戸大学大学院自然科学研究科
神戸大学工学部

森田 泰弘，藤原 英弘，野口 紘希，新居 浩二

井口 友輔，川口 博，吉本 雅彦

概要：8 トランジスタ構成の SRAM セル（8T セル）において低電圧動作を実現するための電圧制御手法を適用した 64kb SRAM を試作した．SRAM の低電圧動作を達成する上でしきい値電圧のばらつきが問題となっている．従来の 6T セルでは，動作マージン（読出し/書込み）の確保のためにトランジスタサイズを増大させる必要があり，面積が増大する傾向にあった．今回試作した 8T SRAM セルでは読出しマージンを考慮する必要がなく，トランジスタサイズを従来の 6T SRAM セルと比較して小さくできるため，32nm 世代においては 8T SRAM セルのほうがトランジスタ数が増えるものの面積が小さくなる．また，今回試作した 8T セルに読出し/書込みワード線電圧を高くする電圧制御手法を適用し，低電圧動作時の読出し電流/書込みマージンを確保し，低電圧動作を達成する．これにより，8T セ
ルは 32nm 世代以降において低電圧・高集積の特性を同時に実現できる．試作チップは現在評価中である．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：メモリ

微細 CMOS 基準電圧発生回路を用いた温度センサの設計
富山県立大学大学院工学研究科
富山県立大学工学部

鈴木 圭一，松田 敏弘，岩田 栄之

押山 弘樹

概要：アナログ・デジタル混載集積回路は，様々な機能を 1 チップ上に実現することが可能であり，アナログ回路でも CMOS プロセスによる実現が望まれている．アナログ回路では，温度依存性が無く電源電圧にも依存しない基準電圧発生回路は重要である．また，電子機器内で使用されるリチウムイオン電池の過充電による発火防止など，様々な電子機器において温度センサが必要とされている．微細 CMOS 基準電圧発生回路を応用し，温度センサを設計した．本チップには，基準電圧発生回路，リングオシレータ，オペアンプ，単体 MOSFET を搭載した．また，基準電圧発生部のトランジスタの W / L 比が調整可能な
MOSFET を配置し，本基準電圧発生回路に最適なトランジスタのサイズを決定できるようにした．基準電圧発生回路は，同じ設計値のものを 3 つ配置してある．オペアンプは，同
じ設計値のものを 3 つ配置してある．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre トラン
ジスタ数：10,000 以上，100,000 未満

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：アナログ（PLL，A-D/DC-DC コ

ンバータなど）フローディング型演算アルゴリズムに基づく超高速 LDPC デコーダ VLSI の開発
東北大学電気通信研究所

羽生 貴弘，鬼沢 直哉，池田 智和

概要：次世代データ通信誤り訂正符号である LDPC 符号の高性能デコーダチップの試作を行う．Variable ノードと Check ノード間の配線が膨大となるだけでなく配線ばらつきが顕著な LDPC デコーダは，最悪遅延に律即された処理能力となってしまう．そのため，さらなる高速化する手法としてフローディング型演算アルゴリズムを実装した超高速 LDPC デ
コーダを設計する．近隣のデータ類似性に着目し各ノードの演算が終わった時点で全てのノードの演算終了を待たずにデータの転送を開始するアルゴリズムを活用することで高速化が可能となる．256 ビット LDPC デコーダを試作し，テストチップによる速度評価および BER 評価を行い，本提案手法の有効性を示す.

設計期間： 3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，C シミュレーション

トランジスタ数：100,000 以上

試作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：

演算回路（乗算器，除算器など）

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第
２
章

電源ノイズ波形測定 TEG
大阪大学情報科学研究科

チ
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小笠原 泰弘，橋本 昌宜，尾上 孝雄

概要：本試作では電源ノイズによる電源電圧変動を測定する回路を実装し，電源ノイズを測定することを目的とする．電源ノイズ測定回路は 1 つの TEG につき，動作段数が可変である NAND ゲート 12 段を 512 個配置して電源ノイズを発生させる．各種の条件を変えて配置した TEG の数は 12 個である．電源ノイズ波形測定回路は繰り返し発生するノイズ波形を
サンプリングし，電源ノイズの波形を測定する回路である．ノイズ発生回路，電源ノイズ
測定回路は PLL の生成するクロックに同期して動作する．ノイズ測定回路を用いてオン
チップに意図的に追加される，または必然的に寄生する容量が電源ノイズに与える影響を測定する．測定結果から，実装した電源ノイズ測定回路が電源ノイズ波形をサンプリング
することが可能であることを確認し，今後このプロセスにおける測定回路のサンプリング
性能限界，電圧精度などの情報を得る予定である．各 TEG の測定結果の比較から，オン
チップに付加される，または寄生する容量が電源ノイズに与える影響を観測した．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Mentor 社 ModelSim，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Synopsys 社 Nanosim
作ラン：ASPLA 90nm 2.5mm x 2.5mm

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試

平成18年度第2回MOSIS-TSMC CMOS 0.25um試作（ MT25062 ）宇宙電磁環境観測用プラズマ波動計測アナログチップ
京都大学生存圏研究所

小嶋 浩嗣，松本 陽史，上田 義勝

概要：宇宙プラズマ中において，自然に発生しているプラズマ波動を，多点で計測するためには，プラズマ波動計測装置の極端な軽量化が必要である．本チップは，プラズマ波動
計測装置の大部分を占めるアナログ部をチップ化するための基礎評価を行うためのものである．内部は，100kHz の 2 次バタワースタイプの gm -c フィルタ，オープンループ
80dB のオペアンプ，CMRR60dB 以上の差動アンプ，7 次のスイッチトキャパシタフィル
タ，および A/D コンバータからなる．試作したチップの動作は，それぞれのコンポーネン
ト別によって行い，外部からの信号入力に対する出力信号を測定，その周波数ゲイン特性，オープンループゲイン特性，CMRR の特性など，当初予定していた性能がほぼ出ていることが確認されたが，チップ毎の性能のばらつきがまだ，大きいことが課題である．

設計期間： 10 人月以上

設計ツール：Cadence 社 Virtuoso ，Synopsys 社 Star -HSPICE，Mentor 社 Calibre
信（RF 回路，ATM など）

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第
２
章
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トランジスタ数：100 以上，1,000 未満

試作ラン：MOSIS-TSMC 0.25μm 9mm2

チップ種別：通平成18年度第3回MOSIS-TSMC CMOS 0.25um試作（ MT25063 ）

高精度湿度センサー及び高速通信用基礎検討 TEG
大阪大学工学研究科

田中 智之，井田 司，松岡 俊匡，谷口 研二

概要：誘電率の変化を微小電流により検知する容量センサーを設計した．ターゲットとしては，高精度湿度センサーを目的とした．容量変化を高精度に検出するために，スイッチングの方法により負荷容量をキャンセルできる回路方式を採用した．容量部はメタルを櫛型構造にし，チップ製造後に反応膜を形成できるように保護膜を取り除いている．また，
シリアルデータ通信において重要な要素回路の 1 つであり，受信データからデータレートに同期するクロックを再生するクロック＆データリカバリ回路の基礎検討のための設計も行った．VCO 制御電圧の初期電位に依存せずにループを収束させる VCO 制御電圧修正回路を付加し検討を行った．

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC
0.25μm 25mm

2

トランジスタ数：1,000 以上，10,000 未満

試作ラン：MOSIS-TSMC

チップ種別：TEG（特性評価回路など）

JEM-EUSO 望遠鏡用 MAPMT 信号読み出し ASIC
甲南大学理工学部

梶野 文義

ISAS/JAXA 宇宙探査工学研究系

池田 博一

概要：JEM-EUSO 計画は，国際宇宙ステーションから極限エネルギー宇宙線（EECR）を観測する科学ミッションである．EECR の検出には，それが大気に突入した際に発する微弱紫外線を捕らえる必要がある．微弱紫外線の検出にはマルチアノード光電子増倍管（MAPMT）を用い，その画素数は 0.2MPixel にも及ぶ．本試作では MAPMT アノード信号読み出し回路を開発した．この VLSI は MAPMT のアノード信号を 16ch 分処理することが出来る．この VLSI に入力されたアノード信号はパルス時間幅に変換され出力される．理学的要請から，MAPMT への入力光電子数が 1p.e.～300p.e.までの入力電荷量で線形性を2-3保ちながらパルス時間幅へ変換する必要がある．また，1p.e.レベルの微小電荷量でも数え落とすことがあってはならない．今回試作した VLSI の後段には，この時間幅を計測する回路を実装し，MAPMT の入力光量をバイナリー値に変換する．実験で性能を評価したところ，入力光電子数 1p.e.～500p.e.までの入力-出力線形性が確保されていることが確認できた．また 1p.e.レベルの微小電荷量であっても出力が正しく応答していることも確認できた．よって JEM-EUSO 計画において要求される理学的要請は満足したといえる．今後は耐放射線性や消費電力の低減などに取り組む．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre
100,000 未満

試作ラン：MOSIS-TSMC 0.25μm 8.1225mm

2

チップ種別：アナデジ混載

トランジスタ数：10,000 以上，

185

第
２
章
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作
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平成17年度第4回MOSIS-TSMC CMOS 0.25um試作（ MT25054 ）弱反転領域動作 ΔΣ モジュレータ
大阪大学工学研究科

井田 司，田中 智之，松岡 俊匡，谷口 研二

概要：MOS トランジスタの弱反転領域を用いた省電力 ΔΣ モジュレータを設計した．モ
ジュレータは 2 次のモジュレータとして設計し，モジュレータ内のオペアンプはスルーレート特性を改善するため，入力信号の絶対値に応じてバイアス電流を変化させる Adaptive
Bias オペアンプを用い，特性の向上を図った．全ての MOS トランジスタを確実に弱反転領域で動作させるため，電源電圧は 0.5V とした．測定を行ったところ，クロック周波数
5kHz，オーバーサンプリング倍率 16 倍のとき，31dB の SN 比が得られ，そのときの消費電流は 26nA であった．また，Adaptive Bias の有無による特性の変化を確認したところ，
Adaptive Bias を用いることで SN 比が約 10dB 改善することを確認した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100 以上，1,000 未満

ナログ（PLL，A-D/DC-DC コンバータなど）

2-3
186

第
２
章
チ
ッ
プ
試
作
報
告

試作ラン：MOSIS-TSMC 0.25μm 25mm2

チップ種別：ア平成18年度第1回MOSIS-TSMC CMOS 0.18um試作（ MT18061 ）3 次元集積技術を用いたマルチオブジェクト認識システムのための画像前処
理チップ
広島大学大学院先端物質科学研究科

亀田 成司，安藤 博士，有園 大介，小田原 正起，
佐々木 守，岩田 穆

広島大学ナノデバイス・システム研究センター

佐々木 信雄，吉川 公麿

概要：3 次元集積マルチオブジェクト認識システムの実現を目指し［ 1 ］，インダクタカップリングによるロー
カル無線通信とチップ集積アンテナを用いたグローバル無線通信を搭載した画像前処理チップを設計した．チッ
プ内に，アナログメモリ，抵抗回路網およびバッファ回路で構成された画素回路をアレイ状に配置することで超並列の回路構造を実現し，輪郭強調等の前処理を高速に実行する．別に試作された参照メモリチップおよび物体検出・認識チップと組み合わせることで複数の対象物の認識を可能にする．画素サイズ 32.6（H）×24.3um（W），画素数 84×84，インダクタサイズ 200um×190um，転送回路の並列度 21，チップ集積アンテナ長
3.0mm，受信回路数 2 個で設計した．

参考文献：［ 1 ］ A. Iwata，et al，"A 3D integration scheme utilizing wireless interconnections for implementing hyper
brain"，ISSCC Dig. Tech. Papers，pp.262-263，Feb.，2005.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：MOSIS-TSMC 0.18μm 25mm2

チッ

プ種別：その他

3 次元集積技術を用いたマルチオブジェクト認識システムのための参照メモ
リチップ
広島大学大学院先端物質科学研究科

安藤 博士，亀田 成司，有園 大介，佐々木 守，
岩田 穆

広島大学ナノデバイス・システム研究センター

佐々木 信雄，木元 健太郎，吉川 公麿

概要：3 次元集積マルチオブジェクト認識システムの実現を目指し［ 1 ］，インダクタカップリングによるロー
カル無線通信とアンテナを用いたグローバル無線通信を搭載したメモリチップを設計した．本チップは別に試作された画像前処理チップおよび物体検出・認識チップのための入力画像・参照ベクトルデータ保存に用いられる．画像前処理チップとは PWM 信号を用いて 21 チャネルのインダクタで 21 画素並列に，物体検出・認識チップとは 21bit ディジタル信号で画素シリアルに通信する．チップ諸元は電源電圧 1.8V ，クロック周波数
250MHz で，インダクタとアンテナの伝送速度は 1Gbps/1ch，搭載容量は入力画像用 56kbits，参照ベクトルデ

2-3

ータ用 319kbits である．

参考文献： A. Iwata，et al.，“A 3D-integration scheme utilizing wireless interconnections for implementing hyper
brains”，Digest of ISSCC2005，pp. 262-263，Feb 6-10，2005.

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula
DRC，Cadence 社 Analog Artist，Mentor 社 Calibre
25mm2

トランジスタ数：100,000 以上

試作ラン：MOSIS-TSMC 0.18 μ m

チップ種別：メモリ

安藤 博士，亀田 成司，有園 大介，佐々木 守，
岩田 穆

広島大学ナノデバイス・システム研究センター

佐々木 信雄，木元 健太郎，吉川 公麿

概要：3 次元集積マルチオブジェクト認識システムの実現を目指し［ 1 ］，インダクタカップリングによるロー
カル無線通信とアンテナを用いたグローバル無線通信を搭載した物体検出・認識チップを設計した．処理アルゴ
リズムは固有顔法を基本にしている．入力画像サイズは 84×84，対象物体サイズは 32×32 である．別に試作されたメモリチップから入力画像・参照ベクトルデータをローカル無線通信で画素シリアルに受信した後，部分空間
生成・画像再構成と類似度演算・最小距離探索にて物体を検出・認識する． チップ諸元は電源電圧 1.8V，クロッ
ク周波数 250MHz で物体検出時間 580μs，1 対 1 認証時間は 4.2μs で，40GOPS の演算性能を有する．

参考文献：A. Iwata，et al.，“A 3D-integration scheme utilizing wireless interconnections for implementing hyper brains”，Digest of ISSCC2005，pp. 262-263，Feb 6-10，2005.

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，
Cadence 社 Analog Artist，Mentor 社 Calibre
プ種別：アナログ/デジタル信号処理プロセッサ

トランジスタ数：100,000 以上

試作ラン：MOSIS-TSMC 0.18μm 25mm2

第
２
章
チ
ッ
プ
試
作
報
告

3 次元集積技術を用いたマルチオブジェクト認識システムのための検出・認
識チップ
広島大学大学院先端物質科学研究科

187

チッ

平成18年度第3回MOSIS-TSMC CMOS 0.18um試作（ MT18063 ）リコンフィギュラブル RF 回路に向けた 0.98-6.6GHz 広帯域 VCO
東京工業大学統合研究院

伊藤 雄作，菅原 弘雄，岡田 健一，益 一哉

概要：本試作では，リコンフィギュラブル RF 回路の実現に向けて，広帯域チューニングが可能な電圧制御発振器（VCO）を作成した．提案する回路は，LC-VCO で発生させた信号に対し，周波数分周器とミキサとスイッチを用いることで，コアとなる LC-VCO の 6 倍の周波数範囲の LO 信号を発生させる．実測の結果，コア部の LC -VCO の発振範囲は1.96GHz～3.32GHz であり，回路全体では発振範囲は 0.98-6.64GHz であった．全周波数範囲において，FoM は-179～-183dBc/Hz で，FoMT は-202～-206dBc/Hz であった．
LC-VCO の既発表論文中において，最大の周波数チューニングレンジと最高の FoMT を実現した．

参考文献： 伊藤，菅原，岡田，益，"A 0.98 to 6.6GHz Tunable Wideband VCO in a
180nm CMOS Technology for Reconfigurable Radio Transceiver"，ISSCC （2007）.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：10 未満

試作ラン：MOSIS-TSMC 0.18μm 25mm2

チップ種別：マイクロプロセッサ

UWB 送受信回路チップ
広島大学ナノデバイス・システム研究センター

佐々木 信雄，福田 雅志，新田 雅和，
吉川 公麿

概要：今回，チップ間無線通信のためのウルトラワイドバンド（UWB）送受信回路の試作を行った．ガウシアン・モノサイクルパルス（GMP）生成回路は，三角波生成回路＋微分回路からなり，三角波はクロックと微小遅延させたクロックを論理回路に入力して生成する．今回，XOR 型 GMP 生成回路及び，NAND+NOR 型 GMP 生成回路について，それぞれを組み込んだ送信回路を試作した．前者は同期 GMP 信号とオンオフ変調されたデータ
GMP 信号を交互に送信する．

受信回路は同期，データ検出の二つの GMP テンプレート

発生回路を持ち，テンプレートの位相をスライドさせつつ，受信波形との積を取ることに

2-3
188

第
２
章
チ
ッ
プ
試
作
報
告

よって検波を行う．受信波形 - テンプレート間の積はインバータ・バッファでデジタル信号に変換されるが，この信号はリターンゼロ（RZ）であり，かつ同期パルスが除去されていない．従って，RZ/NRZ（ノンリターンゼロ）変換回路で，同期パルスとデータの分離，及び NRZ への変換を行う．試作した
UWB 受信回路はアンテナ間距離 0.5mm において 100MHz クロック復調及び 50Mbps データ復調に成功した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC
路，ATM など）

トランジスタ数：100 以上，1,000 未満

試作ラン：MOSIS-TSMC 0.18μm 10mm2

チップ種別：通信（RF 回平成18年度第1回OKI SOI CMOS 0.15umSOI試作（ OKI0603 ）LSI 基板変更法テスト用デバイス・回路搭載の SOI チップ Version1
東京大学大学院工学系研究科

三田 吉郎，シーサムラーヌ・サックダー

概要：本研究では，“MEMS 技術による LSI 基板変更法”というテーマで研究を進めてきた．具体的には，MEMS 技術で高性能・高集積のシリコン LSI の基板を新しい素材に変更することによって，革新的なアプリケーションに適用するという目標である．例えば，シリコン LSI の基板の新しい素材を柔らかいものにすると，フレキシビリティーが特徴である有機 LSI と合わせて新アプリケーションに適用できるのである．そのため，シリコン基板を選択的に取り除くことの出来る SOI チップを本研究で設計し，適用する予定である．
また，シリコン LSI の基板を変更する前と変更した後の測定結果を比較することによって，本研究において提案する方法の実現可能性を示すことも目標としている．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
10,000 以上，100,000 未満

トランジスタ数：

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：MEMS●
京都大学情報学研究科

牟田 博和，小林 和淑，小野寺 秀俊

概要：スタンダードセル生成ツール VARDS（京都大学にて開発）を用いて 310 種類の
SOI プロセス用スタンダードセルを作成し，その論理合成用ライブラリと配置配線用ライ
ブラリを作成した．セルライブラリについては，平成 16 年度第 2 回の試作にて開発したものである．今回の試作では，論理合成用ライブラリを OKI プロセス用の BSIM3 Bulk モデ
ルを用いて作成した．論理合成用ライブラリならびに自動配置配線用ライブラリ（平成16 年度第 2 回試作にて作成）を用いたセルベース設計環境を評価するために，FIR フィル
タを設計した．また，ライブラリセルの遅延特性を評価するために，リングオシレータを搭載した．FF の動作検証用回路としてシフトレジスタを用意した．しかし，IO 部のレイア

2-3

ウトミスによりテスタにより一部の動作を検証するのみであった.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre
数：10,000 以上，100,000 未満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

トランジスタ

チップ種別：TEG（特性評価回路など）

木原 崇雄，中村 圭志，松岡 俊匡，谷口 研二

概要：2.4 GHz および 5 GHz 帯に対応した無線 LAN 受信機の RF フロントエンドを試作した．アーキテクチャーはへテロダイン方式を用いた．3.8 GHz と 1.3-1.5 GHz で動作する
二つの局所発信器（LO）を用いている．受信した信号は，2.4 と 5 GHz の中間周波数である 3.8 GHz にダウンコンバートされた後で．ベースバンド周波数に変換される．このような周波数プランにすることで，低雑音増幅器（LNA）以降の要素回路を二つの周波数帯で共有することができる．また，5 GHz で動作する全差動型の周波数分周器も試作している．シミュレーションで電源電圧が 1 V のとき，RF フロントエンドの可変利得範囲は 9.456.7 dB，最大利得のときの NF は 5.9 dB，消費電力は 43．5 mA であった．また，分周器の動作も確認している．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，Agilent 社 ADS
上，1,000 未満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

第
２
章
チ
ッ
プ
試
作
報
告

無線 LAN 受信機の RF フロントエンドの試作
大阪大学大学院工学研究科

189

トランジスタ数：100 以

チップ種別：通信（RF 回路，ATM など）

FD-SOI によるセンサー用フロントエンド回路
宇宙航空研究開発機構宇宙科学研究本部

宇宙探査工学研究系

高エネルギー加速器研究機構素粒子原子核研究所

池田 博一

新井 康夫

概要：宇宙航空研究開発機構，高エネルギー加速器研究機構では，ミクロンオーダーの精度を有する荷電粒子飛跡検出器を開発している．本試作においては，FD-SOI の低消費電力，高速性，放射線耐性等の優れた性能が，かかるセンサー用フロントエンド回路としての要求に適合することを実証すべく，また平成 17 年度第 1 回 OKI 試作（OKI-2005-09）において抽出された課題の解決を行うべく，センサー用フロントエンド回路に特徴的な複数の回路方式を試すこととした． 平成 17 年度の試作では，入力保護回路での漏れ電流，および定電流源の過剰雑音が課題として提示された．本試作では，これに対する対策を施した結果，低雑音低雑音特性を確認することができた．

設計期間： 3 人月以上，4 人月未満 設計ツール：Tanner Tools Pro，Mentor 社 Calibre

トランジスタ数：1,000 以上，10,000 未満

試作ラン：OKI SOI CMOS 0.15μ m 2.5mm x 2.5mm

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなど）

CMOS アクティブ型磁界プローブ
静岡大学電子科学研究科

青山 聡

静岡大学電子工学研究所

川人 祥二

東北大学大学院工学研究科

山口 正洋

概要：近年問題となっている IC からの EMC 問題に対し，その評価診断ツールとしての高性能な磁界プローブの開発が望まれている．この要求に対し我々の研究室では CMOS 回路技術を用いたアクティブ型磁界プローブの開発を行っている［ 1 ］．これまでの試作で問題となっていたプローブの帯域を広げるため，本試作では新たに周波数変換技術を用いた
磁界プローブを開発，設計した．検出コイル，ミキサ，VCO を 1 チップに集積化すること
で，高周波帯域にあるノイズスペクトラムを LSI 上でダウンコンバートし，低周波領域で同定することができる．本方式では，プローブの広帯域化だけでなく，LSI 出力において高周波信号を扱う必要がなくなるため，信号取り出し部での損失を避けることができ，プローブの SNR が向上することも期待できる．

2-3
190

第
２
章
チ
ッ
プ
試
作
報
告

参考文献：［ 1 ］S.Aoyama,S.Kawahito,M.Yamaguchi,"Integrated Active Magnetic Probe in SOI-CMOS Technology",
JJAP，Vol.45-9A，pp.6878-6833，2006.09

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre

トランジスタ数：100 以上，1,000 未満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：

その他

ボディ電位フォース・モニタ回路と SOI トランジスタ回路技術
早稲田大学大学院情報生産システム研究科

岡村 怜王奈，吉原 務

概要：SOI トランジスタは LSI の低電力化・高速化に有効であるとされるが，ボディ部の電位が履歴効果を持つため，バルク Si トランジスタに比べて特性は複雑であり，従来のシミュレーションモデルではあまり正確に表現できない．より正確なトランジスタモデル作
成のため，特にボディ電位についてトランジスタ特性を実測するための TEG を作成した．
一つとして，ボディ電位がトランジスタのスイッチング速度に与える影響を測定するための TEG を作成した．また，履歴効果を積極的に利用した回路技術として Twin Transistor
RAM に注目し，読み出し・書き込み時のボディ電位を実測する TEG を作成した．セルア
レイの他に高速読み出しを可能にするセンスアンプ構成についても検討し，設計した．また他に，外部のバラつき要因によらず，ロジック回路を一定周波数で動作させるために電源電圧をコントロールする電源回路についても設計を行った．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC

トランジスタ数：100 以上，1,000 未満

TEG（特性評価回路など）

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：

集積化マイクロ磁界プローブ
東北大学大学院工学研究科
東北大学工学部

山口 正洋，小屋 祥太

鳥塚 英樹

概要：近年，LSI などの発展に伴い，不要電磁放射による EMC 問題が顕在化している．対策としては LSI の近傍磁界を測定し，ノイズ源や伝播経路を特定する必要がある．そこ
で，我々の研究では高周波・高空間分解能の集積化マイクロ磁界プローブの開発を行っている．本試作では，オンチップに高周波アンプを搭載し，磁界検出コイルを小型化することで分解能の向上をめざした．磁界検出用コイルには，局所的な部分の磁界を 3 次元で検出する 3D サイコロ型コイルや 5 ターンコイル，また 1 ターンコイルを斜めにし，チップの厚さ方向の磁界も合わせて高出力を得るためのブロードウェイコイルなどを設計した．また，チップ上側に模擬的な配線を配置した．これは，コイルと配線との距離が正確にわかり，実測との比較に利用できる．チップと実装用プリント基板との実装には，電磁ノイズへの耐性強化，不要ループ削減のためワイヤボンディングではなく，フリップチップ実装を想定して信号取り出し用パッドを設計した．

参考文献：S. Aoyama，S. Kawahito，and M. Yamaguchi，”An Active Magnetic Probe Array for the Multiple-Point Concurrent Measurement of Electromagnetic Emissions,” IEEE Trans. on Magnetics，vol.42，no.10，pp.3303-3305，Oct，（2006）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未
満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：アナデジ混載

2-3
191

第
２
章
チ
ッ
プ
試
作
報
告

平成18年度第2回OKI SOI CMOS 0.15umSOI試作（ OKI0610 ）LSI 基板変更法テスト用デバイス・回路搭載の SOI チップ Version2
東京大学大学院工学系研究科

三田 吉郎，シーサムラーヌ・サックダー

概要：本研究では，“MEMS 技術による LSI 基板変更法”というテーマで研究を進めてきた．具体的には，MEMS 技術で高性能・高集積のシリコン LSI の基板を新しい素材に変更することによって，革新的なアプリケーションに適用するという目標である．例えば，シリコン LSI の基板の新しい素材を柔らかいものにすると，フレキシビリティーが特徴である有機 LSI と合わせて新アプリケーションに適用できるのである．また，シリコン LSI の基板を変更する前と変更した後の測定結果を比較することによって，本研究において提案する方法の実現可能性を示すことも目標としている．前回設計した同じ種類のチップ Version1 では，一定の程度で LSI 基板変更法の実現可能性を示すことが出来たが，テスト用のデバイス・回路を更に測定しやすいように改良を加え，本チップを設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

トランジスタ数：10,000 以上，100,000 未満

試作ラン：

チップ種別：MEMS

トランスを用いた広帯域 LNA
大阪大学大学院工学研究科

木原 崇雄，松岡 俊匡，谷口 研二

概要：ゲート接地 LNA（CG LNA）は広帯域の入力インピーダンス整合を行えるが，その雑音特性は悪く（NF>4 dB），広帯域無線受信機の LNA として用いることはできない．この CG LNA にソース接地増幅回路を組み合わせることで，CG LNA の雑音による影響を除去することができる．しかし，ソース接地回路の雑音の影響は取り除くことはできないので，この回路構成を用いても所望の NF を得ることは困難となる．本試作では，上記の回路構成にさらにトランスを用いて，ソース接地回路の雑音の影響も部分的に除去できる回路構成とした．LNA の性能は，シミュレーション上で電源電圧が 1 V，周波数帯域が 3.1-

2-3
192

10.6 GHz，電圧利得が 8.3-11.2 dB，NF が 4.3-4.9 dB，消費電力が 4.0 mW であった．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre，Agilent 社 ADS
満

トランジスタ数：10 以上，100 未

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：通信（RF 回路，ATM など）

第
２
章
チ
ッ
プ
試
作
報
告

生体信号用低電圧 A/D 変換回路と 3 倍 VDD 動作フィルタ回路
東京工業大学統合研究院

石田 光一，益 一哉

概要：生体信号のように低周波な信号を取り扱うのに適したハイパス ΣΔ 変調方式の A/
D 変換回路を，低電圧動作に適するように，フィードフォワード構成としている．これによって積分器にもちいているオペアンプの出力振幅を抑制することが可能となるので，信号のダイナミックレンジが限られる低電圧動作時でも歪みの少ないアナログ・ディジタル変換を実現する．試作回路では 1 次のハイパス特性をもつ ΣΔ 変調回路をスイッチトキャパ
シタ回路方式にて実装している．3 倍 VDD 動作フィルタ回路は，耐圧の低いスケーリング
されたトランジスタを用いて，素子にストレスをかけない回路方式をとることで，3 倍の電源電圧で動作するフィルタ回路である．試作回路では 1V 耐圧のトランジスタを用いて
3V 動作を実現するサレンキー型の 2 次ローパスフィルタ回路を実装している．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
10,000 未満
ど）

試作ラン：OKI SOI CMOS 0.15μ m 2.5mm x 2.5mm

トランジスタ数：1,000 以上，

チップ種別：アナログ（PLL，A-D/DC-DC コンバータなRF マイクロ電磁界プローブ
東北大学大学院工学研究科
東北大学工学部

山口 正洋，小屋 祥太

鳥塚 英樹

概要：近年，LSI などの発展に伴い，不要電磁放射による EMC 問題が顕在化している．対策としては LSI の近傍電磁界を測定し，ノイズ源や伝播経路を特定する必要がある．そこ
で，我々の研究では高周波・高空間分解能の集積化マイクロ電磁界プローブの開発を行っている．本試作では，電界アンテナとアレイ状にシールディドループコイルを設計し，これまでと同様に高周波アンプとコイルセレクタを搭載した．電界アンテナで，検出する電界の共振周波数は数 10GHz であるが，直近でアンプに接続しているため，共振周波数以下の弱い出力でも十分に検出できると考えられる．また，アレイ状コイルでは，コイルセレ
クタによりスイッチングスキャンすることで，測定時間の大幅な短縮が実現できる．上側
半分には，線幅の異なるマイクロストリップ線路やコプレーナ線路を設計した．本試作は線路として用いる場合とプローブとして用いる場合の 2 通りを想定している．

参考文献：S. Aoyama，S. Kawahito，and M. Yamaguchi，”An Active Magnetic Probe Array for the Multiple-Point Concurrent Measurement of Electromagnetic Emissions,” IEEE Trans. on Magnetics，vol.42，no.10，pp.3303-3305，Oct，（2006）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10 以上，100 未
満

試作ラン：OKI SOI CMOS 0.15μm 2.5mm x 2.5mm

チップ種別：アナデジ混載

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第
２
章
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報
告

平成17年度第2回日立 CMOS 0.18um試作（ HIT18052 ）多目的 k-mean 学習プロセッサ東京大学大学院新領域創成科学研究科

鹿野 博嗣，伊藤 潔人，柴田 直

概要：ベクトル空間の密度を保存したまま，ベクトルの数を減らすことのできる汎用性の高い K_MEANS アルゴリズムは，ロバストにデータ圧縮できる反面，実時間で処理を行うには計算コストが高く，使用条件がオフラインに限られていた．そのため実時間処理要求に応えるために本研究室で開発された連想プロセッサのアーキテクチャをベースとし，
K_MEANS プロセッサのアーキテクチャを工夫考案し，それを実装した．このプロセッサの特徴としては，アーキテクチャの工夫により計算時間の短縮とハードウェア量の削減を実現している点である．それを実現するために，各グループの重心となるシードベクトル
をチップ内 SRAM に蓄えずに，必要に応じて CSA と DIVIDER でシードベクトルを計算し，その結果を SRAM に蓄えられたテンプレートベクトルと同時に PE に入力して距離計算しており，この方法によって K-MEANS 計算をプロセッサ上で行っている．測定結果では 33MHz で 16 ベクトルを 2 つのグループに分けることに成功した．

参考文献：［ 1 ］Anantha Chandrakasan，William J. Bowhill，Frank Fox，"DESIGN OF HIGH-PERFORMANCE MICROPROCESSOR CIRCUITS"

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre

トランジスタ数：100,000 以上

試作ラン：日立製作所 CMOS 0.18μm 5.9mm 角

チップ種別：マイクロプロ

セッサ

Mixed-Signal Focal-Plane Image Processor Employing Timedomain Computation Architecture
東京大学大学院新領域創成科学研究科

伊藤 潔人，柴田 直

概要：これまでのスマートビジョンチップは，低消費電力化や省面積化のためにアナログ回路を用いて実装されることが多かった．しかし，アナログ回路はデジタル回路に比べ，処理の汎用性に乏しいという問題がある．一方で，デジタル回路は汎用性に富むが，回路が大規模となってしまう．本試
作では，新たに時間領域でデジタル演算を行うロジック回路を提案し，コンパクトながら多機能な演算回路とフォトダイオードを集積した，新たなスマートビジョンプロセッサを開発した．演算として

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194

第
２
章
チ
ッ
プ
試
作
報
告

は，イメージセンサアレイ上での，いかなる線形フィルタ演算でも実現できる機能を備えている．
5.9mm 角チップ上に 32×32 のピクセルユニットを実装し，電源電圧 1.8V ，最大動作周波数
20MHz を実測によって動作を検証した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
ラン：日立製作所 CMOS 0.18μm 5.9mm 角

トランジスタ数：100,000 以上

試作

チップ種別：イメージセンサ/スマートセンサ

Early Visual Processing Chip Employing Cache Memory Architecture
東京大学大学院新領域創成科学研究科

オストルク オゥグ，柴田 直

概要：連想プロセッサを用いた画像認識システムへの入力として，画像の特徴ベクトルを効率よく生成する新たなプロセッサアーキテクチャを考案した．本設計では，エッジ情報から特徴ベクトルを生成する際に，エッジ情報の再利用が可能となるedge cachememory architecture を提案し，proof-of-concept チップを作った．このチップは，
12x16-bit の SRAM メモリとメモリの下に付く 6 個の processing unit（PU）と結果をまとめる selector と final accumulator 回路からなる．この architecture ではエッジ情報をメモリから読み出し，PU での足し算とシフト演算により特徴ベクトル生成ができる．チップの測定により，60MHz，1.8V 動作で，一つの特徴ベクトルエレメント生成には 2.8ns かかり，9mW 消費電力がかかることを確認した．

参考文献：O.Ozturk，and T.Shibata，"An Edge Cache Memory Architecture for

Early Processing VLSIs"，SSDM，Yo-kohama，Japan，September 2006.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre
2.9mm 角トランジスタ数：1,000 以上，10,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：日立製作所 CMOS 0.18μm

オンチップ電流検出回路用センサアレイとアナログ・ディジタル変換回路
東京大学工学系研究科

石田 光一

概要：チップ内の電源配線における電圧降下（IR ドロップ）の顕在化や，回路の最適な動作条件を動的に制御するための消費電力モニタの必要性などから，チップ内の導体配線を流れる電流をリアルタイムにモニタすることが今後重要になると考えられる．本試作チッ
プではオンチップ電流検出回路を実現するためのセンサアレイとその出力信号をディジタ
ル化するためのアナログ・ディジタル変換回路を実装した．ホール起電力を応用した
MOS トランジスタを電流センサとして用い，被測定導体線（電源線）に流れる電流により生じる磁束が当該センサを鎖交するよう導体直下に配してある．センサは感度などの比較評価が行えるよう各種のサイズのものを実装した．アナログ・ディジタル変換回路はシグ
マ・デルタ型変調器を用いて，1 ミリ秒以下のの瞬間的な電流変動を 4 ビット程度の精度でディジタル信号に変換できるような仕様とした．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社 Calibre
1,000 未満試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

トランジスタ数：100 以上，

チップ種別：TEG（特性評価回路など）相乗りする複数デジタル回路 IP のオンチップ測定方式
広島市立大学情報科学研究科

吉原 理記，井上 智宏，浅生 宗隆，谷川 一哉，
弘中 哲夫

概要：多数の IP を個々に試作検証していたのでは検証コストが高く実現できない．そこで
多数 IP を 1 つの LSI 上に相乗り形でのオンチップ動作検証環境の構築を目的としてオン
チップ測定方式を提案する. 本オンチップ測定方式ではピンネックを回避しつつ複数デジタ
ル回路 IP の論理検証，および I/O ピンの影響を排除した動作遅延測定機能を有している．
デジタル回路の論理検証機能はチップ外部と様々な IP や回路である被測定回路の結合にクロスバを用いる方法を採用した．この結果，オフチップ測定時に問題となるピン数ネック
問題を解決することが可能となっている．また，被測定回路の遅延測定機能は高い周波数で変化する被測定信号の遅延を正確にチップパッケージ外から観察できるようにするため，基準信号と被測定信号のうなり信号を合成する方法を採用した．うなりを用いること
で高周波数信号の変化を低周波数の信号に変換することができ，チップ外で外乱を受けることなく容易に被測定信号の遅延時間を測定することが可能となっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC
立製作所 CMOS 0.18μm 2.9mm 角

トランジスタ数：100,000 以上

試作ラン：日

チップ種別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

秋山 豊，宇佐美 保，大塚 寛治

概要：前回の評価結果をもとに，広帯域時に於ける波形の劣化が想定された箇所及び，他の性能低下となりそうな箇所の改良を行った．入力信号配線による信号波形の劣化と考えられる現象については，測定対象の数 GHz～十数 GHz の領域ではチップ上のメタル配線がまだインダクタンスよりも抵抗ドミナントであることが原因と考えられるため，この対策として現在用いられている 2 μ 幅のメタルを用いた 100 Ω のスタックドペアラインを10μ 幅で対 GND 50Ω のコプレーナペアラインに変更，また電荷交換型比較用セル回路では配線長の問題を考慮して等長配線を実施．CMOS 高速，高感度レシーバに於いては上記改善に加えセル構造の違いによる評価を追加し，全ての評価回路に電源配線の強化を行った．結果

高速，高感度レシーバでは入力振幅 100mV/10mV を復元でき高速レシーバでは 2.7GHz，高感度レシーバでは 1.56GHz のアンプ能力を確認．これは前回よりそれぞれ
250，360MHz の改善である．他の評価回路に於いても出力電圧レベルの改善効果が確認された．

設計期間： 6 人月以上，7 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Encounter，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre
日立製作所 CMOS 0.18μm 5.9mm 角

トランジスタ数：10,000 以上，100,000 未満

チップ種別：TEG（特性評価回路など）

195

第
２
章

高速バスドライバ回路の改良
明星大学情報学部

2-3

試作ラン：

プリエンファシス技術を用いたオンチップ差動伝送線路配線
東京工業大学統合研究院

伊藤 浩之，杉田 英之，岡田 健一，益 一哉

概要：Si CMOS プロセスの微細化に伴い，オンチップのグローバル配線における遅延が深刻な問題となっている．現在，10Gbps 以上の高速信号伝送の実現のためには数 100mW～
数 W の消費電力が必要とされており，速度と消費電力のトレードオフが存在している．そこで，その 2 つを同時に実現するような配線技術の検討が行われている．本研究では，オンチップのグローバル配線において高速信号伝送と低消費電力を同時に実現するオンチッ
プ差動伝送線路配線を作成した．提案する回路は，配線に差動伝送線路を用いることで高速信号伝送を実現する．特に，送受端部分にプリエンファシス回路を設けることにより，より高速な信号伝送を実現している．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist
ランジスタ数：10 以上，100 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

ト

チップ種別：ニューテクノロジ

ゼロオーバーヘッド・ダイナミック光再構成型ゲートアレイ
九州工業大学情報工学部

渡邊実，小林 史典

概要：光による高速な再構成が可能で，ゼロオーバーヘッド・ダイナミック型の光再構成回路を有する光再構成型ゲートアレイ（ZO-DORGA : Zero-Overhead Dynamic Optically Reconfigurable Gate Array）VLSI を試作した．光再構成型ゲートアレイとは光メ
モリとゲートアレイ VLSI とを組み合わせた新構造のデバイスのことで，コンテキストの記
憶に光メモリを，光メモリと VLSI 間に大容量の光バスを用いることで，大容量のコンテキ
ストと高速な再構成とが両立できる．ここで，ゼロオーバーヘッド・ダイナミック光再構
成型ゲートアレイとは，フォトダイオードの接合容量やゲートアレイを構成するゲートの負荷容量をメモリとして使用し，光再構成処理とゲートアレイ上の演算とを並列に行える
光再構成型ゲートアレイ VLSI のことである．この度の設計では，フォトダイオード受光部のサイズを 2 μ m×2μ m，その間隔を 19.2μ m とした．Island-Style のゲートアレイ部には，30 ゲートに相当する論理ブロックが 36 個，スイッチングマトリックスが 50 個，4 ビットの I/O ビットを持つ I/O ブロックが

2-3
196

第
２
章
チ
ッ
プ
試
作
報
告

4 個実装された．配線チャネル内の配線は 8 本である．この度試作した ZO-DORGA のゲート規模は 1,080 ゲートである．

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC

トランジスタ数：10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種

別：その他

リング発振器を用いた基板ノイズ評価用回路の試作
慶應義塾大学理工学部

中野 誠彦，西山 茂樹，樋口 大輔，森本 一毅

概要：アナログデジタル混載 IC の出現により，シングルチップでシステムを構成することが可能になった．その一方で，デジタル回路部で生成されたスイッチングノイズが，同一シリコン基板を通してセンシティブなアナログ回路部に伝搬する基板ノイズの問題が顕在化している．基板ノイズの評価方法としては，直接波形をモニタリングする方法（時間軸での評価），および周波数軸での評価方法がある．本試作では，周波数軸でノイズを評価するための試験なシステムを構成した．構成要素としてはノイズ源としてのリング発振器，ノイズセンサとしてのリング発振器がある．なお，評価はリング発振器のジッタ測定
によって行うことを想定している．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
1,000 以上，10,000 未満など）

トランジスタ数：

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：アナログ（PLL，A-D/DC-DC コンバータ

インバータチェインを用いた基板ノイズ評価用回路の試作
慶應義塾大学理工学部

中野 誠彦，西山 茂樹，樋口 大輔，森本 一毅

概要：アナログデジタル混載 IC の出現により，シングルチップでシステムを構成することが可能になった．その一方で，デジタル回路部で生成されたスイッチングノイズが，同一シリコン基板を通してセンシティブなアナログ回路部に伝搬する基板ノイズの問題が顕在化している．本試作ではノイズ源として段数の異なるインバータチェインを用意し，基板コンタクトをパッドに引き出すことでノイズ波形を外部でモニタリングすることを想定した．なお，ノイズ源であるインバータチェインはトリプルウェルプロセスを用いることでどの程度ノイズ低減効果があるのか比較できるようにした．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
1,000 以上，10,000 未満

トランジスタ数：

試作ラン：日立製作所 CMOS 0.18μm 2.9mm 角

チップ種別：

その他

9／7 タップウェーブレットフィルタ
関西大学工学部

堀場 康孝

概要：静止画像圧縮方式である JPEG2000 では，その周波数変換方式に離散ウェーブレッ
ト変換（DWT ）を採用している．本試作チップは，JPEG 2000 のコアシステムである
Part1 に準拠した非可逆変換用 9／7 タップ DWT を行うためのトランスバーサル型フィルタである．処理対象となる元画像を偶数画素，奇数画素に分割したものを毎クロック 2 画
素ずつ入力し，高周波成分と低周波成分の画素成分を毎クロック出力として得る．この操作を入力画像全体に行うことにより，2 次元 DWT を行う．本回路は，主にディレイライン
回路，乗算回路，多項加算回路で構成され，スタンダードセルライブラリを用いてレイアウトを行った．本試作は，設計したチップの動作検証，評価を目的として行った．

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Apollo，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC
2.9mm 角トランジスタ数：10,000 以上，100,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：日立製作所 CMOS 0.18 μ m

2-3
197

第
２
章
チ
ッ
プ
試
作
報
告

第 3 章 VDEC 概要
3．1

組織概要

VDEC は平成 8 年度に発足した．当時は専任教官 5 名

VDEC は現在，専任教員 10 名，客員教授 1 名，事務と事務官 1 名という小さな組織であったが，平成 9 年度

員 2 名の定員を有しているが，他にも多くの援助を受けには専任教官 2 名と事務官 1 名が増員され，さらに，全ながら運営されている．事務は工学系研究科事務部との国の大学と連携を密にする目的で各大学から 2 年を単位合同化により直接の担当を共同利用チームとし，工学系として 2 名の教官を派遣する「流動教官制度（平成 16

研究科事務部全体の支援を受けている．教育・研究の分

年度からは国立大学法人になったことに伴い客員研究員

野では，学内の協力教員，学外の協力研究員，さらには制度となる．）」がスタートした．また，産業界と協力を

全国の拠点大学の教職員と学生を含む CAD ボランティ行うため，客員教授が 1 名おかれている．

ア等多くの協力者の手によって支えられている．

年

度

派

大

学

平成 9 ・ 10 年度

東北大学，横浜国立大学

平成 11 ・ 12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

3．2
VDEC 人事センター長・教授

浅 田 邦 博教

藤 田 昌 宏

授

遣

人事報告
主

査

齊 藤 岳 己

係

長

小 貫

主

任

杉 田 佳代子

浩（平成 19 年 3 月まで）

199

協 力 教 員柴 田

直

客 員 教 授川 手 啓 一（平成 19 年 3 月まで）

（東京大学新領域創成科学研究科教授）

客 員 教 授

福 間 雅 夫（平成 19 年 4 月から）

高 木 信 一

助

教

授

池 田

誠

（東京大学新領域創成科学研究科教授）

助

教

授

高 宮

真

藤 島

特任准教授

名 倉

徹（平成 19 年 4 月から）（東京大学新領域創成科学研究科助教授）

講師

高 木 一 義（平成 19 年 3 月まで）

三 田 吉 郎助

手鄭（東京大学工学系研究科電気工学専攻助教授）

助

手

小 松

助

手

佐々木 昌 浩

客員研究員

吉 澤 真 吾

若
聡

3-1

竹 中

実

充

（東京大学工学系研究科電気工学専攻講師）

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

新任のご挨拶福間 雅夫
2007 年 4 月より客員教授として VDEC の活動をお手色々と議論させて頂いたこともあり，個人的にも特別の思いがあるセンターです．いま VDEC は日本におけるLSI 設計に関する研究と教育に大変大きな役割を担っており，期待はますます高まるばかりです．

伝いさせて頂きます福間雅夫と申します．現在，NEC

VDEC では主に設計技術やチップ試作に関するコンサ

エレクトロニクスにおいて，技術担当の役員として基盤

ルティングと特別講義などを担当させて頂きます．企業

技術の開発を統括しております．

に籍を置く者の視点で活動していきたいと思いますの

VDEC については，その設立前に浅田センター長とで，よろしくお願いいたします．

3-2
200

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

名倉

徹

比較しても群を抜いていると感じています．そのような，

これまで日本・米国のいくつかの企業を渡り歩いてき

厳しいけれどもワクワク・ドキドキする状況の中，これましたが，2007 年 4 月より，東京大学 VDEC に准教授

まで産業界で得た知識と経験を生かしながら，日本の半として任官いたしました．半導体業界は非常に特殊でし

導体教育・半導体研究のさらなる向上に貢献していきたて，技術発展の速さと世界的な競争の激しさは他業界といと考えています．よろしくお願いいたします．

吉澤 真吾

キテクチャの研究開発に従事し，VDEC のチップ試作や2006 年 4 月より，北海道大学大学院情報科学研究科か

CAD 利用を通じて，LSI 設計に携わって参りました．

ら派遣教員として赴任いたしました吉澤です．同大学修

今後も，新規分野のシステム LSI 研究開発に挑戦してい士及び博士課程の頃から，STARC（半導体理工学研究

きたいと思っております．VDEC の一員として，研究・センター）の共同研究を通じて，音声処理・音声認識用

教育活動に貢献できるように努力していく所存ですので

LSI，無線通信用 LSI など，ディジタル回路 VLSI アー

よろしくお願い致します．

竹中充

VDEC のお世話になってきました．今後は，ポストス

2007 年 4 月より東京大学大学院工学系研究科の講師とケーリング時代における Si LSI の特性向上に関するデバ

して VDEC に参加させて頂くことになりました竹中

イス要素技術の研究開発を進めていく所存であります．

充と申します．
これまで半導体を用いた光デバイスの研究に携わり，マスク設計および試作，半導体プロセスなどを通じて退任のご挨拶
川手 啓一（2005 年 4 月― 2007 年 3 月，客員教授を拝命）
2005 年 4 月より 2 年間，東大 VDEC 客員教授を務めさせていただきました．

VDEC での業務としては，主に電子線描画装置などのマスク製造システムや薬品管理システムなどを担当させて頂きますので，何卒よろしくお願いいたします．

掛けしました．EDA ベンダーとの契約交渉の支援，微細修正技術を活かした加工の支援では役立てたかなと思っています．
JASVA（日本半導体ベンチャー協会）IP 設計委員長
として，230 社を超えるベンチャーの提供する各種の当初は（株）先端 SoC 基盤技術開発（ASPLA）社長

サービスとアカデミアの需要を結びつける道をつけ，セとの兼務として，90n 世代プロセスでの試作，応募（無ミコンダクタ・ポータル（SPI）殿を心情的に支援する

償）スキームの設定など，浅田先生のアグレッシブな技術者として，同社の保有する半導体技術者 1 万人規模

チャレンジを受け，池田先生の厳しいご指導をいただいの Web，Mail − List を通して，VDEC 殿主催イベントて立上げ，その後（株）STARC 殿に引き継ぎました．

の周知拡販の仕組みを提供できたかと思います．

世界中でも希少な最先端シャトルとしてご利用いただ

自分の立場では何がお手伝い出来るかな？

き，また育てていただきました．

と問い続

けた 2 年間でしたが，出来る事，やるべき事が理解できた

2006 年 3 月以降は，東芝マイクロエレクトロニクスと思っています．今後も同じ半導体，システム LSI 技術（株）常務取締役との兼務として，お手伝いさせていたに関わる人間として協力させていただければ幸いです．

だきました．0.35u 世代シャトルの大分工場展開につい

VDEC 殿の今後益々の発展をお祈り申し上げます．

ては，残念ながら仕様の整合が取れず断念しご迷惑をお高木 一義

ステム分野の教育・研究のますますの発展を期待してい客員研究員として 2 年間，講習会運営などを中心におます．そのためには，全国の皆様のご理解，ご協力が欠手伝いさせて頂きました．短い間でしたが，VDEC の活

かせません．私も微力ながら協力させて頂く所存ですの

動が多くの方に支えられており，たいへん有意義であるで，今後ともよろしくお願いいたします．

ことを改めて認識いたしました．VDEC ひいては集積シ
3-2
201

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

平成 18 年度大規模集積システム設計教育研究センター運営委員会委員名簿
氏

名

所
博

属

大規模集積システム設計教育研究センター長

浅

田

邦

松

本

洋一郎

柴

田

直

大学院新領域創成科学研究科

坂

井

修

一

大学院情報理工学系研究科

教授

中

野

義

昭

先端科学技術研究センター

教授
教授

工学系研究科長
教授

荒

川

康

彦

先端科学技術研究センター

高

木

信

一

大学院新領域創成科学研究科

教授

藤

島

実

大学院新領域創成科学研究科

助教授

藤

田

宏

大規模集積システム設計教育研究センター

教授

池

田

誠

大規模集積システム設計教育研究センター

助教授

真

大規模集積システム設計教育研究センター

助教授

高

昌

宮

（オブザーバー）
難

波

成

任

総長補佐

農学生命科学研究科教授

平成 18 年度大規模集積システム設計教育研究センター
氏

3-2

名

全国運営協議会委員名簿
所

属

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

南

谷

崇

東京大学先端科学技術研究センター情報物理システム

教授

柴

田

直

東京大学大学院新領域創成科学研究科基盤情報学専攻

教授

高

木

一

東京大学大学院新領域創成科学研究科基盤情報学専攻

教授

信

宮

永

喜

一

北海道大学大学院情報科学研究科

大

見

忠

弘

東北大学未来科学技術共同研究センター

國

枝

博

昭

東京工業大学大学院理工学研究科集積システム専攻

柳

澤

政

生

早稲田大学理工学術院

松

田

吉

雄

金沢大学大学院自然科学研究科

高

教授

教授
客員教授
教授

教授
教授

木

直

史

名古屋大学大学院情報科学研究科情報システム学専攻

小野寺

秀

俊

京都大学大学院情報学研究科通信情報システム専攻

谷

研

二

大阪大学大学院工学研究科電気電子情報工学専攻

穆

広島大学大学院先端物質科学研究科半導体集積科学専攻

口

教授
教授

教授

岩

田

安

浦

寛

人

九州大学大学院システム情報科学研究院情報工学部門

寛紀立命館大学理工学部電子情報デザイン科

明東京理科大学理工学部電気電子情報工学科

広慶応義塾大学理工学部電子工学科

彦

神戸大学工学部情報知能工学科

山

内

202

兵

庫

第
3
章

黒

田

吉

本

忠
雅

教授
教授

教授
教授

（オブザーバー）

Ｖ
Ｄ
Ｅ
Ｃ
概
要

教授（センター長）

難

波

成

任

東京大学総長補佐

農学生命科学研究科

教授

教授
教授

3．3

決算報告

1．運営費交付金
経

費

金

額

物

件

費

214,954,000

人

件

費

72,738,834

2．平成 18 年度科学研究費補助金
研究代表者

研

究

題

目

種

類

金額（千円）

池田誠

513 光学近接効果を考慮した歩留まり最適レイアウト生成

基盤研究（C）

1,300

小

松

聡

集積回路の大域配線上のデータ電送に着目した効率的アーキ
テクチャとその設計支援技術

若手研究（B）

1,600

藤

田

昌

宏

VLSI 搭載電子機器設計への形式的手法の適用による設計生産性並びに設計再利用性向上技術に関する研究

特別研究員
奨励費

400

飯

塚

哲

也

半導体集積回路のトランジスタレベルの回路最適化技術に関
する研究

特別研究員
奨励費

900

種

金額（千円）

3．平成 18 年度産学連携等経費
研究代表者

研

究

題

目

キャラクタプロジェクション方式電子ビーム直接描画装置に

類

共同研究

4,200

共同研究

15,000

上位設計記述に対する等価性検証ツールの開発

共同研究

15,000

昌宏

Reuse technology for electronics designs wish UML diagrams

共同研究

17,710浅田邦博

高機能システムディスプレイの要素回路技術に関する研究

共同研究

3,150

藤田

昌宏

共同研究

8,000

浅田

邦博

共同研究

4,000

浅田

邦博

SOI デバイスおよび回路に関する特性評価

共同研究

550

浅田

邦博

スタンダードセルフローにおけるトランジスタレベル最適化

共同研究

1,000

浅田

邦博

歩留まり最適化技術の研究

共同研究

1,000

池田

誠

高信頼・高性能ディジタル集積回路実現に向けた基板技術開発

受託研究

2,000

受託研究

32,240

浅田

邦博

浅田

邦博

藤田

昌宏

藤田

適した LSI 設計手法に関する研究
システム LSI 設計教育のためのリテラシープラットフォームの構築

宇宙用電子機器設計支援システムにおける形式的検証適用方法の研究
CMOS ワイヤレス・トランシーバ IC の設計・試作とテキスト
開発

超低消費電力の無線通信を実現するオールモスト・デジタル

高宮

真

浅田

邦博

動作状態センス技術と高性能回路技術の研究（1）

受託研究

800

浅田

邦博

先端集積回路の評価・解析技術高度化の研究

受託研究

10,000無線に関する研究4．平成 18 年度奨学寄附金
以下の企業・個人から寄附を頂きました．
受入件数： 8 件

受入額 計 13,100,000 円（財）電気・電子情報学術振興財団，日産自動車（株），（株）東芝，丸文（株），（株）
半導体理工学研究センター

3-3
203

第
3
章
Ｖ
Ｄ
Ｅ
Ｃ
概
要

人数（名）

4-1
204

第
4
章
研
究
報
告

第4章

研究報告

4．1

全体概況

研究発表（件）
研究論文

国際会議

その他

著書（冊）

特許（件）

受賞（件）

VDEC 教員

48

10

36

32

0

0

3

協力教員

65

30

59

53

3

0

4

4．2

研究室構成員（平成 18 年度）

浅田・池田研究室

石 川 悠 司 修士 1 年

浅 田 邦 博 教授

李蓮 福 修士 1 年

池 田高

飛 学部 4 年

誠 助教授

佐々木 昌 浩 助手

村 田 裕 之 学部 4 年

鄭アディヤスレン アルタン ビレグ 学部 4 年

若助手

鈴 木 真 一 技官
Mohamed Abbas ABDELRADY 博士 3 年（現在 帰国）

高宮研究室

吉 田 浩 章 博士 3 年（現在 東京大学ポスドク）

高 宮

飯 塚 哲 也 博士 3 年（現在 THine）

新 山 太 郎 修士 1 年

谷内出 悠 介 博士 2 年

宮 本 喜 生 修士 1 年

金

周

允

博士 1 年

真 助教授

志 偉 修士 1 年

James Tandon 博士課程研究生
石 井

柴田・三田研究室

健 修士 2 年（現在 ソニー）

柴 田

風 間 大 輔 修士 2 年（現在 日本 TI）

三 田 吉 郎 助教授

溶 成 修士 2 年（現在 三星電子）

村 井

橋 本 紘 和 修士 2 年（現在 Yahoo）
門 馬 太 平 修士 2 年（現在 浅田池田研究室

博

士課程）
梁

志 成 修士 2 年（現在 松下電子）

Caner BASCI
金直 教授

修士 1 年雄 鉉 修士 1 年

徹 助手

伊 藤 潔 人 博士 3 年（現在 日立製作所）
鈴 木 康 文 博士 3 年（現在 日立製作所）
山 崎 英 男 博士 3 年（現在 東芝）
早 川

仁 博士 2 年

トゥロン トゥウ ブゥイ

博士 2 年

栗 原 健一郎 修士 1 年

久保田 雅 則 博士 1 年（現在 杉山研 助手）

曽我部

ハ オ ジ ア 博士 1 年

拓 修士 1 年

Pham Hai Dinh Minh 修士 1 年

オゥグ オストルク 1 年（10 月入学 現在 相澤研博士 1年）

山 本 裕 介 修士 1 年（現在 休学中）
金

鎮 明 修士 1 年

ロバート グロー

研究生（現在 柴田・三田研 博士）

井 上 拓 郎 学部 4 年（現在 三菱電機）

高 山 伸 一 修士 2 年（現在 エルピーダ）

中 村 大 輔 学部 4 年（現在 浅田池田研究室修士

シーサムラーヌ サックダー 修士 2 年（現在 帰国）課程）
猪 飼 啓 太 学部 4 年（現在 浅田池田研究室修士
課程）
藤田研究室

鹿 野 博 嗣 修士 2 年（現在 特許庁）
高 橋 徳 浩 修士 2 年（現在 柴田研 博士 1 年）
布

洋 平 修士 2 年

黄世 燕 修士 2 年（現在 Freescale）

松 山 知 弘 修士 2 年（現在 Corporate Direction
Inc）

藤 田 昌 宏 教授
小 松

聡 助手

森 川 重 毅 修士 2 年（現在 柴田・三田研 博士 1年）

Bijan Malafeh Alizadeh 産学官連携研究員
瀬 戸 謙 修 産学官連携研究員

森 屋 大 輔 修士 2 年

Thanyapat Sakunkonchak 産学官連携研究員

陳雋 修士 2 年（10 月入学）

劉

金 森

毅 修士 1 年

高宇 博士 3 年
尚 華 博士 2 年（平成 18 年 10 月から休学中）

金

時 煥 修士 1 年

松 本 剛 史 博士 2 年

グエン タン リム 修士 1 年

小 島 慶 久 博士 1 年

仁 木 祐 介 修士 1 年

西 原

佑 修士 2 年

西 山 未 央 修士 1 年

渡 邊 翔 太 修士 2 年

濱 口 洋 平 修士 1 年

安 藤 大 介 修士 1 年

藤 田 和 英 修士 1 年

4-2
205

第
4
章
研
究
報
告

馬

奕 濤 修士 1 年

田 辺馬

文 静 修士 1 年

灰 本 隆 志 学部 4 年（現在高木研修士課程）

今 井 義 明 学部 4 年（現在 柴田・三田研 修士 1

聡 修士 1 年（工学系）

池 内 克 之 学部 4 年（現在桜井研（生産技術研究所）修士課程）年）
白 石 文 高 学部 4 年（現在 富士通）
中 川 琢 規 学部 4 年（現在 柴田・三田研 修士 1年）
福 岡 雄 大 学部 4 年（現在 柴田・三田研 修士 1
年）

藤島研究室
藤 島

実 助教授

北 澤 清 子 助手
ライ・チー・ホン 博士 3 年（現在 株式会社富士通研究所）

萬 澤 康 雄 学部 4 年（現在 藤島研 修士 1 年）

アーメット・オンチュ 博士 2 年
高木研究室構成本 良 瑞 樹 修士 2 年（現在 藤島研 博士 1 年）

高 木 信 一 教授

小 林 直 樹 修士 2 年（現在 株式会社東芝）

菅

石 橋 浩 二 修士 2 年（現在 キャノン株式会社）原聡 助手（2006 年 6 月より東京工業大学理
工学研究科助教授）

4-2
206

第
4
章
研
究
報
告

ワサンタマーラー・バダラワ 修士 2 年

Olivier Weber （日本学術振興会外国人特別研究員）

王

西 川 昌 志 修士 3 年（工学系）

後 藤 陽 介 修士 1 年

熊 谷

乾

寛 修士 2 年（新領域）

修士 1 年
千 乗 修士 1 年

七 条 真 人 修士 2 年（新領域）神 林 裕 樹 修士 1 年

上 原 貴 志 修士 2 年（新領域）

高 野 恭 弥 修士 1 年

Sanjeewa Dissanayake 修士 2 年（工学系）

夏 苅 洋 平 学部 4 年（現在 藤島研 修士 1 年）

星 井 拓 也 修士 1 年（新領域）

高 橋 永 久 学部 4 年（現在 大津研 修士 1 年）

松 原

青 木 征 洋 学部 4 年

寛 修士 1 年（新領域）

4．3

研究概要

浅田・池田研究室
Asada and Ikeda Laboratory(http://www.mos.t.u-tokyo.ac.jp)

歩留まり向上のためのセルレイアウト手法
浅田邦博，池田 誠，飯塚哲也

Standard Cell Layout Generation for Yield
Enhancement
K. Asada, M. Ikeda, T. Iizuka

セルレイアウト内の単一コンタクトに対して並列にWe proposed an automatic redundant contact inser-

冗長コンタクトを挿入することでセルレイアウトの歩

tion method under timing constraints for standard cell

留まりを自動的に向上させる冗長コンタクト挿入手法

yield enhancement. The proposed method inserts theを提案した．本手法では，与えられたタイミング制約

redundant contacts as many as possible under givenの下でセルレイアウトのデコンパクションを行こと

timing constraints using a Linear Programming.

で，冗長コンタクト挿入を行う．デコンパクションにExperimental results show that we can analyze the

よる遅延の増分を元々のレイアウトの遅延時間から求

trade-off between performance and the number of the

める近似モデルを提案した．セルの性能と挿入された

redundant contacts for yield optimum layouts under

冗長コンタクト数のトレードオフカーブが得られるこ

given timing constraints.

とで，必要な性能の下で歩留まりを最適化するレイア
ウトの生成が可能であることを示した．

システム LSI のオンチップテスト向けプラットフォーム

SoC Platform for On-chip Test Functionality
K. Asada, M. Ikeda, R. Zheng, H. Yoshida,構築浅田邦博，池田誠，鄭若 ，吉田浩章，中村大輔

D. Nakamura

本研究はウェブインタフェイスによる直感的なオン

We have been studying a SoC platform for on-chip LSI

チップ LSI テストを行うことのできるプラットフォー

testing through on-chip web interface. The SoC platform

ムを構築することを目的としている．当プラット

consists of CPU, network interface with TCP/IP and

フォームでは，ワンチップ上に最低限の機能を有する

web server program. We designed the CPU for this SoC

CPU やネットワークインタフェイス等を搭載し，オ

and evaluated using FPGA. Embedded software is

ンチップ CPU 上に TCP/IP 処理プログラム，ウェブ

coded in C and verified using a prototype borad.

サーバプログラムを動作させる．CPU は FPGA 上で4-3

機能検証を行った．プログラムは C 言語で記述し，プロトタイプを実装し，動作を検証した．また，その実207

装コストの検討を行った．

第
4
章
研
究
報
告

ガラス基板上のシステム構築
浅田邦博，池田 誠，猪飼啓太

System on Glass Panels
K.Asada, M.Ikeda, K.Ikai

ガラス基板上へのシステムの集積の実現に向けて，

We have been studying a system design on glass sub-PMELA 結晶上の TFT を用いたデジタル回路の自動

strate for flat displays using the advanced TFT process.

設計環境を構築した．PMELA 結晶上では TFT は形

We established a digital circuit design flow for TFT fab-

成位置が周期的に決められており，配置配線の際にそ

ricated by PEMELA (Phase Modulated Excimer Laserの制約に沿うようにスタンダードセルの設計および配Annealing) technology. Striped shaped silicon islands

置配線の制約付加を行った．さらに TFT の形成位置

are formed for TFTs using PEMELA. Standard cellsの周期性により配線ピッチが離散的な値しかとれない

and wires have to designed to fit into this stripe shape.

ことを考慮し，配線ピッチの異なるセル群による配置

We have evaluated layout area for various wiring pitch-

配線を行い，配線ピッチとレイアウト面積の関係を求

es for area reduction by the cost of design rule shrink.

めた．

di/dt 検出器を用いた基板ノイズ低減手法
浅田邦博，池田 誠，モハメドアバス，風間大輔，
金 鎮明

Substrate Noise Reduction using di/dt
Detector
K. Asada, M. Ikeda, A. Mohamed, D. Kazama, J. Kim

近年 LSI の低電圧化と高速化に伴い，シグナルイン

We have proposed a feed-forward active substrate

テグリティの問題が深刻化している．本研究では LSI

noise canceling technique using a power supply di/dtの電源線に流れる電流変化によって生じる磁界をプ

detector. We studied an active canceling technique,

ローブすることで di/dt に比例した電流を発生させ，

which detects the di/dt of the power supply current

その逆相の信号を基板に注入する，フィードフォワー

and injects an anti-phase signal into the substrate for

ド系の基板ノイズ低減手法を提案し，複数のキャンセ

canceling di/dt proportional substrate noise. We

ラーを 1 チップ上に搭載することで，100 − 700MHz

implemented multiple di/dt cancellers in one chip toの動作周波数の範囲内で 10 − 62 ％の基板ノイズ低減

realize further substrate noise reduction. Multipleを実現した．

di/dt cancellers realize 10 - 60 % noise suppression for
100 - 700 MHz.

高精度・低電圧動作温度センサの研究
浅田邦博，池田 誠，佐々木昌浩，井上拓郎

Accurate Temperature Sensors for Low
Supply Voltage
K. Asada, M. Ikeda, M. Sasaki, T. Inoue

4-3

大規模な SoC 上の高精度・実時間温度分布観測を目

We have developed a 16 × 16 temperature sensor

的として，マトリックスアレイ温度センサを設計した．

array for accurate, multi-point, and thermal distribution

208

従来，3 -トランジスタを用いる良好な線形性を有する

measurements on a large scale SoC. The conventional

第4章

温度センサーが提案されているが，これは電源電圧

3-transistor temperature sensor shows good linearity

1.8 V 以上が必要で，電源が 1 V 以下になると線形性がfor 1.8V or more Vdd using the conventional CMOS

著しく悪化する．そこで，動作点をシフトするトラン

process. The linearity degrades significantly for 1V or

ジスタを追加し，低電圧動作可能な 4 -トランジスタ

below supply voltage. We have proposed a 4-transistor

型センサを提案，設計した．90 nm プロセスにより，temperature sensor for low voltage operation and fabri-

電源 1 V において単純な 2 点間キャリブレーションのcated using 90 nm CMOS with 1.0 V power supply. We

みを用いることで，温度測定誤差 -1.0，＋ 0.8 ℃の精

demonstrated the proposed temperature sensor

度，小面積，25μW という低消費電力を実現した．さ

achieves linearity of -1.0 − 0.8 ℃ using only two-point

らに，センサを 16 × 16 のマトリックス状に配置し，calibration scheme, small area, and low power con-

局所発熱用抵抗による温度分布を観測し，40-

sumption of 25μW. We also demonstrated a real-time

研
究
報
告

frames/sec の測定レートにより実時間温度分布観測

40-frames/sec thermal distribution transition measure-が可能であることを示した．

ment using 256 temperature sensor array on a chip.

High-Performance 3-D Range Finding System

高性能三次元計測システム
浅田邦博，池田誠，谷内出悠介，金雄鉉，

K. Asada, M. Ikeda, Y. Yachide, U.H. Kim, C. Basci

ジャネル バシチ
高速三次元映像取得において，光切断法に基づく高We have developed a high-speed 3-D measurement

速三次元計測システムにおける三次元座標計算のハー

system based on the light section method with the

ドウエア化を目指し，FPGA を用いたプロトタイプを

FPGA-based 3-D engine using a hardware-oriented 3-D開発した．三次元情報の取得，演算，表示の各処理を，

calculation technique. We demonstrated the developed

ハードウエアに適したフローに変形することで，ビデ

system achieves real-time and video-rate 3-D imaging

オレートでの三次元取得・表示を実現した．取得した

including 3-D capture, 3-D calculation, and display. We

三次元の点群データのデータ量削減および三次元モデ

studied a 3-D shape reconstruction method that con-ルの構成を目指して，ワイヤーフレームモデルに変換

verts set of 3-D points to a wireframe model. We also

する手法について検討した．また，背景に影響される

studied a pixel-level current-mode ambient light sup-

こと無く三次元取得を可能とする，画素内電流モード

pression scheme for 3-D capture in various environ-

背景光除去手法の検討を行った．

ment conditions.

スマートイメージセンサに関する研究○○○

浅田邦博，池田 誠，金 允 ，門馬太平，橋本紘和

K. Asada, M. Ikeda, Y.K. Kim, T. Monma, H. Hashimoto

標準 CMOS プロセス技術で試作したイメージセン

We measured the spectral response and the quantum

サの感度特性を測定し，微細化しつつあるプロセス技

efficiency of CMOS image sensors fabricated by stan-

術に合わせた感度特性を評価した．また，画像の輝度

dard CMOS process and estimated sensitivity charac-

値のヒストグラム解析を行うことで，蓄積時間やバイ

teristics in the future CMOS process. We proposed an

アス電圧といった撮像パラメータを自動制御するイ

automatic configuration method for CMOS image sen-

メージセンサの開発を行った．これにより，画像のダ

sors using a histogram of a 2D image. The method con-

イナミックレンジを向上させることが可能となる．更trols the exposure time and the bias voltage of internalに，磁界を用いた検波素子としてのオンチップコイル

amplifiers to enhance dynamic range of the captured

付 MAGFET に関して，直流および交流特性を測定，

images optimized for ambient environment. We have

同期検波が可能であることを確認した．

studied DC and AC characteristics of MAGFETs withon-chip coil, for phase detection.
4-3

限量子付ブール式の充足可能性判定を用いた論理式の最Exact Minimum Logic Factoring via Quantified

209

小因数分解手法

Boolean Satisfiability

第4章

浅田邦博，吉田浩章

K. Asada, H. Yoshida

本研究では不完全定義論理関数の最小因数分解形表

We propose an exact method which finds the mini-

現を発見する厳密手法を提案した．提案手法では因数mum factored form of an incompletely specified

分解問題を限量子付ブール式として表現し，この解をBoolean function. The problem is formulated as a

汎用の充足可能性判定手法によって求める．また我々

Quantified Boolean Formula (QBF) and is solved by

は X-B（eXchanger-Binary）木と呼ばれる新しいグラ

general-purpose QBF solver. We also propose a novel

フ構造を提案した．X-B 木は暗黙的にすべての可能な

graph structure, called an X-B (eXchanger Binary) tree,

二分木構造を網羅しており，これを用いることにより

which implicitly enumerates binary trees. Using this

研
究
報
告

因数分解問題を効率的に表現することが可能となってgraph structure, the factoring problem is compactly

いる．例題を用いた計算機実験を行い，12 リテラル

transformed into a QBF and hence the size of solvable

までの規模の問題に対して厳密解を求めることが可能

problems is extended. Experimental results show that

であったことを示し，本手法の妥当性を示した．

the proposed method successfully finds the exact minimum solutions to the problems with up to 12 literals inten minutes.

DCVSL 回路を用いた非パイプライン型低雑音 CPU の設

Low noise non-pipeline microprocessor design

計

using DCVSL
浅田邦博，池田 誠，鄭 若 ，鈴木真一，石井 健，

K.Asada, M.Ikeda, R.Zheng, S. Suzuki, K. Ishii,

曽我部拓

T. Sogabe

自己同期方式を用いた非パイプライン型低雑音マイ

We have designed a self-synchronous non-pipeline

クロプロセッサを DCVSL 回路により設計し，性能のプ

microprocessor with DCVSL (Differential Cascoded

ロセス，電圧，温度依存性を評価した．本自己同期マ

Voltage Switch Logic), and evaluated performance

イクロプロセッサに対して，動的に電源電圧を変化さ

change against process, voltage and temperature

せることで，必要性能に応じた最小電源電圧による動change. We proposed and demonstrated dynamic volt-

作を可能とする方式を提案し，90 nm CMOS により実age scaling (DVS) technique for the self-synchronous

現することで，外部の低速クロックで同期を図りながmicroprocessor for power optimization at given work-

ら，内部は自己同期的に動作させることで，消費電力

load. We have designed 90 nm CMOS prototype chipの低減が可能であることを示した．

based on the self-synchronous DVS, and demonstrated
power reduction using local self-synchronous operation
with global synchronization using global slow speed
clock.

リソグラフィを考慮した設計手法
浅田邦博，池田誠，飯塚哲也，栗原健一郎，

ファン ハイ ディン ミン

4-3

K. Asada, M. Ikeda, T. Iizuka, K. Kurihara,
H.D.M. Pham

集積回路の微細化による，光学的回折限界以下でのWe have studied cell layout generation suitable for

露光手法として近年広く用いられている近接光学補正

optical proximity correction (OPC) lithography, which

手法に対して，ディジタル設計を行う際に，この近接

has been widely employed for sub-wavelength lithogra-

光学補正を考慮したセルレイアウトを生成することで

phy that suffers from image distortion. We also studied

セルの製造性の向上を目指した設計手法の構築を目指

shot reduction techniques for mask-less electron beam

している．また，今後のキャラクタプロジェクション

direct writing (EBDW) to enhance throughput.

210など電子ビーム直接描画方式によるマスクレス製造技

第4章

術において重要となるスループットを向上させるためのショット数削減を目指した設計手法に関する検討も行っている．

研究報
告Lithography Friendly DesignEMI ノイズ解析および低減
浅田邦博，池田 誠，佐々木昌浩，曹 溶成

EMI noise analysis and EMI noise reduction
K. Asada, M. Ikeda, M. Sasaki, YS. Cho

低 EMI を目指した自己同期型高速シリアル通信方We have studied a self-synchronous high-speed serial

式として 3 線 3 相伝送方式シリアルインターフェイス

interface for EMI reduction. We proposed and evaluat-の検討を行った．90 nm CMOS チップにより，本イン

ed a 3-phase 3-wire serial interface and designed a

ターフェース実現に必要となる送受信回路，パラレルTransmitter, a Receiver, a Parallel Pseudo-Random

PRBS（Pseudo-Random Binary Sequence）発生回路，

Binary Sequence (PRBS) Generator, a PRBS error

PRBS チェック回路，VCO（Voltage Controlled

checker, a Voltage Controlled Oscillator (VCO), a

Oscillator），SERDES（Serializer Deserializer）回路，

Serializer Deserializer (SERDES) circuit, and a Low

電流駆動インターフェイスを設計，試作，評価した．

Voltage Signaling interface using 90nm CMOS. The

3 線 3 相伝送方式では同期情報が送信データに符号化

proposed 3-phase 3-wire serial interface encodes syn-されるため CDR（Clock and Data Recovery）回路がchronization signal into transmitted data, and operates

不要となり，高速化に適する同時に，低速から高速まwithout CDR (clock and data recovery). This enables

で任意の速度での動作が可能である．測定の結果，variable speed operations, as well as high speed opera-

データと同期信号のエンコードおよびデコードがtion. Measurement results show correct encoding and

3.6Gbit/s まで正しく行われることを確認した．

decoding for data transmission up to 3.6 Gbit/s.

PLA におけるばらつき耐性の評価
浅田邦博, 池田 誠, 佐々木昌浩, 梁 志成

Design Margin Evaluation for PLAs
K. Asada, M. Ikeda, M. Sasaki, Z. Liang

100nm 以下のプロセスにおけるパラメータばらつ

We have evaluated noise margin of random CMOS

きに対する VLSI 回路動作マージンに関して，ランダ

and a dual-rail PLA (Programmable Logic Array) under

ム CMOS と 2 線式 PLA（Programmable Logic Array）

process parameter variations in sub-100nm process. Weの比較を行った．さらに 2 線式 PLA のノイズマージ

proposed a 1-side VG (Virtual Ground) structure for

ンを増大する回路方式を提案し，32nm プロセスにおPLA to improve noise margin and demonstrated that

いても 200mV の十分なマージンをもって動作するこthe proposed structure shows noise margin of 200mVとが可能であることを示した．ランダム CMOS と 2 線

for 32nm process. We compared power and delay

式 PLA の速度と消費電力に関する比較を行った結果，against process scaling and demonstrated the process

将来のプロセスではプロセスのばらつきにより，1 〜

parameter variations caused performance degradation

2 世代分のパフォーマンスが劣化する傾向が示され，

equivalent for performance improvement by one or two

今後，プロセスばらつきの影響を最小化する設計が必process generations. It is essential to establish variation

要となることを明らかにした．

aware designs for such process generations.

4-3
211

第
4
章
研
究
報
告

藤田研究室Fujita Laboratory（http://www.cad.t.u-tokyo.ac.jp/）

設計の形式的検証に関する研究
藤田昌宏，Subash Shankar，Thanyapat

Masahiro FUJITA, Thnyapat SAKUNKONCHAK,

Sakunkonchak，松本剛史，西原 祐，

Takeshi MATSUMOTO, Tasuku NISHIHARA, Bijan

Bijan ALIZADEHALIZADEH

VLSI 設計の大規模化・高機能化に伴い，抽象度がEquivalence checking is necessary to keep the new

高い段階において設計を行う手法が重要になってきて

version of the design for each refinement consistentいる．その段階から徐々に設計を詳細化していく過程(equivalent) with the previous one to ensure that theirにおいて，詳細化前後の設計が等価であるかどうかを

functionalities are the same. We proposed three meth-

判定する形式的等価性検証が，設計誤り混入の防止に

ods applying equivalence checking to high-level

効果的である．本研究テーマでは設計の抽象度が高い

designs. In the first method, designs are synthesized

段階において効率的に等価性検証を適用することを目

into designs which have the same datapath. By preserv-

的に三つの手法を提案した．一つ目は，検証の前処理

ing the same datapath, analyses of the dataflow can beとして高位合成を適用し，同じデータパスを持つ二つ

very much simple. The second method compares twoの設計の比較を行う手法である．データパスを同じに

designs before and after loop optimization normally

することでデータフローの解析を大幅に簡略化でき

conducted when synthesizing the design. In traditional

た．二つ目の手法は，設計を合成する際に頻繁に行わ

approaches, all loops in both designs must be unrolledれるループ最適化に着目し，それを適用する前後の設

before doing symbolic simulation. In this method,計に対して等価性検証を行う手法である．従来手法でinstead of unrolling all loops, we focus on analyzing

は記号シミュレーションを適用する前処理としてルー

loop iterators and doing symbolic simulation without

プを予め展開しておく必要があったが，提案手法では

unrolling. This is more efficient than the traditional

ループのイテレータを解析することにより展開するこunrolling method. The last method applies equivalenceとなく検証を行うため，従来手法よりも効率的に検証

checking to concurrent behaviors by sequentialization.

が可能となった．三つめの手法は，並列動作を含んだSequentialization is conducted after checking that the

記述の等価性を判定する手法である．提案手法では，

design contains no deadlock and race-condition error.

設計が逐次化可能であるかを判定し，可能であれば逐The two sequentialized designed are then checking

次化を行い並列動作を取り除く．逐次化された記述はtheir equivalence by traditional method, symbolic simu-

並列動作を含まないため，従来の記号シミュレーショ

lation.

ンによる手法で検証すること可能である．

4-3
212

第
4
章
研
究
報
告

1. Formal verification of designs

ソフトウェア・ハードウェア協調システム設計技術に関Computer Aided Design for Software /する研究

Hardware Combined Systems

藤田昌宏，小松渡邊聡，瀬戸謙修，高尚華，

翔太，石川悠司，村田裕之，

アディヤスレン アルタン ビレグ

Masahiro FUJITA, Satoshi KOMATSU, Kenshu SETO,
Shanghua GAO, Shota WATANABE, Yuji ISHIKAWA,
Hiroyuki MURATA, Adiyasuren ALTANBILEG

1 チップ上に製造可能なトランジスタ数の増大に伴

Since the number of transistors that can be manufac-

い，短期間に高品質・高機能なシステム LSI を設計す

tured on a single chip is increasing, the techniques that

るための設計支援技術が求められている．この目的を

can facilitate high-quality and advanced system LSIs in

実現するため，本研究室では，以下の 5 つのトピック

short time are needed. For this objective, we carried out

について研究を行った．

the research on the following 5 topics.

（1）SoC 向け命令拡張可能な組み込みプロセッサに(1) For customizable processors for SoCs, we pro-

対して，高位合成を利用してカスタム命令を自動的に

posed a method to automatically generate custom

生成する手法を提案した．その結果，既存手法に比べ

instructions using high-level synthesis. Compared toて，面積削減や，性能向上が可能となった．

previous work, our approach could generate area effi-（2）IP 再利用を促進するため，プロトコル変換器

cient and high-performance custom instructions.

の自動合成手法を提案した．我々の手法では，プロト(2) To facilitate IP reuse, we proposed a technique

コルの仕様を Sequence と呼ばれる小単位に分割してfor automatic transducer synthesis. Our method divides

与え，各 Sequence のみを変換する部分変換器を合成

protocol specifications into smaller units called

した後，統合を行う．この手法を用いることによって，sequences. Our method synthesizes partial transducers

OCP や AXI 等といった最先端のプロトコル間を変換

from the sequences and then unifies the partial trans-するプロトコル変換器を自動合成することが可能に

ducers into the whole transducer. By our method,

なった．

transducers for the state-of-the-art protocols such as（3）ループ記述から，配線遅延の影響を考慮して高OCP, AXI, etc. can be synthesized.

性能なパイプライン回路を自動合成する手法を提案し(3) We proposed a method to automatically synthe-

た．配線遅延を予測しやすくするため，演算器が配列

size high-performance pipeline circuit from loop状に配置されたアーキテクチャを使用して RTL を生

descriptions by taking interconnect delays into account.

成し，性能を FPGA 上で評価し，性能向上を確認した．

To facilitate prediction of interconnect delays, we use（4）システムレベル設計記述言語で，S/W にする

an architecture with arrays of functional units. We gen-と決めた部分から，最適な C 言語コードに変換する手

erated RTL descriptions, implemented the designs on法を提案した．

FPGA and confirmed the performance improvement.

（5）現在の設計フローでは，ゲートレベルの記述が(4) We proposed a method to generate optimal C

得られた後にテスト設計が行われることが多いが，テcode from the S/W part of system level design lan-

ストコスト削減のため，システムレベル設計の段階でguage description.

テスト設計を行うケーススタディを行った．

(5) In the current design flow, it is common that test
design is performed after we obtain gate-level descriptions. To reduce test cost, we presented a case study
that considers test design at system-level design.

4-3
213

第
4
章
研
究
報
告

高位設計記述に対するデバッグ支援技術に関する研究
藤田昌宏，小島慶久，安藤大介，高飛

Debug support techniques in high-level designs
Masahiro FUJITA, Yoshihisa KOJIMA, Daisuke ANDO,
Fei GAO

システム LSI や SoC の大規模化・高機能化に伴い，

As the system LSIs and the System-on-a-Chip(SoC)s

設計の早い段階でより多くの設計誤り（バグ）を発見

grow in scale and the functionalities, it has been becom-

することが重要となってきている．本研究では，設計

ing more important to find the errors (bugs) in theの初期段階において広く使用されているシステムレベ

designs as many as possible in the early stage of

ル設計を対象として，典型的な設計誤りを自動的に検designing. In this research, we have proposed and eval-

出する記述チェッカを提案し実験を行った．入力とな

uated the description checker which automaticallyるシステムレベル設計としては SpecC 記述を用い，

detects the common errors, targeting the system-level

SpecC 記述から設計中の依存関係を表したシステム依design descriptions, which are widely used in the early

存グラフを生成し，得られたシステム依存グラフ上でstage of designing. We employed SpecC descriptions as

解析を行うことによって設計誤りの検出を行った．

the system-level design inputs, generated the system

デッドロックと競合アクセスという並列性に関する問

dependence graphs from the SpecC descriptions, and

題を考慮するため，既存の SpecC 言語のシステム依then tried to detect the design errors by analyzing the存グラフに，並列プロセス間の同期やデータ依存の候

resulting system dependence graphs. In order to cope

補を表す 2 種類の依存関係を新たに追加した．実験結with the issues related to the parallelism such as dead-果では，従来の手法では多く見られた誤検出が大幅に

locks and race-conditions, we have introduced two new

削減されたことを示し，設計者がより簡単に設計誤り

kinds of dependence relations which represent the can-を発見することを可能にした．

didate instantiations of synchronizations and datadependencies between the parallel-running processes
into the existing system dependence graphs in the
SpecC language. Our experimental results showed thata large amount of false-detections shown with the existing method could be successfully reduced by applying
our method. As a conclusion, we have enabled thedesigners to find the errors in the designs more easily.

IP 再利用のための UML を用いた上位設計手法に関するSpecification and design of hardware systems

研究with UML and SpecC for IP-reuse

藤田昌宏，小松聡，瀬戸謙修，渡邊翔太，

石川 悠司，李 蓮福

4-3

Masahiro FUJITA, Satoshi KOMATSU, Kenshu SETO,
Shota WATANABE, Yuji ISHIKAWA, Yeonbok LEE

短期間で高性能の LSI を設計する方法として，既存

In order to design LSI in short time with high quality,の IP を利用してシステムを設計するという IP 再利用

IP reusing design, which is a concept to design system

214

設計手法が重要なものとして考えられている．IP 再using existing IPs(Intellectual Property) partially, is

第4章

利用設計手法の問題点のひとつとして，要求仕様に対

considered as a powerful solution. In IP reusing design,

して最適な IP を選択する仕組みが整っていないとい

absence of efficient method for selecting the most suit-

うものがある．データシートやマニュアルをもとに人able IPs for requirements is one of the important prob-

手で最適な IP を選択することは時間のロスにつながlems, because it usually takes time by checking materi-

るため，この問題を解決することは重要なことである．

als like datasheets or manuals manually by human. To

ここで，IP の自動検索を可能にするためには，計算

develop the environment of automatic search system, a

機で処理できる標準化された IP 仕様記述が必要とな

standardized and machine-readable specification

る．我々は，UML と XML を組み合わせてハード

description method of IP is indispensable. In this

ウェアの仕様を記述する．UML はソフトウェア開発

research, we describe specification of hardware usingの生産性向上において重要な役割を果たしており，

UML and XML. UML has played a pivotal role in

研
究
報
告

XML は階層的な情報を記述することが可能である．

improving productivity in software development, and

我々の提案する仕様記述手法では，UML を用いて回XML can describe structured information. In our speci-

路ブロックが周辺回路に提供する機能を，XML を用

fication method, we describe functions provided by a

いて回路ブロックの物理的動作条件やインターフェー

function block using UML, while we describe physical

スの論理的な定義を記述する．また，文法や内容の一

operating conditions and logical definition of the inter-

貫性を検証するプロパティを同時に定義することで，

face using XML. Also we defined properties to check

我々は仕様記述の安全性を保障している．我々は，IPsyntax and consistency to insure safety of specifica-

選択の際によく使われると考えられる幾つかの検索項

tions. We classified several search items which are con-

目を検討し，IP ライブラリと検索インターフェース

sidered to be used frequently at the IPs selectingの機能を提供するツールを開発した．検索項目はscenes, and developed a tool which provides library

XQuery と呼ばれる XML ドキュメントのクエリ言語

function of IPs and search interface. Search items are

を用いて記述される．実験では，1000 個を超える IP

realized by XQuery which is a query language of XMLが登録されたデータベースから数秒で要求を満たす

documents. In the experiments, IPs which satisfies

IP を選択できることが確認された．

requirements are selected from over 1000 IPs in thelibrary within 10 seconds.

デジタル/アナログ混載システムの設計支援技術に関す

Computer Aided Design for Digital-Analog

る研究

Mixed Systems

藤田昌宏，小松 聡，劉宇

Masahiro FUJITA, Satoshi KOMATSU, Liu YU

近年，SystemC，SpecC 言語はハードウェアとソフ

C/C ＋＋ based SLDLs such as SpecC and SystemC

トウェア同時に記述ができ，システムレベルの設計効

have been gaining greater attentions because uniform率を高められるため，業界から注目されている．我々

languages for hardware and software description can

は時間的に離散なシステムしかサポートしてない C

make system level design more efficient. In this

ベースシステムレベル計言語を更に連続領域への拡張

research, we work on the analog and mixed-signalについて研究している．拡張された言語は(AMS) extensions to the C-based system-level designcon̲behavior というクラスで連続ファクションをモ

language. The extended language captures the func-

デリングする．Con̲behavior 同士は拡張された連続

tionalities of continuous specification in an extended

変数のポットを通じて通信する．連続変数で繋ぐ幾つclass named con_ behavior. Con_behaviors communi-

か con̲behavior は一つ CNT（continuous network）

cate with each other via the ports of extended continu-

でまとめる．CNT と離散 behavior は ms̲channel でous variables. The con behaviors that are chained with

データ交換を行う．CNT と離散 behavior 間の同期は

a same network of continuous variables are grouped

AD̲Event と DA̲Event を通じて同期を取る．拡張さinto a CNT. The CNT exchanges data with discrete

れた言語はソルバーベース手法を使って連続ファンク

behavior through the extended class named ms_chan-

ションをモデリングする．ソルバーベース手法は多様

nel. The synchronization between CNTs and discrete

なソルバーが利用できるため，設計者の要求により連behaviors are via the extended event type named

続ファンクションを柔軟かつ便利にモデリングするこ

AD_Event and DA_Event. The extended language mod-215とができる．拡張されたこの言語のシミュレーション

els the continuous functionality with the solver-based

ライブラリーに提案された transaction-blended 同期

method. The solver-based descriptions can provide flex-

手法を使っている．この同期手法は従来の手法より

ibilities and conveniences for user to specify the func-

第4章（1）timed と untimed 記述を同時にサポートする，

tionalities of continuous behavior. The codes of the（2） 従来の optimistic 手法より backtracking は不要，

extended language are executable with the extended（3）従来の lock-step 手法より少ないまだ同じ step がcompiler and simulation library. The synchronization is掛かる．

performed upon a new synchronization mechanism, so
called transaction-blended synchronization method.
Comparing with the traditional optimistic and lock-stepsynchronization method, transaction-blended method

4-3

研
究
報
告

has the features as: 1) accommodation of both timed
and untimed discrete description, 2) unlike optimistic
concept, no backtracking is needed, and 3) fewer disturbances than in the lock-step concept.

6. Low power system design method

低電力システム設計技術に関する研究

Masahiro FUJITA, Satoshi KOMATSU

藤田 昌宏，小松 聡
現在の VLSI システム設計において，消費電力は最Energy consumption is one of the most critical con-

も重大な設計制約のうちの 1 つである．加えて，straints in the current VLSI system designs. In addition,

VLSI システムのエラーに対する耐性もまた現在ある

fault tolerance of VLSI systems is also one of the most

いは将来の微細化された VLSI テクノロジーにおいて

important requirements in the current shrunk VLSI

重要な要素の一つである．本研究では，オンチップ

technologies. This study presents an impact of the low

データ伝送での，高信頼データ伝送方式に対する低消

power encoding on the fault tolerant data encoding

費電力符号の影響についての検討を行った．エンコー

methods in on-chip data transfer scheme. The results

ダ/デコーダ回路でのオーバヘッドおよびバス信号のshow that bus signal swing optimization can increase

振幅最適化を考慮した評価を行い，低消費電力符号化

the effectiveness of the encoding method. In addition,と高信頼符号化を組み合わせることで，将来の VLSI

we have also shown the direction of the optimization ofシステムにおいて有効なデータ伝送方式を実現可能で

data encoding and bus architecture on a system LSI by

あることを示した．また，これらの手法を適用するこ

using those results.

とでシステム LSI におけるデータ伝送符号化/アーキ
テクチャの最適化の指針を示した．

高宮研究室
Takamiya Laboratory（http://icdesign.iis.u-tokyo.ac.jp/）

4-3

有機トランジスタを用いた大面積エレクトロニクス向け

Circuits

Technologies

for

の回路技術

Electronics with Organic FETs

Large

Area

高宮 真（桜井貴康教授，染谷隆夫助教授との共同研

Makoto Takamiya (Collaborative research with Prof.

究）

Takayasu Sakurai and Prof. Takao Someya)

216

第
4
章
研
究
報
告

10 cm 角から 10 m 角の大きな柔らかいシートの上

Large area electronics is a new frontier in electronicsに，インテリジェントな電子デバイスを分散して配置

where intelligent electronic devices are distributed on a

することにより，人間生活を快適にサポートする大面

flexible square, 10 cm to 10 m on a side, for the human

積エレクトロニクスという新しいアプリケーションにinterface and the comfortable daily life. Flexible and注目している．フレキシブルで低コストの有機トラン

low-cost organic FETs (OFETs) are suitable for large-

ジスタは大面積エレクトロニクスに適しており，硬く

area electronics and have great potential as a supple-て高価なシリコン MOSFET を補完するデバイスとし

ment of solid and expensive silicon MOSFETs.

ても有望である．しかし，シリコン MOSFET と比べ

Compared with the silicon MOSFETs, however, theると，有機トランジスタは製造技術がまだ未熟である

operation speed of OFETs is slow (μs ~ ms) and theため，動作速度がμs 〜 ms と遅く，デバイスの寿命もdevice lifetime of OFETs is short (days ~ months),

数日〜数ヶ月と短い．そこで，遅くて信頼度の低い有

because fabrication technologies for OFETs are not yet

機トランジスタの欠点を補う回路技術の開発を行って

mature. We have developed circuits technologies to

いる．大面積エレクトロニクスの一例として，有機ト

help the slow and unreliable OFETs and demonstrated

ランジスタとプラスチック MEMS スイッチを集積化

a wireless power transmission sheet where plastic

したフレキシブルな「無線電力伝送シート」の開発をMEMS switches and OFETs are integrated. The circuit

行った．対向するコイル間の電磁誘導により無線で電technologies for the wireless power transmission sheet

力伝送を行う．

to reduce the cost and to enhance the reliability were

40 V 以上で動作する有機トランジスタや MEMS と，
5 V 以下で動作するシリコン VLSI の間で信号の送受

developed, which will be essential for future large-area
electronics made with OFETs.

信を実現するために，有機トランジスタを用いた新しいレベルシフタ回路を開発した．また，送電/受電コ
イル間の位置合わせを不要にするコイル活性化技術
や，電力伝送用コイルと受電物体位置検出用コイルを共有化する有機トランジスタ/MEMS の混合回路技術を開発した．これらの回路技術はコストや信頼性が課題となる大面積エレクトロニクスを実現する上で，キー技術になると考えている．

柴田・三田研究室（2006 年度）
intelligent Semiconductor Microsystems Laboratory (iSML)（http://www.else.k.u-tokyo.ac.jp）

右脳型ソフトコンピューティング VLSI: 連想プロセッ

Right-Brain-Computing Integrated Circuits:

サ・システム

Associative Processing Systems

柴田 直，トゥロン トゥウ ブゥイ，早川 仁，

T. Shibata, Trong Tu Bui, H. Hayakawa, Ma Yitao,

馬 奕濤，鹿野博嗣，黄 世燕，森川重毅

H. Shikano, Hwang Se-Yong, S. Morikawa

現在のコンピュータは四則演算の超高速処理に特化

Digital computers are dedicated machines for vary

したマシンであり，人間のように「ものを見て柔軟に

fast execution of numerical calculations. However, their

判断・理解し，即座に適切な行動をとる」といった情

performance is extremely poor in such tasks like see-

報処理は非常に不得手である．入力情報に対し，過去

ing, recognizing, and taking immediate actions, whichの膨大な記憶の中から最も近しい事例を瞬時に想起しare effortless tasks in our daily life. This research aims

これによって次の行動を決定する．こんなアーキテクat building intelligent VLSI systems based on the psy-217

チャを持つコンピュータの基本ハードウェアを，シリchological model of a brain. In our system past experi-

コン超 LSI 技術で実現する研究を進めている．論理演

ence is stored as template vectors in non-volatile vast

算を得意とする現在のマイクロプロセッサに対し，直memories and the maximum-likelihood event to the第4章

感・連想・推論といった処理を得意とした LSI チップ

current event is recalled in real time by a fully parallelを設計・試作してシステムを構成する．単体で脳細胞

processing. The key ingredient of the system is a new

ニューロンと類似の機能を持つ高機能トランジスタ

functional device called（ニューロン MOS，neuMOS）を導入，膨大な template(neuMOS or νMOS) which mimics the action of a群の中から最短距離ベクトルを完全並列探索するアナ

nerve cell neuron at a single transistor level. Based on

ログ連想プロセッサ，0.18 ミクロン CMOS 技術を用

such architecture that "association" is the very comput-

いた超高速ディジタル連想プロセッサ等を，これまで

ing primitive, we are pursuing human-like intelligence

Neuron MOS Transistor

4-3

研
究
報
告

開発した．今後連想を階層的に連鎖させヒトのように

system implementation directly in silicon integrated cir-

思考できるシステムをこれらのチップ用いて構築してcuits. Currently research is in progress for robust

行く．そのために我々の思考過程を柔軟に記述できる

image recognition and voice recognition processing.

APROL（Association Programming Language）の開The sate-of-the-art silicon technology has been utilized

発も行う．四則演算に代わり連想をcomputingto implement such associative processors in both ana-とする実時間事象認識知能システム実現

log and digital CMOS VLSI chips. As a practical applica-を目指す研究である．現在，画像認識・音声認識を

tion of the circuit technology developed for the associa-

テーマに研究を進めている．ここで開発した VLSI 回

tive processor chips, CDMA matched filter chips have

路技術は，実用的な応用として，CDMA マッチト

also been developed.

primitive

フィルタへの応用技術等も開発している．

画像の特徴ベクトル抽出 VLSI 及びそのパターン認識へ

A Robust Feature-Vector Generation VLSIの応用

and their Application to Handwriting Pattern

柴田直，伊藤潔人，山崎英男，高橋徳浩，陳雋，

グエン タン リム，藤田和英，中川琢規，福岡雄大s

Recognition and Medical X-ray Analysis
T. Shibata, K. Ito, H. Yamasaki, N. Takahashi,
Chen Jun, Nguyen Thanh Liem, K. Fujita, T. Nakagawa,Y. Fukuoka

4-3

我々の連想プロセサアーキテクチャを画像認識に用

Since image data are massive in quantity, an effective

いるには，2 次元の画像情報を特徴ベクトル，即ち一dimensionality reduction technique is quite essential in次元の数値列で表現しなければならない．我々はこのrecognition problems. The maximum-likelihood search

目 的 で ， 主 方 向 線 分 投 影 法 （ PPED: Projected

VLSI chips we are developing accept image data in the

Principal-Edge Distribution）と呼ぶ新たな特徴ベク

form of a vector. Therefore we need to generate a fea-

トル表現法を開発した．2 次元画像に対し，縦・横・

ture vector, well representing the characteristic fea-

斜め 2 方向，計 4 方向の線分を抽出してフィーチャー

tures of the original image. In the representation,

マップを作成，そのビットフラッグを線分検出方向に

human perception of similarity among images must be

垂直な主軸上にそれぞれ投影加算して 4 組の一次元数

preserved in the vector space. A robust image represen-

値列を形成する．これらをつなぎ合わせて 64 次元ベ

tation technique for recognition has been developed

クトルとし，64 × 64 ピクセルの画像を表現する．こbased on a hardware intensive algorithm. An input

れは，元画像の特徴を実にうまく表現しており，手書

image either in a binary or grayscale format is subject-

きによるパターンの変形，歪みに対しほとんど影響を

ed to adaptive spatial filtering to generate feature maps,

受けない．従って，単純なテンプレートマッチングのwhich are reduced to a 64-dimension vector by

手法で手書き文字やパターンの認識が大変ロバストに"Projected Principal-Edge Distribution (PPED)" algo-

実行できる．特にこれまで認知の問題として困難だっrithm. The representation has been applied to handwrit-

た重なりパターンの分離認識もできることがわかっ

ing pattern recognition and the cephalometric landmark

た．さらにこの手法を矯正歯科診療におけるセファロ

identification (the clinical practice in orthodontics in

218

X 線写真解析に応用，歯学部学生にとっても高度な訓

dentistry), to investigate the performance. Interestingly,

第4章

練を必要とする解剖学的特徴点抽出の困難な作業が，in hand written pattern recognition, it is shown the sep-

専門医と同様にできることがわかった．今後，連想プ

aration of handwritten overlapping patterns has been

ロセッサと統合し，一般的な知的画像認識システム構

successfully carried out based on the representation,

築へと発展させていく．このベクトル抽出はソフト

although it is a difficult problem in artificial intelligence.

ウェアでは非常に時間のかかる処理であり，neuMOS

Using a simple template matching technique, identifica-を用いたアナログ CMOS 回路技術，および最先端のtion of Sella (pituritary grand), Nasion, and Orbitale has

ディジタル CMOS 回路技術の両方を用いて，独自のbeen successfully carried out. Since the vector forma-

アーキテクチャを持つ特徴ベクトル生成 VLSI チップ

tion processing is computationally very expensive, dedi-の開発を行っている．

cated VLSI chips have been developed both in digital

研
究
報
告

CMOS technology and analog CMOS technology.

実時間動画像処理プロセッサ柴田 直，ハオ・ジア，オゥグ・オストルク，
馬 文静，仁木祐介，金 時煥，萬澤康雄

Real-Time Moving Image Processing VLSI
Systems
T. Shibata, Hao Jia, Öztürk Övgü, Ma Wenjing, Y. Niki,
Kim Sihwan, Y. Manzawa

リアルワールド画像の実時間情報処理を目標に，視Aiming at real time processing of moving images, a

野中の運動物体を着目・連続追尾する Saliency

saliency catcher chip that detects objects in motion in

Catcher，及びキャッチした物体の 3 次元計測を瞬時

non-stationary complicated background sceneries hasに行える VLSI プロセッサの研究を行っている．

been developed. Due to the new quasi-two dimensional

Saliency Catcher については，擬似二次元処理と呼ぶ

processing algorithm we have developed, the chip con-

新たな手法を導入，すべての処理回路をフォトダイ

tains the processing circuit only at the peripheries of

オードアレイの周辺部に配置する構成がとれるため，

the photo sensor array. As a result, a very large fill fac-

各画素部では大きなフィルファクタが実現できた．

tor has been obtained in each pixel processor.

フィルファクタとは，各ピクセルプロセッサ内でフォ

Furthermore, a VLSI system that extracts three-dimen-

トダイオードが占める面積の割合で，これが大きいほ

sional information from the object of interest has been

ど多くの画像情報が処理に取り込める．このチップは，

also developed. Since charge redistribution among mul-

複雑な背景の中から複数の動いている物体を，動きのtiple capacitors are utilized for computation, it enables

大きさとともに検出できる．さらにカメラ自身がブレ

us to build very low-power systems. In these two VLSIて背景が動いていても検出できるという特徴をもつ．

systems, neuron MOS technology has been utilized in

実際にチップで基本性能を確認した．さらに運動物体

realizing flexible hardware processing.

の 3 次元計測をリアルタイムで行うチップも開発した．これはキャパシタ間での電荷の再配置のみを演算に使う回路であり，究極の低消費電力システム実現の可能性を秘めている．

Multi-Clue サーチアルゴリズムによるロバストな顔検出
柴田 直，鈴木康文，森屋大輔，金森 毅，西山未央

Multiple Clue Search Algorithm for Robust
Face Detection
T. Shibata, Y. Suzuki, D. Moriya, T. Kanamori,
M. Nishiyama

顔の検出は，ヒューマンインタフェースの研究におFace localization is an important issue in new genera-

いて重要な課題である．従来，肌色に着目したり，

tion of human interface. There have been many

ニューラルネットによる分類等さまざまな手法が開発

approaches such as skin color detection and using neu-

されているが，写真の撮影条件の影響を受けたり，あral networks. They have, however, many problems such

るいは本当の顔を逃してしまう，いわゆる false nega-

as high sensitivity to photograph exposure conditions,tive の発生といった問題が多かった．本研究では，多and existence of “false negatives”. The objective in our

少の false positive（顔以外のものでも似ていると顔とapproach is to try to minimize the number of “false nega-

219

して検出）はあっても，「本当の顔を絶対に逃さない」

tives”, even it might increase the number of “false posi-

ことを目標とするロバストな顔検出アルゴリズムの基

tives”. Our algorithm can detect non-face images that

礎を，これまでの成果であるエッジベースのベクトル

are very similar to faces. A preliminary research is done

第4
章

表現法（PPED）を発展させて確立した．PPED 法にby extending our edge-based vector image representa-

よる検出は，例えば壁のしみでも眺めていると人間のtion method (PPED). Besides the PPED-based detection

顔に見えてくるといった，人間の認識に非常に近い検

method, two other new vector representations, which

出アルゴリズムであるが，本研究では PPED とは補完

are complementary to PPED, have been developed.

的な性質を持つ，新たな 2 つのベクトル表現法を開発，

Using the multiple clue method with these three repre-

オリジナル PPED ベクトルと同時に用いた多重照合

sentations, a very robust performance in face detection

法（multiple cluematching）の開発により，大変ロバ

has been achieved. We also developed a new distance

4-3

研
究
報
告

ストな顔検出を実現した．さらに PPED ベクトルの各

measure in which the statistical characteristics of a class

エレメントの持つ重要性を，各クラスの統計的性質よare taken into account to determine to the relative signif-

り導き出す手法を開発，これを距離計算に取り込むこ

icance among elements. The new distance measure hasとによりさらに検出精度を上げることができた．

improved the classification performance.

初期視覚プロセッシングシステム
三田吉郎，高山 伸一，布 洋平，柴田 直

Early-vision processing systems
Y. Mita, S. Takayama, Y. Nuno, T. Shibata

フォトセンサと情報処理回路を融合した高機能イ

Intelligent image sensor array system is an integral

メージセンサは発展が期待できる．本研究では，イpart in humanlike versatile systems. An image-sensor

メージセンサを内蔵して，外界の状況から特徴を瞬時

integrated smart feature extraction VLSI is under inves-に抽出する知的情報処理 VLSI の研究を行なっていtigation in this project. Distributed cellular architecture

る．これは本研究室の「右脳的情報処理システム」のis popular for these systems: a photodiode sensor and入力フロントエンドとして用いる予定である．このよsome information processing circuits compose a unit

うな VLSI は，フォトダイオードと処理回路とで演算“cell” and the array of cells constitutes the system.

単位「セル」を構成し，セルを碁盤の目状に並べる構

However, if the cellular architecture tries to physically造が一般的であるが，生体で行なわれているようにセ

imitate living body, three-dimensional wiring is manda-

ル間を配線するためには三次元配線が必要となる．ひtory. However, VLSI wiring is 2-dimensional in nature

るがえって VLSI の配線は原理的に二次元であるかso that some architectural innovation to augment theら，セル同士の配線をいかに工夫して行なうかが問題

missing-one-dimension is necessary. We have proposedとなる．センサをセル同士の交点にずらし，また各セ

architecture where: (1) photodiode is placed at the

ルで一旦情報処理を行なった結果のみを近接セルに転intersection of 4 cell borders and (2) photodiode image

送する二段階方式を用いることで，3 近傍セルまでのis first preprocessed at each connecting cells and only演算をできることを提唱した．0.35μm テクノロジに

the preprossed information is exchanged. By this

おいてチップを試作しリアルタイム動作を行なうこと

architecture, information up to next nearest neighborに成功した．また基礎的データを収集するため，

cell is collectable. A real-time demonstration using

0.35μm バルク基板，0.15μmSOI 基板において光電0.35μm technologies VLSI is successful. Also,

変換効率の測定を行なった．

efficiency of both 0.35μm bulk and 0.15μm SOI technology is measured.

深掘エッチングを応用した MEMS-LSI 融合デバイス
三田吉郎, 久保田雅則，松山知弘，

4-3

etching technology

シーサムラーヌ サックダー，濱口洋平，今井義明，

Y. Mita, F. Marty*, M. Kubota, T. Matsuyama,

白石文高，柴田 直

Srisomrun Sakda, Y. Hamaguchi, Y. Imai, F.Shiraishi,
T. Shibata

220* Ecole Supérieure d'Ingenieurs en Electronique et

第
4
章
研
究
報
告

LSI-MEMS integrated device by deep reactive ion

Electrotechnique (ESIEE), Paris
VDEC 所有 EB 装置を利用してナノリソグラフィを

Silicon deep nano-fabrication technology of struc-

行ない，武田先端知ビル等の深掘り RIE 装置でエッチ

tures having both electron-device-scale (10μm downto

ングを行なって，深掘ナノサイズ構造を作製，電子デ

less than 1μm) lateral resolution and MEMS-scale

バイスサイズ（10 〜 1 ミクロン以下）のパターン精度(more than 40μm) depth, and application to electron

でかつマイクロマシンサイズ（40 ミクロン以上）のdevices is developed. VDEC’s EB writer performs

深さを持つ垂直構造を積極的に利用した電子デバイス

lithography and Deep RIE at Takeda Building performs

応用を試みている．最小サイズ 370 ナノメートル，アetching. Our top data is aspect ratio 1:107 for trenches

スペクト比 1 ： 107 のトレンチ構造を作製することがof 370 nm. This is the record ten times deeper as com-

できるようになった．MEMS 用サブミクロンサイズ

pared to ordinal submicron Deep-RIE technology.

の深掘り構造は，これまでせいぜいアスペクト比 1 ：Based on the technology, a couple of new-concept

10 程度であったが，本研究では一桁優れた結果を出

devices are appearing such as: (1) a “vertical photodi-

している．このエッチング技術を基礎に，シリコンのode” that is made by thermal diffusion on the vertical

垂直面の表面から不純物拡散を行って PN 接合とした

wall of Si Deep Reactive Ion Etching (DRIE) and「垂直フォトダイオード」を作製，既存の平面型ダイ

showed from 25 % to 80 % of photocurrent increase andオードに比較して 25%〜 80%の効率向上ならびにクロ

crosstalk suppression as compared to conventional pla-

ストーク軽減ができることを示した研究，蒸着するだ

nar photodiode, (2) “Self-cut patterning method” that is

けで三次元配線のできる「セルフカットパターニングa three-dimensional wiring technology by a simple

法」とその垂直型コイルへの応用，VDEC で試作した

evaporation on profile-controlled 3-D structure with an

0.15μm 完全空乏型 Silicon on Insulator （FDSOI）

application of vertically-winded coils, and (3) “Silicon on

LSI を，シリコーンゴム（PDMS）やガラス基板に接PDMS” devices that is made by an active-layer transfer-

着し，支持層シリコンを完全にエッチングすることでring technology using 0.15μm Fully-Depleted Silicon

活性部分だけを任意の表面に転写する「Silicon on

on Insulator (FDSOI) LSI pasted on silicone rubber

PDMS」デバイスなどが新たに開発された．

(PDMS) or glass substrate and lost-wafer etching.

高木研究室
Takagi Laboratory（http://www.mosfet.k.u-tokyo.ac.jp/）

Ge Metal-Insulator-Semiconductor (MIS) 界面形

Ge Metal-Insulator-Semiconductor (MIS) FETs
S. Takagi, S. Sugahara, H. Kumagai, T. Uehara,

成技術に関する研究
高木信一，菅原 聡，西川昌志，熊谷 寛，松原 寛

M. Nishikawa, S. Dissanayake, H. Matsubara,
H. Ishikawa

高性能 Ge MISFET を実現するための最大の課題

One of the most critical issues on realizing high per-は，良好な MIS 界面特性の実現である．Ge 上の MIS

formance Ge MISFETs is the formation of MIS inter-

界面形成方法として新たに提案した，Ge 基板上のエ

faces with high quality interface properties. We have

ピタキシャル成長 Si 層を低温でプラズマ酸化する方

proposed plasma oxidation of Si films epitaxially grown法を用いて，界面構造と電気特性の関係を調べたとこ

on Ge at low temperatures as a method of forming MIS

ろ，界面特性は，十分に Si 層を完全に酸化し，GeO2

interface on Ge substrates and have examined the rela-層を形成することにより改善し，界面準位・フラット

tionship between the interfacial physical structures andバンドシフトともに低減することが分かった．また，

the electrical properties. As a result, it is found that the221

Ge 基板を直接オゾン酸化することにより形成したinterface state density and the flat band shift are

cm-2

improved by fully oxidizing Si films and forming

台中盤の良好な界面特性が得られること，また，オゾGeO2/Ge interfaces. Also, we have fabricated第4章

ン酸化は熱酸化と比較して，界面準位・フラットバン

GeO2/Ge MOS interfaces by using ozone oxidation. It

ドシフト・ヒステリシスの全てに関して改善が見られ

is found from these capacitors that the interface state

ることが明らかとなった．

density is as low as middle of 1011 cm-2 order and that

GeO2/Ge 界面の電気的特性を調べたところ，10

11

the interfaces formed by ozone oxidation is superior tothose by thermal oxidation in terms of interface state
density, flat band shift and hysteresis.

4-3

研
究
報
告

Ge Metal-Insulator-Semiconductor (MIS) FET

S. Takagi, S. Sugahara, T. Uehara, S. Dissanayake,に関する研究高木信一，菅原Ge Metal-Insulator-Semiconductor (MIS) FETs

聡，上原貴志，S. Tnabe, K. Ikeuchi

Sanjeewa Dissanayake，田辺 聡，池内克之
Another critical issue on realizing high performance
高性能 Ge MISFET を実現するためのもうひとつのGe MISFETs is the establishment of the formation tech-

課題は，高品位の Ge チャネル層形成，特に極薄のnologies of high quality Ge channels, particularly, ultra-

Ge-On-Insulator（GOI）構造の形成と新しい高移動度

thin Ge-On-Insulator (GOI) channels accompanied byチャネル構造の実現である．今回，正孔移動度として

the new channerl structures. We have succeeded in fab-

極めて高い値が期待できる（110）面をもつ GOI 層を，

ricating (110) surface ultrathin GOI structures, which

酸化濃縮法による実現することに初めて成功するととare expected to provde high hole mobility, by using the

もに，バックゲートによる MOSFET の動作を実証しGe condensation technique. We have also successfully

た．これは，（110）面 Ge MOSFET の初めてのデバ

realized the MOSFET operation of the channels under

イス動作実証である．移動度向上率は，Si のユニバー

the back gate operation. This is the first demonstration

サル移動度と比較して，約 1.4 倍程度であり，今後更of (110) surface Ge MOSFETs. The hole mobilityに，結晶性や界面特性の改善を図る必要がある．

enhancement factor is around 1.4, which can be
improved by optimizing the crystal quality of the GOI
layers and the MOS interface properties.

ひずみ Si MOSFET の電気特性に関する研究
高木信一，Olivier Weber

4-3

Electrical Properties of Strained-Si MOSFETs
S. Takagi, O. Weber

ひずみ Si 中のひずみが MOSFET の電気特性に与えThe impact of strain in strained-Si MOSFETs on the

る影響は，移動度や閾値以外にはほとんど調べられてelectrical properties has not been intensively studies

おらず，不明点が多い．特に，微細化とともに重要に

yet, except for the mobility and the threshold voltage.

なっているクーロン散乱に与えるひずみの効果とそのParticularly, the influence of strain on the Coulomb

物理的機構は十分理解されていない．今回，界面準位

scattering, which becomes more important with scalingと基板不純物に起因するクーロン散乱により決まる反devices, and the physical mechanism have not been

転層移動度に与えるひずみの効果を，n チャネル

understood yet. The impact of strain on the electron

MOSFET に対して実験的に調べた．結果として，基mobility limited by Coulomb scattering (interface states

板不純物に起因するクーロン散乱移動度は引っ張りひand substrate impurities), was experimentally exam-

ずみ印加により向上する一方，界面準位によるクーロ

ined for the first time. Compared to Si devices, theン散乱移動度はひずみ印加により低下することを見出

mobility limited by substrate impurities is enhanced in

した．これらは，電子のサブバンド占有率と散乱確率

strained Si whereas the mobility limited by interfaceの観点から理解できることが明らかとなった．また，

states is degraded. These new findings are explained

ストレス印加に伴う界面準位生成は，引っ張りひずみ

through valleys population and scattering rate consider-222を印加することで低下することが見出され，信頼性のations. It is also found that the interface state genera-

第4
章

点で有利であることが明らかとなった．

tion induced by electrical stress is smaller in strained Si

研
究
報
告

than in Si. This fact is beneficial to the device performance as well as the MOS device reliability.

Si 基板上の III-V 族化合物半導体 Metal-Insulator-

III-V compound semiconductor Metal-Insulator-

Semiconductor (MIS) FET に関する研究

Semiconductor (MIS) FET on Si substrates

高木信一，菅原S. Takagi, S. Sugahara, M. Shichijo, T. Hoshii,

聡，七条真人，星井拓也，

T. Haimoto

灰本隆志
ディープサブ 100 nm 世代では，電流駆動力の増大

Enhancement of carrier transport properties in MOSのためは，キャリア輸送特性を向上させ続けること

channels is regarded as mandatory for continuousが不可欠であるが，n-MOSFET は，二軸の引っ張り

increase in the current drive under deep sub-100 nm

ひずみによる移動度向上以上の手段に欠けている．

regime. As for n-channel MOSFETs, however, any

このため，近年，電子移動度の高い III-V 族半導体

promising technologies after bi-axial tensile strain,

MISFET が興味をもたれている．我々は，このデバ

which can provide the mobility enhancement of twice

イス実現のために，理論解析，Si 及び SiO2 上への高as high as in conventional Si n-MOSFETs, are still lack-

品質 III-V 薄膜層形成，高品質の III-V MIS 構造の形

ing. Thus, III-V semiconductor MISFETs, expected to

成の観点で検討を進めている．理論的解析から，

have higher electron mobility, has recently stirred a

EOT が 1.5 nm 以上では，III-V MISFET は Si や Ge よstrong interest. We have started to examine the feasibil-

りも高い駆動力を発揮されるが，反転層容量が小さ

ity of III-V semiconductor MISFETs on Si platform from

いために，EOT が減少するとその優位性が失われる

the both aspects of theoretical predictions, the forma-

ことが見出された．また，III-V 薄膜層形成に関してtion of III-V films on Si and SiO2 and MIS interface for-は，我々が提案するマイクロチャネルエピタキシー

mation technologies on III-V. It is predicted from the

法と低温バッファ層を含む 2 段階成長法を組み合わせ

theoretical calculations that higher performance is

ることにより，MBE 法を用いて SiO2 の一部に Si 基

expected in III-V bulk MISFETs with thicker Tox typi-

板と結晶方位が揃った GaAs-O-I 層が形成できること

cally thicker than 1.5 nm, while the superiority of III-Vを示した．また，MBE 成長時の成長速度を低下させ

bulk MISFETs becomes reduced with decreasing Tox,

ることで，アンチフェーズドメインの減少と選択成

because of the decrease in inversion-layer capacitance.

長の両方を，比較的よく満足させることができるこ

As for the formation of III-V films, we have demonstrat-とを明らかにした．

ed the successful fabrication of GaAs-OI structures,
where the surface orientation of GaAs-OI layer isaligned to that of the (110) Si substrate by a newly proposed micro-channel epitaxy method combined with a
two-step growth technique. Also, the reduction in thegrowth rate is found to be effective in satisfying thecompeting requirements of the reduction in anti-phasedomains and the selective growth.

4-3

藤島研究室

223

Fujishima Laboratory

第4章（http://www.axcel.k.u-tokyo.ac.jp/）

ミリ波 CMOS ビルディングブロック
藤島実，ライチーホン，本良瑞樹，石橋浩二，

神林裕樹，乾 千乗，高野恭弥

Millimeter-wave CMOS Building Blocks
M. Fujishima, I.C.H. Lai, M. Motoyoshi, K. Ishibashi,
Y. Kambayashi, C. Inui and K. Takano

無線通信市場の拡大に伴い，ミリ波帯を利用する高High-speed and low-power transceivers are required

速，低消費電力トランシーバが求められるようになっin millimeter-wave band as progressing device tech-

研
究
報
告

ている．このために，まずトランシーバの各ブロック

nologies for wireless communications. Considering

において仕様を満たす必要がある．本研究では VCO，

specification in each building block of the transceivers,

可変利得増幅器，ミキサの研究を行った．VCO では

we have studied a voltage controlled oscillator (VCO), a

LC タンクの代わりにリング型の伝送線路を用いるこ

variable gain amplifier (VGA) and mixers for millime-とにより，高い動作周波数を実現するとともに，従来

ter-wave band. To improve the tuning range and phaseのものより優れたチューニングレンジ，位相ノイズを

noise in CMOS VCO, a new ring-shaped transmission

実現した．また，インダクティブゲートを用いること

line for the LC tank is proposed. Besides, we have real-により利得を増やした可変利得増幅器，そして従来とized VGA using inductive gate for gain boosting and

比べて最も高い周波数においてダブルバランスミキサ

double-balanced Gilbert-cell mixer with on-chip balun atとオンチップバランを用いることにより実現した．

the highest operating frequency

ミリ波 CMOS パルスジェネレータ

Millimeter-Wave CMOS Pulse Generator

藤島 実，オンチュアーメット，

M. Fujishima, A. Oncu, B.B.M.W. Badalawa,

バダラワワサンタマーラ，本良瑞樹，王M. Motoyoshi and T. Wang

高精細テレビジョン（HDTV）の画像を非圧縮伝送

We have studied millimeter-wave pulse communica-

可能な高速無線通信を低消費電力で実現するミリ波パtion in 60 GHz band, which realizes uncompressed

ルスで通信の実現に取り組んでいる．しかしながら，

transmission of motion images of high-definition televi-

ミリ波パルスの発生は発振器を用いる方式では消費電

sion (HDTV) with low power consumption. Since an

力が大きい．そこで，本研究では遅延素子列とエッジ

oscillator-based pulse generator in millimeter-wave

合成回路から構成されたミリ波パルスジェネレータを

band consumes large power, we have proposed a new

提案した．その結果，90 nmCMOS を用いて 11.5 mW

CMOS pulse generator, which composes of a series ofの消費電力と 1.15 V の電源電圧で，62.5 GHz のパルス

delay cells and edge combiners. As a result, a carrier

を発生し，1.5 Gbps/bit の通信速度を実現した．

frequency of 62.5 GHz was obtained at a supply voltageof 1.15 V using 90 nm CMOS technology. The power
consumption was 11.5 mW at 1.5 GHz input frequency.

大規模量子計算エミュレータ
藤島 実，後藤陽介

4-3Large-Scale Quantum-Computing Emulator
M. Fujishima and Y. Goto

量子コンピュータは NP 問題（非決定性多項式時間

Quantum computing has attracted many researchers問題）を高速に解くことができると言われ，多くの研

since it solves non-deterministic polynomial (NP) prob-

究者によって研究が行われている．しかしながら，大lems at much higher speed than conventional comput-

規模な量子コンピュータはハードウェアだけでなくエers. However, large-scale quantum computing has not

ミュレータも未だ実現されていない．そこで，本研究

been realized yet. In this study, a new emulation

224

では大規模な量子計算エミュレーションを可能とする

method is proposed, where qubits are replaced with

第4章

新しい手法を提案した．量子計算のメインとなる処理

classical bits executing unitary macro-operations. Here,

において，量子ビットを古典ビットに置き換え，量子the unitary macro-operations to accelerate emulation

操作の組み合わせをユニタリマクロ操作と定義するこ

speed are combinations of basic quantum operations inとで，数百量子ビットを必要とするような量子計算のthe principal stage of quantum-computing algorithm. As

エミュレーションが実現される．この手法を用いるこa result, a quantum computing emulator has been suc-とで，ショアのアルゴリズムを用いた 64 ビットの因

cessfully fabricated, and a 64-bit factorization was

数分解が 40 kbit の古典メモリによってエミュレー

demonstrated with only 40k-bit classical memory,

ションできた．これは量子コンピュータ上で 320 量子

where 320 qubits are required with Shor's algorithm in

ビットを必要とする計算に相当する．

quantum computer.

研
究
報
告

ミリ波 CMOS 用受動回路のモデリングと自動設計
藤島実，ライチーホン，本良瑞樹，小林直樹，

石橋浩二，後藤陽介，乾 千乗

Design and Modeling of Millimeter-Wave
CMOS Passive Circuits
M. Fujishima, I.C.H. Lai, M. Motoyoshi, N. Kobayashi,
K. Ishibashi, Y. Goto and C. Inui

高性能のミリ波回路を実現するには，受動素子のモModeling and design optimization of passive circuits

デリングと最適化設計が不可欠となる．そこで本研究

are indispensable for high-performance millimeter-wave

では，櫛形容量のスケーラブルモデルの実現と，伝送CMOS. Additionally, design automation is desirable for

線路を用いたラットレース型バランの自動設計に取り

reducing design cost. In this study, a size-scalable

組んだ．その結果，櫛形キャパシタに対し，透過特性

model of comb capacitor and a design automation toolの RMS 誤差 7 ％以内，反射特性の RMS 誤差 5 ％以内

using on-chip transmission lines are realized. As aの高周波スケーラブルモデルを実現することができ

result, RSM error is less than 7% at transmission char-

た．また，インピーダンスマッチング特性を持たせる

acteristics and less than 5% at reflection characteristics

ためにスタブを付けた新しいラットレースバランを提in size-scalable model of comb capacitor. On the other

案し，遺伝的アルゴリズム（GA）と，逐次二次計画

hand, a new rat-race balun with stub is proposed for法（SQP）を組み合わせた最適化手法により収束性がimpedance matching, and design automation program

向上した本自動設計プログラムを用いて最適化設計を

is developed with high convergence using sequential

行った．

quadratic problem (SPQ) and genetic algorithm (GA).

4-3
225

第
4
章
研
究
報
告

4．4

研究発表
[6] T. Kazama, T. Nakura, M. Ikeda, and K. Asada,

浅田研究室
研究論文

“Optimization of Active Substrate Noise CancellingTechnique using Power Line di/dt Detector,” in[1] H. Yoshida, M. Ikeda and K. Asada, “A Structural

Proc. of IEEE Asian Solid-State Circuits

Approach for Transistor Circuit Synthesis,” IEICE

Conference (A-SSCC), pp. 239-242, Oct. 2006.

Transactions on Fundamentals, vol. E89-A, no. 12,[7] K. Asada, “CMOS Image Sensors for Smart
Applications”,

pp. 3529-3537, Dec. 2006.
[2] T. Kazama, M. Ikeda, and K. Asada, “LSI Design
Flow for Shot Reduction of Character Projection

the

6th

Taiwan-Japan

Microelectronics International Symposium, Nov.
2006.

Electron Beam Direct Writing Using Combined[8] M. Ikeda, “University-Industry Collaboration for

Cell Stencil,” IEICE Trans. on Fundamentals, Vol.

Nanometer CMOS Design,” the 6th Taiwan-Japan

E89-A, No. 12, pp. 3546-3550, Dec. 2006.

Microelectronics International Symposium, Nov.

[3] T. Iizuka, M. Ikeda, and K. Asada, “Timing-Aware

2006.

Cell Layout De-Compaction for Yield Optimization[9] M. Ikeda, H. Yamauchi and K. Asada, “Tamper

by Critical Area Minimization,” IEEE Transactions

Resistivity Analysis for Nano-meter LSI withon Very Large Scale Integration Systems. (to be

Process Variations,” in Proc. of IEEE International

published)

Conference on Electronics, Circuits and Systems(ICECS), pp. 387-390, Dec. 2006.
[10] T. Iizuka, M. Ikeda, and K. Asada, “Timing-Driven

国際会議論文Redundant Contact Insertion for Standard Cell

[1] M. Abbas, M. Ikeda and K. Asada, “Statistical

Yield Enhancement,” in Proceedings of IEEE

Model for Logic Errors in CMOS Digital Circuits

International Conference on Electronics, Circuits

for Reliability-Driven Design Flow, “IEEE 2006

and Systems (ICECS), pp. 704-707, Dec. 2006.

Design and Diagnostics of Electronic Circuits and[11] Y. Yachide, M. Ikeda, and K. Asada, “High-Speed
3-D Measurement System Using Smart Image

systems, pp. 145-146, April, 2006.
[2] T. Iizuka, M. Ikeda, and K. Asada, “Exact

Sensor and FPGA Based 3-D Engine,” in Proc. of

Minimum-Width Multi-Row Transistor Placement

IEEE International Conference on Electronics,

for Dual and Non-Dual CMOS Cells,” inCircuits and Systems (ICECS), pp. 764-767, Dec.

Proceedings of IEEE International Symposium on
Circuits and Systems (ISCAS), pp. 5431-5434, May

power PRBS Generator with wave-pipeline tech-

2006.

4-4

2006.
[12] M. Sasaki, M. Ikeda, and K. Asada, “4-Gb/s low-[3] M. Ikeda, R. Zheng, S. Komatsu, M. Sasaki, H.

nique in 0.18-um CMOS,” Proc. of the 13th IEEE

Yoshida, T. Iizuka, M. Abbas and K. Asada,International Conference on Electronics, Circuits,“Inttelligtent-PAD: On-chip Interactive Testand Systems, pp. 1007--1010, Dec. 2006.

226

Platform for SoC Design Education,” 6 European[13] M. Ikeda, K.H. Dia and K. Asada, “Pre-condition-

第4章

Workshop on Microelectronics Education, May,ing Free Footless DCVSL for High-performance

2006

Datapaths,” in Proc. of IEEE International

研
究
報
告

th

[4] S. Komatsu, M. Ikeda, K. Asada,” A New Trial on
VLSI Exercise Course for Undergraduate /Conference on Electronics, Circuits and Systems(ICECS), pp. 1053-1056, Dec. 2006.

Graduate School in EE Department,” 6th European[14] H. Yoshida, M. Ikeda and K. Asada, “Exact

Workshop on Microelectronics Education, May,

Minimum Logic Factoring via Quantified Boolean

2006.

Satisfiability,” in Proc. IEEE International[5] K. Asada, “CMOS Smart Image Sensor-3D HS
Meas,” IEEE 2006 VAIL Computer Elements
Workshop, June, 2006.

Conference on Electronics, Circuits and Systems,
pp. 1065-1068, Dec. 2006.
[15] T. Kazama, T. Nakura, M. Ikeda, and K. Asada,“Design of Active Substrate Noise Canceller using[7] Y. Yachide, M. Ikeda, and K. Asada, “Realization ofPower Line di/dt Detector,” in Proc. of IEEE Asia

Real-Time High-Accuracy Multiple-Viewpoint 3-D

and South Pacific Design Automation Conference

Imaging System,” in Proc. of IEICE Society(ASP-DAC), pp. 100-102, Jan. 2007.

Conference 2006, A-1-17, p. 17, Sep. 2006. (in[16] M. Ikeda, T. Sogabe, K. Ishii, M. Mizuno, T.

Japanese)

Nakura, K. Nose and K. Asada, “LAGS System[8] 曹, 佐々木, 池田, 浅田, “低 EMI 自己同期高速伝送

Using Data/Instruction Grain Power Control,”

インターフェイス,” IEICE General Conference, A-

Proc. ISSCC 2007, 3.3, pp. 9-10, Feb. 2007.

1-11, March 2007.

[17] T. Iizuka, M. Ikeda, and K. Asada, “OPC-Friendly[9] Z. Liang, M. Ikeda, and K. Asada, “A Monte-Carlo

De-Compaction with Timing Constraints forAnalysis of static CMOS and Dual-Rail PLA for

Standard Cell Layouts,” IEEE International

Sub-100nm Parameter Variations” IEICE General

Symposium on Quality Electronic Design

Conference, A-3-12, March 2007.

(ISQED), Mar. 2007.
[18] Z. Liang, M. Ikeda, and K. Asada, “Analysis of
Noise Margins Due to Device Parameter
Variations in Sub-100nm CMOS Technology” the

藤田研究室
研究論文

IEEE Workshop on Design and Diagnostics of[1] Y.Liu, S.Komatsu, M.Fujita, “Synchronization

Electronic Circuits and Systems (DDECS), to be

Mechanism of Timed/Untimed Mixed-Signal

presented, April 2007

System Level Design Environment,” IEICE Trans.
On Fundamentals of Electronics, Communications
and Computer Sciences, vol. E89-A, no. 4, pp. 1018-

シンポジウム・研究会・大会等発表

1026, Apr. 2006.

[1] Y.K.Kim, M.Ikeda, and K. Asada,"Sensitivity of[2] 西原佑, 松本剛史, 小松聡, 藤田昌宏, “状態遷移表

CMOS Image Sensor and Scaling,” IEICE

現への変換に基づくハードウェア/ソフトウェア

Technical

協調設計の形式的検証手法,” 電子情報通信学会論

Committee

on

VLSI

DesignTechnologies, pp. 2-6, Sep. 2006 (in Japanese).

文誌, Vol. J89-D, No. 4, pp. 651-659, April 2006.

[2] T. Kazama, M. Ikeda, and K. Asada, “Study on[3] Y.Liu, S.Komatsu, M.Fujita, “The AMS Extension

Active Substrate Noise Cancelling Technique

to System Level Design Language ---SpecC,” IEICE

using Power Line di/dt Detector,” IEICE

Trans. On Fundamentals of Electronics,

Technical Report, vol. 106, no. 468, ICD2006-172,

Communications and Computer Sciences, E89-A,

pp. 7-12, Jan. 2007. (in Japanese)

no. 12, pp. 3397-3407, Dec. 2006.

[3] M. Ikeda and K. Asada, “Measurements and reduc-[4] T. Sakunkonchak, S. Komatsu, M. Fujita,tion of power line noises in SoCs,” IEICE“Synchronization Verification in System-Level

Technical Report, ICD2007-, pp., Mar., 2007. (InDesign with ILP Solvers,” IEICE Trans. on

Japanese)

Fundamentals of Electronics, Communications and[4] H. Yoshida, M. Ikeda, and K. Asada, “Synthesis of
Read-Once Switch Network,” in Proc. of IEICE

Computer Sciences, Vol. E89-A, No. 12, pp.33873396, Dec. 2006.

227

Society Conference 2006, A-3-9, pp. 53, Sep. 2006.
(in Japanese)[5] 飯塚, 池田, 浅田, “非双対型 CMOS 回路に対応し国際会議

た複数列最小幅トランジスタ配置手法,” 電子情報

[1] S. Komatsu, M. Fujita, “An Optimization of Bus

通信学会 ソサイエティ大会論文集, A-3-20, p. 64,

Interconnects Pitch for Low-Power and Reliable2006 年 9 月.

Bus Encoding Scheme,” 2006 IEEE International[6] T. Kazama, T. Nakura, M. Ikeda, and K. Asada,“Active Substrate Noise Cancelling Method using

4-4

Symposium on Circuits and Systems, pp. 17231726, May 2006.

Multiple di/dt Detectors,” in Proc. of IEICE[2] Shunsuke Sasaki, Tasuku Nishihara, Masahiro

Society Conference, C-12-22, p. 83, Sep. 2006. (inFujita, “Slicing-based Hardware/Software Co-

Japanese)design

Methodology

fromFunctional

第
4
章
研
究
報
告

Specications,” Electronic Notes in Theoretical

pp. 95-102, Jan. 2007.

Computer Science, Vol. 159, pages 265-280, May
2006.
[3] S. Komatsu, M. Ikeda, K. Asada, “A New Trial on
VLSI

Test

Exercise

Coursefor[1] 渡辺 翔太, 瀬戸 謙修, 石川 悠司, 小松 聡, 藤田 昌

EE宏, “設計再利用の為のプロトコル変換器合成手

Department,” 6th International Workshop on

法,” 第 19 回 回路とシステム軽井沢ワークショッ

Microelectronics Education, pp. 92-95, Jun. 2006.

プ, pp. 229-234, Apr 2006.

Undergraduate/Graduate

Schoolin[4] Yuji Ishikawa, Shota Watanabe, Kenshu Seto,[2] 瀬戸謙修，藤田昌宏， “メモリアクセスおよびリ

Masahiro Fujita, “Protocol Wrapper Generation

ソース共有を行うカスタム命令自動生成手法,” 電from

子情報通信学会研究会研究報告 VLD2006-105, pp.

Statement

BasedSpecification,”

IWLS(International Workshop on Logic andSynthesis) 2006, pp.118-125, June 2006.

19-24, May 2006.
[3] 松本剛史, 小松聡, 藤田昌宏, “動作合成前後の設計[5] Shota Watanabe, Kenshu Seto, Yuji Ishikawa,

記述に対する記号シミュレーションによる形式

Satoshi Komatsu, Masahiro Fujita, “Automatic

的等価性検証の検討,” 電子情報通信学会技術研究

Protocol Transducer Synthesis aiming at facilitat-

報告, Vol.106, No. 32, pp. 7-12, 2006 年 5 月.

ing IP-Reuse,” Proceedings of International[4] 瀬戸謙修，藤田昌宏， “高位合成技術を利用した

Workshop on Logic and Synthesis (IWLS2006), pp.

カスタム命令自動生成手法,” DA シンポジウム

164-170, Jun. 2006.

2006 論文集, pages 49-54, July 2006.

[6] D. Ando, T. Nishihara, S. Sasaki, T. Matsumoto,[5] 西原佑, 松本剛史, 藤田昌宏, “高位合成を利用した

and M. Fujita, “Design Error Detection in System-

データパス抽象化に基づく等価性検証手法,” DA

Level Designs by Dependence Analysis andシンポジウム 2006 論文集, pp. 151-156, July 2006.

Formal Checker,” In Proc. of International[6] 松本剛史, Thanyapat Sakunkonchak, 齋藤寛, 小松Workshop on Logic and Synthesis 2006, pp. 255-聡, 藤田昌宏, “線形計画法を利用したシステムレ

262, June 2006.

ベル設計での動作並列化前後での等価性検証手[7] Tasuku Nishihara, Takeshi Matsumoto, Masahiro
Fujita, “Equivalence Checking with Rule-Based法,” DA シンポジウム論文集, pp. 157-162, 2006 年
7 月.

Equivalence Propagation and High-Level[7] 安藤 大介, 西原 佑, 松本 剛史, 藤田 昌宏, “依存解Synthesis,” In Proc. of the International Workshop

析と形式的検証による C ベース言語プログラムのon High Level Design Validation and Test, pages

誤り検出手法,” 第 8 回 組込みシステム技術に関す

162-169, November 2006.

るサマーワークショップ 予稿集, pp. 99-106, 2006

[8] Shota Watanabe, Yuji Ishikawa, Kenshu Seto,
Satoshi

KomatsuandMasahiro

年 7 月.

Fujita,[8] 安藤 大介, 西原 佑, 松本 剛史, 藤田 昌宏, “システProtocolムレベル設計に対する拡張システム依存グラフ

Transducer,” Proceedings of the Internationalを利用した記述チェッカ,” 電子情報通信学会技術

Conference on Field Programmable Technology

研究報告 Vol. 106, No. 547, pp. 37-42, 2007 年 3 月.

“Dynamically4-4

国内学会，研究会等

Reconfigurable(ICFPT06), pp. 341-344, Dec. 2006.

[9] 石川悠司, SeongWoon Kang, 李蓮福, GiLark Park,

228[9] Shota Watanabe, Kenshu Seto, Yuji Ishikawa,

渡邊翔太, 瀬戸謙修, 小松聡, 浜村博史, 藤田昌宏

第4章

Satoshi Komatsu, Masahiro Fujita, “Protocol“ハードウェア設計における設計資産の仕様記述

Transducer Synthesis using Divide and Conquer

およびその検証手法,” 電子情報通信学会技術研究

Approach,” Proceedings of The 12th Asia and報告, Vol. 106, No.547, pp. 43-48, 2007 年 3 月.

研
究
報
告

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第
4
章

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4-4
233

第
4
章
研
究
報
告

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1057, 2006.

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2006.

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1089, 2006.

pp. 146, 2006.

研
究
報
告

SSDM, pp. 396-397, 2006.

Strained Si/SiGe/Ge Channels”, ICICDT2006

B4-1, 2006.

第4章

Trap Density in Ge-MIS Interfaces”, Ext. Abs.
[18] H. Kumagai, M. Shichijo, H. Ishikawa, T. Hoshii, S.

Devices, Acropolis Congress Center, Nice, France,

234

S. Takagi, “Quantitative Evaluation of Interface“Mobility-Enhanced CMOS Technologies Using[11] S. Takagi, T. Tezuka, T. Irisawa, S. Nakaharai, T.

4-4[17] N. Taoka, K. Ikeda, Y. Yamashita, N. Sugiyama and[23] S. Takagi, K. Ikeda, T. Maeda, S. Nakaharai, N.

[14] S. Takagi, T. Tezuka, T. Irisawa, S. Nakaharai, T.

Sugiyama, T. Uehara and S. Sugahara, “Metal

Numata and N. Sugiyama, “Device and Substrate

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Enhancement (invited)”, 2006 Asia-Pacificfor sub-30nm FETs, Monterey, USA, 2006.

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Hirashita, Y. Moriyama, K. Usuda, K. Ikeda, N.

2006. 7. 3-5, Tohoku University, Sendai, pp. 11-16,

Taoka, Y. Yamashita, M. Harada, T. Maeda, T.

2006.

Yamamoto and N. Sugiyama,” Mobility-Enhanced[15] K-H. Park, K. Hirakawa and S. Takagi, “Low-tem-

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2006.

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Nanoelectronics, pp. 27-28, 2006.

165, 2006.

[26] N. Sugiyama, S. Nakaharai, N. Hirashita, T.

Tezuka, Y. Moriyama, K. Usuda

Semiconductor Interface Specialists Conference

and S. Takagi,”(SISC) P.25, 2006.

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T. Numata, T. Tezuka, N. Sugiyama and S. Takagi,

2006“Novel Anisotropic Strain Engineering on (110)-

Nanotechnology

Materials

and[28] T. Maeda, Y. Morita, M. Nishizawa and S. Takagi,

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2006.

2007.

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Tokyo, Tokyo, Japan, pp. 79-103, 2007.

the 2006 Joint International Electrochemical
Society Meeting, Cancun, Mexico, ECS Trans. Vol.
3, Issue. 7 pp. 823-829, 2006.
[30] N. Sugiyama, T. Tezuka, T. Irisawa, K. Usuda, Y.

著書[1] Fully-Depleted

SOI

CMOS

Circuits

andMoriyama, S. Nakaharai, N. Hirashita, T. Mizuno

Technology for Ultralow-Power Applications

and S. Takagi, “Recent progress in Ge condensa-(Editors: Sakurai, Takayasu, Matsuzawa, Akira,tion technology for advanced strained channel FET

Douseki, Takakuni), Springer, (ISBN: 0-387-29217-(invited)”, SiGe & Ge: Materials, Processing, and9), 8.3.1: K. Uchida and S. Takagi, pp. 372-385,

Devices Symposium, the 2006 Joint International

2006.

Electrochemical Society Meeting, Cancun,[2] 高木信一, 第 23 章 半導体素子プロセス 23.8 デバ

Mexico, ECS Trans. Vol. 3, Issue. 7 pp. 1015-1022,

イスプロセスの将来, 表面物性工学ハンドブック

2006.

第 2 版, 丸善, 2007.

[31] Y. Moriyama, N. Hirashita, E. Toyoda, K. Usuda, S.
Nakaharai, N. Sugiyama and S. Takagi,“Examination of the surface cleaning of GOI and4-4

総説・解説論文

SGOI substrates for Ge epitaxial growth”, SiGe &[1] 手塚勉, 中払周, 守山佳彦, 平下紀夫, 豊田英二, 杉

Ge: Materials, Processing, and Devices

山直治, 水野智久, 高木 信一, “(解説)高移動度チャ

Symposium, the 2006 Joint International

ネルを有するひずみ Si-on-insulator/ひずみ SiGe-

Electrochemical Society Meeting, Cancun,

on-insulator デュアルチャネル CMOS の作製と電Mexico, ECS Trans. Vol. 3, Issue. 7 pp. 1183-1190,

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2006.

ム部門誌), Vol. 126-C, No. 11, pp. 1332-1339, 2006.

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Yamamoto, N. Sugiyama and S. Takagi,”
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シンポジウム・研究会・大会等発表[1] 高木信一, “（基調講演）最先端 LSI のための高性

235

第
4
章
研
究
報
告

能・新構造 CMOS デバイス技術 “, 「アジレン[12] 田岡紀之, 池田圭司, 山下良美, 原田真臣, 山本豊

ト・メジャメント・フォーラム 2006」Wireless /二, 杉山直治, 高木信一, “コンダクタンス法によるComponent /Semiconductor Test Day, 東京コン

Ge-MIS 界面欠陥の特性評価”, ゲートスタック研

ファレンスセンター・品川, 2006.

究会 ― 材料・プロセス・評価の物理 ―（第 12[2] 高木信一, “MOS 反転層の物性とキャリア輸送現象の基礎 “, 2006 年国際固体素子・材料コンファ[13] 前田辰郎, 森田行則, 西澤正泰, 高木信一, “Ge 窒化レンス（SSDM）ショートコース「ますます重要

膜を界面層とする HfO2/Ge-MIS 構造の特性”,となる MOSFET の物理を理解する」, パシフィコ

ゲートスタック研究会 ― 材料・プロセス・評価

横浜, pp. 3-38, 2006.

の物理 ―（第 12 回研究会）, 2007 年 2 月 3 日(金)[3] 鈴木邦広, 池田圭司, 山下良美, 高木信一, “Ge 基板
中への B イオン注入分布”, 第 67 回応用物理学会
学術講演会，立命館大学，Sep. 2006.
[4] 田岡紀之, 池田圭司, 山下良美, 原田真臣, 山本豊〜 4 日(土), 東レ総合研修センター, 2007.
[14] 高木信一, “高性能 LSI のための新構造・新材料
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ル講演 CT-1「CMOS を越える革新デバイスの二, 杉山直治, 高木信一, “コンダクタンス法による現状と展望」, 名城大学天白キャンパス（名古屋Ge-MIS 界面準位の応答特性評価”, 第 67 回応用物

市）, 2007.

理学会学術講演会，立命館大学，Sep. 2006.

[15] 土屋英昭, 高木信一, 三好旦六, “準バリスティック[5] 前田辰郎, 高木信一, 大西剛, Mikk Lippmaa, “硫黄MOSFET における弾性散乱および非弾性散乱のによるゲルマニウム表面の原子層パッシベー

役割”, 第 54 回応用物理学会関係連合学術講演会，ション”, 第 67 回応用物理学会学術講演会，立命青山学院大学，Mar. 2007.

館大学，Sep. 2006.

[16] 手塚勉, 平下紀夫, 守山佳彦, 中払周, 杉山直治, 高[6] 臼田宏治, 入沢寿史, 沼田敏典, 平下紀夫, 高木信

木信一, “ひずみ SOI 基板上の SiGe の酸化濃縮に一, “平面 NBD 法による圧縮ひずみ SGOI 層のメ

よるひずみ SiGe-on-insulator 層の形成”, 第 54 回応

サ形成後の面内ひずみ評価”, 第 67 回応用物理学

用物理学会関係連合学術講演会，青山学院大学，

会学術講演会，立命館大学，Sep. 2006.

Mar. 2007..

[7] 手塚勉, 中払周, 守山佳彦, 平下紀夫, 杉山直治, 田[17] 水野智久,

入沢寿史，守山佳彦，平下紀夫，沼邊 顕 人 , 臼 田 宏 治 , 高 木 信 一 ,” ひ ず み SGOI-

田敏則，手塚勉，杉山直治，高木信一, “(110)面pMOSFET における高温下での正孔移動度増大”

上の非等方ひずみ Si p-MOS トランジスタ技術―

第 67 回応用物理学会学術講演会，立命館大学，

概念とドレイン電流向上特性―”, 第 54 回応用物

Sep. 2006.

理学会関係連合学術講演会，青山学院大学，[8] Sanjeewa Dissanayake, 熊谷寛, 菅原聡, 高木信一,”

4-4回研究会）, 東レ総合研修センター, 2007.

Mar. 2007.

Fabrication of (110) GOI Layers by Ge[18] 入沢寿史, 手塚勉, 杉山直治, 高木信一, “一軸性ひCondensation of SiGe/ (110) SOI Structures”, 31p-

ずみ SOI を用いた Tri-Gate nMOSFET の高性能

ZG-15, 第 67 回応用物理学会学術講演会，立命館化”, 第 54 回応用物理学会関係連合学術講演会，大学，Sep. 2006.

青山学院大学，Mar. 2007.

[9] 高木信一, “高性能 LSI のための新構造 CMOS デバ[19] 中払周, 手塚勉, 平下紀夫, 豊田英二, 守山佳彦, 杉

イ ス 技 術 “, ISTF（ Industry Strategy and山 直 治 , 高 木 信 一 ,” 酸 化 濃 縮 法 に よ る Ge-on-

Technology Forum）2006, ウェ−ハプロセスセッ

Insulator(GOI) の高純度化条件”, 第 54 回応用物理

236

ション「ナノ時代のデバイス技術」, パシフィコ

学会関係連合学術講演会，青山学院大学，Mar.

第4
章

横浜, 2006.

2007.

研
究
報
告

[10] 高木信一, “極限性能新構造トランジスタ基盤技[20] 杉山直治, 沼田敏典, 平下紀夫, 入沢寿史, 高木信術”, 2006 年半導体 MIRAI プロジェクト成果報告

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会,つくば国際会議場, p. 29-36, 2006.

転位に起因したリーク特性の改善”, 第 54 回応用[11] 高木信一, “ナノ CMOS 時代のデバイス高性能化技術(High Performance Device Technologies in

物理学会関係連合学術講演会，青山学院大学，
Mar. 2007.

Nano CMOS Era)”, 東京大学 21 世紀 COE プログ[21] 守山佳彦, 平下紀夫, 杉山直治, 高木信一, “非対称ラム「未来社会を担うエレクトロニクスの展開」

反射 XRD による SGOI(110)基板の非等方緩和率

最終シンポジウム「豊かな社会を築くセキュア

評価”, 第 54 回応用物理学会関係連合学術講演会，

ライフ ・エレクトロニクス」, pp. 153-158, 2007.

青山学院大学，Mar. 2007.

[22] 山下良美, 田岡紀之, 原田真臣, 山本豊二, 杉山直中野義昭, “Si 上高品質 III/V 族化合物半導体薄膜

治, 高木信一,” ホットワイヤー CVD SiN を用いた形成に向けた MOVPE バッファ層の初期成長過

Ge-MIS 構造の特性”, 第 54 回応用物理学会関係連

程観察”, 第 54 回応用物理学会関係連合学術講演

合学術講演会，青山学院大学，Mar. 2007.

会，青山学院大学，Mar. 2007.

[23] 平下紀夫, 手塚勉, 杉山直治, 高木信一, “二段階酸[34] 朴敬花, 平川一彦, 高木信一, “Si-MOSFET2 次元電化濃縮法による低貫通転位密度 SGOI 基板の作製

子系のエネルギー緩和 (II)−散乱プロセスとスク

2． 貫通転位低減機構”, 第 54 回応用物理学会関係

リーニング効果”, 第 54 回応用物理学会関係連合

連合学術講演会，青山学院大学，Mar. 2007.

学術講演会，青山学院大学，Mar. 2007.

[24] 前田辰郎, 森田行則, 西澤正泰, 高木信一, “Ge 窒化[35] 山本豊二, 原田真臣, 田岡紀之, 山下良美, 杉山直

膜を界面層とする HfO2/Ge-MIS 構造の特性”, 第治, 高木信一, “バンド間トンネルを考慮した短54 回応用物理学会関係連合学術講演会，青山学

チャネルダブルゲート Ge-MISFET の性能予測”,院大学，Mar. 2007.

第 54 回応用物理学会関係連合学術講演会，青山[25] 松原寛, 熊谷寛, 菅原聡, 高木信一, “低温コンダク

学院大学，Mar. 2007.

タンス法による SiO2/Ge MIS 界面準位の特性評
価”, 第 54 回応用物理学会関係連合学術講演会，
青山学院大学，Mar. 2007.
[26] 熊谷寛, 七条真人, 松原寛, 菅原聡, 高木信一, “Ge

藤島研究室
研究論文

上極薄 Si のプラズマ酸化による SiO2/Ge MIS[1] I.C.H. Lai and M. Fujishima, “A New On-Chip

キャパシタの電気特性”, 第 54 回応用物理学会関

Substrate-Coupled Inductor Model Implemented

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State Circuits, vol. 41, no. 11, pp.2491-2499 2006.

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[28] 田辺聡, 上原貴志, 中根了昌, 菅原聡, 高木信一,”

1872-1879 2006.

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ウェーブ伝送線路のモデル」，電子情報通信学会

学術講演会，青山学院大学，Mar. 2007.

論文誌 C, vol. J89-C, no. 10, pp. 669-671 2006.

[29] 星井拓也, 出浦桃子, 七条真人, 杉山正和, 菅原聡,

[4] 金子，藤島，「オンチップ伝送線路を用いたフィ

中野義昭, 高木信一, “Si 基板上への InGaAs の成長

ルタの自動設計」，電子情報通信学会論文誌 C,における InP バッファーの有効性”, 第 54 回応用物

vol. J89-C, no. 10, pp. 678-680 2006.

理学会関係連合学術講演会，青山学院大学，
Mar. 2007.
[30] 西川昌志, 熊谷寛, 菅原聡, 高木信一, “オゾン酸化

国際会議

及び熱酸化により作製された Ge MOS 構造の電[1] K. Yamamoto and M. Fujishima, “70GHz CMOS

気特性”, 第 54 回応用物理学会関係連合学術講演

Harmonic Injection-Locked Divider,” IEEE会，青山学院大学，Mar. 2007.

International Solid-State Circuits Conference, pp.

237

600-601 2006.

第4章[31] 高木信一, 杉山正和, 菅原聡, “III-V 族化合物半導体
n-MOSFET と Si ・ Ge n-MOSFET の電流駆動力の[2] M. Shimura and M. Fujishima, “An on-Chip High-比較 “, 第 54 回応用物理学会関係連合学術講演会，

Speed Solver of Inverse Problems Based on Quan-

青山学院大学，Mar. 2007..

tum-Computing Principle,” IEEE International[32] 上原貴志, 田辺聡, 松原寛, 中根了昌, 菅原聡, 高木
信一, “原子状水素アニールによる Si/Ge/SOI 構造

Symposium on Circuits and Systems, pp. 113-118
2006.

メタル S/D pMOSFET の特性改善”, 第 54 回応用[3] M. Motoyoshi and M.Fujishima, “In Situ Evalua-

物理学会関係連合学術講演会，青山学院大学，

tion Method for On-Chip Inductors Using

Mar. 2007.

Oscillator Response,” IEEE 2006 Custom[33] 出浦桃子, 杉山正和, 星井拓也, 菅原聡, 高木信一,

Integrated Circuits Conference, pp. 369-372 2006.

4-4

研
究
報
告

[4] Y. Goto and M. Fujishima, “Large-Scale Quantum[2] 谷本, 藤島, “スローウェーブコプレナ導波路のモ

Computing Emulation Based on Unitary Macro-デリング”, 2006 年電子情報通信学会総合大会

Operetions,” 2006 International Conference on
Solid State Devices and Materials, pp. 278-279
2006.
[5] I.C.H. Lai, H. Tanimoto and M. Fujishima, “On-（東京）2006 年 3 月[3] 新山, 藤島, “キーロンダリングを用いたストリー
ム暗号”, 2006 年電子情報通信学会総合大会（東京）2006 年 3 月

Chip Asymmetric Coaxial Waveguide Structure for[4] 金子, 藤島, “オンチップ伝送線路を用いたフィル

Chip Area Reduction,” 2006 International Confer-

タの自動設計”, 2006 年電子情報通信学会総合大ence on Solid State Devices and Materials, pp. 60-会（東京）2006 年 3 月

61 2006.
[6] I.C.H. Lai and M. Fujishima, “An Integrated 20-26
GHz CMOS Up-Conversion Mixer with Low Power
Consumption,” 32nd European Solid-State Circuits
Conference, pp. 400-403 2006.
[7] B.B.M.W. Badalawa, A. Oncu, T. Wang and M.

[5] 王, 藤島, “形状依存を考慮した 110GHz までの
MOSFET のモデリング”, 2006 年電子情報通信学会総合大会（東京）2006 年 3 月[6] 後藤, 藤島, “ユニタリマクロ命令を用いた大規模量子計算エミュレータ”, 第 10 回システム LSI ワー
クショップ（北九州）2006 年 11 月

Fujishima, “22-29GHz CMOS Pulse Generator for[7] 石橋, 藤島, “サイズ依存を考慮した櫛型キャパシ

Ultra-Wideband Radar Application,” 32nd Euro-タのモデリング”,第 10 回システム LSI ワーク

pean Solid-State Circuits Conference, pp. 279-282

ショップ（北九州）2006 年 11 月

2006.

[8] 神林, ライチーホン, 藤島, “20-26GHz 低消費電力[8] M. Motoyoshi and M. Fujishima, “43μW 6GHzCMOS アップコンバージョンミキサ”, 第 10 回シCMOS Divide-by-3 Frequency Divider Based on

ステム LSI ワークショップ（北九州）2006 年 11

Three-Phase Harmonic Injection Locking,” 2006
IEEE Asian Solid-State Circuits Conference, pp.
183-186 2006.
[9] I.C.H. Lai, Y. Kambayashi and M. Fujishima, “60GHz CMOS Down-Conversion Mixer with Slow-

月[9] 王, バダラワ, オンチュ, 藤島, “90nm CMOS を用いた 22-29GHz UWB レーダ用パルスジェネレータ”, 電子情報通信学会技術研究報告（広島）2006
年 12 月Wave Matching Transmission Lines,” 2006 IEEE
Asian Solid-State Circuits Conference, pp. 195-198
2006.

4．紀要，その他
5．著書

3．国内学会，研究会等

4-4
238

第
4
章
研
究
報
告

[1] Minoru Fujishima,“Semiconductor Nanostructures[1] 渡辺, 山本, 藤島, “デュアルピーク電圧制御発振器

and Nanodevices (Nanodevices and Circuits 5),”の試作と解析”, 2006 年電子情報通信学会総合大edited by A.A. Baladin and L.K. Wang, American会（東京）2006 年 3 月

Scientific Publishers, Chap. 9, pp. 384-408, 2006

4．5

特許・受賞等
Shibata, “Self-Patternng Metal Deposition on Deep

浅田・池田研究室
受賞

Three-Dimensional Micro Structures for Vertically
Buried Inductors,” in Technical Digest of the 17th

[1] T. Iizuka, M. Ikeda, and K. Asada,

Micro Mechanics Europe (MME 2006), pp. 85-88,

Yield-Southampton, UK, Sep. 2006.

oOptimized Standard Cell Layout IP Synthesis
System,the 8th IP Award from LSI IP DesignAward Committees, May 2006. (IP Award 2006)[2] T. Iizuka, M. Ikeda, and K. Asada, “Timing-Driven
Redundant Contact Insertion for Standard Cell
Yield

Enhancement,”

in

Proc.

of

IEEE

藤島研究室
受賞
[1] 第 8 回 LSI IP デザイン・アワード

International Conference on Electronics, Circuits[2] Shota Watanabe, Kenshu Seto, Yuji Ishikawa,and Systems (ICECS), pp. 704-707, Dec. 2006.

Satoshi Komatsu, Masahiro Fujita, “Protocol(Best Student Paper Award)

Transducer Synthesis using Divide and Conquer[3] 平成 17 年度電子情報通信学会

論文賞 “On-Chip

Approach,” Proceedings of The 12th Asia anddi/dt Detector Circuit,” 名倉 徹, 池田 誠, 浅田 邦

South Pacific Design Automation Conference

博, 2006 年 5 月 27 日

(ASPDAC2007), pp. 280-285, Jan. 2007. (Best[4] 佐々木 昌浩，池田 誠，浅田 邦博， 低電圧動作

Paper Award)

オンチップ・マトリックスアレイ高精度温度計
測・管理システムの構築 ，第 8 回 LSI IP デザイ
ン・アワード，研究助成，2006 年 5 月

IP 賞[1] 「70GHz で動作する低消費電力・広動作周波数
範囲周波数分周器」

柴田・三田研究室
受賞

藤島 実，山本 憲[1] 山崎英男（学生 D3）第 8 回 LSI IP デザイン・ア
ワード，研究助成，2006 年 5 月[2] MicroMechanics Europe Workshop (MME ’06,
Southampton, UK) Best Poster Award

for

研究助成
[1] 「小型・低損失オンチップ伝送線路」
藤島 実，ライ・チー・ホン，谷本 英之

Kenichiro Hirose, Yoshio Mita and Tadashi

4-4
239

第
4
章
研
究
報
告

第5章

付録

5．1 VDEC 利用規程・申し込みガイド
5.1.1 概要
VDEC は，全国の大学・高専向けに様々な支援事業を

VDEC のシステムは，Internet と Unix operating system の上になりたっているので，Internet の仕組や Unixについての素養はあらかじめ付いていることを期待して実施している．

いる．従って，利用でトラブルが起こったときには研究

1. CAD ツールの共同利用

室や学校のネットワーク管理者と十分連絡をとって，問2. VLSI 試作サービスの共同利用

題を切りわけながら対処することが勧められる．

3. CAD ツール講習会（8-9 月・ 3 月）
4. 社会人リフレッシュ教育（12 月-1 月，学生も参加可能）
5. VLSI デザイナーフォーラム（若手の会）
6. 大型装置利用

5.1.2 まずはじめに
VDEC からのおしらせ，また講習会・リフレッシュ教
育を除く全ての申込や問い合わせには，VDEC の WEB

CAD ベンダー，試作会社等のアカデミック向けの協ページ http://www.vdec.u-tokyo.ac.jp/ を用いている．

力により，それぞれのサービスを大幅なアカデミック

一部のページは秘密等が含まれるため，WEB アクセス

ディスカウントで提供している．VDEC 設立以来，これ用アカウント・パスワードならびにアクセスしているマまでの実績では，CAD の利用・ CAD 講習会は無償，

シンの Internet Protocol （IP）アドレスによって制限

LSI 試作サービスは海外での類似サービスの半額以下，をかけている．

大型装置は消耗品実費負担のみとなっている．見返りと従って，VDEC を利用したい場合，前もって教員によ

して，ユーザには VDEC を利用する「顧客」ではなく，るアカウントの申請が必要である．登録は無料．資格のVDEC と一緒になってサービスを向上させる「主体」と審査を行うため十分な（サービス開始前 1 ヶ月以上）時しての自己研鑽と協力を期待している．全国の研究室が間的余裕をもって，申込をお願いしたい．申込から概ねバーチャルな一つの研究室として助けあいができるよう数週間が経過した後，WEB ページアクセス用のアカウ

な状況を理想とし，限られたスタッフの中，日々支援活

ントとパスワードが発行される．アカウントは，半角英動を行っている．

大文字 2 字 + 半角数字 5 桁（例: VD00000）からなる．

サービスの対象は基本的には，大学・高専であり，端

5-1
240

第
5
章
付
録

的にはメールアドレスとして「.ac.jp」を持つ教員と，申込で特に注意する点は，VDEC の WEB にアクセス

その研究室内の教職員と学生を対象とする．それ以外のしたい研究室のマシンの IP アドレスを入力することで研究所の利用や，企業との共同研究については個別の判ある．学校の中にあるマシンからのみアクセスを許可し断を要する．特に CAD ツールについては CAD ベンており，プロバイダーのアドレスならびに，Proxy サー

ダーとのライセンス規定に抵触しないよう細心の注意がバのアドレス登録は禁止する．入力の際は，必要であるため，VDEC の担当者（vdec@vdec.u-

133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半tokyo.ac.jp）に必ず相談いただきたい．その他のサービ角」の英数字で，「,」（半角カンマ）で区切って，途中スについては VDEC の裁量範囲が広くなるので可能性

改行を入れずに入力する．また，ここで入力するアドレが高くなるが，こちらもあらかじめ相談いただきたい．

スは，「ネットワークの外部から見えるアドレス」であ企業との共同研究については，少なくとも非営利，アカることに注意する．特に，NAT（IP masquerade とい

デミック側が 51%以上のイニシアチブを取る研究である

うプログラム名で呼ばれることもある．機能としてはことが必要である．

NAT が正しい．） で研究室内をローカルネットワーク

また，CAD の申込や試作申込，装置利用申込など，にしている場合は，NAT サーバのアドレスを入力する．

契約にかかわる作業は全て，代表の教員の方々に行ってよくある間違いとして，ローカルネットワークの IP，

いただくことをお願いしている．研究室のメンバが代理

例えば「192.168.X.XX」を登録したためアクセスできなで行うことも現実には可能であるが，その場合もあくま

くて困っている例がある．

で教員の了解をとり，代理としての心構えで望んでいた
だきたい．

ネットワークが変更になるとか，研究室のマシン増設などで IP アドレスを変更する場合は同じく，申込の行き届いたコンピュータのみに限定すること・ DHCP サーバにより動的に割り当てられた IP アドレスやローカルアドレスなどは登録できない（しても意
味が無い）・ Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためである
図 5.1

VDEC ホームページのインデクスフレームので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

5.3 CAD ツールの共同利用
VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソ
フトウェアは，VDEC の VLSI 試作以外のアカデミック
図 5.2

アカウント登録・変更ページの入口

用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．
LSI の設計には，CAD ソフトと共に，パラメータやライブラリが必要であるが，これも職員や関連研究室のボランティアにより，充実のための努力が払われている．
ボランティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEB アカウントが必要である）．NDA 事項を了解いた
だきサイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
申請時に WEB から入力する内容は以下のとおり．
・ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）

図 5.3

アカウントの新規登録の注意点

・用途・メディアリクエスト（使用する Operating System をページから「登録内容変更」を行う．特に，古い IP が選んでチェックする）．

使えなくなるといった大幅なネットワークの変更がわ

・利用する研究室所有ワークステーションのホストネー

かっている場合は，まえもって新旧両方のアドレスを登ム（VDEC，端的には usr1 から名前→ IP アドレスの録しておく．万一アクセスできなくなった場合は，「新解決ができる，「.ac.jp」で終わるホスト名であること

規登録」を行い，同じ E-Mail アドレスを入力することが条件．）

で上書き変更が可能である．

ソフトウェアの CDROM（メディア）について，【登録する IP アドレスに関する要件】
・アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない
・ IP アドレスの登録数には制限を設けないが，管理のVDEC の創設期においては，メディアを近隣の研究室で「回覧」していたが，インターネットの発達により回線が豊富になったので，現在では CD に書き込める ISO イ
メージファイルで提供している．提供するサイトは，
usr1.vdec.u-tokyo.ac.jp である．メディアのリクエスト

5-1
241

第
5
章
付
録

図 5.5図 5.4 CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

CAD 利用者メーリングリスト登録における注意点

初期設定等はやり方を一度経験すれば簡単であるが，はじめてのときは様々な問題が置こることもある．
VDEC に対する大幅なアカデミックディスカウントの引を怠ると，上記ホストにログインできないので注意が必き換えとして，各研究室は CAD ベンダーによる直接の要である．usr1 のアカウントも職員の手によって手動サポートを受けられない．かわりに VDEC では，で発行するので，CAD を申請してから 2 週間程度の時「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用間差がある．usr1 へのログインは，WEB アカウントの意している．質問はこちらのメーリングリストを利用い

英 字 を 「 小 文 字 に し た も の 」， た と え ば W E B にただきたい．CAD を利用する研究室の構成員のどなた「VD00000」でアクセスできている場合，usr1 にはでも投稿，返答してよい．CADuser ML の注意点は以「vd00000」でログインする．パスワードは大文字小文

下のとおり．

字の変換を「しない」ので，こちらも注意が必要である．

1. WEB ページから，利用するメンバの E-Mail アドレス

メディアを取得した後，プログラムをインストールし，を登録すること．特にその際，「.ac.jp」で終わるアド

初期設定ファイルを整備する．特に，ライセンスファイ

レスを利用し，メールはプロバイダ等に転送しない

ルは WEB 経由で別途取得の上設定するか，環境変数

こと（情報漏洩の観点から）．

LM̲LICENSE̲FILE 等を （ライセンスサーバのポート

2. リストの更新は頻繁におこない，卒業生へのメール

番号）@（ライセンスサーバ）の形式で設定する．また，配信は速やかに停止すること．特に 4 月に注意．

/etc/hosts ファイル等を設定し，ライセンスサーバを

3. メールをする前に，あらかじめ CADuser ML の過去「ローカルのネットワーク相当でアクセスできるように」記事検索が WEB からできるので，類似の質問が無いする．端的には，手元のワークステーションにおいて，かどうか検索してから投稿すること．

例えば「vdec-cad1」と指定するだけで，FQDN 形式の4. 機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は ，「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP アドレス

CADuser に送ってはならない．各試作のメーリングが引けるように設定する．

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第
5
章
付
録

リストに送ること

CAD ツールを実行するためには，VDEC または地域

5. 問題解決したら，問題，原因，解決法をまとめて投拠点校のライセンスサーバによる認証が必要である．ラ

稿すること （必須ではないが，ネット利用のエチ

イセンスファイルまたは環境変数の変更により認証を行ケットといえる）．

うライセンスサーバを切り替えることが出来るので，ライセンスは年度単位で申込みを受けつけしている．

VDEC または地域拠点校のどちらかのライセンスサーバ

各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

がメンテナンス等の事情により停止している場合でも，末に，CADuser ML と WEB 上に，次年度の CAD 利用

稼働中のもう一方のライセンスサーバを選択することに申込案内が出るので忘れずに申込する．4 月中は移行期

より CAD を実行することが可能である．また，ライセ

間として前年度申込のライセンスも有効にしてあるが，ンスサーバの認証は，CAD ツール起動後も数分おきに4 月末に切れるため，そのときになって慌てる例が毎年行われるので，CAD ツールを実行中は常時ライセンス発生している．「永久ライセンスではない」ことに十分サーバとの通信が可能な状態にしておかなければならな

ご注意いただきたい．

い．また，ファイアーウォールを使用しているネット
ワーク環境では，VDEC の Web サーバと VDEC および【毎月注意を払うべき点．熟読必須．
】

地域拠点校に対して，ライセンス認証用の特定のポート

1. VDEC では毎月，CAD を使用できる計算機のリストを空ける必要がある．この場合，各大学・高専のネット（アクセスリストと呼ぶ）を更新している．このときワーク管理者と相談すること．

DNS の逆引きができなくなっていた等の何らかの不具合で，アクセスリストに自分の計算機が登録されない場合がある．その場合，CAD が使えなくなるので，アクセスリスト更新前に対処する必要がある ．
サーバの停止は，全国ユーザに影響が及ぶため頻繁には行えないので，万が一アクセスリストの不備に気づかなかった場合は，最悪一ヶ月以上 CAD が使用できなくなる．
2. 以上の理由で，VDEC から「CAD のアクセスリスト

図 5.6

VLSI 試作メーリングリスト登録ページの注意点を更新します」というアナウンスがあった場合，必ずチェックを行い，自分のコンピュータが登録されていることを確認しなければならない．

・チップ数入力には半角数字を用いる
設計に関する問い合わせについては，各試作について

3. 登 録 確 認 の ペ ー ジ は ， h t t p : / / w w w . v d e c . u -メーリングリストを用意してあるので，設計者全員のtokyo.ac.jp/CAD/cad̲access̲list.html である．ブッ

メールアドレスを登録する．「.ac.jp」で終わるアドレス

クマークを強くお勧めする．

であり，プロバイダに転送をしないよう注意願いたい．

4. IP アドレス（ホスト名）registeredという表示が出ていれば登録されている．
5. false（false（ホスト名））FAIL という表示が出てい過去記事検索もできる．
レイアウトを設計した後，VDEC が提供する最新のDesign Rule Check ファイルでチェックを行い，エラー

れば登録に失敗しているので，原因を探る．

フリーになったものを提出する．また，シミュレーショ

一般的に，DNS の逆引き（ホスト名から IP アドレス

ンはもちろんのこと，レイアウトが回路図と同等であるを引く）に失敗していることが多い．研究室のネットことを確認する Layout Vs Schematic（LVS）チェック

ワーク管理者とも相談して，VDEC のサーバから，当該を通しておいて，提出しようとする回路が本当に動作しホスト名の逆引きができるまで原因の除去を行う．

そうである確信を持っておくことは最低限必要であろう．デザインの提出は usr1.vdec.u-tokyo.ac.jp に最終の5.4 VLSI 試作サービスの共同利用

GDS-II stream 形式ファイルを置き，提出コマンド/usr/designs/01/bin/submit.pl を実行する．

VLSI 試作サービスは，教育研究目的に限って認めら提出〆切は月曜日に設定されていることが多いが，でれる．WEB ページに本年度のランが掲示され，数ヶ月きる限り余裕をもって，前の週などに提出をいただきた

前から試作が申込可能になり，リンクが張られる．まず，い．また，月曜日に締め切った後，VDEC 側で再度デザ試作会社の持つ機密情報に対する NDA 契約を行った

インルールをチェックしている．この際本来出てはいけ

後，設計規則やライブラリにアクセスできる．設計規則ないエラーが出ることがあり，出た場合設計者に修正のは WEB 経由のアクセスならびに，WEB での公開を禁

お願いを連絡するので，提出したからといって安心せず，止している会社の場合は CDROM 等で送付される．

1 週間ほどは VDEC からの連絡に注意願いたい．

NDA の対象は教員であるが，研究室の職員・学生にもデザイン提出から数ヶ月後に，VLSI チップが納品さ同じ NDA が適用されるため，取扱には細心の注意を支れ，請求書も送付されるので，遅滞なく支払をお願いす払っていただきたい．尚，秘密保持契約内容は，以降のる．

同一プロセスによるチップ試作全てにおいて有効である．
試作申込はデザイン提出〆切日の 6 〜 3 ヶ月前，キャ

5.5 CAD ツール講習会

ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ

CAD ベンダーとの契約により，個々のサポートは提たキャンセルには，原則として試作代金をお支払いいた

供しないかわりに，毎年 2 回，夏と春と CAD 講習会をだくので注意いただきたい．特にはじめて試作に参加さ開催している．夏は基本的に東京大学の武田先端知ビル

れる場合は，1 ヶ月前には回路ができているくらいの，セミナー室において，春は各地方の拠点校を中心として余裕をもったスケジュールを組まれることを強くお勧め開催される．まずはこういった講習会に参加して，大体する．

の知識を付けてから実際の試作なり CAD 利用を行うこ

VLSI 申込フォームの入力に関する注意点（図 5.8）とをお勧めしている．アナウンスならびに申込はこれも，・希望チップ寸法の項目のチェックボックスを必ず

VDEC の WEB ページによって行われるのでご注意いた

チェックした上で希望チップ数を入力すること．
チェックを行わないと入力した数字は無効となる

だきたい．

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第
5
章
付
録

職員」であるので積極的な参加をお待ちしている．

5.6 社会人リフレッシュ教育
CAD ツール講習会からさらに進んだ形で，Verilog である回路を実際に設計し，レイアウト合成したり，

5.8 大型装置利用

FPGA による実験を行う「ディジタルコース」，アナロ

LSI テスターや，EB 装置など，公開可能な装置につグ回路のレイアウトやシミュレーションを体験したりす

いては，利用の案内を WEB ページに掲載している．そる「アナログコース」，「RF」コースならびに一線の研の手順に従って利用方法の学習と申請を行う．基本的な究者による設計事例の講演会などを企画している．12

スタンスは以下のとおり．

月〜 1 月に開催し，有料である．社会人を主に対象とし

1. 公開の対象は教員であり，研究室メンバは教員の代ているが，申込数に余裕がある場合学生の参加も歓迎している．

理として責任をもって使っていただく．
2. 利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

5.7 デザイナーフォーラム（若手の会）

3. 数回のトレーニングを受けて免許を持てば自分一人で利用可能

毎年夏から秋にかけて，VDEC を利用する若手が合宿

VDEC 専任・協力教員のサポートスタッフ数に限りがを行い，最近の動向や研究内容について話しあう機会をあるので，免許保持者に積極的な教育をお願いすること設けている．発足当初の「若手」の定義は年齢が 5 ビッがあるので，協力いただきたい．

ト．最近の定義は「自分は若手だと思っている学生・教5．2 IP データベースの整備
設計資産の再利用のために，VDEC では Web 上での利用者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている

平成 12 年度から平成 14 年度の 3 年間，（株）半導体理（http://www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 5.2.1）．

工学研究センター（STARC）との共同研究として IP プ

本データベースの利用対象は，IP 登録に関しては VDEC

ロジェクトを行ってきたが，その最終成果として IP 開

ユーザに限定しているが，IP 利用に関しては任意対象

発グループの各参加者へ完成 IP の登録を働きかけ，上となっている．本データベースに関しての VDEC の役

記データベースによって公開を行っている．

割は，IP のカタログデータの整理，公開および登録者−

5-1
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第
5
章
付
録

図 5.2.1 VDEC LSI IP Web データベースの例

表 5.2.1 VDEC LSI IP データベースに登録済みの IP（平成 19 年 3 月現在）
登録番号

IP 名

カテゴリー

1

Data Encryption Standard（DES） Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface （PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

STARC との IP プロジェクトをさらに発展させ，
VDEC ユーザ間での IP 再利用がより容易にさせるため

ホームページ上の IP 登録ページに登録することで，
VDEC ユーザ間での IP 利用の促進をはかる予定です．

に，Open Core Protocol（OCP）を積極的に利用し，IP ラ

また，（株）ルネサステクノロジより「M32R ソフト

イブラリを充実させることを計画しております．VDEC

マクロ」，「M32R-II ソフトマクロ」，「SH3-DSP コア」のでは，現在，先行的に OCP を利用した IP 開発，既存 IP提供を受けており，各大学のユーザが無償でこれらの商の OCP への対応手法の研究などを行っており，今後公用プロセッサ・ IP コアを利用することができ，IP コア

開予定です．また，各ユーザの作成した IP を VDEC

ベース設計研究を進める上で重要な部分を担っている．

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第
5
章
付
録

平成 18 年度
東京大学大規模集積システム設計教育研究センター年報
2007 年 8月
編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒113 - 0032 東京都文京区弥生 2 - 11 - 16
武田先端知ビル 4階401号室
電話 03 - 5841 - 8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5 - 9 - 8
電話 03 - 3803 - 3131（大代表）

平成
年度

19

東京大学大規模集積システム設計教育研究センター 年 報

Activity Reportfrom April 2006
March 2007
平成19年度 東京大学大規模集積システム設計教育研究センター 年 報

VLSI Design and Education Center The University of Tokyo 2007
VLSI Design and Education Center The University of Tokyo 2007