平成平成28年度

年度

28

東京大学大規模集積システム設計教育研究センター

VLSI Design and Education Center The University of Tokyo 2016

2016
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2016

VDEC年報2016_H1_4J.indd 4-1

2016/12/08 9:43

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2015 年度活動報告をお送りします．
2015 年度はチップ試作およびナノテク微細加工に関する活動を順調に続けてまいりましたが，東京大学では中期 6 カ年計画の最終年度にあたり，次期中期計画に向けた新しい取り組みの議論が活発に行われました．特に重要業績評価指標（KPI）を新たに導入し動的に各部局への予算配分を変えていく原則が定められ，VDEC でも KPIを定めて活動する方針を立てました．活動の基本部分であるチップ試作とナノテク微細加工に関する KPI は言うまでも無く試作案件や加工案件数ですが，前者は安定状態にあり後者は増加状態にあると理解しています．また活動の新規部分には従来から準備を進めてきた国際化と産業展開を目標に定め，改めて推進する方針を定めたところです．
KPI の変動により次年度予算が変動することは全国共同利用活動の安定的運営には好ましくなく，幸い大学当局の理解を得て次期中期計画期間は運営費の大部分を安定的に運用することができることとなりました．しかし，これまでと同様に文科省からの運営費交付金は年率 1 ～ 2％で減少することには変わりなく，全国運営協議会の委員の方々と相談を重ねた結果，2016 年度より CAD 利用者の方々には「CAD 利用分担金」をお願いするに至りました．これは利用の多寡に応じて年額 5 ～ 10 万円をご負担いただくものですが，演習・実験等の教育目的での利用は従来どおり無料とするものです．アカデミック CAD ライセンスを必要十分な数量，安定に提供するための措置として是非ご理解いただければと存じます．
アカデミック CAD ライセンスの利用は教育・研究用に限定されており，産業化・商用化を意図した設計には利用できません．今日，我が国の半導体産業の状況は必ずしも順調とはいえず，IoT や AI に象徴される今後の情報化社会に高等教育機関が積極的に貢献するために，この限界を超えた研究・開発活動が求められる国策研究プロ
ジェクトが目立ってきています．国際共同研究のケースも新興国の産業化を意図した場合は同様です．アカデミ
アでの教育研究と産業界での商業活動との橋渡しをする CAD ライセンスが必要となってきていると認識しています．VDEC としてはアカデミック CAD ライセンス環境で培った設計力をそのまま産業展開できる環境を少しずつでも構築できないかと模索しているところです．
テスト・検証分野の教育研究促進の目的で設置されている㈱アドバンテストからの寄附研究部門（D2T：
Design-to-Test）では，昨年 8 月 21 日に第 10 回の定例シンポジウムを開催しました．内外からの講師の方々，多くの参加者の方々に対し改めて御礼申し上げます．本年 9 月 21 日には第 11 回の定例シンポジウムを開催予定です．本活動に対する㈱アドバンテストからの継続的支援に対し心から感謝申し上げます．
VDEC では半導体技術の価値を高めるための教育研究活動をめざし，今後とも「実践的チップ設計・試作を通じた学生教育と研究者育成」の基本方針のもと，社会に貢献していきたいと考えています．引き続き皆様からのご支持をお願い申し上げます．
2016 年 5 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センターセンター長 浅 田 邦 博

VDEC年報2016_H1_4J.indd 2-4

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VLSI Design and Education Center, The University of Tokyo
Annual Report 2016

C O N T E N T S

巻頭言
第1章

第2章

VDEC 事業の紹介と平成 27 年度事業報告 
1.1

VDEC 事業の紹介と平成 27 年度事業報告

1.2

CAD ソフトウェアの整備

1.3

VLSI チップ試作

1.4

セミナー

   2

   5

   6

   9

1.5

装置の整備・運用・利用公開

1.6

平成 28 年度の活動計画

   13

   15

1.7

VDEC 発ベンチャー

1.8

超微細リソグラフィー・ナノ計測拠点

   16
   17

「アドバンテスト D2T 寄附研究部門」平成 27 年度活動報告 
2.1 「アドバンテスト D2T 寄附研究部門」の紹介
2.2 「第 10 回 D2T シンポジウム」開催報告

第3章

第4章

第5章

2.3

研究活動報告

2.4

研究発表

18

   18

   19

   21

   22

23

チップ試作結果報告 
3.1 試作ラン別一覧   24

3.2 チップ種別一覧   30

3.3 各チップの詳細

   35

91

VDEC 概要 
4.1

組織概要

   91

4.2

人事報告

   92

4.3

決算報告

   94

95

研究報告 
5.1

全体概況

5.2

研究室構成員（平成 27 年度）    96

5.3

研究概要

   98

5.4

研究発表

   1065.5

特許，受賞等   95   116

117

Appendix 
A. Publication list   117

B. VDEC の利用規定・申し込みガイド
C. IP データベースの整備

VDEC2016_巻頭_目次J.indd 1   2   160   165

2016/12/07 17:20

第1章
1. 1

VDEC 事業の紹介と平成 27 年度事業報告

VDEC 事業の紹介と平成 27 年度事業報告

東京大学大規模集積システム設計教育研究センター

究室内で＂技術伝承＂され，VDEC 主催のセミナーがト（VDEC）は，平成 8 年の発足以来『LSI 教育情報の発信

リガーとなって最新の CAD 利用技術が全国的に広がる

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエア

ことを期待している（1. 3 章参照）
．また，各社のツールの整備』，『VLSI チップ試作支援』を 3 つの柱として，チェインが複雑化し導入しているツールを十分に使いこ

円滑な運営を目指した事業を展開した．図 1. 1 に示す

なすことが困難となっているという現状を鑑み，各ツー

VDEC の活動内容に基づき，以下に平成 27 年度の概要

ルベンダーの推奨するツールチェインに関する講演会もを報告する．

ツールセミナーの開催に合わせる形で実施した．

VDEC の使命は全国の国公私立大学および高専の LSI

LSI 設計フローセミナーは LSI 設計の基本概念教育と設計研究・教育を高度化し，産業界に対しても優秀な

複数の CAD ツールを連携する実用的設計例の体験教育

第LSI 設計技術者を数多く送り出すことである．VDEC のである．この目的で VDEC では社会人のリフレッシュ1

発足より 19 年経過し，各大学における CAD ソフトウ

教育プログラムと兼ねて LSI 設計教育セミナーを開催しエアの利用技術教育や LSI 設計・設計フローに関する教てきた．平成 27 年度は，
5 月〜7 月に，
＂アナログ設計コー

育の充実が図られている．その一方で，先端の LSI 設計

ス＂，＂RF 設計コース＂，平成 24 年から開始した＂MEMS

技術およびそれに対応する CAD ソフトウエアは一層複設計コース＂を実施した．いずれも演習を伴う体験教育

雑化し続けている．そのため，CAD ツールの導入に際コースであり，主要大学の経験豊かな教官を講師に招いしては，CAD ベンダーから講師を招いてのセミナーのて実施している．加えて各プロセスに特化した設計フ開催を継続しており，参加者の利便を図るために平成

ローに関するセミナー＂VDEC 環境におけるトランジス

21 年度より東京での開催と同時に映像配信による拠点

タレベル設計講習会＂，＂VDEC EDA 環境におけるディ校での遠隔受講としている．VDEC としては各ユーザ研

ジタルル設計手法講習会＂を大学における設計者に向け

1-1
2

章 ＶＤＥＣ事業の紹介と平成 年度事業報告27

図 1. 1

VDEC2016_J.indb 2

VDEC の活動内容

2016/12/07 17:29

て実施している．なお，平成 26 年度から本設計フロー

メールグループや試作技術対応のユーザグループに登録

に関するセミナーに関しても有料化して実施している．

することができ，そこに直面する疑問点を投稿し，助け

これらセミナーに加えて VDEC では年 1 回，若手教を求めることができる．メールグループの登録ユーザは官と学生を中心とした VDEC デザイナー・フォーラム

それに回答する義務を負っているわけではないが，ほとを開催している．これはワークショップ形式の会合であんどの場合，数時間から数日以内に経験豊かなユーザかり，企業・大学からの招待講演に交えて，参加者が設計らの支援を得ることができる．また，今まで蓄積されて事例を持ち寄ってその成功談，失敗談を交換する．これきたメールグループの情報が VDEC の WEB 上で認証

から設計を始めたいと考えている学生・教官もここでさされた VDEC ユーザへ公開され，教育上の資産として

まざまなノウハウを得ることができる．特に平成 23 年

残していく仕組みになっている．ぜひこの仕組みを活用

度から，VDEC 活動における表彰として「IEEE SSCSすることで問題解決の一助としていただきたい（図 1.2）．

Japan Chapter VDEC Design Award」の最終審査・表彰

VLSI チップ試作支援に関しては，ルネサスエレクト

を VDEC デザイナー・フォーラムの場で行っており，

ロニクス社 SOTB 65 nm CMOS 試作を呈上試作として

平成 27 年は，IEEE SSCS Japan Chapter VDEC Design

開始し，STMicro 28 nm FDSOI CMOS, ローム 0.18 μm

Award として，神戸大学の尾崎年洋さん，3 件の VDEC

CMOS，オンセミ - 三洋半導体 0.8 μm CMOS 試作ととデザインアワード優秀賞，（速水一（奈良先端科学技術大もに実施した．

学）），3 件の VDEC デザインアワード敢闘賞（奥原颯（慶附部門「Design To Test（D2T）」では，LSI のテストに応大学），松塚凌（神戸大学），川尻徹（慶応大学）），1 件

関する教育の充実とともに，設計とテストの架け橋を目の VDEC デザインアワードエキストラ部門共有賞（竹原指した研究が進められている．これまでの活動を振り返

浩成（奈良先端科学技術大学院大学）），3 件の VDEC デ

ると，VDEC 発足以来の活動の中で LSI 設計文化が根付

ザインアワードアイデアコンテスト部門嘱望賞（山口貴

いた研究室や大学ではすでに活発な設計研究・教育が進

大（奈良先端科学技術大学院大学）
，夕川諒平
（立命館大

行している．図 1. 3 に VDEC を利用した研究成果の指

学）
，渡辺晃輔
（山形大学））を授与した．

標として，VDEC に関係する発表文件数の推移を示す．

このようなセミナー，フォーラムを通じた教育システ

単純に比較はできないが発表文献の数は増加傾向にあムにより LSI 設計の基本的項目を学習できるようになっり，VDEC 発足以来，集積回路に関係する研究が活性化ているが，それでも実際の LSI 設計の場面では，さまされていることが確認できる．

ざまな困難に直面することが多い．初心者にとっては

図 1. 4 に VDEC に関係する発表文献の VDEC ファシ

CAD ソフトウエアのセットアップは最大の問題である．

リティー利用状況を示す．論文執筆にあたり CAD ソフ

セットアップの後も CAD ソフトウエアが発する＂難解

トウエアが幅広く利用されていることが確認できる．

なエラーメッセージ＂でとまどうことも多い．このよう

CAD ソフトウエアはチップ設計だけでなくチップ試作

な場合に力を発揮するものが VDEC メールグループでの準備段階で利用される場合が多いため，研究の基本アある．VDEC ユーザは VDEC のホームページから CAD

イデアを実証するツールとしての貢献度も大きい．まVDEC2016_J.indb 3

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

平成 20 年 10 月に設置されたアドバンテスト社から寄

第

3

学院大学）
，中田憲吾
（東京工業大学），貝和航陽（山形大

図 1. 2

1-1

27

VDEC メーリングリストの過去記事

2016/12/07 17:29

た，研究論文には最先端のプロセステクノロジが好んでMoore が叫ばれており，MEMS 混載 CMOS メニューな利用される傾向にあり世界的には 32 nm CMOS, 22 nm

どの充実を図っていきたい．そのほかのファシリティー

CMOS, 14 nm CMOS による設計事例報告が増加してとして，LSI テスターや FIB 加工装置，EB 描画装置なおり，VDEC においても最先端プロセステクノロジメ

どが研究目的に幅広く利用されることを期待する．

ニューの充実をはかっていきたい．加えて，More than

1-1
第

4

章 ＶＤＥＣ事業の紹介と平成 年度事業報告1

図 1. 3

VDEC を利用した発表文献数の推移

27

図 1. 4

VDEC2016_J.indb 4

VDEC ファシリティー利用状況

2016/12/07 17:30

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエア

用形態となっている．ライセンス数は CAD の項目ごと

は，平成 28 年度は表 1. 2. 1 に示すツール群を全国の大に 100 から 1000 程度のフローティングライセンスとなっ学に提供している．CAD ソフトウエアの利用は，図 1. 2. 1ており，全国の国・公・私立大学・高専において教育・に示す全国地域拠点校 10 箇所にライセンスサーバを設

研究目的に限り利用できるようになっている．

置し，全国各大学の利用者が手許の計算機にインストー

VDEC の CAD の利用，および「1．3 章」のチップ試

ルした CAD ソフトウエアを，最寄のライセンスサーバ

作の利用のためには，あらかじめユーザ登録が必要とにおいて認証を行うことで，ネットワークを利用した運なっている．

表 1. 2. 1導入された CAD システム
メーカ

Cadence 社設計システム

VerilogHDL / VHDL ベースの入力，シミュレーション，論理合成， Cadence Design Systems, Inc.
テスト生成，マクロセルを含むセルベースの配置配線とバック
アノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機能・回路シミュレーション，設計検証，回路抽出

Synopsys 社設計システム

VerilogHDL / VHDL シミュレーション，論理合成，テスト生成。 Synopsys, Inc.
マクロセルを含むセルベースの配置配線設計とバックアノテー
ション , 回路シミュレーション，デバイスシミュレーション

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション、

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システムの設計、 Keysight Technologies
検証

Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

図 1. 2. 1

VDEC2016_J.indb 5

1-2
5

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

用途

第

名称

27

全国地域拠点校

2016/12/07 17:30

1. 3
1. 3. 1VLSI チップ試作

VLSI チップ試作の推移

また，平成 27 年度から呈上し咲くとして，ルネサスエ
レクトロニクス社 SOTB 65 nm CMOS 試作を開始した．

図 1. 3. 1 は，VDEC および，それに先行して行われた

図 1. 3. （1 a）は設計されたチップ品種数を示す．図中

パイロットプロジェクトでのチップ試作数の推移を示しの棒グラフは，試作品種数の順調な増加を表しており，たものである．
VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリは NEL社の CMOS 0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度
（1996

1-3

μm
（平成 11 年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成 9 年度からはローム社の

1

製作所の CMOS 0.35μm，平成 11 年度にはローム社 0.35

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

第6年度）の VDEC 発足後，日本モトローラ社の CMOS 1.2

27

CMOS 0.6μm が加わった．さらに平成 10 年度には日立
μm がそれぞれ加わった．また，IP 開発プロジェクトの一環として STARC 0.13μm の試作を行った．平成 13
年度から，日立製作所の CMOS 0.18μm のサービスを実施している．平成 14 年度は，広島大学岩田先生の主（a）
設計チップ品種数

導の下に，VDEC と MOSIS の協力による試作サービスを試行的に実施した．これは，TSMC，IBM といった
海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μm SiGeBiCMOS のテスト試作を実施した．
平成 19 年度で終了した 90 nm CMOS の後継の先端プロ（b）
設計チップ面積

セスの検討を平成 19 年度から開始し，平成 20 年度に
eShuttle 社の 65 nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体
回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の 40 nm CMOS による試作も開始した．一方で平成 23 年 9 月試作をもって CMOS
1.2μm を終了することとなったほか，平成 24 年度をもってルネサスエレクトロニクス社の 40 nm CMOS 試作が終了，平成 25 年 8 月シャトルをもって eShuttle 社の 65 nm CMOS 試作が終了した．CMOS 1.2μm の後継として，オンセミー三洋半導体製造社の協力により平成 24 年 10 月に CMOS 0.8μm のテスト試作を実施し，
平成 25 年度から定常試作として継続している．最先端（c）
規格化した設計チップ面積

試作としては，平成 25 年度からフランス CMP を介して ST マイクロ社 FD-SOI 28 nm CMOS 試作を開始した．

VDEC2016_J.indb 6

図 1. 3. 1チップ試作数・面積推移

2016/12/07 17:30

VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，平成 14 年度に減少しているが，これはROHM 社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移
しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成 18 年度に 0.35 μm が終了し，平成 19 年度以降 0.18μm への移行したことにより，試作数が 130 品種程度減少し，さらに平成 19 年度に ASPLA 90 nm CMOS 試作が終了し，
eShuttle 65 nm CMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作図 1. 3. 2

1-3

VDEC チップ試作参加教員数・大学数の推移とに必要な設計規則などの，試作会社固有の機密情報にア

図 1. 3. 1（b）に設計されたチップ面積を示す．一方設計クセスするための「機密保持契約」締結教員数は，ルネ量の指標として，図 1. 3. 1（c）に試作面積をそれぞれのサスの 65 nm プロセスが 64 名，ロームの 0.18 um プロ

試作プロセスにおける特性寸法で規格化した，規格化試

セスが 274 名，オンセミ三洋 0.8 um プロセスが 36 名と作面積の傾向も併せて示す．こちらはまだ増加し続けてなっている．

いることから，プロセスの微細化に伴うチップ当たりおよび面積当たりの設計工数の増大が試作数，試作面積の減少主要因になっていることが考えられる．
また，図 1. 3. 2 にこれまでに試作に参加した教員数，
大学数の推移およびその累計を示す．また，チップ試作

1. 3. 2

平成 27 年度チップ試作概況

平成 27 年度は，表 1.3.1 に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第 2 章のチップ試作報告を参照されたい．

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

重なり，試作面積が大幅に減少する結果となっている．

第

7

その累計

プロセスの微細化進展に伴い，集積度が向上することも27

表 1. 3. 1 平成 27 年度チップ試作日程○ CMOS 0.8 um（オンセミコンダクター三洋半導体製造）
試作申込締切設計締切

納品・試作完了

平成 27 年度第 1 回

2015/ 7/ 6

2015/ 9/28

2015/12/13

平成 27 年度第 2 回

2015/12/29

2016/ 3/22

2016/ 6/24

試作申込締切設計締切

納品・試作完了

平成 27 年度第 5 回

2014/11/ 3

2015/ 1/26

2015/ 5/21

平成 27 年度第 2 回

2015/ 4/13

2015/ 7/ 6

2015/10/21

平成 27 年度第 3 回

2015/ 6/ 1

2015/ 8/24

2015/12/ 4

平成 27 年度第 4 回

2015/ 8/24

2015/11/16

2016/ 2/26

平成 27 年度第 5 回

2015/11/ 2

2016/ 1/25

2016/ 6/22

試作申込締切設計締切

納品・試作完了

平成 27 年 11 月シャトル

2015/10/ 末

2016/ 6/17

平成 28 年 3 月シャトル

2016/ 3/ 頭2016/ 9 頃

○ CMOS 0.18 um（ローム）○ CMOS 28 nm（STMicro/CMP）VDEC2016_J.indb 7

2016/12/07 17:30

1. 3. 3

ライブラリ・設計フロー整備状況を行ってきている．平成 21 年度にはアナログ設計向けの設計キット（PDK）の構築をローム 0.18 um CMOS 向VDEC におけるチップ試作（主にディジタル LSI 試作）けに行った．現状では，VDEC における各プロセスの試では，設計ライブラリの整備が重要である．VDEC では，作において，利用可能なライブラリは表 1. 3. 2 に示すと

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

おりとなっている．

ルを利用して，平成 8 年度から順次ライブラリ整備事業
表 1. 3. 2 VDEC で利用可能なライブラリプロセス
ローム
0.18μm

1-3
第

8

名称

作成者

内容

ローム提供
ライブラリ

・Synopsys 用論理合成ライブラリ
ローム提供
スタンダードセル，IO セル，
・VerilogXL 用シミュレーションライブラリ
RAM（セルはすべてブラックボックス）（CDROM にて配布）
・配置配線用 LEF/DEF ファイル

京大ライブ
ラリ

京都大学小野寺研究室

状況・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ章 ＶＤＥＣ事業の紹介と平成 年度事業報告

1・Astro 用配置配線ライブラリ
東大ライブ
ラリ

ライブラリ情報は京都大学小
野寺研究室，東大 VDEC にて
フロー構築

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Cadence Encounter 用配置配線ライブラリ

PDK

東京大学 VDEC

IC6.1 向け PDK

27

VDEC2016_J.indb 8

2016/12/07 17:30

1. 4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができな

間，に加え，VDEC EDA 環境におけるトランジスタレ

い存在である．平成 27 年度にも，CAD 利用のための技

ベル設計手法講習会・VDEC EDA 環境におけるトラン術セミナー，社会人のためのリフレッシュセミナー，若ジスタレベル設計手法講習会・VDEC 環境におけるデ手教官・学生のためのデザイナーズフォーラム等のセミ

ジタル LSI 測定講習会を VDEC 教員が講師となり開催

ナー，フォーラムを企画，実施した．

した．各コースに 40 名までの教員・学生の受講があり，【CAD 利用のための技術セミナー】

各ツールの使用方法や VDEC ライブラリを用いた VLSI
設計フローを修得している．また 3 月には上級者を対可能な Cadence，Synopsys，Agilent など CAD ベンダー

間，Synopsys 4 種・4 日 間 行 っ た（ 表 1. 4. 1）． こ れ らのそれぞれの CAD ツールの操作方法等を各ツールベン

CAD 技術セミナーへの参加要望は非常に大きく，これ

ダーから講師を派遣していただき講習を行っている．まは CAD 技術セミナーに対する需要が依然として大きなた，VDEC 環境での設計フローに関する講習も VDEC

ことを表しており，VDEC はこの状況に対応し，大規模スタッフで実施している．平成 27 年度は，8 月と 9 月

な CAD 技術セミナー開催の仕組みの整備を行ってきた．

に初心者を対象とした第 1 回の CAD 利用のための技術

従来，東大もしくは VDEC 拠点校での開催であったが，セミナーを東京大学 VDEC で実施した．この技術セミ

今年度からは東大で開催し，それを VDEC 拠点校へス

ナーでは，Cadence のツールを 2 種・4 日間，Synopsys

トリーミング配信を行い，各拠点校でも CAD 講習会のツールを 3 種・4 日間，Agilent のツールを 1 種・1 日受講か可能となっている．

表 1. 4. 1 平成 27 年度 CAD 技術セミナー開催状況
2015/07/27

Cadence ADE 講習会

東京大学

13

2015/07/27

Cadence ADE 講習会

北海道大学

5

2015/07/27

Cadence ADE 講習会

東北大学

4

2015/07/27

Cadence ADE 講習会

金沢大学

1

2015/07/27

Cadence ADE 講習会

名古屋大学

7

2015/07/27

Cadence ADE 講習会

長崎大学

5

2015/07/29-31

Cadence Virtuoso 講習会

東京大学

21

2015/07/29-32

Cadence Virtuoso 講習会

北海道大学

5

2015/07/29-33

Cadence Virtuoso 講習会

東北大学

3

2015/07/29-34

Cadence Virtuoso 講習会

金沢大学

1

2015/07/29-35

Cadence Virtuoso 講習会

名古屋大学

3

2015/07/29-36

Cadence Virtuoso 講習会

京都大学

4

2015/07/29-37

Cadence Virtuoso 講習会

広島大学

2

2015/07/29-38

Cadence Virtuoso 講習会

長崎大学

5

2015/09/09

Synopsys DesignCompiler+PowerCompiler 講習会

東京大学

15

2015/09/09

Synopsys DesignCompiler+PowerCompiler 講習会

東北大学

4

2015/09/09

Synopsys DesignCompiler+PowerCompiler 講習会

大阪大学

5

2015/09/09

Synopsys DesignCompiler+PowerCompiler 講習会

広島大学

4

2015/09/11

Keysight GoldenGate 講習会

東京大学

10

2015/09/11

Keysight GoldenGate 講習会

東北大学

1

2015/09/14

Synopsys VCS-AMS 講習会

東京大学

13

VDEC2016_J.indb 9

1-1
9

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

象とした CAD 技術セミナーとして Cadence 3 種・5 日

第CAD 利用のための技術セミナーでは，VDEC で使用

27

2016/12/07 17:30

2015/09/14

Synopsys VCS-AMS 講習会

北海道大学

1

2015/09/14

Synopsys VCS-AMS 講習会

東北大学

6

2015/09/14

Synopsys VCS-AMS 講習会

大阪大学

7

2015/09/17-18

Synopsys IC Compiler+Milkyway 講習会

東京大学

28

2015/09/17-20

Synopsys IC Compiler+Milkyway 講習会

東北大学

4

2015/09/17-23

Synopsys IC Compiler+Milkyway 講習会

大阪大学

6

2016/03/09

Synopsys StarRCXT 講習会

東京大学

11

2016/03/09

Synopsys StarRCXT 講習会

北海道大学

5

2016/03/09

Synopsys StarRCXT 講習会

東北大学

3

2016/03/09

Synopsys StarRCXT 講習会

京都大学

2

第

2016/03/09

Synopsys StarRCXT 講習会

広島大学

1

1

2016/03/10

Synopsys Tetra Max 講習会

東京大学

8

2016/03/10

Synopsys Tetra Max 講習会

京都大学

2

2016/03/10

Synopsys Tetra Max 講習会

広島大学

2

2016/03/11

Synopsys Milkyway 講習会

東京大学

10

2016/03/11

Synopsys Milkyway 講習会

東北大学

1

2016/03/11

Synopsys Milkyway 講習会

京都大学

2

2016/03/11

Synopsys Milkyway 講習会

大阪大学

3

2016/03/11

Synopsys Milkyway 講習会

広島大学

1

2016/03/23

Synopsys Prime Time 講習会

東京大学

4

2016/03/23

Synopsys Prime Time 講習会

北海道大学

2

2016/03/23

Synopsys Prime Time 講習会

東北大学

1

2016/03/23

Synopsys Prime Time 講習会

京都大学

2

2016/03/23

Synopsys Prime Time 講習会

広島大学

2

2016/03/24

Cadence Verilog-A 講習会

東京大学

14

2016/03/24

Cadence Verilog-A 講習会

東北大学

6

2016/03/24

Cadence Verilog-A 講習会

大阪大学

7

2016/03/24

Cadence Verilog-A 講習会

広島大学

3

2016/03/24

Cadence Verilog-A 講習会

宮崎大学

2

2016/03/28

Cadence Stratus 講習会

東京大学

11

2016/03/28

Cadence Stratus 講習会

北海道大学

3

2016/03/28

Cadence Stratus 講習会

東北大学

1

2016/03/28

Cadence Stratus 講習会

京都大学

4

2016/03/28

Cadence Stratus 講習会

広島大学

6

2016/03/15-16

Cadence Skill 言語プログラミング講習会

東京大学

18

2016/03/15-17

Cadence Skill 言語プログラミング講習会

北海道大学

1

2016/03/15-18

Cadence Skill 言語プログラミング講習会

大阪大学

5

1-1
10

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

27

VDEC2016_J.indb 10

2016/12/07 17:30

【社会人のためのリフレッシュセミナー】
平成 27 年度には，平成 26 年度に引き続き，集積回路

半導体理工学研究センター（STARC），日本応用物理学会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることが産業に携わる職業人を対象にリフレッシュ教育としてでき，大変効果的で有意義なセミナーとなった．

VLSI 設計に関する最新かつ高度の知識・技術の習得を

本年度は VLSI 設計に関する 4 つのコース，コース A：

目的として，社会人向けの「VLSI 設計リフレッシュセ

アナログ集積回路設計と演習（6/22〜24 実施），コース

ミナー」を拠点大学教官および企業の第一線の設計者を

M1：MEMS 設計と演習（6/9〜6/10 実施），コース M2：

講師に招き開催した（表 1. 4. 3）．

MEMS 試作と評価（6/29〜7/1），コース R：RF-CMOS

このセミナーは主に社会人を対象として，演習を伴う

集積回路設計と演習（5/21〜22 実施）を開催した．講師

最新の VLSI 設計技術の実践的教育を行うもので，平成として大学・企業の集積回路研究・教育に携わる教官や

10 年度に文部省専門教育課の支援のもとでスタートし研究者を招聘し，VLSI 設計に関する講義や最新の CAD

たが，今年度は（財）
電気電子情報振興財団の協力（共催）

ツールを使用した実習をはじめ，最先端の VLSI 設計技を得，また文部省高等教育局専門教育課，日本電子機械術の紹介を行った．参加者はコース A, M1, M2, R それ協会（EIAJ），システム LSI 開発支援センター（VSAC），

ぞれ 15 名，12 名，8 名，13 名であった．

1-1
第

11

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

127

図 1. 4. 2

リフレッシュ教育会場風景（東大 VDEC セミナー室）

表 1. 4. 3

リフレッシュセミナー開催状況

コース A : アナログ集積回路設計と演習（3 日間）
回路設計，回路シミュレーション
アナログ集積回路の特徴と役割
レイアウト設計，検証（DRC, LVS）
杉本泰博（中央大学），小野寺秀俊（京都大学）
小谷光司（東北大学）

コース M1 : MEMS 設計と演習（2 日間）
MEMS の基礎 1：作製法
MEMS の基礎 2：動作原理
機構設計
レイアウト設計
三田吉郎（東京大学）

VDEC2016_J.indb 11

2016/12/07 17:30

コース M2 : MEMS 試作と評価（3 日間）
CAD 設計・解析
リソグラフィ，エッチング，リリース
振動解析測定三田吉郎（東京大学）

コース R : CMOS-RF 集積回路設計と演習（2 日間）
変復調，多次元接続方式
回路の基本性能，トランシーバアーキテクチャ要素回路，
設計フロー
伊藤浩之（東京工業大学）

1-1
第

12

章 ＶＤＥＣ事業の紹介と平成 年度事業報告1【若手教官・学生のためのデザイナーズフォーラム】に於ける設計環境の構築法など，通常の研究会や学会などでは得ることのできない情報を共有し，大学または研学生および若手教官を対象とした VDEC LSI デザイ

究室の枠を越えて研究者が連携を深めることを目的としナーフォーラム（VDEC LSI Designers Forum）を開催している．今年は，8 月に DA シンポジウムと共同で山代ている．VDEC LSI デザイナーフォーラムは，LSI 設計

温泉で開催された．48 人の参加者が集まる盛況であっ者が，互いの研究成果だけではなく，チップ設計で苦労た．

した点，失敗事例と解決策，CAD 業界の裏話，研究室
表 1.4.4 デザイナーズフォーラムプログラム27

8/28（金）時間
10:30-11:00

会場受付

11:00-12:00

基調講演
NTT 森村 浩季様
IoT 時代の LSI 技術の役割と期待〜新サービス創出のイネーブラとして〜

12:00-13:00

休憩（昼食）

13:00-15:00

Ph.D 企画セッション
ぼくのかんがえたさいきょうのけんきゅうしつ

15:15-18:30

VDEC デザインアワードファイナリスト発表会
（小休憩）

20:00

デザインアワード表彰式 & 懇親会

8/29（土）時間

VDEC2016_J.indb 12

10:00-12:00

エキストラ部門・アイディアコンテスト部門発表会

12:00-12:30

エキストラ部門・アイディアコンテスト部門表彰式

2016/12/07 17:30

1. 5装置の整備・運用・利用公開

VDEC では，大型装置公開すなわち，1 研究室では取て微増した．装置別に見ると F5112+VD01 が 1406 枚で，得・維持管理が困難な装置を VDEC で代表して管理し，

前年度 1845 枚から△ 439 枚の減少．この原因は 2016 年

ユーザーは無償または廉価に利用するというスキームを，2 月から「ドライポンプコントローラー」が故障し，生「CAD」「LSI マルチチップ」「テスト」とならぶ 4 本柱の産終了品のため調達に手間がかかり，2 か月近く装置停一つとして継続的に運用している．表 1.5.1 に装置の一覧

止を余儀なくされたためである．代替品 F7000S-VD02と利用公開の状況を示す．装置は VLSI 用大型テスターの描画枚数は 709 枚であり，前年度の 201 枚と比較して＋と，その他のプロセス装置とに大別でき，テスターは武508 枚の大幅利用増であった．

ムにある．プロセス装置は平成 24 年度より文部科学省「ナ

できるだけ多く利用機会を設けたいという思想から，免ノテクノロジー・プラットフォーム」に参加したことで，許を持っている人間から一定期間装置利用法を習得し，さらに多くのユーザーに対する支援体制を整備すること

試験に合格したのち利用資格を与える「徒弟免許制度」

ができている（ナノテクノロジー・プラットフォームにつを基本とした運用を行っている．利用者資格を有する者，

いては 1. 8 節を参照いただきたい．
）．

資格者の同伴，ナノテク支援員の同伴，代行といった様々

電子線描画装置平成 26 年 4 月〜 27 年 3 月の利用実績

な形態のスポット利用が可能である．個別の装置についは，2 台の合計で 2115 枚と，前年（合計 2074 枚）に比べての利用相談は，
VDEC の教職員までお寄せいただきたい．

表 1. 5. 1

装置一覧および利用公開状況

項目

装置名

説明

ロジック LSI
テストシス
テム

EBテスター : IDS10000

動作状態におけるチップ表面の電位を観測することで動作・不良解析を行う．通
常 LSI テスターと組み合わせて使用する
ため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテストを行える．

整備中

nanotech@sogo.t.u-tokyo.ac.jp

LSI テスター ：ADVANTEST T2000

256 ピン，512 MHz までのデジタル回路のテストを行える．アナログオプション
を整備中．

試験公開中

nanotech@sogo.t.u-tokyo.ac.jp

回路修正用
FIB:V400ACE

LSI パターンの設計ミス等による配線ショート，オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能．加工ガスによりバルクシリコ
ンを裏面から高速にポイントエッチング
可能．

公開中

nanotech@sogo.t.u-tokyo.ac.jp

オートプローバ :PM-90-A

ウエハ上での LSI の動作検証を行うためのオートプローバ．上述の LSI テスターとドッキングして使用することが可能
で，VDEC において標準ピン配置で試作したチップを測定するためのプローブ
カードを備えている

希望に応じ利
用可能

nanotech@sogo.
t.u-tokyo.ac.jp

アナログ・RF 測定
装置一式 : HP4156B,
HP4284, etc

DC パラメータ測定，容量測定，ネット
ワークアナライザ，スペクトラムアナラ
イザ等の測定装置

希望に応じ利用可能．但しVDEC の業務による利用を優先とする

nanotech@sogo.
t.u-tokyo.ac.jp

VDEC2016_J.indb 13

利用公開状況

連絡先

1-5
13

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告装置の利用については，限られたスタッフのなかで，第田先端知ビル 1F，プロセス装置は武田地下クリーンルー

27

2016/12/07 17:30

アナログ・
RF 測定シス
テム

1-5

ナノテク
ノロジー・
プラット
フォームの
主な装置

希望に応じ利用可能．但しVDEC の業務による利用を優先とする
公開中

nanotech@sogo.t.u-tokyo.ac.jp

半導体製造用 2.3 mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．参考
描画寸法 50 nm L/S．

公開中

nanotech@sogo.t.u-tokyo.ac.jp

大面積高速電子線描画
装置 ：F7000S-VD02

半導体製造用 2.3 mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．キャラクタプロジェクション機能により，円形や三角形，斜め線などの高速・高精細描画が可能．参考描画寸法 1Xnm L/S．

公開中

塩素系プラズマエッ
チャー CE-S

Cl2, BCl3 を使った金属のプラズマエッチ
ングが可能．

公開中

シリコン深掘りエッチ
ング装置 MUC-21 ASEPegasus

ボッシュプロセスによる高速・高アスペ
クト比シリコン深掘りが可能．

公開中

FIB 装置 ：SII XVision
200TB

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能．ナノテクノロ
ジー・プラットフォームにて利用可能．

公開中

ウェッジボンダー :Westbond 7476D

25μm φアルミまたは金線によるウェッ
ジボンディングが可能

公開中

エポキシダイボンダー
Westbond7200C

精密マニュピレータにより，エポキシや銀ペーストを用いたチップ配置，細線の配線が可能

セミオートボンダー
Westbond4700E

18 〜 25μm φの金細線を用いたボールボ
ンディングまたはボールバンプの形成が可能

精密マニュアルフリッ
プチップボンダー
Finetech Fineplacer
Lamda

15 mm 角までのチップ同士をテレビカ
メラで目視しながら接合することが可能．ランプ加熱による熱接合（超音波オプション購入可能）位置合わせ精度
XY ± 0.5μm，θ =1mrad．

低雑音マニュアルプ
ローバ : Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6 本まで）のほか，
50 GHz までの測定が可能な高周波プロー
ブを 2 本備える

低雑音・温度制御機構付きセミオートプロー
バ : Süss Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウエハ温度を－ 50 ℃から 200 ℃まで制御可能．プローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能

マスク描画・ウエハ直
描装置 : F5112+VD01

第14

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

1

27

精密ボン
ディングシ
ステム系

VDEC2016_J.indb 14

2016/12/07 17:30

1. 6

平成 28 年度の活動計画

平成 28 年度においても，従来の設計情報発信，CAD

度より提供を受けている Sharp 社 C ベース設計ツール

ツール提供，チップ支援，寄附部門「D2T」の活動を継（BachC）を継続してサポートする．平成 20 年度より続する．

提供を開始している TOOL 社レイアウト表示プラット
フォーム（Lavis）に関しても利用状況に基づき継続を行【設計情報発信・セミナー開催】

うとともに，平成 23 年度からの SpringSoft 社の検証ツー

本年度は，平成 9 年度より継続している CAD ツー

ルは，SpringSoft 社が Cadence 社に買収され Cadence

ル利用法に関する技術セミナー，平成 10 年度から継続

社のツール群としてのサポートが継続されることになっしている社会人向けの「リフレッシュセミナー」，平成ている．また，回路シミュレーションツール
（Silvaco）

8 年度より継続している若手のための「デザイナーズ

ツールに関してもサポートを継続する．

フォーラム」を継続して開催する．教科書，教材の整備
充実を行なうことを予定している．

1-6【チップ試作支援】

上 流 設 計（Cadence, Synopsys）， 中 流 設 計の 0.18 um CMOS プロセス，CMP シャトルに乗る形で（Synopsys,Cadence）, 下流設計
（Cadence）の各基本ツーST CMOS FDSOI 28 nm およびオンセミ - 三洋半導体

ルを，平成 27 年度もサポートしていく．これに加え0.8μm CMOS を定常試作として継続する（すでに一部の平成 14 年度から導入した設計検証（Mentor: Caribra,

試作は進行中である）．なお，一部のチップ試作に関し，平成 16 年度から導入した
ModelSim, Handel-C 等）ては試作申込数が少ない場合に試作キャンセルとなるこ

アナログ RF 設計ツール（Agilent: GoldenGate, ADS/とがある．

RFDE）を継続してサポートするとともに，平成 17 年
表 1. 7. 1

VDEC チップ試作スケジュール（平成 28 年度）【CMOS 0.8μm 2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 28 年度第 1 回

2016/ 4/15

2016/ 7/ 8

2016/ 9/30

2016/12/23

平成 28 年度第 2 回

2016/10/ 7

2016/12/30

2017/ 3/24

2016/ 6/20

試作申込締切設計締切

納品・試作完了

2016/ 3/ 7

2016/ 5/30

2016/ 9/16

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

レクトロニクス社 SOTB 65 nm CMOS, ローム株式会社

15

第平成 28 年度は，平成 27 年度から引き続きルネサスエ【CAD ツール提供】

27【CMOS 0.18μm 1P5M（+MiM）】 ローム株式会社
試作申込開始平成 28 年度第 1 回
平成 28 年度第 2 回

2016/ 2/ 8

2016/ 5/ 2

2016/ 7/25

2016/11/11

平成 28 年度第 3 回

2016/ 4/ 5

2016/ 6/28

2016/ 9/20

2016/12/27

平成 28 年度第 5 回

2016/ 9/ 5

2016/11/28

2017/ 2/20

2017/ 6/16

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 28 年度第 1 回

2016/ 1/18

2016/ 5/23

2016/ 7/ 4

2016/12/15

平成 28 年度第 2 回

2016/ 8/ 8

2016/12/12

2017/ 1/23

2017/ 7/ 6

【FD-SOI CMOS 28 nm 1P10M】 ST マイクロ社
CMP の予定の通り．
【SOTB CMOS 65 nm】 ルネサスエレクトロニクス社

VDEC2016_J.indb 15

2016/12/07 17:30

1. 7

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します．
[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生： 神戸大学

瀧和男教授 （同社，代表取締役社長）

事 業 内 容：（1）Hyper LSI Design（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）
オリジナルライブラリ／ IP の販売（4）
チップ受託開発

1-7
第16

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

127[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
代表の先生： 大阪大学

白川功名誉教授 （同社，取締役）

事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）
システムソリューション提供 / 設計支援ツール開発及び販売[3] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：九州工業大学

中村和之教授 （同社，代表取締役）

事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発（2）
メモリ LSI 自動設計ツールの開発[4] 株式会社エイアールテック （http://www.a-r-tec.jp//）代表の先生：広島大学

岩田穆名誉教授 （同社，代表取締役）

事 業 内 容：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）
基板雑音解析業務
（3）
企業との協力と人材育成[5] 有限会社石島電子技研 （http://ishi.main.jp/）
事 業 内 容：（1）ハードウエア開発（2）
ソフトウエア開発（3）
システム・コンサルティング

VDEC2016_J.indb 16

2016/12/07 17:30

1. 8

超微細リソグラフィー・ナノ計測拠点

ムを工学部総合研究機構と共同で運用し，オープンな拠

ウエーハ状態の LSI の供給を受け，ナノテクプラット

点として全国の学・産・官に広く公開している．平成

で MEMS 後加工するという新たな「More-Than-Moore」

23 年度で終了したナノテクノロジーネットワーク事業

系の研究支援スキームを安定的に運用している．実績に引き続き，東京大学を代表して平成 24 年度より開始は極めて好調であり，平成 27 年度の「利用報告書」はされた文部科学省ナノテクノロジープラットフォームの159 件であった．内訳は，①大企業による利用 22 件，

微細加工実施機関となって，「超微細リソグラフィー・②中小企業による利用 4 件，③東京大学以外の大学によ

ナノ計測拠点」を運営している．一研究室では取得維持る利用 29 件，④公的機関による利用 4 件，⑤東京大学が困難な装置群を，組織的に維持管理し，学内外，特にによる利用（共同研究を含む）100 件である．企業による学外の企業に公開するというプロジェクトである．平

利用が順調に増加していることが特筆され，これはナノ成 27 年度より「微細加工プラットフォーム代表機関（京プラット開始後 4 年目を迎え，制度の存在を前年度以前

都大学）」のサブセンターとして，主に東日本を担当すに知った利用者が実際に利用を開始したためと考えられるコーディネータ業務を受託することになった．VDEC

る．最も利用されている装置は電子線描画装置であり，の微細加工拠点は，株式会社アドバンテスト社製の量

ナノプラット支援開始日 2015 年 4 月～2016 年 3 月の間

産向け高速電子線描画装置を改造して，1 cm 角から 8に，月平均 176.3 枚（合計 2115 枚）描画を行った．外部

インチ丸までの任意形状にまで描画できるようにした

共用率は 99％，すなわち，利用可能な日には必ず誰か

F5112+VD01 ならびに，8 インチまでの任意形状に描画が利用をしていたという結果であった．年度による利用できる柔軟性・大面積描画性はそのままに，20 nm を切

枚数の変化を図 1 に示す通り，右肩上がりの成長を続ける解像度向上と，機器中のステンシルの影像を精密に縮ている．経験豊富な技術支援者のアテンドによる技術補

小投影する「キャラクタ（セル）プロジェクション」に

助利用，技術代行利用も好評を博しており，さらなる利

正式対応した後継機 F7000S-VD02 を核に，武田先端知用の向上が期待できる．

スーパークリーンルームでの活動を支援している．さらに，VLSI ファウンドリ活動の日本代表という立ち位置

URL:http://nanotechnet.t.u-tokyo.ac.jp/

を最大限利用し，「フェニテックセミコンダクター」プ

図1

VDEC2016_J.indb 17

1-8
17

1

章 ＶＤＥＣ事業の紹介と平成 年度事業報告

ロジェクトとの協業により，VLSI を VDEC で試作し，

第VDEC では，武田先端知ビルスーパークリーンルー

27

VDEC 電子線描画装置の月あたり平均描画枚数

2016/12/07 17:30

第 2 章 「アドバンテスト D2T 寄附研究部門」
平成 27 年度活動報告

2. 1 「アドバンテスト D2T 寄附研究部門」の紹介
2. 1. 1

アドバンテスト D2T 寄附研究部門
設立の趣旨

2. 1. 2 アドバンテスト D2T 寄附研究部門
構成員

これまでの VDEC の活動を通じ，多くの大学・高専

特任教授

Mehdi B. Tahoori（2015 年 8 月〜12 月）

で VLSI 設計・試作文化が根付き，活発な設計研究・教

特任講師

池野理門

育活動が行われています．

助

Nguyen Ngoc Mai Khanh教

このような状況の中，株式会社アドバンテストからの共同研究員

山口隆弘（株式会社アドバンテスト研究所）

寄附金により，「アドバンテスト D2T 寄附研究部門」が共同研究員

石田雅裕（株式会社アドバンテスト）

2007 年 10 月に VDEC 内に設立されました．
「アドバン

事務補佐員

岡崎真紀子

テスト D2T 寄附研究部門」は，全国の学生に VLSI の設計からテストまで一貫した研究・教育環境を提供することで，テスト設計の専門家となりえる人材を育成するとともに，SoC の設計に関する研究を支援することを目的としております．従来，VDEC では VLSI の「設計・試作」

2-1
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

18

2

27

という面からの活動を重点的に行ってまいりましたが，「設計」だけでなく「テスト」の観点からも研究・教育の中心拠点となるべく＂Design to Test（D2T）＂の理念のもと，国内の大学・高専における「テスト研究・教育」の拠点としての活動を行っています．
当部門はこれまで 2007 年 10 月〜2010 年 9 月にかけての第 1 期と 2010 年 10 月〜2013 年 9 月にかけての第2 期の各 3 年間のプロジェクトを遂行してきました．現
在は，株式会社アドバンテストのご厚意により，2013
年 10 月からの 3 年間を第 3 期プロジェクト期間として，活動を継続させていただいています．2015 年度は，第3 期の折り返しから最終年度に向けて研究，教育，シンポジウム等の多岐にわたる各活動を充実させる時期にあたりました．また，2015 年 8 月から 12 月にかけて
Karlsruhe Institute of Technology の Mehdi B. Tahoori 教
授を特任教授として招聘し，同教授の幅広い研究領域において VDEC ならびに学内外の研究機関や企業との共同研究および研究交流を支援しました．
当研究部門の活動の詳細については，続く各章においてそれぞれ報告いたします．

VDEC2016_J.indb 18

2016/12/07 17:30

2. 2 「第 10 回 D2T シンポジウム」開催報告
2015 年 8 月 21 日
（金）に，東京大学武田ホールにおいof Technology の Mehdi B. Tahoori 教授，TU Wien のて「第 10 回 D2T シンポジウム」を開催し，160 名を超Tibor Grasser 教授から，それぞれ貴重なご講演を頂きえる皆様にご参加を頂きました．

ました．また，＂Reliability / dependability of industrial

今回は＂Reliability for automotive and other applications＂standards for automotive systems＂と題したパネルディをテーマに，半導体とその重要な応用分野である車載電

スカッションでは，招待講演者に加えて国立情報学研究

子システムの高信頼性に関わる国内外の著名な研究者に所の米田友洋教授，東陽テクニカの二上貴夫氏をパネリよる講演，D2T 寄附研究部門からの活動報告，講演者にストに迎え，幅広い見地から車載電子システム等の高信よるパネルディスカッションなどが行われました．

頼性技術やその標準化についての議論が交わされまし招待講演では，東芝・JEITA の瀬戸屋孝氏，Stanford

た．閉会後の懇親会まで多くの方にご参加を頂き，大変

University の Subhasish Mitra 教授，Karlsruhe Institute

盛況な会となりましたこと，改めて御礼申し上げます．

2-2
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

19

2

27

VDEC2016_J.indb 19

2016/12/07 17:30

第 10 回 D2T シンポジウム開催プログラム
10:00

Opening Remarks
浅田邦博（東京大学大規模集積システム設計教育研究センターセンター長）
黒江真一郎（株式会社アドバンテスト代表取締役）

10:15

Session 1（Chairman: Toru Nakura, The University of Tokyo）「車載用半導体集積回路の高信頼性化と工程管理手法」“High reliability and process control technique of LSI for Automotive product” [Invited]
瀬戸屋孝 / Takashi Setoya（東芝 / Toshiba，JEITA）“Cross-layer Resilient Design for Automotive Electronics” [Invited]
Mehdi B. Tahoori（Karlsruhe Institute of Technology）

11:45

Lunch

13:00

Session 2（Chairman: Shinichi Takagi, The University of Tokyo）“Robust Systems: Overcoming Complexity and Reliability Challenges” [Invited]
Subhasish Mitra（Stanford University）“Advanced Modeling and Characterization of Bias Temperature Instabilities and Hot Carrier Degradation” [Invited]
Tibor Grasser（TU Wien）

14:30

Coffee Break

15:00

Session 3（Chairman: Makoto Ikeda, The University of Tokyo）“Activities of VDEC Advantest D2T Research Division”
Rimon Ikeno（The University of Tokyo）“FET-R-C Circuits: A Unified Treatment”
Tetsuya Iizuka（The University of Tokyo）“A Novel Circuit for Transition-Edge Detection”
Takahiro Yamaguchi（Advantest Laboratories）“Dynamic Power Integrity Control of ATE for Eliminating Overkills and Underkills”
Masahiro Ishida（Advantest Corporation）

16:25

Break

16:40

Panel Discussion“Reliability / dependability of industrial standards for automotive systems”
Theme:
Masahiro Fujita（VDEC, The University of Tokyo）
Moderator:
Tomohiro Yoneda（National Institute for Informatics）
Panelists:
Takao Futagami（Toyo Corporation / SESSAME）
Mehdi B. Tahoori（Karlsruhe Institute of Technology）
Subhasish Mitra（Stanford University）

18:00

Closing

18:15

Reception

2-2
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

20

2

27

VDEC2016_J.indb 20

2016/12/07 17:30

2. 3

研究活動報告本年度は，電源ネットワーク・モデル化技術につい

確率的量子化法のタイミング雑音測定への応用て，電源から半導体デバイスに供給される電流値の測

山口隆弘，Nguyen Ngoc Mai Khanh，池野理門，定に基づいてオンチップ電源ネットワークの回路モデ

浅田邦博

ルを導出するアルゴリズムを検討し，実際の電源ネッ

確率的コンパレータを利用したオンチップ・ディジ

トワーク・レイアウトをもちいた計算機シミュレー

タイザの研究において，その核となるコンパレータ回

ションによる実用性評価をすすめた．また，電源品質路の開発とその高精度評価系の構築をすすめている．

制御技術については，フィードバック制御で任意の電確 率 的 コ ン パ レ ー タ の 理 論 検 証 で は，James S.

源特性を模擬する技術を開発し，FPGA をもちいた実

Tandon 博士が 65 nm CMOS テクノロジーで設計試作機検証により提案方式の原理と実用性を確認した．

したシングルエンド型のコンパレータの基礎実験結果に基づいた検証をすすめた．
また，ノイズ耐性とオフセット特性の対称性の向上を目指して回路システムの差動信号化をすすめ，
180 nm CMOS プロセスおよび 65 nm SOTB CMOS プ
ロセスによる回路の設計試作を行った．差動信号化し多様な露光対象に対応した高速かつ高精度な電子線直描
露光手法の研究池野理門，丸山智史，三田吉郎，池田誠，浅田邦博
電子線直描（Electron Beam Direct Writing; EBDW）

た試作回路の評価に関しては，これまで実現例が限らによるマスクレス露光は安価かつ短 turn-around time

れ高難度と考えられる DC 差動信号系の低ノイズ高精（TAT）の露光技術としての期待が大きい一方で低い度測定環境の構築を行っている．

スループットやビーム形状に起因する図形再現性に課題があるとされている．我々はキャラクタプロジェク

電源品質試験技術の研究
石田雅裕，寺尾直樹，名倉徹，池野理門，浅田邦博
半導体プロセスの微細化により電源電圧が低下する

ら上記の課題を克服し，MEMS やフォトニクス等の幅広い露光対象に対して有効な高速電子線直描処理環
境を構築するための研究を行っている．

一方で，高集積化により半導体デバイスの電源電流は

今年度は，円弧や斜辺図形の CP 方式を利用した高増加傾向にある．このため相対的にデバイス電源の電精度描画のためのレイアウト・データ変換手法を，光圧誤差・ノイズが増大し，デバイス試験時／実動作時

導波路等の実用的なデバイス構造に適用して描画，現の電源品質（パワーインテグリティ）が重要となって像，エッチング等の実証実験を進めた．高解像レジス

いる．

トを採用することで，データ変換とエッジラフネス等

本研究では，半導体デバイスのオンチップ電源ノーの加工形状との相関が確認できる基本プロセスフロー

ドにおける電源品質を評価する技術（電源ネットワーと観察手法が確立され，デバイス性能と描画速度の要

ク・モデル化技術）と従来方式よりも ATE に適した求に応じたデータ変換パラメータ探索が可能となっ新しい電源品質制御技術の構築を目指す．

た．

21

第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

ション（Character Projection; CP）方式を活用しなが

2-3

2

27

VDEC2016_J.indb 21

2016/12/07 17:30

2. 4

研究発表
phy with character projection exposure for throughput

論文誌
[1]

enhancement with line-edge quality optimization,”
Proceedings of SPIE 9781, Design-Process-Technology

Masahiro Ishida, Toru Nakura, Takashi Kusaka, Satoshi

Co-optimization for Manufacturability X, 978110, March

Komatsu, and Kunihiro Asada, “Dynamic Power Integrity
Control of ATE for Eliminating Overkills and Underkillsin Device Testing,” to be published on Journal of

2016.
[4]

Kunihiro Asada, “Analytical design optimization ofElectronic Testing: Theory and Applications, 2016.

国際会議・国際シンポジウム・
国際ワークショップ[1]

Md. Maruf Hossain, Tetsuya Iizuka, Toru Nakura andsub-ranging ADC based on stochastic comparator,” 5.7.3,
Design, Automation and Test in Europe (DATE) 2016,
March 2016.

Takahiro J. Yamaguchi, Katsuhiko Degawa, Masayuki

国内会議・研究会等

Kawabata, Masahiro Ishida, Kouichiro Uekusa, and[1]

池野理門「VDEC 新型電子線描画装置による任意図形

Mani Soma, “A new method for measuring alias-freeの微細描画」文部科学省ナノテクノロジー・プラット

aperture jitter in an ADC output,” in Proceedings of IEEE

フォーム事業東京大学微細加工＆微細構造解析拠点合International Test Conference, Anaheim, CA, October 6-8,

同特別講演会，2015 年 11 月．

2015.
[2]

Masahiro Ishida, Tor u Nakura, Akira Matsukawa,
Rimon Ikeno, and Kunihiro Asada, “A Technique forAnalyzing On-chip Power Supply Impedance,” Asian Test

2-4
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

22

Symposium (ATS) 2015, 6B-1, November 2015.
[3]

Rimon Ikeno, Satoshi Maruyama, Yoshio Mita, Makoto
Ikeda, and Kunihiro Asada, “Electron beam lithogra-

特許[1]

石田雅裕，日下崇，池野理門，浅田邦博，名倉徹，寺尾直樹，「電源インピーダンス特性を模擬する電源装置
およびその方法」，特願 2016-014282，2016 年 1 月 28 日
出願．

2

27

VDEC2016_J.indb 22

2016/12/07 17:30

第3章
チップ試作結果報告

VDEC2016_J.indb 23

2016/12/07 17:30

3. 1

試作ラン別一覧

平成２６年度オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08142）
題

名12 GHz の T 型クォーター波長伝送線路共振器のテスト構造

12 GHz のクォーター波長伝送線路共振器のテスト構造

CMOS ディジタル・アナログ回路の試作

大

学

名

東京大学工学系研究科

Kanjanavrojkul Parit
Mai-Khanh Nguyen Ngoc，浅田東京大学工学系研究科
東京大学 VDEC

掲載頁

35

35

邦博

東京電機大学工学部

小松 聡

東京電機大学大学院工学研究科

湯本 涼介，宮澤 悠一，川島 三明

35

池野 理門

36

池野 理門

36

杉田 和貴，内木場 文男，齊藤 健

36

東京大学大規模集積システム設計教育研究
センター

LSI テスト教育のための疑似故障モードを有する ATPG 実習

東京大学大規模集積システム設計教育研究

チップ

センター

UWB パルス発生器のための１２ GHz 帯伝送線路共振器

者

邦博

LSI テスト教育のための疑似故障モードを有する 4 ビットカウン

モデル TEG チップ

究

Mai-Khanh Nguyen Ngoc，浅田東京大学 VDEC

タ回路

MEMS マイクロロボット用のパルス形ハードウェアニューロン研

Kanjanavrojkul Parit

日本大学理工学部

Kanjanavrojkul Parit

東京大学工学系研究科

Mai-Khanh Nguyen Ngoc，浅田邦博

東京大学 VDEC

37

平成２７年度オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08151）
題

名

大

学

名

LSI テスト教育のための疑似故障モードを有する 4 ビットカウン

東京大学大規模集積システム設計教育研究

タ回路（修正版）

センター

2 段オペアンプ

研

究

者

池野 理門

電気通信大学情報理工学部

伊藤 孝幸

電気通信大学情報理工学研究科

範 公可

掲載頁
38

38

平成２６年度第５回ローム CMOS 0.18um 試作 （RO18145）
題

名

パルス幅メモリ

3-1
24

第
３
章
チ
ッ
プ
試
作
報
告

周波数変動とスキューを伴う非同期クロックを用いたサイド
チャネル攻撃評価用 AES 暗号回路(1)周波数変動とスキューを伴う非同期クロックを用いたサイド
チャネル攻撃評価用 AES 暗号回路(2)周波数変動を伴う非同期クロックを用いたエラー注入検出機構
付サイドチャネル攻撃評価用 AES 暗号回路(1)周波数変動を伴う非同期クロックを用いたエラー注入検出機構
付サイドチャネル攻撃評価用 AES 暗号回路(2)ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用 AES 暗号回路(1)ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用 AES 暗号回路(2)ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用 AES 暗号回路(3)宇宙用 CVSL 回路及び性能比較用 CMOS 回路

大

学

名

研

究

者

掲載頁

東京大学 VDEC
東京大学工学部

名倉 徹
矢野 智彦

39

名城大学理工学部

浅井 稔也，吉川 雅弥

39

名城大学理工学部

浅井 稔也，吉川 雅弥

39

名城大学理工学部

浅井 稔也，吉川 雅弥

40

名城大学理工学部

浅井 稔也，吉川 雅弥

40

名城大学理工学部

浅井 稔也，吉川 雅弥

40

名城大学理工学部

浅井 稔也，吉川 雅弥

41

名城大学理工学部

浅井 稔也，吉川 雅弥

41

静岡理工科大学理工学部

中村 文哉，新村 昇平，鈴木 雅
人，金子 尚，小幡 秀和，波多野41

裕中村 文哉，新村 昇平，鈴木 雅
宇宙用 CVSL 回路及び性能比較用 CMOS 回路

静岡理工科大学理工学部人，金子 尚，小幡 秀和，波多野裕

ラジカルセンサ、多値 ReRAM 回路 TEG、イメージセンサ要素

金沢大学集積回路工学研究室

北川 章夫

回路 TEG

金沢大学医薬保健学域

中山 和也

フラッシュ型 ADC，擬似乱数発生回路，送受信回路の試作

芝浦工業大学工学部
芝浦工業大学大学院理工学研究科

佐々木 昌浩石井 雅樹，山崎 浩平，森 直之

トランジスタ特性評価回路

東京大学生産技術研究所

運動視による局所運動検出回路

東北大学電気通信研究所

井口 俊太， 濵松 昌宗，山内 善

42

42

42

高，高宮 真，桜井 貴康

43

秋間 学尚，守谷 哲，佐藤 茂雄

43低電力型 SFQ/CMOS ハイブリッドメモリシステム用 64kb
RAM

横浜国立大学工学府

DC/DC コンバータのスイッチとなるパワーMOSFET とサイクリック A/D 変換器

中央大学理工学部
中央大学大学院理工学研究科

電力計算回路と高周波における電流源の HiZ 回路とオンチップ

中央大学理工学部

インダクタによる高周波 VCO 回路

中央大学大学院理工学研究科

デバイス劣化のオンチップ測定

京都大学情報学研究科

粟野 皓光，吉永 幹，佐藤 高史

44電流制御型 Time analog to digital conveter の試作

横浜国立大学工学府

林 賢志，有冨 雅人，足立 武彦

45

今野 元，吉川 信行

43

杉本 泰博，森川 逸太
金子 成悟，桐生 健人，落合 洋
杉本 泰博
小舘 直人，薬師寺 祐介，坂東 和

九州工業大学大学院情報工学研究院

宮瀬 紘平，佐藤 康夫，梶原 誠司
加藤 隆明，三宅 庸資

電気通信大学情報理工学部
電気通信大学情報理工学研究科

荒井 渓太
範 公可，石橋 孝一郎

立命館大学理工学研究科

中野 将司，浅川 俊介

立命館大学総合科学技術研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

中野 将司，浅川 俊介

立命館大学総合科学技術研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
立命館大学総合科学技術研究機構

中井 綱人，浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

中井 綱人，浅川 俊介

TEG チップ（２）立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充
藤野 毅

立命館大学理工学研究科

中井 綱人，浅川 俊介

サイドチャネル攻撃評価用 AES 暗号回路

立命館大学総合科学技術研究機構

汐崎 充

立命館大学理工学部

藤野 毅

周波数分解能の高い DCO を用いた All-Digital PLL

レーザ照射によるフォールト攻撃の検証用 TEG チップ

レーザ照射によるフォールト攻撃の検証用 TEG チップ（２）漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用
TEG チップ
漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用

サイドチャネル攻撃対策と侵襲攻撃対策を両立する暗号回路

オンチップキャパシタ付きサイドチャネル攻撃評価用 AES 暗号
回路
オンチップキャパシタ付きサイドチャネル攻撃評価用 AES 暗号
回路 (2)
赤外線アレイセンサの間欠動作制御と人物検知演算を行うコン
トローラ

45

46

46

47

47

竹内 章浩，西村 隆志，浅川 俊介

立命館大学総合科学技術研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
立命館大学総合科学技術研究機構

山田 康平
久保田 貴也，汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

山田 康平

立命館大学総合科学技術研究機構
立命館大学理工学部

久保田 貴也，汐崎 充
藤野 毅

立命館大学理工学研究科

人見 達郎

立命館大学総合科学技術研究機構

白畑 正芳

47

48

48

48

藤野 毅
中野 誠彦

0.18μmCMOS プロセスを用いたパッチクランプ測定システム

慶應義塾大学理工学部

用デジタル回路慶應義塾大学理工学研究科

抵抗素子及び MOSFET の信頼性評価用アレイ TEG

関西大学システム理工学部

Quaternary FPGA Designs with Floating Gate Technology

4546

立命館大学理工学研究科

立命館大学理工学部

44

馬，安倍 幹雄

九州工業大学大学院情報工学府

テスト電力制御の評価用 TEG チップ

44

夫，彦坂 慎吾

北陸先端科学技術大学院大学セキュリ
ティ・ネットワーク領域

四ツ田 大樹，久保 勝弘，高坂 太

49

郎
佐藤 伸吾

49

張 任遠，金子 峰雄

49

平成２７年度第２回ローム CMOS 0.18um 試作 （RO18152）
題

名31x31 単一光子アバランシェダイオードアレイセンサー

高分解能パルス縮小型時間-デジタル変換器
電源ノイズ検出器及び動的電荷注入ノイズ低減回路

広帯域パルスジェネレータ用 CMOS トリガー

A new microwave pulse generator circuit based on
Regenerated Trigger Switch
A regenerated-trigger based microwave pulse generator
circuit with on-chip dipole antenna

大学

東京大学工学系研究科
東京大学 VDEC

名

研

究

者

楊驍
朱 弘博，名倉 徹，飯塚 哲也，浅

50

田 邦博

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

古賀 丈尚

東京大学工学系研究科

鹿野 真弘

東京大学 VDEC

名倉 徹，浅田 邦博

東京大学工学系研究科

掲載頁

50

50

Kanjanavrojkul Parit

東京大学 VDEC

Mai-Khanh Nguyen Ngoc，浅田邦博

51

東京大学 VDEC

Mai-Khanh Nguyen Ngoc

51

東京大学 VDEC

Mai-Khanh Nguyen Ngoc

52

3-1
25

第
３
章
チ
ッ
プ
試
作
報
告

電気的ストレスの統計的評価のための SRAM DMA TEG

東京大学生産技術研究所

小林 正治，平本 俊郎

52

胎児の心拍測定用増幅回路の試作

山梨大学工学部

佐藤 隆英

52

半導体分配器 Ver.3

中部大学全学共通教育部

宮本 順一

53

佐々木 昌浩，黒部 友朗
ADC，DAC，フェーズインターポレーター，オンチップ温度セ
ンサ及びレシーバー回路の試作

芝浦工業大学工学部
芝浦工業大学大学院理工学研究科

森 直之，石井 雅樹，園田 哲也，
臼杵 明広，手代木 翔太，三宅 慶

53治
パワーデバイス近傍の放射ノイズ測定 TEG

朴 志焄，蔡 定勲，高橋 亮，高宮

東京大学生産技術研究所

真，桜井 貴康

53

横浜国立大学工学府

今野 元，吉川 信行

54

低電力型 SFQ/CMOS ハイブリッドメモリ用ツリーデコーダ

横浜国立大学工学府

今野 元，吉川 信行

54

二足歩行用ハードウェア CPG モデルの試作

日本大学理工学部

二瓶 乃亮，佐伯 勝敏

54

日本大学理工学部

杉戸 俊樹，山下 大地，佐伯 勝敏

55

低電力型 SFQ/CMOS ハイブリッドメモリシステム用 64kb
RAM

スパイクタイミングと発振周波数に依存するシナプスモデルの構築
デバイスパラメータ抽出用トランジスタ TEG

京都大学大学院情報学研究科

無線 RFID センサーチップ
能動/受動併用ダイナミック共通ソース積分器を用いたΔΣ変調器(1)受動積分器を用いたΔΣ変調器
HA-CORDIC - Hybrid Adaptive Coordinate Rotation Digital
Computer

遅延故障検査容易化回路および IC 間配線の電気的検査容易化回路の試作

300GHz 帯伝送線路評価 TEG

55

立命館大学理工学部

宇野 重康

55

上智大学理工学部

小原 一馬，和保 孝夫

56

上智大学理工学部

小原 一馬，和保 孝夫

56

電気通信大学情報理工学研究科
徳島大学大学院先端技術科学教育部
徳島大学大学院ソシオテクノサイエンス研
究部

Nguyen Thi Hong Thu ，範 公
可，石橋 孝一郎

56

菅 大介，宮本 陽平，濱田 圭吾，
石場 隆之，伊喜利 勇貴，踊場 明
宏

57

四柳 浩之，橋爪 正樹

広島大学先端物質科学研究科

アナログ回路用ライブラリ及び素子評価

新谷 道広，周 瑞，廣本 正之，佐藤 高史

高知工科大学システム工学群
高知工科大学大学院基板工学専攻

國武 寛司，高野 恭弥，片山 光亮，吉田 毅，天川 修平，藤島 実

57

橘 昌良，岡崎 泰士，佐竹 宏太
山田 健太，Wannaboon Chatch-57

ai

ジッターシェーパーを用いた高精度 DAC

法政大学理工学部
法政大学理工学研究科

安田 彰
渡辺 渡邉，嘉藤 貴博，西勝 聡

58

3-1

低電圧 CMOS アナログ回路の試作

明治大学理工学部

渡辺 正之助，奥 達哉，大里 侑生

58

立命館大学理工学研究科

上口 翔大

26

人物検知用赤外線アレイセンサ対応アナログフロントエンド回路

大阪産業大学工学部
立命館大学総合科学技術研究機構

熊本 敏夫
白畑 正芳，汐崎 充

立命館大学理工学部

藤野 毅

第
３
章
チ
ッ
プ
試
作
報
告

58

中野 誠彦

0.18μmCMOS プロセスを用いたパッチクランプ測定 4ch シ

慶應義塾大学理工学部

ステム

慶應義塾大学理工学研究科

四ツ田 大樹，久保 勝弘，高坂 太
郎

59

Prototype for high frequency magnetic sensor

東北大学工学研究科

Sai Ranajit

59

容量型センサの CMOS インターフェイス回路

山梨大学大学院総合研究部

小川 覚美

59

位相同期回路の干渉ノイズ低減回路検証用 TEG1

大阪工業大学大学院工学研究科

森下 宗瑛
肥田 晃一郎，藤居 尚博，吉村 勉

60

位相同期回路の干渉ノイズ低減回路検証用 TEG2

大阪工業大学大学院工学研究科

Hexadecimal FPGA Designs with Floating Gate Technology

北陸先端科学技術大学院大学セキュリ
ティ・ネットワーク領域

森下 宗瑛
肥田 晃一郎，藤居 尚博，吉村 勉

60

張 任遠，金子 峰雄

60

平成２７年度第３回ローム CMOS 0.18um 試作 （RO18153）
題

名改善された広帯域パルス発生器用 CMOS トリガー

オンチップ 40 GHz の広帯域パルス発生器

PVT 自動調整機能付きパルス幅 PLL

大学

東京大学工学系研究科
東京大学 VDEC
東京大学工学系研究科
東京大学 VDEC

名

研

究

者

掲載頁

Kanjanavrojkul Parit
Mai-Khanh Nguyen Ngoc，飯塚哲也，名倉 徹，浅田 邦博

61

Kanjanavrojkul Parit
Mai-Khanh Nguyen Ngoc，飯塚

61

哲也，名倉 徹，浅田 邦博

東京大学 VDEC

名倉 徹

東京大学工学部

都井 敬

61

オンチップ太陽電池と昇圧回路ほか

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

木村 知也
宮川 尚之，越智 裕之

宇宙用 CVSL 回路及び性能比較用 CMOS 回路

静岡理工科大学理工学部

紘，冨岡 聖龍，松下 倭樹，鶴窪62

山中 兼一，大関 啓太，松原 孝
62匠，波多野 裕山中 兼一，大関 啓太，松原 孝
宇宙用 CVSL 回路及び性能比較用 CMOS 回路

静岡理工科大学理工学部

紘，冨岡 聖龍，松下 倭樹，鶴窪62

匠，波多野 裕確率的 ADC を用いたランダムばらつきモニタ回路

東京電機大学工学部第二部
東京電機大学工学部

高谷 翔平
小松 聡

63

単体トランジスタと低電圧 CMOS アナログ回路 TEG

広島工業大学工学部/電子情報工学科

升井 義博

63

単体デバイスと論理回路の評価回路

東京大学生産技術研究所

イスラム マーフズル

63

歩留まり率を考慮した細胞体モデルの試作

日本大学理工学部

戸泉 孝太，佐伯 勝敏

64

アウトフェーズ増幅のための CMOS VCO 及び増幅器

大阪大学大学院基礎工学研究科

塩見 英久，遠藤 健

64

画像認識向け畳み込み演算回路

京都大学大学院情報学研究科

大荷 唯明，廣本 正之，佐藤 高史

64

指数減衰カオスタブーサーチ用スイッチト・カレントニューロン回路(1 of 3)

東京電機大学

田中秀，新井正樹，堀尾喜彦

65

東京電機大学

田中秀，新井正樹，堀尾喜彦

65

東京電機大学

田中秀，新井正樹，堀尾喜彦

65

茨城大学工学部

木村 孝之

66

上智大学理工学部

小原 一馬，和保 孝夫

66

上智大学理工学部

山崎 雄介，和保 孝夫

66

上智大学理工学部

石田 宇一，和保 孝夫

67

InAs ナノワイヤ/CMOS 異種技術集積化による Lab-on-a-chip

上智大学理工学部

島本 一成，和保 孝夫

67

Pipeline unfolded radix-2 CORDIC

電気通信大学情報理工学部
電気通信大学情報理工学研究科

市川 陽平
範 公可，石橋 孝一郎

67

指数減衰カオスタブーサーチ用スイッチト・カレントニューロ
ン回路(2 of 3)
指数減衰カオスタブーサーチ用スイッチト・カレントニューロ
ン回路(3 of 3)
集積化イメージセンサのノイズ特性評価用 TEG
能動/受動併用ダイナミック共通ソース積分器を用いたΔΣ変調器(2)チャージシェア型逐次近似 A/D 変換器
粘菌コンピューティングを模したニューラルネットワーク型 A/
D 変換器

Differential comparator Stochastic Array and Coarse FlashADC

アナログ回路用ライブラリ及び素子評価

アナログ回路用ライブラリ及び素子評価

耐ソフトエラー性を有するラッチ回路

各種要素回路の設計

ジッターシェーパー型 DAC とΔΣ型位相比較器
CMOS LSI チップ内の温度分布の解析

東京大学 VDEC，D2T
高知工科大学システム工学群
高知工科大学大学院基板工学専攻
高知工科大学システム工学群

Mai-Khanh Nguyen Ngoc，Rimon Ikeno
橘 昌良，佐竹 宏太
山田 健太，Wannaboon Chatch橘 昌良，佐竹 宏太
山田 健太，Wannaboon Chatchai

千葉大学工学部

上野 弘貴，羽田 伶

千葉大学融合科学研究科

難波 一輝

明治大学理工学部

和田 和千，山下 良満，鈴木 博俊
今井 博之，江川 和穂，木谷 嘉

69

嘉藤 貴博，西勝 聡，渡邉 裕紀

6970

広島大学大学院先端物質科学研究科

吉田 毅

人物検知用赤外線アレイセンサ対応二重積分型アナログ／デジ

立命館大学理工学研究科
大阪産業大学工学部

上口 翔大
熊本 敏夫

タル変換回路立命館大学総合科学技術研究機構

白畑 正芳，汐崎 充

立命館大学理工学部

藤野 毅

0.18μmCMOS プロセスを用いた生体信号用低雑音増幅器の改

慶應義塾大学理工学部

良慶應義塾大学理工学研究科

中野 誠彦，伊藤 孝太
四ツ田 大樹，久保 勝弘，高坂 太

生体情報処理用 CPU 及び周辺 ASIC の試作

第
３
章

安田 彰

鈴木 隆文，安藤 博士

復号回路

69

法政大学理工学研究科

松田 敏弘，出町 治香

自律動作可能 LSI チップの動作範囲拡大に向けた検討

27

法政大学理工学部
富山県立大学工学部

慶應義塾大学理工学部

70

70

71

郎，宮脇 貴統
中野 誠彦，五十嵐 一真，杉浦 隆

慶應義塾大学理工学研究科

弥渡邊 淳史，折原 大地，南 快優

71

上智大学理工学部

林等

71

兵庫県立大学工学研究科
兵庫県立大学工学部

藤原 潤，神田 健介，藤田 孝之，
前中 一介
服部 喜優

3-1

68

孝，大門 佑大阪大学大学院生命機能研究科

多チャンネル皮質脳波信号計測チップ

68ai

高知工科大学大学院基板工学専攻

明治大学理工学研究科

68

72

チ
ッ
プ
試
作
報
告

オフチップ共振回路を用いた断熱的論理用低消費電力電源回路
Fabrication of CPW structures with various dimensions
and de-embedding structures
耐ハードウェアトロイ回路
包絡線パルス幅変調方式送信機に用いる D 級増幅器のバンドパ
スフィルタ狭帯域化検討用回路

岐阜大学工学部

高橋 康宏

72

東北大学工学研究科

Sai Ranajit

72

早稲田大学基幹理工学研究科

大屋 優，戸川 望

73

東京理科大学理工学部

渡邊 邦彦，楳田 洋太郎，小澤 佑
介

73

東京理科大学理工学部

渡邊 邦彦，楳田 洋太郎，小澤 佑
介

73

包絡線パルス幅変調（EPWM: Envelope Pulse-Width Modulation）方式送信機に用いる D 級増幅器のバンドパスフィルタ狭帯域化検討用 TEG
包絡線パルス幅変調（EPWM: Envelope Pulse-Width Modulation）方式送信機に用いる D 級増幅器のバンドパスフィルタ狭渡邊 邦彦，楳田 洋太郎，小澤 佑

東京理科大学理工学部

介

帯域化検討用 TEG
Hadamard ゲートおよび制御 R_k ゲートのエミュレータ実現

琉球大学大学院理工学研究科電気電子工学
専攻

比嘉 識人

74

金城 光永，島袋 勝彦

74

静岡大学創造科学技術大学院

藤森 卓巳，渡邊 実

74

IoT に向けた NAND 型フラッシュメモリ書き込み電圧生成回路

中央大学理工学部

石井 智也，田中 誠大，鶴見 洸太，竹内 健75

光受信用アナログフロントエンド回路 TEG

岐阜大学大学院工学研究科

琉球大学工学部
耐放射線・光再構成型ゲートアレイ

滝 孝介，内藤 文哉，久米 沢弥，
久保 尚也，中村 誠

75

平成２７年度第４回ローム CMOS 0.18um 試作 （RO18154）
題

名A CMOS-MEMS hybrid design for microwave pulse generator circuit
サンプルホールド回路の非線形歪み測定用回路
三角波状アクティブ電荷注入による電源共振ノイズ低減回路
A CMOS-MEMS hybrid microwave pulse transmitter

３値 CAM 及びハミング距離検索機能付き CAM

大

学

名

研

東京大学 VDEC

究

者

Mai-Khanh Nguyen Ngoc

掲載頁
76

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

東京大学工学系研究科

伊藤 貴亮

東京大学工学系研究科

鹿野 真弘

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

77

東京大学 VDEC

Mai-Khanh Nguyen Ngoc

77

東海大学大学院情報通信学研究科
信学専攻
東海大学情報通信学部

76

情報通

組込みソフトウェ

早川 翔
福原 雅朗

78

ア工学科

3-1

IoT ノード端子の微小容量変化の検出回路

28

低電力型 SFQ/CMOS ハイブリッドメモリシステム用 64kb

第
３
章
チ
ッ
プ
試
作
報
告

RAM

HOG および SURF 特徴抽出を有するコプロセサー

東京大学生産技術研究所

朴 志焄，染谷 晃基，高宮 真，桜
井 貴康

78

横浜国立大学工学府

今野 元，吉川 信行

78

広島大学工学研究科
広島大学先端物質科学研究科

An Fengwei
Zhang Xiangyu，Luo Aiwen，

広島大学 HiSIM 研究センター

藤田 勇貴，中島 一紀

広島大学ナノデバイス・バイオ融合科学研

Chen Lei

79

究所

Mattausch Hans Juergen

電源電圧の変化による遅延変動の評価回路

会津大学コンピュータ理工学部

増子 駿，小平 行秀

79

溶液バイオケミカルセンシング回路

立命館大学理工学部

宇野 重康

79

An Improvement of Stochastic ADC Sub-ranging System

東京大学 VDEC，D2T

高精細音空間コンテンツのための主観的最適化音空間ディスプ

北陸先端科学技術大学院大学情報社会基盤

レイの研究開発

研究センター

電圧 CMOS アナログ回路の試作

Mai-Khanh Nguyen Ngoc，Rimon Ikeno

80

井口 寧

80

明治大学理工学部

渡辺 正之助，奥 達哉，大里 侑生

81

汎用プロセッサ改良による高速動き検出実行用チップ

三重大学大学院工学研究科

深澤 祐樹，王 宝康，丹後 嘉浩，
近藤 利夫，佐々木 敬泰

810.18μmCMOS プロセスを用いたパッチクランプ測定システムの部品改良

慶應義塾大学理工学部
慶應義塾大学理工学研究科

符号化・復号回路

上智大学理工学部

林等

82

トリプルウェルを用いた on-chip 太陽電池の集積化

東洋大学総合情報学部

堀口 文男

82

トリプルウェルを用いた on-chip 太陽電池の集積化

東洋大学総合情報学部

堀口 文男

82

測定器が直接接続困難なポートを持つ回路の S パラメータを推測するための TEG

岐阜大学工学部

高橋 康宏，関根 敏和

83

中野 誠彦，伊藤 孝太
四ツ田 大樹，久保 勝弘，高坂 太

81郎，宮脇 貴統

エネルギーハーベスティング向け昇圧電源及び非接触給電向け
送受電回路、光プローブセンサ向け光電流変換 CMOS アナログ
フロントエンド回路

信州大学大学院理工学系研究科
信州大学工学部

篠原 秀樹，吉田 穣理，小柳 洸介，宮地 幸祐83

上倉 宇晴，小林 瑞季，福岡 篤志

平成２７年度第１回ルネサス CMOS 65nm 試作 （RS65151）
題

名高速ロックを実現する完全デジタル型クロック・データ・リカ
バリ回路
オフチップキャパシタによる電源ノイズ低減効果実証 TEG

誘導結合 TCI を持つマイクロプロセッサ GCSOTB

大

学

名

細粒度ボディバイアス制御を行う動的リコンフィギャラブルプ
ロセッサ MuCCRA-4BB
IEEE 754 準拠単精度浮動小数点除算器ほか
低電圧安定動作のための要素回路および設計技術の開発
2 ステップ確率的 ADC TEG，発振回路 TEG
オンチップバランを用いた差動低雑音増幅器の試作有する物体認識プロセッサ

東京大学工学系研究科

鹿野 真弘

東京大学 VDEC

名倉 徹，飯塚 哲也，浅田 邦博

芝浦工大情報工学科

小暮 俊輔，工藤 優，安田 匠吾，
宇佐美 公良慶應義塾大学情報工学科

慶應義塾大学理工学部

ミリ波フェーズドアレイ回路用評価素子

奥原 颯，Armed Akram Ben，天野 英晴

ScienceJohanes Kuehn

性比較
未知の入力データに対する出力を推定するパーセプトロン IC

Unfolded radix-2 CORDIC
誘導結合マルチドロップバスと磁界衝突検知回路の検証用 TEG
畳み込みニューラルネット演算向け矩形読出しメモリ

低消費電力シンセサイザブル PLL

84

84

84

85

立命館大学情報理工学部

越智 裕之，新納 一樹
小野寺 秀俊，石原 亨，鎌苅 竜

テム専攻也，塩見 準，都築 祐亮，中井 辰哉

85

金沢大学自然科学研究科

今村 竜

85

大阪工業大学大学院工学研究科

木原 崇雄，松田 茂郷，高橋 克
樹，高橋 知也，吉尾 恒洋

86

広島大学先端物質科学研究科
広島大学 HiSIM 研究センター
広島大学ナノデバイス・バイオ融合科学研
産業技術総合研究所ナノエレクトロニクス
研究部門
大阪大学大学院基礎工学研究科

画像認識向け畳み込み演算回路

DTMOS トランジスタとダイオード接続トランジスタの整流特84

京都大学大学院情報学研究科通信情報シス

京都大学情報学研究科

評価用 TEG

掲載頁

並木 美太郎
天野 英晴，藤田 悠，奥原 颯

University of TubingenComputer

スケーラブルデバイスアレイ

先端 SOTB プロセスにおける集積化イメージセンサの構成回路

奥原 颯，天野 英晴

慶應義塾大学理工学部

究所
0.1V で起動する完全集積可能な昇圧電源回路者

飯塚 哲也，名倉 徹，浅田 邦博
峠 仁人

広島大学工学研究科
複数のスキャンウィンドウの並列処理と特徴ベクトルの抽出を究

東京大学 VDEC
東京大学工学系研究科

東京農工大学情報工学科
誘導結合 TCI を持つアクセラレータ CCSOTB

研

An Fengwei
Luo Aiwen，Zhang Xiangyu
Chen Lei

85

86

Mattausch Hans Juergen更田 裕司，大内 真一

86

塩見 英久

86

粟野 皓光，吉永 幹
佐藤 高史

87

京都大学大学院情報学研究科

大荷 唯明，廣本 正之，佐藤 高史

87

茨城大学工学部

木村 孝之

87

電気通信大学情報理工学研究科

高橋 史帆，範 公可，石橋 孝一郎

87

電気通信大学情報理工学部

岩瀬 龍矢

電気通信大学情報理工学研究科

範 公可，石橋 孝一郎

電気通信大学情報理工学部

市川 陽平

電気通信大学情報理工学研究科

範 公可，石橋 孝一郎

88

慶應義塾大学大学院理工学研究科

門本 淳一郎，宮田 知輝，竹 康宏

8829

神戸大学システム情報学研究科
神戸大学科学技術イノベーション研究科
東京工業大学工学院電気電子系

88

梅木 洋平，北原 弘登，森 陽紀，
河本 優太，奥野 圭祐，吉本 雅彦

88

黒津 弘明，川口 博
岡田 健一，中田 憲吾，寺嶋 友
樹，吉岡 透，Ngo Huy Cu

立命館大学理工学研究科

中野 将司，浅川 俊介

SOTB 構造を用いたサイドチャネル攻撃評価用 AES 暗号回路

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充
藤野 毅

89

89

自律的に動作するマイクロシステムのための電源システムに用慶應義塾大学理工学部

中野 誠彦，五十嵐 一真，杉浦 隆弥

いる要素単体慶應義塾大学理工学研究科

渡邊 淳史，折原 大地，南 快優

低電源電圧動作並列型確率的 A/D 変換器

大阪大学大学院工学研究科

松岡 俊匡，浅野 智大，山根 梨
江，井上 泰佑

89

エネルギー最小点の動的追従を可能にするプロセッサの試作

京都大学大学院情報学研究科

塩見 準，石原 亨，小野寺 秀俊

90Approximate Computing のための Key-Value Store チップ

慶應義塾大学理工学部

松谷 宏紀

90

1kb 不揮発性 SRAM

東京工業大学像情報工学研究所

周藤 悠介，山本 修一郎，菅原 聡

90

京都工芸繊維大学グリーンイノベーション
FD-SOI プロセスの信頼性評価回路

3-1

センター
京都工芸繊維大学電子システム工学専攻

古田 潤
駒脇 拓弥，岸田 亮，小林 和淑

89

90

第
３
章
チ
ッ
プ
試
作
報
告

3. 2

チップ種別一覧
TEG(特性評価回路など)

ラン名
OS08142

タ

イ

ト

ル

MEMSマイクロロボット用のパルス形ハードウェアニューロンモデルTEG
チップ

研

究

者

杉田 和貴, 内木場 文男, 齊藤 健
中村 文哉, 新村 昇平, 鈴木 雅人, 金子 尚, 小幡 秀和, 波

掲載頁
36

RO18145

宇宙用CVSL回路及び性能比較用CMOS回路

RO18145

宇宙用CVSL回路及び性能比較用CMOS回路

RO18145

トランジスタ特性評価回路

井口 俊太, 濵松 昌宗, 山内 善高, 高宮 真, 桜井 貴康

43

RO18145

デバイス劣化のオンチップ測定粟野 皓光, 吉永 幹, 佐藤 高史

44

多野 裕
中村 文哉, 新村 昇平, 鈴木 雅人, 金子 尚, 小幡 秀和, 波
多野 裕

41

42

RO18145

テスト電力制御の評価用TEGチップ

宮瀬 紘平, 佐藤 康夫, 梶原 誠司, 加藤 隆明, 三宅 庸資

45

RO18145

レーザ照射によるフォールト攻撃の検証用TEGチップ

中野 将司, 浅川 俊介, 汐崎 充, 藤野 毅

46

RO18145漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用TEGチップ

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

46

RO18145漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用TEGチップ（２）

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

47

RO18145

サイドチャネル攻撃対策と侵襲攻撃対策を両立する暗号回路

竹内 章浩, 西村 隆志, 浅川 俊介, 汐崎 充, 藤野 毅

47

RO18145

オンチップキャパシタ付きサイドチャネル攻撃評価用AES暗号回路

山田 康平, 久保田 貴也, 汐崎 充, 藤野 毅

48

RO18145

オンチップキャパシタ付きサイドチャネル攻撃評価用AES暗号回路 (2)山田 康平, 久保田 貴也, 汐崎 充, 藤野 毅

48

RO18145

抵抗素子及びMOSFETの信頼性評価用アレイTEG

佐藤 伸吾

49

RO18152

電気的ストレスの統計的評価のためのSRAM DMA TEG

小林 正治, 平本 俊郎

52

RO18152

半導体分配器Ver.3

宮本 順一

53

RO18152

パワーデバイス近傍の放射ノイズ測定TEG

朴 志焄, 蔡 定勲, 高橋 亮, 高宮 真, 桜井 貴康

53

RO18152

デバイスパラメータ抽出用トランジスタTEG

新谷 道広, 周 瑞, 廣本 正之, 佐藤 高史

55

RO18152

遅延故障検査容易化回路およびIC間配線の電気的検査容易化回路の試作

RO18152
RO18152

菅 大介, 宮本 陽平, 濱田 圭吾, 石場 隆之, 伊喜利 勇貴,
踊場 明宏, 四柳 浩之, 橋爪 正樹

57

位相同期回路の干渉ノイズ低減回路検証用TEG1

森下 宗瑛, 肥田 晃一郎, 藤居 尚博, 吉村 勉

60

位相同期回路の干渉ノイズ低減回路検証用TEG2

森下 宗瑛, 肥田 晃一郎, 藤居 尚博, 吉村 勉

60

山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,

RO18153

宇宙用CVSL回路及び性能比較用CMOS回路

3-2

RO18153

宇宙用CVSL回路及び性能比較用CMOS回路

山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,
鶴窪 匠, 波多野 裕

6230

RO18153

確率的ADCを用いたランダムばらつきモニタ回路

高谷 翔平, 小松 聡

63

RO18153

単体トランジスタと低電圧 CMOS アナログ回路TEG

升井 義博

63

RO18153

単体デバイスと論理回路の評価回路

イスラム マーフズル

63

RO18153

集積化イメージセンサのノイズ特性評価用TEG

木村 孝之

66

RO18153

CMOS LSIチップ内の温度分布の解析

松田 敏弘, 出町 治香

70

第
３
章
チ
ッ
プ
試
作
報
告

鶴窪 匠, 波多野 裕

62

RO18153

Hadamardゲートおよび制御R_kゲートのエミュレータ実現

比嘉 識人, 金城 光永, 島袋 勝彦

74

RO18154

IoTノード端子の微小容量変化の検出回路

朴 志焄, 染谷 晃基, 高宮 真, 桜井 貴康

78

RO18154電源電圧の変化による遅延変動の評価回路

増子 駿, 小平 行秀

79

RO18154

トリプルウェルを用いたon-chip太陽電池の集積化

堀口 文男

82

RO18154

トリプルウェルを用いたon-chip太陽電池の集積化

堀口 文男

82

RO18154

測定器が直接接続困難なポートを持つ回路のSパラメータを推測するためのTEG

高橋 康宏, 関根 敏和

83

RS65151

オフチップキャパシタによる電源ノイズ低減効果実証TEG

鹿野 真弘, 名倉 徹, 飯塚 哲也, 浅田 邦博

84

RS65151

低電圧安定動作のための要素回路および設計技術の開発

小野寺 秀俊, 石原 亨, 鎌苅 竜也, 塩見 準, 都築 祐亮, 中井
辰哉

85

RS65151

2ステップ確率的ADC TEG，発振回路TEG

今村 竜

85

RS65151

ミリ波フェーズドアレイ回路用評価素子

塩見 英久

86

RS65151

先端SOTBプロセスにおける集積化イメージセンサの構成回路評価用TEG

木村 孝之

87

RS65151

誘導結合マルチドロップバスと磁界衝突検知回路の検証用TEG

門本 淳一郎, 宮田 知輝, 竹 康宏

88

RS65151

SOTB構造を用いたサイドチャネル攻撃評価用AES暗号回路

中野 将司, 浅川 俊介, 汐崎 充, 藤野 毅

89

RS65151

FD-SOIプロセスの信頼性評価回路

古田 潤, 駒脇 拓弥, 岸田 亮, 小林 和淑90

アナデジ混載
ラン名
OS08142

タ

イ

ト

ル

研

究

者

小松 聡, 湯本 涼介, 宮澤 悠一, 川島 三明

CMOSディジタル・アナログ回路の試作

掲載頁
35

RO18145

フラッシュ型ADC，擬似乱数発生回路，送受信回路の試作

佐々木 昌浩, 石井 雅樹, 山崎 浩平, 森 直之

42

RO18145

低電力型SFQ/CMOSハイブリッドメモリシステム用64kb RAM

今野 元, 吉川 信行

43

RO18145周波数分解能の高いDCOを用いたAll-Digital PLL

荒井 渓太, 範 公可, 石橋 孝一郎

45

RO18145

Quaternary FPGA Designs with Floating Gate Technology

張 任遠, 金子 峰雄

49

ADC，DAC，フェーズインターポレーター，オンチップ温度センサ及びレ

佐々木 昌浩, 黒部 友朗, 森 直之, 石井 雅樹, 園田 哲也,

シーバー回路の試作

臼杵 明広, 手代木 翔太, 三宅 慶治

53

RO18152

低電力型SFQ/CMOSハイブリッドメモリ用ツリーデコーダ

今野 元, 吉川 信行

54

RO18152

HA-CORDIC - Hybrid Adaptive Coordinate Rotation Digital Computer

Nguyen Thi Hong Thu , 範 公可, 石橋 孝一郎

56

RO18152

RO18152

Hexadecimal FPGA Designs with Floating Gate Technology

張 任遠, 金子 峰雄

60

RO18153

Pipeline unfolded radix-2 CORDIC

市川 陽平, 範 公可, 石橋 孝一郎

67

RO18153

多チャンネル皮質脳波信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

70

RO18153

オフチップ共振回路を用いた断熱的論理用低消費電力電源回路

高橋 康宏

72

RS65151

誘導結合TCIを持つアクセラレータCCSOTB

天野 英晴, 藤田 悠, 奥原 颯

84RS65151

細粒度ボディバイアス制御を行う動的リコンフィギャラブルプロセッサ
MuCCRA-4BB

奥原 颯, Armed Akram Ben, 天野 英晴, Johanes

RS65151DTMOSトランジスタとダイオード接続トランジスタの整流特性比較

高橋 史帆, 範 公可, 石橋 孝一郎

87

Kuehn

85

RS65151

未知の入力データに対する出力を推定するパーセプトロンIC

岩瀬 龍矢, 範 公可, 石橋 孝一郎

88

RS65151

Unfolded radix-2 CORDIC

市川 陽平, 範 公可, 石橋 孝一郎

88

アナログ/デジタル信号処理プロセッサ
ラン名
RO18145

タ

イ

ト

ル

電流制御型 Time analog to digital conveter の試作

研

究

者

掲載頁

林 賢志, 有冨 雅人, 足立 武彦

45

RO18145

赤外線アレイセンサの間欠動作制御と人物検知演算を行うコントローラ

人見 達郎, 白畑 正芳, 藤野 毅

48

RO18152

胎児の心拍測定用増幅回路の試作

佐藤 隆英

52

RO18152

低電圧CMOSアナログ回路の試作

渡辺 正之助, 奥 達哉, 大里 侑生

58

RO18154

高精細音空間コンテンツのための主観的最適化音空間ディスプレイの研究
開発

井口 寧

80

RO18154

電圧CMOSアナログ回路の試作

渡辺 正之助, 奥 達哉, 大里 侑生

81

3-2
31

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名
OS08151
RO18145

RO18145

RO18145

タ

イ

ト

ル

研

究

者

掲載頁

2段オペアンプ

伊藤 孝幸, 範 公可

DC/DCコンバータのスイッチとなるパワーMOSFETとサイクリックA/D

杉本 泰博, 森川 逸太, 金子 成悟, 桐生 健人, 落合 洋夫,

変換器

彦坂 慎吾

44

電力計算回路と高周波における電流源のHiZ回路とオンチップインダクタによる高周波VCO回路

杉本 泰博, 小舘 直人, 薬師寺 祐介, 坂東 和馬, 安倍 幹雄

44

中野 誠彦, 四ツ田 大樹, 久保 勝弘, 高坂 太郎

49

0.18μmCMOS プロセスを用いたパッチクランプ測定システム用デジタル回路

38

RO18152

高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 名倉 徹, 浅田 邦博, 古賀 丈尚

50

RO18152

電源ノイズ検出器及び動的電荷注入ノイズ低減回路

鹿野 真弘, 名倉 徹, 浅田 邦博

50

RO18152

二足歩行用ハードウェアCPGモデルの試作

二瓶 乃亮，佐伯 勝敏

54

RO18152

スパイクタイミングと発振周波数に依存するシナプスモデルの構築

杉戸 俊樹，山下 大地，佐伯 勝敏

55

RO18152

能動/受動併用ダイナミック共通ソース積分器を用いたΔΣ変調器(1)

小原 一馬, 和保 孝夫

56

RO18152

受動積分器を用いたΔΣ変調器

小原 一馬, 和保 孝夫

56

RO18152

アナログ回路用ライブラリ及び素子評価

RO18152

ジッターシェーパーを用いた高精度DAC

安田 彰, 渡辺 渡邉, 嘉藤 貴博, 西勝 聡

58

RO18152

人物検知用赤外線アレイセンサ対応アナログフロントエンド回路

上口 翔大, 熊本 敏夫, 白畑 正芳, 汐崎 充, 藤野 毅

58

橘 昌良, 岡崎 泰士, 佐竹 宏太, 山田 健太, Wannaboon
Chatchai

57

RO181520.18μmCMOS プロセスを用いたパッチクランプ測定4chシステム

中野 誠彦, 四ツ田 大樹, 久保 勝弘, 高坂 太郎

59

RO18152

容量型センサのCMOSインターフェイス回路

小川 覚美

59

第
３
章
チ
ッ
プ
試
作
報
告

RO18153

PVT自動調整機能付きパルス幅PLL

名倉 徹, 都井 敬

RO18153

オンチップ太陽電池と昇圧回路ほか

木村 知也, 宮川 尚之, 越智 裕之

62

RO18153

歩留まり率を考慮した細胞体モデルの試作

戸泉 孝太，佐伯 勝敏

64

RO18153

アウトフェーズ増幅のためのCMOS VCO及び増幅器

塩見 英久, 遠藤 健

64

RO18153

能動/受動併用ダイナミック共通ソース積分器を用いたΔΣ変調器(2)小原 一馬, 和保 孝夫

66

RO18153

チャージシェア型逐次近似A/D変換器

山崎 雄介, 和保 孝夫

66

RO18153

粘菌コンピューティングを模したニューラルネットワーク型A/D変換器

石田 宇一, 和保 孝夫

67

RO18153

InAsナノワイヤ/CMOS異種技術集積化によるLab-on-a-chip

島本 一成, 和保 孝夫

67

RO18153

Differential comparator Stochastic Array and Coarse Flash ADC

Mai-Khanh Nguyen Ngoc, Rimon Ikeno

68

RO18153

アナログ回路用ライブラリ及び素子評価

橘 昌良, 佐竹 宏太, 山田 健太, Wannaboon Chatchai

68

RO18153

アナログ回路用ライブラリ及び素子評価

橘 昌良, 佐竹 宏太, 山田 健太, Wannaboon Chatchai

68

RO18153

ジッターシェーパー型DACとΔΣ型位相比較器

安田 彰, 嘉藤 貴博, 西勝 聡, 渡邉 裕紀

69

RO18153

人物検知用赤外線アレイセンサ対応二重積分型アナログ／デジタル変換回路

上口 翔大, 熊本 敏夫, 白畑 正芳, 汐崎 充, 藤野 毅

70

RO181530.18μmCMOS プロセスを用いた生体信号用低雑音増幅器の改良

RO18153

自律動作可能LSIチップの動作範囲拡大に向けた検討71

中野 誠彦, 五十嵐 一真, 杉浦 隆弥, 渡邊 淳史, 折原 大地, 南 快優

71

IoTに向けたNAND型フラッシュメモリ書き込み電圧生成回路

石井 智也, 田中 誠大, 鶴見 洸太, 竹内 健

75

光受信用アナログフロントエンド回路TEG

滝 孝介, 内藤 文哉, 久米 沢弥, 久保 尚也, 中村 誠

75

RO18154

サンプルホールド回路の非線形歪み測定用回路

飯塚 哲也, 名倉 徹, 浅田 邦博, 伊藤 貴亮

76

RO18154

三角波状アクティブ電荷注入による電源共振ノイズ低減回路

鹿野 真弘, 名倉 徹, 飯塚 哲也, 浅田 邦博

77

RO18154

An Improvement of Stochastic ADC Sub-ranging System

Mai-Khanh Nguyen Ngoc, Rimon Ikeno

80

RO181540.18μmCMOS プロセスを用いたパッチクランプ測定システムの部品改良

中野 誠彦, 伊藤 孝太, 四ツ田 大樹, 久保 勝弘, 高坂 太郎, 宮脇 貴統

81

エネルギーハーベスティング向け昇圧電源及び非接触給電向け送受電回

篠原 秀樹, 吉田 穣理, 小柳 洸介, 宮地 幸祐, 上倉 宇晴,

路、光プローブセンサ向け光電流変換CMOSアナログフロントエンド回路

小林 瑞季, 福岡 篤志

83

RS65151

高速ロックを実現する完全デジタル型クロック・データ・リカバリ回路

飯塚 哲也, 名倉 徹, 浅田 邦博, 峠 仁人

84RS65151

0.1Vで起動する完全集積可能な昇圧電源回路

更田 裕司, 大内 真一

86

RS65151

低消費電力シンセサイザブルPLL

岡田 健一, 中田 憲吾, 寺嶋 友樹, 吉岡 透, Ngo Huy Cu

89

自律的に動作するマイクロシステムのための電源システムに用いる要素単

中野 誠彦, 五十嵐 一真, 杉浦 隆弥, 渡邊 淳史, 折原 大地,

体

南 快優

89

低電源電圧動作並列型確率的A/D変換器

松岡 俊匡, 浅野 智大, 山根 梨江, 井上 泰佑

89RS65151
RS65151

チ
ッ
プ
試
作
報
告

郎, 宮脇 貴統

RO1815332

第３
章

中野 誠彦, 伊藤 孝太, 四ツ田 大樹, 久保 勝弘, 高坂 太

RO18153

RO18154

3-2

61

イメージセンサ/スマートセンサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18152

31x31 単一光子アバランシェダイオードアレイセンサー

楊 驍, 朱 弘博, 名倉 徹, 飯塚 哲也, 浅田 邦博

50

RO18154

溶液バイオケミカルセンシング回路

宇野 重康

79

その他（ニューラルネットワーク）
ラン名
RO18153

RO18153

RO18153

タ

イ

ト

ル

研

指数減衰カオスタブーサーチ用スイッチト・カレントニューロン回路(1 of
3)指数減衰カオスタブーサーチ用スイッチト・カレントニューロン回路(2 of
3)指数減衰カオスタブーサーチ用スイッチト・カレントニューロン回路(3 of
3)

究

者

掲載頁

田中秀, 新井正樹, 堀尾喜彦

65

田中秀, 新井正樹, 堀尾喜彦

65

田中秀, 新井正樹, 堀尾喜彦

65

ニューテクノロジ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18145

ラジカルセンサ、多値ReRAM回路TEG、イメージセンサ要素回路TEG

北川 章夫, 中山 和也

42

RO18153

耐放射線・光再構成型ゲートアレイ

藤森 卓巳, 渡邊 実

74

マイクロプロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

レーザ照射によるフォールト攻撃の検証用TEGチップ（２）中野 将司, 浅川 俊介, 汐崎 充, 藤野 毅

46

RO18152

Prototype for high frequency magnetic sensor

Sai Ranajit

59

RO18153

生体情報処理用CPU及び周辺ASICの試作

藤原 潤, 神田 健介, 藤田 孝之, 前中 一介, 服部 喜優

72

RO18153

Fabrication of CPW structures with various dimensions and deembedding structures

Sai Ranajit

72

RO18153

耐ハードウェアトロイ回路

大屋 優, 戸川 望

73

RO18145

RO18154

HOGおよびSURF特徴抽出を有するコプロセサー

RO18154

汎用プロセッサ改良による高速動き検出実行用チップ

An Fengwei, Zhang Xiangyu, Luo Aiwen, 藤田 勇貴,
中島 一紀, Chen Lei, Mattausch Hans Juergen79

深澤 祐樹, 王 宝康, 丹後 嘉浩, 近藤 利夫, 佐々木 敬泰

81

小暮 俊輔, 工藤 優, 安田 匠吾, 宇佐美 公良, 奥原 颯, 天RS65151

誘導結合TCIを持つマイクロプロセッサGCSOTB

RS65151

複数のスキャンウィンドウの並列処理と特徴ベクトルの抽出を有する物体
認識プロセッサ

An Fengwei, Luo Aiwen, Zhang Xiangyu, Chen Lei,
Mattausch Hans Juergen

RS65151

スケーラブルデバイスアレイ

粟野 皓光, 吉永 幹, 佐藤 高史

87RS65151

エネルギー最小点の動的追従を可能にするプロセッサの試作

塩見 準, 石原 亨, 小野寺 秀俊

90

RS65151

Approximate ComputingのためのKey-Value Storeチップ

松谷 宏紀

90

野 英晴, 並木 美太郎

84

86

メモリ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18152

低電力型SFQ/CMOSハイブリッドメモリシステム用64kb RAM

今野 元, 吉川 信行

54

RO18153

耐ソフトエラー性を有するラッチ回路

上野 弘貴, 羽田 伶, 難波 一輝

69

RO18154

３値CAM及びハミング距離検索機能付きCAM

早川 翔, 福原 雅朗

78

RO18154

低電力型SFQ/CMOSハイブリッドメモリシステム用64kb RAM

今野 元, 吉川 信行

78

RS65151

畳み込みニューラルネット演算向け矩形読出しメモリ

RS65151

1kb不揮発性SRAM

梅木 洋平, 北原 弘登, 森 陽紀, 河本 優太, 奥野 圭祐, 吉本 雅彦, 黒津 弘明, 川口 博

88

周藤 悠介, 山本 修一郎, 菅原 聡

90

演算回路(乗算器，除算器など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

OS08142

LSIテスト教育のための疑似故障モードを有する4ビットカウンタ回路

池野 理門

36

OS08142

LSIテスト教育のための疑似故障モードを有するATPG実習チップ

池野 理門

36

RO18145

パルス幅メモリ

名倉 徹, 矢野 智彦

39

浅井 稔也, 吉川 雅弥

39

浅井 稔也, 吉川 雅弥

39

浅井 稔也, 吉川 雅弥

40

浅井 稔也, 吉川 雅弥

40

浅井 稔也, 吉川 雅弥

40

浅井 稔也, 吉川 雅弥

41

浅井 稔也, 吉川 雅弥

41

RO18145

RO18145

RO18145

RO18145

RO18145

RO18145

RO18145周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃
評価用AES暗号回路(1)周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃
評価用AES暗号回路(2)周波数変動を伴う非同期クロックを用いたエラー注入検出機構付サイド
チャネル攻撃評価用AES暗号回路(1)周波数変動を伴う非同期クロックを用いたエラー注入検出機構付サイド
チャネル攻撃評価用AES暗号回路(2)ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用AES暗号回路(1)ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用AES暗号回路(2)ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用AES暗号回路(3)RO18145

サイドチャネル攻撃評価用AES暗号回路

中井 綱人, 浅川 俊介, 汐崎 充, 藤野 毅

47

RO18153

画像認識向け畳み込み演算回路

大荷 唯明, 廣本 正之, 佐藤 高史

64

RS65151

IEEE 754準拠単精度浮動小数点除算器ほか

越智 裕之, 新納 一樹

85RS65151

画像認識向け畳み込み演算回路

大荷 唯明, 廣本 正之, 佐藤 高史

87

3-2
33

第
３
章
チ
ッ
プ
試
作
報
告

演算回路(乗算器，除算器など)
ラン名
OS08151

タ

イ

ト

ル

研

LSIテスト教育のための疑似故障モードを有する4ビットカウンタ回路（修
正版）

究

者

池野 理門

掲載頁
38

通信(RF回路，ATMなど)
ラン名

イ

ト

ル

研

OS0814212 GHzのT型クォーター波長伝送線路共振器のテスト構造

OS0814212 GHzのクォーター波長伝送線路共振器のテスト構造

OS08142UWBパルス発生器のための１２ GHz帯伝送線路共振器

RO18152

広帯域パルスジェネレータ用CMOSトリガー

RO18152

A new microwave pulse generator circuit based on Regenerated
Trigger Switch

RO18152
RO18152

者

田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 浅田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 浅on-chip dipole antenna
無線RFIDセンサーチップ

RO18153

改善された広帯域パルス発生器用CMOSトリガー

RO18153

オンチップ40 GHzの広帯域パルス発生器

RO18153
RO18153

掲載頁
35

35

37

田 邦博

51

Mai-Khanh Nguyen Ngoc

51

Mai-Khanh Nguyen Ngoc

52

宇野 重康

55

國武 寛司, 高野 恭弥, 片山 光亮, 吉田 毅, 天川 修平, 藤

300GHz帯伝送線路評価TEG

RO18153

究

Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 浅田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 浅A regenerated-trigger based microwave pulse generator circuit with

RO18152

RO181533-2タ島実
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯
塚 哲也, 名倉 徹, 浅田 邦博
Kanjanavrojkul Parit, Mai-Khanh Nguyen Ngoc, 飯

57

61

塚 哲也, 名倉 徹, 浅田 邦博

61

復号回路

林等

71

包絡線パルス幅変調方式送信機に用いるD級増幅器のバンドパスフィルタ
狭帯域化検討用回路

渡邊 邦彦, 楳田 洋太郎, 小澤 佑介

73

渡邊 邦彦, 楳田 洋太郎, 小澤 佑介

73

渡邊 邦彦, 楳田 洋太郎, 小澤 佑介

74

包絡線パルス幅変調（EPWM: Envelope Pulse-Width Modulation）方式
送信機に用いるD級増幅器のバンドパスフィルタ狭帯域化検討用TEG
包絡線パルス幅変調（EPWM: Envelope Pulse-Width Modulation）方式
送信機に用いるD級増幅器のバンドパスフィルタ狭帯域化検討用TEG

RO18154

A CMOS-MEMS hybrid design for microwave pulse generator circuit

Mai-Khanh Nguyen Ngoc

76

34

RO18154

A CMOS-MEMS hybrid microwave pulse transmitter

Mai-Khanh Nguyen Ngoc

77

第
３
章

RO18154

符号化・復号回路

林等

82

RS65151

オンチップバランを用いた差動低雑音増幅器の試作

木原 崇雄, 松田 茂郷, 高橋 克樹, 高橋 知也, 吉尾 恒洋

86

チ
ッ
プ
試
作
報
告

その他
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18145

運動視による局所運動検出回路

秋間 学尚, 守谷 哲, 佐藤 茂雄

43

RO18153

各種要素回路の設計

和田 和千, 山下 良満, 鈴木 博俊, 今井 博之, 江川 和穂,
木谷 嘉孝, 大門 佑

69

3.

3

各チップの詳細

平成26年度オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08142 ）12 GHz の T 型クォーター波長伝送線路共振器のテスト構造
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 浅田 邦博

概要：このチップは, UWB パルス発生器のために設計された 12GHz 帯のＴ型共振器のテス
トパターン が含まれている. Ｔ型共振器は三つのクォーター波長伝送線路で構成され, 中心部のエンドに入力端末とし他の二つのエンドはグラウンドにショートしている. 送線は50 オームの特性インピーダンスで設計し, 第二層金属を用いコプレーナ導波管として設計されている. 共振器からエネルギーを抽出するため容量性カップリングを採用されている.
Ｔ型十文字のところにエンドギャップカプラーで採用している. 出力伝送線路は第一層金属で設計している. チップ上ではプロービング用のパッド構造が搭載されている. また同チップにテストパッドを除去するためにショート, オープン, スルーのテストパターンも含まれている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.8μm 5.0mm 角チップ

トランジスタ数：～10

試作ラン：オンセミ－三洋 CMOS

チップ種別：通信（RF 回路，ATM など）

12 GHz のクォーター波長伝送線路共振器のテスト構造
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 浅田 邦博

概要：このチップは, UWB パルス発生器のために設計された 2 つの 12GHz 帯のクォーター
波長共振器のテスト構造が含まれている. 伝送線は 50 オームの特性インピーダンスで設計し, 第二層金属を用いコプレーナ導波管として設計されている. 共振器からエネルギーを抽出するため容量性カップリングを採用されている. 第 1 の共振器はエンドギャップカプラー
で採用している. 出力伝送線路は第一層金属で設計しカップリング部はクォーター波長共振器のエンドに重ね合わせてカップリング容量を増加できる. 第二の共振器はブロードサイド
ギャップカプラーで実現している. ブロードサイドであれば容量が高まっているため, 一層でも実現できる. また同チップにテストパッドを除去するためのテストパターンも含まれて

3-3

いる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Sy-

35

nopsys 社 Hercules，Keysight 社 ADS

第３章

トランジスタ数：～10

試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

チップ

種別：通信（RF 回路，ATM など）

CMOS ディジタル・アナログ回路の試作
東京電機大学工学部

チ
ッ
プ
試
作
報
告

小松 聡

東京電機大学大学院工学研究科

湯本 涼介, 宮澤 悠一, 川島 三明

概要：研究する回路の設計フローを検証するために,試作を行った.試作した回路は,8bit カ
ウンタ回路,4bit 時間-ディジタル変換器, 2 段差動増幅器の三点である. 8bit カウンタ回路
は CMOS 0.8um プロセスにおける, 論理合成から LVS, DRC までの設計フローを検証する目的で試作を行った. 本回路の試作によって, CMOS ディジタル集積回路設計の設計フローの検証に加え, 0.8um プロセス特有の設計に係るノウハウを得ることができた.4bit 時間ディジタル変換器は, プロセスばらつきを積極的に活用する確率的手法を用いた TDC である. ばらつきを活用する確率的手法は, 極微細プロセスにおける有望な手法である. 本試作
では, 設計方法の単純化とばらつきの導入のためにディジタル設計フローで回路を実現した.2 段差動増幅器はアナログ回路のテスト技術研究に向けて,設計,測定の練習として試作したものである.各チップの測定と評価は, 今後行う予定である.

参考文献：Satoshi KOMATSU, Takahiro J. YAMAGUCHI, Mohamed ABBAS, Nguyen Ngoc MAI KHANH, James TANDON, Kunihiro ASADA:"A Flash TDC with 2.6-4.2ps Resolution Using a Group of UnbalancedCMOS Arbiters", IEICE TRANSACTIONS on
Fundamentals of Electronics, Communications and Computer Sciences Vol.E97-A No.3 pp.777-780

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
トランジスタ数：10,000～100,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：アナデジ混載

LSI テスト教育のための疑似故障モードを有する 4 ビットカウンタ回路
東京大学大規模集積システム設計教育研究センター

池野 理門

概要：東京大学 VDEC では, VLSI のテストに関する教育の一環として, 学部 3 年生を対象とした実験および大学院学生を対象とした講義と演習を行っている. 本チップはこれらのコースに組み込まれたテスターを用いた実習における測定対象チップ（DUT）として使用するために試作したものである. VDEC の T2000 LSI テスターの測定ボードとのピン互換性を持つことにより, 学生が半導体製造現場で広くに利用されているテスター装置を実際に使用して, チップの機能テストや正常動作条件の定量的な測定を行うという経験を積むことができる. 本チップは基本的な 4 ビットカウンタの機能を有する他に, 外部制御ピンの状態に応じて 3 種類の内部故障を模擬的に引き起こすことができる. この機能を利用して, 故障
チップ検出時の応答や故障内容の推定などの課題も設定が可能となり, より実践的な LSI のテストおよび故障解析の実習が実現できる.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社 ModelSim

トランジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：

演算回路（乗算器，除算器など）

LSI テスト教育のための疑似故障モードを有する ATPG 実習チップ
東京大学大規模集積システム設計教育研究センター

池野 理門

概要：東京大学 VDEC では, VLSI のテストに関する教育の一環として, 学部 3 年生を対象とした実験および大学院学生を対象とした講義と演習を行っている. 本チップは主に大学院学生の講義・演習において習得する Automatic Test Pattern Generation （ATPG） 技術の演習用として試作された. テストパターン生成手法の評価において広く用いられている ISCAS85 ベンチマークのうちの C17 回路を実装し, VDEC の T2000 LSI テスターの測定ボードとのピン互換性を持っている. 実習者はまず計算機上の ATPG ツールあるいは手作業によってスキャンテスト・パターンを作成し, それをテスターに導入することで実際のチップのスキャンテストを行うという経験を積むことができる. さらに本チップは外部制御ピンの状態に応じた 4 種類の縮退故障を模擬的に引き起こすことができるため, スキャンテストに

3-3
36

第
３
章
チ
ッ
プ
試
作
報
告

よる故障検出と故障箇所の推定という, より実践に近い演習課題を設定することも可能である.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社 ModelSim トラン
ジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

MEMS マイクロロボット用のパルス形ハードウェアニューロンモデル
TEG チップ
日本大学理工学部

杉田 和貴, 内木場 文男, 齊藤 健

概要：我々は，ロボットの新たな制御方法として，従来のプログラムによる制御とは異なる，生物の脳が出力するパルス波形を模擬可能なパルス形ハードウェアニューロンモデルを用いた制御について研究を行っている．前回試作したチップにて，パルス形ハードウェ
アニューロンモデルを試作したが動作しなかった．パルス形ハードウェアニューロンモデ
ルを構成する MOSFET 単体の TEG チップの測定により，MOSFET のゲートの接続に用いた VIA およびコンタクト数が少なく，抵抗が大きくなったため予想した特性が得られなかったと推測した．そこで今回，VIA およびコンタクト数を増やし設計を行った．その結果，今回試作したパルス形ハードウェアニューロンモデルはパルス波形を出力可能である
ことを明らかにした．また，ロボットのアクチュエータとの直接接続を考え，多段のカレ
ントミラーを設計した．他段のカレントミラーについても設計通り動作したため，次回の試作にて MEMS マイクロロボットの直接駆動が可能なチップを設計する予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）
価回路など）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評UWB パルス発生器のための 12 GHz 帯伝送線路共振器
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 浅田 邦博

概要：この試験では伝送線路共振器の 3 種類が設計されている. 伝送線は 50 オームの特性
インピーダンスで設計し, 第二層金属を用いコプレーナ導波管として設計されている. 全ての共振器の設計は 12GHz 帯で共振される. このチップは, フリップチップボールボンディ
ングによって他 180um チップ上のトリガーと統合される. このようにすると大型の受動部品は安価なプロセスに移動され, 前進プロセスの領域を節約することができる. この場合は0.8um プロセスに伝送線路を設計し, 180um プロセスの領域を節約ことになる. チップ上
ではフリップチップ用のパッドと検証プロービング用のパッドが搭載されている. 統合パル
ス発生器は 12GHz 帯の中心周波数でダンピングパルスを生成するように設計されている.
ターゲットアプリケーションは短距離レーダーシステムである.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.8μm 10.0mm 角チップ

トランジスタ数：～10

試作ラン：オンセミ－三洋 CMOS

チップ種別：通信（RF 回路，ATM など）

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平成27年度オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08151 ）LSI テスト教育のための疑似故障モードを有する 4 ビットカウンタ回路（修正版）
東京大学大規模集積システム設計教育研究センター

池野 理門

概要：東京大学 VDEC では, VLSI のテストに関する教育の一環として, 学部 3 年生を対象とした実験および大学院学生を対象とした講義と演習を行っている. 本チップは, これらのコースに組み込まれたテスターを用いた実習における測定対象チップ（DUT）として以前試作された 4 ビットカウンタ回路の機能修正版として新たに試作されたものである.
VDEC の T2000 LSI テスターの測定ボードとのピン互換性を持つことにより, 学生が半導体製造現場で広くに利用されているテスター装置を実際に使用して, チップの機能テストや正常動作条件の定量的な測定を行うという経験を積むことができる. 本チップでは, 基本的な4 ビットカウンタの機能に加えて実装された疑似故障を発生する回路機能が当初想定していた仕様を満たしていなかったため, その機能修正が施されている. これにより, 故障チッ
プ検出時の応答や故障内容の推定などの課題が正確に行えるようになる.

設計期間： 0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 IC Copiler，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS

トランジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：

演算回路（乗算器，除算器など）

2 段オペアンプ
電気通信大学情報理工学部
電気通信大学情報理工学研究科

伊藤 孝幸
範 公可

概要：今回の試作では 2 段オペアンプと電圧制御発振器（VCO）の設計を行った．今回は2 段オペアンプについて報告する．設計したオペアンプは 1 段目が PMOS 入力の差動増幅回路，2 段目はソース接地増幅回路という，基本的なオペアンプの構成となっている．特性
としては 80MHz 以上のユニティゲイン周波数となるように設計を行った．本プロセスの
MOS トランジスタ単体の特性をシミュレーションしたところ，g_m,g_ds が他のプロセス

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と比較しても決して良い特性ではないことがわかったが，電源電圧が 5V と高いためドレイン電流が高く，スルーレートの特性が他のプロセスよりも良くなる傾向があることがわかった．試作回路の性能についてシミュレーションでは，ユニティゲイン周波数が95.7MH，オープンループゲイン周波数は 38.9dB，位相余裕は 48.9°，消費電力は6.59mW，スルーレートは 355V/μs となった．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10～100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角平成26年度第5回ローム CMOS 0.18um 試作（ RO18145 ）パルス幅メモリ
東京大学 VDEC

名倉 徹

東京大学工学部

矢野 智彦

概要：プロセス技術の進歩とともに, トランジスタのスイッチング速度が向上するのと同時に電源電圧が低下し, アナログ電圧を電圧で表すのではなく, スイッチング時間, すなわちパルス幅で表すほうが SN 比の観点から合理的になってきた. このような時間方向のアナロ
グ演算において, 電圧演算のキャパシタに相当する「時間を記憶する回路」が必要となってきている. 本研究では, 遅延素子をリング状に並べて 2 つのパルスをリングに走らせることで, 2 つのパルスの時間差で時間を記憶する回路を構成した. さらに, パルス伝搬をストッ
プ・レジュームする機構を加える事で, 一方のパルスをストップしたままもう一方のパルスを走らせることで, 時間差を積分する機能を持たせたり, 積分値が大きくなりすぎて 2 つのパルスが衝突・消滅するのを防ぐ衝突防止機構などを持たせた.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：演算回路（乗算器，除算器など）

周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評
価用 AES 暗号回路（ 1 ）名城大学理工学部

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている. 本
チップは AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアーキテクチャによる実装であり，特にサイドチャネル漏洩対策を含まない. この AES コアを外部のシステムクロックと独立した内部クロックで駆動させる.内部クロック発生器はリングオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対し

3-3て，LFSR で周期をランダムにしたり，AES のラウンド処理ループでビット間スキューを発39

生させることができる.これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.また，本設計はチップ評価のための追加試作である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評
価用 AES 暗号回路（ 2 ）名城大学理工学部

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている. 本
チップは AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアーキテクチャによる実装であり，特にサイドチャネル漏洩対策を含まない. この AES コアを外部のシステムクロックと独立した内部クロックで駆動させる.内部クロック発生器はリングオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，LFSR で周期をランダムにしたり，AES のラウンド処理ループでビット間スキューを発生させることができる.これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.また，本設計は（ 1 ）のチップ評価のための追加試作である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS

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作
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告

周波数変動を伴う非同期クロックを用いたエラー注入検出機構付サイドチャ
ネル攻撃評価用 AES 暗号回路（ 1 ）名城大学理工学部

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている. 本
チップは AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアーキテクチャによる実装であり，加えてレーザー照射等によるエラー注入の有無を検出する機構を搭載している. この AES コアを外部のシステムク
ロックと独立した内部クロックで駆動させる.内部クロック発生器はリングオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，さらに LFSR で周期をランダムにさせることができる.これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.また，本設計はチップ評価のための追加試作である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 ModelSim，Synopsys 社 Formality
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

周波数変動を伴う非同期クロックを用いたエラー注入検出機構付サイドチャ
ネル攻撃評価用 AES 暗号回路（ 2 ）名城大学理工学部

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている. 本
チップは AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアーキテクチャによる実装であり，加えてレーザー照射等によるエラー注入の有無を検出する機構を搭載している. この AES コアを外部のシステムク
ロックと独立した内部クロックで駆動させる.内部クロック発生器はリングオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，さらに LFSR で周期をランダムにさせることが

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できる.これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.また，本設計は（ 1 ）のチップ評価のための追加試作である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 ModelSim，Synopsys 社 Formality
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用 AES 暗号回路（ 1 ）名城大学理工学部

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている.
AES は 10 ラウンドで暗号化を行うが，本チップは，ダミーランドを挿入することで，サイドチャネル攻撃における攻撃ポイントを特定させないだけでなく，AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアー
キテクチャによる実装であり，特にサイドチャネル漏洩対策を含まない. この AES コアを
外部のシステムクロックと独立した内部クロックで駆動させる.内部クロック発生器はリン
グオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，LFSR で周期をランダムにしたり，AES のラウンド処理ループでビット間スキューを発生させることができる.これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS

ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用 AES 暗号回路（ 2 ）名城大学理工学部

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている.
AES は 10 ラウンドで暗号化を行うが，本チップは，ダミーランドを挿入することで，サイドチャネル攻撃における攻撃ポイントを特定させないだけでなく，AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアー
キテクチャによる実装であり，特にサイドチャネル漏洩対策を含まない. この AES コアを
外部のシステムクロックと独立した内部クロックで駆動させる.内部クロック発生器はリン
グオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，LFSR で周期をランダムにしたり，AES のラウンド処理ループでビット間スキューを発生させることができる.これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.また，本設計は（ 1 ）のチップ評価のための追加試作である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

ダミーラウンドを挿入した周波数変動とスキューを伴う非同期クロックを用いたサイドチャネル攻撃評価用 AES 暗号回路（ 3 ）名城大学理工学部

浅井 稔也, 吉川 雅弥

概要：動作中の暗号回路に対し，消費電流や放射電磁波などの波形，レーザー照射によるデータエラー，などから秘密鍵を推定するサイドチャネル攻撃の研究が進められている.
AES は 10 ラウンドで暗号化を行うが，本チップは，ダミーランドを挿入することで，サイドチャネル攻撃における攻撃ポイントを特定させないだけでなく，AES 暗号化/復号コアと内蔵クロック発生器を搭載している. AES コア自体は合成体方式の SubBytes，ループアー
キテクチャによる実装であり，特にサイドチャネル漏洩対策を含まない. この AES コアを
外部のシステムクロックと独立した内部クロックで駆動させる.内部クロック発生器はリン
グオシレータであるが，発振周波数をクロック毎に動的に変動させ，離散的なジッターを付加することができる. また，発生させたクロックに対して，LFSR で周期をランダムにしたり，AES のラウンド処理ループでビット間スキューを発生させることができる.これらの時間軸上の攪乱によるサイドチャネル攻撃への影響を評価することができた.また，本設計は（ 2 ）のチップ評価のための追加試作である．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS

チップ種別：演算回路（乗算器，除算器など）

宇宙用 CVSL 回路及び性能比較用 CMOS 回路
静岡理工科大学理工学部

中村 文哉, 新村 昇平, 鈴木 雅人, 金子 尚, 小幡 秀和,
波多野 裕

概要：スタティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタ
ティック型ＣＶＳＬ ＥＸＯＲ回路, スタティック型ＣＶＳＬ半加算回路,スティック型ＣＶ
ＳＬ全加算回路,クロック型ＣＶＳＬ ＮＡＮＤ回路,クロック型ＣＶＳＬ ＮＯＲ回路, ク
ロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合ゲートＣＭＯＳ半加算
回路, 複合ゲートＣＭＯＳ全加算回路, ＣＭＯＳ比較回路, ＤフリップフロップＣＭＯＳ回
路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を, 2014 年度第 5 回試作では 2 チップに分けて設計した. チップ 1 では, スタティック型ＣＶＳＬ半加算回路, スタティック型Ｃ
ＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合
ゲートＣＭＯＳ半加算回路, 複合ゲートＣＭＯＳ全加算回路を設計した. チップ 2 では, ス
タティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタティック型ＣＶＳＬ ＥＸＯＲ回路, クロック型ＣＶ
ＳＬ ＮＡＮＤ回路, クロック型ＣＶＳＬ ＮＯＲ回路, クロック型ＣＶＳＬ ＥＸＯＲ回路, ＣＭＯＳ比較回路,ＤフリップフロップＣ
ＭＯＳ回路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を設計した.

参考文献：H.Hatano,"SET immune spaceborne CVSL and C2VSL circuits", Journal of Electronics and Control Engineering, vol.
3, no.5, pp. 43-48, 2013.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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宇宙用 CVSL 回路及び性能比較用 CMOS 回路
静岡理工科大学理工学部

中村 文哉, 新村 昇平, 鈴木 雅人, 金子 尚, 小幡 秀和,
波多野 裕

概要：スタティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタ
ティック型ＣＶＳＬ ＥＸＯＲ回路, スタティック型ＣＶＳＬ半加算回路,スティック型ＣＶ
ＳＬ全加算回路,クロック型ＣＶＳＬ ＮＡＮＤ回路,クロック型ＣＶＳＬ ＮＯＲ回路, ク
ロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合ゲートＣＭＯＳ半加算
回路, 複合ゲートＣＭＯＳ全加算回路, ＣＭＯＳ比較回路, ＤフリップフロップＣＭＯＳ回
路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を, 2014 年度第 5 回試作では 2 チップに分けて設計した. チップ 1 では, スタティック型ＣＶＳＬ半加算回路, スタティック型Ｃ
ＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合
ゲートＣＭＯＳ半加算回路, 複合ゲートＣＭＯＳ全加算回路を設計した. チップ 2 では, ス
タティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタティック型ＣＶＳＬ ＥＸＯＲ回路, クロック型ＣＶ
ＳＬ ＮＡＮＤ回路, クロック型ＣＶＳＬ ＮＯＲ回路, クロック型ＣＶＳＬ ＥＸＯＲ回路, ＣＭＯＳ比較回路,ＤフリップフロップＣ
ＭＯＳ回路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を設計した.

参考文献：H.Hatano,"SET immune spaceborne CVSL and C2VSL circuits", Journal of Electronics and Control Engineering, vol.
3, no.5, pp. 43-48, 2013.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ラジカルセンサ, 多値 ReRAM 回路 TEG, イメージセンサ要素回路 TEG
金沢大学集積回路工学研究室
金沢大学医薬保健学域

北川 章夫

中山 和也

概要：ラジカルセンサ：電子スピン共鳴法（ESR）を新規に再構築したパラメトリック
ESR の測定手法を用いたラジカルセンサのフロントエンド回路を試作した. 主要回路が,900MHz-1100MHz LC-VCO とカウンタから構成される完全な電子式ケミカルセンサであり, VCO を構成するオンチップ-インダクタ上に導入したサンプル中の微量フリーラジカルの ESR スペクトラムを得ることができる. 実験の結果, 約 1e15 分子の DPPH（2,2-diphenyl-1-picrylhydrazyl）および TEMPOL（1-Oxyl-2,2,6,6-tetramethyl-4-hydroxypiperidine）のスペクトラムを 10 秒間の測定で得ることができた.

多値 ReRAMREG 回路

TEG：ReRAM や相変化メモリに多値記録を行うときに, 書き込んだ値の Verify を行うス

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テップが必要となる. 書き込みステップと同時に Verify を行い, Verify 処理を短縮する回路

42を提案し, この回路の動作確認をするための TEG を試作した. 現在評価中である.

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３
章
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試
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設計期間：0.1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF）
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10～100

試作ラン：

チップ種別：ニューテクノロジ

フラッシュ型 ADC，擬似乱数発生回路，送受信回路の試作
芝浦工業大学工学部

佐々木 昌浩芝浦工業大学大学院理工学研究科

石井 雅樹, 山崎 浩平, 森 直之

概要：本試作では，3 種類の回路を実装している．1 つ目は 6bit フラッシュ型 ADC の試作である．この回路は，コンパレータ部，プリアンプ部，エンコーダ部や CLK 生成部によって構成されており，高速・低消費電力動作を実現するためにコンパレータ部やプリアンプ部の改良を行っている．2 つ目はデータレート 10Gbps の擬似乱数（PRBS）発生回路の試作である．本回路では線形帰還シフトレジスタ（LFSR）を並列化させ，マルチプレクサを用いてまとめることで高速化を図っている．また，10Gbps の高速動作に対応した LVDS ド
ライバを搭載することで，50Ω 系の測定に対応させている．3 つ目として, チップ間通信を目的としたオンチップアンテナを含む X バンドの送受信回路の試作を行った．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：10,000トランジスタ特性評価回路
東京大学生産技術研究所

井口 俊太, 濵松 昌宗, 山内 善高, 高宮 真, 桜井 貴康

概要：シミュレーション用トランジスタモデルの精度を評価するために単体トランジスタ
や簡単なロジック回路を設計した. 特に, 無線回路の設計において非常に重要な設計パラ
メータであるフリッカノイズモデルの精度に関しての評価を行い, 設計で用いるトランジス
タモデルの検証及び修正を行った. 複数サンプルの測定結果を用いてフィッティングを行った結果, 強反転領域においてシミュレーション結果と実測結果がほぼ一致していることを確認した. また, 本試作及び評価によって得られたモデルパラメータを用いて水晶発振回路の位相ノイズシミュレーションを行い, シミュレーション結果と測定結果がほぼ一致していることを確認し, 抽出したモデルパラメータの有意性を確認した. 今後は, 本試作で得られた結果をもとに, 新たな無線回路アーキテクチャを提案し, 実証していく予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

運動視による局所運動検出回路
東北大学電気通信研究所

秋間 学尚, 守谷 哲, 佐藤 茂雄

概要：物の動きや空間的位置関係を把握する空間認識は，自律歩行ロボットや自動運転車を実現する上で重要である．空間認識には奥行き手がかりが必要で，単眼で得られる運動
視差を利用した手法として運動立体視（運動視）がある．本試作では，川上・岡本によって提案された運動視の神経回路網モデルに基づき，時間差のある画像から得られる運動視差を利用することで，Hough 変換・時空間相関・逆 Hough 変換により画像中の局所領域の運動方向ベクトルを検出する局所運動検出回路を試作した．階層的な神経細胞の応答強度
を SRAM に保存し，神経細胞間の結線を結線テーブルによる仮想配線方式で実現した．また，2 次元 DoG フィルタの 1 次元スケルトンフィルタによる置換，及び時空間相関における積の乗算的演算による置換により，ハードウェアリソースを削減した．そして，ダブル
バッファリングとパイプライン処理により，スループット 70 fps を実現した．

参考文献：秋間 学尚, 佐藤 茂雄, “運動視により局所運動を検出する神経回路網モデルの LSI 化”, 日本神経回路学会誌, Vol. 22, No.
4, pp.152-161, 2015.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibreプ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チッ

チップ種別：その他

低電力型 SFQ/CMOS ハイブリッドメモリシステム用 64kb RAM
横浜国立大学工学府

今野 元, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはシステムに新たに導入したツリー型デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は従来の CMOS メモリ
より消費電力を下げる, またツリー型デコーダの動作を実証することである. 測定を行った
結果, 正常動作を得ることができなかった. 原因はアンプ部の電源線及び GND の配線ミスである. これによりツリー型デコーダへノイズが流入し, 正常に動作することができなかった.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

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DC/DC コンバータのスイッチとなるパワーMOSFET とサイクリック A/
D 変換器
中央大学理工学部

杉本 泰博, 森川 逸太

中央大学大学院理工学研究科

金子 成悟, 桐生 健人, 落合 洋夫, 彦坂 慎吾

概要：近年, ワイヤレス電力伝送システムは IC カードなどに代表されるように実用化が進んでいる. この伝送システムの構成は高周波電源回路, 空間伝送部, 整流負荷回路からなる.
一般的に空間伝送部の検討を行う際には負荷を線形負荷として扱う場合が多いが, 実際には負荷となる回路を動作させるためには交流電圧を直流電圧に変換するための DC/DC コン
バータが必要不可欠となる. そこで今回の試作では DC/DC コンバータのスイッチとなるパワーMOSFET およびバッファを試作した. 近年, 汎用性の高い A/D 変換器として逐次比型（SAR）A/D 変換器が多く用いられている. しかし, その構成上 13bit 以上の高い精度を実現することは難しいとされている. そこで我々の研究室では 14bit 精度を実現する A/D 変換器として, スイッチトキャパシタの原理を用いたサイクリック A/D 変換器を提案する. この A/D 変換器の信号処理には, 信号をディジタル値に変換し残差を二倍して次のサイクルへ伝達するビットブロック回路が利用される. 以上の様なビットブロック回路を用いたサイクリック A/D 変換器を試作した.

参考文献：U.Chilakapati and T.Fiez,“Settling time design consideration for SC integratiors ,”Proc. ISCAS, May 1998 1, 492495, 1998

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作ラン：ローム
CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

電力計算回路と高周波における電流源の HiZ 回路とオンチップインダクタによる高周波 VCO 回路
中央大学理工学部

杉本 泰博

中央大学大学院理工学研究科

小舘 直人, 薬師寺 祐介, 坂東 和馬, 安倍 幹雄

概要：太陽電池の MPPT 制御を従来のディジタル回路による制御方式と比較して, アナログ回路のみで実現し, 省スペース化を目指す. 本試作では, MPPT 制御の一部である入力電
圧と入力電流を計算出来る電力計算回路全てを搭載し, 後段の電力比較回路までのアナログ部の回路を搭載した. 本試作により, アナログ回路構成による電力計算回路を完成させ,
MPPT 制御システム全体の完成を目指してゆく. 大容量高速データ伝送の実現のためには,ノイズ低減とスキュー改善が不可欠である. 以前の試作チップではカスコード電流源の試作

3-3
44

第
３
章
チ
ッ
プ
試
作
報
告

を行った. 本試作では, 電流源の高出力インピーダンスを実現する回路を共振法を用いた測定方法で高出力インピーダンスの電流源の測定を行い, 精度の確認を行うため試作した. 電
波利用の狭帯域化のため, 位相雑音の小さい局部発振器の実現を目指す. 本試作では高周波 VCO で用いる LC 共振回路において, オ
ンチップインダクタを回路技術のみで Q 値を向上させる回路構成で試作した. Q 値を高めることで共振回路の位相雑音を低減させ,
高周波 VCO の実現を目指す.

参考文献：［ 1 ］Ali Hajimiri,Thomas H.Lee "Phase Noise in CMOS Differential LC Oscillators" Symposium on VLSI Circuits Digest of Technical Papers, 1998

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作ラ
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

デバイス劣化のオンチップ測定
京都大学情報学研究科

粟野 皓光, 吉永 幹, 佐藤 高史

概要：デバイス特性の経年劣化等, 集積回路の経時的な特性変動の把握が重要な課題となっている. 測定に基づいたモデル化を行い, 設計により劣化を防止すること, およびセンサ等により実行時に劣化を検出しまた補償すること, 等が求められるようになってきている. 本
試作では, デバイス特性の劣化を高速, 高忠実に測定することをめざし, チップ上にデバイ
ス特性（しきい値）測定回路を実装している. アナログ-ディジタル変換回路をチップ上に設けることにより, チップ外部に接続される測定装置等の負荷による測定精度の劣化を防止
し, 高速な応答を観測できる. デバイス特性の経時的変動を, マイクロ秒から数百秒の広い
時間範囲にわたって高精度かつ連続的に測定することが可能となる.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：TEG（特性評価回路など）

試作ラン：

電流制御型 Time analog to digital conveter の試作
横浜国立大学工学府

林 賢志, 有冨 雅人, 足立 武彦

概要：Time-to-Digital Conveter （TDC） の 1 つとしてリングディレイライン（RDL）を用いた Time Analog to Digita Converter （TAD） がある.TAD はサンプリング周期間に，RDL を周回するパルス数をカウンタとラッチで計数し出力する．RDL を周回するパルスの遅延時間は入力電圧により変化するため，入力の AD 変換値が得られる．TAD は RDL，エンコーダ，ラッチ，カウンタ，減算器等により構成される.本試作では，低消費電力化を目的として RDL に電流制御型 RDL を採用した．RDL はインバータ 64 段により構成し，カウンタは 5 ビット，減算器は 13 ビットである．前回の試作結果を元にレイアウトを見直し，回路面積 255μm×255μm を実現した．試作チップの A/D 変換特性を測定した所，電源電圧
1.8Ｖ，入力電圧 1.4V～1.6V，サンプリング周波数 1MHz で，感度 0.8mV/LSB，積分非直線性±0.3%が得られた．出力の実測値はシミュレーション値より約 9%低い値であったが，入出力特性の実測値はシミュレーション値の傾向とよく一致した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

テスト電力制御の評価用 TEG チップ
九州工業大学大学院情報工学研究院
九州工業大学大学院情報工学府

宮瀬 紘平, 佐藤 康夫, 梶原 誠司
加藤 隆明, 三宅 庸資

概要：テスト容易化回路において，テスト時のスキャンベースの論理 BIST の電力制御とチップ内部の温度電圧測定の研究を行っている．今回の TEG には以下の論理機能を搭載し評価を行う．（ 1 ）テスト時の電力制御可能な DFT 回路の実装とテスト時の電力測定：
TEG 外部からテスト電力制御を可能としスキャンインとスキャンアウトのテスト電力を制御，実行時の電源電流をテスタ等で測定，テスト電力を制御することで TEG の電流も線形に変化することを評価する．（ 2 ）温度・電圧モニタを搭載とテスト時の温度・電圧の測
定：リングオシレータをベースに当研究グループで提案した回路を搭載し，論理 BIST のテ
スト電力によって変化する 遅延値（周波数）を測定・評価する．

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラ

チップ種別：TEG（特性評価回路など）

3-3
45

第
３
章
周波数分解能の高い DCO を用いた All-Digital PLL
電気通信大学情報理工学部
電気通信大学情報理工学研究科

チ
ッ
プ
試
作
報
告

荒井 渓太
範 公可, 石橋 孝一郎

概要：今回の試作では，All-Digital PLL （ADPLL），DPLL，FSK 送受信回路，リング発振回路の設計を行った．今回は ADPLL について報告する．従来の PLL は受動素子を含んでいたが，試作回路ではそれらを用いることなく，すべて論理ゲートで設計を行った．試作
回路は大きく 4 つのブロックに分けることができる．位相比較器は DFF と組み合わせ回路で構成されており，基準信号と分周器からのフィードバック信号のエッジの立ち上がりと立ち下がり両方の時間差を検出する．位相比較器からの信号は，3 種類のカウンタを持つコ
ントローラに入力される．その信号に応じて各カウンタがカウント数を増減させることで，デジタル制御発振回路（DCO）の発振周波数を制御してロックアップを行う．DCO はループ長が可変のリングオシレータで，並列接続した複数のトライステートインバータのEN を制御することで配線にかかる容量が変化する特性を用いて周波数分解能を向上させた．分周器は分周比 N を 6bit の信号 n に
よって N=2（n + 1）と選択できるようにした．試作回路の性能としては，発振周波数範囲は 567.5～721.5MHz，DCO の周波数分解能の平均値は 4.32ps，ロックアップタイムは約 10us であった．今後は，この試作を参考に発振周波数範囲やロックアップタイムの改善を行いたい．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：10,000～

レーザ照射によるフォールト攻撃の検証用 TEG チップ
立命館大学理工学研究科

中野 将司, 浅川 俊介

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．本試作チップではレーザフォールト攻撃の基礎実験として，インバータ回路やフリップフロップ回路へのレーザ照射の影響を調べるための TEG を実装した．加えて，メタルシールドのパターンによるレーザ照射の影響を調査する目的で，4 種類数のダミーメタルパターンを設計して TEG 回路上に搭載した．本試
作チップを用いたレーザ照射実験を行い，レーザ照射によりフリップフロップが保持しているデータをビットフリップさせることができることを確認した．また，ダミーメタルによってフリップフロップが完全に覆われているとビットフリップが起こらないことも確認した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSIM
0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

レーザ照射によるフォールト攻撃の検証用 TEG チップ（ 2 ）立命館大学理工学研究科

中野 将司, 浅川 俊介

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，レーザ照射によるフォールト攻撃によって暗号鍵情報が窃取される危険性が指摘されている．本試作チップではレーザフォールト攻撃の基礎実験として，インバータ回路やフリップフロップ回路へのレーザ照射の影響を調べるための TEG を実装した．加えて，メタルシールドのパターンによるレーザ照射の影響を調査する目的で，4 種類数のダミーメタルパターンを設計して TEG 回路上に搭載した．本試
作チップを用いたレーザ照射実験を行い，レーザ照射によりフリップフロップが保持しているデータをビットフリップさせることができることを確認した．また，ダミーメタルによってフリップフロップが完全に覆われているとビットフリップが起こらないことも確認

3-3
46

第
３
章
チ
ッ
プ
試
作
報
告

した．本試作チップは「レーザ照射によるフォールト攻撃の検証用 TEG チップ」の追加試作である．

設計期間：0.1 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSIM
チップ

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：マイクロプロセッサ

漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用 TEG チップ
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル
攻撃により暗号鍵情報が窃取される危険性が指摘されている．消費電力と漏洩電磁波との間には相関があり電力解析攻撃の対策が電磁波解析攻撃においても有効であると考えられてきたが，漏洩電磁波によるリーク要因には消費電力とは異なるものが含まれていることが指摘されはじめた．しかしながら，電磁波解析攻撃のリーク要因が何か，どの程度脅威と成り得るのか実験的には明らかとなっていない．本試作チップには，漏洩電磁波のリー
ク要因を調べるための TEG 回路を搭載した．実測により論理ゲート単体における電流経路
リーク，D 型フリップフロップが保持する 0/1 の情報に起因するリークが確認できた．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

漏洩電磁波を用いたサイドチャネル攻撃のリーク要因検証用 TEG チップ（2）
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル
攻撃により暗号鍵情報が窃取される危険性が指摘されている．消費電力と漏洩電磁波との間には相関があり電力解析攻撃の対策が電磁波解析攻撃においても有効であると考えられてきたが，漏洩電磁波によるリーク要因には消費電力とは異なるものが含まれていることが指摘されはじめた．しかしながら，電磁波解析攻撃のリーク要因が何か，どの程度脅威と成り得るのか実験的には明らかとなっていない．本試作チップには，漏洩電磁波のリー
ク要因を調べるための TEG 回路を搭載した．実測により論理ゲート単体における電流経路
リーク，D 型フリップフロップが保持する 0/1 の情報に起因するリークが確認できた．本試作チップは「漏洩電磁波を用いたサイド
チャネル攻撃のリーク要因検証用 TEG チップ」の追加試作である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

サイドチャネル攻撃評価用 AES 暗号回路
立命館大学理工学研究科

中井 綱人, 浅川 俊介

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析 DPA（Differential Power
Analysis）および相関電力解析 CPA（Correlation Power Analysis）を行うことで，秘密鍵を特定することができる．本試作チップは，電力・電磁波解析攻撃やフォールト攻撃実験なども含めた新たな攻撃評価を行うために 3 種類の未対策 AES 暗号回路と 1 種類の対策が施された AES 暗号回路を搭載した．3 種類の未対策 AES 暗号回路は，合成体方式
SBox を実装したもの，32bit 単位で処理を行うことで小面積化を図った合成体方式 S-Box とテーブル方式 S-Box を実装したものである．対策が施された AES 暗号回路は，サイドチャネル攻撃対策 RSM（Rotating S-Boxes Masking）方式を実装した．本試作チッ
プは昨年度の試作チップの追加試作である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

竹内 章浩, 西村 隆志, 浅川 俊介

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードなどの暗号デバイスにおいて，サイドチャネル攻撃や侵襲攻撃によって秘密情報が窃取される危険性が指摘されている．我々はサイドチャネル攻撃対策として
MDR-ROM 方式を提案し，これに統合可能な PUF についても提案してきた．本試作チッ
プでは，両技術と誤り訂正技術及び鍵生成技術を統合した．これにより，電力解析や電磁波解析といったサイドチャネル攻撃には MDR-ROM で対策し，侵襲攻撃に対してはPUF を用いてチップ固有の鍵を生成し，秘密鍵に暗号処理を施して扱うことで，不揮発性メモリに格納された秘密鍵を直接読み出すような侵襲攻撃に対策することができる．実測によりサイドチャネル攻撃の耐性と，PUF レスポンスからチップ固有鍵が生成できることを確認した．本試作チップは昨年度の試作チップの追加試作である．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

47

第
３
章
チ
ッ
プ
試
作
報
告

サイドチャネル攻撃対策と侵襲攻撃対策を両立する暗号回路
立命館大学理工学研究科

3-3

トランジスタ数：10,000～100,000

試作オンチップキャパシタ付きサイドチャネル攻撃評価用 AES 暗号回路
立命館大学理工学研究科

山田 康平

立命館大学総合科学技術研究機構
立命館大学理工学部

久保田 貴也, 汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析および相関電力解析を行うことで，秘密鍵を特定することができる．本試作チップは，電力・電磁波解析攻撃やフォールト攻撃実験なども含めた新たな攻撃評価を行うために 3 種類の未対策 AES 暗号回路と 1 種類の対策が施された AES 暗号回路を搭載した．3 種類の未対策 AES 暗号回路は，合成体方式 SBox を実装したもの，32bit 単位で処理を行うことで小面積化を図った合成体方式 S-Box とテーブル方式 S-Box を実装したものである．対策が施された AES 暗号回路は，サイドチャネル攻撃対策 RSM（Rotating S-Boxes Masking）方式を実装した．また，オンチップキャパシタの影響を比較調査する目的で MOS キャパシタも実装した．

参考文献：山田，久保田，汐崎，藤野，"サイドチャネル攻撃における脆弱性評価指標と攻撃可能波形数の関係に対する考察"，LSI とシステムのワークショップ 2016

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibreプ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

オンチップキャパシタ付きサイドチャネル攻撃評価用 AES 暗号回路 （ 2 ）立命館大学理工学研究科

山田 康平

立命館大学総合科学技術研究機構
立命館大学理工学部

久保田 貴也, 汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いた
サイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析および相関電力解析を行うことで，秘密鍵を特定することができる．本試作チップは，電力・電磁波解析攻撃やフォールト攻撃実験なども含めた新たな攻撃評価を行うために 3 種類の未対策 AES 暗号回路と 1 種類の対策が施された AES 暗号回路を搭載した．3 種類の未対策 AES 暗号回路は，合成体方式 SBox を実装したもの，32bit 単位で処理

3-3を行うことで小面積化を図った合成体方式 S-Box とテーブル方式 S-Box を実装したものである．
対策が施された AES 暗号回路は，サイドチャネル攻撃対策 RSM 方式を実装した．また，オンチップキャパシタの影響を比較調査する目的で

48

MOS キャパシタも実装した．本試作は「オンチップキャパシタ付きサイドチャネル攻撃評価用 AES 暗号回路」の追加試作である．

第３章

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompi-

チ
ッ
プ
試
作
報
告

ler，Cadence 社 Virtuoso，Mentor 社 Calibreプ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

赤外線アレイセンサの間欠動作制御と人物検知演算を行うコントローラ
立命館大学理工学研究科

人見 達郎

立命館大学総合科学技術研究機構
立命館大学理工学部

白畑 正芳

藤野 毅

概要：IoT 時代の高度情報化社会では情報収集にセンサノードが利用されている．センサ
ノードは，センサ本体，記憶媒体，無線通信モジュール，制御 MCU 及び電池等で構成される．センサノードは，あらゆる場所に設置可能であることが望ましく，超小型かつ限られた電力源での長時間動作が求められる．しかし画像情報を取得するイメージセンサ搭載のセンサノード実用化に対し，小型電池による稼働時間が短いという課題がある．そこで低消費電力な赤外線アレイセンサにより人物有無を判定し，撮影必要時のみイメージセンサを起動する間欠動作により消費電力削減を実現する．間欠動作時は赤外線アレイセンサ制
御と人物検知演算を行う MCU 電力がセンサノード全体の半分以上を占め，センサ制御機構の改良が，さらなる電力削減に効果的である．本試作の目的は，MCU と同等の赤外線アレイセンサ制御と人物検知演算を行うデジ
タルハードウェア回路の消費電力を測定し，ソフトウェアによる MCU 制御との比較を行い，電力削減効果を検証することである．
試作チップ評価より，シミュレーション見積もり 46uW（全消費電力の約 1%）に対し，実測 68uW となり，全消費電力に占めるデジ
タル制御部の割合が 2%以下になる電力削減効果を確認した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibreプ

トランジスタ数：10,000～100,000

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ0.18μmCMOS プロセスを用いたパッチクランプ測定システム用デジタ
ル回路
慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦
四ツ田 大樹, 久保 勝弘, 高坂 太郎

概要：現在, 電気生理学の分野において神経細胞によるイオン電流を測定することが盛んに行われている. この神経信号を測定することで神経疾患の治療に貢献するだけでなく, ブレ
インマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のためのLSI システムの設計を行っている. 従来のベンチトップシステムでは, 同時に測定できるイオン電流は限られてしまうが, オンチップ上に多チャネル化することで, 多くの細胞の挙動を調べることができる. 今回のチップには, パッチクランプシステムを多チャネルにするために使用するシリアルパラレルコンバータや, レベルシフタ, マルチプレクサを設計した.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 QRC，Cadence 社 Spectre，Keysight 社
ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

抵抗素子及び MOSFET の信頼性評価用アレイ TEG
関西大学システム理工学部

佐藤 伸吾

概要：CMOS 製造プロセスで作成する抵抗素子や MOSFET の電気特性・信頼性特性取得のため, 電気的ストレスを印加可能なアレイ TEG を開発・設計した. 評価パターン（DUT）
として CONT 数や Via 数変更により抵抗値を調整した CONT チェーン, Via チェーン,
Poly 抵抗やチャネル長, チャネル幅を調整した MOSFET を搭載し, アレイ TEG の動作確認と電気特性評価を実施中. アレイ TEG 内と共通レイアウトの DUT をチップ内に配置し, 周
辺回路の動作検証を兼ねて抵抗値やトランジスタ相関データ取得しアレイ TEG の動作検証を行う. 動作検証後はアレイ TEG 内 MOSFET の面積依存性検証, 周辺回路起因の測定精度
変動検証, 電気的ストレス印加による素子信頼性等を評価する予定. 試作プロセスは
Rohm 社 0.18um CMOS 製造プロセス. チップは 1 名で設計. 試作に使用した設計, 検証
ツールは IC6.1, spectre, Calibre. 試作に要した日数は約 1.5 人月. トランジスタ数は
64k 程度. チップ径は 2.5mm□.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Cadence 社 UltraSim，Synopsys 社 StarRC（XT）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：TEG（特性評価回路など）

49

Quaternary FPGA Designs with Floating Gate Technology
北陸先端科学技術大学院大学セキュリティ・ネットワーク領域

第３章

張 任遠, 金子 峰雄

概要：This chip was built for verifying the behavior of our proposed quaternary processors including: inverters, flip-flops, look-up tables, and FPGAs, by using standard

チ
ッ
プ
試
作
報
告

CMOS technology and ordinary dual-rail of power supply lines. Employing the floatinggate technology, a set of inverters with arbitrary threshold voltages are introduced as
basic logic gates. Thanks to the multi-threshold inverters, an SRAM architecture is proposed for storing quaternary information. The structure of quaternary memory is a pairof cross-coupled inverters mimicking the binary flip-flop prototype. Compared to somepreviously proposed works, our proposed SRAM needs no any special devices （suchas single-electron transistor） and no additional supply voltage. A look-up table basedon Neuron-MOS inverters are designed for function addressing, in which the multiplexer stages are less than traditional binary fashion. A proof-of-concept circuitry for quaternary FPGA with four-by-four configurations is demonstrated. The experiment was made to verify three toy-examples: quaternary maximum, minimum, and arandom defined function. From simulation results, the proposed FPGA achieves all the test functions correctly. The scale ofthis FPGA can be expanded by implementing our proposed two-dimensional quaternary addressing framework with the reduced cost. However, the response speed of proposed quaternary processors are lower than that of ordinary binary ones.

参考文献： R. Zhang, and M. Kaneko, “A Feasibility Study of Quaternary FPGA Designs by Implementing Neuron-MOS Mechanism”, IEEE Int. Symp. Circ.s and Syst.s, （ISCAS）, Lisbon, Portugal, May 24-27, pp. 942-945. 2015.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
載

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

3-3

チップ種別：アナデジ混

平成27年度第2回ローム CMOS 0.18um 試作（ RO18152 ）

31x31 単一光子アバランシェダイオードアレイセンサー
東京大学工学系研究科
東京大学 VDEC楊驍

朱 弘博, 名倉 徹, 飯塚 哲也, 浅田 邦博

概要：本試作ではダイナミック出力時間を持つ 31x31 単一光子アバランシェダイオード（SPAD） アレイセンサーの設計を行った. すべてのピクセル情報を読み出すことではな
く, ブレークダウンが行ったピクセルのアドレスのみを出力する. また, 行パラレル出力手法を用いて, 出力時間が一行にブレークダウンが行ったピクセルの最大数と比例している.
そして, 各ピクセルに 1 ビットのメモリを付けて, 計測と出力が同時に行っている. ダーク
状態では, ブレークダウンを発生したピクセルの数が極めて少ないので, 出力時間はセンサーの露光時間より短くて, パイプライン型出力を用いるために, 連続観測が可能となる.
実際の測定結果より, 短時間の弱いレーザパルスをキャプチャできることが確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセン

サ/スマートセンサ

高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

古賀 丈尚

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,

3-3

パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いること

50でオフセットを予め入力時間差に加える新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した.

第３章

設計期間： 5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Sy-

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作
報
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nopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

電源ノイズ検出器及び動的電荷注入ノイズ低減回路
東京大学工学系研究科
東京大学 VDEC

鹿野 真弘

名倉 徹, 浅田 邦博

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とする. よってこの面積コストを低減するために, これら電源ノイズをオンチップで検知し動的に電荷を注入する回路を設計した. 動的な電荷注入によってノイズを低減するためには, ノイズの発生から電荷注入までの時間を短くすることが肝要であるため, 電圧降下を遅延時間の差として取り出すための DLL と遅延時間差をデジタルサーモメータに変換する Vernier TDC の 2 つを組み合わせ, 発生したノイズを 1 入力クロック分の遅延で出力できる回路を設計した. この Vernier TDC の出力を元に, MOS キャパシタから電荷を注入し, 電源電圧ドロップを改善する. MOS キャパシタの容量は 12pF であり合計 8 つ用い, さらにバレルシフタによってキャパシタの再利用を可能としている. シミュレーションでは, 提案手法により約 30%のノイズ低減がなされており, 従来のパッシブデキャップと比較して約 20 倍の面積効果を示している. このシミュレーション結果を実証するためのテ
ストチップである.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10,000～100,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角

広帯域パルスジェネレータ用 CMOS トリガー
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 浅田 邦博

概要：この CMOS トリガーはオフチップのパッシブ共振器との統合により, 広帯域パルス生成のために設計されている. チップを基板に統合するためフリップチップボールボンディ
ングで行う. 基板はシリコンがグラス上で二つの選択肢がある. このチップはトリガーの立
ち上がりエッジの遅延を制御するために正確な遅延制御部が構成されてる. カレントミラー
回路を用いアナログで遅延を制御する方法である. トリガーの遅延が代わりにより, 出力パルスの位置も設定できる. それに伴いパルス位置変調ができることにもなる.

また含まれている不均衡インバータによって設計エッジ鮮鋭化遅延線も含まれている. トリガの立ち上がり時間が早くなると出力パルスの周波数が上昇できる.

チップ上にはフルイプチップ用の回路とパッドに加えて検証ようのプロービング回路・パッドも搭載している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ

種別：通信（RF 回路，ATM など）

A new microwave pulse generator circuit based on Regenerated Trigger Switch
東京大学 VDEC

Mai-Khanh Nguyen Ngoc

概要：The development of wideband wireless sensor networks has been a tremendous interest in lowpower and low-cost applications ranging from communications and habitat monitoring to medical applications. Wireless sensor networks require several important technical features for designers including reliability, low power consumption, and low cost. In a low power wireless sensor network, the power
consumption of transmitters is of significant interest for both their active time and idle periods. As a result,they suffer several inefficiencies that lead to high power consumption and limited operational lifetimes. Previous microwave pulse generation circuits generated pulses by employing inverter chains or sharping edge
schemes which required a large amount of power and die areas. Pulse generator is a key circuit component
for mm-wave pulse transmitters. To generate a microwave dampling pulse, a notch filter transient responseis employed in but the pulse output is not so symmetric. In addition, the method needs a fast switch and sine wave generator, which require relatively highpower consumption. An inductor-less method requires a relatively small chip area but also uses a complex digital edge combiner and requires a large MOS
antenna driver. Several methods employ unbalanced inverter chains to enhance clock’s rising-edge for the purpose of pulse generation and those require alarge amount of power and die areas. However, these pulse sharpers depend on multiple logic gates as well as the edge delay and hence suffer from process. In this implementation, we proposed a new pulse generator by applying our regeneration method, which consists of simple transitors and small chiparea. The output of the pulse generator is coupled to a transformer and a dipole antenna, which are integrated on the same chip. Other testing circuits forthe transformer and the antenna are also included for the de-embedded process on the probe station. Another stand alone pulse generator is included with
in/out pads for the post-processing MEMS procedures. By applying this idea into the chip, the pulse generator requires less power and less dia area thenthe conventional ones while can produce microwave pulses for the purpose of radar sensing applications. The prototype has been integrated on a standard
0.18-μm CMOS technology to characterize its operation. By applying this idea, our pulse generator consumes lower stand-by power and smallest chip area
than the conventional ones while it can produce high frequency and high amplitude pulses for a variety of applications such as active mm-wave imaging,communication, or medical diagnosis imaging supports.

参考文献：Nguyen Ngoc Mai-Khanh, Tetsuya IIZUKA,and Kunihiro ASADA,A’ ’Damping Pulse Generator Based on Regenerated
Trigger Switch,’’in Proc. of IEEE Radio Frequency Integrated Circuit Symp. （RFIC）, pp. 11-14, May 2016.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Keysight 社 ADS
種別：通信（RF 回路，ATM など）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ

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A regenerated-trigger based microwave pulse generator circuit with on-chip dipole antenna
東京大学 VDEC

Mai-Khanh Nguyen Ngoc

概要：Nowadays, wireless sensor networks require several important technical features for designers including reliability, low power consumption, and also low cost. The power consumption of transmitters insuch a wide band and low power wireless sensor network is of significant interest for both their active timeand idle periods. As a result of this, they may suffer several inefficiencies that lead to high power consumption and limited operational lifetimes. Together with the chip of pulse generator （PC514V BM152R0024）
which is applied the idea of a new pulse generator with lower stand-by power and smallest chip area thanthe conventional ones but can produce high frequency and high amplitude output pulses, we implement
the second chip of PC514V BN152R0025 for the purpose of testing several patterns for the pulse generation.
The testing circuits include variations on the switch sizes and on-chip capacitors of the pulse generation.
An on probe testing pulse generator is also added on this chip. To output the pulse to external equipment for observation, an on-chip transformer is usedand connected to the on-chip capacitor at the output. The transformer is on the top metal （M5） for the secondary coil and on the below metal （M4）layer for the primary coil. Each coil has been designed in just one turn. A simulation for the transformer is implemented by both ADS and EMPro tools. In
addition, a extra stand alone transformer pattern is added on the same chip for characterizing on the probe station. A corresponding de-embedded step will
be applied for this measurement with on-chip patterns of open, short, through and load. A stand alone pulse generator is included with in/out pads for the
purpose of flipping on an on-glass radiator. Moreover, another stand alone pulse generator circuit with a on-chip dipole antenna is designed and added inthis chip. The on-chip dipole here is proposed with a meandering shape to reduce the size and to increase its operation band width. Simulations of thismeandering dipole antenna is performed by using EM simulators, such as ADS EM and EMPro. If the pulse generator works correctly in the measreuemtn,
the pulse generator achieves the smallest chip area with low power consumption at highest pulse center frequency among other research groups. In a realapplication in which the pulse generator is connected to an external antenna, a matching network should be designed to satisfy the impedance matching or
voltage standing wave ratio requirement.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Cadence 社 ASSURA，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10～100

試作ラン：ロー

チップ種別：通信（RF 回路，ATM など）

電気的ストレスの統計的評価のための SRAM DMA TEG
東京大学生産技術研究所

小林 正治, 平本 俊郎

概要：SRAM メモリセルに与えられる電源電圧を仕様よりも高くして印加することで, システマティッ
クにセル内のトランジスタに電気的ストレスが印加することができ, SRAM メモリの安定性を示すノイズマージンもシステマティックに変動することが知られている. この特性を利用することで SRAM に不

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揮発な記憶をもたせることができ, 従来の CMOS 回路にローコストで不揮発性を実装できる可能性がある. 本研究では電気的ストレスによる SRAM の特性の変動とばらつきを個々のトランジスタを測定しながら統計的に評価をするための DMA TEG をロームの 180nm CMOS プロセスを用いて試作した. DMA
TEG とは, SRAM セルの各トランジスタの特性を測定できるよう, SRAM の各ノードから電極を引き出し, 直接プローブできるように設計した TEG である. 有意な統計データを得るため, 1 チップに全部で4 水準, 1 水準あたり 8kbit, チップ全体で 32kbit の SRAM DMA TEG を設計した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT）
5.0mmx7.5mm チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm

チップ種別：TEG（特性評価回路など）

胎児の心拍測定用増幅回路の試作
山梨大学工学部

佐藤 隆英

概要：胎児の心電信号を母体の表面で計測する胎児の心電信号測定装置のアナログフロントエンドの試作を行った. 母体の体表で観測される信号は, 胎児の心電信号に加えて母体の心電信号や筋電信号, 商用電源からの外来性の雑音などが重畳された信号であるため, 胎児の心電信号は他の信号の埋もれた状態となる. この観測信号から胎児の心電信号を分離抽出するため, 本装置ではコンピュータ上で独立成分分析を行う. 独立成分分析による信号の分離を行うためには, 測定点に含まれる不要な信号の個数よりも多くの測定点で測定した信号が必要となるため, アナログフロントエンドは多入力でなければならない. また, 増幅回路は直流付近の 1/
f 雑音を除去しつつ, 数十 Hz 程度の生体信号のみを取り出すバンドパス特性とするため, アナログフロントエ
ンドのチップ面積は非常に大きなサイズとなる. 本試作では, アナログフロントエンドにおいて信号のチャネル間に干渉が存在しても独立成分分析による最終的な信号の分離結果は影響を受けない特長を活かし, 回路の一部を複数のチャネルで共有化することで回路規模および消費電力の削減を実現した構成としている.

参考文献：佐藤, 遠藤, 兼本, ”独立成分分析を用いた胎児の心電信号測定に適する小面積・低消費電力多チャネル増幅回路”，電気学会論文誌 C，vol. 136，no.1，pp50-59，2016 年 1 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS

半導体分配器 Ver.3
中部大学全学共通教育部

宮本 順一

概要：自然界には電力変換可能なエネルギー源が各種存在する. 太陽光が代表的ではあるが, その他にも排熱, 振動, 電波などがあり, その変換素子としては, それぞれ太陽電池, 熱電素子, 圧電素子, レクテナなどがあげられる. 但し, それら自然界のエネルギー源は薄く広く存在し, 個々の変換素子についても一般には起電力が 1V 以下と低く, 効率的な回収は不可能であった. ここに半導体技術を適用することにより, この効率的な回収を可能とする方法を考案した. 「半導体分配器」と命名した本 LSI は, この No.3 のリファイン版である.
エネルギー変換デバイスとして色素増感太陽電池を用いて, フィールド実験を実施した結果を一部フィードバックしている. また, 今後の機能拡張のための種々の TEG, 例えば, 起動回路（発振器, 昇圧回路）, 最適動作点を得るための参照電位トラッキング回路（AD_DA 変換器, 加算器, 乗算回路, メモリ）などの基本回路も搭載されている.

参考文献：J. Miyamoto, et. al., "Field Test of Dye-Sensitized Solar Cells （DSSC） by utilizing a Power Delivery CMOS Integrated Circuits", Extended Abstracts of the 2015 International Conference on Solid State Devices and Materials, Sapporo, 2015,
pp530-531,

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

TEG（特性評価回路など）

ADC，DAC，フェーズインターポレーター，オンチップ温度センサ及びレ
シーバー回路の試作
芝浦工業大学工学部

佐々木 昌浩, 黒部 友朗

芝浦工業大学大学院理工学研究科

森 直之, 石井 雅樹, 園田 哲也, 臼杵 明広,
手代木 翔太, 三宅 慶治

概要：本試作では，7 種類の回路を実装している．1 つ目は 6bit フラッシュ型 ADC の試作である．以前も試作したが，高速化を実現するため，コンパレータ部に改良を行ってい
る．2 つ目はフェーズインターポレーターの試作である．この回路では 1 本の CLK から
64 種類の異なる位相の出力を得られるように設計を行った．3 つ目は選択可能な熱源を組み込んだオンチップ温度分布測定回路の試作である．4 つ目はグリッチ低減を実現するよう電流源を構成した 8bit セグメント型 DAC，5 つ目は精度向上を図りつつ，小型化を行った10bit 容量型 DAC の試作である．6 つ目はサブレンジング型 ADC の試作である．この回路では，高速・低消費電力動作を実現するために，コンパレータ部やプリアンプ部の改良を行っている．また，7 つ目としてオンチッ
プアンテナを含む X バンドレシーバー回路の試作を行った．

設計期間： 7 人月以上，8 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム

チップ種別：アナデジ混載

パワーデバイス近傍の放射ノイズ測定 TEG
東京大学生産技術研究所

朴 志焄, 蔡 定勲, 高橋 亮, 高宮 真, 桜井 貴康

概要：パワーデバイスのスイッチング・ロスやノイズを抑え, より高度な制御を実現するために, ゲートドライバ IC の設計開発を行っている. ゲートドライバ IC をパワーデバイス近傍に近づけた際に, パワーデバイスから発生される放射ノイズ（磁界および電界）がゲート
ドライバ IC の動作に及ぼす影響を定量的に評価するために, コイル及び平行平板上に発生する電圧の最大値を連続型コンパレータで測定する TEG を試作した. 従来, ゲートドライ
バの信号の絶縁にはフォトカプラを用いることが多いが, 信号の伝播が低速であるため, オ
ンチップでのインダクタンス結合もしくはキャパシタンス結合による信号の絶縁を検討している. 本試作では, これら 2 つの結合方式を用いた場合におけるパルス信号の伝搬特性および各配線層間における絶縁耐圧も併せて評価する. また, アナログ IC 設計フローについての新人研修を目的として, コンパレータ単体を試作した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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低電力型 SFQ/CMOS ハイブリッドメモリシステム用 64kb RAM
横浜国立大学工学府

今野 元, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはプロセスの最小幅で設計した 8T-SRAM セルで構成される
メモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ 入力, SFQ 出力のハイブリッドメモリの全チャンネル
動作を実証することである. 測定を行った結果, 実装した 21 チャンネル中 15 チャンネルにて正常動作が得られた. だが, アンプの駆動可能な電源電圧が 1.8 V より低い 1.5 V でないと駆動できない結果が得られている.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジスタ数：
100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

低電力型 SFQ/CMOS ハイブリッドメモリ用ツリーデコーダ
横浜国立大学工学府

今野 元, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはシステムに新たに導入したツリー型デコーダが実装されている. 目的は従来の CMOS メモリの消費電力を下げる, またツリー型デコーダの動作実証である. 測定を行った結果, 全アドレスより正常動作を得ることに成功した. ただし, 動作
周波数は 10 MHz 程度までしか正常動作を得ることができなかった.

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設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社
Calibre，Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

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プ種別：アナデジ混載

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二足歩行用ハードウェア CPG モデルの試作
日本大学理工学部

二瓶 乃亮，佐伯 勝敏

概要：近年，二足歩行ロボットに CPG モデルを搭載して適応的な歩行パターンを生成する研究が行われている．動物は，脊髄に存在するとされる CPG（Central Pattern Generator）で歩行・遊泳・飛行といったリズム運動の生成・制御を行っており，さらに脳などの上位中枢からの入力を受け，環境に適したリズム運動の生成・調整を行う．CPG の機能をロボットに工学的に応用することで自律的に環境に適した歩行動作を行わせることができると考えられている．先に我々は，介在細胞集団と呼ばれる神経回路間の接続を回路構成に応用することにより，低容量でもロボットの歩行制御に適した数［Hz］程度の周波数でリズムパターンを生成することが可能である CPG の電子回路モデルを提案した．しかし，提案したモデルは運動パターンの位相情報しか有していない．そこで我々は，二足ロボッ
トの歩行制御を目的とし，運動パターンの振幅情報を有した二足歩行用ハードウェア
CPG モデルの集積化を行った．その結果，二足歩行の位相情報および振幅情報を有したリズムパターンを生成可能なハードウェア
CPG モデルを集積化可能であることを明らかにし，二足ロボットに搭載し，歩行動作することを確認した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

スパイクタイミングと発振周波数に依存するシナプスモデルの構築
日本大学理工学部

杉戸 俊樹，山下 大地，佐伯 勝敏

概要：現在，脳の優れた情報処理を工学的に応用するために，脳を構成しているニューラ
ルネットワークの研究が盛んである．中でも，シナプスの前段に結合している細胞体（以下，細胞体 PRE）と後段に結合している細胞体（以下，細胞体 POST）の発振タイミン
グ，発振順序とシナプスの発振周波数に依存して，増強と抑制を変化させる Triplet STDP
（以下，TSTDP）が注目されている．今回，我々は生理学データを基に報告された数理モ
デルの TSTDP 特性を再現可能な電子回路モデルを提案し，多値画像のパターン認識における色の濃淡識別へ応用するために，集積化を行った．特に今回，従来モデルでは，周波数が高い場合，増強が起こるタイミングで，抑制が起こっている部分があり，生理学データの TSTDP 特性とは異なる部分があったため，生理学データを基に報告された数理モデルの
TSTDP 特性と定性的に同様な特性を出力可能な電子回路モデルを構築した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

デバイスパラメータ抽出用トランジスタ TEG
京都大学大学院情報学研究科

新谷 道広, 周 瑞, 廣本 正之, 佐藤 高史

概要：デバイスパラメータの抽出は，デバイス特性を回路シミュレータ上で模擬するコン
パクトモデルを有効に利用するために重要な工程の 1 つである．レイアウトに依存する
様々なデバイスパラメータを抽出するためには, トランジスタ寸法が既知であるデバイスを用いる必要がある．本チップでは，デバイスパラメータ抽出の手続きを定義し, またそれを自動化することを目的として, 静特性, および容量特性を測定可能な様々な寸法のトランジ
スタを設計した．測定した電気特性から, 様々な電気特性の寸法依存性をモデル化すること, およびレイアウト寸法に依存するパラメータを正確に求める手法を検討する. 現在，試作チップの測定に基づくパワーMOSFET 向けコンパクトモデルのデバイスパラメータ抽出の手続きをまとめている. 本チップによる測定結果を活用して，短時間でのパラメータ抽出を行うための自動パラメータ設定ツールを開発する予定である.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Mentor 社 Calibre トランジスタ数：10～100 試作ラン：ローム CMOS
0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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第
３
章
無線 RFID センサーチップ
立命館大学理工学部

宇野 重康

概要：環境発電し, 溶液中成分のセンシングを行い, データ送信を行うセンサータグチップに必要な基本回路を設計した. 一つは 13.56MHz での磁場結合を用いた RFID タグのための回路であり, 整流昇圧回路, 直流電源回路, クロック発生回路, デルタシグマ変調回路, 電気
化学的電流測定のためのポテンショスタット回路などを搭載した. もう一つは数 MHz の超音波を用いて同様の機能を実現するための回路群であり, 上記 RFID 基本回路に加えて,チップ外部に接続した圧電素子を介して給電および負荷変調を行うための回路を追加した.
また, 溶液中グルコースにより発電するバイオ燃料電池からの起電力を用いて駆動するサブ
スレッショルド回路を搭載した. これは, 基準電圧生成回路, コンパレーター, インバー
ターなどによって構成され, グルコース濃度に応じた動作周期での間欠動作を行うものである. 以上のような三種類の回路を混載し, センサーネットワークノードとなりうるタグチッ
プの基本的な機能を検証した.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジスタ数：
100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

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能動/受動併用ダイナミック共通ソース積分器を用いた ΔΣ 変調器（ 1 ）上智大学理工学部

小原 一馬, 和保 孝夫

概要：逐次近似型等と比較して ΔΣ 型は高分解能 A/D 変換が可能である. しかし, 通常のΔΣ 変調器ではループフィルタにオペアンプが使われており, 低消費電力化が課題であった. 我々はこれまでにオペアンプの代わりにダイナミック共通ソース（DCS）積分器を用いた ΔΣ 変調器を試作してきた. DCS 積分器では積分動作が終了すると MOSFET が自動的にサブシュレッシュホールド領域に入るため, スタティックな消費電力を大幅に削減できる.
今回の設計では, 一層の低消費電力化を目指して, サンプリングと能動積分フェーズの間に, 新たに受動積分フェーズを入れた 2 次フィードバック型 ΔΣ 変調器を設計した. また, 入出力共通モード電圧を一致させるためのレベルシフト容量を付加した DCS 積分器も搭載した. チップ特性を測定した結果, 電源電圧 1.2 V, 信号帯域 2 kHz, サンプリング周波数 0.5
MHz で 70dB のピーク SNDR を得た. また, OSR を一定（=128）としてサンプリング周波数を 100 kHz まで下げたとき, 分解能で規格化した消費電力がサンプリング周波数に比例して低下することも確認できた. これはDCS 積分器の特徴であり, 低サンプリング周波数領域で従来報告例を凌駕する結果を得た. 性能詳細は下記文献に記した.

参考文献：小原一馬, 和保孝夫, 「ダイナミック積分器を用いた 2 次 ΔΣ 変調器」信学会 2016 年 3 月 C-12-18.
設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

受動積分器を用いた ΔΣ 変調器
上智大学理工学部

小原 一馬, 和保 孝夫

概要：逐次近似型等と比較して ΔΣ 型は高分解能 A/D 変換が可能である. しかし, 通常のΔΣ 変調器ではループフィルタにオペアンプが使われており, 低消費電力化が課題であった. 我々は, オペアンプの代わりにスイッチトキャパシタ回路で構成した受動積分器のみを用いた 2 次フィードバック型 ΔΣ 変調器を設計し, 本チップに搭載した. 受動積分器ではサンプリング容量と積分容量の接続状態をスイッチで切り替え, 電荷を転送することで積分動作を実現する［ 1 ］. このとき, サンプリング容量値より積分容量値を十分に大きくすることで理想的な積分動作に近づく. 今回はその比を 1:36 とし, サンプリング容量の値を 0.25
pF から 0.8 pF まで変化させた ΔΣ 変調器を搭載した. さらに, 同時に試作した他チップとの比較参照のため, ダイナミック共通ソース積分器を用いた ΔΣ 変調器もチップに含めた.
事前の HSPICE シミュレーションによれば, サンプリング周波数 1 MHz, オーバサンプリン

3-3
56

第
３
章
チ
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試
作
報
告

グ比 128 で約 12bit の実効ビット分解能（ENOB）が得られた. 性能指標 FOM は 52 fJ/conv・step で, 低消費電力動作が実現できる可能性がある.

参考文献：［ 1 ］ Qazi, et al., “Passive SC Sigma Delta Modulator Revisited: Analysis and Design Study,” IEEE J. Emerging and
Selected Topics in CAS （JETCAS）, vol. 5, no. 4, pp. 624 - 637, 2015.

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

HA-CORDIC - Hybrid Adaptive Coordinate Rotation Digital
Computer
電気通信大学情報理工学研究科

Nguyen Thi Hong Thu , 範 公可, 石橋 孝一郎

概要：今回の試作では, HA-CORDIC, PLL, DBP, Pre-Amplifier, Time-to-Analog Converter（TAD）, 加算器, カウンタの設計を行った. 今回は HA-CORDIC について報告する.試作した回路
は, 固定小数点形式の角度を入力として受け取り, 浮動小数点形式で入力された角度の正弦と余弦の結果を出力することができる. 最大 50MHz での動作が可能である. Despite being proposed sincemore than 50 years ago, COordinate Rotation DIgital Computer （CORDIC） is still one of themost effective algorithms for elementary function calculation so far. Original CORDIC, however, suffers high latency due to its nature of unvarying number of rotations. As a result, a lowlatency hybrid adaptive （HA） CORDIC is proposed and implemented in 180 nm CMOS technology. This circuit can receive the input angles in fixed-point format and return the sine and cosine results of input angles in floating-point format. Firstly, adaptive angle selection decreases total iterations up to 50% with respect tohigher accuracy of results. Secondly, hybrid architecture including fixed-point input and floating-point output reduces the total hardware
utilization and enhances the dynamic range of final results. In CMOS implementation, the HA-CORDIC hardware architecture costs 10,299
cells with 640μm times 640μm area and fully operates at 50-MHz frequency.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：10,000～

遅延故障検査容易化回路および IC 間配線の電気的検査容易化回路の試作
徳島大学大学院先端技術科学教育部

菅 大介, 宮本 陽平, 濱田 圭吾, 石場 隆之,
伊喜利 勇貴, 踊場 明宏

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之, 橋爪 正樹

概要：遅延故障の検査容易化回路，IC 間断線の検査容易化入力保護回路，電荷注入量による電流テスト回路の 3 つの検査容易化回路を試作した．1）遅延故障の観測を行う回路として，遅延検出回路組込み型バウンダリスキャン回路を設計した．被検査回路として
XOR チェーンからの 3 信号同時遅延検査回路を設計し，動作検証および測定値のばらつきについて調査した．また，遅延検出 VDL 回路を実装し，遅延時間の測定実験を行った．また，三次元積層 IC を想定したチップ間接続検査回路の設計・動作検証を行った．2）IC 間
断線の電気的検査用組込み型電流センサとして，複数のしきい値を選択可能な選択式組込
み型電流センサの設計・動作検証を行った．3）IC の新たな電流テスト法として注入電荷量による電流テスト回路を設計し，断線故障の検出可能性調査を行った．

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社
HSPICE（RF），Synopsys 社 NanoSim

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

300GHz 帯伝送線路評価 TEG
広島大学先端物質科学研究科

國武 寛司, 高野 恭弥, 片山 光亮, 吉田 毅, 天川 修平,
藤島 実

概要：300GHz ミリ波帯では伝送損失が大きいため，低損失のインターフェースの実現が求められている.化合物半導体では，化合物半導体基板を直接導波管に挿入し，低損失で信号を電磁波に変換する手法などが検討されている．本試作では，Si 半導体基板を直接導波管に挿入し，信号を電磁波に変換する，マイクロストリップ線路-導波管変換器の設計，試作を行った．試作したマイクロストリップ線路-導波管変換器は 300GHz ミリ波帯で低損失のインターフェースを実現できる．

参考文献： マイクロストリップ線路-導波管変換器國武，高野，片山，天川，吉田，藤島，”300GHz 帯差動型の設計”，信学技報, vol. 115, no. 477, ICD2015-126, pp. 169-173,
2016 年 3 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社
ADS

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mmx7.5mm チップ

チップ種別：通信（RF 回路，ATM な

ど）

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第
３
章
チ
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試
作
報
告

アナログ回路用ライブラリ及び素子評価
高知工科大学システム工学群
高知工科大学大学院基板工学専攻

橘 昌良, 岡崎 泰士, 佐竹 宏太
山田 健太, Wannaboon Chatchai

概要：本チップの目的はアナログ回路用ライブラリの設計および MOS トランジスタの特性評価である. 試作した回路は, 6 つのインバータで構成された電圧電流変換器（OTA）, バ
ンドギャップリファレンス（BGR）, ΔΣ 変調回路の故障検出回路, ダイオードと NMOS と抵抗のばらつきを評価する回路を試作した. OTA は Nauta OTA と呼ばれており, 入力信号に対する出力信号を測定した. BGR は, 温度特性を評価するためにバイポーラトランジスタ（BJT）の個数を 7~9 個に変えた回路を設計した. ΔΣ 変調器の故障検出回路では BIST を設計し評価した．ばらつきを評価する回路においては, P チャネル MOSFET で構成されるカ
レントミラー回路の下に外付け抵抗, ダイオード, ゲートとドレインを短絡させた N チャネ
ル MOSFET, 抵抗 （1kΩ） を組み込んだ. 外付け抵抗の抵抗値と発生する電圧からカレン
トミラーの電流値を計算し, 各素子に発生する電圧からそれぞれの I-V 特性を評価した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

3-3

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS

ジッターシェーパーを用いた高精度 DAC
法政大学理工学部

安田 彰

法政大学理工学研究科

渡辺 渡邉, 嘉藤 貴博, 西勝 聡

概要：クロックジッタの影響を大幅に低減したジッターシェーパーを用いた高精度 S/H お
よぼ DAC を試作した．通常 S/H を駆動するクロックにジッタがあった場合，これによりノ
イズフロアが上昇する．このノイズに対してノイズシェーピングをかけることにより，ク
ロックジッタの影響を低減できる DAC を構成した．DAC として ΔΣ 変調型を DAC を SC 回路で実現し，この出力をジッターシェーパー回路に直接入力することにより，DAC および
S/H 回路にクロックジッタを含むクロック信号を用いても，これらにより生じる雑音に対
して信号対域内成分を低減することが可能となる．

参考文献：Yuki Watanabe, Satoshi Saikatsu, Michitaka Yoshino & Akira Yasuda, the“Delta-sigma DAC with jitter-shaperreducing, jitter noise, ” Analog Integrated Circuits
and Signal Processing （On line）, Vol. 85, Issue 2, pp.243-251, DOI 10.1007/s10470-015-0600-5, 11, July, 2015.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
トランジスタ数：1,000～10,000

HSPICE（RF）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電圧 CMOS アナログ回路の試作
明治大学理工学部

渡辺 正之助, 奥 達哉, 大里 侑生

概要：低電圧駆動, 低消費電力というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. ギルバートセルを用いた乗算回路：波形を直接アナログ演算により処理することで, 回路の面積と消費電力を小さくできるアナログ FIR フィルタの IC 化を目標とし, その要素回路であるギルバート
セルは可変利得増幅回路（VGA）として動作し, 電圧の乗算を行う. PTAT 電圧発生回路：
温度に比例した出力電圧を得ることができる. 上下の MOS トランジスタを弱反転領域で動作させることで, 低消費電力・低電源電圧を実現している. 今回, PTAT 電圧発生回路を温度センサとして IC チップ上に複数枚置くことによって, チップ上の温度勾配を検知する事を目標とした. MOS の RF-TEG：高周波における S パラメータの測定.

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第
３
章
チ
ッ
プ
試
作
報
告

参考文献： R.JACOB BAKER : 「CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULATION」, A JOHN WILEY & SONS, INC. , 2007

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ/デジタル信号処理プロセッサ

人物検知用赤外線アレイセンサ対応アナログフロントエンド回路
立命館大学理工学研究科
大阪産業大学工学部

上口 翔大
熊本 敏夫

立命館大学総合科学技術研究機構
立命館大学理工学部

白畑 正芳, 汐崎 充

藤野 毅

概要：小型電池で年間駆動する人物監視カメラを実現するための技術開発を行っている．
想定するシステムは，たとえば 1 秒ごと等所定の時間ごとに得た赤外線アレイセ ンサ像を用いて人物の有無を判断し，撮影が必要な場合のみ消費電力が大きいイメージ センサを起動することでシステム全体の低消費電力化を図るものである．このシステムの実現のた
め，最初にイベントを検知する赤外線アレイセンサの 読み出し回路は低消費電力で実現することが必要になる．そこで, 赤外線アレイセンサと してサーモパイルセンサを想定し, この微小な出力（1mV 級）を増幅，デジタル値に変換するためのアナログフロントエンド（AFE）回路を設計した．低消費電力化のため回路規模 が小さく簡単な構成の二重積分型の構成を選択した．つまり，センサの微小電圧出力を電流に変換し, これを所定の時間，容量素子に充電することでセンサ出力に対応する電圧を生成, これを起点に一定電流で放電し放電完了までの時間を計測することでデジタル値に変換する．内部回路のオフセット電圧はキャンセルできるようオートゼロ技術を導入した．ここではこのアナログ回路部分の TEG を作成した．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

0.18μmCMOS プロセスを用いたパッチクランプ測定 4ch システム慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

四ツ田 大樹, 久保 勝弘, 高坂 太郎

概要：現在, 電気生理学の分野において神経細胞によるイオン電流を測定することが盛んに行われている. この神経信号を測定することで神経疾患の治療に貢献するだけでなく, ブレ
インマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のためのLSI システムの設計を行っている. 今回のチップでは, これまで試作を行ってきた回路ブ
ロックをつなぎこみ, 低電流ノイズな 4ch システムの試作を行った. しかし, チップの評価を行ったところ, 寄生成分を考慮していないレイアウトを行っていたため, 所望の帯域を得ることができなかった. また, このチップはチャネル間に生じるクロストークの評価に用いている.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 QRC，Cadence 社 Spectre トランジスタ数：
100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Prototype for high frequency magnetic sensor
東北大学工学研究科

Sai Ranajit

概要：The necessity of high integration density on a semiconductor chip brings analog,
RF, and digital circuit component closer to each other. This leads to serious electromagnetic interference among those components. And the interference occurs alongsome specific paths depending on the designed layout of the chip. In order to trace thenoise coupling paths, a magnetic sensor with high sensitivity and high special resolution is necessary. In the present prototype, we fabricated a sensor assembly comprisingof an amplifier and a loop coil among others. Three sensors are designed with three different configurations of loop coils. They are multi-turn coils with varied shapes andsizes. The shapes and sizes are chosen in order to obtain high sensitivity in one of thedesign while to attain high special resolution for another design. 半導体チップ上に高集積化の必要性は, アナログ, RF, およびデジタル回路部品お互いに近くなった. これは, これらのコンポーネント間に深刻な電磁干渉を引き起こす. そしてチップの設計レイアウトに応じて一部の特定のパスに沿って, 阻害が起こります. ノイズ結合パスをトレースするためには, 高感度かつ高特別決議と磁気センサが必要である. 本プロトタイプは, 増幅器および他のループコイルの前記センサ

3-3

アセンブリを作製した. ループコイルの 3 種類の構成で設計された 3 個のセンサであり, 多様な形とサイズを持つマルチターン・コイ

59

ルがあります. 形状及び寸法は別のデザインの特別決議を達成しながら, 設計のうちの 1 つで高感度を得るために選択される.

第３章

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

容量型センサの CMOS インターフェイス回路
山梨大学大学院総合研究部

小川 覚美

概要：容量型センサは圧力, 加速度, 回転角度等の物理量の検知に広く使われている. ここでは, 低消費電力の差動容量型センサのインターフェイス回路に用いられる容量・時間（Capacitance-to-Time: CT）変換回路を試作した. CT 変換回路として, 異なる 3 つの回路が構成されており, それらの特性を比較した. ここで提案する CT 変換回路はいずれも差動容量型センサの容量の変化を容量差と容量和の比に比例した時間信号に変換する. この回
路は素子の非理想的な特性を回路的に補償できる構成となっているため, 高精度の信号処理が可能となる. また, 高速オペアンプ, 高速コンパレータを用いることなく高精度の CT 変換が可能になるため回路の消費電力を低減できる. 試作 CT 変換回路の特性評価には, セン
サ容量の代わりにマイカキャパシタを用いた. CT 変換回路の基本構成素子であるオペアン
プ, コンパレータ, CMOS アナログスイッチ, カレントミラーも個別に試作し, これらの素子の特性についても評価した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

チ
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プ
試
作
報
告

位相同期回路の干渉ノイズ低減回路検証用 TEG1
大阪工業大学大学院工学研究科

森下 宗瑛

肥田 晃一郎, 藤居 尚博, 吉村 勉
概要：PLL 回路における外部干渉ノイズや自己干渉ノイズの影響を，解析・検証するための TEG を搭載. 近接する 2 つの位相同期回路を同時動作させることにより干渉ノイズを発
生させ，その影響を出力クロックの位相ノイズ測定により評価する. 1 チップ内に同じ回路構成のユニットを 3 つ用意し，電源構成やデカップリング容量値を変えて干渉ノイズの影
響を比較する. 昨年度の TEG と同様，人為的に自己干渉の経路を実装し，その影響についてもあわせて評価する. 回路動作に伴う電源電圧の変動を 1%未満から 5%まで変動するように見積もったデカップリング容量の作振りを行い，干渉ノイズの影響を測定する. さらに，
注入同期回路の広帯域化設計に関する要素 TEG も搭載した. 今後，位相ノイズ評価およびノイズ抑制帯域の評価を行う予定. 発振器として LC-tank VCO を搭載（TEG1）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

位相同期回路の干渉ノイズ低減回路検証用 TEG2
大阪工業大学大学院工学研究科

森下 宗瑛

肥田 晃一郎, 藤居 尚博, 吉村 勉
概要：PLL 回路における外部干渉ノイズや自己干渉ノイズの影響を，解析・検証するための TEG を搭載. 近接する 2 つの位相同期回路を同時動作させることにより干渉ノイズを発
生させ，その影響を出力クロックの位相ノイズ測定により評価する. 1 チップ内に同じ回路構成のユニットを 3 つ用意し，電源構成やデカップリング容量値を変えて干渉ノイズの影
響を比較する. 昨年度の TEG と同様，人為的に自己干渉の経路を実装し，その影響についてもあわせて評価する. 回路動作に伴う電源電圧の変動を 1%未満から 5%まで変動するように見積もったデカップリング容量の作振りを行い，干渉ノイズの影響を測定する. さらに，
注入同期回路の広帯域化設計に関する要素 TEG も搭載した. 今後，位相ノイズ評価およびノイズ抑制帯域の評価を行う予定. 発振器として差動 ring 型 VCO を搭載（TEG2）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：TEG（特性評価回路など）

3-3

Hexadecimal FPGA Designs with Floating Gate Technology

60

北陸先端科学技術大学院大学セキュリティ・ネットワーク領域

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：ローム CMOS

張 任遠, 金子 峰雄

概要：In the previous fabrication, the quaternary FPGA designs have been implemented. For this fabrication, two improvements were made: 1. the logic representation was
expanded to hexadecimal （16-valued logic）; 2. the random access analog memory（RAAM） was employed as memory cell. The MVL-based FPGA has a potential to reduce interconnections and improve performances. However, all the blocks and circuits
are needed to be specifically designed due to logic scheme. For this purpose, the interface between MVL and binary processors, random access MVL memory, and MVL
look-up tables are designed to carry out MVL functions in the fashion of FPGA with reduced interconnections. On the basis of Neuron-MOS mechanism, an efficient MVLto-binary converter is proposed as the real-time interface. By using the proposed bitpropagation technology, a flash analog-to-digital converter is developed without any operational amplifier and static power.
An analog memory cell is designed by eighteen transistors without static power consumption for storing MVL data, which covers the full rail-to-rail range. Two types of look-up table structures are developed for accessing the memory cells by MVL addressing signals. All the circuitries are designed in the standard CMOS technology with ordinary dual-rail supply voltage.
From the circuit simulation results, the proof-of-concept FPGA processor correctly implements expected MVL functions. The
numbers of transistors in memory array and look-up table are reduced to 37.5% and 29% of conventional binary FPGAs. The robustness against temperature and process variations of proposed circuits is also verified.

参考文献：R. Zhang, and M. Kaneko, “A 16-Valued Logic FPGA Architecture Employing Analog Memory Circuit”, IEEE Int.
Symp. Circ.s and Syst.s, （ISCAS）, Montreal, Canada, May 22-25, 2016.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
載

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混

平成27年度第3回ローム CMOS 0.18um 試作（ RO18153 ）改善された広帯域パルス発生器用 CMOS トリガー
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹, 浅田 邦博

概要：本チップはオフチップのパッシブ共振器との統合により広帯域パルス生成のために設計されている. チップはトリガーの入力立ち上がりエッジの遅延を制御するために正確な遅延制御部が含まれている. また不均衡インバータによってエッジ鮮鋭化遅延線も含まれている. このチップは, より対称的なレイアウトを使用し, 以前のバージョンから改善されている. また, カスタマイズされたトランジスタレイアウトは寄生低減し, トランジスタのFmax を増加させるために設計されている. チップ上にはフルイプチップ用の回路とパッドに加えて検証ようのプロービング回路・パッドも搭載している.

参考文献：P. Kanjanavirojkul, N.N.M Khanh, T. Iizuka, T. Nakura, K. Asada, "An Xband CMOS-on-Quartz Pulse Generator for Low Power Applications," in Proceedings ofthe 2016 IEICE General

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：通信（RF 回路，ATM など）

オンチップ 40 GHz の広帯域パルス発生器
東京大学工学系研究科
東京大学 VDEC

Kanjanavrojkul Parit

Mai-Khanh Nguyen Ngoc, 飯塚 哲也, 名倉 徹, 浅田 邦博

概要：以前に設計されたオンチップトリガーは 40GHz の広帯域パルス生成のためのオンチップ伝送線路共振器と統合されている. 伝送線路共振器グラウンドコプレーナ導波管で構成され 40GHz 帯でクォーター波長共振器になる. 下のグラウンドは第一層の金属で構成されている. コプレーナは第五層の金属を使用する. オンチップで実現する伝送線路は損失が高いのだが, オフチップとの回線が必要ないため, 回線の損失を抑えることができる. ただし, 周波数が低い過ぎると伝送線路が長くなり, チップの領域も消費するのである. この理

3-3

由で今回 40GHz にきまっている. また, チップに含まれるは, オンチップの共振器とカスタ

61

ム設計されたトランジスタのためのテスト構造である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10～

チップ種別：通信（RF 回路，ATM など）

チ
ッ
プ
試
作
報
告

PVT 自動調整機能付きパルス幅 PLL
東京大学 VDEC

名倉 徹

東京大学工学部

都井 敬

概要：プロセス技術の進歩とともに, トランジスタのスイッチング速度が向上するのと同時に電源電圧が低下し, アナログ電圧を電圧で表すのではなく, スイッチング時間, すなわちパルス幅で表すほうが SN 比の観点から合理的になってきた. PLL の発振周波数をパルス幅で制御するパルス幅 PLL は小面積でクロック生成が可能となるが, 発振周波数範囲が狭いというのが難点であった. 本チップでは, PVT 変動による発振周波数変動を検知し, それにあわせてリングオシレータの弾数を自律的に調整する機能を実現し, PVT 変動が起きても決まった周波数を出力可能なパルス幅制御 PLL を実現した. 発振周波数制御の値を中央に固定した状態で入力クロックを決まった数だけカウントし, その間の出力クロック数をカウントし, そのカウント数がある一定範囲の中に入ってくるような段数調整を行う機構を持たせることで, 簡易なロジックでの自立調整機能を実現した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

第
３
章

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角

オンチップ太陽電池と昇圧回路ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

木村 知也

宮川 尚之, 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能する
ため，これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．しかし単一の PN 接合ダイオードに光を照射して得られる電圧は 0.6V 程度である．より高い電圧を得るために，バルク CMOS プロセスの単一チップ内に複数の PN 接合ダイオードを形成して直列接続することは，素子分離の観点から容易ではない．本試作チップは，単一のオンチップ太陽電池セルから得られる
0.6V 程度の電圧を効率よく昇圧するための回路を搭載した TEG である．昇圧回路は，低い入力電圧でも動作するチャージポンプ回路と，電圧変動の影響を受けにくいリングオシ
レータなどからなる．低電圧で動作するリングオシレータはノイズに敏感であると考えられるので，チャージポンプ回路を駆動するバッファとは別の太陽電池を用いて電源供給している．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

宇宙用 CVSL 回路及び性能比較用 CMOS 回路
静岡理工科大学理工学部

山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,
鶴窪 匠, 波多野 裕

概要：スタティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタ
ティック型ＣＶＳＬ ＥＸＯＲ回路, スタティック型ＣＶＳＬ半加算回路,スティック型ＣＶ
ＳＬ全加算回路,クロック型ＣＶＳＬ ＮＡＮＤ回路,クロック型ＣＶＳＬ ＮＯＲ回路, ク
ロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合ゲートＣＭＯＳ半加算
回路, 複合ゲートＣＭＯＳ全加算回路, ＣＭＯＳ比較回路, ＤフリップフロップＣＭＯＳ回
路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を, 2015 年度第 3 回試作では 2 チップに分けて設計した. チップ 1 では, スタティック型ＣＶＳＬ半加算回路, スタティック型Ｃ
ＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合
ゲートＣＭＯＳ半加算回路, 複合ゲートＣＭＯＳ全加算回路を設計した. チップ 2 では, ス
タティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタティック型ＣＶＳＬ ＥＸＯＲ回路, クロック型ＣＶ
ＳＬ ＮＡＮＤ回路, クロック型ＣＶＳＬ ＮＯＲ回路, クロック型ＣＶＳＬ ＥＸＯＲ回路, ＣＭＯＳ比較回路,ＤフリップフロップＣ

3-362

ＭＯＳ回路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を設計した.

参考文献：H.Hatano,"SET immune spaceborne CVSL and C2VSL circuits", Journal of Electronics and Control Engineering, vol.
3, no.5, pp. 43-48, 2013.

第３章

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～

チ
ッ
プ
試
作
報
告

宇宙用 CVSL 回路及び性能比較用 CMOS 回路

1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

静岡理工科大学理工学部

チップ種別：TEG（特性評価回路など）

山中 兼一, 大関 啓太, 松原 孝紘, 冨岡 聖龍, 松下 倭樹,
鶴窪 匠, 波多野 裕

概要：スタティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタ
ティック型ＣＶＳＬ ＥＸＯＲ回路, スタティック型ＣＶＳＬ半加算回路,スティック型ＣＶ
ＳＬ全加算回路,クロック型ＣＶＳＬ ＮＡＮＤ回路,クロック型ＣＶＳＬ ＮＯＲ回路, ク
ロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合ゲートＣＭＯＳ半加算
回路, 複合ゲートＣＭＯＳ全加算回路, ＣＭＯＳ比較回路, ＤフリップフロップＣＭＯＳ回
路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を, 2015 年度第 3 回試作では 2 チップに分けて設計した. チップ 1 では, スタティック型ＣＶＳＬ半加算回路, スタティック型Ｃ
ＶＳＬ全加算回路, クロック型ＣＶＳＬ半加算回路, クロック型ＣＶＳＬ全加算回路, 複合
ゲートＣＭＯＳ半加算回路, 複合ゲートＣＭＯＳ全加算回路を設計した. チップ 2 では, ス
タティック型ＣＶＳＬ ＮＡＮＤ回路, スタティック型ＣＶＳＬ ＮＯＲ回路, スタティック型ＣＶＳＬ ＥＸＯＲ回路, クロック型ＣＶ
ＳＬ ＮＡＮＤ回路, クロック型ＣＶＳＬ ＮＯＲ回路, クロック型ＣＶＳＬ ＥＸＯＲ回路, ＣＭＯＳ比較回路,ＤフリップフロップＣ
ＭＯＳ回路 2 種類, ＪＫフリップフロップＣＭＯＳ回路 2 種類を設計した.

参考文献：H.Hatano,"SET immune spaceborne CVSL and C2VSL circuits", Journal of Electronics and Control Engineering, vol.
3, no.5, pp. 43-48, 2013.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

確率的 ADC を用いたランダムばらつきモニタ回路
東京電機大学工学部第二部
東京電機大学工学部

高谷 翔平

小松 聡

概要：MOS トランジスタの微細化に伴い, 集積回路内の MOS トランジスタのしきい値電圧のばらつきが増大している. MOS トランジスタしきい値電圧のばらつきが増大すると,
例えばコンパレータ回路の参照電圧が変化し正しい動作がしないなどの回路性能の低下に繋がる. したがってトランジスタのしきい値電圧のばらつきを測定し, それを回路設計に生かすことで, 集積回路性能の向上に繋げることが可能である. また, 微細化に伴い集積回路
内部のばらつきの測定が困難になっている為, オンチップでのばらつきの測定が必要不可欠である. 本研究では, 確率的 ADC を用いたオンチップばらつきモニタ回路を設計しトラン
ジスタのしきい値電圧のばらつき特性を測定した. 測定では, ディジタル信号であるクロッ
ク信号とシフトレジスタのセレクト信号は Digilent 社の AnalogDiscovery（FPGA ベースのパターンジェネレータ）を使用し, 入力電圧 Vin としきい値電圧 Vref は直流電源を用いて測定を行った. 測定結果より, 提案回路を用いることで, オンチップでの MOS トランジスタのしきい値電圧のばらつきが可能であることを示した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

単体トランジスタと低電圧 CMOS アナログ回路 TEG
広島工業大学工学部/電子情報工学科

升井 義博

概要：学生実験で評価するための単体トランジスタと低電圧で動作するアナログ回路
TEG を試作した．本学における電子情報工学科のカリキュラムでは 1～2 年生で工学に必要となる数学, 物理, 英語といった基礎科目や電気回路, 電磁気学といった専門基礎科目を学修する．更に 3 年生前期に開講される「固体電子工学Ⅱ」「電子デバイス」「デバイス応用」等で半導体デバイスの構成材料，構造，動作原理等に関して学修する．これらの講義を踏まえ，3 年生後期の「電子情報工学実験Ｄ」では学修した知識をより深めるため，ベア
チップにプロービングしトランジスタの評価を体験する．実際に実験を行った学生からは「実際にベアチップを見たのは初めてだったのでいい経験ができました」，「LSI の評価方
法が良く理解できました．扱い方がとても難しく，繊細な取り扱いが必要であることがわ
かりました．」といった良好な感想が集まっている．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

3-3
63

第
３
章
チ
ッ
プ
試
作
報
告

単体デバイスと論理回路の評価回路
東京大学生産技術研究所

イスラム マーフズル

概要：専用ハードウェアの自動合成を目的に, 論理セルの特性評価ように複数種類の論理セ
ルの評価回路を搭載した. 評価回路としてリング発振回路を搭載し, リングを構成する論理
セルの種類を複数搭載している. 特に, 動作可能な周波数の見積もり, 論理段数と論理セル種類を変えた発振回路を複数搭載している. これらの回路を用いて弱反転領域と強反転領域
における特性評価し, 最適な電源電圧の設定を検討する. また, トランジスタ種類によってリーク電流の変化を測定し, リーク電流と弱反転領域を活かした回路設計と極低消費電力のセンサ回路の検討を行う. その結果, エネルギーハーベスティングで動作する IoT ノードにおいてエネルギーを最小化するディジタル処理とアナログ処理の分担方法を検討し, 最適な処理手法を検討する. また,

設計期間： 0.1 人月以上，0.5 人月未満

設計ツール：Cadence 社 NCVerilog，Sy-

nopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
ランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ト歩留まり率を考慮した細胞体モデルの試作
日本大学理工学部

戸泉 孝太，佐伯 勝敏

概要：生体の情報処理機構をモデル化し工学的に応用することは，生体の優れた能力を実現するだけでなく，生体の情報処理機構を解明することも可能であり，現在まで，生体のダイナミクスに着目した様々な観点からの解析が行われている．生体の機能を有する
ニューラルネットワーク（Neural Network，以下 NN）をハードウェアで再現する場合，生体の細胞体と同様に，低周波数で発振するモデルが必要である．また，生体のように大規模な NN の構築を行う場合は，素子数や回路規模は小さいことが要求される．生体内に存在する細胞体の特徴を有したモデルを構築する上で，Λ 型負性抵抗素子を用いた細胞体
モデルは簡単な回路で構成できる．今回，先に我々が提案した NMOS で構築した負性抵抗回路を用いて設計を行った細胞体モデル（以下，高集積細胞体モデル）の歩留まり率改善を目的として試作を行った．試作には，Λ 型負性抵抗素子の NMOS のアスペクト比を小さくすることで，モンテカルロ解析にて歩留まり率改善を確認した．また，高集積細胞体モデルは従来モデルと同様に外部より出力周波数を調整可能とし，複数のパラメータのパターンを作成し，直接針を当てて測定を行うためのレイアウトパターンの作成を行った．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

アウトフェーズ増幅のための CMOS VCO 及び増幅器
大阪大学大学院基礎工学研究科

塩見 英久, 遠藤 健

概要：非線形増幅器の低歪み化を目指したアウトフェーズ増幅器のための発振回路および増幅器を試作した. アウトフェーズ増幅は, 複数の非線形増幅器を互いに複素共役で動作させることで, 等振幅位相変調波から振幅変調波を得ることができる手法である. 増幅器は等振幅動作をするため, 高い電力付加効率で高い線型性が期待できる. ＭＩＭＯ－ＯＦＤＭなどの高いＰＡＰＲを示す変調波に対して有効であると考えられる. できるだけ高い周波数での動作を考え, 12GHz 帯での動作を目指して設計を行った. しかしながら, 発振器について
は発振動作が確認できず, 増幅器については十分な利得を得ることができなかった. 動作周
波数を下げたうえで, 新しく設計を見直して再度挑戦したい.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

3-3

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

64

第
３
章
チ
ッ
プ
試
作
報
告

画像認識向け畳み込み演算回路
京都大学大学院情報学研究科

大荷 唯明, 廣本 正之, 佐藤 高史

概要：高精度な画像認識手法として畳み込みニューラルネットワーク（CNN）が注目されている. CNN は高い認識性能を発揮する反面, 必要とされる演算量が膨大であるため, ハー
ドウェア実装による高速化が有用である. 本試作では, CNN 向けハードウェアの性能を評価するため, CNN の主要演算である畳み込み演算回路を実装した. 本チップは畳み込み演
算コアを複数搭載しており, 入力された画像に対し, 複数のフィルタによる畳み込み演算を並列実行することができる. 本チップを用いることにより CNN における畳み込み演算の処
理性能や消費電力が評価可能となる. また CNN のアクセラレータとして PC や FPGA と共に用いることで, 各種画像認識アルゴリズムを高速に動作させることが可能となる.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim
トランジスタ数：100,000～1,000,000など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器

指数減衰カオスタブーサーチ用スイッチト・カレントニューロン回路（1 of
3）
東京電機大学

田中秀, 新井正樹, 堀尾喜彦

概要：大規模な二次割当問題を高速に解く指数減衰カオスタブーサーチハードウェアシス
テムに用いるスイッチト・カレントカオスニューロンを 750 ニューロン集積化した.

参考文献：新井正樹, 堀尾喜彦, 「カオスタブーサーチシステムに用いるスイッチト･カレン
トカオスニューロン集積回路の測定」電気学会

電気部門大会

電子・情報・システム部門

大会講演論文集, TC15-4, pp. 543-548, 2016 年 9 月 2 日.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre

トランジスタ数：10,000～100,000

プ

チップ種別：その他（ニューラルネットワーク）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

指数減衰カオスタブーサーチ用スイッチト・カレントニューロン回路（2 of
3）東京電機大学

田中秀, 新井正樹, 堀尾喜彦

概要：大規模な二次割当問題を高速に解く指数減衰カオスタブーサーチハードウェアシス
テムに用いるスイッチト・カレントカオスニューロンを 750 ニューロン集積化した.

参考文献：新井正樹, 堀尾喜彦, 「カオスタブーサーチシステムに用いるスイッチト･カレン
トカオスニューロン集積回路の測定」電気学会

電気部門大会

電子・情報・システム部門

大会講演論文集, TC15-4, pp. 543-548, 2016 年 9 月 2 日.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre

トランジスタ数：10,000～100,000

プ

チップ種別：その他（ニューラルネットワーク）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

3-3
65

第
３
章
指数減衰カオスタブーサーチ用スイッチト・カレントニューロン回路（3 of
3）東京電機大学

田中秀, 新井正樹, 堀尾喜彦

概要：大規模な二次割当問題を高速に解く指数減衰カオスタブーサーチハードウェアシス
テムに用いるスイッチト・カレントカオスニューロンを 750 ニューロン集積化した.

参考文献：新井正樹, 堀尾喜彦, 「カオスタブーサーチシステムに用いるスイッチト･カレン
トカオスニューロン集積回路の測定」電気学会

電気部門大会

電子・情報・システム部門

大会講演論文集, TC15-4, pp. 543-548, 2016 年 9 月 2 日.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他（ニューラルネットワーク）

チ
ッ
プ
試
作
報
告

集積化イメージセンサのノイズ特性評価用 TEG
茨城大学工学部

木村 孝之

概要：CMOS イメージセンサでは標準 CMOS プロセスを使う事により低コスト化が可能である. これまでプロセスの微細化によりイメージセンサの画素サイズは小さくなってきている. 画素サイズが小さくなると画素内のアンプ回路も小さくなる. アンプ回路を構成する
MOSFET が小さくなるとそれに伴い 1/f ノイズの増加など問題が発生する. 本試作では, この様なアンプ回路を構成する MOSFET が微細化した際に, 発生するノイズを測定するために評価用の TEG を試作した. これまでの研究で, n チャネルの MOSFET で構成したソース
フォロアよりもｐチャネルの MOSFET で構成したソースフォロアで発生する 1/f ノイズが支配的であることは判っている. そのため, ｐチャネル MOSFET のゲートサイズを変更することで, どこまで 1/f ノイズを低減できるか調べた. ソースフォロアを構成するｐチャネ
ル MOSFET の大きさは L/W=0.2μm/1.2μm, 0.4μm/2.4μm, 0.6μm/3.6μm, 1.0μm/
6.0μm の 4 種類とした. 出力電圧に含まれる 1/f ノイズの振幅を調べた所, L/W=0.2μm/1.2μm の MOSFET からなるソースフォロアを基準にするとそれぞれ 17%, 10%, 4%となった. これは面積比である 4 倍, 9 倍, 25 倍と比較的良い一致が見られた. これらの結果
から, ソースフォロアを構成するｐチャネル MOSFET の面積に 1/f ノイズの大きさは逆比例することが改めて確かめられた.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
プ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

能動/受動併用ダイナミック共通ソース積分器を用いた ΔΣ 変調器（ 2 ）上智大学理工学部

小原 一馬, 和保 孝夫

概要：逐次近似型等と比較して ΔΣ 型は高分解能 A/D 変換が可能である. しかし, 通常のΔΣ 変調器ではループフィルタにオペアンプが使われており, 低消費電力化が課題であった. 我々は 2015 年度 2 回目の試作で, オペアンプの代わりに能動受動併用ダイナミック共通
ソース（DCS）積分器を用いた ΔΣ 変調器を搭載したチップを設計した. その後, 一部の回路で安定動作が得られない可能性が明らかになったので, その改良版を設計し, 本チップに搭載した. 具体的には, MOSFET のサブスレッシュホールド電流のためにレベルシフト用の容量が必要以上に充電され, 電圧飽和を起こす可能性があった. そのため, 積分動作時に大きな容量を並列接続して, 過充電を避けることができる回路構成に変更した. また, これとは別に, 2 次フィードフォワード（FF）型 ΔΣ 変調器も設計して搭載した. FF 型ではルー

3-3
66

第
３
章
チ
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試
作
報
告

プフィルタに量子化誤差成分のみを流すことができるため, 設計条件が緩和されるが, その反面, コンパレータの前に加算部が必要にで, 消費電力の増加が懸念された. 今回の加算部分には DCS 形式の能動型を用いたものと,容量接続のみで加算を行う受動型を用いた 2 種類を設計した. 詳細性能は現在評価中である.

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

チャージシェア型逐次近似 A/D 変換器
上智大学理工学部

山崎 雄介, 和保 孝夫

概要：容量 DAC とコンパレータ, レジスタからなる逐次近似 A/D 変換器（SAR ADC）は,定常的に電流が流れるオペアンプが不要なため低消費電力動作に適した ADC として知られおり, センサネットや IoT への応用が期待されている. 我々は, チャージシェア型 SAR
ADC を設計し, 本チップに搭載した. チャージシェア型は, サンプリング毎に容量 DAC の全ての容量を 1 回だけ充電し, その後の逐次近似ステップを繰り返す方式であるため, 他方
式の SAR ADC と比較して無駄な容量充放電がなく, 低消費電力動作に適している［ 1 ］.
S/H 回路にはブートストラップ型スイッチを採用し, 1 V 前後の低電圧動作を可能とした.
今回は 6 ビットおよび 8 ビット構成とし, 単位容量は 20 fF とした. また, クロック発生回路
動作を確認する目的で部分回路も搭載した. 容量抽出後のシミュレーションでは, 電源電圧
1.2 V, サンプリング周波数 25 kHz で実効ビット数（ENOB）7.6 ビットが得られた. また,サンプリング周波数 25 kHz で電源電圧を 1.2 V より下げると ENOB が低下したが, サンプリング周波数を 1 kHz まで下げると電源電
圧 0.6 V でも 7.5 ビット分解能で動作する可能性があることが分かった. 現在チップ性能評価を進めている.

参考文献：［ 1 ］ J. Craninckx and G. Van der Plas, “A 65fJ/conversion-step 0-to-50MS/s 0-to-0.7mW 9b charge-sharing SARADC in 90nm digital CMOS,” ISSCC 2007, pp. 246-247.

設計期間： 6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,

粘菌コンピューティングを模したニューラルネットワーク型 A/D 変換器
上智大学理工学部

石田 宇一, 和保 孝夫

概要：粘菌コンピューティングは新しい情報処理技術として注目されている. また, その動作を電子的に模した回路が提案され, 制約充足問題の解法に応用できることが報告されている［ 1 ］. 今回, 我々は, それを A/D 変換器に応用することを試みた. A/D 変換器を構成するに当たり, ホップフィールド型ニューラルネットとの類似性からフィードバック係数を決めた. ニューラルネット特有の局所解による誤動作を避けるため, フィードバック経路は非対称構成とした. また, 今回は初めての試みであることから, 回路簡素化のため分解能は4 ビットとし, 基本動作の確認を目的とした. HSPICE シミュレーションでは, 電源電圧 1.3
V, サンプリング周波数 0.1 MHz で, 有効ビット数（ENOB）3.96 ビットが得られ, 回路構成の妥当性が検証できた. 試作チップを測定したところ, A/D 変換動作が確認でき, 上記の条件で 3.6 ビットの ENOB を得た. シミュレーションでは, 特定のニューロンユニットへの電流集中による発振現象が見られる場合があり, ENOB 劣化の原因になった可能性がある. また, サンプリング周波数が 0.1 MHz 以
上では, ニューロンユニットに用いた容量の充放電が追従せず, 分解能が劣化することも分かった.

参考文献：［ 1 ］

Seiya Kasai

他"Amoeba-inspired computing architecture implemented using charge dynamics in parallel

capacitance network" Applied Physics Letters 103, 163703 （2013）

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

InAs ナノワイヤ/CMOS 異種技術集積化による Lab-on-a-chip
上智大学理工学部

島本 一成, 和保 孝夫

概要：表面積/体積比が大きいナノワイヤを用いた高感度化学センサの実現が期待されている. そのための基礎検討として, 我々は InAs ナノワイヤと CMOS 回路の集積化を検討してきた［ 1 ］. MOVPE 法で GaAs 基板上に成長させた InAs ナノワイヤを基板から剥ぎ取り,
誘電泳動を利用して CMOS 回路基板上の所定の場所に堆積した. CMOS 基板上には ΔΣ 変調器を搭載し, ナノワイヤ両端の電圧値をデジタル信号に変換して外部に取り出すことを可能とした. 電圧測定精度はおよそ 1 mV（1 V フルスケール）である. 化学センサ応用の可能性を検討するため, ナノワイヤを純水, メタノールなどの液体に浸し, 抵抗変化を評価した.
チップのパッド部分を除き, ナノワイヤ堆積領域だけを限定的に液体に浸すため, PDMS
（polydimethylsiloxane）マイクロ流路チップを作製し, プローバステージ上のベアチップに重ねて, 測定を行った. 今回のチップは, ナノワイヤ両端から配線を引き出し, 外部アン
プを経て A/D 変換する一連の測定系をオンチップ化した Lab-on-a-chip の一種である. ナノワイヤに印加したパルス電流に対する

3-3

両端電圧の時間変化を測定したところ, 温度変化に起因すると考えられる抵抗変化が見られ, 変化量が液体の種類に依存することを67見いだした.

参考文献：［ 1 ］ 島本, 和保, "InAs ナノワイヤ/CMOSΔΣ 変調器集積化の基本検討用チップ", 2015 年度 VDEC 年報 52 ページ
設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Synopsys 社
HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

Pipeline unfolded radix-2 CORDIC
電気通信大学情報理工学部
電気通信大学情報理工学研究科

市川 陽平
範 公可, 石橋 孝一郎

概要：今回の試作では，Pipeline unfolded radix-2 CORDIC，Parallel Pipeline CORDIC，All-Digital PLL，LDO，ベースバンドアンプの設計を行った．今回は Pipeline unfolded radix-2 CORDIC について報告する．近年， 無線通信の発展に伴って OFDM は広範に用いられる様になった． OFDM では FFT，IFFT を計算する必要があり，これは複素平面上での座標回転演算を含む．本試作では，この座標回転を高速に行なうことを目指し，
CORDIC の実装を行った．通常の CORDIC では漸化式を逐次計算するが，今回はこれをUnfolding し，ループの各ステージをパイプライン化することにより高速化を図った．本回路では回転対象のベクトルを［1, 0］^T に固定し，回転角 θ を可変にすることで出力として cosθ と sinθ を観測できるように構成している．入出力はそれぞれ 16bit，有効桁は15bit であり，回転されたベクトルのどの成分を出力するかをマルチプレクサで選択できるようになっている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
Synopsys 社 NanoSim
ジ混載

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデ

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作
報
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Differential comparator Stochastic Array and Coarse FlashADC
東京大学 VDEC, D2T

Mai-Khanh Nguyen Ngoc, Rimon Ikeno

概要：The design is to perform a sub-ranging analog to digital converter （ADC） based on an array of
sixty-three stochastic comparators with the target of fine resolution to the considering of process variation.
The chip implemented includes a sample-hold circuit and a coarse-ADC stage circuit for the project of Division of Design to Test. This sample and hold circuit is designed for a wide bandwidth operation for the input analog signals. In addtion, linearity characteristic of the system is another priority for this design.
Therefore, no active buffer amplifier is used for the sample hold circuit to keep the requirement of linearity. The sampel and hold circuit has a simple structure, with an NMOS operating as an on/off switch and acapacitor. Simulation is performed both in schematic and post-layout RC extraction. In addition, a modification on single comparator circuit is applied in this design. The comparator array is proposed with a fully
differential comparator structure and a digital encoder. The encoder is to sum all outputs of the comparator array. The modification on this circuit is withthe connection of the clock to perform less noise for the second stage of the differential comparator. The project is to implement a high resolution and highspeed stochastic ADC system. The system includes 2-stages of the converter, fine, and coase ones. The comparator structure is applised with a differential
analog input signal which is connected to a “coarse” analog to digital converter circuit. A coarse flash ADC is designed with the upgraded comparator. The
stochastic ADC with comparator array employs the same comparator structure but with smaller transistor size. The system includes an input stage of sample-hold circuit, first stage of the converter including flash ADC, and then second convertion stage of stochastic comparator array. Digital debugging signals are included in this sytem for the purpose of tracing each of comparators or internal circuits. For the testing purpose, two testing circuits of single
comparators with difference size are performed on the same chip for the purpose of measuring the process variation. A testing stand-alone circuit of coarse
flash ADC is designed on the same chip for the purpose of measuring its process-variation performance. A differential measurement setup in DC is performed and applied to this chip to measure the variation performance of the whole stochastic comparators and also of each individual comparator. A revised evaluation for this ADC system operation is performed for the target of the low noise low offset fine resolution sub-ranging ADC.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Cadence 社 Encounter RTL
Compiler，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

アナログ回路用ライブラリ及び素子評価
高知工科大学システム工学群
高知工科大学大学院基板工学専攻

橘 昌良, 佐竹 宏太
山田 健太, Wannaboon Chatchai

概要：本チップの目的はアナログ回路用ライブラリの設計である. 試作した回路は ΔΣ 変調

3-3
68

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章
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報
告

回路である. ΔΣ 変調器は 1 次と 2 次の回路を試作した. 1 次の ΔΣ 変調器には電圧電流変換
回路（OTA）を用いた. 用いた OTA は Nauta OTA と呼ばれ, 6 つのインバータで構成される回路である. 2 次の ΔΣ 変調器には入力電圧範囲が広く, 利得の大きいフォールデッドカ
スコードオペアンプを用いた. 試作した 1 次と 2 次の ΔΣ 変調器の回路構成は抵抗・キャパシタを用いた積分器, 1bit のダイナミック型コンパレータ, 1bit の電流出力 D/A 変換回路である. 信号帯域は 22kHz, オーバーサンプリング比は 256 として設計し, S/N 比を評価した.
ΔΣ 変調器の故障検出回路では BIST を設計し評価した．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

アナログ回路用ライブラリ及び素子評価
高知工科大学システム工学群
高知工科大学大学院基板工学専攻

橘 昌良, 佐竹 宏太
山田 健太, Wannaboon Chatchai

概要：本チップはアナログ回路用ライブラリの設計である. 試作した回路は, 5 種類のバンド
ギャップリファレンス（BGR）回路と 2 次 ΔΣ 変調回路およびその故障検出回路（ＢＩＳＴ）
である. BGR は温度特性のピークを調整するためにバイポーラトランジスタ（BJT）の個数を 1～15 個まで調節できるもの, ダイオードの代わりに弱反転領域で動作する MOSFET を用いたものを 3 種類, 弱反転領域で動作する MOSFET を用いた BGR 回路とダイオードをコモンセント
ロイド配置にした BGR 回路を組み合わせたものを試作し, 評価を行った. BGR 回路を構成する
オペアンプは 2 段構成で出力電圧からバイアス電圧を生成する自己バイアス型のものを用いた.
ΔΣ 変調器の故障検出回路ではカオス発振器を用いた BIST を設計し評価を行った.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

耐ソフトエラー性を有するラッチ回路
千葉大学工学部

上野 弘貴, 羽田 伶

千葉大学融合科学研究科

難波 一輝

概要：本試作は, 放射線由来のエラーに対する耐性を持つラッチ回路を対象とした，中性子線の照射実験のためのチップである．チップ上には通常のラッチ回路を含めた 8 つの回路が試作されている. 近年，VLSI（Very Large Scale IC） 高集積化による，臨界電荷量の低下が発生しており，回路が α 線や中性子線といった外部からの高エネルギー粒子の衝突の影響を受けやすくなっている．それにより，ソフトエラーの発生率が増加している．この問題を解決するため，ラッチ自身でソフトエラーを修正する耐ソフトエラーラッチの設計が必要である．従来の研究によってフィードバックループや，DICE（Dual Interlocked
storage Cell）構造を利用した手法が提案されており，それらの従来手法はシミュレーショ
ンにおいて耐ソフトエラー性を有していることが証明されている．我々は，従来手法が実際の中性子線の照射環境下においても期待した動作を行うのか，シミュレーション結果の実証を行うために設計を行った．

参考文献：坂田 雅俊，難波 一輝，伊藤 秀男，"ソフトエラー対策ラッチの調査と分類，" 信学技報 FIIS, 2008 年.
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

各種要素回路の設計
明治大学理工学部
明治大学理工学研究科

和田 和千, 山下 良満, 鈴木 博俊
今井 博之, 江川 和穂, 木谷 嘉孝, 大門 佑

概要：学生 6 名が各々の研究においてで必要な回路の試作を行った．①面積の小さいダイ
レクトサンプリングミキサを実装した. ダミースイッチを用いて設計し，チャージインジェ
クションの影響が抑えられ良好に動作することを，測定により確認した．②論理回路を2 値動作させながら，受動素子を加えることでアナログ信号処理を可能とした差動増幅回路を試作し，提案回路の実装上の課題を認識した．③無線電力伝送の受電側回路で振幅0.5V，周波数 100kHz の交流を整流するフルブリッジ型同期整流回路を試作し，設計値より 16％低い 350mV の直流を確認した．その他に，④遮断周波数が 0Hz と 200kHz であるロ
グドメイン構成の複素フィルタ，⑤入力電圧 1.0V に対する出力電圧が 1.7V の 8 段 Dickson チャージポンプ回路，⑥素子バラツキによる出力誤差を抑圧するレイアウトをした RC
ポリフェーズフィルタ，を試作したが，原因不明の短絡等により正しく評価が出来なかった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～100
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

法政大学理工学研究科

安田 彰
嘉藤 貴博, 西勝 聡, 渡邉 裕紀

概要：クロックジッタの影響を大幅に低減したジッターシェーパーを用いた高精度 S/H お
よぼ DAC を試作した．通常 S/H を駆動するクロックにジッタがあった場合，これによりノ
イズフロアが上昇する．このノイズに対してノイズシェーピングをかけることにより，ク
ロックジッタの影響を低減できる DAC を構成した．本試作では，無歪み構成とすることで，OPAMP における信号振幅を低減し，歪み特性の改善を図った．また，ΔΣ 型位相比較器では，内部 DAC を単純な電流源で構成することにより高速動作を可能としている．これにより，ΔΣ のクロック周波数を数 100MHz 程度まで上げ，オーバーサンプリング比を稼ぐことで SNR の改善を図っている

参考文献：嘉藤貴博，安田彰，吉野理貴，ΔΣTDC（ΔΣ-Time to Digital Converter）の検討および設計，電子情報通信学会

全国大会, C-12-72, Mar., 2013.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

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章

ジッターシェーパー型 DAC と ΔΣ 型位相比較器
法政大学理工学部

3-3

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

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CMOS LSI チップ内の温度分布の解析
富山県立大学工学部

松田 敏弘, 出町 治香

概要：MOSFET の微細化による VLSI の高集積化が進んでおり, 消費電力の増大が深刻化してきている. その結果, VLSI 内に局所的な高温箇所が発生し, 回路の特性や信頼性などに影響するチップ内温度分布の不均一性が問題となっている. したがって, LSI に内蔵可能な,
小型で高精度な温度センサが求められて いる. また, 現在提供されている熱伝導シミュレー
タは LSI の設計に非常に有用であるが, シミュレーションの精度をさらに高めるためにも,実験による実測 値とシミュレーション結果の検証は必要不可欠である. 本研究では, 熱源となる抵抗とそのまわりに配置されたダイオードまたは MOSFET アレイからなるテ スト回路
を LSI として設計・試作し, 実測とシミュレーションを用いて LSI 内の温度分布を解析することを目的としている. 本テストチップ中の 1 ブロック には, 熱源となる抵抗 1 個と, 温度センサとなるダイオードまたは MOSFET が 32 個で構成されている. テストチップ内には,温度センサブロックを 24 個 配置し, 熱源や配線パターン等による温度分布の変化を解析できるようにした.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF）

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

多チャンネル皮質脳波信号計測チップ
大阪大学大学院生命機能研究科

鈴木 隆文, 安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

概要：脊髄損傷などにより運動機能を失った人の生活の質を向上させるため, 考えるだけで義肢などを操作できるブレインーマシン・インタフェース（BMI）の実現が期待され, その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号（ECoG）が注目されている. 本研究では, 更に小型な埋込み型 BMI システムを実現するために, ピン配置の最適化を行った多チャンネル皮質脳波安定計測チップの改良試作を行った. 搭載回路は, 64 チャネルの低雑音増幅回路, 12bitAD 変換器, システム制御回路である. 設計した低雑音増幅回路は,振幅が数 μV～1mV 程度で, 信号帯域が 0.1～100Hz 程度である ECoG を検出するために,
弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した. また 12bitAD 変

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70

換器は 32kSps で動作した.

参考文献：吉田, 他, "ブレイン・マシン・インタフェース 64ch ニューラルレコーディングチップ", 信学技報 ICD2011-23, pp.25-30,
2011

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Sy-

第３章

nopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim

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人物検知用赤外線アレイセンサ対応二重積分型アナログ／デジタル変換回路

1,000～10,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

立命館大学理工学研究科
大阪産業大学工学部

上口 翔大
熊本 敏夫

立命館大学総合科学技術研究機構
立命館大学理工学部

トランジスタ数：

チップ種別：アナデジ混載

白畑 正芳, 汐崎 充

藤野 毅

概要：小型電池で年間駆動する人物監視カメラの技術開発を行って いる．想定システム
は，所定の時間ごとに得た赤外線アレイ センサ像を用いて人物検知し，撮影が必要な場合のみイメージセンサを起動することでシステム全体の低消費電力化を図るものである．このシステム実現のため, 定期的にイベント検知する赤外線アレイセンサ読み出し回路の低消費電力化が必要になる．そこで, 赤外線センサとしてサーモパイルセンサを想定し, この微
小な出力（1mV 級）を増幅しデジタル値に変換するためのアナログ／デジタル変換（A/D 変換）回路を設計した．低消費電力化のため回路規模が小さく簡単な構成の二重積分型の構成を選択した．センサの微小電圧出 力を電流に変換し，所定の時間，容量素子に充電することでセンサ出力に対応する 電圧を生成, これを起点に一定電流で放電し放電完了までの時間を計測しデジタル値に変換する．内部回路のオフセット電圧はキャンセルできるようオートゼロ技術を導入した．ここでは先行して設計したアナログ回路部分（AFE）に，A/D 変換まで行うようカ ウン
タ，クロックドライバ等のデジタル部も設計して接続し，A/D 変換回路として仕上げた．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

0.18μmCMOS プロセスを用いた生体信号用低雑音増幅器の改良
慶應義塾大学理工学部

中野 誠彦, 伊藤 孝太

慶應義塾大学理工学研究科

四ツ田 大樹, 久保 勝弘, 高坂 太郎, 宮脇 貴統

概要：現在, 電気生理学の分野で脳波や筋電といった生体電位信号をとらえる測定が盛んに行われている. この生体電位信号を測定することができるメリットのとして, ブレインマシ
ンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用がある. 我々はこの生体電位信号を測定するための LSI システムの設計を行っている. 今回の試作では, 生体電
位信号用低雑音増幅器を再設計し, システムの帯域を可変にできる多チャネルシステムの構築を行った. しかし, 容量の専有面積が大きく, density rule により設計通りの容量値でチップ試作を行うことができなかった.

設計期間： 5 人月以上，6 人月未満
QRC，Cadence 社 Spectre
0.18μm 2.5mm 角チップ

設計ツール：Cadence 社 Virtuoso，Cadence 社

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

自律動作可能 LSI チップの動作範囲拡大に向けた検討
慶應義塾大学理工学部

中野 誠彦, 五十嵐 一真, 杉浦 隆弥

慶應義塾大学理工学研究科

渡邊 淳史, 折原 大地, 南 快優

概要： 現在, 自立動作可能な LSI チップのための, 電源回路とアプリケーション回路の研究を行っている. 電源回路は太陽電池, クロック生成器, DC-DC コン バータから成り, 太陽
電池の出力を 1V 以上に昇圧することで様々なアプリケーション回路の動作を目指す. 現在
アプリケーションとしては無線通信を想定して おり, 光を当てることで無線通信を行うマ
イクロシステム送信器の実現を目指している. 本試作では過去に試作したブートストラッ
プ式チャージポンプ回路に対し, 低電圧での動作が見込まれるダブラー型とトリプラー型を試作した. 過去に試作した電源システムではクロック周波数が高すぎるという問題があったため, 抵抗によって周波数を調整したリングオシレータを用いて, 太陽電池, リ ングオシ
レータ, DC-DC コンバータを繋ぎこんだ電源システムを試作した. また, 更なるクロック
周波数の安定化を目指し, バリキャップを用いたリングオ シレータを試作した. アプリケーションの無線通信を実現するために,
2.4GHz を出力する LC 発振器とパワーアンプを試作した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

林等

概要：立ち上がり間隔が一定周期になるように波形を割り当てた符号化方式に対応した復号回路. ○特徴 マンチェスタ符号：信号の DC オフセットが発生しないため, クロック再生が容易. ただし, クロック再生回路が必要. 起動に時間がかかる. ⇒立ち上がり間隔が一定周期になるように波形を割り当て. ⇒クロック再生回路を使用せずに高速起動が可能・低消費電力化. ⇒クロック同期に時間がかかる位相同期ループを使用せずに, データと同期したクロックを高速に得ることができる. ○想定される用途 ①センサ NW 分野における「キーデバイス」としての活用⇒センサ間通信 ②災害対策等に導入が望まれる RFID シス
テム⇒デュアルタイプ RF タグへの展開 ③「次世代」マイナンバーカード⇒「交通系」非接触 IC カードへの展開

参考文献：林, "新しい高速起動・低消費電力符号化方式の提案", JST 分野別
タ

ビッグデー

新技術説明会, 2014 年 2 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Keysight 社 ADS
ATM など）トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

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復号回路
上智大学理工学部

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チップ種別：通信（RF 回路，

生体情報処理用 CPU 及び周辺 ASIC の試作
兵庫県立大学工学研究科
兵庫県立大学工学部

藤原 潤, 神田 健介, 藤田 孝之, 前中 一介
服部 喜優

概要：本チップでは, VHDL を用いて 8051 互換の CPU を試作した. このチップは, ウェア
ラブルセンサに搭載する ASIC の CPU として試作したものである. プログラムメモリ用のSRAM も同時に配置することにより外部からの自由なプログラミングが可能である. また
生体処理用に専用設計した歩数計測用 ASIC, 心拍数取得 ASIC も同時搭載している. 外部接続の加速度センサから歩数のカウントが可能である. また専用設計した ECG アンプ, A/
D 変換器により胸部に外部からの電極を取り付けることで心拍のカウントも可能になる. 歩
数 ASIC に関しては歩く際の加速度の変化を読み取ることにより, 歩数をカウントすることができる. またサンプリングレートの調節により歩行スピードに関わらず算出することが可能である. 心拍抽出 ASIC は心拍取得に必要なしきい値を自動算出することにより各パラメータを設定する必要がなく, 計測が可能である. また, 評価の際はひとつのシステムとしてだけではなく, 各回路単体の評価も可能な配線設計にしてある. 設計には, 京都大学提供のスタンダードライブラリを利用した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Cadence 社 SoC
Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 NanoSim
1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：マイクロプロセッサ

オフチップ共振回路を用いた断熱的論理用低消費電力電源回路
岐阜大学工学部

高橋 康宏

概要：設計者は，断熱的論理回路を駆動するための周期波電源を参考文献にて提案している．提案回路は，LC 共振回路，バイアス生成回路，電流制御回路，および，共振ピーク制
御回路で構成される．本プロセスを用いて SPICE シミュレーションを行ったところ，100nA 負荷時の消費電力は 10.8 uW と低消費電力特性を示した．その後，LC 共振回路に各提案回路を接続し，周期波電源システムとしての動作確認を行ったところ，システムは 100
kHz の正弦波を安定的に出力し，そのときの消費電力は 35.5 mW であった．本チップは，電源回路の他に，断熱的論理回路 2PC2AL を用いた疑似ランダムパルス発生器を搭載している．電源回路とパルス発生器を接続したところ，回路は正常動作していることを確認した．

参考文献：高橋, 佐藤, "オフチップ共振回路を用いた断熱的論理用低消費電力電源回路," 電気学会論文誌 C, vol. 133, no. 2, pp. 250-255, Feb. 2013.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラン：ローム

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CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

Fabrication of CPW structures with various dimensions andde-embedding structures
東北大学工学研究科

Sai Ranajit

概要：High frequency characterization of magnetic materials is indispensable for theproper uses of the same. The interaction of magnetic fields to the nearby magnetic material can be sensed efficiently by coplanar wave guide （CPW） structure even at a frequency as high as several tens of GHz. However, the amount of current that flows
through the CPW lines are usually very low and can produce a magnetic field of just a few
Oe at most. Therefore, it is extremely difficult to determine the influence of such a tinymagnetic field to the high frequency characteristics of the test magnetic samples. Meanwhile, the strength of magnetic field obtained from CPW at GHz frequency depends on
the width of the central metal line of the CPW, and by reducing the width a large current
density can be obtained, which in turn can augment the strength of the magnetic field. In this run of fabrication we designed CPW
structures with various lengths such as 100, 200, and 400 microns, and with various widths of central signal line ranging from 0.6
to 4 microns. The purpose of this fabrication is to observe the difference in sensitivities of various CPW lines. Furthermore, several
de-embedding structures as well as various calibration structures, such as short, open, through were also designed for fabrication. GHz の周波数における CPW から得られた磁場の強度は CPW の中心金属線の幅に依存し, 幅を小さくすることにより大電流密度を得ることができ, それによって磁界の強さを補強できます. 作製のこの実行では, 100, 200, および 400 ミクロンなどのさまざまな長さで, 0.6～4 ミクロンの範囲の中心の信号線の様々な幅の CPW 構造を設計した. この製作の目的は各種の CPW 線の感度の違いを観察することですさらに, いくつかのディエンベディング構造ならびに種々のキャリブレーション構造, ショート, オープン, 等, また製造のために設計されました.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

耐ハードウェアトロイ回路
早稲田大学基幹理工学研究科

大屋 優, 戸川 望

概要：チップの設計・製造コストの削減のため, 一部の工程を外部に委託することで, ハードウェアトロイと呼ばれる, 第三者が挿入した悪意のある回路が問題になっている. 今回試作したチップは, 耐ハードウェアトロイ研究用途として試作した. 今回想定した状況は, 悪意のある第三者が AES 暗号回路にハードウェアトロイを挿入した設計ファイルが存在し,その設計ファイルに対して耐ハードウェアトロイ回路を挿入して, ハードウェアトロイの動作を防ぐことである. 既にシミュレーション上では耐ハードウェアトロイ回路が適切に動作して, ハードウェアトロイの動作を防ぐことを確認している. そのため今回はハードウェア
トロイを挿入した AES に対して, 耐ハードウェアトロイ回路を挿入したチップを実際に作成して評価を行うことで, 耐ハードウェアトロイ回路の実用性を確認した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Synopsys 社 Cosmos，Synopsys 社 Formality
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム

チップ種別：マイクロプロセッサ

包絡線パルス幅変調方式送信機に用いる D 級増幅器のバンドパスフィルタ狭帯域化検討用回路
東京理科大学理工学部

渡邊 邦彦, 楳田 洋太郎, 小澤 佑介

概要：EPWM 送信機で発生する量子化雑音をスイッチング動作電力増幅器で増幅すると無駄な電力消費が発生し，信号に対する実効的な効率が低下する．しかし，オンチップイン
ダクタは寄生抵抗および基板間容量が大きいため，EPWM 送信機で使用するスイッチング
動作電力増幅器の内蔵するバンドパスフィルタの帯域を狭くすることができず，量子化雑音の増幅により信号に対する電力効率が低下する問題があった．このため，本研究では，オンチップインダクタの基板間容量に並列にインダクタを付加することにより並・直列共振器を構成しバンドパスフィルタの狭帯域化を図る構成を提案し，その効果を回路シミュ
レーションと試作の対比により定量的に評価した．

参考文献：渡邊，楳田，小澤，”オンチップインダクタの対基板容量キャンセリングによる
EPWM 送信機用 D 級増幅器内蔵バンドパスフィルタの狭帯域化”，信学技報， vol. 115, no. 477, pp. 189-193, 2016 年 3 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

包絡線パルス幅変調（EPWM: Envelope Pulse-Width Modulation）
方式送信機に用いる D 級増幅器のバンドパスフィルタ狭帯域化検討用 TEG
東京理科大学理工学部

渡邊 邦彦, 楳田 洋太郎, 小澤 佑介

概要：EPWM 送信機で発生する量子化雑音をスイッチング動作電力増幅器で増幅すると無駄な電力消費が発生し，信号に対する実効的な効率が低下する．しかし，オンチップイン
ダクタは寄生抵抗および基板間容量が大きいため，EPWM 送信機で使用するスイッチング
動作電力増幅器の内蔵するバンドパスフィルタの帯域を狭くすることができず，量子化雑音の増幅により信号に対する電力効率が低下する問題があった．このため，本研究では，オンチップインダクタの基板間容量に並列にインダクタを付加することにより並・直列共振器を構成しバンドパスフィルタの狭帯域化を図る構成を提案し，その効果を回路シミュ
レーションと試作の対比により定量的に評価した．

参考文献：［ 1 ］ 渡邊，楳田,小澤, “オンチップインダクタの対基板容量キャンセリングによる EPWM 送信機用 D 級増幅器内蔵バンドパスフィルタの狭帯域化”, vol. 115, no. 477, pp. 189-193, 2016 年 3 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

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包絡線パルス幅変調（EPWM: Envelope Pulse-Width Modulation）
方式送信機に用いる D 級増幅器のバンドパスフィルタ狭帯域化検討用 TEG
東京理科大学理工学部

渡邊 邦彦, 楳田 洋太郎, 小澤 佑介

概要：EPWM 送信機で発生する量子化雑音をスイッチング動作電力増幅器で増幅すると無駄な電力消費が発生し，信号に対する実効的な効率が低下する．しかし，オンチップイン
ダクタは寄生抵抗および基板間容量が大きいため，EPWM 送信機で使用するスイッチング
動作電力増幅器の内蔵するバンドパスフィルタの帯域を狭くすることができず，量子化雑音の増幅により信号に対する電力効率が低下する問題があった．このため，本研究では，オンチップインダクタの基板間容量に並列にインダクタを付加することにより並・直列共振器を構成しバンドパスフィルタの狭帯域化を図る構成を提案し，その効果を回路シミュ
レーションと試作の対比により定量的に評価した．

参考文献：［ 1 ］ 渡邊，楳田,小澤, “オンチップインダクタの対基板容量キャンセリングによる EPWM 送信機用 D 級増幅器内蔵バンドパスフィルタの狭帯域化”, vol. 115, no. 477, pp. 189-193, 2016 年 3 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10～100 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

Hadamard ゲートおよび制御 R_k ゲートのエミュレータ実現
琉球大学大学院理工学研究科電気電子工学専攻
琉球大学工学部

比嘉 識人

金城 光永, 島袋 勝彦

概要：大規模量子コンピュータのハードウェア実現例報告が増えてきた中，ソフトウェア
開発・検証のためのエミュレータ開発が必要である．そこで，これまで行ってきたエミュ
レータ開発の中から，万能量子論理ゲートである CCN ゲートおよび F ゲートを対象とした
エミュレータ設計をベースに，Hadamard ゲートおよび制御 R_k ゲートも実行できるよう機能拡張した新たなエミュレータの設計・検証を行った．その結果チップの正常動作を確認した．今後は，今回設計したエミュレータをさらに機能拡張し，高機能大規模量子ゲー
トエミュレータ実現を目指す．

参考文献： 比嘉，金城，島袋，"Hadamard ゲートのエミュレータ設計に関する考察"，

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2015 年電気学会九州支部沖縄支所講演論文集，OKI-2015-14，2015 年 12 月

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Astro，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE（RF）
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試

チップ種別：TEG（特性評価回路など）

耐放射線・光再構成型ゲートアレイ
静岡大学創造科学技術大学院
概要：

藤森 卓巳, 渡邊 実

耐放射線性能に指向した光再構成型ゲートアレイ VLSI を試作した. 光再構成型

ゲートアレイはホログラムメモリと共に用いられ, コンテキストはホログラムメモリ内に蓄えられる. それらは共に実装されるレーザアレイにより選択的に読み出され, ゲートアレイ
VLSI にフォトダイオードを介して書き込まれる. このフォトダイオードの接合部のサイズ
は 4.40μm×4.45μm であり, このチップには 17,664 個のフォトダイオードが実装されている. 本チップに実装された論理ブロック, スイッチングマトリックスの数はそれぞれ128 個, 144 個である. 論理ブロックには 4 入力の Look-Up Table が 2 個実装されている.
基本的なゲートアレイとしての機能は FPGA と同じであるが, 構成・再構成はナノ秒台で実行できる. この結果, 高速なスクラビングが可能になり, ソフトエラー耐性で既存のFPGA よりも優れる. 本チップのゲート規模は 8,704 ゲートである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Synopsys 社 ICCompiler，Cadence 社
Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF）
ン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

トランジスタ数：100,000～1,000,000

試作ラIoT に向けた NAND 型フラッシュメモリ書き込み電圧生成回路
中央大学理工学部

石井 智也, 田中 誠大, 鶴見 洸太, 竹内 健

概要：近年，クラウド，ビッグデータに続く重要なトレンドとして Internet of Things（IoT）が注目を集めている．IoT ローカルデバイスは低電力化，小型化のため，センサやNAND 型フラッシュメモリ，周辺回路を 1 パッケージ化することが必要とされている．そのため，NAND 型フラッシュメモリの書き込み電圧生成回路の入力電圧を低電圧化することが求められている．NAND 型フラッシュメモリの書き込みには高い電圧が必要であり，入力電圧を昇圧する書き込み電圧生成回路が必要である．本試作では，IoT ローカルデバイ
スに搭載することを想定し低電圧で動作可能な NAND 型フラッシュメモリ書き込み電圧生成回路を作成した．今後は試作チップの動作確認を行い，より詳細な変換効率のベンチ
マークを取る予定である．

参考文献：検討中
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

光受信用アナログフロントエンド回路 TEG
岐阜大学大学院工学研究科

滝 孝介, 内藤 文哉, 久米 沢弥, 久保 尚也, 中村 誠

概要：我々の研究グループでは，光パケット伝送用アナログフロントエンド回路の設計を行っている．光アクセス（FTTH）や光パケットルータでは，信号強度の異なるパケット
データの送受信を行うため，受信したパケットデータに高速応答可能なアナログフロント
エンド回路が求められている．さらに，低電圧，低消費電力化も求められており，高速応
答，入力ダイナミックレンジを確保しつつ低電圧動作を実現する必要がある．これらの課題に対して，低電圧時でも波形歪みが生じないように増幅回路の線形動作領域の範囲内で信号を受信できるように利得を切り替える高速多段利得切替による低電圧化を提案している．今回，多段利得切替機構を備えた光電流を電圧に変換するインピーダンス変換増幅回路と，その後段にてクロック信号生成に用いられる電圧制御発振器について試作を行った．IC 評価により TEG 回路の 1.8V での基本動作を確認することができた．今後は，測定結果の詳細な検証とそれをもとに回路の改良を行っていく予定である．

参考文献：［ 1 ］ 滝孝介, 内藤文哉, 中村誠, ”バースト対応 TIA の低電圧化に関する基本検討”, 電子情報通信学会総合大会, A-1-30,
2015 年 3 月．

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

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平成27年度第4回ローム CMOS 0.18um 試作（ RO18154 ）A CMOS-MEMS hybrid design for microwave pulse generator
circuit東京大学 VDEC

Mai-Khanh Nguyen Ngoc

概要：Our proposal is for the target of an implementation of an on-chip low power low cost pulse generator for the application of low power wireless sensor network. In a low power wireless sensor network, Pulse
generator is a key circuit component for mm-wave pulse transmitters. Therefore, the power consumptionof transmitters is of significant interest for both their active time and idle periods. As a result, they suffer
several inefficiencies that lead to high power consumption and limited operational lifetimes. Previous microwave pulse generation circuits generated pulses by employing inverter chains or sharping edge schemes
which required a large amount of power and die areas. To generate a microwave dampling pulse, a notch
filter transient response is employed in but the pulse output is not so symmetric. In this design, we present
a new pulse generator employing a regenerated trigger switch. In this proposed architecture, neither edgesharpener circuit nor unbalanced inverter chain is required. A regenerated trigger switch is used to form a fast on off switch to generate output pulses. Following the previous tape-out chip, we propose a hybrid CMOS and MEMS circuit for this pulse generator. However, there are some modifications on our
on-chip pulse generator but still keep the positive feedback current-mirror scheme. The positive feed back scheme is applied to aim for a short wake-up
trigger switch operation to generate microwave shock-wave pulses. A prototype has been integrated on a standard 0.18 μm CMOS technology process tocharacterize the operation of the pulse generator. While the pulse generator circuit is implemented by a CMOS process radiation elements connecting to the
output of the pulse generator such as transformer and antenna are fabricated based on a two metal on-glass MEMS process. The on-glass transformer canbe implemented with more turns and structures to achieve higher pulse generation frequency than the previous on-chip transformer one. In addition, theradiation, antenna, can be implemented more flexible by using the 2 metal on-glass process. The on-glass process will be implemented by using VDEC
clean-room facilities. By applying this idea of such combination, our pulse generator consumes lower stand-by power and smallest chip area than the conventional ones while it can produce high frequency and high amplitude pulses for a variety of applications such as active mm-wave imaging, communication, or medical diagnosis imaging supports. The circuit produces a short wake up time and a very small die area and hence is suitable for low cost low
power wideband sensor network applications.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 ASSURA，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：通信（RF 回路，ATM など）

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サンプルホールド回路の非線形歪み測定用回路

第３章

東京大学 VDEC

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ン抵抗, チャネルからの電荷注入, ターンオフタイミングのずれ等の原因によって出力信号

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

伊藤 貴亮

概要：アナログ-デジタル変換回路で用いられるサンプルホールド回路はトランジスタのオに非線形な歪みが発生する. この歪みの大きさはスイッチに用いるトランジスタのサイズや電圧保持用のキャパシタのキャパシタンスの大きさ, 入力する信号の振幅や周波数によって変化するとされている. この発生する歪みと各種パラメータの間の関係を明らかにし, 実際に測定することはサンプルホールド回路の設計を最適化する際に有用であるとされている.
本試作では測定対象となるサンプルホールド回路及びサンプルホールド回路の出力を測定するためのバッファとなるユニティゲインアンプを作成した. サンプルホールド回路のパラメータによって歪みの大きさが変化することを確認するために, 複数のサイズのサンプル
ホールド回路を設計して比較が行えるようにしてある. 測定の結果, 事前のシミュレーションで確認したような歪みが発生していることを確認することができた.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT）

トランジスタ数：100～1,000

D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-

三角波状アクティブ電荷注入による電源共振ノイズ低減回路
東京大学工学系研究科
東京大学 VDEC

鹿野 真弘

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とする. よってこの面積コストを低減するために, これら電源ノイズをオンチップで検知し動的に電荷を注入する回路を設計した. 動的に電荷を注入する際必ず遅延が発生してしまうため, 単純な比例制御では予期せぬ発振や期待される効果を得られない可能性がある. そこでノイズの大きさを決定するパラメータのほとんどが設計及びシミュレーション段階で決まることを利用し, 事前に注入電荷量を決めておき, ノイズを検出した段階で注入を始める, という回路を設計した. 具体的には, 電圧
ドロップ検出回路, 注入電荷量を制御する注入コントローラ, 実際に電荷を注入するキャパシタ回路を実装した. 注入コントローラには事前に決めた三角波状の電荷注入を電圧ドロップ検出回路の結果に応じて適応させる機能を持たせた. 約 30%のノイズ低減効果を示したシミュレーション結果を実証するためのテストチップである.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

A CMOS-MEMS hybrid microwave pulse transmitter
東京大学 VDEC

Mai-Khanh Nguyen Ngoc

概要：For the target of an implementation of a wide band transceiver on-chip low
power low cost pulse generator for the application of low power wireless sensor network, we proposed an on-chip wide band receiver for low power wireless sensor network applications. Following by the previous design on a pulse generator, we
implement a passive receiver to detect the generating pulse. In this chip, a transceiveris added on the same chip with both pulse transmitter and the synchronous pulse receiver. The power consumption of transceiver is also carefully considered for the significant interest for both their active time and idle periods. In other works, microwave
pulse generation circuits generated pulses by employing inverter chains or sharpingedge schemes which required a large amount of power and die areas or a notch filtertransient response is employed in but the pulse output is not so symmetric. As the sucessul measurement of our previous proposal pulse generator in which a new pulse generator is with lower stand-by power and smallest chip area than the conventional
ones and can produce high frequency and high amplitude output pulses, an integrated transmitter with on-chip simple receiveris implemented. The receiver is with passive types and then followed by an on-chip LC filter and an on-chip amplifier. The LC
filter includes an on-chip inductor and capacitor. Then, an amplifier which has three stages is connected to amplify the low
frequency signal output from the LC filter. In addition, the amplifier has an ability of adjusting its gain by using a DC bias supplied from external equipment. There are several testing circuit patterns implemented in this chip tape-out. A stand-alone amplifer with on-chip pads is for the purpose of measuring using the probe station to achieve its parameters. Also, a stand-alone
filter and on-probing purpose inductor are placed on the same chip with their de-embedded patterns too. In addition, a version of flipping chip is performed to implement a hybrid combination between CMOS and MEMS in which both radiation elements and passive ones such as transfomers or capacitors of the proposed transceiver will be fabricated. The MEM fabrication
will be made based on VDEC clean-room facilities. By applying this idea, our pulse transmitter can achived and consume alow stand-by power and can produce high frequency and high amplitude pulses for a variety of applications such as active
mm-wave imaging, sensing, communication, or medical diagnosis imaging supports.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 ASSURA，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF），Keysight 社 ADS
2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm

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3 値 CAM 及びハミング距離検索機能付き CAM
東海大学大学院情報通信学研究科
東海大学情報通信学部
概要：

情報通信学専攻

組込みソフトウェア工学科

早川 翔
福原 雅朗

従来の SRAM セルを用いた 3 値 CAM（Content Addressable Memory）は 1 つのセルを構成するのに SRAM セルを 2 つ必要としていた．そこで我々は 1 つの SRAM セルを用いて 3 値 CAM を作れないかと考えた．従来 3 値 CAM の”Don’t Care”と同じ働きをシミュ
レーション上で確認できたため，実際にチップ試作を行った．必要とするセルが減ったことで 1 セルあたりの面積を 30％程減らすことができた．また，本チップには，本研究室で新たに提案するハミング距離検索機能付き CAM も搭載した．提案 CAM は検索データに対して完全一致（ハミング距離 0）のデータだけでなく 1bit 不一致（ハミング距離 1）や2bit 不一致（ハミング距離 2）という類似データをも高速に判別する機能を有している．提案 CAM は，検索データと記憶データのハミング距離に応じたアナログ電圧を生成し，A/
D 変換回路によりそのハミング距離を判別する．このアナログ電圧は非線形な特性を持つため通常の A/D 変換回路では設計が困難であったが，ニューロン MOS インバータによる A/D 変換回路を適用することでその問題を解決している．

参考文献：Fukuhara, Urakami, Hayakawa, Ueda, Harada, Fujimoto and Yoshida, "Proposal of a Hamming distance search
CAM with neuron CMOS A/D converters," Proceedings of ICEIT2016, pp.80-88, January 2016.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

IoT ノード端子の微小容量変化の検出回路
東京大学生産技術研究所

朴 志焄, 染谷 晃基, 高宮 真, 桜井 貴康

概要：IoT ノード端子に対する物理的な盗聴への対策として, それを検出するための回路の開発を行っている. 測定器のプローブを IoT ノードの端子に接触させた際に, 端子の容量がわずかに増加することを低消費電力で検出するためにスイッチトキャパシタ回路の TEG を試作した. 従来の RC 時定数を用いて容量を検出する方式は正確なクロックが必要な上, 温度バラツキに対する耐性が低いという問題があるため, 比較的に温度特性に優れたキャパシ
タを用いることによる温度特性の改善を検討している. 本試作では容量のわずかな変化検出の PVT バラツキ耐性を評価する. また, 本試作では 100μA 級の軽負荷に向けた LDO を設計した. 増幅器を 1μA で動作させることで低消費電力化を実現している.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Cali-

3-3bre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF）
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試

チップ種別：TEG（特性評価回路など）

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第
３
章
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低電力型 SFQ/CMOS ハイブリッドメモリシステム用 64kb RAM
横浜国立大学工学府

今野 元, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として高速性, 低消費電力性に優れた単一磁束量子（SFQ）論理回路の研究を行っている. だが, 駆動力や集積度が低いという欠点があり, SFQ 回路単体での大規模回路作製は困難である. そこで高速性, 低消費電力性に優れた
SFQ 論理回路による演算回路と集積性に優れた CMOS 回路によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能な SFQ/CMOS ハイブリッドメモリシステムを提案している. このチップにはプロセスの最小幅で設計した 8T-SRAM セルで構成される
メモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ 入力, SFQ 出力のハイブリッドメモリの全チャンネル
動作を実証することである. 測定を行った結果, 実装した 21 チャンネル中 13 チャンネルにて正常動作が得られた. アンプの駆動可能な電源電圧が 1.8 V より低い 1.5 V でないと駆動できないという ynuR018_15_2_1 と同様な結果が得られている.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジスタ数：
100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

HOG および SURF 特徴抽出を有するコプロセサー
広島大学工学研究科

An Fengwei

広島大学先端物質科学研究科

Zhang Xiangyu, Luo Aiwen, 藤田 勇貴, 中島 一紀

広島大学 HiSIM 研究センター

Chen Lei

広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen

概要：Image feature extraction is an important task for image or video analysis in machine vision. The designed prototype chip realizes a feature-extraction coprocessor for
Speeded-Up Robust Features （SURF） and Histogram of Oriented Gradients （HOG）
feature extraction with a pixel-based pipelined hardware architecture. Instead of theconventional initial pixel-storage in large frame-buffer memories, the coprocessor synchronizes with image-sensor working frequency and immediately processes every input
pixel for online feature construction. When the local feature extraction for an image cell
（8x8 pixels） is finished, the result is immediately utilized for feature-vector construction of all scan windows to which thiscell belongs. Consequently, the designed prototype chip in 180nm CMOS technology requires only 12 KB of on-chip memory
for extracting the 1680-dimensional Haar-like SURF feature descriptor and 2.25 KB of on-chip memory for extracting the 3780dimensional HOG feature of each sliding scan window and implements additionally a programmable input image size. During
30 fps VGA video input at 12.5 MHz frequency, it consumes only 4.78 mW power for SURF feature extraction at 1.8 V supply
voltage. The HOG feature extraction for images with 1024x768 pixels consumes only 42.3 mW at 120 MHz.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim
CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム

チップ種別：マイクロプロセッサ

電源電圧の変化による遅延変動の評価回路
会津大学コンピュータ理工学部

増子 駿, 小平 行秀

概要：我々は，クロックスキューを利用する一般同期方式において，高速化と低電力化を同時に実現する集積回路の設計に関する研究を行っている．従来のクロック同期回路では，回路内の最大遅延により回路の速度が決定されるが，一般同期方式では，最小遅延を増加させることで回路が高速に動作することがある．一般的に，電源電圧を下げると遅延が大きくなるので，一般同期方式を採用することで，高速化と低電力化が同時に実現できる可能性がある．本チップには，電源電圧を変化させたときの遅延変動を評価するため

3-3に，加算器，ALU，カウンタ等の簡単な回路が実装されている．本試作の測定結果を元に，高速化・低電力化を実現する一般同期方式の設計技術を開発する．

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設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

溶液バイオケミカルセンシング回路
立命館大学理工学部

宇野 重康

概要：CMOS チップ上の溶液中成分を検出するバイオセンサーチップとしての回路を搭載した. 具体的には, （ 1 ） チップ上に 4 個のパッド領域を作成し, これを用いて溶液中成分
を電気化学的に測定した. パッド領域上にカーボンによる電極を作成し, フェロシアン化イ
オンおよびフェリシアン化イオンの酸化還元電流を測定した. （ 2 ） 電気化学的な電流を測定するためのポテンショスタット回路と, そこで用いられる低消費電力オペアンプを設計・搭載した. 出力電流を 5uA 程度に設定し帯域幅を狭くすることで低消費電力化を図った. ポテンショスタット回路としての基本動作を確認した. （ 3 ） 電気化学的な電位差を測定するための計装アンプを設計し, そこで用いられる低消費電力オペアンプを設計・搭載した. 出力電流を上記よりさらに抑えることによりオペアンプ単体での消費電力を低減した.
（ 4 ）その他に, センサー用途を想定した汎用オペアンプを搭載し, それらの性能比較を行った.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10～100

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

第
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章
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An Improvement of Stochastic ADC Sub-ranging System
東京大学 VDEC, D2T

Mai-Khanh Nguyen Ngoc, Rimon Ikeno

概要：The circuit design is aimed to improve the performance of our previous differential comparator. Our project of the sub-ranging analog to digital converter is related toan array of sixty three stochastic comparators with the target of fine resolution to theconsidering on process variation. The project is to implement a high resolution andhigh speed stochastic ADC system including two stages of the converters, fine andcoarse ones. Each comparator element in the stochastic array is in a full differential
type, both for inputs and reference signals. The comparator includes two stages: an input differential amplifier with four PMOS transistors and a decision regeneration stage.
The second stage is just a positive feed back scheme of two inverters. In this design, we
try to improve to connect the enabling clock to the regeneration stage of the comparator
to perform a quick turn on the decision state and to prevent leakage and noise that can be occured at the second stage. Inputsof all sixty three comparators are connected together in an H shape layout path. Also the same is for the clock distribution foreach comparators. Another circuit implemented on the same chip is to upgrade the sample hold circuit for a wider band widthand less insertion loss. The sample hold circuit is applied for the analog input stage of the stochastic analog to digital converter
system so the requirement of the linear and bandwidth for the operation are mandatory. We also design a whole system of thestochastic analog to digital converter system including input stage of the samp-hold circuit, the first stage of a flash analog todigital converter and then the second stage of the stochastic analog to digital converter. Digital debugging signals are includedin this sytem for the purpose of tracing each of comparators or internal circuits. A testing stand alone circuit of the coarse flash
analog to digital converter is designed on the same chip for the purpose of measuring its process variation performance. In addition, a testing purpose of sample and hold circuit is implemented following by a source follower circuit. This testing circuit is
to obtain the characteristic of source follower itself. The measurement for the testing circuit of the source follower will performed on a probe station. The chip is aimed to achieve process variation through measuring the output yield values with a differential measurement setup for both DC and ac signals.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Cadence 社 Encounter RTL
Compiler，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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高精細音空間コンテンツのための主観的最適化音空間ディスプレイの研究開発
北陸先端科学技術大学院大学情報社会基盤研究センター

井口 寧

概要：音空間ディスプレイの合理的なシステム条件の指針を深化させ, これに基づいた高精
細音空間ディスプレイシステムを構築した. 北陸先端科学技術大学院大学におけるフェーズ
II では, サブの研究開発うち, Sub-DHM 内蔵型音響シミュレーションブロックの開発を行った. 前年度にシミュレーションブロックを構築したが, 前年度は双方向のシリアル通信であった. シミュレーションブロックを大型化し, 片方向ずつ分割することによって, 通信
回路が簡単にでき性能も向上することが期待できるので, 昨年度からの改良として RJ45 コ
ネクタを用いた双方向インターフェースを採用した. 用いたチップは, CMOS 0.18um（ローム株式会社）を用いて試作した.

参考文献：Tan Yiyu, Yasushi Inoguchi, Yukinori Sato, Yukio Iwaya, Makoto Otani, Takao Tsuchiya, "A Scalable Processor for Real-time Sound Rendering", Proceedings of COOL Chips XVIII, 1 page in CD-ROM

設計期間：10 人月以上 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社
Cosmos，Mentor 社 ModelSim

トランジスタ数：100,000～1,000,000

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

電圧 CMOS アナログ回路の試作
明治大学理工学部

渡辺 正之助, 奥 達哉, 大里 侑生

概要：低電圧駆動, 低消費電力というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. アナログ
FIR フィルタ：波形を直接アナログ演算により処理することで, 回路の面積と消費電力を小さくできるアナログ FIR フィルタの IC 化を目標とし, 遅延回路を CMOS インバータ, 乗算
回路をギルバートセルで構成している. PTAT 電圧発生回路：温度に比例した出力電圧を得ることができる. 上下の MOS トランジスタを弱反転領域で動作させることで, 低消費電
力・低電源電圧を実現している. 今回, PTAT 電圧発生回路を温度センサとして IC チップ上に複数枚置くことによって, チップ上の温度勾配を検知する事を目標とした. MOS の RFTEG：高周波における S パラメータの測定.

参考文献： R.JACOB BAKER : 「CMOS CIRCUIT DESIGN, LAYOUT, AND SIMULATION」, A JOHN WILEY & SONS, INC. , 2007

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ/デジタル信号処理プロセッサ

汎用プロセッサ改良による高速動き検出実行用チップ
三重大学大学院工学研究科

深澤 祐樹, 王 宝康, 丹後 嘉浩, 近藤 利夫, 佐々木 敬泰

概要：近年，動画像の高精細化が進み，さらなる圧縮率の向上が求められている．最新の動画像符号化規格 H.265/HEVC では高圧縮率と引き換えに符号化処理に要する演算量が大幅に増加しており，実時間での符号化が困難となることが予想される．しかしながら，専用の演算器などで構成したコプロセッサでは高速な符号化処理と引き換えにハードウェア
コストの大幅な増加を招くという課題がある．そこで，汎用の 2-way スーパースカラプロ
セッサに対し，既存の演算器への機能拡張，最小限の専用モジュール追加，2 次元データア
クセス可能なキャッシュメモリの採用などにより最小限の追加ハードウェアコストと動画像符号化における高速な動き検出処理の実行を両立するプロセッサコアの設計を行った．

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，TOOL 社 Lavis，Mentor 社 Calibre，Mentor 社 ModelSim

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：マイクロプロ

セッサ

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0.18μmCMOS プロセスを用いたパッチクランプ測定システムの部品改
良慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦, 伊藤 孝太
四ツ田 大樹, 久保 勝弘, 高坂 太郎, 宮脇 貴統

概要：現在, 電気生理学の分野で神経細胞によるイオン電流を測定することが盛んに行われている. この神経信号を測定することができるメリットの 1 つに神経疾患の治療に貢献することが挙げられる. また, ブレインマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも貢献できると期待されている. 我々はこのイオン電流を測定する手法の 1 つであるパッチクランプ法のための LSI システムの設計を行っている. 今回の試作では, 疑似抵抗を用いたローパスフィルタの設計を行った. また, デジタル回路部に使用する
レベルシフタ回路の再設計を行った.

設計期間： 5 人月以上，6 人月未満
QRC，Cadence 社 Spectre

設計ツール：Cadence 社 Virtuoso，Cadence 社

トランジスタ数：100～1,000グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ符号化・復号回路
上智大学理工学部

林等

概要：立ち上がり間隔が一定周期になるように波形を割り当てた符号化方式に対応した符号化・復号回路. ○特徴 マンチェスタ符号：信号の DC オフセットが発生しないため, クロック再生が容易. ただし, クロック再生回路が必要. 起動に時間がかかる. ⇒ 立ち上がり
間隔が一定周期になるように波形を割り当て. ⇒クロック同期に時間がかかる位相同期
ループを使用せずに, データと同期したクロックを高速に得ることができる. ⇒クロック再生回路を使用せずに高速起動が可能・低消費電力化. ○想定される用途 ①センサ NW 分野
における「キーデバイス」としての活用⇒センサ間通信 ②災害対策等に導入が望まれる
RFID システム⇒デュアルタイプ RF タグへの展開 ③「次世代」マイナンバーカード⇒「交通系」非接触 IC カードへの展開

参考文献：林, "新しい高速起動・低消費電力符号化方式の提案", JST 分野別
タ

ビッグデー

新技術説明会, 2014 年 2 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Keysight 社 ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，

ATM など）トリプルウェルを用いた on-chip 太陽電池の集積化
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

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参考文献：堀口ほか, “直列太陽電池を集積したトリプルウェル CMOS LSI の構成法”, 信学
論, Vol.J94-C,No.5,pp.-,May（ 2011）

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：1,000～10,000
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トリプルウェルを用いた on-chip 太陽電池の集積化
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献：堀口ほか, “直列太陽電池を集積したトリプルウェル CMOS LSI の構成法”, 信学
論, Vol.J94-C,No.5,pp.-,May（ 2011）

設計期間： 0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：10,000～
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

測定器が直接接続困難なポートを持つ回路の S パラメータを推測するためのTEG
岐阜大学工学部

高橋 康宏, 関根 敏和

概要：IC パッケージ内や TEM セル内の回路など，測定器が直接接続困難なポートを持つ回路の S パラメータ，あるいは，表面実装素子の実装状態での S パラメータなど，プローブを接続することで，その特性が変化してしまう回路の特性を測定によって知るには，測定器のプローブを接続可能にするための治具を介した測定が必要であり，測定値から治具の特性を取り除くことで，被測定回路の特性が求まる．すなわち，治具は測定プローブが接続可能なポートと，被測定回路が接続される測定プローブが接続不可能なポートを持っている．このような治具の特性を何らかの方法で求めて測定値から取り除き，被測定回路の特性を求めなければならない．このチップでは，被測定回路の特性を求めるための治具として抵抗を配し，その評価を行った．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジス
タ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

エネルギーハーベスティング向け昇圧電源及び非接触給電向け送受電回路,
光プローブセンサ向け光電流変換 CMOS アナログフロントエンド回路
信州大学大学院理工学系研究科
信州大学工学部

篠原 秀樹, 吉田 穣理, 小柳 洸介, 宮地 幸祐

上倉 宇晴, 小林 瑞季, 福岡 篤志

概要：本試作では, 1）エネルギーハーベスティング向け低電圧昇圧回路, 2）磁界共振型非接触給電向け送受電回路, 3）光電流変換 CMOS アナログフロントエンド回路を設計した.
1）エネルギーハーベスティング向け低電圧昇圧回路においてはボルテージダブラー型
チャージポンプをスタートアップ回路としており, 0.2V 以下からの昇圧を目指す. スター
トアップ回路は MPPT 機能を持つブーストコンバータを起動するようになっている. 2）では 13.56MHz 非接触給電向けの受電整流回路と送電 D 級アンプを設計した. 整流器は zerovoltage switching を実現する同期機能と出力電圧を後段にレギュレータを接続せずにレ
ギュレーションできるような構成となっている. また, 3）においては 10MHz 帯域光プロー
ブ電流センサ向け完全差動構成アナログフロントエンド回路を設計した. 今後はこれら試作チップの測定を行い, 動作確認, 検討を行う予定である.

設計期間： 10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm

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平成27年度第1回ルネサス CMOS 65nm 試作（ RS65151 ）高速ロックを実現する完全デジタル型クロック・データ・リカバリ回路
東京大学 VDEC

飯塚 哲也, 名倉 徹, 浅田 邦博

東京大学工学系研究科

峠 仁人

概要：高速有線通信分野においてはランダムなデータ列から対応するクロック信号を復元するクロック・データ・リカバリ（CDR）回路は必須の技術であり広く研究が行われている. CDR 回路は, 従来 PLL を応用したアナログ回路による構成が一般的であったが, 近年完全デジタル型の構成を取る All-Digital
CDR（ADCDR）も提案されるようになってきた. 本試作では, 特にモバイル機器等の低消費電力が必要なアプリケーションにおいて, 待機電力が極めて低く, かつ待機状態からの瞬時の起動が可能な高速起動完全デジタル CDR 回路を設計した. 提案する CDR 回路は数ビットのプリアンブル信号から入力データの周波数を検出することで高速な周波数ロックを実現する. 本 CDR 回路はスタンダードセルベースのデジタル回路により構成されており, 待機時にはダイ
ナミック電力を消費しない. そのため提案回路は, 特に IoE 向けのアプリケーションなど間欠的な動作を行うデバイスの消費電力削減に効果的である.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
100,000

試作ラン：ルネサス CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：10,000～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

オフチップキャパシタによる電源ノイズ低減効果実証 TEG
東京大学工学系研究科
東京大学 VDEC

鹿野 真弘

名倉 徹, 飯塚 哲也, 浅田 邦博

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生インダクタンスの影響が大きくなり, それに伴い発生する di/dt ノ
イズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより, 低インダクタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チップには, その効果を確認するため, 電源品質というものを回路の最大動作周波数で評価するテスト回路を実装した. 8 つのノイズ発生源をチップ全体に配置し, ノイズ発生源の位置による電源ノイズ, 即ち最大動作周波数への影響を確認できるようにしてある. また, 実際の LSI チップの環境に近づけるため, パッドはアレイ状に配置している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
3mmx2mm

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トランジスタ数：10,000～100,000

試作ラン：ルネサス CMOS SOTB 65nm

チップ種別：TEG（特性評価回路など）

誘導結合 TCI を持つマイクロプロセッサ GCSOTB
芝浦工大情報工学科

小暮 俊輔, 工藤 優, 安田 匠吾, 宇佐美 公良

慶應義塾大学情報工学科

奥原 颯, 天野 英晴

東京農工大学情報工学科

並木 美太郎

概要：GCSOTB は MIPS R3000 互換のマイクロプロセッサ Geyser に誘導結合 TCI（Through Chip Interface）の IP を接続することで, アクセラレータ
CCSOTB チップを積層してヘテロジーニアスマルチプロセッサシステム Cube-2 を構築することができる. ビルディングブロック型計算システムのホストとして働く. プロセッサはキャッシュと TLB を装備しており, OS を動作させることができる. コアとメモリのボディバイアスを独立に制御することで, 消費電力を最適化することが可能である. Geyser 本体は設計通り稼働したが, TCI の電源供給部にバグが発見され, FIB 加工の検討中である.

参考文献：天野, 他 7 名, ”誘導結合 TCI を用いたビルディングブロック型システムの SOTB プロセスによる実装, 2016 年 3 月, 信学報,
ICD

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
6mmx3mm

トランジスタ数：100,000～1,000,000

試作ラン：ルネサス CMOS SOTB 65nm

チップ種別：マイクロプロセッサ

誘導結合 TCI を持つアクセラレータ CCSOTB
慶應義塾大学理工学部

天野 英晴, 藤田 悠, 奥原 颯

概要：CCSOTB は, 超低電力粗粒度リコンフィギャラブルアクセラレータ CMA（Cool Mega Array）に誘導結合 TCI（Through Chip Interface）とネット
ワークルータを接続した構成を持つ. 積層することで, 簡単にエレベータ型のネットワークを構築することができ, 応答パケットのピギーバックにより, TCI の個数を増やさずに 8 種類の仮想チャネルを実現する. CMA 本体は従来の 8x8 の PE アレイを 12ｘ8 に拡張するとともに, 自動的にウェーブパイプラインを実現する機構を備えており, 従来の CMA よりも高性能なアクセラレータを指向している. 処理の終了時に, 自動的にストリームデータを転送する DMA 機構を持ち,積層した複数の CMA を用いて簡単にストリーム処理を行うことができる. 現在, CMA 本体の動作, TCI の動作は確認済で, 性能評価中である.

参考文献：天野, 他 7 名, ”誘導結合 TCI を用いたビルディングブロック型システムの SOTB プロセスによる実装, 2016 年 3 月, 信学報,
ICD

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSIMCMOS SOTB 65nm 6mmx3mm

チップ種別：アナデジ混載

トランジスタ数：100,000～1,000,000

試作ラン：ルネサス

細粒度ボディバイアス制御を行う動的リコンフィギャラブルプロセッサ MuCCRA-4BB
慶應義塾大学理工学部

奥原 颯, Armed Akram Ben, 天野 英晴

University of TubingenComputer Science

Johanes Kuehn

概要：MuCCRA-4BB は, PE（Processing Element）の要素単位でドメイン分割を行った細粒度ボディバイアス制御が可能な動的リ
コンフィギャラブルプロセッサのテスト回路で, 4PE, 16 パワードメインから構成されており, パワードメインと演算器割り当ての最適化を行うことができる. MuCCRA-4 は, マイクロベクトル命令を持つパイプライン化された動的リコンフィギャラブルプロセッサで高性能指向である. また, 多数のパワードメインに電源を供給するための VBBGEN, パワードメインのボディバイアスが有効になったことを検出する検出回路など, ボディバイアス制御に必要なテスト用回路を搭載している. ほぼすべての回路が動作し, ボ
ディバイアス制御に関連するデータを多数採取することができた.

参考文献： 奥原, Kuehn,Akram,天野, ”細粒度ボディバイアス制御を用いた CGRA のリーク電流最適化”, 2016 年 5 月信学報 RECONF

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSIM
100,000

試作ラン：ルネサス CMOS SOTB 65nm 3mm 角

トランジスタ数：10,000～

チップ種別：アナデジ混載

IEEE 754 準拠単精度浮動小数点除算器ほか
立命館大学情報理工学部

越智 裕之, 新納 一樹

概要：引き戻し法および SRT 法を用いた IEEE 754 準拠単精度浮動小数点除算器を SOTB 65nm プロセスによって実装し，性能（Shmoo Plot）や消費電力を測定するためにチップ試作を行った．このチップには，披測定回路（浮動小数点除算器）の他に，クロックオシレータ，テストパタン発生回路，テスト応答圧縮回路などを搭載している．クロックオシレータは，100MHz 以上の周波数のクロックをチップ上で発生させるためのものである（今回の試作では PLL マクロが提供されなかったため，その代用品として実装した）．このクロックオシレータは current starved inverter を用いたリングオシレータであり，外部からバイアス電圧を調整してやることにより発振周波数を変化させることが可能である．テストパタン発生回路は LFSR，テスト応答圧縮回路は CRC を用いている．また披測定回路の消費電力測定のため，専用の電源ピンを設けてある．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF）
ス CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：100,000～1,000,000

試作ラン：ルネサ

チップ種別：演算回路（乗算器，除算器など）

低電圧安定動作のための要素回路および設計技術の開発
京都大学大学院情報学研究科通信情報システム専攻

小野寺 秀俊, 石原 亨, 鎌苅 竜也, 塩見 準, 都築 祐亮, 中井 辰哉

概要：低電圧安定動作のための設計基盤の開発を目標とし, 低電圧動作に適した回路素子の評価回路や静的/動的ばらつきの評価回路を作成した. 多種類の RO をアレイ状に多数並べた回路により各スタセルの特性やばらつきを評価できる. 再構成可能なモニタ回路
によりトランジスタの特性を評価できる. 低電圧向け構造である完全ディジタル型メモリを搭載し, メモリの低電圧における特性のモデル化を目標とする. FF をシフトレジスタとして多段接続した回路により FF の最低動作電圧の評価やトポロジー間の特性比較ができる.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：1,000,000～10,000,000

試作ラン：ルネサス CMOS SOTB 65nm 3mm 角

ト

チップ種別：TEG（特性評価回路など）

2 ステップ確率的 ADC TEG，発振回路 TEG
金沢大学自然科学研究科

今村 竜

概要：2 ステップ確率的 ADC TEG：確率的フラッシュアナログデジタル変換器（SFADC）は比較器のオフセットのばらつきを比較器の基準に用いる ADC であり，高精度，オールデジタル回路，コンパレータ数のみをパラメータとして製造後の ENOB を決定できること，などの特徴を持つ．しかし，入力範囲が小さいことが問題として挙げられる．本試作では回路規模を増やさずに入力範囲を拡大する方法を実証するために，インバータ 8 個より構成される比較器を 1 グループ 1023 個として 8 グループ用意して計 8184 個の比較器，加算器，グループ数と比較器数を制御するセレクタを実装した．評価結果はまだ出ていない． 発振回路 TEG：コンピュータ
断層撮影法（CT）は X 線を体に照射し，通過した X 線量のデータより体の内部を画像化する検査法である．この方法は X 線を使うため，専門医の診断を必要とするほか，年間の総被ばく量が法律により制限されているために頻繁に身体内部の様子を画像化することができない．そこで，本研究ではミリ波による CT を実現する．そのため，本試作では 65nm CMOS での最大発振周波数を測定することを目的として，インバータ 3 段リングオシレータ，NAND1 段インバータ 2 段リンオシレータ，NAND1 段インバータ 2 段リン
グオシレータ+6 分周期，の計 3 種類の発振回路を実装した．評価の結果，設計ミスにより発振を確認することができなかった．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
ス CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ルネサ

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オンチップバランを用いた差動低雑音増幅器の試作
大阪工業大学大学院工学研究科

木原 崇雄, 松田 茂郷, 高橋 克樹, 高橋 知也, 吉尾 恒洋

概要：2020 年までに, 500 億個の電子機器が無線でインターネットに接続すると予想されており（IoT: Internet of Things）, Bluetooth Low Energy （BLE） 等の無線通信機能を有する制御 IC（MCU: Micro Controller Unit）の需要はこれまで以上に高まっている. 1 つのチップ上に無線部と CPU 部を集積する SoC（System-on-Chip）の構成を採ることで, IoT 関連機器の小型化と電池の長寿命化が可能になる. しかし, CPU 部のクロック信号が無線部に漏れ込み, その特性を劣化させてしまう. 受信機の初段に設ける低雑音増幅器（LNA）をクロック信号等の影響を受けにくい差動構成とすることで, 無線部と CPU 部のワンチップの容易化を目指す.
これらの実現に向けて, 本試作では以下を行った. ・0.6 V, 2.4 GHz 動作の差動 LNA ・オンチップトランスを用いた単相－差動変換 ・ソース接地 LNA とゲート接地 LNA の特性比較 ・インダクタのシミュレーション結果と実測の比較

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT） トランジ
スタ数：100～1,000

試作ラン：ルネサス CMOS SOTB 65nm 2mmx1.5mm

チップ種別：通信（RF 回路，ATM など）

複数のスキャンウィンドウの並列処理と特徴ベクトルの抽出を有する物体認識プロセッサ
広島大学工学研究科

An Fengwei

広島大学先端物質科学研究科

Luo Aiwen, Zhang Xiangyu

広島大学 HiSIM 研究センター

Chen Lei

広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen

概要：Two feature-vector-based recognition processors with embedded cell-based feature descriptor extraction unit and parallel
search-window recognition engine were designed and implemented in this prototype VLSI chip. One of the processors is equippedwith a 3780-dimensional Histogram of Oriented Gradient （HOG） descriptor extraction unit, while the other has a 1680-dimensional Speeded-Up Robust Features （SURF） descriptor extraction unit. The feature extraction circuitry with pixel-based pipelined architecture can characterize the target objects among complex backgrounds, only relying on the pixel frequency from theimage sensor. Furthermore, a cell-based window-scan algorithm enables parallelized recognition in multiple search windows andscalability to different image sizes. This novel architecture integrates feature-vector extraction and object recognition for sliding
search windows into a single energy-efficient hardware structure, thus avoiding the conventional separation of feature extraction
as a pre-processing step. Consequently, the designed coprocessors enable high object recognition performance and realize significantly improved energy-efficiency of 910 μJ per frame at 200 MHz and 1 V supply voltage. Additionally, extremely small chip sizeof about 1.25 square millimeter per processor could be achieved due to the very small required storage capacity.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim
CMOS SOTB 65nm 3mm 角

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トランジスタ数：100,000～1,000,000

試作ラン：ルネサス

チップ種別：マイクロプロセッサ

0.1V で起動する完全集積可能な昇圧電源回路
産業技術総合研究所ナノエレクトロニクス研究部門

更田 裕司, 大内 真一

概要：近年, 環境エネルギーから電力を取り出し, その電力で必要な回路を動作させようとすると試みがなされている. 温度差発電など出力される電圧が非常に低い（0.1V 程度）場合は, その低い電圧を回路が動作可能な電圧まで昇圧する電源回路が必要となる.
従来このような電源回路には, インダクタやトランスなどの外付け部品が必要であったり, 外付け部品不要のものは効率が悪い, という問題があった. そこで本チップ試作では, 外付け部品不要で, かつ, 変換効率の良い昇圧電源回路の実現を目指し設計を行った.
具体的には, 以下の 3 つの回路技術を実装した. （ 1 ） 最低の入力電圧は高いが変換効率の良いゲート昇圧型チャージポンプ回路を新たに提案した. （ 2 ） 0.1V の低入力電圧を実現する為に, オンチップ LC オシレータを使用した昇圧回路を用いる. 本回路は変換効率が悪いので起動時のみ使用し, その後（ 1 ）で提案した高効率のゲート昇圧型チャージポンプ回路に切り替える. （ 3 ） 不要となった LC オシレータは基板バイアスを印可する事により停止する. 試作チップを測定した結果, 0.1V の入力電圧を最大 0.9V まで昇圧でき, 最高変換効率は 33%になる事を確認した. これは, 従来技術に比べて 10 倍以上の効率改善に相当する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：1,000～10,000

試作ラン：ルネサス CMOS SOTB 65nm 6mmx3mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバー

タなど）

ミリ波フェーズドアレイ回路用評価素子
大阪大学大学院基礎工学研究科

塩見 英久

概要：本試作では, ミリ波フェーズドアレイアンテナ用各種回路試作のためのデバイス特性評価用素子を試作した. ミリ波帯では素子出力の不足や自由空間伝搬損失を補うために, 移相器, 電力増幅器, 及びアンテナを 1 組として多数配列して同時に駆動するアクティブフェーズドア
レイアンテナを用いる場合がある. これまでアクティブフェーズドアレイアンテナはレーダなどに用いられてきたが, 通信用途に応用する際には, 増幅器の線型性やスプリアスの抑圧など様々な課題がある. これらの課題に取り組む前段階として, トランジスタ, 伝送線路, インダクタ,
キャパシタ, ダイオード評価用素子を試作した. また, ダイオードによる全波整流回路を試作した. プローブ等評価系の課題で遅れているが,デバイス特性の評価はこれから実施する予定である. これらの測定結果を基にして, 通信用の各種回路の試作検討を行いたいと考えている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：～10 試作ラン：
ルネサス CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

スケーラブルデバイスアレイ
京都大学情報学研究科

粟野 皓光, 吉永 幹

佐藤 高史
概要：デバイス特性の経年劣化等, 集積回路の経時的な特性変動の把握が重要な課題となっている. NBTI による劣化は, デバイスごとに異なる確率的な現象と考えられているため, 多数のデバイスについて効率の良い測定を行う必要がある. 本試作では, デバイス
特性の劣化ばらつきを測定するためのアレイ回路を実装している. デバイスをアレイ状に集積することで, 長時間を要するストレス
時間を複数デバイスについて並列に与えることを可能とし, 測定を効率化している. アレイ中では, パスゲートスイッチによりデバイスを選択し, その特性変動を測定できる. アレイ中に集積されるデバイスが多くなるほど, パスゲートスイッチのリーク電流の影
響が大きくなるため, リーク電流制御回路を新たに設けることで, デバイス数のスケーラビリティを確保している. 本チップにより,数千デバイスの劣化ばらつき測定が可能となる.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 UltraSim，Synopsys 社 StarRC（XT）
SOTB 65nm 2mmx1.5mm

トランジスタ数：～10

試作ラン：ルネサス CMOS

チップ種別：マイクロプロセッサ

画像認識向け畳み込み演算回路
京都大学大学院情報学研究科

大荷 唯明, 廣本 正之, 佐藤 高史

概要：高精度な画像認識手法として畳み込みニューラルネットワーク（CNN）が注目されている. CNN は高い認識性能を発揮する
反面, 必要とされる演算量が膨大であるため, ハードウェア実装による高速化が有用である. 本試作では, CNN 向けハードウェアの性能を評価するため, CNN の主要演算である畳み込み演算回路を実装した. 本チップは畳み込み演算コアを複数搭載しており, 入力
された画像に対し, 複数のフィルタによる畳み込み演算を並列実行することができる. 本チップを用いることにより CNN における畳み込み演算の処理性能や消費電力が評価可能となる. また CNN のアクセラレータとして PC や FPGA と共に用いることで, 各種画像認識アルゴリズムを高速に動作させることが可能となる.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim
2mmx1.5mm

トランジスタ数：100,000～1,000,000

試作ラン：ルネサス CMOS SOTB 65nm

チップ種別：演算回路（乗算器，除算器など）

先端 SOTB プロセスにおける集積化イメージセンサの構成回路評価用 TEG
茨城大学工学部

木村 孝之

概要：当研究室ではこれまでローム社 0.18μｍ CMOS プロセスで集積化イメージセンサに関する研究を行ってきた. その中で, 開口率の向上を行うために微細プロセスの導入が必要となった. そのため, 本試作では, これまで試作をしてきた CMOS イメージセンサを微細化し, SOTB プロセスで実現する事を目的に様々な TEG 回路の試作を行った. 試作する回路として, CMOS イメージセンサを実現するために必要なデジタル回路（バッファと D-FF）やバッファ回路（ｐチャネル MOSFET を使用したソースフォロアとｎチャ
ネル MOSFET を使用したソースフォロア）と, 特性評価用トランジスタ TEG を選択した. 現在はまだ評価の途中であるが, デジタル
回路の動作の確認と, ソースフォロア回路の静的な入出力応答の測定を行った. その結果, 設計通りの応答が得られる事が確認出来た. 今後動的な応答を測定し, 最高動作周波数などの確認を行う予定である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100～1,000

試作ラン：ルネサス CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

DTMOS トランジスタとダイオード接続トランジスタの整流特性比較
電気通信大学情報理工学研究科

高橋 史帆, 範 公可, 石橋 孝一郎

概要：今回の試作では，DTMOS トランジスタを使用した整流器回路，整流昇圧回路，デジタル制御発振回路（DCO），DBP の設計を行った．今回は DTMOS トランジスタを使用した整流器回路の特性について報告する．エネルギーハーベストの実現に向けて，環境中に存在する 900MHz 帯の無線信号から直流電力に変換する整流器回路の設計を行った．試作回路は通常のダイオードトランジスタ構造を使用したものと DTMOS 構造（トランジスタのゲート電極とボディ電極を接続した構造）を使用した整流器回路を複数パターン設計し，各々の電力変換効率（PCE: efficiency of power conversion）の比較・検討をした．ここでの PCE とは回路に入力される電力と出力電力の比で表される数値である．今回の設計ではより低入力電力での高効率電力変換を心がけた．実測結果はDTMOS トランジスタを使用した整流器回路の方がより低入力電力に対して高効率に変換できる見込みを得られたが，実現に当たって，外部の素子との接合にかかる寄生要因による影響が大きく見られたので，今後更なる検討が必要であると考えた．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
100,000

試作ラン：ルネサス CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナデジ混載

トランジスタ数：10,000～

3-3
87

第
３
章
チ
ッ
プ
試
作
報
告

未知の入力データに対する出力を推定するパーセプトロン IC
電気通信大学情報理工学部

岩瀬 龍矢

電気通信大学情報理工学研究科

範 公可, 石橋 孝一郎

概要：今回の試作では，パーセプトロン IC，DCO，CORDIC の設計を行った．今回はパーセプトロン IC について報告する．試作回路は
2 層のニューラルネットワークで構成されている．入力層の出力層のニューロンはそれぞれ重みを介して繋がっている．4 つの異なる教師
パターンに対応した学習を行う．具体的には 3 つの入力データ Xt,Yt,Zt と 1 つの出力データ Ot の関係を学習できる．OR 演算の場合，教師パターンは（Xt,Yt,Zt,Ot）=（0,0,0,0）, （0,1,0,1）, （1,0,0,1）, （1,1,0,1）となり, 学習終了後，未知のデータ（Xu,Yu,Zu）に対して出力 Zu を返す．回路としては 4 つの学習機構と 1 つの推定機構を持つ．学習機構ではそれぞれの教師パターンの入力に対して，重みを掛けて合計値を算出する．合計値が閾値以上ならば，出力を Xo=1 とする．各学習機構の教師出力 Ot と演算結果としての出力 Xo が異なる場合，重みが更新される．Ot=Xo の時，重みの更新を行わず，更新終了のフラグを立てる．全ての学習機構のフラグが立った後，未知データに対する出力の推定を行う．推定機構では，学習機構と同様な働きで，入力されたデータに対して重みを掛け，その合計値が閾値以上ならば出力 Zu=1，以下ならば Zu=0 となる．試作回路は 20.0MHz において，最大学習時間 75.0ns，最大推定時間 12.5ns で動作した．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
100,000

試作ラン：ルネサス CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：10,000～

チップ種別：アナデジ混載

Unfolded radix-2 CORDIC
電気通信大学情報理工学部

市川 陽平

電気通信大学情報理工学研究科

範 公可, 石橋 孝一郎

概要：今回の試作では，Unfolded radix-2 CORDIC，LDO，S-OOK 受信回路，2 段オペアンプの設計を行った．今回は Unfolded
radix-2 CORDIC について報告する．近年, 無線通信の発展に伴って OFDM は広範に用いられる様になった. OFDM では FFT,IFFT を計算する必要があり, これは複素平面上での座標回転演算を含む. 本試作では, この座標回転を高速に行なうことを目指し,
CORDIC の実装を行った. 通常の CORDIC では漸化式を逐次計算するが, 今回はこれを Unfolding することによって. 高速化を図った. 本回路では回転対象のベクトルを［1,0］^T に固定し, 回転角 θ を可変にすることで出力として cosθ と sinθ を観測できるように構成している. 入出力はそれぞれ 8bit, 有効桁は 7bit であり, 回転されたベクトルのどの成分を出力するかをマルチプレクサで選択できるようになっている. 実際の測定においては 37.5 MHz での動作を確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
ンジスタ数：10,000～100,000

試作ラン：ルネサス CMOS SOTB 65nm 2mmx1.5mm

トラ

チップ種別：アナデジ混載

誘導結合マルチドロップバスと磁界衝突検知回路の検証用 TEG

3-388

慶應義塾大学大学院理工学研究科

門本 淳一郎, 宮田 知輝, 竹 康宏

概要：計算コア間の結合手段として Network-on-Chip （NoC）が注目されている. しかしながら, コア数の増加に伴って NoC の規模は年々増大しており, 配線遅延や消費電力, それに伴う発熱が問題となっている. これを解決する手段として, チップの 3-D 実装が挙げられている. 複数のチップを積層することでチップ間の配線長を削減でき, 消費電力や発熱の問題が緩和される. 我々は 3D-

第３章

NoCs への応用に向けた, 誘導結合マルチドロップバスと衝突検知回路の研究開発をおこなっている. チップ上に搭載したコイル間

チ
ッ
プ
試
作
報
告

載した. 本チップを薄く研削し, 4 枚のチップを積層実装することで, 3-D バスの消費電力や動作速度, タイミングマージンといったの誘導結合を利用することで, ワイヤレスの 3-D データバスを形成できる. コイルが発生する磁界の変化を検出することで, バス上におけるデータの衝突を検知できる. 本チップには, 誘導結合バスを形成する複数のコイルとデータ送受信回路, 衝突検知回路を搭
特性や, 衝突検知回路の動作を評価できた.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社
ADS

トランジスタ数：10,000～100,000

試作ラン：ルネサス CMOS SOTB 65nm 3mm 角

チップ種別：TEG（特性評価回路など）

畳み込みニューラルネット演算向け矩形読出しメモリ
神戸大学システム情報学研究科

梅木 洋平, 北原 弘登, 森 陽紀, 河本 優太, 奥野 圭祐, 吉本 雅彦

神戸大学科学技術イノベーション研究科

黒津 弘明, 川口 博

概要：近年，ディープラーニングが IT 分野のみならず，金融や医療といった多岐にわたる分野で応用，実用化されている．今後大規模化した問題にディープラーニングが活用されることが見込まれる，大規模な問題に対する学習には膨大な時間を要するという問題がある．そのため，学習の高速化にはハードウェアでの実装が必要である．ディープラーニングは一般的に確率的勾配降下法と呼ばれる学習方法が用いられる．現在の CPU や GPU 上での実装では，メモリアクセスがボトルネックとなる．そのため今回の試作では確率的勾配降下法の際に行われるメモリアクセスの特徴を利用し，アクセス回数を削減可能な矩形読出し機能を有するメモリマクロを作成した．本提案マクロは 32kb 6T SRAM Bank を 8Bank 搭載した 256kb マクロとなっている．32kb Bank 内部では 64 本のグ
ローバルワード線（GWL）及び，各 GWL に連なるローカルワード線（LWL）により複数のワードを同時に選択する事が可能である．本マクロでは外部信号により 4×4 から 8×8 の矩形選択同時読出しが可能である．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：1,000,000～10,000,000

試作ラン：ルネサス CMOS SOTB 65nm 3mmx2mm

チップ種別：メモリ

低消費電力シンセサイザブル PLL
東京工業大学工学院電気電子系

岡田 健一, 中田 憲吾, 寺嶋 友樹, 吉岡 透, Ngo Huy Cu

概要：CMOS 製造技術の微細化にあわせレイアウトデザインルールが複雑化している. カスタム設計が主であるアナログ回路において, そのレイアウト設計の工数増大が問題となっており, 設計生産性向上のための手法が必要である. 本研究では, 回路の大部分をRTL で記述でき, 配置配線ツールにより自動配置配線可能な PLL を作成した. 注入同期方式を用いることで位相同期を簡易化でき,小面積・低消費電力で低ジッタな PLL が実現できた. 周波数同期は単純なカウンタ回路で実現でき, 位相同期を注入同期により実現
する. 小面積なリング型 DCO と組合せると, 非常に低消費電力な PLL が実現できる. DCO の消費電力として 400MHz で 0.1mW を達成した.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：10,000～100,000

試作ラン：ルネサス CMOS SOTB 65nm 3mmx2mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

SOTB 構造を用いたサイドチャネル攻撃評価用 AES 暗号回路
立命館大学理工学研究科

中野 将司, 浅川 俊介

立命館大学総合科学技術研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．何の対策も施さず設計された暗号回路は，動作時における内部ノードの論理値と消費電力の間に相関があるため，消費電力波形を多数収集し，差分電力解析および相関電力解析を行うことで，秘密鍵を特定することができる．本試作チップは，バックゲート電圧制御が電力・電磁波解析攻撃へどのような影響を及ぼすのかを調査する目的で，3 種類の未対策 AES 暗号回路とサイドチャネル攻撃対策 RSM（Rotating S-Boxes Masking）方式を用いた AES 暗号回路を搭載した LSI を設計した．本試作チップは今後評価する予定である．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
2mmx1.5mm

トランジスタ数：10,000～100,000

試作ラン：ルネサス CMOS SOTB 65nm

チップ種別：TEG（特性評価回路など）

自律的に動作するマイクロシステムのための電源システムに用いる要素単体
慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦, 五十嵐 一真, 杉浦 隆弥
渡邊 淳史, 折原 大地, 南 快優

概要：チップ単体で自律的に動作するマイクロシステムの実現を目指し, 電源回路とアプリケーション回路の研究を行っている. 電源回路の構成は太陽電池, リングオシレータ, ブートストラップ式チャージポンプ昇圧回路, となっている. 本チップでは50μm×50μm の太陽電池を 4 つ並列にしたもの, リングオシレータ, チャージポンプ昇圧回路をそれぞれ単体で設計した回路を試作した. 太陽電池は Psub-Nwell, Psub-HVNwell, Psub-DeepNwell-Pwell の 3 つの構成で設計した. 初めて用いるプロセスであるため, 各素子単体や, MOS キャパシタ, PAD のスルーなど今後にいかせるようなものを中心にチップ設計を行った.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules

トランジスタ数：100～1,000

試作ラン：ルネサス CMOS SOTB 65nm 2mmx1.5mm

チッ

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電源電圧動作並列型確率的 A/D 変換器
大阪大学大学院工学研究科

松岡 俊匡, 浅野 智大, 山根 梨江, 井上 泰佑

概要：微細 CMOS プロセスを用いて高精度 A/D 変換器を実現するためには，デバイス特性のミスマッチへの対応が不可欠となっている. 従来の並列型 A/D 変換器では，ミスマッチが直接変換精度に影響することになるが，ミスマッチの影響を抑制させるにもプロセスの微細化に対して相対的に大きくなるため，高精度化には限界がある．そこで，高分解能化実現のために素子特性ミスマッチを利用した並列型確率的 A/D 変換器（SF-ADC：Stochastic Flash-ADC）が研究されている．これまで，我々は SF-ADC における線形性向上に成功しているが［ 1 ］，本試作では本技術を SOT-B CMOS プロセスに適用し，より低電源電圧動作で有効であることを示すことを目的としている．なお, 本試作に併せて，容量センサ回路も混載している．

参考文献：T. Asano, Y. Hirai, S. Tani, S. Yano, I. Jo, and T. Matsuoka, "An offset distribution modification technique of stochastic flash ADC," IEICE Electronics Express, Vol. 13, No. 6, p. 20160115, Mar. 2016.

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT）
2mmx1.5mm

トランジスタ数：1,000,000～10,000,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ルネサス CMOS SOTB 65nm

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第
３
章
チ
ッ
プ
試
作
報
告

エネルギー最小点の動的追従を可能にするプロセッサの試作
京都大学大学院情報学研究科

塩見 準, 石原 亨, 小野寺 秀俊

概要：東芝社製の Media embedded Processor （MeP）に基づいて電源電圧と基板電圧を動的に調節可能なマイクロプロセッサを試作した. プロセッサは 4KB の 2 ウェイセットアソシアティブ命令キャッシュと 8KB の命令用 RAM 及び 16KB のデータ用 RAM を搭載する. 上記のキャッシュおよび RAM はスタンダードセルを用いた完全ディジタル型メモリとして実現した. 上記メモリ部とCPU コアロジック部は電源及びウェルを分離し, 両部分回路で独立に電源電圧及びウェル電圧を設定可能である. また, nMOS と
pMOS は独立にウェル電圧を設定可能である. 動作状況に応じてメモリ部と CPU コアロジック部の電源電圧と基板電圧を動的に調節することにより, 動作状況が変わってもプロセッサの消費エネルギーを最小点に保つことを可能にする. 試作後の測定により上記機能が正常に動作することを確認した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，
Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
トランジスタ数：100,000～1,000,000

試作ラン：ルネサス CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロセッサ

Approximate Computing のための Key-Value Store チップ
慶應義塾大学理工学部

松谷 宏紀

概要：Key-Value Store（KVS）はデータを Key と Value のペアとして保存する単純なデータストレージであり, 例えば, データ
ベースのキャッシュ層としてデータセンター等で広く使われている. 我々はこれまでデータセンターでの利用を想定して KVS に対す
る GET 要求や SET 要求を専用に処理するハードウェア（KVS コア）を開発し, FPGA ベースの 10Gbit Ethernet Network Interface
Card に実装してきた. 一方, 今回は IoT デバイスでの利用を想定してこの KVS コアを 2 個の 32kByte SRAM マクロと共に 3mm 各
チップに実装した. KVS コアおよび SRAM マクロの動作検証が主な目的である. 将来的には, CPU コアと併せてこれらをチップ化
し, 過去の類似の入力に対する計算結果を KVS コアを用いて SRAM にキャッシュするようにする. 具体的には, センサー等の入力上位ビットを Key とし, それに対応する計算結果を Value としてキャッシュする. このような Approximate Computing の仕組みを
IoT デバイスに実装することでさらなる消費電力削減を目指したい.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
サス CMOS SOTB 65nm 3mm 角

トランジスタ数：100,000～1,000,000

試作ラン：ルネ

チップ種別：マイクロプロセッサ

1kb 不揮発性 SRAM
東京工業大学像情報工学研究所

周藤 悠介, 山本 修一郎, 菅原 聡

概要：不揮発性パワーゲーティング（NVPG）のエネルギー性能の検証のため，フルカスタム 1kb 不揮発性 SRAM（NV-SRAM）メ
モリアレイを試作した．NV-SRAM セルには，セルの不揮発性記憶素子（MTJ）部にデータを書き込む際の消費電力を忠実に再現で

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第
３
章
チ
ッ
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試
作
報
告

きる擬似セル（8T セル）の構成とした.また各周辺回路の消費電力を個別に測定できるようにした．レイアウト設計には Virtuoso，
回路動作検証は HSPICE を用い，配置配線に関してもカスタムで行った．また，消費電力をモニタリングするため，I/O はデジタ
ル・アナログ混載とした． このチップを用いて，NV-SRAM と通常の 6T-SRAM の動作エネルギーを実測し，これらから，パワー
ゲーティングの性能指標である Break-even time （BET）など，NVPG のエネルギー性能を見積もることができた．そして，NVSRAM を用いた NVPG の有効性を示すことができた．

参考文献：Y. Shuto, S. Yamamoto, S. Sugahara, "Energy Performance of Nonvolatile Power-Gating SRAM Using SOTB Technology", ESSDERC 2016, Sept. 12-15, 2016, Lausanne, Switzerland．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10,000～
100,000

試作ラン：ルネサス CMOS SOTB 65nm 3mm 角

チップ種別：メモリ

FD-SOI プロセスの信頼性評価回路
京都工芸繊維大学グリーンイノベーションセンター
京都工芸繊維大学電子システム工学専攻

古田 潤

駒脇 拓弥, 岸田 亮, 小林 和淑

概要：本研究では FD-SOI プロセスで設計された LSI の信頼性の評価と向上を目的とし, 耐放射線フリップフロップ（FF）とアンテ
ナダメージの影響を測定する回路を試作した. 耐放射線 FF では低電力 FF である ACFF を基に, 回路性能のオーバーヘッドを数%に抑えて放射線耐性を向上させた FF を提案した. 白色中性子ビームを照射して放射線耐性の評価を行った結果, 通常 FF ではエラーが53 個生じたのに対し, 提案 FF ではエラーが発生しなかった. アンテナダメージの測定回路では発振周波数測定によりアンテナダ
メージを評価する発振回路を試作した. アンテナの接続方法として, 最もダメージを受ける AG 構造, ダイオードにアンテナを接続する DI 構造, ダイオードに加えて上層配線を用いた DIU 構造の 3 種類を設計した. 測定の結果, AG は発振周波数低下によりダメージを受けていた. DI と DIU はダイオードによりダメージを同程度緩和していた.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）
3mm 角

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000～1,000,000

試作ラン：ルネサス CMOS SOTB 65nm

第4章

4. 1

VDEC 概要
組織概要

東京大学大規模集積システム設計教育研究センター

2 年を単位として 2 名の教官を派遣する「流動教官制度」（略称 VDEC）
は，日本の国公私立大学と工業高等専門学を開始した．（平成 16 年度からは国立大学法人になった校における VLSI 設計教育の充実と研究活動の推進のたことに伴い「客員研究員制度」に名称変更）

めに平成 8 年 5 月に全国共同利用施設として発足した．

平成 20 年 4 月からは「協力教員制度」を開始し，現当時は専任教官 5 名と事務官 1 名という小さな組織で在は 10 大学の各拠点校の協力教員が移籍することなくあったが，平成 9 年度には専任教官 2 名と事務官 1 名が増員され，現在は専任教員 9 名，客員教授 1 名，そして20 名以上の非常勤スタッフや学外協力研究員が在籍しその運営を担っていただいている．（下記参照）
さらに産業界との連携のため，1 名の客員教授に協力をお願いしている．
センターの事務については，センターの非常勤スタッている．
また，平成 9 年 4 月から平成 19 年 3 月まで，全国 9
大学の VDEC サブセンターから連携を密にする目的で，

フと工学系・情報理工学系研究科等事務部が連携をとり行っている．

流動教官派遣大学
年

度

派

遣

大

学

平成 9・10 年度

東北大学，横浜国立大学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北海道大学  協力教員派遣大学

91

第 章

北海道大学，東北大学，東京工業大学，金沢大学，京都大学，京都
工芸繊維大学，大阪大学，広島大学，九州大学，立命館大学

4-1

4VDEC 概要

VDEC2016_J.indb 91

2016/12/07 17:30

4. 2

人事報告

VDEC 人事

協力教員センター長・教授

浅

田

邦

博

高

木

信

教

授

藤

田

昌

宏

（東京大学工学系研究科電気系工学専攻教授）

客 員 教 授

森

村

浩

季

池

田

一
誠

（東京大学工学系研究科電気系工学専攻教授）
真三也（東京大学工学系研究科電気系工学専攻准教授）

徹

竹

理

門

（東京大学工学系研究科電気系工学専攻准教授）

朱弘（平成 27 年 9 月まで）
博

教

Mai

Khanh

教

松

本

高

士

特任研究員

丸

山

智

史

特任研究員

藤

原

特任研究員

島

本

直

伸（平成 27 年 9 月から）

主

宮 澤

紀

美（工学系研究科総務課


准

教

授

高

宮

准

教

授

飯

塚

特任准教授

名

倉

特 任 講 師

池

野

助

教

助
助

査

哲

田
中

吉

郎
充

誠

平成 28 年 4 月から）
一 般 職 員

内

田

千代美（

〃

）

4-2
第 章

92

4

VDEC 概要
VDEC2016_J.indb 92

2016/12/07 17:30

平成 27 年度大規模集積システム設計教育研究センター運営委員会委員
氏

名

浅

田

邦

光

所

属

等

博

大規模集積システム設計教育研究センター長

石衛

大学院工学系研究科長

池

田

誠

大学院工学系研究科

坂

井

修

一

大学院情報理工学系研究科

中

野

義

昭

大学院工学系研究科

荒

川

泰

彦

生産技術研究所

高

木

信

一

大学院工学系研究科

教授

三

田

吉

郎

大学院工学系研究科

准教授

藤

田

昌

宏

大規模集積システム設計教育研究センター

教授

高

宮

真

大規模集積システム設計教育研究センター

准教授

飯

塚

也

大規模集積システム設計教育研究センター

准教授

哲

教授
教授

教授

教授

平成 27年度大規模集積システム設計教育研究センター全国運営協議会委員名簿
氏

名

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

教授

池

田

誠

東京大学大学院工学系研究科電気系工学専攻

教授

高

木

信

一

東京大学大学院工学系研究科電気系工学専攻

教授

本

村

真

人

北海道大学大学院情報科学研究科情報エレクトロニクス専攻

大

見

忠

弘

東北大学

一

色

剛

東京工業大学学術国際情報センター

一哉

東京工業大学ソリューション研究機構

益所

情報支援部門

教授

教授

澤

政

生

早稲田大学基幹理工学部電子物理システム学科

北

川

章

夫

金沢大学理工研究域電子情報学系

河

口

信

夫

名古屋大学大学院工学研究科計算理工学専攻

小野寺

秀

俊

京都大学大学院情報学研究科通信情報システム専攻

松

俊

匡

大阪大学大学院工学研究科電気電子情報工学専攻

浦

藤

寛

教授

4-2

教授

93

教授

4

准教授

広島大学ナノデバイス・バイオ融合科学研究所集積システム部門

人

九州大学（大学院システム情報科学研究院情報知能工学部門

野毅

立命館大学理工学部電子情報工学科

兵

庫

明

東京理科大学理工学部電気電子情報工学科

黒

田

忠

広

慶応義塾大学理工学部電子工学科

吉

本

雅

彦

神戸大学大学院システム情報学研究科

教授
教授

教授

教授）理事・副学長

VDEC 概要

安

教授

第 章

岡

教授

名誉教授

柳

Mattausch Hans Juergen

VDEC2016_J.indb 93

属

教授
教授

2016/12/07 17:30

4. 3

決算報告

運営費交付金

1.

事

（千円）

項

収入（予算配分）額

支

出

額

過

不

足

共通経費

279,590

251,298

28,291

研究経費

17,065

14,9732,091

計296,655

266,271

30,382

額

平成 27 年度受託研究

2.

教員名

委

託

者

研

究

題

目

受託金額（円）1

浅田邦博

文部科学省ナノテクノロジー
プラットフォーム

微細加工プラットフォーム実施機関

67,003,200

2

浅田

邦博

（株）豊通エレクトロニクス

先端集積回路の評価・解析技術高度化の研究

5,000,000

3

浅田

邦博

独立行政法人

日仏マイクロナノ加工に関する研究基盤技術ワークショップ

2,250,000

計

74,253,200

日本学術振興会
合平成 27 年度共同研究

3.

教員名

申

込

者

研

究

課

題

受入金額（円）和田

一実

華為技術日本株式会社 日本研究所

シリコンフォト二クスの直接結合技術に関する研究

18,430,000

2

浅田

邦博

（株）アドバンテスト

電子線制御のための微細構造の研究

2,270,000

3

浅田

邦博

（株）野田スクリーン

受動部品内蔵パッケージ用評価チップの研究

1,500,000

4

浅田

邦博

（株）野田スクリーン

薄膜技術応用パッケージ用評価チップの研究

1,000,000

5

高宮

真

（株）村田製作所

細粒度プロセッサ内蔵電源（IVR）の研究

6,600,000

6

浅田

邦博

森田テック（株）

マイクロ磁界プローブの研究

1,080,000

7

和田

一実

日本電信電話株式会社

革新的 Si/Ge アクティブフォトニクスデバイ
スの研究開発3,000,000

4-3

8

高宮

真

日本電信電話株式会社

高効率エネルギーハーベスティング回路に関する研究3,000,000

94

9

浅田

邦博

（株）アドバンテスト

先端 LSI 開発環境・テスティング技術

15,000,000

4

10

浅田

邦博

（株）アドバンテスト

ナノギャップ電極と流路の集積化によるセンサ素子の研究5,000,000

VDEC 概要

11

浅田

邦博

株式会社ロジック・リサーチ

フルデジタル PLL シンセサイザー回路の研究

500,000

12

浅田

邦博

富士ゼロックス株式会社

薄膜技術応用パッケージ用評価チップの研究

1,000,000

13

藤田

昌宏

アイシン・エイ・ダブリュ株式会社

ソフトウェア開発のための形式的解析技術

300,000

14

藤田

昌宏

アイシン・コムクルーズ株式会社

ソフトウェア開発のための形式的解析技術

150,000

15

藤田

昌宏

アップウィンドテクノロジー・
インコーポレイテッド

ソフトウェア開発のための形式的解析技術

150,000

第 章

1

合

4.

計

43,247,000

平成 27 度寄附金
受入件数：2 件

受入額計32,400,000 円（株式会社半導体エネルギー研究所・株式会社アドバンテスト）

VDEC2016_J.indb 94

2016/12/07 17:30

第5章
5. 1

研究報告

全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

43

13

29

協力教員

62

23

49

著書（冊）

特許（件）

受賞（件）

20

2

8

7

37

0

0

2

5-1
第

95

章 研究報告5

VDEC2016_J.indb 95

2016/12/07 17:30

5. 2

研究室構成員（平成 27 年度）

浅田・池田・名倉・飯塚研究室構成

高宮研究室

浅

田

博 教授

高

宮

名

倉

徹 准教授

井

口

俊

太 博士 3 年

飯

塚

也 准教授
（現在 UCLA 留学中）

山

内

善

高 修士 2 年

本田雅

宣 修士 2 年

定

勲 修士 1 年

邦哲Nguyen Ngoc Mai Khanh
吉

川

俊

蔡

博士 2 年

Parit Kanjanavirojkul
楊

VDEC 助教之 博士 3 年

真 准教授

驍 博士 1 年

峠仁

人 修士 2 年

池田研究室構成森一

倫 修士 2 年

池

田
山

矢

野

智比古 修士 2 年

丸

都

井

敬 修士 2 年

金古賀尚 修士 2 年

田丈

修士 2 年

Md.Maruf Hossain

村

崔

織

田

勇

冴 修士 1 年

鹿野真

弘 修士 1 年

上

原

松

川

慧 修士 1 年

池田

鍇 修士 1 年

金許智

史 研究員（現在豊橋技科大）雄

鉉 博士 1 年

雅

人 修士 2 年（現在日立製作所）伝琪 修士 2 年（現在

セールスフォース・

大

典 修士 2 年

ドットコム）
司 修士 1 年

木悠大 修士 1 年

今林

伊

藤

貴

亮 学部 4 年

谷明

翰 学部 4 年

霓

鈴
陳

誠 教授

好 修士 1 年
淳 学部 4 年（現在渕正レバレジーズ）

崇 学部 4 年

寺尾直

樹 学部 4 年

斎

藤僚

介 学部 4 年

三田研究室構成員（平成 27 年度）

杉

山

泰

基 学部 4 年

三ルブラッスール エリック 特 任 研 究 員（ナノテクノロ平田知

啓 学部 4 年

中村光

貴 学部 4 年

田

吉

郎 准教授
ジ ー・ プ ラ ッ ト フ ォ ー ム
技術支援担当）藤原

誠 特任研究員（ナノテクノロジー・プラッ

藤田研究室

5-2

藤

田

昌

宏 教授

松

本

高

士 助教

島

5

章 研究報告川

Shridhar Choudhary

尾

太

直

特任助教

博士 2 年Wang Qinhao

本

修士 2 年

修士 2 年

Conrad JinYong Moore

修士 2 年

岩田健太郎 修士 1 年

木

村

悠

石

山

薫太郎 学部 4 年

丸

岡

大

村

智

紀 技術職員（武田先端知クリーンルーム

小

島

直

子 事務補佐員河井哲

子 事務補佐員渡邊

かをる 事務補佐員（ナノテクノロジー・プラッ管理室）

トフォーム事務局）
広沢介 修士 1 年
浩 学部 4 年

公

彦 学術支援職員（ナノテクノロジー・プ
ラットフォーム

武田クリーンルーム

管理室担当）
佐藤

昇 技術補佐員（ナノテクノロジー・プラッ
トフォーム

VDEC2016_J.indb 96

東日本方面コー澤

修士 2 年

Lu Yi

伸 特任研究員（ナノテクノロジー・プラッ
ディネータ）郎 修士 2 年

Hossein Izadi Rad

技術支援担当）トフォーム代表機関

Amir Masoud Gharehbaghi

第

96

トフォーム

新川崎担当）

2016/12/07 17:30

菅野

修 技術補佐員（ナノテクノロジー・プラッ
トフォーム

近

藤

尚

高木・竹中研究室構成

新川崎担当）

子 技術補佐員（ナノテクノロジー・プラッ
トフォーム

利用者支援担当）

高

木

竹

中

信

一 教授
充 准教授

岩

下

竜

馬 VDEC 共同研究員（アドバンテスト）金閔洙 （特任研究員）

佐藤善

亨 工学系共同研究員（ナノックスジャパ

程勇鹏 博士 3 年（工学系）

ン）

玉虓 博士 3 年（工学系）

関

口

亮

太 工学系共同研究員（キヤノン研究所）

朴珍

權 博士 3 年（工学系）

高

田

晃

広 VDEC 共同研究員（アドバンテスト）

張志宇 博士 3 年（工学系）

瀧

澤

昌

弘 VDEC 共同研究員（アドバンテスト）

韓在

勲 博士 2 年（工学系）

中

山

雄

太 工学系共同研究員（コニカミノルタ）

亢

山

下

直

也 博士 3 年

金森

功 博士 3 年（現在

日立ハイテクノロ

ジーズ）
坂

本

直

井

上

岡

本

有

瀬戸口
宇
海

後

健 博士 2 年（工学系）
藤裵佑彊 博士 2 年（工学系）

高

寛 博士 1 年（工学系）

泰

彦 博士 1 年（工学系）

成也 修士 2 年（工学系）

之 修士 2 年
（現在

ヤマハ）

高

周 修士 2 年（現在

ファナック）

柯夢

南 修士 2 年（工学系）

貴 修士 1 年

佐々木和

哉 修士 2 年（工学系）

良太 修士 1 年

安大煥 修士 2 年（工学系）

野祐

輝 学部 4 年（現在

保実

則 学部 4 年（現在

宮研究室

生産技術研究所高

修士 1 年）

内昌治研究室

生産技術研究所

竹

島

小

澤

悠

平 修士 2 年（工学系）

武

内

和

治 修士 1 年（工学系）

加藤

修士 1 年）

尹

尚希 修士 1 年（工学系）

辰宇 修士 1 年（工学系）

尚

希 学部 4 年（工学部）川原健太郎 学部 4 年（現在

東京海上日動）

廖

竹

城

雄

修士 1 年）

関根

インターンシップ生

嶋田

大 学部 4 年（現在

Chatard Charles 工学系研究科

巧 修士 1 年（工学系）

絢 学部 4 年（工学部）（現在 INSA de Lyon 博士課程）

5-2
第

97

章 研究報告5

VDEC2016_J.indb 97

2016/12/07 17:30

5. 3

研究概要

浅田・名倉・飯塚研究室（http://www.mos.t.u-tokyo.ac.jp）

究に取り組んだ．本研究では PWPLL の製造ばらつき耐性を向上させるため，発振器のリング段数を制御する手法とリングの負荷容量を制御する手法を提案し，試作チップの測定から両手法の有効性を確認した．ま

電源雑音測定・解析・低減手法

た，PWPLL の仕様として出力周波数範囲と分周率，

浅田邦博，名倉徹，飯塚哲也，鹿野真弘，松川慧，

PVT ばらつきの範囲を入力し，所望の周波数範囲内で

寺尾直樹

ロックする PWPLL を合成し，そのレイアウトと特性

LSI のプロセス微細化による消費電力の増加で，電を出力する手法を提案した．

源の寄生インピーダンスに起因する電源電圧変動，電さらに，PLL 回路の測定手法に関して取り組んだ．

源ノイズがLSIの動作に与える影響が深刻化している．

本研究では，DTC により位相変調の施された信号を

電源ノイズの低減には一般的にパッシブデキャップ

PLL 回路へ入力し，その応答を TDC によりディジタが用いられるが，大きな容量を得るためには大きな面

ル信号として読み出すことで伝達関数の測定を実現し積コストがかかってしまうため，アクティブの電荷注ている．

入を考えることで面積コストの低減を目指した．しかし，今までの研究では電荷の注入量は議論されていなかったため，我々はある仮定の下でのアクティブ電荷注入に関して注入電荷量を解析・モデル化し，またそ

浅田邦博，名倉徹，飯塚哲也，峠仁人，古賀丈尚，の解析に基づく電荷注入を実現する回路を設計した．

矢野智比古

具体的には，オンチップ電圧ドロップ検出器，注入コ

微細プロセスの恩恵をデジタル回路が受ける一方

ントローラ回路，電荷注入キャパシタ回路の 3 つであで，電圧ヘッドルームの減少などによりアナログ回路

る．これらを用いたポストレイアウトシミュレーショ

は負の影響を被っている．時間領域回路ではデジタルンにおいて，
約30％のノイズ低減と，パッシブデキャッ信号のエッジの遷移によってアナログ信号を表現する

プと比較して約 70 ％の面積低減を実現した．

ので，微細プロセスにおけるアナログ回路の問題の解

また，寄生インピーダンス・電源電圧変動の影響は決策となりうる．本研究では，基本的なアナログ回路

チップ内部だけではない．LSI は製造後にテスト検証の構成要素として，時間領域アナログアキュムレータ

を行うが，テスタと実機のインピーダンスの不一致のを提案した．提案するアキュムレータでは，時間領域ため電源電圧変動の波形が異なり，テストにおける信号をゲーテッドインバータによる 1 つのリング上をOverkill/Underkill を生み出す要因になる．今回，電伝搬する2つのパルスの時間差として保持することで，源電圧変動をフィードバックしてリアルタイムに電流

遅延時間のミスマッチに起因するドリフトエラーを抑補償を行うことにより，任意の電源インピーダンスをえている．
その回路の他に時間領域回路の代表例には時間デジ

98

圧変動が実機のものに模擬できているかどうか検証実

タル変換器がある．時間デジタル変換器は素子の持つ験を行った．その結果，補償電流を流して電源電圧変伝搬遅延時間を利用して 2 つの信号のもつ時間差をデ

5

動をもとの特性から変化させることに成功した．ただジタル信号に変換する回路であり，本研究ではその方し，現時点では電圧変動の振動の周波数を大幅に変化

式の 1 つのパルス縮小型時間デジタル変換器に注目しさせることが困難なため，さらなる精度向上が期待さた．従来のパルス縮小型時間デジタル変換器には変換れる．

方式に由来した非線形性が存在し，線形性とサンプリ

章 研究報告模擬できるテスタ用電源回路を設計・試作し，電源電

第5-3

時間領域制御を用いた CDR・TDC 回路

ングレート・消費電力・ジッター性能との間にはその問題に起因したトレードオフがある．本研究ではその時間領域制御を用いた PLL 回路問題を新たな設計によって解決し，従来の方式と比較

浅田邦博，名倉徹，飯塚哲也，吉川俊之，都井敬，

して高サンプリングレート，低消費電力，低ジッター

陳明翰

を実現した．

私たちは時間領域制御を用いた PLL 回路に関する研VDEC2016_J.indb 98

時間デジタル変換器は様々な応用例があり，以下の

2016/12/07 17:30

研究においても時間デジタル変換器が使用されてい流分布を推定する．これは低コストな非破壊検査手法

る．シリアル通信において，通信速度の向上や通信量

として，電源網のテストやハードウェアトロイの検出あたりの電力消費量といった指標はこれまでも重視さなど多分野で応用できると考えられる．提案手法の有れていたが，待機状態と通信状態を含めた，通信シス

効性を示すために，測定系に乗るノイズをシミュレー

テム全体での電力消費量はあまり重視されてこなかっ

ションし電流推定の誤差に対する影響を算出した．また．しかしながら，特に間欠的なシリアル通信システ

た，電磁界シミュレーションを用いて提案手法によっ

ムの消費電力量の最適化を考える際には，通信時の電て電流推定が可能であることを示した．

力効率を上げるだけでなく，待機状態における電力を最小化し，かつ起動を高速化することで待機状態を出来る限り長く維持することが重要である．これを実現

時間領域分光法を用いたサブミリ波 CMOS センシング

するためのクロックデータ再生回路の新しい方式としシステムて，Cycle Lock Gated Oscillator を利用したものが提

浅田邦博，名倉徹，飯塚哲也，Nguyen Ngoc Mai-

案された．しかしながらこの方式では，フィードフォ

Khanh，Parit Kanjanavirojkul，鈴木悠大，中村光貴，

ワードアーキテクチャや発振器の量子化誤差に起因す杉山泰基

る周波数誤差の大きさが問題となっていた．そのため，

本研究の目標は，時間領域分光法（TDS）技術に基新たにデジタル制御器を用いたフィードバックアーキ

づいて，センシング用途のために，サブミリ波（THz）

テクチャと，フラクショナル遅延制御法を採用するこ

トランシーバを実装することである．ガラス基板上にとで，その問題を解決した．

フリップした CMOS によって広帯域パルス発生器の実現が提案されている．このパルス発生器の特徴は・
ゼロ待機電力・早い開始時間・高い効率・さらに最大半導体フォトダイオードを用いた放射線検出器
浅田邦博，名倉徹，飯塚哲也，楊驍，許鍇

周波数が CMOS の Fmax に限っていないである．
受信機の方ではサンプリングを用いたパルス受信機

近年注目されているシンチレーション検出器は，放の設計を提案してある．時間領域分光法（TDS）の検

射線核種の特定や到来角の推定などもでき，様々な波方法である等価時間サンプリングを用いて受信パル

分野に応用されている．先行研究はシンチレータ，

スの検波および波形の取得を行う．アンテナのインSPAD（Single Photon Avalanche Diode）アレイ，マ

ピーダンスとミキサ部の入力インピーダンスの整合・

ルチコート材料，ピンホールで構成された検出器を

不整合を電圧制御抵抗として使用する NMOS および

提案し，発光する電子の軌跡を推定する方法を検証しそのゲートに印加するサンプリングパルスによって切ました．しかし，検出や推定には時間が大量にかかり替えることで受信パルスのサンプリングを行う検波る．そこで，本研究はピンホール配置や SPAD 配置の器を設計中である．

周期性を利用し，高速にシンチレータ内の点光源を検システムのアレーアンテナについても検討されて出する手法を提案した．シミュレーションの結果よる．近年ミリ波帯域において，オンチップのアレーア

り，20 um の精度で 20 〜 40s で点光源の検出が可能でンテナが実現されているが，各アレーに与える遅延のあることを確認した．SPAD アレイについて，Pwell/

タイミング調節の厳しさや開口長の制約により，鋭いDeepNwell をブレークダウン領域とする構造の SPAD

ビームを作ることは難しい．
本研究では，鋭い指向性でなくても，多数の指向性

率読み出し回路を持つ 31x31 ピクセルの SPAD アレイを用意すれば，空間に存在する物体の位置・形状を推5-3も試作して，短時間パルス（40 ns）微弱な光を検出定することが可能であると考え，幅を持つパルスを送できることも実験で確認した．

信した時の受信電界のセットを用いて空間を可視化す

99

将来のアプリケーションのために，材料を介してテ
LSI セキュリティ向上のための表面磁界測定

ラヘルツの透過特性についても検討されている．テ

浅田邦博，名倉徹，飯塚哲也，Khanh，織田勇冴，

ラヘルツ時間領域分光法（THz-TDS）の登場により

平田知啓

近年研究が進められつつあるテラヘルツ波について，

近年，回路の微細化に伴いチップのテストはより難

THz-TDS 装置を用いてその基本特性の測定とサブミ

しくなっていて，高速で低コストなテスト手法が求め

リ波フィルタのテラヘルツ波吸収特性の測定を行った

られている．本研究では LSI からの漏洩磁界を用いた結果，作製したサブミリ波フィルタに特有と思われる手法を提案する．提案手法では漏洩磁界を磁界プロー

吸収を確認することができた．

5

章 研究報告る手法を提案・検証した．

第が一番低い DCR を表すことが確認した．また，高効

ブを用いて測定し，得られた磁界マップから LSI の電

VDEC2016_J.indb 99

2016/12/07 17:30

藤田研究室

極微細プロセス技術における集積回路の信頼性の向上（http://www.cad.t.u-tokyo.ac.jp/）

浅田邦博，名倉徹，飯塚哲也，森一倫
プロセス微細化が引き起こすデジタル回路の信頼性の問題のひとつとして NBTI 劣化がある．NBTI 劣化

Efficient Topological Matching Among Multiple

対策回路の設計のために，詳細で高速なシミュレー

Circuits

ションが必要である．本研究では潜在的な NBTI 劣化

藤田昌宏，ガラバギアミルマスード，ホセインの状態を含めて計算を行うことで詳細にシミュレー

ディラド

ションを行う方法の提案を行った．

イザ

複数の回路において似た部分や異なる部分を認識す提案手法では NBTI 劣化の物理現象を逐一計算するることは，回路を統合したり誤りを検出したり，
リバー

ことで潜在的な NBTI 劣化の状態を記録する．回路動

スエンジニアリングしたり，冗長性を確認するために

作中の NBTI 劣化の高速な変化に対しても NBTI の周重要であるばかりではなく，IP ライブラリを管理す

波数依存性を用いて高精度な近似を行いながら計算するためにも有用である．本研究では，2 つあるいは 3

ることで高速に計算可能である．

つ以上の論理回路中で最も大きな共通回路部分を検出する手法を提案した．ゲートレベルのネットリストが与えられたとき，まず回路をグラフとして表現する．

高精度アナログ - ディジタル変換回路（High-次に，シグニチャの生成とマッチングに基づく新たなperformance A-D Converters）

手法によって最大の共通サブグラフを検出する．シグ

浅田邦博，名倉徹，飯塚哲也，Md.Maruf Hossain，
伊藤貴亮，斎藤僚介

ニチャは回路要素のファンイン・コーンのトポロジに基づいて定義する．2 つの回路が与えられたとき，最統計的コンパレータのランダムなオフセット電圧ば初にそれらの回路の間で一意のシグニチャをもつ回路

らつきを解析し，統計的コンパレータを用いたアナ要素をすべて見つける．その後マッチング領域を定義

ログ - ディジタル変換回路（ADC）の性能評価モデル

された拡大ルールに基づいてできるだけ拡大する．こを提案した．まず，統計的コンパレータの分解能と他れ以上マッチング領域を拡大できなくなるまで，繰りのパラメータの関係を確率密度関数で表現した．そし返し一意なマッチングを見つけマッチング領域を拡大て，出力コードの各アナログステップ間の相関を無視することを行う．IWLS2005 ベンチマークによる実験する近似を用いて統計的コンパレータの歩留まりを計の結果，2 つの 160,000 ゲートの IP の間での完全なマッ算するために各デザインパラメータと性能の関係を導チングを 5 分で見つけることが可能となった．本手法

いた．モンテカルロシミュレーションにより，計算結

では，以前の我々のグラフマッチングに基づく手法に果の妥当性を確認し，歩留まりが 0.8 以上という現実

比べて，マッチした領域が同等かそれ以上の大きさの的な値ではこのパフォーマンスモデルは統計的 ADC

場合でも 2 桁以上高速である．

の正確な歩留まりを計算できることを示した．提案したモデルを統計的コンパレータによるサブレンジング
ADC に適用し，従来の確定的アーキテクチャと新しい確率的手法の最適なバランスが存在することを明ら

藤田昌宏，ガラバギアミルマスード，川尾太郎
専用ハードウェアは，汎用機よりも速度やエネル

また，ADC で用いられるサンプルホールド回路はギー効率で優れている．プログラム可能な回路である

非線形歪みを発生させ，それにより ADC の変換精度

FPGA を用いることで，チップを製造することなく，

第

5-3

かにした．

FPGA を用いた計算の高速化が悪化する．この歪みは理論解析が行われており，サ特定の計算に最適化された回路が構築できる．本研究5ンプルホールド回路の設計パラメータに応じて変化さ

ではニューラルネットワークシミュレーションと電磁せることが可能であることがわかっている．今回はサ界解析の高速化を考える．ニューラルネットワークとンプルホールド回路の歪み測定を行うことで理論解析

は脳の機能を数学的に表したモデルである．本研究モデルと実際の回路で発生する歪みの整合性を確認すでは，FPGA 上に高度にパイプライン化された回路をることを目指した．現在，測定用のチップの設計を行構築し，スパイク型ニューロン 1024 個のネットワー

い，歪みの測定が行えることをシミュレーションで確

クを生体比 47 倍で動作させることに成功した．この認した．

回路はさらに大きな神経回路網にも対応できるよう

100

章 研究報告に設計されており，現在は複数の FPGA チップを使った数万ニューロンの大規模化について研究中である．
電子機器の小型化・高性能化に伴い，電磁干渉の問

VDEC2016_J.indb 100

2016/12/07 17:30

題はより深刻になってきている．電磁界シミュレー

リップフロップの値を周期的に記録する手法を検討しタの性能が不足しているため，コスト高な実機試験た．記録されたフリップフロップの値を用いて過去の状が中心となってしまっている．この問題を解決すべ

態変数を復元し解析することで，電気的故障が生じる

く，2D，3D シミュレーションに対して FPGA を用い部分を特定する．いつ，どこで電気的故障による値のた高速シミュレータを実装した．元のプログラムは約変化が生じたかはわからないため，記録された値のう

100 MCell/ 秒でシミュレーション可能である．マル

ちどれが誤りであるかの判別が主な課題となる．

チコア版のプログラムはシングルコアの 2 倍高速である．本研究の FPGA 実装版ではマルチコア版の 5 倍高速（1130 MCell/ 秒）である．

実時間組込みソフトウェア解析のための HW/SW 協調
検査藤田昌宏，木村悠介

ゲートレベル設計とのマッピングによる高位 ECO 手法
藤田昌宏，ガラバギアミルマスード，王勤浩

組込みシステムのソフトウェアが複雑化する中で，ソフトウェアの検証をより短時間で行うことが重要に

実際のハードウェア設計フローでは，最後の段階でなっている．割り込み処理は組み込みシステムを特徴

バグの修正や仕様が変更される場合がある．設計コス付ける機能の 1 つであり，本研究ではこの割り込み処

トと市場での競争力を考えると，設計者は最初から全理の検証方法に注目する．本研究では，割り込み処理体の設計フローを再実行することを望まない．エンジを網羅的に解析する手法を提案した．また，膨大になっニアリングチェンジオーダー（ECO）とは，バグのてしまう実行パス数を削減するために，入出力データ

修正や当初の仕様からの変更が原因で起こる，設計にから制約情報を抽出して検証に利用する手法も提案し対する仕様変更の要求である．この ECO は小さな変た．変数の依存関係を利用する実装によって，昨年の更と予想される．

成果以上に実行パス数を削減することに成功し，実用

高位合成を用いた設計手法は，設計の抽象化を高め，されている例題でも十分に動作することが確認できた．

市場投入までの時間を短縮することができるので，新しいアルゴリズムを実装するために使用される．しかし，高位記述での仕様の小規模な修正に対し，高位合成後のRTL記述は大幅に変化する．そこで本研究では，

ソフトウェアの自動合成
藤田昌宏，木村悠介，石山薫太郎

高位記述レベルでの ECO 手法を提案した．まず，元ソフトウェアの不具合箇所を効率的にデバッグするの回路トポロジー（データフローグラフの一部）を固ために，いくつかの入出力例から自動でソフトウェア

定し，その後，部分的な演算（データフローグラフのの一部分を合成する手法について研究を行った．探索ノード）をプログラム可能なデータパスで置換する．

範囲を制限することにより，全入出力パターンに言及

ここでは ECO をある等価な問題に変換し，SMT ソル

することなしに，ツールが提示するいくつかの入力にバーで自動的に解を得る．さらにこの問題を設計仕様

対する正しい出力を人間やシミュレータが回答するだが与えられていない場合にも適用した．実験結果はいけで合成が可能である．故障箇所が特定されている際

くつかの高位 ECO の実例について有用であることをのデバッグや，記述の難しい箇所の自動合成に活用で示している．

きる技術である．

5-3
藤田昌宏，ガラバギアミルマスード，岩田健太郎

HW 設計のリバースエンジニアリング手法

101

第トレースバッファを利用した電気的故障のデバッグ

藤田昌宏，木村悠介
ゲートレベル回路と高位記述の間の関係を開発者に

配置配線処理で考慮すべき要素は増大する中，論理的

分かりやすく提示することを目標に，ゲートレベル回機能は正しく設計されているが，チップを製造して動路のリバースエンジニアリング手法についての研究を作させると同じ入力に対して出力が正しい時と誤って行った．特に，ゲートレベル回路では状態遷移マシン

いる時が混在する場合がある．その原因が電気的故障が実装されていることが多く，これが高位記述とのである．このバグはチップ内の温度変化や電源電圧の対応関係を調査することの障害になっていると考え，降下，配線同士のクロストークなどによって生じる．こゲートレベル回路から状態遷移に関連するフリップフ

れはランダムに発生するため，デバッグに数ヶ月掛かロップを抽出する方法を提案した．これによって高位るなど非常に時間を要する．そこで，本研究ではトレー記述のコントロールフローグラフと状態遷移マシンのスバッファというメモリを利用することよって一部のフ状態遷移を比較することができる．

VDEC2016_J.indb 101

5

章 研究報告半導体技術の進歩によりチップの高集積化が進み，

2016/12/07 17:30

高宮研究室（http://icdesign.iis.u-tokyo.ac.jp/）を利用することで ECDSA の署名生成時間の短縮を実現した．SOTB 65 nm CMOS による実装により，標準電源電圧 1.1V において署名生成時間およびエネ
ルギとしてそれぞれ 330 us, 13.9 uJ を実現し，エネル

電子機器のエネルギー自立動作に向けた集積パワーマネ

ギ最小動作点である電源電圧 0.3 V において，署名生

ジメント回路システム

成 2.3 ms, 生成エネルギ 1.68 uJ を実現した．実装面積

高宮真，桜井貴康

は 1.92 mm2 であった．さらに，高基数モンゴメリ乗算

エネルギー自立動作の実現こそが IoT デバイス，ウ

器による面積・遅延時間トレードオフの検討を行った．

エアラブル機器，体内埋め込み機器など，ヒト・モノ

SOTB 65 nm CMOS 論理ライブラリを用いた 1024 bitとエレクトロニクスを一体化する上でキー技術であRSA 暗号の論理合成により実装例では，基数 1024 bit にり，これには消費エネルギーの低減とエネルギー供給

おいて暗号化を 81 us で実現可能であることを示した．

手段確保の両輪が必要である．そこで，電子機器のエ
ネルギー自立動作に向け，LSI の低エネルギー動作向けと無線給電・エネルギーハーベスティング向け両方

ダイナミック回路を用いた自己同期システムの放射線耐の集積パワーマネジメント回路システムの研究を行っ性の検討ている．具体的には，（1）電源コード外皮からの容量

池田誠，崔伝琪性結合エネルギーハーベスティング，（2）RF エネル

ゲート単位で終了検出しハンドシェークを実現する

ギーハーベスティング回路の高感度化，（3）低消費電

非同期制御（以下自己同期回路）は，製造ばらつきや力と低位相ノイズを両立した 39MHz 水晶発振回路の電源雑音に対する耐性が強く低電源電圧下においても研究を行った．

安定して動作する．一方で，プロセスの微細化，動作電圧の低下に伴いダイナミック回路における放射線耐性が大きな問題となることが予想される．そこで，本有機トランジスタを用いた大面積・フレキシブルエレク

研究では，自己同期回路の基本セル中の回路におけるトロニクスの新アプリケーション提案と実証

各ノードへの中性子線照射を想定した電荷注入を行っ

高宮真，染谷隆夫，桜井貴康

た際の誤動作確率を，電荷注入タイミング（時間分布）

電子機器を身にまとうウエアラブル型デバイスや電および簡易面積推定手法から見積もった各ノードの空

子機器を体内に埋め込むインプラント型デバイスでは間分布から求める手法の検討を行った．同一回路に対フレキシブルで大面積なエレクトロニクスが求められして，考えうるネットリストおよびトランジスタ配置

る．そこで，薄いフィルム上に印刷で作成可能な有機に対して網羅的に誤動作確率を求めることで，放射線トランジスタを用いた大面積・フレキシブルエレクト

耐性の最も強いセルを見積もっている．

ロニクスのアプリケーション提案と実証を染谷研究室と共同で行っている．最近では「義手の制御用の筋電測定シート」「おむつ用ワイヤレス尿漏れ検出セン

CMOS 混載型静電マイクロアクチュエータのデジタル

サシート」「音で発熱を知らせる腕章型発熱アラーム」

制御方式の検討の提案と実証を行った．

池田誠，丸山智史
アナログ系の MEMS デバイスをデジタル領域で制5-3御する手法の検討を行った．静電駆動型マイクロアク

102

チュエータに対し，MEMS デバイスが追従できない

第

池田研究室

（http://www.mos.t.u-tokyo.ac.jp）

章 研究報告5

周波数での PWM 偏重による制御と同時に，時分割方式で駆動と容量測定による変位検出を行い，ΔΣ変調による制御の検討を行った．

高性能暗号エンジンの実現
池田誠，田村雅人，池田司
楕円曲線暗号を利用したデジタル署名アルゴリズム

スマートイメージセンサを用いた三次元計測
池田誠，金雄鉉，上原大典，今林淳，谷渕正崇

ECDSA の署名生成回路に関する検討を行った．パイ

本研究では変調光投影により背景光除去性能を有す

プライン型のモンゴメリ乗算器を提案するとともに演る三次元形状計測向けのイメージセンサおよびそのピ算順の最適化を行うことで，従来型のモンゴメリ乗算

クセル回路の検討を行った．ロックイン型ピクセルに器と比較して 1.6 倍のスループットを実現した．これ

コモンモード除去回路を付加することで背景光除去性

VDEC2016_J.indb 102

2016/12/07 17:30

能の向上を目指している．また，より高速な形状計測

異なる光を照射することで，電圧印加と電荷を強制的に向けた，デブランシーケンスによる形状計測に関しに引き抜く動作とを切り替え命令することができるよて，シーケンスパタンと形状計測性能に関する評価をうになり，これによって静電駆動 MEMS を高速に駆行った．

動することが可能となった．

三田研究室（http://www.if.t.u-tokyo.ac.jp）

2. Smart BlocksII プロジェクト - 局所領域における流体の流れに注目した高位置決め性能エアフロー MEMS
アクチュエータ
三田吉郎，川原健太郎，岡本有貴
仏 FEMTO-ST 研 究 所 と， 東 京 大 学 生 産 技 術 研 究

1. 集積化水上走行ロボットを通じたエネルギー自立型所集積化マイクロメカトロニクス研究室（LIMMS,

分散マイクロシステム

CNRS-IIS, UMI 2820）と共同で，フランス国立研究機

三田吉郎，森功，岡本有貴，イファン・リ（英エジン

構（ANR）特定領域研究「Smart Blocks II」を受託しバラ大），スチュワート・スミス（英エジンバラ大）研究を行った．「自らが自走し構成を組み替えること

アントニー・ウォルトン（英エジンバラ大）が出来るマイクロアクチュエータシステム」がテーマ

新しい応用分野を拓くものと近年期待が高まっていであり，アクチュエータ部分の研究を行った．過去提る集積化 MEMS（微小電気機械システム）のトップ

案されてきた空気浮上式アクチュエータは，微小ノズ

ダウンアプリケーションとして，環境からエネルギー

ルから押し出された空気が乱流を形成し，微細構造を取得して自立移動できる，完全自走型のマイクロシから期待されるほどの位置決め安定性が得られなかっステムの研究を行っている．
「Engineered Nature」すた．流体の流れを制御することによって，高い位置決

なわち，動物の実装をデッドコピーするのではなく動め性能が得られることが実験と有限要素法シミュレー

物に見られる機能を抽出してそれを工学的に最適な形

ションにより示された．

で実現することを通じて工学の発展に寄与することを指導原理としている．大きさ 1 cm 以下のマイクロロ
ボットを多数環境に放出し，個々のロボットは近傍の3. 電子線リソグラフィと MEMS プロセスによる微細電ロボットと通信を行いながら，協調的に環境測定など

極構造のトップダウン作製手法の研究の高度な機能を実現するという自律分散システムを目

三田吉郎，竹城雄大，鷲津信栄（アドバンテスト），

指している．1 cm 角サイズという小型なマイクロロ

高田晃広（アドバンテスト），藤原誠，澤村智紀，

ボットとして知られているものは，安宅（東大）らに

池野理門，浅田邦博

よるマイクロ繊毛（1992），Ebefords（KTH）らによ

電極構造の微細化によるセンサ素子の更なる高感るマイクロ尺取虫，三木（東大）らによるマイクロヘ

度 化， 高 機 能 化 を 目 指 し， 電 子 線 リ ソ グ ラ フ ィ とリコプターなどがあるが，電源供給用に電線が必要でMEMS 加工プロセスを組み合わせた微細電極のトッあるとか，ミリワット級のエネルギーを投入しなくてプダウン作製手法の高度化に取り組んでいる．VDECはならないとかいった問題のため完全自立というにはに平成 25 年に新規導入された高速大面積電子線描画程遠かった．

装置 F7000S-VD02 の持つ高ドース対応性，セル（キャラクタ）プロジェクション方式による鮮明なエッジを5-3移動するための動力原理として，筆者らはエレクトロ利用する．100 nmを切るサイズの微細ギャップを持っウェッティング（EWOD）現象に注目している．むた電極の作製を試みているほか，マイクロアクチュ

103

きだしの絶縁電極に電荷を注入して表面エネルギーをエータと微細構造を組み合わせた電極ギャップの精密変調することで，表面の濡れ性を制御する，19 世紀

制御にも取り組んでいる．

イクロ化学システムの液滴移動原理として再発見されたものである．濡れ性制御に必要なエネルギーが4. CMOS-VLSI の MEMS 後加工による高機能システム

1 µm/cm と非常に小さいため，世界初の自立移動マの産学連携研究2

イクロロボットの駆動原理として好都合であると考え

三田吉郎，関口亮太（キヤノン研究所），中山雄太（コている．2016 年度はオンチップエネルギー源としてニカミノルタ）の CMOS 後加工太陽電池の研究が一段落し，集積化

VDEC を通じて試作した VLSI ウエーハを，武田先MEMS の部品として利用可能となったうえ，波長の端知ビルスーパークリーンルームやその他のクリーン

VDEC2016_J.indb 103

5

章 研究報告半ばから知られている原理で，2000 年代になってマ

第既存研究の最大の課題である電力消費を抑えて自立

2016/12/07 17:30

ルームにおいて後加工することによって新規センサデ

チップを設計・試作してシステムを構成する．単体でバイスを製作，評価する研究を行っている．後加工に脳細胞ニューロンと類似の機能を持つ高機能トラン関する知見として，トランジスタが作製された直後

ジスタ（ニューロン MOS，neuMOS）を導入，膨大（配線前）のウエーハ引き渡しを受け，熱工程を伴うな template 群の中から最短距離ベクトルを完全並列探後加工プロセス（成膜，インプラ，ドライブイン）を索するアナログ連想プロセッサ，0.18 ミクロン CMOS

施してもトランジスタ特性の劣化はそれほど進行しな技術を用いた超高速ディジタル連想プロセッサ等を，いことがわかった．2015 年度の研究では，異種材料

これまで開発した．template の量を精密度を失わないを CMOS トランジスタと融合した THz 帯の電磁波受形で削減する手法，認識クラスの弁別性を高めるため

信素子を作製し，動作を確認したほか，VLSI をあらのデータ処理手法について研究を行い，論文発表した．

かじめ Silicon-on-Insulator（SOI）基板の上に配置した構造を MEMS 後加工することができるようになった．
共同研究開発する素子の種類は共同研究先の要望によ

7. 脆弱 MEMS 機構の置き換えによる「新陳代謝」を可り様々だが，作製テクノロジは共通のものを利用でき能とする非接触マイクロ共鳴電力伝送るところが産業的に重要である．数多くの企業の興味

三田吉郎，坂本直之，ブルーノ

を引き，共同研究ベースで電子デバイスの試作が進ん

ISEN/IEMN-CNRS 研究所），アンドレアス

でいる．

（仏 ISEN/IEMN-CNRS 研究所，学長）

ステファネリ（仏カイザー

環境に直接 MEMS アレイ素子を暴露して動作させるシステムの最大の課題は，MEMS 素子が利用とと
5. 集積化 MEMS による LSI プロービングシステム
三田吉郎，瀬戸口良太，岡本有貴

もに故障を重ね，最後にはシステムそのものが利用不可能になることである．この原理的な課題に対して，

初 期情報処理 CMOS 回路が集積さ れ た，VLSI 等

人間の皮膚が新陳代謝によって置き換わるように，脆の電子部品のテストに用いる「MEMS プローブカー

弱な MEMS 機構と，頑強な VLSI 制御機構を分離し，ド」の研究を行った．研究四年目である平成 27 年度

MEMS 構造を置き換え可能にするというコンセプト

は，プローブ素子に実際に加わっているひずみ量を定を提唱している．同コンセプト実現のためにカギと量化するための集積化ひずみセンサの設計試作に取りなる技術は，MEMS 構造（アレイ状の大量素子）と，組んだ．フェニテックセミコンダクター社の 0.6 μ m制御回路とを電線で接合することなく電力や信号を伝テクノロジによるポリシリコン抵抗が搭載された SOI送する技術である．筆者らは近年注目されている電磁（Silicon on Insulator）基板を，
武田先端知ビルスーパー

界共鳴による電力伝送技術を，大きさミリメートル未クリーンルームにおいて後加工してデバイスとし，ピ

満，搬送波周波数 1 GHz の領域に適用することを提唱

エゾ抵抗によるひずみ検出に成功した．カンチレバー

している．フェニテックセミコンダクター社 VDEC 相構造を必要とする多くの研究にプロセス要素として提乗り試作によって，LC 発振回路を設計試作し，武田供できるよう開発された深掘り加工法を一般化し，あ先端知ビルスーパークリーンルームで作製した受電素

わせて MEMS 後加工の加工終了を可視化するための子とカップリング試験を行うことによって電力伝送がマイクロテスト構造（Test Structure）の研究を行った．

可能であること，また，同一の電力電送回路を用いて「静電駆動」「電流駆動」のどちらにも電力伝送が可能であることを実験的に示した．

6. 右脳型ソフトコンピューティング VLSI: 連想プロセ

104

ッサ・システム

第5-3

章 研究報告5

夏文軍，山下直也，三田吉郎
現在のコンピュータは四則演算の超高速処理に特化

8. ゼオライト・エレクトロニクス・ナノストラクチャ（ZEN）による集積化ケミカルセンサしたマシンであり，人間のように「ものを見て柔軟に

三田吉郎，井上周，マチュードヌアル（仏 ENSI カー

判断・理解し，即座に適切な行動をとる」といった情ン校），ティクシエ三田アニエス，エリック

報処理は非常に不得手である．入力情報に対し，過去

スール，フセインの膨大な記憶の中から最も近しい事例を瞬時に想起

リアン

しこれによって次の行動を決定する．こんなアーキ

ミントヴァ（仏 ENSI カーン校）

ルブラ

アワラ（仏 ENSI カーン校），ジュ

グラン（仏 ENSI カーン校），スベルタナ

テクチャを持つコンピュータの基本ハードウェアを，

VLSI と集積化したコンパクトなマイクロデバイス

シリコン超 LSI 技術で実現する研究を進めている．論によって人間の持つ感覚器官では検出不可能な領域の理演算を得意とする現在のマイクロプロセッサに対

物理・化学量を測定することは，MEMS の持つ大いし，直感・連想・推論といった処理を得意とした LSI

なるポテンシャルの応用分野の一つである．本研究グ

VDEC2016_J.indb 104

2016/12/07 17:30

ループは長年この課題に取り組んでおり．2015 年度

省電力動作が可能なステープスロープトランジス

より日本学術振興会（JSPS）―フランス科学研究セ

タ と し て ト ン ネ ル FET の 研 究 を 進 め て い る． 横 型

ンター（CNRS）の二国間研究交流事業に採択され，

InGaAs TFET や GaAsSb/InGaAs ヘテロ接合を用いた

VLSI にとっては異種材料であるゼオライトを集積化

TFET の研究を進めている．GaAsSb/InGaAs ヘテロ

し，さらに MEMS 後加工を施すことによって，化学構造を結晶成長を用いて作製し，縦型構造を用いた物質を検知する CMOS-MEMS デバイスの研究を開始

TFET 動作を得ることに成功した．また Ge/ 歪 Si ヘテした．研究開始後，デバイスとして①カンチレバーをロ構造を用いた TFET の研究も進めている．

電磁力により駆動し，共振周波数の移動で化学物質を検出するタイプと，②入力した熱エネルギーによる温度上昇速度の雰囲気化学物質濃度に応じた変調によって検出するタイプの 2 種類の MEMS デバイスの動作に成功した．

Si CMOS photonics に関する研究
高木信一，竹中充，韓在勲，亢健，武内和治
ウェハーボンディングで作製した Ge-on-Insulator（GOI）基板上に Ge CMOS と Ge 細線導波路光デバイ
スを一体集積する Ge CMOS フォトニクス・プラット高木・竹中研究室（http://www.mosfet.k.u-tokyo.ac.jp/）

フォームを提案し，研究を進めている．GeOI 基板上に中赤外で動作する Ge 細線導波路を初めて作製する
ことに成功した．また電流注入による光変調動作にも初めて実証した．歪 SiGe を用いた光変調器の研究も進めている．貼り合わせを用いた MOS 型光変調器構

III-V/Ge Metal-Oxide-Semiconductor（MOS）FET に関造を提案するとともに，Al2O3/HfO2 貼り合わせ界面をする研究用いたボイドレス貼り合わせ技術を確立した．

高木信一，竹中充，蔡玉虓，金佑彊，張志宇，柯夢南，
廖辰宇，嶋田絢
高性能 III-V 族半導体 MOSFET および Ge MOSFETを実現するため研究を行っている．
InGaAs MOS ゲートスタックの研究においては，

III-V CMOS photonics に関する研究
高木信一，竹中充，テイユウホウ，パクジンゴン，

高島成也，関根尚希

La2O3/InGaAs MOS 界面の研究を進めている．原子層

ウェハーボンディングで作製した III-V on Insulator

堆積法により La2O3 を堆積することで，良好な MOS

基板上に III-V MOSFET と III-V 細線導波路を一体集積界面が形成可能であることを明らかにした．

する III-V CMOS フォトニクス・プラットフォームのGe MOSET においては，貼り合わせを用いて Ge-on-

研究を進めている．InP グレーティングカプラと導波

Insulator（GeOI）基板を作製し，極薄 GeOI MOSFET

路型 InGaAs 受光器を集積することに初めて成功した．

の動作実証に成功するとともに，薄膜チャネルにおけまた InGaAsP 空乏型光変調器において Si よりも 4 倍程る移動度劣化の物理機構を明らかにした．

度変調効率が改善可能であること数値計算により明らかにした．量子井戸インタミキシングにおいては，貼り合わせ III-V-OI 基板上におけるミキシング機構を明トンネル FET に関する研究

らかにするともに，100 nm 程度のバンドギャップ波
長シフトを得ることに成功し，能動・受動集積に向け

5-3

安大煥，加藤巧，尹尚希

た基盤技術を確立した．

105

第高木信一，竹中充，金閔洙，後藤高寛，裵泰彦，

章 研究報告5

VDEC2016_J.indb 105

2016/12/07 17:30

5. 4

研究発表
Detector based in DLL and Vernier TDC,＂in Proc. of

浅田・名倉・飯塚研究室
研究論文
[1]

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,

IEEE 6th Asia Symposium on Quality Electronic Design(ASQED), Aug., 2015.
[4]

Kunihiro Asada,＂A CMOS SPAD Sensor Featuring

Kunihiro Asada,＂An Asynchronous Summation Circuit

Asynchronous Event-Extraction Readout Architecture

for Noise Filtering in Single Photon Avalanche Diodefor Faint Light Detection,＂in Proceedings of 2015

Systems,＂Journal of Circuits, Systems and Computers

Inter national Conference on Solid State Devices(JSCS), vol.25, No.3, pp.1640017-1-1640017-16, 2016.
[2]

and Materials (SSDM), pp.812-813, Sapporo, Japan,

T. Kikkawa, T. Nakura, and K. Asada,＂An on-chip
Measurement of PLL Transfer Function and Lock
Range through Fully Digital Interface,＂IEICE Trans. on

September, 2015.
[5]

Length Ring Oscillator,＂in Proceedings of IEEE Nordic

Xiao Yang, Hongbo Zhu, Toro Nakura, Tetsuya Iizuka,

Circuits and Systems Conference (NORCAS), pp.1-4, Oct.

Kunihiro Asada,＂A 15 × 15 Single Photon Avalanche
Diode Sensor Featuring Breakdown Pixels Extraction
Architecture for Ef ficient Data Readout,＂Japanese

2015.
[6]

Accumulator Using T wo Pulses Propagating on a2016.

SingleBuffer Ring＂in IEEE Asian Solid-State Circuits

Toru Nakura, Masahiro Kano, Masamitsu Yoshizawa,

Conference (A-SSCC) Proceed-ings of ThechnicalAtsunori Hattori, Kunihiro Asada,＂Resonant Power
Supply Noise Reduction by STO Capacitors Fabricatedon Interposer＂, IEICE Trans. on Electronics, Vol.E98-C,

Papers, pp.145-248, Nov. 2015.
[7]

Injection for Stabilizing Resonant Power Supply Noise,＂

Masahiro Ishida, Toru Nakura, Takashi Kusaka, Satoshi

IEEE International Symposium on Quality Electronic

Komatsu, Kunihiro Asada,＂Dynamic Power Integrity
Control of ATE for Eliminating Overkills and Underkillsin Device Testing＂, Journal of Electronic Testing: Theory

Masahiro Kano, Tor u Nakura and Kunihiro Asada,＂Analysis and Design of a Triangular Active Charge

No.7 July 2015.
[5]

Tomohiko Yano, Tor u Nakura, Tetsuya Iizuka andKunihiro Asada,＂A Calibration-Free Time Difference

Journal of Applied Physics (JJAP), vol.55, No.4s, 04EF04,[4]

T. Toi, T. Nakura, T. Iizuka and K. Asada,＂Tracking PVT
variations of Pulse Width Controlled PLL using Variable-

Electronics, Vol.E99-C, No.2, Feb. 2016.
[3]

Xiao Yang, Hongbo Zhu, Toro Nakura, Tetsuya Iizuka,

Design (ISQED), 2016.
[8]

Md. Maruf Hossain, Tetsuya Iizuka, Toru Nakura andKunihiro Asada,＂Analytical Design Optimization ofand Application (JETTA), to be published.

Sub-ranging ADC based on Stochastic Comparator,＂inProceedings of IEEE/ACM Design, Automation and Test

国際会議論文[1]

5-4

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,in Europe (DATE), Mar. 2016.
[9]

Compiler Generating Final GDS from Specification＂,

Kunihiro Asada,＂An Asynchronous Projection andIEEE International Symbosium on Quality Electronic

Summation Circuit for in-Pixel Processing in Single
Photon Avalanche Diode Systems,＂in Proceedings

5of 2015 Inter national Symposium on Design and

章 研究報告第106Design (ISQED), Sess. 6B, pp.437-442, March 2016.
[10] Masahiro Ishida, Toru Nakura, Akira Matsukawa, Rimon
Ikeno, Kunihiro Asada,＂A Technique for Analyzing

Diagnostics of Electr onic Cir cuits and Systems

On-chip Power Supply Impedance＂, IEEE Asia Test

(DDECS), pp.131-136, Belgrade, Serbia, April, 2015.
[2]

[3]

Symposium (ATS), pp.193-198, Nov. 2015.

Kikkawa, T. Nakura, and K. Asada,＂An on-chip Transfer
Function Measur ement of PLLs with T riangular

Toru Nakura, Kunihiro Asada,＂Fully Automated PLL

Modulated Stimulus,＂in Proceedings of Asia Symposium

シンポジウム・研究会・大会等発表

on Quality Electronic Design (ASQED), pp.197-202, Aug,[1]

吉川俊之，名倉徹，浅田邦博，＂三角波変調を用いた

2015.

PLL 伝達関数のオンチップ測定手法，＂電子情報通信学

Masahiro Kano, Tor u Nakura and Kunihiro Asada,

会 LSI とシステムのワークショップ 2015，2015 年 5 月．

＂Resonant Power Supply Noise Cancelling with Noise

VDEC2016_J.indb 106[2]

鹿野真弘，名倉徹，浅田邦博，＂動的制御による電源共

2016/12/07 17:30

振ノイズ低減における電荷注入最適化手法，＂電子情報

Synthesis and Optimization of Polynomial Datapaths

通信学会 LSI とシステムのワークショップ 2015，2015

Using Functional Decomposition. IEEE Trans.

年 5 月．

Computers 64 (6): 1579-1593 (2015)

吉川俊之，名倉徹，浅田邦博，＂三角波変調を用いた

[3]

[4]

[5]

[4]

Yuki Okamoto, Takashi Nakagawa, Takeshi Aoki,

PLL 帯域幅の校正手法，電子情報通信学会 2015 年ソサ

Masataka Ikeda, Munehiro Kozuma, Takeshi Osada,

イエティ大会，東北大学，2015 年 9 月．

Yoshiyuki Kurokawa, Takayuki Ikeda, Naoto Yamade,P. Kanjanavirojkul, N.N.M Khanh, T. Iizuka, T. Nakura, K.

Yutaka Okazaki, Hidekazu Miyairi, Masahiro Fujita, Jun

Asada,＂A Transmission Line Based Pulse Generator on

Koyama, Shunpei Yamazaki: A Boosting Pass Gate With

0.18-um CMOS over Quartz Substrate,＂in Proceedings

Improved Switching Characteristics and No Overdrivingof the 2015 IEICE Society Conference, C-2-4, Sep. 2015

for Programmable Routing Switch Based on Crystalline

古賀丈尚，飯塚哲也，名倉徹，浅田邦博，＂高分解能パ

In-Ga-Zn-O Technology. IEEE Trans. VLSI Syst. 23 (3):ルス縮小型時間 - デジタル変換器の設計，＂電子情報422-434 (2015)

通信学会技術研究報告，vol. 115, no.270, pp.13–18, 2015年 10 月．
峠仁人，飯塚哲也，名倉徹，三浦賢，村上芳道，浅田邦博，[6]＂フラクショナル位相選択法によりジッタ特性を改善し[7]

通信学会技術研究報告，vol. 115, no.340, pp.17–22, 2015

datapath designs using equivalence checking. ASP-DAC

年 12 月．

2016: 133-138

都井敬，名倉徹，飯塚哲也，浅田邦博，＂Hill-Climbing[2]

Unreachable States through Efficient Inductive-Invariant

動適応，＂電気情報通信学会 技術研究報告，vol．115，

Identification. ATS 2015: 31-36[3]

Masahiro Fujita: Temperature-aware software-based

リングを利用した出力ドリフト補正が不要な時間領域

self-testing for delay faults. DATE 2015: 423-428[4]and invariants with small numbers of test vectors. ICCD

モハンマドマルフホサイン，飯塚哲也，名倉徹，浅田

2015: 463-466[5]Masahiro Fujita, Naoki Taguchi, Kentaro Iwata, Alan

タル変換回路の性能解析，＂電子情報通信学会技術研究

Mishchenko: Incremental ATPG methods for multiple

報告，vol. 115, no.373, pp.123–128, 2015 年 12 月．

faults under multiple fault models. ISQED 2015: 177-180
Sriram Karunagaran, Karuna P. Sahoo, Masahiro Fujita:
Hardware in loop testing of an insulin pump. ITC 2015:
1-8[7]Masahiro Fujita: Logic analysis and optimization withTakeshi Aoki, Yuki Okamoto, Takashi Nakagawa,quick identification of invariants through one time frame

Munehiro Kozuma, Yoshiyuki Kurokawa, Takayuki

analysis. MEMOCODE 2015: 102-107

Ikeda, Naoto Yamade, Yutaka Okazaki, Hidekazu Miyairi,[8]

Shridhar Choudhar y, Amir Masoud Gharehbaghi,

Semiconductor-Based Multicontext FPGA Capable ofTakeshi Matsumoto, Masahiro Fujita: Trace signal selec-

Fine-Grained Power Gating on Programmable Logiction methods for post silicon debugging. VLSI-SoC 2015:

Element With Nonvolatile Shadow Register. J. Solid-State

258-263

Circuits 50 (9): 2199-2211 (2015)[10] Amir Masoud Gharehbaghi, Masahiro Fujita: Efficient

Masahiro Fujita: Toward Unification of Synthesis andsignature-based sub-circuit matching. VLSI-SoC 2015:

Verification in Topologically Constrained Logic Design.

280-285

Proceedings of the IEEE 103 (11): 2052-2060 (2015)

5

章 研究報告

[9]

107

第

Normally-Of f Computing for Cr ystalline Oxide

5-4

Masahiro Fujita: Analysis and testing on delays with twotime frames. VLSI-SoC 2015: 13-18

Masahiro Fujita, Jun Koyama, Shunpei Yamazaki:

VDEC2016_J.indb 107

Masahiro Fujita: Automatic identification of assertions

vol. 115, no.373, pp.129–134, 2015 年 12 月．

藤田研究室
研究論文

[3]

Ying Zhang, Zebo Peng, Jianhui Jiang, Huawei Li,

矢野智比古，名倉徹，飯塚哲也，浅田邦博，＂バッファ

[6]

[2]

Masahiro Fujita: Detection of test Patter ns with法を用いたパルス幅制御 PLL の PVT ばらつきへの自邦博，＂統計的コンパレータを用いたアナログ - ディジ[1]Payman Behnam, Bijan Alizadeh, Sajjad Taheri,
Masahiro Fujita: Formally analyzing fault tolerance in

アナログ信号積分器，＂電子情報通信学会技術研究報告，
[9]

[1]

た高速起動完全デジタル CDR 回路の設計，＂電子情報no．373，pp．135-140，2015 年 12 月．
[8]

国際会議

[11] Reza Sharafinejad, Bijan Alizadeh, Masahiro Fujita: UPF-

Samaneh Ghandali, Bijan Alizadeh, Masahiro Fujita,

based formal verification of low power techniques in

Zainalabedin Navabi: Automatic High-Level Data-Flowmodern processors. VTS 2015: 1-6

2016/12/07 17:30

国内学会，研究会等

国際会議論文

[1]

[1]

[2]

RAD HOSSEIN IZADI, GHAREHBAGHI AMIR
MASOUD, FUJITA MASAHIRO, Ef ficient Graph

Y. Seino, N. Matsushita, T. Fujii, K. Kobayashi, H.

Matching Method for LUT-Networks, 電子情報通信学

Shimizu, Y. Yanagisawa, T. Someya, H. Fuketa, M.

会，信学技報 115 (400), 43-48, 2016-01-19

Takamiya, and T. Sakurai,＂Embedded Planar Power川尾太郎，河野崇，藤田昌宏，「高位合成による自動パ

Inductor Technology for Package-level DC Power Grid,＂

イプライン化を利用したスパイキングニューラルネッ

International Conference on Electronic Packaging andトワークシミュレーション高速化回路の FPGA 実装」，

iMAPS All Asia Conference (ICEP-IACC), Kyoto, pp.814-

電子情報通信学会，信学技報 115 (339), 13-18, 2015-12-

817, April 2015.

01
[3]

[4]

Y. Kondo, Y. Yazaki, M. Sonehara, T. Sato, T. Watanabe,[2]

木村悠介，ガラバギアミルマスード，藤田昌宏，「実時T. Yo k o t a , W. Yu k i t a , J . R e e d e r, H . F u k e t a , M .
H a m a m a t s u , T. S o m e y a , W. Vo i t , M . Ta k a m i y a ,間組み込みソフトウェア解析のための HW/SW 協調検T. Sekitani, T. Sakurai, and T. Someya,＂Organic

査」，電子情報通信学会，信学技報 115 (21), 39-44, 2015-

Complementar y Circuits With Thin Par ylene Gate

05-14

Dielectric for a Flexible Fever Alarm System,＂Material

Shridhar Chaudhar y, Amir Masoud Gharehbaghi,

Research Society (MRS) Spring Meeting, II5.03, San

Takeshi Matsumoto, Masahiro Fujita,＂Trace Signal

Francisco, USA, April 2015.

Selection Methods for Post Silicon Debugging,＂情報処[3]

理学会，2015-SLDM-171 (4), 1-6, 2015-05-07

M. Takamiya,＂Energy Ef ficient Design and Energy
Har vesting for Energy Autonomous Systems,＂IEEEInternational Symposium on VLSI Design, Automation

高宮研究室
研究論文
[1]

[4]

Y. Yamauchi, Y. Yanagihara, H. Fuketa, T. Sakurai, and
M. Takamiya,＂Optimal Design to Maximize Efficiency

T. Fujii, K. Kobayashi, S. Nakazawa, H. Shimizu, T.

of Single-Inductor Multiple-Output Buck Converters in

Watanabe, Y. Seino, N. Matsushita, Y. Yanagihara,

Discontinuous Conduction Mode for IoT Applications,＂

T. Someya, H. Fuketa, M. Takamiya, and T. Sakurai,

IEEE Inter national Conference on IC Design and＂CMOS Switch Buck DC-DC Converter Fabricated inTechnology (ICICDT), Leuven, Belgium, pp.1-4, May

Organic Interposer with Embedded Zn-Fe Ferrite Core

2015.
[5]

D. Luo, H. Fuketa, K. Matsunaga, H. Morimura, M.

Vol.39, No.2, pp.71-79, March 2015.（日本磁気学会論文賞

Takamiya, and T. Sakurai,＂Analysis to Optimize

を受賞）

Sensitivity of RF Energy Harvester with Voltage Boost

S. Iguchi, P. Yeon, H. Fuketa, K. Ishida, T. Sakurai,

Circuit,＂IEEE 22nd European Conference on Circuitand M. Takamiya,＂Wireless Power Transfer With

Theory and Design (ECCTD), Trondheim, Norway, pp.1-

Zero-Phase-Dif ference Capacitance Control,＂IEEE4, Aug. 2015.

Transactions on Circuits and Systems―I: Regular[6]

T. Someya, H. Fuketa, K. Matsunaga, H. Morimura, T.

Papers, Vol.62, No.4, pp.938-947, April 2015.

Sakurai, and M. Takamiya,＂248pW, 0.11mV/℃ Glitch-

H. Fuketa, K. Yoshioka, K. Fukuda, T. Mori, H. Ota, M.

Free Programmable Voltage Detector With Multiple

第5-4

pp.1-3, April 2015. (Invited)

K. Hagita, Y. Yazaki, Y. Kondo, M. Sonehara, T. Sato,

Inductor,＂Journal of the Magnetics Society of Japan,[2]

and Test (2015 VLSI-DAT), Hsinchu, Taiwan, DSS13,

Takamiya and T. Sakurai,＂Design Guidelines to Achieve

Voltage Duplicator for Energy Har vesting＂, 41th

5

Minimum Energy Operation for Ultra Low Voltage

European Solid-State Circuits Conference (ESSCIRC),

Tunneling FET Logic Circuits＂Japanese Journal ofGraz, Austria, pp.249-252, Sep. 2015.

108

[3]

章 研究報告Applied Physics, Vol.54, No.4S, 04DC04, April, 2015.
[4]

[7]

M. Honda, T. Sakurai, and M. Takamiya,＂WirelessS. Iguchi, H. Fuketa, T. Sakurai, and M. Takamiya,

Temperature and Illuminance Sensor Nodes W ith＂Variation-Tolerant Quick-Star t-Up CMOS Cr ystal

Energy Har vesting from Insulating Cover of Power

Oscillator With Chirp Injection and Negative ResistanceCords for Building Energy Management System,＂IEEE

Booster,＂IEEE Journal of Solid-State Circuits, Vol.51,

Asia-Pacific Power and Energy Engineering Conference

No.2, pp.496-508, Feb. 2016.

(APPEEC), Brisbane, Australia, PES-APPEEC-255, pp.15, Nov. 2015.
[8]

VDEC2016_J.indb 108

S. Iguchi, T. Sakurai, and M. Takamiya,＂A 39.25MHz

2016/12/07 17:30

278dB FOM 19µW LDO-Free Stacked-Amplifier Crystal
Oscillator (SAXO) Operating at I/O Voltage,＂IEEEInternational Solid-State Circuits Conference (ISSCC),

池田研究室
論文

San Francisco, USA, pp.100-101, Feb. 2016.

シンポジウム・研究会・大会等発表[1]

基，関谷 毅，高宮 真，染谷隆夫，桜井貴康，＂室内光

beam lithography with character projection exposure for

で発電し音で発熱を知らせる腕章型発熱アラームの提throughput enhancement with line-edge quality optimiza-

案と有機回路による実証，＂電子情報通信学会，LSI とtion,＂SPIE Advanced Lithography, February 21-25, 2016.
Hsueh,＂F5: Advanced IC design for ultra-low-noise
sensing,＂2016 IEEE International Solid-State Circuits

本田雅宣，桜井貴康，高宮真，＂電源コード外皮からConference (ISSCC), pp.506-509, Feb. 2016.

[7]

[3]

[Invited] M. Ikeda,＂Design and Optimization of証，＂電子情報通信学会ソサイエティ大会，B-21-11，仙Asynchronous Circuits with Gate-level Pipelining,＂Proc.

台，2015 年 9 月．

on the IEEE 11th International Conference on ASIC

本田雅宣，桜井貴康，高宮真，＂容量性結合を用いた電(ASICON 2015), Nov. 2015.
[4]

Masato Tamura, and Makoto Ikeda,＂Optimal design on

電子情報通信学会，信学技報，ICD2015-64, pp.7-11, 京都，

Asynchronous System with Gate-level pipelining,＂The2015 年 12 月．

11th IEEE International Conference on ASIC, B2-2, Nov.

本田雅宣，太田英敏，高宮真，＂電気刺激で管腔臓器開

2015.
[5]

Tsukasa Ikeda, and Makoto Ikeda,＂Comprehensive

電子情報通信学会総合大会，BI-10-7，福岡，2016 年 3 月．

Study on Higher Order Radix RSA Cr yptography

パックジフン，高宮真，桜井貴康，＂IoT 端末に対するEngine,＂IEEE 11th International Conference on ASIC

物理的盗聴感知に向けた端子容量の微小変化の検出回(ASICON), P2-72, Nov. 2015.

路の研究，＂電子情報通信学会総合大会，C-12-12，福岡，[6]

M. Ikeda, D. Stoppa, M. Pertijs, Y. Oike, V. Ivanov, F-L.

Chapter Academic Research Award を受賞）

口部を開閉制御する手術不要の体内留置型カプセル，＂
[5]

[2]

部門，PS-8，北九州，2015 年 5 月．(IEEE SSCS Kansai

源コードエネルギーハーベスティングの提案と実証，＂[4]

R. Ikeno, S. Maruyama, R. Iwashita, M. Takizawa, S.
Sugatani, Y. Mita, M. Ikeda and K. Asada,＂Electron-の容量性結合エネルギーハーベスティングの提案と実

[3]

[1]

濵松昌宗，更田裕司，横田知之，雪田和歌子，染谷晃

システムのワークショップ，ポスターセッション学生

[2]

国際会議

[6]

S. Maeda, T. Ohmar u, H. Inoue, T. Nakagawa, Y.

2016 年 3 月．

Kurokawa, T. Ikeda, Y. Suzuki, N. Yamade, H. Miyairi,

山 内 善 高， 桜 井 貴 康， 高 宮 真，＂ 電 流 不 連 続 モ ー ド

M. Ikeda, S. Yamazaki,＂Low Contrast Motion Capturing

Single-Inductor Dual-Output DC-DC コンバータにおけVision Sensor with Cr ystalline Oxide Semiconductor

るヒステリシス制御による高速応答化の実証，＂電子情FET-based In-Pixel Threshold Voltage Compensation

報通信学会総合大会，C-12-28，福岡，2016 年 3 月．

Circuit,＂2015 Intʼl Conf. on Solid State Devices and

蔡定勲，イスラムエイケイエムマーフズル，桜井貴康，Materials, F-1-3, Sep. 2015.

高宮真，＂人工ニューラルネットワークエンジンにおけ[7]

M. Kozuma, Y. Okamoto, T. Nakagawa, T. Aoki, Y.

る画像認識率と消費エネルギーのトレードオフの定量

Kurokawa, T. Ikeda, Y. Ieda, N. Yamade, H. Miyairi, M.

化，＂電子情報通信学会総合大会，C-12-31，福岡，2016

Ikeda, M. Fujita and S. Yamazaki,＂180-mV Subthreshold

年 3 月．

Operation of Cr ystalline Oxide Semiconductor FPGA

[1]

[2]

桜井貴康監修，＂IoT/CPS/M2M 応用市場とデバイス・

Solid State Devices and Materials, O-4-3, Sep. 2015.
[8]

Y. Kurokawa, M. Ikeda, et al.,＂High-Sensitivity Image

材料技術，＂の第 2 章第 3 節「電源の革新 －オンチッ

Sensor with Stacked Structure comprising Cr ystalline

プ電源回路－」を分担執筆，S ＆ T 出版株式会社，pp.

Selenium Photoconductor, Cr ystalline OS FET and

46-54, ISBN 978-4907002442，2015 年 4 月．

CMOS FET,＂International Image Sensor Workshop

桑野博喜，竹内敬治監修，＂エネルギーハーベスティン(IISW 2015), June 2015.

5

章 研究報告and Programmable Routing Switch,＂2015 Intʼl Conf. on

著書

109

第

Realized by Overdriving Programmable Power Switch

5-4

グの設計と応用展開，＂の第 11 章第 2 節「熱電発電用昇圧回路」を分担執筆，株式会社シーエムシー出版，
pp. 152-159, ISBN 978-4-7813-1092-3，2015 年 10 月．

VDEC2016_J.indb 109

2016/12/07 17:30

[2]

国内研究会
[1]

Yoshio Mita,＂On-chip High-voltage Silicon Photovoltaic

田 村 雅 人， 池 田 誠， 松 本 勉，＂ 高 基 数 モ ン ゴ メ リ 乗

Cell Array Made by a CMOS Post-processed Device

算器を用いた ECDSA 速度の最適化，＂Symposium on

Isolation Method for Driving a MEMS Actuator in a
Remote Manner＂，IEEJ Transactions on Sensors andCryptography and Security 2016, 2C4-2, 2016 年 1 月．
[2]Micromachines, 136（2）, pp.24-30,（2016）doi:10.1541/

田村雅人，池田誠，＂ゲートレベルパイプライン型自己同期回路を用いた楕円曲線デジタル署名アルゴリズムの実装について，＂デザインガイア 2015 -VLSI 設計の新ieejsmas.136.24[3]

桝井昇一，池田誠，川人祥二，藤吉弘亘，＂Si photovoltaic cells for fast driving demonstration of
3 D

an electrostatic MEMS actuator by wavelength modula-

イメージング技術とその応用，＂電子情報通信学会信学

tion＂，Japanese Journal of Applied Physics, Vol. 55, No. 4S,
04EF12（2016.3.22）10.7567/JJAP.55.04EF12

技報 Vol.115 No.124, 2015 年 7 月．
[4]Mita,＂Characterization of zeolite-trench-embedded
microcantilevers with CMOS strain gauge for integrated

池田司，池田誠，＂高基数演算器の並列化による楕円曲

gas sensor applications＂，Japanese Journal of Applied

線上の演算の高速化の検討，＂電子情報通信学会総合大Physics, Volume 55, Number 4S, 04EF14（2016.3.24）.

会，A-6-8, 2016 年 3 月．
[2]

[3]

[4]

doi:10.7567/JJAP.55.04EF14

丸山智史，池田 誠，＂CMOS 混載型静電マイクロミラーのデジタル制御方式の評価，＂電子情報通信学会総合大会，C-12-24, 2016 年 3 月．

国際学会プロシーディング

崔伝琪，池田誠，＂ダイナミック回路を用いた自己同期[1]

Yoshio Mita,＂A Strain-Sensor-Integrated Test Bed for

イエティ大会論文集，A-3-9, 2015 年 9 月．

Electro Mechanical Characterization of VLSI Probe＂，

田村雅人，池田誠，＂高基数モンゴメリ乗算器を用いた

Symposium on Design, Test, Integration & Packaging of

ソサイエティ大会論文集，A-3-11, 2015 年 9 月．

MEMS/MOEMS (DTIP), Montpellier, France, 27-30

池田司，池田誠，＂高基数演算器を用いた RSA 暗号回April 2015, pp.369-373（2015.04）[2]of A Mems Ciliar y Motion Actuator via Coupled

ティ大会，A-3-12, 2015 年 9 月．

Magnetic Resonances using Micro Inductors＂，The

丸山智史，池田 誠，＂CMOS 混載型静電マイクロミラー

17th International Conference on Solid-State Sensors,のデジタル制御の検討，＂電子情報通信学会 ソサイエ

Actuators and Microsystems (Transducers‘15), June 21-25,

ティ大会，C-12-22, 2015 年 9 月．

Anchorage, USA, pp.1961-1964（2015.06）.
[3]

[1]

micro cantilevers for CMOS strain-gauge integrated gas
sensors＂，The 2015 International Conference on Solid

F. Arakawa and M. Ikeda,＂Special Section on Low-Power

State Devices and Materials, September 28-30, Sapporo,and High-Speed Chips,＂IEICE Trans. Electron., Vol.E98-

第110

C, No.7, pp.534-535, Jul. 2015.

Shu Inoue, Ryota Setoguchi, Matthieu Denoual, Sveltana
Mintova, and Yoshio Mita,＂Zeolite-trench-embedded

そのほか

5-4

Naoyuki Sakamoto, Antoine Frappé，Bruno Stefanelli,Andreas Kaiser and Yoshio Mita,＂W ireless Drive

路の非同期制御による実装，＂電子情報通信学会ソサエ[6]

Ryota Setoguchi, Eric Lebrasseur, Masanori Kubota, andシステムの SEU 耐性の評価，＂電子情報通信学会ソサ

楕円曲線デジタル署名回路の実装，＂電子情報通信学会[5]

Shu Inoue, Matthieu Denoual, Hussein Awala, Julien
Grand, Sveltana Mintova, Agnès Tixier-Mita and Yoshio

国内大会
[1]

I s a o M o r i , E r i c L e b r a s s e u r a n d Yo s h i o M i t a ,＂Discharging-phototransistor-integrated high-voltage

しい大地 -, vol.115, no.338, pp.7-12, 2015 年 12 月．
[3]

Isao Mori, Eric Lebrasseur, Masanori Kubota andJapan, pp. 800-801（2015.09）[4]

章 研究報告5I s a o M o r i a n d Yo s h i o M i t a , ＂ D i s c h a r g i n g Phototransistor-Integrated High-Voltage Si Photovoltaic
Cells for Fast Driving of an Electrostatic MEMS Actuator

三田研究室
学会誌
[1]

byWavelength Modulation＂，The 2015 International
Conference on Solid State Devices and Materials,
September 28-30, Sapporo, Japan, pp. 162-163（2015.09）

Wenjun Xia, Yoshio Mita, Tadashi Shibata,＂A Nearest
Neighbor Classifier Employing Critical Boundar y
Vectors for Ef ficient On-Chip Template Reduction＂，[5]

Yuki Okamoto, Eric Lebrasseur, Isao Mori, and Yoshio
Mita,＂An End-point Visualization Test Structure forIEEE Transactions on Neural Networks and Learning

All Plasma Dr y Release of Deep-RIE MEMS＂，IEEE

Systems, Vol. 27, No.5, pp. 1094-1107, DOI: 10.1109/

2016 International Conference on Microelectronic Test

TNNLS.2015.2437901（2016）

Structures (ICMTS), 28-31 Mar. 2016 Yokohama, Japan,

VDEC2016_J.indb 110

2016/12/07 17:30

pp.6 - 9（2016.3）
[6]

[4]

Matthieu Denoual, M. Pouliquen, Julien Grand,

Chang, M. Ke, J. H. Han, and M. Takenaka,＂MOS inter-

Hussein Awala, Sveltana Mintova, O. de Sagazan, Shu

face control technologies for advanced III-V/ Ge devic-

Inoue, Agnès Tixier-Mita, Yoshio Mita, and D. Robbes,

es,＂ECS Trans., vol.69, no.5, pp.37-51, 2015 (invited).

＂Microfabricated test structures for thermal resonantgas sensor＂，IEEE 2016 International Conference on
Microelectronic Test Structures (ICMTS), 28-31 Mar. 2016

DOI: 10.1149/06905.0037ecst[5]

その他の講演・シンポジウム

Ge materials,＂ECS Trans., vol.69, no.10, pp.99-108, 2015
(invited). DOI: 10.1149/06910.0099ecst[6]

J. Suh, R. Nakane, N. Taoka, M. Takenaka and S. Takagi,

Yoshio Mita,＂Sub-centimetre CMOS-MEMS Silicon＂Effects of additional oxidation after Ge condensation on

Pond-skater＂，Microswimmers - from bulk to inter fac-

electrical properties of germanium-on-insulator p-chan-es, 13-15 April, Bordeaux France（oral presentation）

nel MOSFETs,＂Solid-state Electronics, vol.117, pp.77-87,（2015.4.15）http://microswim2015.sciencesconf.org/[2]

S. Takagi, M. Kim, M. Noguchi, K. Nishi, and M.
Takenaka,＂Tunneling FET technologies using III-V andYokohama, Japan, pp.16 - 19（2016.3）[1]

S. Takagi, C. Y. Chang, M. Yokoyama, K. Nishi, R.

Yu k i O k a m o t o , I s a o M o r i , K e n t a r o K a w a h a r a ,Eric Lebrasseur, and Yoshio Mita＂Solar-Powered2016. DOI: 10.1016/j.sse.2015.11.014[7]

J. Kang, X. Yu, M. Takenaka and S. Takagi,＂Impactof thermal annealing on Ge-on-Insulator substrate

ElectroWetting for Silicon Pond-skater＂，Microswimmers- from bulk to inter faces, 13-15 April, Bordeaux France

fabricated by wafer bonding,＂Materials Science in（poster presentation）（2015.4.15）http://micros-

Semiconductor Processing, vol.42, Part 2, pp.259-263, 2016.

wim2015.sciencesconf.org/

DOI: 10.1016/j.mssp.2015.07.021[3]

Yoshio Mita, Agnes Tixier-Mita, Matthieu Denoual,[8]

Sveltana Mintova,＂Projet Bilateral JSPS/CNRS: NEZ-

of surface potential fluctuation for representing inver-

ZEN NEZ electroniques, a basede Zeolithes avec une

sion-layer mobility limited by Coulomb scattering inElectronique innovante, et Nano-Structure＂，Journee

MOFEETs,＂IEEE Electron Dev., vol.36, no.11, pp.1183–

Francophone de Recherche, 13 Nov 2015, Yebisu, Tokyo,（2015.11）
岡本有貴，森功，久保田雅則，Eric Lebrasseur，三田[4]

W. Cai, M. Takenaka, and S. Takagi,＂Ef fectiveness

吉郎，「高電圧化 CMOS 太陽電池を利用した EWOD ア

1185, 2015. DOI: 10.1109/LED.2015.2477360[9]

C.-Y. Chang, O. Ichikawa, T. Osada, M. Hata, H. Yamada,
M. Takenaka, and S. Takagi,＂Impact of La2O3 interfacial

クチュエータの自立型無線駆動に関する研究」，システ

layers on InGaAs metal-oxide-semiconductor interface

ムと LSI のワークショップ 2015，北九州国際会議場（ポ

properties in Al2O3/La2O3/InGaAs gate stacks deposit-

スター発表）（2015.5.11）

ed by atomic-layer-deposition,＂J. Appl. Phys., vol.118,085309, 2015. DOI: 10.1063/1.4929650

髙木・竹中研究室
研究論文[1][10] M. Noguchi, S.-H. Kim, M. Yokoyama, O. Ichikawa,T. Osada, M. Hata, M. Takenaka and S. Takagi,＂HighIon/Ioff and low subthreshold slope planar-type InGaAs

R. Zhang, P.-C. Huang, N. Taoka, M. Yokoyama, M.

tunnel field effect transistors with Zn-diffused source

Takenaka, and S. Takagi,＂Low temperature formation

junctions,＂J. Appl. Phys., vol.118, 045712, 2015. DOI:of higher-k cubic phase HfO2 by atomic layer deposition

10.1063/1.4927265

oxidation＂, Appl. Phys. Lett., vol.108, 052903, 2016. DOI:＂Characterization of ultrathin-body Germanium-on-

10.1063/1.4914453

insulator (GeOI) structures and MOSFETs on flipped

R. Zhang, X. Yu, M. Takenaka, and Shinichi Takagi,

Smart-CutTM GeOI substrates,＂Solid-State Electronics,＂Impact of postdeposition annealing ambient on thev o l .115, P a r t B , p p .120-125, 2016. D O I : 10.1016/

mobility of Ge nMOSFETs with 1-nm EOT Al2O3/GeOx

j.sse.2015.08.021

[2]

[3]

/Ge Gate-Stacks,＂IEEE Trans. Electron Devices, vol.63,[12] Y. Cheng, Y. Ikku, M. Takenaka, and S. Takagi,＂Surface

no.2, pp.558–564, 2016. DOI: 10.1109/TED.2015.2509961

leakage reduction in MSM InGaAs photodetector on III–Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.

V CMOS photonics platform,＂IEEE Photonics Technology

Takagi,＂First demonstration of SiGe-based carrier-in-

Letters, Vol.27, No.14, pp.1569-1572, 2015. DOI: 10.1109/

jection Mach-Zehnder modulator with enhanced plasma

LPT.2015.2432052

dispersion effect,＂Optics Express Letters, vol.24, no.3,
pp.1979-1985, 2016. DOI: 10.1364/OE.24.001979

VDEC2016_J.indb 111

5-4
111

5

章 研究報告[11] X. Yu, J. Kang, R. Zhang, M. Takenaka, and S. Takagi,

第on GeO x/Ge structures fabricated by in-situ thermal[13] J. Kang, R. Zhang, M. Takenaka, and S. Takagi,＂Suppression of dark current in GeOx-passivated germa-

2016/12/07 17:30

nium metal-semiconductor-metal photodetector by plas-

J.-K. Park, S.-H Kim, and S. Takagi,＂CMOS photonics

ma post-oxidation,＂Optics Express Letters, vol.23, no.13,

technologies based on heterogeneous integration of

pp.16967-16976, 2015. DOI: 10.1364/OE.23.016967

SiGe/Ge and III-V on Si,＂International Electron Devices[14] S. Takagi, S.-H. Kim, Y. Ikku, M. Yokoyama, R. Nakane,

Meeting (IEDM’15), 31.5, Washington D.C., 9 December

J. Li, Y.-C. Kao, M. Takenaka,＂High performance IIIV-on-Insulator MOSFETs on Si realized by direct

2015 (invited).
[4]

X . Yu , J . K a n g , M . T a k e n a k a , a n d S . T a k a g i ,wafer bonding applicable to large wafer size,＂ECS＂Experimental study on carrier transpor t proper ties

Trans., vol.66, no.5, pp.27-35, 2015 (invited). DOI:

in extremely-thin body Ge-on-Insulator (GOI) p-MOS-

10.1149/06605.0027ecst

FETs with GOI thickness down to 2 nm,＂International
Electron Devices Meeting (IEDM’15), 2.2, Washington[15] M. Ke, X. Yu, R. Zhang, J. Kang, C. Chang, M. Takenaka,
S. Takagi,＂Fabrication and MOS interface properties of
ALD AlYO3/GeOx/Ge gate stacks with plasma post oxi-

D.C., 7 December 2015.
[5]

C.-Y. Chang, M. Takenaka, and S. Takagi,＂Improvement

dation＂, Microelectronic Engineering, Vol.147, pp.244-248,

of electrical characteristics of La 2O 3/InGaAs gate2015. DOI:10.1016/j.mee.2015.04.079

stacks by ultra-thin ALD Al 2 O 3 capping layers,＂
IEEE Semiconductor Inter face Specialists conference[16] K. Nishi, M. Yokoyama, H. Yokoyama, T. Hoshi, H.
Sugiyama, M. Takenaka, S. Takagi,＂Ef fects of buf fered HF cleaning on metal–oxide–semiconductor(SISC2015), 7.2, Arlington, USA, 4 December 2015.
[6]

M. Ke, X. Yu, M. Takenaka, and S. Takagi,＂Properties

interface properties of Al2O3 /InAs/GaSb structures＂,of slow traps of ALD Al2O3/GeOx/Ge gate stacks with

Appl. Phys. Express., Vol.8, 061203, 2015. DOI: 10.7567/

plasma post oxidation,＂IEEE Semiconductor Inter face

APEX.8.061203

Specialists conference (SISC2015), 8.2, Arlington, USA, 4[17] S. Takagi, R. Zhang, J. Suh, S.-H. Kim, M. Yokoyama, K.
Nishi, and M. Takenaka,＂III-V/Ge channel MOS device

December 2015.
[7]

J.-H. Han, M. Takenaka, and S. Takagi,＂Bandwidth

technologies in nano CMOS era,＂Jpn. J. Appl. Phys.,enhancement of Si MOS optical modulators using

Vol.54, 06FA01, 2015. DOI: 10.7567/JJAP.54.06FA01

strained SiGe slab,＂5th International Symposium on[18] Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.

Photonics and Electronics Convergence (ISPEC2015),

Takagi,＂Demonstration of record-low injection-current
variable optical attenuator based on strained SiGe with

P-41, Tokyo, 1 December 2015.
[8]

J.-K. Park, M. Takenaka, and S. Takagi,＂Ni-InGaAsP

optimized lateral pin junction,＂Optics Express Letters,

alloy for low-resistivity lateral PIN junction formation

vol.23, no.9, pp.12354-12361, 2015. DOI: 10.1364/

in car rier-injected InGaAsP photonic devices,＂5thOE.23.012354

International Symposium on Photonics and Electronics
Convergence (ISPEC2015), P-46, Tokyo, 1 December[19] X. Yu, J. Kang, R. Zhang, W.-L. Chai, M. Takenaka, and S.
Takagi,＂Impact of back interface passivation on electrical properties of ultrathin-body Germanium-on-insulator

2015.
[9]

J. Kang, X. Yu, M. Takenaka, and S. Takagi,＂A novel(GeOI) MOSFETs,＂Microelectronic Engineering, vol.147,

Ge waveguide platform on Ge-on-Insulator substrate forpp.196-200, 2015. DOI: 10.1016/j.mee.2015.04.063

mid-infrared photonics,＂5th International Symposiumon Photonics and Electronics Convergence (ISPEC2015),

5-4
第

112

国際会議論文[1]章 研究報告

5

[2]

[3]

P-49, Tokyo, 1 December 2015.
[10] K. Takeuchi, Y. Kim, M. Takenaka, and S. Takagi,

J. Kang, X. Yu, M. Takenaka, and S. Takagi,＂Design and＂Simulation of carrier-depletion strained SiGe opticalcharacterization of Ge passive waveguide components

modulators based on interleaved PN junctions,＂5thon Ge-on-Insulator for mid-infrared photonics,＂Optical

International Symposium on Photonics and Electronics

Fiber Communication Conference (OFC2016), Tu3E.4,

Convergence (ISPEC2015), P-52, Tokyo, 1 December

Anahaim, 22 March 2016. DOI:

2015.

S. Takagi, M.-S. Kim, M. Noguchi, K. Nishi and M.

[11] J. Fujikata, M. Noguchi, Y. Kim, J. Han, S. Takahashi, T.

Takenaka,＂Tunneling FET Device Technologies Using

Nakamura, and M. Takenaka,＂High Speed and Highly

III-V and Ge Materials,＂4th Berkeley Symposium on

Efficient Si Optical Modulator with Strained SiGe Layer,＂

Energy Efficient Electronic Systems (E3S2015), 2 October

5th International Symposium on Photonics and Electronics

2015 (invited). DOI: 10.1109/E3S.2015.7336800

Convergence (ISPEC2015), P-4, Tokyo, 1 December

M. Takenaka, Y. Kim, J. Han, J. Kang, Y. Ikku, Y. Cheng,

2015.

VDEC2016_J.indb 112

2016/12/07 17:30

[12] J. Han, M. Takenaka, and S. Takagi,＂Improvement

September 2015.

in the modulation bandwidth of MOS optical modula-[21] S. Takashima, Y. Ikku, M. Takenka, and S. Takagi,＂The

tors by using p-SiGe slab,＂Asia Communications andinfluence of III-V on insulator structure on quantum well

Photonics Conference (ACP 2015), ASu5B.2, Hong Kongintermixing,＂International Conference on Solid State

Convention and Exhibition Center, Hong Kong, 22

Devices and Materials (SSDM2015), A-7-5, Sapporo

November 2015.
[13] S. Takagi, and M. Takenaka,＂Low Power MOS Device

Convention Center, 30 September 2015.
[22] S. Takagi and M. Takenaka,＂Ge/III-V MOS device tech-Technologies based on Heterogeneous Integration,＂

nologies

for low power integrated systems,＂

International Electron Devices and Materials Symposium

45th European Solid-State Device Conference (ESSDERC(IEDMS 2015), Plenary 2, Kun Shan University, Taiwan,2015), A5L-D, Graz, Austria, 15 September 2015 (pla-19-20 November 2015 (plenary).

nary).

[14] S. Takagi, C. Y. Chang, M. Yokoyama, K. Nishi, R.

[23] J. Kang, M. Takenaka and S. Takagi,＂Impact of GeOx

Chang, M. Ke, J. H. Han, and M. Takenaka,＂MOS inter-passivation on dark current for wafer-bonded Ge-on-

face control technologies for advanced III-V/Ge devices,＂

Insulator metal-semiconductor-metal photodetec-

228th ECS Meeting, D4, 815, Phoenix, USA, 12 October

tor,＂International Conference on Group IV Photonics

2015 (invited).

(GFP2015), WP18, Vancouver, Canada, 26 August 2015.

[15] S. Takagi, M. Kim, M. Noguchi, K. Nishi, and M.

DOI: 10.1109/Group4.2015.7305952

Takenaka,＂Tunneling FET technologies using III-V and[24] J. Fujikata, M. Noguchi, Y. Kim, S. Takahashi, T.

Ge materials,＂228th ECS Meeting, Symposium G4, 1084,

Nakamura, and M. Takenaka,＂High speed and high-Phoenix, USA, 13 October 2015 (invited).

ly ef ficient Si optical modulator with strained SiGe[16] J. Kang, M. Takenaka, and S. Takagi,＂First demonstra-layer,＂International Conference on Group IV Photonics

tion of Ge waveguide platform on Ge-on-Insulator for(GFP2015), WD2, Vancouver, Canada, 26 August 2015.

mid-infrared integrated photonics,＂European Conference

DOI: 10.1109/Group4.2015.7305930

on Optical Communication (ECOC 2015), Barcelona,
P.2.10, 29 September 2015.

[25] M. Takenaka and S. Takagi,＂III-V CMOS photonics on
Si for high-performance electronic-photonic integrated[17] J. Han, M. Takenka, and S. Takagi,＂Suppression of void

circuits,＂8th International Conference on Materials forgeneration in direct wafer bonding for Si high-k MOS

Advanced Technologies (ICMAT 2015), W6.2, Singapore,

optical modulators using Al2O3/HfO2 bonding inter-2 July 2015 (invited).

face,＂International Conference on Solid State Devices[26] S. Takagi and M. Takenaka,＂III-V/Ge MOSFETs andand Materials (SSDM2015), A-3-4, Sapporo Convention

tunneling FETs on Si platform for low power logic appli-

Center, 29 September 2015.

cations,＂13h International Meeting for Future of Electron[18] C.-Y. Chang, M. Takenka, and S. Takagi,＂Impact of
La 2O 3 inter facial layers on InGaAs MOS inter face

Devices, Kansai (IMFEDK 2015), K-1, Kyoto, Japan, 4June 2015 (planary).

proper ties in ALD Al2O3/La2O3/InGaAs Gate Stacks,＂[27] S. Takagi and M. Takenaka,＂Advanced nano CMOS

International Conference on Solid State Devices andusing Ge/III-V semiconductors for low power

Materials (SSDM2015), N-5-2, Sapporo Convention

logic LSIs,＂15th IEEE International Conference on

Center, 29 September 2015.

Nanotechnology (IEEE NANO 2015), We3D, Rome, Italy,[19] J.-K. Park, M. Takenka, and S. Takagi,＂Low-resistivity

29 July 2015 (invited).

rier-injection InGaAsP photonic devices,＂International

Takagi,＂Impact of back interface passivation on electri-

Conference on Solid State Devices and Materials

cal properties of ultrathin-body germanium-on-insulator(SSDM2015), PS-7-6, Sapporo Convention Center, 29(GeOI) MOSFETs,＂19th Conference on Insulating Films

September 2015.

on Semiconductors (INFOS 2015), 15.5 Udine, Italy, 2[20] Y. C h e n g , Y. I k k u , M . Ta k e n k a , a n d S . Ta k a g i ,July 2015.

＂Waveguide InGaAs metal-semiconductormetal photo-[29] M. Ke, X. Yu, R. Zhang, J. Kang, C. Chang, M. Takenaka

detector monolithically integrated with InP grating cou-and S. Takag,＂Fabrication and MOS interface proper-

pler on III-V CMOS photonics platform,＂Internationalties of ALD AlYO3/GeO x/Ge gate stacks with plasma

Conference on Solid State Devices and Materials

post oxidation,＂19th Conference on Insulating Films on(SSDM2015), A-7-2, Sapporo Convention Center, 30

Semiconductors (INFOS 2015), 15.4, Udine, Italy, 2 July

VDEC2016_J.indb 113

113

5

章 研究報告[28] X. Yu, J. Kang, R. Zhang, W.-L. Cai, M. Takenaka, and S.

第lateral PIN junction formed by Ni-InGaAsP alloy for car-5-4

2016/12/07 17:30

Si pMOSFET における価電子帯有効質量の評価」，第 632015.

回応用物理学会春季学術講演会，20p-S221-2，東京工業[30] S. Takagi, M.-S. Kim, M. Noguchi, S.-M. Ji, K. Nishi and大学大岡山キャンパス，2016 年 3 月 20 日．

M. Takenaka,＂III-V and Ge/strained SOI tunneling FET
technologies for low power LSIs,＂VLSI Symposium, 3-1,

[6]

嶋田絢，中根了昌，竹中充，高木信一，「Improvementof MOS Interfaces of La2O3/InGaAs by Ultra-thin ALD

Kyoto, Japan, 15-19 June 2015 (invited).
[31] K. Nishi, M. Yokoyama, H. Yokoyama, T. Hoshi, H.

Al2O3 Capping Layers」，第 63 回応用物理学会春季学術

Sugiyama, M. Takenaka, and S. Takagi,＂High hole

講演会，21a-S422-6，東京工業大学大岡山キャンパス，mobility front-gate InAs/InGaSb-OI single str ucture2016 年 3 月 21 日．

CMOS on Si,＂VLSI Symposium, 13-4, Kyoto, Japan, 15-19[7]型光変調器の変調帯域改善に関する検討」，第 63 回応June 2015 (invited).

用物理学会春季学術講演会，21p-S611-7，東京工業大学[32] S. Takagi, S. H. Kim, Y. Ikku, M. Yokoyama, R. Nakane, J.
Li, Y. C. Kao, and M. Takenaka,＂High performance III-Von-Insulator Mosfets on Si realized by direct wafer bond-

韓在勲，竹中充，高木信一，「歪 SiGe を用いた MOS

大岡山キャンパス，2016 年 3 月 21 日．
[8]

柯夢南，竹中充，高木信一，「Influence of Al2O3/GeOx/

ing applicable to large wafer size,＂227th ECS Meeting,

Ge MOS interface structures on the slow trap density」，

Symposium H01, 1323, Chicago, USA, 26 May 2015

第 63 回応用物理学会春季学術講演会，20a-S221-12，東京工業大学大岡山キャンパス，2016 年 3 月 20 日．

(invited).
[33] S. Takagi, W.-K. Kim, X. Yu, J. Han, R. Zhang, M.

[9]関根尚希，韓在勲，竹中充，高木信一，「III-V CMOS フォ

Takenaka,＂Ge/SiGe CMOS device technology for future

トニクス・プラットフォーム上空乏型 InGaAsP 光変調

logic LSIs,＂E-MRS Spring Meeting, Symposium K.1,

器の検討」
，第 63 回応用物理学会春季学術講演会，21p-

Lille, France, 14 May 2015 (invited).

S611-4，東京工業大学大岡山キャンパス，2016 年 3 月 21

[34] J. Kan, X. Yu, M. Takenaka, and S. Takagi,＂Impact

日．

of Thermal Annealing on Ge-on-Insulator Substrate[10] 後藤高寛，満原学，星拓也，杉山弘樹，竹中充，高木Fabricated by Wafer Bonding,＂E-MRS Spring Meeting,

信一，「GaAsSb/InGaAs 縦型トンネル FET の動作実証」，

Symposium Z.5, Lille, France, 14 May 2015.

第 63 回応用物理学会春季学術講演会，20pS422-12，東[35] S. Takagi, R. Zhang, C.-Y. Chang, J.-H. Han, M.

京工業大学大岡山キャンパス，2016 年 3 月 20 日．

Yokoyama, K. Nishi, and M. Takenaka,＂Gate stack tech-[11] 野口将高，藤方潤一，高橋重樹，韓 在勲，中村隆宏，竹中

nologies for high mobility channel MOSFETs,＂MRS充，「歪 SiGe を用いた Si 光変調器の作製プロセス検討」，

Spring Meeting, Symposium AA, 10.02, San Francisco,

電子情報通信学会総合大会，C3-30，九州大学伊都キャ

USA, 9 April 2015 (invited).

ンパス，2016 年 3 月 16 日．
[12] 竹中 充，金 栄現，韓 在勲，亢 健，一宮佑希，程 勇鵬，シンポジウム・研究会・大会等発表[1]

朴 珍權，金 相賢，高木信一，「Si 上異種半導体集積による CMOS フォトニクス」，電子情報通信学会 SDM 研

佐々木和哉，竹中充，高木信一，「光変調器応用に向け究会・応用物理学会シリコンテクノロジー分科会共催

たグラフェンスロット導波路の試作」，第 63 回応用物研究集会，機会振興会館，2016 年 1 月 28 日（招待講演）．

理学会春季学術講演会，21p-P16-6，東京工業大学大岡[13] X . Yu , J . K a n g , M . T a k e n a k a , a n d S . T a k a g i ,山キャンパス，2016 年 3 月 21 日．

「Experimental Study on Carrier Transport Properties in

金佑彊，竹中充，高木信一，「温度サイクルを減らした

Extremely-Thin Body Ge-on-Insulator (GOI) p-MOSFETs

酸化濃縮法による高圧縮ひずみ極薄膜 Ge-OI 構造の実

with GOI Thickness Down to 2 nm」，電子情報通信学会

第現」，第 63 回応用物理学会春季学術講演会，21a-S422-

SDM 研究会・応用物理学会シリコンテクノロジー分科

5

7，東京工業大学大岡山キャンパス，2016 年 3 月 21 日．

会共催研究集会，機会振興会館，2016 年 1 月 28 日．

安大煥，竹中充，高木信一，「高 In 組成 InGaAs 量子井[14] 竹中充，高木信一，「III-V on SiC 基板を用いた光集積回戸を用いた InGaAs QW TFET の電気特性における性能

路プラットフォームの提案」，第 76 回応用物理学会秋評価」，第 63 回応用物理学会春季学術講演会，20p-S42-

季学術講演会，13a-2S-5，名古屋国際会議場，2015 年 913，東京工業大学大岡山キャンパス，2016 年 3 月 20 日．

月 13 日．

5-4

[2]

114

章 研究報告

[3]

[4]

[5]

小澤悠平，竹中充，高木信一，「コンダクタンス法によ[15] 韓在勲，竹中充，高木信一，「貼り合せ MOS 型光変調る二硫化モリブデン MOS 界面特性評価」，第 63 回応用器実現に向けた Al2O3/HfO2 界面によるボイド低減手法

物理学会春季学術講演会，20p-S221-1，東京工業大学大の検討」，第 76 回応用物理学会秋季学術講演会，14p-

岡山キャンパス，2016 年 3 月 20 日．

PA4-5，名古屋国際会議場，2015 年 9 月 14 日．

張志宇，竹中充，高木信一，「SdH 振動を用いたひずみ

VDEC2016_J.indb 114[16] 高島成也，一宮佑希，竹中充，高木信一，「III-V-OI 基

2016/12/07 17:30

板のパターニングによるボイド低減の検討」，第 76 回
応用物理学会秋季学術講演会，14p-PA4-4，名古屋国際会議場，2015 年 9 月 14 日．
[17] R. Zhang, M. Takenaka, S. Takagi,「High Mobility
Ge CMOS Devices with Ultrathin EOT Gate Stacks
Fabricated by Plasma Post Oxidation」，第 76 回応用物
理学会秋季学術講演会，13p-4C-2，名古屋国際会議場，
2015 年 9 月 13 日．
[18] 安大煥，竹中充，高木信一，「InGaAs-OI TFET on Si
Fabricated by Direct Wafer Bonding Technology」，第 76回応用物理学会秋季学術講演会，16a-1C-5，名古屋国際会議場，2015 年 9 月 16 日．
[19] J. Kang, X. Yu, M. Takenaka, S. Takagi,「Demonstrationof Ge Waveguide on Ge-on-Insulator Substrate for MidInfrared Photonics」，第 76 回応用物理学会秋季学術講演会，14a-2N-3，名古屋国際会議場，2015 年 9 月 14 日．
[20] M. Kim, Y. K. Wakabayashi, R. Nakane, M. Yokoyama,
M. Takenaka, S. Takagi,「Effects of strain, interface states
and back bias on electrical characteristics of Ge-source
UTB strained-SOI tunnel FETs」，第 76 回応用物理学会
秋季学術講演会，16a-1C-1，名古屋国際会議場，2015
年 9 月 16 日．
[21] M. Ke, X. Yu, R. Zhang, J. Kang, C.-Y. Chang, M.
Takenaka, S. Takagi,「Fabrication and MOS inter faceproperties of ALD AlYO3/GeOx/Ge gate stacks with plasma post oxidation」，第 76 回応用物理学会秋季学術講演会，14a-4C-4，名古屋国際会議場，2015 年 9 月 16 日．
[22] X. Yu, J. Kang, R. Zhang, W.-L. Cai, M. Takenaka, S.
Takagi,「Impact of back interface passivation on electrical properties of ultrathin-body Germanium-on-insulator(GeOI) MOSFETs」，第 76 回応用物理学会秋季学術講演会，13p-4C-6，名古屋国際会議場，2015 年 9 月 13 日．
[23] 高木信一，横山正史，金相賢，西 康一，竹中 充，「異種材料接合によるポストシリコンデバイス技術」，電子
情報通信学会ソサイエティ大会，4，東北大学，2015 年
9 月 8 日．

5-4
第

115

章 研究報告5

VDEC2016_J.indb 115

2016/12/07 17:30

5. 5

特許，受賞等[3][4]

石 田 雅 裕， 日 下 崇， 池 野 理 門， 浅 田 邦 博， 名 倉 徹，寺 尾 直 樹，＂ 電 源 装 置 お よ び そ れ を 用 い た 試 験 装
置，電源電圧の供給方法＂，2015 年出願済み整理番号15P00028JP

[2]

[5]

真，桜井貴康，＂ゲート駆動装置，
＂

李

承俊，高宮

真，桜井貴康，＂平均化回路，＂特願2016-020691, 2016 年 2 月 5 日出願．
[6]

宮崎耕太郎，高宮真，桜井貴康，＂短絡検出装置および短絡検出方法，＂特願 2016-024808, 2016 年 2 月 12 日
出願．

ル変換方法および時間 - デジタル変換装置，＂特願 2016-

受賞
[1]

受賞

濵松昌宗，更田裕司，横田知之，雪田和歌子，染谷晃基，
関谷毅，高宮真，染谷隆夫，桜井貴康 ＂室内光で発電

2015 年度 ICD 研究会優秀若手講演，

し音で発熱を知らせる腕章型発熱アラームの提案と有峠仁人，飯塚哲也，名倉徹，三浦賢，村上芳道，浅田邦博，

機回路による実証＂，IEEE Solid-State Circuits Society＂フラクショナル位相選択法によりジッタ特性を改善しKansai Chapter，LSI と シ ス テ ム の ワ ー ク シ ョ ッ プ，

た高速起動完全デジタル CDR 回路の設計，＂電子情報IEEE SSCS Kansai Chapter Academic Research Award，

通信学会技術研究報告，vol. 115, no. 340, pp.17–22, 2015

2015 年 5 月 11 日

年 12 月．
[2]

宮崎耕太郎，高宮

特願 2016-014404, 2016 年 1 月 28 日出願．

飯塚哲也，古賀丈尚，名倉徹，浅田邦博，＂時間デジタ
007517, 2016 年 1 月 19 日出願[1]真， 桜 井 貴 康，
＂ 発 振 回 路，
＂特願2016-3356, 2016 年 1 月 12 日出願．

浅田・名倉・飯塚研究室
特許[1]

井 口 俊 太， 高 宮[2]

井口俊太，更田裕司，桜井貴康，高宮真，＂チャープ変卒業論文学科長特別賞

調励振信号と負性抵抗ブースタによる 39MHz 水晶発振

寺尾直樹，＂インピーダンス模擬機能を持つ LSI テスタ

回路の起動時間の高速化＂，電子情報通信学会集積回路

用電源回路の設計＂

研究専門委員会，研究会優秀若手講演賞，2015 年 5 月
11 日
[3]

藤田研究室
受賞
[1]
[2]

K. Hagita, Y. Yazaki, Y. Kondo, M. Sonehara, T. Sato,
T. Fujii, K. Kobayashi, S. Nakazawa, H. Shimizu, T.
Watanabe, Y. Seino, N. Matsushita, Y. Yanagihara, T.

システム LSI 設計技術研究会，2015 年度優秀発表学生

Someya, H. Fuketa, M. Takamiya, and T. Sakurai，賞，Hossein Izadi Rad（ホセインイザディラド）＂CMOS Switch Buck DC-DC Converter Fabricated inシステム LSI 設計技術研究会，2015 年度優秀論文賞，Organic Interposer with Embedded Zn-Fe Ferrite Core

藤田昌宏（東京大学），ミシュチェンコアラン（カリフォ

Inductor＂，日本磁気学会，論文賞，2015 年 9 月 9 日

ルニア大学バークレー校）

5-5
第

116

章 研究報告

5

三田研究室
受賞

高宮研究室
特許
[1]

松永賢一，森村浩季，染谷晃基，更田裕司，高宮[1]

2015 年岡本有貴（M1） 電子情報通信学会

LSI とシステムのワークショップ優秀ポスター賞

真，桜井貴康，＂電圧検出回路，＂特願 2015-178342, 2015 年
9 月 10 日出願．
[2]真，桜井貴康，＂分圧バッファ回路，＂特願 2015-178346,

髙木・竹中研究室
受賞

2015 年 9 月 10 日出願．

[1]

松 永 賢 一， 森 村 浩 季， 染 谷 晃 基， 更 田 裕 司， 高 宮

VDEC2016_J.indb 116

文部科学大臣表彰，高木信一

2016/12/07 17:30

Appendix
A.  Publication list
1.

研究論文

[1]

谷井宏成，和田光司，大野貴信，＂左手系伝送線路
BPF と右手系伝送線路 BSF における回路変形に関する一検討，＂電子情報通信学会和文論文誌（C），Vol.

[11]

Syndrome Key Equation Solver Architecture and Its
Folding with Pipelining＂，IEICE Transactions on
Fundamentals, vol. E98-A, no. 5, pp. 1058-1066, 2015.
[12]less objects exploiting reaction-dif fusion cellular

川俣雅寿，和田光司，＂チューナブル特性を有する結

automata,＂International Journal of Unconventional

合線路共振器を用いた小型マイクロストリップ線路
BPF に関する一検討，＂電子情報通信学会和文論文誌（C）, Vol.J98-C, No.12, pp. 421-429,（2015 年 12 月）[3]Computing, vol. 12,（2016）, in press.
[13]

highly parallel architecture for restricted Boltzmann
machines,＂Circuits and Systems, vol. 7,（2016）, in

no. 5, pp.453-457, May 2015.
M. Fujishima and S. Amakawa,＂Recent progress andprospects of teraher tz CMOS,＂IEICE Electronics

press.
[14]

mining with incremental multiple hashes,＂Circuits

M. Fujishima, S. Amakasa, K. Takano, K. Katayama,
and T. Yoshida,＂Tehrahertz CMOS Design for LowPower and High-Speed Wireless Communication,＂and Systems, vol. 7,（2016）, in press.
[15]

restricted Boltzmann machines in deep belief networks

1091-1104 Dec. 2015.

for reliable processing,＂Nonlinear Theor y and Its

岸 田， 大 島， 籔 内， 小 林，＂Initial and long-term
frequency degradation of ring oscillators causedby plasma-induced damage in 65 nm bulk and fully

Applications, vol. E7-N, no. 3,（2016）, in press.
[16]

ficial neuron arrays,＂International Journal of Parallel,

pp. 04DC19-1-5, Japanese Journal of Applied Physics

Emergent and Distributed Systems, vol. 31,（2016）, in（2015）
Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,
Kunihiro Asada,＂A 15 × 15 single photon avalanchepress.
[17]

Inter national Jour nal of Parallel, Emergent andarchitecture for ef ficient data readout＂，Japanese
04EF04,2016.
[8]

Distributed Systems, vol. 31,（2016）, in press.
[18]

unidirectional network of excitable FitzHugh-Nagumo

Measurement of PLL Transfer Function and Lockneurons,＂Nonlinear Theory and Its Applications, vol.

Range through Fully Digital Interface,＂IEICE Trans.
[9]

Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Akihiko

7, no. 2, pp. 164-175（2016）.
[19]

od,＂Nonlinear Theory and Its Applications, vol. 7, no.

Asada,＂A Near-Field Magnetic Sensing System with
Cryptographic LSIs,＂ IEEE Trans. on Instrumentation

2, pp. 95-109（2016）.
[20]

Kunihiro Asada,＂An Asynchronous Summation

Computers（JSCS）, Vol. 25, No. 3,（2016）1640017.

VDEC2016_J.indb 117＂3D stacked imager featuring inductive coupling chan-117

nels for high speed/low-noise image transfer,＂ITE
Transactions on Media Technology and Applications,

Circuit for Noise Filtering in Single Photon Avalanche

vol. 4, no. 2, pp. 142-148（2016）.
[21]

A-A
Appendix

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,

Diode Sensors,＂ Journal of Circuits, Systems andIkebe M., Uchida D., Take Y., Someya M., Chikuda S.,
Matsuyama K., Asai T., Kuroda T., and Motomura M.,& Measurement, Vol. 64, No. 4, pp.840-848,Apr.2015.
[10]

Nakada K., Miura K., and Asai T.,＂Dynamical systems
design of silicon neurons using phase reduction meth-

Sasaki, Makoto Yamada, Osamu Morita, and Kunihiro
High-Spacial Resolution and Application for Security of

Ishimura K., Schmid A., Asai T., and Motomura M.,＂Stochastic resonance induced by internal noise in aT. Kikkawa, T. Nakura, K. Asada,＂An on-chip

on Electronics, Vol. E99-C, No.2, pp. 275-284,Feb.2016.

Takano M., Asai T., and Oya T.,＂Design and evaluation of single-electron associative memor y circuit,＂

diode sensor featuring breakdown pixels extraction
Jour nal of Applied Physics, Vol 55, No. 4S, pp.

Prati E., Giussani E., Ferrari G., and Asai T.,＂Noiseassisted transmission of spikes in Maeda-Makino arti-

depleted silicon-on-insulator processes＂, vol.54, no.4S,[7]

Ueyoshi K., Mar ukame T., Asai T., Motomura M.,
and Schmid A.,＂Robustness of hardware-oriented

IEICE Transactions on Electronics, vol. 98, no. 12, pp.
[6]

Yamamoto K., Ikebe M., Asai T., and Motomura M.,＂FPGA-based stream processing for frequent itemset

Express, vol. 12, no. 13, Jul. 2015.
[5]

Ueyoshi K., Marukame T., Asai T., Motomura M., andSchmid A.,＂FPGA implementation of a scalable and藤島実，天川修平，＂今さら聞けない測定・制御のコ
ツ電気計測（高周波測定）のコツ＂，応用物理，vol. 84,[4]

Ushida M., Schmid A., Asai T., Ishimura K., andMotomura M.,＂Motion vector estimation of texture-

J99-C, No.4, pp. 166-170,（2016 年 4 月）
[2]Kazuhito ITO,＂A Low Power and Hardware Efficient

El-Sankar y K., Asai T., Kuroda T., and Motomura

2016/12/07 17:30

M.,＂Crosstalk rejection in 3D-stacked inter-chip

インタラクションの可能性，情報処理学会論文誌，

communication with blind source separation,＂IEEETransactions on Circuits and Systems II, vol. 62, no. 8,[22]

I. Kauppinen,＂Toward the Limits of Uniformity of

Ishimura K., Komuro K., Schmid A., Asai T., andMixed Metallicity SWCNT TFT Arrays with Spark-

Motomura M.,＂FPGA implementation of hardware-ori-

Synthesized and Surface-Density-Controlled Nanotube

ented reaction-diffusion cellular automata models,＂

Networks＂，ACS Appl. Mater. Inter faces 7, 28134-

Nonlinear Theory and Its Applications, vol. 6, no. 2, pp.

28141（2015）. doi.10.1021/acsami.5b10439

[25]

[28]

Nanotechnol. 14, 1112-1116（2015）. doi.10.1109/
TNANO.2015.2477813

of Spatial Resolution Using Block-Matching Baseduantity tradeoff in dispersion and printing of carbon

Motion Estimation and Frame Integration＂，Journal of

nanotubes by a repetitive dispersion 貌 xtraction

Image and Graphics}, Vol.3, No.2, pp.117-121（2015）

process＂，Carbon 91, 20-29（2015）. doi.10.1016/j.car-

Ri Cui and Kazuteru Namba,＂A Calibration Techniquebon.2015.04.033

A-A

[32]

Appendix[33]

VDEC2016_J.indb 118

Shinichi Nishizawa, Tohr u Ishihara, Hidetoshi
Onodera,＂Layout Generator with Flexible Grid

2016 年 2 月

Assignment for Area Efficient Standard Cell＂，IPSJ

T. Sato, S. Chivapreecha and P. Moungnoul,＂A

Transactions on System LSI Design Methodology, volConnection Block Implemented in the RTL Design for8, pp. 131 - 135, 2015 年 8 月．
[38]

Jun Shiomi, Tohr u Ishihara, Hidetoshi Onodera,

of Systemics, Cybernetics and Informatics, vol. 14, no.

＂Statistical Timing Modeling Based on a Lognormal

1, pp. 49-54, Apr. 2016

Distribution Model for Near-Threshold Circuit

T. Sato, S. Chivapreecha and P. Moungnoul,＂TheO p t i m i z a t i o n ＂， I E I C E T R A N S A C T I O N S o n

Potential of Routes Configured with the Switch Matrix

Fundamentals of Electronics, Communications andby RTL,＂Applied Mechanics and Materials Journal,

Computer Sciences, vol E98-A, no 7, pp. 1455-1466,

vol. 781, pp. 189-192, May 2015

2015 年 7 月．

F. An, L. Chen, T. Akazawa, S. Yamasaki, and H.

[39]

N. Kamae, A. Tsuchiya, H. Onodera,＂A For ward/

J. Mattausch, k Nearest Neighbor Classification

Reverse Body Bias Generator with Wide Supply-Range

Coprocessor with Weighted Clock-Mapping-Baseddown to Threshold Voltage＂，IEICE TRANSACTIONS

Searching, IEICE Transaction on Electronics, Vol. E99-

on Electronics, vol 98-C, no 6, pp. 504-511, 2015 年 6 月．
[40]

Jun Furuta, Kazutoshi Kobayashi, Hidetoshi Onodera,

X. Zhang, F. An, L. Chen, and H. J. Mattausch,＂Impact of Cell Distance and Well-contact Density on

Reconfigurable VLSI implementation for learning vec-

Neurron-induced Multiple Cell Upsets＂，IEICE Trans.

tor quantization with on-chip learning circuit, JapaneseElectron., vol E98-4, no 4, pp. 298 - 303, 2015 年 4 月．
[41]

Y. Kim, J. Fujikata, S. Takahashi, M. Takenaka, and S.

F. An, T. Akazawa, S. Yamasaki, L. Chen, and H. J.

Takagi,＂First demonstration of SiGe-based carrier-in-

Mattausch, VLSI realization of learning vector quanti-

jection Mach-Zehnder modulator with enhanced plas-zation with hardware/software co-design for different

ma dispersion effect,＂Optics Express Letters, vol. 24,

applications. Japanese Journal of Applied Physics,

no. 3, pp. 1979-1985, 2016.
[42]

S. Takagi, C. Y. Chang, M. Yokoyama, K. Nishi, R.

森口，神戸，他：＂レート歪み最適化による量子化プ

Chang, M. Ke, J. H. Han, and M. Takenaka,＂MOS

ロセスの高速化とそのハードウェア化，＂電気学会論interface control technologies for advanced III-V/ Ge

文誌 C, Vol.135,No.11, pp1299-1306,2015.

devices,＂ECS Trans., vol. 69, no. 5, pp. 37-51, 2015

石田浩貴，津秦伴紀，田中雅光，小野貴継，井上弘
士，＂単一磁束量子回路を用いたマイクロプロセッサ

118

[37]

IPSJ Trans. Syst. LSI Des. Method, Vol.9, pp.30-36,

vol.54, no.4s, pp. 04DE05, 2015.
[31]

H. Shirae, D. Y. Kim, K. Hasegawa, T. Takenobu,
Y. Ohno, and S. Noda,＂Overcoming the quality 牧

Journal of Applied Physics, 55, 04EF02, 2016.
[30]

[36]

Danya Sugai, Takayuki Hamamoto,＂Improvement

C, No. 3, pp. 397-403, Mar. 2016.
[29]

Sensitivity of VHF-Band CNT Antenna＂，IEEE Trans.

by caching its data and functionalities at network inter-

Delay Time Equalization of Wave-Pipelining,＂Journal[27]

H. Tanaka, Y. Ohno, and Y. Tadokoro,＂Angular

T., Asai T., and Motomura M.,＂Enhancing memcached

for DVMC with Delay Time Controllable Inverter,＂

[26]

[35]

Fukuda E.S., Inoue H., Takenaka T., Kim D., Sadahisa

face,＂IPSJ Journal, vol. 56, no. 3, pp. 143-152（2015）.
[24]

A. Kaskela, K. Mustonen, P. Laiho, Y. Ohno, and E.

pp. 726-730（2015）.

252-262（2015）.
[23]

Vol.56, No.4, pp.1174-1183, 2015.4.
[34]（invited）.
[43]

S. Takagi, M. Kim, M. Noguchi, K. Nishi, and M.

の論理設計，＂デザインガイア，信学技報，vol. 115,

Takenaka,＂Tunneling FET technologies using III-V

no.342, CPSY2015-73, pp.69-74, 2015 年 12 月．

and Ge materials,＂ECS Trans., vol. 69, no. 10, pp.

川上隼斗・笹田裕太・五十嵐覚・秋田純一，サッケー
ド追尾可能な視線計測カメラの開発とそれを用いる

99-108, 2015（invited）.
[44]

M. Noguchi, S.-H. Kim, M. Yokoyama, O. Ichikawa,

2016/12/07 17:30

T. Osada, M. Hata, M. Takenaka and S. Takagi,＂Highmanipulation system,＂Jpn. J. Appl. Phys., vol. 54, no.

Ion/Iof f and low subthreshold slope planar-type
InGaAs tunnel field effect transistors with Zn-diffused[45]

4S, p. 04DE10, Apr. 2015.
[55]

source junctions,＂J. Appl. Phys., vol. 118, 045712,

Matsuoka,＂A Subthreshold Low-Voltage Low-Phase-

2015.

Noise CMOS LC-VCO with Resistive Biasing,＂Circuits

Gong Chen, Toru Fujimura, Qing Dong, Shigetoshi
Nakatake, Bo Yang, DC Characteristics and Variability

and Systems, Vol. 6, No. 5, pp. 136-142, May 2015.
[56]

on 90 nm CMOS T ransistor Ar ray-Style Analog
Electronic Systems（TODAES）, Vol.21, Issue 3. May

and Systems, Vol. 6, No. 5, pp. 143-151, May 2015.
[57]＂A Dynamic Latched Comparator with Built-in

Takuya Hirata, Ryuta Nishino, Shigetoshi Nakatake,Of fset Calibration,＂Far East J. Electronics andMasaya Shimoyama, Masashi Miyagawa, R yoichiCommunications, Vol. 14, No. 2, pp. 105-115, June

Miyauchi, Koich Tanno, Akihiro Yamada, Subblock-

2015.
[58]

Matsuoka,＂Analysis of A Controller-Based All-Digital

Transactions on Fundamentals, Vol.99-A, No.7, 2016.

Phase-Locked Loop,＂Far East J. Electronics andTakashi Imagawa, Masayuki Hiromoto, Hiroyuki

Communications, Vol. 15, No. 1, pp. 57-73, Sep. 2015.
[59]

Matsuoka,＂A Design of 0.7-V 400-MHz Digitally-

Soft-Error Tolerance of CGRAs,＂IEICE Transactions

Controlled Oscillator,＂IEICE Trans. Electron, Vol.

八巻，中村，高際，松井，西，＂インターネットルー

E98-C, No. 12, pp. 1179-1186, Dec. 2015.
[60]

タにおける HTTP 圧縮ストリームの高速展開処理機

Matsuoka,＂An offset distribution modification technique of stochastic flash ADC,＂IEICE Electronics

T. Watanabe, Y. Takahashi, H. Shimada, M. Maezawa,[53]

GS/s, 6-Bit Flash ADC Using Temporarily-Boosted
Comparator,＂Scientific Research publishing, Circuits

Circuit,＂Physics Procedia, vol.65, pp.213-216, 2015.

and Systems, pp. 179-187, 2015 Aug..

Y. Mizugaki, Y. Takahashi, H. Shimada, and M.

[62]

Signed-Digit Representation Recoding Algorithms＂，

Flux-Quantum Pulse-Frequency Modulation Digital-to-

Jour nal of Algorithms, Computer Network, andAnalog Converter,＂Physics Procedia, vol.65, pp.209-

Security, Vol.1, No.1, Jan, 2016.
[63]

Isao Mori, Eric Lebrasseur, and Yoshio Mita,

S. Iizuka, Y. Higuchi, M. Hashimoto, and T. Onoye,＂Discharging-phototransistor-integrated high-voltage＂Device-Parameter Estimation with Sensitivity-

Si photovoltaic cells for fast driving demonstration ofConfigurable Ring Oscillator,＂IEICE T rans. onan electrostatic MEMS actuator by wavelength mod-Fundamentals of Electronics, Communications andulation＂，Japanese Journal of Applied Physics, Vol. 55,

Computer Sciences, vol. E98-A, no. 12, pp. 2607-2613,

No.4S, p.04EF12 March（2016.2）[64]

Isao Mori, Masanori Kubota, Eric Lebrasseur,T. Shinada, M. Hashimoto, and T. Onoye,＂Proximity

and Yoshio Mita,＂On-chip High-voltage SiliconDistance Estimation Based on Electric Field

Photovoltaic Cell Ar ray Made by a CMOS Post-

Communication between 1mm&#179; Sensor Nodes,＂processed Device Isolation Method for Driving

Analog Integrated Circuits and Signal Processing, May

a MEMS Actuator in a Remote Manner＂，IEEJ

2015.

Transactions on Sensors and Micromachines, Vol. 136,

S. Hirokawa, R. Harada, M. Hashimoto, and T.

No.2, pp.24-30 February（2016.1）[65]

Seu and Mcu on Sotb and Bulk 0.4-V Srams,＂IEEE

Moritoshi Yasunaga, and Ikuo Yoshihara,＂An evolu-

A-A

tionary design methodology of printed circuit boards

119

for high-speed VLSIs,＂Ar tificial Life and Robotics

420-427, April 2015.

（Springer）, Vol. 21, No.2, pp. 171-176, 2016.

Y. Dei, Y. Kishiwada, R. Yamane, T. Inoue, and T.

[66]

Kyoji Nakajo, Shinji Aoki, Takashi Yatsuda, Shuji
Takahashi, Kazuhiro Motegi, Yasuhiro Kobayashi, andAppendix

Transactions on Nuclear Science, vol. 62, no. 2, pp.

Matsuoka,＂Low-power wireless on-chip microparticle

VDEC2016_J.indb 119

Y. Zhang, Y. Tanaka, and S.Wei,＂Residue Canonical

Maezawa,＂Design and Operation of a 9-Bit Single-

Onoye,＂Characterizing Alpha- and Neutron-Induced[54]

K. Ohhata, M. Iwamoto, N. Yamaguchi,＂A 0.5-V, 1.2-

Waveform Generator Using Single-Flux-Quantum

December 2015.
[52]

Express, Vol. 13, No. 6, p. 20160115, Mar. 2016.
[61]

and Y. Mizugaki,＂4-bit Bipolar Triangle Voltage

212, 2015.
[51]

T. Asano, Y. Hirai, S. Tani, S. Yano, I. Jo, and T.

構の提案＂，電子情報通信学会論文誌 B，Vol．J98-B，
No.10，pp.1104-1114，2015 年 10 月

[50]

J. Bae, S. Radhapuram, I. Jo, T. Kihara, and T.

through Time Redundancy for Enhancing Persistent
on Electronics, Vol.E98-C, No.7, pp.741-750, July 2015.

[49]

S. Radhapuram, J. Bae, I. Jo, W. Wang, and T.

layout-dependent manufacturability evaluation, IEICE

Ochi, and Takashi Sato,＂An Error Correction Scheme[48]

J. Cui, S. Tani, K. Ohara, Y. Hirai, and T. Matsuoka,

2016.

level matching layout for analog block-pair and its[47]

I. Jo and T. Matsuoka,＂Accurate Extraction of
Effective Gate Resistance in RF MOSFET,＂Circuits

Layout, ACM Transactions on Design Automation of[46]

J. Bae, S. Radhapuram, I. Jo, T. Kihara, and T.

2016/12/07 17:30

Yoichi Shiraishi,＂Modeling of a Lithium-Ion Capacitor
and Its Charging and Discharging Circuit in a Model-

on Ver y Large Scale Integration（VLSI）Systems

Based Design,＂Scientific Research, Circuits and（TVLSI）, vol. 23, no. 6, pp. 1145-1149. Jun. 2015.

Systems, Vol.7, No.1, pp.11-22, January（2016）.
[67]

[69]

[76]

Suiki Tanaka, Kiichi Niitsu, and Kazuo Nakazato,＂A

Nobutaka Kito, Kazuyoshi Takagi, and Naofumi

Low-Power Inverter-Based CMOS Level-Crossing A/

Takagi,＂Conversion of a CMOS Logic Circuit Design

D Converter for Low-frequency Biosignal Sensing,＂

to an RSFQ Design Considering Latching Function ofJapanese Journal of Applied Physics, vol. 55, no. 3S2,RSFQ Logic Gates,＂IEEE Transactions on Applied

03DF10（7 pages）, Feb. 2016.

Superconductivity, vol. 25, no. 3, Article# 1300905, June
[68]

Referenced Edge Detection,＂IEEE Transactions[77]

Kiichi Niitsu, Kohei Yoshida, and Kazuo Nakazato,

2015.

＂Design and experimental demonstration of low-pow-

Yoshihiro Masui, Kotaro Wada, Akihiro Toya, Masaki

er CMOS magnetic cell manipulation platform using

Tanioka,＂A Low-Noise Dynamic Comparator for Low-

charge recycling technique,＂Japanese Journal ofPower ADCs,＂IEICE transactions on electronics, vol.

Applied Physics, vol. 55, no. 3S2, 03DF13（4 pages）,

J99-C, no.5, pp.574-580, May 2016.

Feb. 2016.

S. Wang, Y. Sato, S. Kajihara and H. Takahashi,[78]

T. Matsuda, K. Yamada, H. Demachi, H. Iwata, T.

＂Physical Power Evaluation of Low Power Logic-BIST

Hatakeyama, M. Ishizuka, and T. Ohzone,＂Analysis of

Scheme using TEG Chip,＂ASP Journal of Low Power

Temperature Distribution in Stacked IC With On-Chip

Electronics, Vol. 11, No. 4, pp. 528-540, December

Sensing Device Ar rays,＂IEEE T ransactions on

2015. DOI.10.1166/jolpe.2015.1410

Semiconductor Manufacturing, vol. 28, no.3, pp. 213-

[70]

Yoshikazu Inagaki, Shinya Takamaeda-Yamazaki, Jun
Yao, Yasuhiko Nakashima.＂Performance Evaluation

220, 2015.
[79]

of a 3D-Stencil Library for Distributed Memory Array＂High-Image-Rejection Wireless-Receiver Architecture

Accelerators＂，IEICE T rans., Vol.E98-D, No.12,

with a 3-Phase Active RC Complex Filter, IEICE

pp.2141-2149, Dec.（2015）[71]

Mamoru Ugajin, Yuta Kobayashi, Tsuneo Tsukahara,

Hisashi Kino, Hideto, Hashiguchi, Seiya Tanikawa,Electronics Express＂，Vol.12（No.12）,, 2015 年 06 月
[80]

N. Kito, K. Takagi, N. Takagi,＂Conversion of a CMOS

Youhei Sugawara, Shunsuke Ikegaya, Takafumi

Logic Circuit Design to an RSFQ Design Considering

Fukushima, Mitsumasa Koyanagi, Tetsu Tanaka,

Latching Function of RSFQ Logic Gates,＂IEEE Trans.

＂Effect of local stress induced by thermal expansion ofAppl. Supercond., Vol. 25, Issue 3, Article# 1300905,

underfill in three-dimensional stacked IC,＂JapaneseJune 2015

Journal of Applied Physics 55（2015）04EC03.
[72]

[81]

Method for Single-Flux-Quantum Circuits Using

T. Tanaka,＂Evaluation of in-plane local stress distribu-

Delay-Based T ime Frame Model,＂IEICE Trans.

tion in stacked IC chip using dynamic random accessmemory cell array for highly reliable three-dimension-

[73]

A-A
Appendix[75]

VDEC2016_J.indb 120

G. Tang, K. Takata, M. Tanaka, A. Fujimaki, K. Takagi,
N. Takagi,＂4-bit Bit-Slice Arithmetic Logic Unit for

04EC07.

32-bit RSFQ Microprocessors＂，IEEE Trans. Appl.

Takuma Iwagami, Takaharu Tani, Keita Ito, Satoru

Supe rcond., Vol. 26, Issue 1, Ar ticle# 1300106, Jan.

Nishino, Takuya Harashima, Hisashi Kino, Koji

2016
[83]

Kishine, Inaba, Inoue, Nakamura, Tsuchiya, Katsuraiof area-ef&#64257;cient and wide-range impedanceand Onodera, Multi-Rate Burst-Mode CDR Using aanalysis circuit for multichannel high-quality brain

GVCO With Symmetric Loops for Instantaneous Phasesignal recording system,＂Japanese Journal of Applied

Locking in 65-nm CMOS, IEEE TCAS-I, Vol.62, Issue 5,

Physics 55（2015）04EM12.

2015

Kiichi Niitsu, Shoko Ota, Kohei Gamo, Hiroki Kondo,[84]

林賢志 , 鈴木亮，渡辺高元，山内重徳，田口信幸，増Masaru Hori, and Kazuo Nakazato,＂Development of

田純夫，足立武彦 ;＂Time Analog to Digital Converter

Microelectrode Arrays Using Electroless Plating forの線形性向上法＂，電気学会論文誌 C，Vol. 135, No. 1,

CMOS-Based Direct Counting of Bacterial and HeLa

pp. 35-36, 2015 年 1 月．

Cells,＂IEEE Transactions on Biomedical Circuits and120

Fundamentals, Vol. E98-A, No. 12, Dec. 2015[82]

al IC,＂Japanese Journal of Applied Physics 55（2015）

Kiyoyama, and Tetsu Tanaka,＂Design and evaluation[74]

T. Kawaguchi, K. Takagi, N. Takagi,＂A Verification

S. Tanikawa, H. Kino, T. Fukushima, M. Koyanagi, and[85]

Masamitsu Tanaka, Misaki Kozaka, Yuma Kita, Akira

Systems（TBioCAS）, vol. 9, no. 5, pp. 607-619, Nov.

Fujimaki, Shuichi Nagasawa, Mutsuo Hidaka,＂Rapid

2015.

Single-Flux-Quantum Circuits Fabricated Using

Kiichi Niitsu, Yusuke Osawa, Daiki Hirabayashi,

20-kA/cm2 Nb/AlOxNb Process＂，IEEE Trans. Appl.
Supercond., vol. 25, 2015 年 6 月．

Osamu Kobayashi, Takahiro J. Yamaguchi, and Haruo
Kobayashi,＂A CMOS PWM Transceiver Using Self-[86]

T. Yoshimura and T. Kihara,＂Analysis and modeling

2016/12/07 17:30

[87]

[88]

of response of external noise in oscillators,＂Analog

IEICE Transactions on Fundamentals of Electronics,

Integrated Circuits and Signal Processing,（AICSP）

Communications and Computer, vol. E98-A, no. 12,

Springer, vol. 87, no. 2, pp. 313-325, 2016.

2015.

Naofumi Homma, Yu-ichi Hayashi, Takafumi Aoki,[97]＂A Fully On-Chip 3-Terminal Switched Capacitor＂Design Methodology and Validity Verification for a

DC-DC Conver ter for Low-Voltage CMOS LSIs,＂

Reactive Countermeasure Against EM Attacks,＂IACR

Japanese Journal of Applied Physics, vol. 55, No. 4S,

Journal of Cryptology, pp. 1-19, Online, Dec. 2015.

04EF09, 2016.

Makoto Nagata, Satoshi Takaya, Hiroaki Ikeda,[98]＂In-Place Signal and Power Noise Waveform Capturing
32, No. 6, pp. 87-98, Nov. 2015.

No.1, pp.8-15, Jan. 2016.
[99]

T. Morie, and K. Aihara,＂A CMOS Circuit for PWM-

Miki, Daisuke Fujimoto, Takuya Kiriyama, Makoto

mode Nonlinear Transformation Robust to Device

Nagata,＂A 1 mm Pitch 80 × 80 Channel 322 Hz

Mismatches to Implement Coupled Map Lattice

Frame-Rate Multitouch Distribution Sensor With Two-

Models＂，Nonlinear Theor y and Its Applications,

Solid-State Circuits, Vol. 50, No. 11, pp. 2741-2749, Nov.

IEICE, Vol. 6 No. 4, pp. 570-581, Oct. 2015.
[100]

ence patterns generated from faulty MEMS spatial

Takuya Sawada, Kumpei Yoshikawa, Hidehiro Takata,light modulators,＂ IEEE/OSA Journal of Lightwave

Koji Nii, Makoto Nagata,＂An Extended Direct

Technology, vol. 34, Issue 3, pp. 910-917, Feb., 2016.
[101]

graphic polymer-dispersed liquid crystal memory byElectromagnetic Interference,＂IEEE Transactions onangle-multiplexing recording for optically reconfigu-

Very Large Scale Integration（VLSI）Systems, Vol. 23,

rable gate arrays,＂ Applied Optics, Vol. 54, Issue 36,

Shuping Zhang, Jinjia Zhou, Dajiang Zhou, Shinji

pp. 10623-10629, Dec. 2015.
[102]

ly reconfigurable gate array exploiting holographic

Estimation Processor with 3D Stacked Memor y,＂memory characteristics,＂ Japanese Journal of Applied

IEICE Trans. on Fundamentals, Vol. E98-A, No.07,

Physics, vol. 54, no. 9S, pp. 09MA06-1 - 09MA06-5,

M. Tawada, S. Kimura, M. Yanagisawa, and N. Togawa,

2015.
[103]

iment for a dynamically reconfigurable vision archi-

f o r N o n - Vo l a t i l e M e m o r y,＂ I E I C E T r a n s . o ntecture,＂ International Journal of Image Processing

2015.

Techniques, vol. 2, issue 1, pp. 59-62, April, 2015.
[104]

タを用いた最小ハミング距離検索連想メモリ＂，電気

ONISHI, Mitsunori OZAKI, Satoshi YAGITANI, Satoru

学会論文誌 C, pp.36-42,2016 年 1 月．
[105]

and Space, 67.127, 2015
Ozaki, Hirose, Tsubaki, Kuroki, Numa,＂Nano watt

ducing[106]

power rail-to-rail CMOS amplifier with adaptive biasing

device using multi-actuator, Jpn., J.Appl.Phys[107]

Hajime Hayami, Hiroaki Takehara*, Kengo Nagata,
Makito Haruta, Toshihiko Noda, Kiyotaka Sasagawa*,

Time Clock Oscillator with On-Chip PVT Variation

Takashi Tokuda and Jun Ohta,＂Wireless Image-

Compensation Circuit for Ultra-Low Power MCUs,＂

Data Transmission from an Implanted Image Sensor

A-A

IEICE Transactions on Electronics, vol. 98-C, no. 5, pp.

through a Living Mouse Brain with Intra-Body

121

446-453, 2015.

Communication,＂JJAP, vol. 55, no. 4S, pp. 04EM03-

Shizuku, Hirose, Kuroki, Numa, M. Okada,＂An

104EM03-5, Mar. 2016. doi.10.7567/JJAP.55.04EM03

CMOS Gates for Ultra-Low Power Digital VLSIs,＂[108]

Takahiro Yamaguchi, Hiroaki Takehara, Yoshinori
Sunaga, Makito Haruta, Mayumi Motoyama, Yasumi

Appendix

Tsubaki, Hirose, Kuroki, Numa,＂A 32-kHz Real-

Energy-Efficient 24T Flip-Flop Consisting of Standard

VDEC2016_J.indb 121

Yoshihiro Ono, Michitaka Yosino, Akira Yasuda, Chiaki
Tanuma, Simulation of the liquid droplet ejection

circuits for ultra low-power analog LSIs＂，Japanesejournal of applied physics, vol. 54, 04DE13, Apr. 2015.

Yuki Watanabe, Satoshi Saikatsu, Michitaka Yoshino &Akira Yasuda, 泥 elta 穆 igma DAC with jitter-shaperre-

for measuring plasma waves in space, Earth, Planets[96]

原田，藤本，福原，吉田，＂ニューロン CMOS インバー

Takahiro ZUSHI, Hirotsugu KOJIMA, Keisuke
SHIMIZU, Hiroshi YAMAKAWA, Small sensor probe[95]

M. Watanabe, S. Kawahito,＂Radiation tolerance exper-＂ECC-Based Bit-Write Reduction Code Generation
Fundamentals, Vol. E98-A, No. 12, pp.2494-2504, Dec.

[94]

D. Seto, M. Watanabe, ＂Radiation-hardened optical-

Kimura and Satoshi Goto.＂Low-power Motion

pp.1431-1441, July 2015.

[93]

A. Ogiwara, M. Watanabe, ＂For mation of holo-

Characterization of VLSI Circuits Against

No. 10, pp. 2347-2351, Oct. 2015.

[92]

M. Watanabe, ＂Quality recovery method of interfer-

2015.

Power Injection Method for In-Place Susceptibility[91]

S. Uenohara, D. Atuti, K. Matsuzaka, H. Tamukoh,

Noriyuki Miura, Shiro Dosho, Hiroyuki Tezuka, Takuji

Step Dual-Mode Capacitance Scan,＂IEEE Journal of[90]

杉本俊貴，谷本洋，吉澤真吾，＂確率的フラッシュ
AD 変換器の線形化，＂電気学会論文誌 C, Vol. 136,

Within 3-D Chip Stacking,＂IEEE Design and Test, Vol.
[89]

Kojima, Hirose, Tsubaki, Ozaki, Asano, Kuroki, Numa,

Noriyuki Miura, Daisuke Fujimoto, Makoto Nagata,

2016/12/07 17:30

Ohta, Toshihiko Noda, Kiyotaka Sasagawa, Takashi

brainusing implantable semiconductor devices

Tokuda, Jun Ohta,＂Implantable self-reset CMOS

andepi-illumination of biological tissue,＂Biomedical

image sensor and its application to hemodynamic

Optics Express, vol. 6, no. 5, pp. 1553-1564, Apr. 2015.

response detection in living mouse brain,＂JJAP,
vol. 55, no. 4S, pp. 04EM02-104EM02-6, Mar. 2016.
[109]

doi.10.1364/BOE.6.001553[116]

doi.10.7567/JJAP.5504EM02

and K.Takeuchi,＂0.6-1.0 V Operation Set/Reset

Hiroaki Takehara, Yuji Katsuragi, Yasumi Ohta,

Voltage（3V）Generator for 3D-integrated ReRAM

Mayumi Motoyama, Hironari Takehara, Toshihikoa n d N A N D F l a s h H y b r i d S o l i d - S t a t e D r i v e ,＂Noda, Kiyotaka Sasagawa, Takashi Tokuda, and Jun

J a p a n e s e J o u r n a l o f A p p l i e d P h y s i c s（J J A P）,

Ohta,＂Implantable micro-optical semiconductor devic-

Vol.55,Num.4s,04EE07,Apr.2016

es for optical theranostics in deep tissue,＂Applied[117]

Physics Express（APEX）, vol. 9, no. 4, pp. 047001-1[110]

clocked subthreshold adiabatic logic circuit,＂IEICEElectronics Express, vol.12, no.20, pp.20150695

Ta k u m a K o b a y a s h i , M a k i t o H a r u t a , K i y o t a k a（12pages）.
[118]

secure S-box circuit using charge-sharing symmetric

Yasumi Ohta, Toshihiko Noda, Takashi Tokuda,

adiabatic logic for advanced encryption standard hard-

Yasuyuki Ishikawa, Jun Ohta,＂Optical communica-

ware design,＂IET Circuits, Devices & Systems, vol.9,

tion with brain cells by means of an implanted duplex

no.5, pp.362-269, Sept. 2015.
[119]

ing,＂Scientific Repor ts，vol. 6, no. 21247, pp. 1-13,

model of memristive device using Tukey windowfunction,＂IEICE Electronics Express, vol.12, no.5,

Takashi Tokuda, Hiroaki Takehara, Toshihikopp.20150149（7pages）, 2015.
[120]＂Development of high-resolution gamma detector

IEICE TRANSACTIONS on Electronics, vol. E99-C, no.

using sub-mm GAGG crystals coupled to TSV-MPPC

2, pp. 165-172, Feb. 2016. doi.10.1587/tranele.E99.C165

ar ray.＂Jour nal of Instr umentation 11.03（2016）,

Kiyotaka Sasagawa, Takahiro Yamaguchi, Makito

C03026.
[121]

Gamma-Ray Imaging System Based on HydrogenatedOhta,＂An Implantable CMOS Image Sensor with Self-

Amorphous Silicon/Crystalline Silicon Heterojunction

Reset Pixels for Functional Brain Imaging,＂IEEEStrip Detector.＂RADIOISOTOPES 64.12（2015）. 729-

215-222, Jan. 2016. doi.10.1109/TED.2015.2454435

735.
[122]

of a prototype scintillator-based por table γ -ray

Haruta, Mayumi Motoyama, Yasumi Ohta, Hiroaki

imager with coded aperture for intraoperative appli-

Takehara, Toshihiko Noda, Kiyotaka Sasagawa,cations, Nuclear Instruments and Methods in Physics

Takashi Tokuda, Jun Ohta,＂Fluorescence imaging

Research Section A. Accelerators, Spectrometers,

under background light with a self-reset CMOS image

Detectors and Associated Equipment, Volume 784, 1

sensor,＂The Jour nal of Engineering, Nov. 2015.

June 2015, Pages 394-397[123]

using trigger mode SOI pixel sensor for Advanced

Yasumi Ohta, Mayumi Motoyama, Hiroaki Takehara,

Compton Imaging.＂Journal of Instrumentation 11.02

T. Okitsu, S. Takeuchi, Jun Ohta,＂CMOS-based（2016）. C02030.
[124]

H. Yoshizawa,＂An improved figure of merit equation

implantable glucose monitoring device with improvedfor op-amp evaluation,＂
IEICE Electronics Express,

performance and reduced invasiveness,＂Electronics

vol.12, no. 15, pp. 20150533, 2015.

Letters, vol. 51, no. 10, pp. 738 - 740, May 2015.

Appendix

VDEC2016_J.indb 122

Shimazoe, K., et al.＂Electron Pattern Recognition

Toshikazu Kawamura, Keita Masuda, Tomohiro Hirai,
Toshihiko Noda, Kiyotaka Sasagawa, Takashi Tokuda,[115]

K. Shimazoe, K. Horiki, H. Takahashi, Development

Takahiro Yamaguchi, Yoshinori Sunaga, Makito

doi.10.1049/joe.2015.0046

122

Xiaosong, Xiaosong, et al.＂Development of X-ray/

Takehara, Toshihiko Noda, Takashi Tokuda, and Jun

Transactions on Electron Devices, vol. 63, no. 1, pp.

A-A

L i p o v e c , A . , K . S h i m a z o e , a n d H . Ta k a h a s h i .

Optoelectronic On-Chip Neural Inter face Device,＂

Haruta, Yoshinori Sunaga, Hironari Takehara, Hiroaki[114]

Y. Takahashi, T. Sekine, and M. Yokoyama,＂SPICE

Feb. 2016. doi.10.1038/srep21247
Noda, Kiyotaka Sasagawa, Jun Ohta,＂CMOS-Based[113]

C. Monteiro, Y. Takahashi, and T. Sekine,＂Low-power

Kitsumoto, Mayumi Motoyama, Yasuyo Maezawa,

micro-device with optogenetics and Ca2+ fluoroimag-[112]

K. Kato, Y. Takahashi, and T. Sekine,＂Two phase

047001-4, Mar. 2016. doi.10.7567/APEX.9.047001
Sasagawa, Miho Matsumata, Kawori Eizumi, Chikara[111]

M. Tanaka, S. Hachiya, T. Ishii, S. Ning, K. Tsurumi[125]Atsushi Shirane, Yiming Fang, Haowei Tan, Taiki

doi.10.1049/el.2015.0612

Ibe, Hiroyuki Ito, Nobor u Ishihara, and Kazuya

Hiroaki Takehara, Yasumi Ohta, Mayumi Motoyama,

Masu,＂RF-Powered Transceiver With an Energy and

Makito Haruta, Mizuki Nagasaki, Hironari Takehara,

Spectral-Efficient IF-Based Quadrature Backscattering

Toshihiko Noda, Kiyotaka Sasagawa, Takashi Tokuda,

Transmitter,＂IEEE Journal of Solid-State Circuits, Vol.

Jun Ohta,＂Intravital fluorescence imaging of mouse

50, No. 12, pp. 2975-2987, Dec. 2015.

2016/12/07 17:30

[126]

[127]

[128]

[129]

高坂，四ツ田，久保，中野，＂オンチップパッチクラ

Synthesis and Optimization of Polynomial Datapaths

ンプシステム用寄生容量補償回路＂，LSI とシステム

Using Functional Decomposition,＂IEEE T rans.

のワークショップ 2015

Computers 64（6）, pp.1579-1593（2015）

秋間学尚，佐藤茂雄，＂運動視により局所運動を検出
誌，vol.22, no.4, pp. 152-161, 2015.

Yoshiyuki Kurokawa, Takayuki Ikeda, Naoto Yamade,和泉政史，大森陽介，南昂孝，坂井尚貴，大平孝，

Yutaka Okazaki, Hidekazu Miyairi, Masahiro Fujita,＂指向性切替アンテナを用いた自動追尾走行ロボッ

Jun Koyama, Shunpei Yamazaki,＂A Boosting Pass

トシステム，＂電子情報通信学会論文誌 C, Vol.J98-C,

Gate With Improved Switching Characteristics and No

No.12, pp.403-411. Nov. 2015.

Overdriving for Programmable Routing Switch Based

Shinnosuke Yoshida, Youhua Shi, Masao Yanagisawa,on Crystalline In-Ga-Zn-O Technology,＂IEEE Trans.

Nozomu Togawa,＂An Ef fective Suspicious Timing-

VLSI Syst. 23（3）, pp.422-434（2015）

Fundamentals of Electronics, Communications and

増幅回路＂，電気学会論文誌 C，vol. 136，no.1，pp50-

Computer Sciences vol. E98-A, pp. 1406-1418, July.

59，2016 年 1 月[138]

Hirano, Qinghong Bu, Aravind Tharayil Narayanan,＂A High-Level Synthesis Algorithm with Inter-

Teerachot Siriburanon, Hitoshi Sakane, and Akira

Island Distance Based Operation Chainings for RDR

Matsuzawa,＂High-Q Inductors on Locally Semi-

Architectures,＂IEICE Transactions on Fundamentals

Insulated Si Substrate by Helium-3 Bombardment

of Electronics, Communications and Computerf o r R F C M O S I n t e g r a t e d C i r c u i t s ,＂I E E E

Sciences vol. E98-A, pp. 1366-1375, July. 2015.

TRANSACTIONS ON ELECTRON DEVICES, Volume.
62, Issue. 4, On page（s）. 1269-1275, April, 2015.

M. Oya, Y. Shi, N. Yamashita, T. Okamura, Y. Tsunoo,[139]

Li, Takeshi Inoue, Hitoshi Sakane, Kenichi Okada,scoring at gate-Level netlists, IEICE transactions on

and Akira Matsuzawa,＂A 60-GHz CMOS Transmitter

fundamentals of electronics, communications and com-with Gain-Enhanced On-Chip Antenna for Short-Range

puter sciences, vol. E98-A, no. 12, pp.2537-2546, Dec.

Wireless Interconnections,＂IEICE Transactions on

2015.

Electronics, vol.E98-C, no.04, pp.304-314, Apr. 2015.

Tatsuro Kojo, Masashi Tawada, Masao Yanagisawa,[140]

Matsuzawa,＂A Circuit Technique for Enhancing

Maximum and Minimum Hamming Distances forGain of Complementar y Input Operational Amplifier

Non-Volatile Memories,＂IEICE Transactions onwith High Power Efficiency,＂IEICE Transactions on
Electronics, vol.E98-C, no.04, pp.315-321, Apr. 2015.
[141]

James Lin, Daehwa Paik, Seungjong Lee, Masaya

Dec. 2015.

Miyahara, and Akira Matsuzawa,＂An Ultra-Low-

Takeshi Aoki, Yuki Okamoto, Takashi Nakagawa,

Voltage 160 MS/s 7 Bit Interpolated Pipeline ADC

Munehiro Kozuma, Yoshiyuki Kurokawa, Takayuki

Using Dynamic Amplifiers,＂IEEE Journal of Solid-

Ikeda, Naoto Yamade, Yutaka Okazaki, Hidekazu

State Circuits（JSSC）, Vol. 50, No. 6, pp. 1399-1411,

Yamazaki,＂Normally-Off Computing for Cr ystalline

Jun. 2015.
[142]

James Lin, Ibuki Mano, Masaya Miyahara, and Akira

Oxide Semiconductor-Based Multicontext

Matsuzawa,＂Ultralow-Voltage High-Speed Flash ADC

FPGA Capable of Fine-Grained Power Gating on

Design Strategy Based on FoM-Delay Product,＂IEEE

Programmable Logic Element W ith Nonvolatile

Transactions on Very Large Scale Integration（TVLSI）

Shadow Register,＂J. Solid-State Circuits 50（ 9）,pp.2199-2211（2015）

Systems, Vol. 23, No. 8, pp. 1518-1527, Aug. 2015.
[143]

Dongsheng Yang, Wei Deng, Aravind Tharayil
Narayanan, Rui Wu, Bangan Liu, Kenichi Okada, andA-A

and Verification in Topologically Constrained Logic

Akira Matsuzawa,＂A Fully Synthesizable Injection-

123

Design,＂Proceedings of the IEEE 103（11）, pp.2052-

Locked PLL with Feedback Current Output DAC in

2060（2015）

28 nm FDSOI,＂IEICE Electronics Express, Vol. 12,

Samaneh Ghandali, Bijan Alizadeh, Masahiro Fujita,

No. 15 pp. 1-11, Aug. 2015.
[144]

Kento Kimura, Aravind Tharayil Narayanan, Kenichi

Appendix

Masahiro Fujita,＂Toward Unification of Synthesis

Zainalabedin Navabi,＂Automatic High-Level Data-Flow

VDEC2016_J.indb 123

To h r u K a n e k o , M a s a y a M i y a h a r a a n d A k i r aand Nozomu Togawa,＂Code Generation Limiting

Miyairi, Masahiro Fujita, Jun Koyama, Shunpei[135]

Rui Wu, Wei Deng, Shinji Sato, Takuichi Hirano, Ning

ware-trojans identifying method based on trojan net

Computer Sciences, vol. E98-A, no. 12, pp. 2484-2493,[134]

Ning Li, Kenichi Okada, Takeshi Inoue, Takuichi

Kotaro Terada, Masao Yanagisawa, Nozomu Togawa,Fundamentals of Electronics, Communications and[133]

佐藤，遠藤，兼本，＂独立成分分析を用いた胎児の心電信号測定に適する小面積・低消費電力多チャネル

S. Goto, M. Yanagisawa and N. Togawa, A hard-

[132]

[137]

Minimizing Area Overhead,＂IEICE Transactions on

2015.

[131]

Yuki Okamoto, Takashi Nakagawa, Takeshi Aoki,
Masataka Ikeda, Munehiro Kozuma, Takeshi Osada,

Er ror Prediction Circuit Inser tion Algorithm

[130]

[136]

する神経回路網モデルの LSI 化＂，日本神経回路学会

2016/12/07 17:30

Okada, and Akira Matsuzawa,＂An AM-PM Noise
Mitigation Technique in Class-C VCO,＂IEICE[145]

2016, pp.1-6.
[156]

Dependent Characteristics of a Subthr eshold-pp.1161-1170, Dec. 2015.

MOSFET Analog Silicon Neuron,＂Journal of Robotics,

H. Lv, S. Sato, Y. Omura,＂Analytically Modeling

Networking and Artificial Life, Vol.2, No.4, pp.209-212,

the Asymmetric Double Gate Tunnel FET＂，ECS
Transactions, vol. 66, No. 5, 2015
[146]

Mar., 2016.
[157]＂Variation-Tolerant Quick-Star t-Up CMOS Cr ystal

Yoshikawa,＂Design and demonstration of adiabatic

O s c i l l a t or W i t h C h i r p I n j e c t i on and Ne gat ive

quantum-flux-parametron logic circuits with supercon-

Resistance Booster,＂IEEE Jour nal of Solid-State

vol. 28, 2015, 045020.

Circuits, Vol.51, No.2, pp. 496 - 508, Feb. 2016.
[158]

M. Takamiya and T. Sakurai,＂Design Guidelines to

GHz Demonstration of an Integer-Type Butter fly

Achieve Minimum Energy Operation for Ultra Low

Processing Circuit for an FFT Processor Using theVoltage Tunneling FET Logic Circuits＂Japanese

10 kA/cm2 Nb Process,＂IEICE Trans. Electron., vol.

Journal of Applied Physics, Vol. 54, No. 4S, 04DC04,

Q . X u , X . P e n g , T. O r t l e p p , Y. Ya m a n a s h i , N .

April, 2015.
[159]

and M. Takamiya,＂Wireless Power Transfer With

Computing for Integer Iteration Algorithms,＂IEEE

Zero-Phase-Dif ference Capacitance Control,＂IEEETrans. on Appl. Supercond., 25, 2015, 1300704.

Transactions on Circuits and Systems―I. Regular

Speed Operation of an SFQ Butter fly Processing

Papers, Vol. 62, No. 4, pp. 938 - 947, April 2015.
[160]

M.Amagasaki, Q.Zhao, M.Iida, M.Kuga andCircuit for FFT Processors Using the 10 kA/cm2 Nb

T.Sueyoshi,＂A 3D FPGA Architecture to Realize

Process,＂IEEE Trans. on Appl. Supercond., 25, 2015,

Simple Die Stacking＂，IPSJ Transactions on System

1301205.
[150]

S. Iguchi, P. Yeon, H. Fuketa, K. Ishida, T. Sakurai,

Yoshikawa,＂Demonstration of Bit-Serial SFQ-Based

Y. Sakashita, Y. Yamanashi, N. Yoshikawa,＂High-[149]

H. Fuketa, K. Yoshioka, K. Fukuda, T. Mori, H. Ota,

Y. Sakashita, Y. Yamanashi, N. Yoshikawa,＂50

E98-C, March, 2015, pp. 232-237.
[148]

S. Iguchi, H. Fuketa, T. Sakurai, and M. Takamiya,

K. Inoue, N. Takeuchi, T. Narama, Y. Yamanashi, N.

ductor magnetic shields,＂Supercond. Sci. Technol.,[147]

E. Green, T. Kohno,＂Compensating Temperature-

Transactions on Electronics, Vol. E98-C, No. 12,

X. Peng, Q. Xu, T. Kato, Y. Yamanashi, N. Yoshikawa,

LSI Design Methodology, Vol.8，pp.116-122, Aug. 2015
[161]

A. Kosuge, S. Ishizuka, M. Taguchi, H. Ishikuro,

A. Fujimaki, N. Takagi, K. Takagi and M. Hidaka,

and T. Kuroda,＂Analysis and Design of an 8.5-Gb/s/＂High-Speed Demonstration of Bit-Serial Floating-link Multi-Drop Bus Using Energy-Equipar titioned

Point Adders and Multipliers Using Single-Flux-

Transmission Line Couplers,＂IEEE Transactions on

Quantum Circuits,＂IEEE Trans. on Appl. Supercond.,

Circuits and Systems-I. Regular Papers（TCAS-I）, vol.

25, 2015, 1301106.

62, no. 8, pp. 2122-2131, Aug. 2015

N. Takeuchi, Y. Yamanashi, N. Yoshikawa,＂Adiabatic

[151]

[152]

malist design,＂Journal of Applied Physics, 117, 2015,

Electromagnetic Clip Connector and High-EMC

173912.

Transceiver,＂IEEE Transactions on Circuits and

K. Sano, Y. Takahashi, Y. Yamanashi, N. Yoshikawa, N.

Systems-I, Regular Papers（TCAS-I）, vol. 63, no. 2, pp.

Zen, M. Ohkubo,＂Demonstration of single-flux-quan-265-275, Feb. 2016.
[163]

Y.Take, T.Kuroda,＂Relay Transmission Thr uchip

etr y systems using superconducting strip ion detec-

Inter face with Low-Skew 3D Clock Distribution

tors,＂Supercond. Sci. Technol., vol.28, 2015, 074003.

Network,＂IEICE TRANSACTIONS on Electronics, Vol.

N. Takeuchi, T. Ortlepp, Y. Yamanashi, N. Yoshikawa,＂Experimental Demonstration of Quantum-Flux-Latch-[154]

A. Kosuge, A. Okada, M. Taguchi, H. Ishikuro, andT. Kuroda,＂A 280Mb/s In-Vehicle LAN System Usingtum readout circuits for time-of-flight mass spectrom-

[153]

[162]

quantum-flux-parametron cell librar y adopting mini-

E98-C, No. 4, pp. 322-332, May 2015[164]

奥山敦司，佐伯勝敏，関根好文，高集積化のためのBased Circuits,＂IEEE Trans. Appl. Supercond., vol.

細胞体モデルに対する検討，電気学会論文誌 C，Vol.

25, 2015, 1300803.

136, No. 1, pp.16-21, 2016.1

N. Tsuji, N. Takeuchi, T. Narama, T. Or tlepp, Y.

[165]

H. Song, H. Kono, Y. Seo, A. Azhari, J. Somei,
E. Suematsu, Y. Watarai, T. Ota, H. Watanabe, Y.

quantum-flux-latch with wide operation margins,＂

Hiramatsu, A. Toya, X. Xiao, T. Kikkawa,＂A Radar-

124

Supercond. Sci. Technol., 28, 2015, 115013.

Based Breast Cancer Detection System Using CMOS

T. Takahashi, R. Numaguchi, Y. Yamanashi, N.

Integrated Circuits,＂IEEE Access, vol. 3, no., pp. 2111-

Yoshikawa,＂High-speed demonstration of low-power

2121, 2015.

Appendix

A-A

Yamanashi, N. Yoshikawa,＂Magnetically coupled[155]

VDEC2016_J.indb 124

1k-bit shift-register memories using LR-biasing SFQ
circuits,＂IEICE Electronics Express, Vol. 13, No.6,[166]

Ippei Akita, Makoto Ishida,＂A current noise reduction
technique in chopper instrumentation amplifier for

2016/12/07 17:30

high-impedance sensors,＂IEICE Electron. Express

IEEE International Symposium on Radio-Frequency（ELEX）, vol.12, no.11, pp.1-5, June 2015.
[167]

Kenji Okabe, Horagodage Prabhath Jeewan, Shota

Fujishima,＂Parasitic conscious 54 GHz divide-

Akita,＂Co-design method and wafer-level packaging

by-4 injection-locked frequency divider,＂2015 IEEE

technique of thin-film flexible antenna and silicon

Inter national Symposium on Radio-Fr equency

CMOS rectifier chip for wireless-powered neural inter-

Integration Technology（RFIT）, pp. 103-105, Aug.

face systems,＂Sensors, vol. 15, no. 12, pp. 318221-

2015.
[9]

Yoshida, and M. Fujishima,＂Modeling of wideband

T wo-Dimensional Integrated Magnetic Sensor

decoupling power line for millimeter-wave CMOS cir-Fabricated in 0.18- μ m CMOS Process＂，IEEJ

cuits,＂2015 IEEE International Symposium on RadioFrequency Integration Technology（RFIT）, pp. 151-

Electrical and Electronic Engineering

Vol.10, pp. 345-349, 2015

153, Aug. 2015.
[10]

2.

国際会議

[1]

Kosei Tanii, K.Wada, Takanobu Ohno,＂Heuristic
Cir cuit T ransfor mation Based on Left-handed
F i l t e r a n d R i g h t - h a n d e d F i l t e r,＂P r o g r e s s i n

age-controlled oscillator with fundamental injection
locking,＂IEEE Asian Solid-State Circuits Conference（A-SSCC）, Nov. 2015.
[11]

a n d M . F u j i s h i m a , ＂A 300G H z 40 n m C M O S
Transmitter with 32-QAM 17.5Gb/s/ch Capability

S. Hara, K. Katayama, K. Takano, I. Watanabe, N.

over 6 Channels,＂Digest of Technical Papers IEEE

Sekine, A. Kasamatsu, T. Yoshida, S. Amakawa, andInternational Solid-State Circuits Conference（ISSCC）

M. Fujishima,＂Compact 160-GHz amplifier with 15-dB
Radio Frequency Integrated Circuits Symposium

2016, pp. 342-343, Feb. 2016.
[12]

Depending on Layout Structures in a 28 nm Thin BOX

S. Amakawa, R. Goda, K. Katayama, K. Takano,

FD-SOI Process by Alpha Particle Irradiation＂, Silicon

T. Yoshida, and M. Fujishima,＂Wideband CMOS
tions,＂2015 IEEE MTT-S International Microwave

Errors in Logic - System Effects（2016）[13]

a 28 nm UTBB Process by a PHITS-TCAD Simulation

K. Katayama, S. Amakawa, K. Takano, and M.

System＂, pp. 53-56, Inter national Workshop on

Fujishima,＂300-GHz MOSFET model extracted by

Radiation Effects on Semiconductor Devices for Spacean accurate cold-bias de-embedding technique,＂2015
IEEE MTT-S International Microwave Symposium（IMS）, pp. 1-4, May 2015.
[5]

Applications（2015）[14]

FD-SOI Processes by Heavy-Ion Ir radiation＂, pp.

Katayama, T. Yoshida, K. Takano S. Amakawa, and93-96, International Workshop on Radiation Effects on

M. Fujishima,＂Compact 138-GHz amplifier withIEEE International Symposium on Radio-Frequency

Semiconductor Devices for Space Applications（2015）[15]

Oxide and Body Bias 28-nm and 65-nm in FD-SOI

S. Amakawa, K. Katayama, K. Takano, T. Yoshida,

Processes by a Monte-Carlo Simulation＂, pp. 1026-

and M. Fujishima,＂Comparative analysis of on-chip

1027, International Conference on Solid State Devices

transmission line de-embedding techniques,＂2015
IEEE International Symposium on Radio-Frequency
Integration Technology（RFIT）, pp. 91-93, Aug. 2015.
K. Takano, K. Katayama, S. Hara, A. Kasamatsu, T.
Yoshida, S. Amakawa, and M. Fujishima,＂Calibrationof process parameters for electromagnetic field
analysis of CMOS devices up to 330 GHz,＂2015

VDEC2016_J.indb 125[16]

and Materials（2015）

A-A

山 口， 古 田， 小 林，＂A Radiation-Hardened Non-

125

redundant Flip-Flop, Stacked Leveling Critical Charge
Flip-Flop in a 65 nm Thin BOX FD-SOI Process＂,
The conference on Radiation and its Ef fects on
Components and Systems（2015）

Appendix[7]

張， 山 口， 神 田， 古 田， 小 林，＂Estimation of Soft
Error Tolerance according to the Thickness of Buried

Integration Technology（RFIT）, pp. 55-57, Aug. 2015.
[6]

一二三，曽根崎，古田，小林，＂Radiation Hardness
Evaluations of FFs on 28 nm and 65 nm Thin BOX

S. Hara, I. Watanabe, N. Sekine, A. Kasamatsu, K.

18-dB peak gain and 27-GHz 3-dB bandwidth,＂2015梅 原， 張， 神 田， 一 二 三， 古 田， 小 林，＂Analysisof Terrestrial Single Event Upsets by Body Biases in

Symposium（IMS）, pp. 1-4, May 2015.
[4]

丸 岡， 一 二 三， 神 田， 古 田， 小 林，＂Correlations
between Radiation Hardness and Variation of FFs（RFIC）, pp. 7-10, May 2015.

decoupling power line for millimeter-wave applica-

K. Katayama, K. Takano, S. Amakawa, S. Hara, A.
Kasamatsu, K. Mizuno, K. Takahashi, T. Yoshida,（2015-6）

peak gain and 41-GHz 3-dB bandwidth,＂2015 IEEE

K. Takano, K. Katayama, T. Yoshida, S. Amakawa,and M. Fujishima,＂124-GHz CMOS quadrature volt-

Electromagnetics Research Symposium（PIERS2015）[3]

R. Goda, S. Amakawa, K. Katayama, K. Takano, T.

T.Kimura, K.Uno and T.Masuzawa,＂Size Reduced

Trans. On[2]

K. Katayama, S. Amakawa, K. Takano, and M.

Yamagiwa, Takeshi Kawano, Mokoto Ishida, Ippei

31832, Dec. 2015.
[168]

Integration Technology（RFIT）, pp. 94-96, Aug. 2015.
[8]

2016/12/07 17:30

[17]張， 神 田， 山 口， 古 田， 小 林，＂Anasysis of BOX

Photon Avalanche Diode Sensors,＂ in Proceedings

Layer Thickness on SERs of 65 and 28 nm FD-SOI

of IEEE Inter national Symposium on Design andProcesses by a Monte-Carlo Based Simulation Tool＂,

Diagnostics of Electr onic Cir cuits & Systems（DDECS）, pp. 131-136,Apr.2015.

The conference on Radiation and its Ef fects on
Components and Systems（2015）[18][28]

張，神田，山口，古田，小林，＂Analysis of the Soft

Active Diode Rectifier with Voltage-Time-Conversion

Error Rates on 65-nm SOTB and 28-nm UTBB FD-SOI

Delay-Locked Loop for Wireless Power Transmission,＂

Str uctures by a PHITS- TCAD Based Simulation

IEEE Asian Solid-State Circuits Conference（A-SSCC）,

Tool＂, International Conference on Simulation of
Semiconductor Processes and Devices（2015）
[19]

[20]

15-3, November 2015.
[29]

Sherif Hekal, Adel Abdel-Rahman, Hongting Jia,

大 島，Weckx, Kaczer, 小 林， 松 本，＂Impact ofAhmed Allam, Ramesh Pokharel, and Har uichi

Random Telegraph Noise on Ring Oscillators

Kanaya,＂Strong resonant coupling for shor t-range

Evaluated by Circuit-level Simulations＂, International

wireless power transfer applications using defected

Conference on IC Design and Technology（2015）

ground str uctures＂，Proc. IEEE Wireless Power
Transfer Conference pp.usb1-usb4, 2015 年 5 月．

Masahiro Kano, Toru Nakura and Kunihiro Asada,＂Analysis and Design of a Triangular Active Charge[21]

Hideki Shinohara, Kousuke Miyaji,＂A ZVS CMOS

[30]

H. Kanaya,＂5 GHz-band CMOS Class-E Power

Injection for Stabilizing Resonant Power Supply

Amplifier Module Considering W ire Bonding＂，

Noise,＂17th International Symposium on Quality

Proc. 2015 IEEE International Symposium on Radio-

Electronic Design（ISQED）, Mar.2016.

Frequency Integration Technology, pp.157-159, 2015 年
8 月．

Md. Maruf Hossain, Tetsuya Iizuka, Toru Nakura andKunihiro Asada,＂Analytical Design Optimization of[31]

Kyohei Eto, Kizuku Takemoto, Har uichi

Sub-ranging ADC Based on Stochastic Comparator,＂

Kanaya,＂Development of Highly Efficient 5GHz-band

IEEE/ACM Design, Automation and Test in Europe

CMOS Class-E Power Amplifier Module＂，Proc. of the（DATE）Exhibition and Conference, Mar.2016.

16th Electronics Packaging Technology Conference,

Tomohiko Yano, Toru Nakura, Tetsuya Iizuka andpp.1-3, 2015 年 12 月．

[22]

Kunihiro Asada,＂A Calibration-Free Time Difference

[23]

[24]

[32]

Kato,＂Planar array antenna with director on indium

Single Buffer Ring,＂in IEEE Asian Solid-State Circuits

phosphide substrate for 300GHz wireless link＂，Proc.

Conference（A-SSCC）Proceedings of Technical

SPIE Photonics West 2016, Vol. 9747, pp. 974722-1-

Papers, pp. 145-148,Nov.2015.

74722-6,2016 年 2 月．

T. Ikeda, M. Ikeda,＂Compr ehensive Study on[33]

CMOS LNA for TV white space application,＂Proc.

in Proceedings of the IEEE 11th Inter national

Inter national Conference on Bioelectronics,

Conference on ASIC（ASICON）, P2-72,Nov.2015.

Biosensors, BioMedical Devices, BioMEMS/NEMS
and Applications 2015, p. O-17, 2015 年 12 月

Takashi Toi, Tor u Nakura, Tetsuya Iizuka and
[34]

A-A
126

and T. Sasaki,＂SIMD-based Datapath with Efficient

Oscillator,＂ in Proceedings of IEEE Nordic Circuits

Operation Str uctur e,＂IEEE Pr oc. of ICASSP.,

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,

pp.1031&#8211;1035, March 2016.
[35]

Appendix

VDEC2016_J.indb 126

Seiji Miyoshi, Takahiro Sasaki, Yuki Fukazawa andKunihiro Asada,＂A CMOS SPAD Sensor Featuring

Toshio Kondo,＂An architectural framework of snoopy

Asynchronous Event-Extraction Readout Architectureinterconnection for heterogeneous cache systems＂，

for Faint Light Detection,＂ in Proceedings of 2015

Proc. of the Third Inter national Symposium on

International Conference on Solid State Devices andComputing and Networking, pp.561-565,（2015/12/8-

Materials（SSDM）, pp. 812-813,Sep.2015.

11）, Sapporo, Hokkaido.

M. Kano, T. Nakura and K. Asada,＂Resonant Power

[36]

Hiroaki Kawashima, Takahiro Sasaki, Yuki Fukazawa

Supply Noise Cancelling with Noise Detector based inand Toshio Kondo,＂Register por t prediction for a

DLL and Vernier TDC,＂ in Proceedings of IEEE Asia

banked register file＂，Proc. of the Third International

Symposium on Quality Electronic Design（ASQED）,

Symposium on Computing and Networking, pp.551555,（2015/12/8-11）, Sapporo, Hokkaido.

pp.192-196,Aug.2015.
[27]

Y. Fukazawa, K. Watanabe, Y. Minoura, T. Kondo

Width Controlled PLL using Variable-Length Ring
and Systems Conference（NORCAS）,Oct.2015.

[26]

Ryoya Miyamoto, and Haruichi Kanaya,＂
WidebandHigher Order Radix RSA Cr yptography Engine,＂

Kunihiro Asada,＂Tracking PVT variations of Pulse[25]

Haruichi Kanaya, Tomoki Oda, Naoto Iizasa, Kazutoshi

Accumulator Using Two Pulses Propagating on a

Xiao Yang, Hongbo Zhu, Toru Nakura, Tetsuya Iizuka,[37]

Ueyoshi K., Marukame T., Asai T., Motomura M., andKunihiro Asada,＂An Asynchronous Projection andSchmid A.,＂Memory-error tolerance of scalable andSummation Circuit for In-Pixel Processing in Single

highly parallel architecture for restricted Boltzmann

2016/12/07 17:30

machines in deep belief network,＂IEEE International[38]

S., Matsuyama K., Asai T., Kuroda T., and Motomura

Sheraton Center, Montreal, Canada（May 22-25, 2016）.

M.,＂Image sensor/digital logic 3D stacked module

Yamamoto K., Asai T., and Motomura M.,＂Hardware

featuring inductive coupling channels for high speed/architecture for online frequent items mining with

low-noise image transfer,＂2015 Symposia on VLSI

memor y-ef ficient data str ucture,＂COOL Chips

Technology and Circuits, 4-1, Rihga Royal Hotel,

XIX, Yokohama Media & Communications Center,

Kyoto, Japan（Jun. 15-19, 2015）.
[48]

Otaka, Takayuki Hamamoto,＂Spatiotemporally

circuit mimicking soldier crab ball gate for single-mol-

Var ying Exposure Imaging for High Quality Image

ecule device,＂Inter national Chemical Congress

Reconstr uction＂，Image sensor workshop, 7.14,

of Pacific Basin Societies 2015, Hawaii Convention

4pages（2015）[49]

of Spatial Resolution Using Block-Matching Basedmal-noise-harnessing neuromorphic nano-electronic

M o t i o n E s t i m a t i o n a n d F r a m e I n t e g r a t i o n＂，

circuit based on axon of neuron for single-moleculeInternational Conference on Manufacturing Science

Basin Societies 2015, Hawaii Convention Center,

and Technology, pp.53-57（2015）[50]

High Dynamic Range Image Synthesis using a Multi-

Takano M., Asai T., and Oya T.,＂Design of nano-elec-

integration-time Image Sensor Array＂，Internationaltronic neural-network associative memor y circuit

Wo r k s h o p o n I m a g e M e d i a Q u a l i t y a n d i t s

Congress of Pacific Basin Societies 2015, Hawaii

Applications, OS1-1, 4pages（2016）[51]

ment mechanism for asynchronous circuits of bun-

Satomi K., Asai T., and Oya T.,＂Design of single-elec-

dled-data model,＂in Proceedings of IEEE Internationaltronʻslime moldʼcircuit for single-molecule device,＂

Symposium on Design and Diagnostics of Electronic

International Chemical Congress of Pacific Basin

Circuits and Systems 2015, pp.243-248, April 2015.
[52]

tic test generation for transition faults,＂in Proceedings

Ushida M., Ishimura K., Schmid A., Asai T., andof IEEE Pacific Rim Inter national Symposium on

tureless objects exploiting reaction-dif fusion cellu-

Dependable Computing 2015, pp.273-278, Nov. 2015.
[53]

tecture for circuits configured on FPGAs,＂16th

Nonlinear Theory and its Applications, pp. 85-88, HongIEEE Workshop on R TL and High Level Testing2015）.

（WRTLTʼ15）, Nov. 2015.
[54]

LFSR seed generation for hierarchical BIST,＂in

devices exploiting noise and fluctuations,＂2015

Proceedings of 10th IEEE International Design & Test

Applications, pp. 895-898, Hong Kong, City University

Symposium, pp.118-123, Dec. 2015.
[55]

Rimon Ikeno, Satoshi Mar uyama, Yoshio Mita,of Hong Kong, China（Dec. 1-4, 2015）.

Makoto Ikeda, and Kunihiro Asada,＂Electron beam

Takano M., Asai T., and Oya T.,＂Design of nano-elec-

lithography with character projection exposure

tronic neural-network associative memor y circuit,＂

throughput enhancement with line-edge quality optimi-

The 14th International Conference on Unconventional

zation＂，Proc. SPIE 9781, Design- Process-Technology

and Natural Computation, Centr e for Discr ete

Co-optimization for Manufacturability X, 978110,

Mathematics and Theoretical Computer Science,
Auckland, New Zealand（Aug. 31-Sep. 4, 2015）.

forMarch 2016.
[56]

T. Sato, S. Chivapreecha and P. Moungnoul,＂Fine-

Satomi K., Asai T., and Oya T.,＂Design of slime-

Tuning of Wave-Pipelines on FPGAs Developed by the

A-A

mold-inspired single-electron circuit,＂The 14th

RTL Design,＂Proc. of ECTI-CON 21015, pp. 1230.1-

127

Natural Computation, Centre for Discrete Mathematics

1230.6,, Jun. 2015.
[57]

C. F. Wer ner, T. Wagner, M. J. Schoeing and T.

and Theoretical Computer Science, Auckland, New

Yoshinobu,＂New LAPS driving method for better later-

Zealand（Aug. 31-Sep. 4, 2015）.

al resolutions＂，Engineering of Functional Interfaces

Appendix

Inter national Conference on Unconventional and

VDEC2016_J.indb 127

Kosuke Sawaki and Satoshi Ohtake,＂A method of

Asai T. and Kasai S.,＂Neuromorphic circuits andInternational Symposium on Nonlinear Theory and its[46]

Sho Kano and Satoshi Ohtake,＂A field test archi-

lar automata,＂2015 Inter national Symposium on
Kong, City University of Hong Kong, China（Dec. 1-4,

[45]

Renji Ono and Satoshi Ohtake,＂A method of diagnos-

USA（Dec. 15-20, 2015）.
Motomura M.,＂Motion vector estimation of tex-

[44]

Syuichi Sato and Satoshi Ohtake,＂A delay measure-

Convention Center, Honolulu, USA（Dec. 15-20, 2015）.

Societies 2015, Hawaii Convention Center, Honolulu,[43]

Takahiro Anraku, Takayuki Hamamoto,＂Realtime

Honolulu, USA（Dec. 15-20, 2015）.

for single-molecule devices,＂International Chemical[42]

Danya Sugai, Takayuki Hamamoto,＂Improvement

Hirashima R., Asai T., and Oya T.,＂Design of ther-device,＂International Chemical Congress of Pacific[41]

Hidenori Tabata, Tomohiro Yamazaki, Toshinori

Hamana Y., Asai T., and Oya T.,＂Design of new logic

Center, Honolulu, USA（Dec. 15-20, 2015）.
[40]

Ikebe M., Uchida D., Take Y., Someya M., Chikuda

Symposium on Circuits and Systems, Montreal

Yokohama, Japan（Apr. 20-22, 2016）.
[39]

[47]

2016/12/07 17:30

2015（EnFI 2015）, Hannover, Germany, 6-7 July 2015.
[58]

Symposium on Quality Electronic Design（ISQED）,
pp. 18 - 23, 2016 月 3 月．

F. An, X. Zhang, L. Chen, and H. J. Mattausch,
Dynamically Reconfigurable System for LVQ-Based[59]

Onodera,＂Statistical Analysis and Modeling ofSymposium on Circuits and Systems（ISCAS）, pp.

Random Telegraph Noise Based on Gate Delay

1338-1341, May 2016.

Va r i a t i o n M e a s u r e m e n t＂，2016 I n t e r n a t i o n a l

F. An, K. Mihara, S. Yamasaki, L. Chen, and H. J.

Conference on Microelectronic Test Str uctures

Mattausch, Word-parallel Associative Memor y for（ICMTS）, pp. 82 - 87, 2016 年 3 月．
[69]

Hidetoshi Onodera,＂A Closed-Form Stability Model

Conference（ASSCC）, 14-4, Nov. 2015.

for Cross-Coupled Inver ters Operating in Sub-

X. Zhang, F. An, L. Chen, and H.J. Mattausch,

Threshold Voltage Region＂，21st Asia and South

Memory-based LVQ Neural Network with DedicatedPacific Design Automation Conference（ASP-DAC）,

Learning Circuit, International Conference on Solid

pp. 691 - 696, 2016 月 1 月．
[70]

＂On-chip Monitoring and Compensation Scheme

F. An, K. Mihara, S. Yamasaki, L. Chen, and H. J.

with Fine-grain Body Biasing for Robust and Energy-

Mattausch, Associative Memory for Nearest Neighbor

Efficient Operations＂，Proc. of 2016 Asia and South-

Search with High Flexibility of Reference-Vector

Pacific Design Automation Conference, pp. 403 - 409,

International Conference on Solid State Devices and2016 月 1 月．
＂S l e w - a n d Va r i a b i l i t y - A w a r e L o g i c a l E f f o r t
f o r N e a r - T h r e s h o l d C i r c u i t D e s i g n ＂， 8 t h

Implementation of Motion Estimation Technology

International Workshop on Variability Modeling andUsing High Level Synthesis and Investigations into

Charactorization（VMC）, 2015 月 11 月．
[72]

Solutions in the era of IoT＂，IFIP/IEEE International

Mixed Information Technologies, pp.386 - 390, 査読有，Conference on Ver y Large Scale Integration（VLSI-

2015.

SoC）, 2015 月 10 月．
[73]

Variability and Soft-Error Resilience＂，Proceedings

Its Hardware Implementation,＂Proceeding of 19thof the 2015 International Conference on Integrated

Workshop on Synthesis And System Integration of

Circutis, Design, and Verification, pp. 102-103, 2015 月

Mixed Information Technologies, pp.409-414, 査読有，

8 月．
[74]

Tohr u Ishihara,＂Practical Supply and Threshold

Go Matsumura, Michihiro Koibuchi, Hideharu Amano,

Voltage Scaling for Energy Ef ficient Operation of

Hiroki Matsutani,＂D-TDMA Data Buses with CSMA/

Microprocessors＂，International Forum on Embedded

CD Arbitration Bus on Wireless 3D IC＂，Proc. of the

MPSoC and Multicore, 2015 月 7 月．
[75]

Tohr u Ishihara,＂Practical Supply and Threshold

Distributed Computing and Networks（PDCNʼ16）,

Voltage Scaling for Energy Ef ficient Operation of

pp.242-249, Feb 2016.

Microprocessors＂，International Forum on FDSOI IC
Design, 2015 月 6 月．

C.Izaki, J.Akita, CMOS Image Sensor with
Pseudorandom Pixel Placement For Jaggy Reduction[76]

S. Nishizawa, T. Ishihara, H. Onodera,＂An impact

in Line Representation, Proceedins of Internationalof process variation on supply voltage dependence

Image Sensor Workshop 2015, pp.146-149, 2015.6.

of logic path delay variation＂，Proc. of the 2015

A. Kaskela, P. Laiho, N. Fukaya, K. Mustonen, T. Susi,

International Symposium on VLSI Design, Automation

H. Jiang, N. Houbenov, Y. Ohno, and E. I. Kauppinen,

and Test, pp. 1 - 4, 2015 月 4 月．

A-A

＂Highly individual SWCNTs for high per formance128

thin film electronics＂，Carbon 103, 228-234（2016）.

[77]

Appendix

Jun Shiomi, Tohr u Ishihara, Hidetoshi Onodera,

A . T s u c h i y a , H . O n o d e r a , ＂D e s i g n o f M u l t i Layered On-Chip Inductor for Inductive Peaking＂，VietnumJapam MicroWave, 2015 年 8 月．

doi.10.1016/j.carbon.2016.02.099[67]

Hidetoshi Onodera,＂Dependable VLSI Platform with

Distor tion Optimized Quantization Algorithm and13th IASTED International Conference on Parallel and[66]

H i d e t o s h i O n o d e r a ,＂D e s i g n C h a l l e n g e s a n dWorkshop on Synthesis And System Integration of

2015.

[65]

Jun Shiomi, Tohr u Ishihara, Hidetoshi Onodera,

S . N a g a i , T. K a m b e , G . F u j i t a , ＂ H a r d w a r e

G. Moriguchi, T. Kambe, G. Fujita,＂An Improved Rate-

[64]

[71]

Materials（SSDM2015）, pp. 144-145, Sep. 2015.

Techniques for Improvements,＂Proceeding of 19th

[63]

A.K.M. Mahfuzul Islam and Hidetoshi Onodera,

Sep. 2015.

Number Due to Configurable Dual-Storage Space,[62]

Tatsuya Kamakari, Jun Shiomi, Tohr u Ishihara,of Reference Vectors, IEEE Asian Solid-State Circuits

State Devices and Materials（SSDM2015）, pp. 146-147,[61]

A.K.M. Mahfuzul Islam, Tatsuya Nakai, and Hidetoshi

On-chip Learning and Recognition, IEEE International

k-Nearest-Neighbor with Configurable Storage Space

[60]

[68]

[78]

T. Iwagaki, Y. Ishimori, H. Ichihara and T. Inoue,＂Variability- and Correlation-Aware Logical Effort for＂Designing area-efficient controllers for multi-cycle

Near-Threshold Circuit Design＂，17th Internationaltransient fault tolerant systems,＂Proc. 20th IEEE

VDEC2016_J.indb 128

2016/12/07 17:30

European Test Symposium（ETSʻ15）, pp. 1-2, May
2015.
[79]

[88]

for Timing Yield Estimation via Line Sampling,＂in

and characterization of Ge passive waveguide compo-

Proc. of Workshop on variability modeling and charac-

nents on Ge-on-Insulator for mid-infrared photonics,＂

terization（VMC）（Austin, TX）, Nov. 2015.
[89]

Transistor-Level Timing Yield Estimation via Line

M. Takenaka, Y. Kim, J. Han, J. Kang, Y. Ikku, Y.

Sampling,＂in Proc. of ACM International Workshop

Cheng, J.-K. Park, S.-H Kim, and S. Takagi,＂CMOSon Timing Issues in the Specification and Synthesis ofphotonics technologies based on heterogeneous

Digital Systems（TAU）（Santa Rosa, CA）, pp.50-55,

E l e c t r o n D e v i c e s M e e t i n g （I E D M ʼ15）, 31.5,

Mar. 2016.
[90]

Masayuki Hiromoto, and Takashi Sato,＂Nonlinear

J. Kang, M. Takenaka, and S. Takagi,＂First demon-

Delay-Table Approach for Full-Chip NBTI Degradation

stration of Ge waveguide platform on Ge-on-Insulator

Prediction,＂in Proc. of International Symposium on

for mid-infrared integrated photonics,＂European

Quality Electronic Design（ISQED）（Santa Clara, CA）,

Conference on Optical Communication（ECOC 2015）,

pp.307-312, Mar. 2016.
[91]

Hiromoto, Anupam Chattopadhyay, and Takashi Sato,lateral PIN junction formed by Ni-InGaAsP alloy＂Mitigation of NBTI-Induced Timing Degradation infor car rier-injection InGaAsP photonic devices,＂

Processor,＂in Proc. of ACM International Workshop

International Conference on Solid State Devices andon Timing Issues in the Specification and Synthesis ofMaterials（SSDM2015）, PS-7-6, Sapporo Convention

Digital Systems（TAU）（Santa Rosa, CA）, pp.21-27,

Y. Cheng, Y. Ikku, M. Takenka, and S. Takagi,

Mar. 2016.
[92]

Leapfrog Scheme for Circuit-Based Analysis of Powerphotodetector monolithically integrated with InP

Delivery Network,＂Proc. IEEE EPEPS 2015, San Jose,International Conference on Solid State Devices andCA, Oct. 2015, pp. 21-23.
[93]

Materials（SSDM2015）, A-7-2, Sapporo Convention
Daijiro Murooka, Yu Zhang, Qing Dong, Shigetoshi

IWS2016.
[94]

Gyobu, Takuya Hishiki, and Takeo Mar uyama,

Programmable Delay Element and Its Application＂Optimizing silicon avalanche photodiode fabricatedto Post-silicon Tuning, Proc. of IEEE Internationalby standard CMOS process for 8 GHz peration＂，1st

Annual Symposium on VLSI, pp.167-171, 2015.

International Conference on Telematics and Future

Takuya Hirata, Ryuta Nishino, Shigetoshi Nakatake,

Generation Networks（TAFGEN 2015）, Kuara

Masaya Shimoyama, Masashi Miyagawa, Koichi

Lumpur, Malaysia,（May 2015）.
[95]

N o g u c h i , K e n j i I t o h ;＂E v a l u a t i o n o f P a r a s i t i cevaluation, Proc. of IEEE Internatinoal Symposium on

Capacitance in Gate Controlled Diode and Rectifier

Circuits and Systems, pp.3012-3015, 2015.

Circuit for High Efficiency RF Energy Har vesting＂，Takuya Hirata, Ryuta Nishino, Shigetoshi Nakatake,Integration Circuits, Design, and Verification（ICDV）,

Tanno, Akihiro Yamada, Subblock-level matching

Ho Chi Minh City, Vietnam, pp.73-78, 2015[96]

Yosuke Kuramoto, Jiro Ida, Masazumi Koyama, Keita
Katsuti, Yasuo Arai;＂Evaluation of 0.2 um SOI Basedevaluation, Proc. of IEEE Internatinoal Symposium on

Super Steep Subthreshold Slope Device for Sensor andCircuits and Systems, pp.3012-3015, 2015.

Ultra Low Power Applications＂，The 6th International

A-A

Y.Hayashida, Y.Umehira, K.Takatani, S.Futami,

Conference on Integrated Circuits Design,and

129

S.Kameda, T.Kamata, A.U.Khan, Y.Takeuchi, M.Imai

Verification Ho Chi Minh City, Vietnam, p.52-57,

and T.Yagi,＂Cortical neural excitations in rats in vivo

2015/08/10

microstimulation system＂，EMBC 2015, pp.1642-1645,[97]

Masanari Mabuchi, Yuta Kunori, Jiro Ida, Keisuke
N o g u c h i , K e n j i I t o h ; ＂O p t i m i z a t i o n o f G a t e

Appendixlayout for analog block-pair and its manufacturability

with using a prototype of awireless multi-channel

VDEC2016_J.indb 129

Yuta Kunori, Jiro Ida, Masanari Mabuchi, Keisukelayout for analog block-pair and its manufacturability

Masaya Shimoyama, Masashi Miyagawa, Koichi[87]

Zul Atfyi Fauzan M. Napia, Koichi Iiyama, Ryoichi

Nakatake, Low-power adn Low-variability

Tanno, Akihiro Yamada, Subblock-level matching[86]

X. Wang, X. Yang, X. Xu, T. Yoshimasu,＂2.4-GHz band
low-voltage LC-VCO IC with simplified noise filtering,＂

Center, 30 September 2015.

[85]

Tadatoshi Sekine and Hideki Asai,＂A Stabilized＂Waveguide InGaAs metal-semiconductor metal
grating coupler on III-V CMOS photonics platform,＂[84]

Song Bian, Michihiro Shintani, Zheng Wang, Masayuki

J.-K. Park, M. Takenka, and S. Takagi,＂Low-resistivity

Center, 29 September 2015.
[83]

Song Bian, Michihiro Shintani, Shumpei Morita,

Washington D.C., 9 December 2015（invited）.

Barcelona, P.2.10, 29 September 2015.
[82]

Hiromitsu Awano and Takashi Sato,＂Ef ficient

Tu3E.4, Anahaim, 22 March 2016.

integration of SiGe/Ge and III-V on Si,＂International[81]

Hiromitsu Awano and Takashi Sato,＂Fast Monte CarloJ. Kang, X. Yu, M. Takenaka, and S. Takagi,＂Design

Optical Fiber Communication Conference（OFC2016）,
[80]

2015

2016/12/07 17:30

Controlled Diode in Rectenna for High Ef ficiency

Proceedings of International Conference on Computer-

RF Energy Har vesting＂，2015 SOI-3D-Subthreshold
Microelectronics Technology Unified Conference

Aided Design（ICCAD）, pp. 315-322, November 2015.
[106]

S. Iizuka, Y. Masuda, M. Hashimoto, and T. Onoye,（2015 I E E E S3S C o n f e r e n c e）, R o h n e r t P a r k ,＂Stochastic Timing Er ror Rate Estimation under

California, Session 7b.3, 2015

Process and Temporal Variations,＂Proceedings of[98]

International Test Conference（ITC）, October 2015.

Jiro Ida, Takayuki Mori, Yosuke Kuramoto, Takashi
Horii, Takahiro Yoshida, Hiroki Kasai, Masao Okihara,[107]

Yasuo Arai;＂Super Steep Subthreshold Slope PN-Body

Y. Watanabe,＂Neutron-Induced Seu and Mcu Rate

Tied SOI FET with Ultra Low Drain Voltage down toCharacterization and Analysis of Sotb and Bulk Srams

0.1V＂，2015 IEEE Inter national Electron Devices

at 0.3v Operation,＂IEEE Nuclear and Space Radiation

Meeting（IEDM）, Washington, D.C., p.624-627,
2015/12/07[99]

S. Hirokawa, R. Harada, M. Hashimoto, K. Sakuta, andEffects Conference（NSREC）, July 2015.
[108]

M. Ueno, M. Hashimoto, and T. Onoye,＂Real-Time

T. Watanabe, H. Shimada, and Y. Mizugaki,＂Modified

On-Chip Supply Voltage Sensor and Its Application to

Double-Flux-Quantum Amplifier for Bipolar Voltage

Trace-Based Timing Error Localization,＂Proceedings

Multiplication,＂15th International Superconductiveof International On-Line Testing Symposium（IOLTS）,

Electronics Conference（ISEC 2015）, Nagoya, Japan,

pp. 188-193, July 2015.

July 6-9, 2015.

[109]

M. Hashimoto,＂Run-Time Performance Adaptation,

K. Sawada, T. Watanabe, H. Shimada, and Y. Mizugaki,

Opportunities and Challenges（Invited）,＂Proceedings＂Design and Operation of ROM-Dedicated Single-Flux-of IEEE Conference on Electron Devices and Solid-[100]State Circuits（EDSSC）, June 2015.

Quantum Cell Comprising Splitters and Confluence
B u f f e r s ,＂15th I n te r n ati o n al S u pe r c on d u c t i v e

[101]

[110]

Electronics Conference（ISEC 2015）, Nagoya, Japan,

Development of the Nano-Mist Sprayer and Its

July 6-9, 2015.

Application to Agriculture＂，The Ninth International

Y. Mizugaki, Y. Mutoh, Y. Urai, K. Sawada, and T.

Conference on Genetic and Evolutionary Computing

Watanabe,＂Three Parallel Generation of a 4-bit（ICGEC2015）Proceedings of ICGEC2015, Vol.2,

M-Sequence Using Single-Flux-Quantum Digital
Cir cuits,＂15th Inter national Super conductive[102]

K a m i n o t a , T a n n o , T a m u r a , K a w a s a k i , ＂T h e

pp.293-298, Aug 2015.
[111]

Sada, Tanno, Shimoyama, Abidin, Tamura, Toyama,

Electronics Conference（ISEC 2015）, Nagoya, Japan,＂Low Of fset Voltage Instrumentation Amplifier by

July 6-9, 2015.

Using Double Chopper Stabilization Technique＂，Y . M a s u d a , M . H a s h i m o t o , a n d T. O n o y e ,The Ninth International Conference on Genetic and＂M e a s u r e m e n t o f T i m i n g E r r o r D e t e c t i o n

Evolutionary Computing（ICGEC2015）Proceedings of

Per formance of Software-Based Er ror Detection

ICGEC2015, Vol.2, pp.299-309, Aug 2015.

Mechanisms and Its Correlation with Simulation,＂

[103]

[104]

[112]

K. Nagata, K. Kasahara, T. Okudaira, T. Ichimura,Specification and Synthesis of Digital Systems（TAU）,

M. Kanamaru, K. Moriuchi, R. Senzaki, S. Yagi, H.

March 2016.

Ikeda, S. Matsuura, T. Wada, T. Yoshida, S. Komura,

R. Doi, J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, M.

K. Orikasa, R. Hirose, Y. Kato, M. Hazumi, Y. Arai,

Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y.

S. Shiki, M. Ukibe, G. Fujii, T. Adachi, M. Ohkubo,

Mitsuyama, and M. Hashimoto,＂Highly-Dense Mixed

E. Ramberg, J. H. Yoo, M. Kozlovsky, P. Rubinov,Grained Reconfigurable Architecture with Via-Switch,＂

D. Sergatskov, H. Ishino, A. Kibayashi, S. Mima, S.

ACM International Workshop on Timing Issues in the

B. Kim,＂Development of Superconducting Tunnel

Specification and Synthesis of Digital Systems（TAU）,

Junction detectors as a far-infrared photon-by-pho-

March 2016.

ton spectr ometer for neutrino decay sear ch＂，U. Schlichtmann, M. Hashimoto, I. H.-R. Jiang, and B.

Instr umentation and Measurement Technology

Li,＂Reliability, Adaptability and Flexibility in Timing,

Conference（I2MTC）, 2015 IEEE International, 551 -Buy a Life Insurance for Your Circuits（Invited）,＂
Pr oceedings of Asia and South Pacific Design

A-A
130

Appendix[105]

Y. Takeuchi, S. H Kim, K. Takemasa, K. Kiuchi,

ACM International Workshop on Timing Issues in the555（2015）[113]

K. Kiuchi, S. H Kim, Y. Takeuchi, K. Takemasa,

Automation Conference（ASP-DAC）, pp. 705-711,

K. Nagata, K. Kasahara, T. Okudaira, T. Ichimura,January 2016.

M. Kanamaru, K. Moriuchi, R. Senzaki, S. Yagi, H.

Y . M a s u d a , M . H a s h i m o t o , a n d T. O n o y e ,Ikeda, S. Matsuura, T. Wada, T. Yoshida, S. Komura,＂Per formance Evaluation of Software-Based Error

K. Orikasa, R. Hirose, Y. Kato, M. Hazumi, Y. Arai,

Detection Mechanisms for Localizing Electrical

S. Shiki, M. Ukibe, G. Fujii, T. Adachi, M. Ohkubo,

T iming Failures under Dynamic Supply Noise,＂E. Ramberg, J. H. Yoo, M. Kozlovsky, P. Rubinov,

VDEC2016_J.indb 130

2016/12/07 17:30

D. Sergatskov, H. Ishino, A. Kibayashi, S. Mima,

Photovoltaic Cells for Fast Driving of an Electrostatic

S. B. Kim,＂Development FD-SOI MOSFET ampli-

MEMS Actuator by Wavelength Modulation＂，fiers for integrated read-out circuit of supercon-

E x t e n d e d A b s t r a c t s o f t h e 2015 I n t e r n a t i o n a lducting-tunnel-junction single-photon-detectors＂，

Conference on Solid State Devices and Materials,

Proceedings of International Workshop on SOI Pixel

S e p t e m b e r 28-30, S a p p o r o , J a p a n , p p . 162-163

Detector, FERMILAB-CONF-15-355-E-TD（2015）,
arXiv.1507.07424[114]

Ryota Setoguchi, Eric Lebrasseur, Masanori Kubota

J. Bae, S. Radhapuram, I. Jo, T. Kihara, and T.

and Yoshio Mita,＂A strain-sensor-integrated test

Matsuoka,＂A Low-Voltage Design of Digitally-

bed for electro mechanical characterization of VLSIControlled Oscillator Based on the gm/IDprobe＂，Design, Test, Integration and Packaging

Methodology,＂IEEE International Symposium onof MEMS/MOEMS（DTIP）, 2015 Symposium on,Radio-Frequency Integration Technology, Aug. 26-28,

Montpellier,（2015,4）

2015, Sendai, Japan, pp. 187-189.
[115]（2015.09）
[124]

[125]

Yuki Okamoto, Eric Lebrasseur, Isao Mori and Yoshio

J. Bae, S. Radhapuram, I. Jo, T. Kihara, and T.

Mita,＂An End-point Visualization Test Structure for

Matsuoka,＂A Low-Voltage Design of Controller-Based

All Plasma Dr y Release of Deep-RIE MEMS＂，2016

ADPLL for Implantable Biomedical Devices,＂IEEEIEEE Conference on Microelectronic Test Structures

Biomedical Circuits and Systems Conference, Oct.

（ICMTS2016）, March 28-31, Yokohama, Japan,

22-24, 2015, Atlanta, Georgia, USA, pp. 478-481.

（2016.3）[116]

K. Ohhata,＂【Invited paper】High-Speed, Low-Power
Subranging ADCs,＂IEEE RFIT pp. 172-174, 2015 Aug..

＂An Evolutionary Design Methodology for High Speed[117]

T. Bar tley, S. Tanaka, Y. Nonomura, T. Nakayama,

Point-to-Point Transmission Line Used in Printed

Y. Hata, M. Muroyama,＂Sensor Network Serial

Circuit Boards,＂Proc. International Symposium on

Communication System with High Tolerance toArtificial Life and Robotics 2016（AROB 21thʻ16）, pp.

[126]

T i m i n g a n d To p o l o g y Va r i a t i o n s ,＂2015 I E E E
SENSORS, pp.362-365, 2015 Nov.
[118]

[119]

[120]

317-321, Ooita, Japan, January 2016.
[127]

Takagi,＂Automatic wire-routing of SFQ digital

Muroyama,＂Delay Window Blind Oversampling Clockcircuits considering wire-length matching,＂12thand Data Recover y Algorithm with Wide Tracking

European Conference on Applied Superconductivity

Range,＂ISCAS 2015, pp.1598-1601, 2015 May.

（EUCAS2015）, 2M-E-O1.3, Lyon, France, Sep. 2015.

S. Asano, M. Muroyama, T. Batley, T. Nakayama, U.

[128]

Makoto Ikeda, Wei Xue, Tomohiro Fujiwara, R yo

Tanaka,＂3-Axis Fully-Integrated Surface-Mountable

Shimizu, Masakazu Tanomoto, Yangtong Xu, Xinliang

Differential Capacitive Tactile Sensor by CMOS Flip-

Wang, Weimin Zheng,＂XStenciler, a 7.1GFLOPS/W

Bonding,＂IEEE MEMS 2016, pp.850-853, 2016 Jan.

16-Core Coprocessor with a Ring Structure for Stencil

Y.Tanaka and S.Wei,＂An efficient diminished-1 modu-

Applications＂，IEEE Symposium on Low-Power andlo 2n+1 multiplier using signed-digit number represen-

High-Speed Chips 2015（poster）, Apr.（2015）[129]

Jun Yao, Yasuhiko Nakashima,＂A CGRA-based

Andreas Kaiser and Yoshio Mita,＂Wirell Drive of A

Approach for Accelerating Convolutional Neural

MEMS Ciliary Motion Actuator via Coupled Magnetic

Networks＂，9th IEEE International Symposium on

Resonances Using Micro Inductors＂，Solis State

Embedded Multicore/Many-core Systems-on-Chip（MCSoC-15）Turin, Italy, Sep.23-25,（2015）[130]

Shohei Takeuchi, Shinya Takamaeda, Yasuhiko

Shu Inoue, Matthieu Denoual, Hussein Awala, Julien

Nakashima,＂A Distributed Memory Based Embedded

Grand, Sveltana Mintova, Agnes Tixier-Mita and

CGRA for Accelerating Stencil Computations＂，

Yoshio Mita,＂Characterization of Zeolite-trench-Proc. 3rd Intʼl Workshop on Computer Systems andembedded micro cantilevers with CMOS strain-gauge

Architectures（CSA15）, pp.378-384, Dec.（2015）

for integrated gas sensor applications＂，Extended
Abstracts of the 2015 International Conference on[131]

Hisashi Kino, Hideto hashiguchi, Seiya Tanikawa,

A-A

Youhei Sugawara, Shunsuke Ikegaya, Takafumi

131

Solid State Devices and Materials, September 28-30,

Fukushima, Mitsumasa Koyanagi, Tetsu Tanaka,

Sapporo, Japan, pp. 800-801（2015.09）＂Consideration of Microbump Layout for Reduction

I s a o M o r i a n d Yo s h i o M i t a , ＂ D i s c h a r g i n g -of Local Bending Stress Due to CTE Mismatch in

P h o t o t r a n s i s t o r - I n t e g r a t e d H i g h - Vo l t a g e S i

3D IC,＂IEEE International 3D Systems Integration

Appendix

VDEC2016_J.indb 131

Masakazu Tanomoto, Shinya Takamaeda-Yamazaki,

Naoyuki Sakamoto, Antoine Frappe, Bruno Stefanelli,Anchorage, USA,（2015.7）[123]

Jun Yao, Yasuhiko Nakashima, Kazutoshi Kobayashi,

Yamaguchi, H. Yamada, Y. Hata, Y. Nonomura, S.

Sensors and Actuators 2015.（TRANSDUCERSʻ15）.
[122]

Nobutaka Kito, Kazuyoshi Takagi, and Naofumi

T. Bartley, S. Tanaka, Y. Nonomura, T. Nakayama, M.

tation＂，IEEE TENCON 2015, Nov.2015.
[121]

Syun Akutsu, Ikuo Yoshihara, and Moritoshi Yasunaga,

2016/12/07 17:30

Electroless-Plated 1024 × 1024 Microelectrode Array

Conference, pp. 260-263, 2015.
[132]

S. Tanikawa, H. Kino, T. Fukushima, M. Koyanagi,

for High-Sensitivity Bacteria Detection,＂in Proc.

and T. Tanaka,＂Novel Local Stress Evaluation

International Conf. on Molecular Electronics andBioelectronics（M&BE8）, Jun. 2015.

Method in 3D IC Using DRAM Cell Array with Planar
MOS Capacitors,＂IEEE International 3D Systems
[133]

[141]

Integration Conference, pp. 59-61, 2015.

and T. Ohzone,＂A Test Structure for Analysis of Metal

Seiya Tanikawa, Hideto Hashiguchi, Yohei Sugawara,

Wire Effect on Temperature Distribution in Stacked

Hisashi Kino, Takafumi Fukushima, Mitsumasa

IC,＂Proc. IEEE Int. Conf. on Microelectronic Test

Koyanagi, Tetsu Tanaka,＂Evaluation of 2-D Local
Stress Distribution in Stacked IC Chip Using Stress-[134]

Structures, pp22-26, 2015.
[142]

Per formance Assessment of Double-Conversion

Array,＂2015 International Conference on Solid State

Wireless Receiver with 3-Phase Complex Filter Using

Devices and Materials, pp. 790-791, 2015.

Montecarlo Simulation＂，ISCIT2015, 299-302, 2015 年

Takuma Iwagami, Takaharu Tani, Keita ito, Satoru

10 月
[143]

＂Demonstration of an 8-bit SFQ Carr y Look-Ahead

Analysis Circuit for Multichannel High Quality

Adder Using Clockless Logic Cells,＂15th Internationa

Brain Signal Recording System,＂2015 Internationall Supercondu ctive Electronics Conference（ISEC

Conference on Solid State Devices and Materials, pp.

2015）, July 2015
[144]

Kohei Gamo, Kiichi Niitsu, and Kazuo

International Superconductive Electronics Confe rence

CMOS Amperometric Sensor Platform with 1.2 μ m ×（ISEC 2015）, July 2015
[145]

＂80-GHz Operation of an 8-bit RSFQ Arithmetic Logic

Circuits and Systems Conference（BioCAS 2015）, Oct.

Unit,＂15th International Superconductive Ele ctronics

2015, pp. 539-542.

Con ference（ISEC 2015）, July 2015[146]

M. Ohata, K. Ueda, K. Takagi, N. Takagi,＂Logic

Matsuhiko Nishizawa, and Kazuo Nakazato，＂AnDesign of a Pattern Matching Circuit Based on Systolic

Energy-Autonomous, Disposable, Big-Data-BasedArchitecture Using Single-Flux-Quantum Circuits,＂8thSupply-Sensing Biosensor Using Bio Fuel Cell andSupe rconducting SFQ VLSI Workshop（SSV 2015）,

0.23-V 0.25- μ m Zero-Vth All-Digital CMOS Supply-

July 2015

Controlled Ring Oscillator with Inductive Transmitter＂[147]

Tomoki Tanaka, Keiji Kishine, Daichi Omoto, Hiromi

in Proc. IEEE Biomedical Circuits and Systems

Inaba, and Akira Tsuchiya,A 32-Gb/s output buf fer

Conference（BioCAS 2015）, Oct. 2015, pp. 595-598.

circuit with doubled pre-emphasis in 65-nm CMOS,

Keita Muto, Kiichi Niitsu, and Kazuo Nakazato,＂AICEIC2016

1.8V-Input-Range Voltage-to-Current Converter Using[148]

Daichi Omoto, Keiji Kishine, Hiromi Inaba, andSource Degeneration for Low-Noise Multimodal

Tomoki Tanaka, Simple routing contorol system for

CMOS Biosensor Ar ray,＂in Proc. Inter national

10-Gb/s data toransmission using a frequency mod-Conf. on Molecular Electronics and Bioelectronics

ulation technique, ICEIC2016 利 用 フ ァ シ リ テ ィ：

（M&BE8）, Jun. 2015.
Kiichi Niitsu, Kohei Yoshida, and Kazuo Nakazato,

Cadence,[149]

Norifumi Uno and Makoto Iwata,＂Self-T imed

＂A Low-Power CMOS Magnetic Cell Manipulation

MM-FFT Circuit and its Per formance Evaluation,＂

Platform Using Charge Recycling Technique,＂inProceedings of the 2015 International Conference on

Proc. International Conf. on Molecular Electronics andParallel and Distributed Processing Techniques andBioelectronics（M&BE8）, Jun. 2015.

A-A

Y. Ando, R. Sato, M. Tanaka, K. Takagi, N. Takagi,

Robust Bacteria Counting,＂in Proc. IEEE Biomedical

Kiichi Niitsu, Atsuki Kobayashi, Yudai Ogawa,[138]

G. Tang, K. Takagi, N. Takagi,＂A 4-bit Bit-SliceMultiplier for a 32-bit RSFQ Microprocessor,＂15thNakazato，＂Noise-Immune Current-Integration-Based
2.05μm Electroless-Plated Microelectrode Array for[137]

T. Kawaguchi, M. Tanaka, K. Takagi, N. Takagi,

Tanaka,＂Area-Efficient and Wide-Range Impedance

822-823, 2015.

[136]

Mamoru Ugajin, Takuya Shindou,＂Image-Rejection-induced Retention Time Modulation od DRAM Cell

Nishino, Takuya Harashima, Koji Kiyoyama, and Tetsu[135]

T. Matsuda, H. Demachi, H. Iwata, T. Hatakeyama,

[139]

132

Appendix[140]

VDEC2016_J.indb 132

Suiki Tanaka, Kiichi Niitsu, and Kazuo Nakazato,＂AnApplications（PDPTAʼ15）, pp.571-577, July 2015.
[150]

R. Ikeno, S. Maruyama, R. Iwashita, M. Takizawa, S.

Inverter-Based CMOS Level-Crossing ADC for Low-

Sugatani, Y. Mita, M. Ikeda and K. Asada,＂Electron-

Power Biosensing,＂in Proc. International Conf. onbeam lithography with character projection exposure

Molecular Electronics and Bioelectronics（M&BE8）,

for throughput enhancement with line-edge quality

Jun. 2015.

optimization,＂SPIE Advanced Lithography, San Jose,

Kohei Gamo, Kiichi Niitsu, and Kazuo Nakazato,＂A
CMOS Cur rent Integrator with 1.2um × 2.05 um

California, United States, February 21-25, 2016.
[151]

T. Ikeda, M. Ikeda,＂Comprehensive Study on Higher

2016/12/07 17:30

[152]

Order Radix RSA Cr yptography Engine,＂IEEE 11th

Nagasawa, Mutsuo Hidaka,＂Japanese ef for ts on

International Conference on ASIC（ASICON）, P2-72,

superconducting supercomputers＂，12th European

Nov. 2015

Conference on Applied Superconductivity, L yon,

Higa, Kinjo,＂Study on Design of Quantum Fourier
Transform Gate Emulator＂，Proc. ICIIBMS2015,[153]

France, 2015 年 9 月．
[161]

pp.99-100, 2015 年 11 月

Kurokawa, Akihisa Tsune, Masamitsu Tanaka,

Soya Taniguchi, Hiroshi Ito, Kota Ishikawa, Sota

Hiroyuki Akaike, Akira Fujimaki,＂Programmable

Kurokawa, Akihisa Tsune, Masamitsu Tanaka,

single-flux-quantum circuits based on supercon-

Hiroyuki Akaike, Akira Fujimaki,＂Application ofducting phase shift elements made of ferromagnetic

Superconducting Phase Shift Elements Made ofpatterns＂，12th European Conference on Applied
Superconductivity, Lyon, France, 2015 年 9 月．

Fer romagnetic Patter ns to Single-Flux-Quantum
C i r c u i t s f o r R e c o n f i g u r a b l e F u n c t i o n s＂，15t h

[154]

[162]

Kouzaka, Masamitsu Tanaka, Ali Bozbey, Takekazu

Nagoya, Japan, 2015 年 7 月．

Ishida, Shuichi Nagasawa, Mutsuo Hidaka,

Sota Kurokawa, Akihisa Tsune, Hiroshi Ito, Soya

＂Demonstration of Multi-pixel Operations of Serially-

Taniguchi, Kota Ishikawa, Masamitsu Tanaka,

Connected Superconducting Stripline Detectors

Hiroyuki Akaike, Akira Fujimaki,＂Reconfigurable

Combined with Superconducting Digital Readout

Logic Gate of Quantum-Flux-Parametron

Circuits＂，12th European Conference on Applied

Using Magnetic Material＂，15th Inter national

Superconductivity, Lyon, France, 2015 年 9 月．
[163]

Akira Fujimaki,＂Shunt-Resistor-Free Rapid Single

Masamitsu Tanaka, Kensuke Takata, Ryo Sato, Akira

Flux Quantum Circuits with Low-Voltage Driving

Fujimaki, T Kawaguchi, Yuki Ando, Kazuyoshi Takagi,

Technique＂，28th Inter national Symposium onof Bit-Serial RSFQ Microprocessors Integrated with

[158]

Superconductivity, Tokyo, Japan, 2015 年 11 月．
[164]

Power, High-Density Shift-Register-Based Memor yInternational Superconductive Electronics Conference,

Developed for Bit-Serial Rapid Single Flux Quantum

Nagoya, Japan, 2015 年 7 月．

Microprocessors＂，29th International Symposium on

R yo Sato, Kensuke Takata, Masamitsu Tanaka,

Superconductivity, Tokyo, Japan, 2015 年 11 月．
[165]＂Subharmonically injection-locked PLL with vari-

Microprocessor for Integrating Memories＂，15th

able pulse-width injections,＂ IEEE Inter national

International Superconductive Electronics Conference,

Symposium on Circuits and Systems（ISCAS）, pp. 557

Nagoya, Japan, 2015 年 7 月．

- 560, 2015.

Yu t o K o m u r a , M a s a m i t s u Ta n a k a , A k i r a[166]

Yohtaro Umeda, and Yusuke Kozawa,＂Power-amplifier

Transitional Memor y Developed with Nb 4-Layer,

inser ted transversal filter using high-order pass

10-kA/cm2 Fabrication Process＂，15th Internationalband,＂2015 IEEE International Symposium on Radio-

Superconductive Electronics Conference, Nagoya,Frequency Integration Technology（RFIT）, pp. 124-

Japan, 2015 年 7 月．

126, Sendai, Japan, Aug. 2015.

Misaki Kozaka, Yuma Kita, Kyohei Kamiya, Ali[167]

Noriyuki Miura, Daisuke Fujimoto, Makoto Nagata,

Bozbey, Mutsuo Hidaka, Takekazu Ishida, Akira＂Proactive and Reactive Protection Circuit Techniques

Fujimaki,＂Evaluation of Serially-Connected 500

Against EM Leakage and Injection,＂Proc. Joint

S u p e r c o n d u c t i n g S t r i p - L i n e D e t e c t o r s＂，15t h

IEEE International Symposium on Electromagnetic

International Superconductive Electronics Conference,

Compatibility and EMC Europe（EMC 2015）, #SS-1-7,

Kyohei Kamiya, Yuma Kita, Misaki Kozaka, Masamitsu

pp. 252-257, Aug. 2015.
[168]

Noriyuki Miura, Daisuke Fujimoto, Makoto Nagata,

Tanaka, Ali Bozbey, Akira Fujimaki,＂Demonstration

Naofumi Homma, Yuichi Hayashi, Takafumi Aoki,

A-A

of Individual Readout of Serially-Connected＂EM Attack Sensor, Concept, Circuit, and Design-133

S u p e r c o n d u c t i n g S t r i p L i n e D e t e c t o r s＂，15t h

Automation Methodology（Invited）,＂Proc. ACM

International Superconductive Electronics Conference,

Design Automation Conference 2015（DAC 2015）,

Akira Fujimaki, Masamitsu Tanaka, Ryo Sato, Shuichi#69.2, pp. 1-6, June 2015.
[169]

Kohki Taniguchi, Noriyuki Miura, Taisuke Hayashi,

Appendix

VDEC2016_J.indb 133

Kouhei Nagasawa, Shota Fujioka, Kazuaki Watanabe,

Fujimaki, Shuichi Nagasawa, Ali Bozbey,＂Vor tex

Nagoya, Japan, 2015 年 7 月．
[160]

S. Morishita, S. Shimizu, T. Kihara and T. Yoshimura,＂L o w - Vo l t a g e B i t - S e r i a l S i n g l e - F l u x - Q u a n t u mNagoya, Japan, 2015 年 7 月．
[159]

Ryo Sato, Masamitsu Tanaka, Akira Fujimaki,＂Low-

Shift-Register-Based Random Access Memories＂，15th

Akira Fujimaki, Naofumi Takagi, Kazuyoshi Takagi,[157]

Masamitsu Tanaka, R yo Sato, Yuki Hatanaka,

Japan, 2015 年 7 月．

Naofumi Takagi, Nobuyuki Yoshikawa,＂Development[156]

Akira Fujimaki, Yuma Kita, Kyohei Kamiya, MisakiInternational Superconductive Electronics Conference,Superconductive Electronics Conference, Nagoya,[155]

Soya Taniguchi, Hiroshi Ito, Kouta Ishikawa, Sota

2016/12/07 17:30

Makoto Nagata,＂At-Product-Test Dedicated Adaptive

[170]

[179]

Supply-Resonance Suppression,＂Proc. 2015 IEEE 33rd

OFDM Receiver Monitoring Subcar rier SNRs in

VLSI Test Symposium（VTS 2015）, #06A-1, pp. 127-

Time-Var ying Fading Channels,＂IEEE International

130, May. 2015

Symposium on Communications and Information

Makoto Nagata, Noriyuki Miura, Sho Muroga, Satoshi

Technologies（ISCIT）, pp.229-232, Oct. 2015.

Tanaka, Masahiro Yamaguchi,＂On-Chip and On-Board[180]

S h i n g o Yo s h i z a w a ,＂F P G A I m p l e m e n t a t i o n o fCommunication Performance（Invited）,＂Proceedings

Stochastic Flash A-to-D Converter and Its Evaluation,＂of 2015 IEEE Inter national Symposium on Radio-

IEEE International Symposium on Communications

Frequency Integration Technology（RFIT 2015）, pp.

and Information Technologies（ISCIT）, pp.311-314,

Makoto Nagata, Kohki Taniguchi, Noriyuki Miura,

Oct. 2015.
[181]

To s h i k i S u g i m o t o , H i r o s h i Ta n i m o t o , S h i n g o＂Adaptive Suppression of Power Deliver y Network

Yoshizawa,＂A Stochastic Flash A-to-D Conver ter

Resonance with Chip-Package-Board Interaction

with Dynamic Element Matching Technique,＂IEEE（Invited）,＂Proceedings of ICDV 2015/VJMW2015, pp.

International Symposium on Communications and

58-60, 2015.8.10.

Information Technologies（ISCIT）, pp.307-310, Oct.

[172]

D. Zhou, S. Wang, H. Sun, J. Zhou, J. Zhu, Y. Zhao, J.
Zhou, S. Zhang, S. Kimura, T. Yoshimura, S. Goto＂A

2015.
[182]

Tomohiro Yoneda, Masashi Imai, Hiroshi Saito, Kenji

4Gpixel/s 8/10b H.265/HEVC video decoder chip

Kise,＂Dependable Real-Time Task Execution Scheme

for 8K Ultra HD applications,＂Proc. IEEE ISSCC

for a Many-Core Platform,＂Proc. DFTS2015, pp.198-（Inter national Solid-State Circuits Conference）,

205, Oct., 2015

pp.266-268, Feb. 2016.
[173]

[183]

Tomohiro Yoneda, Masashi Imai,＂A New Encoding

M. Shiozaki, T. Nakai, A. Takeuchi, T. Nishimura, T.

Mechanism for Low Power Inter-Chip Serial

Kubota, T. Fujino,＂Tamper-Resistant Authentication

Communication in Asynchronous Circuits,＂Proc.

System with Side-Channel Attack Resistant AES andICCD2015 Poster session, pp.424-427, Oct., 2015

PUF using MDR-ROM＂，ISCAS, pp.1462-1465, 2015
[174]

[184]

Fukuhara, Urakami, Hayakawa, Ueda, Harada,

Matsuzuka, Hirose, Shizuku, Kuroki, Numa,＂A 0.19-

Fujimoto and Yoshida,＂Proposal of a Hamming dis-

V Minimum Input Low Energy Level Shifter fortance search CAM with neuron CMOS A/D convert-

Extremely Low-Voltage VLSIs,＂Proceedings of theers,＂Proceedings of ICEIT2016, pp.80-88, Januar y2015 IEEE International Symposium on Circuits and2016.

Systems（ISCAS）, pp. 2948-2951, May, 2015.

[185]

M. Yamaguchi, S. Uenohara, T. Morie, H. Tamukoh,

Akihara, Hirose, Tanaka, Kuroki, Numa, Hashimoto,and K. Aihara,＂Measurement and Analysis of a CMOS

＂A Wireless Power Transfer System for Small-Sized

Chaotic Spiking Oscillator Circuit That Acts as a Filter

Sensor Applications,＂Extended abstract of the 2015of Spike Trains＂，Proc. of the 2015 Int. Symp. on

International Conference on Solid State Devices andNonlinear Theory and its Applications（NOLTA2015）,

Materials（SSDM 2015）, pp. 154-155, Sep., 2015.

pp. 515-518, Hong Kong, China, Dec., 2015.

[175]

[176]

Kojima, Hirose, Tsubaki, Ozaki, Asano, Kuroki, Numa,[186]

T. Fujimori, M. Watanabe,＂Radiation tolerance of a

＂A Fully On-Chip Switched-Capacitor DC-DC PowerMEMS mirror device,＂ International Conference on

Converter with Startup/Fail-Safe Circuit,＂Extended

Optical MEMS and Nanophotonics, Singapore, July,

abstract of the 2015 International Conference on Solid

2016.

State Devices and Materials（SSDM 2015）, pp. 158[177]

A-A
[178]

Appendix
VDEC2016_J.indb 134[187]

Y. Ito, M. Watanabe,＂100 Mrad total-ionizing-dose

159, Sep, 2015.

tolerance demonstration of a holographic memory for

Ozaki, Hirose, Asano, Kuroki, Numa,＂A Fully-

optically reconfigurable gate arrays,＂ International

Integrated, High-Conversion-Ratio and Dual-Output

Conference on Mechanical and Aerospace

Voltage Boost Converter with MPPT for Low-Voltage

Engineering,London, UK, July, 2016.

Energy Har vesting,＂Proc. of Tech. Papers, IEEE

134

Hisato Takehata, Toshiki Sugimoto, Hiroshi Tanimoto,

RF Noise Coupling and Impacts on LTE Wireless

7-9, WE1A-3, 2015.8.26.
[171]

Shingo Yoshizawa, Hiroshi Tanimoto,＂A Low Power[188]

T. Fujimori, M. Watanabe,＂Architecture-independence

Asian Solid-State Circuits Conference 2015（A-SSCC

negative logic implementation for optically recon-2015）, pp. 297-300, Nov., 2015.

figurable gate arrays,＂ International Conference on

Yuji Yokota, Hiroshi Ochi, Shingo Yoshizawa,＂ASIP

Mechanical and Aerospace Engineering, London, UK,

Implementation of A Low Complexity Iterative BD
Precoder for MU-MIMO System,＂IEEE International

July, 2016.
[189]

K. Akagi, M. Watanabe,＂A 180 Mrad Total-Ionizing

Symposium on Communications and Information

Dose Experiment for Laser Ar rays on OpticallyTechnologies（ISCIT）, pp.227-280, Oct. 2015

Reconfigurable Gate Arrays,＂ 25th Annual Single

2016/12/07 17:30

[190]

Event Ef fects（SEE）Symposium, San Diego, USA,

FPGA,＂ IEEE International Conference on Space

May, 2016.

Optical Systems and Applications, pp. 1-4, New

T. F u j i m o r i , M . Wa t a n a b e ,＂F u l l F P G A G a m e

Orleans, USA, Oct. 2015.

Machine,＂ IEEE Inter national Confer ence on[191]

Jan., 2016.

rable gate array,＂ Microoptics Conference（MOCʼ15）,

T. Akabe, M. Watanabe,＂Reconfiguration performancepp. 1-2, Fukuoka, Japan, Oct. 2015.
[203]

condition on formation of holographic emmor y by

603-604, Kolkata, India, Jan., 2016.

angle-multiplexing recording using liquid crystal com-

M. Watanabe,＂Sustainable advantage of a parallel

posittes,＂ Microoptics Conference（MOCʼ15）, pp. 1-2,

configuration in an optical FPGA,＂ IEEE/SICE

Fukuoka, Japan, Oct. 2015.
[204]

Memor y by Angle-multiplexing Recording in Liquid

M. Seo, M. Watanabe,＂Optically Reconfigurable

Crystal Composites,＂The 11th conference on lasers

Gate Array Prototype System,＂ The 1st RIS-MJIIT

and elecro-optics pacific rim, pp. 27P-96, Busan, Korea,

Systems, 2015.

Aug. 2015.
[205]

technique for a programmable gate array,＂ NASA/

iments of a laser ar ray on an optically reconfigu-

ESA Conference on Adaptive Hardware and Systems,

rable gate array,＂ The 1st RIS-MJIIT Workshop on

pp. 1-5, Montreal, Canada, June, 2015.
[206]

Optically Reconfigurable Gate Array Using a Negative

Shinba, A. Tanibata, M. Watanabe,＂FPGA Trax Solver

Logic Configuration without Necessity of a Dedicatedbased on a Neural Network Design,＂ International

VLSI,＂ 24th Annual Single Event Ef fects（SEE）

260-263, Queenstown, New Zealand, Dec. 2015.

FPGA,＂ International Symposium on Next-Generation
Electronics, pp. 1 -4, Taipei, Taiwan, May, 2015.
[208]

of optically reconfigurable gate arrays,＂ International

Technology, pp. 1-6, Bali, Indonesia, Dec. 2015.

Symposium on Next-Generation Electronics, pp. 1-4,

M. Watanabe,＂Total-ionizing-dose tolerance analysis

Taipei, Taiwan, May, 2015.
[209]

Ogiwara, H. Makawa, ＂Total ionizing dose ef fects

and Remote Sensing Technology, pp. 1-4, Bali,of optical components on an optically reconfigurable

Indonesia, Dec. 2015.

gate ar ray,＂ Inter national Workshop on Applied

M. Watanabe,＂Fresnel Lens Radiation Shield for

Reconfigurable Computing, Lecture Notes in

Photodiode,＂ IEEE Inter national Conference on

Computer Science, Vol. 9040, pp. 393-400, Bochum,

Space Optical Systems and Applications, pp. 1-2, New

Germany, April, 2015.
[210]

and M. Fujishima,＂124-GHz CMOS quadrature volt-

Dose Tolerance Experiment of a Laser Array,＂ IEEE

age-controlled oscillator with fundamental injection
locking＂，A-SSCC2015, pp.1-4, Nov. 2015.
[211]

Y. Miura and T. Ikeda,＂A Method of LSI Aging

2015.

Estimation Using Ring Oscillators,＂Proc. IEEE

M. Watanabe,＂T riple Modular Redundancy on

European Test Symposium, 2015

A-A

for Optical Communications,＂ IEEE International

Takehara, Toshihiko Noda, Kiyotaka Sasagawa,

135

Conference on Space Optical Systems andTakashi Tokuda, Jun Ohta,＂Development of a small

Applications, pp. 1-4, New Orleans, USA, Oct. 2015.

imaging device andHiroyuki Ito, M. Watanabe,＂Total-Ionizing Dose

ing nitric oxide,＂Bio4Apps 2015, Dec. 10, 2015, 九州大

Tolerance of the Serial Configuration on Cyclone II

学伊都キャンパス．

[212]

USB operating system for detect-

Appendix

Anek Wuthayavanich, Makito Har uta, Hir oaki

Parallel-Operation- Oriented FPGA ArchitecturesVDEC2016_J.indb 135

K. Takano, K. Katayama, T. Yoshida, S. Amakawa

K. Akagi, M. Watanabe,＂100 Mrad Total-Ionizing

and Applications, pp. 1-3, New Orleans, USA, Oct.

[201]

R. Moriwaki, H. Ito, K. Akagi, M. Watanabe, A.

International Conference on Aerospace Electronics

International Conference on Space Optical Systems[200]

K. Akagi, M. Watanabe,＂High-resolution configuration

on Aerospace Electronics and Remote Sensing

Orleans, USA, Oct. 2015.
[199]

M. Watanabe,＂Design of a parallel-operation-oriented

dancy on parallel-operation-oriented optically reconfig-

of an optically reconfigurable gate array VLSI,＂ IEEE

[198]

Symposium, San Diego, USA, May, 2015.
[207]

Yoshizumi Ito, M. Watanabe,＂Triple modular redunurable gate arrays,＂ IEEE International Conference[197]

T. Fujimori, M. Watanabe,＂Radiation-hardened

T. Fujimori, T. Akabe, Y. Ito, K. Akagi, S. Furukawa, H.

Conference on Field-Programmable Technology, pp.
[196]

M. Watanabe, T. Fujimori,＂Holographic scrubbing

K. Akagi, M. Watanabe,＂Radiation tolerance exper-

Renewable and Sustainable Integrated Systems, 2015.
[195]

A. Ogiwara, M. Watanabe,＂Formation of Holographic

807-810, Nagoya, Japan, Dec., 2015.

Workshop on Renewable and Sustainable Integrated[194]

A. Ogiwara, M. Watanabe,＂Effect of laser exposure

arrays,＂ International Conference on VLSI Design, pp.

International Symposium on System Integration, pp.
[193]

K. Akagi, M. Watanabe, ＂Investigating the radiation
tolerance of a laser array for an optically reconfigu-

recover y method on optically reconfigurable gate

[192]

[202]

Consumer Electronics, pp.431-432, Las Vegas, USA,

2016/12/07 17:30

Hajime Hayami,＂Development of Implantable Image

[213]

[214]

Yasumi Ohta, Mayumi Motoyama, Makito Har uta

Sensord for Wireless Image Transmission based on

H i r o a k i Ta k e h a r a , To s h i h i k o N o d a , K i y o t a k a

Intra-body Communication,＂2015

GIST-NAIST-

Sasagawa, Takashi Tokuda, Jun Ohta,＂Visualizing

NCTU Joint Symposium, Nov. 19, 2015, NCTU, 台湾．

neuronal activities of the deep brain in a freely-mov-

Hironari Takehara, Mizuki Nagasaki, Kiyotaka

ing mouse by using implantable micro imaging

Sasagawa, Hiroaki Takehara, Toshihiko Noda,

devices,＂Society for Neuroscience 45th annual

Takashi Tokuda, Hiroyuki Noji, Jun Ohta,＂Highmeeting, Oct. 18, 2015, McCormick Place Convention

Coupling Efficiency Contact Imaging System Having

Center,Chicago,USA.

Micro Light Pipe Array for a Digital Enzyme-Linked

[215]

[220]

[221]

Hiroaki Takehara, Yasumi Ohta, Mayumi Motoyama,

Immunosorbent Assay,＂Biomedical Circuits and

Makito Haruta, Toshihiko Noda, Kiyotaka Sasagawa,

Systems Conference 2015（BioCAS2015）, Oct. 24,

Takashi Tokuda, and Jun Ohta,＂An Implantable

2015, Historic Academy of Medicine in Atlanta,

Needlelike Shaped Device and Its Per formance inAmerica.

Lensless Fluorescence Imaging of Biological Tissues,＂

Takashi Tokuda, Hiroaki Takehara, Toshihiko Noda,

2015 International Conference on Sold State Devices

Kiyotaka Sasagawa, and Jun Ohta,＂CMOS-Basedand Materials, Sep. 30, 2015, Sapporo Convention

on-Chip Neural Interface Devices for Optogenetics,＂

Center.

Biomedical Circuits and Systems Conference 2015

[222]

Hajime Hayami, Kengo Nagata, Makito Har uta,

（BioCAS2015）, Oct. 23, 2015, Historic Academy of

H i r o a k i Ta k e h a r a , To s h i h i k o N o d a , K i y o t a k aMedicine in Atlanta, America.

Sasagawa, Takashi Tokuda, Jun Ohta,＂Wireless

Kiyotaka Sasagawa, Takahiro Yamaguchi, Makito

Data Transmission in a Brain Tissue with Intra-Body

Haruta, Yoshinori Sunaga, Hironari Takehara, Mayumi

Communicationby a Micro-Sized Image Sensor,＂2015

Motoyama, Yasumi Ohta, Hiroaki Takehara, ToshihikoInternational Conference on Sold State Devices andNoda, Takashi Tokuda, Jun Ohta,＂Image processing

Materials, Sep. 28, 2015, Sapporo Convention Center.

[216]

technique for an implantable image sensor with self-re-[217]

meeting, Oct. 18, 2015, McCormick Place Convention

Sasagawa, Takashi Tokuda, Jun Ohta,＂Improvement

Center,Chicago,USA.

of Power Consumption and SNR of Self-reset Pixels

M a k i t o H a r u t a , Yo s h i n o r i S u n a g a , T a k a h i r ofor anImplantable CMOS Image Sensor,＂2015

Yamaguchi, Hironari Takehara.Yasumi Ohta, Mayumi

International Conference on Sold State Devices andMotoyama, Hiroaki Takehara, Toshihiko Noda,

Materials, Sep. 28, 2015, Sapporo Convention Center.

A-A
136

Appendix
VDEC2016_J.indb 136[224]

M a k i t o H a r u t a , Yo s h i n o r i S u n a g a , T a k a h i r o

implantable hemodynamic imaging device for reveal-

Yamaguchi, Hir onari Takehara, Yasumi Ohta,

ing relation between a blood flow and brain activity inMayumi Motoyama, Hiroaki Takehara, Toshihikoanimal behavior,＂Neuroscience2015 SfN 45th annual

Noda, Kiyotaka Sasagawa, Takashi Tokuda, andmeeting, Oct. 21, 2015, McCormick Place Convention

Jun Ohta,＂An Implantable Hemodynamic Imaging

Center,Chicago,USA.

Device for Observing the

Toshikazu Kawamura, Tomohiro Hirai, Hironari

Cerebrovascular Disease,＂37th Annual International

Takehara, Hir oaki Takehara, Toshihiko Noda,

Conference of the IEEE Engineering in Medicine

Kiyotaka Sasagawa, Takashi Tokuda, Teru Okitsu,

and Biology Society, Aug. 28, 2015, MiCo, Milano

S h o j i T a k e u c h i a n d J u n O h t a ,＂C M O S - B a s e d

Conference Center.

ImplantableGlucose Monitoring Devicewith Glucose-[219]

Takahiro Yamaguchi, Yoshinori Sunaga, Makito
Haruta, Hiroaki Takehara, Toshihiko Noda, Kiyotaka

Kiyotaka Sasagawa, Takashi Tokuda, Jun Ohta.,＂An

[218]

[223]

setting function,＂Neuroscience2015 SfN 45th annual[225]

Process of Recovery from

Toshihiko Noda, Takumi Fujisawa, Ryohei Kawasaki,

Responsive Fluorescent Hydrogel,＂Optical Society

Hiroyuki Tashiro, Hiroaki Takehara, Kiyotaka

of America 99th Annual Meating, Oct. 19, 2015, The

Sasagawa, Takashi Tokuda, and Jun Ohta,＂Fabrication

Fairmont San Jose.

and Functional Demonstration of a Smart Electrode

Yoshinori Sunaga, Hiroshi Yamaura, Makito Haruta,

with a Built-in CMOS Microchip for Neural Stimulation

Takahiro Yamaguchi, Mayumi Motoyama, Yasumiof a Retinal Prosthesis,＂37th Annual International

Ohta, Hiroaki Takehara, Toshihiko Noda, Kiyotaka

Conference of the IEEE Engineering in Medicine

Sasagawa, Takashi Tokuda, Yumiko Yoshimura andand Biology Society, Aug. 27, 2015, MiCo, Milano

Jun Ohta,＂Improvement of green fluorescence imag-

Conference Center.

ing system based on implantable CMOS imaging[226]

Makito Haruta, Yoshinori Sunaga, Hiroaki Takehara,device for freely moving mice,＂Neuroscience2015 SfNToshihiko Noda, Kiyotaka Sasagawa, Takashi Tokuda,

45th annual meeting, Oct. 21, 2015, McCormick Placeand Jun Ohta,＂An implantable hemodynamic imaging

Convention Center,Chicago,USA.

device with a two-color light source for observing two

2016/12/07 17:30

brain phenomena,＂（invited）2015 INTERNATIONAL

Symposium on Communications and Information
Technologies（ISCIT 2015）, pp.193-196, Oct. 2015.

S Y M P O S I U M F O R A D VA N C E D M A T E R I A L S
RESEARCH, Aug. 19, 2015, SUN MOON LAKE
[227]

Kazuya Masu,＂An Ultra-Low-Power 32QAM RF

Hironari Takehara, Mizuki Nagasaki, Kiyotaka

Transmitter,＂IEEE Inter national Symposium on

Sasagawa, Hiroaki Takehara, Toshihiko Noda, Takashi

Radio-Frequency Integration Technology（RFIT）, pp.

Tokuda, Hiroyuki Noji, and Jun Ohta,＂A micro light

16-18, 2015.
[237]

Ishikawa, Nobor u Ishihara and Kazuya Masu,

M&BE8, Jun. 23, 2015, タワーホール船堀．

＂Ultra-Low-Power RF Transceiver Technology for

Yoshinori Sunaga, Hiroshi Yamaura, Makito Haruta,

Sensor Network Application,＂The 6th International

Takahiro Yamaguchi, Mayumi Motoyama, Yasumi

Conference on Integrated Circuits, Design, andSasagawa, Takashi Tokuda, Yumiko Yoshimura andVerification, 2015.
[238]

Hiroyuki Ito, Noboru Ishihara, and Kazuya Masu,＂AnFunctional Imaging System using Flavoprotein

RF Universal Board for SSOP Elements,＂Vietnam-

Fluorescence,＂M&BE8, Jun. 22, 2015, タワーホール

Japan Microwave（VJMW 2015）, Ho Chi Minh City

船堀．

University of Science, Ho Chi Minh City, Vietnum,

Hiroaki Takehara, Makito Har uta, Yasumi Ohta,

Aug. 10-11, 2015.
[239]

Hiroyuki Ito, Noboru Ishihara, and Kazuya Masu,＂Ansemiconductor imaging devices for in vivo optical

RF Universal Board for SSOP Elements,＂Thailand-

imaging of brain,＂The Optics in the Life Sciences

Japan MicroWave（TJMW 2015）, Chulalongkor n2015, Pinnacle Vancouver Harbourfront Hotel, Canada.

lenges from materials, devices and circuits in IoT/IoE
era,＂Thailand-Japan MicroWave 2015
（TJMW 2015）,

囲被覆可能な埋込型の光電気 BMI デバイス，＂応用

Chulalongkorn University, Bangkok, Thailand, Aug.

物理学会春季学術講演会，20a-W331-2, 2016 年 3 月

6-8, 2015, SA3-01, 2015.

大岡山キャンパス．

[241]＂Ultra-low power wireless transceiver systems for

Dropout Regulator with Quick-Responding Circuits＂，

biomedical application,＂in Proc. 3rd International

ISOCC2015,2015 年 11 月

Conference on Integrative Biology, Melia Valencia,

Tomoya Ishii,Shogo Hachiya,Sheyang Ning,Masahiro

Valencia, Spain, Aug. 4-6, 2015, pp. 88.
[242]

Ikeda,Y iming Fang,Taisuke Hamada,Hir oyuki

with adaptively optimized comparator bias-current for

Ito,Noboru Ishihara,Kazuya Masu,＂
A 0.5-V 1.56-mW

ReRAM program in low power IoT embedded applica-

5.5-GHz RF Transceiver IC Module with J-Shaped

tions＂，IEEE Asian Solid-State Circuits Conference

Folded Monopole Antenna,＂Circuits and Systems（A-SSCC）, pp1-4,Nov. 2015,（ISCAS）, 2015 IEEE International Symposium on,Cul-

M. Tanaka, S. Hachiya, T. Ishii, S. Ning and K.

tural Centre of Belem,Lisbon,Portugal,May 24, 2015,
pp.1218-1221.
[243]

久

保， 四

ツ

田， 高

坂， 中

野 ，＂A

NAND Flash Hybrid Solid-State Drive,＂Solid State

Design of Transimpedance Amplifier

Devices and Materials（SSDM）, pp. 1200-1201, 2015.

Using OTA as a Feedback Resistor

K. Kato, Y. Takahashi, and T. Sekine,＂A 4 × 4-bit

for Patch-Clamp Measurement System＂，ISPACS2015,

multiplier LSI implementation of two phase clocking

pp307-311, 2015 年 11 月

A-A

2015, Session 8B, Digital Circuits and Architectures for

DC-DC Boost Converter using Multi Capacitors for

137

Processing, 4pages, June 7-10, Grenoble, France.

Operating in Subthreshold Region＂，IEICE ICDVTomoya Kimura and Hiroyuki Ochi,＂A -0.5V-input

2015, 2015 年 8 月 10 日 -11 日

Voltage Booster Circuit for On-chip Solar Cells in
0.18 オ m CMOS Technology,＂15th International

[244]

[245]

A. Odoriba, S. Umezu, M. Hashizume, H. Yotsuyanagi,
A. A. B. Fara, S-K. Lu,＂A Testable Design forAppendix

南， 渡 邊， 折 原， 中 野，＂Bootstrap Charge Pump

subthreshold adiabatic logic,＂Proc. IEEE NEWCASVDEC2016_J.indb 137

Yosuke Ishikawa,Sang_yeop Lee,Shin Yonezawa,Sho

voltage ripple, 9％ energy efficient boost converter

Voltage（3V）Generator for 3D-integrated ReRAM and[235]

Hiroyuki Ito, Nobor u Ishihara, and Kazuya Masu,

張春旭，梅傑，吉原，＂An Output Capacitor-less Low

Takeuchi,＂A 1.0 V Operation, 65％ Faster Set/Reset[234]

Noboru Ishihara, and Kazuya Masu,＂Innovation chal-

徳田崇，太田淳，＂分散型アーキテクチャによる広範

Tanaka,Ken Takeuchi,＂0.6 V operation, 26％ smaller[233]

University, Bangkok, Thailand, Aug. 6-8, 2015.
[240]

岩﨑聡，野口知暉，竹原宏明，野田俊彦，笹川清隆，

20 日，東工大[232]

Motohiro Takayasu, Toshiaki Gonda, Yosuke Ishikawa,

Sasagawa, Takashi Tokuda, Jun Ohta,＂Implantable

Congress, Optics and the Brain, BrW1B.3, Apr. 15,[231]

Motohiro Takayasu, Toshiaki Gonda, Yosuke Ishikawa,

Jun Ohta,＂Implantable Imaging Device for Brain

Mayumi Motoyama, Toshihiko Noda, Kiyotaka[230]

Hiroyuki Ito, Atsushi Shirane, Sho Ikeda, Yosuke

lensless digital enzyme-linked immunosorbent assay,＂

Ohta, Hiroaki Takehara, Toshihiko Noda, Kiyotaka[229]

Hiroyuki Ito, Atsushi Shirane, Noboru Ishihara andTEACHERSʼHOSTEL.

pipe array with an excitation attenuation filter for

[228]

[236]

2016/12/07 17:30

Electrical Interconnect Tests of 3D ICs＂，Proc. 2015

Proc. International Forum on Advanced Technologies

International Conference on Electronics Packaging
and iMAPS All Asia Conference, pp.718-722, April[246]

2016, pp.51-53, March 2016.
[256]

2015.

T. Tada, S-K. Lu,＂Die Design for Cost reduction of 3F

Y. Ikiri, M. Hashizume, H. Yotsuyanagi, H. Yokoyama,

Stacked Memory ICs＂，Proc. International Forum on

T. Tada, S-K. Lu,＂Repair Circuit of TSVs in a 3D
Stacked Memory IC＂，Proc. International Technical

Advanced Technologies 2016, pp.79-80, March 2016.
[257]

Communications 2015, pp.431-434, June 2015.

Open Defects at BGA ICs in Assembled PCB＂
，Proc.

D. Suga, H. Yotsuyanagi, H. Yotsuyanagi, M.

International Forum on Advanced Technologies 2016,

Hashizume,＂Electrical Test for Open Defects in
CMOS ICs by Injected Charge＂，Proc. International

pp.229-231, March 2016.
[258]

power divider with 120°phase dif ferences between

Computers and Communications 2015, pp.653-656,

output ports,＂2016 German Microwave Conference

M. Hashizume, S. Saijyo, H. Yotsuyanagi＂Electrically[249]

H. Hayashi,＂Miniaturized broadband three-way

Te c h n i c a l C o n f e r e n c e o n C i r c u i t s / S y s t e m s ,（GeMiC）, Bochum, 2016, pp. 50-52.

June 2015.
[248]

A. A. B. Fara, A. Odoriba, M. Hashizume, S. Umezu,
H. Yotsuyanagi, S-K. Lu,＂Electrical Tests of Capacitive

Conference on Circuits/Systems, Computers and[247]

Y. Ikiri, M. Hashizume, H. Yotsuyanagi, H. Yokoyama,[259]

Rei Ueno, Naofumi Homma, Yukihiro Sugawara,

Testable CMOS Image Pixel Circuit＂，Proc. IEEE

Yasuyuki Nogami, and Takafumi Aoki,＂Highly

2015 European Conference on Circuit Theor y andEf ficient GF（2^8）Inversion Cir cuit Based on

Design, pp.1-4, Aug. 2015.

Redundant GF Arithmetic and Its Application to AES

K. Nanbara, A. Odoriba, M. Hashizume, H.

Design,＂Workshop on Cryptographic Hardware andYotsuyanagi, S-K. Lu,＂Electrical Interconnect Test ofEmbedded Systems（CHES）, pp. 63-80, September

3D ICs Made of Dies without ESD Protection Circuitswith a Built-in Test Circuit＂，Proc. IEEE 3D System

2015.
[260]

Rei Ueno, Naofumi Homma, Yukihiro Sugawara,

Integration Conference 2015, pp.TS8.22.1-TS8.22.5,

and Takafumi Aoki,＂For mal Design of Galois-

Sep. 2015.

Field Arithmetic Circuits Based on Polynomial

D. Suga, M. Hashizume, H. Yotsuyanagi, S-K. Lu,

Ring Representation,＂International Symposium on＂Electrical Interconnect Test Method of 3D ICs by

Multiple-Valued Logic（ISMVL）, pp. 54-59, May 2015.

[250]

Injected Charge Volume＂，Proc. IEEE 3D System

[251]

[261]

S. Moriya, H. Akima, S. Kawakami, M. Yano, K.

Integration Conference 2015, pp.TS8.19.1-TS8.19.5,

Nakajima, M. Sakuraba and S. Sato,＂A neural network

Sep. 2015.

model for detecting planar orientation and time-to-col-

H. Yotsuyanagi, A. Fujiwara, M. Hashizume＂On TSV

lision from local image motion＂，Proc. The 4th RIEC

Ar ray Defect Detection Method Using Two Ring-

International Symposium on Brain Functions andoscillators Considering Signal Transitions at Adjacent
TSVs＂，Proc. IEEE 3D System Integration Conference

Brain Computer, Sendai, Japan, P-4, Feb. 23-24, 2016.
[262]

H. Akima, S. Moriya, S. Kawakami, M. Yano, K.

2015, pp.TS8.24.1-TS8.24.4, Sep. 2015.

Nakajima, M. Sakuraba and S. Sato,＂VLSI implemen-

A. Odoriba, M. Hashizume, S. Umezu, H. Yotsuyanagi,

tation of a neural network model for detecting planar＂A Design for Testability with nMOS Switches tosur face from local image motion＂，Proc. The 3rd

Detect Open pins in Assembled PCBs＂，Pr oc.

International Symposium on Brainware LSI, Sendai,[252]

International Design and Concurrent Engineering
Conference 2015, pp.31-1-31-6, Sep. 2015.
[253]

[254]

138

Appendix[255]

VDEC2016_J.indb 138

Y. Ma and T. Endoh,＂A High-Speed Pattern Matching

M. Hashizume, S. Umezu, Y. Ikiri, A. A. B. Fara, H.

Processor Employing Adaptive Nonlinear Similarity

Yotsuyanagi, S-K. Lu＂Electrical Interconnect Test

Evaluation for V isual-Attention-Based Object

Method of 3D ICs without Boundary Scan Flip Flops＂，

Recognition＂，Asia-Pacific Workshop on Fundamentals

Proc. IEEE CPMT Symposium Japan 2015, pp.136-139,

and Applications of Advanced Semiconductor Devices

Nov. 2015.

（AWAD 2015）, 6A-3, pp. 326-331, Jeju KAL Hotel, Jeju

M. Hashizume, S. Umezu, Y. Ikiri, H. Yotsuyanagi, S-K.
Lu,＂Test Circuit for Electrical Interconnect Tests of

A-A

Japan, Feb. 26-27, 2016.
[263]

Island, Korea, June 29-July 1, 2015.
[264]

T. Sasaki, M. Muraguchi, T. Shinada and T. Endoh,＂A

3D ICs without Boundary Scan Flip Flops＂，Proc. theStudy of Strain Profile in Channel Region of Vertical

16th IEEE Workshop on RTL and High Level Testing,

MOSFET for Improving Drivability＂2015 Asia-Pacificpp.23-28, Nov. 2015.

Workshop on Fundamentals and Applications of

M. Hashizume, Y. Ikiri, S. Umezu, A. A. B. Fara, H.

Advanced Semiconductor Devices（AWAD）, pp. 25-32,

Yotsuyanagi, S-K. Lu,＂Feasibility of Electrical Test
for Open Defects at Address Bus in 3D Memory IC＂，

Jeju Island, Korea, June 29-July 1, 2015.
[265]

K. Maezawa, Y. Kakutani, T. Nakayama, T. Tajika, M.

2016/12/07 17:30

Mori,＂A resonant tunneling delta-sigma modulator
and its application to strain sensors,＂2015 Workshop

[266]

[276]

Togawa,＂A Floorplan-Driven High-Level Synthesis

Circuits, 2015 年 6 月．

Algorithm with Multiple-Operation Chainings based

E. Umemura, M. Mori, T. Sakamoto, H. Shimoyama, K.

on Path Enumeration,＂2015 IEEE Inter national

Maezawa,＂Heteroepitaxial growth of InSb films on Si

Symposium on Circuits and Systems（ISCAS 2015）,（100）substrate with micro facet structures,＂The 5th

pp. 2129-2132, Lisbon, Portugal, May 27, 2015.
[277]

Electronic Materials and Related Nanotechnologies

Nozomu Togawa,＂A Floorplan-Aware High-Level
Synthesis Technique with Delay-Variation Tolerance,＂

F. Shimizu, K. Hosotani, T. Ito, M. Mori, K. Maezawa,

IEEE Conference on Electron Devices and Solid-＂MOSFETs Based on InSb/Si（111）Heterostructures

State Circuits（EDSSC 2015）, pp. 122-125, Singapore,

Having Various Oxide Layers,＂2015 Asia-Pacificprocess- variation-aware multi-scenario high-level synthesis algorithm for distributed-register architectures,＂K. Maezawa,＂Ultrahigh frequency circuits and a novel

in Proc. of IEEE Interna- tional SoC Conference, pp.

integration technology for resonant tunneling diodes.＂7-12, Beijing, China, September 9, 2015.
＂Partitioning-Based Multiplexer Network Synthesis
for Field-Data Extractors,＂in Proc. of IEEE Interna-

月．

tional SoC Conference, pp. 263-268, Beijing, China,

S. Yamada, H. Sakamoto, J. Nakano, M. Mori and K.

September 10, 2015.
[280]＂Improved Monitoring-Path Selection Algorithm for

on Heterostructure Microelectronics 2015（TWHM

Suspicious Timing Error Prediction based Timing2015）, 2015 年 8 月．

Speculation,＂2015 IEEE 11th International Conference

K. Hu, J. Pan, M. Mori, K. Maezawa,＂A Resonant

on ASIC, Chengdu, China, November 5, 2015.
[281]

and Nozomu Togawa,＂Bit-Write-Reducing and Error-

International Conference on Solid State Devices andCorrecting Code Generation by Clustering Error-

Materials（SSDM 2015）, 2015 年 9 月．

Correcting Codewords for Non-Volatile Memories,＂

D. Nakano, M. Mori, K. Maezawa, H. Ishii, H.

in Proc. 2015 International Conference On Computer

Andoh,＂Proposal of a Simple MEMS Phase Shifter

Aided Design, pp. 682-689, Nov. 2015.
[282]

delay variation and floorplan aware high-level synthesis

Materials（SSDM 2015）, 2015 年 9 月．

algorithm with body biasing,＂in Proc. of International

Yo s u k e Wa t a n a b e , I p p e i Ta k a n o , a n d M a s a y a

Symposium on Quality Electronic Design（ISQED）,
pp. 75-80, Mar, 2016.
[283]

M. Oya, Y. Shi, M. Yanagisawa and N. Togawa,

Theor y,＂Asian Wireless Power Transfer Workshop

Hardware-trojan ranking at gate-level netlists based

2015, New Taipei, Dec. 2015.

on trojan net features, IEEE Design Automation

Kyohei Yamamoto, Yasumasa Naka, and Masaya

Conference（DAC）, Work in Progress Session, Jun,

Phase under RF High Power,＂Asian Wireless Power

2015.
[284]

M. Oya, Y. Shi, M. Yanagisawa and N. Togawa, In-situ

Transfer Workshop 2015, New Taipei, Dec. 2015.

trojan authentication for invalidating hardware-tro-

Kyohei Yamada, Naoki Sakai and Takashi Ohira,jan functions, International Symposium on Quality＂Impedance Matching Circuit Optimization for a

Electronic Design（ISQED）, pp. 152-157, Mar, 2016.

A-A

Payman Behnam, Bijan Alizadeh, Sajjad Taheri,

139

Miniature EVER System from Hyperbolic Geometry,＂[285]

Masahiro Fujita,＂Formally analyzing fault tolerance inTaipei, Dec. 2015.

datapath designs using equivalence checking,＂ASP-

Fujiwara, Matsumoto, Matsuda,＂Design of Low PowerDAC 2016, pp.133-138[286]

Masahiro Fujita,＂Detection of test Patter ns with

Appendix

Asian Wireless Power Transfer Workshop 2015, New

ASIC and Front-end Circuit for Human Monitoring

VDEC2016_J.indb 139

K. Igawa, Y. Shi, M. Yanagisawa, and N. Togawa,＂AInternational Conference on Solid State Devices andTamura,＂Extraction of Complex Permittivity for Liquid[275]

Tatsuro Kojo, Masashi Tawada, Masao Yanagisawa,

Input/Output Isolation and Improved Sensitivity,＂

Shielded Space with Scatterers Based on Waveguide[274]

S. Yoshida, Y. Shi, M. Yanagisawa, and N. Togawa,

substrates using Ga micro bumps,＂Topical Workshop

Tamura,＂Basic Study on Wireless Power Transfer in[273]

K. Ito, Y. Tamiya, M. Yanagisawa, and N. Togawa,

Vietnam Japan MicroWave（VJMW 2015）, 2015 年 8Based on Effective Dielectric Constant Modulation,＂

[272]

[279]

Circuits, Design, and Verification（ICDV 2015）/2015

T unneling Super Regenerative Detector with

[271]

K. Igawa, Y. Shi, M. Yanagisawa, and N. Togawa,＂A

年 6 月．

Maezawa,＂InP HEMT micro blocks transplanted on Si[270]

Singapore, June 2, 2015.
[278]

Advanced Semiconductor Devices（AWAD 2015）, 2015

The 6th Inter national Conference on Integrated[269]

Kazushi Kawamura, Yuta Hagio, Youhua Shi, and（EM-NANO 2015）, 2015 年 6 月．

Workshop on Fundamentals and Applications of[268]

Kotaro Terada, Masao Yanagisawa, and Nozomu

on Compound Semiconductor Devices and Integrated

International Symposium on Organic and Inorganic[267]

System＂，SMC2015,October 20162016/12/07 17:30

Unreachable States through Ef ficient Inductive[287][289]

Fractional-N Digital PLL Using SAR-ADC-Based TDC

Ying Zhang, Zebo Peng, Jianhui Jiang, Huawei Li,

with -110 dBc/Hz In-Band Phase Noise＂，IEEE Asian

Masahiro Fujita,＂Temperature-aware software-based

Solid-State Circuits Conference（A-SSCC）, Xiamen,

self-testing for delay faults,＂DATE 2015, pp.423-428

China, Nov. 2015.
[301]

1.8-GS/s Pipelined ADC Using Linearized Open-

tors,＂ICCD 2015, pp.463-466

Loop Amplifiers＂，IEEE Asian Solid-State Circuits

Mishchenko,＂Incremental ATPG methods for multi-

Conference（A-SSCC）, Xiamen, China, Nov. 2015.
[302]

Matsuzawa,＂A Novel Direct Digital Frequency

pp.177-180

Synthesizer Employing Complementar y Dual-Phase

Sriram Kar unagaran, Kar una P. Sahoo, Masahiro

Latch-Based Architecture,＂IEEE Inter national

Fujita,＂Hardware in loop testing of an insulin pump,＂

Conference on ASIC（ASICON）, Chengdu, China,

Masahiro Fujita,＂Logic analysis and optimization with

[292]

Nov. 2015.
[303]

T ransceiver Design,＂IEEE 2015 Inter nationalframe analysis,＂MEMOCODE 2015, pp.102-107

Symposium on Intelligent Signal Processing and

Masahiro Fujita,＂Analysis and testing on delays with

Communication Systems（ISPACS）, Bali, Indonesia,

Shridhar Choudhar y, Amir Masoud Gharehbaghi,[294]

Nov. 2015.
[304]

Aravind Tharayil Narayanan, Makihiko Katsuragi,

Takeshi Matsumoto, Masahiro Fujita,＂Trace signal

Kengo Nakata, Yuki Terashima, Kenichi Okada, andselection methods for post silicon debugging,＂VLSI-

Akira Matsuzawa,＂A Noise Reduction Technique

SoC 2015, pp.258-263

for Divider-Less Fractional-N Frequency Synthesizer

Amir Masoud Gharehbaghi, Masahiro Fujita,

using Phase-Interpolation Technique,＂IEEE/ACM＂Efficient signature-based sub-circuit matching,＂VLSI-

Asia South Pacific Design Automation Conference

SoC 2015, pp.280-285（ASP-DAC）, Macau, China, Jan. 2016.

[295]

Reza Sharafinejad, Bijan Alizadeh, Masahiro Fujita,[305]

Dongsheng Yang, Wei Deng, Aravind Tharayil＂UPF-based formal verification of low power tech-

Narayanan, Kengo Nakata, Teerachot Siriburanon,niques in modern processors,＂VTS 2015, pp.1-6

and Kenichi Okada, Akira Matsuzawa,＂An Automatic

Zhijie Chen, Masaya Miyahara, and Akira Matsuzawa,

Place-and-Routed Two-Stage Fractional-N Injection-＂A 9.35-ENOB, 14.8 fJ/conv.-step Fully-Passive Noise-locked PLL Using Soft Injection,＂IEEE/ACM Asia

Shaping SAR ADC,＂IEEE Symposium on VLSI Circuit

South Pacific Design Automation Conference（ASP-（VLSI Circuit）, pp. 64-65, Kyoto, Japan, June 2015.

DAC）, Macau, China, Jan. 2016.

[296]

[297]

Korkut Kaan Tokgoz, Shotaro Maki, Kenichi Okada,

[298]

[306]

Korkut K. Tokgoz, Shotaro Maki, Seitaro Kawai,and Akira Matsuzawa,＂Characterization of Cross-

Noriaki Nagashima, Jun Emmei, Masato Dome,Line up to 110 GHz Using Two-Port Measurements,＂

Hisashi Kato, Jian Pang, Yoichi Kawano, Toshihide

IEEE International Symposium on Radio-Frequency

Suzuki, Taisuke Iwai, Yuuki Seo, Kimsrun Lim, Shinji

Integration Technology（RFIT）, pp.97-99, Sendai,Sato, Li Ning, Kengo Nakata, Kenichi Okada, Akira

Japan, Aug. 2015.

Matsuzawa,＂A 56Gb/s W-Band CMOS WirelessAravind Tharayil Narayanan, Makihiko Katsuragi,

Transceiver,＂IEEE International Solid-State Circuits

Kento Kimura, Satoshi Kondo, Korkut Kaan Tokgoz,

Conference（ISSCC）, San Francisco, CA, pp.242-243,

Kengo Nakata, Wei Deng, Kenichi Okada, and Akira

Feb. 2016.

Matsuzawa,＂A Fractional-N Sub-Sampling PLL using

A-A

Akira Matsuzawa,＂High Data Rate 60 GHz CMOS

quick identification of invariants through one time

two time frames,＂VLSI-SoC 2015, pp.13-18[293]

Abdel Mar tinez Alonso, Masaya Miyahara, Akira

ple faults under multiple fault models,＂ISQED 2015,

ITC 2015, pp.1-8[291]

L. Yu, M. Miyahara, and A. Matsuzawa,＂A 9-bit

tions and invariants with small numbers of test vecMasahiro Fujita, Naoki Taguchi, Kentaro Iwata, Alan[290]

Z. Xu, M. Miyahara, and A. Matsuzawa,＂A 3.6 GHz

Invariant Identification,＂ATS 2015, pp.31-36

Masahiro Fujita,＂Automatic identification of asser-

[288]

[300]

[307]

Rui Wu, Seitaro Kawai, Yuuki Seo, Nurul Fajri, Kentoa Pipelined Phase-Interpolator with a FoM of -246dB,＂

Kimura, Shinji Sato, Satoshi Kondo, Tomohiro Ueno,

IEEE European Solid-State Circuits Conference

Teerachot Siriburanon, Shoutarou Maki, Bangan Liu,

（ESSCIRC）, Sep. 2015.

Yun Wang, Noriaki Nagashima, Masaya Miyahara,

Ning Li, Takeshi Inoue, Takuichi Hirano, Jian Pang,

Kenichi Okada, Akira Matsuzawa,＂A 42-Gb/s

Rui Wu, Kenichi Okada, Hitoshi Sakane, and Akira

60-GHz CMOS Transceiver for IEEE802.11ay,＂IEEE

Matsuzawa,＂Substrate Noise Isolation Improvement

International Solid-State Circuits Conference（ISSCC）,

by Helium-3 Ion Irradiation Technique in a Triple-well

San Francisco, CA, pp.248-249, Feb. 2016.

[299]

140

Appendix
VDEC2016_J.indb 140

CMOS Process,＂IEEE European Solid-State Device
Conference（ESSDERC）, Graz, Austria, Sept. 2015.

[308]

H. Lv, S. Sato, Y.Omura, A. Mallik,＂Two-Dimensional
Model for Asymmetric Double-Gate Tunnel FET

2016/12/07 17:30

Communication Systems（ISPACS 2015）, pp.299-302,

Considering the Source-Channel Junction Depletion
Region＂，Proc. of IEEE IMFEDK2015, pp. 58-59, 2015
[309]

[310]

S. Sato, Y. Omura,＂Proposal of a New Array StructureBali, Indonesia, Nov. 2015.
[318]

to Enable the Detection of Soft Failure and the Aging

H. Sato, T. Tamaki, B. Raytchev, K. Kaneda, S. Yoshida,

Test with Overcurrent of Resistive Elements＂，Proc.

H. Mieno, S. Tanaka,＂Image Segmentation of Pyramidof IEEE ICMTS 2016, pp. 52-56, March, 2016.

Style Identifier based on Support Vector Machine for

Takashi Imagawa, Hir oshi Tsutsui, Yoshikazu

Colorectal Endoscopic Images,＂The 37th Annual

Miyanaga,＂A Feasibility Study of a Flexible OFDMInternational Conference of the IEEE Engineering inT r a n s m i t t e r To w a r d s a n A d a p t i v e C o n t r o l o f

Medicine and Biology Society（EMBC2015）, pp.2997

Communication Quality,＂Proceedings of International&#8211; 3000, August 25 - 29, 2015, Mico &#8211;

Symposium on Multimedia and Communication
Technology（ISMAC）, pp. 77-79, Sep. 2015.
[311]

[312]

Milano Conference Center, Milan, Italy.
[319]

M. Takamiya, and T. Sakurai,＂General-Purpose

Morinaga, Hiroshi Tsutsui, Yoshikazu Miyanaga,

Clocked Gate Driver（CGD）IC with Programmable＂An FPGA Implementation of Low-latency Video

63-Level Drivability to Reduce Ic Overshoot andT ransmission System Using Lossless and Near-

Switching Loss of Various Power Transistors,＂IEEElossless Line-based Compression,＂Proceedings ofApplied Power Electronics Conference and Exposition

IEEE Inter national Conference on Digital Signal（APEC）, Long Beach, USA, pp. 1640 -1645, March

Processing（DSP）, pp. 1062-1066, Jul. 2015.

2016.

Fumiaki Kusuhara, Shunichi Wakashima, Satoshi[320]＂Analysis and Reduction of Floating Dif fusion

Crystal Oscillator（SAXO）Operating at I/O Voltage,＂

Capacitance Components of CMOS ImageIEEE International Solid-State Circuits Conference

INTERNATIONAL IMAGE SENSOR WORKSHOP（ISSCC）, San Francisco, USA, pp. 100-101, Feb. 2016.
[321]

Temperature and Illuminance Sensor Nodes With

Satoshi Nasuno, Shunichi Wakashima, Fumiaki

Energy Har vesting from Insulating Cover of PowerKusuhara, Rihito Kuroda, Shigetoshi Sugawa,＂A

Cords for Building Energy Management System,＂

CMOS Image Sensor with 240 μ V/e- Conversion

IEEE Asia-Pacific Power and Energy Engineering

Gain, 200ke- Full Well Capacity and 190-1000 nm

Conference（APPEEC）, Brisbane, Australia, PES-SENSOR WORKSHOP（International Image Sensor

APPEEC-255, pp. 1-5, Nov. 2015.
[322]

T. Sakurai, and M. Takamiya,＂248pW, 0.11mV/ °C

Shunichi Wakashima, Fumiaki Kusuhara, Rihito

Glitch-Free Programmable Voltage Detector With

Kuroda and Shigetoshi Sugawa,＂A Linear Response

Multiple Voltage Duplicator for Energy Harvesting＂，Single Exposure CMOS Image Sensor with 0.5e-

41th European Solid-State Circuits Conference

SYMPOSIUM ON VLSI CIRCUITS, C88-89, 2015

D. Luo, H. Fuketa, K. Matsunaga, H. Morimura, M.

Yan Wu, KotaYamamoto, Youseke Wada, and Yoshihiro

Takamiya, and T. Sakurai,＂Analysis to Optimize

Takahashi,＂The Impact of Tunnel FET on Irradiation

Sensitivity of RF Energy Harvester with Voltage Boost

Effects＂，International Workshop on Radiation Effects

Circuit,＂IEEE 22nd European Conference on Circuiton Semiconductor Devices for Space Applications,

Theory and Design（ECCTD）, Trondheim, Norway,

11-8C, 2015.11.

pp. 1-4, Aug. 2015.

Development of a pixel sensor with fine space-time[324]

Y. Yamauchi, Y. Yanagihara, H. Fuketa, T. Sakurai,

resolution based on SOI technology for the ILC

and M. Takamiya,＂Optimal Design to Maximize

ver tex detector, Shun Ono, Manabu Togawa, Ryoji

Ef ficiency of Single-Inductor Multiple-Output Buck

Tsuji, Teppei Mori, Miho Yamada, Yasuo Arai, Toru

Converters in Discontinuous Conduction Mode for IoT

Tsuboyama, Kazunori Hanagaki,, Feb. 15-19, 2016,

Applications,＂IEEE International Conference on IC

A-A

Null. Inst. and Meth. A, March 17, 2016.

Design and Technology（ICICDT）, Leuven, Belgium,

141

C. Pan and H. San,＂A Low-Distor tion Delta-Sigma
Modulator with Ring Amplier and Passive Adder

VDEC2016_J.indb 141（ESSCIRC）, Graz, Austria, pp. 249-252, Sep. 2015.
[323]

pp. 1-4, May 2015.
[325]

T. Yokota, W. Yukita, J. Reeder, H. Fuketa, M.

Embedded SAR Quantizer,＂The 2015 International

Hamamatsu, T. Someya, W. Voit, M. Takamiya,Symposium on Intelligent Signal Processing and

T. Sekitani, T. Sakurai, and T. Someya,＂Organic

Appendix[317]

T. Someya, H. Fuketa, K. Matsunaga, H. Morimura,Society）, pp.312-315, 2015

Readout Noise and 76ke- Full Well Capacity＂，2015[316]

M. Honda, T. Sakurai, and M. Takamiya,＂Wireless（International Image Sensor Society）, pp.120-123, 2015

Spectral Response＂，2015 INTERNATIONAL IMAGE[315]

S. Iguchi, T. Sakurai, and M. Takamiya,＂A 39.25MHz
278dB FOM 19&#181;W LDO-Free Stacked-Amplifier

Sensor for Photon-Countable Sensitivity＂，2015[314]

K. Miyazaki, S. Abe, M. Tsukuda, I. Omura, K. Wada,

Takahir o Inatsuki, Masato Matsuura, Kosuke

Nasuno, Rihito Kuroda and Shigetoshi Sugawa,[313]

T. Okamoto, T. Koide, A. T. Hoang, T. Shimizu, K. Sugi,

2016/12/07 17:30

[326]

Complementar y Circuits With Thin Par ylene Gate

Tetsuo Endoh,＂A Study of Strain Profile in Channel

Dielectric for a Flexible Fever Alar m System,＂

Region of Vertical MOSFET for Improving Drivability＂

Material Research Society（MRS）Spring Meeting,2015 Asia-Pacific Workshop on Fundamentals andII5.03, San Francisco, USA, April 2015.

Applications of Advanced Semiconductor Devices

M.Amagasaki, Q.Zhao, M.Iida, M.Kuga and（AWAD）, pp! 25-32, Jeju Island, Korea, June 29-July 1,

T. S u e y o s h i ,＂A C O N F I G U R A T I O N M E M O R Y
REDUCED PROGRAMMABLE LOGIC CELL,＂Proc.

[327]

2015.
[335]

of IEEE Symposium on COOL Chips XVIII, Session＂Switch Toggling Technique of Parallel MOSFET

IV-6, Apr. 2015, Yokohama, Japan

Topology for Power Electronic Circuits with Uniform

M.Amagasaki, Q.Zhao, M.Iida, M.Kuga andThermal Distribution＂，2015 Asia-Pacific Workshop

T. S u e y o s h i ,＂S i m p l e Wa f e r S t a c k i n g 3D - F P G A

on Fundamentals and Applications of Advanced

Architecture,＂Proc. of the 2015 IEEE International

Semiconductor Devices（AWAD）, 4B, pp.284-289, Jeju,

Confer ence on Integrated Cir cuit Design andTechnology（ICICDT）, K-3, June 2015, Leuven,[328]

Korea, June, 2015.
[336]

and Low Power Processing Approach,＂Proc. iMPACT

M.Amagasaki, Y.Takeuchi, Q.Zhao, M.Iida, M.Kuga

2015, pp. 38-41, October 2015.
[337]

Enoomto,＂A High Stability, Low Supply Voltage andIFIP/IEEE International Conference on Ver y Large

Low Standby Power Six-Transistor CMOS SRAM＂，in

Scale Integration（VLSI-SoC）, pp.110-115, Oct. 2015,

Proc. of ASP-DAC2015, University LSI Design Contest,

Daejeon, Korea

1S-5, pp. 10-11, in Chiba, Japan, Jan. 2015.
[338]

Takeuchi,＂Inductively-Powered Wireless Solid-State

scheme，＂The 11th International Conference on ASIC

Drive（SSD）System with Merged Error Correction of（ASICON 2015）, Nov. 2015.

High-Speed Non-Contact Data Links and NAND Flash[339]

Ippei Akita,＂Digitally calibrated dynamic latched com-

Tech. Papers, pp. C128-C129, June 2015.

parator with stochastic offset voltage detection tech-Y. Take, J. Kadomoto, and T. Kuroda,＂
3D Integrationnique for low-power ADCs,＂in Proc. Int. Conf. Solid-

Using Inductive Coupling and Coupled Resonator

State Devices and Materials（SSDM）, Sapporo, Japan,

Symposium on Radio-Frequency Integration

F-6-3, pp. 846-847, Sept. 2015.
[340]

Technology（RFITʼ15）, pp. 46-48, Aug. 2015

Kawano and Makoto Ishida,＂A thin film flexible antenna with CMOS rectifier chip for RF-powered implant-

Ohki,＂A Chopper Amplifier Utilizing Optimized

able neural interfaces,＂in Proc. of Int. Conf. Solid-State

Chopping Frequency for EEG Signal Processing

Sensors, Actuators, and Microsystems（Transducers）,

Speed Chips COOL Chips XVIII,Yokohama, Poster13

Anchorage, Alaska, pp. 1751-1754, June 2015.
[341]

男，＂On-Chip Decentralized Routers with Balanced

Daisuke Kanemoto, Naoki Fukasawa, Takahide

Pipelines for Avoiding Interconnect Bottleneck＂，

Modulator Utilizing Equivalent Gain of Internal Multi-

NOCS2015, 2015 年 9 月[342]

奥 原， 北 森， 藤 田， 宇 佐 美， 天 野，
＂An Optimal

bit ADC,＂IEEE Symposium on Low-Power and High-Power Supply AndBody Bias Voltage for a Ultra Low

Speed Chips COOL Chips XVIII,Yokohama, Poster18

Power Micro-Controller with Silicon on Thin BOX

April.,2015.

MOSFET＂，ISLPED2015, 2015 年 7 月

Yitao Ma and Tetsuo Endoh,＂A High-Speed Pattern[343]

Chips XVIII, 2015 年 4 月

Similarity Evaluation for Visual-Attention-Based Object
Recognition＂，Asia-Pacific Workshop on Fundamentals

増 山， 藤 田， 奥 原， 天 野，
＂Ultra Low Power
Reconfigurable Accelerator CMA-SOTB-2＂，COOL

Matching Processor Employing Adaptive Nonlinear142

安戸僚汰，松谷宏紀，鯉渕道紘，天野英晴，中村維April.,2015.
Sato, and Makoto Ohki,＂A 3rd Order Delta-Sigma

A-A

Kenji Okabe, Ippei Akita, Shota Yamagiwa, Takeshi

Yuki Kawamata, Daisuke Kanemoto, and Makoto

Devices,＂IEEE Symposium on Low-Power and High-[333]

Takayuki Okazawa, Takeshi Kawano, Makoto Ishida,

Memor y,＂IEEE Symposium on VLSI Circuits, Dig.

（I n v i t e d）,＂i n P r o c . 2015 I E E E I n t e r n a t i o n a l[332]

Saki Tajima, Youhua Shi, Nozomu Togawa, and Masao
Yanagisawa,＂A low-power soft error tolerant latch

T. S h i d e i , H . I s h i k u r o , T. K u r o d a , a n d K .

[331]

Nobuaki Kobayashi, R yusuke Ito and Tadayoshi

FPGA to minimize internal layer connection,＂
Proc. ofA. Kosuge, J. Hashiba, T. Kawajiri, S. Hasegawa,[330]

K. Otsuka and Y. Sato,＂High Speed, Flexible, Robust

Belgiumand T.Sueyoshi,＂Architecture Exploration of 3D[329]

Kazuki Itoh, Masakazu Muraguchi, Tetsuo Endoh,[344]

増山，藤田，奥原，天野，＂7 MOPS/lemon-batter yAppendixand Applications of Advanced Semiconductor Devices

image processing demonstration with an ultra-low（AWAD 2015）, 6A-3, pp. 326-331, Jeju KAL Hotel, Jeju

power reconfigurable accelerator CMA-SOTB-2＂，
FPL2015, 2015 年 9 月

Island, Korea, June 29-July 1, 2015.
[334]

VDEC2016_J.indb 142

Taro Sasaki, Masakazu Muraguchi, Takahiro Shinada,[345]

増山，藤田，奥原，天野，＂A 297MOPS/0.4mW Ultra

2016/12/07 17:30

Low Power Coarse-grained Reconfigurable Accelerator[346]

CMA-SOTB-2＂，ReConFig2015, 2015 年 12 月

3.

国内会議，研究会等

M. Kudo, K. Usami,＂MTJ Based Non-Volatile Flip[1]

谷井宏成，和田光司，大野貴信，＂ヘアピン型デュア

Flop to Prevent Useless Store Operation＂，The 30th

ルモード共振器を用いたバンドパスフィルタと通過Inter national Technical Conference on Circuits/

帯域が近接した 4 分波回路への応用に関する検討，＂

Systems, Computers and Communications（ITC-

電 子 情 報 通 信 学 会 研 究 技 術 報 告，vol. 115, no.66,

CSCCʼ15）, June 29 - July 2, 2015, Seoul, Korea.
[347]

[348]

Keisuke Yamamoto, Kazuya Tanigawa, Tetsuo

MW2015-24, pp.19-24（2015 年 5 月）
[2]Hironaka, Takashi Ishiguro,＂Proposal of a small logic

集中定数素子で構成した CRLH 伝送線路共振器を

block for a reconfigurable device with flexibility on

用いた有極形マルチバンド帯域通過フィルタに関す

mapping of routing and logic cell,＂Proc. of the ITC-

る検討，＂電子情報通信学会研究技術報告，vol. 115,

CSCC 2015, pp.511-514, July 1, 2015.

no.372, MW2015-149, pp.93-98（2015 年 12 月）

Tomohiro Tanaka, Kazuya Tanigawa, Tetsuo Hironaka,[3]

LPF と有極型結合線路 BPF を用いた小型ダイプレク

Sensor Chip for Home Cancer Examination,＂Proc. ofサに関する検討，＂電子情報通信学会研究技術報告，

T. Yoneda, M. Imai,＂A New Encoding Mechanism

vol. 115, no.372, MW2015-150, pp.99-104（2015 年 12 月）[4]荷したリング共振器 BPF による低挿入損失特性の実
現，＂電子情報通信学会研究技術報告，vol. 115, no.

K. Uchida and T. Takahashi,＂Therma-aware Device

476, MW2015-191, pp. 101-106,（2016 年 3 月）
[5]イクロストリップ線路とチップキャパシタを用いた

Moore and More-than-Moore Applications,＂The

2GHz 帯超小型 BPF の実現，
＂電子情報通信学会研究11th International Nanotechnology Conference on

技術報告，vol. 115, no. 476, MW2015-192, pp. 107-112（2016 年 3 月）
[6]

成した 3 モード共振器を用いた有極形チューナブル

a Function of Fan-Outs,＂International Test Conference

BPF に関する検討，＂電子情報通信学会東京支部学生

H. Ando, K. Takizawa, T. Yoshida, K. Matsushita, M.

会研究発表会（第 21 回
[7]ラットレース回路を用いたマイクロストリップ線路

with a 128 Mbps UWB Wireless Transmitter for

バランスフィルタに関する検討，＂電子情報通信学会

Implantable Brain-Machine Interfaces＂，EMBC2015,

東京支部学生会研究発表会（第 21 回

27 Aug 2015.

3 月）

T. Suzuki, K. Doi, K. Takizawa, M. Hirata and H. Ando,[8]き共振回路の特性改善に関する検討，＂電子情報通信学会東京支部学生会研究発表会（第 21 回

142）
（2016

年 3 月）[9]

國 武 寛 司， 高 野 恭 弥， 片 山 光 亮， 天 川 修 平， 吉 田

Y. Sato, Y. Kondo, K. Komoku, T. Morishita, and毅，藤島実，＂300GHz 帯 CMOS マイクロストリップ

N. Itoh,＂A 24-GHz Low-Noise Amplifier in 180 nm-WR3.4 導波管変換器，＂電子情報通信学会 2015 年ソ2015.

サイエティ大会，C-2-47, 2015 年 9 月．
[10]

合田龍平，高野恭弥，片山光亮，天川修平，吉田毅，

H. Tsuji, Y. Itano, K. Komoku, T. Morishita, S.

藤島

Yoshitomi, and N. Itoh,＂A Study of Flicker Noise

子情報通信学会 2015 年ソサイエティ大会，C-12-11,

Suppression of K-Band VCO using Striped Inductor,＂

2015 年 9 月．

Proc. of the 2015 Asia-Pacific Microwave Conference[11]

実，＂ミリ波 CMOS 0 Ω伝送線路モデル，＂電

安達拓史，吉田毅，片山光亮，高野恭弥，天川修平，藤島T. Ogawa, T. Morishita, K. Komoku, Y. Itano, S.

電子情報通信学会 2015 年ソサイエティ大会，C-12-

Yoshitomi, and N. Itoh,＂A Study of Current-Reuse 800

14, 2015 年 9 月．
[12]実，
＂周波数 3 逓倍器のビヘイビアモデル，＂

原紳介，片山光亮，高野恭弥，渡邊一世，関根徳彦，Radio and Wireless Symposium 2016（RWS2016）,

笠松章史，吉田毅，天川修平，藤島実，＂小面積 D 帯

pp.245-247, Austin, Jan. 2016.

CMOS 差動増幅器の設計，＂電子情報通信学会技術研

A-A
143

Appendix（APMC2015）, WE4E-1, Nanjing, Dec. 2015.

MHz/1.9 GHz Concurrent Dual-Band Amplifier,＂IEEEVDEC2016_J.indb 143

高田晃平，和田光司，＂負性抵抗回路による減衰極付

Wireless Transmitter and Flexible Electrode Array for

CMOS,＂Thailand-Japan MicroWave 2015, TH-10, Aug.

[356]

139）
（2016 年＂A Super Multi-Channel Recording System with UWB

on Neural Engineering, 23 April 2015.

[355]

136）（2016 年 3 月）

中村流星，和田光司，＂コムライン型結合線路装荷型

Hirata and T. Suzuki,＂Multichannel Neural Recording

BMI＂，The 7th International IEEE EMBS Conference[354]

大塚喬太，川俣雅寿，和田光司，＂集中定数素子で構

M. Arai and K. Iwasaki,＂Open Defect Critical Area As（ITC）, PO 2.2, 2015[353]

川俣雅寿，和田光司，＂プリント基板加工機によるマDesign of Nanoscale Electronic Devices for More

May 11-13, 2015.

[352]

和幸，和田光司，＂開放スタブと接地スタブを装Asynchronous Circuits＂，Proc. of ICCD2015, pp.424-

Communication and Cooperation, Fukuoka, Japan,
[351]

林

for Low Power Inter-chip Serial Communication in
427, 2015 Oct.
[350]

岩本功貴，和田光司，＂リング共振器で構成されたTakashi Ishiguro,＂Design Consideration of a Secure
the ITC-CSCC 2015, pp.588-591, July 1, 2015.
[349]

双石文彦，川俣雅寿，和田光司，＂分布定数線路と2016/12/07 17:30

究報告電子デバイス研究会 vol. 115, no. 387, ED2015[13]Kunihiro Asada,＂Hill-Climbing 法 を 用 い た パ ル ス

91, pp. 1-6, 2015 年 12 月．

幅制御 PLL の PVT ばらつきへの自動適応，＂IEICE高野恭弥，片山光亮，天川修平，吉田毅，藤島実，＂伝Technical Committee Meeting on Integrated Circuits

送線路を用いた 500GHz までの CMOS プロセスパラ
メータの抽出，＂第 43 回アナログ RF 研究会，Mar.
[14]

能パルス縮小型時間 - デジタル変換器の設計，＂電子

片山光亮，天川修平，高野恭弥，藤島実，＂受動素子

情報通信学会技術研究報告，vol. 115, no. 270, pp. 13 -における直流／高周波の寄生抵抗の評価，＂第 43 回

18, 2015 年 10 月．
[26]

[17]

田邦博，＂フラクショナル位相選択法によりジッタ特

藤島実，＂ミリ波帯デカップリング用低特性インピー性を改善した高速起動完全デジタル CDR 回路の設

ダンス伝送線路の評価，＂電子情報通信学会集積回路

計，＂電子情報通信学会技術研究報告，vol. 115, no.

國武寛司，高野恭弥，片山光亮，天川修平，吉田毅，

Tetsuya Iizuka, Toru Nakura, and Kunihiro Asada,＂ATransmission Line Based Pulse Generator on 0.18-um

マイクロ波研究会，Mar. 2016.

CMOS over Quartz Substrate,＂電子情報通信学会ソ

安達拓史，吉田毅，片山光亮，高野恭弥，天川修平，

サイエティ大会論文集，C-2-4, 2015 年 9 月．
[28]

電流電圧変換 CMOS アナログフロントエンド回路のMar. 2016.

検討＂，電気学会マグネティックス／リニアドライブ

今岡聖也，外谷昭洋，＂電気系複合シミュレータの開合同研究会，LD-15-009, 2015 年 6 月．
[29]

15a-PA1-25, 2015 年 9 月．

DLL を用いた ZVSCMOS 整流器＂，集積回路研究会，
信学技報，vol. 115, no. 373, ICD2015-79, p. 61, 2015 年
12 月．
[30]

Kanaya,＂T ransmission Line Loss Suppr ession

報告（集積回路設計）（2015）

T h r o u g h D e r i v e d P e r i o d i c a l l y S p a c e d V i a s＂，

大島，Weckx, Kaczer, 松本，小林，小野寺，＂40nm

Proc. International Conference on Bioelectronics,

プロセスリングオシレータにおける複合モード欠陥

Biosensors, BioMedical Devices, BioMEMS/NEMSを用いた R TN のモデル化＂，no.ICD2015-63, pp. 1-6,

and Applications 2015, p. O-16, 2015 年 12 月
[31]

杉本，小舘，新田，＂太陽電池のための低消費電力
計算回路の研究＂，2015 年 IEICE 総合大会，2015 年

ネルギーハーベスター＂，第 30 回エレクトロニクス
実装学会春季講演大会論文集，pp.352-353,2016 年 3 月．
C h a i E u G u a n , K u n i a k i Yo s h i t o m i , H a r u i c h i
K a n a y a ,＂D e s i g n o f A L o w P r o f i l e Wa v e g u i d e

計的コンパレータを用いたアナログ ‐ ディジタル

Transmission Line With Reduced Radiation Loss＂，平変換回路の性能解析），＂IEICE Technical Committee

成 27 年度電気・情報関係学会九州支部連合大会講演

Meeting on Integrated Circuits and Devices, Kyoto

予稿集，p.297, 2015 年 9 月[34]

宮本凌哉，岳本城，金谷晴一，＂TV 放送帯ホワイト

Tomohiko Yano, Toru Nakura, Tetsuya Iizuka andスペース用広帯域 CMOSLNA の開発＂
，第 30 回エレ

Kunihir o Asada,＂A T ime-Mode Analog Signal

クトロニクス実装学会春季講演大会論文集，pp.349-

Accumulator Using a Single Buf fer Ring without

351.2016 年 3 月[35]

宮本凌哉，岳本城，金谷晴一，＂広帯域な入出力

Appendix

出力ドリフト補正が不要な時間領域アナログ信号

インピーダンス整合によるホワイトスペース対応積分器），＂IEICE Technical Committee Meeting on

CMOS LNA の開発＂
，平成 27 年度電気・情報関係学

Integrated Circuits and Devices, Kyoto Institute of会九州支部連合大会講演予稿集，p.362, 2015 年 9 月

Technology,Dec.2015.

VDEC2016_J.indb 144[33]

Digital Converter based on Stochastic Comparator（統Output Drift Calibration（バッファリングを利用した[24]

新木優春，柴田恭兵，金谷晴一，＂アンテナ統合型エ

Md. Maruf Hossain, Tetsuya Iizuka, Toru Nakura andInstitute of Technology,Dec.2015.

144

学会総合大会講演論文集，ss-51-ss54, 2016 年 3 月[32]

3月
Kunihiro Asada,＂Performance Analysis of Analog toA-A

金谷晴一，＂電磁界シミュレータによる無線通信用集
積回路およびアンテナの設計＂，2016 年電子情報通信

MPPT システムにおける AD 変換器を用いない電力[23]

Chai Eu Guan, Kuniaki Yoshitomi, and Har uichi

価＂，no.ICD2015-83, pp. 69-74, 電子情報通信学会技術

電子情報通信学会技術報告（集積回路設計）（2015）[22]

篠原秀樹，宮地幸祐，＂非接触給電向け電圧遅延変換

曽根崎，久保田，増田，神田，古田，小林，＂65nm
化フリップフロップのソフトエラー耐性の実測と評[21]

小柳洸介，宮地幸祐，＂光プローブ電流センサ向け光析，＂電子情報通信学会集積回路 / マイクロ波研究会，

バルクと Thin BOX FD-SOI プロセスにおける冗長[20]

Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh,

導波管変換器の設計，＂電子情報通信学会集積回路 /発 ,＂第 76 回応用物理学会秋季学術講演会講演予稿集，[19]340, pp. 17 - 22, 2015 年 12 月．
[27]

藤島実，＂300GHz 帯差動型マイクロストリップ線路 -藤島実，＂周波数 3 逓倍器を用いたミキサーの理論解[18]

峠仁人，飯塚哲也，名倉徹，三浦賢，村上芳道，浅合田龍平，高野恭弥，片山光亮，天川修平，吉田毅，/ マイクロ波研究会，Mar. 2016.
[16]

古賀丈尚，飯塚哲也，名倉徹，浅田邦博，＂高分解2016.

アナログ RF 研究会，Mar. 2016.
[15]

and Devices, Kyoto Institute of Technology,Dec.2015.
[25]

Takashi Toi, Tor u Nakura, Tetsuya Iizuka and[36]

新木優春，柴田恭平，金谷晴一，＂アンテナ一体型高効率エネルギー・ハーベスター＂，平成 27 年度電気・2016/12/07 17:30

情報関係学会九州支部連合大会講演予稿集，p.364,
[37]

[51]

2015 年 9 月

でのインバータとギルバートセルの構成によるアナ北川，江藤，鎌倉，下ノ村，＂マルチ電荷収集ゲート

ログ FIR フィルタ， 電子回路研究会

構造をもつ超高速撮像素子の時間分解能に関するシ[52]

ミュレーション解析，＂システムと LSI のワークショッ
プ 2015，福岡，2015 年 5 月．
[38]

[41]

信学 ʼ16 総大，D-10-1, 2016 年 3 月．
[54]

[55]

レータの検討＂，第 68 回電気・情報関係学会九州支

年度電気学会電子・情報・システム部門大会，GS10-

部連合大会，2015 年 9 月

6, pp.1361-1364,2015 年 8 月

笹，中司，＂冗長インバータアレイによる確率的コン[56]

合大会，2015 年 9 月

commom-mode noise in asymmetry length differential

川島弘晃，佐々木敬泰，深澤祐樹，近藤利夫，マルsignal line＂，平成 27 年度電気学会電子・情報・シス

チバンク化と書込予測を用いた小面積レジスタファ

テム部門大会，SS3-8, pp.1615-1616,2015 年 8 月
篠宮佳敬，佐々木伸一，南龍司，＂プリント配線板

No.3, pp.1-6,（2015/8/4-6）, 別府市，大分県．

電源層からの放射雑音の低減&#8211; メッシュ電源

武藤郡，佐々木敬泰，深澤祐樹，近藤利夫，スタン層への適応 -＂，2015 年度電子情報通信学会九州支部

ダードセルベース設計用の CAM 型 TLB の実装手法

学生会講演会，B-05，2015 年 9 月

[57]

[58]

伝送路における構造とクロストーク評価＂，2015 年

武藤郡，佐々木敬泰，深澤祐樹，近藤利夫，MIPS

度電子情報通信学会九州支部学生会講演会，B-06，

ベースプロセッサの TLB 機構の改良によ > る高性能2015 年 9 月[59]

龍司，佐々木伸一，＂抵抗付加法によるプリント

配線板電源層からの放射雑音低減

湯本涼介，小松聡，＂スタンダードセルのみを用いたによる付加ピッチと周波数特性 -＂，平成 27 年電気関&#8211; 比誘電率係学会九州支部連合大会，07-1A-12，2015 年 9 月[60]

蘆塚信博，佐々木伸一，＂多並列シングルエンド伝送

年 3 月．

路への容量付加法適用：遠端クロストーク評価＂，平

川島三明，小松聡，＂オンチップ・オシロスコープ向成 27 年電気関係学会九州支部連合大会，09-2P-16，
2015 年 9 月[61]

蘆塚信博，佐々木伸一，木原大輔，＂容量付加法によ安楽隆寛，浜本隆之，＂蓄積時間の異なるイメージセ

る多並列シングルエンド伝送路の遠端クロストーク

ンサを複数用いた高ダイナミックレンジ画像合成＂，低減評価＂，平成 27 年度

電気学会九州支部沖縄支所講演会，OKI-2015-17, pp.50-52，2015 年 12 月
[62]

南龍司，佐々木伸一，＂抵抗付加法によるプリント

吉田拓弥，里中沙矢香，山口賢一，岩田大志，＂BIST

配線板電源層からの放射雑音低減 - 最適抵抗値の検環境下におけるメルセンヌ・ツイスタアルゴリズム

討 -＂，電子情報通信学会環境電磁研究会，信学技法の評価，＂情報科学技術フォーラム一般講演論文集，Vol.115 No.427,EMCJ2015-106, pp.19-22，2016 年 1 月

Vol. 14, No. 1, C-018, pp. 269-270, Sep. 2015.

[63]

木原大輔，佐々木伸一，蘆塚信博，＂屈曲した差動伝

福岡久和・岩田大志・山口賢一，＂LoS 方式における送路のコモンモードノイズ低減 - パッチキャパシタ

遷移故障を対象としたスキャンパスの最適化＂，電子適用方法の検討 -＂，電子情報通信学会環境電磁研究

情報通信学会総合大会，D-10-3, 2016.

会，信学技法 Vol.115No.427,EMCJ2015-109, pp.33-36，

片山七海・岩田大志・山口賢一，＂冗長故障の等価性

2016 年 1 月を用いた遷移故障冗長判定＂，電子情報通信学会総合龍司，＂プリント配線板大会，D-10-3, 2016.

電源層からの放射雑音の低減&#8211; 囲い有り格子

嶋津大地，大竹哲史，＂遅延故障 BIST 向け LFSR/

状電源層における付加抵抗値 -＂，2016 年電子情報通[64]

MISR シ ー ド 生 成，＂ 電 子 情 報 通 信 学 会 技 術 報 告

信学会総合大会，B-4-43，2016 年 3 月[65]

森口，神戸，他：＂レート歪み最適化による量子化

A-A
145

Appendix

篠宮佳敬，佐々木伸一，南（DC2015-66）, Vol.115, No.339, pp.213-218, Dec. 2015.

VDEC2016_J.indb 145

南18,（2015/12/17-18）, 京都市，京都府．

Image Media Processing Symposium, I-1-17, pp.54-55[50]

山本凌平，佐々木伸一，木原大輔，蘆塚信博，＂平衡

pp.1-6,（2015/8/4-6）, 別府市，大分県．

（2015）[49]

Daisuke Kihara, Shinichi Sasaki and Nobuhiro
Ashiduka，＂Examination of the method to reduce

年総合大会，C-12-20，2016 年 3 月．

[48]

―給電位置評価―＂，平成 27

パレータ＂，第 68 回電気・情報関係学会九州支部連

け広帯域 S/H 回路の設計＂，電子情報通信学会 2016[47]

龍司，佐々木伸一，＂抵抗付加法による抵抗付加

ピッチの周波数特性

電子情報通信学会 2016 年総合大会，C-12-19，2016

[46]

南

村井，中司，＂全自動合成によるインバータ型コンパ

アナログ参照電圧不要の確率的 Flash A/D 変換器＂，

[45]

樋渡，田中，＂インスツルメンテーションアンプの設計に関する検討＂，平成 27 年度第 14 回電子情報系高化，信学技報，Vol.115, No.374, CPSY2015-78, pp.13[44]上野 , 難波 ,＂高い耐ソフトエラー性を有するラッチ，＂

専フォーラム講演論文集，pp.53-56,2015 年 11 月．

の提案，情報処理学会研究報告，Vol.ARC-216, No.40,
[43]

[53]

Sensor,＂映像情報メディア学会情報センシング研究

イルの提案，情報処理学会研究報告，Vol.ARCH-216,
[42]

崔，難波，
＂可変遅延素子を用いた DVMC の較正技

Limiting the Frame Rate of the BSI MCG Image会，東京，2015 年 9 月．

[40]

ECT-16-027

術の分解能評価，＂FTC 研究会，2016 年 1 月．

Dao, Nguyen, Kitagawa, Shimonomura, Etoh,
Kamakura, MInamitani, ＂Toward 10 Gfps, Factors[39]

光伝送歪み補償を目的とした 28 nm FDSOI プロセス2016/12/07 17:30

プロセスのハードウェア化に関する一検討，
＂ 情報
[66]

用いたスキャン設計 AES 暗号化回路への攻撃に対す

今久保，神戸，他：＂動画圧縮技術における高速・る耐攻撃設計，＂第 35 回ナノテスティングシンポジ

汎用 SAD 計算回路設計の一検討，＂情報処理学会 DA

ウム NANOTS 2015 会議録，pp.185-190，11-13 Nov.

シンポジウム 2015, pp155-160, 2015.

2015.
[79]

いた AES 暗号化回路への攻撃手法と耐攻撃設計の評

通信学会九州支部学生会講演会，講演番号 A-15, 2015

価，
＂電子情報通信学会総合大会講演論文集 A-7-14，

松村剛，鯉渕道紘，天野英晴，松谷宏紀，＂CSMA/[70]

15-18 March 2016.
[80]

フォトニクス・プラットフォーム上空乏型 InGaAsP

元バスアーキテクチャ＂，電子情報通信学会技術研究

光変調器の検討」，第 63 回応用物理学会春季学術講

報告 CPSY2015-69（DesignGaiaʼ15）, Vol.115, No.342,

演会，21p-S611-4，東京工業大学大岡山キャンパス，pp.45-50, Dec 2015.

2016 年 3 月 21 日．
[81]

報通信学会 SDM 研究会・応用物理学会シリコンテク

小野寺秀俊，＂IoT 時代の設計課題＂，信学技報，volノロジー分科会共催研究集会，機会振興会館，2016
年 1 月 28 日
（招待講演）．
[82]「Demonstration of Ge Waveguide on Ge-on-Insulator

小野寺秀俊，＂インバータ増幅段によるレギュレー

Substrate for Mid-Infrared Photonics」，第 76 回応用

ティッドカスコード型トランスインピーダンスアン

物理学会秋季学術講演会，14a-2N-3，名古屋国際会議

プの広帯域化＂，電子情報通信学会技術報告書，pp.

場，2015 年 9 月 14 日．
[83]

and Takashi Sato,＂Fast Estimation on NBTI-Induced

レッショルド領域におけるラッチ回路の動作安定性

Delay Degradation Based on Signal Probability,＂情報モデル＂，情報処理学会 DA シンポジウム 2015 論文集，処理学会 DA シンポジウム 2015
（於石川県加賀市山代

pp. 187-192, 2015 月 8 月．

温泉ゆのくに天祥）, pp.181-186, Aug. 2015.
[84]

粟野皓光，廣本正之，佐藤高史，＂デバイス特性のデルに基づくニアスレッショルド回路のゲートサイ

経年劣化に起因する不良確率変化の効率的な解析手

ジング＂，情報処理学会 DA シンポジウム 2015 論文集，

法＂，情報処理学会 DA シンポジウム 2015（ 於石川県

pp. 137-142, 2015 月 8 月．

加賀市山代温泉ゆのくに天祥）, pp.169-174, 2015 年 8月．
[85]

小西慧，廣本正之，佐藤高史，＂圧縮センシング向

しきい値電圧の動的調節指針，＂情報処理学会シス

けイメージセンサにおける省電力な観測行列生成回

テム LSI 設計技術研究会報告 2016-SLDM-175（32），

路＂，第 28 回回路とシステムワークショップ（於淡路

杉野，市原，岩垣，井上，＂ストカスティックコンピュー夢舞台国際会議場）, pp.243-248, 2015 年 8 月．
[86]

ティングに基づくディジタルフィルタ回路の演算精146Song Bian, Michihiro Shintani, Masayuki Hiromoto,

鎌苅竜也，塩見準，石原亨，小野寺秀俊，＂サブス

2016 年 3 月．

A-A

J . K a n g , X . Yu , M . T a k e n a k a , S . T a k a g i ,藤原将倫，土谷亮，中野慎介，野河正史，野坂秀之，におけるエネルギー最小点追跡のための電源電圧と大荷唯明，廣本正之，佐藤高史，＂ニューラルネット
ワークハードウェアの低電圧動作時における演算誤

度と面積に関する考察，＂機能集積情報システム研究

り緩和＂，第 28 回回路とシステムワークショップ（於会，FIIS-15-391, 7 pages, June 2015.

淡路夢舞台国際会議場）, pp.249-254, 2015 年 8 月．

猪谷，岩垣，市原，井上，＂ハンドシェイク遅延を[76]

健，一宮佑希，種半導体集積による CMOS フォトニクス」，電子情

竹下俊宏，塩見準，石原亨，小野寺秀俊，＂CMOS LSI

[75]

在勲，亢

相賢，高木信一，「Si 上異2015.11.

塩見準，石原亨，小野寺秀俊，＂統計的タイミングモ

[74]

栄現，韓
珍權，金

の設計と基礎評価，STARC フォーラム予稿集，P34,

ICD2015-137/MW2015-214，2016 年 3 月．

[73]

充，金

勇鵬，朴

程

月．

[72]

竹中

を用いたサッケード追尾可能な視線検出 Vision Chip

115, no 477, pp. ICD2015-129, MW2015-206, 2016 月 3[71]

関根尚希，韓在勲，竹中充，高木信一，「III-V CMOS

CD バスと D-TDMA バスを併用したワイヤレス 3 次

山村聡史・秋田純一，イメージセンサ製造プロセス[69]

井野昂宜，三浦克介，中前幸治，＂故障解析装置を用

S-box の設計とハードウェア実装＂，第 23 回電子情報
年9月
[68]

三浦克介，大林智幸，中前幸治，＂物理解析装置を処理学会 DA シンポジウム 2015, pp149-154, 2015.

小野，吉岡，＂整数上カオス写像に基づく 16 ビット

[67]

[78]

[87]

氏家隆之，大荷唯明，廣本正之，佐藤高史，＂低電圧考慮した 4 相 2 線式非同期システムの高位合成に畳み込みニューラルネットワーク回路における演算おけるスケジューリングアルゴリズム，＂信学技法

誤り緩和に向けたプーリング手法の検討＂，電子情報（DC2015-56）, Vol. 115, No. 339, pp. 147&#8211;152,

通信学会ソサイエティ大会（於東北大学川内キャンパス）, A-3-8, p.53, 2015 年 9 月．

Dec. 2015.
[77]

Appendix
VDEC2016_J.indb 146

高 森， 市 原， 岩 垣， 井 上，＂ 連 続 ヒ &#12441; ッ[88]

森田俊平，辺松，新谷道広，廣本正之，佐藤高史，＂プ

ト系列の動的共有によるストカスティックコンヒ

ロセッサの NBTI 劣化緩和法における劣化抑止制御&#12442; ュ ー テ ィ ン ク &#12441; の 高 速 化，＂ 信 学

回路の置換箇所削減に関する一検討＂，電子情報通信

技報（DC2015-89）, Vol. 115, No. 449, pp. 19&#8211;24,

学会ソサイエティ大会（於東北大学川内キャンパス）,

Feb. 2016.

A-3-10, p.55, 2015 年 9 月．

2016/12/07 17:30

[89]粟野皓光，佐藤高史，＂モンテカルロ法に基づくタイ

Devices＂，電子情報通信学会集積回路研究会，pp.

ミング歩留り解析の高速化＂，電子情報通信学会技術研究報告（デザインガイア 2015 -VLSI 設計の新し[90]

い大地 -）（於長崎県勤労福祉会館）, Vol.115, No.338,

給電・液中微粒子操作チップのための電源電圧セン
サの設計＂，平成 27 年電気関係学会関西連合大会，

岸野瞬士，廣本正之，佐藤高史，＂格子状電極を用い2015 年 11 月．
[103]

[93]

松岡俊匡，＂並列型確率的 A/D 変換器の線形性向上

境界講演論文集（於九州大学伊都キャンパス）, H-2-20,

手法に関する研究＂，平成 27 年電気関係学会関西連

p.282, 2016 年 3 月．

合大会，2015 年 11 月．

業天英範，廣本正之，佐藤高史，＂最大カット問題[104]

Matsuoka,＂A Design of 0.7-V 400-MHz All-Digital

実装＂，電子情報通信学会技術研究報告（VLSI 設計

Phase-Locked Loop for Implantable Biomedical

技術研究会）（於沖縄県青年会館）, Vol.115, No.465,

Devices＂，電子情報通信学会集積回路研究会，pp.

渡邉智希，水柿義直，＂磁束バイアス線を廃止した±

217-222, 2016 年 3 月．
[105]

電子情報通信学会ソサイエティ大会，ACI-1-2, 2015

報通信学会総合大会，2016 年 3 月

年9月

澤田和直，渡邉智希，島田宏，水柿義直，＂SFQ マ[106]

Slope ADC の設計＂，2015 年電子情報通信学会ソサイ

子情報通信学会技術研究報告（超伝導エレクトロニク

エティ大会，C-12-29, 2015 年 9 月[107]

渡邉智希，島田宏，水柿義直，＂両極性出力型 DFQ

2015 年電子情報通信学会ソサイエティ大会，C-12-33,
2015 年 9 月[108]

ADC の製造ばらつき耐性に関する考察＂，電子情報
通信学会デザインガイア，2015 年 11 月
[109]

田中，＂CMOS ダイアフラムと LTCC 貫通ビアの集積

大会，2015 年 9 月

化による 3 軸触覚センサの試作，＂センサシンポジウ

浦井芳彰，島田宏，水柿義直，＂DFQ アンプの性能

ム 2015，28pm3-A-6, 2015 年 10 月
[110]

ンサと CMOS-LSI を用いたバスネットワーク型触覚SCE2015-11, 2015 年 8 月

センサのシステム実証＂，センサシンポジウム 2015，

増田豊，橋本昌宜，尾上孝雄，＂電源ノイズ起因タイ

28pm3-A-6[111]

出手法の有効性評価，＂情報処理学会 DA シンポジウ

SD-CSD 変換回路＂，電子情報通信学会 2015 年ソサ
イエティ大会，A-3-14, 2015 年 9 月

今村，外山，田村，淡野，＂CMOS インバータを用い[112]

高橋克樹，松田茂郷，吉尾恒洋，木原崇雄，吉村勉，＂オ

た増幅回路の基礎検討＂，平成 27 年度（第 23 回）電子

ンチップバランを有する差動低雑音増幅器の特性向情報通信学会九州支部学生会講演会，C-36, 2015 年 9上検討＂，電子情報通信学会アナログ RF 研究会，廿

埋金，外山，田村，淡野，＂スマートフォンを用いた

日市市，2016 年 3 月．
[113]

吉尾恒洋，木原崇雄，吉村勉，＂バルク電圧制御型発生体信号計測システムの開発と拡張＂，平成 27 年度

振器を用いた ADC の設計＂
，2016 年電子情報通信学（第 23 回）電子情報通信学会九州支部学生会講演会，会総合大会，C-12-17, 九州大学，2016 年 3 月．
[114]

松田茂郷，木原崇雄，吉村勉，＂差動インダクタを有真子，淡野，田村，外山，＂抵抗ばらつきが CMRRする LNA の出力配線の検討＂，平成 27 年度電気関に鈍感な計装アンプ＂，平成 27 年度（第 68 回）電気・係学会関西連合大会，G9-7, 摂南大学，2015 年 11 月．

A-A

鬼頭信貴，＂テスト容易でオンライン誤り検出可能な147

情報関係学会九州支部連合大会，12-2A-03, 2015 年 9[115]

桁上げ選択加算器，＂電子情報通信学会技術研究報告，

J. Bae, S. Radhapuram, I. Jo, W. Wang, T. Kihara, T.

vol. 115, no. 339, DC2015-68, pp. 225-230, 2015 年 12 月．

Matsuoka,＂A Design of 0.7-V 400-MHz All-Digital[116]

鬼頭信貴，中島悠，高木一義，高木直史，＂PTL 配線
長マッチングを考慮した SFQ 回路レイアウトにおけAppendix

月．

Phase-Locked Loop for Implantable Biomedical

VDEC2016_J.indb 147

田中勇樹，魏書剛，＂
2n ± 1 を法とする剰余数上での

ム，August 2015.

C-35, 2015 年 9 月．

[101]

室山，Bartley，中山，畑，野々村，田中，＂
MEMS セ通信学会技術研究報告（超伝導エレクトロニクス），

月．

[100]

浅野，室山，Bartley，中山，山口，山田，畑，野々村，と動作検証，＂2015 年電子情報通信学会ソサイエティ

ミング故障のデバッグにおける C 言語ベース故障検[99]

堀 田， 大 畠，＂ 補 間 型 TDC を 用 い た Single Slope

武藤泰明，浦井芳彰，澤田和直，渡邉智希，水柿義直，

評価における SFQ パルス列の入力方法，＂電子情報[98]

山 口， 大 畠，＂ 低 電 圧 コ ン パ レ ー タ の 性 能 比 較 ＂，年1月＂3 並列出力型 4 ビット M 系列生成 SFQ 回路の試作[97]

堀 田， 大 畠，＂500-MS/s, 8-bit, 2 ス テ ッ プ Single

スク ROM 用各種メモリセルの設計と動作検証，＂電究報告（超伝導エレクトロニクス），SCE2015-36, 2016

[96]

大畠，＂高速 ADC における回路技術動向＂，2015 年

20 倍 DFQ アンプの試作と動作検証，＂2016 年電子情アンプの提案と動作実証，＂電子情報通信学会技術研[95]

J. Bae, S. Radhapuram, I. Jo, W. Wang, T. Kihara, T.

の高速求解に向けた二次元イジングモデルの FPGAス），SCE2015-40, 2016 年 1 月[94]

浅野智大，平井雄作，谷貞宏，矢野新也，趙益均，

推定精度の評価＂，電子情報通信学会総合大会基礎・VLD2015-133, pp.125-130, 2016 年 3 月．
[92]

井上泰佑，出井良明，山根梨江，松岡俊匡，＂非接触

VLD2015-43, DC2015-39, pp.37-42, 2015 年 12 月．
たジェスチャ認識向け電界センサによる導電体位置[91]217-222, 2016 年 3 月．
[102]

2016/12/07 17:30

る配線面積の評価，＂電子情報通信学会 2016 年総合大会 C-8-5, 2016 年 3 月．
[117]

March 2016.
[130]福島誉史，田中徹，＂脳深部刺入可能なフレキシブル

サーネットワークのための低消費電力ΔΣ型 ADC，＂

ケーブル一体化シリコン神経プローブの開発，＂第LSI とシステムのワークショップ，2016 年 5 月

63 回応用物理学会春季学術講演会，p. 10-312, March

成田博昭，和田康太郎，升井義博，＂論理ゲートのみ[118]を用いたフラッシュ型 AD 変換器，＂2016 年電子情報
[119]

[120]

2016.
[131]

彦，中里和郎，＂ビッグデータ連携ヘルスケアに向け日野翔太，和田康太郎，升井義博，＂逐次比較型 AD

た 0.25 um CMOS 0.23V 駆動リング発振制御型近距離変換器の低消費電力化，＂2016 年電子情報通信学会総無線送信器とバイオ燃料電池を用いた電力自立・使合大会，2016 年 3 月

い捨て可能発電センシング一体型集積センサ＂，電子

品川侑汰，山本和殻，升井義博，＂低電圧リング型発情報通信学会[132]

池田将英，和田康太郎，升井義博，前田俊二，田中

レイと電流積算回路を用いた CMOS 電流検出センサ＂

武，＂NOT 回路と抵抗のみで構成した設計の容易なフ

電子情報通信学会集積回路研究会学生・若手研究会
2015 年 12 月
[133]

三宅庸資，加藤隆明，糸永卓矢，佐藤康夫，梶原誠司，
定について，＂電子情報通信学会技術研究報告，vol.

久々湊，牧野，岩田，松田，水島，小幡，＂片側接地型 8 チャンネル圧力センサ用 LSI の設計，
＂電気関係

＂デジタルモニタを用いたチップ内温度電圧変動の測学会北陸支部連合大会，2016, 年 9 月．
[134]

牧野，久々湊，岩田，松田，水島，小幡，＂多チャン

115, no. 382, DC2015-74, pp. 5-10, 2015-12.

ネル静電容量型圧力センサ用 CV 変換回路の改良，＂

伊藤裕治，天川修平，＂無損失かつ可逆なフィードバッ

電気関係学会北陸支部連合大会，2016, 年 9 月．

クを用いた高利得小信号増幅器の設計理論＂
，電子情

[135]

報通信学会集積回路研究会，信学技報，vol. 115, no.
竹内昌平，Tran Thi Hong, 高前田伸也，中島康彦，

出町，山田，岩田，松田敏弘，＂積層型 3 次元 IC チッ
プ内の温度分布解析，＂電気関係学会北陸支部連合大会，2016, 年 9 月．

476, ICD2015-128, pp. 181–186, March[124]

蒲晃平，新津葵一，中里和郎，＂高感度細菌カウン
ティングに向けた 1.2μm x 2.05 μ m 金メッキ電極ア

合大会，2016 年 3 月[123]

デザインガイア 2015, 2015 年 12 月

総合大会，2016 年 3 月

ラッシュ型 AD 変換器，＂2016 年電子情報通信学会総[122]

新津葵一，小林敦希，安藤貴史，小川雄大，西澤松

通信学会総合大会，2016 年 3 月

振器と評価用回路の提案，＂2016 年電子情報通信学会[121]

森川拓実，谷卓治，原島卓也，鈴木雄策，木野久志，

和田康太郎，池田将英，成田博昭，升井義博，＂セン[136]

宇賀神守，＂3 相複素フィルタを用いた高イメージ抑＂Zynq を用いた ARM-EMAX 密結合アクセラレータの圧無線受信機の検討＂，電気学会電子・情報・システ

評価＂，信学技報 CPSY2015-19 SwoPP 論文集，pp.47-

ム部門大会，2015 年 08 月

52, Aug.（2015）[137]

内田凌雅，松本直樹，宇賀神守，＂（3+3^2）ミキサ受

竹内昌平，TRAN Thi Hong, 高前田伸也，中島康彦，信機におけるミキサ改良による折り返しノイズの低＂低消費電力 CGRA EMAX の Zynq を用いた実機評

減＂，2016 電子情報通信学会総合大会，2016 年 03 月

[125]

価＂，信学技報，vol.115, no.243, CPSY2015-51, pp.39-[138]41, Oct.（2015）
[126]

[127]

148

Appendix[129]

VDEC2016_J.indb 148

川添浩太朗，大塩悠貴，谷口幹，野口卓朗，深井澄夫，
荻島真澄，清水暁生，石川洋平，＂演算増幅器設計ゼ

年電気学会電子・情報・システム部門大会，p. 1555,

ミに基づいたルーブリック評価の検討＂，日本産業技August 2015.

術教育学会第 27 回九州支部大会講演要旨集，B11，

岩上卓磨，谷卓治，伊藤圭汰，西野悟，清山浩司，

pp.33-34，Oct. 2015.
[140]

松田佑樹，吉田祟将，森田翔大，石川洋平，清水暁生，

ダンス測定回路の評価（集積化脳神経プローブシステ

深井澄夫，＂ニューロン MOS を用いた AB 級バッファムの開発 2），＂第 76 回応用物理学会秋季学術講演会，におけるバイアスの一検討，＂2015 年度電子情報通信

p. 11-380, September 2015.

学会九州支部学生会講演会・講演論文集，C-06，Sep.

伊藤圭汰，谷卓治，岩上卓磨，宇野正真，後藤竜也，

2015.

竹澤好樹，西野悟，清山浩司，田中徹，＂複数の生体

A-A

日
[139]

アジャイル生体信号記録システムの開発，＂平成 27

田中徹，＂安定した多点高密度計測のためのインピー

[128]

の研究，
＂電気学会電子回路研究会，2016 年 1 月 21

伊藤圭汰，谷卓治，岩上卓磨，西野悟，清山浩司，
田中徹，＂様々な生体信号を瞬時に選択記録可能な有村，束原，＂位相誤差補償機能を有する直交ミキサ[141]

齋藤孝一，吉田崇将，石川洋平，深井澄夫，清水暁

信号を同時計測可能な多用途生体信号計測システム

生，＂トランスインピーダンスアンプ評価回路の検の設計と評価，＂2016 年第 63 回応用物理学会春季学討，＂2015 年度電子情報通信学会九州支部学生会講演

術講演会，p. 10-243, March 2016.

会・講演論文集，C-24，Sep. 2015.

岩上卓磨，谷卓治，伊藤圭汰，宇野正真，後藤竜也，[142]

竹澤好樹，西野悟，清山浩司，田中徹，＂矩形波電群遅延特性を考慮した遅延検波回路の高性能化検討，流源を有したインピーダンス計測回路の設計，＂2016
年第 63 回応用物理学会春季学術講演会，p. 10-245,

古市康祐，岸根桂路，稲葉博美，尾本大地，田中友規，
電子情報通信学会総合大会，2016 年 3 月[143]

香田夏幸，岸根桂路，稲葉博美，尾本大地，田中友規，

2016/12/07 17:30

ラベリング信号伝送システムにおける検波回路構成

[144]

[145]

タ設計に関する考察＂，平成 27 年度電気学会九州支

3月

部沖縄支所講演会，pp.41-44, 2015 年 12 月

植村宙夢，岸根桂路，稲葉博美，尾本大地，田中友規，[160]

赤池宏之，藤巻朗，＂磁性体パターンを用いたプログ

する検討，電気関係学会関西連合大会，2015 年 11 月

ラマブル単一磁束量子論理セルの設計と評価＂，超伝

沖中正季，岸根桂路，稲葉博美，尾本大地，田中友規：

導エレクトロニクス研究会，横浜国立大学，2015 年

ジッタ検出回路に関する検討，電気・電子・情報関

8 月．
[161]

藤巻朗，
＂直列接続多元超伝導検出器の SFQ 読み出し，

ラベリング信号伝送システムにおける高周波変調

第 76 回応用物理学会秋季学術講演会＂，名古屋国際会議場，2015 年 9 月．
[162]

赤池宏之，藤巻朗，＂磁性体を用いたプログラマブル

エンファシス回路による遅延検波回路の広帯域化，

単一磁束量子論理セルの動作領域の変化＂，第 76 回
応用物理学会秋季学術講演会，名古屋国際会議場，

田中慎平，深山正幸，松田吉雄，＂勾配統計量を用いた顔検出プロセッサの検討＂，2015 年度電気関係学会

2015 年 9 月．
[163]

北陸支部連合大会予稿

[150]

[151]

佐藤，＂FPCCD READOUT ELECTRONICS progress

クアップテーブルの実証＂，第 76 回応用物理学会秋in 2015＂，ILC Tokusui Workshop 2015,2015 年 12 月

季学術講演会，名古屋国際会議場，2015 年 9 月．

崔伝琪，池田誠，＂ダイナミック回路を用いた自己同
ソサイエティ大会論文集，A-3-9, 2015 年 9 月

素子の検討＂，電子情報通信学会 2015 年ソサイエティ

丸山智史，池田

大会，東北大学，2015 年 9 月．

誠，「CMOS 混載型静電マイクロミ[165]

ンシャント接合を用いた低電圧単一磁束量子回路にンパス，C-12-24

与える影響の評価＂，電子情報通信学会 2015 年ソサ

丸山智史，池田誠，「CMOS 混載型静電マイクロミ
ソ

イエティ大会，東北大学，2015 年 9 月．
[166]

磁性体を用いた磁束遷移メモリセルの特性評価＂，電川内北キャンパス，C-12-22

子情報通信学会 2015 年ソサイエティ大会，東北大学，池田司，池田誠，『高基数演算器を用いた RSA 暗号2015 年 9 月．
[167]

＂単一磁束量子回路読出し直列接続超伝導細線検出器

池田司，池田誠，『高基数演算器の並列化による楕円の解析＂，超伝導エレクトロニクス研究会，東北大学
電気通信研究所，2015 年 10 月．
[168]

オブ 4 層高 Jc プロセスを用いた小型磁束遷移メモリた楕円曲線デジタル署名回路の実装＂電子情報通信の開発＂，第 91 回低温工学・超電導学会，産総研つMasato Tamura, Makoto Ikeda,＂Optimal design on

くばセンター，2015 年 5 月．
[169]

内藤亮介，神谷恭平，上阪岬，田中雅光，藤巻朗，Asynchronous System with Gate-level pipelining,＂The＂イメージングに向けた単一磁束量子 5.32 エンコーダ

11th IEEE International Conference on ASIC, B2-2,の設計と評価＂，電子情報通信学会 2016 年総合大会，

Nov. 2015

九州大学，2016 年 3 月．

田村雅人，池田誠，＂ゲートレベルパイプライン型自[170]

畑中湧貴，佐藤諒，田中雅光，藤巻朗，＂アンシャ己同期回路を用いた楕円曲線デジタル署名アルゴリ

ント接合を用いた低電圧単一磁束量子回路のエネル

ズムの実装について，＂デザインガイア 2015 -VLSI 設

ギー効率の評価＂，
電子情報通信学会 2016 年総合大会，

A-A

計の新しい大地 -, vol. 115, no. 338, pp. 7-12, 2015 年 12

九州大学，2016 年 3 月．

149

田村雅人，池田誠，松本勉，＂高基数モンゴメリ乗[171]

大内朋也，幸村勇人，谷口壮耶，田中雅光，藤巻朗，＂0.6mW,1K bit 低消費電力磁束遷移メモリの設計＂，

算器を用いた ECDSA 速度の最適化，＂Symposium on

電子情報通信学会 2016 年総合大会，九州大学，2016

Cryptography and Security 2016, 2C4-2, 2016 年 1 月

年 3 月．

Appendix

VDEC2016_J.indb 149

幸村勇人，田中雅光，藤巻朗，永沢秀一，Ali Bozbey,＂ニ

田村雅人，池田誠，＂高基数モンゴメリ乗算器を用い

月
[158]

藤巻朗，ボズベイアリ，神谷恭平，上阪岬，石田武和，

サエティ大会，A-3-12, 2015 年 9 月

学会ソサイエティ大会論文集，A-3-11, 2015 年 9 月[157]

大内朋也，幸村勇人，谷口壮耶，田中雅光，藤巻朗，＂強サイエティ大会，2015 年 9 月 8 日〜 10 日，東北大学

合大会，A-6-8, 2016 年 3 月[156]

佐藤諒，畑中湧貴，田中雅光，藤巻朗，＂層構造がア

総合大会，2016 年 3 月 15 日〜 18 日，
九州大学伊都キャ

曲線上の演算の高速化の検討』，電子情報通信学会総[155]

上阪岬，喜多祐真，神谷恭平，藤巻朗，＂SFQ 読出し
直列多元接続超伝導ストリップライン検出器の構成

回路の非同期制御による実装』，電子情報通信学会ソ
[154]

[164]

期システムの SEU 耐性の評価，＂電子情報通信学会

ラーのデジタル制御の検討」 電子情報通信学会[153]

黒川綜太，谷口壮耶，伊藤大，石川航太，田中雅光，
赤池宏之，藤巻朗，＂磁性体を用いた単一磁束量子ルッ

ラーのデジタル制御方式の評価」 電子情報通信学会[152]

谷口壮耶，伊藤大，石川航太，黒川綜太，田中雅光，

古市康祐，岸根桂路，稲葉博美，尾本大地，田中友規：
電子情報通信学会ソサイエティ大会，2015 年 9 月[149]

神谷恭平，喜多祐真，上阪岬，田中雅光，アリボズベイ，

植村宙夢，岸根桂路，稲葉博美，尾本大地，田中友規：

月

[148]

谷口壮耶，伊藤大，石川航太，黒川綜太，田中雅光，

ラベリング信号伝送システムにおける送信回路に関回路の設計，電子情報通信学会総合大会，2016 年 3[147]

比嘉，金城，島袋，＂Hadamard ゲートのエミュレー

簡易化の検討，電子情報通信学会総合大会，2016 年

係学会東海支部連合大会，2015 年
[146]

[159]

2016/12/07 17:30

[172]

田中雅光，高田賢介，佐藤諒，藤巻朗，安藤友紀，

る電源共振ノイズ抑制フィルタの提案と評価，＂電川口隆広，高木一義，高木直史，吉川信行，＂CORE

子 情 報 通 信 学 会 ソ サ イ エ テ ィ 大 会，C-12-6, pp. 46,e: シフトレジスタメモリを統合した単一磁束量子 8

2015.9.10.

ビットマイクロプロセッサ＂，電子情報通信学会 2016
[173]

[186]

文，青木孝文，永田真，＂サイドチャネル近傍電磁

佐藤諒，安藤友紀，田中雅光，藤巻朗，髙木一義，

波解析攻撃センサの提案とセキュリティ耐性評価，＂

髙木直史，＂メモリを搭載した単一磁束量子マイクロ

電子情報通信学会ソサイエティ大会，C-12-5, pp. 45,

プロセッサ CORE e4 の試作と評価＂，電子情報通信

2015.9.10.

学会 2016 年総合大会，九州大学，2016 年 3 月．

[187]

神谷恭平，上阪岬，内藤亮介，田中雅光，BozbeyAli,

[174]

討，
＂シリコンアナログ RF 研究会[188]

青木孝文，永田真，＂暗号処理回路への近傍電磁波解

谷口壮耶，伊藤大，石川航太，黒川綜太，田中雅光，

析攻撃を検知する完全デジタル発振器型センサ，＂LSI

タのための磁化の個別制御に関する検討＂，第 63 回とシステムのワークショップ 2015，学生 P09[189]における適応型電源共振ノイズ抑制フィルタ，＂LSI

年 3 月．

とシステムのワークショップ 2015，学生 P05[190]

後藤智哉，樋口耕平，柳澤政生，木村晋二，＂順序回

ティブ負帰還 F 級電力増幅器の設計，＂電子情報通路の時間展開に基づくクロックゲーティング制御信

信学会技術研究報告（マイクロ波研究会），vol．115，

号抽出手法，＂情報処理学会研究報告，2015-SLDM-

no．4，2015 年 4 月．
上坂純平，小西秀人，永田真，田中聡，山口正洋，

171（6）, pp.1-6, May 2015.
[191]

尾崎，廣瀬，長井，椿，黒木，沼，＂低電圧エネルギー・＂IC チップにおけるオンチップノイズと電磁ノイズのハーベスティングに向けた高効率 3 端子昇圧コンバー

観測と評価，＂電気学会電磁環境研究会 EMC-16-014,

タ，＂LSI とシステムのワークショップ 2015, PS-29,
2015 年 5 月．

25-30, 2016.3.
[178]

[179]

三浦蘭斗，荒賀佑樹，池田博明，三浦典之，菊地克[192]

動エネルギーを用いた環境発電のための超低電力・のインスタック診断手法，＂電子情報通信学会技術報

適応バイアス型シリーズレギュレータ，＂第 41 回ア

告 ICD2015-102, 33-36, 2016.3.

ナログ RF 研究会（夏の合宿），2015 年 7 月．

松田航平，三浦典之，永田真，林優一，藤井達哉，矢ヶ

[193]

[181]

[182]

第 28 回回路とシステムワークショップ，pp. 70-75,
2015 年 8 月．

[184]

[194]

ルド領域動作に適したスタンダードセルのサイジン

おける電源供給特性のチューニング手法，＂電気学会

グ手法，＂第 28 回回路とシステムワークショップ，

電子回路研究会 ECT-15-110, 77-81, 2015.12.

pp. 88-93, 2015 年 8 月．

谷口綱紀，三浦典之，永田真，＂適応調律型電源共振[195]

技術を用いた超低電力・高速オペアンプの高性能化，＂

報告 ICD2015-57, 29-32, 2015.12.

第 28 回回路とシステムワークショップ，pp. 94-99,

永田真，＂（招待講演）IC チップの真正性の確保と対2015 年 8 月．
[196]

秋原，廣瀬，田中，黒木，沼，橋本，＂小型センサデ

合う〜，＂電子情報通信学会技術報告 ICD2015-51, 1-6,

バイスに向けた無線給電システムの設計，＂第 28 回

2015.12.

回路とシステムワークショップ，pp. 258-263, 2015 年

永田真，＂VLSI システムのノイズ問題に関する先駆

8 月．
[197]

佐渡，廣瀬，椿，尾崎，浅野，松本，黒木，沼，＂高大会，C-12-8, pp. 48, 2015.9.10.

耐圧 CMOS プロセスによる超低電力・適応バイアス

是永梨絵，藤本大介，三浦典之，永田真，＂電源電流型シリーズレギュレータ，＂第 28 回回路とシステム

Appendix

実証，＂電子情報通信学会ソサイエティ大会，C-12-7,

VDEC2016_J.indb 150

坪井，廣瀬，尾崎，浅野，黒木，沼，＂適応バイアス抑制フィルタの EMS 評価，＂電子情報通信学会技術

イコライザの電力オーバーヘッド低減手法の提案と[185]

篠永，廣瀬，雫，松塚，黒木，沼，＂サブスレッショ

永田真，谷口綱紀，三浦典之，＂半導体モジュールに的貢献（依頼講演），＂電子情報通信学会ソサイエティ

A-Aを特徴とするフルオンチップ 32 MHz 弛張発振回路，＂

2016 年暗号と情報セキュリティシンポジウム 2F1-4,

策〜ハードウェアセキュリティの根源的課題に向き[183]

三好，廣瀬，椿，浅野，尾崎，黒木，沼，＂高速起動

基板電位変動のオンチップ測定，＂電子情報通信学会・
1-4, 2016.1.
[180]

佐渡，廣瀬，椿，尾崎，浅野，松本，黒木，沼，＂振弥，永田真，＂三次元積層 IC における電源供給特性

崎玲奈，崎山一男，＂レーザーフォールト注入時の IC

150

谷口綱紀，三浦典之，林泰祐，永田真，＂製品テスト

応用物理学会春季学術講演会，東京工業大学，2016
渡邊邦彦，＂InGaAs HEMT を用いた 60GHz 帯リアク

[177]

田中廉大，三浦典之，藤本大介，本間尚文，林優一，

会春季学術講演会，東京工業大学，2016 年 3 月．
赤池宏之，藤巻朗，＂磁性体を用いた超伝導位相シフ[176]

桐山卓弥，三浦典之，永田真，＂高解像度・高速タッチセンサのノイズ耐性評価とノイズ低減手法の検藤巻朗，＂直列接続多元超伝導検出器及び SFQ 読み出し回路による検出位置特定＂，第 63 回応用物理学[175]

田 中 廉 大， 三 浦 典 之， 藤 本 大 介， 林 優 一， 本 間 尚

年総合大会，九州大学，2016 年 3 月．

ワークショップ，pp. 264-269, 2015 年 8 月．
[198]

小島，廣瀬，椿，尾崎，浅野，黒木，沼，＂スイッチ

pp. 47, 2015.9.10.

トキャパシタ回路を用いたオンチップ電源回路の高谷口綱紀，三浦典之，永田真，＂実装環境に適応す

効率化，＂第 28 回回路とシステムワークショップ，

2016/12/07 17:30

pp. 270-275, 2015 年 8 月．
[199]

[200]

松塚，廣瀬，雫，黒木，沼，＂幅広い電圧レベル変換[203]

VDEC デザイナーズフォーラム，2015 年 8 月．

通信学会基礎・境界ソサイエティ大会，A-2-15, p. 40,

尾崎，廣瀬，長井，椿，黒木，沼，＂低電圧入力で動2015 年 9 月．
[214]

線形結合系のためのデバイスミスマッチ補償回路のラム，2015 年 8 月．

評価＂，電子情報通信学会基礎・境界ソサイエティ大

新垣，喜屋武，平井，仲宗根，長名保範，＂カスタ会，A-2-16, p. 41, 2015 年 9 月[215]

きい値結合写像回路の測定・評価＂，電気学会電子回フォーラム，2015 年 9 月

路研究会，ECT-15-095, 2015 年．

高橋卓人，谷本洋，吉澤真吾，＂AD 変換機能を持つ[216]

する演算の移動度を利用した動的電力最適化手法の合大会講演論文集，pp. 3, Nov. 2015.

評価＂，電子情報通信学会技術研究報告，2015-SLDM-

杉本俊貴，谷本洋，吉澤真吾，＂確率的フラッシュ

173, no.38, pp.201&#8211;pp.206, 2015 年 12 月．
[217]

倍器のビヘイビアモデル＂，2015 年電子情報通信学会

竹端久登，谷本洋，吉澤真吾，＂確率的フラッシュ型

ソサイエティ大会講演論文集 , p.54, 2015 年 8 月．
[218]

豊嶋太樹，寺山恭平，黒川敦，今井雅，＂ラッチを用

19, pp.19-24, Jun., 2015

会ソサイエティ大会講演論文集，p.51, 2015 年 8 月．
[219]

吉野理貴・安田[220]彰，吉野理貴，5V 駆[221]

戸賀﨑悠介，星野裕也，吉野理貴，安田彰，差動Ultra Low Voltage Environment,＂平成 27 年度電気注入トランジスタを用いた広同期範囲 5GHz 帯注入

関係学会東北支部連合大会，IEEE Student Session,

同期型分周器，電子情報通信学会全国大会，C-12-3，

Tatsuya Ishikawa, Atsushi Kurokawa, Masashi Imai,

3 月，2016 年，[222]

大澤和嵩，竹原宏明，野田俊彦，笹川清隆，徳田崇，＂Peak Current Reduction Method of Digital Bandpass

太田淳，＂CMOS イメージセンサを用いた培養細胞のFilter using Asynchronous MOUSETRAP Pipeline

オンチップ蛍光計測システム，＂応用物理学会春季学

Circuits,＂平成 27 年度電気関係学会東北支部連合大術講演会，20a-W331-9, 2016 年 3 月 20 日，東工大

会，IEEE Student Session, 1A09, Aug., 2015

大岡山キャンパス．

石川達也，黒川敦，今井雅，＂非同期式回路を用い[223]

Anek Wuthayavanich, Makito Har uta, Hir oaki

たピーク電流抑制型バンドパスフィルタの実装とTakehara, Toshihiko Noda, Kiyotaka Sasagawa,

評 価，＂ 電 子 情 報 通 信 学 会 技 術 研 究 報 告 VLD2015-

Takashi Tokuda, Jun Ohta,＂A fluorescence imaging

68,DC2015-64, p.195-200, Dec., 2015device with a portable system for detection of nitric

田近龍平，黒川敦，今井雅，＂QDI モデルに基づく

oxide,＂応用物理学会春季学術講演会，20p-P12-11,
2016 年 3 月 20 日，東工大[224]

大岡山キャンパス．

須永圭紀，春田牧人，山口貴大，桂木優治，竹原Dec., 2015

宏明，野田俊彦，笹川清隆，徳田崇，太田淳，＂埋

寺山恭平，今井雅，＂ラッチベース非同期式回路のテ

植型デバイスによる広範囲イメージングに向けた励ストに関する研究，＂情報処理学会東北支部研究報告

起光除去性能改善，＂応用物理学会春季学術講演会，

Vol.2015-8 No.B1-2, Feb., 2016

20p-W331-5, 2016 年 3 月 20 日，東工大

佐藤謙介，今井雅，＂ディペンダブル・ネットワーク・

ンパス．

A-A

吉村彰人，川﨑凌平，野田俊彦，田代洋行，竹原宏明，

151

オンチッププラットフォームの開発に関する研究，
＂

[225]

大岡山キャ

情報処理学会東北支部研究報告 Vol.2015-8 No.B1-1,

笹川清隆，徳田崇，太田淳，＂人工視覚システム用

Feb., 2016

CMOS チップ内蔵スマート電極デバイスの作成と動早川，吉田，＂CMOS-SRAM セルを用いた 3 値 CAM

作実証，＂応用物理学会春季学術講演会，20a-W331-1,の照合特性＂，平成 27 年電気学会電子・情報・シス2016 年 3 月 20 日，東工大

大岡山キャンパス．

Appendix

VDEC2016_J.indb 151

彰，ΔΣ DAC の高精度化，

高橋壮佳，戸野村厚樹，安田情報通信学会総合大会，A-5-13，3 月，2016 年

学会技術研究報告 VLD2015-67,DC2015-63, p.189-194,

[212]

聡・

動大電力デジタルスピーカ用ドライバの試作，電子

非同期式 VLSI の低電圧特性の評価，＂電子情報通信

[211]

豪・峯村亮佑・西勝

Ryuhei Tachika, Atsushi Kurokawa, Masashi Imai,

1A08, Aug., 2015

[210]

川部嵩永・渡邉裕紀・春海＂Per formance Comparison between Asynchronous
Self-timed Circuits and Synchronous Circuits under[209]

合 田， 高 野， 片 山， 天 川， 吉 田， 藤 島，
＂ミリ波
CMOS 0 Ω伝送線路モデル＂，2015 年電子情報通信学

る一検討，＂電子情報通信学会技術研究報告 DC2015-[208]

安達，吉田，片山，高野，天川，藤島，＂周波数 3 逓会北海道支部連合大会講演論文集，pp. 14, Nov. 2015.

いた非同期式パイプライン回路の機能テストに関す[207]

保坂，齋藤，＂束データ方式による非同期式回路に対偶高調波ミクサの提案，＂電気関係学会北海道支部連会北海道支部連合大会講演論文集，pp. 15, Nov. 2015.

[206]

上ノ原誠二，森江隆，田向権，合原一幸，＂CMOS しチューニングツールの開発＂，第 14 回情報科学技術

AD 変換器線形化手法のばらつき耐性，＂電気関係学[205]

上ノ原誠二，森江隆，田向権，合原一幸，＂大規模非コンバータ，＂平成 27 年度 VDEC デザイナーズフォー

ADC の非線形量子化に関する一考察，＂電気関係学[204]

加藤孝史，上ノ原誠二，鈴木秀幸，田向権，森江隆，＂カ
オスボルツマンマシンの CMOS 回路化＂
，電子情報

ム計算機におけるメモリレイアウト最適化のための

[202]

[213]

講演論文集，PS4-3, 2015 年 9 月．

を実現する低消費電力レベルシフタ，＂平成 27 年度

作するマイクロ環境発電のための高効率 3 端子昇圧

[201]

テム部門大会2016/12/07 17:30

徳田崇・竹原宏明・野田俊彦・笹川清隆・興津輝・[226]

竹内昌治・太田淳，＂生体埋め込み CMOS 光センサ[237]

笹川清隆，徳田崇，太田淳，＂植型 PWM 出力イメー

気学会全国大会，S24-1, 2016 年 3 月 18 日，東北大学

ジセンサを用いた生体内通信による画像伝送，＂応用

川内北キャンパス．

物理学会秋季学術講演会，2015 年 9 月 15 日，名古屋

篤志，本田眞彬，中野百恵，竹原宏明，野田俊彦，

笹川清隆，徳田崇，西山靖浩，垣内喜代三，太田淳，＂マ

国際会議場．
[238]

竹原宏明，野田俊彦，笹川清隆，徳田崇，太田淳，＂埋の性能向上，＂電気学会全国大会，3-111, 2016 年 3 月

植用自己リセット型 CMOS イメージセンサによる内

16 日，東北大学川内北キャンパス．

因性シグナルの検出，＂応用物理学会秋季学術講演会，

徳田崇，太田淳，＂埋込型 CMOS イメージセンサに[229]

Edoardo Charbon, 太田淳，＂STS 方式人工視覚向け網膜刺激デバイスへの光検出機能の搭載，＂応用物理学9 日，京都工芸繊維大学 .

会秋季学術講演会，2015 年 9 月 15 日，名古屋国際会

本田眞彬，中塚篤志，中野百恵，竹原宏明，野田俊彦，

議場．
[240]

笹川清隆，徳田崇，太田淳，＂人工視覚用 CMOS チッ

ジセンサ，＂第 14 回関西学生研究論文講演会，2016

プ内蔵スマート電極デバイスの作製と負荷駆動能力

年 3 月 9 日，京都工芸繊維大学 .

の向上，＂応用物理学会秋季学術講演会，2015 年 9 月

永崎瑞樹 , 竹原浩成，中本悠太， 竹原宏明，
野田俊彦，

15 日，名古屋国際会議場．
[241]

太田淳，
＂広範囲被覆可能な CMOS ベースマルチモー

蛍光検出システム，＂第 14 回関西学生研究論文講演会，

ダル脳刺激・計測デバイスの開発 ,＂応用物理学会秋2016 年 3 月 9 日，京都工芸繊維大学 .

季学術講演会，2015 年 9 月 15 日，名古屋国際会議場．

速水一，永田健悟，竹原宏明，野田俊彦，笹川清隆，

徳田

崇，太田

[242]

淳，＂協調的な脳活動計測に向けた

太田安美，竹原宏明，野田俊彦，笹川清隆，徳田崇
吉村由美子，太田淳，＂埋植型 CMOS デバイスを用いたフラビン蛋白蛍光イメージング，＂応用物理学

並木地区

会秋季学術講演会，2015 年 9 月 15 日，名古屋国際会

員会

MANA 棟 431 室．

崇，＂「生体埋植 CMOS 技術による光電機神経

議場．
[243]

第 53 回研究会，2016 年 3 月 2 日，京都大学

太田フォーラム 2015, 2015 年 8 月 28 日，山代温泉

淳，＂体内埋込デバイスによる生体刺激と機能

イメージング，＂（invited）中部表面科学

速水一，＂生体内多点計測向け 2 配線複数順次駆動
PWM 出 力 イ メ ー ジ セ ン サ，＂VDEC デ ザ イ ナ ー ズ

東京品川オフィス．
シ

ゆの

くに天祥．
[244]

山口貴大，＂神経活動の検出に特化した時間微分出力

ンポジウム，2016 年 1 月 23 日，名城大学名駅サテラ

CMOS イメージセンサ，＂VDEC デザイナーズフォー

イト（KDX 名古屋駅前ビル）．

ラム 2015, 2015 年 8 月 29 日，
山代温泉

太田

淳，＂ イ メ ー ジ セ ン サ の バ イ オ 医 療 応 用，＂[245]

ゆのくに天祥．

本田眞彬，竹原浩成，竹原宏明，野田俊彦，笹川清隆，（invited）日本学術振興会第 179 委員会第 41 回研究会，

徳田崇，西山靖浩，垣内喜代三，太田淳，
＂マイクロ

[235]

2015 年 12 月 11 日，弘済会館．

リアクタ向け偏光分析 CMOS イメージセンサの機能

竹原浩成，永崎瑞樹，中本悠太，笹川清隆，竹原宏明，

向上，＂映像情報メディア学会年次大会 2015, 2015 年

野田俊彦，徳田崇，太田淳，＂1 分子酵素アッセイの

8 月 26 日，東京理科大学葛飾キャンパス．

コンタクトイメージング用マイクロライトパイプア

A-A
152

須永圭紀，山浦洋，春田牧人，山口貴大，元山真由美，研究会，2015 年 12 月 16 日，物質・材料研究機構

インターフェイスデバイス」，＂（invited）
学振第 174 委[234]

野口知暉，竹原宏明，野田俊彦，笹川清隆，徳田崇，

素結合免疫吸着法に向けたライトパイプアレイ搭載

徳田

[233]

川﨑凌平，藤沢匠，野田俊彦，田代洋行，竹原宏明，

イクロリアクタ用不斉分析のための偏光計測イメー

多点撮像デバイス，＂バイオマイクロシステム
（BMS）

[232]

藤沢匠，竹原宏明，野田俊彦，笹川清隆，徳田崇，

証，＂第 14 回関西学生研究論文講演会，2016 年 3 月

笹川清隆，徳田崇，野地博行，太田淳，＂デジタル酵[231]

2015 年 9 月 15 日，名古屋国際会議場．
[239]

よるマウス頭蓋骨を介した生体内光通信の原理実

笹川清隆，徳田崇，西山靖浩，垣内喜代三，太田淳，
＂マ

[230]

山口貴大，須永圭紀，春田牧人，元山真由美，太田安美，

イクロリアクタ向け偏光計測 CMOS イメージセンサ

永田健悟，速水一，竹原宏明，野田俊彦，笹川清隆，[228]

速水一，永田健悟，春田牧人，竹原宏明，野田俊彦，

技術による蛍光方式グルコースセンサ，＂（invited）電

中塚

[227]

会議場．

[246]

徳田崇，興津輝，竹内昌冶，太田淳，＂CMOS センサベー

2015 第 9 回新画像システム・情報フォトニクス研究

ス蛍光方式埋め込みグルコースセンサの開発，＂映像

討論会，2015 年 10 月 30 日，筑波大学東京キャンパ

情報メディア学会年次大会 2015, 2015 年 8 月 26 日，

ス文京校舎．
[236]

Appendix
VDEC2016_J.indb 152

平井智大，河村敏和，竹原宏明，野田俊彦，笹川清隆，

レイ蛍光検出システム，＂Optics & Photonics Japan

東京理科大学葛飾キャンパス．
永崎

瑞樹，竹原

浩成，竹原

Takehara, Toshihiko Noda, Kiyotaka Sasagawa,

笹川

清隆，徳田

崇，野地

Takashi Tokuda, Jun Ohta,＂A small implantable imag-

ジタル酵素結合免疫吸着法に向けた遮光層付ドロッAnek Wuthayavanich, Makito Har uta, Hir oaki

[247]

宏明，野田
博行，太田

俊彦，
淳，＂デ

ing device for Nitric Oxide signal detection,＂応用物理

プレットアレイ搭載 CMOS イメージセンサの開発，＂

学会秋季学術講演会，2015 年 9 月 14 日，名古屋国際映像情報メディア学会年次大会 2015, 2015 年 8 月 26

2016/12/07 17:30

日，東京理科大学葛飾キャンパス．
[248]

プ設計法の検討」電子情報通信学会 2016 年総合大会，

永田健悟，速水一，竹原宏明，野田俊彦，笹川清隆，
徳田崇，太田淳，＂LED による画像情報出力可能な生C12-13,2016 年 3 月 15 日 -18 日[259]

体埋植型イメージングデバイスの開発，＂映像情報メ郎，石原昇，益一哉，「SSOP 表面実装部品対応型 RF

ディア学会年次大会 2015, 2015 年 8 月 26 日，東京理ユニバーサル基板」電子情報通信学会 2016 年総合大科大学葛飾キャンパス．
[249]

Makito Har uta,, Naoya Kamiyama, Takahiro

会，C2-99,2016 年 3 月 15 日 -18 日[260]

伊藤浩之，石原昇，益一哉，「J 型折り畳みモノポー

Yasumi Ohta, Hiroaki Takehara, Toshihiko Noda,

ルアンテナを用いた 0.5V 1.56mW OOK トランシーバ

Kiyotaka Sasagawa, Takashi Tokuda, Jun Ohta,＂動モジュール」電子情報通信学会総合大会 2016 総合大ス，＂第 38 回日本神経科学大会，2015 年 7 月 29 日，会，C12-2,2016 年 3 月 15 日 -18 日[261]

石原昇，益一哉，「環境発電型センサネットワーク用

太田安美，元山真由美，春田牧人，竹原宏明，野田俊彦，

低消費電力インパルス無線送信機」アナログ RF 研究

神経活動の計測を目的とした埋植用微小イメージン

会，2016 年 3 月 1 日 -2 日
[262]

グデバイス，＂第 38 回日本神経科学大会，2015 年 7

送線路を用いた土壌水分量測定技術の検討」アナロ
グ RF 研究会，2016 年 3 月 1 日 -2 日

春田牧人，須永圭紀，山口貴大，竹原浩成太田安美，[263]

バモジュール」STARC フォーラム 2015,2015 年 11 月

太田淳，＂埋め込み可能な小型脳血流イメージングデ

27 日
[264]

27 日
[265]

益一哉，
「超低電力 RF トランシーバ技術と課題」，とシステムのワークショップ 2015, 2015 年 5 月 11 日，

Microwave Workshops and Exhibition, TH3B-1, 2015.
[266]

伊藤浩之，石原昇，益一哉，「J 型折りたたみモノポー

笹川清隆，徳田崇，太田淳，＂埋植用自己リセット型

ルアンテナを用いた 0.5V 1.56mW RF トランシーバモ

イメージセンサの低発熱化による SNR 向上，＂LSI とジュール」第 42 回アナログ RF 研究会，2015 年 11システムのワークショップ 2015, 2015 年 5 月 11 日，

月 24 日．
[267]

河村敏和，平井智大，竹原宏明，野田俊彦，笹川清隆，
ジセンサ技術による蛍光方式生体埋込グルコースセ

アナログ RF 研究会，2015 年 7 月 20 日 -23 日[268]

ンサの開発，＂LSI とシステムのワークショップ 2015,

増幅器評価における電源雑音に関する考察＂，第 42
回アナログ RF 研究会，2015 年 11 月 24 日

C. Monteiro, 高橋康宏，関根敏和，＂Ef ficient DPA-

[269]

28 回 IEICE 回路とシステムワークショップ論文集，

渡 邊， 折 原， 南， 中 野，
＂A Fully Integrated Boost
Power Supply with On-Chip Photovoltaic Device＂，
SSDM 2015, 2015 年 9 月 27 日 -30 日

mented using 0.18 &#181;m CMOS technology,＂第[270]

渡 邊， 折 原， 南， 中 野，＂A Design of On-Chip

pp.76-81, Aug. 2015.

Power Supply System with Intermittent Operation for

加藤和成，高橋康宏，関根敏和，＂サブスレッショル

Stand-Alone Chip＂，The 1st RIS-MJIIT Workshop on

ド断熱的論理回路の消費電力解析，＂第 28 回 IEICE

Renewable and Sustainable Integrated Systems 2015

回 路 と シ ス テ ム ワ ー ク シ ョ ッ プ 論 文 集，pp.82-87,
Aug. 2015.

（RSIS2015）, 2015 年 12 月 19 日
[271]

折 原， 渡 邊， 南， 中 野，＂On-Chip Nonvolatile

松田，片寄，大島，小野田，牧野＂リバース型アバ

Memor y Using Standard CMOS Technology for

A-A

ランシェフォトダイオードのシングルイベント効果

Microsystem＂，The 1st RIS-MJIIT Workshop on

153

Renewable and Sustainable Integrated Systems 2015
（RSIS2015）, 2015 年 12 月 19 日

予稿集

劉アンキ，小西敏文，山根大輔，伊藤浩之，道正志郎，[272]

渡邊，折原，南，中野，＂標準 CMOS プロセスを用いたオンチップ太陽電池昇圧電源システム＂，慶應テAppendixのシミュレーション研究（II）＂，2016 年第 63 回応用物理学会

石原昇，町田克之，益一哉，「CMOS 低雑音オペアン

VDEC2016_J.indb 153

伊藤，四ツ田，久保，高坂，宮脇，中野，＂微小信号

2015 年 5 月 11 日，北九州国際会議場，福岡．
Resistance verification of CSSAL AES S-box LSI imple-[258]

高安基大，石川洋介，白根篤史，伊藤浩之，石原昇，
益一哉，「表面実装部品対応 RF ユニバーサル基板」

徳田崇，興津輝，竹内昌治，太田淳，＂CMOS イメー

[257]

石川洋介，李尚曄，米澤慎，池田翔，方一鳴，，濱田泰輔，

山口貴大，須永圭紀，春田牧人，竹原宏明，野田俊彦，

北九州国際会議場，福岡．

[256]

伊藤浩之，白根篤史，池田翔，石川洋介，石原昇，

ンサを用いた神経ネットワーク計測システム，＂LSI
北九州国際会議場，福岡．

[255]

池田翔，伊藤浩之，「集団同期現象を用いたローカル
信号生成法」STARC フォーラム 2015,2015 年 11 月

速水一，永田健悟，竹原宏明，野田俊彦，笹川清隆，
徳田崇，太田淳，＂多点埋植型 PWM 出力イメージセ[254]

石川洋介，伊藤浩之，「0.5V で動作する RF トランシー

元山真由美，竹原宏明，野田俊彦，笹川清隆，徳田崇 ,九州大学医学部百年講堂．

[253]

富樫祐太，伊藤浩之，道正志郎，石原昇，益一哉，「伝

月 29 日，神戸国際展示場．

バイスの開発，＂E 部門総合研究会，2015 年 7 月日，[252]

小原崇義，石川洋介，池田翔，伊藤浩之，道正志郎，

神戸国際展示場．
笹川清隆，徳田崇，太田淳，＂自由行動下マウス脳内[251]

石川洋介，李尚曄，米澤慎，池田翔，方一鳴，濱田泰輔，Yamaguchi, Mayumi Motoyama, Mamiko Kawahara,

物の脳機能制御を可能にする無線多点光刺激デバイ[250]

高安基大，權田惇晟，石川洋介，伊藤浩之，道正志

2016/12/07 17:30

クノモール，2015 年 12 月 4 日[273]

折原，渡邊，南，中野，＂マイクロシステム用オンチッ
プメモリの検討＂，第 40 回アナログ RF 研究会，2015[274]

会技術研究報告，Vol.115, No.339, pp.25-30, 2015 年 12
月．
[288]

年 6 月 25 日

移による遅延変動を用いる半断線故障の判別法に

五十嵐，伊藤，渡邊，南，中野，＂マイクロシステ

ついて＂，電子情報通信学会技術研究報告，Vol.115,

ム用オンチップ光起電力デバイスおよび出力調整
DCDC コンバータの設計＂，第 41 回アナログ RF 研
[275]

[277]

[278]

No.339, pp.31-36, 2015 年 12 月．
[289]の選択による断線故障用テスト生成時間の削減＂，電

濱田，四柳，橋爪，＂遅延故障用バウンダリスキャン

子情報通信学会技術研究報告，Vol.115, No.449, pp.13-

による TSV 検査法に関する研究＂，電気関係学会四18, 2016 年 2 月．
[290]

加回路を用いた電流テストによる IC のリード浮き検

回路部の遅延検出能力評価＂，電気関係学会四国支部

出の可能性＂，第 30 回エレクトロニクス実装学会春連合大会講演論文集，p.112, 2015 年 9 月．

季講演大会，pp.198-200, 2016 年 3 月．

藤谷，四柳，橋爪，＂断線故障検査における並走距離[291]

ウンダリスキャンテスト回路を有しない IC の電流テ係学会四国支部連合大会講演論文集，p.113, 2015 年 9

ストによるリード浮き検出法＂，第 30 回エレクトロ月．

ニクス実装学会春季講演大会，pp.195-197, 2016 年 3

伊勢，四柳，橋爪，樋上，高橋，＂隣接線の信号遷移

月．
[292]

石場，四柳，橋爪，＂微小遅延故障検査用遅延測定回

論理とその応用研究会，No. 4，pp. 22-30，2016 年 1 月．
[293]

櫻庭政夫，佐藤茂雄，＂大脳皮質視覚野において局所合大会講演論文集，p.117, 2015 年 9 月．

運動を検出する神経回路網モデルの LSI 化＂，信学技森，四柳，橋爪，＂TDC 組込み型バウンダリスキャ

報，vol.115, no.111, pp. 57-62, June 23-25, 2015.
[294]

櫻庭政夫，佐藤茂雄，＂局所運動を統合して平面の2015 年 9 月．

空間認識を行う神経網モデルの LSI 化＂，2016 年電菅，四柳，橋爪，＂電荷注入量による IC 間配線の電子情報通信学会総合大会，九州大学伊都キャンパス，大会講演論文集，p.96, 2015 年 9 月．

Mar. 15-18, 2016.
[295]

荷カンチレバーの検討＂，2015 年電子情報通信学会ソ回路による 3D IC 内ダイ間容量断線の電気検査能力

サイエティ大会，C-10-5，2015 年 9 月．
[296]

p.99, 2015 年 9 月．

バイス研究会，2015 年 7 月．
[297]

バンプを用いた Fluidic Self Assembly による異種材料

梶谷，四柳，橋爪，＂CMOS イメージセンサ画素回集積化技術＂，電子情報通信学会信頼性（R）研究会報

査＂，電気関係学会四国支部連合大会講演論文集，

告 R2015-28，2015 年 8 月．
[298]

p.101, 2015 年 9 月．

[286]

Appendix[287]

VDEC2016_J.indb 154

舟山厚志，田村昌也，＂デュアルバンド BPF の設計に関する基礎検討，＂2016 信学総大，no.C-2-63, p.92,

南原，四柳，橋爪，S-K. Lu,＂nMOS スイッチを用いた組込型検査用回路を有する IC の IC 間断線の電気

154

前澤，中野，柴田，森田，坂本，山田，森，＂
Ga 溶融

学会四国支部連合大会講演論文集，p.100, 2015 年 9 月．
路内欠陥の回路シミュレーションによる検査能力調

A-A

前澤，角谷，中山，田近，森，＂共鳴トンネル素子を用いたΔΣ型歪みセンサ＂，電子情報通信学会電子デ伊喜利，四柳，橋爪，横山，多田，S-K. Lu,＂3D 積層
メモリ内 TSV 救済回路の伝搬遅延調査＂
，電気関係

[285]

角谷，森，前澤，＂ΔΣ型歪センサのための R TD 装

踊場，四柳，橋爪，S-K. Lu,＂ダイオード付加検査用
評価＂，電気関係学会四国支部連合大会講演論文集，[284]

守谷哲，秋間学尚，川上進，矢野雅文，中島康治，

電気関係学会四国支部連合大会講演論文集，p.118,

流テストの可能性評価＂，電気関係学会四国支部連合[283]

秋間学尚，守谷哲，川上進，矢野雅文，中島康治，

路内の遅延付加部の改良＂，電気関係学会四国支部連

ンを用いた 2 経路同時遅延測定の実測による評価＂
，

[282]

上野，本間，菅原，野上，青木，＂冗長表現に基づく
高効率ガロア体算術演算回路の設計，＂第 29 回多値集，p.114, 2015 年 9 月．

[281]

A. A. B. Fara, 梅津，伊喜利，四柳，橋爪，S-K. Lu,＂バを考慮した隣接線の論理値割当候補の削減＂，電気関について＂，電気関係学会四国支部連合大会講演論文[280]

宮部，四柳，橋爪，Z. Roth,＂組込型 DC 刺激信号印

宮本，四柳，橋爪，＂TSV 故障検出回路における VDLを用いる多変量解析による半断線故障の検出可能性[279]

藤谷，四柳，橋爪，樋上，高橋，＂論理値割当隣接線

究会，2015 年 7 月 20 日 -23 日

国支部連合大会講演論文集，p.111, 2015 年 9 月．
[276]

伊勢，四柳，橋爪，樋上，高橋，＂隣接線の信号遷

March 2016.
[299]

仲泰正，山本恭平，田村昌也，＂複素電圧を用いた誘検査法の不良判定しきい値の導出＂，電気関係学会四電率測定系の確度検証，＂2016 信学総大，no.B-21-11,

国支部連合大会講演論文集，p.102, 2015 年 9 月．

p.623, March 2016.

宮部，四柳，橋爪，Z. Roth,＂三角波刺激信号印加に[300]

渡邊耀介，田村昌也，高野一平，＂散乱体を有するよる IC 間配線の電流テストの可能性評価＂，電気関遮蔽空間における空洞共振器理論を用いた無線電力係学会四国支部連合大会講演論文集，p.103, 2015 年 9

伝送の基礎検討，＂信学技報 WPT2015-75，vol.115，

月．

no.446，pp.17-20，Feb. 2016.

森，四柳，橋爪，＂遅延故障検査容易化回路を用いる
同時検査対象経路選択条件の検討＂，電子情報通信学[301]

藤原，松田，松本，＂低消費電力心拍抽出 ASIC 及び
アナログフロントエンド＂電気学会研究会，2015 年

2016/12/07 17:30

[302]

服部，藤原＂生体モニタリングを指向した MPU 設計

協調検査＂，電子情報通信学会，信学技報 115（21）,と集積化＂電気学会全国大会，2016 年[303]

井川昂輝，史又華，柳澤政生，戸川望，＂基板バイ

pp.39-44[315]

アス制御による遅延ばらつき補償および配線遅延を

Takeshi Matsumoto, Masahiro Fujita,＂Trace Signal

考慮した低エネルギーオーバヘッド指向の高位合成

Selection Methods for Post Silicon Debugging,＂情報手法，＂情報処理学会 DA シンポジウム 2015 論文集，
pp. 23-28，加賀市，2015 年 8 月 26 日．
[304]

処理学会，2015-SLDM-171（4）, pp.1-6[316]

ズコンバータの小面積化設計手法の提案＂，電気学

ローテータベースマルチプレクサネットワークによ会資料集電子回路研究会

るフィールドデータ抽出器の構成手法，＂情報処理学

2015 年 7 月[317]2015 年 8 月 26 日．

回路研究会
[318]

Narayanan Tharayil Aravind, Siribranon Teerachot, 近藤智史，岡田健一，松澤昭，＂注入同期を利用した自pp. 11-16，加賀市，2015 年 8 月 26 日．

動合成配置配線可能な All Digital Synthesizable PLL＂，

大屋優，史又華，山下哲孝，岡村利彦，角尾幸保，LSI と シ ス テ ム の ワ ー ク シ ョ ッ プ 2015, 北 九 州 市，

柳澤政生，戸川望，ゲートレベルネットリストの脆May. 2015.
[319]

松澤昭，＂位相補間回路の高精度化に関する検討＂，吉田慎之介，史又華，柳澤政生，戸川望，タイミン

2015 年電子情報通信学会ソサイエティ大会（於東北大グエラー耐性を持つ AES 暗号回路の設計，vol. 115,学）, C-12-16, Sep. 2015.
[320]

Narayanan Tharayil Aravind, Siribranon Teerachot, 近伊東光希，川村一志，田宮豊，柳澤政生，戸川望，＂

藤智史，岡田健一，松澤昭，＂注入同期を利用した制御回路を考慮したローテータベースマルチプレク

Synthesizable PLL＂，VDEC デザイナーズフォーラム
2015, 加賀市，Aug. 2015.
[321]

帯送信回路におけるイメージ波の検出技術＂，2015

大屋優，史又華，山下哲孝，岡村利彦，角尾幸保，

年電子情報通信学会ソサイエティ大会（於東北大学）,柳澤政生，戸川望，回路の動的な振る舞いから定常

C-12-18, Sep. 2015.
[322]

ヤナンアラビンド , 岡田健一，松澤昭，＂Class-C 型

大屋優，史又華，柳澤政生，戸川望，悪意ある機能

CMOS VCO における最適バイアス制御回路の検討＂，を無効化する内部ハードウェアトロイ認証，vol. 115,

2015 年電子情報通信学会ソサイエティ大会（於東北大no. 465, VLD2015-124, pp. 79-84, 那覇市，2016 年 3 月学）, C-12-12, Sep. 2015.
[323]

グを用いた比較器の低雑音化の検討＂，2015 年電子情対する適応性を考慮したフロアプラン指向高位合成

報通信学会ソサイエティ大会（於東北大学）, C-12-32,

105, pp. 209-214, 日吉，Jan. 2016

Sep. 2015.
[324]

MASOUD, FUJITA MASAHIRO,＂Ef ficient Graph

会ソサイエティ大会（於東北大学）, C-12-31, Sep. 2015.
[325]

木邨友弥，金子徹，横溝真也，宮原正也，松澤昭，＂広学会，信学技報 115（400）, pp.43-48

帯域フィルタに用いる相補入力型 Gm セルの同相電

川尾太郎，河野崇，藤田昌宏，＂高位合成による自圧安定化に関する研究＂，2015 年電子情報通信学会ソ動パイプライン化を利用したスパイキングニュー

サイエティ大会（於東北大学）, C-12-17, Sep. 2015.

A-A

Aravind Tharayil Narayanan, Makihiko Katsuragi,

155

ラルネットワークシミュレーション高速化回路の[326]

FPGA 実装＂，電子情報通信学会，信学技報 115（339）,

Kento Kimura, Kenichi Okada, and Akira Matsuzawa,

pp.13-18＂A Fractional-N Sub-Sampling PLL using a Pipelined

木村悠介，ガラバギアミルマスード，藤田昌宏，＂実Phase-Interpolator aided DTC,＂2015 年電子情報通

時間組み込みソフトウェア解析のための HW/SW

信学会ソサイエティ大会（於東北大学）, C-12-15, Sep.

Appendix

VDEC2016_J.indb 155

夏エン，宮原正也，松澤昭，＂抵抗型 D/A 変換器のばらつき補償に関する研究＂，2015 年電子情報通信学

RAD HOSSEIN IZADI, GHAREHBAGHI AMIR
Matching Method for LUT-Networks＂，電子情報通信[314]

遠藤友貴哉，宮原正也，松澤昭，＂クロスカップリン

井川昂輝，柳澤政生，戸川望，動的遅延ばらつきに手法の検討，信学技報，vol. 115, no. 398, VLD2015-[313]

ファムヴァントゥアン，近藤智史，タライルナラ

る手法，SCIS2016, 熊本市，2016 年 1 月 20 日．

1日

[312]

眞木翔太郎，瀬尾有輝，岡田健一，松澤昭，＂60GHz2016 年 3 月 1 日．

状態を学習することでハードウェアトロイを検出す[311]

中田憲吾，Deng Wei, Yang Dongsheng, 上野智大，

1 日．

価，＂vol. 115, no. 465, VLD2015-120, pp. 55-60, 那覇市，[310]

桂木真希彦，Aravind Tharayil Narayanan, 岡田健一，

pp. 141-146, 長崎市，2015 年 12 月 3 日．

サネットワークによるフィールドデータ抽出器の評[309]

ECT-15 097-110, pp9-14, 2015 年 12 月

中田憲吾，Deng Wei, Yang Dongsheng, 上野智大，

法，＂情報処理学会 DA シンポジウム 2015 論文集，no. 465, VLD2015-123, pp. 73-78, 那覇市，2016 年 3 月[308]

小高，佐藤，＂多チャネル増幅回路の諸特性が独立成を実現する不揮発メモリを対象とした符号の構成手

弱性を表現する指標，vol. 115, no. 338, VLD2015-59,[307]

ECT-15 046-065, pp33-38,

分分析に与える影響の一検討＂，電気学会資料集電子古城辰朗，多和田雅師，柳澤政生，戸川望，＂クラスタリングによる書き込みビット数削減と誤り訂正

[306]

小高，
佐藤，
＂出力電圧リプルを考慮したマルチフェー

伊東光希，川村一志，田宮豊，柳澤政生，戸川望，＂

会 DA シンポジウム 2015 論文集，pp. 29-34，加賀市，[305]

Shridhar Chaudhar y, Amir Masoud Gharehbaghi,

2016/12/07 17:30

ムワークショップ

2015.
[327]

Dongsheng Yang, Wei Deng, Kengo Nakata,Teerachot[342]＂A Fully Synthesized Fractional-N IL-PLL Using Only
Digital Librar y,＂IEICE General Conference 2016,[328]

たサイクリック ADC の雑音解析[343]用いた可変レイテンシ化による一般同期式回路の高桂木真希彦，岡田健一，松澤昭，＂Push-Push Doubler

速化＂，信学技報，vol. 115, no. 465, VLD2015-140, pp.

を用いた 20GHz 帯 VCO の低位相雑音化＂，2016 年

167-172, 2016 年 2 月．
[344]

堂目

翔太郎，永島典明，Pang Jian, 岡

ける画像認識率と消費エネルギーのトレードオフの田健一，松澤昭，＂60GHz 帯マルチチャネル局部発振

正人，眞木

定量化，
＂電子情報通信学会総合大会，C-12-31，福岡，

器用バッファ回路の検討＂2016 年電子情報通信学会総合大会（於九州大学）,C-12-5, Mar. 2016.

2016 年 3 月．
[345]

Single-Inductor Dual-Output DC-DC コンバータにおand Akira Matsuzawa,＂Accurate Characterization

けるヒステリシス制御による高速応答化の実証，＂電Measurements,＂IEICE General Conference 2016,

子情報通信学会総合大会，C-12-28，福岡，2016 年 3 月．

和 田 雄 友， 山 本 航 汰， 高 橋 芳 浩， 呉 研：「Source/

出回路の研究，＂電子情報通信学会総合大会，C-12-

Drain 領域のバンドギャップ制御による SOI-MOSFET

12，福岡，2016 年 3 月．

[335]

[347]

電源コードエネルギーハーベスティングの提案と実

呉研，高橋芳浩：「Tunnel FET 構造による放射線照証，＂電子情報通信学会，信学技報，ICD2015-64, pp.

射誘起寄生バイポーラ効果低減」，日本信頼性学会第7-11, 京都，2015 年 12 月．
[348]の容量性結合エネルギーハーベスティングの提案とにおける寄生バイポーラ効果の Source/Drain バンド

実証，＂電子情報通信学会ソサイエティ大会，B-21-

ギャップ依存性」，日本大学理工学部術講演会，M-7，

11，仙台，2015 年 9 月．
[349]

晃基，関谷

CMOS 構造の重イオン照射効果」，日本大学理工学部

内光で発電し音で発熱を知らせる腕章型発熱アラー術講演会，M-17，2015.12.

ムの提案と有機回路による実証，＂電子情報通信学会，

水野，内藤，中村，＂Flipped Voltage Follower を用い

LSI とシステムのワークショップ，ポスターセッショ

156

イメージセンサへの応用を目指した標準 CMOS プロ
セスで作製したアバランシェフォトダイオード，平会ソサイエティ大会，A-1-18，2015 年 9 月．

成 27 年度電子情報通信学会信越支部大会，（2015,10），

久米，滝，中村，＂バースト光受信回路における利得

P-22, 158,
[351]

Appendix[341]

VDEC2016_J.indb 156

秋山正弘，橋場美央，＂CMOS プロセスで作製したア

イエティ大会，A-1-22，2015 年 9 月

バランシェフォトダイオードを用いたフィルタレス

野々村，伊藤，中村，＂帯域可変 TIA を用いた適応型

分光センサの評価，第 21 回高専シンポジウム in 香川，
Pb-004,（2016,1）[352]

竹内悠登，趙謙，尼崎太樹，飯田全広，久我守弘，

久米，滝，中村，＂バースト光受信回路における高精末吉敏則＂高速シリアル通信機構をもつ 3 次元 FPGA

度 AOC 回路の提案＂，電子情報通信学会総合大会，の面積最適化，＂信学技報 RECONF2015-4，vol.115，

A-1-24，2016 年 3 月．
[340]

秋山正弘，橋場美央，堀内貴彰：フィルタレス分光

スト伝送対応高速オフセット補償＂，電子情報通信学会，A-1-21，2015 年 9 月．

A-A

真，染谷隆夫，桜井貴康，＂室ン学生部門，PS-8，北九州，2015 年 5 月．
[350]

波形等化の検討＂，電子情報通信学会ソサイエティ大
[339]

毅，高宮

内藤，大野，中村，＂ピークホールド回路を用いたバー/ オフセット制御の高速化＂，電子情報通信学会ソサ[338]

濵松昌宗，更田裕司，横田知之，雪田和歌子，染谷

山本航汰，和田雄友，呉研，高橋芳浩：「微細 SOI-

ティ大会，A-1-17，2015 年 9 月．

[337]

本田雅宣，桜井貴康，高宮真，＂電源コード外皮から

和田雄友，山本航汰，呉研，高橋芳浩：「SOI-MOSFETた広帯域 TIA の提案＂，電子情報通信学会ソサイエ[336]

本田雅宣，桜井貴康，高宮真，＂容量性結合を用いた会春季学術講演会，19a-S223-8, 2016.3.

2015.12.
[334]

パックジフン，高宮真，桜井貴康，＂IoT 端末に対する物理的盗聴感知に向けた端子容量の微小変化の検

23 回春季信頼性シンポジウム，2-1, 2015.6.
[333]

[346]

Kyushu University, Fukuoka, C-12-6, Mar. 2016.

の寄生バイポーラ効果の抑制」，第 63 回応用物理学[332]

山内善高，桜井貴康，高宮真，＂電流不連続モード

Korkut Kaan Tokgoz, Shotaro Maki, Kenichi Okada,
Method for Cross-Line on CMOS Based on Two-Port[331]

蔡定勲，イスラムエイケイエムマーフズル，桜井貴康，
高宮真，＂人工ニューラルネットワークエンジンにお

2016.

[330]

中塚裕志，高橋篤司，＂動的タイミングエラー検出を

Kyushu University, Fukuoka, C-12-9, Mar. 2016.

電子情報通信学会総合大会（於九州大学）, C-12-4, Mar.
[329]

成田隼斗，内山亜沙人，内田順平，松浦達治，傘昊，
堀田正生，フォールデッドカスコードアンプを用いSiriburanon, Kenichi Okada, and Akira Matsuzawa,

平塚，内藤，中村，＂Gated-VCO の高周波発振およびno.109，pp17-22，Jun. 2015.
[353]

石井友樹，池邊雅登，趙謙，尼崎太樹，飯田全広，高速ゲート応答化の検討＂，電子情報通信学会総合大末吉敏則，＂H-Tree トポロジを用いた FPGA 配線構会，A-1-25，2016 年 3 月．

造 の 一 検 討，
＂ 信 学 技 報 RECONF2015-60，vol.115，

潘春暉，傘昊，＂逐次比較量子化器とリングアンプを用いる△Σ AD 変調器の検討＂第 28 回回路とシステ

no.400，pp7-12，Jan. 2016.
[354]

小菅敦丈，門本淳一郎，黒田忠広，＂[ 招待講演 ] 伝

2016/12/07 17:30

[355]

送線路型結合器を用いた非接触メモリインタフェー

価時間サンプリング CMOS 回路＂2015 年度応用物理・ス，＂電子情報通信学会集積回路研究会（ICD）, April,

物理系学会中国四国支部合同学術講演会，講演プロ

2015.

グラム，Aa-5 2015 年 8 月 1 日．

竹 康 宏， 黒 田 忠 広，＂[ 招 待 講 演 ] 位 相 分 割 多 重 コ[368]

イルを用いたプロセッサ - メモリ間誘導結合インタ

則演算回路の設計＂，平成 27 年電気学会電子・情報・

フェース，＂電子情報通信学会集積回路研究会（ICD）,
April, 2015.
[356]

振周波数に依存した可塑シナプスモデルを用いたパ

電子・情報・システム部門大会講演論文集，pp.1341-

ターン認識に対する一検討＂，電気学会電子回路研究

1345，2015 年 8 月[370]を考慮した 4 値全加算器のレイアウト＂，2015 年度電

内木場文男，関根好文，＂STDP 特性の電子回路モデ

子情報通信学会九州支部学生会講演会・講演論文集，ル化に対する検討＂，電気学会電子回路研究会，ECT-

C-21，2015 年 9 月[371]を用いた 4 値 AND 回路のレイアウト＂，2015 年度電ためのニューロモーフィックデバイスに対する一検子情報通信学会九州支部学生会講演会・講演論文集，

討＂，電気学会電子回路研究会，ECT-15-090，pp.31-

C-20，2015 年 9 月[372]

ン回路を付加した多出力ニューロン MOS カレントミクを考慮した CPG モデルの歩行制御に対する一検ラーの検討＂，平成 27 年度電気・情報関係学会九州支部連合大会講演論文集，12-1P-13，2015 年 9 月[373]

OR 回路の信号遅延の改善＂，平成 27 年度電気・情サーを用いた腰関節を有する四足ロボットの歩行制

報関係学会九州支部連合大会講演論文集，12-1P-11，

15-084，pp.1-4，徳島，2015.11.12

2015 年 9 月[374]

則演算回路における周波数特性の改善＂，平成 27 年

スパイクタイミングと発振周波数に依存した可逆シ

度電気・情報関係学会九州支部連合大会講演論文集，ナプスモデルの構築に対する検討，2016 年電子情報12-1P-10，2015 年 9 月[375]

カレントミラーに用いるキャリブレーション回路

応用＂，2015 年電気学会電子・情報・システム部門大の検討＂，信学技報 Vol．115 No．476，pp. 211-215，

会，TC17-4，pp.508-513，長崎大学，2015.8.28

2016 年 3 月

二瓶乃亮，佐伯勝敏，関根好文，＂シナプス結合荷[376]

GS1-5，pp.1068-1069，長崎大学，2015.8.27

2015 年 12 月
[377]

故障解析に耐性を持つ AES 暗号回路，＂VLD 研究会，

ANN のための細胞体モデルの低消費電力化に対するvol. 115, no. 21, VLD2015-7, pp. 51-55, 2015 年 5 月 14

大会，GS1-4，pp.1064-1067，長崎大学，2015.8.27

日．
[378]

中村哲平，宋航，河野勇人，瀬尾裕二，吉川公麿，
インダクタモデルの提案，＂第 63 回応用物理学会春ソサイエティ大会，A-9-2，2015 年 9 月 10 日．
[379]

田島，史，戸川，柳澤，＂15nm プロセスにおける低季学術講演会，講演予稿集，19p-P4-6, 2016 年 3 月 19

電力な耐ソフトエラーラッチの設計，＂VLD 研究会，

日 -3 月 22 日．東京工業大学

vol. 115, no. 338, VLD2015-56, pp. 123-127, 2015 年 12

新家和毅，王密田，アフリーンアズハリ，吉川公麿，

月 2 日．

A-A

岡部謙志，秋田一平，山際翔太，河野剛士，石田誠，

157＂0-25 GHz の 65 nm CMOS 差動 DP4T スイッチング[380]＂埋め込み神経インターフェイスに向けた低侵襲フレ
キシブルレクテナの開発，＂集積化 MEMS シンポジ

瀬尾裕二，外谷昭洋，十河健太，吉川公麿，＂共焦点

ウム，29pm1-D-2, 新潟，Oct. 2015.
[381]

秋田一平，石田誠，＂センサ AFE アレイに向けた AB

Appendix

マトリクス＂，第 76 回応用物理学会学術講演会，講演予稿集 p126, 14a-PB4-3, 2015 年 9 月 13-16 日．
画像処理のためのガウシアンモノサイクルパルス等

VDEC2016_J.indb 157

田島，史，戸川，柳澤，＂低電力なソフトエラー耐性をもつ New-SEH ラッチの設計，＂電子情報通信学会

アズハリアフリーン，＂複素誘電率測定用オンチップ[367]

平野，史，戸川，柳澤，＂クロックグリッチに基づく

戸泉孝太，二瓶乃亮，佐伯勝敏，関根好文，＂大規模一検討＂，2015 年電気学会電子・情報・システム部門[366]

大塚，佐藤，河西，＂新しい概念のメモリ・論理共役
システムとその周辺＂，2015 年信学技報，pp. 55-60,

討＂，2015 年電気学会電子・情報・システム部門大会，[365]

中山，野口，清水，深井，＂多出力ニューロン MOS

佐伯勝敏，＂パルス形ニューロデバイスの開発とその重値を用いた CPG モデルの歩行制御に対する一検[364]

森，野口，石川，清水，深井，＂4 値 ALU に用いる四杉戸俊樹，山下大地，佐々木芳樹，佐伯勝敏，関根好文，

通信学会総合大会，M-4，p. 1017-1018，2016.3.18[363]

松 永， 森， 野 口， 石 川， 清 水， 深 井，
＂4 値 AND・

夏新宇，二瓶乃亮，佐伯勝敏，関根好文，＂圧力セン御に対する一検討＂，電気学会電子回路研究会，ECT-[362]

中山，野口，石川，清水，深井，＂キャリブレーショ

二瓶乃亮，佐伯勝敏，関根好文，＂センサフィードバッ

14，徳島，2015.11.12[361]

塚本，松永，森，野口，清水，石川，深井，＂差動対

戸 泉 孝 太， 佐 伯 勝 敏， 関 根 好 文，
＂ 大 規 模 ANN の討＂，電気学会電子回路研究会，ECT-15-086，pp.11[360]

森，古賀，森，野口，清水，石川，深井，＂プロセス

阿部水樹，中村麻衣，高藤美泉，齊藤健，佐伯勝敏，

34，徳島，2015.11.13.
[359]

松永，森，野口，深井，清水，石川，＂4 値 ALU に用いる論理演算ユニットの設計＂，平成 27 年電気学会

15-091，pp.35-39，徳島，2015.11.13.
[358]

システム部門大会論文集，pp.1346-1350，2015 年 8 月[369]

山下大地，佐伯勝敏，関根好文，＂連続スパイクの発会，ECT-15-092，pp.41-44，徳島，2015.11.13[357]

森，野口，深井，清水，石川，＂4 値 ALU に用いる四2016/12/07 17:30

級アンプの小面積・低消費電力化設計手法＂，第 28
回回路システムワークショップ論文集，Ba1-1-2, 淡路

ガイア），2016 年 3 月．
[396]

島，pp.100-104, Aug. 2015.
[382]

[383]

依存性におけるノイズ低減効果の検討＂，電子情報通岡部謙志，石田誠，秋田一平，＂生理食塩水を用いた
頭部埋め込みアンテナの特性評価方法の提案，＂電

信学会 VLD 研究会（デザインガイア），2016 年 3 月．
[397]

Vth 設計の基板電圧最適化手法＂，電子情報通信学会

2016.

VLD 研究会（デザインガイア），2016 年 3 月．

石森健人，藤澤良太，石田誠，秋田一平，＂低消費電

[398]

[386]

力神経電位計測 SoC のチップ間通信に向けた低遷移のロバスト性を向上させた MTJ 利用不揮発性フリップフロップ回路＂，応用物理学会春季学術講演会，

石森健人，藤澤良太，石田誠，秋田一平，＂3 進ハフ

19p-P4-5, 2016 年 3 月．
[399]

夫，＂Pilaf! 超小型プロセッサ IP の開発，＂電気学会

案，＂電子情報通信学会 LSI とシステムのワークショッ

電気学会研究会資料電子回路研究会 ECT-15-071, pp.

岡澤貴之，石田誠，秋田一平，＂時間ドメインアナロ

7-12, 2015 年 10 月 8 日．
[400]

[389]

を用いた小面積な再構成デバイス SePLD の提案，
＂信

シングエンコーダ，＂電子情報通信学会 LSI とシステ

学技報，vol. 115, no. 228, RECONF2015-42, pp. 53-58,

ムのワークショップ 2015, 北九州市，May 2015.

2015 年 9 月 19 日．

Horagodage Prabhith Jeewan, 岡部謙志，秋田一平，[401]

バスイッチを搭載した MLUT で構成した再構成型デバイス MPLD の検討，
＂信学技報，vol. 115, no. 109,

フリップチップ実装技術，＂応用物理学会，11p-D6-9,

RECONF2015-25, pp. 135-140, 2015 年 6 月 20 日．
[402]

LSI 向けプロセッサ Pilaf の検討，
＂第 1 回電子デバイ

た汎用マイクロコントローラ V850 の動的ボディバイス・回路・照明・システム関連教育・研究ワークショッ

アス制御の検討＂，情報処理学会論文誌，2016 年 2 月

プ（ECIS），pp.3-3，2015 年 5 月 23 日．

松下，奥原，増山，藤田，天野，＂再構成可能アクセ[403]

アに基づくブリッジ故障テスト生成の高速化に関すいた電力最適化＂，CPSY, 2016 年 1 月

る一検討，＂電子情報通信学会ディペンダブルコン

松下，奥原，増山，藤田，天野，＂再構成可能アクセ

ピューティング研究会，DC2015-17, pp. 7-12, 2015 年

ラレータにおける中間粒度ボディバイアス制御を用

6 月．
[404]

Noise-cancelling Circuit for Intelligent Silicon Neural

増山，藤田，奥原，天野，＂低電力アクセラレータ

Probe System.＂，平成 27 年

CMA-SOTB-2 の実装と評価＂，RECONF2015, pp.7-12,

システム部門大会，2-Pages,2015 年 8 月．
[405]

増山，藤田，奥原，天野，＂レモン電池で動作する

第 54 回日本生体医工学会大会，2015 年 5 月[407]

Appendix

VDEC2016_J.indb 158

和田，鈴木，須藤，＂論理ゲートを用いたアナログ差動増幅回路の出力雑音＂，電気学会研究会資料，ECT-

セラレータ CCSOTB の実装と評価＂，IPSJ 情報処理

15-103, 2015 年 12 月
[408]

工藤，宇佐美，＂細粒度パワーゲーティングにおける評価＂，電子情報通信学会 VLD 研究会（デザインガイ[395]

土居，安藤，滝沢，平田，鈴木，＂BMI のための LSI
一体型 1024 チャンネル皮質脳波電極アレイの開発＂，

江川一穂，和田和千，＂複素フィルタに対する全高調波歪の評価＂，電気学会

仮想グランド線自動検知によるスリープ制御手法の158

西野悟，清山浩司，田中徹 et al,＂集積化脳神経プロー

増山，藤田，奥原，天野，＂超低電力再構成可能アク学会全国大会，2016 年 3 月

A-A

電子・情報・

回応用物理学会春季学術講演会，1-Page,2016 年 3 月[406]

増山，藤田，奥原，天野，＂超低電力再構成可能ア
pp.99-103, 2015 年 12 月

電気学会

ブシステムの過熱保護用温度検出回路の設計＂，第 63

クセラレータ CCSOTB の実装と評価＂，CPSY2015,[394]

西 野 悟， 清 山 浩 司， 田 中 徹 et al,＂Development of

年3月

pp.71-76, 2015 年 10 月

[393]

新井雅之，犬山慎吾，岩崎一彦，＂クリティカルエリ

ラレータにおける中間粒度ボディバイアス制御を用

低 電 力 ア ク セ ラ レ ー タ CMA-SOTB-2＂，CPSY2015,[392]

胡濱良樹，米田浩貴，谷川一哉，弘中哲夫，＂小規模

奥原，北森，宇佐美，天野，＂SOTB MOSFET を用い2015 年 6 月[391]

徳佐田直弥，弘中哲夫，谷川一哉，石黒隆，＂クロス

フェースデバイスに向けたフレキシブル基板上へのいた電力最適化＂，IPSJ 情報処理学会全国大会，2016[390]

山本啓輔，谷川一哉，弘中哲夫，石黒隆，＂セレクタ

グ信号処理回路を用いた神経電位計測向け圧縮セン

神奈川，March. 2015.

[388]

米 田 浩 貴， 胡 濱 良 樹， 谷 川 一 哉， 児 島 彰， 弘 中 哲

マン符号化圧縮を用いた 64ch 神経電位計測 SoC の提山際翔太，河野剛士，石田誠，＂完全埋込神経インター[387]

宇佐美，工藤，平賀，屋上，＂ストア／リストア動作

頻度コーディングの提案，＂電子情報通信学会総合大プ 2015, 北九州市，May 2015.
[385]

鈴木，宇佐美，＂薄膜 BOX-SOI における動的マルチ

子情報通信学会総合大会，福岡，B-1-95, p.95, March

会，福岡，C-12-30, p.103, March 2016.
[384]

金本，宇佐美，＂ジグザグパワーゲーティングの入力

会
[409]

電子・情報システム部門大講演論文，MC5-6,2015 年 8 月

平本将理，和田和千，＂分布増幅器の並列数と段数のア），2015 年 12 月 2 日発表．

組み合わせによる利得と帯域幅の関係＂，電子回路研

吉田，工藤，宇佐美，＂薄膜 BOX-SOI と基板バイア

究会資料，ECT-016-024,2016 年 3 月

ス制御を用いた低消費電力スタンダードセルメモリの検討＂， 電子情報通信学会 VLD 研究会
（デザイン

[410]

今井博之，和田和千：「複素極を有するダイレクトサ
ンプリングミキサにおけるエイリアシングの除去方

2016/12/07 17:30

法」，電気学会論文誌 C, Vol. 136, No. 1,pp.60-67, Jan.
[411]

[2]

2015.

Architectures,＂Emerging Nanoelectronic Devices,

須藤千裕，柏木彬，和田和千，＂スイッチング素子にChen A., Hutchby J., ZhirnovV, and Bourianoff G., Eds,

基づいたアナログ差動増幅回路の理論動作と実測結果の比較＂，電気学会電子・情報・システム部門大会

Wiley, New Jersey（2015）.
[3]

講演論文，PS4-8,2015 年 8 月[412]

気学会電子・情報システム部門大会講演論文，PS49,2015 年 8 月
大門，和田，＂出力段のダイオード接続による電圧降下の影響を低減した CTS チャージポンプ回路の設計，

85, No. 9, pp.686-692, 2015 年 9 月

5.

特許

[1]

崔， 難 波，＂ 半 導 体 集 積 回 路 及 び 遅 延 測 定 回 路，＂
PCT/JP2016/001185.

[2]（2015 年 7 月 ）, 中 国 認 定 CN103168354B（2015 年 11月
辻大輝，板野由佳，小椋清孝，森下賢幸，伊藤信之，
吉富貞幸，＂準ミリ波帯における容量結合型電力合成

月）．
[3]

12-2, 宇部，2015 年 10 月 17 日．
[415]

タの高周波特性とそれを用いた電圧制御発振器の特性，＂ 信 学 技 報，vol. 115, no. 260, MW2015-113, pp.
97-102, 2015 年 10 月．
[416]

佐藤良樹，西野賀雄，近藤洋平，森下賢幸，小椋清
孝，伊藤信之，＂180 nm CMOS プロセスを用いた 24
GHz 低雑音増幅器の研究，＂第 17 回 IEEE Hiroshima
Student Symposium（HISS2015）, 岡山，2015 年 11 月．

[417]

西野賀雄，佐藤良樹，近藤洋平，森下賢幸，小椋清
孝，伊藤信之，＂180 nm CMOS プロセスを用いた 24

真，

年 9 月 10 日出願．
[4]

松永賢一，森村浩季，染谷晃基，更田裕司，高宮

真，

桜井貴康，
＂分圧バッファ回路，＂特願 2015-178346,

伊藤信之，辻大輝，板野由佳，森下賢幸，小椋清孝，
吉富貞幸，＂［依頼講演 ] ストライプ形状のインダク

松永賢一，森村浩季，染谷晃基，更田裕司，高宮

桜井貴康，＂電圧検出回路，＂特願 2015-178342, 2015

LC-VCO による低位相雑音化に関する研究，＂平成 27
年度（第 66 回）電気・情報関連学会中国支部連合大会，

Yusuke Ohtomo, Hiroaki Katsurai, Hidetoshi Onodera,
Akira Tsuchiya，＂Inductor＂， 米 国 認 定 US9082543

電子回路研究会資料，ECT-16-034,pp.91-95,2016 年 3
[414]

室山，
＂MEMS-LSI 集積化と触覚センサ，＂ 金属，Vol.

木谷義孝，和田和千，＂タップ MOSFET の寄生容量の影響をπ型整合回路で補償する疑似伝送線路＂
，電

[413]

Asai T. and Peper F.,＂Explorations in Morphic

2015 年 9 月 10 日出願．
[5]

井口俊太，高宮真，桜井貴康，＂発振回路，＂特願2016-3356, 2016 年 1 月 12 日出願．
[6]

宮崎耕太郎，高宮真，桜井貴康，＂ゲート駆動装置，＂

特願 2016-014404, 2016 年 1 月 28 日出願．
[7]

李

承俊，高宮

真，桜井貴康，＂平均化回路，＂特願 2016-020691, 2016 年 2 月 5 日出願．
[8]

宮崎耕太郎，高宮真，桜井貴康，＂短絡検出装置および短絡検出方法，＂特願 2016-024808, 2016 年 2 月
12 日出願．

GHz ILFD の広帯域化に関する研究，＂第 17 回 IEEE
Hiroshima Student Symposium（HISS2015）, 岡 山，
2015 年 11 月．
[418]

伊藤信之，＂CMOS 集積回路上の発振器設計の基礎，＂
MWE2015 Workshop WE3B-1, 横浜，2015 年 11 月 25
日．

[419]

伊藤信之，＂高周波領域における LC 共振器の特性改
善とそれを用いた電圧制御発振器の特性，＂URSI-C 委
員会第 23 期第 5 回公開研究会，唐津，2016 年 3 月 14 日．

[420]

小谷光司，＂高効率環境電波発電のための太陽電池ア
シスト整流回路＂，電子情報通信学会集積回路研究会，
ICD2015-24, pp.59-64, 2015 年 7 月．

[421]

小谷光司，＂オンチップ微小太陽電池の出力電圧向上
に関する検討＂，電子情報通信学会アナログ RF 研究会，RF2015-11, p.6, 2015 年 11 月．

4.

著書

A-A

[1]

Oya T. and Asai T.,＂Emerging computations on

159

Electronics, Ogawa T., Ed., Springer, New York（2016）.

VDEC2016_J.indb 159

Appendixnano-electronic circuits and devices,＂MolecularArchitectonics! The Third Stage of Single Molecule

2016/12/07 17:30

B.
B. 1

VDEC の利用規程・申し込みガイド

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

待している．従って，利用でトラブルが起こったときには研究室や学校のネットワーク管理者と十分連絡をとって，問題を切りわけながら対処することが勧められる．

B. 2

まずはじめに

1.

CAD ツールの共同利用

2.

VLSI 試作サービスの共同利用

3.

（8 – 9 月・3 月）
CAD ツール講習会

育を除く全ての申込や問い合わせには，VDEC の WEB

4.

社会人リフレッシュ教育（12 月 – 1 月，学生も参加

ページ http://www.vdec.u-tokyo.ac.jp/ を用いている．一

可能）部のページは秘密等が含まれるため，WEB アクセス用

5.

VLSI デザイナーフォーラム（若手の会）

アカウント・パスワードならびにアクセスしているマシ

6.

大型装置利用ンの Internet Protocol（IP）アドレスによって制限をかけ

VDEC からのおしらせ，また講習会・リフレッシュ教ている．
CAD ベンダー，試作会社等のアカデミック向けの協

従って，VDEC を利用したい場合，前もって教員によ

力により，それぞれのサービスを大幅なアカデミック

るアカウントの申請が必要である．登録は無料．資格のディスカウントで提供している．VDEC 設立以来，こ審査を行うため十分な（サービス開始前 1 ヶ月以上）
時間

れまでの実績では，CAD の利用・CAD 講習会は無償，

的余裕をもって，申込をお願いしたい．申込から概ね数

LSI 試作サービスは海外での類似サービスの半額以下，週間が経過した後，WEB ページアクセス用のアカウン

大型装置は消耗品実費負担のみとなっている．見返りとトとパスワードが発行される．アカウントは，半角英大

して，ユーザには VDEC を利用する「顧客」ではなく，

文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

VDEC と一緒になってサービスを向上させる「主体」としての自己研鑽と協力を期待している．全国の研究室が申込で特に注意する点は，VDEC の WEB にアクセバーチャルな一つの研究室として助けあいができるようスしたい研究室のマシンの IP アドレスを入力するこな状況を理想とし，限られたスタッフの中，日々支援活とである．学校の中にあるマシンからのみアクセス

動を行っている．

を許可しており，プロバイダーのアドレスならびに，サービスの対象は基本的には，大学・高専であり，端Proxy サーバのアドレス登録は禁止する．入力の際は，的にはメールアドレスとして「．ac.jp」を持つ教員と，

133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半その研究室内の教職員と学生を対象とする．それ以外の角」の英数字で，「，」（半角カンマ）で区切って，途中改研究所の利用や，企業との共同研究については個別の判行を入れずに入力する．また，ここで入力するアドレス

断を要する．特に CAD ツールについては CAD ベンダー

は，
「ネットワークの外部から見えるアドレス」であるとのライセンス規定に抵触しないよう細心の注意が必要

ことに注意する．特に，NAT（IP masquerade というプであるため，VDEC の担当者
（vdec@vdec.u-tokyo.ac.jp）

ログラム名で呼ばれることもある．機能としては NATに必ず相談いただきたい．その他のサービスについてはが正しい．）で研究室内をローカルネットワークにしてい

VDEC の裁量範囲が広くなるので可能性が高くなるが，る場合は，NAT サーバのアドレスを入力する．よくあ

こちらもあらかじめ相談いただきたい．企業との共同研

る間違いとして，ローカルネットワークの IP，例えば究については，少なくとも非営利，アカデミック側が「192.168.X.XX」を登録したためアクセスできなくて困っ

51％以上のイニシアチブを取る研究であることが必要でている例がある．

ある．

A-B
160

ネットワークが変更になるとか，研究室のマシン増設

Appendix

また，CAD の申込や試作申込，装置利用申込など，などで IP アドレスを変更する場合は同じく，申込のペー契約にかかわる作業は全て，代表の教員の方々に行ってジから「登録内容変更」を行う．特に，古い IP が使えいただくことをお願いしている．研究室のメンバが代理なくなるといった大幅なネットワークの変更がわかってで行うことも現実には可能であるが，その場合もあくまいる場合は，まえもって新旧両方のアドレスを登録してで教員の了解をとり，代理としての心構えで望んでいた

おく．万一アクセスできなくなった場合は，「新規登録」

だきたい．

を行い，同じ E-Mail アドレスを入力することで上書き

VDEC の シ ス テ ム は，Internet と Unix operating

変更が可能である．

system の上になりたっているので，Internet の仕組やUnix についての素養はあらかじめ付いていることを期

VDEC2016_J.indb 160

2016/12/07 17:30

ので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

B. 3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソ
図 B. 1

VDEC ホームページのインデクスフレーム

フトウェアは，VDEC の VLSI 試作以外のアカデミック
用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．LSI

図 B. 2

アカウント登録・変更ページの入口の設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボラン
ティアにより，充実のための努力が払われている．ボラ
ンティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEB
アカウントが必要である）．NDA 事項を了解いただき
サイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
申請時に WEB から入力する内容は以下のとおり．
• ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を選
んでチェックする）．
• 利用する研究室所有ワークステーションのホストネーム（VDEC，端的には usr1 から名前→ IP アドレスの解決ができる，「.ac.jp」で終わるホスト名であることが条件．）

図 B. 3

アカウントの新規登録の注意点【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない• IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること

A-B• DHCP サーバにより動的に割り当てられた IP アドレ

161

スやローカルアドレスなどは登録できない（しても意• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためである

VDEC2016_J.indb 161

図 B. 4

CAD 利用申込フォームの「ライセンス数の登録」

Appendix

味が無い）

パート記入における注意点

2016/12/07 17:30

ソフトウェアの CDROM（メディア）について，VDECの創設期においては，
メディアを近隣の研究室で「回覧」しないこと（情報漏洩の観点から）．
2.

していたが，インターネットの発達により回線が豊富になったので，現在では CD に書き込める ISO イメージ

リストの更新は頻繁におこない，卒業生へのメール
配信は速やかに停止すること．特に 4 月に注意．

3.

メールをする前に，あらかじめ CADuser ML の過ファイルで提供している．VDEC ホームページの「ライ去記事検索が WEB からできるので，類似の質問がセンスファイルの配布 > ここから」からダウンロードで無いかどうか検索してから投稿すること．

きるようにある．当然ながら，VDEC のユーザアカウン

4.

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，トとパスワードが必要となるため，CAD を申請してか

CADuser に送ってはならない．各試作のメーリン

ら数週間程度の時間差が必要となるであろう．

グリストに送ること

メディアをダウンロードした後，プログラムをインス

5.

問題解決したら，問題，原因，解決法をまとめて投トールし，初期設定ファイルを整備する．特に，ライセ

稿すること（必須ではないが，ネット利用のエチケッ

ンスファイルは WEB 経由で別途取得の上設定するか，トといえる）．

環境変数 LM_LICENSE_FILE 等を（ライセンスサーバのポート番号）@（ライセンスサーバ）の形式で設定する．
また，/etc/hosts ファイル等を設定し，ライセンスサー
バを「ローカルのネットワーク相当でアクセスできるよ
うに」する．端的には，手元のワークステーションにおいて，例えば「vdec-cad1」と指定するだけで，FQDN
形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア
ドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラ

図 B. 5

CAD 利用者メーリングリスト登録における注意点

イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，ライセンスは年度単位で申込みを受けつけしている．

VDEC または地域拠点校のどちらかのライセンスサーバ

各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

がメンテナンス等の事情により停止している場合でも，末に，CADuser ML と WEB 上に，次年度の CAD 利用

稼働中のもう一方のライセンスサーバを選択することに申込案内が出るので忘れずに申込する．4 月中は移行期

より CAD を実行することが可能である．また，ライセ

間として前年度申込のライセンスも有効にしてあるが，ンスサーバの認証は，CAD ツール起動後も数分おきに4 月末に切れるため，そのときになって慌てる例が毎年行われるので，CAD ツールを実行中は常時ライセンス発生している．
「永久ライセンスではない」ことに十分サーバとの通信が可能な状態にしておかなければならな

ご注意いただきたい．

い．
また，
ファイアーウォールを使用しているネットワー
ク環境では，VDEC の Web サーバと VDEC および地域拠点校に対して，ライセンス認証用の特定のポートを空

A-B
162

【毎月注意を払うべき点．熟読必須．
】
1.

VDEC では，CAD を使用できる計算機のリスト（ア

ける必要がある．この場合，各大学・高専のネットワー

クセスリストと呼ぶ）を半年毎に更新している．こク管理者と相談すること．

のとき DNS の逆引きができなくなっていた等の何

初期設定等はやり方を一度経験すれば簡単である

らかの不具合で，アクセスリストに自分の計算機がが，はじめてのときは様々な問題が起こることもある．

登録されない場合がある．その場合，CAD が使え

VDEC に対する大幅なアカデミックディスカウントのなくなるので，アクセスリスト更新前に対処する

引き換えとして，各研究室は CAD ベンダーによる直必要がある．サーバの停止は，全国ユーザに影響が接のサポートを受けられない．かわりに VDEC では，及ぶため頻繁には行えないので，万が一アクセスリ「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意

ストの不備に気づかなかった場合は，最悪半年以上している．質問はこちらのメーリングリストを利用いた

CAD が使用できなくなる．

だきたい．CAD を利用する研究室の構成員のどなたで

2.

以上の理由で，VDEC から「CAD のアクセスリス

Appendix

も投稿，返答してよい．CADuser ML の注意点は以下のトを更新します」というアナウンスがあった場合，とおり．

必ずチェックを行い，自分のコンピュータが登録さ1.

れていることを確認しなければならない．

WEB ページから，利用するメンバの E-Mail アドレ
スを登録すること．特にその際，「．ac.jp」で終わるアドレスを利用し，メールはプロバイダ等に転送

VDEC2016_J.indb 162

3.

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad_access_list.html である．ブックマー

2016/12/07 17:30

クを強くお勧めする．
IP アドレス（ホスト名）registered という表示が出

4.

ていれば登録されている．
false（false（ホスト名）） FAIL という表示が出てい5.

れば登録に失敗しているので，原因を探る．
（ホスト名から IP アドレス
一般的に，DNS の逆引きを引く）に失敗していることが多い．
研究室のネットワー
ク管理者とも相談して，VDEC のサーバから，当該ホス

図 B. 6

VLSI 試作メーリングリスト登録ページの注意点

ト名の逆引きができるまで原因の除去を行う．

B. 4

VLSI 試作サービスの共同利用うである確信を持っておくことは最低限必要であろう．
デザインの提出は指定された VDEC ページから行う．

VLSI 試作サービスは，教育研究目的に限って認めら提出時に VDEC 側で最終 DRC を実行する．ここでエラー

れる．WEB ページに本年度のランが掲示され，数ヶ月が出たチップは提出できない．必ず自分の環境で DRC

前から試作が申込可能になり，リンクが張られる．まず，フリーにしてからチップを提出すること．

試作会社の持つ機密情報に対する NDA 契約を行う．こ提出〆切は月曜日に設定されていることが多いが，でれは VDEC ホームページの「試作関係 > 試作案内 > 機

きる限り余裕をもって，前の週などに提出をいただきた

密保持契約（NDA）の文面」より，希望プロセスの NDAい．また，月曜日に締め切った後，VDEC 側でさらにデにサインして VDEC に郵送し，VDEC 側で手続き終了

ザインルールをチェックしている．この際本来出てはい

後に NDA 締結となり，設計規則やライブラリにアクセ

けないエラーが出ることがあり，出た場合設計者に修正スできるようになる．設計規則は WEB 経由のアクセスのお願いを連絡するので，提出したからといって安心せならびに，WEB での公開を禁止している会社の場合はず，1 週間ほどは VDEC からの連絡に注意願いたい．

CDROM 等で送付される．NDA の対象は教員であるが，デザイン提出から数ヶ月後に，VLSI チップが納品さ

研究室の職員・学生にも同じ NDA が適用されるため，れ，請求書も送付されるので，遅滞なく支払をお願いす

取扱には細心の注意を支払っていただきたい．尚，秘密る．

保持契約内容は，以降の同一プロセスによるチップ試作
全てにおいて有効である．

B. 5

CAD ツール講習会

試作申込はデザイン提出〆切日の 6〜3 ヶ月前，キャCAD ベンダーとの契約により，個々のサポートは提ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ供しないかわりに，毎年 2 回，夏と春と CAD 講習会をたキャンセルには，原則として試作代金をお支払いいた

開催している．夏は基本的に東京大学の武田先端知ビル

だくので注意いただきたい．特にはじめて試作に参加さセミナー室において，春は各地方の拠点校を中心としてれる場合は，1 ヶ月前には回路ができているくらいの，開催される．まずはこういった講習会に参加して，大体余裕をもったスケジュールを組まれることを強くお勧めの知識を付けてから実際の試作なり CAD 利用を行うこする．

とをお勧めしている．アナウンスは CADUser メーリン

（図 5. 8）VLSI 申込フォームの入力に関する注意点• 希望チップ寸法の項目のチェックボックスを必ずチ ェ ッ ク し た 上 で 希 望 チ ッ プ 数 を 入 力 す る こ と．
チェックを行わないと入力した数字は無効となる• チップ数入力には半角数字を用いる

グリストで流れる．また，申込は，VDEC の WEB ペー
ジから行う．

B. 6

社会人リフレッシュ教育

CAD ツール講習会からさらに進んだ形で，Verilog

設計に関する問い合わせについては，各試作についてである回路を実際に設計し，レイアウト合成したり，

メーリングリストを用意してあるので，設計者全員のFPGA による実験を行う「ディジタルコース」，アナロ

メールアドレスを登録する．
「．ac.jp」で終わるアドレ

グ回路のレイアウトやシミュレーションを体験したりす

スであり，プロバイダに転送をしないよう注意願いたい．

る「アナログコース」，「RF」コースならびに一線の研これらメーリングリストの過去記事検索もできる．

究者による設計事例の講演会などを企画している．12
月〜1 月に開催し，有料である．社会人を主に対象としDesign Rule Check ファイルでチェックを行い，エラーているが，申込数に余裕がある場合学生の参加も歓迎しフリーになったものを提出する．また，シミュレーショ

ている．

ンはもちろんのこと，レイアウトが回路図と同等である
ことを確認する Layout Vs Schematic（LVS）チェックを通しておいて，提出しようとする回路が本当に動作しそ

VDEC2016_J.indb 163

B. 7

A-B
163

Appendix

レイアウトを設計した後，VDEC が提供する最新のデザイナーフォーラム（若手の会）

毎年 6 月頃，VDEC を利用する若手が合宿を行い，最2016/12/07 17:30

近の動向や研究内容について話しあう機会を設けている．発足当初の「若手」の定義は年齢が 5 ビット．最近の定義は「自分は若手だと思っている学生・教職員」であるので積極的な参加をお待ちしている．

B. 8

大型装置利用

公開の対象は教員であり，研究室メンバは教員の代理として責任をもって使っていただく．
利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能
数回のトレーニングを受けて免許を持てば自分一人で利用可能

LSI テスターや，EB 装置など，公開可能な装置につVDEC 専任・協力教員のサポートスタッフ数に限りがいては，利用の案内を WEB ページに掲載している．そあるので，免許保持者に積極的な教育をお願いすることの手順に従って利用方法の学習と申請を行う．基本的ながあるので，協力いただきたい．

スタンスは以下のとおり．

A-B
164

Appendix
VDEC2016_J.indb 164

2016/12/07 17:30

C.  IP データベースの整備
設計資産の再利用のために，VDEC では Web 上での者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている（http://

平成 12 年度から平成 14 年度の 3 年間，
（株）
半導体理

www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C. 1）．本デー

工学研究センター（STARC）との共同研究として IP プ

タベースの利用対象は，IP 登録に関しては VDEC ユー

ロジェクトを行ってきたが，その最終成果として IP 開ザに限定しているが，IP 利用に関しては任意対象となっ発グループの各参加者へ完成 IP の登録を働きかけ，上ている．本データベースに関しての VDEC の役割は，

記データベースによって公開を行っている．

IP のカタログデータの整理，公開および登録者－利用

現在までに登録済みの IP を表 C. 1 に示す．

図 C. 1

表 C. 1

VDEC LSI IP Web データベースの例

VDEC LSI IP データベースに登録済みの IP（平成 24 年 3 月現在）

登録番号

IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

A-C
165

Appendix

VDEC2016_J.indb 165

2016/12/07 17:30

平成 27 年度
東京大学大規模集積システム設計教育研究センター年報
2016 年 12 月

VDEC2016_J.indb 166

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）2016/12/07 17:30

平成

平成28年度

年度

28

東京大学大規模集積システム設計教育研究センター

VLSI Design and Education Center The University of Tokyo 2016

2016
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2016

VDEC年報2016_H1_4J.indd 4-1

2016/12/08 9:43

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2015 年度活動報告をお送りします．
2015 年度はチップ試作およびナノテク微細加工に関する活動を順調に続けてまいりましたが，東京大学では中期 6 カ年計画の最終年度にあたり，次期中期計画に向けた新しい取り組みの議論が活発に行われました．特に重要業績評価指標（KPI）を新たに導入し動的に各部局への予算配分を変えていく原則が定められ，VDEC でも KPIを定めて活動する方針を立てました．活動の基本部分であるチップ試作とナノテク微細加工に関する KPI は言うまでも無く試作案件や加工案件数ですが，前者は安定状態にあり後者は増加状態にあると理解しています．また活動の新規部分には従来から準備を進めてきた国際化と産業展開を目標に定め，改めて推進する方針を定めたところです．
KPI の変動により次年度予算が変動することは全国共同利用活動の安定的運営には好ましくなく，幸い大学当局の理解を得て次期中期計画期間は運営費の大部分を安定的に運用することができることとなりました．しかし，これまでと同様に文科省からの運営費交付金は年率 1 ～ 2％で減少することには変わりなく，全国運営協議会の委員の方々と相談を重ねた結果，2016 年度より CAD 利用者の方々には「CAD 利用分担金」をお願いするに至りました．これは利用の多寡に応じて年額 5 ～ 10 万円をご負担いただくものですが，演習・実験等の教育目的での利用は従来どおり無料とするものです．アカデミック CAD ライセンスを必要十分な数量，安定に提供するための措置として是非ご理解いただければと存じます．
アカデミック CAD ライセンスの利用は教育・研究用に限定されており，産業化・商用化を意図した設計には利用できません．今日，我が国の半導体産業の状況は必ずしも順調とはいえず，IoT や AI に象徴される今後の情報化社会に高等教育機関が積極的に貢献するために，この限界を超えた研究・開発活動が求められる国策研究プロ
ジェクトが目立ってきています．国際共同研究のケースも新興国の産業化を意図した場合は同様です．アカデミ
アでの教育研究と産業界での商業活動との橋渡しをする CAD ライセンスが必要となってきていると認識しています．VDEC としてはアカデミック CAD ライセンス環境で培った設計力をそのまま産業展開できる環境を少しずつでも構築できないかと模索しているところです．
テスト・検証分野の教育研究促進の目的で設置されている㈱アドバンテストからの寄附研究部門（D2T：
Design-to-Test）では，昨年 8 月 21 日に第 10 回の定例シンポジウムを開催しました．内外からの講師の方々，多くの参加者の方々に対し改めて御礼申し上げます．本年 9 月 21 日には第 11 回の定例シンポジウムを開催予定です．本活動に対する㈱アドバンテストからの継続的支援に対し心から感謝申し上げます．
VDEC では半導体技術の価値を高めるための教育研究活動をめざし，今後とも「実践的チップ設計・試作を通じた学生教育と研究者育成」の基本方針のもと，社会に貢献していきたいと考えています．引き続き皆様からのご支持をお願い申し上げます．
2016 年 5 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センターセンター長 浅 田 邦 博

VDEC年報2016_H1_4J.indd 2-4

2016/12/08 9:44