平成VLSI Design and Education Center The University of Tokyo 2018年度

30

平成30年度東京大学大規模集積システム設計教育研究センター

2018
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2018

VDEC年報2018_H1_4J.indd 4-1

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VLSI Design and Education Center
The University of Tokyo

4月1日より，浅田前センター長の後任としてセンター長に就任いたしました，藤田昌宏です．大規模集積システム設計教
育センター（VDEC）
は，1996年5月にスタートし，22年が経過しています．初代センター長，
鳳教授，
ならびに2代目センター長，浅田教授のリーダーシップの基，VDEC は日本のアカデミアにおける半導体チップとデバイス試作において，非常に大きなユーザ数を持つ，日本全体にとって欠かせない組織に発展してきていると考えています．VLSIチップ試作およびそのための設計ツールの提供に対しては，年間 300 の研究室に利用され，また各種デバイス試作のためのクリームルームや関連施設・設備は，年間 200 近くの研究室に利用されるようになっています．
半導体産業は世界全体として継続的に成長しており，これからもIoT 関連など，持続的な成長が予想されています．その土台となるアカデミアの研究開発を支援することは，極めて大きな責務であり，VDEC の重要性はますます大きくなっています．海外にもVDEC のような組織は米国，カナダ，ヨーロッパ，韓国，台湾などに，地域によっては複数あり，VDECと同様の使命を担っています．これらの組織間で毎年定例の会議を開催しており，
お互いにアイデアを出しながら，VLSIチッ
プやデバイス試作に関するユーザへのサービス提供に関し，世界レベルでの協調を進めており，今後より密な連携作業が進められる予定です．
また，寄付研究部門 D2Tも設立から10 年近くたち，海外から多数の客員教員が滞在し，教育・研究の両面で大きなインパクトを与えています．広い意味でのテストと設計をキーワードとした多くの研究が立ち上げられ，研究成果が生まれ，
その産業界での利用も進んでいます．今後，VLSIチップとデバイス試作の両面に関連して，さらに活動を活発化する予定
です．
VDEC はこれまで大きく発展して来ていますが，今後は，従来のチップやデバイスの試作の範囲を超えて，情報系のリソー
スも取り込んだ，電子機器システム全体の研究開発の支援へと発展できればと考えています．そのためには，より大規模なチップ試作の効率化，商用利用も考慮した設計ツールの提供，VLSIチップ試作とデバイス試作の統合化などにも取り組んでいきたいと思っています．これからもご支援をよろしくお願いいたします．

（全国共同利用施設）
東京大学大規模集積システム設計教育研究センターセンター長 藤 田 昌 宏

VDEC年報2018_H1_4J.indd 2-4

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VLSI Design and Education Center, The University of Tokyo
Annual Report 2018

C O N T E N T S

巻頭言
第1章

第2章

VDEC 事業の紹介と平成 29 年度事業報告
1.1

VDEC 事業の紹介と平成 29 年度事業報告

1.2

CAD ソフトウェアの整備

1.3

VLSI チップ試作

1.4

セミナー

2

5

6

9

1.5

装置の整備・運用・利用公開

1.6

平成 30 年度の活動計画

13

15

1.7

VDEC 発ベンチャー

1.8

超微細リソグラフィー・ナノ計測拠点

17
18「アドバンテスト D2T 寄附研究部門」活動報告
2.1 「アドバンテスト D2T 寄附研究部門」の紹介
2.2 「第 12 回 D2T シンポジウム」開催報告

第3章

第4章

第5章

2.3

研究活動報告

2.4

研究発表

19

22

23

25

3.1 試作ラン別一覧

26

3.2 チップ種別一覧

31

3.3 各チップの詳細

35

79

VDEC 概要
4.1

組織概要

79

4.2

人事報告

80

4.3

新任・退任のご挨拶

4.4

決算報告

83

87

88

研究報告
全体概況

88

5.2

研究室構成員（平成 29 年度）

5.3

研究概要

91

5.4

研究発表

99

5.5

特許，受賞等

89

112

114

Appendix

VDEC2018.indb 1

1920

チップ試作結果報告

5.1

2

A.

Publication list

B.

VDEC の利用規定・申し込みガイド

C.

IP データベースの整備

114
169

172

2018/09/19 9:45

第1章
1.1

VDEC 事業の紹介と平成 29 年度事業報告

VDEC 事業の紹介と平成 29 年度事業報告

東京大学大規模集積システム設計教育研究センター

究室内で“技術伝承”され，VDEC 主催のセミナーがト（VDEC）は，平成 8 年の発足以来『LSI 教育情報の発信

リガーとなって最新の CAD 利用技術が全国的に広がる

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエア

ことを期待している（1.3 章参照）．また，各社のツールの整備』，『VLSI チップ試作支援』を 3 つの柱として，チェインが複雑化し導入しているツールを十分に使いこ

円滑な運営を目指した事業を展開した．図 1.1 に示す

なすことが困難となっているという現状を鑑み，各ツー

VDEC の活動内容に基づき，以下に平成 29 年度の概要

ルベンダーの推奨するツールチェインに関する講演会もを報告する．

ツールセミナーの開催に合わせる形で実施した．

VDEC の使命は全国の国公私立大学および高専の LSI

LSI 設計フローセミナーは LSI 設計の基本概念教育と設計研究・教育を高度化し，産業界に対しても優秀な

複数の CAD ツールを連携する実用的設計例の体験教育

第LSI 設計技術者を数多く送り出すことである．VDEC のである．この目的で VDEC では社会人のリフレッシュ1章

発足より 22 年経過し，各大学における CAD ソフトウ

教育プログラムと兼ねて LSI 設計教育セミナーを開催しエアの利用技術教育や LSI 設計・設計フローに関する教てきた．平成 29 年度は，
7 月～9 月に，
“アナログ設計コー

ＶＤＥＣ事業の紹介と平成 年度事業報告

育の充実が図られている．その一方で，先端の LSI 設計

ス”，“RF 設計コース”，平成 24 年から開始した”MEMS

技術およびそれに対応する CAD ソフトウエアは一層複設計コース”を実施した．いずれも演習を伴う体験教育

雑化し続けている．そのため，CAD ツールの導入に際コースであり，主要大学の経験豊かな教官を講師に招いしては，CAD ベンダーから講師を招いてのセミナーのて実施している．加えて各プロセスに特化した設計フ開催を継続しており，参加者の利便を図るために平成

ローに関するセミナー”VDEC 環境におけるトランジス

21 年度より東京での開催と同時に映像配信による拠点

タレベル設計講習会”，“VDEC EDA 環境におけるディ校での遠隔受講としている．VDEC としては各ユーザ研

ジタルル設計手法講習会”を大学における設計者に向け

1-1
2

29

図 1.1

VDEC2018.indb 2

VDEC の活動内容

2018/09/19 9:45

て実施している．なお，平成 26 年度から本設計フロー

それに回答する義務を負っているわけではないが，ほとに関するセミナーに関しても有料化して実施している．

んどの場合，数時間から数日以内に経験豊かなユーザか

これらセミナーに加えて VDEC では年 1 回，若手教らの支援を得ることができる．また，今まで蓄積されて官と学生を中心とした VDEC デザイナー・フォーラム

きたメールグループの情報が VDEC の WEB 上で認証を開催している．これはワークショップ形式の会合でされた VDEC ユーザへ公開され，教育上の資産としてあり，企業・大学からの招待講演に交えて，参加者が残していく仕組みになっている．ぜひこの仕組みを活用

設計事例を持ち寄ってその成功談，失敗談を交換する．

することで問題解決の一助としていただきたい（図 1.2）．

これから設計を始めたいと考えている学生・教官もこ

VLSI チップ試作支援に関しては，ルネサスエレクト

こでさまざまなノウハウを得ることができる．特に平ロニクス社 SOTB 65 nm CMOS 試作を呈上試作として成 23 年度から，VDEC 活動における表彰として「IEEE開始し，ローム 0.18μm CMOS，オンセミ - 三洋半導体

SSCS Japan Chapter VDEC Design Award」の最終審

0.8μm CMOS 試作とともに実施した．

査・表彰を VDEC デザイナー・フォーラムの場で行っ

平成 20 年 10 月に設置されたアドバンテスト社から寄ており，平成 29 年は，IEEE SSCS Japan Chapter VDEC

附部門「Design To Test（D2T）」では，LSI のテストにDesign Award として，神戸大学の浅野大樹さん，3 件

関する教育の充実とともに，設計とテストの架け橋を目の VDEC デザインアワード優秀賞，（浅野大樹（神戸大

指した研究が進められている．これまでの活動を振り返学），藤本光輝（奈良先端大），松下悠亮（慶応大学）），3

ると，VDEC 発足以来の活動の中で LSI 設計文化が根付

件の VDEC デザインアワード奨励賞（山口貴大（奈良先いた研究室や大学ではすでに活発な設計研究・教育が進端大），速水一（奈良先端大），孫鶴鳴（早稲田大学）），3

行している．図 1.3 に VDEC を利用した研究成果の指標

件の VDEC デザインアワードアイデアコンテスト部門

として，VDEC に関係する発表文件数の推移を示す．単

嘱望賞
（照月大悟
（東京大学））を授与した．

純に比較はできないが発表文献の数は増加傾向にあり，ているが，それでも実際の LSI 設計の場面では，さま図 1.4 に VDEC に関係する発表文献の VDEC ファシ

ざまな困難に直面することが多い．初心者にとってはリティー利用状況を示す．論文執筆にあたり CAD ソフ

CAD ソフトウエアのセットアップは最大の問題である．

トウエアが幅広く利用されていることが確認できる．

セットアップの後も CAD ソフトウエアが発する“難解

CAD ソフトウエアはチップ設計だけでなくチップ試作

なエラーメッセージ”でとまどうことも多い．このようの準備段階で利用される場合が多いため，研究の基本ア

な場合に力を発揮するものが VDEC メールグループでイデアを実証するツールとしての貢献度も大きい．まある．VDEC ユーザは VDEC のホームページから CAD

た，研究論文には最先端のプロセステクノロジが好んでメールグループや試作技術対応のユーザグループに登録利用される傾向にあり世界的には 32 nm CMOS, 22 nm

することができ，そこに直面する疑問点を投稿し，助け

CMOS, 14 nm CMOS による設計事例報告が増加してを求めることができる．メールグループの登録ユーザは

おり，VDEC においても最先端プロセステクノロジメ

図 1.2

VDEC2018.indb 3

ＶＤＥＣ事業の紹介と平成 年度事業報告ていることが確認できる．

1

章

ムにより LSI 設計の基本的項目を学習できるようになっ

VDEC 発足以来，集積回路に関係する研究が活性化され3

第このようなセミナー，フォーラムを通じた教育システ

1-1

29

VDEC メーリングリストの過去記事

2018/09/19 9:45

ニューの充実をはかっていきたい．加えて，More thanとして，LSI テスターや FIB 加工装置，EB 描画装置な

Moore が叫ばれており，MEMS 混載 CMOS メニューなどが研究目的に幅広く利用されることを期待する．

どの充実を図っていきたい．そのほかのファシリティー

1-1
第

4

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

図 1.3

VDEC を利用した発表文献数の推移

29

図 1.4

VDEC2018.indb 4

VDEC ファシリティー利用状況

2018/09/19 9:45

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエア

用形態となっている．ライセンス数は CAD の項目ごと

は，平成 30 年度は表 1.2.1 に示すツール群を全国の大学に 100 から 1000 程度のフローティングライセンスとなっに提供している．CAD ソフトウエアの利用は，図 1.2.1ており，全国の国・公・私立大学・高専において教育・に示す全国地域拠点校 10 箇所にライセンスサーバを設

研究目的に限り利用できるようになっている．

置し，全国各大学の利用者が手許の計算機にインストー

VDEC の CAD の利用，および「1.3 章」のチップ試

ルした CAD ソフトウエアを，最寄のライセンスサーバ

作の利用のためには，あらかじめユーザ登録が必要とにおいて認証を行うことで，ネットワークを利用した運なっている．

表 1.2.1

導入された CAD システム
用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーション，
論理合成，テスト生成，マクロセルを含むセルベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機能・回路シミュレー
ション，設計検証，回路抽出

Cadence Design Systems, Inc.

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テス
ト生成．マクロセルを含むセルベースの配置配線設計とバックアノテーション，回路シミュレーション，デバイ
スシミュレーション

Synopsys, Inc.

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システムの設計，検証

Keysight Technologies

Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

VDEC2018.indb 55章

図 1.2.1

1-2
第

名称

29

全国地域拠点校

2018/09/19 9:45

1.3
1.3.1

VLSI チップ試作

VLSI チップ試作の推移

また，平成 27 年度から定常試作として，ルネサスエレ
クトロニクス社 SOTB 65 nm CMOS 試作を開始した．

図 1.3.1 は，VDEC および，それに先行して行われた

また平成 28 年度にリコー電子デバイス株式会社によるパイロットプロジェクトでのチップ試作数の推移を示し

CMOS 0.6 um 高耐圧試作の検討および，三重富士通株たものである．
VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリは NEL社の CMOS 0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度
（1996

1-3

1.2μm（平成 11 年度からは，オン・セミコンダクター

第にて継続）が協力を開始し，平成 9 年度からはローム社

章

1

日立製作所の CMOS 0.35μm，平成 11 年度にはローム

ＶＤＥＣ事業の紹介と平成 年度事業報告

6

年 度 ）の VDEC 発 足 後， 日 本 モ ト ロ ー ラ 社 の CMOS

社 0.35μm がそれぞれ加わった．また，IP 開発プロジェ

29の CMOS 0.6μm が加わった．さらに平成 10 年度にはクトの一環として STARC 0.13μm の試作を行った．平成 13 年度から，日立製作所の CMOS 0.18μm のサービスを実施している．平成 14 年度は，広島大学岩田先生（a）設計チップ品種数の主導の下に，VDEC と MOSIS の協力による試作サー
ビスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，
東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μm SiGeBiCMOS のテスト試作を実施した．
平成 19 年度で終了した 90 nm CMOS の後継の先端プロ（b）設計チップ面積

セスの検討を平成 19 年度から開始し，平成 20 年度に
eShuttle 社の 65 nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体
回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の 40 nm CMOS による試作も開始した．一方で平成 23 年 9 月試作をもって CMOS
1.2μm を終了することとなったほか，平成 24 年度をもってルネサスエレクトロニクス社の 40 nm CMOS 試作が終了，平成 25 年 8 月シャトルをもって eShuttle 社の 65 nm CMOS 試作が終了した．CMOS 1.2μm の後継として，オンセミー三洋半導体製造社の協力により平成 24 年 10 月に CMOS 0.8μm のテスト試作を実施し，
平成 25 年度から定常試作として継続している．最先端（c）規格化した設計チップ面積

試作としては，平成 25 年度からフランス CMP を介して ST マイクロ社 FD-SOI 28 nm CMOS 試作を開始した．

VDEC2018.indb 6

図 1.3.1

チップ試作数・面積推移

2018/09/19 9:45

式会社による CMOS 40 nm 試作の検討を開始した．
図 1.3.1（a）は設計されたチップ品種数を示す．図中の棒グラフは，試作品種数の順調な増加を表しており，
VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，平成 14 年度に減少しているが，これはROHM 社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移
しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成 18 年度に 0.35μm が終了し，平成 19 年度以降 0.18μm への移行したことにより，試作数が 130 品種程度減少し，さ1-3

らに平成 19 年度に ASPLA 90 nmCMOS 試作が終了し，
VDEC チップ試作参加教員数・大学数の推移とその累計この減少傾向は試作面積においてさらに顕著で，試作

1に必要な設計規則などの，試作会社固有の機密情報にア

重なり，試作面積が大幅に減少する結果となっている．

クセスするための「機密保持契約」締結教員数は，ルネ

図 1.3.1（b）に設計されたチップ面積を示す．一方設計量

サスの 65 nm プロセスが 83 名，ロームの 0.18 um プロの指標として，図 1.3.1（c）に試作面積をそれぞれの試作

セスが 283 名，オンセミ三洋 0.8 um プロセスが 45 名とプロセスにおける特性寸法で規格化した，規格化試作面なっている．

ことから，プロセスの微細化に伴うチップ当たりおよび
面積当たりの設計工数の増大が試作数，試作面積の減少
主要因になっていることが考えられる．

1.3.2

平成 29 年度チップ試作概況

平成 29 年度は，表 1.3.1 に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第 2 章のチッ

また，図 1.3.2 にこれまでに試作に参加した教員数，

29

プ試作報告を参照されたい．

大学数の推移およびその累計を示す．また，チップ試作

表 1.3.1

ＶＤＥＣ事業の紹介と平成 年度事業報告

プロセスの微細化進展に伴い，集積度が向上することも積の傾向も併せて示す．こちらはまだ増加し続けている

7

章

られる．

図 1. 3. 2

第eShuttle 65 nm CMOS への移行に伴う試作数の減少がみ

平成 29 年度チップ試作日程○ CMOS 0.8 um（オンセミコンダクター三洋半導体製造）
試作申込締切設計締切

納品・試作完了

平成 29 年度第 1 回

2017/ 7/10

2017/10/ 2

2018/ 1/ 4

平成 29 年度第 2 回

2018/ 1/15

2018/ 3/26

2018/ 6/25

試作申込締切設計締切

納品・試作完了

平成29年度第1回（2017年7月試作）2017/ 5/21

2017/ 6/26

2017/ 9/21

平成29年度第4回（2018年10月試作）2017/ 9/ 7

2017/ 9/19

2017/12/19

平成29年度第2回（2017年11月試作）2017/ 8/ 7

2017/10/30

2018/ 1/31

平成29年度第3回（2018年3月試作）2017/11/27

2018/ 2/19

2018/ 5/28

試作申込締切設計締切

納品・試作完了

平成 29 年度第 1 回

2017/ 6/19

2017/ 7/18

2017/12/14

平成 29 年度第 2 回

2017/12/18

2018/ 2/23

2017/8 頃○ CMOS 0.18 um（ローム）○ SOTB 65 nm CMOS

VDEC2018.indb 7

2018/09/19 9:45

1.3.3ライブラリ・設計フロー整備状況を行ってきている．平成 21 年度にはアナログ設計向けの設計キット（PDK）の構築をローム 0.18 um CMOS 向VDEC におけるチップ試作（主にディジタル LSI 試作）けに行った．現状では，VDEC における各プロセスの試では，設計ライブラリの整備が重要である．VDEC では，作において，利用可能なライブラリは表 1.3.2 に示すと

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

おりとなっている．

ルを利用して，平成 8 年度から順次ライブラリ整備事業
表 1.3.2

VDEC で利用可能なライブラリ

プロセス

名称

ローム
0.18μm

ローム提供ライブラリ

・Synopsys 用論理合成ライブラリ
ローム提供
スタンダードセル，IO セル，
RAM（セルはすべてブラック ・VerilogXL 用シミュレーションライブラリ
ボックス）（CDROMにて配布）
・配置配線用 LEF/DEF ファイル

京大ライブラリ

京都大学小野寺研究室

1-3

内容

1

・Astro 用配置配線ライブラリ

章・VerilogXL 用シミュレーションライブラリ

ＶＤＥＣ事業の紹介と平成 年度事業報告

東大ライブラリ

ライブラリ情報は京都大学
小野寺研究室，東大 VDEC にてフロー構築

状況

・Synopsys 用論理合成ライブラリ

第

8

作成者

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Cadence Encounter 用配置配線ライブラリ

PDK

東京大学 VDEC

IC6.1 向け PDK

29

VDEC2018.indb 8

2018/09/19 9:45

1. 4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができな

間，に加え，VDEC EDA 環境におけるトランジスタレ

い存在である．平成 29 年度にも，CAD 利用のための技

ベル設計手法講習会・VDEC EDA 環境におけるトラン術セミナー，社会人のためのリフレッシュセミナー，若ジスタレベル設計手法講習会・VDEC 環境におけるデ手教官・学生のためのデザイナーズフォーラム等のセミ

ジタル LSI 測定講習会を VDEC 教員が講師となり開催

ナー，フォーラムを企画，実施した．

した．各コースに 40 名までの教員・学生の受講があり，【CAD 利用のための技術セミナー】

各ツールの使用方法や VDEC ライブラリを用いた VLSI
設計フローを修得している．また 3 月には上級者を対象

CAD 利用のための技術セミナーでは，VDEC で使用とした CAD 技術セミナーとして Cadence 2 種・4 日間，可能な Cadence，Synopsys，Agilent など CAD ベンダー

Synopsys 2 種・2 日間行った（表 1.4.1）．これら CAD 技のそれぞれの CAD ツールの操作方法等を各ツールベン

術セミナーへの参加要望は非常に大きく，これは CAD

ダーから講師を派遣していただき講習を行っている．ま技術セミナーに対する需要が依然として大きなことを表た，VDEC 環境での設計フローに関する講習も VDEC

しており，VDEC はこの状況に対応し，大規模な CAD

スタッフで実施している．平成 29 年度は，8 月と 9 月

技術セミナー開催の仕組みの整備を行ってきた．従来，に初心者を対象とした第 1 回の CAD 利用のための技術

東大もしくは VDEC 拠点校での開催であったが，今年セミナーを東京大学 VDEC で実施した．この技術セミ

度からは東大で開催し，それを VDEC 拠点校へストリー

ナーでは，Cadence のツールを 2 種・5 日間，Synopsys

ミング配信を行い，各拠点校でも CAD 講習会の受講かツールを 2 種・3 日間，Agilent のツールを 1 種・1 日可能となっている．

Synopsys DesignCompiler+PowerCompiler 講習会

東京大学

13

2017/08/17-18

Synopsys DesignCompiler+PowerCompiler 講習会

京都大学

1

2017/08/17-18

Synopsys DesignCompiler+PowerCompiler 講習会

大阪大学

6

2017/08/17-18

Synopsys DesignCompiler+PowerCompiler 講習会

広島大学

2

2017/08/22-23

Cadence Virtuoso ADE 講習会

東京大学

11

2017/08/22-23

Cadence Virtuoso ADE 講習会

東北大学

3

2017/08/22-23

Cadence Virtuoso ADE 講習会

京都大学

1

2017/08/22-23

Cadence Virtuoso ADE 講習会

広島大学

1

2017/08/22-23

Cadence Virtuoso ADE 講習会

秋田県立大

2

2017/09/6-8

Cadencee Virtuoso Layout 講習会

東京大学

15

2017/09/6-8

Cadencee Virtuoso Layout 講習会

京都大学

2

2017/09/6-8

Cadencee Virtuoso Layout 講習会

大阪大学

5

2017/09/6-8

Cadencee Virtuoso Layout 講習会

広島大学

1

2017/09/6-8

Cadencee Virtuoso Layout 講習会

秋田県立大

5

2017/09/13

Synopsys HSPICE 講習会

東京大学

8

2017/09/13

Synopsys HSPICE 講習会

東北大学

2

2017/09/13

Synopsys HSPICE 講習会

大阪大学

4

2017/09/13

Synopsys HSPICE 講習会

広島大学

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

2017/08/17-18

1

章

VDEC2018.indb 9

平成 29 年度 CAD 技術セミナー開催状況

9

第表 1.4.1

1-4

29

2018/09/19 9:45

Synopsys HSPICE 講習会

秋田県立大

5

2017/09/13

Synopsys HSPICE 講習会

有明高専

9

2017/09/14

Keysight Golden Gate 講習会

東京大学

9

2017/09/14

Keysight Golden Gate 講習会

大阪大学

1

2017/09/14

Keysight Golden Gate 講習会

広島大学

1

2017/09/14

Keysight Golden Gate 講習会

秋田県立大

5

2018/03/08-09

Cadence Innovus 講習会

東京大学

16

1-4

2018/03/08-09

Cadence Innovus 講習会

大阪大学

10

2018/03/08-09

Cadence Innovus 講習会

広島大学

3

2017/03/13

Synopsys XA-VCS CoSim 講習会

東京大学

13

2017/03/13

Synopsys XA-VCS CoSim 講習会

広島大学

2

2017/03/13

Synopsys XA-VCS CoSim 講習会

宮崎大学

1

2017/03/14

Synopsys IC Symplify 講習会

東京大学

19

2017/03/14

Synopsys IC Symplify 講習会

広島大学

2

2017/03/19-20

Cadence Allegro PCB + Sigrity 講習会

東京大学

13

2017/03/19-20

Cadence Allegro PCB + Sigrity 講習会

北海道大学

2

2017/03/19-20

Cadence Allegro PCB + Sigrity 講習会

広島大学

2

第

2017/09/13

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

29【社会人のためのリフレッシュセミナー】
平成 29 年度には，平成 28 年度に引き続き，集積回路産業に携わる職業人を対象にリフレッシュ教育として

3

半導体理工学研究センター（STARC），日本応用物理学会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることができ，大変効果的で有意義なセミナーとなった．

VLSI 設計に関する最新かつ高度の知識・技術の習得を

本年度は VLSI 設計に関する 4 つのコース，コース A：

目的として，社会人向けの「VLSI 設計リフレッシュセ

アナログ集積回路設計と演習（7/10～12 実施），コース

ミナー」を拠点大学教官および企業の第一線の設計者を

M1：MEMS 設計と演習（6/12～13 実施），コース M2:

講師に招き開催した（表 1.4.3）．

MEMS 試作と評価（7/18～20），コース R：RF-CMOS 集

このセミナーは主に社会人を対象として，演習を伴う積回路設計と演習（7/13～14 実施）を開催した．講師と最新の VLSI 設計技術の実践的教育を行うもので，平成

して大学・企業の集積回路研究・教育に携わる教官や

10 年度に文部省専門教育課の支援のもとでスタートし研究者を招聘し，VLSI 設計に関する講義や最新の CAD

たが，今年度は（財）
電気電子情報振興財団の協力（共催）

ツールを使用した実習をはじめ，最先端の VLSI 設計技を得，また文部省高等教育局専門教育課，日本電子機械術の紹介を行った．参加者はコース A, M1, M2, R それ協会（EIAJ），システム LSI 開発支援センター（VSAC），

ぞれ 19 名，14 名，12 名，3 名であった．

VDEC2018.indb 10

2018/09/19 9:45

1-4

リフレッシュセミナー開催状況

回路設計，回路シミュレーション
アナログ集積回路の特徴と役割
レイアウト設計，検証（DRC，LVS）
杉本泰博（中央大学），小野寺秀俊（京都大学）
小谷光司（東北大学）

コース M1 ：MEMS 設計と演習（2 日間）
MEMS の基礎 1 ：作製法
MEMS の基礎 2 ：動作原理
機構設計
レイアウト設計

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

コース A ：アナログ集積回路設計と演習（3 日間）

11

章

表 1.4.3

リフレッシュ教育会場風景（東大 VDEC セミナー室）

第図 1.4.2

29

三田吉郎（東京大学）

コース M2 ：MEMS 試作と評価（3 日間）
CAD 設計・解析
リソグラフィ，エッチング，リリース
振動解析測定三田吉郎（東京大学）

コース R ：CMOS-RF 集積回路設計と演習（2 日間）
変復調，多次元接続方式
回路の基本性能，トランシーバアーキテクチャ
要素回路，設計フロー
伊藤浩之（東京工業大学）

VDEC2018.indb 11

2018/09/19 9:45

【若手教官・学生のためのデザイナーズフォーラム】

した点，失敗事例と解決策，CAD 業界の裏話，研究室に於ける設計環境の構築法など，通常の研究会や学会な学生および若手教官を対象とした VDEC LSI デザイ

どでは得ることのできない情報を共有し，大学または研

ナーフォーラム（VDEC LSI Designers Forum）を開催し究室の枠を越えて研究者が連携を深めることを目的としている．VDEC LSI デザイナーフォーラムは，LSI 設計ている．今年は，9 月に福岡県二日市温泉にて開催され者が，互いの研究成果だけではなく，チップ設計で苦労た．35 人の参加者が集まる盛況であった．

表 1. 4. 4

デザイナーズフォーラムプログラム

9/4（月）
時間
12:00-12:30

会場受付

12:40-14:20

VDEC デザインアワード発表会 I

14:30-16:10

VDEC デザインアワード発表会 II

第16:20-17:40

VDEC デザインアワード発表会 III

1

章

19:00-VDEC デザインアワード表彰式＆懇親会

ＶＤＥＣ事業の紹介と平成 年度事業報告

9/5（火）

1-4
12

時間
9:00-10:00

VDEC アイディアコンテスト発表会

10:00-12:00

Ph.D 企画セッション

12:00-13:00

基調講演

13:00-13:10

閉会29

VDEC2018.indb 12

2018/09/19 9:45

1. 5装置の整備・運用・利用公開

VDEC では，大型装置公開事業すなわち，1 研究室で2017 年より LPKF Laser & Electronics

社との協力関は取得・維持管理が困難な装置を VDEC で代表して管係によって UV レーザプリント基板加工装置（ProtoLaser

理し，ユーザーは無償または廉価に利用するというス

U3）を武田先端知ビル 204 号室（VDEC バックエンド加

キームを，
「CAD」
「LSI マルチチップ」「テスト」とな工室）に導入した．本装置は 35μm 厚銅箔の他，各種材

らぶ 4 本柱の一つとして継続的に運用している．表 1.5.1

料をカットすることが可能である．

大型テスターと，その他のプロセス装置とに大別でき，

状況でもできるだけ多く利用機会を設けたいという思想

テスターは武田先端知ビル 1F，プロセス装置は武田地から，免許を持っている人間から一定期間装置利用法を下クリーンルームにある．プロセス装置は平成 24 年度

習得し，試験に合格したのち利用資格を与える「徒弟免より文部科学省「ナノテクノロジー・プラットフォーム」

許制度」を基本とした運用を行っている．利用者資格をに参加したことで，さらに多くのユーザーに対する支援有する者，資格者の同伴，ナノテク支援員の同伴，代行体制を整備することができている（ナノテクノロジー・といった様々な形態のスポット利用が可能である．個別

プラットフォームについては 1.8 節を参照いただきたの装置についての利用相談は，VDEC の教職員までお寄い．）．

せいただきたい．
装置一覧および利用公開状況項目
ロジック LSI
テストシス
テム

アナログ・
RF 測定システム

VDEC2018_1_5_J.indd 13

装置名

説明

利用公開状況
整備中

連絡先

EB テスター :IDS10000

動作状態におけるチップ表面の電位を観測することで動作・不良解析を行う．通常 LSI
テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテストを行える．

LSI テスター ：ADVANTEST T2000

256 ピン，512 MHz までのデジタル回路のテ 試験公開中
ストを行える．アナログオプションを整備中．

nanotech@sogo.t.u-tokyo.ac.jp

回路修正用
FIB:V400ACE

LSI パターンの設計ミス等による配線ショー 公開中ト，オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能．
加工ガスによりバルクシリコンを裏面から高速にポイントエッチング可能．

nanotech@sogo.t.u-tokyo.ac.jp

オートプローバ :PM-90-A

ウエハ上での LSI の動作検証を行うためのオートプローバ．上述の LSI テスターとドッキングして使用することが可能で，VDEC
において標準ピン配置で試作したチップを測定するためのプローブカードを備えている

希望に応じ利
用可能

nanotech@sogo.t.u-tokyo.ac.jp

DC パラメータ測定，容量測定，ネットワー
アナログ・RF 測定
装置一式 : B1500A， クアナライザ，スペクトラムアナライザ等
HP4156B，HP4284， の測定装置
etc

希望に応じ利用可能．但しVDEC の業務による利用を優先とする

nanotech@sogo.t.u-tokyo.ac.jp

低雑音マニュアルプ
ローバ : Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6 本まで）のほか，50 GHz までの測定が可能な高周波プローブを 2 本備える

nanotech@sogo.t.u-tokyo.ac.jp

低雑音・温度制御機構付きセミオー
トプローバ : Süss
Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウエハ温度を－50 ℃から 200 ℃まで制御可能．プローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能

希望に応じ利用可能．但しVDEC の業務による利用を優先とする
公開中

nanotech@sogo.t.u-tokyo.ac.jp

13

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

表 1.5.1

1-5

章装置の利用については，人的リソースが限られている

第に装置の一覧と利用公開の状況を示す．装置は VLSI 用

29

2018/09/19 10:08

ナノテク
ノロジー・
プラット
フォームの
主な装置

1-5
第

14

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

精密ボン
ディングシ
ステム系

29

VDEC2018_1_5_J.indd 14

公開中

マスク描画・ウエハ直描装置 :F5112+VD01

半導体製造用 2.3 mm 厚 5 インチマスクの描画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．参考描画寸法 50 nm L/S．

大面積高速電子線
描画装置 ：F7000SVD02

半導体製造用 2.3 mm 厚 5 インチマスクの描 公開中画およびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．キャラクタ
プロジェクション機能により，円形や三角形，斜め線などの高速・高精細描画が可能．
参考描画寸法 1 Xnm L/S．

塩素系プラズマエッ
チャー CE-S

Cl2，BCl3 を使った金属のプラズマエッチン
グが可能．

公開中

シリコン深掘りエッチング装置 MUC-21
ASE-Pegasus

ボッシュプロセスによる高速・高アスペク
ト比シリコン深掘りが可能．

公開中

UV レーザープリン
ト基板加工装置
LPKF ProtoLaser
U3

紫外線レーザを使い，35 μm までの銅箔やフレキシブル材料などのカット加工が可能．

公開中

FIB 装置 ：SII
XVision 200TB

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能．ナノテクノロジー・
プラットフォームにて利用可能．

公開中

ウェッジボンダー :Westbond 7476D

25 μmφアルミまたは金線によるウェッジ
ボンディングが可能

公開中

エポキシダ
イボンダー
Westbond7200C

精密マニュピレータにより，エポキシや銀ペーストを用いたチップ配置，細線の配線が可能

セミオートボンダー
Westbond 4700E

18 ～ 25 μmφの金細線を用いたボールボン
ディングまたはボールバンプの形成が可能

精密マニュアルフ
リップチップボ
ンダー Finetech
Fineplacer Lamda

15 mm 角までのチップ同士をテレビカメラで目視しながら接合することが可能．ランプ加熱による熱接合（超音波オプション購入可能）
位置合わせ精度 XY ±0.5 μm，θ=1 mrad．

nanotech@sogo.t.u-tokyo.ac.jp

2018/09/19 10:08

1.6

平成 30 年度の活動計画

平成 30 年度においても，従来の設計情報発信，CAD
ツール提供，チップ支援，寄附部門「D2T」の活動を継続する．

ポートを継続する．

【チップ試作支援】平 成 30 年 度 は， 平 成 29 年 度 か ら 引 き 続 き SOTB

【設計情報発信・セミナー開催】

65 nm CMOS, ローム株式会社の 0.18 um CMOS プロセ

本年度は，平成 9 年度より継続している CAD ツー

ス，CMP シャトルに乗る形で ST CMOS FDSOI 28 nm

ル利用法に関する技術セミナー，平成 10 年度から継続

およびオンセミ - 三洋半導体 0.8μm CMOS を定常試作としている社会人向けの「リフレッシュセミナー」，平成

して継続する（すでに一部の試作は進行中である）．なお，

8 年度より継続している若手のための「デザイナーズ

一部のチップ試作に関しては試作申込数が少ない場合にフォーラム」を継続して開催する．教科書，教材の整備

試作キャンセルとなることがある．また，平成 29 年度か充実を行なうことを予定している．

ら技術的相談を開始しているリコー電子デバイス株式会

1-6
15

第

社の 0.6 um 高耐圧 CMOS 試作および三重富士通株式会【CAD ツール提供】

社の 40 nm CMOS プロセスによる試作を開始する．

【そのほか】

成 27 年度もサポートしていく．これに加え平成 14 年

経済産業省・NEDO の「AI チップ開発加速のための度から導入した設計検証（Mentor: Caribra, ModelSim,

イノベーション推進事業」における「AI チップ開発を

Handel-C 等），平成 16 年度から導入したアナログ RF

加速する共通基盤技術の開発」」事業を受託することで設計ツール（Agilent: GoldenGate, ADS/RFDE）を継続し「AI チップ開発拠点」の整備を行う．具体的には，産業てサポートするとともに，平成 17 年度より提供を受け

技術総合研究所と共同で大規模 AI ディジタルチップ設ている Sharp 社 C ベース設計ツール（BachC）を継続し計検証向けのロジックエミュレータを導入するとともてサポートする．平成 20 年度より提供を開始しているに，産業応用可能な EDA ライセンスの整備運用を行う．

TOOL 社レイアウト表示プラットフォーム（Lavis）に関

なお，本事業は AI チップ開発加速に向け，AI チップのしても利用状況に基づき継続を行うとともに，平成 23

設計・評価・検証等の開発環境を中小・ベンチャー企業

年度からの SpringSoft 社の検証ツールは，SpringSoft 社に提供することを主眼としているが，AI に関連した集が Cadence 社に買収され Cadence 社のツール群として積回路分野における大学発の企業化の促進も目指し大学のサポートが継続されることになっている．また，回路からの利用の環境も整備を進める予定である．

シミュレーションツール
（Silvaco）ツールに関してもサ
表 1.7.1

ＶＤＥＣ事業の紹介と平成 年度事業報告

Cadence）, 下流設計
（Cadence）の各基本ツールを，平

1

章

上流設計
（Cadence, Synopsys），中流設計（Synopsys,

29

VDEC チップ試作スケジュール（平成 30 年度）【CMOS 0.8μm 2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 30 年度第 1 回

2018/ 4/16

2018/ 7/ 9

2018/10/ 1

2018/12/24

平成 30 年度第 2 回

2018/10/ 8

2019/ 1/15

2019/ 3/25

2019/ 6/24

試作申込締切設計締切

納品・試作完了

平成 30 年度第 1 回（2018 年 7 月試作）2018/ 4/ 2

2018/ 6/25

2018/10/12

平成 30 年度第 2 回（2018 年 9 月試作）2018/ 6/18

2018/ 9/10

2018/12/28【CMOS 0.18μm 1P5M（+MiM）】 ローム株式会社
試作申込開始平成30年度第3回（2018年11月試作）2018/ 5/21

2018/ 8/13

2018/11/ 5

2019/ 2/22

平成 30 年度第 4 回（2019 年 3 月試作）2018/ 9/10

2018/12/ 3

2019/ 2/25

2019/ 6/14

【FD-SOI CMOS 28 nm 1P10M】 ST マイクロ社
CMP の予定の通り．

VDEC2018.indb 15

2018/09/19 9:45

【SOTB CMOS 65 nm】
試作申込開始平成 30 年度第 1 回
平成 30 年度第 2 回

2018/ 8/13

試作申込締切設計締切

納品・試作完了

2018/ 6/18

2018/ 7/30

2019/ 2/ 2

2018/12/17

2019/ 1/28

2019/ 7/27

1-6
第

16

章

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

29

VDEC2018.indb 16

2018/09/19 9:45

1. 7

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します．
[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生： 神戸大学

瀧和男教授 （同社，代表取締役社長）

事 業 内 容：（1）Hyper LSI Design（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）
オリジナルライブラリ／ IP の販売（4）
チップ受託開発[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
白川功名誉教授 （同社，取締役）（2）IP 開発及び販売[3] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生： 九州工業大学

中村和之教授 （同社，代表取締役）

事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発（2）
メモリ LSI 自動設計ツールの開発[4] 株式会社エイアールテック （http://www. a-r-tec.jp/）
代表の先生： 広島大学

岩田穆名誉教授 （同社，代表取締役）

事 業 内 容：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）
基板雑音解析業務
（3）
企業との協力と人材育成[5] 有限会社石島電子技研 （http://ishi.main.jp/）

ＶＤＥＣ事業の紹介と平成 年度事業報告（3）
システムソリューション提供 / 設計支援ツール開発及び販売

1

章

事 業 内 容：（1）システム LSI 開発・設計受託

17

第代表の先生： 大阪大学

1-7

29

事 業 内 容：（1）ハードウエア開発（2）
ソフトウエア開発（3）
システム・コンサルティング

VDEC2018.indb 17

2018/09/19 9:45

1.8

超微細リソグラフィー・ナノ計測拠点

VDEC では，武田先端知ビルスーパークリーンルー

ループ・4 教育プロジェクトとなった．これは 2000 年

ムを工学部総合研究機構と共同で運用し，オープンな拠から 2004 年の利用研究グループ数の 14 倍（2016 年は 13点として全国の学・産・官に広く公開している．平成倍）である（図 1）．平成 29 年度の「利用報告書」は 168

23 年度で終了したナノテクノロジーネットワーク事業件であった．内訳は，①大企業による利用 29 件，②中に引き続き，東京大学を代表して平成 24 年度より開始

小企業による利用 4 件，③東京大学以外の大学による利された文部科学省ナノテクノロジープラットフォームの用 35 件，④公的機関による利用 9 件，⑤東京大学によ微細加工実施機関となって，「超微細リソグラフィー・る利用（共同研究を含む）91 件である．このほかいわゆ

ナノ計測拠点」を運営している．一研究室では取得維持

る「成果非公開（報告書を出さない・VDEC 関係者）研

が困難な装置群を，組織的に維持管理し，学内外，特に究」が 19 件ある．企業による利用が順調に増加してい学外の企業に公開するというプロジェクトである．平成

ることが特筆され，これはナノプラット開始後 5 年目を

27 年度より「微細加工プラットフォーム代表機関（京都

迎え，制度の存在が次第に知られてきているためであ第大学）」のサブセンターとして，主に東日本を担当する

る．最も利用されている装置は電子線描画装置であり，

1

章

コーディネータ業務を受託している．VDEC の微細加工

2017 年 4 月～2018 年 3 月の間に，月平均 202.8 枚（合計

拠点は，株式会社アドバンテスト社製の量産向け高速電

2434 枚）描画を行った．月平均描画枚数が 200 を超えた

ＶＤＥＣ事業の紹介と平成 年度事業報告

子線描画装置を改造して，1 cm 角から 8 インチ丸までのは統計開始以来 17 年間で初めてである．描画回数のの任意形状にまで描画できるようにした F5112+VD01 な

年次変化を図 2 に示す．絶えず右肩上がりの成長ではあ

1-8
18

29

らびに，8 インチまでの任意形状に描画できる柔軟性・

るが，外部共用率は 99％，すなわち利用可能な日には大面積描画性はそのままに，20 nm を切る解像度向上と，必ず誰かが利用をしていたという結果，装置の空き時間

機器中のステンシルの影像を精密に縮小投影する「キャがひっ迫しつつあり，描画枚数の伸びが一段落してい

ラクタ
（セル）
プロジェクション」に正式対応した後継機

る．新規リソグラフィ装置の導入等の工夫により，更なF7000S-VD02 を核に，武田先端知スーパークリーンルー

る利用スループットを向上すべく各方面と調整中であムでの活動を支援している．さらに，VLSI ファウンド

る．これだけ好評である理由の一つは，経験豊富な技術

リ活動の日本代表という立ち位置を最大限利用し，「フェ

支援者のアテンドによる技術補助利用，技術代行利用がニテックセミコンダクター」プロジェクトとの協業によ

好評を博しているためで，さらなる利用の向上が期待でり，VLSI を VDEC で試作し，ウエーハ状態の LSI の供

きる．国際的プレゼンスも高く，特にフランス共和国に給を受け，ナノテクプラットで MEMS 後加工するといおける同種のプロジェクトである「CNRS-RENATECH」

う新たな「More-Than-Moore」系の研究支援スキームをより名指しで依頼を受け，フランス共和国より博士エン

安定的に運用している．実績は極めて好調であり，平成ジニアを 1 年間受け入れ，技術交流を行った．

24 年度（ナノテクプラット開始時）から 28 年度末までに登録した研究グループ数は累積 270（前年度＋50）研究グ

URL:http://nanotechnet.t.u-tokyo.ac.jp/

図1

図2

武田先端知スーパークリーンルーム利用研究室の内訳

VDEC2018_1_8_J.indd 18

VDEC 電子線描画装置の月あたり平均描画枚数

2018/09/19 10:07

第 2 章 「アドバンテスト D2T 寄附研究部門」
活動報告

2. 1 「アドバンテスト D2T 寄附研究部門」の紹介
2.1.1

アドバンテスト D2T 寄附研究部門設立の趣旨

期（2016 年 10 月～2019 年 9 月予定）の二年目にあたり，研究・教育活動を継続させていただいております．
ま た 2017 年 度 は 米 国 Auburn University か ら Adit

これまでの VDEC の活動を通じ，多くの大学・高専

Singh 特任教授（2018 年 1 月～）を客員教員として招聘しで VLSI 設計・試作文化が根付き，活発な設計研究・教ており，VDEC の研究および教育活動に大きな力を与え育活動が行われています．

て頂いております．

このような状況の中，株式会社アドバンテストからの寄附金により，「アドバンテスト D2T 寄附研究部門」が2007 年 10 月に VDEC 内に設立されました．
「アドバン
テスト D2T 寄附研究部門」は，全国の学生に VLSI の設計からテストまで一貫した研究・教育環境を提供することで，テスト設計の専門家となりえる人材を育成すると

当研究部門の活動の詳細については，続く各章においてそれぞれ報告いたします．

2.1.2 アドバンテスト D2T 寄附研究部門構
成員
特任教授

藤田昌宏

ともに，SoC の設計に関する研究を支援することを目的

特任教授

Adit Singh（2018 年 1 月～）としております．従来，VDEC では VLSI の「設計・試作」

特任講師

肥後昭男（2017 年 10 月～）という面からの活動を重点的に行ってまいりましたが，特任講師

池野理門（～2017 年 9 月）「設計」だけでなく「テスト」の観点からも研究・教育

特任研究員

Parit Kanjanavirojkul（2017 年 4 月～2018 年のもと，国内の大学・高専における「テスト研究・教育」

共同研究員 山口隆弘（株式会社アドバンテスト研究所）の拠点としての活動を行っています．
当部門はこれまで 2007 年 10 月～2010 年 9 月（第 1 期），（～2017 年 12 月）
共同研究員 石田雅裕（株式会社アドバンテスト）（～

2010 年 10 月～2013 年 9 月（第2期），2013 年 10 月～
2016 年 9 月（第 3 期）の計 9 年間に渡るプロジェクトを2017 年 9 月）
共同研究員 浅見幸司（株式会社アドバンテスト）（2017

遂行してきました．2017 年度は 2016 年 10 月から株式会社アドバンテストのご厚意により新たに開始した第 4

19

3 月）

年 10 月～）
事務補佐員

岡崎真紀子

第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告の中心拠点となるべく“Design to Test（D2T）”の理念

2-1

2

29

VDEC2018.indb 19

2018/09/19 9:45

2. 2 「第 12 回 D2T シンポジウム」開催報告
2017 年 9 月 28 日（木）に，東京大学武田ホールにおい研究についての貴重な講演を頂きました．また，東京大て「第 12 回 D2T シンポジウム」を開催し，たくさんの学の高木信一教授と森川博之教授にも集積デバイスとア

皆様にご参加を頂きました．

プリケーションのそれぞれの立場から IoT と技術の関り

今回のシンポジウムでは，香港科技大の Tim Chengについての特別講演を頂きました．

教授，カーネギーメロン大学の Shawn Blanton 教授，カ

閉会後の懇親会まで多くの方にご参加を頂き，大変盛

イザースラウテルン工科大学の Wolfgang Kunz 教授と況な会となりましたことを改めて御礼申し上げるととも

Dominik Stoffel 教授の 4 名を招待講演者としてお招きに，今後開催される第 13 回シンポジウムへのご参加をし，「IoT とビッグデータ解析」をキーワードに最新の心よりお持ち申し上げる次第です．

2-2
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

20

2

29

VDEC2018.indb 20

2018/09/19 9:45

第 12 回 D2T シンポジウム開催プログラム
10:00

Opening Remarks
浅田邦博 / Kunihiro Asada（東京大学 VDEC センター長 / Director, VDEC, The University of Tokyo）
津久井幸一 / Koichi Tsukui（株式会社アドバンテスト常務執行役員社長室室長 / Managing Executive Officer
Executive Vice President, Corporate Relations Group, ADVANTEST Corporation）

10:30

Session 1（Chairman: Makoto Ikeda, The University of Tokyo）"Advanced MOS device technology for ultra-low power IoT applications"高木信一 / Shinichi Takagi（東京大学 / The University of Tokyo）"Going Digital: Transformation of Society, Industry, and Life"
森川博之 / Hiroyuki Morikawa（東京大学 / The University of Tokyo）

12:00

Lunch

13:15

Session 2（Chairman: Tetsuya Iizuka, The University of Tokyo）"Power Supply Impedance Emulation to Eliminate Overkills and Underkills due to the Impedance Difference between
ATE and Customer Board"
名倉徹 / Toru Nakura（東京大学 / The University of Tokyo）"Common Pitfalls in Application of a Threshold Detection Comparator to a Continuous-Time Level Crossing
Quantization"
山口隆弘 / Takahiro J. Yamaguchi（アドバンテスト研究所 / Advantest Laboratories Ltd., 東京大学 / The
University of Tokyo）

14:05

Break

14:15

Session 3（Chairman: Yoshio Mita, The University of Tokyo）"Variation and Failure Characterization Through Test Data Analytics"
Kwang Ting Cheng（Hong Kong University of Science and Technology）"Test-Chip Design for Yield Learning at the 7 nm Technology Node"
Shawn Blanton（Carnegie Mellon University）

2-2

Coffee Break

16:15

Session 4（Chairman: Masahiro Fujita, The University of Tokyo）
Rethinking Design in the IoT Era - How Formal Methods Help to Meet the Challenges"
Wolfgang Kunz（Technische Universität Kaiserslautern）"Software in a Hardware View: New Models for Firmware Development and Safety Analysis in IoT Systems"
Dominik Stoffel（Technische Universität Kaiserslautern）

17:45

Closing

18:00

Reception

第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

21
15:45

2

29

VDEC2018.indb 21

2018/09/19 9:45

2. 3

研究活動報告より，提案手法が二つの電源環境間に生じる試験結果

高精度波形測定技術の不一致を解消できることを実証した．

山口隆弘，Parit Kanjanavirojkul，Nguyen Ngoc Mai-Khanh，池野理門，飯塚哲也，
浅田邦博
確率的アナログ - デジタル変換器（Stochastic Analog
to Digital Converter; ADC）に基づく高精度サブレン

2-3
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

22

2

29

広帯域周波数拡散向け高性能 ADC との応用
浅見幸司，Byambadorj Zolboo，肥後昭男，飯塚哲也，
浅田邦博

ジ型 ADC の研究を行っている．プロセスばらつきや

IoT などで使用される低価格の RF デバイスを，低コ

電圧，温度の変動によって生じるコンパレータのオフ

ストで高性能に測定するための圧縮サンプリング方式

セットは ADC 特性の劣化の原因となる．一方，確率の研究を行っている．本年度は Modulated Wideband

的 ADC 方式ではオフセットのランダムばらつきの正Conver ter の研究・調査をおこなってきた．任意波形

規分布を利用して精度を向上する．

を用いて再生誤差を評価した結果，変調波形のメイン

サブレンジ型 ADC システムの初段にあたるフラッロブだけでなく，サイドロブ帯域までの再生が必要でシュ型 ADC のデータ変換エラーを小さくする改良をあることがわかった．そこで再生誤差と ADC 性能（分すすめた．変換エラーの原因が，急峻なイネーブル信

解能，変換レート），チャネル数の関係性を表す指標

号の変化に起因するコンパレータ入力部の PMOSFET（Cost of ADC）の作成が必要となることがわかった．

のソース電位の変動にあることを明らかにした．入力

今後，Cost of ADC，拡散符号と再生アルゴリズム，チャ

信号の速度や電位などの回路動作条件の絞り込みと，

ネル間ミスマッチ補正などの課題について検討を進め

差動電流の積分の開始タイミングを遅らせる回路を追ていく．

加して電位変動中の不安定期間の電流を捨てるなどのコンパレータ回路の改良を行った．
高速高精度電子線描画技術
池野理門，肥後昭男，三田吉郎，浅田邦博
電源環境の評価・テスト技術

電子線直描（Electron Beam Direct Writing; EBDW）

石田雅裕，寺尾直樹，池野理門，名倉徹，飯塚哲也，

によるマスクレス露光は，安価かつ短 turn-around浅田邦博

time（TAT）の露光技術としての期待が大きい一方で半導体プロセスの微細化により電源電圧が低下する

低いスループットやビーム形状に起因する図形再現性

一方で，高集積化により半導体デバイスの電源電流はに課題があるとされている．我々は，キャラクタプロ

増加傾向にある．このため，相対的にデバイス電源のジェクション（Character Projection; CP）方式を活用

電圧誤差・ノイズが増大し，デバイス試験時／実動作

しながら上記の課題を克服し，MEMS やフォトニク

時の電源品質（パワーインテグリティ）が重要となっス等の幅広い露光対象に対して有効な高速電子線直描ている．本研究では，半導体デバイスのオンチップ電処理環境を構築するための研究を行っている．

源ノードにおける電源品質を評価するための電源ネッ

今年度は，CP 方式と Variable-Shaped Beam（VSB）

トワーク・モデル化技術と，フィードバック方式をも方式を組み合わせて高速・高精度に露光する EB 描画

ちいた新しい電源品質制御技術の構築を目指す．

手法における描画結果評価の高精度化のためのレジス

本年度は，
電源品質制御技術について，フィードバッ

トおよび現像プロセスの検討を進めた．また VDEC 武

ク制御で任意の電源特性を模擬する技術について，イ田クリーンルームの F7000S 描画機のさらなる性能とンピーダンスの直列接続を多段フィードバック型デジ

ユーザの利便性を向上するための新規 CP マスクにつタルフィルタによって構成する新手法を提案し，それいての検討をおこなっている．さらに，露光中の電子

らを含む実証実験を行った．また，本手法の多ピン化線照射によるウェハの温度上昇や，エッジ形状の光導対応への拡張法を検討し，シミュレーションによる手波路伝播損失特性への影響を，数値解析手法を用いて法の検証を行った．さらに，FPGA をもちいた実験に評価した．

VDEC2018.indb 22

2018/09/19 9:45

2. 4

研究発表

国際会議・国際シンポジウム・
国際ワークショップ[1]

国内会議・研究会等[1]杉山泰基，飯塚哲也，山口隆弘，名倉徹，浅田邦博

Naoki Terao, Tor u Nakura, Masahiro Ishida, Rimon「統計的コンパレータを用いたレベルクロス検出手法

Ikeno, Takashi Kusaka, Tetsuya Iizuka, and Kunihiroの性能解」信学技報，vol. 117, no. 344, ICD2017-54, pp.

A s a d a ,“E x t e n s i o n o f P o w e r S u p p l y I m p e d a n c e

15-20, 2017 年 12 月

Emulation Method on ATE for Multiple Power Domain,”
22nd IEEE European Test Symposium（ETS 2017）, May
2017.（best paper award 受賞）

2-4
第 章 「アドバンテスト D2T 寄附研究部門」平成 年度活動報告

23

2

29

VDEC2018.indb 23

2018/09/19 9:45

VDEC2018.indb 24

2018/09/19 9:45

第3章
チップ試作結果報告

VDEC2018.indb 25

2018/09/19 9:45

3. 1

試作ラン別一覧

平成２８年度オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08162）
題

名

大

学

名

東京電機大学大学院工学研究科電気電子工
CMOS ディジタル・アナログ回路の設計

学専攻
東京電機大学工学部電気電子工学科
東京電機大学工学部電子システム工学科

ダブルテールラッチ型コンパレータ・シフトレジスタ回路及びカナリア FF を導入した 3 ビット加算器
MEMS マイクロロボット用の任意の出力パターンを生成可能な
ハードウェアニューラルネットワーク
ハードウェアニューラルネットワーク用のカレントミラー回路の構造改善

東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

研

究

者

保坂 啓介
荒井 建輝，水野 あかり
小松 聡
倉田 翼，澤田 颯斗

田中 大介，田中 泰介，内海 裕

日本大学理工学部

35

35

小松 聡
田中 大介，田中 泰介，内海 裕
人，内木場 文男，齊藤 健

日本大学理工学部

掲載頁

人，内木場 文男，齊藤 健

35

36

平成２９年度オンセミコンダクター―三洋 CMOS 0.8um 試作 （OS08171）
題

名MEMS マイクロロボットに実装可能な低容量型ハードウェア
ニューラルネットワーク
低容量型ハードウェアニューラルネットワークの測定用 TEG
チップ

大

学

名

研

究

者

田中 大介，田中 泰介，内海 裕

日本大学理工学部

人，内木場 文男，齊藤 健
田中 大介，田中 泰介，内海 裕

日本大学理工学部

掲載頁
37

人，内木場 文男，齊藤 健

37

研

掲載頁

平成２８年度第５回ローム CMOS 0.18um 試作 （RO18165）
題

名An active quenching circuit with variable hold-off time for

大

学

名

究

者

東京大学工学系研究科
東京大学 VDEC

楊驍
飯塚 哲也，名倉 徹，浅田 邦博

Single photon avalanche diode with very large area for

東京大学工学系研究科

楊驍characteristics measurement東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換

東京大学工学系研究科

伊藤 貴亮，名倉 徹

器

東京大学 VDEC

飯塚 哲也，浅田 邦博

東京大学工学部

榎本 隆一

東京大学 VDEC

飯塚 哲也，浅田 邦博

東京大学工学系研究科

名倉 徹

single photon avalanche diode after-pulsing probability
measurement

38

38

38

3-1

階層型時間-デジタル変換器

26

RF 回路 TEG

岡山県立大学情報工学部

伊藤 信之，北野 大志，坂本 裕太

39

第
３
章

設計実習・フリーラジカルセンサ

金沢大学集積回路工学研究室

北川 章夫

39

齋藤 匠
小松 聡

40

チ
ッ
プ
試
作
報
告

低電圧動作レベルクロッシング ADC に向けたランプ信号生成回
路とコンパレータ回路
フェーズインターポレーター，3 線 3 相式シリアルインター
フェイス，オンチップアンテナ通信回路，スキュー調整回路
温度センサ，擬似乱数発生回路，フラッシュ ADC，オンチップ
アンテナ通信回路
スイッチト・カレント黄金比エンコーダテスト回路

東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科
芝浦工業大学工学部
芝浦工業大学工学部

堀尾 喜彦

東京電機大学大学院工学研究科

藤野 隆良

広島大学工学研究科
広島大学ナノデバイス・バイオ融合科学研
究所

血糖値センサに利用する VCO の試作

佐々木 昌浩，石井 雅樹，黒部 友朗，井山 景喬，梅田 将馬

東北大学電気通信研究所
広島大学先端物質科学研究科

Vector-Quantization Compression Circuit with On-Chip
Learning Ability and Integrated High-Speed Image Sensor

佐々木 昌浩，木村 匠，田中 飛意郎，梅田 将馬，神庭 直人

39

40

40

41

Huang Zungkai
An Fengwei

41

Mattausch Hans Juergen

中央大学理工学部電気電子情報通信工学科

杉本 泰博，磯野 友寛，鈴木 統

中央大学理工学部電気電子情報通信工学専
攻万，野口 純平，星 佑太
山室 雄哉，藤森 賢人

41

田中 徹
ゲイン及び帯域切替可能な生体信号処理用 LSI

東北大学医工学研究科

清山 浩司

長崎総合科学大学工学研究科
東北大学工学研究科

竹澤 好樹，下川 賢士，QIAN
ZHENGYANG，宇野 正真，伊藤42

圭太
TDC 要素回路回路
チョッパ式昇圧回路

神奈川大学工学部

島健

芝浦工業大学理工学研究科

Nicodimus Retdian

電気通信大学情報・ネットワーク工学専攻

鈴木 康介，石橋 孝一郎，範 公可4242確率的フラッシュ AD 変換器の試作

北見工業大学大学院工学研究科

アナログ回路用ライブラリ及び素子評価

高知工科大学システム工学群

ジッタシェーパーを用いたΔΣDAC と FIR フィルタ構成のスイッチドキャパシタ型を用いたΔΣADC

杉本 俊貴，高橋 卓人，谷本 洋，
吉澤 真吾

43

橘 昌良，岡崎 泰士

43

嘉藤 貴博，安藤 健吾，吉田 知

法政大学理工学部朗，増田 秀太

43

0.18μmCMOS プロセスを用いた同期型ノッチフィルタ制御用

慶應義塾大学理工学部

中野 誠彦

回路の試作

慶應義塾大学理工学研究科

伊藤 孝太，田中 稜也，出口 卓己

44

兵庫県立大学大学院工学研究科

藤原 潤，前中 一介

44

超低電力身体モニタリングシステムのための心電処理用アナロ
グ・デジタル回路
位相同期回路の干渉ノイズ検証用 TEG
光受信用アナログフロントエンド回路 TEG３

大阪工業大学大学院工学研究科

小林 茉祐，増井 優也，藤居 尚
博，吉村 勉44

岐阜大学大学院工学研究科

小島 拓也

岐阜大学大学院自然科学技術研究科

國枝 衛，田中 智孝，中村 誠

45

研

掲載頁

平成２９年度第１回ローム CMOS 0.18um 試作 （RO18171）
題

名

磁界観測を用いた電流分布推定による電源網解析手法の評価回
路

誘電体導波路向けオンチップ結合器
雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換器
階層型時間-デジタル変換器

大

学

名

究

者

東京大学工学部

高橋 奈悟

東京大学 VDEC

飯塚 哲也，浅田 邦博

東京大学工学系研究科

名倉 徹

東京大学工学部

山﨑 大輔

東京大学 VDEC

飯塚 哲也，浅田 邦博

東京大学工学系研究科

名倉 徹

東京大学工学系研究科
東京大学 VDEC

伊藤 貴亮，名倉 徹
飯塚 哲也，浅田 邦博

東京大学工学部

榎本 隆一

東京大学 VDEC

飯塚 哲也，浅田 邦博

東京大学工学系研究科

名倉 徹

Single photon avalanche diode with very large area for

東京大学工学系研究科

楊驍characteristics measurement (II)東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

32x32 SPAD array sensor with asynchronous current logic

東京大学工学系研究科

楊驍

event discriminator

東京大学 VDEC

飯塚 哲也，名倉 徹，浅田 邦博

46

46

46

47

47

47

立命館大学大学院情報理工学研究科

木村 知也，宮川 尚之，坂野 達也

立命館大学情報理工学部

鈴木 智之，今川 隆司，越智 裕之

48

半導体分配器中部大学全学共通教育部

宮本 順一

48

低電圧動作機器向けのレベルクロッシング ADC に向けたヒステ

東京電機大学大学院工学研究科電気電子工学専攻

齋藤 匠，倉田 翼

キャパシタ容量を抑えたチャージポンプ回路 TEG ほか

リシスコンパレータ回路、およびオンチップオシロスコープに向けたサブレンジング ADC

DLL 回路,PLL 回路,CDC 回路

東京電機大学工学部電気電子工学科
東京電機大学工学部電子システム工学科
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

フラッシュ ADC，スキュー調整回路，オンチップアンテナ通信
回路，温度センサ
神経回路ネットワーク構築のための軸索モデルおよび嗅覚セン
サの試作
ニューロモーフィックシステム－セルラニューラルネットワー
ク－25x25
部分露光型イメージセンサの特性評価用 TEG
テスト時の消費電力増加に伴う遅延を測定する回路の評価用
チップ
低消費電力且つ gm 一定レールツーレールオペアンプ

芝浦工業大学工学部

松本 幸大

48

小松 聡
生方 慎也，横井 貴也，保坂 啓介
小松 聡
佐々木 昌浩，石井 雅樹，神庭 直

2749人，梅田 将馬，黒部 友朗

49

日本大学理工学部

佐々木 芳樹，小澤 俊佑

49

龍谷大学理工学部

木村 睦

50

茨城大学工学部

木村 孝之

50

九州工業大学情報工学府
電気通信大学情報・ネットワーク工学専攻

キャリー先読み式 4 ビット乗算回路およびカウンター回路

電気通信大学情報・ネットワーク工学

遅延故障検査容易化回路および IC 間配線の電気的検査容易化回路の試作

徳島大学大学院先端技術科学教育部
徳島大学大学院社会産業理工学研究部

本田 敦，徳元 正陽，温 暁青，宮
瀬 紘平

50

伊藤 孝幸，石橋 孝一郎，範 公可51

続池 一樹，高橋 誠，石橋 孝一郎，範 公可51

大谷 航平，岡本 匡史，河口 巧，
河塚 信吾，薮井 大輔，神田 道也，平井 智士

51

四柳 浩之
ダウンコンバーティング ADC・ピーキングカレントミラーの試作
確率的比較器アレイを用いるサブレンジング型ＡＤ変換器

北見工業大学大学院工学研究科

北田 昂成，杉本 俊貴，谷本 洋，
吉澤 真吾

東京大学 D2T 寄付研究部門、VDEC

Kanjanavirojkul Parit，池野 理門

東京大学 VDEC

Mai-Khanh Nguyen Ngoc

評価用の１２７個比較器確率的比較器アレイと４ビットフラ東京大学 D2T 寄付研究部門、VDEC

Kanjanavirojkul Parit，池野 理門

シュ型ＡＤ変換器

東京大学 VDEC

Mai-Khanh Nguyen Ngoc

3-1

52

52

52

第
３
章
チ
ッ
プ
試
作
報
告

アナログ回路用ライブラリ及び素子評価
Coarse-fine 型 ADC に用いる SARADC と リングオシレータを用いた PLL

高知工科大学システム工学群
高知工科大学院基盤工学専攻

橘 昌義，猪岡 柚香，榊原 伊織
岡崎 泰士，武内 智哉

高知工科大学システム工学群

清水 大輔
嘉藤 貴博，吉田 知朗，鏑木 彩

法政大学理工学部加，七田 洸介

53

53

中野 誠彦，河添 翔平

0.18μmCMOS プロセスを用いた脳波測定用全差動チョッパ増慶應義塾大学理工学部

幅器の改良

慶應義塾大学理工学研究科

自立動作可能 LSI チップのための各要素回路の改良

慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦，外村 崇史
五十嵐 一真，銭林 大悟

超低電力身体モニタリングシステムのための回路ライブラリ開

兵庫県立大学大学院工学研究科

藤原 潤，前中 一介

発

兵庫県立大学工学部

北田 友嗣

リング発振回路の特性評価

東京大学生産技術研究所

加賀谷 司，羅 揚，山内 善高，高
宮真

54

渡邊 実

55

渡邊 実

55

伊藤 孝太，田中 稜也，出口 卓己

静岡大学大学院総合科学技術研究科工学専

耐放射線・光再構成型ゲートアレイ

攻耐放射線・光再構成型ゲートアレイ（２）パルス幅制御するニューロモルフィック集積回路

53

福岡 龍人
54

54

中央大学理工学研究科

竹内 健，鶴見 洸太，鈴木 健太

中央大学理工学部

能美 奨，坂東 昭太郎

55

平成２９年度第２回ローム CMOS 0.18um 試作 （RO18172）
題

名

チ
ッ
プ
試
作
報
告

研

究

者

掲載頁
56

電源ノイズ低減効果測定用チップ TEG2

東京大学工学系研究科

名倉 徹

56

電源ノイズ低減効果測定用チップ TEG3

東京大学工学系研究科

名倉 徹

56

電源ノイズ低減効果測定用チップ TEG4

東京大学工学系研究科

名倉 徹

57

生体信号取得用回路

東京大学工学系研究科

名倉 徹

57

立命館大学大学院情報理工学研究科

宮川 尚之，木村 知也

立命館大学情報理工学部

今川 隆司，越智 裕之

立命館大学大学院情報理工学研究科

坂野 達也，宮川 尚之，木村 知也

立命館大学情報理工学部

田中 一平，今川 隆司，越智 裕之

58

東海大学情報通信学部

福原 雅朗

58

対称型 NOR アーキテクチャを用いた CAROM

第
３
章

名
名倉 徹

低電圧で動作する温度センサ回路 TEG ほか

28

学

東京大学工学系研究科

高耐圧トランジスタのゲート容量等測定用 TEG ほか

3-1

大電源ノイズ低減効果測定用チップ TEG1

伊藤 信之，北野 大志，坂本 裕

RF 回路 TEG

岡山県立大学情報工学部

低電圧動作機器向けのレベルクロッシング ADC に向けた、自己校正機能付きヒステリシスコンパレータ回路および MEMS 加速

東京電機大学大学院工学研究科電気電子工学専攻

度センサに向けた逐次比較型容量-ディジタル変換回路

東京電機大学工学部電子システム工学科

容量型湿度センサを用いた発汗センサテストチップ

オンチップ太陽電池と低入力電力向け整流回路
様々なアナログ回路の入出力特性を測定可能な CMOS イメージセンサ
神経回路ネットワーク構築のための神経細胞モデルおよび網膜モデルの試作
ニューロモーフィックシステム－セルラニューラルネットワー
ク－25x25（リピート作製）

三谷 勇介，宮地 幸祐，上口 光
滝 信州大学
修士

58

59

59

道上 僚太

課程

大山 健，濱垣 秀樹，清山 浩司，

長崎総合科学大学新技術創成研究所

田中 義人

秋田県立大学システム科学技術学部

宇佐美 蓮，菊地 杜斗，小谷 光司

60

東京理科大学工学研究科

荒谷 智広，浜本 隆之

60

日本大学理工学部
龍谷大学理工学部

長崎総合科学大学工学研究科
東北大学工学研究科
東北大学工学部

スーパーピクセルを用いた物体境界の明瞭な距離画像生成回路

小松 聡

信州大学工学部

東北大学医工学研究科
ゲイン及び帯域切替可能な生体信号処理用 LSI

齋藤 匠，横井 貴也

信州大学大学院理工学研究科
長崎総合科学大学大学院工学研究科

電界電子放出型電子源の基礎検討

太，八木 希知57

金沢大学理工研究域電子情報学系

佐々木 芳樹，小澤 俊佑，白江 健

59

太郎

60

木村 睦

61

田中 徹
清山 浩司
竹澤 好樹，下川 賢士，QIAN

61

ZHENGYANG，Lee Karmun
矢吹 僚介
深山 正幸

61

神田 道也，新開 颯馬，大塚 諒
遅延故障・断線故障および IC 間配線の検査用の各種検査容易化

徳島大学大学院先端技術科学教育部

哉，河野 潤平，佐藤 聡観，西川

回路の試作

徳島大学大学院社会産業理工学研究部

拓人，松本 悠汰

62

四柳 浩之
アナログ回路用ライブラリ及び素子評価
ランダム遅延素子を用いた耐タンパ非同期式暗号化回路改訂版

高知工科大学システム工学群

橘 昌良，猪岡 柚香

高知工科大学院基盤工学専攻

武内 智哉

62

弘前大学大学院理工学研究科

豊嶋 太樹，今井 雅

62

2 次 RC 積分器のΔΣADC と ばらつきを抑えるために DEM を用いたΔΣTDC

法政大学理工学部

嘉藤 貴博，吉田 知朗，鏑木 彩
加，七田 洸介

九州工業大学大学院情報工学府

山口 翔吾，肥後 知樹

九州工業大学中村 和之

3 次元積層チップの発熱温度解析に向けた改良チップ

芝浦工業大学大学院理工学研究科
芝浦工業大学工学部

堀米 亮汰
宇佐美 公良0.18μmCMOS プロセスを用いた同期型ノッチフィルタ制御用
回路の改良

慶應義塾大学理工学部
慶應義塾大学理工学研究科

電源スタック型回路構造における中間電位安定性評価回路

自立動作可能 LSI チップのための各要素回路の改良
インピーダンス計測検証回路

63

中野 誠彦，河添 翔平
伊藤 孝太，田中 稜也，出口 卓

64己，福岡 龍人
中野 誠彦，外村 崇史

慶應義塾大学理工学研究科

五十嵐 一真，銭林 大悟

64

二川 雅登

64

渡邊 実

65

静岡大学工学部電気電子工学科

ニューラルネットワークの積和演算に用いられるクロスバー型

中央大学理工学研究科

竹内 健，鶴見 洸太，鈴木 健太

ReRAM に向けた書き込み電圧生成回路

中央大学理工学部

能美 奨，坂東 昭太郎

路 TEG

63

慶應義塾大学理工学部

ソフトエラー耐性試験向け・光再構成型ゲートアレイ（１）自己および相互干渉ノイズ検証用 PLL 回路とデューティ補正回

63

大阪工業大学大学院工学研究科

光プローブ電流センサ向け光電流変換 CMOS アナログフロント

信州大学大学院総合理工学研究科

エンド回路の広帯域化及び低オフセット化

信州大学工学部

小島 勇輝，増井 優也，小林 茉
祐，吉村 勉

65

65

上倉 宇晴，皛木 憲太郎，宮地 幸
祐

66

赤羽 和哉

平成２９年度第３回ローム CMOS 0.18um 試作 （RO18174）
題

名

生体信号取得用回路

大学

名東京大学工学系研究科

研

究

者

名倉 徹

67

Kanjanavrojkul Parit，Iizuka

フリップチップ基板検証用マイクロストリップ線路

東京大学 VDEC

フリップチップ実装用・高分解能パルス縮小型時間-デジタル変東京大学 VDEC
東京大学工学部

飯塚 哲也，浅田 邦博
榎本 隆一

東京大学工学系研究科

名倉 徹

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換

東京大学工学系研究科

伊藤 貴亮，名倉 徹

器

東京大学 VDEC

飯塚 哲也，浅田 邦博

換器

Magnetic Probe for VLSI power supply network analysis

Magnetic Probe for VLSI power supply network analysis

掲載頁

Tetsuya，Asada Kunihiro

67

67

68

Mai-Khanh Nguyen Ngoc，Iizu-

東京大学 VDEC

ka Tetsuya，Asada Kunihiro

東京大学工学部

68

Takahashi Daigo
Mai-Khanh Nguyen Ngoc，Iizuka Tetsuya，Asada Kunihiro

東京大学 VDEC
東京大学工学部

68

Takahashi Daigo

29

東京大学工学部

山﨑 大輔

東京大学 VDEC
東京大学工学系研究科

飯塚 哲也，浅田 邦博
名倉 徹

東京大学工学部

山﨑 大輔

東京大学 VDEC

飯塚 哲也，浅田 邦博

東京大学工学系研究科

名倉 徹

半導体分配器中部大学全学共通教育部

宮本 順一

69

IoT のためのアナログ回路 TEG

広島工業大学工学部/電子情報工学科

升井 義博

70

龍谷大学理工学部

木村 睦

70

積層型 3 次元 IC のチップ内の温度分布の解析

富山県立大学工学部

牛田 慧，岩田 栄之，松田 敏弘

70

弱反転領域の電流式を検証するための MOS トランジスタ TEG

埼玉工業大学工学部

吉澤 浩和

71

符号化・復号回路

上智大学理工学部

林等

71

渡邊 実

71

誘電体導波路向けオンチップ結合器

誘電体導波路向けオンチップ結合器

ニューロモーフィックシステム－セルラニューラルネットワー
ク－32x32

ソフトエラー耐性試験向け・光再構成型ゲートアレイ（２）逓倍用 DLL 回路を用いた両エッジ型注入同期 PLL 回路の特性評
価 TEG

大阪工業大学大学院工学研究科

小島 勇輝，増井 優也，小林 茉
祐，吉村 勉

69

名RF アナログ設計用 TEG
バックゲート電圧制御発振器を用いた A/D 変換器の試作
新イジング LSI

大

学

名

研

究

者

第
３
章

69

72

平成２８年度第２回ルネサス CMOS 65nm 試作 （RS65162）
題

3-1

掲載頁

金沢大学集積回路工学研究室

北川 章夫，成 浩偉

大阪工業大学工学部

木原 崇雄

大阪工業大学大学院工学研究科

吉尾 恒洋，高橋 克樹

73

東京理科大学工学部

串原 健太

73

73

チ
ッ
プ
試
作
報
告

Object-Detection Coprocessor with HOG-Feature Extractor，General-Purpose Normalization Engine and SVM
Classifier

広島大学先端物質科学研究科
広島大学工学研究科
広島大学ナノデバイス・バイオ融合科学研
究所

Luo Aiwen
Zhang Xiangyu，An Fengwei

73

Mattausch Hans Juergen

65nm SOTB プロセスを用いた小型昇圧回路

奈良先端科学技術大学院大学物質創成科学研究科

笹川 清隆，春田 牧人，野田 俊
彦，徳田 崇，太田 淳

74

ワイヤレスセンサネットワーク向け低電力外温度センサ回路

電気通信大学情報・ネットワーク工学専攻

新居 慎也，石橋 孝一郎，範 公可74

SSS OOK Transmitter

電気通信大学情報・ネットワーク工学専攻

大畠 知之，石橋 孝一郎，範 公可

74

プログラマブル大規模積和演算アクセラレータの試作

大阪大学情報科学研究科
高知工科大学システム工学群

橋本 昌宜
密山 幸男

74

電源電圧モニタリング搭載非接触給電・液中微粒子操作チップ

大阪大学大学院工学研究科

井上 泰佑，松岡 俊匡

75

耐ソフトエラーフリップフロップと放射線起因パルス測定回路
リングオシレータのランダムテレグラフノイズによる周波数変動自動測定回路京都工芸繊維大学電子システム工学専攻
京都工芸繊維大学電子システム工学専攻

丸岡 晴喜，山田 晃大，古田 潤，
小林 和淑
岸田 亮，駒脇 拓弥，古田 潤，小
林 和淑

75

75

平成２９年度第１回ルネサス CMOS 65nm 試作 （RS65171）
題

名ツインタワー用共有メモリ SMTT

Deep Neural Network Accelerator SNACC

ツインタワー用ホストプロセッサ GeyserTT

大

学

名

慶應義塾大学理工学部
芝浦工業大学工学部
東京大学工学部
慶應義塾大学理工学部
東京農工大学工学部
慶應義塾大学理工学部
京都大学情報学研究科

低電圧安定動作のための回路特性評価回路

ビアスイッチ FPGA アーキテクチャを模擬した論理ブロックア
レイのテスト回路
CMS-OOK TRX

3-1
30

第
３
章
チ
ッ
プ
試
作
報
告

埼玉大学理工学研究科
東京大学生産技術研究所
京都大学情報学研究科
電気通信大学情報・ネットワーク工学専攻

研

究

者

小島 拓也，寺嶋 爽花，奥原 颯，
風見 亮佑，天野 英晴

掲載頁

76

工藤 勝，宇佐美 公良
坂本 龍一，近藤 正章
奥原 颯，松下 悠亮，小島 拓也，
天野 英晴

76

並木 美太郎
安藤 尚樹，奥原 颯，小島 拓也，

76

天野 英晴
小野寺 秀俊，石原 亨，岸本 真，
今井 悠貴，岡村 陽介，小柳 卓也
西澤 真一

76

イスラム マーフズル
小野寺 秀俊，石原 亨，長岡 悠
太，吉澤 慶，樋口 達大
Van Trung Nguyen，石橋 孝一郎，範 公可77

77

ブートストラップ方式を用いた DCDC 昇圧回路

電気通信大学情報・ネットワーク工学専攻

熊谷 慎也，石橋 孝一郎，範 公可

77

同期・非同期 MIPS マイコン

電気通信大学情報・ネットワーク工学専攻

竹内 恭平，石橋 孝一郎，範 公可

77

幅広い動作領域でエネルギー最小点動作を可能にする RISC-V
プロセッサの試作
耐ソフトエラーフリップフロップとソフトエラーの遅延時間依存性測定回路NAND または NOR を用いた経年劣化の影響が異なるリングオ
シレータ
宇宙環境集積回路用耐放射線 IO セルの試作

京都大学大学院情報学研究科
京都工芸繊維大学電子システム工学専攻
京都工芸繊維大学電子システム工学専攻

石原 亨，小野寺 秀俊，塩見 準，
保木本 修，徐 宏傑
山田 晃大，榎原 光則，古田 潤，
小林 和淑
岸田 亮，中野 洋希，駒脇 拓弥，
古田 潤，小林 和淑

長野高専電子制御工学科

吉河 武文，原 大樹，小松 聖汰

京都工芸繊維大学電子システム工学専攻

小林 和淑

78

78

78

78

3. 2

チップ種別一覧
TEG(特性評価回路など)

ラン名
OS08162OS08162OS08171

タ

イ

ト

ル

研

究

者

MEMSマイクロロボット用の任意の出力パターンを生成可能なハードウェ田中 大介，田中 泰介，内海 裕人，内木場 文男，齊藤

アニューラルネットワーク

健

ハードウェアニューラルネットワーク用のカレントミラー回路の構造改善
MEMSマイクロロボットに実装可能な低容量型ハードウェアニューラル
ネットワーク

田中 大介，田中 泰介，内海 裕人，内木場 文男，齊藤

掲載頁
35

健

36

田中 大介, 田中 泰介, 内海 裕人, 内木場 文男, 齊藤 健

37

OS08171

低容量型ハードウェアニューラルネットワークの測定用TEGチップ

田中 大介, 田中 泰介, 内海 裕人, 内木場 文男, 齊藤 健

37

RO18165

An active quenching circuit with variable hold-off time for single
photon avalanche diode after-pulsing probability measurement

楊 驍, 飯塚 哲也, 名倉 徹, 浅田 邦博

38楊 驍, 飯塚 哲也, 名倉 徹, 浅田 邦博

38
43

RO18165

Single photon avalanche diode with very large area for characteristics measurement

RO18165

アナログ回路用ライブラリ及び素子評価

橘 昌良, 岡崎 泰士

RO18165

位相同期回路の干渉ノイズ検証用TEG

小林 茉祐, 増井 優也, 藤居 尚博, 吉村 勉

44

RO18171

磁界観測を用いた電流分布推定による電源網解析手法の評価回路

高橋 奈悟, 飯塚 哲也, 浅田 邦博, 名倉 徹

46楊 驍, 飯塚 哲也, 名倉 徹, 浅田 邦博

47

RO18171

Single photon avalanche diode with very large area for characteristics measurement (II)RO18171

部分露光型イメージセンサの特性評価用TEG

木村 孝之

50

RO18171

テスト時の消費電力増加に伴う遅延を測定する回路の評価用チップ

本田 敦, 徳元 正陽, 温 暁青, 宮瀬 紘平

50

RO18171

遅延故障検査容易化回路およびIC間配線の電気的検査容易化回路の試作

RO18171

大谷 航平, 岡本 匡史, 河口 巧, 河塚 信吾, 薮井 大輔, 神田 道也, 平井 智士, 四柳 浩之

51

リング発振回路の特性評価

加賀谷 司, 羅 揚, 山内 善高, 高宮 真

54

RO18172

電源ノイズ低減効果測定用チップ TEG1

名倉 徹

56

RO18172

電源ノイズ低減効果測定用チップ TEG2

名倉 徹

56

RO18172

電源ノイズ低減効果測定用チップ TEG3

名倉 徹

56

RO18172

電源ノイズ低減効果測定用チップ TEG4

名倉 徹

57

RO18172

高耐圧トランジスタのゲート容量等測定用TEGほか

宮川 尚之, 木村 知也, 今川 隆司, 越智 裕之

57

RO18172

低電圧で動作する温度センサ回路TEGほか

RO18172

坂野 達也, 宮川 尚之, 木村 知也, 田中 一平, 今川 隆司,
越智 裕之

58

RF回路TEG伊藤 信之, 北野 大志, 坂本 裕太, 八木 希知

58

3-2

RO18172

電界電子放出型電子源の基礎検討

道上 僚太, 大山 健, 濱垣 秀樹, 清山 浩司, 田中 義人

59

31

RO18172

オンチップ太陽電池と低入力電力向け整流回路

宇佐美 蓮, 菊地 杜斗, 小谷 光司

60

遅延故障・断線故障およびIC間配線の検査用の各種検査容易化回路の試作

神田 道也, 新開 颯馬, 大塚 諒哉, 河野 潤平, 佐藤 聡観,
西川 拓人, 松本 悠汰, 四柳 浩之

62

第
３
章

RO18172

3次元積層チップの発熱温度解析に向けた改良チップ

堀米 亮汰, 宇佐美 公良

63

RO18172

自己および相互干渉ノイズ検証用PLL回路とデューティ補正回路TEG

小島 勇輝, 増井 優也, 小林 茉祐, 吉村 勉

65

RO18174

フリップチップ基板検証用マイクロストリップ線路

Kanjanavrojkul Parit, Iizuka Tetsuya, Asada Kunihiro

67

RO18174

積層型3次元ICのチップ内の温度分布の解析

牛田 慧, 岩田 栄之, 松田 敏弘

70

RO18174

弱反転領域の電流式を検証するためのMOSトランジスタTEG

吉澤 浩和

71

RO18174

逓倍用DLL回路を用いた両エッジ型注入同期PLL回路の特性評価TEG

小島 勇輝, 増井 優也, 小林 茉祐, 吉村 勉

72

RS65162

RFアナログ設計用TEG

北川 章夫, 成 浩偉

73

RS65162

耐ソフトエラーフリップフロップと放射線起因パルス測定回路

丸岡 晴喜, 山田 晃大, 古田 潤, 小林 和淑

75

岸田 亮, 駒脇 拓弥, 古田 潤, 小林 和淑

75

RO18172

RS65162

RS65171

RS65171

RS65171
RS65171

リングオシレータのランダムテレグラフノイズによる周波数変動自動測定回路
低電圧安定動作のための回路特性評価回路
ビアスイッチFPGAアーキテクチャを模擬した論理ブロックアレイのテス
ト回路
耐ソフトエラーフリップフロップとソフトエラーの遅延時間依存性測定回路
NANDまたはNORを用いた経年劣化の影響が異なるリングオシレータ

小野寺 秀俊, 石原 亨, 岸本 真, 今井 悠貴, 岡村 陽介, 小柳 卓也, 西澤 真一, イスラム マーフズル

76

小野寺 秀俊, 石原 亨, 長岡 悠太, 吉澤 慶, 樋口 達大

77

山田 晃大, 榎原 光則, 古田 潤, 小林 和淑

78

岸田 亮, 中野 洋希, 駒脇 拓弥, 古田 潤, 小林 和淑

78

チ
ッ
プ
試
作
報
告

アナデジ混載
ラン名

タ

イ

ト

ル

研

究

者

保坂 啓介, 荒井 建輝, 水野 あかり, 小松 聡

掲載頁

OS08162

CMOSディジタル・アナログ回路の設計

RO18165

ゲイン及び帯域切替可能な生体信号処理用LSI

RO18171

半導体分配器宮本 順一

48

RO18171

DLL回路,PLL回路,CDC回路

生方 慎也, 横井 貴也, 保坂 啓介, 小松 聡

49

RO18172

ゲイン及び帯域切替可能な生体信号処理用LSI

RO18174

半導体分配器宮本 順一

69

RS65162

ワイヤレスセンサネットワーク向け低電力外温度センサ回路

新居 慎也，石橋 孝一郎，範 公可74

田中 徹, 清山 浩司, 竹澤 好樹, 下川 賢士, QIANZHENGYANG, 宇野 正真, 伊藤 圭太

田中 徹, 清山 浩司, 竹澤 好樹, 下川 賢士, QIANZHENGYANG, Lee Karmun, 矢吹 僚介

35
42

61

アナログ/デジタル信号処理プロセッサ
ラン名
RO18165
RO18165
RO18165

タ

イ

ト

ル

研

究

者

掲載頁

TDC要素回路回路

島 健, Nicodimus Retdian42

確率的フラッシュAD変換器の試作

杉本 俊貴, 高橋 卓人, 谷本 洋, 吉澤 真吾

43

藤原 潤, 前中 一介

4451

超低電力身体モニタリングシステムのための心電処理用アナログ・デジタ
ル回路

RO18171

低消費電力且つgm一定レールツーレールオペアンプ

伊藤 孝幸，石橋 孝一郎，範 公可RO18172

スーパーピクセルを用いた物体境界の明瞭な距離画像生成回路

深山 正幸

61

RO18172

インピーダンス計測検証回路

二川 雅登

64

RS65162

新イジングLSI

串原 健太

73

RS65171

CMS-OOK TRX

Van Trung Nguyen，石橋 孝一郎，範 公可

77

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名
RO18165
RO18165

3-2

RO18165

32

RO18165

第
３
章
チ
ッ
プ
試
作
報
告

RO18165
RO18165

タ

イ

ル

研

究

者

掲載頁

伊藤 貴亮, 名倉 徹, 飯塚 哲也, 浅田 邦博

38

階層型時間-デジタル変換器

榎本 隆一, 飯塚 哲也, 浅田 邦博, 名倉 徹

39

齋藤 匠, 小松 聡

40

佐々木 昌浩, 木村 匠, 田中 飛意郎, 梅田 将馬, 神庭 直人

40

佐々木 昌浩, 石井 雅樹, 黒部 友朗, 井山 景喬, 梅田 将馬

40

堀尾 喜彦, 藤野 隆良

41

低電圧動作レベルクロッシングADCに向けたランプ信号生成回路とコンパ
レータ回路
フェーズインターポレーター，3線3相式シリアルインターフェイス，オン
チップアンテナ通信回路，スキュー調整回路
温度センサ，擬似乱数発生回路，フラッシュADC，オンチップアンテナ通信回路
スイッチト・カレント黄金比エンコーダテスト回路

RO18165

血糖値センサに利用するVCOの試作

RO18165

チョッパ式昇圧回路

RO18165

ト

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換器

ジッタシェーパーを用いたΔΣDAC と FIRフィルタ構成のスイッチドキャ
パシタ型を用いたΔΣADC

杉本 泰博, 磯野 友寛, 鈴木 統万, 野口 純平, 星 佑太, 山室 雄哉, 藤森 賢人

41

鈴木 康介，石橋 孝一郎，範 公可

42

嘉藤 貴博, 安藤 健吾, 吉田 知朗, 増田 秀太

43
44

RO18165

0.18μmCMOS プロセスを用いた同期型ノッチフィルタ制御用回路の試作

中野 誠彦, 伊藤 孝太, 田中 稜也, 出口 卓己

RO18171

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換器

伊藤 貴亮, 名倉 徹, 飯塚 哲也, 浅田 邦博

46

RO18171

階層型時間-デジタル変換器

榎本 隆一, 飯塚 哲也, 浅田 邦博, 名倉 徹

47

RO18171

キャパシタ容量を抑えたチャージポンプ回路TEGほか

RO18171

低電圧動作機器向けのレベルクロッシングADCに向けたヒステリシスコン
パレータ回路、およびオンチップオシロスコープに向けたサブレンジング

木村 知也, 宮川 尚之, 坂野 達也, 鈴木 智之, 今川 隆司,
越智 裕之

48

齋藤 匠, 倉田 翼, 松本 幸大, 小松 聡

48

佐々木 昌浩, 石井 雅樹, 神庭 直人, 梅田 将馬, 黒部 友朗

49

ADC
RO18171

フラッシュADC，スキュー調整回路，オンチップアンテナ通信回路，温度センサ

RO18171

神経回路ネットワーク構築のための軸索モデルおよび嗅覚センサの試作

佐々木 芳樹, 小澤 俊佑

49

RO18171

ダウンコンバーティング ADC・ピーキングカレントミラーの試作

北田 昂成, 杉本 俊貴, 谷本 洋, 吉澤 真吾

52

RO18171

確率的比較器アレイを用いるサブレンジング型ＡＤ変換器

Kanjanavirojkul Parit, 池野 理門, Mai-Khanh
Nguyen Ngoc

52

RO18171

評価用の１２７個比較器確率的比較器アレイと４ビットフラシュ型ＡＤ変
換器

RO18171

アナログ回路用ライブラリ及び素子評価

RO18171

Coarse-fine型ADCに用いるSARADC と リングオシレータを用いたPLL

Kanjanavirojkul Parit, 池野 理門, Mai-Khanh
Nguyen Ngoc
橘 昌義, 猪岡 柚香, 榊原 伊織, 岡崎 泰士, 武内 智哉, 清RO181710.18μmCMOS プロセスを用いた脳波測定用全差動チョッパ増幅器の改良

RO18171

52

水 大輔

53

嘉藤 貴博, 吉田 知朗, 鏑木 彩加, 七田 洸介

53

中野 誠彦, 河添 翔平, 伊藤 孝太, 田中 稜也, 出口 卓己,
福岡 龍人

53

自立動作可能LSIチップのための各要素回路の改良

中野 誠彦, 外村 崇史, 五十嵐 一真, 銭林 大悟

54

RO18171

パルス幅制御するニューロモルフィック集積回路

竹内 健, 鶴見 洸太, 鈴木 健太, 能美 奨, 坂東 昭太郎

55

RO18172

生体信号取得用回路

名倉 徹

57

RO18172

きヒステリシスコンパレータ回路およびMEMS加速度センサに向けた逐次齋藤 匠, 横井 貴也, 小松 聡

59

三谷 勇介, 宮地 幸祐, 上口 光, 滝 信州大学

59

佐々木 芳樹, 小澤 俊佑, 白江 健太郎

60

橘 昌良, 猪岡 柚香, 武内 智哉

62

嘉藤 貴博, 吉田 知朗, 鏑木 彩加, 七田 洸介

63

低電圧動作機器向けのレベルクロッシングADCに向けた、自己校正機能付
比較型容量-ディジタル変換回路
RO18172
RO18172
RO18172
RO18172

容量型湿度センサを用いた発汗センサテストチップ
神経回路ネットワーク構築のための神経細胞モデルおよび網膜モデルの試作
アナログ回路用ライブラリ及び素子評価
2次RC積分器のΔΣADCとばらつきを抑えるためにDEMを用いた

ΔΣTDC

RO18172

0.18μmCMOS プロセスを用いた同期型ノッチフィルタ制御用回路の改良

RO18172

自立動作可能LSIチップのための各要素回路の改良

RO18172

ニューラルネットワークの積和演算に用いられるクロスバー型ReRAMに向けた書き込み電圧生成回路

中野 誠彦, 河添 翔平, 伊藤 孝太, 田中 稜也, 出口 卓己,
福岡 龍人

64

中野 誠彦, 外村 崇史, 五十嵐 一真, 銭林 大悟

64

竹内 健, 鶴見 洸太, 鈴木 健太, 能美 奨, 坂東 昭太郎

65

RO18172

光プローブ電流センサ向け光電流変換CMOSアナログフロントエンド回路の広帯域化及び低オフセット化

上倉 宇晴, 皛木 憲太郎, 宮地 幸祐, 赤羽 和哉

66

RO18174

生体信号取得用回路

名倉 徹

67

RO18174

フリップチップ実装用・高分解能パルス縮小型時間-デジタル変換器

飯塚 哲也, 浅田 邦博, 榎本 隆一, 名倉 徹

67

RO18174

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換器

伊藤 貴亮, 名倉 徹, 飯塚 哲也, 浅田 邦博

68

RO18174

Magnetic Probe for VLSI power supply network analysis

RO18174

Magnetic Probe for VLSI power supply network analysis

RO18174

IoTのためのアナログ回路TEG

升井 義博

70

RS65171

ブートストラップ方式を用いたDCDC昇圧回路

熊谷 慎也，石橋 孝一郎，範 公可77

Mai-Khanh Nguyen Ngoc, Iizuka Tetsuya, Asada
Kunihiro, Takahashi Daigo
Mai-Khanh Nguyen Ngoc, Iizuka Tetsuya, Asada
Kunihiro, Takahashi Daigo

68

68

イメージセンサ/スマートセンサ
ラン名
RO18165

RO18171

タ

イ

ト

ル

研

Vector-Quantization Compression Circuit with On-Chip Learning
Ability and Integrated High-Speed Image Sensor
32x32 SPAD array sensor with asynchronous current logic event
discriminator

究

者

掲載頁

Huang Zungkai, An Fengwei, Mattausch Hans
Juergen41

楊 驍, 飯塚 哲也, 名倉 徹, 浅田 邦博

47

RO18172

様々なアナログ回路の入出力特性を測定可能なCMOSイメージセンサ

荒谷 智広, 浜本 隆之

60

RS65162電源電圧モニタリング搭載非接触給電・液中微粒子操作チップ

井上 泰佑, 松岡 俊匡

75

ニューテクノロジ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18165

設計実習・フリーラジカルセンサ

北川 章夫

39

RO18171

ニューロモーフィックシステム－セルラニューラルネットワーク－25x25

木村 睦

50

RO18171

耐放射線・光再構成型ゲートアレイ

渡邊 実

55

RO18171

耐放射線・光再構成型ゲートアレイ（２）

渡邊 実

55

木村 睦

61

RO18172

ニューロモーフィックシステム－セルラニューラルネットワーク－25x25（リピート作製）

RO18172

ソフトエラー耐性試験向け・光再構成型ゲートアレイ（１）

渡邊 実

65

RO18174

ニューロモーフィックシステム－セルラニューラルネットワーク－32x32

木村 睦

70

RO18174

ソフトエラー耐性試験向け・光再構成型ゲートアレイ（２）

渡邊 実

71

3-2
33

第
３
章
チ
ッ
プ
試
作
報
告

マイクロプロセッサ
ラン名
OS08162

タ

イ

ト

ル

研

ダブルテールラッチ型コンパレータ・シフトレジスタ回路及びカナリアFFを導入した3ビット加算器

究

者

掲載頁

倉田 翼, 澤田 颯斗, 小松 聡

35

RO18171

超低電力身体モニタリングシステムのための回路ライブラリ開発

藤原 潤, 前中 一介, 北田 友嗣

54

RO18172

ランダム遅延素子を用いた耐タンパ非同期式暗号化回路改訂版

豊嶋 太樹, 今井 雅

62

Object-Detection Coprocessor with HOG-Feature Extractor, General-

Luo Aiwen, Zhang Xiangyu, An Fengwei, Mat-

Purpose Normalization Engine and SVM Classifiertausch Hans Juergen

RS6516265nm SOTBプロセスを用いた小型昇圧回路

笹川 清隆, 春田 牧人, 野田 俊彦, 徳田 崇, 太田 淳

74RS65162

プログラマブル大規模積和演算アクセラレータの試作

橋本 昌宜, 密山 幸男

74RS65171

Deep Neural Network Accelerator SNACC

RS65171

RS65162

RS65171
RS65171

坂本 龍一, 近藤 正章, 奥原 颯, 松下 悠亮, 小島 拓也, 天

73

野 英晴

76

ツインタワー用ホストプロセッサGeyserTT

並木 美太郎, 安藤 尚樹, 奥原 颯, 小島 拓也, 天野 英晴

76

同期・非同期MIPSマイコン

竹内 恭平，石橋 孝一郎，範 公可

77

石原 亨, 小野寺 秀俊, 塩見 準, 保木本 修, 徐 宏傑

78

研

掲載頁

幅広い動作領域でエネルギー最小点動作を可能にするRISC-Vプロセッサの
試作

メモリ
ラン名

タ

イ

ト

ル

究

者

RO18172

対称型NORアーキテクチャを用いたCAROM

福原 雅朗

58

RO18172

電源スタック型回路構造における中間電位安定性評価回路

山口 翔吾, 肥後 知樹, 中村 和之

63

RS65171

小島 拓也, 寺嶋 爽花, 奥原 颯, 風見 亮佑, 天野 英晴, 工

ツインタワー用共有メモリSMTT

藤 勝, 宇佐美 公良

76

演算回路(乗算器，除算器など)
ラン名
RO18171

3-2
34

第
３
章
チ
ッ
プ
試
作
報
告

タ

イ

ト

ル

キャリー先読み式4ビット乗算回路およびカウンター回路

研

究

者

続池 一樹, 高橋 誠，石橋 孝一郎，範 公可

掲載頁
51

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18165

RF回路TEG伊藤 信之, 北野 大志, 坂本 裕太

39

RO18165

光受信用アナログフロントエンド回路TEG３

小島 拓也, 國枝 衛, 田中 智孝, 中村 誠

45

RO18171

誘電体導波路向けオンチップ結合器

山﨑 大輔, 飯塚 哲也, 浅田 邦博, 名倉 徹

46

RO18174

誘電体導波路向けオンチップ結合器

山﨑 大輔, 飯塚 哲也, 浅田 邦博, 名倉 徹

69

RO18174

誘電体導波路向けオンチップ結合器

山﨑 大輔, 飯塚 哲也, 浅田 邦博, 名倉 徹

69

RO18174

符号化・復号回路

林等

71

RS65162

バックゲート電圧制御発振器を用いたA/D変換器の試作

木原 崇雄, 吉尾 恒洋, 高橋 克樹

73

RS65162

SSS OOK Transmitter

大畠 知之，石橋 孝一郎，範 公可74

RS65171

宇宙環境集積回路用耐放射線IOセルの試作

吉河 武文, 原 大樹, 小松 聖汰, 小林 和淑

78

3.

3

各チップの詳細

平成28年度オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08162 ）CMOS ディジタル・アナログ回路の設計
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電気電子工学科

保坂 啓介

荒井 建輝, 水野 あかり

東京電機大学工学部電子システム工学科

小松 聡

概要：究する回路の設計フローの検証や開発した FPGA を用いた LSI テスタの動作検証を行うために試作を行った. 試作した回路は,DLL 回路,7 セグデコーダ,オペアンプである. スケ
マティックでのトランジスタレベル設計から DRC や LVS など設計フローの確認, および各設
計段階におけるシミュレーション結果の相違の確認等を目的として試作を行い, 設計フローの確認だけでなく 0.8um プロセス特有の設計に関わるノウハウを得ることができた. DLL 回路は今後のアナログ回路設計技術の研究に向けて, 各回路ブロックの動作や回路ブロック間の関連性を見極めることで設計のノウハウを得ることが目的である. 7 セグメントデコーダ
は, 半導体プロセスの微細化に伴うチップのテストコストの増大傾向に対策する研究として
FPGA を用いた LSI テスタを開発したので, そのテスト対象として使用し, 開発したシステムの評価を行う目的で試作を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
CMOS 0.8μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：オンセミ－三洋

チップ種別：アナデジ混載

ダブルテールラッチ型コンパレータ・シフトレジスタ回路及びカナリア
FF を導入した 3 ビット加算器
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

倉田 翼, 澤田 颯斗

小松 聡

概要：ダブルテールラッチ型コンパレータとシフトレジスタ回路を試作した． シフトレジ
スタは高速な内部信号をチップ外部に取り出す測定回路としての動作確認のため試作した．
本回路の設計により高速回路の測定に使用可能か検証を行う． ダブルテールラッチ型コン
パレータはアナログ回路の設計フローの確認，測定の練習のために試作したものである．このコンパレータは入力段とラッチ部から構成され，入力段はプリアンプとして機能する．この回路によりアナログ回路の設計，測定に係るノウハウを得ることができた． 今回の試作

3-3

では面積を削減したカナリアフリップフロップ（以下カナリア FF）と対象となる 3 ビット全加算器を設計した．カナリア FF とは，回路のタイミングエラーを予防する手法として提案

35

された回路である．構成は通常の FF に対して冗長にもう一つの FF を接続し（以下シャドウ FF），その入力にはある程度の遅延素子

第３章を挿入する．これによりクロック周期に処理が間に合わなくなる場合，先にシャドウ FF がエラーを起こすことで，メイン FF がエ
ラーを起こすことを予告する回路となっている．今回の設計ではシャドウ FF を D ラッチに置き換えることで面積削減を試みた．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：100～1,000 試作ラ
ン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

MEMS マイクロロボット用の任意の出力パターンを生成可能なハードウェ
アニューラルネットワーク
日本大学理工学部

田中 大介，田中 泰介，内海 裕人，内木場 文男，齊藤 健

概要：我々は昆虫サイズのマイクロロボットの制御方法として，生物の脳が出力するパルス波形を模倣した，パルス形ハードウェアニューロンモデルを用いて研究を行っている．本試
作チップは，我々が新たに開発した 4 足歩行型マイクロロボットの歩行制御に用いるパルス
波形を任意の順番で生成することを目的として設計した．先に我々が開発したハードウェア
ニューラルネットワークは，パルス波形の生成を行う細胞体モデルの発振順番の制御が困難であり，必要な波形パターンが発現するまで電源のスイッチングを繰り返すか，GND 端子
で放電・リセットして任意の波形を発現させる必要があった．本試作では，細胞体モデルの出力パルス電圧を MOSFET のスイッチングにより制御し，任意の順番で出力パルスを生成可能な回路を設計した．測定の結果，パルス波形の出力順番の制御を確認することはできなかった．原因として，出力パルスの制御を担っているシナプスモデルの回路構成にレイアウトミス（出力が GND に短絡）があり，細胞体モデルの制御ができていなかったためである．今後の試作では，上記の問題点を改善した設計を行う予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE （RF）
価回路など）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評

チ
ッ
プ
試
作
報
告

ハードウェアニューラルネットワーク用のカレントミラー回路の構造改善
日本大学理工学部

田中 大介，田中 泰介，内海 裕人，内木場 文男，齊藤 健

概要：我々が開発したマイクロロボットはアクチュエータをジュール熱によって駆動させるため, 電流印加が必要となる．そのため，ハードウェアニューラルネットワークの出力部には電流増幅を目的としてカレントミラー回路を構築している．本試作ではカレントミ
ラー回路の改善を行った．複数の MOSFET のゲート層を共通化するゲートフィンガー構造
をカレントミラー回路の増幅段に当たる MOSFET に適用し，出力電流向上の検討を行った．本設計では，5 つの MOSFET に対し，ゲート層を共通化した．また，カレントミラー
回路の増幅段で用いる MOSFET の LW 比を約 25％に減らし，出力電流の減少分に応じて構成段数を 30 段から 120 段に増やし，出力電流向上の検討を行った．結果として，過去に試作したチップと比較し，出力電流の向上を確認するとともに，レイアウト面積の大幅な削減を実現した．しかしながら，「MEMS マイクロロボット用の任意の出力パターンを生成可能なハードウェアニューラルネットワーク」と同様のレイアウトミスがあり，出力パルスの制御を行うことができなかった．次回の試作では，さらにゲート層を共通化する MOSFET を増やし，レイアウト面積の削減に対する検討とシナプスモデルの構造改善を行う予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE （RF）
価回路など）

3-3
36

第
３
章
チ
ッ
プ
試
作
報
告

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評平成29年度オンセミコンダクター―三洋 CMOS 0.8um 試作（ OS08171 ）MEMS マイクロロボットに実装可能な低容量型ハードウェアニューラル
ネットワーク
日本大学理工学部

田中 大介, 田中 泰介, 内海 裕人, 内木場 文男, 齊藤 健

概要：我々が開発したマイクロロボットは 4.6×7.2×6.4 mm の小型な体躯でありながらハードウェアニューラルネットワーク IC を搭載し，4 足歩行を実現した．しかしながら，搭載したハードウェアニューラルネットワーク IC に必要なコンデンサ容量が IC に対し大きい
ため，IC 外にチップコンデンサを外部回路として搭載する必要があり，重量が増加し，歩行動作の妨げとなる問題があった．本試作チップは日本大学の佐伯らによって開発された低容量型 CPG モデルを用いて，外部回路を必要としない制御回路を目的として開発した実装用チップである．本チップはマイクロロボットのアクチュエータ駆動に必要な電流を出力する
ために，カレントミラー回路を 1 出力につき 120 段構築した．また，過去に試作したパルス
形ハードウェアニューラルネットワークに対しレイアウト面積が増加したため，前回の設計で検討した MOSFET のゲートフィンガー構造を採用した．測定の結果，回路による歩行生成に必要な波形パターンの生成と，マイクロロボットの駆動に必要な電流量を得られた．今後，本ベアチップのマイクロロボットへの実装の検討を行う予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF）

トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評

価回路など）

低容量型ハードウェアニューラルネットワークの測定用 TEG チップ
日本大学理工学部

田中 大介, 田中 泰介, 内海 裕人, 内木場 文男, 齊藤 健

概要：本試作チップは「MEMS マイクロロボットに実装可能な低容量型ハードウェア
ニューラルネットワーク」で設計を行った低容量型 CPG モデルの測定を行うためのTEG チップとして設計した．本モデルは一つのパルス波形の生成に 4 つのニューロンモデ
ルを用いて，容量の大きいコンデンサを用いずにマイクロロボットの駆動に必要な周期幅を実現している．任意の周期幅の生成には，各電源電圧の細かい調整が必要である．本
チップでは各ニューロンモデルの出力電圧を測定するために各出力につき 1 個，計 16 個の測定用 PAD を構築した．また，マイクロロボットの歩行パターンを生成するために，制御を担っているシナプスモデルを用いてニューロンモデルを相互接続した．測定の結果，マ3-3

イクロロボットの駆動に十分な周期のパルス波形の生成を確認した．また, シナプスモデル

37の制御により 4 相の出力パルス生成を確認することができた．今後は 6 足歩行型マイクロロ

第３章

ボットの歩行パターンが生成可能な回路の設計，それに伴う回路規模の縮小を検討していく予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE（RF） トラン
ジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

平成28年度第5回ローム CMOS 0.18um 試作（ RO18165 ）An active quenching circuit with variable hold-off time for single photon avalanche diode after-pulsing probability measurement
東京大学工学系研究科
東京大学 VDEC

楊驍

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：Single photon avalanche diode （SPAD） is a pn diode that is reversely biased above its breakdown
voltage, and can be utilized as a photon detector with very high sensitivity and fine time resolution. However, during a breakdown procedure, generated carriers may be trapped in deep levels, and these carriers
may trigger another breakdown. This kind of breakdown is not triggered by incident photons and becomes
the dark count of a SPAD, which is also called as after-pulsing. The influence of after-pulsing can be reduced by holding the SPAD off for a period, for the reason that trapped carriers are released during thehold-off time. On the other hand, a long hold-off time decreases the temporal aperture of the imager.
Therefore, selecting a suitable hold-off time for SPAD is important. A variable hold-off time active quenching circuit （VHAQC） was designed to measure
the relationship between hold-off time and after-pulsing probability in this chip. The SPAD is automatically hold off after each breakdown, and the holdoff time is controlled by the external biasing voltage, which can be changed from 100 ns to 2.3 ns. Moreover, in order to measure the time intervals of `pure’
dark counts without after-pulsing, a very long hold-off time can be realized by forcing the SPAD off by an external input signal. By comparing the time intervals of dark counts at different hold-off time, the probability of after-pulsing can be calculated. The experimental results demonstrated the efficiency ofhold-off time on reducing the influence of after-pulsing, and the after-pulsing probability can be decreased to lower than 1% with a 20ns hold-off time.
設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF） トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

Single photon avalanche diode with very large area for characteristics measurement
東京大学工学系研究科
東京大学 VDEC

3-3
38

第
３
章
チ
ッ
プ
試
作
報
告

楊驍

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：Single photon avalanche diode （SPAD） is a pn diode which is reversely biased above thebreakdown voltage. Under this condition, if there is no carrier in the depletion region, the SPAD remains in a stable state and only an extremely small current is flowing through the SPAD. Once there
is a primary carrier being triggered by incident photons or some other noise sources, the avalanche
breakdown procedure is triggered and a large current starts to flow. Even a single incident photon
may trigger the avalanche breakdown immediately. Therefore, the SPAD is capable of capturing incident photons that are generated closely in time, and it is a photon detector with ultra-high sensitivity
and fine time resolution. The characteristics of a SPAD is important in designing its periphery circuits, for example, selecting the value of quenching resistance, and in building the simulation model for both SPICE and TCAD. Moreover, thetemperature coefficient measurement is necessary to confirm that the breakdown is purely caused by avalanche breakdown. However, it is hard to
get the accurate value of these parameters through measuring the SPADs with normal sizes. Therefore, several SPADs with very large area （about
0.5 mm x 0.5 mm） with different sizes are implemented in this design. The structure is Pwell and deepNwell junction with shallow trench isolation（STI） guard ring and Poly Gate ［ 1 ］ for I-V, C-V characteristics, and temperature coefficient measurements.

参考文献：X. Yang, H. Zhu, T. Nakura, K. Asada, "Single photon avalanche diode based on standard CMOS technology," in proceedings of 2015
IEICE General Conference, C-12-39, Kusatsu, Japan, March, 2015.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：～10 試作ラン：ローム CMOS 0.18μm
5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換器
東京大学工学系研究科
東京大学 VDEC

伊藤 貴亮, 名倉 徹

飯塚 哲也, 浅田 邦博

概要：本試作では比較器に雑音指数調整機能を実装することで電力効率の向上を狙った逐次比較型アナロ
グ-デジタル変換器（ADC）の設計を行った. まず内部の DAC に冗長性を持たせることで高精度な変換を実現している. ただし冗長性を持たせると通常の場合と比較して追加の変換サイクルが必要になり, 消費電力の増加につながる. この問題に対して本試作では比較器に雑音指数調整機能を実装し比較精度と消費電力を調整できるようにすることで解決した. 各サイクルの DAC の冗長レンジに応じて比較器の雑音指数を調整することによって消費電力を最適化している. これにより高精度と低消費電力を両立し変換時の電力効率が向上した. さらに非同期式のクロック信号生成回路を実装することで変換時間についても最適化を行っている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）階層型時間-デジタル変換器
東京大学工学部

榎本 隆一

東京大学 VDEC

飯塚 哲也, 浅田 邦博

東京大学工学系研究科

名倉 徹

概要：本試作では高分解能と広入力範囲の両立を目指し階層型時間-デジタル変換器（TDC）の設計を行った. 階層型 TDC は精粗の分解能を持つ TDC の 2 段構成からなり, 粗い TDC の量子化誤差のみを細かい TDC で精度良く量子化することで変換を行う. これにより入力範囲拡大に伴う回路規模や変換時間の増加・ジッタの蓄積を抑えられるので広入力範囲を実現できるが, 一方で階層 TDC はレイアウト由来の非線形性や 2 つの TDC の分解能のミスマッチなどの問題を抱えている. そこでこれらの問題を回避するため, 分解能キャリ
ブレーション機能を含む新しい階層化手法を提案し, 既存の高分解能 TDC［ 1 ］に対して実装した. さらに, プロセスばらつきの影響を考慮し, ［ 1 ］のパルス縮小バッファおよび検出用フリップフロップのトランジスタサイズの再調整も行った.

参考文献：［ 1 ］古賀, "オフセットパルスを用いたパルス縮小型時間デジタル変換器", 東京大学 工学系研究科 電気系工学専攻 修士論
文, 2016 年.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

RF 回路 TEG
岡山県立大学情報工学部

伊藤 信之, 北野 大志, 坂本 裕太

概要：・2 バンド同時受信低雑音増幅器（LNA） 入出力に相互誘導型インダクタを用いた,
2.4GHz/5.25GHz 同時受信低雑音増幅器の回路 TEG を 2 種類, 設計・試作した. これらの回路は, 以前 TSMC-0.18um プロセスで設計・試作した回路をロームプロセスに焼き直した回路である. ・準ミリ波帯電圧制御発振器（VCO） インダクタにストライプ構造のインダクタを用いた, 24GHz の電圧制御発振器の回路 TEG を 7 種類, 設計・試作した. これらの回路は, 以前 TSMC-0.18um プロセスで設計・試作した回路をロームプロセスに焼き直した回路であるがメタル構造が異なる. ・RF デバイス TEG 上記 2 バンド同時受信低雑音増幅器に用いているインダクタ, および入出力整合回路の回路 TEG を 7 種類, 設計・試作した.
その他に, RF デバイス測定用, OPEN, SHORT, THRU パターン等. ・トランジスタ TEG
トランジスタの W/L を変えた DC 用 TEG. SPICE パラメータ確認用.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社
ADS，Keysight 社 GoldenGate

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

金沢大学集積回路工学研究室

チ
ッ
プ
試
作
報
告

北川 章夫

学部 3 年生における 1 学期の LSI 設計実習を実施した. クロックのためのリング VCO と PWM を搭載した LED 点滅制御回路を例題として, フルカスタム設計のフローとスタンダードセルのフローを体験した後, 各学生が自由に設計を行う. 設計規則がやや複雑なため, 実習時間内には DRC と LVS エラーが取れない学生も多かったため, 実際にチップに回路を搭載したのは数名であったが, 代わりにマイクロアートを搭載した学生もいた. ［フリーラジカルセンサ］

電子スピン共鳴を利用したフリーラジカルセンサを試作した. 高周波磁場を発生させる VCO（周波数 900MHz-1.2GHz）を内蔵し, 外部から適当な直流磁場を印可することにより, フリーラジカルの電子スピンによる磁化率の変化を検出する. 従来の電子スピン共鳴法では, 電磁石により直流磁場強度を掃引するが, 本センサ
では, 周波数を掃引することにより, 永久磁石を使用することができる. ただし, フリーラ
ジカルの影響を受けていないリファレンス周波数を知る必要があるため, 今回の試作では, 直流磁場変調用コイルをチップに内蔵した. 試作したセンサを用いて, DPPH（1,1-Diphenyl-2-picrylhydrazyl）, TEMPOL（1-Oxyl-2,2,6,6-tetramethyl-4-hydroxypiperidine）などの安定なラジカルの検出に成功したので, より高感度化するための方法について検討を行っている.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Synopsys 社
ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
CMOS 0.18μm 2.5mm 角チップ

39

第
３
章

設計実習・フリーラジカルセンサ
概要：［設計実習］

3-3

チップ種別：ニューテクノロジ

トランジスタ数：100～1,000

試作ラン：ローム低電圧動作レベルクロッシング ADC に向けたランプ信号生成回路とコンパ
レータ回路
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

齋藤 匠

小松 聡

概要：レベルクロッシング ADC に用いるためのコンパレータ回路および, AD 変換回路の校正に用いるための基準電圧を生成するランプ信号生成回路の設計, 試作を行った. ランプ
信号生成回路は MOS 電流源と MOS スイッチ, MIM キャパシタおよびユニティゲインバッ
ファを用 いて設計した . 試作し たランプ信号 生成回路の出力 信号の傾き V_slope はMIM キャパシタの容量値 C と MOS 電流源の出力電流 I を用いて V_slope=I/C で決定される. MIM キャパシタは異なる値の物を複数個並列に用意し, MOS スイッチの切り替えによって C の値を変更することで出力信号の傾き V_slope を変化させる事が可能である. ラン
プ信号生成回路の出力はユニティゲインバッファを介して出力される. コンパレータ回路はPMOS 差動対による入力段と NMOS カレントミラー回路, PMOS 負荷段で構成されており 0.8V の電源電圧でも動作が可能なように設計した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

フェーズインターポレーター，3 線 3 相式シリアルインターフェイス，オン
チップアンテナ通信回路，スキュー調整回路
芝浦工業大学工学部

佐々木 昌浩, 木村 匠, 田中 飛意郎, 梅田 将馬, 神庭 直人

概要：本試作では 4 つの異なる回路を実装した．1 つ目はフェーズインターポレーターのTEG である．この回路ではオンチップサンプリングオシロの設計に必要な多数の異なる位相のクロックを得られるように設計を行った．2 つ目は 3 線 3 相式シリアルインターフェイスの試作である．今回，ロジックが適切に動作するようにインバータ等の追加を行ってい
る．3 つ目はオンチップアンテナを含む送信回路の試作である．4 つ目は動的なスキュー調整を行うための相対セットアップタイム測定回路の試作である．TSPC-DFF のセットアッ
プタイムエラー情報を取得することで高精度なタイミング調整を目的としている．

参考文献：田中飛意郎，石井雅樹，佐々木昌浩，”自己同期式シリアルインターフェイスに

3-3
40

第
３
章
チ
ッ
プ
試
作
報
告

おけるノイズ放射特性の検証”，電子情報通信学会総合大会，2018 年 3 月

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

温度センサ，擬似乱数発生回路，フラッシュ ADC，オンチップアンテナ通信回路
芝浦工業大学工学部

佐々木 昌浩, 石井 雅樹, 黒部 友朗, 井山 景喬, 梅田 将馬

概要：本試作では 4 つの異なる回路を実装した．1 つ目は選択可能な熱源を組み込んだオン
チップ温度分布測定回路の試作である．擬似熱源システムを用い，温度センサ回路の特性評価を目的として実装した．2 つ目はデータレート 10Gbps の擬似乱数（PRBS）発生回路とそのエラーチェック回路の試作である．本回路では線形帰還シフトレジスタ（LFSR）を並列化させ，マルチプレクサを用いてまとめることで高速化を図っている．3 つ目は 6bit フ
ラッシュ型 ADC の試作である．この回路は高速・低消費電力動作を実現するために，コン
パレータ部やプリアンプ部に改良を行っている．4 つ目はオンチップアンテナを含む受信回路の試作である．

参考文献：黒部友朗，佐々木昌浩，”オンチップ高速温度分布測定システムに関する研究“，
電子情報通信学会，LSI とシステムのワークショップ 2017，2017 年 5 月

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS
0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS

スイッチト・カレント黄金比エンコーダテスト回路
東北大学電気通信研究所

堀尾 喜彦

東京電機大学大学院工学研究科

藤野 隆良

概要：黄金比を変換基数として持つ黄金比エンコーダ（Golden Ratio Encoder）をスイッ
チト・カレント回路技術により集積回路化するための TEG チップを作製した. 当該
TEG チップには, 2 段再帰型構成の黄金比エンコーダ回路全体と, これを構成する各基本回
路として, 電流モードコンパレータ, 電流 S/H 回路, 重み付き電流加算回路, 電流単一遅延回路をそれぞれ実装した. 全体回路では, 黄金比エンコーダの AD コンバータとしての特性を評価する. さらに, 黄金比エンコーダ回路の内部状態をアナログ値で測定することにより2 次元マップの状態を観測し, 不変部分区間内での動作を確認するため, 拡張測定用回路を付加した黄金比エンコーダ回路も併せて実装した. なお, テスタによる測定はせず, 専用の測定ボードを製作して測定した.

参考文献：Yoshihiko Horio and Takayoshi Fujino, "IC prototyping of a switched-current A/D converter circuit based on the
golden ratio encoder," in Proceedings of International Symposium on Nonlinear Theory and Its Applications, pp. 120-123, Dec.
4-7, 2017.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre，Synopsys 社 HSPICE（RF） トラン
ジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Vector-Quantization Compression Circuit with On-Chip Learning Ability and Integrated High-Speed Image Sensor
広島大学先端物質科学研究科
広島大学工学研究科

Huang Zungkai

An Fengwei

広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen

概要：As the fundamental technology of autonomous vehicles and high-speed tracking,high-speed vision always suffers from the bottlenecks of on-chip bandwidth and storage
due to the resource constraints. To improve the resource efficiency, a hardware-efficient
image compression circuit based on the vector quantization with integrated a high-speed
image sensor is designed. In the majority of the current hardware implementations of
VQ-based image compression circuit, the code-book is generated only once by sophisticated algorithms in the software and then loaded to the hardware encoder. Hence, if theapplication scenes change with time or space, the VQ-based image compression circuit in which the codebook is generated offline will not be able to meet the demands. One of the most direct and efficient approaches to solving this problem is to integrate
the codebook generation part on the hardware encoder so that the encoder can bring the codebook into correspondence with thetarget senses and applications. For this purpose, a self-organizing map is implemented for the on-chip learning of the codebook
to flexibly satisfy the requirements of different applications. To reduce the hardware resources, a reconfigurable complete-binary-adder-tree is applied, where the arithmetic units are reused completely. In addition, a mechanism of partial vector-component storage is adapted to make the compression ratio adjustable. Also, a parallel-elementary-stream design ensures a highprocessing speed. The proposed circuit can additionally be applied in a high-speed object tracking system. FPGA-based test implementation of the compression circuit indicates that it can achieve an encoding speed of 722 frames/s with 128 weight vectors
when working at 79.8 MHz, and the worst tracking error at 500 frames/s caused by the proposed circuit is merely 9 pixels.
設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
ローム CMOS 0.18μm 5.0mmx7.5mm チップ

トランジスタ数：1,000,000～10,000,000

試作ラン：

チップ種別：イメージセンサ/スマートセンサ

血糖値センサに利用する VCO の試作
中央大学理工学部電気電子情報通信工学科

杉本 泰博, 磯野 友寛, 鈴木 統万,
野口 純平, 星 佑太

中央大学理工学部電気電子情報通信工学専攻

山室 雄哉, 藤森 賢人

概要：糖尿病の改善には定期的な測定が不可欠であるが現在の血糖値センサは針を使うな
ど患者の負担が大きい. そのため, 我々の研究室では VCO を利用した血糖値センサを提案する. 血糖値により人間の生体インピーダンスが変わり誘電率が変わることを利用して,VCO に人間の手を近づけて変化する発振周波数を PLL で電圧に変換して誘電率の変化から血糖値を測定する. この血糖値センサは, VCO に手を近づけて発振周波数が変化することを測定するため針などを使わずに血糖値を測定するため患者への負担をなくすことができると考えている. この血糖値センサを実現するための VCO を試作した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：～10

バータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

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報
告

ゲイン及び帯域切替可能な生体信号処理用 LSI
東北大学医工学研究科

田中 徹

長崎総合科学大学工学研究科
東北大学工学研究科

清山 浩司

竹澤 好樹, 下川 賢士, QIAN ZHENGYANG, 宇野 正真,
伊藤 圭太

概要：近年, 高齢化に伴って心血管疾患の患者数が増加しており, 簡易な計測デバイスで脈拍などの生体情報を取得する技術が注目されている. 生体情報により健康状態を判断するには, 日常的に生体情報をモニタリングすることが望ましい. そのため正確かつ簡便な生体情報記録の実現を目的として, 小規模測定システムの開発を行っている. 今回, 生体情報を記録するための生体信号処理 LSI を試作した. 設計した LSI には 4 段階の増幅率切替可能な
LNA（Low Noise Amplifier）と低域遮断周波数切替可能な LPF（Low Pass Filter）が搭載されている. 現在, 試作した LSI を用いて生体情報モニタリングシステムを作製している.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

TDC 要素回路回路
神奈川大学工学部

島健

芝浦工業大学理工学研究科

Nicodimus Retdian

概要：チップの領域を, 雑音に関する研究の領域と, 多相発振回路による TDC 回路に関する研究の 2 つ領域に分けて設計した. 領域 1 では, N-path を用いたノッチフィルタを試作した. 10-path のフィルタを用いて商用電源の雑音を除去するためのノッチフィルタを設計した. 10 相クロックを生成するためのディジタル回路も試作した. 性能改善のためにサンプル
ホールド回路を付加し, 40dB 以上の雑音削減を目指している. また, 入力段として演算増幅器も試作した. 領域 2 では多相発振回路, 多相発振回路による TDC 回路と, DFF 等の関連する要素回路を設計した. 多相発振回路は CMOS インバータリング発振器を組み合わせて構成した単位発振器を環状接続しており, 試作回路では段数は 23 段として時間分解能を計測

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３
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試
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告

できるように設計した. TDC 回路は DFF を多段発振回路の段数分用意して発振状態のス
ナップショットが取れるように構成した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：1,000～10,000 試作
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

チョッパ式昇圧回路
電気通信大学情報・ネットワーク工学専攻

鈴木 康介，石橋 孝一郎，範 公可

概要：今回の試作では, チョッパ方式による昇圧回路の設計を行った. チョッパ方式はインダクタとスイッチング動作によって昇圧動作を行うが, インダクタは外付け素子として設計した. 回路は, リングオシレータを発振回路としてスイッチング動作を行うものと, 外部電源からパルス入力を行うものの二種類を作製した. 今回は外部電源からパルス入力を行う回路について報告する. シミュレーションでは, 入力電圧 1.5V を 4.6V に昇圧させることができたが, 実測では, 5V 以上の昇圧となった. これは, シミュレーションでの負荷設定が理想的でなかったことが原因としてあり, 再度シミュレーションしたところ実測値に近づいた.
当然ながらシミュレーションのパラメータ設定は厳密に行うべきだと学んだ. また, 他の問題点として, トランジスタの耐圧電圧を上回ってしまったため, 測定ごとに測定値が悪くなってしまった点がある. 昇圧しすぎて回路が耐えられなくなってしまっては意味がないので, 昇圧に制限をかける設計や, トランジスタ間の耐圧条件をクリアできる設計を行う必要があると感じた.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：～10

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS

確率的フラッシュ AD 変換器の試作
北見工業大学大学院工学研究科

杉本 俊貴, 高橋 卓人, 谷本 洋, 吉澤 真吾

概要：本試作では確率的フラッシュ AD 変換器，偶高調波ミクサと ΔΣ 変調器を用いたダウンコンバーティング ADC，ピーキングカレントミラーの試作を行った．確率的フラッシュ
ADC は，オフセット電圧バラツキを AD 変換器の参照電圧として使用するため，スケーラ
ブルな高速 AD 変換器として注目されている．本試作では，500MS/s，5 ビット精度の確率的フラッシュ ADC の試作を行った．ダウンコンバーティング AD 変換器は RF 信号から直接ベースバンド信号を AD 変換して出力する ADC である．提案する方式は，偶高調波ミク
サを利用することで自己混合を起こさずに直接 AD 変換できる点に特徴がある．本試作はアイデアを実証するための試作を行った．ピーキングカレントミラーは，電源電圧の変動に感度が低く，良好な定電流源として動作する．しかし，一定電流を出力可能な範囲が狭い問題があるため，広い範囲で一定電流を出力できる方式を提案し，その LSI 設計を行った．しかし試作した LSI は，レイアウトの間違いがあり動作しなかった．

参考文献：［ 1 ］ Toshiki Sugimoto, Hiroshi Tanimoto, Shingo Yoshizawa, ``Comparator Design for Linearized Statistical Flash
A-to-D Converter,’IEEE’
International Conference Mixed Design of Integrated Circuits and Systems （MIXDES）, 6 pages, June2017.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，
Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トランジスタ数：100,000～1,000,000

チップ種別：アナログ/デジタル信号処理プロセッサ

アナログ回路用ライブラリ及び素子評価
高知工科大学システム工学群

橘 昌良, 岡崎 泰士

概要：本チップの目的は ΔΣ 変調器を目的としたアナログ回路用ライブラリの設計である.
試作した回路は Nauta OTA を用いた積分器により構成した 3 種類の 1 次 ΔΣ 変調器である.
2 つの基本となる回路を設計したのち, そこから 3 種類のバリエーションのある回路を設計した. 基本となる回路はアナログ・デジタルにおける電源電圧の分離と出力負荷の有無の2 つとした. そこから, 分離有り, かつ負荷有りと分離無しの負荷有り, 分離有りの負荷無しの 3 種類の回路を設計した. なお, 分離無し, かつ負荷無しは今年度の第 3 回の試作にて設計したので, 今回の試作では載せていない. 回路構成は RC 積分器, 1bit のダイナミック
型コンパレータ, 1bit の電流出力 D/A 変換回路である. 信号帯域は 22kHz, オーバーサンプ
リング比は 256 として, 設計し, S/N 比を評価した.

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設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100

チップ種別：TEG（特性評価回路など）

ジッタシェーパーを用いた ΔΣDAC と FIR フィルタ構成のスイッチドキャ
パシタ型を用いた ΔΣADC
法政大学理工学部

嘉藤 貴博, 安藤 健吾, 吉田 知朗, 増田 秀太

概要：この試作では，ΔΣDAC と ΔΣADC を試作しました．ΔΣDAC は，主にオーディオ用
途を想定した仕様で，新規手法としてジッタシェーパー構成を使用している．ジッタ
シェーパー構成は，スイッチドキャパシタ型のマルチビット加算/積分器，サンプリング
ホールド回路および抵抗によるフィードバック経路で構成された 1 次 ΔΣ 変調器と同様の構成となっており，サンプリングホールド回路で発生したジッタによる信号帯域内への非線
形歪みの影響を，前段の積分器によるループフィルタ特性に従い，高域へノイズシェーピ
ングすることが可能である.本件では，この手法の効果の確認を目的とし，試作評価を行った．ΔΣADC は，FIR フィルタ構成のスイッチドキャパシタ型を用いた ADC である．構成
として，2 次のフィードフォワード構成ループフィルタ，3.9bit（15Level）のフラッシュ型 ADC，DWA に提案手法の FIR フィルタ構成を追加した．それにより，広帯域化が可能になりため，本件では，その手法の効果の確認を目的とし，試作評価を行った．

参考文献：Ryosuke Minemura, Satoshi Saikatsu, Go Harumi, Michitaka Yoshino, Akira Yasuda （Hosei University）, ” Implementation and Measurement of a Delta-Sigma DAC with a Jitter Shaper Reducing Jitter Noise”, 2016 International Conference on
Analog VLSI Circuits, August 24, 2016.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100,000～1,000,000など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータ

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第
３
章
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試
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報
告

0.18μmCMOS プロセスを用いた同期型ノッチフィルタ制御用回路の試作
慶應義塾大学理工学部

中野 誠彦

慶應義塾大学理工学研究科

伊藤 孝太, 田中 稜也, 出口 卓己

概要：筋電, 心電, 脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ, 医療, 研究用途に広く用いられている. ブレインマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも生体電位信号の利用が進められている. 生
体電位信号を扱う低雑音増幅器, フィルタはウェアラブル端末へ応用するために小型化, 低電圧化が求められており, 我々はこれらをオンチップで実現することを目指している. 今回のチップ設計では, 同期型ノッチフィルタの制御に用いる低周波 VCO と PLL の設計を行った. しかし, MIM 容量の専有面積が大きく, density rule により設計通りの容量値でチップ試作を行うことができなかった.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社
ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

超低電力身体モニタリングシステムのための心電処理用アナログ・デジタル
回路
兵庫県立大学大学院工学研究科

藤原 潤, 前中 一介

概要：本研究室では，身体に張り付けることで生体情報を測定する小型システムの研究・開発を行っている．複数の MEMS センサとアナログ/デジタル信号処理 LSI を組み合わせる
ことにより，超低消費電力で小型なデバイスの開発を目指している．本試作チップでは，
身体より取得した ECG を増幅・AD 変換するアナログフロントエンド，および以前提出した R-R 間隔抽出用デジタル回路の再評価を目的としている．R-R 間隔は自律神経系の指標に用いることが出来ると言われており，バイタルサインに関わる重要な生体情報であるといえる．本試作チップの回路は，R-R 間隔データを僅かな演算で抽出するよう設計されている．アナログフロントエンドに関しては未評価であるが，R-R 間隔抽出回路は動作が確認されており，R-R 間隔の検出および心拍数異常検出が正常に行われていることを確認した．

3-3

参考文献：M.Nii, et al, “A Human State Estimation Method using Fuzzy based System” Proc. IEEE ICETET2011, pp. 151-155,44

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Cadence 社 Encounter RTL

第３章

Compiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 QRC，Sy-

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報
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（2011）.

nopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：

チップ種別：アナログ/デジタル信号処理プロセッサ

位相同期回路の干渉ノイズ検証用 TEG
大阪工業大学大学院工学研究科

小林 茉祐, 増井 優也, 藤居 尚博, 吉村 勉

概要：PLL 回路における外部干渉ノイズや自己干渉ノイズの影響を，解析・検証するための TEG を搭載. 今回，いくつかの異なる回り込みノイズの環境を人為的に実装し，それに対する出力クロックの影響を調査・解析する. 一つは，デジタル回路の動作が基板を介して位相同期回路のアナログブロックに影響を与える場合の検証 TEG で，ボトム N-well を介して結合されたデジタル回路とアナログブロックの基板ノイズによる影響を測定する. 二つ目は，複数の近接した発振器を同時動作させることにより干渉ノイズを発生させ，その影響を出力クロックの位相ノイズ測定により評価する TEG で，同じ回路構成のユニットを2 つ用意し，干渉ノイズの影響を調査する. 三つめは，デジタル制御発振器（DCO）において，可変容量の切り替えノイズが干渉ノイズとして影響を与える場合の検証 TEG で，切り替えタイミングを変化させて出力クロックの位相ノイズにどのような変化が現れるかを測定・評価する.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules
プ種別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

光受信用アナログフロントエンド回路 TEG3
岐阜大学大学院工学研究科

小島 拓也

岐阜大学大学院自然科学技術研究科

國枝 衛, 田中 智孝, 中村 誠

概要：我々の研究グループでは，光パケット伝送用アナログフロントエンド回路の設計を行っている．光アクセス（FTTH）や光パケットルータでは，信号強度の異なるパケット
データの送受信を行うため，受信したパケットデータに高速応答可能なアナログフロント
エンド回路が求められている．一昨年度の試作（TEG1）にて，低電圧で高速応答かつ広入力ダイナミックレンジ動作可能な高速多段利得切替によるパケットデータ対応増幅回路の基本動作の検証を行い，昨年度の試作（TEG2）でより高速動作可能な光電流／電圧変換回路の構成を提案しその動作検証のための試作を行った．今回, TEG2 評価で見つかった不具合の改良試作（TEG3）を行い，IC 評価により新しいコア回路による高速動作とパケット毎に自動で初期化を行う機能を検証した．今後は，測定結果の詳細な検証と，さらに回路の改良を行っていく予定である．

参考文献：［ 1 ］ 小島, 國枝, 久米, 中村, “高速レベル検出回路による光パケット伝送用リセット信号の高速生成”, 電子情報通信学会
和文論文誌, 基礎・境界, Vol. J101-A, No.01, pp. 7-10, Jan. 2018.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

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３
章
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告

平成29年度第1回ローム CMOS 0.18um 試作（ RO18171 ）磁界観測を用いた電流分布推定による電源網解析手法の評価回路
東京大学工学部

高橋 奈悟

東京大学 VDEC

飯塚 哲也, 浅田 邦博

東京大学工学系研究科

名倉 徹

概要：本試作では, 磁界観測を用いた電流分布推定による電源網解析手法の評価を行うための回路を作成した. 電源網に組み込んだテスト用の電流源に交流信号を与えて, 発生した漏洩磁界を用いて電源網の電流分布を推定する. 評価用チップでは, チップ全体に電源網を作り, 磁界を発生させるための電流源を各電源メッシュに作成した. 各電流源にはカレントミラー回路で電流を流す. これらの電流源は行/列デコーダによって選択的にアクティブにすることが出来る. 本研究グループで開発した磁界測定システムを用いてこのチップの漏洩磁界を測定した. 測定の際にはパッケージのカバーを取り除き, チップから高さ 100um での測定を行った. テスト用の電流源に電流を流すことにより, 電源網が作る漏洩磁界を測定することが出来た. また, 測定された磁界分布から電源網に流れる電流を推定する事が出来た.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
プ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 7.5mm 角チッ

チップ種別：TEG（特性評価回路など）

誘電体導波路向けオンチップ結合器
東京大学工学部

山﨑 大輔

東京大学 VDEC

飯塚 哲也, 浅田 邦博

東京大学工学系研究科

名倉 徹

概要：本試作では誘電体導波路通信に用いるオンチップ結合器の設計を行った. 高速通信を実現するには広い帯域幅が必要となるが, 近年では広い帯域幅を取ることができるミリ波帯の研究が盛んである. ミリ波帯の信号を用いて有線通信をおこなう場合, その信号は誘電体
導波路内を伝搬することが知られているが, 金属導波管と比べて損失が大きくなってしまう

3-3

ため, 導波路以外での低損失化が必要となる. 電気-電磁波変換に必要なオンチップ結合器
において損失の主な原因は Si 基板に流れる渦電流により電力の一部が熱となってしまうこ46とにあるので, 結合器直下の Si 基板を除去し渦電流を抑制することで低損失化を図る. この第３章

時誘電体導波路や Si 基板の有無により結合器周囲の誘電率が変化し, 結合器の入力イン

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ピーダンスが変化するため, 電力供給を効率よく行うには使用環境に合わせた結合器を設計する必要がある. そのため 3D 電磁界シミュレータを用いて結合器の入力インピーダンスを求め, 最適化をおこなった. また結合器の形状は誘電体導波路方向に指向性を持たせるため, ブロードサイドアレイを採用した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Keysight 社 EMPro トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換器
東京大学工学系研究科
東京大学 VDEC

伊藤 貴亮, 名倉 徹

飯塚 哲也, 浅田 邦博

概要：本試作では比較器に雑音指数調整機能を実装することで電力効率の向上を狙った逐次比較型アナログ-デジタル変換器（ADC）の設計を行った. まず内部の DAC に冗長性を持たせることで高精度な変換を実現している. ただし冗長性を持たせると通常の場合と比較して追加の変換サイクルが必要になり, 消費電力の増加につながる. この問題に対して本試作では比較器に雑音指数調整機能を実装し比較精度と消費電力を調整できるようにすることで解決した. 各サイクルの DAC の冗長レンジに応じて比較器の雑音指数を調整すること
によって消費電力を最適化している. これにより高精度と低消費電力を両立し変換時の電力効率が向上した. さらに非同期式のクロック信号生成回路を実装することで変換時間についても最適化を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）
プ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

階層型時間-デジタル変換器
東京大学工学部

榎本 隆一

東京大学 VDEC

飯塚 哲也, 浅田 邦博

東京大学工学系研究科

名倉 徹

概要：本試作では高分解能と広入力範囲の両立を目指し階層型時間-デジタル変換器（TDC）の設計を行った. 階層型 TDC は精粗の分解能を持つ TDC の 2 段構成からなり, 粗い TDC の量子化誤差のみを細かい TDC で精度良く量子化することで変換を行う. これにより入力範囲拡大に伴う回路規模
や変換時間の増加・ジッタの蓄積を抑えられるので広入力範囲を実現できるが, 一方で階層 TDC は
レイアウト由来の非線形性や 2 つの TDC の分解能のミスマッチなどの問題を抱えている. そこでこれらの問題を回避するため, 分解能キャリブレーション機能を含む新しい階層化手法を提案し, 既存の高分解能 TDC［ 1 ］に対して実装した. さらに, プロセスばらつきの影響を考慮し, ［ 1 ］のパル
ス縮小バッファおよび検出用フリップフロップのトランジスタサイズの再調整も行った.

参考文献：［ 1 ］古賀, "オフセットパルスを用いたパルス縮小型時間デジタル変換器", 東京大学 工学系研究科 電気系工学専攻 修士論文, 2016 年.
設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

Single photon avalanche diode with very large area for characteristics measurement （II）
東京大学工学系研究科
東京大学 VDEC

楊驍

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：Single photon avalanche diode （SPAD） is a pn diode which is reversely biased above thebreakdown voltage. Under this condition, if there is no carrier in the depletion region, the SPAD remains in a stable state and only an extremely small current is flowing through the SPAD. Once there isa primary carrier being triggered by incident photons or some other noise sources, the avalanche
breakdown procedure is triggered and a large current starts to flow. Even a single incident photon may
trigger the avalanche breakdown immediately. Therefore, the SPAD is capable of capturing incident
photons that are generated closely in time, and it is a photon detector with ultra-high sensitivity andfine time resolution. The characteristics of a SPAD is important in designing its periphery circuits, forexample, selecting the value of quenching resistance, and in building the simulation model for both SPICE and TCAD. Moreover, the temperature
coefficient measurement is necessary to confirm that the breakdown is purely caused by avalanche breakdown. However, it is hard to get the accurate value of these parameters through measuring the SPADs with normal sizes. Therefore, several SPADs with very large area （about 0.5 mm x 0.5mm） with different sizes and structures are implemented in this design. The structures is Pdiff and Nwell junction with shallow trench isolation（STI） guard ring and Ndiff and Pwell junction with STI guard ring ［ 1 ］ for I-V, C-V characteristics, and temperature coefficient measurements.

参考文献：X. Yang, H. Zhu, T. Nakura, K. Asada, "Single photon avalanche diode based on standard CMOS technology," in proceedings of 2015
IEICE General Conference, C-12-39, Kusatsu, Japan, March, 2015.
設計期間：0.1 人月未満 トランジスタ数：～10 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

32x32 SPAD array sensor with asynchronous current logic
event discriminator
東京大学工学系研究科
東京大学 VDEC

楊驍

飯塚 哲也, 名倉 徹, 浅田 邦博

概要：The drawback of the sensors designed before is that there is still a certain dead time of 3
clock cycles due to the global charging, writing, and holding off procedures［ 1 ］. In this design, a32x32 SPAD array sensor with asynchronous current logic event discriminator has been presented.
Instead of the time gated mode, the SPADs in the sensor are in free-running mode to achieve zerodead time. There is hold-off time after each breakdown in order to reduce the influence of after-pulsing as well as to realize the current logic based event discriminator. The output of quenching circuit
is connected to a current source cell, and a current is generated during the period when SPAD is`OFF’. All the current cells are connected together, so that the value of the current sum is proportion
to the number of breakdown pixels. If event happens and the photons that incident into the imager can trigger many SPADs breakdown, so thatthe sum will become larger than a threshold value. Then, the output of a comparator that comparing the value of current sum and threshold becomes high, and the sensor starts readout procedure. This sensor contains a 32x32 SPAD array, a control block generating control signals, a 6-b
DAC generating the threshold value in chip, a comparator, and a output buffer. The pixel size is 41um x 41um, and fill factor is about 9.4%. Thissensor’s ability of random event distinction has been demonstrated through the short pulsed laser pinhole imaging.

参考文献：X. Yang, T. Iizuka, T. Nakura, H. Zhu, K. Asada, "SPAD array sensor based on breakdown pixel extraction architecture with background readout for scintillation detector". in proceedings of IEEE Sensors 2017, pp. 525-527, Glasgow, UK, Oct., 2017.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社
Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
タ数：10,000～100,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：イメージセンサ/スマートセンサ

トランジス

3-3
47

第
３
章
チ
ッ
プ
試
作
報
告

キャパシタ容量を抑えたチャージポンプ回路 TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

木村 知也, 宮川 尚之, 坂野 達也

鈴木 智之, 今川 隆司, 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能する
ため，これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．本試作チップには，単一のオンチップ太陽電池セルから得られる 0.5～0.6V 程度の電圧を効率よく昇圧するための回路を搭載している．昇圧回路は既存の cross-coupled charge pump 回路をベースとしているが，高い効率を得るためには大容量（大面積）のキャパシタを必要とし，同一チップ上に十分な大きさの太陽電池を搭載できないという課題があった．本昇圧回路は，限られた容量のキャパシタで最大限の効率が得られるよう，パラメータを最適化しており，温度変化の影響も受けにくくなるよう工夫されている．現在測定を継続中であり，おおむね良好な結果が得られつつある．本試作チップには上記のほか，閾値電圧測定回路，温度センサ，漏洩光の影響を受けにくいデジタル回路などの TEG も搭載している．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

半導体分配器中部大学全学共通教育部

宮本 順一

概要：一般的に, 太陽電池など再生可能エネルギーを電力に変換する素子単体の出力電圧は, 0.6V～1.0V と極めて低い. 非発電状態での漏れ電流を防止するためにブロッキングダ
イオードを使用する方法が用いられているが, この方法では, このダイオードの電力損失により素子の直列接続が必須であった. 従って, 直列接続に難がある発電素子, あるいは異種混合の発電素子からの電力抽出は不可能であった. ここで低電圧出力素子でも高効率で電力を取り出せる「半導体電力分配器」を考案し, これを適用することで多数個の並列接続素子
から, その総和電力を集積して取り出すことを可能とした. この基本回路の動作は確認してあったが, システムとしてワンチップに搭載すべきクロックジェネレータ, 昇圧回路, メモ
リ, 参照電位トラッキング回路, 電源回路, メモリ, 起動回路などを設計し, その特性を評価

3-348

することにした. 現在, 学内で試作した色素増感太陽電池を用い, フィールドでの接続実験を開始したところである. 得られた知見については都度, 特許化を考えており, 現在 3 件を特許出願済である.

参考文献：J. Miyamoto, M. Sato, H. Itoh, M. Tanaka, A. Kato, S. Hasegawa, Y. Suzuki, and F. Munakata, "Field Test of
Dye-Sensitized Solar Cells （DSSC） by utilizing a Power Delivery CMOS Integrated Circuits", Extended Abstracts of the 2015 In-

第３章

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：1,000～10,000

チ
ッ
プ
試
作
報
告

低電圧動作機器向けのレベルクロッシング ADC に向けたヒステリシスコン
パレータ回路, およびオンチップオシロスコープに向けたサブレンジング
ADC

ternational Conference on Solid State Devices and Materials, Sapporo, 2015, pp530-531
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電気電子工学科

齋藤 匠, 倉田 翼

松本 幸大

東京電機大学工学部電子システム工学科

小松 聡

概要：低電源電圧で動作するレベルクロッシング ADC に使用するためのヒステリシスコン
パレータ回路の設計施策を行った. 試作したコンパレータ回路は PMOS 差動対による入力
段および NMOS カレントミラー, 正帰還をかけた PMOS 負荷から構成されている. レベル
クロッシング ADC は AD 変換を連続時間で行うため, 入力信号が基準電圧近辺の値の際に,雑音によってコンパレータの出力信号にばたつきが生じてしまう. 負荷段に正帰還を用いる事で, コンパレータの出力レベルが切り替わるトリップポイント電圧が, 入力信号が基準電
圧を低い電圧から高い電圧へ交差する場合と, 高い電圧から低い電圧へ交差する場合とで変化するヒステリシス特性をコンパレータに持たせる事が出来る.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
トランジスタ数：10,000～100,000
DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DLL 回路,PLL 回路,CDC 回路
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

生方 慎也, 横井 貴也, 保坂 啓介

小松 聡

概要：各々の研究において設計した回路および回路評価用の回路の試作を行った. 設計した
回路は DLL, All-digital PLL, CDC である. DLL 回路は, 0.18um プロセスの特徴,製造ばらつき,雑音等が回路に及ぼす影響によるシミュレーション結果と実機の示す動作との相違を確認し, 今後の研究に活かす目的を持つ. 近年半導体プロセスの微細化や回路動作の高速化が進んでおり IoT デバイスなどの普及も進んでいることから, 高い位相特性を有する
DLL 回路の高性能化や低消費電力化が求められている. 今後は DLL の低消費電力化に向けた研究を行うため, 今後設計する回路と消費電力を比較する対象にする. PLL は, 回路の自動生成に向けた研究を行っており, 生成した回路の実機動作確認を行う目的を持つ.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社
Hercules，Synopsys 社 HSPICE（RF）
プ

トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：アナデジ混載

フラッシュ ADC，スキュー調整回路，オンチップアンテナ通信回路，温度センサ
芝浦工業大学工学部

佐々木 昌浩, 石井 雅樹, 神庭 直人, 梅田 将馬, 黒部 友朗

概要：本試作では異なる複数の回路を実装した．1 つ目は 8bit のフラッシュ型 ADC の動作確認のための試作である．この回路は以前試作した 6bit の構成を 8bit に拡張し，分解能の向上を図った．2 つ目はリング型のスキュー調整回路である．この回路も 1 つ目の回路と同様に以前試作を行っているが，今回は内部の可変遅延回路をより細かな遅延制御を行うた
めに回路の改良を行っている．3 つ目にオンチップアンテナによるチップ間通信を目的としたトランスミッター回路の試作を行った．信号送信時のデータレート向上を図る改良を行っている．4 つ目にオンチップ温度センサーを設計する上での指針とするための TEG として，抵抗熱源とトランジスタ熱源の発熱速度を比較する回路を試作した．

参考文献：黒部友朗，佐々木昌浩，”オンチップ高速温度分布測定システムに関する研究“，

3-3

電子情報通信学会，LSI とシステムのワークショップ 2017，2017 年 5 月

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Keysight 社 ADS

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

佐々木 芳樹, 小澤 俊佑

概要：我々の研究室では, 生体の脳が持つ優れた情報処理アルゴリズムを工学的に応用するために, 生体の神経細胞やシナプスと同様の働きを模擬したネットワークを構築する研究を行っている. 本試作チップでは, 上記のネットワーク構築のために ①神経細胞モデル ②軸索モデル ③シナプスモデル ④多値 SRAM ⑤櫛歯電極 の試作を行った. 今回の試作では, 軸索モデルおよび櫛歯電極に重きをおいた. 軸索モデルは, 細胞体モデルが発した情報を遅延させながら他細胞体モデルへと伝達させる働きがあり, ネットワーク構築において不可欠なものである. 遅延要素には, 神経細胞モデルの立ち下がりを検出することで実現している.
なお, 立ち下がり検出回路の特性を確かめるために, 論理回路素子単体も配置している. 櫛歯上電極は, 感応膜と併せることで嗅覚センサとして用いる予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

第
３
章
チ
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試
作
報
告

神経回路ネットワーク構築のための軸索モデルおよび嗅覚センサの試作
日本大学理工学部

49

試作ラン：ローム CMOS 0.18μm

ニューロモーフィックシステム－セルラニューラルネットワーク－25x25
龍谷大学理工学部

木村 睦

概要：脳型集積システムを実現するニューロモーフィックシステムとしての, 25x25 個のニューロンを備えたセルラニューラルネットワークである. 将来の超コンパクトで極低消費電力のハードウェア人工知能を目指す. 現在の人工知能は, ハイスペックなノイマン型コンピュータで実行される複雑で長大なプログラムであり, ハードウェアサイズが巨大で, 消費電力も膨大である. 本研究は, これらの問題を解決するとともに, ロバストなコンピュー
ティングアーキテクチャを提供する. AIoE（Artificial Intelligence on Everything）のコン
セプトの実現も可能となる. ニューロモーフィックシステムに関するさまざまな新アイデアが盛り込まれている. また, アプロキシメイテッドコンピューティングのプラットフォーム
としての位置づけもある.

参考文献：Mutsumi Kimura, Ryohei Morita, Sumio Sugisaki, Tokiyoshi Matsuda, Tomoya Kameda, and Yasuhiko Nakashima Cellular Neural Network formed by Simplified Processing Elements composed of ThinFilm Transistors Neurocomputing Vol. 248, pp. 112-119, March and July 2017

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10,000～
100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

部分露光型イメージセンサの特性評価用 TEG
茨城大学工学部

木村 孝之

概要：イメージセンサの多画素化に伴い, 読み出し速度が上昇している. そのため, 多チャ
ンネルＡＤ変換とＬＶＤＳインターフェースを組み合わせたイメージセンサの開発が行われている. 本研究では読み出し速度の上昇に対して蓄積・読み出し範囲を絞る事で対応する, 部分露光型イメージセンサの設計を行った. 本センサでは部分露光を実現するために撮影範囲を 8×8 画素で分割し, 分割した領域に対して制御用の回路を含む 4 つの不感領域を配置した. 画素は 5μｍ角である. イメージセンサの特性は現在評価途中であるが, 1 画素を 1ｍｓ以下で読み出せる事まで確認出来た. また感度も 2014 年度に試作した通常構造のイメージセンサと同程度であった. 今後はパルス光の入射に対応して露光制御用の信号を入力
し, 最小の読み出し時間を測定する予定である. また, 遮光の不完全さから寄生感度が大き

3-3
50

第
３
章
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試
作
報
告

かったため, 次回の試作では遮光方法の見直しを予定している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

テスト時の消費電力増加に伴う遅延を測定する回路の評価用チップ
九州工業大学情報工学府

本田 敦, 徳元 正陽, 温 暁青, 宮瀬 紘平

概要：チップ内の消費電力の増加によって発生する IR ドロップの影響による遅延変動を測定するための遅延測定回路を組み込んでおり, その測定回路の性能を評価することを目的としたチップ. 遅延測定回路の評価のためにチップ動作時の消費電力を調整するためのリング
オシレータを組み込んでいる. まず, リングオシレータの非動作時に遅延測定回路への供給
電源電圧が十分な状態で測定・評価を行い, その後リングオシレータを動作させて遅延測定
回路への供給電源電圧が低下している状態で測定・評価を行う. リングオシレータの非動作時・動作時の評価結果を解析することで最終的な遅延測定回路の性能の評価を行う.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，Synopsys 社
Formality
路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回

低消費電力且つ gm 一定レールツーレールオペアンプ
電気通信大学情報・ネットワーク工学専攻

伊藤 孝幸，石橋 孝一郎，範 公可

概要：試作したオペアンプは, 2 段オペアンプで 1 段目は折り返し増幅回路, 2 段目は交差結合出力段で構成されている. オペアンプは電源電圧 0.5V であり, 構成する CMOS はサブス
レッショルド領域を用いており入出力レールツーレール動作させている. 試作回路の性能
は, シミュレーションにおいて DC 利得が 85.3dB, ユニティゲイン周波数が 11kHz, 消費電流は 4.2nA, ボルテージフォロワ構成においても出力電圧範囲は 95％ありレールツーレー
ル動作が確認された. 実測では DC 利得は 76.8dB でシミュレーションと比較的近い値となったが, ユニティゲイン周波数は想定されていた 267Hz と非常に低い値となった. ボル
テージフォロワ構成において出力電圧範囲はシミュレーションと同様のレールツーレール
動作の確認ができた. 今回の設計の反省としてシミュレーション時に MOSFET のモデルをTT ではなく誤って FF で設計していたことにより製造ばらつきの影響が受けてしまったことである.

参考文献：Z. Qin, A. Tanaka, N. Takaya and H. Yoshizawa, 0.5-V 70-nW Rail-to-Rail Op- erational Amplifier Using a CrossCoupled Output Stage", IEEE Transactions on Circuits and Systems II: Express Briefs, Vol. 63, pp. 1009-1013, Nov. 2016.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

キャリー先読み式 4 ビット乗算回路およびカウンター回路
電気通信大学情報・ネットワーク工学

続池 一樹, 高橋 誠，石橋 孝一郎，範 公可

概要：4bit 信号 A,B を入力し, 乗算結果を 8bit で出力する. 測定には, FPGA 用のロジック
アナライザ Signal Tap Ⅱを使用した. 実測では, 50MHz のクロックを与えた際には信号 A,
B の全パターンの入力に対して正しい出力結果が得られた. クロックを 100MHz にした場合にはいくつかの計算に誤りが見られたため, 本回路の動作周波数を 50MHz と判断した.
100MHz で現れた計算誤りは, 出力信号が変化し終える前にアナライザが信号取得をした結果であると考えられる. 今後の試作では, 今回の回路の出力段にレジスタを配置して値を保持することで安定した結果を得るよう改善したい. カウンター回路は入力と出力の確認用にFPGA と Signal Tap Ⅱを使用して最大動作周波数を測定した. 設計段階では 20MHz が最大動作周波数としていたが実際はその手前 15MHz 付近からうまく動作しないときがあった.

設計期間：2 人月以上，3 人月未満 設計ツール：Quartus Prime，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回

路（乗算器，除算器など）

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３
章
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プ
試
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報
告

遅延故障検査容易化回路および IC 間配線の電気的検査容易化回路の試作
徳島大学大学院先端技術科学教育部

大谷 航平, 岡本 匡史, 河口 巧, 河塚 信吾,
薮井 大輔, 神田 道也, 平井 智士

徳島大学大学院社会産業理工学研究部

四柳 浩之

概要：遅延故障の検査容易化回路 3 種と IC 間断線の電気的検査容易化回路 3 種を含むチップを試作した．1）3 次元積層 IC のダイ間のシリコン貫通ビア（TSV）の検査を想定しTSV を模擬したパッドをアレイ状に配置しその検査を行う遅延故障検査容易化回路を設計
し，TSV と検査回路間配線の影響を検討した. 2）遅延故障検査容易化回路の制御回路を改良した. 3）IC 内遅延故障検査用に時間-ディジタル変換回路を組込んだ新たなスキャンセ
ルを用いる検査容易化設計を実装した. 4）バウンダリスキャン回路を用いたオンライン電気テスト回路を実装し IC 間断線の検査容易化を施した I/O セルと共に実装した. 5）注入電
荷量による IC 内断線検査回路をインバータチェイン回路を被検査回路として実装した. 6）
オフセットキャンセル型コンパレータを用いた組込型電気的検査用回路を実装し，IC 間断線の検査可能性調査を行った.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社
Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
0.18μm 2.5mm 角チップ

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チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

ダウンコンバーティング ADC・ピーキングカレントミラーの試作
北見工業大学大学院工学研究科

北田 昂成, 杉本 俊貴, 谷本 洋, 吉澤 真吾

概要：本試作では，偶高調波ミクサと ΔΣ 変調器を用いたダウンコンバーティング ADC 及び，ピーキングカレントミラーの試作を行った．試作したダウンコンバーティング
ADC は，受信した RF 信号からベースバンド信号を直接 AD 変換するダイレクトコンバー
ジョン方式の無線機を目的とするものである．本試作では，機能動作の確認の目的で，動作速度 200MHz のダウンコンバーティング ADC の試作を行った．帰還回路の設定にエラーがあり，20MHz での動作に留まったが，直接ベースバンド信号を検出可能であることが確かめられた．ピーキングカレントミラーは，電源電圧の変動に対する感度が低い定電流源として知られており，なかでも永田カレントミラーがよく知られている．本試作では，永田カレントミラーを改良し，定電流源として動作する範囲を拡大したピーキングカレント
ミラーを試作した．本試作では回路内部で温度補償を行い，電源電圧とと温度変動に強い
ピーキングカレントミラーを試作した．測定結果から，意図通り動作をすることを確かめた．

参考文献：［ 1 ］ 杉本俊貴，北田昂成，谷本洋，吉澤真吾， ``周波数変換機能を持つ AD 変換器の提案,’
電気学会’
電子回路研究会資料，ECT-17-075，July 2017.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

確率的比較器アレイを用いるサブレンジング型ＡＤ変換器
東京大学 D2T 寄付研究部門, VDEC
東京大学 VDEC

Kanjanavirojkul Parit, 池野 理門

Mai-Khanh Nguyen Ngoc

概要：本試作は確率的サブレンジング型 AD 変換器を実現する. 1 段目のコースステージは従来型の 4 ビットフラシュ ADC である. 2 段目のファインステージは 127 個の比較器で確率
的 ADC を構成している. 基準電圧はラダー抵抗回路で生成し, 1 段目がレンジを決まれば同じラダーからレンジの基準電圧を 2 段目に送る. 127 個の比較器アレイはプロセスばらつきのためそれぞれの入力オフセットは異なる. オフセットの確率分布はガウシアン分布になる. 比較器アレイの反転個数をカウンターで数え入力電圧に応じて反転数が増やす. 2 段目の確率的 AD 変換の伝達関数はガウシアン CDF になる. この構造によりプロセスばらつきが多くても精密的で AD 変換でき, 確率的 AD 変換器の弱点である狭いレンジも拡張でき

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第
３
章
チ
ッ
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試
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報
告

る.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Cadence 社 Encounter RTL
Compiler，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

評価用の 127 個比較器確率的比較器アレイと 4 ビットフラシュ型ＡＤ変換器
東京大学 D2T 寄付研究部門, VDEC
東京大学 VDEC

Kanjanavirojkul Parit, 池野 理門

Mai-Khanh Nguyen Ngoc

概要：本試作は確率的サブレンジング型 AD 変換器に構成している 127 個の比較器アレイと4 ビットフラシュ型 AD 変換器が評価との目的で設計する. それぞれの回路は独立し入出力
パッドも別途で準備する. 比較器の入力と基準電圧はチップの外から与えるためマッチングのために配線の対称性を配慮する. 127 個の比較器アレイは並列と直列読み出しの二つモードが搭載する. 並列読み出しの場合はカウンターを通し反転個数をバイナリコードで出力する. 直列の場合は 127 個の比較器の反転状態をシフトレジスタで出力する. フラシュ型
AD 変換器の基準電圧はチップ内のラダー抵抗で生成する. 低抵抗を使うため配線の抵抗はかなり影響あるので, ラダーの端っこに電圧プローブ用のパッドを用意する. 比較器は全差動型である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Cadence 社 Encounter RTL
Compiler，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラアナログ回路用ライブラリ及び素子評価
高知工科大学システム工学群

橘 昌義, 猪岡 柚香, 榊原 伊織

高知工科大学院基盤工学専攻

岡崎 泰士, 武内 智哉

高知工科大学システム工学群

清水 大輔

概要：本チップはアナログ回路用ライブラリの設計である. 試作した回路は, ダイオードを使用しない BGR 回路と 2 段オペアンプおよび 1 段オペアンプを使用した BGR 回路である.
ダイオードを使用しない BGR 回路には, BGR 回路内のオペアンプの出力部にキャパシタを挿入した. このキャパシタの挿入は, オペアンプの入力電圧及び出力電圧の急激な変動が回路動作に与える影響を抑えることが目的である. 今回, MOSFET のゲート酸化膜を利用して大容量のキャパシタを実現した. 2 段オペアンプおよび 1 段オペアンプを使用した BGR 回路には, 目標を満たす動作をしなかった従来の BGR 回路をより詳しく評価するために, オ
ペアンプを後から接続する仕様とした. 2 段オペアンプでは, 性能の比較をおこなうため,
p チャネル入力と n チャネル入力の 2 通りのオペアンプを設計し, 1 段オペアンプでは n チャネル入力のみを設計した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Coarse-fine 型 ADC に用いる SARADC
た PLL
法政大学理工学部とリングオシレータを用い

嘉藤 貴博, 吉田 知朗, 鏑木 彩加, 七田 洸介

概要：この試作では, 逐次比較（SAR）ADC を 2 種類, OPAMP を 2 種類, RC 積分器, アナ
ログ PLL を試作しました. SARADC においては, 既存手法である同期クロック型と非同期クロック型 2 種類作成し, 動作確認用および非同期型のノイズ感度を確認することを目的として評価を行った. OPAMP はテレスコピック型カスコード OPAMP をクローズドループ,
オープンループ構成の 2 種類で試作を行い, 動作確認及びフリッカノイズ評価を目的として評価を行った. これらは今後設計予定の Coarse-fine 型 ADC の前段に搭載することを想定した要素回路となっている. RC 積分器は, 前述した ADC の後段に用いる ΔΣ 型 ADC に搭載することを想定し, 動作確認を目的として評価を行った. PLL の試作において, 回路構成
としては, 位相比較器, チャージポンプ, ループフィルタ, 差動型リングオシレータ, 分周期と古典的なものとなっている. 実際にクロック周波数を入力することによって出力が同期どうか, シミュレーション結果との比較を行い, 評価を行った.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

慶應義塾大学理工学研究科

中野 誠彦, 河添 翔平
伊藤 孝太, 田中 稜也, 出口 卓己

福岡 龍人
概要：筋電, 心電, 脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ, 医療, 研究用途に広く用いられている. ブレインマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも 生体電位信号の利用が進められている. 生
体電位信号を扱う低雑音増幅器, フィルタはウェアラブル端末へ応用するために小型化, 低電圧化が求められており, 我々はこれらをオンチップで実現することを目指している. 今回のチップ設計では, チョッパスイッチを再設計し, 脳波測定用全差動チョッパ増幅器の改良を行った. 作製したチップを用いて, 増幅器の動作を確認し, バイアス回路に問題があることを突き止めた.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社
ADS

トランジスタ数：100～1,000

DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

53

第
３
章
チ
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試
作
報
告

0.18μmCMOS プロセスを用いた脳波測定用全差動チョッパ増幅器の改良
慶應義塾大学理工学部

3-3

チップ種別：アナログ（PLL, A-D/DC-

自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦, 外村 崇史

慶應義塾大学理工学研究科

五十嵐 一真, 銭林 大悟

概要：現在, 自立動作可能な LSI チップのための, オンチップ太陽電池と電源回路とアプリ
ケーション回路の研究を行っている. 電源回路は太陽電池の出力を 1V 以上に昇圧することで様々なアプリケーション回路の動作を目指す. 本試作では, 300μm×300μm サイズの太陽電池上に, 4 種類の電極を張り巡らせ, その設計値にいくつかパターンを持たせることで,太陽電池の性能にどのような影響があるのかを探る. また, 本試作より, 取得した情報を外部に送信する装置として, LC 共振を用いた無線送信機の試作を始めた. L と C に関して, 両方ともオンチップでつなぎこんであるものと, チップ外でつなぎこむ方式の 2 パターンを設計した. こうすることで, 各要素をチップ外に持たせるか, それともチップ内に組み込むのかの比較を行えるようにした. また, 昇圧回路として用いているクロスカップル型チャージ
ポンプにおいて, バルクに印加される電圧がどのような影響を及ぼすのかを調べるために, バルクに任意の電圧を印加できるパター
ンと, 固定の電圧が印加されるクロスカップル型チャージポンプの両方を試作した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社
ADS

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コ

ンバータなど）超低電力身体モニタリングシステムのための回路ライブラリ開発
兵庫県立大学大学院工学研究科
兵庫県立大学工学部

藤原 潤, 前中 一介

北田 友嗣

概要：本研究室では，身体に張り付けることで生体情報を測定する小型システムの研究・開発を行っている．複数の MEMS センサとアナログ/デジタル信号処理 LSI を組み合わせる
ことにより，超低消費電力で小型なデバイスの開発を目指している．本試作ではデバイスの実現に必要な回路ライブラリの開発を目的として，（1．8051 コア MPU，（2．参照電圧
源発生回路，（3．リングオシレータ，（4．MEMS センサ向け静電容量検出回路の試作を行った．8051 コア MPU は前回の試作での不具合を修正した再試作であり，SRAM を外付けしての正常動作が確認出来た．また，参照電圧源回路に関しても動作が確認出来たが，リングオシレータは設計ミスにより動作しなかった．現在不具合を修正した回路を再設計

3-3
54

第
３
章
チ
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プ
試
作
報
告

中である．静電容量検出回路は本研究室で開発している MEMS センサの出力を検出するためのアナログインターフェースの試作を目的として設計され，これも正常動作が確認できた．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），
Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：マイクロプロセッサ

リング発振回路の特性評価
東京大学生産技術研究所

加賀谷 司, 羅 揚, 山内 善高, 高宮 真

概要：本試作では, 教育目的で試作したものであり, 新人の研修用に利用したものである.
今回は, 段数可変なリング発振回路を設計し, 発振回路の段数ごとの周波数特性の実測値とシミュレーション値の比較を行った. 広い電圧範囲における周波数特性を評価し, トランジ
スタモデルと実シリコンとの相関をとり, 設計の改善を図った. 試作した回路の特性を評価するための測定技術を研修し, トランジスタレベルのシミュレーションから実測までの一連のフローの教育を行った. 特に, トランジスタと配線のレイアウトによって回路特性が大幅変化することを体験し, レイアウトの重要性について講習を行った. そして, ディジタル信
号により回路特性のチューニング方法を教育し, 実動作を体験させた.

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF）
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10～100

試作ラン：

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μm

耐放射線・光再構成型ゲートアレイ
静岡大学大学院総合科学技術研究科工学専攻

渡邊 実

概要：耐放射線試験に使用する光再構成型ゲートアレイ VLSI を試作した. 光再構成型ゲー
トアレイはフォトダイオードによりコンテキスト情報を得る. このフォトダイオードの接合部のサイズは 4.40μm×4.45μm であり, このチップには多数のフォトダイオードが実装されている. 光再構成型ゲートアレイはホログラムメモリと共に用いられ, コンテキストはホロ
グラムメモリ内に蓄えられる. それらは共に実装されるレーザアレイにより選択的に読み出され, ゲートアレイ VLSI にフォトダイオードを介して書き込まれる. 本チップに実装された論理ブロック, スイッチングマトリックスの数はそれぞれ 80 個, 90 個である. 論理ブロッ
クには 4 入力の Look-Up Table が 2 個実装されている. 基本的なゲートアレイとしての機能は FPGA と同じであるが, 再構成時間はナノ秒台で実行できる. 高速なスクラビングが可能であり, ソフトエラー耐性で既存の FPGA よりも優れる.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 Astro，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社 ModelSim ト
ランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

耐放射線・光再構成型ゲートアレイ（ 2 ）渡邊 実
概要：耐放射線・光再構成型ゲートアレイ VLSI を試作した. 光再構成型ゲートアレイ
VLSI は FPGA と同じ LUT（Look-Up Table）を基本とする細粒度のゲートアレイ構想を採るが, フォトダイオードが実装されており, 回路はプログラマブルなゲートアレイに対して光学的にプログラムされる. 光再構成型ゲートアレイはホログラムメモリ, レーザアレ
イ, 光再構成型ゲートアレイ VLSI から構成され, 複数の回路情報をホログラムメモリ内に記憶できる. これら複数の回路情報はレーザアレイにより選択的に読み出し, プログラマブ
ルなゲートアレイにプログラムすることができる. 光再構成型ゲートアレイは並列構成法を用いており, この結果, 放射線に脆弱である集積回路を, 修理をしながら継続的に使用する運用が可能になり, 集積回路のトータルドーズ耐性を劇的に向上することが可能になる. 本
チップに実装された論理ブロック, スイッチングマトリックスの数はそれぞれ 80 個, 90 個である. 論理ブロックには 4 入力の Look-Up Table が 2 個実装されている. ゲートアレイの機能は FPGA と同じである.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社
ModelSim

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロ

ジ

中央大学理工学部

竹内 健, 鶴見 洸太, 鈴木 健太
能美 奨, 坂東 昭太郎

概要：これまでコンピュータはノイマン型と呼ばれるアーキテクチャを採用し, ムーアの法則に従ってその性能を向上させてきた. ノイマン型アーキテクチャとはメモリにプログラムとデータを蓄え, その処理をプロセッサが行う形態のものであり, トランジスタの微細化により, プロセッサの処理能力の向上などの高性能化が望めた. しかし近年, 電力面, 経済面などの問題により微細化に限界が近づいているため, コンピュータの性能の向上のためにノイマン型とは異なるアーキテクチャ（非ノイマン型アーキテクチャ）の研究が盛んになってきている. その内の 1 つにニューロモルフィックコンピューティングが挙げられる.
ニューロモルフィックコンピューティングとは人間の脳の構造を模擬したアーキテクチャ
で多くの行列演算を低消費電力で行うことができる. 本試作では高い電力効率で動作可能な
ニューロモルフィック集積回路を検討した. 今後は試作チップの動作確認や画像認識などの実際のアプリケーションと組み合わせる
予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

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第
３
章
チ
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試
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パルス幅制御するニューロモルフィック集積回路
中央大学理工学研究科

3-3

チップ種別：アナログ

平成29年度第2回ローム CMOS 0.18um 試作（ RO18172 ）

電源ノイズ低減効果測定用チップ TEG1
東京大学工学系研究科

名倉 徹

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより,低インダ
クタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チップには, その効果を確認するため, 電源品質というものを回路の最大動作周波数で評価するテス
ト回路を実装した. 8 つのノイズ発生源をチップ全体に配置し, ノイズ発生源の位置による
電源ノイスズ, 即ち最大動作周波数への影響を確認できるようにしてある. また, 実際のLSI チップの環境に近づけるため, パッドはアレイ状に配置している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

電源ノイズ低減効果測定用チップ TEG2
東京大学工学系研究科

名倉 徹

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより,低インダ
クタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チップに3-3

は, その効果を確認するため, 電源品質というものを回路の最大動作周波数で評価するテス

56

電源ノイスズ, 即ち最大動作周波数への影響を確認できるようにしてある. また, 実際の第３章

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Sy-

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報
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ト回路を実装した. 8 つのノイズ発生源をチップ全体に配置し, ノイズ発生源の位置による
LSI チップの環境に近づけるため, パッドはアレイ状に配置している.
nopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

電源ノイズ低減効果測定用チップ TEG3
東京大学工学系研究科

名倉 徹

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより,低インダ
クタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チップには, その効果を確認するため, 電源品質というものを回路の最大動作周波数で評価するテス
ト回路を実装した. 8 つのノイズ発生源をチップ全体に配置し, ノイズ発生源の位置による
電源ノイスズ, 即ち最大動作周波数への影響を確認できるようにしてある. また, 実際のLSI チップの環境に近づけるため, パッドはアレイ状に配置している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

電源ノイズ低減効果測定用チップ TEG4
東京大学工学系研究科

名倉 徹

概要：近年の微細化により, パッケージのボンディングなどといった電源ライン上の寄生イ
ンダクタンスの影響が大きくなり, それに伴い発生する di/dt ノイズや電源共振ノイズが無視できなくなっている. 一般にこれらの電源ノイズの低減にはパッシブデキャップが用いられるが, 大きな容量を得るには大きな面積を必要とし, 貴重なシリコン領域を消費してしまう. 1 つの解決策として, 薄膜のキャパシタをダイ上に直接取り付けることにより,低インダ
クタンスかつシリコン領域を損なわずに大きな容量を得ることができる. この試作チップには, その効果を確認するため, 電源品質というものを回路の最大動作周波数で評価するテス
ト回路を実装した. 8 つのノイズ発生源をチップ全体に配置し, ノイズ発生源の位置による
電源ノイスズ, 即ち最大動作周波数への影響を確認できるようにしてある. また, 実際のLSI チップの環境に近づけるため, パッドはアレイ状に配置している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

生体信号取得用回路
東京大学工学系研究科

名倉 徹

概要：IoT 技術の広がりにより, これまで情報, および通信分野で使用されてきた LSI のア
プリケーション先が様々な分野へと広がっている. 近年注目されている IoT アプリケー
ションの有望な応用先として, 生体信号を常時モニタリングしてそのデータを取得し, そのデータに基いたヘルスケアアプリや, 病期診断への応用などが注目されている. 本チップでは, 筋電測定用の Instrumental Amplifier を試作した. 生体信号は着目する周波数が数 Hz~
数百 Hz であり, 一般的なオぺアンプとは一味違った考え方が必要となる. 本チップでは,外部と直接接続する端子の ESD 回路の違いを見るための TEG や, オフセットキャンセル回路の TEG, さらに, ローパスフィルタ, ハイパスフィルタ等の TEG, 基準信号発生回路,
50Hz/60Hz ノイズ除去回路なド, 生体信号を取得するための基本回路特性を見るためのTEG を多数搭載している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
プ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

立命館大学情報理工学部

チ
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宮川 尚之, 木村 知也

今川 隆司, 越智 裕之

概要：待機時のリーク電流を極限まで抑えた超低消費エネルギーシステムを実現する場合の一つの選択肢として，ゲート酸化膜の厚い高耐圧トランジスタをあえて使用することが提案されている．本試作チップではそのような可能性を検討するため，ローム社
0.18μm プロセスの高耐圧トランジスタのゲート容量及びゲートリーク電流を測定するための TEG を試作した．本試作チップには上記のほか，メモリセル（コア用トランジスタを使用したものと高耐圧トランジスタを使用したもの）の TEG や，巨大なキャパシタを使用せずに，低い入力電圧でも比較的高い効率で昇圧を行うことができるチャージポンプ回路
TEG 等も搭載している．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

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第
３
章

高耐圧トランジスタのゲート容量等測定用 TEG ほか
立命館大学大学院情報理工学研究科

3-3

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

低電圧で動作する温度センサ回路 TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

坂野 達也, 宮川 尚之, 木村 知也

田中 一平, 今川 隆司, 越智 裕之

概要：集積回路上に PN 接合ダイオードを形成して光を照射すると太陽電池として機能する
ため，これを同一チップ上の回路の電源として利用すれば，エネルギーを自給自足する単一ダイのシステムが構築できると期待される．本試作チップには，単一のオンチップ太陽電池セルから得られる 0.5～0.6V 程度の電源電圧での動作に適した温度センサ回路の候補の TEG を 3 種類搭載しており，電源電圧変動やプロセスばらつきの影響下で，どの程度の確度が得られるのかを測定により明らかにする予定である．このほか，本試作チップには
6T，8T，9T の SRAM の TEG も搭載している．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

対称型 NOR アーキテクチャを用いた CAROM
東海大学情報通信学部

福原 雅朗

概要：パターンマッチングには完全一致検索とあいまい検索の 2 つの検索方法がある．完全一致検索は 2 つのデータを照合し，完全に同一であるものを検出する検索方法であり，あいまい検索は 2 つのデータを照合し，類似性のあるものを検出する検索方法である．これらを実現するための手法として， あいまい検索が可能なハードウェアにハミング距離検索機能 CAM:内容照合メモリ）あるいはメモリセル部に ROM を適用した，ハミング距離検索機能 CAROM（内容照合 ROM）がある．これらは，メモリセルアレイの記憶データと外部からの検索データを並列に照合し，それらのハミング距離が一定の値以内，すなわち検索データと類似した記憶データを効率的に検索できる．本チップでは，CAROM セルアレ
イと参照距離設定回路の一致線に使われる MOS の数と寸法を等しくしている．このような

3-3
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第
３
章
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回路構成のことを対称型 NOR アーキテクチャと呼ぶ．コンデンサを用いず，MOS を用いることでダミーキャパシタを用いる回路に比べ，検索にかかる時間を短縮し，小さい面積で回路を作成することができる．

参考文献：福原，平谷，杉山，恩地，藏野, "対称型 NOR アーキテクチャを用いたハミング距離検索機能付き CAROM の提案", 東海大学紀要情報通信学部, Vol.10,No.1, pp.1-8, 2017 年 09 月.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

RF 回路 TEG
岡山県立大学情報工学部

伊藤 信之, 北野 大志, 坂本 裕太, 八木 希知

概要：・2 バンド同時受信低雑音増幅器（LNA） 入出力に相互誘導型インダクタを用いた,
2.4GHz/5.25GHz 同時受信低雑音増幅器の回路 TEG を 2 種類, 3 パターン, 設計・試作した. これらの回路は, 前回のローム 0.18um プロセスで設計・試作した回路の特性修正板である. ・準ミリ波帯電圧制御発振器（VCO）1 インダクタにストライプ構造のインダクタを用いた, 24GHz の電圧制御発振器の回路 TEG を 12 種類, 設計・試作した. これらの回路
は, 前回のローム 0.18um プロセスで設計・試作した回路の特性修正板および更に構造最適化を図ったものである. ・準ミリ波帯電圧制御発振器（VCO）2 インダクタンスをスィッ
チで切り替えることにより周波数を変えるタイプの電圧制御発振器の回路 TEG を 3 種類,
設計・試作した. ・RF デバイス TEG トランジスタの RF-TEG およびその測定用, OPEN,
SHORT, THRU パターン等. ・トランジスタ TEG リング発振器. SPICE パラメータ確認
用.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社 ADS トランジ
スタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電圧動作機器向けのレベルクロッシング ADC に向けた, 自己校正機能付
きヒステリシスコンパレータ回路および MEMS 加速度センサに向けた逐次比較型容量-ディジタル変換回路
東京電機大学大学院工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

齋藤 匠, 横井 貴也

小松 聡

概要：低電圧動作機器向けのレベルクロッシング ADC に向け, 低電源電圧動作かつ, ヒス
テリシス特性と, オフセット電圧の自己校正機能を持ったヒステリシスコンパレータ回路の設計, 試作を行った. 試作したコンパレータ回路は入力段, 正帰還を用いた負荷段, 校正用のバイアス電圧を生成する 2 つのチャージポンプ回路から構成されている. チャージポンプ
回路を用いた自己校正機能により, トランジスタの製造ばらつきに起因するオフセット電圧を低減することが可能である. 試作回路の負荷段は MOS 伝送ゲートによって正帰還の有無を切り替えることが可能となっており, 校正時にはヒステリシス特性の存在しないコンパ
レータとする事で, オフセット電圧の校正を容易にしている. また, 負荷段の正帰還によるヒステリシス特性により, 入力信号が閾値
を立ち上がり方向へ交差する場合と, 立ち下がり方向へ交差する場合の二つの閾値を持ち, 入力信号へのノイズの重畳に起因する出力のばたつきを防止することができる.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

容量型湿度センサを用いた発汗センサテストチップ
信州大学大学院理工学研究科
信州大学工学部

三谷 勇介, 宮地 幸祐, 上口 光

滝 信州大学概要：発汗は病状の把握に非常に有益な情報であり，発汗量をモニタすることにより，症状を的確かつ迅速に検出することができる．本試作においては，静電容量型の湿度センサの容量変化を正確に計測する回路をワンチップ化した．周期変調手法を用いた積分型
AD コンバーター回路で容量変化を時間情報に変換し, これらを平均化し, 参照容量とオフセット容量を差し引くことで, 肌を通過する前後の湿度変化を計測する. また, 容量の充電に使用するための参照電流と, AD コンバーターに用いる参照電圧を正確に生成する，バンドギャップ参照電圧,電流源回路も搭載している．今回のチップ試作では，時間測定回路も搭載し，より精度の高い測定が可能になっている．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Cadence 社 UltraSim，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，Keysight 社 ADS
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

長崎総合科学大学新技術創成研究所

修士課程

チ
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試
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報
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道上 僚太

大山 健, 濱垣 秀樹, 清山 浩司, 田中 義人

概要：X 線源の多くは, フィラメントを熱して熱電子を加速し, 金属に衝突させることで
X 線を発生させている. 電子発生部では, フィラメントを熱して熱電子放出をおこなうための電力や耐用年数（短寿命）などが問題となっている. これらの問題を解決することを目的に, この CMOS テクノロジを使用した試作では, 非熱電子放出型電子発生部に関する基礎実験のためのテストチップの設計を実施して製造依頼をおこなった.

参考文献： 道上僚太, 大山健, 2017 年度ー長崎総合科学大学大学院, 工学研究科
程修士課

電子情報学専攻, 「修士論文：タイトル＝集積回路製造技術を用いた電界電子放出型電子源の開発」, 2018 年 3 月提出

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社
Calibre，Synopsys 社 HSPICE（RF）
別：TEG（特性評価回路など）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

59

第
３
章

電界電子放出型電子源の基礎検討
長崎総合科学大学大学院工学研究科

3-3

チップ種

オンチップ太陽電池と低入力電力向け整流回路
秋田県立大学システム科学技術学部

宇佐美 蓮, 菊地 杜斗, 小谷 光司

概要：IoT デバイスの普及に向け，ワイヤレスな電源技術が望まれている. 本試作では，無線電力伝送向けの太陽電池，低入力電力領域での高効率動作を目指した環境電波発電向け
整流回路及び回路素子の TEG を試作した. 太陽電池は，電力獲得用のダブルウェル構造とトリプルウェル構造の 2 種類と光強度分布確認用にチップに十字に配置した TEG となる.
また整流回路は，低入力電力領域では整流素子のオン抵抗による電力損失が顕著になり，
電力変換効率が低下してしまう. そこで，整流素子のしきい値を補償する整流回路を設計し，低入力電力領域での電力変換効率の向上を目指した. さらに，広い入力電力範囲で高効率動作をさせるために改良した回路や性能比較回路を試作した. ウェハプローバおよび半導体パラメータアナライザ，ベクトルネットワークアナライザを用いてチップ測定を実施した.

参考文献：宇佐美蓮，小宮山崇夫，長南安紀，山口博之，小谷光司，「環境電波発電向け太陽電池アシスト自己しきい値補正整流回路」，電子情報通信学会総合大会，C-12-13，2018 年 3 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社
ADS

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

様々なアナログ回路の入出力特性を測定可能な CMOS イメージセンサ
東京理科大学工学研究科

荒谷 智広, 浜本 隆之

概要：本チップは，VDEC 環境下でのチップ設計の基本技術を取得するために設計された．イメージセンサ回路の他に基本的な CMOS アナログ回路を集積しており，CMOS イ
メージセンサの初学者が本チップを用いることで，イメージセンサの動作原理とアナログ回路の諸特性を同時に理解することを目的としている．本チップは，中央部分にイメージ
センサの画素アレイと垂直および水平シフトレジスタがあり，その周囲に様々なアナログ
回路が集積されている．イメージセンサは縦 256×横 256 画素であり，標準的な 3 トランジ
スタ構成の画素回路（リセット Tr，増幅 Tr，行選択 Tr）を用いている．画素サイズは縦7μm×横 7μm であり，開口率は 30%である．イメージセンサの周囲に集積されているアナログ回路は，インバータ，オペアンプ，ソースフォロア，画素読み出し回路である．画素

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章
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告

読み出し回路は，フォトダイオード 1 つと NMOS ソースフォロア 1 段，PMOS ソースフォ
ロア 1 段で構成されており，1 画素（反転型）の入射光量に対する出力を測定することができる．今後は，評価用基板と FPGA を用いて実機検証を行う予定であり，イメージセンサと測定用アナログ回路それぞれの動作確認を行う．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

神経回路ネットワーク構築のための神経細胞モデルおよび網膜モデルの試作
日本大学理工学部

佐々木 芳樹, 小澤 俊佑, 白江 健太郎

概要：我々の研究室では, 生体の脳が持つ優れた情報処理アルゴリズムを工学的に応用するために, 生体の神経細胞やシナプスと同様の働きを模擬したネットワークを構築する研究を行っている. 本試作チップでは, 上記のネットワーク構築のために ①神経細胞モデル ②軸索モデル ③多値 SRAM（2 値 RAM） ④PN 接合ダイオード（フォトダイオードの代わり）の試作を行った. 今回の試作では, 神経細胞モデルおよび PN 接合ダイオードに重きをおいた. 今回, 細胞体モデルは計 6 種類作成しており, 各条件における発火形態（自励振・他励振）や歩留まり, 発振周波数, ピーク電圧値について検討を行った. 特に, 本細胞体モデル
は Λ 形負性抵抗モデルを用いており, その負性特性はデバイスのばらつきに敏感であるため, その影響について検討を行うため試作を行った. PN 接合ダイオードは, 網膜モデルにおける視細胞部分としての有用性を確認するために設計した.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100～1,000グ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

ニューロモーフィックシステム－セルラニューラルネットワーク－25x25（リピート作製）
龍谷大学理工学部

木村 睦

概要：脳型集積システムを実現するニューロモーフィックシステムとしての, 25x25 個のニューロンを備えたセルラニューラルネットワークである. 将来の超コンパクトで極低消費電力のハードウェア人工知能を目指す. 現在の人工知能は, ハイスペックなノイマン型コンピュータで実行される複雑で長大なプログラムであり, ハードウェアサイズが巨大で, 消費電力も膨大である. 本研究は, これらの問題を解決するとともに, ロバストなコンピュー
ティングアーキテクチャを提供する. AIoE（Artificial Intelligence on Everything）のコン
セプトの実現も可能となる. ニューロモーフィックシステムに関するさまざまな新アイデアが盛り込まれている. また, アプロキシメイテッドコンピューティングのプラットフォーム
としての位置づけもある. （リピート作製）

参考文献：Mutsumi Kimura, Ryohei Morita, Sumio Sugisaki, Tokiyoshi Matsuda, Tomoya Kameda, and Yasuhiko Nakashima
Cellular Neural Network formed by Simplified Processing Elements composed of Thin-Film Transistors Neurocomputing Vol.
248, pp. 112-119, March and July 2017

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10,000～
100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

ゲイン及び帯域切替可能な生体信号処理用 LSI
東北大学医工学研究科

田中 徹

長崎総合科学大学工学研究科
東北大学工学研究科
東北大学工学部

清山 浩司

竹澤 好樹, 下川 賢士, QIAN ZHENGYANG, Lee Karmun
矢吹 僚介

概要：現在, 少子高齢社会の進展および高齢者の有病率上昇に起因する医療費増大が大きな問題になっている. 特に疾病による脈拍の上昇は高齢者の心臓と血管に多大な負荷を与える. 心血管疾患の患者の病態管理のためには, 日常的に脈拍や SpO2 などの生体情報をモニタリングすることが望ましい. そのため日常的な生体情報のモニタリングに適した小規模測定システムの開発を行っている. 今回, 生体情報を記録するための生体信号記録 LSI を試作した. 設計した LSI は信号選択器（MUX）, 増幅率切替可能な LNA（Low Noise Amplifier）, 低域遮断周波数切替可能な LPF（Low Pass Filter）および電源回路が搭載されている. 現在, 試作した LSI の評価を行っている.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

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第
３
章
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報
告

スーパーピクセルを用いた物体境界の明瞭な距離画像生成回路
金沢大学理工研究域電子情報学系

深山 正幸

概要：スーパーピクセルは隣接する類似した画素の集まりである. スーパーピクセル分割は
画像を過分割するが, 物体境界を良く抽出する. 一方, 距離画像はカメラから物体までの距
離を色や濃淡で表した画像である. 距離画像は左右 2 枚の画像から得られた画素ごとの視差を用いて三角測量の原理に基づき生成される. スーパーピクセル単位の距離画像生成は物体
境界が明瞭である特徴を持つ. 本回路は左右 2 枚の画像を入力しスーパーピクセル単位で視差を推定する. 左右画素値の差分絶対値による視差の評価値を画素単位で求め, スーパーピ
クセル単位で集計する. 画素単位の最大視差と同数のプロセッシングエレメント（PE）を配置し, 一つの左画素に対する全ての視差の評価値を同時に求め, 右画素を PE 間でシリアル転送することで, 左画素をラスタスキャン順に連続処理する. 1 個の PE に 1 個の評価値記
憶用メモリを接続し, 処理対象の左画素の属するスーパーピクセルに対応するメモリ要素に保存された評価値を更新する. 全画素のマッチング終了後, スーパーピクセル単位で最良（最小）の評価値を持つ視差を求める. 本
回路は 100MHz で動作し, スループットは HD（1280×720 画素）解像度で 54 fps, 最大視差は 39 である.

参考文献：Masayuki Miyama, "Fast Stereo Matching with Super-pixels Using One-way Check and Score Filter", Proceeding of
the 7th IEEE International Conference on Control Systems, Computing and Engineering, 2017 年 11 月.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre

トランジスタ数：1,000,000～10,000,000

別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種

遅延故障・断線故障および IC 間配線の検査用の各種検査容易化回路の試作
徳島大学大学院先端技術科学教育部

神田 道也, 新開 颯馬, 大塚 諒哉, 河野 潤平,
佐藤 聡観, 西川 拓人, 松本 悠汰

徳島大学大学院社会産業理工学研究部

四柳 浩之

概要：遅延故障の検査容易化回路 2 種と IC 内断線の故障動作検証用回路，および IC 間断線の電気的検査容易化回路 2 種を含むチップを試作した．1）遅延検査を容易にするために時間-ディジタル変換回路組込型検査容易化回路を回路の入出力部およびスキャン FF 部に実装した回路を設計した. 2）3 次元積層 IC 接続部のシリコン貫通ビア（TSV）の遅延故障検
査容易化回路用セルを設計し，配線長や配線遅延の影響を従来のものと比較した. 3）IC 内の半断線故障による遅延を考慮する擬似故障 TEG を作成し，隣接線信号が検査時の信号伝
搬経路に与える影響を調査した. 4）バウンダリスキャン回路を用いたオンライン電気テス
ト回路を実装した. 5）注入電荷量による IC 内断線検査回路を実装した. 各回路については
今後検証・調査を行う予定である.

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

アナログ回路用ライブラリ及び素子評価
高知工科大学システム工学群

橘 昌良, 猪岡 柚香

高知工科大学院基盤工学専攻

武内 智哉

概要：本チップはアナログ回路用ライブラリの設計である. 試作した回路は, ダイオードを使用しない BGR 回路を 2 つ組み合わせた BGR 回路と BGR 回路に対する BIST 回路である.
ダイオードを使用しない BGR 回路を 2 つ組み合わせた BGR 回路は, 先行研究の組み合わせ回路をベースとしており, 回路内からダイオードを無くし, 製造バラつきの軽減を目的とした. 2 つの BGR 回路内の MOSFET のサイズは等しく, PTAT 電圧及び CTAT 電圧を生成す
る抵抗のみ異なる. それぞれの BGR 回路で負の温度特性, 正の温度特性の出力をそれぞれ生成し, 組み合わせることによって, 出力の温度依存性を少なくした. BGR に対する
BIST 回路では, BGR 回路のノード電圧をテスト応答解析器に入力し, 故障検出を行う. 試

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作した回路では BGR 回路のノード電圧を測定するために, テスト応答解析器を後から接続する仕様とした. なお, 故障無し BGR と 6 種類の故障をそれぞれ付加した BGR を載せ, 故障検出の精度を評価した.

設計期間： 4 人月以上，5 人月未満 設計ツール：Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ランダム遅延素子を用いた耐タンパ非同期式暗号化回路改訂版
弘前大学大学院理工学研究科

豊嶋 太樹, 今井 雅

概要：クロック信号に基づいて動作する同期式回路や, 遅延の大きさが一定の遅延素子を用いた非同期式回路では, 同じ論理動作を行うと同じ電流・電磁波特性を示すシステムとなり, 外部から観測可能な情報から内部の秘匿情報を窃取するサイドチャネル攻撃に対する耐性が低い. これに対し, 遅延の大きさを変更することができるランダム遅延素子を用いた非同期式回路は, 同じ論理動作でも異なる電流・電磁波特性を示すシステムを実現できる. 本
試作では, 昨年度試作したチップに対し, いくつかの修正を加えた AES（Advanced Encryption Standard）暗号化非同期式回路を実装した. 非同期式回路の制御方式としては,
2-Phase ハンドシェイクプロコトルに基づくデータ転送を行う MOUSETRAP パイプライン
テンプレートを使用し, 要求-応答ハンドシェイクに伴うオーバーヘッドが小さく高速なシ
ステムを実現した. 比較評価用に, 組合せ回路部は同一のものを使用した同期式 AES 回路,
ランダム遅延素子を使用せず, 遅延値が固定な遅延素子を使用した非同期式 AES 回路も実装した.

参考文献：Daiki Toyoshima, Tatsuya Ishikawa, Atsushi Kurokawa, Masashi Imai, “Random Delay Elements for Tamper Resistant Asynchronous Circuits based on 2-phase Handshaking Protocol,” Proc. SASIMI2016, pp.113-118, Oct., 2016

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 Astro，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）
2.5mmx5.0mm チップ

トランジスタ数：1,000,000～10,000,000

チップ種別：マイクロプロセッサ

試作ラン：ローム CMOS 0.18μm

2 次 RC 積分器の ΔΣADC
ΔΣTDC
法政大学理工学部とばらつきを抑えるために DEM を用いた

嘉藤 貴博, 吉田 知朗, 鏑木 彩加, 七田 洸介

概要：この試作では, 2 次 RC 積分器型の ΔΣADC, ΔΣ 型 TDC, 差動型リングオシレータを試作しました. ΔΣ 型 ADC において, 研究室の新ゼミ生の練習試作として試作を行いました．構成は，2 次の RC 積分器，1bit コンパレータ，抵抗 DAC とシンプルな構成を採用している．次に, ⊿∑-TDC をデジタル PLL の位相比較器として使う場合, リファレンスクロッ
クの周期で位相比較するために位相比較回数がリファレンスクロックの周波数で決定される. さらなる位相比較回数向上のために, TDC を複数置き, インターリーブで動作させることを検討しており, そのときのばらつきによるスプリアス抑圧のため DEM（Dynamic Element Matching）を搭載し, 回路検証と評価を実施した. 最後に差動型リングオシレータ
は, 今後試作予定の回路において, 数百 MHz のクロック生成回路が必要となり, 先にリング
オシレータを試作することによって動作およびシミュレーションの差異の確認を行った. また, 以前試作した PLL に組み込んだ
VCO と同じ構成となっており, オシレータ単体でも評価をできるように試作を行った.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre トランジスタ
数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

電源スタック型回路構造における中間電位安定性評価回路
九州工業大学大学院情報工学府
九州工業大学山口 翔吾, 肥後 知樹

中村 和之

概要：本チップには, 6 トランジスタ型 SRAM 及び 12 トランジスタ型レシオレス SRAM 回路に, 新型のコーディング回路を付加した電源スタック型回路構造による中間電位安定性評
価回路が搭載されている. 今回の試作チップでは, 電源スタック型回路構造におけるコー
ディングを利用した場合の中間電位安定化効果を比較・検証することが目的である. 今回,新たなコーディング方式として, 適応型バス反転方式を検討している. 試作 LSI を複数用いて, 電源スタック型構造を構成し, 実測データを得ることで, その有用性を定量的に示すことを目標としている. さらに 12 トランジスタ型レシオレス SRAM 回路においては, 電源電圧でも動作可能なレシオレス SRAM 回路を内部回路として用いており, 3 段以上の多段電源
スタック型構造を評価可能としている.

設計期間：1 人月以上，2 人月未満 設計ツール：glade，Mentor 社 Calibre トランジスタ数：10,000～100,000 試作ラン：ローム
CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

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3 次元積層チップの発熱温度解析に向けた改良チップ
芝浦工業大学大学院理工学研究科
芝浦工業大学工学部

堀米 亮汰

宇佐美 公良概要：本チップは 3 次元積層チップの電力消費に伴う発熱と, チップ温度の過渡解析を目的としたチップである. 消費電力量による発熱温度差や, 発熱回路の位置による温度上昇の差や温度分布の時間的変化を解析するため, 5 個の発熱回路と 15 個の温度モニタ回路を搭載している. これまでの試作では, 発熱回路動作時に温度モニタ回路の動作に不具合が生じていた. そこで, 今回は温度モニタ回路への他からの影響を低減させるために電源分離などの改良を加えた. 発熱回路には MOS のオン抵抗による電力消費を目的とした回路を搭載しており, 入力信号によって稼働する回路数の制御が可能である. また, 温度モニタ回路には,チップ上でリーク電流をモニタする回路を基に, 温度変化に伴うリーク電流量の増減から
チップ温度を測定する回路を搭載した. また, 入出力ピン数削減のため, 内部に 2 個の選択回路を搭載している. テスタによる測定はなし.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
Synopsys 社 HSIM
性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特0.18μmCMOS プロセスを用いた同期型ノッチフィルタ制御用回路の改良慶應義塾大学理工学部

中野 誠彦, 河添 翔平

慶應義塾大学理工学研究科

伊藤 孝太, 田中 稜也, 出口 卓己, 福岡 龍人

概要：筋電, 心電, 脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ, 医療, 研究用途に広く用いられている. ブレインマシンインタフェース技術と呼ばれる, 脳と機械間の双方向通信技術の応用にも 生体電位信号の利用が進められている. 生
体電位信号を扱う低雑音増幅器, フィルタはウェアラブル端末へ応用するために小型化, 低電圧化が求められており, 我々はこれらをオンチップで実現することを目指している. 今回のチップ設計では, 同期型ノッチフィルタの制御に用いる低周波 VCO と PLL の改良を行った. 製造時のばらつきの影響を受けにくいレイアウトに改良し, MOS 容量を活用して所望の容量値で試作を行った.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社
ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦, 外村 崇史

慶應義塾大学理工学研究科

五十嵐 一真, 銭林 大悟

概要：現在, 自立動作可能な LSI チップのための, オンチップ太陽電池と電源回路とアプリ
ケーション回路の研究を行っている. 電源回路は太陽電池の出力を 1V 以上に昇圧することで様々なアプリケーション回路の動作を目指す. 本試作では, 前回の試作で設計した
300μm×300μm サイズの太陽電池の中で, 最も効率の良いものの改良型電極を作成した. また, 大きなサイズではなく, 小さなサイズの太陽電池をつなぎ合わせることで, 同サイズの占有面積を持つ大型の太陽電池と比べ, どのような性能の違いがみられるかを検証した. また, 本システムで用いるアプリケーションの一つとして, 光情報を保存するメモリを試作した. 20 段のクロスカップルチャージポンプを用いて昇圧した電圧を MOS キャパシタのゲー

3-364

トに入力することで, システムに光が照射されることで MOS キャパシタのゲートが破壊され, その出力が変化されるかを検証する. さらに, リングオシレータ関しても, 3 段, 5 段両方で, 格段の間にあるよう領地を変えることでどれだけの影響があるかを見るために, いくつかのパターンを設計した. 無線送信機にも改良を加えた. 単純な LC 直列からの出力ではなく, フィードバックループを用いることにした.

第３章

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Men-

チ
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試
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報
告

DC コンバータなど）

tor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社
ADS

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

インピーダンス計測検証回路
静岡大学工学部電気電子工学科

二川 雅登

概要：計測対象の抵抗・容量を効率よく計測できる回路構成を目指し, 設計をすすめている. インピーダンス計測部の容量値が実測時に影響を及ぼしてしまうため, 除外できるような機構を提案し本試作で検証を行っている. 計測対象は土や水を想定しており, 抵抗成分,
容量成分共に大きなダイナミックレンジが必要となるため, それを補うための回路特性が必要となる. 特に, オペアンプの周波数特性が回路全体の出力特性に影響を及ぼすため, オペ
アンプの特性の見極めを行った. これまでは, 電源やスイッチ, 増幅器に分けて設計を行い,各部の動作検証を行い目的とする動作を確認することができた. 増幅器について前回試作か
ら改良を行い, 動作周波数の拡大を果たすことができた. 試作各部を統合させた本体回路を使い, 土壌のインピーダンス計測が可能か検証するための準備を整えている. センサとしての動作確認・検証を行っているところである.

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ
数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサソフトエラー耐性試験向け・光再構成型ゲートアレイ（ 1 ）渡邊 実
概要：3 重回路（TMR: Triple Modular redundancy）の実装が可能な耐放射線・光再構成型ゲートアレイ VLSI を試作した. 光再構成型ゲートアレイは FPGA と同じ LUT（Look-Up
Table）を基本とする細粒度のゲートアレイ構想を採るが, フォトダイオードが実装されており, 回路は光学的にゲートアレイにプログラムされる. このチップでは 3 層のプログラマ
ブルゲートアレイ層を持ち, TMR 実装がこれら 3 層に対して実装される. 光再構成型ゲート
アレイはホログラムメモリ, レーザアレイ, 光再構成型ゲートアレイ VLSI から構成され,複数の回路情報をホログラムメモリ内に記憶できる. これら複数の回路情報はレーザアレイ
により選択的に読み出すことができる. 光再構成型ゲートアレイはホログラムメモリと光再構成型ゲートアレイ VLSI 間に完全並列の光バスを持つ. このため, 高速スクラビングが可能になり, 構成メモリ上で発生するソフトエラーをほぼ一掃することが可能になる. 本チッ
プでは Am241 によるソフトエラー耐性試験を予定しており, 高速スクラビングと TMR 実装とを併用することでカスタム集積回路並
みのソフトエラー耐性の実現を目指している.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社
ModelSim

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロ

ジ

ニューラルネットワークの積和演算に用いられるクロスバー型 ReRAM に向けた書き込み電圧生成回路
中央大学理工学研究科
中央大学理工学部

竹内 健, 鶴見 洸太, 鈴木 健太
能美 奨, 坂東 昭太郎

概要：近年, ムーアの法則の終焉に近づいているため, 非ノイマン型アーキテクチャの 1 つであるニューロモルフィックコンピューティングに注目が集まっている. ニューロモル
フィックはニューロン間を結合するシナプスに抵抗素子を用いて構成されるが, その抵抗値
は学習に応じて書き換える必要がある. 現在, その抵抗素子として抵抗変化型メモリ（ReRAM）が挙げられる. ReRAM は金属酸化膜を上部電極と下部電極で挟んだ構造をしており, 金属酸化膜の抵抗値の違いを「0」と「1」に割り当ててデータを保存する. ニューロモ
ルフィック向けに ReRAM を使用する場合, 制御にトランジスタを用いないため高集積可能なクロスバー型のセルアレイが挙げられる. クロスバー型 ReRAM は直交するビット線とワード線の交点にビット線とワード線に挟まれる形で各メモリセルが配置してある構造である. そのため, クロスバー型 ReRAM のデータ書き込み時には 2 つの異なる値の印加電圧が必要となり, 同時に多くの負荷電流が生じる. 本試作ではクロスバー型 ReRAM 向けた 2 出力可能な書き込み電圧生成回路の検討を行った. 今後は試作チップの動作確認を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
HSPICE（RF）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

小島 勇輝, 増井 優也, 小林 茉祐, 吉村 勉

概要：位相同期回路の相互干渉および自己干渉ノイズの解析用 PLL 回路を搭載. 昨年度のTEG で一部測定できなかった項目に関して，回路構成を変更して再測定を行う. 特に人為的に干渉ノイズを生成する経路をセレクタで切り替えることで，自己干渉と相互干渉の条
件を生成する. また注入同期発振回路において，注入頻度を高めるために DLL 回路をベースとした注入同期信号生成を検討しているが，効果を高めるためのインジェクション信号の両エッジ適用で課題となるデューティずれを補正する回路 TEG を設計した. また前回
TEG の測定で問題となった DLL 回路出力クロックのパタンジッタを約半分以下に削減する
ようにレイアウトの修正を行った. その他，リング型と LC- tank 型の VCO を用いた注入同期発振回路の比較評価も行う予定.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

65

第
３
章
チ
ッ
プ
試
作
報
告

自己および相互干渉ノイズ検証用 PLL 回路とデューティ補正回路 TEG
大阪工業大学大学院工学研究科

3-3

試作ラ

光プローブ電流センサ向け光電流変換 CMOS アナログフロントエンド回路の広帯域化及び低オフセット化
信州大学大学院総合理工学研究科
信州大学工学部

上倉 宇晴, 皛木 憲太郎, 宮地 幸祐

赤羽 和哉

概要：本試作では 1）チョッピングによるオフセット補正を用いたアナログフロントエンド（AFE）回路, 2）ディジタル制御によるオフセット補正を用いた AFE 回路の設計を行った. 本回路は光プローブ電流センサからの入力電流を想定し主に入出力バッファ, 電流電圧
変換回路, 電圧増幅アンプから構成される. 信号を読み取るうえで妨げとなるミスマッチによるオフセットの補正の為, 両回路ともにフィードバックによって DC オフセット補正（DCOC）を行った. 1）ではフィードバックによる DCOC に加えて信号を増幅する電圧アンプとしてチョッパーアンプを使用することで電圧アンプのオフセット除去を行った. しかし, チョッパーアンプはチョッピング周波数のリップル電圧が発生し広帯域化に不向きである. そのため低周波信号はチョッパーアンプを使用し, 別途, 高周波信号用の電圧アンプを用意し, 電圧増幅段をマルチパス化した.
高周波信号の経路についてはカップリングキャパシタによりオフセットを除去することで低オフセット化と広帯域化の両立を図った. 2）ではアナログのフィードバックによる DCOC ではなく逐次比較アルゴリズムを用いたディジタル DCOC を搭載した.

設計期間： 10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：1,000～10,000

別：アナログ（PLL, A-D/DC-DC コンバータなど）

3-3
66

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

平成29年度第3回ローム CMOS 0.18um 試作（ RO18174 ）生体信号取得用回路
東京大学工学系研究科

名倉 徹

概要：IoT 技術の広がりにより, これまで情報, および通信分野で使用されてきた LSI のア
プリケーション先が様々な分野へと広がっている. 近年注目されている IoT アプリケー
ションの有望な応用先として, 生体信号を常時モニタリングしてそのデータを取得し, そのデータに基いたヘルスケアアプリや, 病期診断への応用などが注目されている. 本チップでは, 筋電測定用の Instrumental Amplifier を試作した. 生体信号は着目する周波数が数 Hz~
数百 Hz であり, 一般的なオぺアンプとは一味違った考え方が必要となる. 本チップでは,外部と直接接続する端子の ESD 回路の違いを見るための TEG や, オフセットキャンセル回路の TEG, さらに, ローパスフィルタ, ハイパスフィルタ等の TEG, 基準信号発生回路,
50Hz/60Hz ノイズ除去回路なド, 生体信号を取得するための基本回路特性を見るためのTEG を多数搭載している.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
プ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

フリップチップ基板検証用マイクロストリップ線路
東京大学 VDEC

Kanjanavrojkul Parit, Iizuka Tetsuya, Asada Kunihiro

概要：本チップでは 50 オームマイクロストリップ線路とショートおよびオープンパッドがチップ上に配置される. このチップはフリップチップ実装用の標準 PCB ボード上の高周波信号パスの検証に使用される. 信号は GSG 構成でボードからチップに送信される. 線の寸法は 50 オームの特性インピーダンスの EM シミュレーションによって確認された. 最下位の金属は設計ルールを満たすスロットパターンを備えたグランドプレーンとして使用される. S パラメータはボード端子から測定されオンボードの伝送損失を評価するために使用される. マイクロストリップラインのシミュレーション結果は準備されたショートパターンとオープンパターンを使用してフィクスチャデエンベディング測定によって確認される. 製
造したチップを実際に基板上にフリップチップ実装し特性評価を行った. 基板上のコネクタ

3-3等の反射の影響が大きく, 現時点ではチップ内線路の特性評価まで至っていない. 今後基板

67

設計最適化を進め評価を行う予定である.

第３章

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Keysight 社 ADS トランジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

フリップチップ実装用・高分解能パルス縮小型時間-デジタル変換器
東京大学 VDEC

飯塚 哲也, 浅田 邦博

東京大学工学部

榎本 隆一

東京大学工学系研究科

名倉 徹

概要：本試作では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器（TDC）の設計を行った. 異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると, 二つの遅延時間の差によりパルス幅が縮小または拡大する. パルス幅が縮小するように設計されたバッファを多段に接続し, そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する. パルス縮小法はこの現象を利用して, 入力時間差をデジタル信号に変換する. 従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していた. また,
パルスが消失する近辺ではパルスの縮小幅が一定ではなく, TDC の線形性やオフセットといった性能に影響を及ぼしていた. 本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える
新たな方式を提案し, 上記の問題を解決することで高い時間分解能を実現した. また, ボンディングワイヤのインダクタンスを考慮し, 電源接続の最適化を行った. フリップチップ実装用にパッド配置の変更を行った.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チ
ッ
プ
試
作
報
告

雑音指数可変比較器を用いた逐次比較型アナログ-デジタル変換器
東京大学工学系研究科
東京大学 VDEC

伊藤 貴亮, 名倉 徹

飯塚 哲也, 浅田 邦博

概要：本試作では比較器に雑音指数調整機能を実装することで電力効率の向上を狙った逐次比較型アナロ
グ-デジタル変換器（ADC）の設計を行った. まず内部の DAC に冗長性を持たせることで高精度な変換を実現している. ただし冗長性を持たせると通常の場合と比較して追加の変換サイクルが必要になり, 消費電力の増加につながる. この問題に対して本試作では比較器に雑音指数調整機能を実装し比較精度と消費電力を調整できるようにすることで解決した. 各サイクルの DAC の冗長レンジに応じて比較器の雑音指数を調整することによって消費電力を最適化している. これにより高精度と低消費電力を両立し変換時の電力効率が向上した. さらに非同期式のクロック信号生成回路を実装することで変換時間についても最適化を行っている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF） トランジスタ数：1,000～
10,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Magnetic Probe for VLSI power supply network analysis
東京大学 VDEC

Mai-Khanh Nguyen Ngoc, Iizuka Tetsuya, Asada Kunihiro

東京大学工学部

Takahashi Daigo

概要：The project is to analyse VLSI power supply network based on current estimation throughmagnetic field. This design has been implemented for a magnetic probe to measure and monitor
magnetic fields. In this time, the chip is re-fabricated for a student （Iizuka-ken） for the above
purpose. An on-chip coil picks up magnetic fields based on the relationship of magnetic flux andcoil’s current. The voltage, depending on input frequency, is amplified by multi-stage amplifier.
Input voltages of pre-amplifier are from a magnetic pick-up coil and also depend on frequency f.
By connecting a filtering- capacitor at the output of the second-stage, we can get a narrow-band
LNA. The value of this capacitor is 400-pF. Two outputs are terminated by off-chip capacitors of 2uF. Based on these simulation results and on possibility on making layout of on-chip capacitor, twotypes of multi-stage LNA including wide-band amplifier （without FCAP） and narrow-band amplifier （with a FCAP of 400pF） are implemented. Two types of LNAs including wide-band （without FCAP） and narrow-band types are combined with 5 types of inductors, COILi, with
i=1…5. Also, by changing VGAIN voltage, LNAs’gain can be adjusted. For the wide-band LNA, simulated results are achieved with maximum
gain of 77.21dB@1.32 MHz in case of VGAIN = 3.3V for 1-MOhm output terminal. With 50-Ohm output resistance, the simulated gain from extracted layout is about 60.5dB at 2.89MHz. Moreover, 10 types of LNA layouts are formed and put into a 5mm×5mm chip of 0.18-μm CMOS process. Two functional testing circuits including 4 types of LNAs with/without coils are located on the top of the chip for other testing purposes.

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68

第
３
章
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報
告

参考文献：Yuki Oda, Tetsuya Iizuka, Toru Nakura, Kunihiro Asada, ``Analysis of VLSI Power Supply Network based on Current Estimation
through Magnetic Field Measurement,’in’ Proceedings of IEEE Sensors Applications Symposium （SAS）, Mar. 2017.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF） トランジスタ数：1,000～10,000（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ

Magnetic Probe for VLSI power supply network analysis
東京大学 VDEC

Mai-Khanh Nguyen Ngoc, Iizuka Tetsuya, Asada Kunihiro

東京大学工学部

Takahashi Daigo

概要：The project is to analyse VLSI power supply network based on current estimation throughmagnetic field. This design has been implemented for a magnetic probe to measure and monitor
magnetic fields. In this time, the chip is re-fabricated for a student （Iizuka-ken） for the above
purpose. An on-chip coil picks up magnetic fields based on the relationship of magnetic flux andcoil’s current. The voltage, depending on input frequency, is amplified by multi-stage amplifier.
Input voltages of pre-amplifier are from a magnetic pick-up coil and also depend on frequency f.
By connecting a filtering- capacitor at the output of the second-stage, we can get a narrow-band
LNA. The value of this capacitor is 400-pF. Two outputs are terminated by off-chip capacitors of 2uF. Based on these simulation results and on possibility on making layout of on-chip capacitor, twotypes of multi-stage LNA including wide-band amplifier （without FCAP） and narrow-band amplifier （with a FCAP of 400pF） are implemented. Two types of LNAs including wide-band （without FCAP） and narrow-band types are combined with 5 types of inductors, COILi, with
i=1…5. Also, by changing VGAIN voltage, LNAs’gain can be adjusted. For the wide-band LNA, simulated results are achieved with maximum
gain of 77.21dB@1.32 MHz in case of VGAIN = 3.3V for 1-MOhm output terminal. With 50-Ohm output resistance, the simulated gain from extracted layout is about 60.5dB at 2.89MHz. Moreover, 10 types of LNA layouts are formed and put into a 5mm×5mm chip of 0.18-μm CMOS process. Two functional testing circuits including 4 types of LNAs with/without coils are located on the top of the chip for other testing purposes.

参考文献：Yuki Oda, Tetsuya Iizuka, Toru Nakura, Kunihiro Asada, ``Analysis of VLSI Power Supply Network based on Current Estimation
through Magnetic Field Measurement,’in’ Proceedings of IEEE Sensors Applications Symposium （SAS）, Mar. 2017.
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF） トランジスタ数：1,000～10,000（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ

誘電体導波路向けオンチップ結合器
東京大学工学部

山﨑 大輔

東京大学 VDEC

飯塚 哲也, 浅田 邦博

東京大学工学系研究科

名倉 徹

概要：本試作では誘電体導波路通信に用いるオンチップ結合器の設計を行った. 高速通信を実現するには広い帯域幅が必要となるが, 近年では広い帯域幅を取ることができるミリ波帯の研究が盛んである. ミリ波帯の信号を用いて有線通信をおこなう場合, その信号は誘電体
導波路内を伝搬することが知られているが, 金属導波管と比べて損失が大きくなってしまう
ため, 導波路以外での低損失化が必要となる. 電気-電磁波変換に必要なオンチップ結合器
において損失の主な原因は Si 基板に流れる渦電流により電力の一部が熱となってしまうことにあるので, 結合器直下の Si 基板を除去し渦電流を抑制することで低損失化を図る. この時誘電体導波路や Si 基板の有無により結合器周囲の誘電率が変化し, 結合器の入力イン
ピーダンスが変化するため, 電力供給を効率よく行うには使用環境に合わせた結合器を設計する必要がある. そのため 3D 電磁界シミュレータを用いて結合器の入力インピーダンスを求め, 最適化をおこなった. また結合器の形状は誘電体導波路方向に指向性を持たせるため, ブロードサイドアレイを採用した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：～10 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

誘電体導波路向けオンチップ結合器
東京大学工学部

山﨑 大輔

東京大学 VDEC

飯塚 哲也, 浅田 邦博

東京大学工学系研究科

名倉 徹

概要：本試作では誘電体導波路通信に用いるオンチップ結合器の設計を行った. 高速通信を実現するには広い帯域幅が必要となるが, 近年では広い帯域幅を取ることができるミリ波帯の研究が盛んである. ミリ波帯の信号を用いて有線通信をおこなう場合, その信号は誘電体
導波路内を伝搬することが知られているが, 金属導波管と比べて損失が大きくなってしまう
ため, 導波路以外での低損失化が必要となる. 電気-電磁波変換に必要なオンチップ結合器
において損失の主な原因は Si 基板に流れる渦電流により電力の一部が熱となってしまうことにあるので, 結合器直下の Si 基板を除去し渦電流を抑制することで低損失化を図る. この時誘電体導波路や Si 基板の有無により結合器周囲の誘電率が変化し, 結合器の入力イン
ピーダンスが変化するため, 電力供給を効率よく行うには使用環境に合わせた結合器を設計する必要がある. そのため 3D 電磁界シミュレータを用いて結合器の入力インピーダンスを求め, 最適化をおこなった. また結合器の形状は誘電体導波路方向に指向性を持たせるため, ブロードサイドアレイを採用した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：～10 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

半導体分配器中部大学全学共通教育部

宮本 順一

概要：太陽電池など再生可能エネルギーを電力に変換する素子単体の出力電圧は, 0.6V 程度と極めて低い. 一般的に非発電状態での漏れ電流を防止するため, ブロッキングダイオー
ドを使用するが, この方法では, このダイオードの電圧降下があるため素子の直列接続が必須であった. 従って, 直列接続に難がある発電素子, あるいは異種の発電素子の組み合わせからの電力抽出は不可能であった. ここで低電圧出力素子からでも高効率で電力を取り出せる「半導体電力分配器」を考案し, これを適用することで多数個の並列接続素子から, その総和電力を集積して取り出すことに成功した. RO1817_1 の試作で, この発電システムを構成する回路コンポーネントを設計し評価した結果, 特性の改良が必要な項目がいくつか発見されたため, このリファインを行った. 現在, 学内で試作した色素増感太陽電池を用い,
フィールドでの接続実験を開始したところである. 得られた知見については都度, 特許化を考えており, 現在 3 件を特許出願済であり, 内一件は学内審査を経て審査請求中である.

参考文献：J. Miyamoto, M. Sato, H. Itoh, M. Tanaka, A. Kato, S. Hasegawa, Y. Suzuki, and F. Munakata, "Field Test of
Dye-Sensitized Solar Cells （DSSC） by utilizing a Power Delivery CMOS Integrated Circuits", Extended Abstracts of the 2015 International Conference on Solid State Devices and Materials, Sapporo, 2015, pp530-531

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre トランジスタ数：1,000～10,000 試
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

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第
３
章
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作
報
告

IoT のためのアナログ回路 TEG
広島工業大学工学部/電子情報工学科

升井 義博

概要：近年では IoT の研究・開発・実用化に伴い, 無線センサーネットワークの利用が開始
されつつある. 最近の無線センサーネットワークでは信号通信用の配線だけでなく, 電源配線の無線化もすすみつつある. そこで, 本試作ではエネルギーハーベストを電源とし, 無線
センサーネットワークでの利用を想定したアナログ要素回路の試作を行った. 低電圧駆動,
低消費電力というテーマで 0.18μmCMOS プロセスを用いたアナログ回路 TEG として以下の回路を集積した. ブートストラップ及び基板バイアス効果を用いた低電圧発振回路,
CMOS スイッチを利用した低電圧整流回路, 弱反転領域を利用したエネルギーハーベストのための低電圧参照電源回路, 差動型 DFF とクロックゲーティングを利用した低消費電力
8bit 逐次比較型 AD 変換器, インバータをベースとした FF 型 ΔΣ 型 ADC, PLL（Phase
Locked Loop）, オンチップ発電のための光発電セル.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-

D/DC-DC コンバータなど）

ニューロモーフィックシステム－セルラニューラルネットワーク－32x32
龍谷大学理工学部

木村 睦

概要：脳型集積システムを実現するニューロモーフィックシステムとしての, 32x32 個のニューロンを備えたセルラニューラルネットワークである. 将来の超コンパクトで極低消費電力のハードウェア人工知能を目指す. 現在の人工知能は, ハイスペックなノイマン型コンピュータで実行される複雑で長大なプログラムであり, ハードウェアサイズが巨大で, 消費電力も膨大である. 本研究は, これらの問題を解決するとともに, ロバストなコンピュー
ティングアーキテクチャを提供する. AIoE（Artificial Intelligence on Everything）のコン
セプトの実現も可能となる. ニューロモーフィックシステムに関するさまざまな新アイデアが盛り込まれている. また, アプロキシメイテッドコンピューティングのプラットフォーム
としての位置づけもある. 既に作成した 25x25 ののニューロンを備えたセルラニューラル
ネットワークの後継機種となる.

3-3
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第
３
章
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試
作
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参考文献：Mutsumi Kimura, Ryohei Morita, Sumio Sugisaki, Tokiyoshi Matsuda, Tomoya Kameda, and Yasuhiko Nakashima
Cellular Neural Network formed by Simplified Processing Elements composed of Thin-Film Transistors Neurocomputing Vol.
248, pp. 112-119, March and July 2017

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10,000～
100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

積層型 3 次元 IC のチップ内の温度分布の解析
富山県立大学工学部

牛田 慧, 岩田 栄之, 松田 敏弘

概要：MOSFET の微細化と VLSI の高集積化によって, 消費電力が増大し, VLSI 内に局所的な高温箇所が発生し, 回路の特性や信頼性などに影響するチップ内温度分布の不均一性が問題となっている. また, 複数の LSI を積層した 3 次元 IC の開発も進められているが, 熱伝導率の小さい接着層によって, 温度が上昇する. したがって, 現在の熱伝導シミュレータは
LSI の設計に非常に有用であるが, シミュレーションの精度をさらに高めるためにも, 実験による実測値との比較・検証は必要不可欠である. 本研究では, 熱源となる抵抗とそのまわりに配置されたダイオードからなるテスト回路を LSI として設計・試作し, 実測とシミュ
レーションを用いて LSI 内の温度分布を解析することを目的としている. 本テストチップ中には, 熱源となる抵抗 1 個と, 温度センサダイオード 32 個で構成されているブロックを24 個 配置し, 熱源や配線パターン等による温度分布の変化を解析できるようにした. さらに, このテストチップを用いた 3 層の積層型 3 次元 IC について, 温度分布解析を行っている.

参考文献：T. Matsuda, H. Demachi, H. Iwata, T. Hatakeyama, and T. Ohzone, "Analysis of Metal Wire Effect on Temperature
Distribution in Stacked IC With Thinned Chip," IEEE Transactions on Semiconductor Manufacturing, vol. 30, no.3, pp. 227-235,2017.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF）
回路など）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価弱反転領域の電流式を検証するための MOS トランジスタ TEG
埼玉工業大学工学部

吉澤 浩和

概要：MOS トランジスタを弱反転領域で動作させるアナログ回路を SPICE でシミュレー
ションする場合には，弱反転領域でもシミュレーション結果と測定結果が一致するように
SPICE モデルパラメータが精度よく抽出されている必要がある. また，低電圧動作に向くとされる body-driven 回路では，基板バイアス効果の影響も SPICE モデルパラメータに反映されている必要がある. しかしながら一般の SPICE パラメータは，必ずしも弱反転領域
や基板バイアス効果が精度よく抽出されているとは限らない. さらに MOS トランジスタの弱反転領域におけるドレイン電流式は複数提案されているものの，SPICE のシミュレー
ション結果とは一致しない場合が少なくない. 本試作では, 弱反転領域の電流式を検証するためにアスペクト比の異なる MOS トランジスタ TEG を設計した. トランジスタのサイズはPMOS，NMOS ともに, ゲート幅を 20 um で固定し，ゲート長を 0.25 um から 400 um まで
5 通りずつふった. 試作した MOS トランジスタの電流の測定を行い，弱反転領域の電流式との比較ならびに SPICE シミュレーショ
ン結果との比較を行う.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トラ
ンジスタ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

符号化・復号回路
上智大学理工学部

林等

概要：立ち上がり間隔が一定周期になるように波形を割り当てた符号化方式に対応した符号化・復号回路. ○特徴 マンチェスタ符号：信号の DC オフセットが発生しないため, クロック再生が容易. ただし, クロック再生回路が必要. 起動に時間がかかる. ⇒ 立ち上がり
間隔が一定周期になるように波形を割り当て. ⇒クロック同期に時間がかかる位相同期ループを使用せずに, データと同期したクロックを高速に得ることができる. ⇒クロック再生回
路を使用せずに高速起動が可能・低消費電力化. ○想定される用途 ①センサ NW 分野における「キーデバイス」としての活用⇒センサ間通信 ②災害対策等に導入が望まれる RFID シ
ステム⇒デュアルタイプ RF タグへの展開 ③「次世代」非接触 IC カード

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Keysight 社 ADS
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作

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チップ種別：通信（RF 回路，ATM など）

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第
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章
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プ
試
作
報
告

ソフトエラー耐性試験向け・光再構成型ゲートアレイ（ 2 ）渡邊 実
概要：3 重回路（TMR: Triple Modular redundancy）の実装が可能な耐放射線・光再構成型ゲートアレイ VLSI を試作した. 光再構成型ゲートアレイは FPGA と同じ LUT（Look-Up
Table）を基本とする細粒度のゲートアレイ構想を採るが, フォトダイオードが実装されており, 回路は光学的にゲートアレイにプログラムされる. このチップでは 3 層のプログラマ
ブルゲートアレイ層を持ち, TMR 実装がこれら 3 層に対して実装される. 光再構成型ゲート
アレイはホログラムメモリ, レーザアレイ, 光再構成型ゲートアレイ VLSI から構成され,複数の回路情報をホログラムメモリ内に記憶できる. これら複数の回路情報はレーザアレイ
により選択的に読み出すことができる. 光再構成型ゲートアレイはホログラムメモリと光再構成型ゲートアレイ VLSI 間に完全並列の光バスを持つ. このため, 高速スクラビングが可能になり, 構成メモリ上で発生するソフトエラーをほぼ一掃することが可能になる. 本チッ
プでは全領域をメタルで完全にシールドしてあり, ソフトエラー耐性の面での効果を確認する予定である.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Mentor 社
ModelSimジ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロ

逓倍用 DLL 回路を用いた両エッジ型注入同期 PLL 回路の特性評価 TEG
大阪工業大学大学院工学研究科

小島 勇輝, 増井 優也, 小林 茉祐, 吉村 勉

概要：DLL 回路をベースとした注入同期信号生成回路を用いて，低周波の参照クロックから広帯域な注入同期 PLL 回路を設計・試作し，特性を評価する. 昨年の同構成の回路と比較して，発振周波数を倍にすることで実質的な逓倍数を倍にする一方，インジェクション
信号の両エッジを注入同期に用いることで，高頻度のインジェクションを可能とする. これにより広帯域化による低位相ノイズのクロックが実現可能と考えられる. さらに，このイン
ジェクション信号のデューティ補正を行うことで，極力パタンジッタの影響を抑える構成とした. 発振器としては，リング型，LC-tank 型 VCO とも最大 5GHz をターゲットとした.
その他，回路の改訂としてインジェクション部の電流注入・引き抜きの回路構成の対称性を考慮した. ターゲットとする周波数および発振器の種類でいくつか作振りを行い，回路特性の比較評価を行う予定.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
0.18μm 2.5mm 角チップ

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第
３
章
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プ
試
作
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チップ種別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS

平成28年度第2回ルネサス CMOS 65nm 試作（ RS65162 ）RF アナログ設計用 TEG
金沢大学集積回路工学研究室

北川 章夫, 成 浩偉

概要：アナログ回路の設計を行うための準備と SOTB のフルカスタム設計フローおよび設計規則の理解を目的として, 各種 TEG の設計を行った. 搭載した
TEG には, RF プローバ用パッドおよび較正用パターン, 単体 MOSFET, 各種抵抗, 各種キャパシタ, バイポーラトランジスタ, ダイオード, アンテナルール対策用ダイオード等を含む. また, TEG のレイアウトパターンによっては, 自動生成されたダミーで密度ルールを満たすことが難しいため, 空き領域に敷き詰める
ことにより, 設計規則に準拠しながら密度ルールを満たすことができるような自作ダミーパターンも用意した. LC-VCO, マイクロストリップインダクター, マ
イクロストリップ共振器, パッチアンテナ等も設計したが, 設計規則チェックをパスすることができず, チップへの搭載を断念した. 現在, 試作した TEG の評価を実施中である. 今回設計した VCO は, 生体組織の診断への応用を目的として設計され, シミュレーションでは, 90GHz までの発振を確認している. ただし, 発
振周波数が当初目標よりも低いため, 再設計または方式の再検討が必要となる. 現在, より高い周波数帯での発振および受信を行う共振器を再設計している.
設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF） トランジスタ数：～
10 試作ラン：CMOS SOTB 65nm 2mmx1.5mm チップ種別：TEG（特性評価回路など）

バックゲート電圧制御発振器を用いた A/D 変換器の試作
大阪工業大学工学部

木原 崇雄

大阪工業大学大学院工学研究科

吉尾 恒洋, 高橋 克樹

概要：Internet of things （IoT） 社会では無線トランシーバーにさらなる低消費電力が求められている. さらに, CMOS プロセスの微細化に伴い低い電源電
圧 （< 1 V） に適したデバイスが必要とされている. 低電源電圧かつ高速動作を実現できる A/D 変換器（ADC）として, 電圧制御発振器 （VCO） を用いた
ADC （VCO ベース ADC） がある. この ADC はリング型 VCO ・サンプリング器・デジタル微分器で構成されるので, 低電源電圧かつ高速で動作する. 従来のADC では, VCO の出力電圧振幅は入力制御電圧に依存し, そのサンプリングにはセンスアンプを使用したフリップフロップ（SA-FF） を用いる必要があり,
ADC の消費電力が増大する. 本試作は, バックゲート VCO を採用することで, SA-FF を必要としない VCO ベース ADC を示す. また, サンプリング器に準安定状態対策を実装することで, SNR の劣化を抑制する.

参考文献：Tsunehiro Yoshio, Takao Kihara, Tsutomu Yoshimura, “A 0.55 V Back-Gate Controlled Ring VCO for ADCs in 65 nm SOTB CMOS＂, Proc.
2017 IEEE Asia Pacific Microwave Conference （APMC2017）, Kuala Lumpur, Malaysia, Nov. 2017.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre
作ラン：CMOS SOTB 65nm 3mmx2mm チップ種別：通信（RF 回路，ATM など）

トランジスタ数：100～1,000

試

新イジング LSI
東京理科大学工学部

串原 健太

概要：近年 IoT 社会を迎え，得られるデータ量は爆発的に増加している．このため，最適化問題を解く能力を”モノ”へ付与することは，情報処理能力を向上させ（AI on Things），この社会をさらに躍進させると考えている．イジングマシンのハード化はそれを実現するが，その実装は膨大な数の相互作用を必要とする
ため困難となる．そこで，すべてのスピン間の相互作用を再隣接スピン間のみで表現する新モデルを提案した（K. Someya, R. Ono, and T. Kawahara, “Novel Ising Model Using Dimension-Control for High-Speed Solver for Ising Machines," Paper ID 4137, Session B2P-F, NEWCAS 2016, doi:10.1109/NEWCAS.2016.7604797, （2016））．しかしながら，このモデルの LSI 化には更に，1）解を得るために必要なシミュレーテッド・アニーリングの実装が大規模になること，2）高速化に必須の並列動作の実現が不可能であること，3）スピンとその計算を行う単位ブロック構成及び配線がそれでも複雑なこと，などが課題とわかった．今回，これらを解決しハード化可能な簡便な構造で実現したイジングマシン回路を考案したので，65nmSOTB プロセスでの試作をめざして実装した．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva トランジスタ数：10,000～100,000
試作ラン：CMOS SOTB 65nm 6mmx3mm

チップ種別：アナログ/デジタル信号処理プロセッサ

Object-Detection Coprocessor with HOG-Feature Extractor, General-Purpose Normalization Engine and SVM Classifier
広島大学先端物質科学研究科
広島大学工学研究科

Luo Aiwen

Zhang Xiangyu, An Fengwei

広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen

概要：This chip implements a hardware-efficient object-detection coprocessor with cell-based HOG-descriptor extraction circuitry, general-purpose normalization engine andSVM classifier in 65 nm CMOS technology. Due to the normalization engine, degradation of vision-based detection resulting from, e.g., changes in the illumination intensity, foreground-background contrast variations or automatic gain control of the image sensor, can be avoided. Multiple cell sizes up to 32x32 pixels can be used to define the scaling factorof the corresponding image pyramid for detecting objects with different sizes. The flexible cell size and the unlimited vertical size of input images （up to 1024x∞ pixels） make anefficient contribution to multi-scale and multi-object detection with much smaller computational effort than required in previous research work. Further, flexible application adjustment is provided by input customization parameters, so that the presented block-based normalization circuit achieves high processing flexibility for different image-cell sizes, cellbased feature descriptors and image resolutions. The developed reutilization scheme of memories for intermediate-result storage allows a significant reduction of on-chip storage requirements. Lower computational cost and pipelined data transmission lead also to increased efficiency with respect to power consumption. Consequently, the applied prototype architecture demonstrates less memory usage, lower energy consumption, and higher detection robustness for real-time object detection in various mobile applications.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula

トランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロセッサ

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報
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65nm SOTB プロセスを用いた小型昇圧回路
奈良先端科学技術大学院大学物質創成科学研究科

笹川 清隆, 春田 牧人, 野田 俊彦, 徳田 崇, 太田 淳

概要：本試作では, 単体の太陽電池を用いた Optogenetic 用の超小型光刺激光源を実現するための昇圧回路の設計を行った. Optogenetics の分野で, 広く用いられている光受容タンパクとしてチャネルロドプシン 2 がある. このタンパクは青色波長帯の光照射に対してイオンチャネルを開き, 細胞の活性化をもたらす. 光源としては青色 LED が使用可能であるが, 一般的な Si 太陽電池では, 発光に必要な電圧を供給することができない. また, 昇圧回路は, 小型かつ高効率なものが求められる. 本試作では, SOTB プロセスによって低しきい値とした MOS トランジスタを用いて, チャージポンプ回路を設計した. また, 単体で駆動可能とするため, リングオ
シレータを統合し, 外部からの信号供給を不要とした.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF） トランジスタ数：10～100
試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：マイクロプロセッサ

ワイヤレスセンサネットワーク向け低電力外温度センサ回路
電気通信大学情報・ネットワーク工学専攻

新居 慎也，石橋 孝一郎，範 公可

概要：エナジーハーベスティングでも活用可能な低電力で, ワイヤレスセンサネットワークの活用に適した外温度を測定する低電力
温度センサを提案する. 回路はサーミスタを IC の外部に温度素子として用いることで外温度の測定を可能にする. 設計はルネサスエ
レクトロニクス社の SOTB65nm プロセスで行った. 回路構成はサーミスタとそれを読み取るアナログ回路部と, アナログ回路部で読み取った値をデジタルデータに変換するデジタル部からなる. 提案回路は-50℃～50℃の温度範囲で 0.084℃の分解能を持ち, 消費電力は 869nW であった. また実測からの 3σ は±2.7℃であった. アナログ部の構造の一部にリングオシレータを用いており, 発振周波
数がノイズ等の影響で完全に安定しなかったため, 実測の 3σ は想定よりも大きい値となってしまった. 回路の精度を上げるにはリン
グオシレータを安定に発振させる工夫が必要と考えられる.

参考文献：［ 1 ］ Y. Dei, Y. Kishiwada, R. Yamane, T. Inoue, and T. Matsuoka, Low-power wireless on-chip microparticle
manipulation system," Jpn. J. Appl. Phys., vol. 54, no. 4S, p. 04DE10, Apr. 2015.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
ン：CMOS SOTB 65nm 2mmx1.5mm

SSS OOK

トランジスタ数：1,000～10,000

試作ラ

チップ種別：アナデジ混載

Transmitter

電気通信大学情報・ネットワーク工学専攻

大畠 知之，石橋 孝一郎，範 公可

概要：今回の試作では Transmitter の設計を行った. 具体的には, アナログ回路ではリングオシレータと差動型発振回路, デジタル回路では変調回路の設計を行った. 設計は 65nm SOTB プロセスを用いて行った. 周波数 2.4GHz で設計を行い, 基板バイアスを印加で

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きるように設計した. リングオシレータは基板バイアスを印加することで出力周波数が変化する特徴を有している. 基板バイアスとして三角波を印加することで, 出力周波数のスペクトルが約 2GHz 拡散するように設計した. 差動型発振回路は周波数は 250MHz で設計を行い, デジタル回路のクロック生成回路を目的として設計した. この回路も基板バイアスを印加できるように設計を行い, 基
板バイアスは実測する際に周波数を 250MHz に調節するために用いる. デジタル回路は SSSOOK 変調を行うために設計をした. 実測
では出力信号を見ることはできなかった. その理由として寄生容量対策が不十分であったことが挙げられる. 設計した回路は2.4GHz と高周波であり, 寄生容量によって出力のゲインが大きく低下する. さらに設計した回路は出力スペクトルを基板バイアスによって拡散するため, さらにゲインが低下する. 設計の際には寄生容量対策としてインバータを設計した. しかし, 設計したインバータだけでは不十分であったと考える. これより, 次回の設計ではさらに寄生容量対策について考える必要がある.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
1,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：100～

チップ種別：通信（RF 回路，ATM など）

プログラマブル大規模積和演算アクセラレータの試作
大阪大学情報科学研究科
高知工科大学システム工学群

橋本 昌宜
密山 幸男

概要：機械学習を用いたアプリケーションの拡大に伴い, 機械学習に求められる演算を高効率に実行できるハードウェアの研究が盛んに行われている. 我々は, エッジ端末上での動作を想定し, 機械学習識別器などに頻出する大規模積和演算の高エネルギー効率実行を可能にするア
クセラレータアーキテクチャの開発を進めている. 提案アクセラレータは, 多段カウンタを基本要素とするアレイ構造を持ち, プログラマブ
ルな構造と ASIC に匹敵する演算効率の両立を目指している. 複数の積項からなる膨大な部分積の足し合わせを同時に行うことにより, 高い性能が期待できる. 本試作では, 前回の試作回路の基本構造をベースに, 演算ビット幅とオペランド数の可変機構を搭載するアクセラレータを設計した. チップ面積等の制約で可変機構の自由度は制限されたが, 4 通りの演算ビット幅のアクセラレータを 1～4 並列で構成することを可能としている. 前回の試作回路と同様に, 入力オペランドを LSFR によって生成し任意回数の演算を連続して実行できる機構を搭載している. 提案アクセラレータと周辺回路の電源を分離することで, 提案アクセラレータの消費エネルギーをより正確に評価することを可能とした.

設計期間：8 人月以上，9 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality
3mm 角

チップ種別：マイクロプロセッサ

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm

電源電圧モニタリング搭載非接触給電・液中微粒子操作チップ
大阪大学大学院工学研究科

井上 泰佑, 松岡 俊匡

概要：微小化学分析システムの小型化・高精度化を実現するために，CMOS 集積回路技術，非接触給電と誘電泳動を融合した液中オ
ンチップ微粒子操作システムの実現を目指している［ 1 ］．本チップでは，磁界結合方式非接触給電を採用しているが，コイル間の伝送距離やチップの負荷変動などに伴い，チップ上の電源電圧が不安定になる恐れがある. また，チップ使用時に溶液の温度上昇を抑えるため，チップの低消費電力化も図る必要がある．そこで，チップ内の電源電圧をモニタリングすることで上記の問題を解決するものとし，0.5V 駆動の電源電圧センサ回路，及び小面積非接触通信回路を設計した． 非接触通信回路はコイルを介して給電側に電源電圧の情報等を送信するものである．

参考文献：［ 1 ］ Y. Dei, Y. Kishiwada, R. Yamane, T. Inoue, and T. Matsuoka, "Low-power wireless on-chip microparticle
manipulation system," Jpn. J. Appl. Phys., vol. 54, no. 4S, p. 04DE10, Apr. 2015.

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT）
SOTB 65nm 2mmx1.5mm

トランジスタ数：100,000～1,000,000

試作ラン：CMOS

チップ種別：イメージセンサ/スマートセンサ

耐ソフトエラーフリップフロップと放射線起因パルス測定回路
京都工芸繊維大学電子システム工学専攻

丸岡 晴喜, 山田 晃大, 古田 潤, 小林 和淑

概要：本設計では集積回路における一時的な誤動作であるソフトエラーの発生率と対策方法を評価するために, 2 種類の回路を試作した. 1 つは耐ソフトエラーフリップフロップ（FF）である. 提案する耐ソフトエラーFF ではパストランジスタを挿入することで放射線による一過性のパルスである SET（Single Event Transient）を減衰させ, FF が保持する値が反転しない構造となっている. もう 1 つの回路ではインバータチェインと Time-to-digital converter から構成された SET パルス幅測定回路である. パルス幅を測定することで SET パルスの最大値や平均値などの特性を取得する. より効率的な対策手法を検討するとともに, シミュレーション方法の精度の向上に利用することを目的とする. 大阪大学にて中性子照射試験を行いソフトエラーの実測評価した結果, 提案回路のソフト
エラー耐性は従来回路よりも 10 倍以上耐性が高いことを確認した. SET の評価には量子科学技術研究開発機構の重イオンを利用して行った. SET の最大値は 200ps 以下であり, パルス幅が小さいほど発生確率が高いことを確認した.

参考文献：K. Yamada, H. Maruoka, J. Furuta, and K. Kobayashi, "Radiation-Hardened Flip-Flops with Low Delay Overheads
Using PMOS Pass-Transistors to Suppress a SET Pulse in a 65 nm FDSOI Process", RADECS, 2017

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チッ

プ種別：TEG（特性評価回路など）

リングオシレータのランダムテレグラフノイズによる周波数変動自動測定回路
京都工芸繊維大学電子システム工学専攻

岸田 亮, 駒脇 拓弥, 古田 潤, 小林 和淑

概要：集積回路における信頼性問題の 1 つであるランダムテレグラフノイズ（RTN）を評価するための回路を設計した．RTN は動的にランダムに特性が変動する現象であるため，実測評価が重要である．リングオシレータの RTN 実測において，今までの課題であった NMOS と PMOS の影響分離を抵抗を用いることで可能とした．リングオシレータの発振回数を記録するカウンタの最後に，最大および最小の周波数を記録する回路を搭載することで RTN の測定を高効率化した．電源の不具合があったが，ナノテクプラッ
トフォームの支援を受けて集束イオンビーム（FIB）により配線を接続することで正常動作した．従来よりも約 7,500 倍効率よく測定でき，実測結果として RTN の影響は NMOS の方が PMOS よりも約 1.5 倍大きくあらわれることがわかった．

参考文献：岸田 亮，"リングオシレータのランダムテレグラフノイズによる周波数変動自動測定回路"，VDEC デザイナーズフォーラ
ム，2017 年 9 月．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，
Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
ランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：TEG（特性評価回路など）

ト

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試
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平成29年度第1回ルネサス CMOS 65nm 試作（ RS65171 ）ツインタワー用共有メモリ SMTT慶應義塾大学理工学部
芝浦工業大学工学部

小島 拓也, 寺嶋 爽花, 奥原 颯, 風見 亮佑, 天野 英晴
工藤 勝, 宇佐美 公良

概要：ビルディングブロック型計算システムのチップスタックが共有して使う 256ｋB の共有メモリのチップで, 誘導結合チップ間
無線インタフェース TCI を 2 セット持っており, この上に 2 つのチップ積層タワーを建てることができる. 2 つのチップタワーの両方からのアクセスは, 8 つにバンクの異なったものに対して行われれば同時に可能である. 同時にアクセスされた場合の調停用にFetch&Dec 機能を持つ同期メモリも装備している. チップの一部は Standard Cell Memory の TEG になっている. Standard Cell
Memory は, 標準セルを用いて作るメモリでボディバイアスの制御により極めて小さな漏れ電流を実現する.

参考文献：S.Terashima, et.al. "A Shared memory chip for twin-tower of chips," SASIMI 2018, Jan.
設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre トランジス
タ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 6mm 角

チップ種別：メモリ

Deep Neural Network Accelerator SNACC
東京大学工学部

坂本 龍一, 近藤 正章

慶應義塾大学理工学部

奥原 颯, 松下 悠亮, 小島 拓也, 天野 英晴

概要：Convolutional Neural Network の畳み込み演算を高速化する専用アクセラレータで, 計算コア 4 つと, 重み等を保持する分散メモリを 32 セット持っている. それぞれのコアは, 独自の命令セットアーキテクチャに基づき, SIMD 命令, 専用 ALU を装備し,16bit, 8bit 演算機能を持っている. 誘導結合チップ間インタフェースの IP（TCI IP）を内蔵し, 他のチップと通信することができる.
ビルディングブロック型計算システムのファミリーの一つとして, 他と組み合わせて AI システムを構成する. ボディバイアス制御により極めて低い消費電力で動作する. 現在, 基本的な演算機能は確認済であり, TCI の動作も一部は確認済である.

参考文献：R.Sakamoto, et.al "The Design andCores,"

Implementationof

Scalable

Deep

NeuralNetwork

Accelerator

McSoC17, Sept.2017

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre
CMOS SOTB 65nm 6mmx3mm

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トランジスタ数：100,000～1,000,000

試作ラン：

チップ種別：マイクロプロセッサ

ツインタワー用ホストプロセッサ GeyserTT
東京農工大学工学部
慶應義塾大学理工学部

並木 美太郎
安藤 尚樹, 奥原 颯, 小島 拓也, 天野 英晴

概要：Geyser TT （Twin Tower）はビルディングブロック型計算システムのホストプロセッサで, 誘導結合チップ間通信（TCI）の IP を
3 セット内蔵している. CPU としては R3000 互換の命令セットを持っており, 4KB の命令, データ分離型 2 ウェイセットアソシアティアティブ
キャッシュ, 16 エントリの共有 TLB を持ち, OS が動作する. 3 つの TCI を用いて直線構造のネットワークを 2 セット作ることができ, この最上部に配置して二つのチップスタックのブリッジ機能を果たすことができる. ホストプロセッサとして 2 つのチップスタック（タワー）の全てのメモリを共有メモリの形でアクセスすることが可能である. 現在, 他の数種類のチップと積層したシステムが完成し, テストを行っている.

参考文献：H.Amano, et.al. "Overview of Building Block Computing System," Proc. ISOCC, Oct. 2017.
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 6mmx3mm

チップ種別：マイクロプロセッサ

低電圧安定動作のための回路特性評価回路
京都大学情報学研究科

小野寺 秀俊, 石原 亨, 岸本 真, 今井 悠貴, 岡村 陽介, 小柳 卓也

埼玉大学理工学研究科

西澤 真一

東京大学生産技術研究所

イスラム マーフズル

概要：低電圧安定動作のための設計基盤の開発を目標とし, 低電圧動作に適した回路素子の評価回路や静的/動的ばらつきの評価回路を作成した. 多種類の RO をアレイ状に多数並べた回路により各スタセルの特性やばらつきを評価する. 複数の再構成可能なモニタ回路によりトランジスタのノイズ特性, ばらつき特性を評価するほか, 温度による電流変化を利用したセンサとしての評価も行う.
外部からの信号に応じて基板の電圧をチップ内部で生成・出力可能な回路を搭載した. 回路の静的消費電力をモニタリングする回路
およびモニタ結果に応じて静的電力を最適化するように自律的に基板電圧調節回路を制御する回路の設計を行った. RO アレイ回路,
最構成可能モニタ回路, 基板電圧生成回路の実測を行い, 正常動作することを確認した.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：TEG（特性評価回路など）

トビアスイッチ FPGA アーキテクチャを模擬した論理ブロックアレイのテスト回路
京都大学情報学研究科

小野寺 秀俊, 石原 亨, 長岡 悠太, 吉澤 慶, 樋口 達大

概要：金属配線層間に不揮発性メモリ機能を有するスイッチであるビアスイッチを埋め込むことで高速化, 省エネルギー化および高集積化を目的とした, ビアスイッチ FPGA の開発に向けた模擬回路を試作した. 本試作では, ビアスイッチの代わりに実際の金属ビ
アを打ち込むことで, あらかじめテスト回路（リング発振器）がプログラムされた状態となっている. 当該テスト回路試作の目的は大きく分けて 2 つあげられる. 1 つ目は, 集積度の高いレイアウトの実現可能性を確認することである. 2 つ目は細粒度な LUT と粗粒度の算術論理演算器を混在した論理ブロックの設計を検討し, テスト回路の測定によりその効果を確かめることである. 2018 年 4 月
現在, 設計時の検証不備により実測が不可能であることを確認した.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM
ランジスタ数：10,000～100,000

試作ラン：CMOS SOTB 65nm 3mm 角

ト

チップ種別：TEG（特性評価回路など）

CMS-OOK TRX
電気通信大学情報・ネットワーク工学専攻

Van Trung Nguyen，石橋 孝一郎，範 公可

概要：このデザインには, コード変調同期 OOK トランスミッタ（アナログ+デジタル）と 2 つの RF フロントエンド（1 つはオンチッ
プインダクタ, 1 つは抵抗負荷）+ RX のデジタル部分が含まれます. デジタル部分は Verilog でコードを作成した後, Modelsim でシミュレートし, ICC によってコンパイルしました. アナログ部分は HSPICE RF と Cadence Virtioso でシミュレートし, StarRX を使用して抽出しました. TX は 2.4GHz 帯で動作し, スペクトルを拡散するためにリングオシレータ回路のデバイスのボディバイアスをスイープし, CMS-OOK シミュレーションを使用しました. RX は 2 つのバージョンで構成されています. 一つは, LNA の負荷と負荷をマッチングさせるためのオンチップインダクタを使用した RF フロントエンドで, これに対してプレレイアウトシミュレーションのみが実行されました. もう一つは抵抗負荷を使用したもので, RF フロントエンドはシミュレーション後のレイアウトでした. シ
ミュレーション結果は-70dBm の感度, RX の消費電力は 8uW でした. RX のデジタル部分は正しくデコードできます. この TRX は
ノーマリーオフの WSN に使用できます.

設計期間：1 人月以上，2 人月未満 設計ツール：Quartus Prime，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim
ン：CMOS SOTB 65nm 2mmx1.5mm

トランジスタ数：1,000～10,000

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

ブートストラップ方式を用いた DCDC 昇圧回路
電気通信大学情報・ネットワーク工学専攻

熊谷 慎也，石橋 孝一郎，範 公可

概要：今回の試作では, 100mV の低電圧 DC 入力に対する DCDC 昇圧回路の設計を行った. 本回路は, 昇圧回路としてスイッチト
キャパシタを用いており, スイッチには PMOS と NMOS を 2 つずつ用いている. また, 外部電源を使用しないための工夫として, 本
回路では入力の一部を電源として使用したリングオシレータとブートストラップ回路を設計した. リングオシレータで発振された信号はブートストラップ回路に入力され振幅を増幅する. ブートストラップ回路は昇圧型と降圧型の 2 種類に分けられ, 昇圧型を通過した信号は NMOS スイッチのゲートに入力されスイッチ制御信号となる. 同様に降圧型を通過した信号は PMOS スイッチのゲートに入力される. 本回路はシミュレーションの結果, 100mV の入力に対して約 125mV の出力を得た. 倍圧回路を用いたにも関わらず
1.25 倍の出力しか得られなかったのは, サブスレッショルド領域で制御を行なっているスイッチにおいてリークが生じているためと考えられる. また, 負荷電流及び回路効率が著しく低い値となってしまったため次回への課題点を多く残す試作となった.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）

トランジスタ数：10～100

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

同期・非同期 MIPS マイコン
電気通信大学情報・ネットワーク工学専攻

竹内 恭平，石橋 孝一郎，範 公可

概要：今回の試作では, それぞれ同期・非同期パイプラインで MIPS のサブセットが動作するマイコンの設計を行った. 同期と非同期のマイコンを比較することで, 非同期回路の特性を調査する. 使用した非同期のアルゴリズムは, 束データ方式である. 遅延素子
は, 外部から遅延量を変更することができる可変機構を実装した. 実装した命令は, 減加算, 論理和, 左右シフト, ロード, ストア, 条
件分岐, 無条件分岐, 即値和, 即値論理和, 即値論理積の 16 命令である. シミュレーションでは正常に動作していた. しかし,
SOTB で設計を行ったが, 配線ミスにより電源がショートしてしまったために測定をすることができなかった. 設計に時間がかかりすぎ, 十分に確認作業をおこなわなかったのが原因として挙げられる.

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）
100,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：マイクロプロセッサ

トランジスタ数：10,000～

3-3
77

第
３
章
チ
ッ
プ
試
作
報
告

幅広い動作領域でエネルギー最小点動作を可能にする RISC-V プロセッサの試作
京都大学大学院情報学研究科

石原 亨, 小野寺 秀俊, 塩見 準, 保木本 修, 徐 宏傑

概要：電源電圧および基板電圧を動的に調節可能な RISC-V プロセッサを試作した. 試作チップには 8-kB 命令スクラッチパッドメモリ, 16kB データスクラッチパッドメモリ, 4-kB 命令キャッシュが搭載されている. これらのオンチップメモリとしてスタンダードセルを用いた完全ディジタル型メモリが使用されている. プロセッサのロジック部とメモリ部で異なる電源電圧および基板電圧を印加可能である. 幅広い要求動作速度に対し, 当該プロセッサが常にエネルギー最小点で動作可能であることを示すことが第一の目的である. 当該プロセッサのロジック部とメモリ部で異なる電圧を印加することにより, 同一の電圧を印加した場合より消費エネルギーを低減可能であることを示すことが第二の目的である. また, 当該チップにはプロセッサのクリティカルパス遅延, 静的エネルギーおよび温度を評価する回路が搭載されている. 2018 年 3 月
28 日現在, 実測に基づくチップの動作検証に着手できていない. 動作検証は今後の課題である.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），
Synopsys 社 HSIM

トランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロ

セッサ

耐ソフトエラーフリップフロップとソフトエラーの遅延時間依存性測定回路
京都工芸繊維大学電子システム工学専攻

山田 晃大, 榎原 光則, 古田 潤, 小林 和淑

概要：本設計では集積回路の一時的な誤動作であるソフトエラーの対策方法を評価するために 2 種類の回路を試作した. 1 つは耐ソフトエラー
フリップフロップ（FF）である. TCAD を用いて既存の耐ソフトエラーFF のソフトエラー率を精査し, その配線を一部変更することで大幅な耐性向上が可能であることを確認した. 本設計では配線を変更した提案 FF の設計を行い, 実測により提案 FF のソフトエラー耐性を評価するとともに, TCAD シミュレーション結果との比較を行う. 2 つ目の回路はソフトエラーの組み合わせ回路の遅延時間依存性評価回路である. FF で発生する保持値の反転である SEU （Single Event Upset）は組み合わせ回路を伝播して次段の FF に取り込まれることで集積回路全体が誤動作となる. 回路の遅延時間が大きい場合, クロックの値が 0 の時に生じた SEU は次段の FF まで到達せずに除去される. この除去効果を確認するために動作周波数を変更し, SEU の発生率を評価する回路を設計した. LSI テスタにて動作試験を行い正常動作を確認した. 放射線耐性の評
価は量子科学技術研究開発機構の重イオン照射試験を用いて 5 月に行う予定である.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）

トランジスタ数：100,000～1,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チッ

プ種別：TEG（特性評価回路など）

NAND または NOR を用いた経年劣化の影響が異なるリングオシレータ
京都工芸繊維大学電子システム工学専攻

岸田 亮, 中野 洋希, 駒脇 拓弥, 古田 潤, 小林 和淑

概要：集積回路における信頼性課題の 1 つである Bias Temperature Instability （BTI） と呼ばれる経年劣化により，回路を使用するほど特

3-3
78

第
３
章
チ
ッ
プ
試
作
報
告

性が劣化するため，BTI の対策および実測による評価が重要である．BTI には NMOS で発生する Positive BTI （PBTI） と，PMOS で発生する Negative BTI （NBTI） に分けられ，NBTI による劣化の方が PBTI よりも大きい．通常のリングオシレータはインバータによって構成されるため，PBTI と NBTI どちらも発生するが，NAND で構成することで PBTI のみが発生する回路になり，経年劣化を抑制できる．さらに，入力端子のつなぎ方を工夫することで，その PBTI も抑制できる．NOR で構成されたリングオシレータは NBTI のみ発生するため，これらのリ
ングオシレータを同じチップに搭載し，経年劣化の影響が異なるかを評価する．チップが正常に動作することを確認したため，今後，経年劣化を測定する予定である．

参考文献：中野 洋希，中村 遥香，岸田 亮，小林 和淑，"低電力で高信頼な長期経年劣化評価用測定系の設計"，電子情報通信学会学生会研究発表講演会，p. 68，2018 年 3 月．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF）
CMOS SOTB 65nm 3mmx2mm

トランジスタ数：1,000,000～10,000,000

試作ラン：

チップ種別：TEG（特性評価回路など）

宇宙環境集積回路用耐放射線 IO セルの試作
長野高専電子制御工学科

吉河 武文, 原 大樹, 小松 聖汰

京都工芸繊維大学電子システム工学専攻

小林 和淑

概要：宇宙環た, 受信側は, PMOS と NMOS の双方でデータを受信するレール・トゥ・レールの構成を採用境での使用を想定し, 放射線が照射されている状態でラッチアップなどによる物理破壊を回避し正常動作が期待できる耐放射線用高速 I/O セルを設計開発することが目的である．今回の I/O セルは，LVDS（Low Voltage Differential Signaling）の物理層トポロジを採用し, 65nm SOTB プロセスを使用して 200Mbit/
sec 以上の帯域を目標に設計した. この LVDS マクロは, 基本的に 3.3V で動作する. 送信側は, そのドライバが NMOS のみで構成されており,
ラッチアップに非常に強い構造になっているとともに, 信号出力のコモン電位の調整に出力電位からのフィードバックを受けないフィード
フォワード型の構成にした. また, 受信側は, PMOS と NMOS の双方でデータを受信するレール・トゥ・レールの構成を採用しており,
GND から電源電圧までの広いダイナミックレンジを有することができる. 2017 年 8 月 18 日にテープアウトした. そして, 2018 年 1 月 23 日に試作 IC が出来上がり, その後, 評価ボードに実装された状態で評価が開始されている. 現在, ビット誤り率などを評価中である.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 Formality
トランジスタ数：1,000～10,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：通信（RF 回路，ATM など）

第4章

4. 1

VDEC 概要
組織概要

東京大学大規模集積システム設計教育研究センター

2 年を単位として 2 名の教官を派遣する「流動教官制度」（略称 VDEC）
は，日本の国公私立大学と工業高等専門学を開始した．（平成 16 年度からは国立大学法人になった校における VLSI 設計教育の充実と研究活動の推進のたことに伴い「客員研究員制度」に名称変更）

めに平成 8 年 5 月に全国共同利用施設として発足した．

平成 20 年 4 月からは「協力教員制度」を開始し，現当時は専任教官 5 名と事務官 1 名という小さな組織で在は 10 大学の各拠点校の協力教員が移籍することなくあったが，平成 9 年度には専任教官 2 名と事務官 1 名が増員され，現在は専任教員 9 名，客員教授 1 名，そして20 名以上の非常勤スタッフや学外協力研究員が在籍しその運営を担っていただいている．（下記参照）
さらに産業界との連携のため，1 名の客員教授に協力をお願いしている．
センターの事務については，センターの非常勤スタッている．
また，平成 9 年 4 月から平成 19 年 3 月まで，全国 9
大学の VDEC サブセンターから連携を密にする目的で，

フと工学系・情報理工学系研究科等事務部が連携をとり行っている．

流動教官派遣大学
年

度

派

遣

大

学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北海道大学

平成 20 年度以降

協力教員派遣実績のある大学
北海道大学，東北大学，東京工業大学，
金沢大学，名古屋大学，京都大学，京都
工芸繊維大学，立命館大学，大阪大学，
広島大学，九州大学，福岡大学

4-1
第 章

79

4

VDEC 概要

VDEC2018.indb 79

2018/09/19 9:45

4. 2
VDEC 人事

人事報告
協力教員センター長・教授

藤

田

昌

宏

高

客 員 教 授

水

野

正

之

（東京大学工学系研究科電気系工学専攻教授）

准

教

授

高

宮

真

池

准

教

授

飯

塚

哲

也

（東京大学工学系研究科電気系工学専攻教授）

特 任 講 師

肥

後

昭

男

三

特 任 講 師

徐祖

楽（東京大学工学系研究科電気系工学専攻准教授）

助

教

粟

皓

光

竹

助

教

Mai Khanh

助

教

松

野
本

高

信

田
田
中

一
誠

吉

郎
充

（東京大学工学系研究科電気系工学専攻准教授）

士

客員研究員

LEBRASSEUR ERIC CHAR

特任研究員

大

西

特任研究員

藤

原

特任研究員

島

本

特任研究員

ULLIAC GWENN

係

長

住

谷

啓

介

係

長

武

内

東

子

廉

木

伸
誠

直

伸

4-2
第 章

80

4

VDEC 概要
VDEC2018.indb 80

2018/09/19 9:45

平成 29 年度大規模集積システム設計教育研究センター運営委員会委員名簿
区

分

氏

名

所

属

平成 29 年 4 月 1 日現在
任期

メールアドレス

委員長

浅

田

邦

博

大規模集積システム設計教育研究センター長

H29.4.1～H30.3.31 asada@silicon.u-tokyo.ac.jp

1 号委員

大久保

達

也

工学系研究科長

H29.4.1～H31.3.31 dean@t.u-tokyo.ac.jp

1 号委員

池

田

誠

大学院工学系研究科電気系専攻長

1 号委員

坂

井

修

一

大学院情報理工学系研究科

1 号委員

中

野

義

昭

大学院工学系研究科

1 号委員

荒

川

泰

彦

生産技術研究所

1 号委員

高

木

信

一

大学院工学系研究科

教授

H29.4.1～H31.3.31 takagi@ee.t.u-tokyo.ac.jp

1 号委員

三

田

吉

郎

大学院工学系研究科

准教授

H29.4.1～H31.3.31 mita@ee.t.u-tokyo.ac.jp

2 号委員

藤

田

昌

宏

大規模集積システム設計教育研究センター

教授

H29.4.1～H31.3.31 fujita@ee.t.u-tokyo.ac.jp

2 号委員

高

宮

真

大規模集積システム設計教育研究センター

准教授

H29.4.1～H31.3.31 mtaka@iis.u-tokyo.ac.jp

2 号委員

飯

塚

也

大規模集積システム設計教育研究センター

准教授

H29.4.1～H31.3.31 iizuka@vdec.u-tokyo.ac.jp

哲

教授
教授

H29.4.1～H31.3.31 ikeda@silicon.u-tokyo.ac.jp

教授

H29.4.1～H31.3.31 sakai@mtl.t.u-tokyo.ac.jp

教授

H29.4.1～H31.3.31 nakano@ee.t.u-tokyo.ac.jp

教授

H29.4.1～H30.3.31 arakawa@iis.u-tokyo.ac.jp

4-2
第 章

81

4

VDEC 概要

VDEC2018.indb 81

2018/09/19 9:45

平成 29 年度大規模集積システム設計教育研究センター全国運営協議会委員名簿
氏

名

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター
TEL 03（5841）6671 FAX 03（5841）8911

教授（センター長）asada@silicon.t.u-tokyo.ac.jp

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター
TEL 03（5841）6673 FAX 03（5841）6724

教授

池

田

誠

東京大学大学院工学系研究科電気系工学専攻
TEL 03（5841）6661

教授

高

木

信

一

東京大学大学院工学系研究科電気系工学専攻
TEL 03（5841）7467

教授

本

村

真

人

北海道大学大学院情報科学研究科情報エレクトロニクス専攻
TEL/FAX 011-706-7149

教授
motomura@ist.hokudai.ac.jp

須

川

成

利

東北大学大学院工学研究科技術社会システム専攻
TEL 022（795）4835
ac.jp

shigetoshi.sugawa.d4@tohoku.

一

色

剛

東京工業大学学術国際情報センター
TEL/FAX 03（5734）2574

一哉

東京工業大学科学技術創成研究院・研究院長
TEL 045（924）5010 FAX 045（924）5022

益

所

第 章

4

VDEC 概要
VDEC2018.indb 82

ikeda@silicon.u-tokyo.ac.jp
takagi@ee.t.u-tokyo.ac.jp

教授

情報支援部門

教授
isshiki@vlsi.ss.titech.ac.jp

教授
masu.k.aa@m.titech.ac.jp

澤

政

生

早稲田大学理工学術院
TEL 03-5286-3400

北

川

章

夫

金沢大学理工研究域電子情報学系 教授
TEL 076（234）4863 FAX 076（234）4863

河

口

信

夫

名古屋大学大学院工学研究科計算理工学専攻
TEL 052（789）4388 FAX 052（789）4696

小野寺

秀

俊

京都大学大学院情報学研究科通信情報システム専攻
TEL 075（753）5314 FAX 075（753）5343

Mattausch Hans Juergen82

fujita@ee.t.u-tokyo.ac.jp

柳松 岡 俊 匡4-2

属教授
myanagi@waseda.jp
kitagawa@is.t.kanazawa-u.ac.jp
教授
kawaguti@itc.nagoya-u.ac.jp

大阪大学大学院工学研究科電気電子情報工学専攻
TEL 06（6879）7792 FAX 06（6879）7792

教授
onodera@i.kyoto-u.ac.jp
准教授
matsuoka@eei.eng.osaka-u.ac.jp

広島大学ナノデバイス・バイオ融合科学研究所集積システム部門 教授
TEL 082（424）6268 FAX 082（424）6268
hjm@hiroshima-u.ac.jp

士

九州大学 大学院システム情報科学研究院長
TEL 092（802）3793 FAX 092（802）3786

野毅

立命館大学理工学部電子情報工学科 教授
TEL 077-561-5150（直通）8391（内線） FAX 077-561-5150，2663 fujino@se.ritsumei.ac.jp

兵

庫

明

東京理科大学理工学部電気電子情報工学科 教授
TEL 04（7124）1501 内 3756 FAX 04（7122）5171

hyogo@ee.noda.tus.ac.jp

黒

田

忠

広

慶應義塾大学理工学部電子工学科 教授
TEL 045（566）1534 FAX 045（566）1534

kuroda@elec.keio.ac.jp

吉

本

雅

彦

神戸大学大学院システム情報学研究科 教授
TEL 078（803）6630 FAX 078（803）6630

yosimoto@cs.kobe-u.ac.jp

井

上

藤

弘

教授
inoue@ait.kyushu-u.ac.jp

2018/09/19 9:45

4.3

新任・退任のご挨拶

新任のご挨拶
徐祖楽した頃と比べ，更なる高性能化，低消費電力化，高集積化が実現されています．回路設計の課題を解決するため2018 年 4 月から特任講師として勤務しております．

に，多種多様な知識とノウハウを身に着け，組み合わせ

12 年前に中国の大学を卒業してハードウェアエンジ

て生かすことも必要となっています．このような専門力

ニアとして入社いたしました．IC チップを用いたボーを持っている人材を育成することが工学教育の使命だとドレベルのシステムを開発し，集積回路が電子製品の性認識しております．この認識に基づき，大学での研究教

能に大きく影響することが分かり，集積回路を勉強する

育という道を選び，2 年間東京理科大学に助教として務ために 2008 年に来日いたしました．アナログ・デジタ

め，今年に VDEC に参りました．

ル混載集積回路設計技術について，東北大，東工大にて学生時代から VDEC のセミナー・講演会に参加した大学院から研究を始め，自分にとって新しい世界を開きことがあり，CAD ツールも VDEC を経由して使っておました．

ります．VDEC が日本の集積回路の研究・教育を支えて大学院の教育を通して分かったのは，集積回路の技術いることに感謝しております．現在，自分も VDEC の者には，回路基礎，設計のノウハウ，開発・測定経験，一員になることができ，今までの経験を踏まえ，集積回

言語力，論文術などがすべて重要ということです．一路技術の発展と人材育成に貢献できるように努力いたし方，半導体技術は急速に発展しており，10 年前に来日ます．どうぞよろしくお願いいたします．

肥後昭男

後，東北大学原子分子材料科学高等研究機構において，
挑戦的テーマとしてドライナノプロセスによる数ナノ構

2017 年 4 月より VDEC 特任助教，同年 10 月よりアド造の形成およびその光デバイス応用の研究をおこない

バンテスト D2T 寄附研究部門の特任講師を拝命いたしました．半導体微細加工技術と様々な材料との融合は，ました肥後と申します．

今後の半導体技術の中核になるものと考えております．
VDEC はデバイス設計から回路試作，そして VLSI テス

専攻，東京大学生産技術研究所年吉洋先生のもとで博士

トまでの研究・教育が一貫しておこなえる場所でありま課程を修了後，東京大学先端科学技術研究センター情報

す．私は，VDEC の強みである VLSI 技術とその展開とデバイス分野にて中野義昭先生，杉山正和先生，種村拓

して様々な異種材料との融合に取り組みながら，VDEC

夫先生のもとで化合物半導体光デバイスとマイクロマシ

D2T の研究および教育に尽力するつもりでございます．

ニング技術の融合研究に従事してまいりました．そのどうぞ宜しくお願い申し上げます．

4-3
83

第 章

2007 年 3 月に東京大学大学院工学系研究科電気工学

4

VDEC 概要

VDEC2018.indb 83

2018/09/19 9:45

センター長退任の挨拶
平成 30 年 3 月末をもって東京大学を退職し VDEC センター長を退任しました．思えば 1980
年 4 月に東京大学工学部に職を得て最初に参加した調査研究が，米国で始まって間もない「大学における集積回路教育研究」の実態調査でした．我が国でも当時の東京大学菅野卓雄先生のリーダシップのもとで始まった電気学会，電子通信学会等の調査研究委員会に参加し，科学研究費補助金総合研究でも多くの諸先生方の研究会に参加する機会を得ました．中でも電子工業振興協会（現在，電子情報技術産業協会に併合）主催の研究会では，調査研究の一環として 5 週間にわたり単独で欧米先進各国をめぐり訪問調査をする機会を得，その後の研究人生や VDEC
設立・運営の基礎を築くうえで大変貴重な経験となりました．
これらの成果は「全国大学共同利用集積回路教育・研究センター構想」としてまとめられ，関係者に提案されましが，残念ながら当時の日米半導体摩擦等の影響等もあってか，このセンター構想は政府の採用するところとはなりませんでした．しかし 1990 年代に入り，日米の半導体世界シェアの再逆転を背景に再びセンター設立の機運が高まり，通産省支援による大学における LSI 試作の実証プロジェクトへ経て，全国の多くの先生方の賛同・支援のもとでわが国独自のセンター構想を再提案しました．その結果，1996 年度概算要求で文部省に採択され，同年
5 月 10 日に VDEC を発足できたことは私の大学生活において忘れることのできない出来事でした．約 10 年越しの構想が結実したという意味でも何か運命めいたものを感じたことを記憶しています．
その後の今日までの 22 年間は半導体集積回路技術の発展・成熟期と重なり，技術の進展や技術を取り巻く環境変化に対応するためのあっと言う間の歳月でした．東京大学の多くの同僚や全国の半導体・LSI 分野の先生方の協力，NTT，STARC をはじめとする半導体産業界および EDA
ベンダー各社の支援を得て，VDEC 事業を何とか継続実施できたことに深く感謝しています．
VDEC 運営の基本方針は「ユーザの求めるものを提供する」ことでした．私共自身もユーザの一人でしたが，ユーザの視点に立って必要なものを常に探求し，予算を最大限有効活用するため取捨選択する日々でした．昨年開催した「設立 20 周年記念シンポジウム」
では産業界代表の方から，
VDEC はシェアードエコノミの先駆者であるとの趣旨のお言葉を頂戴しうれしく思った次第ですが，同時に初代センター長の鳳紘一郎先生が当時おっしゃった，「VDEC は集積回路研究者の生活

4-3
第 章

84

4

協同組合のようなものだ」という言葉も印象深く記憶に残っています．
平成 30 年 4 月以降は藤田昌弘 VDEC センター長のもとに VDEC は活動を継続しています．
今後世界ではようやく情報化社会が本格化する兆しにありますが，集積回路はその共通する基礎技術としての役割を担っていくことになります．VDEC 生活協同組合では組合員全員が運VDEC 概要

命共同体であり，組合員の一致団結がある限り VDEC は存在意義があるといえます．
「もし今VDEC を設立するとしたらどんな形態が最適か？」を常に念頭に置きつつ，この分野発展の牽引役を務められればと念願しています．引き続き関係各位のご支援をこころよりお願いする次第です．ありがとうございました．
浅VDEC2018.indb 84

田

邦

博

2018/09/19 9:45

退任のご挨拶
名倉徹

トからビジネスという「下から上」への移行は容易ですが「上から下」への移行は難しく，ダイオード特性を持2007 年 4 月より 11 年間 VDEC に務めて参りましたが，ちます．私を含めて，この VDEC 年報をご覧になる方々

2018 年 3 月末をもって VDEC を卒業させていただくこの多くはデバイス・回路が専門であると想像しますが，とになりました．11 年の間，皆様には大変お世話にな

ブレインウェアを発展させるにはデバイスからビジネス

りました．大学の先生方，学生のみなさん，産業界の方までを「深く広く詳細に俯瞰」することが必要であり，など，集積回路に携わる多くの方々と接する機会を得た

それを実行するのは集積回路を深く知る我々の役目であことが VDEC 生活での最大の成果であり，財産である

ると考えます．

と考えております．

今後とも集積回路を中心とした技術革新は進んでいき

現在はソフトウェアの時代です．Google, Amazon,

ます．その中で，大学での集積回路教育研究におけるFacebook, Apple を始めとした，いわゆる「成功企業」

VDEC の果たす役割は変わらず大きなものが有ります．

が成功した理由はソフトウェア技術にあります．その一

今後も外から・内から，VDEC 発展の一助となるよう尽方で，それらソフトウェア技術による成功を演出したの力させていただきたいと思っております．

は集積回路というハードウェアの高性能化であることは最後に，VDEC を立ち上げた諸先輩の先生方，これま間違いありません．そして，今後の発展の方向はソフト

で VDEC を支えてきた現役の先生方，今後の VDEC を

ウェアのハード化とハードウェアのソフト化であり，そ盛り上げていく将来の先生方にお礼を申し上げるとともういった中で最も重要なのは，
ハードウェア・ソフトウェに，ますますのご発展・ご活躍を祈念いたしまして退任

アの進化に適応した我々人間の「ブレインウェア（考えの挨拶とさせていただきます．11 年間，どうもありが方・アイディア）」の進化です．一般的に，デバイスかとうございました．

ら回路，回路からシステム，システムからソフト，ソフ

池野理門

世界的な勢力図の激変を伴う製造技術の汎用化と寡占化，基幹技術のセットメーカーやアプリケーション層へ

ンテスト D2T 寄附研究部門の特任講師を務めさせて頂目の当たりにしてきました．その一方で半導体集積回路

きました．2012 年 4 月の奉職から数えると 5 年以上にはそれらの基盤技術としての立ち位置と需要を確立して渡って VDEC でお世話になっていたことになります．

います．VDEC には今後も学生教育と研究成果を通じ

VDEC 在任中はたくさんの皆様のご支援を頂きながら，て，あるいはさらに直接的な研究協力やサービスを通じ研究，教育，D2T シンポジウムの開催，人材交流等様々て，半導体技術ひいてはあらゆる産業の発展をリードしな職務に携わらせて頂きました．個人としても様々な経ていって頂きたいと思います．私も再び一民間企業の社験を積ませて頂いたことに感謝を申し上げると同時に，員となりましたが，在野の立場から VDEC の活動を応VDEC のユーザーの皆様や関係の方々に対して多少なり援し微力でもお役に立てればと考えています．最後になともお役に立てていたと感じて頂けたのであれば幸いにりますが，VDEC とユーザーの皆様の益々のご活躍をお思います．

祈り申し上げます．

任官以前は民間企業で 15 年近く半導体技術に携わり，

VDEC2018.indb 85

4-3
85

4

VDEC 概要のシフトなど，半導体産業を取り巻く大きな環境変化を

第 章

2014 年 4 月 か ら 2017 年 9 月 の 3 年 半 の 間， ア ド バ

2018/09/19 9:45

前回（2017 年 10 月）発行の VDEC 年報において森村先生，水野先生，粟野先生の「退任・新任のご挨拶」が欠落しておりました．大変，申し訳ございませんでした．
対応として，今回発行の VDEC 年報に掲載させて頂きます．

新任のご挨拶
水野正之（以下，REL）として再出発しました．私も REL で苦い『事業』改革を体験しました．

2017 年 4 月より客員教授を拝命いたしました．

『事業』の困難から約 10 年遅れて，半導体はいま『技1990 年 代， つ ま り， 私 が 大 学 生 に な っ て， そ の 後術』の困難に直面しつつあります．微細化の限界，
エマー

NEC に入社してしばらくは，
半導体は『技術』や『事業』

ジングナノデバイスの進化，AI 技術の台頭など，困難の両面で，いわゆるムーアの法則に支えられて成長してやその打開を表現するキーワードは沢山あります．

きました．私もその恩恵の中，超低電力から超高速，通私は，半導体の『技術』改革において，重要な役割を信やプロセッサなど，様々な領域で，技術開発やその事果たすべきが VDEC だと考えています．昨年は VDEC

業化にチャレンジをすることができました．

設立 20 周年でしたが，VDEC の次の 20 年間の更なる発

しかしながら，半導体は約 10 年前に『事業』の困難に直面しました．NEC の半導体事業もその困難を乗り展に少しでも寄与できるよう，微力ながら尽力するつもりでございます．宜しくお願い申し上げます．

越えられず，2010 年 4 月にルネサスエレクトロニクス

粟野

4-3
第 章

86

4

皓光

近年は，膨大な計算資源を背景に機械学習技術が急速に発展しており，“人工知能チップ”への要求はますます

本年 1 月に池田先生の研究室に助教として着任いたし高まっていると感じております．ポスト・ムーアに向けました．これまで，トランジスタの微細化に伴う特性ばて非ノイマン型コンピューティングが模索される中で，らつきや劣化に関して，シリコン測定に基づくモデル構

小回りが利く大学ならではの研究を推し進めて行く所存

築から，歩留まり高速計算に向けた数学的手法の開発にです．VDEC スタッフとしては，FIB 装置の管理とレイ取り組んで参りました．集積回路産業は，日本国内で見アウトデータの取り纏めを担当させていただきます．よると斜陽産業に見られがちですが，世界で見れば未だ大り快適な試作環境を提供できるように努力いたしますの

きく発展の余地を残していると考えております．特に，で，何卒宜しくお願いいたします．

退任のご挨拶
森村

浩季

れば，固定電話，携帯電話，インターネット，
スマートフォ
ン，クラウドサービスと収益構造が変化し，産業構造やVDEC 概要

2015 年 4 月より 2 年間，VDEC で客員教授を務め競合他社が他業種・異分野へと変化してきています．一

させていただき，この度退任致しました．その間，皆様方で，サービスの基盤となる半導体 LSI 技術は，今までには大変お世話になりました．半導体メーカとは少し異以上に重要になってくることは変わらないと思います．

なり，通信キャリアの目線でありましたが，無事任期をその中核として VDEC の役割は益々に重要になってく

全う出来ましたのも，皆様のご支援ご指導の賜物と感謝ると考えます．

申し上げます．

これからの 10 年，20 年を考えた時，あらゆる産業

VDEC は 20 周年の節目を迎え，今後の新たな時代のの垣根を越えた革新が進むと考えられます．すなわち，展開に向け，過去の延長ではなく様々な改革を推し進め

VDEC で学んだ学生はあらゆる業界で活躍する可能性をた 2 年間だったと思います．VDEC ユーザのニーズに対秘めているということです．冒頭申し上げた通り，新た応したサービス強化，
グローバル展開や国際交流の強化，な取り組みを進めている VDEC ですが，今後も先導的産学を繋ぐ新たなスキームの検討など，新たな課題に積な役割と活動を継続されることを強く期待いたします．

極的に取り組まれる先生方の熱意と努力には心から敬服

最後に VDEC の各先生および協力教員の先生方の今いたしました．
この 20 年間を振り返ると VDEC の置かれた外部環境

後の一層のご発展・ご活躍を祈念し，退任の挨拶といたします．ありがとうございました．

はまさに激変したと思います．通信キャリアの視点で見

VDEC2018.indb 86

2018/09/19 9:45

4.4

決算報告
（円）

1．運営費交付金
事項

収入（予算配分）額

支

出

額

過

不

足

額

共通経費

350,849,605

313,563,671

37,285,934

研究経費

12,689,932

11,338,414

1,351,518

計363,539,537

324,902,085

38,637,452

2．平成 29 年度受託研究
教員名

委託者

研究題目

受託金額（円）1

浅田邦博

国立大学法人京都大学

微細加工プラットフォーム

72,760,000

2

浅田

邦博

株式会社東芝「集積回路向け計算機援用設計・検証ツール群」使用体制の構築

23,400,000

3

浅田

邦博

株式会社

先端集積回路の評価・解析技術高度化の研究

4,990,000

4

浅田

邦博

（研）新エネルギー・産業技術総合開発機構

超低消費電力データ収集システムの研究

4,781,000

5

藤田

昌宏

（研）科学技術振興機構

IoT とモバイルビッグデータ処理のための高信
頼高機能サイバーフィジカルシステムの構築

29,302,000

計

135,233,000

豊通エレクトロニクス

合3．平成 29 年度共同研究
教員名

申 込者

1

高宮

真

2

粟野

3

研究課題

受託金額（円）細粒度プロセッサ内蔵電源（IVR）の研究

6,128,000

皓光株式会社日立製作所研究開発グ
ループテクノロジーイノベーショ
ン統括本部

非ノイマン型プロセッサ技術の研究

1,000,000

浅田邦博

株式会社アドバンテスト

先端 LSI 開発環境・テスティング技術（平成29 年度）

10,000,000

4

浅田

邦博

株式会社アドバンテスト

ナノギャップ電極と流路の集積化によるセンサ素子の研究5,000,000

5

池田

誠

M2 Factory
Vietnam Government Information
Security Commisson

Design and Implementation of a prototype
MCU 32 bit for VGISC

5,832,000

計

27,960,000

4．平成 29 度寄附金
受入件数 ：5 件
受入額計
182,000,000 円（故 武田珠子様，株式会社アドバンテスト，公益財団法人コニカミノルタ科学技術振興財団，太陽誘電株式会社，株式会社
富士通研究所フロントテクノロジー研究所）

VDEC2018.indb 87

87

4

VDEC 概要

合

4-4
第 章

株式会社村田製作所

2018/09/19 9:45

第5章
5.1

研究報告

全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

60

14

26

協力教員

76

36

77

著書（冊）

特許（件）

受賞（件）

19

0

6

10

63

0

0

9

5-1
第

88

章 研究報告5

VDEC2018.indb 88

2018/09/19 9:45

5.2

研究室構成員（平成 29 年度）

浅田・池田・名倉・飯塚研究室構成

高宮研究室

浅

田

高

名

倉

徹 准教授

崔

通 特任助教飯塚

哲 也 准教授

邱浩 特任研究員

邦 博 教授

Nguyen Ngoc Mai Khanh
楊VDEC 助教

驍 博士 3 年

ビャムバドルジ ゾルボー
伊藤貴 亮 修士 2 年

杉山

泰 基 修士 2 年

鈴木

悠 大 修士 2 年

陳
寺

尾

屠

博士 1 年

宮

真 准教授

本

田

雅

宣 博士 2 年

山内善

高 博士 2 年

宇野祐

輝 修士 2 年

友野良

輔 修士 1 年

明 翰 修士 2 年

池田研究室構成直 樹 修士 2 年

池田

継 豪 修士 2 年

粟

野

皓

光 助教

誠 教授

大

槻

宜 孝 修士 1 年

吉

川

俊

之 特任研究員中里

徳 彦 修士 1 年

久

米

英

司 共同研究員

松川

慧 修士 1 年

荒川文

男 特任研究員

璟 修士 1 年

金雄

鉉 博士 3 年

王榎本

隆 一 学部 4 年

市

橋

忠

之 修士 2 年（現在コナミ）

小

島

尚 輝 学部 4 年

斎

藤

僚

介 修士 2 年高

橋奈 悟 学部 4 年

福留

環 学部 4 年

山﨑

大 輔 学部 4 年

飯

吉

村

英 将 学部 4 年

古 賀 啓 太 郎 修士 1 年（現在ルネサスエレクトロニクス）
Vinod Gadde Vishwa
塚知蔡

修士 2 年

希 修士 1 年
純 修士 1 年

杉山

昇太郎 学部 4 年（現在修士 1 年）

藤田研究室

武

田

直

藤

田

昌 宏 教授L e V a n H a i 研究員

松本

高 士 助教Phan Nhu Minh Quan

Amir Masoud Gharehbaghi
Wang Qinhao

博士 3 年Wang Peikun

博士 1 年

嗣 学部 4 年（現在修士 1 年）
研究員

特 任 助 教三田研究室構成員（平成 29 年度）
三

田

吉

郎 准教授

岩 田 健 太 郎 修士 2 年

肥

後

昭

男 特任講師（ADVANTEST D2T）

岡本

朋 大 修士 2 年

ルブラッスール エリック 客 員 研 究 員（ 本 務：CNRS-IIS丸

岡大 浩 修士 1 年

村

UMI2820 LIMMS 研究所）
ユリアックグェン 特任研究員（ナノテクノロジー・プラッ

修士 1 年

Le Xingming

修士 1 年

トフォーム

Wang Junbo

修士 1 年

シュコムテ大学より派遣）

Gao Ruitao

修士 1 年

Gu Jian

修士 1 年

Liu Yuhang

修士 1 年

Lu Qi

修士 1 年

合田瑛 洋 学部 4 年

宮坂

幸 雄 学部 4 年

VDEC2018.indb 89

藤

原
島

彩

技術支援担当）子 学術支援専門職員（ナノテクノロジー・
プラットフォーム

太

田

仏フラン

誠 特任研究員（ナノテクノロジー・プラッ
トフォーム

水

技術支援担当悦89

5

章 研究報告Han Xiaoran

5-2
第悠 介 博士 1 年

木

技術支援担当）子 学術支援専門職員（ナノテクノロジー・
プラットフォーム

技術支援担当）2018/09/19 9:45

島本

直 伸 特任研究員（ナノテクノロジー・プラッ
トフォーム代表機関

東日本方面コー

ディネータ）
大

西

廉

高 木

伸 特任研究員（ナノテクノロジー・プラッ
トフォーム代表機関

東日本方面コー

ディネータ）澤村智

高木・竹中研究室構成
竹管理室）

彦 （特任研究員）

博

勤 （外国人特別研究者）

大

志 （研究員）

鐘培 （研究員）佑

彊 博士 3 年（工学系）

高

寛 博士 3 年（工学系）

柯

夢

南 博士 2 年（工学系）

裵泰彦 博士 2 年（工学系）

安大

煥 博士 2 年（工学系）

曺光

元 博士 1 年（工学系）

井哲 子 事務補佐員

何渡邊

かをる 学術支援職員（ナノテクノロジー・プ

金

沢

後

公 彦 学術支援職員（ナノテクノロジー・プ
ラットフォーム

武田クリーンルーム

管理室担当）
佐藤

昇 学術支援職員（ナノテクノロジー・プ
ラットフォーム

鳴海弥

新川崎担当）

生 技術補佐員（ナノテクノロジー・プラッ
トフォーム

環境整備担当平成 29

年 9 月～ 30 年 2 月）
佐藤

善 亨 工学系共同研究員（ナノックスジャパ
ン）

藤

黄

河

広

充 准教授
公

山

ラットフォーム事務局）

中

フレデリック ブフ （外国人特別研究者）
加

紀 技術職員（武田先端知クリーンルーム

信 一 教授口藤李強 博士１年（工学系）

尹

尚

希 博士 1 年（工学系）

裵泰彦 博士 1 年（工学系）

林澈

敏 博士 1 年（工学系）

遠

藤

関

根

尚

清 修士 2 年（工学系）
希 修士 2 年（工学系）

口夕

貴 修士 2 年（工学系）

高

田

晃

広 VDEC 共同研究員（アドバンテスト）

山瀧澤昌 弘 VDEC 共同研究員（アドバンテスト）李宗

恩 修士 2 年（工学系）

中山

雄 太 工学系共同研究員（コニカミノルタ）

程鵬

遠 修士 1 年（工学系）

尚

人 博士 2 年

趙子

強 修士 1 年（工学系）

Ranga Reddy 博士 2 年

高口

遼太郎 修士 1 年（工学系）

岡本

有 貴 博士 1 年

藤垣

匠 修士 1 年（工学系）

竹城雄 大 修士 2 年
（現在

山

下

真

史 修士 1 年（工学系）

山田健太郎 修士 1 年

横

山

千

晶 修士 1 年（工学系）

宇佐美

ヤマハ）

稲

垣

俊

典 学部 4 年（修士 1 年）

王子

龍 修士 1 年（工学系）

栗山

大 成 学部 4 年（修士 1 年）

呂東晟 修士 1 年（工学系）

湯涵智 修士 1 年（工学系）

嵩

明 学部 4 年（工学部）

Xavier Hurtaud VDEC イ ン タ ー ン シ ッ プ 生（ 仏 INPGrenoble）

三

條

隅

田

田

口

富

福

井

太一郎 学部 4 年（工学部）

圭 学部 4 年（工学部）
隆 学部 4 年（工学部）

5-2
第

90

章 研究報告5

VDEC2018.indb 90

2018/09/19 9:45

5.3

研究概要

浅田・名倉・飯塚研究室

入力された性能から自動で DCO 回路の適切なパラ（http://www.mos.t.u-tokyo.ac.jp）

メータを探し出し，自動でレイアウトを作成した．
また，今日用いられる LDO（Low Dropout）レギュ
レータには，手間と時間のかかるアナログ設計が必要

極微細プロセス技術における集積回路のテストと信頼性とされ，それが回路設計におけるボトルネックとなっの向上ている．本研究では，アナログ設計による負担を解消

浅田邦博，名倉するため，ディジタル設計に用いられる自動配置配徹，飯塚哲也，寺尾直樹

半導体集積回路のテストにおいて，テスト装置と実線ツールを用いて LDO を構成する試みに取り組んだ．

機の電源インピーダンスは一般に異なる．そのため，

従来の LDO では，誤差検出用アンプやコンパレータ

テスト環境における回路動作時の電源電圧変動の波形など，リファレンスと出力を比較する部分にアナログが実機のものと異なり，オーバーキルやアンダーキル設計が多く必要とされる．本研究の提案回路では，2を引き起こす．そこで，テスト装置の電源に電流補償

つのインバータチェインと位相検出器を用いて，電圧を行うことにより，任意の電源インピーダンスを模擬の差をインバータチェインの遅延差として検出する．

できるテスト手法を提案した．実証実験の結果，電流この比較部は全てスタンダードセルで用いて構成さ補償によりテスト装置の電源電圧変動波形を実機のもれ，これにより回路全体が自動配置配線ツールによりのに一致させることに成功し，電源インピーダンスが構成可能となる．この提案回路を設計試作したのち測模擬できたことが確認された．

定を行い，負荷電流やリファレンスの変動に対する追フィードバックを用いた独自のデジタルフィルタ設

従性を確認した．

計手法の考案により，任意のインピーダンスネット
ワークを模擬することができる他，行列演算を用いてマルチドメイン電源にも対応できるように拡張した．
さらに，仮想的なテスト装置を作成し，50 個の実

時間領域制御を用いた CDR・TDC 回路
浅田邦博，名倉徹，飯塚哲也，陳明翰，榎本隆一

デバイスに対して実際に試験を行い，本手法を適用しデジタル回路がプロセス微細化の恩恵を受ける一た際にオーバーキル・アンダーキルの個数が削減され方，アナログ回路は電圧ヘッドルームの減少などとたことを確認した．

いった負の影響を被っている．時間領域回路ではデジ
タル信号のエッジ遷移によってアナログ信号を表現するので，微細プロセスにおけるアナログ回路の問題の

時間領域制御を用いた PLL・LDO 回路
浅田邦博，名倉徹，飯塚哲也，屠

解決策となりうる．
継豪，王璟，

小島尚輝，吉村英将

ある．時間デジタル変換器は素子の持つ伝搬遅延時間

時間領域制御を用いた Phase Looked Loop（PLL）

を利用して 2 つの立ち上がり信号の持つ時間差をデジ回路に関する研究に取り組んだ．本研究では Pulse-

タル信号に変換する回路であり，本研究ではゲート遅Width PLL（PWPLL）の製造ばらつき耐性を向上さ

延以下の高分解能を達成する方式の 1 つであるパルスせるため，発振器のリング段数を制御する手法とリ縮小型時間デジタル変換器に注目した．一般に，時間ングの負荷容量を制御する手法を提案した．また，

デジタル変換器では分解能と入力範囲との間にトレー5-3
91

ドオフが存在し，特にパルス縮小型時間デジタル変換器においてはそれが顕著である．これに対し前年は階チャネル長との関係について分析することで，作成し層化構造により高分解能かつ入力範囲を広げた時間デたテーブルの中から適切なパフォーマンスを持ち，所

ジタル変換器を試作したが，実際に測定したところプ

望の周波数範囲内でロックする PWPLL を合成し，そロセスばらつきによる非線形性が大きいことが分かっのレイアウトと特性を出力する手法を提案した．

た．そこで本年はモンテカルロシミュレーションによさ ら に， デ ジ タ ル PLL 内 の Digital Controlled

り，プロセスばらつきがパルス縮小型時間デジタル変Oscillator（DCO）についてスタンダードセルのみを換器に与える影響を検討し，対策を施したチップを試用いて仕様から GDS を自動生成する技術も開発した．

作した．

5

章 研究報告PWPLL の仕様として出力周波数範囲と分周率，PVT
ばらつきの範囲を入力し，面積，消費電力，ジッタと第VDEC2018.indb 91

時間領域回路の代表例として時間デジタル変換器がここでは，C 言語によるプログラムを用いて，SPICE

時 間 デ ジ タ ル 変 換 器 に は 様 々 な 応 用 例 が あ り，による DCO 性能のシミュレーションを自動で行い，Cycle Lock Gated Oscillator（CLGO）を利用したク

2018/09/19 9:45

ロックデータ再生回路（CDR 回路）もその一つであという特徴を持つ．したがって高周波発振器が必要とる．この CDR 回路は，待機状態でダイナミック電力なり，本研究では 140 GHz で発振し，かつ低位相雑音を消費せず，かつ 4 ビットのプリアンブルで高速に起となる発振器を検討し，さらに伝送線路や測定用パッ動することが出来るため，通信状態の消費電力だけでドの設計も行った．

なく，待機状態での消費電力や待機状態からの復帰速

また，誘電体導波路は金属導波管よりも重量，価格度も重要となってくる，センサーネットワークやモバの面で優れているが，損失が大きいため低損失なオンイル機器といった，間欠的にシリアル通信を行うよう

チップ結合器が必要となる．本研究では誘電体導波路なシステムの消費電力削減に効果的である．本研究でに用いる低損失オンチップ結合器の設計を行った．オ

は，データレートの向上や消費電力削減を目指し，遅ンチップ結合器による電気ー電磁波変換損失の主な原延制御バッファとバーニア型 TDC を用いた CDR 回路

因の一つは基板に生じる渦電流によって電力の一部がを提案し，試作チップにて遅延制御バッファの遅延制熱に変換されてしまうことである．そのため，チップ

御や線形性，デジタル制御器によるフィードバック制

裏面の基板を除去することで渦電流を抑制し，変換時御などを確認できたが，バーニア型 TDC に時間方向の損失を小さくする方法を提案した．この低損失実装のずれの問題があり，その対策として基準点を外部か手法をシミュレーションにより検証を行い，また検証

ら制御できるバーニア型 TDC を考案した．

用のチップの設計試作を行った．

半導体フォトダイオードを用いた放射線検出器

高信頼 LSI のための設計・解析手法

浅田邦博，名倉徹，飯塚哲也，楊驍

近年注目されているシンチレーション検出器は，放射線核種の特定や到来角の推定などもでき，様々な

5-3
第

92

章 研究報告5

浅田邦博，名倉徹，飯塚哲也，

Nguyen Ngoc Mai-Khanh，中里徳彦，高橋奈悟，
福留

環

分野に応用されている．先行研究はシンチレータ，

高い信頼性が要求される集積回路システムにおいSPAD（Single Photon Avalanche Diode）アレイ，マては，回路全体に安定した電源電圧を供給するためのルチコート材料，ピンホールで構成された検出器を高品質な電源網の設計が必須となっている．本研究

提案し，シンチレータ内点光源位置を推定する手法をでは，集積回路の表面磁界から電源網に流れる電流

検証しました．我々はブレークダウンする SPAD 位置を推定することで，電源網における電流分布を可視化

から光子の運動軌跡を計算することによって光源位

し，電流集中や電源網の不良箇所等の診断を行う手法

置を推定する手法を提案し，この手法が先行研究よを提案する．本手法を用いることで，高い信頼性が求り少ない時間で光源位置を検出できる．シミュレー

められる集積回路に対して電源網の信頼性の評価を低ションの結果より，1 mm サイズのシンチレータ内にコストで行うことができる．現段階において，
試作チッ

10 um-20 um の空間分解能を達成でき，0.3 秒以内に検プの測定により，実際のチップで電源網の電流分布推出することができる．

定が可能であることを確認した．

SPAD イメージャについて，標準 CMOS プロセス

また，インターネットが浸透した現代社会において，を用いて，SPAD に適している構造を確認できた．ま情報セキュリティは非常に重要である．本研究では，

た，提案した降伏画像の高速抽出アーキテクチャを用

劣化現象を用いて微細トランジスタの閾値電圧を操作

いて，イベント検出器 31 × 31 イメージャを試作した．

することにより，PUF（Physical Unclonable Function）

短時間微弱な光を検出できることも実測で確認した．

及び TRNG（True Random Number Generator）の信
頼性を向上する手法を提案する．両回路の信頼性を向上することで，セキュリティハードウェアの小型化や誘電体導波路通信に向けた高周波回路設計
浅田邦博，名倉徹，飯塚哲也，

Nguyen Ngoc Mai-Khanh，大槻宜孝，山崎大輔
近年ミリ波帯を用いて広い帯域を利用した高速通信

低消費電力化が期待される．現段階においては，作成した SRAM に適切な劣化現象を引き起こすことにより両回路の性能を向上させることが可能であることを実測により確認している．

の研究が盛んに行われ，通信速度を維持しながらも低半導体プロセスの微細化による回路の性能向上にとコストかつ通信距離を拡大する方法としてポリマーなもない，有線通信の速度は向上している．またテレビ

どの誘電体材料を導波路として用いて有線通信を行うの高解像度化や自動車の電装化によりアプリケーショ方式が提案され研究の幅を広げている．

ンに必要なデータレートも向上している．技術・需要

誘電体導波路通信は，通信に用いる周波数が低いとの両面から通信を高速化する必要があるが，それを妨導波路の曲折した部分で信号が外部に漏洩してしまう

げる要因の 1 つとなっているのが，クロストークであVDEC2018.indb 92

2018/09/19 9:45

る．クロストークの対策として，先行研究では受信端

藤田研究室

でクロストークを軽減する回路が提案されていた．本（http://www.cad.t.u-tokyo.ac.jp/）

研究ではその回路を元に PD 制御回路や時間遅延素子を導入した回路を提案した．シミュレーションを用いて，その回路がより効果的なクロストーク軽減ができる可能性があることを示した．

ECO 時の自動論理修正手法
藤田昌宏，ガラバギアミルマスード，木村悠介，
Peikun WANG, 宮坂幸夫，岩田健太郎，Xingming LE，
Xiaoran HAN

高精度アナログ - デジタル変換回路
浅田邦博，名倉ECO によって必要となる論理修正では，ゲートの徹，飯塚哲也，伊藤貴亮，杉山泰基

接続だけでなくゲート自体の論理の変更も必要にな

Analog-to-Digital Converter（ADC）はアナログ信号

る．本研究では，もとの仕様の一部分を変更するようをデジタル信号に変換する回路である．

な難しい ECO でも利用可能な効率的な修正手法を提生体センシングやセンサーネットワーク，音声処理案した．ITC99 ベンチマーク回路を使った実験では，などの分野では低消費電力，高精度な ADC が用いら

上述の状況でも数十回の SAT 問題を解くことによっれている．本研究では高い電力効率を実現しやすい構て正しい修正を行えることを示した．

成である逐次比較型 ADC を用いて変換精度と電力効

また近似論理合成への応用手法も示した．更に手法

率の両立を目指す．一般的に精度と消費電力にはトを拡張して複数バグを扱えるようにし，ICCAD2017

レードオフの関係が存在するが，比較器に実装したノプログラミングコンテストでは我々のプログラム

イズ調整機能と高分解能実現に向けた冗長ビットを用（“Resource-aware Patch Generation”，DEPAG）が 38いる技術を組み合わせることで消費電力の最適化を

チーム中 3 位の成績を収めた．

行っている．これまでの研究ではシミュレーションにて提案手法の有効性を確認しており，現在は試作した回路を用いてその性能を検証している．
また，レベルクロス検出手法にもとづく ADC では
電圧ではなく時間を量子化する．クロック周波数を 2

従来と異なる故障モデルに対する効率的なテストパターン生成
藤田昌宏，ガラバギアミルマスード，Peikun WANG倍としたとき，通常の ADC では SNR が 3 dB 改善する

従来のテストパターン合成（ATPG）手法である単のに対して，レベルクロス検出手法にもとづく ADC

一縮退故障モデルを用いる方法では，現在の LSI チッ

では 6 dB 改善することが知られており，微細化によプにおける様々な故障を効率的に検出することは難しり向上した時間分解能の恩恵をより享受できる．一方い．そこで，多数縮退故障モデルやブリッジ故障モデ

で，分解能向上のために複数の比較器を並列駆動する

ルのような，従来とは異なるモデルに対する効率的な統計的コンパレータが提案されている．統計的コンパ

ATPG 手法が必要とされている．本稿では，2 つの縮退

レータでは，
小さなコンパレータを複数並べることで，故障のモデルの効率的なテストパターン合成手法ならプロセス微細化によりその影響が大きくなっているオ

びにブリッジ故障を検出するための新たなアプローチ

フセットやノイズによる統計的性質を活用し精度向上を提案した．また，ISCAS のベンチマークを利用したを達成する．プロセス微細化による性能向上を期待で実験を通して，大きなベンチマークでも平均的に数回き，プロセスばらつきを前提としているためにデジタ

SAT 問題を解くことで故障を検出できることを示した．

ル設計と相性がよく，プロセス移行や再設計が容易で5-3あるという利点がある．我々は，統計的コンパレータ
式化を行い，その解析を行った．コンパレータ全体が電気的バグのポストシリコンデバッグ
藤田昌宏，ガラバギアミルマスード，岩田健太郎
電気的バグのデバッグはポストシリコンデバッグのレベルクロス検出は，単一のコンパレータを用いた場

中で重要な分野である．電気的バグのデバッグは，回合に比べて検出精度が向上することを示した．また，路の複雑なレイアウトやネットリストに依存し，また試作したチップにより解析結果の検証を行った．

作業負荷や外部環境の影響も受けるため，難しい課題となっている．本研究では，トレースバッファを用い

5

章 研究報告同じ面積を占める場合，統計的コンパレータを用いた

93

第を用いたレベルクロス時刻推定手法の精度について定てこの課題に取り組んだ．トレースバッファは，その記録をたどることで，エラーが発生した時にエラーの場所と時間を特定することができる．このような電気的バグのデバッグは SAT 問題として定式化すること

VDEC2018.indb 93

2018/09/19 9:45

ができ，我々はそれを基にしたデバッグ手法を提案す高宮研究室

る．また，論理的バグに対するトレース信号の選択で（http://icdesign.iis.u-tokyo.ac.jp/）

は，SSR（Signal Restoration Ratio）を最大化するという方法が一般に用いられている．しかし本研究によって，電気的バグに対しては，SSR を最大化する方法はIoT ノード向けのエネルギーハーベスティング，無線給ランダムにトレース信号を選択する方法と同程度の性

電，DC-DC コンバータ

能しか持たず，一方で，電気的バグによるビット反転の伝搬を考慮してトレース信号を選択する方法が効果的であるということが明らかになった．

高宮真，桜井貴康設置後は電池交換不要で永久に動作する IoT ノードを実現するためには，エネルギーを環境から取り出す
エネルギーハーベスティングや無線給電と，それに伴う電圧変換回路（DC-DC コンバータ）が必要とされテンプレートを用いた部分高位合成手法

ます．未来の IoT ノードの方向性を探索する研究とし藤田昌宏，ガラバギアミルマスード，木村悠介，て，ヒューマン・コンピュータ・インタラクションとQinhao WANG

集積パワーマネジメントの異分野連携により，超音波

この研究では，テンプレートをもとに C 言語記述を生成する方法を提案した．

集束ビームを用いて空中浮遊・移動する直径4ミリメー
トルの極小 LED 光源を開発しました．無線給電を使この手法は修正された R TL 記述から C 言語記述を用した電池の不要化と，LED 点灯に必要な無線給電生成するために利用できる．具体的には，ECO 適用用受信回路の専用 IC 化の 2 点を工夫したことで小型・前の C 言語記述の一部分を変化させることを繰り返す

軽量化を実現し，超音波による微弱な力でも浮き上がことで，ECO 後の論理と等価になるような C 言語記

らせることに成功しました．極小 LED 光源の空間中述を得ることができる．

の移動と点灯・消灯はコンピュータから無線で制御でさらに本手法を応用し，HW アクセラレータに最適化されていないプログラムを，最適化されたプログラき，将来は手で触れる空中ディスプレイ向けの発光画
素への応用が期待されます．

ムに再合成することが可能であることも示した．
パワートランジスタ（IGBT）駆動用波形制御プログラFPGA を用いたニューラルネットワークシミュレーショ
ン高速化
藤田昌宏，ガラバギアミルマスード，岡本朋大

マブルゲートドライバ
高宮真，桜井貴康パワーエレクトロニクスとLSIの異分野連携により，大規模ニューラルネットワークの実装は通常 1 つ

IGBT のゲート駆動電流をデジタルインタフェースでの FPGA チップ上で行うことができないため，複数の変えられるプログラマブルゲートドライバ IC を開発

FPGA チップを接続し利用する必要がある．この研究しました．IGBT のスイッチング過程におけるゲート

では，リングトポロジーとして互いに接続された複数電圧波形を最適に動的制御することにより，スイッチの FPGA 上でスパイキングニューラルネットワークのング時の損失低減とスイッチングノイズ低減を両立す

効率的な分割計算を行う手法を導入した．その結果，ることができました．

8 個の FPGA チップを用いて 6144（8x768）ニューロン

5-3
第

94

章 研究報告5のシミュレーションが実行可能であることが示された．
マイクロプロセッサの高エネルギー効率動作に向けたオ
ンチップ電源回路
近接通信を行う FPGA への設計自動化
藤田昌宏，ガラバギアミルマスード，丸岡大浩

高宮真，桜井貴康メニーコアのマイクロプロセッサを高性能かつ低消この研究では，隣接するブロックとのみ通信を行う

費電力に動作させるためには，要求性能に応じてコア

特別なプログラマブルロジック（FPGA）への設計自毎に最適な電源電圧を供給することがキー技術となり動化技術を提案している．プログラマブルロジックへ

ます．マイクロプロセッサ上のコア数は増加する一方の配置配線問題を整数線形計画問題として立式し，解ですので，必要な電源電圧の種類も増加しますが，マ探索を高速化するために発見的手法を導入した．そのイクロプロセッサ外部に多数個の DC-DC コンバータ

結果，ベンチマーク回路である ISCAS の中規模の回路を設置して多種類の電源電圧を供給することはサイズに対して効率的な配置配線が実用的な時間内で可能での観点で困難です．そこで，マイクロプロセッサのチッあることが示された。

プ上に搭載できる超小型のオンチップ電源回路が必要

VDEC2018.indb 94

2018/09/19 9:45

とされています．そこで本研究では，チップコンデンである格子暗号の高速化にも取り組んでおり，数論変サ（MLCC）を LSI 上に直接実装した高効率で電力密換器の並列度・ハードウェア規模に関する基礎検討を度の高いスイッチトキャパシタ DC-DC コンバータを行い，評価チップを試作した．今後は，乱数生成器を開発しました．

含めた暗号エンジン全体での最適化を進めていく．

深層学習を用いた Double-Arbiter PUF の攻撃耐性評価
池田

池田研究室

誠，粟野皓光，飯塚知希

低コストかつ安全な機器認証を実現できる手法と（http://www.mos.t.u-tokyo.ac.jp）

して近年注目されている PUF（Physically Unclonable
Function）において，モデリング攻撃を受けた際の脆弱性について評価した．数ある PUF の中でもモデリ

高性能暗号エンジンの実現
池田

ング攻撃に耐性があるとされる Double-Arbiter PUF に対し，最新の深層学習手法を用いたモデリング攻撃を誠，粟野皓光，杉山昇太郎，斎藤僚介，行った結果，約 43 億通りあるチャレンジ・レスポン

荒川文男
楕円曲線暗号に基づく公開鍵暗号は，自動車から末ス対のうち，僅か 0.002 ％を学習させるだけで，未知端のセンサノードに至るまで幅広い応用が考えられてのチャレンジに対するレスポンスを 88.4 ％の精度で予おり，暗号エンジンに求められる性能も多様化して測できることを明らかにした．これは既存の攻撃手法いる．例えば，車車間通信では極低遅延での署名生を 21.1 ％上回る精度であり，PUF の認証スキームを成・検証が求められているため，楕円曲線暗号のハー設計する上で，機械学習技術の急速な発展を考慮する

ドウェア実装による高速化が重要視されている．そこ

重要性を明らかにした．

で，楕円曲線暗号で多用されるスカラー倍算と呼ばれる演算を高速に実行可能なプロセッサを設計・試作した．モンゴメリ乗算器をパイプライン状に配置するこ

テラヘルツ帯ビデオイメージングに向けた微弱信号の読とで，従来実装と比較して面積あたりのスループット

み出し回路

を 1.6 倍に高めた．試作チップは署名を 31.3us で生成池田誠，粟野皓光，吉川俊之，久米英司

でき，車車間通信に十分適応可能な性能を達成した．

テラヘルツ帯ビデオイメージングデバイスにおい一方，センサノードへの公開鍵実装では，使えるハーて，InAs MOS-HEMT により検波された微小信号をドウェア資源が限られることから可能な限り小面積な

ディジタル信号へ変換しデバイスの外部へ読み出すた実装が求められている．そこで，基数の低い乗算器をめの回路（ROIC）を設計した．180 nm CMOS プロセ

用い，また，アルゴリズムを精査して一時変数を極力スにおいて試作されたチップには，8 × 7 の ROIC ア

削減することで，小面積化を目指した．．

レイが集積されており，三次元積層によって検波器と接続される．各 ROIC は，低雑音増幅器とロックイ
ンアンプ，ΔΣ変調器とディジタルフィルタからなる

高機能暗号エンジンの検討

ΔΣアナログディジタル変換器を有しており，検波器の感度を校正するためのディジタルアナログ変換器が情報の暗号化に留まらず，暗号文の検索や統計処理

各ROICに隣接して実装されている．各種制御パラメーといった機能性を有する高機能暗号と，耐量子暗号とタや測定値の通信はオンチップ SPI コントローラを介

5-395

誠，粟野皓光，市橋忠之，古賀啓太郎，蔡して，シリアル伝送される．現在は，試作チップの回路ブロック単位での評価を進めており，今後は検波器は非常に計算量が大きく，最先端のプロセッサを用いを積層し，イメージング機能の検証を進めていく．

たソフトウェア実装でも 240us 程度の時間が掛かっていた．そこで，ペアリングの計算アルゴリズムを精査

VDEC2018.indb 95

し，同時に，専用ハードウェアを設計することで，ペスマートイメージセンサを用いた高機能計測手法とセキ

アリングの演算時間を 40us 程度に短縮出来ることを示ュアセンシング

した．また，加法準同型暗号の一種である Paillier 暗号

池田が生体認証で広く用いられていることに着目し，その

武田直嗣

5

章 研究報告して注目されている格子暗号のハードウェア実装に取り組んでいる．高機能暗号の核を成すペアリング演算

第

純

池田

誠，粟野皓光，金雄鉉，Vinod Gadde Vishwa，

効率的なハードウェア実装に関する検討も進めている．

イメージセンサに情報処理機能を統合したスマート

一方，量子計算機の実現を見据え，耐量子暗号の一種

イメージセンサに基づく高機能計測とセキュアセンシ

2018/09/19 9:45

ングの実現に取り組んでいる．高機能計測では，変調装置 F7000S-VD02 の持つ高ドース対応性，セル（キャ

光投影に基づき背景光除去機能を有する 3 次元形状セラクタ）プロジェクション方式による鮮明なエッジをンサと，ワイヤグリッド偏光子を用いた鏡面反射検出利用する．100 nmを切るサイズの微細ギャップを持っ機能を有するイメージセンサを提案し，回路実装・評

た電極の作製を試みているほか，マイクロアクチュ

価を進めている．セキュアセンシングでは，A/D 変

エータと微細構造を組み合わせた電極ギャップの精密換器に暗号化機能を統合し，チップ外部への平文漏洩制御にも取り組んでいる．

を抑えることで，より強固なセキュリティを実現できる回路方式を検討・試作評価している．
CMOS-VLSI の MEMS 後加工による高機能システムの産学連携研究三田吉郎，稲垣俊典，栗山大成，

三田研究室（http://www.if.t.u-tokyo.ac.jp）

中山雄太（コニカミノルタ），
佐藤善亨（ナノックスジャパン）
VDEC を通じて試作した VLSI ウエーハを，武田先端知ビルスーパークリーンルームやその他のクリーン

Programmable Matter プロジェクト - エネルギー自立

ルームにおいて後加工することによって新規センサデ型分散マイクロシステムによる形状可変体

バイスを製作，評価する研究を行っている．後加工に三田吉郎，宇佐美尚人，ユリアック

関する知見として，トランジスタが作製された直後

エリック

ルブラスール（CNRS LIMMS 研究所），

ジュリアン
ブノワ

グェン，

ブルジョワ（仏 FEMTO-ST 研究所），

ピランダ（仏 FEMTO-ST 研究所），（配線前）のウエーハ引き渡しを受け，熱工程を伴う
後加工プロセス（成膜，インプラ，ドライブイン）を施してもトランジスタ特性の劣化はそれほど進行しな

ドラランド（仏 PSA-Peugeot）

いこと，VLSI をあらかじめ Silicon-on-Insulator（SOI）

集積化 MEMS（微小電気機械システム）のトップ

基板の上に配置した構造を MEMS 後加工できること

ダウンアプリケーションとして，自立マイクロシステなどが分かっている．共同研究開発する素子の種類は

ムの研究を行っている．
「大きさ 1 cm 以下のマイクロ共同研究先との相談により様々だが，作製テクノロジ

ロボットを多数環境に放出し，個々のロボットは近傍

は共通のものを利用できるところが産業的に重要であのロボットと通信を行いながら，協調的に環境測定なる．数多くの企業の興味を引き，各社との共同研究ベー

どの高度な機能を実現するという自律分散システムをスで電子デバイスの試作が進んでいる．

ステファン

目指している．2016 年度より，集積化マイクロメカ
トロニクス研究室（東京大学生産技術研究所 LIMMS,

5-3

集積化 MEMS による LSI ホットスポットアクティブ冷

共和国国立研究エージェンシー（ANR）の助成を得て，却システムの研究

仏 FEMTO-ST 研究所と PSA-Peugeot との産学共同で

三田吉郎，岡本有貴，藤本興治（東工大），「組み合わせにより集合の形状変化が可能な自律マイ良尊博之（東工大），大場隆之（東工大）

クロロボット Programmable Matter」の研究を開始し特定の回路ブロックの発熱がパッシブな放熱機構のている．特に，水中で自立泳動するマイクロシステム

限界を超えることで局所的に生ずる高温部分「ホットの実現と背景物理の理解に研究目標を定めている．

スポット」が高集積 VLSI の高速動作を妨げる物理要
因として注目されている．冷却用液体を対流させて熱を引き抜くアクティブ冷却システムを研究している．

電子線リソグラフィと MEMS プロセスによる微細電極

シリコンウエーハ上に抵抗発熱体と温度計素子，流路5構造のトップダウン作製手法の研究を集積したテスト構造を作製し，熱を面外方向に引き

章 研究報告第96

CNRS-IIS, UMI 2820）Host Professor の立場でフランス

三田吉郎，竹城雄大，鷲津信栄（アドバンテスト），抜くことで冷却効率が向上することを実験的に示すと

高田晃広（アドバンテスト），藤原

ともに，数式を用いたモデリング，有限要素法シミュ誠，澤村智紀，

池野理門，浅田邦博

レーションの両方で裏付け検証を行った．

電極構造の微細化によるセンサ素子の更なる高感度 化， 高 機 能 化 を 目 指 し， 電 子 線 リ ソ グ ラ フ ィ とMEMS 加工プロセスを組み合わせた微細電極のトッ
プダウン作製手法の高度化に取り組んでいる．VDECに平成 25 年に新規導入された高速大面積電子線描画

VDEC2018.indb 96

2018/09/19 9:45

んでいる．センサ分野での研究開発は遅れているが，レーザー直接パターニングの寸法精度を評価するテスト

1.35µm-1.4µm 帯 で 感 度 を 得 ら れ る 赤 外 フ ォ ト ダ イ

構造

オード集積 LSI が実現できれば，屋外使用を想定した

三田吉郎，宇佐美尚人，肥後昭男，水島彩子，

Lidar やセキュリティを始めとした新たな幅広い応用

岡本有貴

分野への展開が期待できる．本研究では，可視から赤

UV レーザー等を利用した直接パターニングは，リ外波長領域までの広帯域吸収スペクトルを分子デザイ

ソグラフィを原理的に不要とするため究極の短いンによってトップダウン設計可能なコロイド量子ドッTurn Around Time（TAT）作製技術となる可能性がトに注目し，コロイド量子ドットを Si-LSI に集積化すある．同技術をマイクロマシーニング（10 ミクロン

ることで，Si の素の物性では吸収できない赤外領域にを切る構造体の試作）へ展開するためには，寸法の偏感度を持ち，かつ，読み出し・情報処理回路が集積差やランダム誤差を測定し系統的に議論する必要があされた beyond Si-LSI デバイスの実現を提案している．

る．試作された構造の電気的特性から，設計寸法と実シリコン基板にスピンコーティング法でコロイドドッ

寸法の偏差を導出するためのテスト構造を試作し，実ト素子を作製し，吸収スペクトルの向上を示すことが際に透明電極（ITO）の加工に適用して，1μm 解像できた．

度で偏差が議論できることを示した．
サイバーフィジカルシステム応用に向けた MEMS ショ
ゼオライト・エレクトロニクス・ナノストラクチャ（ZEN）
による集積化ケミカルセンサ
三田吉郎，山田健太郎，岡本有貴，

ック共振スペクトル（SRS）センサ開発
三田吉郎，R Ranga Reddy, 宇佐美尚人
VDEC の研究室が共同して，インド IIT ボンベイ校

マチュー ドヌアル（仏 ENSI カーン校），との共同研究プロジェクトを立ち上げている．当研究ティクシエ三田アニエス，エリック ルブラスール，

室ではサイバーフィジカルシステムのセンサ応用例とフセイン アワラ（仏 ENSI カーン校），

して，2014 年度まで先行研究を行っていたショック

ジュリアン グラン（仏 ENSI カーン校），

共振スペクトルセンサ（SRS）を取り上げ，作製法のスベルタナ ミントヴァ（仏 ENSI カーン校）

再習得を行った．特筆する成果として，電気的入力信VLSI と集積化したコンパクトなマイクロデバイス

号で組み込みアクチュエータを制御することによっによって人間の持つ感覚器官では検出不可能な領域のて，静的・動的摩擦係数を取得できるテスト構造の開物理・化学量を測定することは，MEMS の持つ大い発に成功した．

なるポテンシャルの応用分野の一つである．本研究グ
ループは長年この課題に取り組んでおり．2015 年度
より日本学術振興会（JSPS）―フランス科学研究セ

LSI ハイブリッド集積のための LSI ポストプロセス手法

ンター（CNRS）の二国間研究交流事業に採択され，の開発

VLSI にとっては異種材料であるゼオライトを集積化

三田吉郎，Xavier Hurtaud，太田悦子，し，さらに MEMS 後加工を施すことによって，化学

百瀬

毅（マテリアル工学専攻）

ナノテクノロジープラットフォームでの公開を目指

た，デバイスとして入力した熱エネルギーによる温度した高度集積化技術を内部プロジェクトとして開発し上昇速度の雰囲気化学物質濃度に応じた変調によってている．超臨界状態の流体を用いた化学合成（SCFD）

検出するタイプの 2 種類の MEMS デバイスを論文発により，従来実現が困難とされていた，シリコン酸化5-3

表するとともに，ゼオライトの埋め込みの機械的強度膜で覆われた構造体中への金属薄膜の埋め込み技術にを定量的に評価した．

ついて研究を行い，成膜条件を見出すことに成功した．

97

第物質を検知する CMOS-MEMS デバイスの研究を行っ

LSI 一体集積を指向したコロイドドット材料集積化シリコン赤外線受光器
肥後昭男，Wang Haibin, 久保貴哉，宇佐美尚人，

章 研究報告5

岡本有貴，山田健太郎，瀬川浩司，杉山正和，
三田吉郎
コロイド量子ドットを用いた電子デバイスは発色デバイスや太陽電池などの分野で研究・実用化が進VDEC2018.indb 97

2018/09/19 9:45

において強誘電性と MOSFET 動作を確認した．一方，

高木・竹中研究室

ALD La2O3 を用いた MOSFET における強誘電性ヒス（http://www.mosfet.k.u-tokyo.ac.jp/）

テリシスや S ファクターの低減を引き起こす物理的起源は，主として La2O3 中の何らかのイオンのドリフト

III-V/Ge Metal-Oxide-Semiconductor（MOS）FET とそによるものであることを見出した．

の 3 次元集積化に関する研究
高木信一，竹中
林

澈敏，李

隅田

充，金
宗恩，尹

佑彊，柯

夢南，曺

光元，

尚希，横山千晶，王子龍，圭

高 性 能 III-V 族 半 導 体 MOSFET お よ び Ge/SiGe

Si CMOS photonics に関する研究
竹中充，高木信一，フレデリック

趙

匠，呂

子強，藤垣

ブフ，李

強，

東晟，田口富隆

MOSFET を 実 現 す る と 共 に， こ れ ら の 高 移 動 度

貼り合わせを用いた MOS 型光変調器の研究を進め

MOSFET を 3 次元的に集積した CMOS を形成するたている．III-V 族半導体を Si 導波路に貼り合わせた Siめの研究を行っている．InGaAs MOS 界面の信頼性

ハイブリッド MOS 型光変調器の動作実証に成功するに関し，電気ストレスによる MOS 界面準位生成ととともに，変調損失も 10 分の 1 に低減可能であること

nMOSFET の基板ホール電流との強い相関から，界面を明らかにした．これにより 50 Gbps 以上の変調動作

準位生成に正孔が深く関わっていることを明らかにに適していることを明らかにした．また光スイッチのした．Ge MOSET においては，酸化濃縮を行う SiGe/

動作実証にも成功し，万能光回路を用いた光深層学習

SOI 基 板 の SiGe 膜 厚 を 薄 膜 化 す る こ と で，Ge-on-

応用に適していることを示した．ウェハーボンディン

Insulator（GeOI）構造中の Ge のひずみ量を大幅に増グで作製した Ge-on-Insulator（GOI）基板を用いた Ge

大させ，高い正孔移動度をもつ SiGe-OI pMOSFET が光集積回路の研究においては，導波路下部クラッドを実現できることを実証した．

取り除いたサスペンド導波路構造を初めて実証することに成功した．

トンネル FET に関する研究
高木信一，竹中
裵

充，黄博勤，加藤公彦，後藤高寛，泰彦，安大煥，高口遼太郎

III-V CMOS photonics に関する研究
竹中充，高木信一，関根尚希，程鵬遠，三條嵩明

省電力動作が可能なステープスロープトランジス

ウェハーボンディングで作製した III-V on Insulator

タ と してトンネル FET の研究を進め て い る． 横 型

基板上に III-V MOSFET と III-V 細線導波路を一体集積

InGaAs TFET や Ge TFET，GaAsSb/InGaAs ヘテロ接する III-V CMOS フォトニクス・プラットフォームの合，Ge/ 歪 Si ヘテロ構造，ZnO/Si, Ge ヘテロ構造を研究を進めている．InGaAsP 空乏型光変調器の諸特性用いた TFET の研究を進めている．特に，Ge 中に P をを数値計算により解析し，Si 光変調器よりも優れた変拡散させることで急峻な np 接合が実現でき，この接調効率が得られることを明らかにした．また熱伝導特合をソース領域に用いた Ge p チャネル TFET の動作実性を改善するための III-V on SiC 構造を提唱した．実証を行った．また，縦型トンネリングを利用した新構際に作製した III-V on SiC 基板の放熱特性も改善する

造の酸化物半導体 /IV 族半導体ヘテロ構造 TFET を提ことを実験により明らかにした．

案し，ZnO/Si, ZnO/Ge n-TFET を作製してその動作

5-3
第

98

章 研究報告5を実証した．
二次元材料デバイスに関する研究
竹中充，高木信一，山口夕貴，山下真史，湯強誘電体ゲート絶縁膜 MOSFET に関する研究
高木信一，竹中充，加藤公彦，遠藤清，

福井太一郎，山口大志
強誘電体をゲート絶縁膜に用いた MOSFET の研究を行っている．ALD 法により Si 上に堆積した HfZrO2

VDEC2018.indb 98涵智

グラフェンや二硫化モリブデンを用いた半導体デバ
イスの研究を進めている．グラフェンを用いた光位相変調器においては，動作波長を中赤外光にすることで，バンド間吸収を抑制した低損失光変調が可能であることを明らかにした．

2018/09/19 9:45

5.4

研究発表
Katoh, Toru Nakura,“Improvement of Power Integrity

浅田・名倉・飯塚研究室
研究論文
[1]

Sess.13-2, Nov. 2017.
[5]

Zhu, and Kunihiro Asada,“A SPAD Ar ray Sensor

Express, vol.15, no.6, pp.1-21, Mar. 2018.

based on Breakdown Pixel Extraction Architecture

Md. Mar uf Hossain, Tetsuya Iizuka, Tor u Nakura,with Background Readout for Scintillation Detector,”and Kunihiro Asada,“Optimal Design Method of Sub-in Proceedings of IEEE Sensors 2017, pp.525-527, Oct.

Ranging ADC Based on Stochastic Comparator,”

2017.
[6]

Nguyen Ngoc Mai-Khanh, Tetsuya Iizuka, Shiger u

Communications and Computer Sciences, vol.E101-A,

Nakajima and Kunihiro Asada,“High-Sensitivity

no.2, pp.410-424, Feb. 2018.

Micro-magnetic Probe for The Applications of Safety

Tor u Nakura, Tetsuya Iizuka, and Kunihiro Asada,and Security,”in Proceedings of IEEE International“A PLL Compiler fr om Specification to GDSII,”

Confer ence on Integrated Cir cuits, Design, andVerification (ICDV), Oct. 2017.

IEICE Transactions on Fundamentals of Electronics,
Communications and Computer Sciences, vol.E100-A,[4]

Xiao Yang, Kai Xu, Tetsuya Iizuka, Toru Nakura, Hongbo

Circuits in Deep Sub-Micron LSI,”IEICE Electronics

IEICE Transactions on Fundamentals of Electronics,[3]

FO-WLP”, IEEE CPMT Symposium Japan (ICSJ),

Kunihiro Asada, Tor u Nakura, Tetsuya Iizuka, and
Makoto Ikeda,“Time-Domain Approach for Analog[2]with Sub-RDL STO Thin Film Capacitors for WLP/

[7]

Parit Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya

no.12, pp.2741-2749, Dec. 2017.

Iizuka, Tor u Nakura and Kunihiro Asada,“Impulse

Tomohiko Yano, Tor u Nakura, Tetsuya Iizuka andSignal Generator Based on Current-Mode Excitation andKunihiro Asada,“A Gate Delay Mismatch Tolerant Time-

Transmission Line Resonator,”in Proceedings of IEEE

Mode Analog Accumulator Using a Delay Line Ring,”

International New Circuits and Systems Conference

IEICE Transactions on Electronics, vol.E100-C, no.9,(NEWCAS), pp.257-260, Jun. 2017.

pp.736-745, Sep. 2017.

[8]

Naoki Terao, Tor u Nakura, Masahiro Ishida, Rimon
Ikeno, Takashi Kusaka, Tetsuya Iizuka, and Kunihiro
A s a d a ,“E x t e n s i o n o f P o w e r S u p p l y I m p e d a n c e

国際会議論文[1]

Emulation Method on ATE for Multiple Power Domain,”Masahiro Kano, Tor u Nakura, Tetsuya Iizuka, andin Proceedings of IEEE European Test Symposium

Kunihiro Asada,“A Triangular Active Charge Injection(ETS), May. 2017.

Scheme using a Resistive Current for Resonant Power
Supply Noise Suppression,”in Proceedings of IEEE

[2]International Conference on Electronics, Circuits andシンポジウム・研究会・大会等発表

Systems (ICECS), pp.318-321, Dec. 2017.

[1]

Ryuichi Enomoto, Tetsuya Iizuka, Toru Nakura, and“統計的コンパレータを用いたレベルクロス検出手法のKunihiro Asada,“An Ultra-Wide-Range Fine-Resolution

性能解析，”電子情報通信学会技術研究報告，vol. 117,

T wo-Step T ime-to-Digital Conver ter with Built-In

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vol. 117, no.343, pp.3-8, 2017 年 12 月．
[4]

5

章 研究報告比較器を用いたノンバイナリ逐次比較型アナログ - デジ

2017.

VDEC2018.indb 99

伊藤貴亮，飯塚哲也，名倉徹，浅田邦博，“ノイズ可変IEEE International Conference on Electronics, Circuits

Asada,“A 40-kS/s 16-bit Non-Binar y SAR ADC in

[4]

[2]

5-4
第

[3]

杉山泰基，飯塚哲也，山口隆弘，名倉徹，浅田邦博，

中里徳彦，飯塚哲也，名倉徹，浅田邦博，“オールパスフィ

Masamitsu Yoshizawa, Atsunori Hattori, Hirotaka

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2018/09/19 9:45

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藤田研究室
研究論文
[1]

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Peikun Wang, Conrad Jinyong Moore, Amir MasoudTransistor Embedded into 65-nm CMOS Logic Process

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Binod Kumar ; Kanad Basu ; Masahiro Fujita ; Virendra

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100

196

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Amir Masoud Gharehbaghi ; Masahiro Fujita: A new

Integration (VLSI-SoC), Oct. 2017:

第Singh: Combining restorability and error detection ability[2]

章 研究報告

5

[3]

[4]

VDEC2018.indb 100

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[12] Amir Masoud Gharehbaghi ; Masahiro Fujita: A new

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2018/09/19 9:45

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丸岡大浩，藤田昌宏，「隣接するブロック間のみに配線[1]

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162 (2017)

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[2]

5-4

32, May 2017. (Invited)101

T. Mannen, K. Wada, H. Obara, K. Miyazaki, M.

T. Someya, H. Fuketa, K. Matsunaga, H. Morimura, T.

Takamiya, and T. Sakurai,“Active Gate Control for

Sakurai, and M. Takamiya,“Design and Analysis of Ultra-

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K. Miyazaki, S. Abe, M. Tsukuda, I. Omura, K. Wada, M.

March 2018.

5

章 研究報告[1][4]

Semiconductor Devices and ICs (ISPSD), Sapporo, pp.29-

第

高宮研究室
研究論文

Takamiya, and T. Sakurai,“General-Purpose Clocked
Gate Driver IC With Programmable 63-Level Drivability
to Optimize Overshoot and Energy Loss in Switching by

VDEC2018.indb 101

2018/09/19 9:45

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2017
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H. Okuno, P. Narins, J.-M. Hero,“Visualizing Phonotactic

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[8]

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[2]

第章 研究報告5

Y. Kurokawa, H. Kunitake, S. Harada, F. Akasawa, Y.

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Kozuma, T. Ikeda, H.B. Yao, C.C. Shuai, H.C. Lin, S.H.

年 3 月．

Wu, M. Ikeda, and S. Yamazaki,“Low ‐ Power Oxide ‐

5-4
102

S. Harada, M. Kozuma, H. Inoue, T. Aoki, Y. Okamoto, Y.

Semiconductor Display System,”SID 2017, V. 48, No. 1,

池田研究室
論文
[1]

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[4]

T. Aoki, S. Harada, Y. Okamoto, T. Nakagawa, H. Inoue,

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2018/09/19 9:45

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M. Ikeda,“Smart Image Sensors and applications to 3D

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[7]

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K. Koga, H. Awano and M. Ikeda,“Yield Enhancement

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[9]

[6]

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[7]

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[8]

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65nm プロセスを用いた

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名アルゴリズムの高速ハードウェア設計，”電子情報通

国内研究会
[1]

5-4

古賀啓太郎，池田誠，”高性能 3 次元 LSI 向け狭ピッチ[15] Vinod Gadde Vishwa, Makoto Ikeda, Hiromitsu Awano,

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“Scrambling and Signing during Analog-to-Digital

103

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254 ビット標数の BN 曲線におけるドウェアセキュリティ研究会，2018 年 3 月

第5章 研究報告[2]

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拡大体演算器の最適スケジューリング，”電子情報通信学会ハードウェアセキュリティ研究会，2017 年 6 月
[3]

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VLSI (Keynote Speech)”, International Symposium on

01pm4-PS-130，広島国際会議場，広島，(2017.11.1)

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イクロマシンと応用システム」シンポジウム，30 Oct.-

Y. Ta k e s h i r o , Y. O k a m o t o a n d Y. M i t a ,“M a s k -1 Nov. 2017，01pm4-PS-168，広島国際会議場，広島，

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三田吉郎「集積化 MEMS の未来を拓くナノテクノロ

for Power Generation and Energy Conversion Applications

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三田吉郎「IoT-MEMS に適した非接触エネルギー伝送

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Takaguchi, and M. Takenaka,“Low power Tunnelingした 30V スイッチング回路（口頭発表）」，第 34 回「セFET technologies using Ge/III-V materials,”ECS

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10.1149/08004.0115ecst
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ンサ・マイクロマシンと応用システム」シンポジウム，

10.1149/08001.0109ecst
[4]

105

5

章 研究報告[3]

5-4
第VDEC2018.indb 105

S. Takagi, D.-H. Ahn, M. Noguchi, S.-H. Yoon, T. Gotow,
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2018 (invited).

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Horikawa, K. Yashiki, M. Kurihara, Y. Hagihara, M.

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2017.

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2017 (invited).

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Specialists Conference (SISC), 5.9, San Diego, 6-9

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December 2017.

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[20] S. Takagi, D. H. Ahn, M. Noguchi, S. Yoon, T. Gotow,

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R. Takaguchi, and M. Takenaka,“Low power tunneling107oxidation process”, 48th IEEE Semiconductor Interface

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December 2017.

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[13] K. Kato, H. Matsui, H. Tabata, M. Takenaka and S.

VDEC2018.indb 107

5

章 研究報告[12] S.-H. Yoon, D.-H. Ahn, M. Takenaka, and S. Takagi,

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2018/09/19 9:45

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19-22 September 2017.

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S. Takagi,“Per formance improvement of Ge-source/[32] S. Takagi,“Advanced MOS device technology”,
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Sendai, 19 September 2017 (invited).

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Solid-State Device Conference (ESSDERC 2017), C4L-G2,(SSDM2017), E-3-04, Sendai, 19-22 September 2017.

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60 mV/dec for 0.3 V operation”, International Conference

Hotel, Tokyo, Japan, 21-25 August 2017.

5-4

on Solid State Devices and Materials (SSDM), PS-3-14,

5[29] Q. Li, S. Takagi, and M. Takenaka,“Low-crosstalk opti-

tion InGaAsP optical modulator with vertical PN junc-

cal switch with InGaAsP/Si hybrid MOS optical phasetion,”24th Congress of the international Commission for

shifter,”International Conference on Solid State Devices

Optics (ICO-24), Th1J-04, Keio Plaza Hotel, Tokyo, Japan,

and Materials (SSDM2017), PS-7-02, Sendai, 19-22

21-25 August 2017.

第108Sendai, 19-22 Sept. 2017.

章 研究報告September 2017.

[38] N. Sekine, J.-H. Han, S. Takagi, and M. Takenaka,“Investigation on Mg ion implantation for carrier-deple-[39] Q. Li, J.-H. Han, F. Boeuf, S. Takagi, and M. Takenaka,[30] Y. Yamaguchi, S. Takagi, and M. Takenaka,“Low-optical-“Str ucture optimization of InGaAsP/Si hybrid MOS

loss graphene-based phase modulator operating at

optical modulator for high-efficiency phase modulation,”

mid-infrared wavelength,”International Conference on

24th Congress of the international Commission for Optics

Solid State Devices and Materials (SSDM2017), PS-7-03,(ICO-24), Tu2J-03, Keio Plaza Hotel, Tokyo, Japan, 21-25

VDEC2018.indb 108

2018/09/19 9:45

TFETs for ultra-low power logic LSIs,”International

August 2017.
[40] T. Fujigaki, J. Kang, S. Takagi, and M. Takenaka,

Symposium on VLSI technology, System and Applications“Numerical analysis of Ge thermo-optic switch with air(VLSI-TSA2017), T3-2, Hsinchu, Taiwan, 24-27 April

insulator structure,”24th Congress of the international

2017 (invited). DOI: 10.1109/VLSI-TSA.2017.7942467

Commission for Optics (ICO-24), Tu2J-05, Keio Plaza[50] M. Takenaka and S. Takagi,“Exploring interfacial proper ties of pristine MoS2 MOS inter face,”MRS Spring

Hotel, Tokyo, Japan, 21-25 August 2017.

Meeting, Symposium ED7, 7.05, Pheonix, USA, 17-21[41] S. H. Yoon, C.-Y. Chang, D. H. Ahn, M. Takenaka and
S. Takagi,“Interface state generation of Al2O3/InGaAs

April 2017 (invited).

MOS structures by electrical stress,”20th Conference[51] J. Fujikata, J. Han, M. Noguchi, S. Takahashi, M.

on Insulating Films on Semiconductors (INFOS 2017),

Takenaka, and T. Nakamura,“High Speed and high-ThuB1.2, Potsdam, Germany, 27-30 June 2017.

ly ef ficient Si optical modulator with in-situ B doped[42] M. Ke, M. Takenaka and S. Takagi,“Reduction ofstrained SiGe layer,”International Conference on

slow trap density of Al2O3/GeO x/n-Ge MOS inter fac-

Nanophotonics and Nanooptoelectronics (ICNN2017),

es by inserting ultrathin Y2O3 interfacial layers,”20th

Pacifico-Yokohama, 18-21 April 2017 (invited).

Conference on Insulating Films on Semiconductors[52] M. Takenaka,“Si photonics based on heterogeneous(INFOS 2017), ThuA2.2, Potsdam, Germany, 27-30 June

integration,”Tsinghua University-the University of Tokyo

2017.

Joint Symposium, Tsinghua University, Beijing, China, 14[43] M. Takenaka and S. Takagi,“Evaluation of interfacial

April 2017.

proper ties of MoS2,”9th International Conference on[53] M. Takenaka and S. Takagi,“Photonic integrated circuit

Materials for Advanced Technologies (ICMAT 2017),

platform using III-V on SiC wafer,”European Conference

Symposium H-08, 170654, Singapore, 18-23 June 2017

on Integrated Optics (ECIO’17), WP1.1, Eindhoven, 3-5(invited).

April 2017.

[44] S. Takagi and M. Takenaka,“Low power III-V MOSFETs
and TFETs on Si platform,”9th International Conference
on Materials for Advanced Technologies (ICMAT 2017),

シンポジウム・研究会・大会等発表

Symposium A, 171167, Singapore, 18-23 June 2017 (invit-[1]

Z. Cheng, T.-H. Xiao, Z. Zhao, W. Zhou, M. Takenaka, H.
K. Tsang, K. Goda,“Mid-infrared germanium-suspend-ed).
[45] S. Saito, A. Z. Al-attili, D. Burt, K. Oda, M. Takenaka, N.

ed-membrane photonic integrated circuits for low-costHigashitarumizu, Y. Ishikawa,“Germanium light sourc-

and portable molecular fingerprinting,”日本化学会第 98

es for silicon photonics,”9th International Conference

春季年会，2I4-09, 20-23 March 2018.

on Materials for Advanced Technologies (ICMAT 2017),[2]

Symposium B, 170062, Singapore, 18-23 June 2017 (invit-

フォトニクスへの展開，”第 65 回応用物理学会春季学

ed).

術講演会，18p-C304-6，西早稲田キャンパス，早稲田大学，2018 年 3 月 17-20 日（招待講演）．

[46] M. Takenaka,“Heterogeneous Integration of Ge, IIIV, and 2D on Si–from More Moore to Beyond CMOS–”[3]

隅田圭，竹中充，高木信一，“Smar t Cut 法を用いた

VLSI Symposium, Short course, Kyoto, Japan, 5-8 June

InAs on Insulator 構造の作製，”第 65 回応用物理学会春2017. DOI:

季学術講演会，18a-G203-4，西早稲田キャンパス，早稲

formance 4.5-nm-thick compressively-strained Ge-on-[4]

加藤公彦，竹中充，高木信一，“Type-II エネルギーバ

optimized temperature control,”VLSI Symposium, 9-3,

トンネル電界効果トランジスタの提案，”第 65 回応用

Kyoto, Japan, 5-8 June 2017. DOI:

物理学会春季学術講演会，18a-G203-9，西早稲田キャン

109

5

パス，早稲田大学，2018 年 3 月 17-20 日．

[48] S. Takagi, D. H. Ahn, T. Gotow, M. Noguchi, K. Nishi,[5]

山口大志，後藤高寛，竹中充，高木信一，“反強誘電体Yokoyama and M. Takenaka,“III-V-based low power

薄膜をゲート絶縁膜に用いた MOSFET の電気特性，”

CMOS devices on Si platform,”IEEE International

第 65 回応用物理学会春季学術講演会，18a-G203-4，西Conference on Integrated Circuit Design and Technology

早稲田キャンパス，早稲田大学，2018 年 3 月 17-20 日．

(ICICDT), A1, Austin, USA, 23-25 May 2017 (invited).
[49] S. Takagi and M. Takenaka,“III–V/Ge MOSFETs and[6]

章 研究報告ンド構造を有する酸化物半導体／ (Si, SiGe, Ge) 積層型

第insulator pMOSFETs fabricated by Ge condensation with

S.-H. Kim, M. Yokoyama, C.-Y. Chang, S.-H. Yoon, C.

5-4

田大学，2018 年 3 月 17-20 日．

[47] W.-K. Kim, M. Takenaka, and S. Takagi,“High per-VDEC2018.indb 109

竹中充，高木信一，“ゲルマニウムを用いた中赤外集積田口富隆，高木信一，竹中充，,“中赤外フォトニクス
のための Ge/Si ハイブリッド MOS 型光変調器の提案，”

2018/09/19 9:45

[7]第 65 回応用物理学会春季学術講演会，19a-B201-4，西[17] M. Ke, K. Kato, M. Takenaka, S. Takagi,“Physical ori-

早稲田キャンパス，早稲田大学，2018 年 3 月 17-20 日．

gins of slow traps for ALD high-k dielectrics on GeOx/

安大煥，尹尚希，竹中充，高木信一，“Zn 拡散ソース

Ge inter faces,”第 65 回応用物理学会春季学術講演会，

InGaAs TFET における W/ZrO2/Al2O3 ゲートスタック

17p-F206-1，西早稲田キャンパス，早稲田大学，2018の効果，”第 65 回応用物理学会春季学術講演会，17p-

年 3 月 17-20 日（Young Scientist Presentation AwardP8-7，西早稲田キャンパス，早稲田大学，2018 年 3 月
17-20 日．
[8][9]

遠藤清，加藤公彦，竹中充，高木信一，“強誘電体型ヒ

Takagi,“Effects of the impurity concentration in the Ge

ステリシスを有する La2O3/Si MOSFET の電気特性，”

sources on the electrical properties of Ge/Si TFETs,”第第 65 回応用物理学会春季学術講演会，18p-G203-5，西65 回応用物理学会春季学術講演会，17p-P8-3，西早稲

早稲田キャンパス，早稲田大学，2018 年 3 月 17-20 日．

田キャンパス，早稲田大学，2018 年 3 月 17-20 日．

加藤公彦，松井裕章，田畑仁，竹中充，高木信一，“n-ZnO/[19] S. Takagi, K.-W. Jo, W.-K. Kim, M. Ke, K. Kato,p-(Si, Ge) 積層型トンネル電界効果トランジスタの動M. Takenaka,“Prospects and Challenges for Ge

作実証，”第 65 回応用物理学会春季学術講演会，18p-

MOSFETs,” 第 65 回 応 用 物 理 学 会 春 季 学 術 講 演 会，

G203-10，西早稲田キャンパス，早稲田大学，2018 年 3

19p-G203-4，西早稲田キャンパス，早稲田大学，2018

月 17-20 日．

年 3 月 17-20 日（招待講演）．

[10] 高口遼太郎，加藤公彦，柯夢南，竹中充，高木信一，[20] 竹中充，「AI・IoT 時代の基盤としての光技術戦略」，光“p 型 GOI 基板上に作製した p チャネル GOI トンネル

産業技術シンポジウム，リーガロイヤルホテル，2018

FET の電気特性，”第 65 回応用物理学会春季学術講演

年2月7日（招待講演）．

会，18p-G203-8， 西 早 稲 田 キ ャ ン パ ス， 早 稲 田 大 学，
2018 年 3 月 17-20 日．

[21] 加 藤 公 彦， 松 井 裕 章， 田 畑 仁， 竹 中 充， 高 木 信 一，
「Proposal and demonstration of oxide-semiconductor/[11] 三條嵩明，関根尚希，高木信一，竹中充，“フォトニク(Si, SiGe, Ge) bilayer tunneling field effect transistor

ス応用に向けた III-V on SiC プラットフォームの検討，”

with type-II energy band alignment」，電子情報通信学会

第 65 回応用物理学会春季学術講演会，18p-B201-7，西SDM 研究会・応用物理学会シリコンテクノロジー分科

早稲田キャンパス，早稲田大学，2018 年 3 月 17-20 日．

会共催研究集会，機会振興会館，2018 年 1 月 30 日
（招[12] 韓 在 勲，Boeuf Frederic, 藤 方 潤 一， 高 橋 重 樹， 高 木

待講演）．

信一，竹中充，“Ef ficient low-loss InGaAsP/Si hybrid[22] 加藤公彦，松井裕章，田畑仁，竹中充，高木信一，「極MOS optical modulator,”第 65 回応用物理学会春季学術

薄 ZnO チャネルトランジスタに向けた TiN/Al2O3/ZnO

講演会，19a-G203-7，西早稲田キャンパス，早稲田大学，

ゲートスタック構造の後プラズマ／熱処理の効果」，電2018 年 3 月 17-20 日（第 9 回シリコンテクノロジー分科

子デバイス界面テクノロジー研究会（EDIT），東レ総合会論文賞受賞記念講演）．

研修センター，静岡県三島市，2018 年 1 月 19 日 -1 月

[13] 横山千晶，張志宇，加藤公彦，竹中充，高木信一，“Al2O3/20 日．

p-InxGa1-xAs MOS 界面に与える前処理の効果，”第 65 回

[23] 柯夢南，竹中充，高木信一，“ECR プラズマ酸化による応用物理学会春季学術講演会，17a-F206-12，西早稲田

ALD high-k/GeOx/Ge 界面の遅い準位起源”，電子デバ

キャンパス，早稲田大学，2018 年 3 月 17-20 日．

イス界面テクノロジー研究会（EDIT），東レ総合研修セ[14] Q. Li, S. Takagi, M. Takenaka,“Demonstration of Mach-

ンター，静岡県三島市，2018 年 1 月 19 日 -1 月 20 日．

Zehnder interferometer optical switch with InGaAsP/Si[24] 竹中充，「III-V/Si ハイブリッド MOS 構造を用いた高hybrid MOS optical phase shifter,”第 65 回応用物理学

効率光位相変調およびユニバーサル光集積回路への展

会春季学術講演会，18p-B201-5，西早稲田キャンパス，開」，第 27 回シリコンフォトニクス研究会，まりんぴ

早稲田大学，2018 年 3 月 17-20 日．

あみやこ，沖縄県宮古島市，2017 年 12 月 7 日 -12 月 8

5-4
第

110

章 研究報告5

Speech）．
[18] T.-E. Bae, K. Kato, R. Suzuki, R. Nakane, M. Takenaka, S.

[15] Z. Zhao, C. Ho, S. Takagi, M. Takenaka,“Investigation of
Low-loss Mid-infrared Waveguide Using n-type Ge,”第[25] 竹中充，高木 信一，「異種半導体集積 Si フォトニクス

65 回応用物理学会春季学術講演会，20a-P4-3，西早稲を用いた高効率光変調器への展開」，電子情報通信学会

田キャンパス，早稲田大学，2018 年 3 月 17-20 日．

ソサイエティ大会，CI-1-7，東京都市大学世田谷キャン[16] P. Cheng, S. Takagi, M. Takenaka,“Design Optimization

VDEC2018.indb 110

日（招待講演）．

パス，2017 年 9 月 13 日
（招待講演）．

o f U l t r a l o w C a p a c i t a n c e I n G a A s Wa v e g u i d e[26] 金佑彊，竹中充，高木信一，「冷却レートを低減した

Photodetector on III-V CMOS photonics platform,”第 65

酸化濃縮プロセスにより作製した高圧縮ひずみ GOI

回応用物理学会春季学術講演会，18p-B201-4，西早稲田

pMOSFET」，第 78 回応用物理学会秋季学術講演会，

キャンパス，早稲田大学，2018 年 3 月 17-20 日．

8a-C18-7，福岡国際会議場，福岡，2017 年 9 月 5 日 -9

2018/09/19 9:45

月 8 日（講演奨励賞受賞記念講演）．
[27] 山 下 真 史， 高 木 信 一， 竹 中 充，「 二 硫 化 モ リ ブ デ ン
MOS 界面におけるスロートラップ評価」，第 78 回応用物理学会秋季学術講演会，7p-C23-9，福岡国際会議場，
福岡，2017 年 9 月 5 日 -9 月 8 日．

面準位発生」，第 78 回応用物理学会秋季学術講演会，
6a-PA9-7，福岡国際会議場，福岡，2017 年 9 月 5 日 -9
月 8 日．
[34] M. Ke, M. Takenaka, S. Takagi,「Study on physical origins of slow traps for electrons and holes in ALD Al2O3/[28] 関根尚希，高木信一，竹中充，「III-V CMOS フォトニ

GeOx/Ge interfaces」，第 78 回応用物理学会秋季学術講

クス・プラットフォーム上 L 字接合をもつキャリア空演会，5a-C11-7，福岡国際会議場，福岡，2017 年 9 月 5

乏型 InGaAsP 光変調器の検討」，第 78 回応用物理学会

日 -9 月 8 日．

秋季学術講演会，7a-A504-3，福岡国際会議場，福岡，
2017 年 9 月 5 日 -9 月 8 日．

[35] K.-W. Jo, W.-K. Kim, M. Takenaka, S. Takagi,「Effect ofSiGe layer thickness in starting substrate on electrical[29] 金佑彊，竹中充，高木信一，「プラズマ酸化による酸

properties of ultrathin body Ge-on-insulator pMOSFET

化濃縮 GOI 層の薄膜化により作製した極薄ひずみ GOI

fabricated by Ge condensation」，第 78 回応用物理学会

pMOSFETs」，第 78 回応用物理学会秋季学術講演会，

秋季学術講演会，7a-PB3-2，福岡国際会議場，福岡，

7a-PB3-1，福岡国際会議場，福岡，2017 年 9 月 5 日 -92017 年 9 月 5 日 -9 月 8 日．

月 8 日．

[36] T.-E. Bae, R. Suzuki, R. Nakane, M. Takenaka, S. Takagi,[30] 山口夕貴，高木信一，竹中充，「低損失グラフェン中赤「Effects of gate electrode metal and drain doping concen-

外光変調器の検討」，第 78 回応用物理学会秋季学術講

tration on electrical characteristics of Ge/Si hetero-junc-

演会，6p-C13-7，福岡国際会議場，福岡，2017 年 9 月 5tion tunneling FETs」，第 78 回応用物理学会秋季学術講日 -9 月 8 日．

演会，7a-PB3-3，福岡国際会議場，福岡，2017 年 9 月 5[31] 藤方潤一，竹中充，最上徹，蔵田和彦，中村隆宏，「高日 –9 月 8 日．

性能シリコン光変調器・ゲルマニウム受光器の開発と[37] Q. Li, S. Takagi, and M. Takenaka,「Optimization of mod-

光集積回路への適用」，第 78 回応用物理学会秋季学術

ulation ef ficiency of InGaAsP/Si hybrid MOS optical

講演会，6p-C13-1，福岡国際会議場，福岡，2017 年 9modulator」， 第 78 回 応 用 物 理 学 会 秋 季 学 術 講 演 会，

月 5 日 -9 月 8 日（招待講演）．

8a-PB2-6，福岡国際会議場，福岡，2017 年 9 月 5 日 -9[32] 加藤公彦，松井裕章，田畑仁，竹中充，高木信一，「後月 8 日．

プラズマ及び熱処理による高性能 Top-Gate ZnO TFT の[38] 竹中充，「異種材料集積を用いた Si フォトニクス」，第作製」，第 78 回応用物理学会秋季学術講演会，6a-A203-

9 回フォトニクス・イノベーションセミナー（シリコ

10，福岡国際会議場，福岡，2017 年 9 月 5 日 -9 月 8 日．

ンフォトニクスの進展と展望），東京大学駒場リサーチ[33] 尹尚希，張志宇，安大煥，竹中充，高木信一，「電気

キャンパス，2017 年 6 月 16 日
（招待講演）．

ス ト レ ス に よ る Al2O3/InGaAs MOS 界 面 に お け る 界

5-4
第

111

章 研究報告5

VDEC2018.indb 111

2018/09/19 9:45

5.5

特許，受賞等

浅田・名倉・飯塚研究室
特許[1][8] （社）情報処理学会システム LSI 設計技術研究会優秀発
表学生賞
織田勇冴，飯塚哲也，名倉徹，浅田邦博，“表面磁界観Toru Nakura, Masahiro Ishida, Takashi Kusaka, Rimon

測による電流推定を用いた集積回路の電源網解析，”情Ikeno, Naoki Terao, Kunihiro Asada,“Power Supply

報処理学会 DA シンポジウム 2016 論文集，2016 年 9 月．

Apparatus”, US2017/0220060, Aug. 3, 2017. (USA)[2]

Toru Nakura, Norihito Tohge, Tetsuya Iizuka, Satoshi
Generating Apparatus and Clock Data Recover ying

藤田研究室
受賞

Apparatus”, US2017/0214513A1, Jul. 27, 2017. (USA)[1]

Miura, Yoshimichi Murakami, Kunihiro Asada,“Clock[3]

Tor u Nakura, Satoshi Komatsu, Masahiro Ishida,
Kunihiro Asada,“Test Apparatus”, US9702902, July 11,

Conrad JinYong Moore , 2017.11.9 受賞“The IEEE
CEDA AJJC Academic Research Award 2017”[2]

2017 (USA, Korea)[2] Yusuke Kimura, Peikun Wang, Yukio Miyasaka,Kentaro Iwata, Xingming Le, Xiaoran Han, –The
University of Tokyo, Advisor: Prof. Amir MasoudGharehbaghi, Prof. Masahiro Fujita 2017.11.12 受 賞，

受賞
[1]

CAD Contest, Third Place of Problem A, IEEE/ACM

平成 29 年度電子情報通信学会学術奨励賞

International Conference on Computer-Aided Design

寺尾直樹，名倉徹，石田雅裕，池野理門，日下崇，飯(ICCAD)

塚哲也，浅田邦博，“LSI テストに向けた電源インピー
ダンス模擬，”電子情報通信学会総合大会論文集，A-1平成 29 年度電子情報通信学会エレクトロニクスソサイ

高宮研究室
特許

エティ優秀学生修了表彰[1]

3, 2017 年 3 月．
[2]

[3]

[4]

松永賢一，森村浩季，小野寺尚人，高宮 真，櫻井貴康，

寺尾直樹，“集積回路試験装置における実機環境模擬の“エネルギーハーベスティング回路，”特願 2017-141779,

ための電源インピーダンス制御

2017 年 7 月 21 日出願．

優秀修士論文賞[2]

宇野祐輝，邱 浩，高宮 真，“浮遊システム，給電シス

寺尾直樹，“集積回路試験装置における実機環境模擬の

テム及び電子装置，”特願 2017-220410, 2017 年 11 月 15ための電源インピーダンス制御

日出願．

丸文研究交流財団第 21 回丸文研究奨励賞[3]

飯塚哲也，“時間モードによる高精度信号処理集積回路

崔 通，櫻井貴康，高宮 真，神藤 始，舟木達弥，“電力変換装置，”特願 2018-025366, 2018 年 2 月 15 日出願．

の研究
Ned Kornfield Best Paper Award[6]

Tor u Nakura, Naoki Terao, Masahiro Ishida, Rimon

5-5

A s a d a ,“P o w e r S u p p l y I m p e d a n c e E m u l a t i o n t o

[1]

112

Eliminate Overkills and Underkills due to the Impedance
Dif ference between ATE and Customer Board,”in

5

Proceedings of IEEE International Test Conference

章 研究報告Ikeno, Takashi Kusaka, Tetsuya Iizuka, and Kunihiro

池田研究室
受賞

第

[5]

(ITC), Nov. 2016.
[7]

学部電子情報工学科・電気電子工学科，2018 年 3 月[2]杉山昇太郎，工学部長承「学業」，2018 年 3 月

Kanjanavirojkul, Nguyen Ngoc Mai-Khanh, Tetsuya

三田研究室
受賞

Iizuka, Tor u Nakura and Kunihiro Asada,“Impulse[1]

RESMIQ Best Student Paper AwardParit岡本有貴，三田吉郎「On-Chip MEMS アクチュエータ

Signal Generator Based on Current-Mode Excitation and

駆動のための MEMS 後加工 5V 標準 CMOS 素子を利用

Transmission Line Resonator,”in Proceedings of IEEEした 30V スイッチング回路」第 34 回「センサ・マイク

International New Circuits and Systems Conference

ロマシンと応用システム」シンポジウム（若手）奨励賞(NEWCAS), pp.257-260, Jun. 2017.

VDEC2018.indb 112

杉山昇太郎，平成 29 年度優秀卒業論文賞，東京大学工[2]

肥後昭男，Wang Haibin, 久保貴哉，宇佐美尚人，岡本2018/09/19 9:45

有貴，山田健太郎，瀬川浩司，杉山正和，三田吉郎，「LSI
一体集積のためのシリコン上 PbS 量子ドット赤外フォ受賞等

トダイオードの試作」第 34 回「センサ・マイクロマシ[1]

紫綬褒章，高木 信一

ンと応用システム」シンポジウム 優秀ポスター賞[2]

第 9 回シリコンテクノロジー分科会論文賞，韓在勲，
Frederic Boeuf, 高木信一，竹中充

髙木・竹中研究室
受賞[1]

竹中 充，高木信一，「光変調器」，特許第 6156910 号（2017[3]

第 15 回 APEX/JJAP 編集貢献賞，竹中 充[4]第 16 回 IEEE EDS Japan Chapter Student Award, 金佑彊

[5]

第 43 回（2017 年秋季）
応用物理学会講演奨励賞，柯夢南

年 6 月 16 日登録）．

5-5
第

113

章 研究報告5

VDEC2018.indb 113

2018/09/19 9:45

Appendix
A. Publication list
sensor for wearable health-care applications,”

■研究論文
[1]

Japanese Journal of Applied Physics, Vol.57,
04FF10, pp.1-8, Mar. 2018.

Ryotaro Kobayashi, Anri Suzuki, Hajime
Shimada,“Forwarding Path Limitation and[9]and Makoto Ikeda,“Time-Domain Approach

Instruction Allocation for In-Order Processor
with ALU Cascading”, Journal of Low Power

for Analog Circuits in Deep Sub-Micron LSI,”

Electronics and Applications, Vol.7, No.4, pp.1-15,

IEICE Electronics Express, Mar. 2018.

Dec. 2017.
[2]

[3]

[5]

Transmitter Front-End for Ultrahigh-Speed

Design Method of Sub-ranging ADC Based on

Wireless Communications,” International

Stochastic Comparator,”IEICE Transactions on

Journal of Electrical and Computer Engineering

Fundamentals of Electronics, Communications(IJECE), vol.7, no.4, pp.2278-2286, 2017/8/1

and Computer Sciences, vol.E101-A, no.2, pp.410424, Feb. 2018.

T. Someya, H. Fuketa, K. Matsunaga, H.
[11]

Asada,“A PLL Compiler from Specification to

Glitch-Free Programmable Voltage Detector

GDSII,”IEICE Transactions on Fundamentals

Based on Multiple Voltage Copier,”IEICEof Electronics, Communications and Computer

Transaction on Electronics, Vol.E100-C, No.4,

Sciences, vol.E100-A, no.12, pp.2741-2749, Dec.

pp.349-358, April 2017.

2017.

パックジフン，高宮真，桜井貴康，“多段チャー[12]

and Kunihiro Asada,“A Gate Delay Mismatchにロバストな微小容量変化検出回路，”電子情報

Tolerant Time-Mode Analog Accumulator

通信学会論文誌，Vol.J100-C, No.10, pp.502-509,

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VDEC2018.indb 127

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129

Appendix

VDEC2018.indb 129

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VDEC2018.indb 130

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2018/09/19 9:45

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A-A
140

Appendix
VDEC2018.indb 140

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141

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VDEC2018.indb 141

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142

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Multi-VDD SOTB employing Adaptive Vt

Kino, Takafumi Fukushima, Tetsu Tanaka.

Modulation for pMOSFET,”2017 IEEE SOI-

“Ultrawide range square wave impedance anal-

3D-Subthreshold Microelectronics Technology

ysis circuit with ultra-slow ring-oscillator using

U n i f i e d C o n f e r e n c e ( S3S ) , S e s s .3.4, S a ngate-induced drain-leakage current.”, 2017 IEEE

K. Usami, S. Kogure, Y. Yoshida, R. Magasaki,

Biomedical Circuits and Systems Conference.
[353]

Y.Takezawa, K.Shimokawa, Z.Qian, H.Kino,

H. Amano,“Level-shifter-less Approach for

T.Fukushima, K.Kiyoyama, T.Tanaka,“Wide-

Multi-VDD Design to use Body Bias Control

range bioelectrical impedance analysis circuitin FD-SOI,” 2017 IFIP/IEEE Internationalwith GIDL-controlled ultrasmall current andConference on Very Large Scale Integration

ultralow frequency square wave generator.”,(VLSI-SoC), Abu Dhabi, United Arab Emirates,2017 International Conference on Solid State

pp.1-6, October 24, 2017.

Devices and Materials.

Y. Yoshida, K. Usami, H. Amano,“Digital[354]

Z.Qian, Y.Takezawa, K.Shimokawa, H.Kino,

Embedded Memory Scheme using Voltage

T.Fukushima, K.Kiyoyama, T.Tanaka, “AnScaling and Body Bias Separation for Low-

Integrated Photo-Plethysmography Recording

Power System,” International SoC Design

Circuit for Trans-Nail Pulse-Wave Monitoring

Conference 2017 (ISOCC 2017), Seoul, Korea,

System.”, 2017 International Conference on

pp.148-149, November 6, 2017.

Solid State Devices and Materials.

Yuji Yamashita, Kazuya Tanigawa, Tetsuo[355]

Y. Sakamoto, K. Komoku, T. Morishita,

Hironaka, Takashi Ishiguro, “A prototype

N . I t o h , “24 G H z L o w - P h a s e - N o i s e V C O

design of reconfigurable device SePLD in

Using 3D-Striped Inductor Utilized Thin-

0.6 um CMOS process,”Proc. of the ITC CSCC

Metal Layers,”Proc. of the 2017 Asia-Pacific2017, pp.579-582, July 5, 2017.

Microwave Conference, TH3-E, Kuala Lumpur,

N. Onizawa, M. Imai, T. Hanyu, and T. Yoneda,“M T J - B a s e d A s y n c h r o n o u s C i r c u i t s f o r
Re-initialization Free Computing against Power

VDEC2018.indb 145

Kenji Shimokawa, Zhengyang Qian, Yoshiki

Nov. 2017.
[356]

T. Kitano, K. Komoku, T. Morishita, N. Itoh,“ACMOS LNA Equipped with Concurrent Dual-

A-A
145

Appendix[348]

C. Pan, H. San and T. Shibata,“A 2nd-orderΔ2017 Joint International EUROSOI Workshop

Francisco, USA, October 16, 2017.
[345]

Takuma Konno, Shinichi Nishizawa and2018/09/19 9:45

Band Matching Networks,”Proc. of the 2017

音増幅器，
”電子情報通信学会総合大会，C-12-9,

Asia-Pacific Microwave Conference, WE2-B,

2018/3/20.

Kuala Lumpur, Nov. 2017.
[357]

[10]

瀧脇朋也，藤島実，吉田毅，天川修平，高野恭弥，

D.Kitagata, S.Yamamoto, S.Sugahara,

李尚曄，“60GHz 帯低電圧低消費電力 LC 電圧制“Hierarchical Store-Free Architecture for

御発振器，”電子情報通信学会総合大会，C-12-26,

Nonvolatile SRAM Using STT-MTJs”, IEEE

2018/3/21.

International Electron Devices Meeting (IEDM)[11]

宇野祐輝，邱浩，崔通，井口俊太，水谷陽太，
星貴之，川原圭博，筧康明，高宮真，“Luciola（源

MRAM special session, P-23, 2017.

氏蛍）：超音波で空中移動し無線給電で動作する
超小型発光粒子，”電子情報通信学会，信学技報，■国内会議，研究会等
[1]

[2]

横山達也，小野哲，和田光司，“高減衰量を有ICD2017-63, pp.63-68, 石垣島，2017 年 12 月．
[12]する楕円関数型低域通過フィルタの実現～遮蔽

松永賢一，森村浩季，高宮真，桜井貴康，“可変キャ

筐体及び遮蔽壁を用いた減衰量の確保～，”電

パシタを用いた自動 LC 共振最適化機能を有する

子情報通信学会研究技術報告，vol. 117, no.462,

RF エネルギーハーベスティング回路の設計と評MW2017-176, pp.15-20, 2018 年 3 月

価，”電子情報通信学会，信学技報，ICD2017-85,

桑沢龍亮，小野pp.139-139, 石垣島，2017 年 12 月．

哲，和田光司，“インピーダン

スステップスタブで構成したチップレスマイク[13]

演論文集，AS-1-5, pp.S-7-S-8, September 14, 2017

子情報通信学会東京支部学生会研究発表会（第 23回 103）（2018 年 3 月）

[14]

金比 A/D 変換集積回路の試作”，電気学会電子・

ダンス共振器を用いた小電力用デュアルバンド

情 報・ シ ス テ ム 部 門 大 会 講 演 論 文 集，TC10-3,整流回路に関する検討，”電子情報通信学会東京

pp.442-445, September 7, 2017.
[15]

ンを用いたソフトエラー耐性のトランジスタし

HPF による阻止域における高減衰量の実現～

きい値電圧依存性の評価”, no.C-12-5, pp.40, 電子

励， 小 野信学会研究技術報告，vol. 117, no.462, MW2017-

情報通信学会総合大会 (2018)[16]を用いた宇宙機用高信頼 FPGA の検討”
, no.C-12-

中村流星，小野4, pp.39，電子情報通信学会総合大会 (2018)

哲，和田光司，“プリント基[17]nm FD-SOI における NBTI の逆方向基板バイア

告，vol. 117, no.462, MW2017-181, pp.39-44 (2018

ス依存性の評価”, no.C-12-21, pp.56, 電子情報通信

年 3 月）

学会総合大会 (2018)

香原翔太，高野恭弥，天川修平，吉田毅，藤島

[18]

[8]

146

制御する小型かつ低電力な BTI 評価用チップ測作，”電子情報通信学会ソサイエティ大会，C-12-定系の定電圧電源回路の検討”, no.C-12-22, pp.57,

竹川響弥，天川修平，吉田毅，藤島実，高野恭電子情報通信学会総合大会 (2018)[19]

Appendix

VDEC2018.indb 146

中野，中村，岸田，小林，“低電力で高信頼な長弥，“0.5V 動作 60GHz 帯 CMOS 低雑音増幅器，”

期経年劣化評価用測定系の設計”, pp.68, 電子情報

電 子 情 報 通 信 学 会 ソ サ イ エ テ ィ 大 会，C-12-9,

通信学会学生会研究発表講演会 (2018)[20]

榎原，丸岡，山田，古田，小林，“65 nm FDSOI

香原翔太，董鋭冰，天川修平，吉田毅，藤島実，

プロセスのトランジスタしきい値の違いによる“2 種類の局所帰還を用いた W 帯 CMOS 増幅器

フリップフロップのソフトエラー耐性の実測との低雑音化，”電子情報通信学会総合大会，C-12-

評価”, no.VLD2017-104, pp.91-96, 電子情報通信学
会技術報告 (VLSI 設計技術）(2018)

8, 2018/3/20.
[9]

中村，中野 , 岸田，小林，“FPGA とマイコンで実，“60GHz 帯 CMOS 電力増幅回路の低電圧動

2017/9/14

A-A

保坂，西澤，岸田，小林，松本，坂本，籔内，熊代，“65

BRF の試作方法，”電子情報通信学会研究技術報

8, 2017/9/14[7]

附田，丸岡，小林，古田，“耐ソフトエラー FF

177, pp.21-26 (2018 年 3 月）
板加工機による V スロット DGS を用いた小型[6]

小島，山田，古田，小林，“デバイスシミュレーショ

哲， 和 田 光 司，
“楕円関数型

阿部

シールドケースによる特性改善～，”電子情報通[5]

堀尾喜彦，藤野隆良，“スイッチト・カレント黄

長浦正樹，小野 哲，和田光司，“ステップインピー

支部学生会研究発表会（第 23 回 105）（2018 年 3 月）
[4]

堀尾喜彦，
“黄金比 ADC 回路のロバスト性の実験的評価”，電子情報通信学会ソサイティ大会講

ロストリップ線路 RFID タグに関する検討，”電[3]

小野寺尚人，染谷晃基，イスラムマーフズル，

竹川響弥，董鋭冰，高野恭弥，天川修平，吉田毅，藤島実，“0.5V 動作 73-78GHz 帯 CMOS 低雑[21]

丸岡，山田，榎原，古田，小林，“FDSOI に適したスタック構造におけるソフトエラー耐性向2018/09/19 9:45

上手法の提案・評価と微細化による影響の評価”,

テム”2018 年電子情報通信学会総合大会講演論

no.VLD2017-103, pp.85-89, 電子情報通信学会技術

文集，D-6-3，2018 年 3 月．

報告 (VLSI 設計技術）(2018)
[22]

[23]

[24]

[25]

[27]

[28]

層型ハイブリッド SSD システムの信頼性の比較”

ワー GaN-HEMT とゲートドライバの 1 チップ集

第 65 回応用物理学会春季学術講演会講演予稿集，積化”，応用物理学会関西支部講演会 (2018)

17p-P8-17，p. 12-076，2018 年 3 月．

稲 森， 古 田， 小 林，“SiC パ ワ ー MOSFET の

[31]

[32]

no.EDD-17-059/SPC-17-158, pp.41-46, 電気学会電

発汗量観測システムの集積化”，第 65 回応用物

力技術 / 電力系統 / 半導体電力変換合同研究会

理学会春季学術講演会講演予稿集，18a-F202-10，(2017)

p. 01-033，2018 年 3 月．

岸田，
“リングオシレータのランダムテレグラ[37]

瀬英哉，上口光，“静電容量型湿度センサを用い

SSCS Japan Chapter VDEC Design Awardたウェアラブル発汗量モニタリングシステム”,(2017)

2017 年電子情報通信学会信越支部大会予稿集，丸岡，“低電力かつ高いソフトエラー耐性を有す

2017 年 10 月．
[38]“ウェアラブルスーツ用アクチュエータ駆動回路

山田，丸岡，古田，小林，“PMOS パストランジ/ パッケージの省電力，コンパクト化に関する検スタを用いた非多重化耐ソフトエラー FF の提案

討”LSI とシステムのワークショップ 2017，ポス

及び評価”, DA シンポジウム (2017)

ターセッション，No. 63，2017 年 5 月．

岸田，古田，小林，“電流スターブ型発振器を用[39]

杉山泰基，飯塚哲也，山口隆弘，名倉徹，浅田邦博，いた周波数変動のしきい値電圧変換手法”, DA シ

“統計的コンパレータを用いたレベルクロス検出

ンポジウム (2017)

手法の性能解析，”電子情報通信学会技術研究報

駒 脇， 籔 内， 岸 田， 古 田， 小 林，“Verilog-A

告，vol. 117, no.343, pp.15-20, 2017 年 12 月．
[40]

伊藤貴亮，飯塚哲也，名倉徹，浅田邦博，“ノジュールを適用したリングオシレータ回路におイズ可変比較器を用いたノンバイナリ逐次比較

ける過渡解析”, pp.226-231, 回路とシステムワー型アナログ - デジタル変換器の設計，”電子情報

クショップ (2017)

通信学会技術研究報告，vol. 117, no.343, pp.9-13,

岸田，古田，小林，“リングオシレータによる2017 年 12 月．
[41]

陳明翰，飯塚哲也，名倉徹，浅田邦博，“遅延制価”，システムと LSI のワークショップ (2017)

御バッファにより周波数追従範囲を拡大した高山田，丸岡，古田，小林，“FDSOI における非多速起動完全デジタル CDR 回路の設計，”電子情重化耐ソフトエラー FF の設計と評価”，システ

報通信学会技術研究報告，vol. 117, no.343, pp.3-8,

ムと LSI のワークショップ (2017)2017 年 12 月．

小林，“【招待講演】集積回路の信頼性－経年劣[42]伊藤貴亮，飯塚哲也，名倉徹，浅田邦博，“サン化とソフトエラーによる一時故障－”, no.G9-5,

プルホールド回路における非線形歪みの測定手

pp.274-275, 電気関係学会関西連合大会 (2017)

法，”電子情報通信学会ソサイエティ大会論文集，
C-12-3, 2017 年 9 月．

谷，阿保，若家，小野田，山下，宮戸，阿部，“高[43]

中里徳彦，飯塚哲也，名倉徹，浅田邦博，“オー布計測”，第 78 回応用物理学会秋季学術講演会，

ルパスフィルターを用いた遠端クロストーク低2017/9/5-8，福岡国際会議場，6p-S41-2

減手法，”電子情報通信学会ソサイエティ大会論

三谷勇介，宮地幸祐，金子怜史，上倉宇晴，百文集，C-12-10, 2017 年 9 月．
[44]

寺尾直樹，名倉徹，石田雅裕，池野理門，日下崇，
飯塚哲也，浅田邦博，“LSI テストに向けた電源

情報通信学会総合大会講演論文集，A-1-18，2018

インピーダンス模擬，”電子情報通信学会総合大会論文集，A-1-3, 2017 年 3 月．

清水崚平，Hassan Arafat，上口光，“高速不揮
発メモリを用いた階層型ハイブリッド SSD シス[45]

福岡孝将，原慎太朗，柄澤悠樹，後藤悠佑，宮地幸祐，“広範囲負荷に対応する SSD 向け 3.3V

A-A
147

Appendix

たコンパクト発汗量観測システム”, 2018 年電子
年 3 月．

VDEC2018.indb 147

吉井高嶺，竹下潤，甲田真己，進士拓郎，上口光，Japan Chapter VDEC Design Award (2017)

瀬英哉，上口光，“静電容量型湿度センサを用い[34]

三谷勇介，宮地幸祐，金子怜史，上倉宇晴，百フノイズによる周波数変動自動測定回路”, IEEE

エネルギーイオン入射による Si での生成電荷分[33]

三谷勇介，宮地幸祐，金子怜史，上倉宇晴，百瀬英哉，上口光，“180 nm CMOS 技術を用いた製造時のプラズマダメージと経年劣化の測定評
[30]

[36]

MHz スイッチング向けゲートドライバの検討”,を用いたランダムテレグラフノイズ発生用モ[29]

清水崚平，アラファト・ハッサン，上口光，“階山下，Stoffels, Posthuma, Decoutere, 小林，“パる FDSOI 向けフリップフロップ”, IEEE SSCS
[26]

[35]

2018/09/19 9:45

[46]

降圧型 DC-DC コンバータ，”電子情報通信学会

る 30MHz 動作降圧コンバータにおける EMI 低信越支部大会，p. 112, 2017 年 10 月．

減の検討，”2018 年電子情報通信学会総合大会，

原慎太朗，福岡孝将，柄澤悠樹，後藤悠佑，宮C-12-19, 2018 年 3 月．

地幸祐，
“高速スイッチング降圧 DC-DC コンバー

[47]

[56]

タの負荷電流検知回路の設計，”電子情報通信学路が接続された磁界結合型無線電力伝送システ

会信越支部大会，p. 113, 2017 年 10 月．

ムにおける整流効率に関する一検討，”2017 年

後藤悠佑，柄澤悠樹，宮地幸祐，“ランダム周期電子情報通信学会ソサイエティ大会公園論文集，
B-21-9, p.405, 2017 年 9 月

三角波ジェネレータを用いたスペクトラム拡散による PWM 降圧コンバータにおける EMI 低[48]

エナジーハーベスト用昇圧回路の検討”，第 70回電気・情報関係学会九州支部連合大会，02-2P-

鄕木憲太郎，上倉宇晴，曽根原誠，佐藤敏郎，

03, 2017 年 9 月

ペアンプの高速化の検討，”電子情報通信学会信たプロセッサシミュレータの並列化，電子情報

越支部大会，p. 115, 2017 年 10 月．

通信学会技術報告書，Vol. CPSY2017-45, pp.5358, 2017.

三谷勇介，宮地幸祐，金子怜史，上倉宇晴，百[59]

内木場文男，“人工ニューラルネットワーク IC

信学会信越支部大会，p. 116, 2017 年 10 月．

を用いた歩容変化可能な 4 足歩行型 MEMS マイ與五沢啓太，浅野孝紘，西田純也，宮地幸祐，“整

クロロボットの開発，”電気学会研究会資料，pp.

流器のスイッチング比を送電電力制御に用いる

59-64, 2017 年 6 月[60]

藤健，内木場文男，“マイクロロボットに搭載す西田純也，與五沢啓太，浅野孝紘，宮地幸祐，る人工ニューラルネットワーク IC の発熱検討，”“Constant On Time 制御を用いた整流 - レギュ2017 年アカデミックプラザ予稿集，2017 年．
[61]

中大介，高藤美泉，齊藤健，内木場文男，
“SMA

10 月．

を駆動源とした歩行型 MEMS マイクロロボッ

浅野孝紘，與五沢啓太，西田純也，宮地幸祐，
“磁

トの開発，
”2017 年アカデミックプラザ予稿集，界共鳴方式非接触給電回路における送電電力制

2017 年．
[62]

向けたヒステリシスコンパレータとその校正手2017 年 10 月．

法，”LSI とシステムのワークショップ 2017
（ポス

吉田穣理，宮地幸祐，“190mV から昇圧可能なター）, 2017 年 5 月．

ジポンプ，
”電子情報通信学会，集積回路研究会，[63]

Appendix

VDEC2018.indb 148

齋藤匠，小松聡，“自己校正可能な低電源電圧動
作ヒステリシスコンパレータ，”デザインガイア
2017, ICD2017-39, 2017 年 11 月．

[64]

野口駿太，小松聡，“シリコン直接接合プロセス

信学技報，vol. 117, no.344, ICD2017-79, 2017 年を用いた MEMS 絶対圧センサ，”電子情報通信

12 月．

学会 2018 年総合大会，C-12-2, 2018 年 3 月．

柄澤悠樹，後藤悠佑，原慎太朗，福岡孝将，宮[65]

保坂啓介，小松聡，“低消費電力 DLL 向け遅延

地幸祐，
“高周波ヒステリシス制御 DC-DC コン

セルの検討，”電子情報通信学会 2018 年総合大会，

バータにおけるワイヤーボンディングとフリッ

C-12-28, 2018 年 3 月．

プチップボンディングの比較，”電子情報通信学[55]

齋藤匠，小松聡，“レベルクロッシング ADC に

設計，”電子情報通信学会信越支部大会，p. 119,

幅スタートアップボルテージダブラー型チャー148

内海裕人，河村彗史，田中泰介，仲田友也，田電子情報通信学会信越支部大会，p. 118, 2017 年

ハーベスティング向け CMOS ゲート電圧 2 倍振A-A

田中泰介，内海裕人，田中大介，高藤美泉，齊

通信学会信越支部大会，p. 117, 2017 年 10 月．

0.18um 標準 CMOS プロセスを用いたエネルギー[54]

田中大介，河村彗史，田中泰介，高藤美泉，齊藤健，

け 3.3V 降圧型 DC-DC コンバータ，”電子情報通御に向けたバックスキャッタリング検知回路の[53]

萱室高樹，佐々木敬泰，深澤祐樹，近藤利夫，マルチコアプロセッサの効率的な設計検証に向け

レーション一体型非接触給電受電回路の設計，
”

[52]

[58]

CMOS アナログフロントエンド回路におけるオ

IMD 向け非接触給電システムの検討，”電子情報[51]

太田，鴫山，中司，“最低電圧 80mV で動作する

114, 2017 年 10 月．

瀬英哉，上口光，“広範囲負荷に対応する SSD 向

[50]

[57]

減の検討，
”電子情報通信学会信越支部大会，p.

宮地幸祐，“光プローブ電流センサ向け疑似差動[49]

山本綱之，堀田昌志，久保洋，“RF-DC 変換回[66]

齋藤匠，小松聡，“低電圧レベルクロッシング会，集積回路研究会，信学技報，vol. 117, no.344,

ADC の為のバックグラウンド校正可能なヒスICD2017-80, 2017 年 12 月．

テリシスコンパレータ回路，”電子情報通信学会
2018 年総合大会 C-12-32, 2018 年 3 月．

後藤悠佑，柄澤悠樹，宮地幸祐，“ランダム周期
三角波発生回路を用いたスペクトラム拡散によ[67]

熊澤輝顕，鈴木浩史，石畠正和，浅井哲也，池辺

2018/09/19 9:45

将之，本村真人，高前田伸也，“ZDD を用いた三クショップ」，北海道大学 VBL 棟，（札幌）, 2017

角形分割パターンの列挙とその応用に向けて，”

年 6 月 23-24 日．

人工知能学会第 106 回人工知能基本問題研究会，
[68]

[76]

指宿市民会館，（鹿児島）, 2018 年 3 月 16-17 日．

田伸也，“時分割多重機構を用いた高密度 FPGA

肥田格，植吉晃大，高前田伸也，池辺将之，本イジングマシン，”基盤（S）離散構造処理系プロ

村真人，浅井哲也，“不揮発アナログシナプスデジェクト「2017 年度初夏のワークショップ」，北海道大学 VBL 棟，（札幌）, 2017 年 6 月 23-24 日．

バイスの素子数を半減する重み符号固定事前学
習法とその深層学習への適用，”日本神経回路学

[69]

[77]

吉晃大，高前田伸也，池辺将之，浅井哲也，本2017 年 9 月 20-22 日．

村真人，“対数量子化による深層ニューラルネッ

小杉倭弘，西川淳，浅井哲也，舘野高，“聴覚皮トワークのメモリ量削減，”電子情報通信学会コ質における時間周波数受容野の実時間推定法とンピュータシステム研究会 (CPSY), 登別温泉第一

その FPGA への実装，”平成 29 年電気学会電子・滝本館，（登別）, 2017 年 5 月 23 日．
[78]

村真人，
“時分割多重機構を用いた高密度 FPGA廣瀨一俊，安藤洸太，植吉晃大，池辺将之，浅井イジングマシン，”電子情報通信学会コンピュー

哲也，本村真人，高前田伸也，“量子化誤差を考タシステム研究会 (CPSY), 登別温泉第一滝本館，

工知能学会人工知能基本問題研究会 (SIG-FPAI),（登別）, 2017 年 5 月 23 日．
植吉晃大，高前田伸也，池辺将之，浅井哲也，
本村真人，“動的再構成ハードウェアアーキテク佐藤真平，中原啓貴，池辺将之，浅井哲也，高チャを活かした CNN の実装と評価，”電子情報前田伸也，黒田忠広，本村真人，“[ 依頼講演 ]通信学会リコンフィギャラブルシステム研究会

BRein Memory: バイナリ・インメモリ再構成型(RECONF), 登別温泉第一滝本館，（登別）, 2017

深層ニューラルネットワークアクセラレータ，”

年 5 月 22 日．
[80]

植松瞭太，高前田伸也，池辺将之，浅井哲也，

ナソクジン，池辺将之，横山紗由里，高前田伸也，

本村真人，“二値化ニューラルネットワークアク

本村真人，浅井哲也，間久直，藤田陽一，新井康夫，

セラレータのアーキテクチャ検討，”電子情報“熱雑音抑制型サンプルホールド回路を用いたイ

通信学会リコンフィギャラブルシステム研究会

オン飛行時間計測用 SOI イメージセンサ，”映(RECONF), 登別温泉第一滝本館，（登別）, 2017

像情報メディア学会情報センシング研究会 (IST),

年 5 月 22 日．
[81]

池辺将之，浅井哲也，本村真人，“FPGA を用い

横山紗由里，池辺将之，ナソクジン，高前田伸也，

た CNN の最適ハードウェア構成とその二値化検

本村真人，浅井哲也，“貫通電流の時間変動を抑討，”電子情報通信学会リコンフィギャラブルシ

制した TDC+Single-Slope ADC の回路構成，”映ステム研究会 (RECONF), 登別温泉第一滝本館，（登別）, 2017 年 5 月 22 日．
[82]

横山紗由里，池辺将之，ナソクジン，高前田伸也，

2017.

本村真人，浅井哲也，“直交位相検出 TDC を用山本佳生，熊澤輝顕，池辺将之，浅井哲也，本いたイメージセンサ用 12-bit Single-Slope ADC,”

村真人，高前田伸也，“高次数イジングネットワー

LSI とシステムのワークショップ 2017, 東京大学，

クの時分割処理方式の検討，”電子情報通信学会（東京）, 2017 年 5 月 15-16 日．

コンピュータシステム研究会 (CPSY), 秋田アトリ[83]

ナソクジン，池辺将之，横山紗由里，高前田伸也，

オンビル，（秋田）, 2017 年 7 月 26-28 日．

本村真人，浅井哲也，間久直，藤田陽一，新井康夫，

熊澤輝顕，池辺将之，浅井哲也，本村真人，高“ソフトリセット機構を用いたイオン飛行時間

前田伸也，“メモリアクセスパターンを考慮した

計測用 SOI イメージセンサ，”LSI とシステムの遅延評価による ZDD 構築の高速化，
”基盤
（S）離

ワークショップ 2017, 東京大学，（東京）, 2017 年

散構造処理系プロジェクト「2017 年度初夏のワー

5 月 15-16 日．

A-A
149

Appendix

VDEC2018.indb 149

植吉晃大，安藤洸太，折茂健太郎，高前田伸也，

2017.

北海道大学情報教育館，（札幌）, Jul. 31-Aug. 2,[75]

安藤洸太，植吉晃大，廣瀨一俊，折茂健太郎，

大学情報教育館，（札幌）, Jul. 31-Aug. 2, 2017.

像情報メディア学会情報センシング研究会 (IST),[74]

植松瞭太，廣瀨一俊，安藤洸太，折茂健太郎，

安藤洸太，植吉晃大，折茂健太郎，米川晴義，

北海道大学情報教育館，（札幌）, Jul. 31-Aug. 2,
[73]

[79]

小樽市公会堂，（小樽）, 2017 年 8 月 8-9 日．

電子情報通信学会集積回路研究会 (ICD), 北海道[72]

山本佳生，高前田伸也，池辺将之，浅井哲也，本（高松）, 2017 年 9 月 6-9 日．

慮したニューラルネットワークの学習手法，
”人

[71]

廣瀨一俊，植松瞭太，安藤洸太，折茂健太郎，植会第 27 回全国大会，北九州国際会議場，（福岡）,

情報・システム部門大会，サンポートホール高松，[70]

山本佳生，池辺将之，浅井哲也，本村真人，高前2018/09/19 9:45

[84]

[85]

山本佳生，池辺将之，浅井哲也，本村真人，高no.171, SCE2017-20, pp.55-59, 2017 年 8 月．神谷

前田伸也，
“時分割多重機構を用いたイジングプ

遼太郎，成瀬雅人，田井野

ロセッサの解精度向上手法の検討，”LSI とシスジタル信号処理回路用単一磁束量子論理高速 up/

テムのワークショップ 2017, 東京大学，（東京）,

down カウンタ回路の設計”，信学技報，vol. 117,2017 年 5 月 15-16 日．

no.171, SCE2017-20, pp.55-59, 2017 年 8 月．

熊澤輝顕，高前田伸也，池辺将之，浅井哲也，本[89]

列型超伝導ナノワイヤ直列アレイによる高速光

延評価による ZDD 構築の高速化，”第 30 回回路

子数検出器の作製”, 2017 年電子情報通信学会ソとシステムワークショップ，北九州国際会議場，

サイエティ大会公園論文集，東京都市大，2017
年 9 月 13 日，C-8-1.

明連広昭，岡部公亮，神谷遼太郎，成瀬雅人，田[90]

徹（埼玉大），康 琳，陳 健，呉 培亨（南京大）,

デジタル SQUID 磁束計の設計とその応用”，信“超伝導ナノワイヤ単一光子検出器アレイによる

学技報，vol. 117, no.10, SCE2017-1, pp.1-5, 2017

高速光子数検出器の応用”，信学技報，vol. 117,

年 4 月．明連広昭，岡部公亮，神谷遼太郎，成no.223, SCE2017-26, pp.23-28, 2017 年 10 月．

瀬雅人，田井野 徹，”サブ磁束量子フィードバッ

[91]

連広昭，
“サブ磁束量子フィードバックディジ

用”，信学技報，vol. 117, no.10, SCE2017-1, pp.1-

タル SQUID 磁束計用ディジタルフィルターの5, 2017 年 4 月．明連広昭，岡部公亮，神谷遼太

設計”，信学技報，vol. 117, no.428, SCE2017-32,

ドバックによるデジタル SQUID 磁束計の設計とpp.7-11, 2018 年 1 月．
[92]

した HDR 画像生成のための多重時間解像度撮

1, pp.1-5, 2017 年 4 月．明連広昭，岡部公亮，神像・処理方式”，映像情報メディア学会技術報告，

谷遼太郎，成瀬雅人，田井野

vol.41, no.19, pp.5-8, 2017 年 6 月．

徹，
”サブ磁束量[93]

基づくブロック単位露光制御によるシーン理解

SCE2017-1, pp.1-5, 2017 年 4 月．

に適した画像の取得”，映像情報メディア学会技岡部公亮，成瀬雅人，田井野

術報告，vol.41, no.19, pp.13-16, 2017 年 6 月．

徹，明連広昭，[94]

古坂拓朗，浜本隆之，“画素単位で露光制御可SQUID の高速化”，信学技報，vol. 117, no.171,

能な列並列読み出しイメージセンサと HDR 画

SCE2017-19, pp.49-53, 2017 年 8 月． 岡 部 公 亮，像の再構成”，電子情報通信学会技術研究報告，

成瀬雅人，田井野Vol.117, No.277, pp.53-56, 2017 年 11 月．

徹，明連広昭，”サブ磁束量

子フィードバックを用いたデジタル SQUID の高[95]

山口裕之，大高俊徳，今井陽太朗，浜本隆之，“相速化”，信学技報，vol. 117, no.171, SCE2017-19,

関多重サンプリング可能なグローバルシャッタ

pp.49-53, 2017 年 8 月．岡部公亮，成瀬雅人，田CMOS イメージセンサ”，電子情報通信学会技術研究報告，Vol.117, No.277, pp.57-62, 2017 年 11 月．

井野 徹，明連広昭，”サブ磁束量子フィードバッ
クを用いたデジタル SQUID の高速化”
，信学技

[96]

no.274, DC2017-41, pp.49-54, 2017 年 11 月．

年 8 月．岡部公亮，成瀬雅人，田井野 徹，明連広昭，
”サブ磁束量子フィードバックを用いたデ渡 邊， 大 竹，“ 遅 延 故 障 BIST 高 品 質 化 の た めの LFSR シ ー ド 生 成 法 ”， 信 学 技 報，vol. 117,報，vol. 117, no.171, SCE2017-19, pp.49-53, 2017

Appendix
VDEC2018.indb 150

荒谷智広，浜本隆之，“被写体の明るさと動きにの設計とその応用”，信学技報，vol. 117, no.10,“サブ磁束量子フィードバックを用いたデジタル

150

古坂拓朗，浜本隆之，“動きぼけとノイズを低減

その応用”，信学技報，vol. 117, no.10, SCE2017-

子フィードバックによるデジタル SQUID 磁束計

A-A

松縄 諒，岡部公亮，成瀬雅人，田井野 徹，明クによるデジタル SQUID 磁束計の設計とその応郎，成瀬雅人，田井野 徹，”サブ磁束量子フィー[88]

明連広昭，大田一喜，傳田哲史，成瀬雅人，田井野徹，“サブ磁束量子フィードバックによる

井野

[87]

傳田哲史，成瀬雅人，田井野 徹，明連広昭，“並村真人，“メモリアクセスパターンを考慮した遅（北九州）, 2017 年 5 月 11-12 日．
[86]

徹，明連広昭，”デ[97]

大里“3 次歪み低減手法を用いた周波数変換器のジタル SQUID の高速化”，信学技報，vol. 117,

提案と検討”電気学会，電子回路研究会，ECT-

no.171, SCE2017-19, pp.49-53, 2017 年 8 月．

17-102, pp.45-48, Oct. 2017

神谷遼太郎，成瀬雅人，田井野 徹，明連広昭，
“デ

[98]

太田“アナログ FIR フィルタに用いるギルバー

ジタル信号処理回路用単一磁束量子論理高速 up/

トセルの 28nmFDSOI プロセスによる試作と考

down カウンタ回路の設計”，信学技報，vol. 117,察”
，一般社団法人電気学会 , 電子回路研究会 ,ECT-17-088,21Jul.2017

no.171, SCE2017-20, pp.55-59, 2017 年 8 月．神谷遼太郎，成瀬雅人，田井野徹，明連広昭，”デ[99]

野上田“リング型 VCO の広帯域化手法”一般

ジタル信号処理回路用単一磁束量子論理高速 up/

社 団 法 人 電 気 学 会 , 電 子 回 路 研 究 会 , ECT-17-

down カウンタ回路の設計”，信学技報，vol. 117,062,22Aug.20172018/09/19 9:45

[100]

測と低雑音増幅器の低消費電力化”2018 年度電

[101]

[104]

[105]

スターセッション」，20Mar.2018

価～”，電子情報通信学会環境電磁研究会，信山口“しきい電圧の温度依存性を低減した等価

学技法 Vol.117 No384, EMCJ2017-103, pp.89-92，

MOSFET の試作と評価”電子情報通信学会電2018 年 1 月

[107]

[114]

リップ線路における遠端クロストーク低減技術

奥“チップ上の温度勾配の検知に PTAT 電圧発の検討－コンデンサ部品付加－”，電子情報通信

生回路を用いた電流制御回路の試作と実測”電気学会環境電磁研究会，信学技法 Vol.117 No.384，

学会全国大会，04C エレクトロニクス 14 Mar.

EMCJ2017-104, pp.93-98，2018 年 1 月[115]の容量付加による遠端クロストーク低減”，電子ラーの試作と実測”一般社団法人電気学会 , 電気

情報通信学会環境電磁研究会，信学技法 Vol.117

学会全国大会 , 2213-A3, 3-015, 14 Mar.2018

No.510, EMCJ2017-108, pp.19-23，2018 年 3 月

渡辺”多値光伝送歪み補償に用いる小面積・低[116]“FG-MOS を用いた 4 値シフトレジスタのレイア

情報・システム部門大会，TC10-1, 7Sep. 2017

ウト設計”
，平成 30 年電気学会全国大会，3-018，
2018 年 3 月

堀田，難波，“Delta DICE に基づく二重ノード反[117]“20Gbps 超の I/O インターフェイスを実現する

する中性子線照射実験の調査と評価，”信学技報，ための協調設計の重要性”, Proc. of 2017 マイク

FIIS, 2017 年 6 月．

ロエレクトロニクスショーアカデミックプラザ，

上野，堀田，難波，“DICE 構造を元にした耐エ2017 年 6 月，東京ビッグサイト．

松井宇宙，溝尻征，皆川俊介，鈴木雅敏，嶋村耕平，[118]

能予測モデル”，情報処理学会 DA シンポジウム
2017 論文集，pp. 9-14, 2017 年 8 月．
[119]

岡英彦，
“94GHz ミリ波整流回路による高エネル

ニタ”，情報処理学会 DA シンポジウム 2017 論

ギー密度無線給電，”第 3 回宇宙太陽発電 (SSPS)

文集，pp. 85-90, 2017 年 8 月．
[120]

保木本，塩見，石原，小野寺，“最小エネルギー

西村勇紀，佐々木伸一，森慶明，“LED 照明反動作点追跡アルゴリズムの実チップ評価”，情報

射光による可視光通信の検討”, 2017 年度電子情処理学会 DA シンポジウム 2017 論文集，pp. 145-

報通信学会九州支部学生会講演会・講演論文集，150, 2017 年 8 月．
[121]

塩見，石原，小野寺，“アクセス頻度に応じた

原田寛大，佐々木伸一，笛田和希，“プリント配電圧調節によるオンチップメモリの消費エネル

線板電源層からの放射雑音の低減の評価～変型

ギー最小化”，情報処理学会 DA シンポジウム
2017 論文集，pp. 151-156, 2017 年 8 月．

基板における抵抗値～”, 2017 年度電子情報通信学会九州支部学生会講演会・講演論文集，B-22，[122]

岡村，石原，小野寺，“リークエネルギーを最小2017 年 9 月

化する P/N 基板電圧の設定手法”，情報処理学会

森慶明，佐々木伸一，“マイクロストリップ線路

DA シンポジウム 2017 論文集，pp. 157-162, 2017における遠端クロストーク低減技術の検討～コ

年 8 月．

ンデンサ付加～”, 2017 年度電子情報通信学会九[123]

長岡，石原，小野寺，“クロスバ構造を利用した論理関数参照型ルックアップテーブルの回路構

年9月

成法”，情報処理学会 DA シンポジウム 2017 論文集，pp. 216-221, 2017 年 9 月．

笛田和希，佐々木伸一，“プリント配線板電源層の検討～”, 2017 年度電子情報通信学会九州支部[124]

塩見，石原，小野寺，“選択的活性化によるスタ
ンダードセルメモリの低消費エネルギー化”，電

A-A
151

Appendix

州支部学生会講演会・講演論文集，B-24，2017

からの放射雑音の低減の評価～実測評価のため

VDEC2018.indb 151

岸本，石原，小野寺，“トポロジー可変リングオ
シレータを用いた電圧感度の小さい動作温度モ

B-21，2017 年 9 月[112]

樋口，石原，小野寺，“ビアスイッチ FPGA の性小紫公也，岡本有貴，三田吉郎，藤原康平，山シンポジウム，2017.

[111]

小川大介，藤井文明，秋山豊，橋本薫，大塚寛治，

上野，難波，“耐ソフトエラー性ラッチ回路に対る第 5 回勉強会，2017 年 8 月．

[110]

小 濱 秀 冊， 大 塩 悠 貴， 山 崎 亘 竜， 深 井 澄 夫，

消費電力アナログ FIR フィルタ，電気学会電子・

エラー（などの LSI における放射線効果）に関す[109]

木原大輔，佐々木伸一，“ソルダーレジスト上へ

小宮“温度依存性を低減した低電圧カレントミ

ラーラッチへの放射線照射実験の評価，
”ソフト

[108]

森慶明，木原大輔，佐々木伸一，“マイクロスト

Jul.2017.

転耐性ラッチ回路，”信学技報，
FIIS, 2017 年 6 月．
[106]

笛田和希，佐々木伸一，“プリント配線板電源層からの放射雑音低減方法の検討～実測による評

2018
[103]

[113]

子情報通信学会総合大会 ISS 特別企画「学生ポ子情報通信学会技術研究報告，Vol. 117, No.166,[102]

学生会講演会・講演論文集，B-25，2017 年 9 月

福田“28 nm FD-SOI プロセスの MOSFET の実

2018/09/19 9:45

[125]

子情報通信学会技術研究報告，vol. 117, no.455,

インピーダンス計測回路チップの製作と評価”，

pp.211-216, 2018 年 3 月．

第 34 回「センサ・マイクロマシンと応用システム」

岩垣，湯浅，市原，井上，“RTL スキャン回路のシンポジウム論文集，広島市，2017 年 11 月．

スキャンチェインテストおける機能パス上の故
[126]

[136]

障検出について，”FIIS-17-461, pp.1-4, Oct. 2017.

AC-DC voltage multiplier for increasing theN. Kubota, M. Fujiha, H. Ichihara, T. Iwagaki

power conversion efficiency in vibration energy

and T. Inoue,“Stochastic number generation

harvesting”, IEICE general conference, C-12-16,
Mar. 2018.

with internal signals of peripheral logic circuits,”IEICE Technical Report (VLD2017-47),
[127]

[137]

lower bounds of supply voltages for enhanced-

K. Suzuki, K. Miura, and K. Nakamae,“NBTI/

swing Colpitts oscillators”, IEICE general con-PBTI tolerant arbiter PUF (physical unclonable

ference, C-12-17, Mar. 2018.
[138]

mum-operating-voltage design of DC-DC charge

Testing Symposium (NANOTS 2017), pp.35-40,

pump circuits for energy harvesting”, IEICE

2017.

general conference, C-12-18, Mar. 2018.

井野昂宜，三浦克介，中前幸治，“故障解析装置[139]

誤動作時における磁束量子ダイナミクス，
”2017

路の評価
（その 2)，”第 37 回ナノテスティングシ

年度春季第 94 回低温工学・超電導学会研究発表
会，2017 年 5 月[140]

ント抵抗制御型 DFQ アンプの再設計と動作検装置を用いた PUF 回路に関する攻撃手法につい証，”2017 年第 78 回応用物理学会秋季学術講演ての研究，”第 37 回ナノテスティングシンポジ

会，2017 年 9 月[141]“磁束バイアス線を 1 本に減じた DFQ アンプののための遅延調整素子”，平成 29 年度電気関係

設計と動作検証，”電気学会研究会金属・セラミッ

室井，小平，“製造後遅延調整における面積と消クス／超電導機器合同研究会，2017 年 12 月
[142]

分布型アンプのバイアス電流 - 出力電圧特性，”子 情 報 通 信 学 会 技 術 研 究 報 告 (VLD2017-107),2018 年電子情報通信学会総合大会，2018 年 3 月[143]

アスイッチ FPGA 向け配線遅延解析手法の検“トランジスタ劣化の永続・回復可能成分を考慮

討，”電子情報通信学会 VLSI 設計技術研究会，

したしきい値電圧変動の時間依存モデル”，第 30

no. VLD2017-120, March 2018.
[144]

ングを用いた不正確計算による消費電力削減の

辺松，廣本正之，佐藤高史，“準同型暗号による検討，”電子情報通信学会 VLSI 設計技術研究会，

ジウム 2017（於石川県加賀市山代温泉ゆのくに天

no. VLD2017-123, March 2018.
[145]

テ ィ ン グ を 実 現 す る ビ ア ス イ ッ チ FPGA の田中悠貴，辺松，廣本正之，佐藤高史，“双安定

開 発 (Invited),” 電 気 関 連 学 会 関 西 連 合 大 会，

リング回路の収束時間により瞬時値応答を得る

November 2017.
[146]（デザインガイア 2017 -VLSI 設計の新しい大地 -)Appendix

VLD2017-40, pp.79-84, 2017 年 11 月．

VDEC2018.indb 152

増田豊，橋本昌宜，“エラー予告ベース適応的電圧制御の MTTF 考慮設計手法，”情報処理学会（於くまもと県民交流館パレア）, Vol.117, No.273,[135]

橋 本 昌 宜，“高エネルギー効率コンピュー祥）, pp.133-138, 2017 年 8 月．

発振回路 PUF”，電子情報通信学会技術研究報告152佐藤雅紘，増田豊，橋本昌宜，“過電圧スケーリ会議場）, pp.208-213, 2017 年 5 月．
セキュア連想メモリ”，情報処理学会 DA シンポ

A-A

中澤祐希，土井龍太郎，劉載勲，橋本昌宜，“ビ新瑞徳，森田俊平，新谷道広，廣本正之，佐藤高史，

回回路とシステムワークショップ（於北九州国際[134]

樋 口 孔 明， 島 田 宏， 水 柿 義 直，“RSFQ 回 路 用

費電力の削減ためのクラスタリング手法”，電Vol.117, No.455, pp.109-114, 2018 年 3 月．

[133]

荒井祐真，渡邉智希，樋口孔明，島田宏，水柿義直，室井，小平，“製造後遅延調整における面積削減
学会東北支部連合大会，1G01, 2017 年 8 月．

[132]

荒井祐真，樋口孔明，島田宏，水柿義直，“シャ世古充樹，三浦克介，中前幸治，“LSI 故障解析

ウム (NANOTS 2017) 会議録，pp.47-52，2017.

[131]

樋口孔明，荒井祐真，水柿義直，“DFQ アンプのを用いた攻撃に対する耐攻撃設計 AES 暗号化回

2017.

[130]

S. Tokuda and T. Tanzawa,“Toward a mini-based multiplexers,” in Proc. 37th NANO

ンポジウム (NANOTS 2017) 会議録，p.A1-A6，[129]

Y. Kawakami and T. Tanzawa,“An analysis on

Vol.117, No.273, pp.115-120, Nov. 2017.

function) circuits composed of transmission-gate[128]

H. Kawauchi and T. Tanzawa, “A clocked

DA シンポジウム，August 2017.
[147]

中山貴博，橋本昌宜，“常温で論理テスト可能な長屋，安富，平野，川人，二川，“20. 土壌培地内

超低温動作 VLSI のタイミング設計法の検討，”計測を目指した土中水分量・イオン濃度センサ用

情報処理学会 DA シンポジウム，August 2017.

2018/09/19 9:45

[148]

実験に向けた極低温増幅器の研究開発”
，信学技

[149]

[160]

井義博，
“基板バイアス効果を用いた基準電圧生

10 月．

成回路の低電圧化，”電気学会 / 電子回路研究会，

今柳田，大畠，“時間領域処理を用いた 500-MS/s,

2017 年 10 月
[161]

スト技術を用いたチャージポンプ回路低電圧化

室屋，大畠，“Flash ADC と Vernier TDC を組の検討，”2017 年電子情報通信学会エレクトロニ

サブレンジング ADC”
，電子情報通信学会ソサ

[152]

[153]

クスソサイエティ大会，2017 年 9 月[162]

同期レジスタ回路を用いた低消費電力逐次比較

上野，大畠，“Dynamic VTC の非線形要因解析”，型 AD 変換器の提案，”2017 年電子情報通信学会

電気・情報関係学会九州支部連合大会，02-2P-08,

エレクトロニクスソサイエティ大会，2017 年 92017 年 9 月

月

今柳田，大畠，“Vernier TDC と Interpolation[163]

ドフォアードパスを用いたリング型 VCO 高性能

連合大会，02-2P-09, 2017 年 9 月

化の検討，”電子情報通信学会集積回路研究専門

山 崎， 田 中， 魏，“SD 数 演 算 に 基 づ く 4 つ の委員会，LSI とシステムのワークショップ，2017
年5月
[164]

トストラップと基板バイアス効果を用いた AD

松岡駿平，安永守利，“遺伝的アルゴリズムを用

変換器の低電圧化検討，”電子情報通信学会集積

いた高信号品質配線設計とその解析，”第 63 回

回路研究専門委員会，LSI とシステムのワーク

電子情報通信学会機能集積情報システム研究会，ショップ，2017 年 5 月[165]

Σ型 ADC におけるレイアウトが及ぼす SQNR

安永守利，
“適応的に信号品質を改善できる超高への影響解析，”電子情報通信学会集積回路研究

速伝送線の一検討，”第 64 回電子情報通信学会

専門委員会，LSI とシステムのワークショップ，462（6 ページ），徳島大学，10 月 13 日，2017 年．

2017 年 5 月[166]

電圧リング型発振回路の設計，”2017 年電子情報

Stochastic Computing 実現のための Stochastic

通信学会総合大会，2017 年 3 月[167]

消費電力 AD 変換器の提案，”2017 年電子情報通Shota Hino, Ryo Kanesaka, Yoshihiro

信学会総合大会，2017 年 3 月[168]

柳部正樹，日野翔太，和田康太郎，升井義博，“タ

at Low voltage using Substrate bias effect andイムインターリーブ ADC のための多位相クロッ

Bootstrap technique,”The 6th Education andク生成回路の研究，”2017 年電子情報通信学会総合大会，2017 年 3 月

Research Workshop of Electronic Devices,
Circuits, Illuminations, and System, Nov. 2017.

[169]

本田祥己，山口賢一，“大規模回路における冗長

Ryo Kanesaka, Shota Hino, Kotaro Wada,

判定のための特徴点抽出”，第 23 回電子情報通信

Yoshihiro Masui,“Design andImplementa-

学会関西支部学生会研究発表講演会，A4-1, 2017tion of Flash ADC Using Logic Circuit,”The

年3月

6th Education and Research Workshop of

[170]

A-A

安西崇，石坂守，山口賢一，“スキャン C 素子に対する部分スキャン設計法の提案”，第 23 回電System, Nov. 2017.

子情報通信学会関西支部学生会研究発表講演会，
A5-1, 2017 年 3 月

西宮司，上見アレックス，明徳圭祐，日野翔太，
雑音改善に関する検討，”電気学会 / 電子回路研[171]

CHALEUNSOUK Bounpasith, 石坂守，山口賢一，“C 素子を含む非同期式順序回路に対する組込み

153

Appendix

Electronic Devices, Circuits, Illuminations, and升井義博，“リング型 VCO における遅延回路のVDEC2018.indb 153

日野翔太，和田康太郎，升井義博，“低電圧・低関係学会東海支部連合大会，C5-1, 2017 年 9 月．
Masui,“Consideration of High speed Comparator[159]

金阪遼，品川侑汰，日野翔太，升井義博，“超低纐 纈， 鬼 頭，“単一磁束量子回路を用いた
Number Generator の設計”
，電気・電子・情報[158]

和田康太郎，日野翔太，金阪遼，升井義博，“Δ

ミナルスクエア，6 月 16 日，2017 年．

機能集積情報システム研究会，信学技報 FIIS17-[157]

日野翔太，金阪遼，和田康太郎，升井義博，“ブー

pp.147-152, 2017 年 1 月．

信学技報 (FIIS17)，No.452 (5 ページ）, 姫路ター

[156]

金阪遼，日野翔太，和田康太郎，升井義博，“フィー

TDC の性能比較”，電気・情報関係学会九州支部

ム”， 電 子 情 報 通 信 学 会 信 学 技 報 VLD2016-92,[155]

日野翔太，金阪遼，和田康太郎，升井義博，“非イエティ大会，C-12-4, 2017 年 9 月

法を有する剰余数系ー重み数系変換アルゴリズ[154]

金阪遼，日野翔太，和田康太郎，升井義博，“ブー

テムのワークショップ，2017 年 5 月
み合わせた 900-MHz, 3.5-mW, 8-bit パイプライン[151]

池田将英，日野翔太，和田康太郎，金阪遼，升報，vol. 117, no.223, SCE2017-22, pp.5-8, 2017 年

2.0-mW, 8-bit サブレンジング ADC”, LSI とシス[150]

究会，2017 年 10 月

若狹，他 COBAND 実験メンバー，“COBAND

2018/09/19 9:45

[172][173]

自己テスト法”，第 23 回電子情報通信学会関西

刺激電流生成回路の評価，”第 78 回応用物理学

支部学生会研究発表講演会，A5-2, 2017 年 3 月

会秋季学術講演会，p. 11-355, September 2017.

三宅庸資，佐藤康夫，梶原誠司，“デジタル温度[183]

電圧センサにおける温度 2 点補正手法の検討，”

木野久志，福島誉史，清山浩司，田中徹，“経爪信学技報，vol. 117, no.154, DC2017-19, pp.19-24,型集積化光電容積脈波計測システムの開発 (1) －2017-07.

集積化 PPG 計測 LSI の設計と評価－，”第 65 回

井上賢二，三宅庸資，梶原誠司，“デジタル温度

応用物理学会春季学術講演会，p. 11-181, March2018.

電圧センサにおける特定温度電圧領域の推定精度向上手法，”信学技報，vol.117, no.444, DC2017[174][184]

敏，木野久志，福島誉史，清山浩司，田中徹，“経波多江雅貴，三宅庸資，加藤隆明，佐藤康夫，

爪型集積化光電容積脈波計測システムの開発 (2)-

梶原誠司，
“デジタル温度電圧センサの精度向上

SpO2 の計測と評価 -,”第 65 回応用物理学会春季のための推定式の拡充について，”電子情報通信

学術講演会，p. 11-182, March 2018.
[185]

清山浩司，田中徹，“経爪型集積化光電容積脈波

山野龍佑，中島康彦，“時分割多重実行によるシ計測システムの開発－受光・計測回路の設計とストリックリングの面積効率向上手法”，信学技評価－，”第 78 回応用物理学会秋季学術講演会，
p.

(2017)

[177]

[178]

11-357, September 2017.

154

Appendix[182]

VDEC2018.indb 154

誉史，録のための積層尖鋭化シリコン神経プローブア

価”，信学技報，vol.117, no.378, CPSY2017-111,

レイの開発，”第 56 回日本生体医工学会大会，p.

pp.31-36, Jan. (2018)

185, May 2017.

菊谷雄真，山野龍佑，一倉孝宏，中島康彦，
“エッ

[187]

森川拓実，原島卓也，木野久志，福島誉史，片ジコンピューティング向けアクセラレータの実

山統裕，虫明元，田中徹，“特定深さの細胞のみ装と評価”，電子情報通信学会関西支部第 23 回

光刺激可能な光ファイバ埋め込みシリコンオプ

研究発表講演会，Mar. (2018)

ト神経プローブの開発，”第 56 回日本生体医工学会大会，p. 191, May 2017.

銭正阳，竹澤好樹，下川賢士，伊藤圭太，西野悟，[188]

原島卓也，森川拓実，張博文，土居史弥，木野久志，

計と経爪計測装置の開発，”第 56 回日本生体医福島誉史，田中徹，“三次元神経活動記録のた工学会大会，p. 464, May 2017.

めの積層シリコン神経プローブアレイの開発，”

竹澤好樹，下川賢士，銭正阳，福島奨，木野久志，第 78 回応用物理学会秋季学術講演会，p. 11-348,

福島誉史，清山浩司，田中徹，“矩形波インピー

September 2017[189]

李晟豪，菅原陽平，伊藤誠人，木野久志，福島誉史，

リングオシレータの設計と評価，”第 78 回応用

田中徹，
“スピン塗布型 BCB ライナー絶縁膜を物理学会秋季学術講演会，p. 11-317, September

用いた TSV 形成技術，”第 32 回エレクトロニ

2017.

クス実装学会春季講演大会，pp. 339-340, March2018.

森川拓実，原島卓也，張博文，土居史弥，木野久志，[190]

谷川星野，福島誉史，木野久志，田中徹，“DRAM

ンオプト神経プローブの開発，”第 78 回応用物理

セルアレイを用いた 3D-IC 内部 Cu 汚染の高精度学会秋季学術講演会，p. 11-350, September 2017.

評価，”第 32 回エレクトロニクス実装学会春季

原島卓也，森川拓実，張博文，土居史弥，木野久志，

講演大会，pp. 368-369, March 2018.

福島誉史，田中徹，“三次元神経活動記録のた

A-A

久志，福島

片山統裕，虫明元，田中徹，“三次元神経活動記

福島誉史，田中徹，“皮質層別刺激可能なシリコ[181]

原島卓也，森川拓実，木野分割多重実行型シストリックリングの実装と評

ダンス計測のための GIDL 電流を用いた低周波

[180]

[186]

菊谷雄真，山野龍佑，一倉孝宏，中島康彦，“時

清山浩司，田中徹，“集積化光電脈波計測回路設[179]

銭正阳，竹澤好樹，下川賢士，木野久志，福島誉史，

2018-03.

報，vol.117, no.44, CPSY2017-6, pp.27-32, May.
[176]

矢吹僚介，銭正阳，竹澤好樹，下川賢士，李嘉85, pp.49-54, 2018-02.

学会 2018 年総合大会講演論文集，D-10-5, p. 124,[175]

銭正阳，竹澤好樹，下川賢士，矢吹僚介，李嘉敏，[191]

Bowen Zhang, Takuya Harashima, Takumi

めの積層シリコン神経プローブアレイの開発，”

Morikawa, Chidai Shima, Hisashi Kino,

第 78 回応用物理学会秋季学術講演会，p. 11-348,

Takafumi Fukushima, Tetsu Tanaka,

September 2017.

“Development of 3D-Stacked Multi-Shank下川賢士，銭正阳，竹澤好樹，木野久志，福島誉史，

Si Neural Probe Array (1)-Fabrication of

清山浩司，田中徹，“三次元積層人工網膜チップ

Embedded Multiple Optical Fibers in Multi-のためのラプラシアンエッジ強調機能を有する

Shank -”第 65 回応用物理学会春季学術講演会，
p.

2018/09/19 9:45

11-176, March 2018.
[192]

積分回路の提案”，信学技報，vol. 117, no.503,

福島誉史，田中徹，“三次元積層シリコン神経プ

CAS2017-154, pp.119-122, March 2018．
[208]

井澄夫，
“チャージポンプ電源回路とニューロ

春季学術講演会，p. 11-177, March 2018.

ン MOS を用いた G 級アンプに関する研究”，電牛田，出町，岩田，松田，“薄化チップを積層し気 学 会 九 州 支 部 第 8 回 高 専 研 究 講 演 会，B5，

学会北陸支部連合大会，2017 年 9 月．

[195]

[196]

March 2018．

[198]

[199]

口卓朗，深井澄夫，“微小位相差計測回路に用いるアンプと可変抵抗の検討”，電気学会電子回路

関係学会北陸支部連合大会，2017 年 9 月．

研究会，ECT-18-001，pp.1-5，Jan．2018．

山本，岩田，松田，水島，小幡，“2 次元配列型

[210]

井澄夫，
“微小位相差計測回路に用いる増幅器と気関係学会北陸支部連合大会，2017 年 9 月．

抵抗に関する一考察”，電気学会電子回路研究会，

竹村，岩田，松田，“LSI 内の電圧測定を繰り返

ECT-17-116，pp.107-111，Oct. 2017.
[211]

井澄夫，
“微小位相差計測回路における抵抗精度

新井，松田，岩田，“ダブルゲートナノ pMOS-

に関する一考察”，平成 29 年度電気・情報関係

FET の量子力学的シミュレーョン解析”, 2017 年

学 会 九 州 支 部 連 合 大 会，02-2P-01，p.419，Sep.

度電気関係学会北陸支部連合大会，2017 年 9 月．

2017.

後藤，松田，岩田，“ジャンクショレスダブルゲー

[212]

澄夫，
“ニューロン MOSFET を用いた G 級アン

電気関係学会北陸支部連合大会，2017 年 9 月．

プのためのチャージポンプ電源回路の検討”，電高良，束原，“デュアル LO スイッチング型直交気学会電子回路研究会，ECT-17-65，July 2017.
[213]

たテラヘルツ検出器（招待講演），”シンポジウム

畑中，
束原，“Cherry-Hooper 回路を用いたレイル・

テラヘルツ科学の最先端 IV (KKR ホテル熱海，
静岡県）, 2017 年 12 月 5 日．
[214]

ルツイメージング用オンチップアンテナの小型

石井，束原，“Rail-to-Rail CMOS 差動増幅器を用化，”映像情報メディア学会研究会（北海道大学，

いた直交 LC 発振器の設計と解析”，電子回路研札幌）, 2017 年 8 月 1 日．
[215]

VDEC2018.indb 155

平松，池辺，佐野，“テラヘルツ帯広帯域オンチッ

高良，束原，“デュアル LO スイッチング型直交プアンテナの設計，”2017 信学会エレクトロニク

変調器の設計及び解析”，電子回路研究会，ECT-

スソサイエティ大会（東京都市大学，東京）, C-102, 2017 年 9 月 14 日．

畑中，束原，“CMOS インバータ型広帯域差動増[216]

岩下颯斗，伊藤大，谷口壮耶，田中雅光，藤巻朗，

幅回路の安定化設計”，電子回路研究会，ECT-“強磁性体を用いた直流オフセット電流を要しな

018-017，2018 年 3 月

い磁束量子パラメトロンの動作実証，”超伝導エ

高田，束原，“ワイドバンド IF 受信機に用いるパッ

レクトロニクス研究会，名古屋市，2017 年 8 月．
[217]

畑中湧貴，松井裕一，田中雅光，佐野京佑，藤巻朗，

子回路研究会，ECT-018-033，2018 年 3 月

石田浩貴，小野貴継，井上弘士，“単一磁束量子高木，大畑，高木，“シストリックアーキテクチャ

ゲートレベルパイプラインマイクロプロセッサに基づく RSFQ パターンマッチング回路”，電子に向けた要素回路設計，”超伝導エレクトロニク

情報通信学会 SCE2017-7, 2017.

ス研究会，名古屋市，2017 年 8 月．

北村，高木，高木，“大規模 SFQ 論理回路の配[218]

岩下颯斗，谷口壮耶，加藤悠輝，佐野京佑，田線修正によるタイミング最適化”，電子情報通信中雅光，藤巻朗，“断熱型量子磁束パラメトロン

学会総合大会，C-8-8, 2018.

を用いた低エネルギー強磁性体マトリックスメ

A-A
155

Appendix[206]

平 松， ナ， 横 山， 池 辺， 佐 野，“CMOS テ ラ ヘ

7月

シブ型イメージ抑圧ミキサの設計及び解析”
，電
[205]

佐野，池辺，“シリコン CMOS プロセスを用い

年電子回路研究会，ECT-017-071，2017 年 7 月

018-012，2018 年 3 月[204]松田佑樹，清水暁生，石川洋平，野口卓朗，深井ト MOSFET のシミュレーョン解析”, 2017 年度

究会，ECT-017-087，2017 年 8 月[203]

大木保典，清水暁生，野口卓朗，石川洋平，深電気関係学会北陸支部連合大会，2017 年 9 月．

検討”
，電子回路研究会，ECT-017-074，2017 年[202]

清水暁生，大木保典，野口卓朗，石川洋平，深圧力センサ用 CV 変換回路の開発”, 2017 年度電トゥ・レイル特性を持つ差動 CMOS 増幅回路の[201]

古賀洸希，大木保典，清水暁生，石川洋平，野差を用いた MOS 特性評価回路”, 2017 年度電気

変調器のブレッドボード実験による評価”, 2017
[200]

[209]

鈴木，岩田，松田，“リングオシレータの周波数し行うためのオンチップ回路の設計”, 2017 年度[197]

松田佑樹，清水暁生，石川洋平，野口卓朗，深たシャンク配置の検討―”第 65 回応用物理学会

た 3 次元 IC の温度分布解析”, 2017 年度電気関係[194]

山路隆文，清水暁生，“アナログ多相複素係数

島智大，原島卓也，張博文，森川拓実，木野久志，
ローブアレイの開発 (2)―低侵襲刺入を目的とし

[193]

[207]

2018/09/19 9:45

[219]

モリの検討，”超伝導エレクトロニクス研究会，

ムのワークショップ 2017，学生 P65，2016.5.15-

東京，2018 年 1 月．

16.（東京）岩下颯斗，谷口壮耶，加藤悠輝，佐野京佑，田[221]

性 能 の 獲 得 に 向 け た IC チ ッ プ の 電 源 ノ イ ズ

熱型量子磁束パラメトロンによる読み出し回路

シミュレーション，”LSI とシステムのワークの設計と試作，”第 65 回応用物理学会春季学術

ショップ 2017，学生 P68，2016.5.15-16.
（東京）
[231]

Ville Yli-Mayry， 本 間 尚 文，Yves Mathieu，“πシフトジョセフソン接合を用いた超伝導デジ

Tarik Graba，Jean-Luc Danger,“PRINCE 暗号

タル回路の設計，”第 65 回応用物理学会春季学

プロセッサの超軽量実装，”ハードウェアセキュ

術講演会，東京，2018 年 3 月．

リティ研究会，2017.6.12-13.（弘前大学）

畑中湧貴，長岡一起，松井裕一，石田浩貴，佐

[232]

ジの研究，
”ハードウエアセキュリティ研究会，“単一磁束量子回路によるビット並列演算マイク

2017.9.15（東京）[233]

稲垣，松谷，“コンパレータの過渡応答を用いた

2017, 学生ポスターセッション，2017.10.5.
（東京）
[234]

松本勉，
“インピーダンス計測に基づく IC の周会，ECT-017-107, 2017 年 10 月．

辺に実装された HT 検出手法の検討，”
ハードウェ

渡邊強，三浦典之，劉施佳，今井繁規，永田真，

アセキュリティフォーラム 2017, 2017.12.15.
（東“（招待講演）ナノドット型恒久メモリーの研究，
”

京）
[235]

プ・パッケージ・ボード非接触インターラクショ

月岡暉裕，中島弘紀，三浦典之，永田真，“ICンとカオス発振を利用した PUF,”ハードウェア

チップの EMC 性能改善に向けた電源ノイズシ

セキュリティフォーラム 2017, 2017.12.15.
（東京）
[236]

化”，信学技報 117 (273), p p.109-114, 2017 年 11 月．

高橋雅典，松田航平，永田真，三浦典之，“カオ
ス発振を利用したチップ・パッケージ・ボード[237]

ルタイムクロックに向けた電流比較型超低電力

報告 ICD2017-51, pp.1-2, 2017.12.14.（沖縄）

フルオンチップ RC 発振器，”LSI とシステムの

水田健人，三木拓司，三浦典之，永田真，“電荷

ワークショップ 2017, PS-44, 2017 年．
[238]

電圧エネルギーハーベスティングに向けた昇圧

ティシンポジウム（SCIS2018），1D1-4, 2017.1.23.

コンバータの設計，”LSI とシステムのワーク

藤本大介，任翔太，林優一，
三浦典之（神戸大学），

ショップ 2017, PS-46, 2017 年．
[239]

消費電力 32-kHz リアルタイムクロック生成回

出に向けた IC 周辺配線のインピーダンス計測手路，”平成 29 年度 VDEC デザイナーズフォーラム，法，”2018 年暗号と情報セキュリティシンポジウ

2017 年．
[240]

Appendix

VDEC2018.indb 156

浅野，廣瀬，尾崎，黒木，沼，“時間計測アプリケー

三 木 拓 司， 三 浦 典 之， 永 田 真，“ 逐 次 比 較 型

ションに向けた抵抗レスで面積利用効率の高い

AD 変 換 器 に 対 す る サ イ ド チ ャ ネ ル 攻 撃 と そ

超低電力フルオンチップ弛張発振回路，”電子情の対策，”電子情報通信学会総合大会，AS-2-2,

報通信学会集積回路研究専門委員会 学生・若手研究会，p. 141, 2017 年．

pp.S22-S23, 2018.3.20.
（東京電機大学）[229]

浅野，廣瀬，椿，三好，尾崎，黒木，沼，“超低

永田真，松本勉，“ハードウェアトロ―ジャン検ム（SCIS2018），3D2-2, 2017.1.25.
（新潟）

156

辻， 廣 瀬， 尾 崎， 浅 野， 黒 木， 沼，“ 極 低 入 力

した情報改竄攻撃，”2018 年暗号と情報セキュリ
（新潟）

A-A

浅野，廣瀬，椿，三好，尾崎，黒木，沼，“リア

インタラクティブ PUF,”電子情報通信学会技術

再配分型 SAR-ADC の変換基準電圧入力を悪用[228]

松本大輝，柳澤政生，木村晋二，“多数決関数を用いた並列プレフィックス加算器の実現と最適

ECT-17-076, pp.1-5, 2017.8.22.
（大阪）

[227]

三浦典之，高橋雅典，松田航平，永田真，“チッ2017.4.20.
（東京）

ミュレーション手法，”電気学会電子回路研究会，[226]

任翔太，藤本大介，林優一，三浦典之，永田真，

対数圧縮 ADC の評価”
，電気学会電子回路研究

電 子 情 報 通 信 学 会 技 術 報 告 ICD2017-4, 17-22,[225]

月岡暉裕，“EMI 性能の獲得に向けた IC チップの電源ノイズシミュレーション，”ANSYS Day

年 3 月．

[224]

三浦典之，永田真，“高密度半導体永久ストレー

野京佑，田中雅光，小野貴継，井上弘士，藤巻朗，

電子情報通信学会 2018 年総合大会，東京，2018[223]

松田航平，三浦典之，永田真，Shivam Bashin，

神谷智大，谷口壮耶，佐野京佑，田中雅光，藤巻朗，

ロプロセッサに向けたデータパスの高速動作，
”

[222]

月岡暉裕，中島弘紀，三浦典之，永田真，“EMI

中雅光，藤巻朗，“強磁性マトリクスメモリと断講演会，東京，2018 年 3 月．
[220]

[230]

水田健人，三木拓司，三浦典之，道正志郎，永田真，[241]

Ozaki，Hirose，Asano，Kuroki，and Numa，“二段階遷移型インバータを利用した 500MHz“A self-biased low-dropout linear regulator-52.5dB-THD 電圧時間変換回路，”LSI とシステ

for ultra-low power battery management,”

2018/09/19 9:45

IEEE EDS Kansai Chapter, The 17th Kansai[242]

木村匠，佐々木昌浩，“サンプルアンドホールド

会電子回路研究会資料，ECT-17-075，July 2017.
[256]

[246]

トワークルータに対するハードウェアトロイ挿とシステムのワークショップ 2017，2017 年 5 月

入，”電子情報通信学会ハードウェアセキュリ
ティ研究会，Jun., 2017

黒部友朗，佐々木昌浩，“オンチップ高速温度分[257]

Kurokawa, Masashi Imai,“Hardware Trojan
Comparison between Synchronous and神庭直人，石井雅樹，佐々木昌浩，“オンチップ・

Asynchronous Circuits,”Proc. Tohoku-Section

セットアップタイム測定回路を用いた高精度ス

Joint Convention of Institutes of Electrical andキュー調整手法の提案”，電子情報通信学会集積

Information Engineers (IEEE Student Session),

回路研究会学生・若手研究会，2017 年 12 月

p.1B08, Aug., 2017

井山景喬，石井雅樹，佐々木昌浩，“並列線形帰[258]

Kurokawa, Masashi Imai,“A Study on Replica

する検討”，電子情報通信学会集積回路研究会学

Delay Circuit of Bundled-Data Transfer

生・若手研究会，2017 年 12 月

Asynchronous Circuits,”Proc. Tohoku-Section

木村匠，石井雅樹，佐々木昌浩，“オンチップサ

Joint Convention of Institutes of Electrical andンプリングオシロスコープ向け二段構成サンプ

Information Engineers (IEEE Student Session),

ルアンドホールド回路”，電子情報通信学会総合

p.1B10, Aug., 2017
[259]

[250]

ム遅延素子を用いた非同期式回路の耐タンパ性期式シリアルインターフェイスにおけるノイズ向上に関する一考察，”平成 29 年度電気関係学

放射特性の検証”，電子情報通信学会総合大会，

会東北支部連合大会，1G04, Aug., 2017
[260]

[252]

ム遅延素子を用いた耐タンパ非同期式回路の設

ミング計算による拡散方程式の計算．
”，第 31 回

計，”情報処理学会東北支部研究報告 Vol.2017-6

坂本，長名，“ストリーム計算による拡散方程

No.B3-1, Feb., 2018

RECONF2017-24, 2017 年 9 月．

tance search CAROM with Symmetric NOR-

ニコデムス，島，“広い電源電圧範囲に適したバ

architecture,”2017 年電気学会 C 部門大会講演論

ンドギャップリファレンス回路に関する検討”，

文集 SS1-11, 2017 年 9 月．
[262]

山口正登志，岩元剛毅，田向権，鈴木秀幸，森江隆，ニコデムス，“N-path フィルタを用いたノッチ“CMOS カオスボルツマンマシン回路の設計と評

フィルタの一構成”，電子回路研究会，ECT-17-

価”，電気学会電子・情報・システム部門大会講084, 2017 年 8 月

演論文集，TC10-5, 2017 年 9 月 6-9 (7) 日，
サンポー

Arijal, Khilda, Nicodimus, Shima,“50-dB Hum

トホール高松（香川）[263]

岩元剛毅，王権，山口正登志，田向権，森江隆，“時2018 年電気学会全国大会，3-005, 2018 年 1 月

間領域アナログ荷重加算回路法の CMOS VLSI

Khilda, Arijal, Nicodimus, Shima,“Investigation

回路を用いた評価”，第 27 回日本神経回路学会

on 10-phase N-path Filter for Hum Noise

全 国 大 会（JNNS2017），P-81, 2017 年 9 月 20-22

Suppression”, 2018 年電気学会全国大会，3-006,(21) 日，北九州国際会議場（北九州）[264]

杉本俊貴，谷本A-A

山口正登志，岩元剛毅，鈴木秀幸，田向権，森157

洋，吉澤真吾，“閾値が一様分

江隆，“カオスボルツマンマシンのアナログハー

布する確率的フラッシュ AD 変換器の量子化雑

ドウェア実装”，第 27 回日本神経回路学会全国

音の確率密度関数，”電気学会電子回路研究会資大会（JNNS2017），P-83, 2017 年 9 月 20-22 (21) 日，料，ECT-17-110，Oct. 2017.

北九州国際会議場（北九州）

Appendix

VDEC2018.indb 157

Nakajima, Onji, Kurano, Fukuhara,“A studyof power consumption of a Hamming dis-2018 年 1 月
[254]

[261]

式 の 実 装 と 性 能 評 価．
”
， 電 子 情 報 通 信 学 会，

Noise Suppression using 3-phase N-path Filter”,[253]

豊嶋太樹，金本俊幾，黒川敦，今井雅，“ランダ長名，坂本，“CPU-FPGA クラスタ上でのストリー

電子回路研究会，ECT-17-095, 2017 年 10 月
[251]

豊嶋太樹，金本俊幾，黒川敦，今井雅，“ランダ田中飛意郎，石井雅樹，佐々木昌浩，“自己同数値流体力学シンポジウム，C01-1, 2017 年 12 月．
[249]

Shinichiro Akasaka, Toshiki Kanamoto, Atsushi

還シフトレジスタ PRBS 発生回路の高速化に関

C-12-34，2018 年 3 月[248]

Koutaro Inaba, Toshiki Kanamoto, Atsushi

2017 年 5 月

大会，A-1-2，2018 年 3 月[247]

稲葉光太郎，今井雅，“非同期式オンチップネッ

ネレータ回路の検討”，電子情報通信学会，LSI

学会，LSI とシステムのワークショップ 2017，[245]

洋，吉澤真吾，“周

波数変換機能を持つ AD 変換器の提案，”電気学

布測定システムに関する研究”，電子情報通信[244]

杉本俊貴，北田昂成，谷本Colloquium Electron Devices Workshop, 2018.
回路向け等価時間サンプリング用クロックジェ

[243]

[255]

2018/09/19 9:45

[265]

モデルに対する消費エネルギー最適化の検討”
，

[266]

[269]

138, 2018 年 2 月．

能にする CMOS チップ搭載高解像度人工視覚シ

石川，野口，清水，松野，Gauthier, 池上，荻島，

ステム，”LSI とシステムのワークショップ 2017,

深井，“演算増幅器の計測技術習得に着目した学2017 年 5 月．
[277]

田牧人，徳田崇，太田淳 ,“高感度蛍光検出に向月．

けた干渉フィルタ積層 LED 搭載生体埋植 CMOS

香 原， 高 野， 天 川， 吉 田， 藤 島，“60GHz 帯

イメージングデバイス，”LSI とシステムのワー

CMOS 電力増幅回路の低電圧動作”, 2017 年ソサ

クショップ 2017, 2017 年 5 月．
[278]

Toshihiko Noda, Kiyotaka Sasagawa, Takashi

プ回路の動作への影響とその対策の提案，”電子

Tokuda, and Jun Ohta,“CMOS-based Optical

情報通信学会 DC 研究会，pp.67-72, 2018 年 2 月．

Energy Harvesting for Bio-implantable Device,”佐々木翔一朗，安藤健吾，吉野理貴，安田 彰フォ

LSI とシステムのワークショップ 2017, 2017 年 5
月．
[279]

（金）
，2018 年．
（東京都足立区）“GCaMP 蛍光計測用埋植型 CMOS イメージング鏑木彩加，吉田知朗，西勝 聡，安田 彰，フィー

デバイスの開発と in vivo 性能評価，”情報セン

ドバック経路に 2 種類の FIR フィルタを用いたシング研究会（IST），2017 年 6 月．

158

Appendix
VDEC2018.indb 158

須永圭紀，白石愛香里，山口貴大，春田牧人，
野田俊彦，笹川清隆，徳田崇，吉村由美子，太会，A-1-16，9 月 12 日
（火）
～ 15（金），2017 年，（東田淳，“埋植型イメージングデバイスを用いた視

京都世田谷区）．

覚刺激に伴う GCaMP 蛍光計測，”平成 29 年度 E

小林智和，大里信平，西勝 聡，安田 彰，マル部門総合研究会，2017 年 6 月．
[282]

春田牧人，
“小型埋植型バイオセンシングデバイ

気学会電子回路研究会，ECT-017-069，7 月 20 日スの開発と共同研究 ,”平成 29 年度 E 部門総合（木），2017 年，
（北海道北見市）．

研究会，2017 年 6 月．

山口貴大，須永圭紀，春田牧人，野田俊彦，笹[283]

太田安美，河原麻実子，須永佳紀，春田牧人，川清隆，徳田崇，太田淳，“脳機能計測に向けた

野田俊彦，笹川清隆，徳田崇，太田淳，“埋植埋植型フレキシブルイメージングデバイスの開用微小イメージングデバイスを用いたストレス

発，”LSI とシステムのワークショップ 2017, 2017

下マウス脳神経活動とてんかん発作時のプロテ

年 5 月．

アーゼ活性の計測，”第 40 回日本神経科学大会，
2017 年 7 月．

速水一，春田牧人，野田俊彦，笹川清隆，徳田崇，[284]

春田牧人，中元健太，野田俊彦，笹川清隆，徳田崇，

搭載した多点撮像デバイスと近赤外線光を利用

太田淳，“細胞観察用蛍光・明視野ポータブルイ

した画像伝送によるマウス用脳機能計測システ

メージングシステム，”第 40 回日本神経科学大会，

ム，”LSI とシステムのワークショップ 2017, 20172017 年 7 月．

年 5 月．
[275]

[281]

響低減の検討，電子情報通信学会ソサエティ大

太田淳，“複数の脳内埋植型イメージセンサをA-A

須永圭紀，白石愛香里，山口貴大，春田牧人，野田俊彦，笹川清隆，徳田崇，吉村由美子，太田淳，チコイルモータのセンサレスベクトル制御，電

[274]

[280]

報通信学会総合大会，A-1-6, 3 月 20 日（火）-23 日

CTDSM における多ビット化によるジッタの影[273]

2017 年 5 月．

鏑木彩加，西勝 聡，安田 彰，FIR フィルタを用いた連続時間型ΔΣ変調器の一設計法，電子情

太田淳，“生体機能の計測と制御に向けた超小型光電子デバイス，”ニプロ㈱社内学術講演会，

月 20 日（火）-23 日（金），2018 年．
（東京都足立区）[272]

Nattakarn Wuthibenjaphonchai, Makito Haruta,

井上，三浦，“電源ノイズによるフリップフロッ

トΔΣTDC, 電子情報通信学会総合大会，A-1-5, 3[271]

藤本光輝，笹川清隆，太田安美，野田俊彦，春育フロンティア研究会資料，pp.31-36, 2017 年 9アグラウンドキャリブレーション型マルチビッ[270]

西村信耶，野田俊彦，寺澤靖雄，春田牧人，笹川清隆，徳田崇，太田淳，“長期体内埋め込みを可

イエティ大会，C-12-8，2017 年 9 月
[268]

[276]

信学技報，vol. 117, no.455, VLD2017-111, pp.133-

生実験の実施時期に関する一検討”，電気学会教[267]

プ 2017, 2017 年 5 月．

仙波，齋藤，“束データ方式による非同期式 RTL[285]

山口貴大，速水一，須永圭紀，春田牧人，野田俊彦，

Wan Shen Hee, Kenta Nakamoto, Makito

笹川清隆，徳田崇，太田淳，“薄膜を基板とする

Haruta, Toshihiko Noda, Kiyotaka Sasagawa,

CMOS イメージングデバイスの脳機能計測に向Takashi Tokuda, Jun Ohta,“Fabrication of A

けた実証，
”フィジカルセンサ

ロシステム合同研究会，2017 年 8 月．

Small, Compact, Dual Color Prototype FRET
Image Sensor,”LSI とシステムのワークショッ

バイオ・マイク[286]

速水一，春田牧人，野田俊彦，笹川清隆，徳田崇，

2018/09/19 9:45

[287]

太田淳，“Stimulator design of retinal prosthe-

春田牧人，笹川清隆，徳田崇，太田淳，“動物実sis,”フィジカルセンサバイオ・マイクロシステム

験による人工視覚用 CMOS チップ内蔵スマート

合同研究会，2017 年 8 月．

電極の電極切り替え機能と刺激機能の実証，”第池田斉仁，竹原浩成，笹川清隆，春田牧人，野78 回応用物理学会秋季学術講演会，2017 年 9 月，

田俊彦，徳田崇，太田淳，“デジタル ELISA 法

福岡国際会議場．

へ向けたレンズレスオンチップ 蛍光計測システ[288]

陳柏均，呉重雨，太田淳，“人工視覚デバイス向年次大会 2017, 2017 年 9 月，東京理科大学葛飾

け活性化 IrOx 電極の作製と特性評価，”第 78 回

キャンパス．

応用物理学会秋季学術講演会，2017 年 9 月，福[293]

情 報 メ デ ィ ア 学 会 年 次 大 会 2017, 2017 年 9 月，

イスの開発に向けた霊長類脳の光学シミュレー

東京理科大学葛飾キャンパス．

ション，”第 78 回応用物理学会秋季学術講演会，

藤本光輝，笹川清隆，太田安美，春田牧人，野2017 年 9 月，福岡国際会議場．
[299]

牧人，野田俊彦，笹川清隆，徳田崇，太田淳，“エ

性評価，”映像情報メディア学会年次大会 2017,

ナジーハーベスティングによる生体埋植型光刺2017 年 9 月，東京理科大学葛飾キャンパス．

激デバイス，”第 78 回応用物理学会秋季学術講演会，2017 年 9 月，福岡国際会議場．

Wan Shen Hee, Kenta Nakamoto, Makito[300]

春田牧人，野田俊彦，笹川清隆，徳田崇，太田a Prototype Dual Filter CMOS Image Sensor

淳，“Miniaturized-implantable device for opticalfor FRET ImagingA Dual Color CMOS Image

imaging and stimulation,”第 9 回光操作研究会

Sensor for In-Vivo FRET Imaging,”映像情報メ

2017, 2017 年 10 月，東北大学星陵キャンパス．
[301]

川清隆，徳田崇，太田淳，“CMOS イメージセン

山口貴大，“イメージセンサのフレキシブルデバ

サを用いた FRET シグナル計測用 2 色イメージ

イス応用に向けた実装法の開発，”VDEC デザイ

ング対応型オンチップ計測システム，”「センサ・

ナーズフォーラム 2017, 2017 年 9 月，二日市温泉

マイクロマシンと応用システム」シンポジウム，

大観荘．

2017 年 10 月，広島国際会議場，広島市．

速水一，“LDO レギュレータ / 鋸波発振器搭載多[302]

Nattakarn Wuthibenjaphonchai, Makito Haruta,

機能 PWM 出力イメージセンサ，”VDEC デザイ

Toshihiko Noda, Kiyotaka Sasagawa, Takashi

ナーズフォーラム 2017, 2017 年 9 月，二日市温泉

Tokuda, and Jun Ohta,“CMOS-base optical

大観荘．

energy harvestingfor biomedical and IoT

西村信耶，“長期体内埋め込み用デバイス構造に

devices,”日本光学会年次学術講演会 Optics &適した人工視覚用網膜刺激チップ，”VDEC デザ

Photonics Japan 2017―Tokyo―，2017 年 11 月，
筑波大学東京キャンパス文京校舎．
[303]

中元健太，Wan Shen Hee, 春田牧人，野田俊彦，

藤本光輝，“干渉フィルタ積層 LED 光源を搭載

笹川清隆，徳田崇，太田淳，“In vitro FRET 計

した生体埋植用 CMOS イメージングデバイス，”

測に向けたオンチップ二色蛍光検出デバイス，”

VDEC デザイナーズフォーラム 2017, 2017 年 92017 年映像情報メディア学会冬季大会，2017 年

月，二日市温泉 大観荘．

12 月，早稲田大学 西早稲田キャンパス．

山口貴大，“Implantable self-reset CMOS image[304]

川野裕祐，石津岳明，春田牧人，野田俊彦，笹sensor and its application to hemodynamic

川清隆，徳田崇，太田淳，“光電力伝送によるバッ

response detection in living mouse brain (invit-

テリレス生体埋植光刺激デバイス，”H30 年電気ed),”第 78 回応用物理学会秋季学術講演会，2017

学会全国大会，2018 年 3 月，九州大学，伊都キャ
ンパス．

西村信耶，野田俊彦，中野由香梨，寺澤靖雄，[305]

徳田 崇，春田 牧人，野田 俊彦，笹川 清隆，太田

A-A
159

Appendix

VDEC2018.indb 159

中元健太，W. S. Hee, 春田牧人，野田俊彦，笹科大学葛飾キャンパス．

年 9 月，福岡国際会議場．
[296]

須永圭紀，白石愛香里，山口貴大，太田安美，Takashi Tokuda and Jun Ohta,“Fabrication of

温泉 大観荘．

[295]

石津岳明，Nattakarn Wuthibenjaphonchai, 春田

型 ADC 搭載 CMOS イメージセンサのノイズ特イナーズフォーラム 2017, 2017 年 9 月，二日市[294]

白石愛香里，太田安美，春田牧人，野田俊彦，
笹川清隆，徳田崇，太田淳，“脳表用光刺激デバ

ディア学会年次大会 2017, 2017 年 9 月，東京理

[292]

[298]

撮像による次世代高速眼底カメラの検討，”映像

Haruta, Toshihiko Noda, Kiyotaka Sasagawa,[291]

岡国際会議場．

宮崎駿佑，竹原浩成，太田 淳，徳田崇，笹川清隆，田俊彦，徳田崇，太田淳，“生体埋植用ニードル[290]

藤沢匠，野田俊彦，春田牧人，笹川清隆，徳田崇，ムによる蛍光観察評価，”映像情報メディア学会

野田俊彦，春田牧人，角博文，“可視及び近赤外

[289]

[297]

2018/09/19 9:45

淳，“CMOS 技術によるオンチップエレクトロバ[306]

trans-impedance amplifier using Mahmoudi-

3 月，九州大学，伊都キャンパス．

Salama’s floating active inductor,”2018 年電気学

寺田啓介，西村信耶，野田俊彦，中野由香梨，

会電子回路研究会，vol.ECT-18, pp.53-56 (ETC-

寺澤靖雄，春田牧人，笹川清隆，徳田崇，太田淳，

18-21), March 2018.
[317]号用断熱的論理回路の提案，”2018 年電気学会電2018 年 3 月，早稲田大学，西早稲田キャンパス．

子回路研究会，vol.ECT-18, pp.121-124 (ETC-1835), March 2018.

白髭大貴，宮崎駿佑，竹原浩成，角博文，笹川清隆，[318]

熱的論理による暗号用論理回路の提案，”2018 年

干渉フィルタの試作，”第 65 回応用物理学会春

電気学会電子回路研究会，vol.ECT-18, pp.125-

季学術講演会，2018 年 3 月，早稲田大学，西早128 (ETC-18-36), March 2018.
[319]“Evaluation of 4-bit array multiplier of adia-

野田俊彦，笹川清隆，徳田崇，太田淳，“脳表光

batic logic family,”信学技報，vol.117, no.343,の光学特性の測定，”第 65 回応用物理学会春季
田キャンパス．

モデル化，”信学技報，vol.117, no.343, CAS2017-

太田淳，“「人工視覚の現状と課題」(invited),”78, pp.75-78, Dec. 2017.
[321]

づく断熱的可逆論理回路のセキュリティ性向上

野田俊彦，春田牧人，笹川清隆，徳田崇，太田淳，の一提案，”信学技報，vol.117, no.344, ICD2017-“生体埋め込み CMOS デバイスによる神経刺激と76, pp.113-117, Dec. 2017.
[322]

クタを用いた TIA の広帯域化に関する検討，”信

東京千住キャンパス．

学技報，vol.117, no.344, ICD2017-78, pp.123-126,

春田牧人，“小型動物用超小型イメージングデバ

Dec. 2017.
[323]

160

Appendix[315]

VDEC2018.indb 160

西脇友崇，高橋康宏，関根敏和，“PADDL に基能同時計測 (invited),”日本薬学会第 138 年会，

づく断熱的可逆論理回路，”2017 年電気学会電子2018 年 3 月，ホテル金沢，石川県．

回路研究会，vol.ECT-17, pp.7-12 (ETC-17-054),

福浦拓実，高橋康宏，“アクティブインダクタをJuly 2017.
[324]

松本明樹，高橋康宏，関根敏和，“浮遊ゲート

インピーダンスアンプの帯域拡張，”2018 年電気FET の SPICE モデル化とその動作検証，”2017

学会電子回路研究会，vol.ECT-18, pp.1-4 (ETC-

年電気学会電子回路研究会，vol.ECT-17, pp.57-

18-10), March 2018.

A-A

X. Chen, and Y. Takahashi,“アクティブインダ

会 2018 年総合大会，2018 年 3 月，東京電機大学

用いた並列直列ピーキング回路によるトランス[314]

西脇友崇，高橋康宏，関根敏和，“PADDL に基月，東京大学 VDEC 武田先端知ビル

イスによる脳疾患モデルマウスの脳血流・脳機[313]

松本明樹，高橋康宏，関根敏和，“浮遊ゲート
FET の新たな関数フィッティングによる SPICE

脳機能イメージング (invited),”電子情報通信学[312]

CAS2017-68, pp.27-30, Dec. 2017.
[320]

学術講演会，2018 年 3 月，早稲田大学，西早稲

SSCS Distinguished Lecturer 講演会，2018 年 3[311]

M Han, Y. Takahashi and T. Sekine,

長沼京介，白石愛香里，太田安美，春田牧人，刺激デバイスの開発へ向けた齧歯類・霊長類脳[310]

浅野雄作，高橋康宏，“ダイオードを基にした断像近赤外カラー眼底カメラに向けたオンチップ

稲田キャンパス．

[309]

子安博貴，高橋康宏，“電流経路均一化による暗イの作製，”
第 65 回応用物理学会春季学術講演会，

春田牧人，野田俊彦，徳田崇，太田淳，
“高速撮

[308]

陳 翔 宇， 高 橋 康 宏，“Small-signal analysis of

イオロジー，”H30 年電気学会全国大会，2018 年“人工視覚用ハニカム型 CMOS スマート電極アレ

[307]

[316]

田川諒，高橋康宏，“Linvill 型負性インピーダン

60 (ETC-17-067), July 2017.
[325]

河原純平，高橋康宏，関根敏和，“断熱的論理をス回路によるトランスインピーダンス・アンプ

用いた S-Box 回路の電流，エネルギー変動評価，”の帯域幅拡張，”2018 年電気学会電子回路研究第 30 回 IEICE 回路とシステムワークショップ論会，vol.ECT-18, pp.5-8 (ETC-18-11), March 2018.

文集，pp.111-116, May 2017.

韓梅，高橋康宏，関根敏和，“A comparison of[326]

山本秀朗，高橋康宏，関根敏和，“65nmSOTB を

energy dissipation of 4-bit adiabatic multiplier,”

用いた断熱的論理回路群による S-BOX 回路の検2018 年 電 気 学 会 電 子 回 路 研 究 会，vol.ECT-18,

証，”第 30 回 IEICE 回路とシステムワークショッ

pp.45-48 (ETC-18-19), March 2018.

プ論文集，pp.121-126, May 2017.

B. Da Costa, 高橋康宏，“A design of trans-im-[327]

小池良介，今川隆司，大巻ロベルト裕治，越智pedance amplifier using negative impedance

裕之，“粒度選択型再構成可能アーキテクチャ

converter,”2018 年 電 気 学 会 電 子 回 路 研 究 会，

SGRA とその設計自動化，”信学技報，vol.117,

vol.ECT-18, pp.49-52 (ETC-18-20), March 2018.

no.97, pp.25-30, Jun. 2017.

2018/09/19 9:45

[328]

[329]

[330]

坂野達也，木村知也，今川隆司，越智裕之，“太による低電力 CMOS センサインタフェース回路”,

陽電池混載チップ向け CMOS 互換温度・照度セ2018 年電子情報通信学会総合大会，2018 年 3 月

ンサ，”信学技報，vol.117, no.97, pp.113-118, Jun.

20 日 -23 日，東京電機大学東京千住キャンパス，2017.

東京都，日本，C-12-1, p.36

夏原明日香，今川隆司，越智裕之，“ビアスイッ

西敏文，道正志郎，石原昇，町田克之，益一哉，“積

電力効率について，”信学技報，vol.117, no.377,

層メタル技術で作製した MEMS 慣性センサのモ

pp.107-112, Jan. 2018.

ジュール化の検討 (2)”第 64 回応用物理学会春季

小西敏文，山根大輔，佐布晃昭，陳君怡，Chang

学術講演会，S24 集積化センサシステムによるユTso-Fu Mark, 伊藤浩之，道正志郎，石原昇，曽ビキタス健康管理を目指して，2018 年 3 月 17 日

根正人，町田克之，益一哉，飯田慎一，“積層メ－ 20 日，早稲田大学西早稲田キャンパス [19p-

タル技術を用いた MEMS 慣性センサの封止環境

C101-10][338]

西敏文，佐布晃昭，伊藤浩之，年吉洋，町田克MEMS・集積化技術，2018 年 3 月 17 日－ 20 日，

之， 益 一 哉，“ 高 感 度 MEMS 加 速 度 セ ン サ の早稲田大学西早稲田キャンパス [E 17p-P7-10].

Brownian Noise 評価に関する検討”，第 65 回応伊藤浩之，山根大輔，小西敏文，道正志郎，石原昇，

用物理学会春季学術講演会，2018 年 3 月 17 日

町田克之，曽根正人，三宅美博，益一哉，“集積-20 日，早稲田大学西早稲田キャンパス，東京都，

応用システム”第 64 回応用物理学会春季学術講

日本

ス健康管理を目指して，2018 年 3 月 19 日，早稲

錘 3 軸差動 MEMS 加速度センサの検討”，平成

田大学西早稲田キャンパス [19p-C101-7].（invited）

30 年電気学会全国大会，2018 年 3 月 14 日 -16 日，

町田克之，益一哉，“集積化 CMOS-MEMS 技術

九州大学伊都キャンパス，福岡，日本[340]

道正志郎，小西敏文，飯田慎一，石原昇，町田克之，と展望（集積化 MEMS 技術研究会発足 10 周年記

益一哉，“傾斜を用いた 1mG MEMS 加速度セン

念シンポジウム）」2018 年 3 月 18 日，早稲田大

サの分解能評価の検討”，平成 30 年電気学会全学西早稲田キャンパス（invited）

国大会，2018 年 3 月 14 日 -16 日，九州大学伊都キャ

益一哉，“応物と集積化 MEMS 技術研究会”第ンパス，福岡，日本[341]

布晃昭，伊藤浩之，道正 志郎，石原昇，町田克

MEMS 技術研究会発足 10 周年記念シンポジウ

之，益一哉，“3 軸 MEMS 加速度センサにおけるム）」2018 年 3 月 18 日，早稲田大学西早稲田キャ

単一 Au 錘および電極分割方式の検討”，第 34 回ンパス
（invited）「センサ・マイクロマシンと応用システム」シン

高安基大，道正志郎，伊藤浩之，石原昇，益一哉，ポジウム，2017 年 10 月 31 日－ 11 月 2 日，広島
国際会議場，広島県，日本[342]

折原恒祐，高安基大，道正志郎，伊藤浩之，山報通信学会総合大会，2018 年 3 月 20 日 - 23 日，

根 大 輔， 小 西 敏 文， 石 原 昇， 町 田 克 之， 益 一

東京電機大学東京千住キャンパス，東京都，日哉，“発振型容量検出回路を用いた Au 錘 CMOS-

本MEMS 加速度センサの検討”第 34 回「センサ・

宮内楓，田口泰地，石川洋介，伊藤浩之，伊藤浩之，

マイクロマシンと応用システム」シンポジウム，

益一哉，石原昇，“RF バックスキャッタリング

2017 年 10 月 31 日 -11 月 2 日，広島国際会議場

による低電力ワイヤレスセンサ端末モジュール[31am3-PLN-2].（Late News）の試作評価結果”, 2018 年電子情報通信学会総合

[343]

A-A

新島宏文，高安基大，山根大輔，小西敏文，佐大会，2018 年 3 月 20 日 -23 日，東京電機大学東布晃昭，伊藤浩之，年吉洋，町田克之，益一哉，

京千住キャンパス，東京都，日本，B-18-17, p.361“静電容量型 MEMS センサにおけるブラウニア

田口泰地，石川洋介，宮内楓，伊藤浩之，道正志郎，ン・ノイズ評価手法の検討 (2)”第 34 回「センサ・益一哉，石原昇，“RF バックスキャッタリング

マイクロマシンと応用システム」シンポジウム，

161

Appendix

VDEC2018.indb 161

乙部翔太，高安基大，山根大輔，小西敏文，佐ポジウム「集積化 MEMS の発展と展望（集積化Based on a Relaxation Oscillator,”2018 年電子情[336]

高安基大，古賀達也，辻一平，伊藤浩之，山根大輔，演会，特別シンポジウム「集積化 MEMS の発展“A High-Resolution Capacitive-Sensor Interface[335]

新島宏文，乙部翔太，高安基大，山根大輔，伊藤浩之，町田克之，石原昇，益一哉，“単一 Au

64 回応用物理学会春季学術講演会，特別シン

[334]

[339]

演会，S24 集積化センサシステムによるユビキタの課題と展望”第 64 回応用物理学会春季学術講[333]

新島宏文，乙部翔太，高安基大，山根大輔，小学術講演会，13.4 Si 系プロセス・Si 系薄膜・配線・化 CMOS-MEMS 技術による高感度慣性センサと[332]

古賀達也，高安基大，山根大輔，伊藤浩之，小チ向けプログラマブルロジック 0-1-A- A LUT のにおける温度依存性”第 64 回応用物理学会春季

[331]

[337]

2018/09/19 9:45

[344]

2017 年 10 月 31 日 -11 月 2 日，広島国際会議場

道正志郎，小西敏文，石原昇，町田克之，益一哉，[01am2-PLN-8].
（Late News）“積層メタル技術を用いた高感度 MEMS 慣性セ

辻一平，高安基大，伊藤浩之，山根大輔，道正志郎，ンサの傾斜計応用の検討”，第 78 回応用物理学会

小西敏文，石原昇，町田克之，益一哉，“積層メ

秋季学術講演会，2017 年 9 月 5 日 -8 日，福岡国

タル技術を用いた MEMS 加速度センサの傾斜計

際会議場・国際センター・福岡サンパレス，福応用の検討”応用物理学会

岡県，日本

集積化 MEMS 技術研究会主催第 9 回集積化 MEMS シンポジウム，[345]

小西敏文，石原昇，町田克之，益一哉，“積層メ[01pm1-A-6].

タル技術を用いた高感度 MEMS 慣性センサの傾小西敏文，山根大輔，佐布晃昭，曽根正人，年吉洋，

斜計応用の検討”，第 78 回応用物理学会 秋季学

益一哉，町田克之，“積層メタル技術を用いた術講演会，2017 年 9 月 5 日 -8 日，福岡国際会議場・

MEMS 慣性センサの構造設計のための粘性定数

国際センター・福岡サンパレス，福岡県，日本

集積化 MEMS 技[353]

西敏文，町田克之，石原昇，益一哉，“MEMS 加2017 年 10 月 31 日 -11 月 2 日，広島国際会議場

速度センサ用高分解能容量検出回路”，第 78 回

[01am2-PM-11].

応用物理学会 秋季学術講演会，2017 年 9 月 5 日

山根大輔，小西敏文，佐布晃昭，橘航一朗，寺-8 日，福岡国際会議場・国際センター・福岡サ

町田克之，益一哉，“積層メタル MEMS 慣性センパレス，福岡県，日本
敏文，町田克之，石原昇，益一哉，“MEMS 加速度センサ用高分解能容量検出回路の評価”，第 8ン ポ ジ ウ ム，2017 年 10 月 31 日 -11 月 2 日， 広

回集積化 MEMS 技術研究ワークショップ，2017

島国際会議場 [01am2-PM-12].

年 7 月 26 日，香川大学林町キャンパス社会連携・

高安基大，道正志郎，伊藤浩之，山根大輔，小知的財産センター棟 3F, 香川県，日本[355]

道正志郎，石原昇，町田克之，益一哉，“積層メ

積化 MEMS シンポジウム，2017 年 10 月 31 日－

タル技術を用いた高感度 MEMS 傾斜計の検討”，

11 月 2 日，広島国際会議場，広島県，日本

第 8 回集積化 MEMS 技術研究ワークショップ，

原基揚，矢野雄一郎，梶田雅稔，原紳介，笠松章史，2017 年 7 月 26 日，香川大学林町キャンパス社会

伊藤浩之，井戸哲也，“Rb 時計周波数の直接発

連携・知的財産センター棟 3F, 香川県，日本[356]

藤浩之，石原昇，道正志郎，町田克之，益一哉，ンポジウム，1J3-3，2017 年 10 月 25 日

“人体振動測定のための MEMS 慣性センサを用古賀達也，辻一平，高安基大，伊藤浩之，山根いたモジュールの検討”, LSI とシステムのワーク

大輔，道正志郎，小西敏文，石原昇，町田克之，シ ョ ッ プ 2017, 2017 年 5 月 15 日 － 2017 年 5 月

益一哉，“積層メタル技術による MEMS 加速度

16 日，東京大学生産技術研究所コンベンション
ホール，東京都，日本[357]

タの性能検討”，電子回路研究会システム LSI に

山根大輔，小西敏文，佐布晃昭，橘航一朗，寺おける雑音低減技術と電子回路一般，2017 年 8

西美波，陳君怡，Tso-Fu Mark Chang, 曽根正人，

月 22 日．
[358]

ルタのための自動同期 PLL”
, LSI とシステムの78 回応用物理学会秋季学術講演会，13.4 Si 系プ

ワークショップ，2017 年 5 月 15-16 日．
[359]

Appendixのワークショップ，2017 年 5 月 15-16 日．

国際センター・福岡サンパレスホテル [8p-PA213], 福岡県，日本
古賀達也，辻一平，高安基大，伊藤浩之，山根大輔，銭林，杉浦，中野，“標準 CMOS プロセスによるオンチップ太陽電池の高性能化”, LSI とシステム

2017 年 9 月 5 日－ 8 日，福岡国際会議場・福岡

VDEC2018.indb 162

出口，田中，中野，“ハムノイズ除去用 N-path フィ

加速度センサの長期振動特性に関する検討”，第ロセス・Si 系薄膜・配線・MEMS・集積化技術，

[351]

中野，
“低電圧用チャージポンプ DC-DC コンバー

広島国際会議場，広島県，日本

町田克之，益一哉，“金めっきで形成した MEMS

162

高安基大，權田惇晟，小西敏文，山根大輔，伊音波エレクトロニクスの基礎と応用に関するシ

MEMS シンポジウム，
2017 年 9 月 5 日－ 9 月 8 日，

A-A

辻一平，高安基大，伊藤浩之，山根大輔，小西敏文，

性センサ用弛張発振型容量検出回路”，第 9 回集センサの傾斜時感度特性の検討”，第 9 回集積化[350]

高安基大，道正志郎，伊藤浩之，山根大輔，小西ンサの長期振動特性評価”応用物理学会 集積化振を目的とした FBAR-VCO の開発”第 28 回超

[349]

[354]

MEMS 技術研究会主催第 9 回集積化 MEMS シ

西敏文，町田克之，石原昇，益一哉，“MEMS 慣[348]

高安基大，道正志郎，伊藤浩之，山根大輔，小術研究会主催第 9 回集積化 MEMS シンポジウム，

西美波，陳君怡，Tso-Fu Mark Chang, 曽根正人，[347]

辻一平，高安基大，伊藤浩之，山根大輔，道正志郎，

2017 年 10 月 31 日 -11 月 2 日，広島国際会議場

モデルの検討”応用物理学会

[346]

[352]

[360]

五十嵐，銭林，中野，“マイクロシステム実現に向けたオンチップ送信回路の検討”，集積回路技2018/09/19 9:45

術リテラシー研究会，2017 年 10 月 2-3 日．
[361]

半断線故障判別法の配線長・温度依存性の検討”，

上を目指した TCAD シミュレーション”，第 65

第 78 回 FTC 研究会資料，2018 年 1 月．
[375]

らつきを考慮するパス順位比較を用いる半断線

河口，四柳，橋爪，“TSV 検査のための TDC 組

故障検査法の評価”，第 78 回 FTC 研究会資料，

シンポジウム 2017, pp.15-20, 2017 年 8 月．

[364]

[365]

[366]

2018 年 1 月．
[376]

スキャンにおける遅延付加部のリオーダによるの微小遅延故障検出能力評価”, DA シンポジウム

配線長の低減”，電子情報通信学会技術研究報告，

2017, pp.21-26, 2017 年 8 月．

Vol.117, No.444, pp.13-18, 2018 年 2 月．

薮井，四柳，橋爪，“BC1 タイプのバウンダリス[377]

タを用いた広帯域可変周波数共鳴トンネルダイ

ン配線検査法”，第 27 回マイクロエレクトロニ

オード発振器”，第 9 回集積化 MEMS シンポジ

クスシンポジウム講演論文集，2017 年 8 月．

ウム，PM-2, 10 月 31 ～ 11 月 2 日，広島国際会議場．

片山，四柳，橋爪，樋上，高橋，“パス順位比較[378]

高さ可変の空洞共振器を用いた周波数ΔΣ型マイ係学会四国支部連合大会講演論文集，p.86, 2017

クロフォンセンサ”，平成 29 年度応用物理学会

年 9 月．

北陸・信越支部学術講演会 (12 月 9 日，金沢歌劇座）.

宮武，四柳，横山，橋爪，多田，“リングオシレー[379]

した新構造可変位相シフタ”，電子情報通信学会，

連合大会講演論文集，p.80, 2017 年 9 月

電子デバイス研究会 (ED) 報告 ED2017-76, p25-28

岡本，四柳，橋爪，Shyue-Kung Lu,“3D IC 内

(2017).

年 9 月．

[380]

サ応用”，招待講演，電子情報通信学会，電子デバイス研究会 (12 月 18 日，東北大学）.
[381]

トキャンセル型コンパレータを用いた 3D IC 内

面積削減”
，デザインガイア，pp101-104, 2017 年

ダイ間配線の断線レベル検出の可能性”
，電気関

11 月
[382]

するパイプライン処理時のサイクル数オーバー

新開，四柳，橋爪，“遅延故障検査容易化設計のヘッド削減を行うループ平坦化ツールの開発”,ための遅延付加ゲートの設計”，第 64 回機能集

VLD 研究会，pp.49-54, 2018 年 2 月．
[383]

Shogo Nishioka, Shinji Abe, Naoki Sakai,

柴田，四柳，橋爪，“3 次元実装 IC におけるマイT a k a s h i O h i r a , “M u l t i p l e C o n n e c t i o n

クロバンプ欠損時の遅延解析”，第 64 回機能集

of Rectifiers for High Power RF-to-DC

積情報システム研究会，2017 年 10 月．

Conversion,”Asian Wireless Power Transfer

谷口，四柳，橋爪，“試作した遅延故障検査容易

Workshop 2017, Singapore, Dec. 2017.
[384]

阿部晋士，田中將，青柳祐輝，國吉大輝，坂井尚貴，

回機能集積情報システム研究会，2017 年 10 月．

大平孝，“[ 依頼講演 ] 整流カイロ～ダイオード

神原，大谷，四柳，橋爪，“IDDT 出現時間に基の最適温度～，”信学技報 WPT2017-16, vol.117,

づく検査法の断線故障検出能力向上のための設

no.158, pp.5-10, July 2017.

計”，電子情報通信学会技術研究報告，Vol.117,[385]

FTC 研究会資料，2018 年 1 月．

[386]

山田恭平，
“[ 依頼講演 ] 高 Q インダクタを用いた
6.78MHz 倍電流整流回路，”信学技報 WPT2017-

A-A
163

Appendix

用いた応用技術研究交流会，no.3, Oct. 2017.

新開，四柳，橋爪，“TDC 組込み型スキャン設
計の遅延付加部の遅延検出能力評価”，第 78 回

新谷純弥，
“小型 EV を用いた遠端全反射可変整合方式の実証に向けた研究，”アンテナ・伝搬を

No.274, pp.125-130, 2017 年 11 月．

VDEC2018.indb 163

石川，瀬戸，“高位合成における多重ループに対

年 9 月．

化回路による 2 経路同時検査について”
，第 64

[373]

進藤，瀬戸，“β展開に基づく AD 変換器のルッ
クアップテーブル除去によるデジタル回路部の積情報システム研究会，2017 年 10 月．

[372]

前澤，
“共鳴トンネル発振器の安定性改善とセン

神田，橋爪，四柳，Shyue-Kung Lu,“オフセッ係学会四国支部連合大会講演論文集，p.82, 2017[371]

前澤，中野，森，石井，安藤，“THz 帯域を目指

波数の温度依存性調査”，電気関係学会四国支部

係学会四国支部連合大会講演論文集，p.81, 2017

[370]

島田，山川，村谷，谷川，前澤，森，“HEMT とを用いる半断線故障の検査可能性評価”，電気関

用検査回路の製造ばらつきの影響調査”
，電気関

[369]

山下，中野，森，前澤，“新規 MEMS 位相シフ

キャンテスト回路を用いた実装基板のオンライダイ間配線に流す静的電流による抵抗断線検出[368]

平井，四柳，橋爪，“TDC 組込み型バウンダリ

河塚，四柳，橋爪，“TDC 組込み型スキャン FF

タを用いた 3D IC 内ダイ間配線検査法の発振周[367]

片山，四柳，橋爪，樋上，高橋，“回路の製造ば

日 -20 日．
込み型バウンダリスキャン制御回路の設計”, DA[363]

柴田，四柳，橋爪，“隣接線の信号遷移を用いる

杉浦，松本，中野，“PERC 型太陽電池の性能向回応用物理学会春季学術講演会，2018 年 3 月 17

[362]

[374]

2018/09/19 9:45

信学会ソサイエティ大会，A-1-2，2017 年 9 月．

15, vol.117, no.158, pp.1-4, July 2017.
[387]

[388]

山田恭平，
“[ 依頼講演 ] 2.4 GHz 高インピーダ

応 TIA に お け る 連 続 型 AGC の 高 速 利 得 制 御no.158, pp.89-92, July 2017.

の検討”，電子情報通信学会ソサイエティ大会，

浅井大輝，柳澤政生，戸川望，“環境発電動作を

A-1-3，2017 年 9 月．
[401]介， 野 坂 秀 之，“Current-Reuse 技 術 を 適 用 しvol.2017, pp.57-62.

た CMOS 光受信回路の低電力・広帯域化に関す

矢作裕基，柳澤政生，戸川望，“遅延変動に対しる検討”，電子情報通信学会ソサイエティ大会，
A-1-4，2017 年 9 月．

ロバストな AES 暗号回路の設計，”DA シンポジ
[402]

ク型 CMOS 光変調器ドライバの PAM4 符号対応

大），大久保徹以，小島拓也，天野英晴（慶大），化の検討”，電子情報通信学会総合大会，A-1-8，“ディープニューラルネットワーク向けアクセラ

2018 年 3 月．
[403]

回路とシステムワークショップ論文集，pp.136-

情報通信学会総合大会，A-1-9，2018 年 3 月．
[404]

[394]

Hysteresis Control for IoT Sensor Nodes,”電子情報通信学会，LSI とシステムのワークショップ，学会全国大会講演論文集，三分冊，pp.21, 2018

ポスターセッション学生部門，59，東京，2017

年3月

年 5 月．

植松，佐藤，小川，“充放電回路を用いたスイッ[405]

星貴之，川原圭博，筧康明，高宮真，“Luciola（源

成 30 年電気学会全国大会講演論文集，4 分冊，氏蛍）：超音波で空中移動し無線給電で動作する

pp.132, 2018 年 3 月

超小型発光粒子，”電子情報通信学会，信学技報，
ICD2017-63, pp.63-68, 石垣島，2017 年 12 月．

今 川 隆 司， 池 下 貴 大， 筒 井 弘， 宮 永 喜 一，
[406]

松永賢一，森村浩季，高宮真，桜井貴康，“可変キャクチャ検討，”電子情報通信学会信学技報，vol.

パシタを用いた自動 LC 共振最適化機能を有する

117, no.273, VLD2017-45, pp.105-108, Nov. 2017.

RF エネルギーハーベスティング回路の設計と評

渡辺大詩，池下貴大，筒井弘，今川隆司，宮永喜一，

価，”電子情報通信学会，信学技報，ICD2017-85,“並列化を用いた LDPC Min-Sum 復号器の高ス

pp.139-139, 石垣島，2017 年 12 月．
[407]

[398]

渡辺信太，八賀慧人，秋山正弘，“丸型・四角型・

放射線性評価”，第 78 回応用物理学会秋季学術

三角型アバランシェフォトダイオードの角にお講演会，8p-PA2-5, 2017.9.8（福岡国際会議場）．

ける電界強度の評価”，第 65 回応用物理学会秋金 山 純 一， 呉 研， 高 橋 芳 浩，“SiGe を 導 入 し季学術講演会，20a-P2-15, 03-625, 2018.3[409]

門本淳一郎，宮田知輝，天野英晴，黒田忠広，

65 回応用物理学会春季学術講演会，18a-B301-3,“ThruChip Interface を用いたコア間ネットワー

2018.3.18（早稲田大学）．

ク，”情報処理学会全国大会，Mar. 2018.

田中智孝，中村誠，“マルチパス型リング発振器[410]

Appendix

中嶋伸悟，中村誠，“フィードフォワード構成による DFE 回路の高速化の一検討”，電子情報通柴康太，宮田知輝，門本淳一郎，天野英晴，黒田忠広，“ThruChip Interface の設計自動化，”
情報処理学会全国大会，Mar. 2018.

会ソサイエティ大会，A-1-1，2017 年 9 月．

VDEC2018.indb 164

結，秋山正弘，“金スタッドバンプを用い理学会秋季学術講演会，17p-P7-18, 12-056, 2018.3[408]の発振周波数の導出式の検討”，電子情報通信学
[399]

伊藤

た集積回路の 3 次元接続評価”，第 65 回応用物

呉研，岩波悠太，高橋芳浩，“LDD 構造を用いた

た SOI-CMOS 回 路 の 重 イ オ ン 照 射 効 果 ”， 第164

小野寺尚人，染谷晃基，イスラムマーフズル，

めのパイプライン型逆行列演算回路のアーキテ

トンネル FET ベース CMOS 回路においての耐

A-A

宇野祐輝，邱浩，崔通，井口俊太，水谷陽太，

チング電源のスイッチング損失の低減””，平学会北海道支部連合大会，pp. 102-103, Oct. 2017.

[397]

真， 桜 井 貴 康，“Wide Load

スフィルタの回路規模の削減””，平成 30 年電気

ループットハードウェア設計，”電気・情報関係[396]

仲 祥， 高 宮

Ong，佐藤，小川，“高次通過域を除去した N パ“MIMO-OFDM 無線通信における信号分離のた

[395]

呉

Range Buck Converter Using Clocked

141, 2017 年 5 月[393]

田中智孝，中村誠，伊藤大輔，“マルチパス型リ
ング VCO の周波数制御特性の広帯域化”，電子佐藤，小高，小川，“Lfs 積を用いた集積化マル
チフェーズコンバータの小面積設計法”，第 30 回

[392]

長谷川充，田中智孝，中村誠，伊藤大輔，“スタッ

高田遼，石井潤，坂本龍一，近藤正章，中村宏（東レータチップの設計と性能評価”, xsig2017[391]

肥田顕，水野峻汰，中根祐介，中村誠，中野慎

ラン指向高位合成手法，”DA シンポジウム 2017,ウム 2017, vol.2017, pp.210-215.
[390]

國枝衛，小島拓也，中村誠，“バースト信号対

ンス整流回路，”信学技報 WPT2017-30, vol.117,

想定した揮発・不揮発レジスタ併用型フロアプ

[389]

[400]

[411]

程超然，宮田知輝，門本淳一郎，天野英晴，黒田忠広，“ThruChip Interface を用いたバスに

2018/09/19 9:45

年 11 月．

おける衝突検知，”情報処理学会全国大会，Mar.
2018.
[412]

インタワーのためのメモリチップ”，情報処理学

フトエラー耐性をもつ SHC ラッチの設計，”電会第 80 回全国大会講演論文集 5H-04, 2018 年 3 月．
[424]

天野英晴，
“整数計画問題を用いたパイプライン

中垣，戸川，柳澤，史，“内部ノードを利用した型 CGRA のボディバイアス電圧最適化”，信学

ソフトエラー検出ラッチの設計，”電子情報通信

技報，vol. 117, no.46, RECONF2017-16, pp.81-86,

220-225, 2017.

[415]

2017 年 5 月．
[425]

数計画問題を用いたパイプライン型 CGRA のボ

く GeAr 回路の最適化，”電子情報通信学会第 30

ディバイアス電圧最適化”，信学技報，vol. 117,

回回路とシステムワークショップ，pp.7-12, 2017.

no.46, RECONF2017-16, pp.81-86, 2017 年 5 月．

野中菜央，薮田直人，中野裕貴，古瀬結貴，近[426]

イプラインを持つ粗粒度再構成アクセラレータ

正光義則，川﨑繁男，“CPW を用いた混成半導CCSOTB2”，情報処理学会第 80 回全国大会講演
論文集 5H-05, 2018 年 3 月．
低電力ボディバイアス調節機構の実チップ評
価，” 信 学 技 報，vol. 117, no.276, ICD2017-40,
pp.9-14, 2017 年 11 月．
[428]

を用いたデジタルメモリのリークエネルギー削田直人，パクヒョソン，内海淳，岸川諒子，正減”，電子情報通信学会 VLD 研究会デザインガ

光義則，川崎繫男，“宇宙ナノエレクトロニクス

イア 2017，pp. 37-42，2017 年 11 月 6 日．
[429]

VDEC2018.indb 165

深澤，宇佐美，“DRAM の自動リフレッシュ間隔

HySIC 整流回路の試作”，第 18 回宇宙科学シン

延長とデータ修正に基づくアプロキシメートコ

ポジウム P-184, 2018 年 1 月

ンピューティングの提案と評価”，電子情報通信学会 VLD 研究会，沖縄，2018 年 3 月 2 日．

岡澤貴之，秋田一平，“リングオシレータ位相に[430]

宇佐美，吉田，天野，“スタンダードセルメモリ

ディジタル変換回路，”第 30 回回路システムワーの設計技術とビルディングブロック型計算シス

クショップ論文集，A1-2-1, 北九州，pp.132-135,

テムへの応用”，情報処理学会第 80 回全国大会，

May. 2017.

2018 年 3 月 14 日．

畔上佳太，増山滉一朗，奥原颯，天野英晴，
“自

[431]

小林泰生，岩崎一彦，“ビアオープン故障を考慮

然エネルギーによる低電力リコンフィギュアラ

した重み付き故障カバレージに関する考察，”電ブ ル ア ク セ ラ レ ー タ の 動 作 ”， 信 学 技 報，vol.

子情報通信学会ディペンダブルコンピューティ

116, no.416, CPSY2016-130, pp.159-164, 2017 年 1

ング研究会，DC2017-74, pp.31-36, 2017 年 12 月
15 日．

風見，奥原，天野，“適応的電圧制御用クリティ[432]

潘春暉，傘昊，“量子化雑音帰還機能を持つ逐次カルパスモニタの設計と実装”，信学技報，vol.

比較量子化器を用いるΔAD 変調器，
”信学技報，

117, no.479, CPSY2017-139, pp.125-130, 2018 年 3

Vol.117, No.343, CAS2017-105, pp.165-170, 石垣，

月．

2017 年 12 月．

風見，奥原，天野，“適応的ボディバイアス制御[433]

寺西司，潘春暉，傘昊，“逐次比較量子化器を用のためのクリティカルパス・モニタの設計”，第いる複素バンドパスΔADC 低電力手法の提案，”

16 回再生可能集積システム時限研究会予稿集，

電気学会電子回路研究会，ECT-018-024, 神奈川，

2017 年 11 月 12 日．

2018 年 2 月．

寺嶋，小島，奥原，松下，安藤，並木，天野，
“ツ

[434]

銭正よう，竹澤好樹，下川賢士，矢吹僚介，李嘉，

インタワー用共有メモリチップの開発”信学技

木野久志，福島誉史，清山浩司，田中徹，“経爪報，vol. 117, no.273, VLD2017-34, pp.43-48, 2017

型集積化光電容積脈波計測システムの開発 (1) －

A-A
165

Appendix[422]

吉田，宇佐美，“動的マルチボディバイアス制御

中岡俊裕，古瀬結貴，近藤諒佳，野中菜央，薮

月．

[421]

颯，ベンアメドアクラム，天野英晴，“超用物理学会周期学術講演会 2017 年 9 月 5 日－ 8

よるカウンタ同期手法を用いた低消費電力時間

[420]

奥原

薄膜におけるガンマ線照射の影響”，第 78 回応

CR のプロセス装置を用いた混成半導体集積回路

[419]

[427]

朴孝晟，依田功，川崎繁男，中岡俊裕，“GeTe

日，福岡国際会議場 [8a-C24- 7], 2017 年 3 月[418]

小島拓也，安藤尚輝，天野英晴，“可変構造パ

藤諒佳，朴孝晟，中岡俊裕，内海淳，岸川諒子，

情報通信学会総合大会，C-2- 10, 2018 年 3 月[417]

小島拓也，安藤尚輝，奥原颯，天野英晴，“整早水，戸川，柳澤，史，“最大エラー距離に基づ体集積回路 HySIC 整流回路の試作”, 2018 年電気[416]

小島拓也，安藤尚輝，奥原颯，Ng.Doan Anh Vu,

ショップ，pp. 214-219, 2017.

学会第 30 回回路とシステムワークショップ，pp.
[414]

寺嶋，小島，奥原，松下，安藤，並木，天野，“ツ

田島，戸川，柳澤，史，“C-element を用いたソ子情報通信学会第 30 回回路とシステムワーク

[413]

[423]

2018/09/19 9:45

[435]

集積化 PPG 計測 LSI の設計と評価－”，第 65 回会春季学術講演会，paper 18p-G203-7，2018 年 3

応用物理学会春季学術講演会，2018/3/17-20

月．

矢吹僚介，銭正よう，竹澤好樹，下川賢士，李嘉，

小谷光司，“レーザー光を用いたワイヤレス電力型集積化光電容積脈波計測システムの開発 (2) －伝送向けオンチップ太陽電池の特性評価”，電子SpO2 の計測と評価－”，第 65 回応用物理学会春

情報通信学会総合大会，C-12-12，2018 年 3 月[447]

宇佐美蓮，小宮山崇夫，長南安紀，山口博之，

竹澤好樹，下川賢士，銭正よう，福島奨，木野久志，

小谷光司，“環境電波発電向け太陽電池アシスト

清山浩司，田中徹，“矩形波インピーダンス計測

自己しきい値補正整流回路”，電子情報通信学会
総合大会，C-12-13，2018 年 3 月のための GIDL 電流を用いた低周波リングオシ
レータの設計と評価”，第 78 回応用物理学会秋[437]

菊地杜斗，小宮山崇夫，長南安紀，山口博之，

木野久志，福島誉史，清山浩司，田中徹，“経爪

季学術講演会，2018/3/17-20
[436]

[446]

[448]

井上翔太，小宮山崇夫，長南安紀，山口博之，

季学術講演会 2017/9/5-8.

小谷光司，“pn ダイオード整流回路を基準とした

下川賢士，銭正よう，竹澤好樹，木野久志，福高周波整流回路の FoM の検討”，電子情報通信

島誉史，清山浩司，田中徹，“三次元積層人工網

学会総合大会，C-12-14，2018 年 3 月

膜チップのためのラプラシアンエッジ強調機能を有する刺激電流生成回路の評価”，第 78 回応用物理学会秋季学術講演会 2017/9/5-8,[438]銭正よう，竹澤好樹，下川賢士，木野久志，福

■著書
[1]

Kaneko and Fumio Uchikoba,“Gait Generation of

島誉史，清山浩司，田中徹，“経爪型集積化光電Multilegged Robots by using Hardware Ar tificial

容積脈波計測システムの開発－受光・計測回路

Neural Networks”, Intech, Advanced Applications forの設計と評価－”，第 78 回応用物理学会秋季学

Artificial Neural Networks, pp.29-50, Februar y 28th

術講演会 2017/9/5-8.
[439]

坂本裕太，森下賢幸，小椋清孝，伊藤信之，“3次元ストライプドインダクタを用いた 24 GHz 低

2018
[2]

Artificial Neural Networks IC,”IGI Global, Handbook

報通信学会ソサイエティ大会 C-12-7，東京，2017

of Research on Biomimetics and Biomedical Robotics,

年 9 月 14 日．
北野大志，小椋清孝，森下賢幸，伊藤信之，“二
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Ken Saito, Minami Kaneko and Fumio Uchikoba,“AntLike Walking Behavior of MEMS Microrobot With

位相雑音電圧制御発振器の検討，”2017 年電子情[440]

Ken Saito, Masaya Ohara, Mizuki Abe, Minami

pp. 228-245, 2017. 12
[3]

高橋康宏，
“省エネを目指す LSI 設計と EMC - スマー
トカード用暗号 LSI を事例に回路レベルの観点から-,”電磁環境工学情報誌月刊 EMC, no.348, pp.50-56,
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[444]

A-A

北形，山本，菅原，“階層型ストアフリー電源遮断を用いた不揮発性 SRAM のエネルギー性能”，
第 65 回 応 用 物 理 学 会 春 季 学 術 講 演 会，paper

166

Appendix

18p-G203-3，2018 年 3 月．
[445]

VDEC2018.indb 166

塩津，山本，周藤，舟窪，黒澤，菅原，“新構造
ピエゾエレクトロニックトランジスタの設計とそのデバイス・回路性能”，第 65 回応用物理学

2018/09/19 9:45

B.
B. 1

VDEC の利用規程・申し込みガイド

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．
1.

CAD ツールの共同利用

2.

VLSI 試作サービスの共同利用待している．従って，利用でトラブルが起こったときには研究室や学校のネットワーク管理者と十分連絡をとって，問題を切りわけながら対処することが勧められる．

B.2

まずはじめにVDEC からのおしらせ，また講習会・リフレッシュ教

3.

CAD ツール講習会（8-9 月・3 月）

育を除く全ての申込や問い合わせには，VDEC の WEB

4.

社会人リフレッシュ教育（12 月 -1 月，学生も参加可

ページ http://www.vdec.u-tokyo.ac.jp/ を用いている．一能）部のページは秘密等が含まれるため，WEB アクセス用

5.

VLSI デザイナーフォーラム（若手の会）

アカウント・パスワードならびにアクセスしているマシ

6.

大型装置利用ンの Internet Protocol（IP）アドレスによって制限をかけている．

CAD ベンダー，試作会社等のアカデミック向けの協

従って，VDEC を利用したい場合，前もって教員によ

力により，それぞれのサービスを大幅なアカデミック

るアカウントの申請が必要である．登録は無料．資格のディスカウントで提供している．VDEC 設立以来，こ審査を行うため十分な（サービス開始前 1 ヶ月以上）
時間

れまでの実績では，CAD の利用・CAD 講習会は無償，

的余裕をもって，申込をお願いしたい．申込から概ね数

LSI 試作サービスは海外での類似サービスの半額以下，週間が経過した後，WEB ページアクセス用のアカウン

大型装置は消耗品実費負担のみとなっている．見返りとトとパスワードが発行される．アカウントは，半角英大

して，ユーザには VDEC を利用する「顧客」ではなく，

文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

VDEC と一緒になってサービスを向上させる「主体」としての自己研鑽と協力を期待している．全国の研究室が申込で特に注意する点は，VDEC の WEB にアクセバーチャルな一つの研究室として助けあいができるようスしたい研究室のマシンの IP アドレスを入力するこな状況を理想とし，限られたスタッフの中，日々支援活とである．学校の中にあるマシンからのみアクセス

動を行っている．

を許可しており，プロバイダーのアドレスならびに，サービスの対象は基本的には，大学・高専であり，端Proxy サーバのアドレス登録は禁止する．入力の際は，的にはメールアドレスとして「．ac.jp」を持つ教員と，

133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半その研究室内の教職員と学生を対象とする．それ以外の角」の英数字で，「，」（半角カンマ）で区切って，途中改研究所の利用や，企業との共同研究については個別の判行を入れずに入力する．また，ここで入力するアドレス

断を要する．特に CAD ツールについては CAD ベンダー

は，
「ネットワークの外部から見えるアドレス」であるとのライセンス規定に抵触しないよう細心の注意が必要

ことに注意する．特に，NAT（IP masquerade というプであるため，VDEC の担当者
（vdec@vdec.u-tokyo.ac.jp）

ログラム名で呼ばれることもある．機能としては NATに必ず相談いただきたい．その他のサービスについてはが正しい．）で研究室内をローカルネットワークにしてい

VDEC の裁量範囲が広くなるので可能性が高くなるが，る場合は，NAT サーバのアドレスを入力する．よくあ

こちらもあらかじめ相談いただきたい．企業との共同研

る間違いとして，ローカルネットワークの IP，例えば究については，少なくとも非営利，アカデミック側が「192.168.X.XX」を登録したためアクセスできなくて困っ

51％以上のイニシアチブを取る研究であることが必要でている例がある．

ある．

ネットワークが変更になるとか，研究室のマシン増設などで IP アドレスを変更する場合は同じく，申込のペー契約にかかわる作業は全て，代表の教員の方々に行ってジから「登録内容変更」を行う．特に，古い IP が使えいただくことをお願いしている．研究室のメンバが代理なくなるといった大幅なネットワークの変更がわかってで行うことも現実には可能であるが，その場合もあくまいる場合は，まえもって新旧両方のアドレスを登録してで教員の了解をとり，代理としての心構えで望んでいた

おく．万一アクセスできなくなった場合は，「新規登録」

だきたい．

を行い，同じ E-Mail アドレスを入力することで上書き

VDEC の シ ス テ ム は，Internet と Unix operating
system の上になりたっているので，Internet の仕組やUnix についての素養はあらかじめ付いていることを期

VDEC2018.indb 167

変更が可能である．

A-B
167

Appendix

また，CAD の申込や試作申込，装置利用申込など，

2018/09/19 9:45

ので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

B.3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソ
図 B. 1

VDEC ホームページのインデクスフレーム

フトウェアは，VDEC の VLSI 試作以外のアカデミック
用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．LSI

図 B. 2

アカウント登録・変更ページの入口の設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボラン
ティアにより，充実のための努力が払われている．ボラ
ンティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEB
アカウントが必要である）．NDA 事項を了解いただき
サイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．
申請時に WEB から入力する内容は以下のとおり．
• ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を選
んでチェックする）．
• 利用する研究室所有ワークステーションのホストネーム（VDEC，端的には usr1 から名前→ IP アドレスの解決ができる，「．ac.jp」で終わるホスト名であることが条件．）

図 B. 3

アカウントの新規登録の注意点【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない• IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること

A-B
168

• DHCP サーバにより動的に割り当てられた IP アドレスやローカルアドレスなどは登録できない（しても意Appendix

味が無い）• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためである

VDEC2018.indb 168

図 B. 4

CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

2018/09/19 9:45

ソフトウェアの CDROM（メディア）について，VDECの創設期においては，
メディアを近隣の研究室で「回覧」しないこと（情報漏洩の観点から）．
2.

していたが，インターネットの発達により回線が豊富になったので，現在では CD に書き込める ISO イメージ

リストの更新は頻繁におこない，卒業生へのメール
配信は速やかに停止すること．特に 4 月に注意．

3.

メールをする前に，あらかじめ CADuser ML の過ファイルで提供している．VDEC ホームページの「ライ去記事検索が WEB からできるので，類似の質問がセンスファイルの配布 > ここから」からダウンロードで無いかどうか検索してから投稿すること．

きるようにある．当然ながら，VDEC のユーザアカウン

4.

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，トとパスワードが必要となるため，CAD を申請してか

CADuser に送ってはならない．各試作のメーリン

ら数週間程度の時間差が必要となるであろう．

グリストに送ること

メディアをダウンロードした後，プログラムをインス

5.

問題解決したら，問題，原因，解決法をまとめて投トールし，初期設定ファイルを整備する．特に，ライセ

稿すること（必須ではないが，ネット利用のエチケッ

ンスファイルは WEB 経由で別途取得の上設定するか，トといえる）．

環境変数 LM_LICENSE_FILE 等を（ライセンスサーバのポート番号）@（ライセンスサーバ）の形式で設定する．
また，/etc/hosts ファイル等を設定し，ライセンスサー
バを「ローカルのネットワーク相当でアクセスできるよ
うに」する．端的には，手元のワークステーションにおいて，例えば「vdec-cad1」と指定するだけで，FQDN
形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア
ドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラ

図 B. 5

CAD 利用者メーリングリスト登録における注意点

イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，ライセンスは年度単位で申込みを受けつけしている．

VDEC または地域拠点校のどちらかのライセンスサーバ

各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

がメンテナンス等の事情により停止している場合でも，末に，CADuser ML と WEB 上に，次年度の CAD 利用

稼働中のもう一方のライセンスサーバを選択することに申込案内が出るので忘れずに申込する．4 月中は移行期

より CAD を実行することが可能である．また，ライセ

間として前年度申込のライセンスも有効にしてあるが，ンスサーバの認証は，CAD ツール起動後も数分おきに4 月末に切れるため，そのときになって慌てる例が毎年行われるので，CAD ツールを実行中は常時ライセンス発生している．
「永久ライセンスではない」ことに十分サーバとの通信が可能な状態にしておかなければならな

ご注意いただきたい．

い．
また，
ファイアーウォールを使用しているネットワー
ク環境では，VDEC の Web サーバと VDEC および地域拠点校に対して，ライセンス認証用の特定のポートを空【毎月注意を払うべき点．熟読必須．
】
1.

VDEC では，CAD を使用できる計算機のリスト（ア

ける必要がある．この場合，各大学・高専のネットワー

クセスリストと呼ぶ）を半年毎に更新している．こク管理者と相談すること．

のとき DNS の逆引きができなくなっていた等の何

初期設定等はやり方を一度経験すれば簡単である

らかの不具合で，アクセスリストに自分の計算機がが，はじめてのときは様々な問題が起こることもある．

登録されない場合がある．その場合，CAD が使え

VDEC に対する大幅なアカデミックディスカウントのなくなるので，アクセスリスト更新前に対処する必引き換えとして，各研究室は CAD ベンダーによる直要がある．サーバの停止は，全国ユーザに影響が及接のサポートを受けられない．かわりに VDEC では，

ぶため頻繁には行えないので，万が一アクセスリス「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意

トの不備に気づかなかった場合は，最悪半年以上している．質問はこちらのメーリングリストを利用いた

CAD が使用できなくなる．

だきたい．CAD を利用する研究室の構成員のどなたで

2.

以上の理由で，VDEC から「CAD のアクセスリス
トを更新します」というアナウンスがあった場合，とおり．

必ずチェックを行い，自分のコンピュータが登録さ1.

スを登録すること．特にその際，「．ac.jp」で終わるアドレスを利用し，メールはプロバイダ等に転送

VDEC2018.indb 169

れていることを確認しなければならない．

WEB ページから，利用するメンバの E-Mail アドレ
3.

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad_access_list.html である．ブックマー

169

Appendix

も投稿，返答してよい．CADuser ML の注意点は以下の

A-B

2018/09/19 9:45

クを強くお勧めする．
4.

IP アドレス（ホスト名）registered という表示が出ていれば登録されている．

5.

false（false（ホスト名）） FAIL という表示が出ていれば登録に失敗しているので，原因を探る．
一般的に，DNS の逆引き
（ホスト名から IP アドレスを引く）に失敗していることが多い．
研究室のネットワー
ク管理者とも相談して，VDEC のサーバから，当該ホス

図 B. 6

VLSI 試作メーリングリスト登録ページの注意点

ト名の逆引きができるまで原因の除去を行う．

B.4

VLSI 試作サービスの共同利用

提出時に VDEC 側で最終 DRC を実行する．ここでエラー

れる．WEB ページに本年度のランが掲示され，数ヶ月が出たチップは提出できない．必ず自分の環境で DRC

前から試作が申込可能になり，リンクが張られる．まず，フリーにしてからチップを提出すること．

試作会社の持つ機密情報に対する NDA 契約を行う．こ提出〆切は月曜日に設定されていることが多いが，でれは VDEC ホームページの「試作関係 > 試作案内 > 機

きる限り余裕をもって，前の週などに提出をいただきた

密保持契約（NDA）の文面」より，希望プロセスの NDAい．また，月曜日に締め切った後，VDEC 側でさらにデにサインして VDEC に郵送し，VDEC 側で手続き終了

ザインルールをチェックしている．この際本来出てはい

後に NDA 締結となり，設計規則やライブラリにアクセ

けないエラーが出ることがあり，出た場合設計者に修正スできるようになる．設計規則は WEB 経由のアクセスのお願いを連絡するので，提出したからといって安心せならびに，WEB での公開を禁止している会社の場合はず，1 週間ほどは VDEC からの連絡に注意願いたい．

CDROM 等で送付される．NDA の対象は教員であるが，デザイン提出から数ヶ月後に，VLSI チップが納品さ

研究室の職員・学生にも同じ NDA が適用されるため，れ，請求書も送付されるので，遅滞なく支払をお願いす

取扱には細心の注意を支払っていただきたい．尚，秘密る．

全てにおいて有効である．

B.5

CAD ツール講習会

試作申込はデザイン提出〆切日の 6～3 ヶ月前，キャCAD ベンダーとの契約により，個々のサポートは提ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっ供しないかわりに，毎年 2 回，夏と春と CAD 講習会をたキャンセルには，原則として試作代金をお支払いいた

開催している．夏は基本的に東京大学の武田先端知ビル

だくので注意いただきたい．特にはじめて試作に参加さセミナー室において，春は各地方の拠点校を中心としてれる場合は，1 ヶ月前には回路ができているくらいの，開催される．まずはこういった講習会に参加して，大体余裕をもったスケジュールを組まれることを強くお勧めの知識を付けてから実際の試作なり CAD 利用を行うこする．

とをお勧めしている．アナウンスは CADUser メーリン

VLSI 申込フォームの入力に関する注意点（図 5.8）
• 希望チップ寸法の項目のチェックボックスを必ずチ ェ ッ ク し た 上 で 希 望 チ ッ プ 数 を 入 力 す る こ と．
チェックを行わないと入力した数字は無効となる• チップ数入力には半角数字を用いる

170

デザインの提出は指定された VDEC ページから行う．

VLSI 試作サービスは，教育研究目的に限って認めら保持契約内容は，以降の同一プロセスによるチップ試作

A-B

うである確信を持っておくことは最低限必要であろう．

グリストで流れる．また，申込は，VDEC の WEB ペー
ジから行う．

B.6

社会人リフレッシュ教育

CAD ツール講習会からさらに進んだ形で，Verilog

設計に関する問い合わせについては，各試作についてである回路を実際に設計し，レイアウト合成したり，

メーリングリストを用意してあるので，設計者全員のFPGA による実験を行う「ディジタルコース」，アナロ

メールアドレスを登録する．
「．ac.jp」で終わるアドレ

グ回路のレイアウトやシミュレーションを体験したりす

スであり，プロバイダに転送をしないよう注意願いたい．

る「アナログコース」，「RF」コースならびに一線の研これらメーリングリストの過去記事検索もできる．

究者による設計事例の講演会などを企画している．12

Appendix

レイアウトを設計した後，VDEC が提供する最新の月～1 月に開催し，有料である．社会人を主に対象としDesign Rule Check ファイルでチェックを行い，エラーているが，申込数に余裕がある場合学生の参加も歓迎しフリーになったものを提出する．また，シミュレーショ

ている．

ンはもちろんのこと，レイアウトが回路図と同等である
ことを確認する Layout Vs Schematic（LVS）チェックを通しておいて，提出しようとする回路が本当に動作しそ

VDEC2018.indb 170

B.7

デザイナーフォーラム（若手の会）

毎年 9 月頃，VDEC を利用する若手が合宿を行い，最2018/09/19 9:45

近の動向や研究内容について話しあう機会を設けている．発足当初の「若手」の定義は年齢が 5 ビット．最近の定義は「自分は若手だと思っている学生・教職員」であるので積極的な参加をお待ちしている．

B.8

大型装置利用

公開の対象は教員であり，研究室メンバは教員の代理として責任をもって使っていただく．
利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能
数回のトレーニングを受けて免許を持てば自分一人で利用可能

LSI テスターや，EB 装置など，公開可能な装置につVDEC 専任・協力教員のサポートスタッフ数に限りがいては，利用の案内を WEB ページに掲載している．そあるので，免許保持者に積極的な教育をお願いすることの手順に従って利用方法の学習と申請を行う．基本的ながあるので，協力いただきたい．

スタンスは以下のとおり．

A-B
171

Appendix

VDEC2018.indb 171

2018/09/19 9:45

C.

IP データベースの整備

設計資産の再利用のために，VDEC では Web 上での者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている（http://

平成 12 年度から平成 14 年度の 3 年間，（株）半導

www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C.1）．本デー

体理工学研究センター（STARC）との共同研究として IP

タベースの利用対象は，IP 登録に関しては VDEC ユー

プロジェクトを行ってきたが，その最終成果として IP

ザに限定しているが，IP 利用に関しては任意対象となっ開発グループの各参加者へ完成 IP の登録を働きかけ，ている．本データベースに関しての VDEC の役割は，

上記データベースによって公開を行っている．

IP のカタログデータの整理，公開および登録者－利用

現在までに登録済みの IP を表 C.1 に示す．

図 C. 1

表 C.1

VDEC LSI IP Web データベースの例

VDEC LSI IP データベースに登録済みの IP（平成 24 年 3 月現在）

登録番号

IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

A-C
172

Appendix
VDEC2018.indb 172

2018/09/19 9:45

平成 30 年度
東京大学大規模集積システム設計教育研究センター年報
2018 年 10 月

VDEC2018.indb 173

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 藤田 昌宏〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）2018/09/19 9:45

平成

VLSI Design and Education Center The University of Tokyo 2018年度

30

平成30年度東京大学大規模集積システム設計教育研究センター

2018
VLSI Design and Education Center, The University of Tokyo
Annual Report

東京大学
大規模集積システム設計教育研究センター

年 報

年
報
VLSI Design and Education Center The University of Tokyo 2018

VDEC年報2018_H1_4J.indd 4-1

2018/09/19 9:28