第１章

VDEC 概要

1．1．VDEC 組織概要
VDECは平成８年度に専任教官５名事務官１名でと横浜国立大学からそれぞれ１名ずつ，
平成11年度発足したが，平成９年度に専任教官２名と事務官１

からは広島大学と金沢大学からそれぞれ１名ずつ派名が増員された．さらに，全国の大学と提携を密に遣されている．また産業界と協力を行うため，客員する目的で，各大学から２年を単位として2名の教教授（I 種）が１名おかれている．平成10 年度の官をVDECに派遣する「流動ポスト制度」が平成９

VDECスタッフは表１のとおり10名の教官と２名

年度からスタートした．
平成10年度までは東北大学の事務官から構成されている．

2

1．2．人事報告
VDEC 人事センター長（教授）鳳
教

紘 一 郎

授

浅

田

邦

博

客員教授

家

田

信

明（平成11年3月まで）

客員教授

田

中

正

文（平成11年4月着任）

助

教

授

平

本

俊

郎

助

教

授

羽

路

伸

夫（平成11年3月まで）

助

教

授

小

谷

光

司（平成11年3月まで）

助

教

授

北

川

章

夫（平成11年4月着任）

助

教

授

小

出

哲

士（平成11年4月着任）

講

師

池

田

助

手

韓

誠
小

逸

助

手

鄭

若

丹彡

助

手

伊

藤

助

手

中

田

明

良（平成11年10月まで）

事務主任

松

本

直

衛

会計掛長

清

水

浩（平成11年４月着任）

要3

運営委員会構成（平成 10 年度）
委

員

長

鳳

東京大学大規模集積システム設計教育研究センター長

教

員

吉

田

善

章

東京大学工学系研究科システム量子工学専攻

助教授

〃

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教

〃

平

本

俊

郎

東京大学大規模集積システム設計教育研究センター

助教授

〃

南

谷

崇

東京大学先端科学技術研究センター

教

授

〃

宮

永

喜

一

北海道大学工学系研究科電子情報工学専攻

教

授

〃

大

見

忠

弘

東北大学工学系研究科電子工学専攻

教

授

〃

國

枝

博

昭

東京工業大学工学部電気・電子工学科

教

授

〃

上

田

和

宏

芝浦工業大学システム工学科電子情報システム学科

教

授

〃

柳

沢

政

生

早稲田大学理工学部電子・情報通信学科

教

授

〃

鈴

木

正

國

金沢大学工学部電気・情報工学科

教

授

〃

島

田

俊

夫

名古屋大学工学系研究科電子情報学専攻

教

授

〃

田

丸

啓

吉

京都大学工学研究科電子通信工学専攻

教

授

〃

谷

口

研

二

大阪大学工学部電子情報エネルギー工学専攻

教

授

〃

岩

田

穆

広島大学工学部第二類（電気系）

教

授

〃

安

浦

人

九州大学システム情報科学研究科情報工学専攻

教

授

委

4

紘 一 郎

寛

授

授

協議会構成（平成 10 年度）
協

議

員

鳳

紘

一

郎

東京大学大規模集積システム設計教育研究センター長

教

授

〃

中

島

尚

正

東京大学工学系研究科長

教

授

〃

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教

授

〃

神

谷

武

志

東京大学工学系研究科電子工学専攻

教

授

〃

田

中

英

彦

東京大学工学系研究科電気工学専攻

教

授

〃

岡

部

洋

一

東京大学先端科学技術研究センター

教

授

〃

荒

川

泰

彦

東京大学国際・産学共同センター

教授

オブザーバー吉田善章

東京大学工学系研究科システム量子工学専攻，総長補佐 助教授

1．3．決算報告
１．平成10年度経費
人
職

件
員

校

旅

費

96,350,145円

講 師 等 旅 費

1,007,000円

費

983,000円

共 同 研 究 費

14,880,000円

費257,276,000円

諸金

609,200円（電算機借料96,642,000円を含む）

受託研究員費812,000円

施 設 整 備 費科 学 研 究 費86,400,000円

199,500,000円

謝２．平成10年度科学研究費補助金
研
代

究
表

研

者

究

題

目

種

類

金

額
千円

浅田邦博

二次元情報即時処理システム

特定領域研究(1)24,700

浅田邦博

大規模集積回路設計データの知的検証に関する研究

基盤研究A(2)30,600

鳳 紘一郎

ナノシリコンデバイスのための近接ダブルショットキー

基盤研究B(2)6,100

基盤研究B(2)6,300

基盤研究B(2)9,600

基盤研究B(2)

5,900

萌芽的研究

2,200

奨励研究A

1,000

MOSFETの研究
平本俊郎

リソグラフィ限界を超えた制御性の良いシリコンデバイ
スの作製に関する研究浅田邦博

新しい同期概念を用いたマイクロプロセッサアーキテク
チャの研究

平本俊郎

量子効果を積極利用した薄膜 SOI MOSFET の性能向上とばらつき低減の研究

平本俊郎

量子ドットにおけるクーロン閉塞現象を利用した双安定状態の発現に関する研究池田誠

大規模集積システムのチップインターフェースにおける消費電力削減に関する研究

３．平成10年度奨学寄付金
以下の企業から寄附をいただきました．
日立製作所，日産自動車，三菱電機，日本電気，富士通，スティッチング基金

受入額 計 9,870,820 円

5

第２章

平成 10 年度 VDEC 事業報告

平成10年度も平成８年度、平成９年度に引き続

ソフトウエアの整備」、「VLSIチップ試作支援」のきチップ試作の安定的運営、CADソフトウエアの

３つの柱の円滑な運営を目指した事業を展開した。

配布・運用、およびホスト計算機の運用により「LSI

以下に平成10年度の事業の概要を報告する。

教育情報の発信拠点」「、VLSI設計支援教育用CAD

2．1．ＬＳＩ設計教育情報の整備・発信【計算機環境の整備】

6

VDECにおけるVLSI設計教育情報の発信拠点、

データ処理、２筐体を全国のVLSIチップ申込者のCAD ライセンスサーバ、VLSIチップ設計データ

設計データ収集と設計検証のために運用している処理、およびCAD利用技術、VLSI設計技術セミ（図2.1参照）。本サーバ計算機の利用は、原則としナーに用いるのために平成８年度に導入したサーてVDEC におけるチップ試作を前提とし、VLSI

バ計算機は、４筐体で構成されており、１筐体を情チップ試作申込者は、各自の計算機でVLSI設計を

報発信・ライセンスサーバ、１筐体を VLSI 設計

行っても、VDECのサーバ計算機で設計を行ってもよいが、最終的にはこのアカウントを用いて【Ｗｅｂページの整備】

サーバ計算機に設計データを転送し、VDEC指定

VDECの情報発信の多くはWebを介したものとの最終検査プログラムで検証処理を行った後、なっており、また各種利用等の申し込みはすべて

VDECに対し設計データを「提出」する。

Webによるものを原則としている。Webページのまた、セミナー用ワークステーション 25 台は、構成は図2.2の通りで、それぞれの申し込み、提供

VDEC開催のセミナーのうち東京会場で開催され情報の内容に応じてアクセス制限を行っている。

たものに用いるほか、設計関係の授業・演習、およ詳細は第６章「付録」を参照されたい。

びVLSIの設計のために利用されている。

7【教材の整備】
VLSI設計法の教材整備では、平成９年度に作成

うとともに、新たに「マクロセル作成のための自習

した「論理合成・シミュレーション検証（上流設

教材」の作成を行なった。本年度からは、これらの計）」「セルベースによる自動配置配線（中流設計）」

教材はすべて電子的に配布することとし、全国の「会話型設計（下流設計）」の教材を、CADツール

教育関係者が研究・教育目的に自由に改定再配布のバージョンアップにあわせて内容の更新を行なが出来るようにした。

2．2．ＣＡＤソフトウエアの整備

8

平成８年度に導入されたCADソフトウエア（表用した運用形態となっている。ライセンス数は2.1）は、図2.3に示す全国地域拠点校10箇所にラCADの項目ごとに500から1000程度のフローティ

イセンスサーバを設置し、各大学の利用者が最寄

ングライセンスとなっており、全国の大学・高専にりのライセンスサーバにおいて認証を行うことでおいて教育・研究目的に限り利用できるよう制限

CADツールが利用できるようなネットワークを利を行っている。

VDECのCADの利用、および後述のチップ試作の利用のためにはあらかじめユーザ登録が必要となっているが、これまでVDECに利用登録している全国教官数およびその所属する大学数およびCADの利用申請があった研究室（教官）数の推移
は図2.4の通りである。

9【ＣＡＤソフトウエア利用状況】

10

平成10年度までのCADツールの利用状況の推わかる。ただし、97年度は拠点校のライセンス認移を図2.5に示す。なお、図2.5は東大および拠点証数の調査を行っていないことや、ツールによっ

校のライセンスサーバが認証を行なった回数で、て認証方法が異なるためツール間の利用頻度の比

申込数だけでなく利用実績も増大していることが較は単純には行ななうことは出来ない。

【セミナー開催状況】
平成10年度には９月および２、３月に、東京、名研究会などでは聞くことの出来ないチップ設計上

古屋、金沢、広島、東北の各地区でCADツール利の苦労した点、失敗例とその解決策などの情報を用法・ライブラリー利用法のセミナーを企画実施

共有することで、互いの親睦を深め、大学間・研究した（表2.2）。また、12月には本年度からの新た室間の連携を深めることを目的としており、平成な試みとして、各大学の教官および企業の一線の10年９月５−６日にかけて九州大学および志賀島設計者を講師として、社会人向けのリフレッシュ

休暇村において開催され、72名参加という盛況でセミナー（表2.3）を開催したほか、９月に大学若あった。また、本フォーラムは平成11年度以降は

手教官・学生を対象としたVDEC LSIデザイナー

IEEE/SSCS/Tokyoの後援が予定されている。まズフォーラムを実施している。デザイナーズ

た、日本学術振興会第165委員会が主催する「VLSI

フォーラムは平成９年度に続き２度目の開催で、設計・夏の学校」への協賛も行ない、こちらも120

大学若手教官・学生が互いの研究成果だけでなく、名参加という盛況であった。

11

12

2．3．ＶＬＳＩチップ試作状況
図2.6はVDECおよびそれに先行する通産省のパに平成10 年度には日立製作所が加わったことで、イロットプロジェクトでのチップ試作数の推移を

試作品種数、試作面積ともに依然として増加傾向示したものである。

にある。これらとは別にLPGA(レーザでプログラ

図2.6(a)は設計されたチップ数の増加傾向を示し

ムするゲートアレイ)の試作も始まりつつあり、平ており、図2.6(b)は設計面積の増加傾向を示してい成８年度から平成９年度にかけて、先駆的に3大学る。平成６，７年度（1994, 1995年度）のパイロッが設計試作をおこなっている。

トプロジェクトでは，ファウンドリはNEL１社でまた、図 2.7 にこれまでに試作に参加した教官あったが，平成８年度（1996年度）のVDEC発足

数、大学数の推移およびその累計を示す。この図よ後，日本モトローラが協力を開始し、平成９年度

り、すでに100を越える教官がチップ試作を行なっ（1997年度）からはこれにロームが加わった，さらていることがわかる。

13(a)チップ数／設計されたチップの数(b)チップ面積／設計されたチップの総面積

また、チップ試作に必要な設計規則等の試作会社

以下、平成10年度のチップ試作概況、ライブラ

固有の機密情報にアクセスするための「秘密保持リ整備状況、新規ファウンドリーのためのチップ契約」締結教官数はNELが51名、日本モトローラ

試作テストラン、IP 開発のためのテストランの実が79名、ロームが71名、日立が18名となっている。

施状況を述べる。

【平成 10 年度チップ試作概況】
平成10年度は表2.4に示す日程でチップ試作を行った。チップ試作の参加者・試作の内容は、第514章のチップ試作者報告を参照されたい。

【ライブラリ整備状況】
２．２節で述べたVDEC提供のCADソフトの中業を行ってきている。現状ではVDECにおける各に、ライブラリ生成ツールが含まれており、これをプロセスの試作において使用可能なライブラリは利用して平成８年度から順次ライブラリー整備事

表2.5に示す通りとなっている。

15

【新規プロセスのためのチップ試作テストラン】
平成11年度から予定している日立製作所のチッ

内容は表2.7, 2.8に示すとおりである。なお、本テプ試作サービス開始に先駆けて、平成10年度にセストランの試作内容に関しては第5章チップ試作結

ルライブラリの整備、設計手法の整備のためのテ

果報告も併せて参照されたい。なお本プロセスはストランを実施した。テストランは表2.6に示す日

平成11年度以降は短TATのゲートアレイに特化し程で行われた。本テストランの参加者および試作て実施することを予定している。

日

時

内

容

平成10年６月24日 日立製作所デバイス開発センターにおいて試作の進め方についての打合せ
平成10年７月３日

設計規則受領・守秘契約取り交わし

平成10年７月15日 設計規則等の詳細打合せ
平成10年８月３日

チップサイズ、パッケージおよび試作の流れに関する打合せ

平成10年８月20日 ゲートアレイ等のセル情報受領
平成10年９月14日 設計関係の最終打合せマスク関係の打合せ
平成10年10月下旬 セルベース設計用上流ライブラリのユーザへの展示
平成10年11月26日 設計および、設計後のアクセサリ組み込みなどに関する打合せ
16

平成10年12月中旬 セルベース設計用配置配線ライブラリの開示
平成11年１月上旬

ライブラリのApolloXO対応

平成11年１月22日 設計締切
平成11年
1月22日〜2月5日

東大でのIOデータのはめ込み、データの検証

平成11年
2月5日〜2月22日

日立製作所におけるGDSデータの検証、東大でのデータ修正、マスク変換

平成11年
2月22日〜4月下旬
平成11年５月上旬

マスク作成、チップ製造
チップ納品

17

【IP開発のためのチップ試作テストラン】
平成10年度は、前述の新規プロセスのためのテ2.10の通りで、検証が終わり次第成果が公開されストランに加えて、大学における設計の効率化・ることを期待している。なお、本テストランの試設計再利用の促進を目指したI P / マクロセル開発

作内容に関しても第５章チップ試作者報告も併せのためのテストランを、ローム0.6μmプロセスをて参照されたい。

用いて行なった。参加者および試作内容は表2.9,

18

第３章

研究報告

3．1．研究室構成員（平成 10 年度）
鳳・藤島研究室
鳳

紘一郎

教授

中島

祐介

学部４年（現在大学院浅田研究室）

藤島

実

助教授

藤田

隆史

学部４年（現在大学院鳳・藤島研究室）

北澤

清子

助手

増田

太郎

学部４年（現在大学院吉岡研究室）

韓

小逸

助手

出原

優一

学部４年（現在大学院濱田研究室）

辻田達男

博士３年（現在ザイン）

村上義則

受託研究員（日産）

天川修平

博士２年（現在ケンブリッジ大学へ留学中）

宋義男

研究員（現在韓国）

福岡哲也

修士２年（現在日立製作所）

大内真一

修士２年（現在鳳研究室博士課程）

平本研究室

相原祐一郎

修士１年

平本

俊郎

助教授

木庭

優治

修士１年

更屋

拓哉

技官

松浦

研

修士１年

施

毅

今村

晃

学部４年（現在大学院鳳研究室）

アマリア・ガルニエ中澤仁章

学部４年（現在大学院小田研究室）

トラン ゴック デュエト 博士３年（現在NTTドコモ）

林

勇樹

学部４年（現在通産省）

石黒

仁揮

平林

雅之

学部４年（現在大学院桜井研究室）

高宮

真

大口

康弘

研究員（日立製作所）

犬飼貴士

修士２年（現在平本研究室博士課程）

間島秀明

修士２年（現在平本研究室博士課程）

高橋

信義

修士１年

浅田・池田研究室

外国人研究員

博士３年（現在東芝）
博士２年

浅田

邦博

教授

小宇羅

池田

誠

講師

安田

有里

修士１年（中央大学からの研究生）

鄭

若丹彡

助手

永田

英次

学部４年（中央大学からの研究生）

鈴木

真一

技官

王

海寧

研究生

青柳

稔

博士３年（平成10年10月卒業，現在日産）

伊藤浩

博士３年（現在東京大学VDEC助手）

三堂

哲寿

喬

健

博士２年

山下

高廣

博士２年

小松

聡

博士１年

瀬戸

謙修

修士２年（現在浅田研究室博士課程）

根塚智裕

修士２年（現在浅田研究室博士課程）

青木

秀行

修士１年

星野

将史

修士１年

博士３年（現在Avant! ）寛

外国人研究員

修士１年

19

羽路研究室 （横浜国立大学）
羽路

伸夫

助教授

ポンケオ・チャンタマリー

博士３年

新居

尚憲

修士２年（現在日立ソフトウェア）

西尾正裕

修士２年（現在日立ソフトウェア）

荒川太郎

助手（現在講師）

高林

俊介

修士１年

安藤

太郎

学部４年（現在大学院羽路研）

石橋

崇

海野

直久

学部４年
学部４年（現在大学院羽路研）

加藤紗和子

学部４年（現在日立ソフトウェア）

渡辺

充剛

学部４年

毛利

重信

学部４年

李

相國

研究生（ソウル市立大学大学院）

小谷研究室
小谷

光司

助教授

（東北大学工学部の大見研究室と共同で研究）
20

家田研究室
家田

信明

客員教授

（NTTエレクトロニクス（株））3．2．研究概要
鳳・藤島研究室
１．極限集積システムのハード･アーキテクチャ

1. Hard Architecture for Ultimate VLSI

鳳紘一郎, 藤島実, 韓小逸, 大口康弘, 平林雅之

K. Hoh, M. Fujishima, X.-Y. Han, Y. O'guchi, and
M. Hirabayashi

集積回路の高密度化に伴い，システムレベルでの信頼性

Regarding VLSI as the multi-layered system with compositeを確保することが重要な課題となる．我々はVLSIを，シリmaterialsincludinginterconnectionandinterlayerdielectrics,

コンだけでなく配線，層間絶縁膜の複合材料から成る積層

theapproachwithmaterials,hardwareandsystemdescriptions

系としてとらえ，ハード面とシステムレベルの特性を一体

unified is of great importance. This year, spatial distributionとした検討を行っている．本年度は赤外線温度測定装置を

andtemporalchangesoftemperature wasmeasuredwiththe

用いて，我々が試作したCMOSリングオシレータを動作さ

IR thermometer for the CMOS ring oscillator we have fabri-

せた時の温度分布と時間変化の測定に着手した．また光にcated. Besides, the chip including light receiver circuit was de-よるクロック供給の実験を行い，クロック用受光回路がsigned for the optical distribution of clocks and its operation at

600MHzで動作可能であるとの見通しを得た．

600MHzwasexperimentallyobserved.

２．シ ョ ッ ト キ ー 接 合 ソ ー ス ･ ド レ イ ン を 用 い た

2. SOI MOSFET with Schottky-Contact Source/Drain

SOI MOSFET

K. Hoh, M. Fujishima, T. Fukuoka, K. Matsuura, and N. Nakazawa

鳳紘一郎, 藤島実, 福岡哲也, 松浦研, 中澤仁章
極限的な短チャネル化を目的としてソースとドレインに

MOSFETs on SOI utilizing Schottky contacts at their source

ショットキー接合を用いたMOSFETの開発を行っている．

anddrainweredevelopedaimingtherealizationofultimately

ソース，ドレインをTiシリサイドによるショットキー接触

shortchannellength.Tisilicidewasusedforsource/drain andとして高抵抗p-SiのSOI基板上でNiゲートによるpチャネ

p-channel devices were fabricated with Ni gate while Cr gate

ル形とCrゲートによるnチャネル形の動作を実現させ，同realized n-channel. This promises the fabrication of CMOS by一基板上でウェルなどを要さずに，ゲート金属を使い分け

simplyselectinggatemetalsonthesamesubstrate withoutin-

るだけでCMOSが構成できる見通しを得た．

troducingwellstructure.

３．カオス集積回路

3. Integrated Chaos-Generating Circuits

鳳紘一郎, 藤島実, 北沢清子, 辻田達男, 相原祐一郎, 今村晃

K. Hoh, M. Fujishima, S. Kitazawa, T. Tsujita, Y. Aihara, andA.Imamura

前年度に引き続きCMOSカオスマルチバイブレータの試

Amongthechaos-generatingcircuitsofcompactstructurewe

作と解析を行い，実測のローレンツプロットを回路の動作

have developed, the operation of the CMOS chaos

によって正確に説明できる理論式を得たほか，この素子をmultivibrator (CMV) was analyzed in detail and the equation

結合した場合の動作の検討に着手するとともにランダム信

whichaccuratelyexplainedtheexperimentalLorenzplotwas

号源としての特性をも評価した．またパイプライン型ADコ

established. The characteristics of the random signal source

ンバータを，各段ごとの反復一次元写像（ベルヌーイシフト

usingCMVwasexperimentallyexaminedandthecoupledop-形）によって時系列カオスを発生する回路として捉え、カオ

eration ofCMVs was also investigated. Besides, the chaos-gen-

スが持続する条件と写像関数のパラメータ，さらにAD変換

eratingnature ofthepipelinedAD converterwasstudied.The

精度との関係を検証して，カオス持続の成否によって判定

relationship between the sustainability of chaotic output, the

しながら変換精度を向上させる回路調整法のアルゴリズム

shapeofthereturn-mapfunctionandtheconversionaccuracyを提唱しその効果を実証した．

as an AD converter was clarified. Based upon this, the algorithmofadjustmentofthepipelinedADconverterforthemaximumconversionaccuracywasdemonstratedwhichutilizedthe
sustainability of the chaotic output as monitor.

21

４．マイクロヒューマンセンサー

4. Micro Human Sensor

藤島実，鳳紘一郎，木庭優治

M. Fujishima, K. Hoh, and Y. Kiniwa

健康の維持管理に用いるための，心拍・体温などの情報を

Micro sensors for long-term recording of the human informa-

長期間記録するマイクロセンサーの研究を行っている．小tion such as heart rate and body temperature are studied in or-型バッテリーと半導体メモリーを用い長期間記録するため

der to monitor human health. Low power as well as highcom-には，データの高圧縮率だけでなく低消費電力が要求されpression are required for a long-term recorder using a small

る．我々は、身体情報の中で急激に変化する情報が特に重要

battery and a semiconductor memory. Since rapid and large

であることに着目し，重要度の低い小さな揺らぎの中からchange in the body information is more important than slow

急激な変化点を抽出するアルゴリズム，Band Runlengthandsmallone,wehaveproposedanewalgorithm,namedBand(BRL)コーディングを考案した．BRLでは，平均値を算出

Runlength (BRL) coding, which extracts large change from

するデータ数を2のべき乗に限定することにより，消費電力

small fluctuations in the input signal. Neither multiplier norを増加させる乗算および除算の必要がない．0.6μmCMOS

divider consuming much power is necessary in BRL because

プロセスを用いて試作したチップでは，400kHzのクロック

the number of data to calculate section average is restricted to

周波数においてわずか30μWの消費電力を実現できる．

the power of two. The fabricated chip for BRL coding using
0.6μm CMOS process consumes only 30μW at 400kHz clock
frequency.

22

５．単電子エレクトロニクスの応用

5. Application of Single-Electron Devices and Circuits

藤島実，鳳紘一郎，天川修平，大内真一，林勇樹

M. Fujishima, K. Hoh, S. Amakawa, S. O'uchi, and Y. Hayashi

単電子トンネリングの応用に関してデバイスと回路の両

Adevicemodelofthesingle-electronmemorywasformulated

面を考慮に入れつつ研究を行っている．本年度は単電子メ

withtheimage-chargeeffecttakenintoaccount.Theexactcal-

モリについて，鏡像電荷の効果を考慮に入れたデバイスモ

culationwasconductedincorporatingthedynamicalchange

デルの定式化を行い，またトンネル障壁のポテンシャル形

of the tunnel barrier. This provided the correct description of状の動的変化を取り入れた計算法を確立して，従来提唱さthefeaturesofhithertoproposedcircuits.Detailedanalysiswas

れているいくつかの回路の正しい動作を明らかにした．さ

made regarding to the effects of channel- and tunneling resis-

らに単電子メモリのうちフラッシュ型ならびに直接トンネtance on the read/write and retention times of the direct-tun-

ル型について動作の解析を厳密に行い，特に後者について

nelingmemory.

は読み書き時間と保持時間がチャネル抵抗ならびに蓄積
ドットへのトンネル抵抗で決定される様相の解析を行って，動作条件を明らかにした．

６．
集積回路による量子コンピューティングのエミュレーション

6. Emulation of Quantum Computing by Using Integrated

藤島実，鳳紘一郎，大内真一，天川修平

Circuits
M. Fujishima, K. Hoh, S. O'uchi, and S. Amakawa

量子状態の重ね合わせと干渉を利用して大規模な因数分

Quantumcomputingisanovelcomputationschemethatisex-

解やファイル検索を多項式時間で実行できると期待されて

pectedtoexecutelargevolumecomputationsuchasfactoring

いる量子コンピューティングを，工学上現実的なハードwithin a polynomial time by using the superposition of quan-

ウェアで実現する道を探るために，フーリエ変換回路を用

tumstatesandtheirinterference.Toseekthewaytorealizethis

いて量子ビットを周波数スロットに割付け，周波数領域でbyusingpresent-dayVLSIs,anemulationenginewasproposed

状態の重ね合わせとユニタリ変換を実行するエミュレー

whichexecutedsuperpositionofstatesandtheirunitarytrans-

ション方式の検討を行っている．

formation by Fourier-transforming them into frequency domain.

浅田・池田研究室
１．SOI MOSFET及びGTBT パワーデバイスの検討

1. Studies on SOI MOSFETs and GTBT Power Devices

浅田邦博, 伊藤浩, 村上義則

K. Asada, H. Ito, and Y. Murakami

SOI MOSFETのサブスレッショルド係数に着目し，膜厚Wehavedevelopedamethodonextractingdeviceparameters

及びキャリア濃度等のデバイスパラメータを同定する手法をof Fully-Depleted SOI MOSFETs using sub-threshold slope

検討した．

factorversusbackgatevoltagecharacteristics.Weexplained

サブスレッショルド係数のバックゲート特性において、完

thevalleyfeatureofthecharacteristicscurveespeciallyinFD-

全空乏型SOIデバイスに特有な谷状の特性を示すことを明SOI MOSFETs.

らかにした．

The extracted parameters by our method has a good agree-

断面TEM観察の結果，サンプル間の膜厚揺らぎを含め本

mentwithTEMobservationresultsevenwhentherearefluc-

手法による同定結果が妥当であることが確認された．
フィッ

tuations of film thickness of SOI layer and buried oxide layer.

ティング誤差解析による本手法の妥当性の検討も行った．

Wealsodiscussedtheaccuracyofthefittingresultswhichhave

GTBT(Grounded-Trench-MOSassistedBipolar-modeFET)

verysmallfittingerrors.

という新しいパワーデバイスを提案した．
この素子はノーマ

GTBT(Grounded-Trench-MOSassistedBipolar-mode FET)

リオフ型の新型高耐圧パワー素子で，オン抵抗の低さ，ス

isa novelhigh-voltagepowerdevicewhichhasa lowon-state

イッチングの高速性という点でIGBTなど既存のデバイスを

resistance and a high switching speed compared with other

凌駕し，高温環境でもこの特性は劣化せず，安全動作領域もdevices.

広い．GTBTは単位セルが複雑な立体構造をしており，各部

GTBT is a current-driven type like BJT, and has a high cur-

分の寸法・距離が特性に大きく影響する事を解析的および，

rentgain.

デバイスシミュレーションにより明らかにした．また，移動We have found that the main effect comes from the complex

度など物理定数の結晶方位依存性も特性に影響を与えること

3D-geometryofGTBTcellbyanalysesandsimulations.How-を確認した．

ever, the experimental results are still two times higher thanthose from calculations. The rest major effect is supposed tocome from the anisotropicality of the carrier mobility or lifetime.

２．VLSI 中の信号線・電源線の最適化

2. Interconnections and Power Supply Line Optimiza-

浅田邦博, 伊藤浩, 青柳稔, 三堂哲寿, 青木秀行, 中島祐介

tion in VLSIK. Asada, H. Ito, M. Aoyagi, T. Mido, H. Aoki, and Y.
Nakashima

多層配線における容量行列を直接抽出するテスト構造を

We have been studying a test structure for direct extraction of

提案した．本テスト構造では，各容量に流れ込む電流を直接

componentcapacitancematrixforthemulti-layerinterconnec-

測定することが可能であるため，誤差の要因となる測定値

tions. With this new method, component capacitance can beから容量値を導く演算を必要としない．測定と検証の結果，

directlyobtainedfromthemeasurementdatawithoutanycal-

本手法はフェムトファラッドオーダーでの測定が可能であ

culationwhichmaycausethedegradationofsignificantdigits.

ることが示された．

As a result, we are able to measure components capacitance

相互接続配線内の信号伝送における誘導要素の影響に関matrix with a precision of femto-farad order.

して，表皮効果を考慮した評価を行い，表皮効果が出現する

Moreover, we have evaluated the magnitude of inductive ef-

高周波においては，自己インダクタンスが線路インピーダ

fects onpropagation delay inVLSI systemwith taking skin ef-

ンスの支配要因になり，表皮効果はその2次的効果としてのfect into account. As a result, we conclude that in such a high

効果に留まることを明らかにした．

frequencyoperationasskineffectappears,inductancewillbe-

複数のトランジスタが同時に遷移することによる，電源

comethedominantfactorofinterconnectioncharacteristicim-

電流の変動が，電源線の抵抗成分RIやインダクタンス成分

pedancewhileskineffectwillplayasecondaryrollindelaytime

L(dI/dt)といった電源電圧変動をひき起こす．
この変動によcharacteristics.

り，論理エラーや信号伝搬遅延の増加といった問題が生じ

Currentchangesinsimultaneousswitchingtransistorswillcause

るため，設計の段階で電源電圧変動を抑制する必要がある．

voltage fluctuationnoise inpower supply line, which may de-

電源電圧変動を解析するにあたり，電源線で発生するノイ

stroy the logical informationormay increase the signal delay.

23

ズを測定するためのチップを設計試作し，測定により電源

We designed and fabricated the chip to measure the simulta-

線の電圧を，時間分解能2ns，電圧分解能20mV以下で測定

neous switching noise on power supply line. We used voltage

できることを確認した．

comparatorcircuitandmeasured thevoltageofpowersupply
linecomparingwithareferencevoltage.Testofthechipshowsthatitcouldmeasurethevoltageofpowersupplylinewith 2ns
timeresolutionandless than20mVvoltageresolution.

24

３．パストランジスタを用いた回路方式の検討

3. Circuit technique with Path-Transistors

浅田邦博, 山下高廣, 増田太郎, 宋義男

K. Asada, T. Yamashita, T. Masuda, and E.N. SongnMOSトランジスタをスイッチとして使うパストランジ

WehavebeenstudyingonextendedCPL(Complementary

スタ回路は低消費電力と高速化の可能性が期待されている．

Pass-transistor Logic) for lowpower and highspeed logic. The

パストランジスタ回路の信号電圧回復回路としてセンスア

advantageofCPLisknownasacircuitwithlowhardwarecost

ンプを用いた回路において，キャパシタを介してパストラ

and small input capacitance due to the fact that PMOS is elimi-

ンジスタとセンスアンプを接続した回路を提案する．演算nated in the logic of the CPL.

毎にパストランジスタ回路の各ノードをGnd にディス

However, CPL circuit also has disadvantages, such as a slow

チャージすることで低振幅を保ち，パストランジスタのVgs

pull-up speed and a large power consumption at pull-up sta-

電圧を確保することでトランジスタのgmの高い領域のみでtus. In this study, a method for reducing the delay time is pro-

動作させる．

posed.

一方，
センスアンプは感度の高い1/2 Vdd付近にて動作さ

In CPL, we use transistors in series from Source to Drain. How-せるため，キャパシタにて電位レベルを変換し信号電位のever, using long series transistors decreases the pull-up speed

み伝達させる．このキャパシタはセンスアンプが動作する

at the outputs. Thus, in case of the conventional CPL with

際にパストランジスタの負荷を軽減する役割も果たす．こCMOS inverters, number of the series transistors is limited byのキャパシタにはトランジスタのゲート容量を用いた．

about four for high speed operation.

提案回路を用いた8bitパリティージェネレータ回路の試

Conventional CPL adder has CMOS inverters as sense ampli-

作を行い，測定結果から，従来のCMOS回路より約1.7倍

fiers at each stage. We have proposed a new circuit of sense

速く動作することを示した．また，提案回路は電源電圧が低amplifier forlow power and high speed adder.

下した場合にも高速に動作することが分かった．

In this circuit, a sense amplifier is placed every several CPL
addersintheadderchaininordertoamplifysignals withsmall
swing,while it is placed in each adder in the conventional CPL
adder chain. This sense amplifier has two CMOS inverters
whoseinputsareconnectedtotheother'soutputs,andthevoltage of one node goes high when the another goes low.

４．スマート画像センサの研究

4. Studies on Smart Image Sensors

浅田邦博、根塚智裕、星野将史, 藤田隆史

K. Asada, T. Nezuka, M. Hoshino, and T. Fujita

センサ面上に信号処理回路を集積したイメージセンサの研We have been studying on image sensors with processing ele-

究を行っている．センサ面上に，画素並列もしくは，列並列に

ments.

信号処理回路を配置することにより，高速な画像処理を実現

Images are processed at high frame-rate with pixel-parallel orする．このような，画像センサは「スマート画像センサ」と呼column-parallelprocessingimagesensors,whicharesocalled

ばれている．

"smart sensors".

スマート画像センサの一つとして、
動きベクトル検出２値

We developed a kind of image sensor for motion vector detec-

画像センサを試作した．
動きベクトルの検出は前のフレーム

tion,whichisrealizedbycomparingtheimageofpreviousframeの画像と現在のフレームの画像をブロックマッチングするこ

and current frame. The image of the previous frame is shiftedとにより実現する．
センサアレイ内に構成した２次元シフト

bythe2-Dshift-registerinsensorarrayandcomparedwiththe

レジスタにより画像のシフトを行い，画素並列に配置した

image of the current frame by XOR circuit in each pixel. The

XOR回路により画像の比較を行う．画像の差分がもっとも

motionvectorisdeterminedbyfindingthelocationofshiftwith

小さくなる位置を検索することにより動きベクトルを検出す

minimum difference. This sensor can vary the block-size andる．
このセンサでは対象のサイズに合わせたブロックサイズ

the search area of motion vectordetectionflexibly.

や，
速度に合わせた動きベクトルの検索範囲を設定すること

3-D scan systems can be applied in fields such as computer vi-が可能であり，高い柔軟性を持つのが特徴である．

sion, robot vision, computer graphics and so on.

三次元計測システムはコンピュータビジョン，
ロボットビ

Intheseusage,highspeedand flexibilityarenecessary.

ジョン，CG等の多くの分野での応用が考えられ，高速性とIn thisstudy, we have designed a smart image sensor thatcan

柔軟性を備えた三次元形状入力装置の開発が必要である．

access desired portion in the image area flexibly. We use this

本研究では，
任意の矩形領域に対してブロックごとアクセ

smart image sensor as the position detector of the laser spot in

スを行うことが可能なスマート画像センサを設計試作した．

3-Dscansystem.Thesystemscansanobjectusingalaserbeam

レーザースポットの高速ポジションディテクタとしてスマー

and locates the laser spots on the surface of the object. The sys-

ト画像センサを用いる．対象をレーザースキャナで走査し，tem obtains the 3-D information of the object using the rela-

対象に当たったレーザーのスポットの位置を連続的に特定

tionship between the position of the laser device and the posi-

し，
センサとレーザーの位置関係から対象の三次元情報を取tion of the laser spot in the image plane. The system accom-

得する．
スマート画像センサによりスポットの位置の特定をplisheshighspeedandaccuracyin3-Dmeasurementbylocat-

高速かつ高精度に行い，システムの高速化，高精度化を図る

ingthe laser spotsquickly and accurately.

点がこのシステムの特徴である．

５．プロセッサシステムの高速化に関する検討

5. Studies on High-Speed Processors

浅田邦博, 池田 誠, 鄭若丹彡 , 小松聡, 出原優一

K. Asada, M. Ikeda, R. Zheng, S. Komatsu, and Y. Idehara

将来のシステムチップにおけるデータ転送のスループッ

Wehavestudiedonvariousdatacompressionencodingmethod

ト向上を目指して，様々なデータ圧縮符号化手法について，

of future system chips, in terms of improving throughput of data

データ圧縮率，回路規模，レイテンシなどの面から比較，検transfer.Wehaveevaluatedsomeencodingmethodsintermsofcom-

討を行い，システムチップに適したデータ圧縮手法の指針

pression rate, design size and latency, and indicated the data com-を示した．また，チップインタフェースを含むバスにおけるpression method whichis suitable for systemchips. Furthermore,

消費電力削減方式として，従来から提案してきた適応型

we improved the adaptive code-bookencoding method, which is

コード帳符号化方式について，一般的なバスに適合できる

proposed for low power chip interface, so that this method was

ように符号化アルゴリズムに改良を行い，その際の消費電

adapted forgeneral bus. We also

力削減についての検討を行った．

evaluatedthepowerreductionwiththeimprovedencodingmethod.

データ圧縮，画像認識等において重要である最小距離検

Wehavestudiedtime-domainminimumdistancedetector,which

出回路方式として，時間領域方式の検討を行い，汎用の

canbeappliedtodatacompressionandimagerecognition.

CAMの試作を行った．

WehaveimplementedageneralpurposeCAMtestchipusing

マイクロプロセッサやDSPなどの演算処理を中心とする

theminimumdistancedetector.

ハードウェアにおいて，システム全体の性能に影響を与えIn dataprocessing usage such as microprocessor and DSP, adder is

る基本ユニットは加算器である．新たに提案した終了予測

theunitwhichcanconsequentlyinfluencethesystem

加算器では，キャリーの伝搬パスを中断せずに演算を実行

performance.Thenovelcompletionpredictionadderwedesigned

し，加算動作が終了次第完了信号を出すため，入力データに

take advantageofcarrysignalsfromtheoperands tocalculatethe依存する平均動作速度を実現できる．本加算方式は、高速ク

operationtimewithoutinterferingwiththeadditionspeed.

ロックで駆動されるシフトレジスタを用い，加算操作と並Toimplementthis,ashiftregisterdrivenbyahighfrequency

列に，最大連続キャリー伝搬距離から演算終了時間を予測

clockisutilizedtocalculatetheoperationtimefromthemaximum

し，完了信号を出力する．本方式では、従来設計した終了検

successivecarrysignallength.Asaresult,averagecaseoperationspeed

出加算器と比べより速くかつ正確に演算終了時間を計算でisachievedagainsttheworst-casespeedinconventionalsynchronous

き，従来の同期式RCA，BCLAよりそれぞれ66%，20%のcircuits. The adder, which is designed based on RCA and BCLA,

平均演算速度が向上することが分かった．

getsa66%and20%averagecasespeedimprovementrespectively.

25

６．FPGA 向け論理合成手法およびSPFDを用いた論理最6. Logic Synthesis for FPGA and Logic Optimization

適化手法の検討

using SPFD

浅田邦博, 鈴木真一, 喬健, 瀬戸謙修

K. Asada, S. Suzuki, J. Qiao, and K. Seto

論理合成の中の関数分解は，従来共有関数の抽出とテク

In logic synthesis for FPGAs, functional decomposition is an

ノロジマッピングの二段階で行われている．FPGA向け論

effective technique to make feasibility of given networks. Es-

理合成では，これらの関数分解を同時に行うことで効率向

pecially,multiple-outputdecompositiontechniquewhichcom-

上が可能となる．ここでは、各出力関数の間での共有関数を

binesthestepofcommonsub-functionextractionandthestep

最大に抽出するため，多関数分解におけるλ集合の選択、多oftechnology-mapping,isconsideredapromisingapproachto

出力関数の分割，及びグローバルα関数のエンコーデング

FPGAs-specificlogicsynthesis.

の手法を検討している．

We are studying on the problems of λ set selection, multiple-

識別対集合（SPFD）とは，山下らによって新しく発見さoutputpartitionand globalαencodingforsharingmorecom-

れた論理回路変形における自由度の指標である。ここでは，monsub-functionsamongthemultipleoutputs.

識別対集合による最適化手法を，マッピング後のスタン

SPFDs(SetsofPairsofFunctionstobeDistinguished)isanewly

ダードセルのネットリストに適用した．与えられたブーリ

found flexibility to change logic circuits by Yamashita et al. In

アンネットワークの各ゲートに対し，識別対集合を適用しthisresearch,weinvestigatedtheeffectivenessofoptimizationて、そのファンインを除去，または他の配線と置き換えるこ

usingSPFDsovercircuits that aremappedtologiccellsinstan-とによって，回路の面積と遅延を改善することを試み，山下

dard cell libraries.

らによるFPGAへの適用結果との比較を行うことで，スタGiven a boolean network, we take each gate in it and try to

ンダードセルに対する識別対集合の最適化の効果をに関す

remove its fan-ins or to replace them with other gates using

る考察を行った．

SPFDs for optimizing area or delay. In this research, we comparedourresultwith thatofFPGAsandconsideredthewayof
improvingtheresult.

26

平本研究室
１．0.5V動作超低消費電力MOSFET（しきい値制御デバイス）

1. Extremely low power MOSFET operating at 0.5 V

高宮真，小宇羅寛，平本俊郎

M. Takamiya, H. Koura, and T. Hiramoto

VLSIには低消費電力化が強く要求されており，15年後にLow power operation is essential for VLSI devices. It is pre-は電源電圧が0.5V以下に低下することが予測されている．

dictedthat theoperationvoltage willbereduceddownto0.5 V

動作電圧0.5Vではしきい値電圧も低く設定必要があり，スin 15 years. In 0.5 V operation, the threshold voltage should be

タンバイ消費電力と高速性を両立させることは極めて困難とvery low and it will be very hard to attain both high speed andなる．本研究では，動作時とスタンバイ時でしきい値電圧を

lowstand-bycurrent. Inthisstudy,we investigatetheoptimal

変化させることにより両者を両立させる方式について，
デバ

deviceparametersforthevariablethresholdvoltageschemes.

イスサイドから研究を行っている．これまでに，ゲートとボ

We have proposed electrically induced body (EIB) dynamic

ディを接続したDynamic Threshold MOS (DTMOS)で，
基板

threshold MOSFET (DTMOS) where the body effect factor is

バイアス定数を極めて大きくできるElectrically Induced Body

extremely high. The large voltage is applied to the SOI sub-(EIB) DTMOS構造を提案した．SOI基板に電圧を印加する

strate to induce carriers and the body region is formed in the

ことによりSOIバック界面に電荷を誘起しボディを形成すback interface. Highperformanceoperationhasbeendemon-

る．
本デバイスの有用性を実験とシミュレーションにより実stratedbyexperimentsandsimulation.Thisideawaspresented

証した．この成果は，1998 年の国際電子デバイス会議

in 1998 International Electron Devices Meeting (IEDM). The(IEDM)において発表を行った．一方，ウェル電位を制御す

optimal device conditions are also investigated for variable

ることによりしきい値電圧をコントロールするVariable

thresholdvoltageMOS(VTMOS)wherethethresholdvoltage

Threshold MOS (VTMOS)について，スタンバイ電流を抑え

is controlled by well potential.

つつ最も性能を向上させるための基板バイアス定数とウェル電位の最適条件を検討している．

２．不純物の統計的ゆらぎ

2. Statistical impurity fluctuations

安田有里，高宮真，平本俊郎

Y. Yasuda, M. Takamiya, and T. Hiramoto

デバイスの微細化に伴い，チャネル空乏層中の不純物数

As the device size is scaled down, the number of impurity at-が減少するため，統計的な不純物数の揺らぎによりデバイ

omsinchanneldepletionlayerisreducedandtheimpuritynum-

スのしきい値電圧ばらつきが増大することが予測されていber fluctuations are enhanced, thus enhancing the threshold

る．また，デバイス中の不純物数が同じでも実際には不純物

voltagefluctuations.Evenwhenthechannelimpuritynumberの分布は一様ではなく，不純物が存在する位置によってもisthesame,thresholdvoltagewillbefluctuatedbytherandom

しきい値電圧はばらついてしまう．本研究では，SOI

impurity position distribution. In this study, the effects of the

MOSFETについてシミュレーションを行い，しきい値電圧

numberfluctuationsandpositiondistributionareseparatedin

ばらつきにおける不純物の数と位置の効果を分離すること

the simulation, and the influence of position distribution has

により，不純物の位置の効果が微細化とともにどのように

been investigated. It is found that the threshold voltage fluc-

増大するかについて検討した．その結果，デバイスが適正に

tuations bythe position distribution will be larger but the con-

スケールされた場合には，不純物位置のばらつきによるしtribution ratio by the position will remain constant when the

きい値電圧ばらつきの絶対値は増大するものの，不純物数

device is properly scaled. It is also found that the effect of theの効果に対する割合は一定に抑えられることが明らかと

impurity position distribution is well explained bythecharge

なった．また，不純物位置の効果は，短チャネルMOSFET

sharemodel.

のチャージシェア係数で決定されることを明らかにした．

３．極微細MOSFET の物理

3. Physics of scaled MOSFET

更屋拓哉，トラン ゴック デュエト，平本俊郎

T. Saraya, T. N. Duyet, and T. Hiramoto

部分空乏型SOI MOSFETの最大の課題は基板浮遊効果で

One of the most serious problems in partially depleted SOIある．基板浮遊効果の代表例であるパスゲートリークにつMOSFETs is the floating body effect. We have investigatedき，過渡電流のゲート電圧依存性を測定することによりそthe mechanisms of dynamic pass leakage current. It is foundのリーク機構を検討し，バイポーラ電流よりサブスレッ

thatthedominantcurrentissubthresholdcurrentratherthan

ショルド電流の方が支配的であることを初めて明らかにしbipolar current by measuring thegatevoltage dependence of

た．一方，チャージポンピング法を用いることにより，これpass leakage. On the other hand, we have developed a new

まで困難であったSOI構造の酸化膜界面を正確に評価する

chargepumpingtechniquetomeasuretheinterfacestateden-

新手法を開発した．パルスバイアス電圧をボディに印加しsity of SOI MOSFETs. The pulse voltage is applied to the body

形状効果を抑制する．この方法により，SOI界面準位のエネ

tosuppressthegeometriccomponent. Theenergydistribution

ルギー分布および空間分布も測定可能であることを実験に

andspatialdistributionaresuccessfullymeasuredbythistech-より実証した．

nique.

４．ゲート酸化膜厚のスケーリング限界

4. Scaling limit of gate oxide thickness

犬飼貴士，平本俊郎

T. Inukai and T. Hiramoto

MOSFETのゲート酸化膜厚は性能向上のため薄膜化が進The thickness ofthe gate oxide inMOSFETsis becomingthin-

んでいるが，ゲート酸化膜厚が3nmを切るとゲートトンネ

nerforhigherperformance.However,thestand-bypowercon-

ル電流が発生しスタンバイ電流が増大してしまう．そのた

sumptionbythegatetunnelleakagecurrentwillbecomedomi-

め，ゲート酸化膜厚のスケーリング限界は1.5 - 2.0 nm程度

nant when the gate oxide is thinner than 3 nm. Therefore, it isと言われている．本研究では，極薄膜ゲート酸化膜の利点を

considered that the scaling limit of gate oxide is about 1.5 - 2.0

最大限に生かすため，回路によりゲートトンネルスタンバ

nm. In this study, we have proposed a new circuit where the

イ電流を抑制する方式を提案し，ゲートトンネル電流によgatetunnelstand-bycurrentcanbesuppressedandshowedthat

るスタンバイ電力が必ずしもゲート酸化膜厚のスケーリン

the scaling of gate oxide is not limited by the stand-by power.

グリミットを決定しないことを示した．

27

５．極微細MOSFETにおける量子効果

5. Quantum mechanical effects in very narrow MOSFETs

間島秀明，平本俊郎

H. Majima and T. Hiramoto

高濃度にドープされたMOSFETや極薄膜SOI MOSFET

It is well known that the threshold voltage increases in highly

では，キャリアの面内閉じこめにより量子効果が起こり，しdoped MOSFETs or very thin SOI MOSFETs by quantum

きい値電圧が上昇することが知られている．本研究では，極confinement effects. In this study, we have demonstrated by

狭チャネルMOSFETにおいては，キャリアが面内のみでな

experiments and simulation that the carriers are confinednot

く横方向にも閉じこめられ，さらに強い量子効果が起こる

onlyverticallybutalsohorizontallyandstrongerquantumcon-

ことを実験とシミュレーションにより実証した．実験では，

finementisattainedinverynarrowchannelMOSFETs. Inthe

チャネル長が20nm以下の極狭チャネルMOSFETを試作

experiments,nano-sizeMOSFETswithwidthnarrowerthan

し，チャネル長が10nmを切る領域で，しきい値電圧が急激

20 nm are fabricated and threshold voltage increase is clearlyに上昇することを確認した．また，シミュレーションによりobserved when the width is less than 10 nm. The numerical

狭チャネルMOSFETの電子状態を計算し，しきい値電圧のcalculationofenergystatesinnarrowchannelisalsoperformed

上昇が量子効果によるものであることを明らかにした．

anditisverifiedthattheobservedthresholdvoltageincrease isduetothequantumconfinementeffects.

28

６．シリコン単電子デバイスの物理

6. Physics of silicon single electron devices

石黒仁揮，高橋信義，平本俊郎

H. Ishikuro, N. Takahashi, and T. Hiramoto

将来のVLSIデバイスへの応用を考慮して，Siにおいて極Fabricationandphysicsofsiliconsingle electrondeviceshave

微細構造を作製し，単一電子現象の物理の探究を行っていbeenextensivelystudiedforthefutureVLSIdeviceapplications.

る．単一電子現象は，化合物半導体や金属においてよく研究

Althoughthesingleelectrondeviceswerestudiedinmetalsand

されているが，我々は当初からシリコンを材料に用いVLSI

III-V semiconductors, we adopt silicon as a material to con-への整合性を考慮したアプローチをとってきた．
現在ではシsider the compatibility with the VLSI process. Our research

リコンナノデバイスは広く研究されるようになったが，
我々

work is recognized as one of the pioneering works in this field.

の研究はその先駆的な研究のひとつに数えられる．まず，リ

A new fabrication process has been developed to fabricate sili-

ソグラフィに依らず微細なSi細線構造(線幅10nm以下)を作

con nanostructures smaller than the lithography resolution.

製するプロセスを開発した．SOI基板に異方性エッチングとThesizeisdeterminedbytheSOIthicknessbyanisotropicetch-

選択酸化を施すことにより，SOI膜厚に応じた線幅の細線構

ing. MOSFETsfabricatedusingthistechniqueshowstheCou-

造が作製される．この構造をチャネルとする極微細

lomb blockade oscillations at room temperature. We also clari-

MOSFETを試作し，室温においてクーロンブロッケード振fied that the quantum mechanical effects in dots play an im-動の観測に成功している．また，高温で動作するシリコン単

portant role in transport of single electron transistors operat-

電子デバイスでは，
シリコンドットにおける量子効果が重要

ing at room temperature. We have proposed a new single elec-な役割を果たすことを明らかにし，
量子効果による特性のばtronstructureswherethecharacteristicsfluctuationsduetothe

らつきを補償する新しい単電子デバイス構造を提案した．
こ

quantumeffectsarecompensated.Theseresultswerepresented

れらの成果は1998年の国際電子デバイス会議(IEDM)においin 1998 International Electron Devices Meeting (IEDM). Theて発表を行った．
シリコン極微構造においてシリコンドット

formation mechanisms of silicon dots in nano-size MOSFETs

が自然に形成される機構についても検討を行った．

are also discussed.

７．シリコン量子ドットのデバイス応用

7. Applications of silicon quantum dots

施

Y. Shi, E. Nagata, and T. Hiramoto

毅，永田英次，平本俊郎
シリコン微結晶をフローティングゲートとする単一電子

SingleelectronMOSmemorieswithsiliconfloatingnano-crys-

メモリを試作し，室温において明瞭なメモリ動作（ヒステリtalsgatesarefabricatedandthememoryeffectisdemonstratedシス特性）を観測した．6桁以上のオン／オフ比が得られ，

at room temperature. The on/off ratio is more than million

保持時間は数時間以上である．シリコン微結晶中の界面準and the retention time is longer than several hours. It is clari-

位や格子欠陥により保持時間が極めて長くなっていること

fied for the firsttime that the interface states and defects in sili-

を世界で初めて明らかにした．また，シリコンドットのラン

connano-dotsmakes theretentiontimelongerthanexpected.

ダムな配置により，メモリのチャネル幅が短くなるに従い，It is also found that the characteristics fluctuations become

メモリの特性ばらつきが増大することを明らかにした．

largerasthechannelwidthbecomesnarrower.

羽路研究室1.液相堆積(LPD)法によるSiO2薄膜

1. Liquid Phase Deposited Silicon-Dioxide Films

羽路伸夫，荒川太郎，ポーンケオ・チャンタマリー，毛利重信

N. Haneji, T. Arakawa, P. Chantamary, and S. Mouri

液相堆積法(LPD)は飽和珪フッ化水素酸水溶液において，

Liquid Phase Deposition(LPD) is a method to deposit silicon-

40℃程度に加熱するか，水で希釈することにより化学平衡

dioxide films onto Si substrates through shifting the chemical

をずらせて，浸漬した基板上にシリコン酸化薄膜を堆積す

equilibrium of H2SiF6O4 solution by either heating up to 40℃

る方法であり，低温（室温）プロセスであることが最大の特or adding water. Liquid Phase Deposition is low (room) tem-長である．堆積時の水溶液濃度を変化させることにより，

perature process compared to LPCVD. By changing the con-

フッ素含有量や誘電率は変化し，特に誘電率は〜3程度にま

centration of the H2SiF6O4 solution, the amount of F atoms

で小さくすることができた．また，クロム配線上をLPDシ

contained in the films and the dielectric constants of the films

リコン酸化膜を用いて平坦化できることも示した．これら

were changed. The dielectric constant reduced to 3. The LPD

により，VLSI配線の層間絶縁膜として有効であることを明films can be deposited on Si, SiO2 and Cr metal wire, and this

らかにした．

techniqueispromisingfortheinterlayerinsulatingfilmsinVLSI.

2.極薄シリコン酸化膜の評価

2. Evaluation of Ultra Thin Silicon-Dioxide Films

羽路伸夫，荒川太郎，西尾正裕，安藤太郎，加藤紗和子

N. Haneji, T. Arakawa, M. Nishio, T. Andou, and S. Katoh

極薄シリコン酸化膜（膜厚3,5,8nm）のSi MOSダイオー

Thedielectric breakdown and the stress induced leak current

ドにDC定電圧および定電流ストレスを印加し，絶縁破壊や(SILC)were studiedbyapplyingDCconstantvoltageandcon-

ストレス誘起リーク電流SILC等について評価・検討を行っ

stant current stress to the Si MOS diode (the thickens of silicon

た．絶縁破壊電荷Qbdはストレス電流や膜厚に依存せずほ

dioxidefilmswere3,5,8nm).ThechargetobreakdownQbdwas

ぼ一定であること、
3,5nmの膜厚の試料ではばらつきが大き

notdependenttothestresscurrentandthethicknessofthefilms,

いことが明らかになった．極薄膜ではQbdより小さなスト

but was varied for the 3 and 5 nm samples. For the ultra thin

レス電荷でもリーク特性が不安定となり，フラッシュメモ

films, leak characteristics became unstable under the stress

リ等のデバイスに悪影響を及ぼす．また，界面準位密度はス

chargesmallerthanQbd,andthisaffectsthedevice character-

トレス電荷量により決まるが，絶縁破壊との関係は明らか

istics such as flash memory. The density ofthe interface statesにはならなかった．

were decidedbythestress charge,buttherelationtothebreakdownmechanismwas not clear so far.

3.高誘電率薄膜（プラズマ励起PLD法）

3. High K Thin Films (Plasma Assisted PLD)

羽路伸夫，荒川太郎，新居尚憲，高林俊介，石橋崇，海野直久

N. Haneji, T. Arakawa, N. Arai, S. Takabayashi, T. Ishibashi,

渡辺充剛，李相國

N. Unno, M. Watanabe, and S.K. Lee

パルスレーザ蒸着法(PLD)および酸素プラズマを用いたプ

HighdielectricconstantBaSrTiOthinfilmsweredepositedus-

ラズマ励起PLD法(PAPLD)により，高誘電率材料である

ing pulse laser deposition(PLD) and plasma assisted PLD

BaSrTiOの堆積を行い，評価した．基板はNbドープSTO，(PAPLD) in oxygen plasma. The substrates were Nb doped

およびPt/Ti/SiO2/Siである．
PAPLD法ではPLD法に対し，

STOandPt/Ti/SiO2/Si. Forthesamples prepared byPAPLD,

dropletの消滅，酸素欠損の抑制等により，AFMによる表面

thesurfacemorphologyandtheleakcharacteristicsweresupe-

モフォロジーやリーク特性ははるかに優れているが，X線

rior to the samples prepared by PLD, but the crystalinity was

回折による結晶性は悪く，このため，比誘電率はSTO基板

not so good. The electric constant was about 200 and 300, re-上でそれぞれ〜200，300程度である．堆積条件の最適化がspectively. The optimization of the deposition condition is re-必要である．

quired.

また，簡単なシミュレーションにより，高誘電薄膜をゲー

The characteristics of short channel MOSFET using high di-

ト絶縁膜とした短チャネルMOSFET特性を計算し，この結electricconstantmaterialasthegateinsulatorwerecalculated,

果，比誘電率50〜100程度が適当と考えられる．

and the dielectric constant of 50〜100 was desirable.

29

小谷研究室１．極低消費電力A/Dコンバータの研究

１．Low Power, High Accuracy A/D Converter

小谷光司，大見忠弘

K. Kotani and T. Ohmi

極低消費電力A/Dコンバータの研究を行っている．電荷

WehavestudiedlowpowerA/Dconverter.Averylow-power

転送増幅器とダイナミックラッチからなる電圧比較器を開voltagecomparatorcircuitry,whichconsistsofachargetrans-

発した．定常電流を流さない完全ダイナミックモードで動fer preamplifier and a dynamic latch circuit, has been devel-

作するため，極めて低消費電力化が実現できた．さらに，電oped.Itoperatesinpurelydynamicmode,resultinginverylow

荷転送増幅器の低ゲインと低速度動作特性を改善するため，

power consumption. In addition, in order to solve the problem

正帰還回路を付加した新しい正帰還電荷転送増幅回路を開of small gain and slow operation of charge transfer amplifier,発し，高精度，低消費電力電圧比較器を実現した．試作した

wehavenewlyintroducedapositivefeedbackmechanism,re-

完全差動型正帰還電荷転送電圧比較器回路は，比較器当たsultingintherealizationofahigh-accuracyandlow-powercom-

り12μW/MS/sの消費電力を示した．

parator.Fabricatedtestcircuitoffullydifferentialpositive-feedbackcharge-transfercomparatorexhibitsverylowpoweroperation capability of 12 uW per MS/s per comparator.

30

２．瞬時応答を可能にするビットフロー型データフローパ

２．Data Flow Path Minimum Processor for Real-Time

スミニマムプロセッサ

Response Capability

小谷光司，今井誠，野沢俊之，藤林正典，大見忠弘

K. Kotani, M. Imai, T. Nozawa, M. Fujibayashi, and T. Ohmi

「柔軟な解釈」，「大枠の判断」，「直感による類推」といっ

Themostimportantissue,aswe headtowardthe 21st century,

たしなやかな情報処理を得意とし，瞬時応答性を持った知is the development of a real-time responsive intelligent elec-

的電子システムを実現する事が21世紀へ向けての最大の課

tronic system featuring human-like capabilities such as "flex-

題である．この目的のため，基本素子であるトランジスタのibleinterpretation","overalljudgment"and"intuitiveproblem

機能を飛躍的に向上させる四端子デバイス技術を確立した．

solving". For this purpose, a four terminal device technology

四端子デバイスであるニューロンMOSトランジスタを用い

whichgreatlyenhancesthefunctionalityofthebasiccircuitel-

ることにより，論理演算機能を制御信号により瞬時に切り

ement-thetransistor-hasbeendeveloped.Anewformofhard-

換えることが可能なFlexwareを実現した．さらに，現在のware, which we named "Flexware" because of the ability to al-

フォン・ノイマン型計算機のボトルネックを根本的に解消

ter its logic function inreal-time through the application of ex-

するデータフローパスミニマムアーキテクチャ，さらにそ

ternalcontrolsignals,hasbeen developed based onfourtermi-

れを発展させ，「大枠の判断」をディジタルコンピュータのnaldevicetechnologyemployingtheneuron-MOStransistor.

世界で実現するMSD先行ビットフローアーキテクチャを実A new "Most-Significant-Digit-First Bit-Flow Architecture"

現した．冗長数系を用いることにより，通常では下位からのwhichenablestheperformanceof"overalljudgment"inthedigi-演算である算術演算と，上位からの演算である比較演算が，talcomputerworldhasbeenrealizedinconjunctionwith"Data-

共に上位からのビットフローにより実現できる．結果は上

Flow-PathMinimumArchitecture"whichsolvesthebusbottle-

位のビットから出力されるので，判断が付いた時点で，下位

neckproblemfacedbypresentVonNeumanncomputers.Con-の演算をストップすることが可能で，無駄な演算を省略す

ventionally, arithmetic operations are computed beginning

ることができる．まさに「大枠の判断」が可能となるのであfrom the Least-Significant-Digit (LSD) while comparison op-

る．

erations are carried outfromthe MSD. Using redundant number systems, it is possible to perform both operations using the"MSD-First Bit-Flow Architecture". In this architecture, computation results are obtained MSD-first and further computationisimmediatelyterminatedoncethejudgmentisdelivered.
Hence,nounnecessarycomputationofthelowerbitsisensured.
This bears a strong resemblance to "overall judgment". It is our
objective to develop an intelligent electronic system throughtheextensionoftheseoriginaltechnologies.

3．3．発表論文(10) Y. Shi, K. Saito, H. Ishikuro, and T. Hiramoto,１．研究論文"Effectsoftrapsonchargestoragecharacteristicsinmetaloxide-semiconductormemorystructuresbasedonsilicon(1) 大見 忠弘，今井 誠，小谷 光司,「知能集積回路

nanocrystals",−瞬時応答を可能にするビットフロー

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31

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33

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C-12-22, pp.113, 1998年9月.

西条キャンパス（広島），15a-P9-2，1998年9月.

(10) 小松聡, 池田誠, 浅田邦博,(20) 間島秀明，石黒仁揮，平本俊郎，｢低消費電力チップインタフェースのための適応型コー「極狭チャネルMOSFETにおける量子力学的狭チャネ

ド帳符号化方式｣,ル効果」，

1998年電子情報通信学会ソサイエティ大会，
山梨大学

1998年秋季第59回応用物理学会学術講演会，広島大学（山梨），C12-23, pp.114, 1998年9月.
(11) 浅田邦博, 根塚智裕, 池田誠,

西条キャンパス（広島），16a-P10-11，1998年9月.
(21) 荒川太郎、新居尚憲、海野直久、石橋崇、尹華清、金｢階層アクセスパスによる高速イメージセンサの実現｣,

田久善、菅原昌敬、羽路伸夫

1998年電子情報通信学会ソサイエティ大会, 山梨大学

「プラズマ活性化パルスレーザー蒸着BST薄膜の成膜（山梨）, SC-10-5, pp184-185, 1998年9月.

温度依存性」(12) 福岡哲也, 藤島実, 鳳紘一郎,「Ni ゲート電極を用いた P 型ショットキー障壁SOIMOSFETの試作」,

1998年秋季第59回応用物理学会学術講演会，広島大学
西条キャンパス（広島），15a-G-1、1998年9月．
(22) ポーンケオ・チャンタマリー、西尾正裕、羽路伸夫

1998年秋季第59回応用物理学会学術講演会，広島大学「H2SiF6の濃度による液相堆積法のSiOx膜の誘電率

西条キャンパス（広島），15a-P9-9, p.777, 1998年9月.

と電気的特性の研究」，(13) 天川修平, 藤島実, 鳳紘一郎,「単電子効果が現れる系でのトンネリングレートの計算」,
1998年秋季第59回応用物理学会学術講演会，広島大学西条キャンパス（広島），17p-ZK-11, p.147, 1998年9月.
(14) 青柳稔, 浅田邦博,｢半導体デバイスに使用されるアルミニウム配線のストレスマイグレーション｣，1998年秋季第59回応用物理学会学術講演会，広島大学
西条キャンパス（広島），16a-ZL5, 1998年9月.
(15) 伊藤浩, 浅田邦博,

1998年秋季第59回応用物理学会学術講演会，広島大学
西条キャンパス（広島），1998年9月.
(23) 鄭若丹彡, 浅田邦博,｢シフト型終了予測加算器の設計及びマイクロプロセッ
サへの応用｣,
電子情報通信学会，福岡SRPホール（福岡），信学技報,VLD98-51, pp.51 - 56, 1998年9月.
(24) 小松聡, 池田誠, 浅田邦博,｢適応型コード帳符号化を用いた低消費電力チップイン
タフェース｣,｢SOI MOSFETのS値特性を用いたデバイスパラメー

電子情報通信学会研究会，ホテルムーンビーチ（沖タ同定手法｣,，縄），信学技報，
ICD98-176, pp. 1 - 6, 1998年10月.

1998年秋季第59回応用物理学会学術講演会，広島大学
西条キャンパス（広島），15a-P9-12, 1998年9月.
(16) 石黒仁揮，平本俊郎，「クーロンブロケード振動を示すナノスケールチャネル
でのトンネル障壁形成機構の解明」，(25) 根塚智裕, 浅田邦博,｢階層アクセス機能を有する動き補償画像センサ｣,
電子情報通信学会研究会，ホテルムーンビーチ（沖縄），信学技報, DSP98-95, pp43-48, 1998年10月.
(26) 平本俊郎，石黒仁揮，1998年秋季第59回応用物理学会学術講演会，広島大学「超微細MOS技術のシリコン単電子デバイスへの応用」，

西条キャンパス（広島），17a-ZK-5，1998年9月.

日本学術振興会極限構造電子物性第151委員会研究会，

35

湯ノ川温泉，北海道，pp. 25 - 32，1998年10月.
(27) 平本俊郎，石黒仁揮，「シリコン単電子デバイスとドット形成メカニズム」，

集会，東京大学生産技術研究所，p. 1，1999年2月.
(38) 石黒仁揮，平本俊郎，

文部省科研費特定領域研究「単電子デバイスとその高「単電子デバイスにおける量子効果の影響」，

密度集積化」平成10年度第２回研究会，東京大学物性

応用物理学会シリコンテクノロジー研究会第７回研究集研究所・生産技術研究所，pp. 19 - 23，1998年10月.
(28) 三堂哲寿, 浅田邦博,

会，東京大学生産技術研究所，pp. 31 - 36，1999年2月.
(39) 高宮真，平本俊郎，｢集積回路の大域配線における誘導性要素の影響評価｣,「基板バイアス効果の大きい高性能EIB-DTMOSの提電子情報通信学会VLSI設計研究会，
大阪大学吹田キャ案と実証」，

ンパス（大阪），信学技報, VLD98-84, Vol.98, No.2

電子情報通信学会シリコン材料・デバイス研究会およpp.89-94, 1998年10月.

び極微構造集積デバイス調査専門委員会共催研究会，(29) 根塚智裕, 池田誠, 浅田邦博,｢階層アクセスパスを有する多階調イメージセンサ｣,

機械振興会館（東京），SDM98-210，1999年3月.
(40) 今村晃, 辻田達男, 相原祐一郎, 藤島実, 鳳紘一郎,

第2回システムLSI琵琶湖ワークショップ，ラフォー「パイプライン型ADCをもとにしたカオス発生回路」,

レ琵琶湖（滋賀），pp. 227 - 230，1998年11月.

1999年電子情報通信学会総合大会，
慶応大学日吉校舎(30) 山下高廣，浅田邦博,｢キャパシタを用いた高速パストランジスタ回路｣,
第2回システムLSI琵琶湖ワークショップ，ラフォー
レ琵琶湖（滋賀），pp. 233 - 235，1998年11月.
(31) 平本俊郎，「デカナノエレクトロニクス技術への展望（パネル討論）」，第17回新機能素子技術シンポジウム，
東京，
1998年11月.
(32) 平本俊郎，

36

応用物理学会シリコンテクノロジー研究会第７回研究（神奈川），A-1-29, p.29, 1999年3月.
(41) 辻田達男, 相原祐一郎, 藤島実, 鳳紘一郎,「CMOSカオスマルチバイブレータの解析と動作」,
1999年電子情報通信学会総合大会，
慶応大学日吉校舎（神奈川），A-1-30, p.30, 1999年3月.
(42) 木庭優治, 藤島実, 鳳紘一郎,「マイクロ生体モニタのための低消費電力データ圧縮ア
ルゴリズム」,「微細Si-MOS技術によるシリコン単電子デバイス」，

1999年電子情報通信学会総合大会，
慶応大学日吉校舎

日本電子工業振興協会デカナノエレクトロニクス専門（神奈川），C-12-24, p.122, 1999年3月.

委員会，東京大学工学部，1998年11月.
(33) トラン ゴック デュエト, 石黒仁揮, 施 毅, 平本俊郎，「微細MOSFETにおける界面準位密度分布のチャージ
ポンピング測定」，
応用物理学会薄膜・表面物理分科会「極薄シリコン酸(43) 池田誠，｢３周年を迎えるＶＤＥＣの活動報告｣,
1999年電子情報通信学会総合大会，
慶応大学日吉校舎（神奈川），PA-2-1, pp. 527-528, 1999年3月.
(44) 根塚智裕, 池田誠, 浅田邦博，

化膜の形成・評価・信頼性」第4回研究会，NTT御殿｢可変ブロックアクセスを用いた動き検出イメージセンサ｣,

場研修センター（静岡），pp.361 - 366，1999年1月.

1999年電子情報通信学会総合大会，
慶応大学日吉校舎（神(34) 平本俊郎，「プロセッサー用デバイスに関する講演」，

奈川），
C-12-56, p154, 1999年3月.
(45) 喬健, 浅田邦博，

新機能素子研究開発協会先進新機能プロセッサ委員会，｢多出力関数の関数分解及びLUT-FPGAsのための論

新機能素子研究開発協会（東京），1999年1月.

理合成への応用｣,(35) ポーンケオ・チャンタマリー、荒川太郎、羽路伸夫，「液相堆積法による低誘電率シリコン酸化膜」，
電子情報通信学会シリコン材料・デバイス研究会、機会振興会館（東京）、SDM98-191、1999年1月.
(36) 平本俊郎，「MOS構造を有する単電子デバイスとその集積化に関する研究」，

1999年電子情報通信学会総合大会，
慶応大学日吉校舎（神奈川），
A-3-6, p. 110, 1999年3月.
(46) 山下高廣, 浅田邦博，｢キャパシタを用いた高速パストランジスタ回路｣,
1999年電子情報通信学会総合大会, 慶応大学日吉校舎（神奈川），C-12-16, p.114, 1999年3月.
(47) 瀬戸謙修, 池田誠, 浅田邦博，

重点領域研究「単電子デバイスとその高密度集積化」｢SPFDを用いた遅延時間削減を目的とするスタンダー

平成10年度成果報告会，弘済会館（東京），pp. 144 -ドセルICの部分的論理再合成｣,

147，1999年2月.

情報処理学会全国大会, 慶応大学日吉校舎（神奈川），(37) 平本俊郎，「＜巻頭言＞ シリコンフロンティアデバイス―オフ
ロードデバイスに向けて―」，

pp. 39-40, 1999年3月.
(48) 青木秀行, 池田誠, 浅田邦博，｢VLSI中の電源配線におけるノイズ測定回路｣,

1999年電子情報通信学会総合大会, 慶応大学日吉校舎

条件」，

（神奈川）
，
A-3-13, p. 117, 1999年3月.

1999年春季第46回応用物理学関係連合講演会，東京理(49) 小谷光司，「アナログ設計資産の有効的な再利用法について」，

科大学野田校舎（千葉），30p-ZM-5，1999年3月.
(59) 安田有里，高宮真，平本俊郎，1999年電子情報通信学会総合大会, 慶応大学日吉校舎「閾値電圧ばらつきにおける統計的な不純物の個数及び（神奈川），
pp. 535 - 536, 1999年3月.

位置ばらつき成分の分離と影響」，(50) 伊藤浩, 浅田邦博，｢S値特性を用いたFD-SOI MOSFETのデバイスパラ
メータ同定法の精度の検討｣,

1999年春季第46回応用物理学関係連合講演会，東京理科大学野田校舎（千葉），28p-YF-2，1999年3月.
(60) 永田英次，石黒仁揮，平本俊郎，1999年春季第46回応用物理学関係連合講演会，東京理「Si量子ドット細線MOSFETにおける閾値電圧シフト

科大学野田校舎（千葉），30p-ZM-9, 1999年3月.

の細線幅依存性とばらつき」，(51) 平本俊郎，トラン ゴック デュエト，石黒仁揮，1999年春季第46回応用物理学関係連合講演会，東京理「SOI MOSFETにおける界面評価技術」，

科大学野田校舎（千葉），29p-ZM-10，1999年3月.

1999年春季第46回応用物理学関係連合講演会シンポ
ジウム「最先端半導体材料の界面制御における諸問題

４．紀要，その他−わかったこと・わからないこと−」，東京理科大学野田校舎（千葉），29p-YH-7，1999年3月.
(52) 更屋拓哉，平本俊郎，(1) K. Asada,｢VDEC: 東京大学大規模集積システム設計教育研究セン「SOI MOSFETにおけるダイナミックパスリーク機構

ター｣,

の解析」，

MRS-J NEWS, Vol.10, No.2, pp.4-5, May, 1998.

1999年春季第46回応用物理学関係連合講演会，東京理科大学野田校舎（千葉），30p-ZM-7，1999年3月.
(53) 石黒仁揮，高橋信義，間島秀明，平本俊郎，「シリコン単一電子トランジスタ中の量子ドット内エネ(2) 鳳紘一郎,「若者の手になる明日の集積チップを」
FEDジャーナル, Vol. 9, No.1, p.30, 1998年8月.
(3) K. Hoh,ルギー準位の計算」，"VLSI chipsof the young people,by the young people,for

1999年春季第46回応用物理学関係連合講演会，東京理all the people",

科大学野田校舎（千葉），29a-ZM-7，1999年3月.

FED Journal (English edition), Vol.9, Suppl.2, p.49,(54) 高宮真，平本俊郎，

March, 1999.

「超低消費電力高性能アキュミュレーションモード
EIB-DTMOSの提案」，

5. 著書

1999年春季第46回応用物理学関係連合講演会，東京理科大学野田校舎（千葉），30p-ZM-6，1999年3月.
(55) 間島秀明，石黒仁揮，平本俊郎，「極狭チャネルMOSFETにおける量子力学的狭チャネ
ル効果(2) −閾値電圧上昇のシミュレーション−」，1999年春季第46回応用物理学関係連合講演会，東京理科大学野田校舎（千葉），30a-ZM-7，1999年3月.
(56) 犬飼貴士，平本俊郎，「極薄ゲート酸化膜MOSFETにおけるスタンバイリー
ク電流の抑制」，
1999年春季第46回応用物理学関係連合講演会，東京理科大学野田校舎（千葉），30a-ZM-8，1999年3月.
(57) 高橋信義，石黒仁揮，平本俊郎，「シリコン単一電子トランジスタにおけるクーロンブロ
ケード振動のピーク位置の調整」，
1999年春季第46回応用物理学関係連合講演会，東京理科大学野田校舎（千葉），29a-ZM-8，1999年3月.
(58) 小宇羅寛，高宮真，平本俊郎，「VTMOSにおける基板バイアス係数と基板電圧の最適(1) 鳳 紘一郎（編集幹事）: 応用物理用語大事典, オーム社
(1998).
(2) 鳳 紘一郎（編集委員）: 半導体用語大辞典, 日刊工業新聞
社 (1999).

37

第4章

平成 11 年度の活動計画

平成11年度からは設計情報発信、CADツール提CADツールに必要となる論理設計用基本ライブ

供、チップ試作支援の各テーマ毎に以下のように

ラリーについては平成10年度までに京都大学、
九州

事業内容を充実拡充していく予定でいる。

大学、早稲田大学の協力を得て、NEL社と日本モト
ローラ社、ローム社、日立製作所用のものの整備が【設計情報発信】38

進んできており、一部、テストランでの検証工程も

平成10年度に開催したCADツール利用法の技

終わっており、
平成11年度にはより信頼性の高いも術セミナー、社会人向けの「リフレッシュセミのを提供していく予定である。
平成11年度から一般

ナー」、若手のための「デザイナーズフォーラム」を受付を開始する日立製作所用のライブラリーは日立

継続して開催することに加えて、具体性を持った製作所から提供されているゲートアレイ用ライブラ

入門セミナーの開催や、教科書の整備充実を行な

リをVDECで使用しているAvant! 社ApolloGAへうことを予定している。これにより自然な形で若移植したもののサポートを行なっており、今後早急

いVLSI設計者の層を厚くし、定常的な情報交換のにCadence社GateEnsamble(SiliconEnsamble)への移場を確立していきたい。

植も行なっていきたい。

試作チップ数の増加にともない、テスター利用

以上により平成11年度には論理設計用基本ライの要求が増大するものと予想されるが、テスター

ブラリーについては各社の試作用のものがほぼ出

利用法のセミナーも継続して開催し、VDECおよ

そろい、その後の継続的品質向上と高信頼化の努

び拠点校のテスタに対し「利用資格」を有する学力は必要とするが、一応のチップ試作のための生・研究者の数を増やす努力をする予定でいる。同

CADツール環境の整備が完成する。そこで平成11時に各拠点校のテスター関係者のネットワークを

年度は、さらに高品質の設計フローの確立、特に設作成して連係を密にすることで、多様化していく

計検証のためのフローの充実を図っていきたい。

テストの需要に全国レベルで対応する体制を整え

また、ライブラリ整備事業に関しては、マクロラていきたい。これは大きなコストを必要とするテ

イブラリの整備を継続する予定である。これはメスターの維持・管理を効率化し、維持コストを押さ

モリーコア、マイクロプロセッサコア等の機能ブえつつ有効利用率を高めるねらいを持っている。

ロックライブラリーやオペアンプ、
A/D，
D/A変換
回路等のアナログブロックの整備である。物理レ【CADツール提供】

イアウトとともにシミュレーションモデルを合せ

上流設計(Cadence,Synopsys)、
中流設計(Avant!

整備していくことで、いわゆるIPとして大学内の,Cadence)、
下流設計(Cadence)の各基本ツールの提みならず産業界へも情報発信できるものとなるこ

供は、年度単位の登録手続きを必要とするが、平成とが期待され、人材の育成とともにVDECが社会

11年度も継続してサポートしていく。

へ貢献するもう一つのテーマである。これらの整備活動には広く各大学からの協力を期待している。

【チップ試作支援】

これに加え、ローム株式会社の協力のもと0.35

平成11年度からは従来のNTTエレクトロニクス

μmCMOSプロセスを使用したテストランを実施

株式会社の試作が日立北海セミコンダクター株式し、ライブラリの整備、設計フローの確立後、平成会社に引き継がれ、日本モトローラ株式会社、ロー

12年度からの公開に備えた準備を行なう予定であム株式会社、日立製作所の協力により４種類のプる。

ロセスで計９回の試作を設定する予定である。
（す
でに一部の試作は進行中である）

39

平成10年度に引き続き平成11年度においても

40【パイロットプロジェクト】

Sony/Intex/ChipExpressの協力によるLPGAの試VLSI 技術は日々進歩しており VDEC がサポー

作受け付けを行なう。メモリーなしとメモリー付

トするCADツールやライブラリー、チップ試作技

きのLPGAをサポートしており、デザインキット術も時代に則した高性能・高機能なものへと改善

はVDEC経由で提供する。またLPGAでは特に〆していきたいと考えている。具体的な計画は立案

切をおかず、適宜試作を受け付ける。詳細はVDEC

中であるが、先駆的プロジェクト研究、テストランのホームページで案内するが、試作期間はサイン等が必要であり、各方面の協力を随時お願いする

オフ後、約１ヶ月である。

予定である。

第5章

チップ試作結果報告

41

42

43

44

45

46

5．1．試作結果
平成 10 年度第１回モトローラチップ試作
時系列情報連想記憶システムの集積化
東北大学電気通信研究所

佐藤 厚志 佐藤茂雄 中島康治

はじめに 従来の連想記憶システムは、多くが静的に与えられたディジタルデータに対してマッチング処理を行うものであった。これに対し本システムでは、マッチング処理の際に過去の情報も考慮するシステムを提案する。これにより、記憶容量の増加、想起誤りの低減などが期待できると思われる。また、本システムを集積回路として実現する際に、電流モード
アナログMOS回路を採用することでアナログ時系列情報の直接処理を可能にしている。
試作したチップ 今回試作したのは時系列情報連想記憶システムの演算部のチップであり、サンプル&ホールド回路、距離計算回路、Winner-Take-All回路から構成される。今回はシステムの動作検証ということで、規模はあえて小さいものとした。これをモトローラ社1.2
μmルール、7.3mm角のチップとして実現した。演算部は主に電流モードアナログMOS回路で構成されており、回路規模は800ト
ランジスタであった。
本システムはこの演算チップと、筆者等が独自プロセスにより試作したアナログメモリアレイチップの２チップ構成になっている。
設計は筆者(修士２年)１名で行った。回路シミュレータはHSPICE、CADツールはMOSISのMagicを用いた。設計期間は２ヶ月程度であった。このチップについて実際に測定を行った結果、ほぼ設計とおりの特性であることが確認できた。

可変ブロックアクセス機能を有するイメージセンサ
東京大学工学部

星野 将史

池田 誠

浅田 邦博

はじめに CCDなどに代表される従来のイメージセンサでは、走査方式がラスター走査であり必要な画像データが局所的な部分であってもそれを読み出すには全ての画像データを読
み出さなければならない。今回の試作では局所的な部分に対して範囲、位置共に自由にブロックアクセスできる機能を有するイメージセンサを設計した。
チップ概要 今回試作したイメージセンサは、画素数90×90の２値画像センサで、外部からアドレス指定した画素ブロックにおける画素値の論理和を出力する機能を有する。また別の機能として、
アドレス指定された画素ブロックの各画素における光電流の総和を出力する機能も有する。アドレス指定は画素平面の行方向、列方向を指定するアドレス線を90本用意することで自由にブロックアクセスできるようにした。
イメージセンサの構成は、主として画素平面、列方向に取られた画素値の論理和を行方向に論理和を取る周辺回路、そして指定するアドレスを記憶する回路から構成される。また画素平面を構成する画素回路はフォトダイオード、画素値を記憶し列方向に指定された画素の画素値の論理和をとる回路から構成される。
イメージセンサは、モトローラ社1.2μmルール、7.3mm角のチップとして実現した。設計は修士の学生１名で行い、約１ヶ月かかった。チップの総トランジスタ数は約12.5万トランジスタであった。

可変ブロックアクセスを用いた動きベクトル検出イメージセンサ
東京大学工学部

根塚 智裕

池田 誠

浅田 邦博

はじめに 動きベクトルの検出には多くの計算量が要求されるため、汎用の信号処理プロ
セッサを用いた処理方式では、高フレームレートでの動きベクトルの検出は難しい。イメー
ジセンサ面上に集積した信号処理回路を用い、並列処理を行うことにより、高速に動きベク
トル検出の処理を行うことが可能となる。
可変ブロックアクセスを用いることにより画素における信号処理の結果を、可変サイズの選択領域内の論理和および電流和として、１サイク
ルで読み出すことが可能である。
試作したチップ 今回試作したチップは、
動きベクトル検出イメージセンサのプロトタイプであり、対象は２値画像である。
各画素に集積したフリップフロップにより２次元シフトレ
ジスタを構成し、画像のシフトを行う。シフトした前フレームの画像と現フレームの画像の差分絶対値を各画素のEXOR回路によ47

り演算する。電流和として出力される差分絶対値和の比較により動きベクトルを決定する。
モトローラ社1.2μmルール、7.3mm角のチップとして実現した。回路規模は約120kトランジスタとなった。設計は修士過程２年の学生１名が１ヶ月半程度の期間で行った。設計および検証に用いたツールは、CADENCEのレイアウトエディタ、HspiceおよびStarSimである。動作検証によりチップの動作を確認した。
参考文献 [1] 根塚他:
「可変ブロックアクセスを用いた動き検出イメージセンサ」, 通信学会総合大会, C-12-56, p.154, Mar. 1999

ライブラリ検証用マイクロプロセッサ（１）東京大学池田 誠 浅田 邦博

東大VDECで提供しているモトローラ用の自動設計用ライブラリ（論理合成、論理シミュ
レーション、自動配置配線）の検証用のTEGチップを作成した。本チップは、ライブラリの動作及び設計フローの検証とともに、モトローラ7.3mm角チップに設計可能なゲート数の上限の目安を与える為に設計した、ごく単純なRISC型のマイクロプロセッサ（同著の（２）と同じ構成でデータ幅が異なる設計）で、検討の結果データパス部分のデータ幅が48ビットとなっている。
本TEGチップは講師が１名で既存のVerilogHDL記述をもとに３日間程度で論理合成、配置配線を繰り返して設計を行い、6500セル(17300ゲート相当)のゲート規模となっている。
設計には、Verilog-XL, Design Compiler, AquariusXO(現在は ApolloXO)を用いた。

時間相関型イメージセンサ(第3報)東京大学 工学部

来海 暁

安藤 繁

はじめに 我々の研究室では高性能の画像センシングの実現を目指し、入射光強度と各画素
共通の外部電気信号との時間相関値を出力する時間相関型イメージセンサの研究に取り組んでいる。
今回の設計方針は概ね今年度の第1回NTTエレクトロニクスでの試作(NEL98-1「時
48

間相関型イメージセンサ(2)」)と同じであるが、画像センシングへの応用を前提とし、センサアレイの画素数を64×64画素に拡大した。また画素構造の最適な仕様を探るため、画素構
造に一部変更を加えた８×８画素センサアレイを３種製作した。
チップ概要 センサアレイについては、画素数を64×64に拡大したほか画素セルの特徴についてはNEL98-1と同じなのでそちらを参照されたい。８×８画素のセンサアレイのうち２種については、容量効率や電流漏れの改善を目的として、キャパシタをこれまでのpn接合・Al配線酸化膜からポリシリコン２層
およびゲート酸化膜にそれぞれ変更したものであり、残りの１種は昨年度第２回モトローラ(MOT97-2)で製作した８×８画素センサの対称性を改善したものである。試作には約１ヶ月を要し、博士課程の学生１人がCadence社のVirtuosoを使用してマスクパター
ンの設計を行った。CAD技術に十分習熟していないため配線は自動ではなくすべて手で行ったが、画素数の拡大に伴い手間が増大
し誤りの元となりやすくなるので、今後はCADによる自動配置配線が行えるようにしたい。また画素構造の最適化のため、回路パ
ラメータ抽出によるシミュレーションを導入したい。試作したチップの総トランジスタ数は約２万個である。64×64画素センサについてはダイナミックレンジ、SN比、画素間のばらつき、周波数特性などの基本特性を調べ、時間相関が得られることを確認した。
また応用の第一歩としてスピーカの振動計測を試みている。

レイアウトの相違によるアナログ回路特性の検討
東京工業大学 工学部

和田 和千

高木 茂孝

藤井 信生

アナログ回路では，素子の整合を仮定した設計がよく行われるため，レイアウトに十分注意を払う必要がある．
集積回路上での素子バラツキを低減するためのレイアウト手法として，
コ
モンセントロイドが知られている．今回の試作では，まず，コモンセントロイドを適用した
場合とそうでない場合の比較ができるように，２組のトランジスタ対と２個の容量のレイアウトを行った．さらに，アナログ集積回路で非常に良く用いられるOTAの差動対やカレント
ミラー回路にもコモンセントロイドを適用し，レイアウトを行った．さらに，OTA自体の配置に対する特性への影響についても評価できるように工夫している．
設計には、修士課程２年の学生２名が主として担当し，約３週間の時間を要した．また，トランジスタ数は全体で約300個である．

アナログ連想記憶システム構築のための回路
東北大学 電気通信研究所附属
超高密度・高速知能システム実験施設

原田 知親 佐藤茂雄 中島康治

はじめに 画像や音声といった情報はアナログ量であり、集積化の際にほぼ同等の精度をだすのに、ディジタル信号技術では回路規模の大規模化・計算時間の膨大さという欠点がある。そこで、これらの欠点を改善し、直接アナログで高速・並列に連想処理ができ、かつ未
知情報を記憶・選別可能なアナログ連想記憶システムを提案し[1]、そのシステム構成の一部として集積化を行なった。
試作したチップ 今回は、アナログ値で構成される入力ベクトルに対して、直接アナログで高速かつ並列に連想処理を行なえるシステムを試作した。この連想記憶システムはすべてアナログ回路で構成され、
６入力７出力のアナログ連想記憶システムを、
外部バイアス電圧を与える回路とセルフバイアス機構をもった回路の2種設計した。アナログメモリの搭載については、今回の試作では保持時間の関係から見送り、外部回路で実現することにした。この連想記憶システムはモトローラ1.2μｍルール、4.8mm角のチップとして実現した。
試作に要した日数 １ヶ月

設計者 博士２年

トランジスタ数 約6000個

参考文献 [1] T.Harada, S.Sato, and K.Nakajima, "A Content-Addressable Memoery using Switched Diffusion Analog Memory with
Feedback Circuit", IEICE TRANS. Fundamentals. Vol.E82-A, No.2, Feb. 1999

カオスノイズ発生器を用いたカオスニューラルネットワーク回路の設計
東北大学 電気通信研究所

田中 英俊

佐藤 茂雄

中島 康治

はじめに ニューロンがカオスダイナミクスを有するニューラルネットワークにおいて、その情報処理能力が向上することが報告されている。その際にカオスダイナミクスとしてニューロンにカオスノイズを印加した場合でも同様に情報処理能力の向上が確認されている。
この様なニューラルネットワークの特徴である並列処理を実現するためにはハードウェ
アで大規模集積化を行なう必要がある。
今回我々は上記の様なカオスノイズ発生回路を含む
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ニューラルネットワークの設計を行った。
試作したチップ概要 今回設計した回路は８ニューロン、64シナプスで構成される。シナプスは全結合しているので荷重値を変えることで様々なネットワークを実現できる。カオス
ノイズ回路は各ニューロンに１つずつ組み込まれている。シナプス荷重値はアナログ電圧の値で決まるが、電圧の印加は抵抗スト
リング型D/Aコンバータに５bitのSRAMとを用いて実現した。またカオスノイズ回路は電流モードのマップを用いた。外部から別クロックで動作するアナログスイッチとキャパシタによるスイッチトカレント回路により入出力電流の保持を行ない、これにより得られる電流の時系列をカオスノイズとして使用する。なお本回路は約8,000トランジスタ、
24キャパシタを使用、面積は約４mm
×４mmとなっている。また設計には博士過程３年生の学生が担当し、約２ヶ月で設計した。

ν MOSによる直線 Hough変換回路の試作
東北大学 工学部

丸尾 和幸

高柳 史一

小谷 光司

大見 忠弘

はじめに 二値画像内に存在する直線の位置と回転角を検出する方法として，直線Hough
変換(Straight-line Hough Transform; 以下SLHT)という画像処理が知られている．SLHTを
リアルタイムに処理するにはハードウェア化が不可欠である．われわれは，SLHTのハードウェア化にνMOSを導入することを検討した．これにより，CMOSデジタル回路と比較して，チップ面積1/30でSLHT回路を実現できる．
試作したチップ 今回試作したのは，
入力容量の値を三角関数値に対応させて変化させ，合計容量を一定にするために入力を接地した容量を付加したνMOS回路で，これにより，直線Hough変換演算ρ=x cosθ+y sinθを並列処理で実現できる．なお，今回の試作では，
0°〜10°，21°〜30°，41°〜45°までを１°刻みで構成した．これをモトローラ社1.2μmルール，4.8mm角のチップとして実現した．設計はCadenceのAnalog Artist でおこなった．設計者は筆者ら２人(博士課程大学院生，大学院研究生)であり，設計に要した時間は約１ヶ月である．筆者らにとって初めてのチップ試作であり，比較的時間がかかった．
参考文献 [1] 丸尾，高柳，大見，"νMOSアナログ技術を応用した直線Hough変換回路の試作，" 信学99総大，エレクトロニク
ス２，
p.150, Mar. 1999.

８ビット簡易マイクロプロセッサの設計・製作
金沢工業大学 電子工学科 小森 博文 福田 一郎
はじめに 本研究室では平成９年度よりシステムLSIの設計・製作に取り組んでいるが、本試作はその前段階として８ビットの簡単なマイクロプロセッサを設計・試作することで、本研究室におけるVLSI設計基盤を構築することを目的とした。
試作チップ 本研究室ではLSIの設計は初めての試みであったため、まずは確実に動作するものを設計するためにプロセッサはできるだけ単純な構成とした。基本的にはCISCプロ
セッサの構成となっているが、命令総数は全23命令であり、制御部は結線論理で構成している。使用した言語はVHDLであり、スタンダードセル方式による自動配置配線で設計を行った。論理合成およびシミュレーションにはSynopsys社のツールを、レイアウト設計にはAvant!社のツールを用いている。設計は修士２年１名が行い、設計期間は約３ヶ月であった。チップ納品後に簡単な検証回路を作製して試作チップの動作確認を行ったが、一部に故障個所が発見されたものの、ほぼ設計どおりに動作させることができた。

MOS 構成に適したアナログ形PLL の試作
秋田大学工学資源学部
はじめに

伊藤文人 井上浩

近年、デジタル通信の発展とLSIの高速化の要求に伴いデジタル形PLLが増えてきたが、アナログ形PLLでは大幅な回路の簡単化が可能と考えられる[1]。本研究では、
CMOSプッシュプル回路を応用した回路と、分周器やチャージポンプ回路等を用いないア
ナログ形PLLを提案し、動作検証を目的にLSIを設計・試作した。
試作したチップ MOSの非線形性に着目し、相補形で動作させることで、プッシュプル動作の出力に乗算効果と位相合成効果とを含ませる回路である。これを用いると、従来必要とされてきた回路ブロックを用いないPLL回路を構成でき、回路規模の縮小と回路全体のLSI化が容易となる。
今回試作したのは、アナログ形PLLの全体回路と、これらを構成する各ブロックである。一つのループは約150個のMOSとその他
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抵抗、容量で構成されている。動作検証を目的とした設計を行ったので、数MHz程度の周波数帯域を想定した。そのため、容量等が若干大きくなったが、高周波化を計ることにより回路の面積等は縮小可能である。設計は１名(修士学生)にて、シミュレーションに約半年、レイアウトに約1.5ヶ月を要した。全トランジスタ数は約400、設計はフルカスタムでCadence社Virtuosoを使用した。
参考文献[1] 伊藤,井上:"CMOS LSIアナログPLLの一設計", 1999年電子情報通信学会総合大会,基礎・境界, p.51.

ULSI デバイスにおける低消費電力化を指向した降圧回路
東北大学電気通信研究所

須永和久 遠藤哲郎 舛岡富士雄

CMOS論理LSIはスケーリングに伴い、年々、消費電力が増え続けてきている。高速かつ高集積化された集積回路にとって低消費電力化技術は非常に重要である。ここでCMOS回
路の消費電力は電源電圧VDDを下げることによる効果が非常に高い。しかし、システム電
源電圧には規格が存在するために、デバイスの動作電圧における最適値とは一般的に一致しない。この差を埋めるのが降圧回路である。今回の試作チップはオンチップで構成可能なイ
ンダクタンスを含まないRC回路で構成した降圧回路である。
レイアウト設計に要した日数は、１ヶ月程度である。設計は３名（教授、助教授、修士１年）で行った。チップはモトローラ社1.2μmルール、4.8mm角のチップで、回路規模は50
トランジスタ程度である。設計ツールとしては、レイアウトにCadenceのVirtusoレイアウトエディタ、回路シミュレーションにSilvaco社のSmartSpice、
検証ツールにCadenceのDraculaを用いた。測定については準備中である。

パイプライン型 AD変換器を拡張したカオス発生回路（1）東京大学工学部電子工学科
はじめに

今村 晃

藤島 実

鳳 紘一郎

カオスとは「比較的単純な規則に支配された不規則運動」である。このような要素が日常的に用いている回路に潜んでいるとすれば、カオスの特性を考慮して設計、使用しなくてはならなくなる。
このようにカオスを内在すると考えられる回路としてパイプライン
型AD変換器に着目し、確かにカオス発生回路を構成できることを試作を通じて実証しようと試みた。
試作したチップ 今回設計した回路は、スイッチトキャパシタを利用した１ビットパイプラ
イン型AD変換器を巡回型に構成することにより、いつまでもAD変換を行なえるようにしたものである。コンパレータ、サンプル／ホールド回路などから成っており、チップ面積はおよそ900μm x 650μm、78トランジスタと9つのキャパシタから構成されており、学部の４年生が約３週間でフルカスタム設計したものである。

8ビットマイクロプロセッサ東京大学 工学部
はじめに

小松 聡

池田 誠

浅田 邦博

近年、VLSI設計手法は旧来より行われてきたフルカスタム設計からセルベース設計に移行しつつある。そのような状況の中で、これら両者の設計手法においての設計期
間、回路面積、動作速度、消費電力などの比較のために両手法で同機能を有するマイクロプ
ロセッサを試作した。ここでは、フルカスタム設計を行ったチップについて報告する。
試作したチップ 今回設計した8ビットマイクロプロセッサは３バス構成の４段パイプラインであり、非常にシンプルな構成となっている。
本チップは博士１年の学生が約３週間で設計をし、トランジスタ数は約16kであった。また、設計・検証に利用したツールはデザインツールとしてケーデンス社のVirtuoso、回路抽
出・デザインルールチェックにDracula、回路シミュレーションにアバンティ社のHSPICEとAnagramを用いた。
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ライブラリ検証用マイクロプロセッサ（２）東京大学池田 誠 浅田 邦博

東大VDECで提供しているモトローラ用の自動設計用ライブラリ（論理合成、論理シミュ
レーション、自動配置配線）の検証用のTEGチップを作成した。本チップは、ライブラリの動作及び設計フローの検証とともに、フルカスタム設計と、自動設計の差を比較する目的で設計しており、本年報チップレポート中の「８ビットマイクロプロセッサ」（東大 小松ら著）と同じアーキテクチャとなっている。但しデータ幅は16ビットとしてある。
本TEGチップは講師が１名で既存のVerilogHDL記述をもとに２日程度で論理合成、配置
配線、及び回路シミュレーションによる設計を行った。
全体で、2600セル(8300ゲート相当)のゲート規模となっている。
設計には、Verilog-XL, Design Compiler, AquariusXO(現在はApolloXO)を用い、Draculaにより回路抽出を行った上で、チップ全体を、HSPICE, Anagramを用いて回路シミュレーションを行うことで動作を検証している。

マルチバイブレータを用いたカオス発振回路の相互結合による不規則発振回路(1)東京大学工学系研究科 相原 祐一郎 辻田 達男 藤島 実
大規模集積システム設計教育研究センター 鳳 紘一郎
目的 集積化が容易なカオス発振回路は少なく、そのため大規模
カオス結合系の研究は主に数値計算によって行なわれている。
集
積化が容易なカオス発振回路を実現することにより、カオス系のシミュレーションにとどまらず、
工学的なカオスの応用に役立たせることができると考えられる。
そこでマルチバイブレータを元にしたカオス発振回路を相互結合させた回路の試作を行なった。
試作チップ 図に示したマルチバイブレータを元にしたカオス発
振回路をセルとして２次元的に配列し相互結合させた回路の設計を行なった。

ライブラリ検証用マイクロプロセッサ（３）東京大学池田 誠 浅田 邦博

東大VDECで提供しているモトローラ用の自動設計用ライブラリ（論理合成、論理シミュ
レーション、自動配置配線）の検証用のTEGチップを作成した。本チップは、ライブラリの動作及び設計フローの検証とともに、簡単なRISC型マイクロプロセッサにおいて、パイ
プライン型と非パイプライン型の比較を目的として設計しており、同著の（２）の非パイプライン制御の構成となっている。
本TEGチップは講師が１名で既存のVerilogHDL記述をもとに２日程度で論理合成、配置
配線、及び回路シミュレーションによる設計を行った。
全体で、2300セル(7600ゲート相当)のゲート規模となっている。
設計には、Verilog-XL, Design Compiler, AquariusXO(現在はApolloXO)を用い、Draculaにより回路抽出を行った上で、チップ全体を、HSPICE, Anagramを用いて回路シミュレーションを行うことで動作を検証している。

集合論理集積回路の試作・評価
東北大学大学院 情報科学研究科

藤田 晋

青木 孝文

樋口 龍雄

はじめに 集積回路技術の極限的微細化および大規模並列化に伴い，内部配線の複雑化に起因するシステムの性能限界が深刻化しつつある．この配線問題に対する一つの解決法として，多値論理の有用性が注目されている．また，筆者らは超多値論理を実現する方法として，M系列と呼ばれる擬似ランダム系列に着目し，これを用いた集合論理集積回路の構成を提案している．今回，筆者らは擬似ランダム系列を用いた集合論理集積回路として，基本回路および集合差関数の試作・評価を行った．
試作チップ 今回の試作は，M系列を情報担体とした集合論理集積回路の実現可能性を検討することを目的としている．本システムの基本回路は，多重化したM系列を発生させる
論理値発生回路，多重化されたM系列から任意の集合を検出する多系列検出回路からなる．また双方向電流モード方式により，系
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列の多重化を電流の線形加算のみで実現でき，系列検出のための相関演算を電流のスイッチングとキャパシタへの蓄積のみで実現できるなどの利点を有する．写真は，Motorola 1.2μmによる基本回路および集合差関数の試作である．動作周波数はHSPICEによる回路シミュレーションにおいて50MHzとなることを確認した．なお，本チップは修士１年の学生が約１ヶ月で設計し，２kト
ランジスタで構成されている．

多値集積回路：電流モード多値回路と多値CAM
東北大学大学院情報科学研究科

亀山 充隆 羽生 貴弘 齋藤 敬弘 寺西 要

はじめに ポストバイナリ集積回路技術の１つとして、信号の多レベル化を活用した多値集積回路が知られている。筆者らは、算術演算に適する電流モード方式、論理演算に適する電圧モード方式の多値集積回路技術を提案してきた。まず、電流モード方式では、線形加算が結線のみで実現できるため能動素子数を減少できると共に、２線相補信号にて駆動すること
により、低電源電圧時でも高い電流駆動能力を有する電流モード基本ゲートが構成できる。
この結果、電源電圧を1.5V程度まで下げられることを明らかにしてきた[1]。また、電圧モーと多値回路として、フローティングゲートMOSトランジスタの浮遊ゲートに多レベル電荷を蓄積させる。これにより、このデバイス単体で「多値データ記憶」機能、「パスゲート」
機能、「多値しきい演算」機能が同時に達成できることを示すと共に、この機能デバイスを活用してコンパクトな論理演算回路が構成できることを提案してきた[2]。
試作したチップ 今回試作したのは、まず上述した２線式電流モード多値回路方式の応用として、多値非同期制御回路である。２線表現にてスペーサ信号を（０，０）と定義することにより、任意のＲ値データ表現へ拡張可能な新しい非同期制御回路が構成できる。また、フローティングゲートMOSトランジスタの応用として、小規模な多値連想メモリ（CAM）を試作した。チップ内のトランジスタ数は約1000個。試作に使用した設計、検証ツールはComposer、Virtuoso、Dracura、HSPICE。フルカスタム設計であったため、設計に約１ヶ月（修士２年生）を要した。
参考文献 [1] T. Hanyu et al., ̀̀Asynchronous Multiple-Valued VLSI System Based on Dual-Rail Current-Mode Differential Logic,'' 1998
IEEEinternationalSymposiumonMultiple-ValuedLogic,pp.134-139,May1998.
[2] 羽生他, ̀̀ディジットパラレル多値ＣＡＭの構成と評価,'' 信学論D-I, Vol.J81-D-I, No.2, pp.151-156, Feb. 1998.

平成 10 年度第２回モトローラチップ試作

マルチバイブレータを用いたカオス発振回路の相互結合による不規則発振回路(2)東京大学 工学系研究科 相原 祐一郎

辻田 達男

藤島 実

東京大学 大規模集積システム設計教育研究センター 鳳 紘一郎
目的 線形回路を相互接続した系の振舞いについて、従来、シミュレーションによる様々な計算がなされてきたが、集積回路を用いると、リアルタイムの測定を通じてダイナミックな系の振舞いを検討することが可能となる。そこでマルチバイブレータを元にしたカオス発振回路を相互結合させた回路の試作を行なった。
試作チップ 図1に示した、マルチバイブレータを元にしたカオス発振回路をセルとして2次元的に配列し相互結合させた回路の設計を行なった。回路はセルを４×４で２次元的に配列したもので、16個の回路の出力を同時に測定し、数値計算のみでは分からない現象を調べることが可能である。この回路は、修士１年の学生が３週間で設計し、およそ500トランジスタで構成されている。

パイプライン型 AD変換器を拡張したカオス発生回路（２）東京大学 工学系研究科 相原 祐一郎

今村 晃

辻田 達男

藤島 実

東京大学 大規模集積システム設計教育研究センター 鳳 紘一郎
目的 カオスとは「比較的単純な規則に支配された不規則運動」である。このような要素が日常的に用いている回路に潜んでいるとすれば、カオスの特性を考慮して設計、使用しなくてはならなくなる。このようにカオスを内在すると考えられる回路としてパイプライン型
AD変換器に着目し、確かにカオス発生回路を構成できることを試作を通じて実証しようと試みた。
試作チップ 今回設計した回路は、スイッチトキャパシタを利用した1ビットパイプライン
型AD変換器を巡回型に構成することにより、いつまでもAD変換を行なえるようにしたものである。位相をπずらしたAD変換器を２つ連結させることにより、サンプル／ホールド回路が不要となっている。チップ面積はおよそ900um x 650um、およそ150トランジスタで構成されており、修士１年生が約１週間でフルカスタム設計したものである。

CMOSプロセスによるDRAM チップ設計
慶應義塾大学理工学部 川上 大輔 森澤 文晴 柴田 裕一郎 天野 英晴
はじめに

我々は、回路を自由に変更することでアプリケーションにあわせて問題を解く可変構造システムについて研究を行っている。その中でも当研究室で提案されている仮想ハー
ドウェアHOSMII(HOw Stupid Machine It Is) はDRAM型のFPGAを用いる事で従来のSRAM型のFPGAを用いた場合と比較して数十倍の性能を発揮できると考えている。そこで今回DRAM型のFPGAを設計する前段階としてDRAM部分をCMOSプロセスで設計した。
試作チップ 今回設計したチップは、ロジックと同様のCMOSプロセスでDRAMを設計できるかどうかの予備評価用のものである。そのためメモリ容量は32ビットと非常に小さい仕様となっている。本チップであるが、チップサイズは2.3ｍｍ角のものを使用した。今回の設計は学部学生４年１人で、約１ヶ月間行った。トランジスタ数は約3,000程度であった。また設計はすべてフルカスタムレイアウトにより設計されている。

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高速スタティクRAMの試作
武蔵工業大学 工学部
はじめに

中野 淳一

薄井 勉

木下 友和

秋谷 昌宏

マイクロプロセッサに搭載するためのCMOSスタティックRAMで、特に回路の高速化と安定化に留意して設計を行った。
試作チップ チップサイズによる制限から今回の試作RAMの回路規模は１Kbit構成とし、トランジスタ数は約7000個である。
回路動作確認にSPICEを用いSX-9000を用いて、必要なスタンダードセルを作成した。設計は修士１年の学生１名と学部学生２名が担当し、回路図レベルからパタン作成、エラーチェックまで約８週間を要した。

スタティクRAMのブロック回路TEGの試作
武蔵工業大学 工学部
はじめに

中野 淳一

薄井 勉

木下 友和

秋谷 昌宏

CMOSスタティックRAMのブロック毎の動作チェック、速度評価並びに基本素子の評価を行うために設計を行った。
試作チップ チップにはＲＡＭの本体の６Tr構成のメモリセル、Ｉ／Ｏ制御ブロック、５
入力NAND、入力バッファ等の個別回路ブロックそれにインバータ、入力保護回路の基本
素子を組み込んだ。
設計は修士１年の学生１名と学部学生２名が担当し、パタン配置からエラーチェックまで約２週間を要した。

超音波イメージングシステムのテスト回路の試作
東北大学工学部機械電子専攻
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はじめに

西尾真博 江刺正喜

我々の研究室では、能動カテーテルという医療用ロボットを研究している。そのナビゲーション用イメージングシステムとして超音波によるものを研究している。
そのシス
テムでは、配線数を減らすためにカテーテル先端に集積回路を搭載し、送受信を切り替えて行う。この切り替え回路の製作に向け、今回の試作を行った。
試作チップ 試作されたチップは、送信の切り替えに使用する高耐圧MOSのTEGと、切り替え制御用ディジタル回路をを搭載している。設計は、修士１年の学生が約１ヶ月かけて設計した。トランジスタ数は約200。

ニューロンMOS トランジスタの特性解析のためのTEG
宮崎大学 工学部

淡野 公一

石塚 興彦

はじめに 近年、ニューロンMOS (νMOS) トランジスタを用いた種々の回路が提案されている。我々の研究室においてもνMOSトランジスタを用いたしきい値電圧キャンセル回路とそれを用いた低電圧、高出力抵抗のカレントミラーを提案している[1]。そこで、これらの回路と今後の応用回路の試作を円滑に行うために、νMOSトランジスタの基本的な特性と様々なばらつきを調べることを目的として、νMOSトランジスタ単体の試作を行った。
試作したチップ 本試作では、重み付けの比が１：１の２入力のνMOSトランジスタを4個、重み付けの比が１：１：１の３入力のνMOSトランジスタを３個作り込んだ。また、特性比較のための通常のMOSトランジスタも作り込んでいる。使用プロセスは、モトロー
ラ社1.2μmルールであり、2.3mm角のチップとして実現した。試作回路が簡単であることから、設計は博士課程の学生１名で行い、提出まで１週間程度を要したものと思われる。現在、試作回路の測定を行っているところである。
参考文献 [1] K. Tanno, et. al, "Neuron-MOS VT cancellation circuit and its application to a low-power and high-swing cascode current
mirror," IEICE Trans. Fundamentals, vol. E81-A, no. 1, pp. 110--116, Jan. 1998.

ニューロンMOSトランジスタを用いた応用回路
宮崎大学 工学部

沈 靖, 淡野 公一, 石塚 興彦

はじめに 近年、ニューロンMOS (νMOS) トランジスタを用いた種々の回路が提案されている。現在、我々の研究室において提案している様々なνMOSトランジスタを用いた応用回路の試作を試みた。これらの回路は、主に、電流モード多値論理回路の基本ブロックとして今後用いられる予定である。
試作したチップ 本試作では、νMOSカレントミラー[1]、νMOS電流コンパレータ、ν
MOSしきい値判別器を作り込んだ。また、特性比較のための、同回路を通常のMOSトラ
ンジスタで設計した回路も作り込んでいる。使用プロセスは、モトローラ社1.2μmルール
であり、2.3mm角のチップとして実現した。試作回路が簡単であることから、設計は博士課程の学生１名で行い、提出までの設計期間は、１ヵ月である。主に、HSPICEによる回路動作の確認作業と最適化に時間を要したものと思われる。現在、試作回路の測定を行っているところである。
参考文献 [1] K. Tanno, et. al, "Neuron-MOS VT cancellation circuit and its application to a low-power and high-swing cascode current
mirror," IEICE Trans. Fundamentals, vol. E81-A, no. 1, pp. 110-116, Jan. 1998.

CMOSマクロセル群とニューロンMOS マクロモデルの検証
静岡理工科大学

落合忠博* 石倉康充**

山本修己*

西田和弘*

光岡 武*

波多野 裕* **（*電子工学科 **大学院材料科学専攻）
チップ概要 昨年度試作した15種類のマクロセルに加えて次の12種類のCMOSマクロセルを設計した。１）XOR２）XNOR３）２―４デコ―ダ 2種類 ４）JK−FF ５）クロッ
ク型Dラッチ２種類 ６）伝達ゲ―ト型Ｄラッチ ７）クロック型D−FF２種類 ８）伝達ゲート型D−FF２種類 。 更に、ニューロンＭＯＳ[1]マクロモデルの妥当性を実証する為
ニューロンＭＯＳ回路群を設計した[2]。また、特殊トランジスタを2種類設計した。
設計期間

設計は、３年次の学生実験でMOS IC試作を経験した学部学生４名と修士学生１名が行い学部生のツール習得期間込みで約２ヶ月を要した。
参考文献[1]T.Shibata etal. IEEE Trans.ED,vol.39,no.6,p.1444,1992. [2]落合、
波多野、ニューロンMOSマクロモデルの提案とデバイス試作 、
電子情報通信学会総合大会講演論文集C-12-49,p.147,'99.
実測速報 大部分のニューロンMOS回路群の機能動作に成功し、提案したニューロンMOSマクロモデルの妥当性を実証した。更に 前記１）２）３）のCMOSマクロの動作を実測により確認した。

非対称誤り記憶素子のプロトタイプと３ビットup/down カウンタ
仙台電波工業高等専門学校 高橋 桃子 鶴岡 慶昭 佐々木 正明 鹿股 昭雄
はじめに 電源に重畳した雑音に対するフェールセーフシステムを構成するために，非対称な誤り特性を有するフリップフロップを設計した．フリップフロップを構成するペアのNAND回路の一方にCR回路からなるパワーオンリセット機能を付加することによって，雑音の影響で,たとえ記憶内容が誤って変化したとしても論理 ０ の一方向になるように設計した．また，上記以外に学生のLSI設計演習として３ビットup/down カウンタを設計した.
試作チップ パワーオンリセット用のCR回路キャパシタはMOSキャパシタを用いて，抵抗はn-wellを用いて実現し、それぞれの値は1pF,10KOhmである．非対称誤り記憶素子の設計には，５年生学生１名が約２ヶ月，up/down カウンタの設計には，専攻科学生1名が約２ヶ月要した．
試作した７個のチップを用いてそれぞれ100回電源変動に対する誤動作の実験を行い状態を観測したところ，期待通り98％の一方向性誤りが確認された．

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アナログオペアンプ回路とVCO回路の試作
九州大学大学院 システム情報科学研究科 藤村 剛, 黒木 幸令
はじめに

近年、アナログ回路の必要性が高まってきている。アナログ回路を短期間で設計するためには、アナログライブラリの開発が不可欠である。そこで、基本的なアナログ回路
である、増幅用オペアンプ回路、また、このオペアンプ回路を用いて、直流電圧を任意の周波数を持つ交流電圧に変換する、発振用VCO(Voltage Controlled Oscillator)を試作した。
試作したチップ 今回の試作には、Motrola社1.2μｍルール、
2.3mm角のチップを用いた。
回路シミュレーションにはAvant!社Hspice、
レイアウトにはセイコー電子工業SX−9000、
DRC・LVS検証にはCadence社Draculaを用いた。試作したオペアンプは、11個のトランジスタから構成されている。設定した仕様は、利得約80dB、使用周波数帯域約０〜10ＭHzである。また、これらのオペアンプ３個と、1polyによる抵抗、1-2poly間容量（100pF）を用いて、VCOを製作した。設定した仕様では、制御電圧を１〜100ｍＶまで変化させることにより、発振周波数を40〜200ｋHzの間で可変させることができる。製作者（博士課程１年）は、物理学科出身の回路設計に関して初心者であったため、全行程に約90日を要した。

６ビット除算器の設計
九州大学大学院 システム情報科学研究科 吉川 典朗
はじめに

岩村 鉄郎

黒木幸令

今回は、論理回路を理解し、Verilog-HDL、論理合成ツールおよび配置配線ツールを含むデジタル回路の設計ツールに馴染むために６ビット除算器の試作を行った。
試作したチップ 除算の手順は引き放し法にしたがい、制御回路としてシフトレジスタを、加減算共用回路として２進桁上げ先見加算器を使用したものをVerilog-HDLで記述した。
チップ設計は修士課程の学生が２人で行い、約３週間要した。
与えられたチップサイズにな
かなか入り切らず、レイアウトに時間を取られた。論理合成・配置配線ツールにはそれぞれSynopsys社のDesign CompilerとAvant!社のAquariusXOを使用した。
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高耐圧 MOSFETと SPICE パラメータ抽出用TEG の試作
九州大学大学院 システム情報科学研究科 岩村 鉄郎

黒木 幸令

はじめに パワーICの集積化素子として高耐圧MOSの一つであるDMOSが挙げられる。二重拡散プロセスを要するDMOSを、nウェルプロセスにおいてnウェル、ソースの二重拡散を利用して設計し、回路シミュレーション用のモデルの開発を行うためSPICEパラメータ抽
出用のテストモジュールを試作した。
試作したチップ 今回設計したMOSFETは、ソースをnウェルにドレインをp基板に持つ
pMOSFETであり、モデリングに必要なSPICEパラメータを抽出するために13個のTEGを試作した。チップ設計は修士課程学生が１人で行い、約１週間要した。設計規則に違反する構造をとるため設計は注意深く行った。レイアウトにはCadense社のVirtuosoを使用した。

対称負荷を用いた差動バッファによるDLLの設計
九州大学大学院 システム情報科学研究科 Ali Elhadri 黒木 幸令 中司 賢一
はじめに

現在、
デジタル信号処理回路におけるクロックの生成には、DLL（Delay-Locked

Loop）
やPLL（Phase-Locked Loop）が広く用いられている。
本チップは同用途において対称負荷を用いた差動バッファによるDLLを試作したものである。
試作したチップ

今回試作したDLLは、位相比較器、チャージポンプ、ディレイライン、

コンデンサ等から構成されており、低ジッタであり、広い動作範囲を持つものである。動作範囲はSPICEの結果で60〜140MHzである。モトローラ社1.2μmルール、2.3mm角のチップとして実現した。
回路規模は約200トランジスタとなった。設計には修士２年の学生がレイアウト（SX9000）に３週間、LVS検証（Dracula）に２週間を要した。

２次元ヒルベルト曲線のアドレス発生回路の設計
九州大学大学院 システム情報科学研究科 鎌田 清一郎 西川 真理 渡辺 洋三
はじめにヒルベルト曲線は、1891年ヒルベルト空間で有名なD.ヒルベルトが発見した、自己相似性を有する空間充填曲線の一種である。本研究室では、コンピュータ上でヒルベルト曲線を発生させるため、この曲線のアドレス発生回路の試作を行った。
試作チップ 右図には、試作したアーキテクチャ(写真)を示す。これは、画像サイズ２×２から512 ×512までの範囲のヒルベルト曲線のアドレスを発生する回路である。この試作により、回路構成が極めてコンパクトに設計できることを確認した。また、これは、2.3mm 角のチップを用いて設計している。なお、本チップは修士２年、学部４年の学生が約３か月で設計し、約２kトランジスタで構成されている。

同相利得が零となる２次平衡型フィルタの試作
東京工業大学 工学部

和田 和千

高木 茂孝

藤井 信生

平衡型回路は，不平衡型回路と比較してS/N比で約3dB大きなダイナミックレンジを実現できることで知られており，近年の電源電圧の低い回路の構成に有効である．平衡型回路を実現する際の問題点として，同相帰還回路を付加しなければならないことである.従来，同相帰還回路の構成に関する一般的手法は殆ど知られておらず，同相帰還回路を付加すること
により，発振を起こすこともあった．今回の試作では，平衡型回路を２入力２出力回路と考え，その同相利得が零となる条件並びに回路が安定するための条件を考慮し、OTAに基づき、２次帯域通過フィルタを実現した．
また，この平衡型回路以外にも，学部学生が設計した各種の演算増幅器を集積化し，その特性を比較した．
フィルタの設計には，修士課程２年の学生２名が主として担当し，約２週間の時間を要した．また，演算増幅器で用いたトランジ
スタを含めて，トランジスタ数は全体で約500個である．
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断熱的ダイナミックCMOS 論理回路TEG（Ｉ）
山形大学 工学部

水沼 充

高橋 一清

はじめに 近年LSIの高集積化、大規模化に伴って回路の低消費電力化がますます要望されるようになってきた。
我々は回路規模レベルにおいて従来とは全く異なった発想で低消費電力化を図る断熱的ダイナミック
CMOS論理(ADCL)回路を提案し、検討を行っている。ここでは、ADCL回
路を基本回路として種々の論理回路を起こして、それらの動作を確認した。
試作チップ

T E G 回路として、

ADCL-NOT (図1)、ADCL-NAND、ADCL 1ビットメモリレジスタ、ADCL
1ビット全加算器、ADCL ビット全加算器などを入れ、さらに比較のために２種類の通常のCMOS-NOTなどが入っている。その他、２、３のTEG回路がある。マスクレイアウトは前回のTEG回路の修正から出発しているために約図1 ADCL-NOT 回路

１週間ほどで終了している。

断熱的ダイナミックCMOS 論理回路TEG（ＩＩ）
山形大学 工学部

須藤 敏志

西田 稔洋 水沼 充

高橋 一清

はじめに 近年LSIの高集積化、大規模化に伴って回路の低消費電力化がますます要望されるようになってきた。
我々は回路規模レベルにおいて従来とは全く異なった発想で低消費電力化を図る断熱的ダイナミックCMOS論理(ADCL)回路を提案し、検討を行っている。ここでは、ADCL 回路の消費電力を測定するためのTEG 回路と、比較をするための通常のCMOS TEG回路を起こした。
試作チップ TEG回路として、ADCL論理回路を４種類、ADCL回路用電源回路３種類、
ADCL 101段リングオッシレータ、
CMOS 101段リングオッシレータおよびその他２〜３種類のTEG回路を入れた。マスクレイアウトは4年生が行い、トレーニング期間も含めて約１ヶ月で終了した。

超低消費電力･電荷電圧変換回路特性評価（１）
高エネルギー加速器研究機構 素粒子原子核研究

池田 博一

チップの概要 容量素子の直並列の切り替えを定周期で行う
ことにより電圧増幅又は電荷･電圧変換を行うアナログ回路を試作した。信号の増幅はスイッチ素子の切り替えのみによって実現されるため低消費電力である。本回路は、具体的には
放射線の電離効果により発生した電荷を電圧に変換する目的で用いることができる。回路構成は図に示すような構成を採っている。超低消費電力･電荷電圧変換回路特性評価（２）とともに容量素子の対サブストレート容量の効果を評価することを今回の試作の目的としている。
試作に要した日数等 回路シミュレーションに約１ヶ月、レイアウトに10日ほどを費やしている。
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試作に使用した設計ツール等 回路シミュレータとしてHSPICEをし、レイアウトはSX9000を用いて行った。

超低消費電力･電荷電圧変換回路特性評価（２）
高エネルギー加速器研究機構 素粒子原子核研究
池田 博一
チップの概要 容量素子の直並列の切り替えを定周期で行うことにより電圧増幅又は電荷･電圧変換を行うアナログ回路を試作した。信号の増幅はスイッチ
素子の切り替えのみによって実現されるため低消費電力である。本回路は、具体的には放射線の電離効果により発生した電荷を電圧に変換する目的で用いることができる。回路構成は図に示すような構成を採っている。超低消費電力･電荷電圧変換回路特性評価（１）とともに容量素子の対サブストレート容量の効果を評価することを今回の試作の目的としている。また、出力部に緩衝増幅器を置くことによりロードの影響を分離することを試みた。
試作に要した日数等 回路シミュレーションに約１ヶ月、レイアウトに10日ほどを費やしている。
試作に使用した設計ツール等 回路シミュレータとしてHSPICEをし、レイアウトはSX9000を用いて行った。

スイッチトキャパシタDC-DCコンバータのIC化
福岡大学工学部電子情報工学科

谷口 伸一 松尾 嘉洋 末次 正

はじめに DC-DCコンバータは、集積化が急ピッチで進む他の電子回路とは対照的に、集積化とはほとんど縁がなかった。
そこで今回、
我々はスイッチトキャパシタ変換器[1][2]を用いた、DC-DCコンバータ回路の設計を行った。この回路はキャパシタとMOSトランジス
タのみで構成されているため、IC化に向いていると考えられる。
試作チップ 今回試作したチップは、２つのキャパシタと４つのトランジスタで構成されて
いおり、ドライブ回路は含んでいない。キャパシタの容量は計算上500[pF]で与えられ、出力電圧は入力電圧の半分となる。モトローラ社1.2μmルール、2.3mm角チップとして実現した。設計は学生２名（松尾、谷口）で行った。
参考文献 [1]S.V.Cheong, S.H.Chung, andA.Ioinovici,"Development of Power Electronics Converters Based on Switched-Capacitor Circuits", IEEE ISCAS92, pp.1907-1910, (1992).
[2]上野文男, 井上高弘, 太田一郎, 梅野徹

スイッチトキャパシタDC-DCコンバータの解析とそのハイブリットIC化 〜小型化・大容量化の実現〜 , 信学技報, PE89-52, (1989).

時間相関型 PSD
東京大学 工学部

安藤 繁

高橋 克

チップ概要 Position-Sensitive Detector(PSD)は、
入射光の定位を高精度に行なうセンサである。そのPSDからの出力と、外部からの参照入力との時間相関をとる回路を、NEL0.5μmを用いた2.3mm角チップ上に集積化する設計を行なった。この設計により、従来のPSD単体では得られなかった、多重度の情報を得られると思われる。実際に、シミュレーション
上では、多重度の情報を得られることを確認している。時間相関型PSDは主に、フォトダ
イオードと時間相関をとる回路からなっている。外部参照入力は２種類同時に入力可能で、直交検波が可能となっている。
試作チップ Hspiceによるシミュレーションを行ない、Virtuosoを用いてレイアウトを行なった。トランジスタ数は約100である。チップの性格上、光を直接チップに照射することが当然考えられるので、配線用のメタルを用いて回路を完全に遮光することで、光電流を発生させないように工夫した。設計は修士1年1名が主に行ない、およそ１ヶ月の製作期間を要した。レイアウトと直に接して設計するのが初めてだったため、レイアウトの書き方と、ルールになれるのにほとん
どの時間を費やした。現在は回路の一部の動作の確認が出来た状況であり、今後、より詳細な実験を行なう予定である。

時間相関型イメージセンサ(第4報)東京大学 工学部

安藤 繁

来海 暁

今井 亮子

チップ概要 このイメージセンサは各画素で光電流と参照信号の積電流を生成蓄積する機能を持ち, この時間相関値を走査周期毎に読み出す。従来のTVカメラとは質的に異なる情報を得ることができ, 新しい画像計測応用を開発していくことを目的としている。前回の試作では異なる方式の画素回路のTEG, 走査回路のTEGなどを集積化し,基本的な動作を確認している。 今回の試作ではセンサの高機能化,高性能化をめざし,同時に２種類の参照信号と相関のとれる画素回路とスイッチング回路を用いた画素回路を設計した。
チップは 1.5μm CMOS, 2.3 mm角であり、上述の2種類の画素回路のTEG,走査回路を含む８×８画素のミニチュアイメージセンサブロック, 出力用アンプ回路を含む。
試作に要した日数： 約２週間 主な設計者の身分：博士３年１名、修士２年１名
トランジスタ数： 約98059

パルス形ハードウェアニューロンモデル用MOSFETの試作
日本大学 理工学部

染谷 和孝

佐伯 勝敏

関根 好文

チップ概要 MOSFETを用いて，脳内に存在する神経回路網をモデル化する研究が行われている．我々は，工学的な応用を目指して，MOSFETを用いたパルス形ハードウェアニュー
ロンモデルのIC化について検討を行っている．今回，ケーデンスのアナログ回路設計ツールを用いて，パルス形ハードウェアニューロンモデル用TEGとしてMOSFETを試作し，保
護回路の影響についても検討を行った．
本チップは博士課程２年生と助手により１週間で設計を行った．

パルス形ハードウェアニューロンモデル用負性抵抗素子の試作
日本大学 理工学部

隅山 正巳

佐伯 勝敏

関根 好文

チップ概要 脳内における情報の伝達はパルス信号により行われており，
パルスを出力する神経回路をモデル化する研究がなされている．我々は，工学的な応用を目指して，負性抵抗素子を用いたパルス形ハードウェアニューロンモデルのIC化について検討を行っている．
今回，ケーデンスのアナログ回路設計ツールを用いて，パルス形ハードウェアニューロンモ
デル用TEGとしてMOSFETを用いた負性抵抗素子を試作した．本チップは学部４年生と助手により２週間で設計を行った．

パルス形ハードウェアニューロンモデル用負性抵抗素子および周辺回路の試作
日本大学 理工学部
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矢地 良洋

佐伯 勝敏

関根 好文

チップ概要 神経回路網を電子回路でモデル化する研究がなされており，集積回路化が行われている．我々は，工学的な応用を目指して，４端子の負性抵抗素子を用いたパルス形ハードウェアニューロンモデルのIC化について検討を行っている．今回，ケーデンスのアナロ
グ回路設計ツールを用いて，パルス形ハードウェアニューロンモデル用TEG として
MOSFETを用いた負性抵抗素子，
および負性抵抗特性を時間的に変化させるためのMOS抵
抗，シート抵抗，平行平板容量を試作した．本チップは修士１年生と助手により２週間で設計を行った．

パルス形ハードウェアニューロンモデルの試作
日本大学 理工学部

佐伯 勝敏, 関根 好文

チップ概要 脳内に存在する神経回路網をモデル化する研究がなされており，アナログ回路方式でニューロンチップを実現するという試みが行われている．我々は，工学的な応用を目指して，４端子の負性抵抗素子を用いたパルス形ハードウェアニューロンモデルのIC化について検討を行っている．このモデルは，２つのMOSFETで構成した負性抵抗素子，抵抗，コンデンサによって実現できる．今回，ケーデンスのアナログ回路設計ツールを用いて，パルス形ハードウェアニューロンモデルを試作した．
本チップは助手と修士１年生により３週間で設計を行った．

伝達特性測定用ゲート回路群と4ビット加減算器の試作
仙台電波工業高等専門学校 電子工学科

藤田 尚樹

浅見 誠治

はじめに 今回我々は卒業研究として、LSI設計および回路シュミレーションの設計ツールの新システムを実現する一環として、伝達特性測定用のゲート回路群と４ビットの加減算器の設計および試作を行った．
試作したチップ 今回設計したゲート回路群は伝達特性等を測定するためにチャネル幅を２通りに変化させたインバータ回路と２入力のアンド回路およびそれらを５段に縦続接続させた回路である．
また１ビットの全加算器および4ビットの加減算器をその基礎特性測定用に設計し、レイアウトを行った．これらの回路の回路シュミレーションによる検証を行った．
チップ設計は、電子工学科の５年生が一人で行い、約４週間を要した．

ULSIデバイスにおける低消費電力化を指向した降圧回路とフィードバック系回路
東北大学電気通信研究所

須永和久 遠藤哲郎 舛岡富士雄

CMOS論理LSIはスケーリングに伴い、年々、消費電力が増え続けてきている。高速かつ高集積化された集積回路にとって低消費電力化技術は非常に重要である。ここでCMOS回
路の消費電力は電源電圧VDDを下げることによる効果が非常に高い。しかし、システム電
源電圧には規格が存在するために、デバイスの動作電圧における最適値とは一般的に一致しない。この差を埋めるのが降圧回路である。今回の試作チップはオンチップで構成可能なイ
ンダクタンスを含まないRC回路で構成した降圧回路とその制御回路が含まれている。
レイアウト設計に要した日数は、１ヶ月程度である。設計は３名（教授、助教授、修士１年）で行った。チップはモトローラ社1.2μmルール、2.3mm角のチップで、回路規模は70
トランジスタ程度である。設計ツールとしては、レイアウトにCadenceのVirtusoレイアウトエディタ、回路シミュレーションにSilvaco社のSmartSpice、
検証ツールにCadenceのDraculaを用いた。測定については準備中である。

パストランジスタロジックを用いた基本ロジック回路
東北大学電気通信研究所

船木寿彦 遠藤哲郎 舛岡富士雄

近年、CMOSに比べて高速化、低消費電力化、小面積化が可能な論理回路であるパストラ
ンジスタロジックに関する研究が広く行われている。今回は、種々のパストランジスタロ
ジックで基本論理回路を設計し、比較を行った。試作したチップには、種々のパストランジ
スタロジックによってAND、OR、FA等の基本論理レイアウトエディタを用いてフルカス
タムでレイアウトし、CADENCE社DraculaツールのDRC、Extractを用いて検証を行った。設計期間は１ヶ月程度であり、教授、助教授、修士１年の計３人によって設計した。測定については準備中である。

ULSIデバイスにおける低消費電力化を指向したフィードバック系回路
およびパストランジスタロジックを用いた基本ロジック回路
東北大学電気通信研究所

須永和久 船木寿彦 遠藤哲郎 舛岡富士雄

CMOS論理LSIはスケーリングに伴い、年々、消費電力が増え続けてきている。高速かつ高集積化された集積回路にとって低消費電力化技術は非常に重要である。ここでCMOS回
路の消費電力は電源電圧VDDを下げることによる効果が非常に高い。今回の試作チップは
現在提案されている降圧回路の制御回路である。
また、種々のパストランジスタロジックの性能比較を行うために、それぞれのパストランジ
スタロジックで構成したAND、OR、FA等の基本論理回路を組み込んだ。
レイアウト設計に要した日数は、１ヶ月程度である。設計は４名（教授、助教授、修士１年）で行った。チップはモトローラ社1.2μmルール、2.3mm角のチップで、回路規模は100トランジスタ程度である。設計ツール
としては、レイアウトにCadenceのVirtusoレイアウトエディタ、回路シミュレーションにSilvaco社のSmartSpice、検証ツールにCadenceのDraculaを用いた。
測定については準備中である。

61

MOS トランジスタの特性評価
東北大学電気通信研究所

中村広記 遠藤哲郎 舛岡富士雄

近年、VLSIの大規模・高集積化に伴う微細化技術の進展はめざましい。半導体素子の微細化により、半導体素子は複雑な特性を示す。微細トランジスタでは、短チャネル効果・狭チャネル効果・チャネル変調がその代表例である。そのため、微細化された各種半導体素子の電気的特性を把握することが重要である。それゆえ、今回微細MOSトランジスタの特性を評価するために、各種の半導体素子を設計した。
設計は3名（教授、助教授、学部４年）で行った。設計に要した期間は、全体で１ヶ月程度である。
今回試作したチップは、微細化による電気的特性を測定するためW/Lを変えたトランジス
タ16個を実装している。また、PN接合の接合リーク電流を測定するためのダイオード４個、容量を測定するためのMOSキャパシ
タンス２個を実装している。モトローラ社1.2μmルール、2.3mm角のチップとして実現した。設計は、Cadence社のVirtusoレイ
アウトエディタ、検証ツールはDraculaを用いたフルカスタムである。測定については準備中である。

画像処理用νMOSセルオートマトン回路TEGの設計試作
北海道大学工学研究科電子情報工学専攻

池辺将之 赤澤正道 雨宮好仁

はじめに 当研究室では、高速並列の画像処理用に適したセルオートマトン回路の研究を行っている。本チップにおいては、画像処理用セルオートマトンLSIの試作のための準備として雑音除去・輪郭抽出を行うセルオートマトンの単位演算セル回路TEGの試作を行った。
チップ概要 単位演算セル回路は、シリコン機能デバイスのνMOSを用いており、コンパ
クトな回路でセル８近傍の入力に対する演算を処理できる。また、各セル毎にフォトダイ
オード（PD）を組み込み、直接に光情報を取り込めるようにした。本チップにはセル回路の他に、PD、νMOS単体素子、セル回路に使用した論理ゲート単体のTEGを載せた。
試作に要した日数 ２ヶ月 主な設計者 博士２年 トランジスタ数

380

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パルス幅変調信号を利用した多値論理回路の研究
北海道大学工学研究科電子情報工学専攻

深澤 芳幸 赤澤 正道 雨宮 好仁

はじめに 多値論理を時間軸上に展開すれば、電圧や電流を分割する必要がなく、最大の振幅で電圧を用いて、いかなる基数の多値信号も表現できる。このような思想に基づき、「パルス幅によって多値信号を表現する」概念に基づいた多値論理回路を設計・試作した。
チップ概要 このチップには、
パスゲート回路網によって構成した４値乗算器の回路と、それらの動作を確認するためのＴＥＧとして、パルスジェネレータ回路、マルチプレクサ回路を載せた。このパルスジェネレータ回路とマルチプレクサ回路は、それぞれの中にあるラッチ部分をスタティック形にしたものとダイナミック形にしたものの両方を設計した。４値乗
算器、パルスジェネレータ回路の動作を確認している。
試作に要した日数 １ヶ月半 主な設計者 修士２年 トランジスタ数

1000

ノイズ特性評価用増幅型ＣＭＯＳイメージセンサ
広島市立大学

梅田 昌宏

中野 篤人

堀居賢樹

画像情報が重要な位置を占めるマルチメディア機器において、ほとんどがＣＣＤイメージセ
ンサが用いられている。今後、ディジタル画像、モバイルコンピューティングという時代に適合したイメージセンサが求められている。また、ＣＭＯＳイメージセンサは低消費電力、多機能化に対応できるため、注目され、情報処理機能を持たせたビジョンチップ等の開発も活発である。しかし、ビジョンチップについては、ほとんど画像の根幹である画質を無視したものに終始している。
一方、ＣＭＯＳイメージセンサは画素部に信号を増幅させる機能をもたせることで、高感度化が計れるものの、画素毎の増幅率の違いによる固定パターンが発生する。これを抑制する回路が設けられ、こうした構成によりＣＣＤイメージセンサの感度に近づきつつある。しかし、このタイプのノイズ評価、抱える課題については不明確で、十分な評価がなされていないのが現状である。今回、こうした問題を明確にし、性能向上を計るための素子を設計した。提案されているノイズ抑制回路、新しく考案したノイズ抑制回路を領域分割して分け組み入れ、相対評価と数値評価を行えるようにしている。なお、本チップは修士１年の学生が１カ月で設計した。

安定化電源・パラメータ可変機構を有するオンチップPLL
九州大学大学院 システム情報科学研究科 電子デバイス工学 吉澤 弘泰

中司 賢一

久留米工業大学 谷口 研二
概要 本チップはオンチップPLLについて、電源配線を介してPLLに影響を与える雑音を抑制するPLL用小電力安定化電源回路、PFD利得やフィルタ等の特性をデジタル的に可変させかつ小面積で実現する機構の実現を目的として設計したものである。クロック生成用、
リタイミング用２種類のPLLと参照用入力生成部で構成され、28の制御コードにより各種切り替えや測定を可能としている。試作は博士の学生により、SX9000（設計）Dracula（検証）を用いて、約６週間で行われている。トランジスタ数は約1700である。現時点では、
HSPICEによる評価で電源安定性の20dB前後の向上や、40pFの容量で１nF前後の容量と等価なフィルタ効果を実現できることを確認している。

Ｍ系列乱数発生器（１）
九州大学大学院 システム情報科学研究科

中司 賢一

はじめに 通信システムのLSIのテストでは、BER（ビットエラーレート）等を測定する。
入力信号としてランダムなデータパターンを使用する。今回の試作では、
ＢＥＲ計測回路と組み合わせて使用するＭ系列乱数発生器を設計、試作した。
試作チップ BER（ビットエラーレート）計測回路［１］は、スタート信号からストップ信号が入るまで受信した信号のビットエラーを計測するために、データ系列の始まりと終わりにスタート信号からストップ信号を出力する必要がある。また、乱数のシードは外部より入力できるようにした。Ｍ系列として、８ビット、15ビット、23ビットの３種類とし、外部信号により切り替えできるように設計した。設計はVerilog-HDLを用いたトップダウン設計を行った。
モトローラ社1.2μm、2.3mm角チップで、Verilog-HDLで記述し、論理シミュレーションにより動作確認後、Synopsys
社のDesign Compilerで論理合成を行い、Avant!社のAquariusXOによる自動配置配線を行った。ライブラリとして、東大版EXD
ライブラリを使用した。最終チェック段階において、一部SII社のSX9000で手動で修正を行った。設計は、約２週間かかった。しかし、チップ面積の都合上、２つのチップに分けざるを得なかった[2]。このチップは、８ビット、15ビットの２種類のPRBS発生回路である。
まとめ BER計測回路と組み合わせて使用するＭ系列乱数発生器を設計、試作した。評価はこれから行う予定である。
参考文献[1]中司賢一、八山 和弘 「学部向け講義「VLSI工学」のLSI設計演習（１）」、本年報, p.64, 1999．

[2]中司賢一 「Ｍ系列乱数発生器（２）」、本年報, p.63, 1999．

Ｍ系列乱数発生器（２）九州大学大学院 システム情報科学研究科

中司 賢一

はじめに 通信システムのLSIのテストでは、BER（ビットエラーレート）等を測定する。
入力信号としてランダムなデータパターンを使用する。今回の試作では、
ＢＥＲ計測回路と組み合わせて使用するＭ系列乱数発生器を設計、試作した。
試作チップ BER（ビットエラーレート）計測回路［１］は、スタート信号からストップ信号が入るまで受信した信号のビットエラーを計測するために、データ系列の始まりと終わりにスタート信号からストップ信号を出力する必要がある。また、乱数のシードは外部より入力できるようにした。Ｍ系列として、８ビット、15ビット、23ビットの３種類とし、外部信号により切り替えできるように設計した。設計はVerilog-HDLを用いたトップダウン設計を行った。
モトローラ社1.2μm、2.3mm角チップで、Verilog-HDLで記述し、論理シミュレーションにより動作確認後、Synopsys
社のDesign Compilerで論理合成を行い、Avant!社のAquariusXOによる自動配置配線を行った。ライブラリとして、東大版EXD
ライブラリを使用した。最終チェック段階において、一部SII社のSX9000で手動で修正を行った。設計は、約２週間かかった。し63

かし、チップ面積の都合上、２つのチップに分けざるを得なかった［２］ 。このチップは、23ビット１種類だけのPRBS発生回路である。
まとめ BER計測回路と組み合わせて使用するＭ系列乱数発生器を設計、試作した。評価はこれから行う予定である。
参考文献 ［１］中司賢一、八山 和弘 「学部向け講義「VLSI工学」のLSI設計演習（１）」、本年報、p.64, 1999．
［２］中司賢一 「Ｍ系列乱数発生器（１）」、本年報、p.63, 1999．

学部向け講義「VLSI工学」の LSI設計演習（１）
九州大学大学院 システム情報科学研究科 中司 賢一, 八山 和弘
はじめに 学部４年生向け講義「VLSI工学」（担当：中司）の授業の一環として、LSIの設計・試作演習を行った。対象学生は、デバイス系の履修課程を選択している４年生である。
これらの学部生に集積回路設計の実際のやり方を教えると同時に、修士の学生をTA（ティーチングアシスタント）として演習に参加させＣＡＤツールの操作の修得をも目的とした。試作テーマはTAが４人いるため４つとしたが、うち２つは学部生の希望がなかった
こと、試作に耐えうるHDL記述でなかったために、教官とTAがすべてを行った。
３ヶ月間の集積回路工学の講義後、夏期休暇期間中に学部生は約１ヶ月、ＴＡの修士の学生には約２ヶ月の設計期間を与えた。時間の都合上、学部生はＨＤＬ記述、論理合成、論理シ
ミュレーションまでとし、その後のレイアウト、検証および実チップの検証はTAに任せるものとした。関係研究室の設計を希望す
るその他の大学院生の参加も認めた。TA、大学院生を含めて16名が参加し（教官は除く）、モトローラ社1.2umルール、2.3mm角の合計３種のチップ試作となった。
試作チップ 設計のテーマは、BER（ビットエラーレート）計測回路、Ｍ系列乱数発生器である。このうちＭ系列乱数発生器については別途「Ｍ系列乱数発生器」として報告する[1]。試作は、モトローラ社1.2μmルール、2.3mm角のチップで行った。設計はVerilog-HDLを用いた。今回のBER計測回路チップは、通信系送受信間のビットエラーレートの計測回路である。この回路は、ス
タート信号からストップ信号が入るまで受信した信号のビットエラーを計測する。基準となるバイナリー乱数系列信号は、Ｍ系列
乱数発生器[1]から供給されるものとしている。設計はVerilog-HDLを用いたトップダウン設計を行った。Verilog-HDLで記述し、論
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理シミュレーションにより動作確認後、Synopsys社のDesign Compilerで論理合成を行い、Avant!社のAquariusXOによる自動配置
配線を行った。ライブラリとして、東大版EXDライブラリを使用した。最終チェック段階において、一部SII社のSX9000で手動で修正を行った。設計は、修士１年１名が設計し、ツールの習得期間を含めて約２ヶ月かかった。実チップの動作の検証はＴＡが行う予定であったが、時間の都合上できずじまいで、これからLSIテスターを用いて行う予定である。
まとめ 初年度であったためカリキュラムがまだ不十分であり、学部が集積回路の設計法が十分理解できたようには思われない。
また、ＴＡの教育も兼ねていたため不手際も多々あった。しかし、TAの大学院生についてはCADツールの基本的な部分は十分修得できたものと思う。来年度以降も設計演習を行う予定である。
参考文献[1]中司賢一、「Ｍ系列乱数発生器」、本年報、p.63, 1999．

学部向け講義「VLSI工学」の LSI設計演習（２）九州大学大学院 システム情報科学研究科 中司 賢一

エルハドリ アリ

はじめに 学部４年生向け講義「VLSI工学」（担当：中司）の授業の一環として、LSIの設計・試作演習を行った。対象学生は、デバイス系の履修課程を選択している４年生である。
これらの学部生に集積回路設計の実際のやり方を教えると同時に、修士の学生をTA（ティーチングアシスタント）として演習に参加させCADツールの操作の修得をも目的とした。試作テーマはTAが４人いるため４つとしたが、うち２つは学部生の希望がなかった
こと、試作に耐えうるHDL記述でなかったために、教官とTAがすべてを行った。３ヶ月間の集積回路工学の講義後、夏期休暇期間中に学部生は約１ヶ月、TAの修士の学生には約２ヶ月の設計期間を与えた。時間の都合上、学部生はＨＤＬ記述、論理合成、論理シミュ
レーションまでとし、その後のレイアウト、検証および実チップの検証はTAに任せるものとした。関係研究室の設計を希望するその他の大学院生の参加も認めた。TA、大学院生を含めて16名が参加し（教官は除く）、モトローラ社1.2μmルール、2.3mm角の合計３種のチップ試作となった。
試作チップ 今回の設計演習の主題がトップダウン設計による集積回路設計法に関してとTAのCADツールの修得であるため、４ビット乗算器の設計を行った。ただし、少なくとも２種類以上設計することとし、論理合成に関しては、種々の制約条件で合成し、その内でもっとも性能のよいものを選択するもののとした。設計はVerilog-HDLを用いたトップダウン設計を行った。
Verilog-HDL

で記述し、
論理シミュレーションにより動作確認後、Synopsys社のDesign Compilerで論理合成を行い、Avant!社のAquariusXOによる自動配置配線を行った。ライブラリとして、東大版EXDライブラリを使用した。設計は、修士２年１名のTAの監督の元、学部４年生が計３名が参加し、ツールの習得期間を含めて約１ヶ月で論理合成まで終了し、レイアウト検証を含めると２ヶ月を要した。実チップの動作の検証はTAが行う予定であったが、時間の都合上できずじまいで、これからLSIテスターを用いて行う予定である。
まとめ 初年度であったためカリキュラムがまだ不十分であり、学部が集積回路の設計法が十分理解できたようには思われない。
また、TAの教育も兼ねていたため不手際も多々あった。しかし、TAの大学院生についてはCADツールの基本的な部分は十分修得できたものと思う。来年度以降も設計演習を行う予定である。

学部向け講義「VLSI工学」の LSI設計演習（３）九州大学大学院 システム情報科学研究科

中司 賢一

岩村 鉄郎

はじめに 学部４年生向け講義「VLSI工学」（担当：中司）の授業の一環として、LSIの設計・試作演習を行った。対象学生は、デバイス系の履修課程を選択している４年生である。
これらの学部生に集積回路設計の実際のやり方を教えると同時に、修士の学生をTA（ティーチングアシスタント）として演習に参加させCADツールの操作の修得をも目的とした。試作テーマはTAが４人いるため４つとしたが、うち２つは学部生の希望がなかった
こと、試作に耐えうるHDL記述でなかったために、教官とTAがすべてを行った。
３ヶ月間の集積回路工学の講義後、夏期休暇期間中に学部生は約１ヶ月、TAの修士の学生には約２ヶ月の設計期間を与えた。時間の都合上、学部生はHDL記述、論理合成、論理シ
ミュレーションまでとし、その後のレイアウト、検証および実チップの検証はTAに任せるものとした。関係研究室の設計を希望す
るその他の大学院生の参加も認めた。TA、大学院生を含めて16名が参加し（教官は除く）、モトローラ社1.2umルール、2.3mm角の合計３種のチップ試作となった。
試作チップ 試作は、モトローラ社1.2umルール、2.3mm角のチップで行った。今回の設計演習の主題がトップダウン設計による集積回路設計法に関してとTAのCADツールの修得であるため、８ビット加算器の設計を行った。ただし、少なくとも２種類以上設計することとし、論理合成に関しては、種々の制約条件で合成し、その内でもっとも性能のよいものを選択するもののとした。
設計はVerilog-HDLを用いたトップダウン設計を行った。
Verilog-HDLで記述し、論理シミュレーションにより動作確認後、Synopsys
社のDesign Compilerで論理合成を行い、Avant!社のAquariusXOによる自動配置配線を行った。ライブラリとして、東大版EXD
ライブラリを使用した。設計は、修士１年１名のTAの監督の元、学部４年生が計４名が参加し、ツールの習得期間を含めて約１ヶ月で論理合成まで終了し、レイアウト検証を含めると２ヶ月を要した。。実チップの動作の検証はTAが行う予定であったが、時間の都合上できずじまいで、これからLSIテスターを用いて行う予定である。
まとめ 初年度であったためカリキュラムがまだ不十分であり、学部が集積回路の設計法が十分理解できたようには思われない。
また、TAの教育も兼ねていたため不手際も多々あった。しかし、TAの大学院生についてはCADツールの基本的な部分は十分修得できたものと思う。来年度以降も設計演習を行う予定である。

Vison Chip への応用を目的とした素子の試作
奈良先端科学技術大学院大学 物質創成科学研究科 上原 昭宏

太田 淳

Vision Chip作製に必要な基本素子特性評価用TEGの試作を行った。Vision Chip とは画素
毎に信号処理回路を設けた特殊撮像画像処理チップである。
フォトダイオードに加えフォトトランジスタ、画像を走査するためのシフトレジスタ、およびWinner take all回路を作製した。
p-diffとn-well及びn-wellとp-subでpn接合を形成した２種類のフォトダイオードを作製した。
発光ピーク約650nmの赤色LEDを光源とし逆バイアス電圧 5V を印加して特性評価を行った。フォトダイオードの量子効率はそれぞれ 0.2，0.08 であった。
設計には magic 6.5 を使用した。
修士１回の学生が20日で設計した。
試作チップは400トラ
ンジスタから構成されている。

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ビジョンチップ用フォトダイオードの分光感度特性
奈良先端科学技術大学院大学 物質創成科学研究科 赤澤 淳

太田 淳

受光面積の異なるフォトダイオードを作製した。分光感度等の諸特性を測定する予定である。
設計には magic 6.5 を使用した。修士１回の学生が20日で設計した。試作チップは20トランジスタから構成されている。

平面配置オートマトンによる矩形領域検出回路
金沢大学工学部

前多和洋

秋田純一

北川彰夫

鈴木正國

はじめに 従来の画像処理システムにおいては受光系と処理系が別々である
ため、データ量の増加に伴いリアルタ
イム処理が困難なものとなってしまう。
本研究においては、画像処理の一種として矩形領域の位置と大きさの検出をとりあげ、その結果をもとに物体のおよその位置と大きさを検出する回路を試作した。
試作したチップ 回路は、ノードと受光部を模擬するＦＦをマトリクス上に配置したものである。受光部からノードへとデータを取り込み、隣接ノード間のみでデータ転送を行うことにより、矩形領域の検出を行う。
今回はMotorola 2.3mm角にノードを４×８、ＦＦを５×９を配置したアルゴリズムの検証用回路として試作した。
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設計者は大学院２年１名で、Cadence社VirtuosoとHspiceを用いて約１ヶ月で設計した。トランジスタ数は約2,500個である。また
予定通りの動作を確認することができた。

ボトムアップ設計による実時間色情報抽出回路
金沢大学工学部

秋田純一

はじめに カラー画像に対して認識等の処理を行なうにあたって、色情報の抽出は重要な前処理であるが、ソフトウエアによる処理では実時間処理は困難である。本研究では色抽出処
理が画素毎の情報のみで可能であることに着目し、ビデオ信号のデータ列の各画素情報に対して、RGB等の3つのパラメータが、あらかじめ設定した範囲内にあることを検出することで、対象色であることを検出する回路を検討した。
試作したチップ 本試作では、画素情報の３つのパラメータを各6bitとし、各パラメータの設定する上下限値の６bitレジスタ、６bitのマグニチュードコンパレータ等をボトムアップ
設計によって設計を行なった。モトローラ1.2μmルール、2.3mm角に充分収まり、トラン
ジスタ数は2,229、論理遅延は11.2nsであった。なお余白には、検討中のインダクタ素子等の各種TEGを配置した。
設計は助手一名がボトムアップによるフルカスタム設計によって行ない、およそ２週間を要した。なお本試作チップは、ロボットビジョンの研究で実際に使用されている。

トップダウン設計による実時間色情報抽出回路
金沢大学工学部

高瀬信二

はじめに カラー画像に対して認識等の処理を行なうにあたって、色情報の抽出は重要な前処理であるが、ソフトウエアによる処理では実時間処理は困難である。本研究では色抽出処
理が画素毎の情報のみで可能であることに着目し、ビデオ信号のデータ列の各画素情報に対して、RGB等の3つのパラメータが、あらかじめ設定した範囲内にあることを検出することで、対象色であることを検出する回路を検討した。
試作したチップ 本試作では、画素情報の３つのパラメータを各6bitとし、各パラメータの設定する上下限値の6bitレジスタ、６bitのマグニチュードコンパレータ等をトップダウン
設計によって設計を行なった。使用したＣＡＤツールは、
Synopsysのデザインコンパイラ、Avant!のAquariusXOである。モトローラ1.2μmルール、2.3mm角のチップに収まる、セル数は163であった。また、動作検証したところ10.3nsでの動作が確認された。設計は学生一名がトップダウンによる設計を行ない、およそ３週間を要した。

データ通信制御用ＩＣの設計
立山科学工業(株)岡本信治

金沢大学工学部

鈴木正國

北川章夫

秋田純一

はじめに PDSS(Pre-Detection Spread Spectrum)方式を使った無線データ伝送が実用化されつつある。現在、この方式の処理には高速処理が可能なマイコンを用いてソフトウェアで実現している。しかし、通信速度の高速化、汎用化の面から、専用ICの実現の必要性がある。
そこで、共同研究としてPDSS通信ICの設計を行った。
試作したチップの概要 今回設計したチップは現在使用しているソフトウェアと同様の基本機能を持つものとし、（１）入力されたデータに冗長性を加える。
（２）冗長性のあるデータから本来のデータへ戻す。という送信・受信用の処理系を１チップ内に納めた。
設計言語としてVerilogを用い、九州大学のライブラリを使用した。また、配置配線にはAquarius-XOを使用した。設計は工学部研究員が一人で行い、設計開始から提出まで約４ヶ月要したが、実質は、２ヶ月程度であると思われる。当初ソフトウエアと同様のアルゴリズムで設計を行っていたが、与えられたチップサイズに納まりきらず、処理方式の決定にかなりの時間を要した。

リミットサイクルを生成する集積化人工神経回路網の設計
東北大学 電気通信研究所

山名 智尋

早川 吉弘

中島 康治

沢田康次

はじめに 生体の活動にはリズムカルなものが数多くみられる．例えば歩行運動や心臓の鼓動，また脳波等もそのような活動の例であろう．このような現象の多くは神経系の周期的な活動がもととなっていると考えられる．一方，人工神経回路網の研究において結合に非対称性を持つ循環型の神経回路網では与えた初期状態に応じて，状態が遷移しなかったり(固定点)，状態遷移が周期軌道を形成する（リミットサイクル）等のダイナミクスが現れることが知られている．
チップ概要 本チップは，循環型非対称結合を持つ神経回路網の離散時間モデルのダイナミクスを実現する回路の集積化と試作者の回路設計手法の理解を目的としている．回路網の離散時間方程式のダイナミクスから素子の論理関数を構成し，メモリー回路にはスレーブ部分に入出力機能を付加したD-FFを用いた．
今回の設計では回路は８素子で構成されているが，この場合には４個の固定点が存在し，リミットサイクルは４周期が１個，８周期が10個存在する．また試作者が提案したアルゴリズムにより回路網のダイナミクスがさらに詳細に解析され，リミットサイクルの軌道の各点にはその点に遷移していく状態がツリー構造を形成していることが明らかになっている．設計には博士後期課程２年の学生が設計手法の学習も含めて約２ヵ月弱で CADENCE の Layout Editor を用いて設計した．なお検証ツールには DIVA 及びDRACULA を用いた．トランジスタ数は約540個である．

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ビジョンチップに用いるのノイズ補償バッファの試験回路
九州工業大学情報工学部

亀田 成司 八木 哲也

はじめに ビジョンチップは、
超並列の回路構造により画像処理を瞬時に実行できる視覚センサである。我々は、これをアナログCMOS集積回路により設計している[1]。ここで、アナログCMOSにより視覚センサを設計する場合、問題になるのが素子の特性のばらつきである。
ノイズ補償
バッファ回路は、
この素子のばらつきに起因する回路ノイズを補償することができる[1]。また、この回路はアナログ

図1 ノイズ補償バッファの回路構成メモリとしても使用できる。今回、我々は、ノイズ補償
バッファの試験回路を製作した。
試作したチップ 今回試作したのは、ノイズ補償バッファの試験回路である。図１のように、差動増幅器、キャパシタ、そしてス
イッチにより構成され、スイッチ動作により回路ノイズをキャパシタに記憶させることができる。モトローラ社1.2μmルール、
2.3mm角のチップとして実現した。また、アナログメモリとしての性能を検証するために、比較対象として単純なキャパシタによるメモリも試作した。Cadence 97Aによるフルカスタム設計で、回路規模は1026トランジスタとなった。なお、本チップは博士１
年の学生が約１ヶ月で設計した。
参考文献 [1] 八木,亀田,飯塚:「可変受容野を備えた超並列アナログ知能視覚センサ」, 信学論, vol.J81-D-I, no.2, pp.104-113, (Feb 1998)

ビジョンチップに用いる電荷蓄積型光センサの試験回路
九州工業大学情報工学部

亀田 成司 八木 哲也

はじめに ビジョンチップは、
超並列の回路構造により画像処理を瞬時に実行できる視覚センサである。我々は、これをアナログCMOS集積回路により設計している[1]。ビジョンチッ
プの光センサ部には、電荷蓄積型光センサ、いわゆるアクティブピクセルセンサ、を用いており、電荷の蓄積時間を変えることにより、応答感度を調節することができる[1]。
今回、
我々
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は電荷蓄積型光センサの試験回路を試作した。
試作したチップ 今回試作したのは、18個の電荷蓄積型光センサである。モトローラ社1.2
μmルール、2.3mm角のチップとして実現した。
本プロセスでの動作検証および固定パター
ンノイズ等のばらつきレベルの確認を目的としている。
Cadence 97Aによるフルカスタム設計で、回路規模は966トランジスタとなった。なお、
本チップは博士１年の学生が約１ヶ月で設計した。
参考文献 [1] 八木,亀田,飯塚:「可変受容野を備えた超並列アナログ知能視覚センサ」, 信学論, vol.J81-D-I, no.2, pp.104-113, (Feb 1998)

平成 10 年度第１回 NEL 試作

マルチプレクサ方式とバス方式の比較のためのマイクロプロセッサとEB プローバ・FIB 練習用回路
東京大学 工学部

小松 聡, 池田 誠, 浅田 邦博

はじめに 近年VLSIにおける消費電力の増大が問題になっており、その中でバス部分の消費電力が全体の消費電力に占める割合が大きくなってきている。今回、我々はCPU内のデータ転送において、バス方式とマルチプレクサ方式を比較し、VLSIの低消費電力化への検討を行った。また、それと同時にEBプローバ・FIB装置の練習用のための回路を付加した。
試作チップ 今回検討したマイクロプロセッサのアーキテクチャは(a)３バス構成のCPUと(b)マルチプレクサ方式のCPUである。マルチプレクサ方式にすることにより、信号線の増加があるものの、信号線一本当たりの容量が小さくすることができ、低消費電力化を実現可能である。両アーキテクチャの比較のため、NEL0.5um を用いて16ビットCPUをそれぞれ設計した。チップ写真が示すように両CPUを１チップに載せている。マルチプレクサ方式では、チップ面積が約40%増加するが、信号線の容量を約1/4に低減でき、またチップ全体の消費電力も約30%低減することが可能である。また、それと同時にEBプローバ・FIB装置の練習用として容量負荷の回路を付加してある。なお、本チップは修士１年(当時)の学生が約１か月で設計し、約40kトランジスタで構成されている。

終了検出型パイプライン加算器を用いた疑似非同期式マイクロプロセッサの設計
東京大学 工学部

鄭 若丹彡 , 佐藤 義則, 浅田 邦博

はじめに マイクロプロセッサの高速化のためには演算の中心である加算器の高速化が不可欠である。従来の加算器の高速化は最大遅延の削減に主眼がおかれていた。これに対し、平均的な演算速度向上を狙う終了検出型パイプライン加算器を提案した。以前の終了検出型加算器のスループット向上を図り、疑似非同期式マイクロプロセッサを構成し、そのアーキテ
クチャーの動作検証を行なう。
試作チップ 今回設計したCPUのアーキテクチャは32-bit４段パイプラインの疑似非同期式マイクロプロセッサである。CPUの全体として平均速度で動かせるために非同期式ハンドシェークを用い、CPU全体として平均速度で動けるようになった。終了検出加算器は前段の部分加算ステージと後段のキャリー伝搬ステージの２段パイプライン構成となっている。前段の処理時間は一定であるが、後段では１〜３クロックの間で可変となる。パイプラインのステージの間、ハンドシェークによりデータ転送を行なう。
本チップは97年度試作した同じ機能を持つチップの修正版である。以前のチップはライブラリの問題があり、動作しなかった。なお、修正は一人で約半日で修正し、60kトランジスタで構成されている。測定により基本動作を確認した。

大規模集積回路の熱分布に関する研究
東京大学工学系研究科 †大規模集積システム設計教育研究センター
大口康弘 †韓小逸 藤島実 †鳳紘一郎
目的 大規模集積回路の集積度の向上に伴い、チップあたりの消費電力も急速に上昇している。集積回路内部の局部的な温度上昇は特定ブロックまたは特定デバイスの正常動作を妨げ、システム全体が正常に機能しなくなる恐れがある。本研究は、集積回路の発熱状況とチップ内熱伝達特性を観測し、これを設計・レイアウトと直結することによって、熱的問題をも最適化できる集積回路レイアウト法を作り出すことを目指している。
試作チップ サーモグラフィックシステムを用いて集積回路中のインバータからの熱発生とその分布を精密測定するために、測定システムの空間分解能に合わせてゲート長がそれぞれ0.6μｍ, ３μｍ, ６μｍ, 18μｍ, 30μｍのCMOSインバーターを設計した。ゲート長の拡大倍率に合わせてレイアウトのすべての部分を同倍率で拡大して設計した。寸法0.6μｍ, ３μｍ, ６μｍ,の３種類は10段の、また18μｍ, 30μｍについてはそれぞれ３段と２段のインバーターにより構成されている。入力は同一パットを使っているが、５個のNANDを用いて、それぞれのインバー
ターへの信号入力を切り替える。出力は5つに分け、熱分布と熱伝達の観測中、インバーターの動作状況を確認できるようにした。
設計はNELの0.6μｍルールを用いた、助手１名と実習生１名が行い、４日を要した。

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ライブラリセル検証用TEGチップの試作
九州大学大学 システム情報科学研究科 情報工学専攻ジャマルエディン カレッド, 石原 亨
, 安浦 寛人
はじめに 大学や高専などの教育機関におけるLSI設計の円滑化を目的に，約300種規模のスタンダードセルライブラリを開発した．開発したセルライブラリは，VDECユーザの共同利用資産としてホームページにて公開している。本稿では，開発したスタンダードセルを個別に検証することを目的として設計した，ライブラリセル検証用TEGチップの報告を行なう。
試作チップ 仕様設計には，VHDLを使用した．論理合成および論理シミュレーションはSYNOPSYS社のツールを使用し，配置配線には Avant! 社のAquariusXOを使用した．
TEG
チップ構成は全セルに対して入力値を与え，セレクタにより所望のセルの出力値を出力するように設計した．TEGチップには，検証対象の311種類のセルを搭載している．また，51段，61段，71段，81段のリングオシレータも搭載している．なお，本チップは修士１年の学生が約１ヵ月で設計した．試作結果を以下に示す．
使用プロセス：

NEL 0.5μm CMOS ２層メタル

チップサイズ：4.76mm×4.76mm=22.66mm2

トランジスタ数：

6,756

信号ピン数：

55

VDEC共同利用マクロとしてのSRAMチップの試作
九州大学大学 システム情報科学研究科 情報工学専攻石原 亨, 安浦 寛人
はじめに VDECユーザが共同利用できるマクロセルとしてSRAMマクロを試作した。試作チップには，８ビット×256ワード，16ビット×128ワード，32ビット×128ワード，の３種類のSRAM マクロを集積した。
試作チップ SRAM マクロはAlliance CAD system Ver. 3.0 を用いて自動生成し，デザイン
70

ルールが満たされていない部分は，Cadence社のVirtuoso を用いて手修正した。SRAMの入出力を選択するセレクタ回路はスタンダードセルを用いて設計した。チップの試作にはお
よそ１人月を要した。
使用プロセス：

NEL 0.5μm CMOS 2層メタル

チップサイズ：4.76mm×4.76mm=22.66mm2

ゲート数：

約10,000ゲート(NAND換算)

信号ピン数：

76ピン

冗長複素数乗算器の試作・評価
東北大学大学院 情報科学研究科

星 健一, 青木 孝文, 樋口 龍雄

はじめに マルチメディア時代に要求されるディジタル信号処理アルゴリズムにおいては，
FFT（高速フーリエ変換）に代表されるように，複素数データが極めて重要な役割を有するものが少なくない．通常，複素数乗算器を従来のように実数乗算器と実数加算器を組み合わせて実現した場合，演算器間を結合するグローバル配線がボトルネックとなり，十分な性能が得られなかった．この問題を解決するため，筆者らは，高速な複素数演算を可能にする新
しい数系「冗長複素数系（RCNS: Redundant Complex Number System)」を提案している．
今回，その原理を確認するために冗長複素数系に基づくグローバル配線のない複素数乗算器の試作・評価を行った．
試作チップ 試作した冗長複素数乗算器は，実部・虚部ともに８ビット精度の2進数を入力として，その積を実部・虚部ともに17ビット精度の２進数で出力する．内部演算では，基数が２j（jは虚数単位）の冗長複素数系を用いている．これによりキャリー伝搬がなく，きわめて規則的な構造の複素数乗算器を実現している．従来の設計と比較して，チップ面積を78.9%に，消費電力を56.6%に削減することに成功した．現在までにLSIテスタによる完全な動作確認を完了している．なお，本チップは修士２年の学生が約1.5ヶ月でフルカスタム設計し，18kトランジスタで構成されている．

DRAM ベース加算機能メモリ／PLL 回路評価TEG
京都大学田丸研究室

小林 幸史 藤田 浩章 岡田 健一 小野寺 秀俊 田丸 啓一

はじめに バスボトルネックの解消を目的として、機能メモリというアーキテクチャが提案されている。加算機能メモリはDRAMをベースにした機能メモリで、通常のDRAM動作である記憶保持に加え、メモリ内部でビット直列ワード並列に演算処理が可能である。試作目的は、演算動作の確認、動作速度の測定、消費電力の測定である。
さらに、PLL回路を実現する上での問題点を探る目的でPLL回路評価TEGを試作した。
チップ概要 本チップにはDRAMベース加算機能メモリ、PLL回路評価用TEG、素子ば
らつきデータ収集用TEGが載せてある。
加算機能メモリは、DRAM数ワードにつき一つの演算回路を付加したPE(Processing
Element)が2次元アレイ状に配置された構成をとる。
試作チップでは、DRAM36ビットと一つの演算回路で1PEを構成し、このPEを128個集積している。
加算機能メモリ部は修士2回生の学生が1ヵ月で設計を行い、約20,000トランジスタで構成されている。
PLL回路評価TEGは位相周波数比較器、チャージポンプ、LPF、VCO、プログラマブル分周器からなる基本的な構成で、テストのための入出力端子が付けてある。レイアウトは全てCadence社のVirtuosoで行った。
PLL回路評価TEGは修士1回生の学生が1ヶ月で設計を行い、約1000トランジスタで構成されている。

CMOS ニューロ回路
大阪大学大学院 工学研究科
はじめに

市橋 基, 谷口 研二

ニューロセルのモデルとして一般的な「パーセプトロンモデル」を採用した

ニューロ回路はこれまでに数々提案されている．しかし，煩雑な回路や再構成可能個所が少ない回路が多い．今回の設計では，SRAM，CMOSインバータとキャパシタという簡単な回路構成要素を用い，再構成可能個所の多い(自由度の高い)回路の実現を目指し設計を行った．ただし，今回の設計においては製造プロセスの制約からキャパシタの確保が困難であ71

り，本来なら寄生容量とされている金属層間の容量を利用した．
試作チップ 今回試作したのは，金属層間のキャパシタを利用した回路で，１チップにそれぞれ容量が異なる ２つのセルを 2.3mm角のチップ中に実現した．同じ基本セルを２個実現しており，回路構成は同じである．回路規模は約0.7kトランジスタとなった．
設計は修士２年の学生１名で行い，約２ヶ月程度の時間を費やした．

光同期式レシーバ回路を用いた分周器の試作
東京大学工学系研究科、†大規模集積システム設計教育研究センター
相原 祐一郎 藤島 実 †鳳 紘一郎
目的 VLSIの高集積化が進むにつれ配線遅延、特にクロックの遅延が高速化の際に大きな問題となってきている。
解決策の一つとしてクロック信号を光で与えチップ内の同期をとる
光クロック供給システムが提案されている。
受光素子をシリコンで作り光を自由空間伝搬させる方法をとれば、このシステムを現在のシリコンCMOSプロセスで実現することができる。しかしそのためには高感度のレシーバ回路が必要となる。今回我々は低消費電力、小面積であり高速動作をする光同期式レシーバ回路を用いた分周器の試作を行なった。
試作チップ
光同期式レシーバ回路としては、
高速動作をすると考えられる図１のリングオシレータ型と確実な動作をすると考えられる図２のマルチバイブレータ型を、パラメータを変えるなどして合計７種類搭載した。なお本
チップは修士１年の学生が約２週間で設計し、約
図1 リングオシレータ型

図２ マルチバイブレータ型

1000トランジスタで構成されている。

マイクロ心拍モニターの試作
東京大学 工学系研究科

相原 祐一郎, 藤島 実

大規模集積システム設計教育研究センター

鳳 紘一郎

目的 マイクロヒューマンセンサは、生体情報をモニターするシステムを構築できるものとして、集積回路に新たな利用価値を生み出す可能性を秘めている。今
回、高い付加価値を持つ集積回路を目指して、マイク
ロヒューマンセンサの１つとして、マイクロ心拍モニ
ターの試作を行った。
試作チップ 設計した回路の構成を図１に示す。心拍数は、心電図で観測される最も波高の高いR波の間隔

図1 回路構成を測定することで得られる。
R波を増幅してパルス状に整形したものを入力とする。
R波の間隔を測定する為に別のパルスを用意し、R波が検出される毎に、測定開始からのパルスのカウント数をサンプリングする。間隔測定パルスの数のデータは、適応デルタ変調
を用いて１ビットに圧縮する。タイミング発生回路では、非同期の入力信号から4クロック分の同期クロックを生成し、適応デルタ
変調回路およびメモリ部に供給する。このことで回路の駆動サイクルを非常に少なくする事が可能となり、全体として低消費電力を実現する事が可能となる。本チップは、修士１年の学生が約２週間で設計し、約3000トランジスタで構成されている。

CMOSオペアンプの試作
玉川大学

青木 健太郎, 山本 庸介

チップ概要 CMOSを用いてオペアンプの設計／試作を行った。設計の目的は、CMOSオ
ペアンプのIP設計のためのノウハウを蓄積することにある。具体的な設計方針としては、デジアナ混載型LSIの実現を意識して、当大学で設計しているデジタル用スタンダードセルと同じ規格で設計を試みている。また、これと同時に高帯域化と高ゲイン化、低電圧化に伴う出力電圧の確保を試みた。
72

試作に要した日数 ２か月, 主な設計者の身分：修士２年生 １名, トランジスタ数 ： 30
トランジスタ試作に使用した設計、
検証ツール
測定結果

HSPICE、 SX9000

評価中

Ｘ線光電子スペクトル解析用LSI のための高速複素演算器の試作
武蔵工業大学工学部電気電子工学科電子物性研究室
小澤 健 齋藤 豊 行本 真介 廣瀬 定男 野平 博司 森木 一紀 服部 健雄
はじめに Ｘ線光電子スペクトルの解析用専用チップを実現するための第１段階として、高速に複素演算を行うにはどのようなアーキテクチャを用いたら良いのか検討を行い、東北大の青木助教授らの提唱する冗長複素数系（RCNS）(1)を用いることにした。RCNSを複素数演算に導入することで（多値２進数型）キャリの伝播がなくなり、乗算においてはBoothのアルゴリズムを用いることが可能なため、より高速な演算が可能になるものと期待される。
試作チップ 今回設計したチップはRCNSを用いた実部、虚部ともに4bitの複素乗算ユニットである。チップ設計は、基本設計を修士２年の学生１人が約１ヶ月で行い、修正および改良には、修士一年と学部生各１人づつで約１ヶ月要した。回路規模は約5500トランジスタであり、正しく演算することを確認した。
演算速度については、現在評価中である。
(1) Takafumi AOKI，
Hiroaki AMADA，
and Tatsuo HIGUCHI Real/Complex Reconfigurable Arithmetic Using Redundant Complex Number Systems Proceedings 13th SYMPOSIUM on COMPUTER ARITHMETIC.

係数再構成可能なFIRフィルタの試作・評価
東北大学大学院 情報科学研究科

澤田 善樹, 青木 孝文, 樋口 龍雄

はじめに マルチメディア通信を中心とした現在のディジタル信号処理応用においては，汎用のDSPの演算能力では不十分な場合が多い．このため，信号処理に特化したFPGAにより，ASICに近い演算速度を持った回路を短時間・容易に構成できれば，きわめて広範囲な応用において有用になるものと予想される．実現するディジタル信号処理応用として，構造・係数を再構成可能な積和演算回路を考えている．この再構成可能な積和演算回路に適した数系として，
Signed-Weight Number System（SW数系）という新しい数系を提案しており，SW数系に対応した冗長数加算器を，FPGAのロジックブロックの代わりとして用いることにより，高速な積和演算回路を再構成可能なFPGAの実現を目指している．
試作チップ 今回の試作では，SW数系のアルゴリズムの確認のため，SW数系に対応した冗長数加算器を用いた係数再構成可能な
FIRフィルタの実現を目的としている．チップ面積・試作期間の制約上，配線は固定されており再構成はできない．本チップで，８ビット語長，４次のFIRフィルタを構成することが可能である．HSPICEによるシミュレーションで，動作周波数は約100MHzと予測されている．なお，本チップは修士１年の学生が約１ヶ月で設計し，10kトランジスタで構成されている．

並列視覚情報処理システムに関する研究
東北大学大学院工学研究科

河江 大輔

栗野 浩之

小柳 光正

はじめに 近年様々な分野でディジタル画像処理が応用されているが、各画素を逐次的に処理する従来の方式では高速化のニーズに対応できない。そこで我々は処理速度の飛躍的な向上が望める並列処理システムを提案した。
試作したチップ

今回は、
ディジタル画像処理として入力画像のエッジ抽出を行うチップを試作した。チップ上には８×８画素に対して画像処理を行う単位システムが１ユニットあり、８×８画素のデータについてパイプライン処理を行う。なお，各ユニット内のALUではエッジ抽出のために処理対象とその４近傍の画素データを使った演算が行われているが，ユニット境界の画素の処理時に隣接ユニットの画素データが必要となるので，そのためのバスが設けられている。このようなユニット（チップ）を２次元に配置、配線することで１フレームを形成する。これらのユニット
は同時並列に処理を行うため、処理時間の大幅な短縮が可能となる。また，ユニット間のデータ転送に関するアルゴリズムを工夫することにより、各ユニットが持つレジスタの容量を23画素分にまで減らしている。なお，本チップは修士１年の学生が約１ヶ月で設計し、約3.5kトランジスタで構成されている。
参考文献 D. Kawae et al., "Design of Real Time Micro-Vision System LSI with Three-Dimensional Structure", Proc. of the Workshop on
SynthesisAndSystemIntegrationofMixedTechnologies,p.229-234, Oct.1998.

メモリ共有型並列計算機のための試作メモリチップ
東北大学大学院工学研究科 小野 泰三 栗野 浩之 小柳 光正
はじめに 並列計算機の中でも共有メモリ型並列計算機は簡単な構成で高い性能を実現できるが、接続されるプロセッサエレメントが増えるに従い共有バスでのボトルネックが問題となる。
そこで共有バスなしに各プロセッサエレメントを結合するマルチポートメモリを提案した。
試作したチップ 今回試作したメモリは、DRAM２つのマットから成る、２ポートのマル
チポートメモリである。
プロセッサエレメントは各マットのセンスアンプを通してメモリセルに結合されている。
各マットのセンスアンプ間はブロードキャストバスと呼ばれるたくさんの内部バスでつながれている。このバスにより1クロックでマット間でデータを転送し、プロセッサエレメント間でデータを共有できる。また各マットのセンサアンプは2ブロックに分かれており独立に動作する。これにより読み出し、書きこみを各ブロックごとに行わせることができる。
このチップはNEL0.5μmルール、2.3mm角のチップとして実現した。設計は修士学生１年の学生１名が約一ヶ月で行った。回路
規模は約11.8kゲートである。メモリセルは1マットあたり４kバイトである。設計ツールはMentor Graphics社製のIC Stationを用いた。
参考文献 小野: ｢メモリ共有型並列計算機のためのDRAM型共有メモリの試作｣,第45応物春,No.2,31a-YB-7,pp.890,(Mar 1998)73

階層構造型マルチポートメモリに必要な変換回路の試作
広島大学ナノデバイス・システム研究センター
李海敦

村上貴志

山田耕太郎

H.J.Mattausch

はじめに 我々が提案している階層構造型マルチポートメモリ[1]は１ポートメモリセルブ
ロックを用いているため、１ポートとNポートの変換回路が必要である。変換回路はNポー
ト分のデータとメモリアドレスから１ポート分のもののみを選び出すセレクタの役割をするものであり、単純な回路構成で実現出来るため、集積化に適している。今回我々ははこの変換回路の試作を行った。
試作チップ 今回試作したものは、
１ポートメモリセルブロックに256ビットの容量を持たせた４ポートメモリに用いる変換回路である。
本チップの設計は主に学部４年生２人と教授１人が携わり、Cadence社のComposer, Virtuosoを用いて約３週間で仕上げた。
変換回路のトランジスタ数は約240個であるが、ピン数の制約により周囲にセレクタやデコーダを設けたことから、それらのトランジスタ数が更に約270個必要であった。
参考文献 [1]山田耕太郎、
李海敦、
村上貴志、
H.J.Mattausch「１ポートメモリセルの階層構造による新しいマルチポートメモリアー
キテクチャ」
電子情報通信学会総合大会講演論文集エレクトロニクス２ C-12-87, p215, 1998.

マルチポートメモリに必要なアクセス衝突処理回路の試作
広島大学ナノデバイス・システム研究センター
村上貴志

李海敦

山田耕太郎

H.J.Mattausch

はじめに マルチポートメモリには異ポートから同一メモリへのアクセス衝突を処理する回路が必要である。
この回路を衝突処理回路と呼ぶ[1]。
衝突処理回路では全ポートのアクセス
先のアドレスから衝突の有無を調べ、衝突があればそれぞれのポートにアクセス許可・禁止の信号を与える。このとき、アクセス禁止ポートを決める方法として(1)各ポートにアクセス権の優先順位を付け、常に優先順位の低いポートをアクセス禁止とする(2)各ポートがア
クセス禁止となる確率を等しくする方法がある。本試作ではこれら２種類の回路を設計し74た。
試作チップ 今回試作したものは、１ポートメモリセルブロックを64個持たせた４ポートメモリに用いる衝突処理回路である。本
チップには上記２種類の回路を相乗りさせ、セレクタやデコーダでそれぞれの回路を独立に評価出来るようにした。設計は主に学部４年生２人と研究員１人が携わり、Cadence社のComposer, Virtuosoを用いて約３週間で仕上げた。トランジスタ数は約940個を必要とした。
参考文献[1]李海敦、村上貴志、山田耕太郎、H.J.Mattausch「マルチポートメモリにおけるアクセス衝突回避処理のための新しい論理回路」
電子情報通信学会総合大会講演論文集エレクトロニクス２ C-12-88, p216, 1998.

８ビット汎用マイクロプロセッサの設計試作
千葉大学 工学部

長谷川 哲, 大豆生田 利章, 小幡 信夫, 坂本 貴幸, 伊藤 秀男

はじめに 本研究室ではVLSIのテスト容易化設計に関する研究を実際のチップを用いて検証することを計画している。今回は、この計画の一環として、VLSIの設計手順およびCAD
ツールの使用法に習熟するために８ビットマイクロプロセッサの設計試作を行った。
プロセッサ仕様 プロセッサは８ビットのものである。
アドレスバスおよびデータバスは共に８ビットである。８ビットレジスタは８個用意してある。
（汎用レジスタ、フラグレジス
タ、スタックレジスタを含む。）機械語命令数は16個用意してあり、基本的な動作のみに絞っている。
試作に使用した設計、検証ツール 回路設計、検証には Synopsys Design Compiler、
Synopsys
VSS を使用した。
またレイアウト設計には Avant! を使用し、九州大学のNEL0.5um用のライブラリを利用した。
助手および修士２
年の学生３人で約３ヶ月間で製作した。

MEMS のための VLSI サービスの利用：VLSI 及びツールの理解東京大学工学部
はじめに

大山 智之 下山 勲

MEMS
（MicroElectroMechanical Systems）
技術は，
半導体技術を基盤とし，さ

まざまな加工技術を組み合わせたものである．これにより，アクチュエータやセンサなどのマイクロメカニズムと処理回路の複合システム化が可能である．
しかし，VLSIチップと同様に，設備が高価であり，プロセスの条件出しが必要なため，ユーザが個々に製作を行うのは困難である．そこで，マイクロマシニングチップサービスや商用
CMOSチップサービスを利用することが考えられる．ベアチップを構造部のそばに配置したり，プロセスを理解した上で構造と回路を１チップ化することも可能である．
そこで，MEMSへの応用を前提としてVLSIサービスを利用し，今回はそのために必要な
VLSIとツールの基礎的な理解を目標とした．
試作したチップ 今回試作したチップは，VLSIの基礎的な理解，ツールの使用方法の習得を目標とし，NEL0.5̲mルール，2.3mm
角のチップ上に単純な論理回路を構成した．設計にはCadence社のlayoutを用いてすべて手配線により設計を行い，回路抽出後
HSPICEにより部分的に検証を行った．単純な回路のため，設計は修士２年の学生一人で行い，ツールの使用方法を習得しながら作業を行ったため２週間程度要した．

カルコゲナイド半導体相変化不揮発メモリ試作のためのチップ
金沢大学工学部 水橋嘉章 早川史人 今井豊
カルコゲナイド薄膜の相変化を用いた不揮発性メモリの土台となるチップの試作を行った。
本チップでは過去に作製したチップから一歩進め、
メモリセルをマトリクス状に構成することを目標としている。
本チップにはトランジスタは使用しておらず、パッシブマトリクスを構成するためのダイオードが集積されている。製作
75

されたチップにFIB(Focused Ion Beam)装置を用いて数μm程度の素子領域を作製し、その上にカルコゲナイド薄膜および上部電極を形成することで、メモリ素子を作製し

図1 メモリ素子断面構造

た。メモリ素子の断面構造を図１に示す。99年３月現在、メモリとしての動作を確認することができている。
本チップの設計はCadence社のツール群を使用し、フルカスタムで行なった。期間は修士２年の学生が２週間程度である。

ディジタル相関器
東京大学 工学部

安藤 繁, 高橋 克

チップ概要 相関演算を行なうことによって、センシングにおいて重要な情報を得ることができる。今回は、複数入力値の時間相関を高速に求めることを目的にして、4ディジタル入
力のそれぞれの時間相関を演算する、NEL0.5umを用いた2.3mm角チップの設計を行なった。具体的には、２入力の積を取り、その値を累積加算する回路を組み込むことで、実現を図った。乗算し、加算する回路を10個チップに集積した。
試作チップ Verilog-HDLを用いて記述したものを、京大作成のp2libを用いてSynopsysで論理合成し、Cell-Ensembleで配置配線を行なった。トランジスタ数は約25,000である。設計は修士１年１名が主に行ない、およそ１ヶ月の製作期間を要した。設計者にとって、初めての設計であったために、経験者にアドバイスを頂きながらの設計となった。実際の設計よりも、ツールの使用方法を学ぶ事に時間がかかった。

時間相関型イメージセンサ(第2報)東京大学 工学部

来海 暁, 安藤 繁

はじめに 我々の研究室では高性能の画像センシングの実現を目指し、入射光強度と各画素
共通の外部電気信号との時間相関値を出力する時間相関型イメージセンサの研究に取り組んでいる。
昨年度の第２回モトローラ(MOT97-2)の結果を踏まえ、今回の試作では異なるプロセスによる影響の評価用TEGとともに、画素数を16×16に拡大したセンサアレイを製作した。
チップ概要 画素回路についてはMOT97-2と同じく容量負荷可変コンダクタンス差動増幅回路をモデルとしたが、
１）75um角から60um角への画素サイズ縮小、
２）完全対称化、
３）相補型回路化、
４）電源ガードリングの徹底、の点で改良を試みた。またセンサアレイについては、
１）８×８から16×16への画素数拡大、
２）デコーダ・マルチプレクサ内蔵、の点で変更を行った。
試作には約１ヶ月を要し、博士課程の学生１人が学部４年生１人と協力し、Cadence社のVirtuosoを使用してマスクパターンの設計を行った。試作したチップの総トランジスタ数は約1400個である。
１kHzの変調光および外部電気信号を用いて実験を行い、これらの位相差に対して出力が変化する様子を確認した。

積和演算器を持つプロセッサの試作
東京都立大学大学院 工学研究科 電気工学専攻 坂本 憲司, 柴野 恭寛, 村松 正吾, 山田 昭彦
はじめに 回路シミュレーション及びレイアウトを含む一連のVLSI設計工程を修得すること，
及び信号処理に適したアーキテクチャの検討を目的として積和演算器を持つプロセッサ76の試作を行なった。
試作チップ

仕様設計にはVHDL を使用し，論理合成および論理シミュレーションはSynopsys社のDesign Analyzer，
VHDL System Simulatorをそれぞれ使用し ，配置配線にはAvant!社のAquariusXOを使用した。本チップは使用プロセス0.5μmCMOS2層メタル，
チップサイズ2.3mm角，信号ピン数28であり，九大版セルライブラリEXDlibを用いて試作した。設計したプロセッサは，データバス用８bit入出力ポート，アドレスバス用8bit出力ポートを備えている。命令長は16bitであり，基本的な算術演算命令，論理演算命令や積和演算命令，データ転送命令，分岐命令などの機能を実装している。回路規模はセル数575個，セル総面積217620.47μm2 であった。なお，チップは学部生４年の学生２
名，助手１名が約３か月で設計を行なった。

機能可変型 DSPプロセッサ大阪大学大学院 工学研究科

Tan Boon Keat, 吉村 隆治, 谷口 研二

はじめに 多くのディジタル信号処理は汎用のマイクロプロセッサもしくはASICで行われているが，そのあいだには幾つかのトレードオフが存在する。マイクロプロセッサの場合、柔軟性は高いが、パフォーマンスは低い。一方、ASICでは、チップのパフォーマンスは良いが、柔軟性が低い。今設計は、ソフトウェアベースのマイクロプロセッサに代って、ハードウェア制御方式を採用する新しいアーキテクチャを用いて、柔軟性が高く、かつ、パフォーマンスが高いプロセッサの実現を目指した。
試作チップ n × n個のプロセッサの配列から構成される新しいアーキテクチャの機能可変型シグナルプロセッサを設計した。配列の要素には簡単な演算機能のみを実装し，それを多数用い組み合わせることによって所望の信号処理を行うことができる．このアーキテクチャは大量のデータを処理するのに向いており、マイクロプロセッサの柔軟性を保ちながら従来の手法より高性能の信号処理が実現できる。数多くのプロセッサを用いた並列信号処理アーキテクチュアはフォールト・トレランス性を有している。使用したライブラリは京大作のP2Libであり、一部のス
タンダードセルは自作のものを使用した。
今回の設計は修士学生１人が、約１ヶ月間で行った。

Si LSIチップを用いたセンサ回路およびLSI中の波形測定の回路の試作
東京大学生産技術研究所 桜井研究室 川口 博, 野瀬 浩一, 井高 康仁, 桜井 貴康
１．センサー回路： Si MOSFETを用いて下記のセンサ回路および配線中のインダクタン
ス測定回路をそれぞれ技官および修士２年の学生２人が５日で試作した．
フォトダイオード上をレーザーが通過することで，三角測量に基づいた距離計測をおこなう
センサー．
カレントラッチ型センスアンプを中心とした周辺回路によって低消費電力を実現している．
トランジスタ数 100
２．LSI中の波形測定の回路：配線中のインダクタンスの波形への影響を調べる回路を製作した。
トランジスタ数 1,500
３．ホール効果を利用して電源線に流れる電流値を非擾乱・非接触で測定できるIDDQ回路に適応可能なデバイスを設計した．
トランジスタ数 約110

低電力断熱充電乗算回路（２）広島大学 工学部

花島 直之, 永田 真, 岩田 穆

はじめに LSIの消費電力増大は、高集積化の主たる制限要因となりつつある。
「断熱充電論理」では、スイッチング素子に印可する電源電圧をランプ波形とすることで、電極間の電位差が十分小さい状態で電流を流すため、本質的に低消費電力な回路を構成できる。本試作では、昨年度に試作・評価した4相電荷回収電源を含む8b断熱充電乗算回路について、電力効率の向上を目的に回路の部分的な改善を施した。
回路構成 本乗算回路はキャリー・セーブ・アダー構成であり、CVSL(Cascode Voltage
Switching Logic)を適用した断熱充電論理であるECRL回路を用いて差動NMOS縦積み回路
で論理を構成している。ECRL回路は1ゲートごとにクロック（＝ランプ波形）が必要である。本設計では、複合ゲート化による論理段数低減について最適化し、クロック数の削減とレイテンシーの低減を実現した。また、回路からの電荷の回収・再利用を可能とするLC共振型4相電荷回収電源も搭載した。本チップは、昨年度に設計したチップのレイ
アウトデータをベースに、研究員１人が約0.5ヶ月でフルカスタム設計した。約2.6kトランジスタで構成されている。主な使用ツー
ルはComposer(Cadence), HSPICE(Avant!), SX9000(SII)とDiva(Cadence)である。

上位桁先行シリアル演算ベクトル量子化プロセッサ東北大学大学院工学研究科 野澤 俊之 今井 誠 藤林 正典
東京大学大規模集積システム設計教育研究センター 小谷 光司
東北大学未来科学技術共同研究センター 大見 忠弘
はじめに あなたが1,000,000円を持って買い物に出かけ、
1,580円、
2,180円、2,400円のCDをそれぞれ一枚づつ買うことを想像してほしい。この場合、特に計算などしなくても、所持金で品物が買えると判断できる。しかし、コンピュータにこのような判断を行わせると、一円単位まで計算・比較してようやく判断を下す。コンピュータは、人間にとっては必要でな
い、無駄な演算を行っていることになる。この無駄を省くためには、上位桁から演算・比較をし、判断がついた段階で演算を停止してしまうという処理を行えば良い。
我々は、この処理方式をベクトル量子化（VQ）プロセッサに適用した。入力されるデータに応じてハードウエア自らが演算の省略を行うVQプロセッサが実現した。
試作チップ 試作したVQプロセッサは、テンプレートベクトル数2048個、16次元ベクトルに対応しており、データ精度は8bitである。このプロセッサを使用して画像に対するVQ処理を行ったところ、演算を省略しない場合に比べて約43%のクロックサイク
ルで処理が完了した。
設計にはCadence Verilog-XL, Synopsys Design Compiler, Avant! Aqualius XO を使用。
修士２年の学生が約２週間で設計した。ゲート規模約１kゲート（約４〜５kTr.）。

77

１ビットデジタル演算ASICチップの試作と評価に関する研究
東京工業大学 工学部 石橋 卓行, 河村 聡, 石田 寛, 中本 高道, 森泉 豊栄
筆者のグループはΔーΣ変調された１ビットデジタル信号間の演算を行う回路を組み合わせて、学習・パターン識別回路、差分方程式回路、線形方程式の係数推定回路等の化学センサ
情報処理回路の研究を行なっている。従来はこれらの回路をFPGAで実現していたが、さら高集積化、小型化を目指してこれらの回路をASIC化することを検討している。その最初の試みとして、１ビットデジタル信号にもとづいた加算回路、減算回路、積分回路、増幅回
路、減衰回路、乗算回路等の要素回路を0.5μm CMOSプロセスにより試作した。評価ボードを作って試作チップの評価を行なった結果、すべての要素回路は正常に動作し、減衰回路と減算回路を組み合わせた複合回路の動作も確認することができた。本チップは京大P2Libを用いて、助手及び修士１年生１人が１か月で設計した。

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平成 10 年度第１回ローム試作

可変ブロックアクセスを用いた動きベクトル検出イメージセンサ
東京大学工学部

根塚 智裕

はじめに 動きベクトルの検出には多くの計算量が要求されるため、汎用の信号処理プロ
セッサを用いた処理方式では、高フレームレートでの動きベクトルの検出は難しい。イメー
ジセンサ面上に集積した信号処理回路を用い、並列処理を行うことにより、高速に動きベク
トル検出の処理を行うことが可能となる。
可変ブロックアクセスを用いることにより画素における信号処理の結果を、可変サイズの選択領域内の論理和および電流和として、1サイク
ルで読み出すことが可能である。
試作したチップ 今回試作したチップは、
動きベクトル検出イメージセンサのプロトタイプであり、対象は２値画像である。
各画素に集積したフリップフロップにより２次元シフトレ
ジスタを構成し、画像のシフトを行う。シフトした前フレームの画像と現フレームの画像の差分絶対値を各画素のEXOR回路により演算する。電流和として出力される差分絶対値和の比較により動きベクトルを決定する。
モトローラ社1.2μmルール、7.3mm角のチップとして実現した。回路規模は約120kトランジスタとなった。設計は修士過程２年の学生１名が１ヶ月半程度の期間で行った。設計および検証に用いたツールは、CADENCEのレイアウトエディタ、HspiceおよびStarSimである。動作検証によりチップの動作を確認した。
参考文献 [1] 根塚他:
「可変ブロックアクセスを用いた動き検出イメージセンサ」, 通信学会総合大会, C-12-56, pp.154, Mar. 1999.

時間領域距離最小検出機能を有するCAMマクロ東京大学

池田 誠、浅田 邦博

はじめに 近年画像処理やデータ圧縮等においてデータの一致／近似度を検出するために距
離最小検出回路の研究が行われている。我々は、データ間の距離を遅延時間に変換し、データ間で最も高速なものを検出することで距離最小のデータを検出する時間領域方式の提案を行ってきている。ここでは、本方式用いた汎用CAMの検証を行うためのテストチップを設計した。
試作チップの概要 本試作チップは16bitX16Word, 64bitX16Word, 16bitX32Word,
32bitX32Word,16bitX64Word, 64bitX64Word,96bitX128Wordの７種類のサイズのマクロブロックからなっており、それぞれ、書き込み用ワード線、ビット線を使用することで、参照データをSRAMセルに書き込み、
そこにデータを与え、距離判定用のパルスを１パルス入れることで、距離が最小となる参照デー
タのアドレスが出力される構成となっている。CAMマクロを再利用可能とする為には、ある程度自動生成できる必要がある。ここではレイアウトの自動生成を念頭におき、それぞれのセルのレイアウトを作成し、マクロブロックを自動的に生成するスクリプトを記述することで、半自動的にレイアウトの生成を行った。但し、完全には自動化に対応できなかったため、生成後手動で修正を行った上で、全体の結線をマニュアルで行った。
本チップは、回路の構成からレイアウト、検証までおよそ14日間で行い、チップ全体で440,000トランジスタとなっている。各
要素セルおよび16ビットX16ワード構成のマクロブロックに関してはHSPICEを用いた回路シミュレーション及びanagramによるシミュレーションにより検証を行ったが、それ以上の規模のマクロブロックに関しては、全体のシミュレーションは行うことが出来なかった。チップは、Cadence Virtuosoレイアウトエディタを用いてマクロを設計し、SKILL言語を用いる事でマクロの配置を
行った。
さらに、
Dracula DRCで設計検証を行うとともに Dracula EXTを用いて回路抽出を行い、
HSPICE, Anagram を用いて回路シミュレーションを行い検証を行った。

79

動画像復号化と 3 次元コンピュータグラフィクス向き行列ベクトル乗算器の設計
大阪大学大学院 工学研究科

竹本 裕介, 藤嶋 秀幸, 尾上 孝雄, 白川 功

はじめに マルチメディア符号化標準 MPEG-4 では，自然画像（動画像）と人工画像（３次元コンピュータグラフィクス生成画像）を同一画面に表示する．本研究では MPEG-4 の処理に特化した専用回路として，自然画像の IDCT および人工画像の幾何変換を実行する
行列ベクトル乗算器（MVM: Matrix Vector Multiplier）
を設計した．
試作チップ 本 MVM のアーキ
テクチャは，図１に示すようにコンピュータグラフィックス用の浮動小数点乗算と，動画像用の固定小数点乗算を共通の回路で実行することができるうえ，[1] に示すようにさまざまな特長を持つ．
ROHM 0.6um ライブラリを用い，２個の MVM と IDCT用転置メモリを 6.00 X 4.00 mm2 に 227,824トランジスタで集積し，
クリ
ティカルパスは 86.1 ns となった．
本チップは博士２年ならびに修士２年の学生が約３か月半で設計した．
参考文献 [1] H. Fujishima, et al.: "An architecture of matrix-vector
multiplierdedicatedtovideodecodingandthree-dimensionalcomputer
図1 MVMのアーキテクチャ

graphics," IEEE Trans.Circuits and Systems for Video Technology,
vol.9, no.2, pp.306--314, March 1999.

再帰的最尤復号アルゴリズムを用いた誤り訂正復号器の VLSI 設計
大阪大学大学院 工学研究科

滝 大輔, 三木 Morgan 裕介, 藤田 玄, 尾上 孝雄, 白川 功

大阪大学大学院 基礎工学研究科 藤原 融
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広島市立大学大学院 情報科学研究科 嵩 忠雄
はじめに 近年，衛星を利用した，高速かつ信頼性の高い通信システムに対する要求が高まっている．その実用化において本研究では，高速で動作する誤り訂正復号器を設計した．
符号長 64 の Reed-Muller 部分符号と再帰的最尤復号アルゴリズムを用い，本復号器を並列使用して NASA 要求性能である 600Mbps の伝送速度を満足する復号システムを実現する．
試作チップ 本研究で設計した再帰的最尤復号器の全体構成を図 １に示す．本復号法を用いると，処理を再帰分割することが可能となり，かつ同層の処理を同一の手続きで行なうことができる．そこで本手法を今回用いた符号長 64 の符号に適用して，処理を 6 層に分割し，この分割層を図１にあるように，第１層，第２層，第３〜６層に分けパイプライン化を施して，下層の回路の共有化設計を行なった．Rohm の 0.6umのライブラリを用い，コア部 8.9mm X 8.9mmに集積した．チップ面積の制約上，
本復号器全体を１chip で実装するのは今回の試作では困難であったので，機能を一部削減し，回路規模を削減して実装した．なお，本チップは修士２年ならびに学部４年の学生が約４か月で設計し，約 72K トランジスタで構成されている．

終了予測加算器を用いた疑似非同期式マイクロプロセッサの試作
東京大学

鄭 若丹彡 浅田 邦博

はじめに マイクロプロセッサやDSPなどの演算処理を中心とするハードウェアの中に、
システム全体の性能に影響を与える基本ユニットは加算器であると思われる。従来の加算器
は同期式システムへの適用を前提に、その処理速度を改善するため最大遅延の削減を目的としていた。だが、加算器の性能向上は極一部の演算に対応する最大遅延時間で制限されている。これに対し、平均的な演算速度向上を狙う終了予測加算器を新たに提案した。それを検証するため疑似非同期式CPUを設計した。
試作したチップ 今回試作したCPUは、Verilog HDLで記述され、Synopsys社の合成ツール
による論理合成を行い、配置配線にはAvanti社のAquariusXOを使用した。レイアウト検証、回路抽出などはCadenceツールで行い、HSPICEによる回路シミュレーションで全チップの動作を確認した。本CPUはローム社0.6μmプロセス、4.5mm角サイズのチップで実現した。回路規模は110kトランジスタ数である。助手１人で約２週間で設計した。

電源線のノイズ測定回路／パストランジスタ／アナログフィルタ
東京大学 工学部

青木 秀行, 山下 高廣, 宋 義男

チップ概要 このチップは、電源線のノイズ測定回路、パストランジスタ回路、アナログ
フィルタ回路を試作したものである。
電源線のノイズ測定回路：トランジスタの同時スイッチング電流による電源電圧の変動を考慮した設計を行なう必要が高まっているため、チップ内の電源線の任意の場所、時間の電圧を、参照電圧との比較により測定する回路を設計し、負荷を接続した電源線に接続して試作した。
この回路では、チップの外から参照電圧や、測定するタイミングを与えることができる。また測定結果をデジタル値で出力するので、測定系のノイズがあまり問題とならない。この回
路は、修士１年の学生が約１か月で設計し、ツールにCadence社のレイアウトツール、検証用としてDRACULAを用いた。
パストランジスタ回路： パストランジスタ回路の信号電圧回復回路としてセンスアンプを用いた回路において、キャパシタを介してパストランジスタとセンスアンプを接続した回路を作成した。パストランジスタ回路は演算毎ディスチャージを行なって低電圧振幅を保つ一方、センスアンプは感度の高い1/2Vdd付近にて動作させるため、キャパシタにて電位レベルを変換し信号電位のみ伝達させる回路となっている。
ここではパストランジスタ回路として８入力XOR回路を作成した。提案回路と比較するため、一般的なCMOS回路、CPL回路による回路も作成した。
本回路はICパッケージの端子を使用せず、オートプローバの使用を前提とした８ピンプローブカード用端子を使用している。

マイクロ生体モニタのための低消費電力データ圧縮回路
東京大学工学部

木庭 優治 藤島 実 鳳 紘一郎

はじめに 我々は、心電図や体温等の生体情報を長時間収集して病気の早期発見や健康管理に役立てるため、シリコンチップ上にセンサ・A/D・処理回路・メモリ等を集積したマイクロ生体モニタを研究中である。メモリ容量や電池容量は大きく制限されるため、収集したデータの高能率かつ低消費電力での圧縮が必要である。
そこで、主に心拍数や体温等のデータの圧縮を目的としてBand Runlength(BRL)符号化と呼ぶ
アルゴリズムを考案した[1]。
試作したチップ 消費電力などの評価のため、BRL符号化を行なうチップを試作した。
ローム社0.6μmルール、4.5mm角のチップとして実現した。設計は修士1年の学生１名が約１ヶ月で行ない、設計・検証にはVerilog-XL, Design Compiler, AquariusXOの各ツールを使用した。
回路規模は31kトランジス
タとなった。
参考文献[1] 木庭,藤島,鳳:「マイクロ生体モニタのための低消費電力データ圧縮アルゴリズム」, 電子情報通信学会'99総合大会講演論文集, C-12-24, p.122, Mar. 1999

動き検出センサおよびセンサ内A/Dコンバータのテスト回路
東京大学 工学部

杉浦 和英, 大塚 康弘, 相澤 清晴

東京理科大学 工学部 伊野 義一, 浜本 隆之
イメージセンサ上での処理回路を用いて、動きを検出するセンサやA/D変換を行なうセンサを検討している。
本チップはそれぞれのテスト回路を作成し、その基本動作を確認することを目的としている。
まず、動き検出センサでは、その部分回路として、差動増幅回路、フォトダイオードサン
プル＆ホールド回路、動き検出回路について設計した。測定の結果、フォトダイオードの電流特性や差動増幅回路の特性等について結果を得られた。本テスト回路のトランジスタ数は850であり、修士1年の学生がCadenceにて約3週間で設計した。
一方、イメージセンサ内A/D変換器では、逐次比較型方式の回路を設計した。主な構成要素は、比較器[15]、D/A変換器[92]、逐次変換レジスタ[112×８]、
シフトレジスタ[364]、
APS（Active Pixel Sensor)[3]である。
[ ]内は、
トランジスタ数である。
測定の結果、分解能６bitまでの動作を確認した。
変換速度は、１kから２MHzである。本テスト回路は修士１年の学生がCadenceを用いて約１カ月で設計した。

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νＭＯＳ空間積分回路及び極値検出回路
東京大学工学部電子情報工学科 浅野雄太郎、森本 肇、柴田 直
はじめに リアルワールド画像の実時間情報処理を目標に、視野中の運動物体を着目・連続追尾するSaliency Catcher、及びキャッチした物体の大まかな形状を、物体の位置や大きさとは無関係に特徴ベクトルに変換する特徴抽出器の研究を行っている。そのハードウェアア
ルゴリズムを卒論テーマとして研究した学生が、基盤となる回路を設計・試作、その基本動作を確認したテストチップである。
試作チップ Saliency Catcherは、
２フレーム間の画像のマッチングに際し、画像ずらしに対する一致度変化の極大値を検出して複数の候補を選択する回路である。また、特徴抽出器
は、画像の大体の広がりをとらえ、特徴点の位置をその広がりの中での相対値として直接出力する回路であるが、今回はその広がり検出のための空間積分回路のみを試作した。ローム社0.6μmテクノロジで、4.5mm角チップに両回路を実装した。基本部分のみの試作であり回路規模はいずれも１kトランジスタ程度。卒論の一環として４年生が担当、パターン設計３週間で終了。

νＭＯＳ並列検索ＣＤＭＡマッチトフィルタ
東京大学工学系研究科電子情報工学専攻 岡田 敦彦 柴田直はじめに 現在次世代通信システムとしてCDMA(Code Division Multiple Access)が有力視されている。しかし、基地局と携帯端末間の同期捕捉方式において、未だ回路規模、消費電力の点で課題が残されている。そこで、我々はνMOS 回路技術を用いた高速、低消費電力、
小規模の回路方式を提案している。
試作したチップ 本チップは、基本機能確認のため、32×16テンプレートを内蔵したν
MOS相関器、
入力コードに最も近い位相コードを検出するWTA(Winner-Take-All)とから構成されている。
様々な位相のズレを同時に並列検索するため、マルチパス遅延によるピークも同時にキャッチできる。これを、ローム社0.6μmテクノロジ（2層polysilicon、3層82

metal）を用い、4.5mm角パッケージに2個実装した。全体の回路規模としては7kトランジスタとなった。チップの測定にはロジッ
クアナライザ等を用い、各種回路の動作を確認した。
設計は主に受託研究員が１名で行い、卒論生が回路シミュレーション及びアルゴリズム検証に協力。方式設計から、提出まで約３ヶ月。研究室が立ち上がって3〜4ヶ月目だったので、WSの設定やツールのセットアップにかなりの時間を取られた。
参考文献 [1] A. Okada and T. Shibata "A Neuron-MOS Parallel Associator for High-Speed CDMA Matched Filter", to be presented at
1999 IEEEInternational Symposiumon Circuit and Systems (ISCAS 99), Orlando, Florida, May 30-June2, 1999.

汎用画像フィルタ処理回路の設計
東京大学 工学部

八重樫 剛史, 稲葉 雅幸

HDL による大規模ディジタル回路設計演習として、汎用画像フィルタ処理回路を設計、試作した。
本チップは、画像認識処理の前段に用いることを想定したフィルタ処理を行うチップである。ピクセルデータ（８ビット）をシリアルに読みこみ、７×７マトリクスの積和演算と、３×３マトリクス内の中央値抽出処理が同時に実行可能である。積和演算に用いる係数には、任意の対称なマトリクスを指定できる。
本チップへの供給クロックは入力ピクセルクロックのみであり、パイプライン構成により、入力と同時にフィルタ処理結果を出力可能なことが特徴である。ただし、本チップを完全に動作させるためには６行分のシリアルラインメモリを外付けする必要があるため、結果としてシステム全体の規模は大きくなってしまった。
本チップは修士２年の学生が約２週間で設計した。
論理合成には Synopsys Design Compiler を、
自動配置配線には Avant! AquariusXO を用いた。

高エネルギー実験用ICの為の回路パーツの試作
東京大学 素粒子物理国際研究センター

松浦聡

高エネルギー加速器研究機構 佐々木 修
はじめに 近年の高エネルギー実験用測定器の総チャンネル数は100万チャンネル以上にも及ぶものがあり、この様な測定器用回路の為には、ASICの開発が必要となる。今回の試作
では、ASIC開発の練習としてLVDS(Low Voltage Differential Signalling) Receiver、
DLLを用いたVariable Delay 回路及びパルスジェネレータ回路の試作を行なった。
試作チップ LDVS Receiverは、
差動アンプと出力回路からなり、バイアス回路を除いて11個のトランジスターで構成した。
LDVS規格を満足するように入力のコモンモードレンジは0V から 2.4V までとし、実測でも200Mbps以上の性能を得ることが出来た。DLL回路は、
Phase Detector部にバグが有り、初期条件によりロックしないことがあった。また遅延時間がHSPICEによるシミュレーションと実測とで大きく食い違っていた。これらのことを解決し、次回再試作する予定である。パルスジェネレータは、差動アンプの定電流源を外部からのDC電圧でコントロールすることにより、出力振幅を可変にすることが出来る差動出力の回路である。実測もほぼシ
ミュレーション値を再現することが出来た。設計手順としては、HSPICEによる回路設計の後、各パーツのレイアウトをスタンダー
ド・セルとして設計・登録を行い、自動配置配線ツールを用いてチップのデザインを行った。総トランジスター数は5000個で、回路設計に二週間、チップレイアウトに二週間を要した。

高エネルギー実験用LSI の試作
高エネルギー加速器研究機構 新井康夫
チップ概要 高エネルギーの加速器実験や宇宙線実験では多チャンネルの信号処理を行う為に、検出器毎に専用のLSIが必要とされる。今回はそのための試作として、簡単な電荷積分回路や高速カウンターを搭載したチップを設計した。また、高エネルギー実験では放射線環境下で使用することが多いので、耐放射線性を調べるための裸のトランジスターやリングオ
シレターも組み込んだ。
試作に要した日数 , 主な設計者の身分 , トランジスタ数： 本チップは助手1人が、前準備に約２ヶ月、設計に約１ヶ月かけて行い、約2,000のトランジスターで構成されている。
試作に使用した設計、検証ツール： 今回のチップはデジアナ混在であるが、デジタル設計の流れをもとに行うこととし、アナログ用セルもデジタル用スタンダードセルから出発し、
Virtuosoでレイアウト変更を施して作成した。個々のアナログ回路はHSPICEによりアナログシミュレーションを行った。全体としては、Verlilogによりソースコードを記述し(アナログモジュールはダミーのものを付けた）、SYNOPSYSの論理合成ツールによりゲートレベルのネットリストを作成した。
レイアウトはAvant!のAquariusXOを使用し、アナログ用セルもデジタルと同様に扱って自動配置配線を行った。今回のアナログ
セルは小さなTEGであったため、この方法でも大きな問題は生じなかった。

螺旋構造能動カテーテルのための制御回路
工業技術院機械技術研究所 小関 義彦
はじめに

近年、LSI製造技術に代表される微細加工技術の発達により、マイクロマシンの概念が提案されている。
機具の小型化が患者の侵襲を少なくすることから、マイクロマシン
は能動カテーテルなどの医療分野への応用が望まれている。
そこで我々は、薄膜加工が容易な平面から立体を容易に構成できる螺旋構造に注目し、この螺旋構造をもつ能動カテーテルの研究を行ってきた。
本カテーテルは能動カテーテルの多自由度化や高密度化、多機能化に有利と考えられる。
試作したチップ 今回試作されたチップは、
本カテーテルのプロトタイプに組込むための制御回路である。本チップは信号の分配と保持、それに応じたアナログスイッチのオン・オフを行うだけの単純な回路であるが、マイクロマシンへの実装が目的であるため機能が集約されていることが重要である。
設計は筆者（研究員）１名で行った。ツールにはSX-9000を使用した。設計回路が非常に単純でありかつ実績のあるVDECのライ
ブラリがあったため高度な設計・検証ツールは必要なかった。しかし、専門外であったため設計には約4ヶ月を要した。
参考文献[1] 小関, 谷川, 小谷内, 新井, 「螺旋構造能動カテーテルの開発（第1報）概念提案とプロトタイプの設計」、第16回日

本ロボット学会学術講演会(札幌), Vol. 1, pp. 277-278, Sept., 199883

論理回路設計実習における 16 ビットパイプラインプロセッサの設計
奈良先端科学技術大学院大学 情報科学研究科

高木 一義, 井筒 稔, 佐々木 隆志,

深津 始, 丸岡 新治, 朱 強, 木村 晋二
はじめに 本研究科ではハードウェア記述言語を用いた論理回路設計実習を行なっている。
これまでは FPGA を用いて回路の実装を行なっていたが、今年度は VDEC のチップ試作
サービスを利用した。
試作チップ 設計課題は DLX アーキテクチャを基本とするパイプライン制御の 16 ビット
プロセッサとした。クロック、リセット、命令/データバス等の入出力端子を共通仕様とした。これら以外については、命令セットを含めて各自が自由に設計を行なった。また、動作の可視化のため、プログラムカウンタ、
汎用レジスタなどの内部状態を観測するための端子を持つこととした。
設計および各プロセッサのマクロセルのレイアウトは修士１年の学生５人が各々行ない、５個のプロセッサの外部に制御回路を付加して全体を１チップにまとめた。この制御回路はチップへの入力を各プロセッサに分配し、また、プロセッサ選択入力により選択された１個のプロセッサのみを動作させるように構成されている。
VHDL を記述言語として用いた。
論理合成には Synopsys Design Compiler, レイアウトには Avant! AquariusXOを用いた。
論理設計とレイアウト設計にそれぞれ１か月を要した。試作にはローム（株）CMOS 0.6um プロセスの 4.5mm 角チップを使用し、セルライ
ブラリは EXD社ツールで作成された東大版ライブラリを用いた。トランジスタ数は全体で約 90k 個となった。

再構成可能部を持つ Java プロセッサ
奈良先端科学技術大学院大学 情報科学研究科
木田 裕之, 高木 一義, 木村 晋二, あべ松 竜盛, 渡邉 勝正
はじめに 組込システム向けの言語として Java が注目されている。我々は、再構成可能機構を持つ Java プロセッサ（R-Java）の設計を行なった。
試作チップ 設計した R-Java プロセッサは５段パイプライン（IF, ID, EX, MEM, WB）構成
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をとり、
Java バイトコードを直接実行する。
Java Virtual Machine の仕様で規定されている 201
命令中の 117 命令を実装し、未実装命令には内部割り込みで対処する。
演算部は 32bit とした。
16 段のスタックを内蔵し、外部メモリに設けたスタック領域とデータの交換を行う。
本プロセッサは命令追加変更機能を有しており、
命令デコード部に２系統の解釈部を用意しその一方をプログラム可能とした。
命令変更のためのプログラムをプログラム可能命令レジスタに書き込むことにより全ての命令コードに異なる機能を上書き可能で、１ 命令コードあたり８クロック分の機能を記述できる。
さらに、演算部に外部再構成可能回路インタフェースを備えており、内部演算器とは別に、演算部の入力レジスタの値を外部に出力し外部演算器の演算結果を出力レジスタに入力する機能を持つ。これにより外部演算器を内部演算器と同様に使用できる。
設計は VHDL で行ない、ソースファイルは約4000行、
トランジスタ数は約 110k個となった。
論理合成には Synopsys Design Compiler,
レイアウトには Avant! AquariusXOを用いた。
設計に約２か月を要した。
試作にはローム(株) CMOS 0.6um プロセスの 4.5mm 角チップを使用し、セルライブラリは EXD社ツールで作成された東大版ライブラリを用いた。

光伝送制御回路ASICの開発
岡山理科大学大学院工学研究科情報工学専攻 加藤 完法 多田 昭晴
はじめに近年，半導体デバイスの性能が飛躍的に向上し，カーエレクトロニクスに要求される高信頼性，低コスト，小型化を満たす製品が多く実用化されている。しかしながら，自動車の狭い空間にメタリックケーブルで配置・配線を行った際の配線の複雑化，それに伴う重量の増加，
イグニッションコイルからの電磁誘導によるシステム誤動作等の問題が生じてきている。今回設計の対象とする光伝送制御システムでは，上記問題の解決方法として光ファイバを伝送媒体とした車載用LANを構築するものである。
本試作では，そのシステムの制御回路ASICを設計した。
試作チップ 本システムは，
カーエレクトロニクスシステムの総合制御を行うマスタマイコ
ン基板と個々のカーエレクトロニクスシステムが持つスレーブ基板との間を光ファイバで接続したリング構成となっている。
試作チップはROHM社0.6μmルール，4.5mm角であり，制御回路３つを１チップ（約15kトランジスタ）で実現した。設計は
著者（修士２年）１名で行い，ツール使用方法の習得を含めて約3ヶ月を要した。

URR 浮動小数点乗算回路のカスタムLSI への実装と評価
電気通信大学 葛 毅, 阿部 公輝
はじめに IEEE754規格の浮動小数点数値表現は、指数部と仮数部のビットが固定して割り当てられており、単精度32ビット形式では、絶対値で高々2E64=10E38までしか表現できず、それ以上に大きな値を扱うことができない。URR[1]と呼ばれる浮動小数点数値表現法
では、指数部と仮数部を可変長として、絶対値の大きな値を表現する場合は、指数部に多くのビットを割り当てることにより、単精度32ビットの場合では絶対値で約2E(2E(-28))=2E(-268435456)から2E(2E(28))=2E(268435456)までの範囲を表現でき、同じビット数では、
IEEE規格に比べて、遥かに大きな値や小さな値を表現することを可能としている。しかし、指数部と仮数部が可変長であることから、演算を行う為には、指数部と仮数部の分離、結合を行う必要があるため、回路が複雑になる。今回は、URRを用いた32ビット浮動小数点乗算回路を設計し、この分離、結合を行う回路の検討を行った。
試作チップ 設計した回路のブロック図を右図に示す。試作チップの主な製造条件は ROHM 0.6μm、4.5mm角、信号ピン数87、である。スタンダードセル方式で実装し、ライブラリにはVDEC版を使用した。設計した回路はURRを用いた32ビット乗算回路
で、乗算アルゴリズムに冗長２進加算木を使用している。また、信号ピン数の不足のため、ピンを時分割して共用している。本チッ
プは修士２年の学生が約２ヵ月で設計し、使用したセル数は21,446、インバータ換算でのゲート数は39,880であった。主に使用したツールは、論理合成にDesign Compiler(Synopsys社)、
配置配線にAquariusXO(Avanti社)である。
参考文献 [1] Hamada,H.: ̀̀A New Real Number Representation and Its Operation'', Proc. 8th Symposium on Computer Arithmetic,pp.153-157,1987.

データパスのレイアウトとプロセッサの消費電力の関係を調べるTEG--- メタル3 層テクノロジの場合 --広島市立大学 情報科学部

垣本 岳大, 越智 裕之

はじめに 当研究室では、FPGAの低消費電力化のための新しい設計手法としてデータパス
レイアウト優先設計を提案した[1]。
これはチップ上で多くの電力を消費する構成要素の一つがデータパスの配線であることに注目し、上流設計の段階からフロアプランを意識してその配線長の削減を狙うものである。
試作チップ 今回設計したTEGは、スタンダードセル方式の設計におけるDLDDの有効性を調べるためのものである。4.5mm角チップ上に3個の簡単な16bit RISCプロセッサを実装した。作業は、３個のプロセッサマクロのレイアウトパラメータのチューニング（１カ月程度）を４年生１名（垣本）が担当し、その他設計データ提出に必要な雑作業（１カ月程度）を助教授１名（越智）が担当した。
設計にはDesignCompilor、AquariusXO、
Verilog-XL、Dracula等を使用した。
動作テストは広島大学サブセンタのLSIテスタを利用して行なう予定である。
参考文献 [1] Hiroyuki OCHI, Takashi NISHIKAWA, and Takao TSUDA: "Datapath-Layout-Driven Design for Low-Power FPGA
Implementation," 情報処理学会論文誌, vol.40, no.4, (1999年4月) 掲載予定.

EBテスティング容易化のためのテストパッド配置手法評価用マイクロプロセッサ大阪大学大学院 工学研究科 情報システム工学専攻
柳生 慎也, 三浦 克介, 中前 幸治, 藤岡 弘
はじめに LSI内部の電位情報を直接観察可能な電子ビーム (EB) テストシステムは、LSIの故障診断に広く用いられている。しかし、LSI配線層の多層化により、EB可観測性の低下が問題となっている。EB可観測性向上の為に、設計時にEB観測用の微小なパッドを付加することが考えられるが、チップ面積や信号遅延の増大を防ぐため、付加するパッド数を最小限に押さえたいという要求がある。このような問題に対し、我々は、パッドを付加する配線の優先順位、付加パッド数等を決定する手法を検討中である。
試作したチップ 検討中の手法を評価するため、同じ回路構成のマイクロプロセッサに対し

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て異なる手法でパッド付加を行った。Goldsteinの尺度を用いてパッドを付加する配線を決定したもの、レイアウトから故障生起確率を求めてパッドを付加する配線を決定したもの、まったくパッドを付加していないもの (比較用) など、計6個のマイクロプロセッ
サを、ローム0.6μm、３層金属、２層ポリシリコン、CMOSプロセス、4.5mm角チップ上に実装した。Verilog HDL形式で入力
し、Synopsys Design Compilerにより論理合成、Avant! Aquarius-XOによりレイアウト合成を行った。
助手１名、修士１年の学生
１名が設計を担当し、約２ヶ月を要した。回路規模は約３kゲートである。合成結果およびシミュレーション結果より、パッド付加によるチップ面積の増大、遅延の増大は無視できる程度に小さいことが分かった。

EB テスタ画像からの動信号領域抽出および疑似カラー表示用LSI
大阪大学大学院 工学研究科 情報システム工学専攻

池田 栄二, 中前 幸治, 藤岡 弘

はじめに LSI内部の電位情報を直接観察可能な電子ビーム（EB）テストシステムを連続移相像モードと呼ばれるモードで用いると、配線中を信号が伝搬しているかのように、信号の変化を動的に観察することができる。連続移相像モードで取得された動画像から、リアル
タイムで動信号領域の抽出および疑似カラー表示を行うことできれば、信号配線を容易に認識でき、EBテストシステムによる故障診断の高速化が期待できる。我々は、このような動信号領域の抽出および疑似カラー表示に3次元Gaborフィルタを用いる手法を既に提案している[1]。この手法をリアルタイムで実現するために、LSI化を試みた。
試作したチップ 提案手法 [1] を、ローム0.6μm、３層金属、２層ポリシリコンCMOSプ
ロセス、
4.5mm角チップ上に実装した。
Verilog HDL形式で入力し、Synopsys Design Compilerにより論理合成、Avant! AquariusXOによりレイアウト合成を行った。修士２年の学生１名が設計を担当し、約３ヶ月の期間を要した。回路規模は約５kゲートである。速度性能は、シミュレーションにより約３フレーム/秒であることが確認できた。今回は、チップ面積の制約の為に実装できなかったが、キャッシュメモリ、並列処理等の導入により約16フレーム/秒が実現可能である。
参考文献[1] 池田栄二, 中前幸治, 藤岡

弘, "EBテスタ観測画像からの動信号領域抽出とその疑似カラー表示", 1998年電子情報通信学会ソサイエティ大会, C-12-14 (1998).

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CMOS ニューロ回路
大阪大学大学院 工学研究科
はじめに

市橋 基, 谷口 研二

ニューロセルのモデルとして一般的な「パーセプトロンモデル」を採用した

ニューロ回路はこれまでに数々提案されている．しかし，煩雑な回路や再構成可能個所が少ない回路が多い．今回の設計では，SRAM，CMOSインバータとキャパシタという簡単な回路構成要素を用い，再構成可能個所の多い（自由度の高い）回路の実現を目指し設計を行った．今回の設計においてはキャパシタとしてポリシリコン間の容量を使用し，配線部分の寄生容量に注意しながら設計を行った．
試作したチップ

今回試作したのは，ポリシリコン層間のキャパシタを利用した回路で，4.5mm角のチップ中に 1セルの容量が同じニューロセルを 9個作製した．同じ基本セルを９個実現しており，Hopfieldネットワークの実現を目指した．メモリセット部分はVerilog-HDLを使用して設計を行い，全体の回路規模は約４kトランジスタとなった．
設計は修士２年の学生１名で行い，約２ヶ月程度の時間を費やした．

CMOS Rail-to-Rail OPAMP
大阪大学大学院 工学研究科

小川 徹, 谷口 研二

背景 近年のMOS素子の微細化、及び省電力化により電源電圧は低下している。電源電圧の低下に従って、Rail-to-Railの電圧幅は小さくなり回路の入出力信号として使用可能な電圧振幅は減少してしまう。
オペアンプのようなアナログ回路は全てのトランジスタが飽和領域で動作することを前提に設計をおこなうため、使用可能な電圧振幅はさらに小さくなり、
十分なダイナミックレンジが取れなくなる。今回の設計では、入出力の電圧振幅を可能な限り電源電圧幅に近づけることが可能なRail-to-Railのオペアンプの設計を行った。
試作チップ Rail-to-Railを実現する手段として、入力段ではNch-MOSトランジスタ差動
対とPch-MOSトランジスタ差動対の並列回路を用い、出力段ではカレントミラー回路を用いたフィードバックによる制御を用いた。また、入力段でのNchとPchの並列化によるgmの特性の不均一の補正も行っている。
本チップは修士1年の学生が約1ヵ月半で設計し、オペアンプ１つあたりでおよそ100トランジスタ程度で構成されている。

通信用高周波基本回路の設計・試作
大阪大学大学院 工学研究科

吉村 隆治, 谷口 研二

はじめに 携帯端末の急激な普及に伴いそれを構成するLSIにおいても更なる性能が求められている．例えば利用帯域の高周波数への移行に伴うLSIの高速且つ高機能化のためには，
従来の集積回路では不得意とされてきたインダクタが不可欠であり，近年様々な工夫を施し設計されている．
試作チップ 本設計では高周波を用いた無線通信に利用される基本的な回路の設計を行った．特に検波などに必須となるPLLを中心に設計し，復調回路で用いられる低雑音アンプに必要となるインダクタの特性を知るため幾つかのテスト回路を実装した．
本チップは博士後期課程１年の学生が高周波回路の基礎学習からはじめ，約1.5か月で設計し，約２kトランジスタで構成されている．

画像処理用νMOSセルオートマトンLSI の設計試作
北海道大学工学研究科電子情報工学専攻

池辺将之 赤澤正道 雨宮好仁

はじめに 当研究室では、高速並列の画像処理用に適したセルオートマトン回路の研究を行っている。本チップにおいては、雑音除去・輪郭抽出を行うセルオートマトンの単位演算
セル回路を15×15のマトリクス状に配列したセルオートマトンLSIの試作を行った。
チップ概要 単位演算セル回路は、シリコン機能デバイスのνMOSを用いており、コンパ
クトな回路でセル８近傍の入力に対する演算を処理できる。また、各セル毎にフォトダイ
オード（PD）を組み込み、直接に光情報を取り込めるようにした。その光像を２値化して、雑音除去・輪郭抽出を行う。データ転送は、セルオートマトンのパスをそのまま利用して行う。
試作に要した日数

2ヶ月 主な設計者

博士2年 トランジスタ数

約14000画像処理用νMOS セルオートマトンTEGの設計試作
北海道大学工学研究科電子情報工学専攻

池辺将之 赤澤正道 雨宮好仁

はじめに 当研究室では、高速並列の画像処理用に適したセルオートマトン回路の研究を行っている。本チップにおいては、雑音除去・輪郭抽出を行うセルオートマトンの単位演算
セル回路を６×６のマトリクス状に配列したセルオートマトンLSIの試作を行った。
チップ概要 単位演算セル回路のマトリクス以外に、
低電力動作を行うセル回路としてアナログ動作によるνMOSのTEGを載せた。またフォトダイオードの大きさが異なる
通常の単位演算セル数種類のTEGを載せた。
試作に要した日数 ２ヶ月 主な設計者 博士２年 トランジスタ数 約7000

画像領域分割を実行する振動子ネットワークチップ
広島大学 工学部

安藤 博士, 森江 隆, 永田 真, 岩田 穆

はじめに 自然画像の認識にはまず画像分割処理が必要である。これを効率よく実行する非線形振動子ネットワークモデルが提案されている[1]。
このモデルを用いてリアルタイム画像処理を実現するために，われわれが提案しているパルス変調方式[2]により，振動子ネット
ワークチップを設計した。
チップ概要 振動子回路では，
上記の任意非線形変換回路，および電荷積分による積和演算
回路を用いて，振動子のダイナミクスを近似的に実現する。この振動子回路を11×11のア
レイ構成としたネットワークを実現した。なお，本チップは修士２年の学生が約３ヶ月で設計し，53kトランジスタで構成されている。
参考文献[1] D. L. Wang, et al., Neural Computation, vol.9,pp.805-836, 1997.
[2] T. Morie, et al., NOLTA'98, pp.447-450, 1998.

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カオスニューラルネットワークチップ
広島大学 工学部はじめに

酒林 聰太, 森江 隆, 永田 真, 岩田 穆

近年，カオスを利用した情報処理モデルが多く提案されている。例えば，ニュー

ラルネットワークの入出力関数に非単調関数を用いると，カオス的連想記憶が実現できたり，最適化問題を効率よく解くことができる。このようなモデルを高速に実行するために，われわれが提案しているパルス変調方式[1]を用いて，
カオスニューラルネットワークチップの設計を行った。
チップ概要 試作したチップは25ニューロンを相互対称結合したものである。ニューロン部に任意の非単調関数を生成できる回路を組み込んだ。信号の伝送にパルス幅変調(PWM)
方式を，ニューロン内部の処理にはパルス位相変調(PPM)方式を用いている。本チップは修士２年の学生が約３ヶ月で設計し，49kトランジスタで構成されている。
参考文献 [1] T. Morie, et al., NOLTA'98, pp.447-450, 1998.

高速ウェーブレット変換チップ
広島大学 工学部

佐圓 真, 森江 隆, 永田 真, 岩田 穆

はじめに ウェーブレット変換は，画像認識のための特徴抽出や画像圧縮に有効な変換法であるが，膨大な演算量を要するためハードウェア上での効率的な実行が望まれる。今回，ウェーブレット変換を高速に実行できるアルゴリズムおよび回路構成法を考案し，
チップを
設計した。
チップ概要 本チップでは，デジタルの入力データをパルス幅変調(PWM)信号に変換し，周
波数に情報を持つ乗数との論理和をとることで乗算結果をパルス数で得,これをカウントすることで加減算を行なう。制御回路部はVerilog-HDL記述により論理合成を行ったが，主要演算部は高速性を重視するため，レイアウト設計を行った。本チップは修士２年の学生を中心に約２ヶ月で設計し，約２kトランジスタで構成されている。
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低スイッチング雑音CMOS 論理回路を用いた8Bit加算器
広島大学 工学部

土方 克昌, 永田 真, 岩田 穆

はじめに AD混載LSIにおけるアナログ回路の性能劣化の原因となるデジタル回路からのクロストークを低減する、低スイッチング雑音CMOS論理回路SCL（＃Slowly Charging
Logic）を考案した。これまでに、SCLは通常のCMOS論理回路に比べ基板雑音のピーク電圧を1/10程度に低減できることを回路シミュレーションにより明らかにしている。
回路構成

SCLは、
通常のCMOS論理回路の電源端子とグランド端子のそれぞれにRCロー

パスフィルターを挿入することにより、電源、グランド線に寄生するインピーダンスに流れる電流を低減し、スイッチング雑音の発生を抑圧する。さらに、ウェル容量に流れる電流が相殺／低減することで電源配線上のリンギングの発生も抑圧される。低雑音化の効果を定量的に実測評価するため、本チップはSCL及び通常のCMOS論理回路で設計した８bit加算器及びゲート入力ソースフォロワ型基板
雑音検出回路を搭載している。本チップは修士２年の学生１人が約２ヶ月でフルカスタム設計した。DFFと全加算器はロームのス
タンダードセルを用い、約60kトランジスタで構成されている。
主な使用ツールはComposer（Cadence）, HSPICE（Avant!）, SX9000（SII）とDiva（Cadence）である。

正帰還電荷転送増幅器とその比較器への応用
東京大学大規模集積システム設計教育研究センター 小谷 光司
東北大学未来科学技術共同研究センター 大見 忠弘
はじめに

低消費電力A/Dコンバータは，携帯機器等の応用でますます要求が高まっている。我々は，ビデオレートの10-bit A/Dコンバータ向けに，ダイナミックラッチ回路と電荷転送増幅器を用いた極低消費電力のコンパレータを開発している。電荷転送増幅器は，
ソー
スフォロアの原理を用いて貫通電流なしで電圧増幅が可能な増幅器である。今回従来の電荷転送増幅器に正帰還回路を付加し，増幅率と動作速度の向上を目指した。正帰還回路の付加により，電荷転送増幅器は，一種のダイナミック型のラッチの機能も有することとなり，極低消費電力の電圧比較器として最適である。
試作したチップ 電荷転送増幅器に正帰還回路を付加し，さらに完全差動構成でコンパレータを設計した。同じ回路の比較器5個をスタックしたブロックを２個配置した。設計は，筆者（若手助教授）１名で行った。レイアウトレベルからのカスタム設計である。
２週間程度で設計した。レイアウト検証は，DRC，パラメータ・ネットリスト抽出によるポストレイアウトシミュレーション（SPICE）を実施した。約１k素子を含む。
参考文献 [1] K. Kotani and T. Ohmi, "Feedback Charge-Transfer Comparator with Zero Static Power," Digest of Technical papers, 1999
IEEEInternationalSolid-StateCircuitsConference,San Francisco,WA18.7, pp.328--329, February1999.

故障配線モデルの作成
東北大学 工学部

高柳 史一, 丸尾 和幸, 小谷 光司, 大見 忠弘

はじめに チップ化された半導体集積回路は，ある一定の割合でプロセスが正しく施されなかったことによる故障を持つ．
これらの故障には断線やショートなどさまざまなものがある
が,回路の持つ故障がその内のどれであるかを調べ，原因を解明することによって，生産性・歩留まりの向上が期待できる．しかし，故障の種類を解明するにはそれらがどのように振る舞うのかを知る必要があるが，現在これに関する研究結果は報告されていない．そこで筆者
らは人工的に断線故障を持たせた故障配線を作成することによって,断線故障の振る舞いを調べることを試みた．
試作したチップ 故障配線は，金属配線，多結晶シリコン，p型拡散層において作成した．
配線幅は，金属配線が15マイクロメートル，多結晶シリコンとp型拡散層が９マイクロメートルである．また，断線幅はそれぞれの配線幅の１/10倍,１/８倍,１/４倍,１/２倍,１倍の５種類を作成した．
また，ローム社0.6マイクロメートルルールの4.5m角チップで試作をおこない，設計はCadenceのAnalog Artist でおこなった．設計者は筆者ら２人(大学院研究生，博士過程大学院生)であり，設計に要した時間は約10日である．

神経回路の高集積化に関する研究
東北大学電気通信研究所 片山 康弘、金城 光永、原田 知親、田中 英俊、佐藤 茂雄、中島 康治
はじめに ニューラルネットワークは近年非ノイマン型計算機としての期待から注目を浴びている。しかし集積化が困難なため、ハードウェア化は進んでいない。
そこで我々のグループは、集積化に適したアーキテクチャを開発し、ハードウェア化することが必要であると考え、アルゴリズムと集積化の両面から研究を行っている。ニューラル
ネットワークはその環境適応能力と冗長性から、ニューロン単体の性能は低くとも系全体では高い能力を持つ事が期待できる。
従って回路面積を支配するシナプス部を簡略化したモデルを提案し、高機能・高集積化を実現することを目指している。
試作したチップ 今回試作したのは、
高集積化大規模神経回路の実現に向けた基本要素回路である。多数決回路、閾値可変非単調ニューロン回路、連想メモリ基本セル、及びカオスノイズ印加型小規模ニューラルネットワー
クをローム社0.6μmルール、4.5mm角のチップとして実現した。これらの回路規模は総計約１万１千トランジスタとなった。
設計は4名で行い、各基本回路を１名が担当した。すべての基本回路がアナログ回路であったので、各担当者とも設計はすべて手動で行い、そのため設計には約４ヶ月を要した。
参考文献 [1] C.ミード著、臼井支朗・米津宏雄訳：「アナログVLSIと神経システム」,

株式会社トッパン発行

89データ読み出し用チップ試作
東京都立大学 福永 力
今回の試作チップは、主にシフトレジスタ、非同期−同期変換、GATEコントロールロジッ
クより構成されている。データ入出力16ビット幅、目標動作周波数は40MHz以上である。
試作したチップは、
高エネルギー実験に用いられる検出器からのデータ読み出し作業を担うロジックの性能評価用という位置づけであるが、今回は特に学生のASIC設計トレーニング
用という面も大きい。
今回の試作では、ローム社0.6μm、4.5mm角のチップを用いて設計を行った。使用言語は
Verilog−HDL、トランジスタ数は約５万である。
設計は大学院の学生４名（博士１年１人、修士２年２人）で行った。ASIC設計は今回が初めてであり訓練期間を含めると設計期間は３ヶ月程度であった。
完成したチップは、十分な動作周波数が得られたが、いくつかの改善を要する部分も見受けられた。これは、次回の試作で修正する予定である。

CMOS Rail-to-Rail オペアンプ
大阪大学大学院 工学研究科
はじめに

畠中 信伍, 小川 徹, 吉村 隆治, 谷口 研二

近年、低消費電力化の傾向により電源電圧が低下している。トランジスタを飽和領域で動作させるために電源電圧幅の上下1V程度は信号電圧幅としては使用することができない。アナログ回路における情報量は信号電圧幅に依存しているので、電源電圧の低下による信号電圧幅の減少はアナログ回路設計において致命的な問題となる。このため、電源電
圧幅全てを信号電圧として使用することが要求されている。
試作チップ Rail-to-Rail OPAMPは増幅を安定にするための制御回路部が多数のトランジ
スタで構成されている。このため回路動作が遅くなり、またレイアウト面積、消費電力も大きくなっている。これを改善するために、
OPAMPの制御回路を少数のトランジスタで新た90に構成した。また、フィードバック回路を用いているため電源電圧の変動に対してHSPICEを用いたシミュレーション結果で非常に安定した数値を得ている。
本設計は，学部４年生が回路設計の基礎からはじめ約３ヶ月で行った．

平成 10 年度 IP 開発テストラン

IP 化した終了予測加算器の設計
東京大学

鄭 若丹彡 浅田 邦博

はじめに 従来の加算器の処理速度を改善するため最大遅延の削減に対し、平均的な演算速度向上を狙う終了予測加算器を新たに提案した。具体的には、高速クロックで駆動されるシフトレジスタを用い、演算終了時間を反映する最大連続キャリー伝搬距離を加算操作と並列に計算し、その結果を演算完了信号として利用するという手法である。この方法は、従来設計した終了検出加算器より、もっと速くかつ正確に演算終了時間を計算できる特徴があるので、性能の向上が期待できる。この加算器の実用性を考え、IP（Intellectual Property）化を実現した。
試作したチップ 今回試作したチップは、ローム社のIPテストラン用0.6μmプロセスで実現した。
終了予測加算器と従来のBCLA（Binary Carry Lookahead Adder）
をそれぞれ32-bit、
64-bit、
128-bitのマクロブロック
として4.5mm角サイズのチップに入れた。
このチップの配置配線はAvanti社のAquariusXOで実現し、レイアウト検証はCadence
ツールを用いて行った。設計日数は助手１人で約３週間程度かかった。トランジスター数は約70ｋである。

パストランジスタ／アナログフィルタ
東京大学 工学部

山下 高廣, 増田 太郎, 浅田 邦博

チップ概要 このチップは、
センスアンプ回路、
パストランジスタ回路を試作したものである。
センスアンプ評価回路：
パストランジスタ回路の信号電圧回復回路としてセンスアンプを用いた回路において、キャパシタを介してパストランジスタとセンスアンプを接続した回路を作成した。パストランジ
スタ回路は演算毎ディスチャージを行なって低電圧振幅を保つ一方、センスアンプは感度の高い１/２Vdd付近にて動作させるため、キャパシタにて電位レベルを変換し信号電位のみ伝達させる回路となっている。
パストランジスタ回路：
パストランジスタを用いてた大小比較回路を作成した。８ビット表現による２つの整数の大小を比較し、その結果をA＞B、A＝B、A＜Bの３通りの出力を得る回路とした。パストランジスタの信号回復回路にはキャパシタ結合されたセンスアンプ回路を用いており、センスアンプのイコライズ方法として０V待機型、１/２Vdd待機型、Vdd待機型の３種の回路を作成した。比較のため、従来のCMOSゲートによる回路も作成した。

フォトダイオードアレイの設計
東京大学工学部

星野 将史

池田 誠

浅田 邦博

はじめに イメージセンサを設計するにあたり、
フォトダイオードの特性を知ることは大切なことである。
今回の設計ではフォトダイオードの特性を測定する目的でフォトダイオードを設計し、出力として光電流を取り出せるようにした。またフォトダイオードをアレイ状に並べることでイメージセンサとしても用いることができるようになっている。
チップ概要 今回試作したイメージセンサは、画素数54×54画像センサで、画素はフォトダイオードと選択用スイッチとなるトランジスタ１つからなる。出力としては画素平面の各列方向の画素共通で選択された画素の光電流が出力されるように設計した。したがって画像
データの読み出しを列並列に行うことが可能である。画素サイズは61μm×61μm、開口率は79％となった。
イメージセンサは、ローム社0.6μmルール、4.5mm角のチップとして実現した。設計は修士の学生１名で行い、約１週間かかった。チップの総トランジスタ数は約3000トランジスタである。

91

浮動小数点演算器の設計
大阪大学大学院基礎工学研究科 芝原 真一 小林 真輔 檜垣 茂明 武内 良典

北嶋 暁

今井 正治
はじめに VDEC のユーザが利用可能な IP として IEEE-754 Std. に準拠した単精度浮動小数点演算器を設計した．
試作チップ 本演算器は，IEEE-754 Std. に準拠したローム社 0.6 μm ルールの 4.5 mm 角
チップである．浮動小数点の四則演算と浮動小数点 ― 整数変換ができる．本演算器の特徴
は，浮動小数点 ― 整数変換をハードウェア化したことにより高速な変換が可能であること，IEEE-754 Std. で定められている例外処理は例外処理部を設けて一括管理することで対応していることなどが挙げられる．レジスタファイルとしては 4 本の独立したレジスタを設けている．
設計ツールは，RTL シミュレーションおよびゲートレベルシミュレーションに Synopsys 社の VSS Simulator，
論理合成に
Synopsys 社の Design Compiler と Test Compiler，
配置配線に Avant! 社の AquariusXO，
LVS および DRC に Cadence 社の Dracula，
ポストレイアウトシミュレーションに Cadence 社の Verilog-XL をそれぞれ用いた．
本チップは修士１年の学生３名が約３ヵ月で設計し，回路規模は約 35000 ゲート (NAND2 換算)，
動作周波数は 66.7 MHz となった．

VDEC共同利用マクロとしてのSRAM とPLL の開発
九州大学大学 システム情報科学研究科 情報工学専攻 石原 亨, 廣瀬 啓, 安浦 寛人
はじめに

VDEC共同利用のためのSRAMマクロとPLLマクロを設計し，これらをワンチップ上に相乗りさせたTEGチップを試作した。
試作チップ SRAMマクロは８ビット×128ワード，８ビット×256ワード，16ビット×128ワード，の３種類を設計した。
PLLは出力周波数が8〜80MHzで内部逓倍数は1,2,4,8,16で設計した。引込み時間は100μs，動作時のジッタは１%以下である。フィルタ用のキャパシタはチップ面積の制約で外付けとした。
SRAMマクロの設計には，
Alliance CAD System Ver. 3.0 とCadence のVirtuoso を使用した。
PLLの設計にはAvant!社のStar-HSPICE
92とセイコーインスツルメンツ社のSX-9000，
およびCadence社のDraculaを使用した。
また，それぞれのマクロをまとめあげる回路の設計はSYNOPSYS社のdesign̲compiler とAvant!社のApollo を使用した。また，
デザイン
ルールチェックには Cadenceの Diva とdracula を使用した。
２人月で設計を行なった。
使用プロセス：ROHM 0.6 μm CMOS 3層メタル

チップサイズ：4.59mmX4.59mm=21.07mm2

トランジスタ数：

約35,000

信号ピン数：

82ピン

逆離散コサイン変換回路の試作
九州大学大学 システム情報科学研究科 情報工学専攻 溝口 大介, 安浦 寛人
はじめに 近年，民生用MPEG 再生機器が普及の兆しを見せている．そこでMPEG 再生に必要であるIDCT（Inverse Discrete Cosine Transform）
処理を行う回路をIP として公開するために，本チップを試作した．
試作チップ MPEG 再生には高スループットのIDCT 処理が必要であるため，本チップでは速度を重視し，すべて組み合わせ回路で実装を行った．この結果，現在の民生用MPEG
機器に求められる性能を十分満たしている回路を試作できた．試作チップは，
組み合わせ回路でIDCT 処理を実装するにはピン数が少なかったため，フリップフロップを使いこれを解決している．
設計には，論理合成ツールとしてsynopsys 社のDesign Compiler を，レイアウト合成にはavant! 社のApollo を用いた．
試作チップのプロセスは0.6 um CMOS３層メタル である．なお、本チップは修士１年の学生が約１か月で設計し、75kトランジスタで構成されている。

オーバーサンプリング ADC用くし形ディジタルフィルタマクロ
豊橋技術科学大学情報工学系 川人 祥二, 宮崎 大輔, 中 順一
豊田高専情報工学科

仲野 巧

はじめに オーバーサンプリングA/D変換器は、オーディオ用を始め、通信用、センサイ
ンタフェース等広く用いられている。今回、オーバーサンプリングADCに使用するディシ
メーションディジタルフィルタの初段に用いる、くし形フィルタのマクロを設計した。現
在、ROHM社0.6um CMOS用のスタンダードセルライブラリを開発しており、そのライブラリの検証も兼ねている。
試作したチップ 今回試作したくし形ディジタルフィルタは、
最大64次、３段の構成ととっており、32次と、64次が選択できるようになっている。最終的には、簡易DSPとして、この後に、プログラマブルなFIRフィルタ部を加え、オーバーサンプリングADC用のディジタルフィルタIPとして完成する予定である。
Verilog-HDLで記述し、CSIを用いてSynopsys, Design Compilerで論理合成を行い、Cell Encemble（Cadence）
により、
自動配置配
線でレイアウトを合成した。開発したスタンダードセルライブラリにより、Verilog-HDL記述から始め、CSI経由での論理合成、合成前後のシミュレーション（Verilog-XL）、自動配置配線までの一連マクロセル設計が行えることを示すことができた。ライブラリの開発(VDEC提供のライブラリをCadence上で使用できるようにするための作業。
)は、７名で約１ヶ月程度を要した。くし形フィルタの設計は、１名で、２週間程度を要した。

オーバーサンプリングADC用アナログセル及び32b並列加算器
豊橋技術科学大学情報工学系 川人 祥二
仙台電波高専 佐藤 剛, 中林 撰, 佐々木正明
鈴鹿高専

北村 登, 伊藤 八十四

はじめに オーバーサンプリングA/D変換器は、オーディオ用を始め、通信用、センサイ
ンタフェース等広く用いられている。今回、オーバーサンプリングADCのためのアナログセルとしてデルタシグマ変調器用全差動オペアンプ、また、ディジタルフィルタ用32ビッ
ト並列加算器を設計した。
試作したチップ アナログ部としては、
デルタシグマ変調器用の全差動オペアンプを試作した。次回のデルタシグマ変調器全体の試作を行う予定である。また、プログラマブルFIR
ディジタルフィルタの乗算器・アキュムレータに用いるマンチェスタキャリ方式の32b並列加算器を試作した。その動作速度の評価のための回路を内蔵しており、DLL（＃Delay Locked Loop）で遅延時間を制御して、加算出力をレジスタに取り込むタイミングを変化させ、これでマクロとして使用したときの演算時間を測定できるようにした。並列加算器用セルは手設計で行い性能を最適化した。その他の部分には、別途開発したROHM社0.6um CMOS用のスタンダードセルライブラリを用いた。最終的には、プログラマブルFIRフィルタに用い、別途設計しているくし形ディジタルフィルタ部と合せて、オーバーサンプリングADC用ディジタ
ルフィルタとして完成する予定である。

クロック信号発生用PLL 回路
京都大学田丸研究室
はじめに

藤田 浩章

岡田 健一

小野寺 秀俊VDECでユーザが自由に使えるIPを開発するという目的で、クロック信号発生

用PLL回路の試作を行った。今回、IPとして提供しようとしているPLL回路はアナログ回路である。単なる回路図やレイアウトをIPとして提供してもプロセスが変わると使い物にならないと考えられる。そこで、回路の設計方法自体をIPとして提供することを考えている。
チップ概要 本チップには、クロック信号発生用PLL回路、および素子ばらつきデータ収
集用TEGが載せてある。
試作チップには、
PLL回路を3種類とVCOのチェック用の回路が１つの計4つの回路が載っている。PLL回路は、位相周波数比較器、チャージポンプ、LPF、VCO、プログラマブル分周器（２〜16の整数で可変）から構成
されている。発生するクロックはデューティー比50％でり、発振可能周波数は最高160MHzを目標としている。
修士１回生の学生が約１ヶ月で設計を行い、１回路につき約1000トランジスタ使用している。

93

全差動型ΔΣAD変換器
広島大学 工学部

若木 謙, 永田 真, 岩田 穆

はじめに VDEC汎用ライブラリの構築に向けて、代表的なアナログ機能回路として全差動型ΔΣAD変換器の部分回路を設計した。
回路構成 本回路は全差動型の１bit量子化２次ΔΣ変調器構成であり、変調出力をバイナ
リコードに変換するデジタルフィルタは含まない。電源電圧は3.3Vとし、最大オーバー・
サンプリング周波数10MHzで動作する。積分器にはスイッチトキャパシタ型コモンモー
ド・フィードバック回路を内蔵した２段A級増幅回路を用い、その設計性能はDCゲイン
85dB、０dB帯域100MHz、位相余裕75度、消費電流1.6mAである。また、量子化器にはラッチ型コンパレータを用いた。高い同相雑音除去特性を得るために全差動型回路構成とし、回路の対称性を反映するよう部品配置の対称性に十分注意してレイアウトした。本チップは、学部４年生と教官各１名が約２ヶ月でフルカスタム設計した。AD変換器本体と各部の評価回路を含めて約1.1kトランジスタで構成されている。主な使用ツールはComposer(Cadence), HSPICE(Avant!), SX9000(SII)とDiva(Cadence)である。

PLL 周波数シンセサイザ
大阪大学大学院 工学研究科

佐野 智弘, Yew Lim Guan, 吉村 隆治, 谷口研二

チップ概要 我々は、
アナログ回路ブロックの１つであり、無線通信で多用されているPLL(Phase Locked Loop)周波数シンセサイザを設計試作した。位相・周波数比較器はNANDを用いた論理回路より構成され、デットゾーンのないものである。チャージ・ポンプ回路は、定電流回路とNMOS,PMOSのスイッチから構成されている。ループ・フィルタは、小面積化のため、active filterを用いている。その遮断周波数は190kHzである。VCOは ７段のイ
ンバータから構成されるcurrent-starved VCOであり、20MHzから450MHzの発振範囲（電源電圧３V）を持つ。分周器には最大分周比129のプログラマブル.デイバイダを用いている。PLL周波数シンセサイザのロック時間は入力周波数が30MHz,分周比10の条件で21μ94sで、キャプチャーレンジが２M〜80MHzとなっている。チップ占有面積は300μm×400μmとなっている。
PLL周波数シンセサイザは学部４年生が二人が分担して設計し、設計期間は一ヶ月であった。

アナログオペアンプの設計
九州大学 工学部 電子工学科 鉄川 龍也, 黒木 幸令
はじめに VDECでのアナログ回路チップの設計に使用できるライブラリ開発として、また、回路設計の流れ、設計用ツールの修得を目的として、アナログ回路の基本回路の一つであるオペアンプの設計を行った。
試作したチップ 今回試作したのは、最も基本的なオペアンプ回路と差動増幅部分にカスコード接続を用いたオペアンプの２種類である。トランジスタのサイズはHSPICEによる回路シミュレーションにより決定した。次に、CADENCE社のVirtuosoを用いてレイアウ
トを行い、その後、そのレイアウト図からDIVAによるネットリストの抽出を行った。そして、そのネットリストによる回路シミュレーションを行い、寄生パラメータの検証を行った。設計は筆者（学部生）１名で行い、アナログ電子回路の考え方の勉強や設計ツールの使用法の修得を含め、約３ヶ月の設計期間を要した。

高速ウェーブレット変換チップの試作
九州大学大学 システム情報科学研究科 情報工学専攻 劉 勇, 兵頭 章彦, 村上 和彰
はじめに 画像処理などのディジタル信号処理アプリケーションでよく使われているウェー
ブレット変換を，
リアルタイムで実行可能にするため，高速ウェーブレット変換チップを試
作した．
試作チップ

設計の流れは，まず高速ウェーブレット変換のアルゴリズムに基づいて，

VHDLコードを記述し，論理合成ツールによって論理合成, 及び最適化を行う．そして，シミュレータを用いて論理検証を行い，回路の動作を確認する．
更に，
VHDLコードからEDIF
フォーマットのネットリストを生成し，レイアウト作業を行う．
使用プロセス：

0.6um CMOS 3層メタチップサイズ：4.59mmX4.59mm=21.07mm2

トランジスタ数：

85,422

信号ピン数：85ピン

PCAデバイス： 自律的再構成可能な PLD
京都大学情報学研究科 深津 元 境 和久 泉 知論 中村 行宏
はじめに

従来のPLDは、可変論理部の構成情報を外部から逐次的に与える必要があるた

め、計算機システムにおいて補助用途に留まっていた。これに対し、自身を部分的・並列的に構成できる新たなデバイスを用いた、PLDのみによる汎用計算機アーキテクチャ、PCA（Plastic Cell Architecture）
が京都大学、
NTTを中心に研究されている[1][2]。
PCAデバイスは可変論理セルを敷き詰めた構造とし、各セルに、隣接セル及び自セルの可変素子上の回路への通信路を持たせる。通信路を通じて構成情報を送受信することで、自身の部分的・並列的な構成を実現する。
試作したチップ 今回試作したPCAデバイスは、
ローム社0.6μmルール、
4.5mm角のチッ
プで、２行２列のセルを搭載した。設計にあたったのは修士２回生と学部４回生の２名で、PARTHENONによるHDL記述・検証から始めて、
Design Compilerによって論理合成を行い、Apolloで配置配線、Virtuosoで最終的なレイアウトを行ったのち、
Draculaによってデザインルールをチェックした。設計に要した期間は、約２ヶ月半である。なお、設計には東大版ライブラリを用いた。ス
タンダードセル数は約19000であった。
参考文献[1] 永見・塩澤・伊藤・小栗・中村:「オブジェクト指向HDLのためのFPGAアーキテクチャ」, DAシンポジウム'97資料集, pp209214,(July1997)[2] 境・深津・中村:「PCAデバイスの設計と試作」, 第14回パルテノン研究会資料集, (May 1999)95平成 10 年度日立製作所 0.35μm 試作テストラン

ApolloGA を用いたゲートアレイ配置配線設計フロー評価用チップ
東京大学大規模集積システム設計教育研究センター 池田 誠
試作目的およびライブラリ開発の概要

浅田 邦博

本新規プロセス開拓のためのテストランでは、VDECで開発するセルベース設計用のライブラリに加え、日立製作所から提供されるゲー
トアレイのライブラリをVDECで供給しているCADツールに移植し、その設計フローを確立することが目的となっている。セルベース設計用ライブラリに関してはVDECの他のプロセス同様にエクセレントデザイン社（現在Cadence社）のSCALE/Synspecを用いて行なった。本プロセスでは、フェーズシフトマスクを使用していることなどから、SCALEにより生成したセルの図形データをそのまま使用することができなかったために、大幅な修正が必要となり、ライブラリの提供が大幅に遅れる結果となってしまった。最終的に、シミュレー
ション、合成用のライブラリの提供までに３ヵ月要し、配置配線ライブラリに関しては、各設計者からのフィードバックへの対応
を含め、ライブラリの完成には全体として６ヵ月要した。
一方ゲートアレイのライブラリに関しては、ゲートアレイ配置配線が今回まったくのはじめてであったことからライブラリの移植に大幅に手間取り、結果としてセルベース設計用ライブラリの完成後に完成することとなってしまった。なお、本ライブラリの生成および移植はすべて筆者が一人で行なっている。
試作内容 ここでは、画像の動き・特徴抽出やデータ圧縮において用いられる最小距離検出回路に関して、本研究室で検討している時間領域最小距離検出回路方式との比較のために、ＨＤＬ記述から自動生成される回路の試作を行なうこととした。試作内容はすでに他のプロセスにて試作を行なった数種類のサイズ（8bit X 8word, 8bit X 16word, 8bit X 32word, 8bit X 64word, 32bit X 8word）
もモジュールについて行なった。今回の試作において、ゲートアレイによる設計を選択するユーザが居なかったため、セルベース
をターゲットとして設計していたものを急遽ゲートアレイ用にリターゲットを行なった。
ゲート数は合計で71,000BasicCellである。
設計フローと使用ツール
96

・動作の記述(VerilogHDL)、シミュレーション：

Cadence社Verilog-XL

・論理合成：

Synopsys社DesignCompiler

・ネットリストのシミュレーション：

Cadence社Verilog-XL

・配置配線：

ApolloGA・レイアウト検証：

DraculaDRC

パラメータ取得用デバイス評価TEG
東京大学大規模集積システム設計教育研究センター

平本 俊郎 小宇羅 寛

本TEGはMOSのパラメータや容量、抵抗等のデータを取得するとともに、リングオシレー
タなどにより設計者に試作チップデータの基準をフィードバックするために作成している。
なお、チップ面積の関係で本TEGは３箇所に分割して相乗りを行なっている。

パストランジスタロジックを用いた基本ロジック回路
東北大学電気通信研究所

船木寿彦 遠藤哲郎 舛岡富士雄

近年、CMOSロジックに比べて高速化、低消費電力化、小面積化が可能な論理回路である
パストランジスタロジックに関する研究が広く行われている。パストランジスタロジックがCMOSロジックに比べて高速化、低消費電力化、小面積化が謀れるにもかかわらずCMOSに代わる汎用ロジックとしてなかなか用いられない理由の一つに次のような点が挙げられる。パストランジスタロジックは信号電圧の立ち上がりが遅く、しきい値による信号の電圧降下が生じるためノイズマージンが小さくなり、降下した信号電圧を回復させるために回路の途中にバッファが必要になる。このような欠点もあるが、CMOSロジックに比べて高速化、低消費電力化、小面積化できる可能性を秘めたパストランジスタロジックには大きな期待がかかっていると言える。そこで、今回はCMOSロジックと種々のパストランジスタロジックで基本論理回路を構成し、性能比較を行った。
設計フローとしては、
HSPICEによる回路シミュレーションによって回路パラメータの条件出しを行い、
CADENCE97AのVirtuso
レイアウトエディタでレイアウトを作成した。
レイアウトの検証にはDraculaツールのDRC、Extractを用いた。
次にExtractによって抽出されたネットリストを用いてHSPICEでシミュレーションを行い、回路動作の確認を行った。
設計は、教授、助教授、修士１年の計３人で２ヶ月程度の期間で行った。試作したチップには、CMOSロジックおよび種々のパス
トランジスタロジックによるAND、OR、FA等の基本論理回路が組み込まれており、回路規模は約160トランジスタである。使用したツールはHSPICE、CADENCE97AのVirtusoレイアウトエディタ、CADENCEのDracula-DRCおよびExtractである。

ULSIデバイスにおける低消費電力化を指向した降圧回路とその制御系回路
東北大学電気通信研究所

須永 和久

遠藤 哲郎

舛岡 富士雄CMOS論理LSIはスケーリングに伴い、年々、消費電力が増え続けてきている。高速かつ高集積化された集積回路にとって低消費電力化技術は非常に重要である。ここでCMOS回
路の消費電力は電源電圧VDDを下げることによる効果が非常に高い。しかし、システム電
源電圧には規格が存在するために、デバイスの動作電圧における最適値とは一般的に一致しない。この差を埋めるのが降圧回路である。
今回の試作チップはオンチップで構成可能なインダクタンスを含まないＲＣ回路で構成した降圧回路とその制御回路が含まれている。今回の試作においては、内部回路として20段のCMOSインバータチェーンを用いている。設計フローとしては、回路シミュレーション＃（SPICE）を行い、レイアウトをフルカスタムで作成した。レイアウトの検証として、DRC、Extractを用い、その結果をSPICEにフィードバックして再シミュレーションという形を取った。設計に要した期間は、２ヶ月程度である。設計は３名（教授、助教授、修士１年）で行った。チップは株式会社日立製作所の0.35μmルール、6.0mm角のチップで、回路規模は120トランジスタ程度である。今回の試作で使用したツールとしては、OSはHPUX10.02、回路シミュレーションにAvanti社HSPICE、レイアウトエディ
タにCadence97AQFP6のVirtusoレイアウトエディタ、検証にはCadence社のDraculaを用いた。

多値集積回路：電流モード多値回路と多値CAM
東北大学大学院情報科学研究科

亀山 充隆 羽生 貴弘 齋藤 敬弘 寺西 要

はじめに ポストバイナリ集積回路技術の１つとして、信号の多レベル化を活用した多値集積回路が知られている。筆者らは、算術演算に適する電流モード方式、論理演算に適する電圧モード方式の多値集積回路技術を提案してきた。まず、電流モード方式では、線形加算が結線のみで実現できるため能動素子数を減少できると共に、２線相補信号にて駆動すること
により、低電源電圧時でも高い電流駆動能力を有する電流モード基本ゲートが構成できる。
この結果、電源電圧を1.5V程度まで下げられることを明らかにしてきた[1]。また、電圧モーと多値回路として、フローティングゲートMOSトランジスタの浮遊ゲートに多レベル電荷を蓄積させる。これにより、このデバイス単体で「多値データ記憶」機能、「パスゲート」
機能、「多値しきい演算」機能が同時に達成できることを示すと共に、この機能デバイスを活用してコンパクトな論理演算回路が構成できることを提案してきた[2]。
試作したチップ 今回試作したのは、まず上述した２線式電流モード多値回路方式の応用として、多値非同期制御回路である。２97

線表現にてスペーサ信号を（０，０）と定義することにより、任意のＲ値データ表現へ拡張可能な新しい非同期制御回路が構成できる。また、フローティングゲートMOSトランジスタの応用として、小規模な多値連想メモリ（CAM）を試作した。チップ内のトランジスタ数は約1000個。試作に使用した設計、検証ツールはComposer、Virtuoso、Dracura、HSPICE。フルカスタム設計であったため、設計に約１ヶ月（修士２年生）を要した。
文献 [1] T.Hanyu et al., ̀̀Asynchronous Multiple-Valued VLSI System Based on Dual-RailCurrent-Mode Differential Logic,'' 1998 IEEE
internationalSymposiumonMultiple-ValuedLogic,pp.134-139,May1998.
[2] 羽生他, ̀̀ディジットパラレル多値ＣＡＭの構成と評価,'' 信学論D-I, Vol.J81-D-I, No.2, pp.151-156, Feb. 1998.

Signed-Weight数系に基づくディジタル信号処理用FPGA
東北大学大学院情報科学研究科 高木 信宏

澤田 善樹

青木 孝文

樋口 龍雄

設計内容の概要 数十〜100MHz程度の高いサンプリング周期が実現可能で，かつ，係数や演算語長が任意にプログラムできるフィールドプログラマブルディジタルフィルタ（FPDF）チップの設計を行った．本チップでは，本研究グループが提案している新しい冗長数系（Signed-Weight数系）に基づく低オーバーヘッ ドの再構成型積和演算回路を使用することにより，FPGAのような再構成可能なデバイスでありながら，ASICなみのフィルタリング性能を実現することが可能である．
設計フロー (1) Verilog-HDL記述 による仕様設計，(2) Cadence社 Verilog-XLによる論理検証，(3) Cadence社のVirtuoso Layout Editorによるフルカスタム設計，(4) Avant!社 HSPICE
による各モジュールの動作検証および最適化，(5) Cadence社のDiva & Dracula による DRC および LVS
設計に要した時間 テストランのための環境設定も含め，約2ヶ月
ゲート規模 実効面積 1.2×1.1 mm に36.2kトランジスタ，9kゲート相当(但し，I/Oバッファ部を除く)
使用したツール Cadence社 Verilog-XL,Virtuoso Layout Editor，Diva/DRC,Diva/LVS,Dracula/DRC Avant!社 HSPICE,mwaves

98

容量パラメータ及びNQSモデルパラメータ抽出用TEG
京都大学 情報学研究科通信情報システム専攻 田丸研究室
後藤 周作 藤田 浩章

岡田 健一

小野寺 秀俊設計内容の概要 MOSFETの容量パラメータ、NQS（Non-Quasi-Static）モデルパラメー
タ、配線容量を正確に抽出することを目的とした各種TEG を設計した。対象とする
MOSFET容量パラメータは、ゲート - 拡散間オーバーラップ容量、ゲート酸化膜容量、拡散容量、等の主要な容量パラメータである。NQSモデルにより、チャネルの生成時間が有限である影響を表現する。配線容量に関しては、各配線層間のシート容量とフリンジ容量、および、同層配線平行配線間の容量などを測定の対象とした。容量の抽出回路は、直接測定
回路、或はリングオシレータによって構成されている。直接測定回路では面積の大きなレイ
アウトで容量を構成し、内部パッドに接続することにより、Cメータ等で直接容量が抽出できる構成とした。リングオシレータを用いた抽出回路では、負荷容量の異なる複数のリングオシレータを用意することで、発振周期からMOSFET容量やNQSモデルパラ
メータ、配線容量を抽出できる構成とした。トランジスタサイズに応じたDCパラメータを求めるため、DC特性を測定する回路も搭載してある。
設計フロー チップの内部領域と、IOバッファより構成されるフレーム領域を別々に設計した。その後、内部領域-フレーム領域
間を配置配線し、全体のDRCを行って完成とした。内部領域のアナログ部分とデジタルの大部分の設計フローは以下の通りである。
(1) HPSICを用いた回路シミュレーションによる動作検証とデバイスサイズ決定(2) Cadence-Virtuosoを用いたレイアウト(3) DivaとDraculaを用いたDRC(4) Divaを用いたLVS
内部領域の一部のデジタル部分の設計フローは以下の通りである。
(1) Velilog-HDLを用いた動作記述及び動作検証(2) DesignCompilerを用いた論理合成(3) Apollo-XOを用いた自動配置配線(4) Draculaを用いたDRC(5) Divaを用いたLVS

フレーム領域はApolloで配置配線を行った。
設計に要した時間 約２ヶ月

ゲート規模 使用したスタンダードセル数 約3,700

使用したツール 回路シミュレーション（HSPICE）、
論理合成（Design Compiler）、
レイアウト（Virtuoso）、
DRC（Diva及びDracula）、
LVS（Diva）、自動配置配線（Aquarius-XO,Apollo-XO）

低消費電力乗算器の評価チップ
神戸大学工学部情報知能工学科

瀧 和男

李 副烈

北村清志

設計内容の概要 低消費電力かつ高速の乗算器を設計し，実チップで性能評価を行う．遅延短縮のためにネットリストレベルの最適化とセル設計の最適化（トランジスタサイジング）を並行させ，さらにセルのレイアウトを工夫することで，消費電力削減と高速動作を同時に実現した．少ない種類のセルで乗算器機能を実現することで移植性も高めた．PMOS，
NMOSのトランジスタサイズ比を変えた複数のデザインを用意し，また周辺回路との間にレベルコンバータを挿入することで，性能の電圧依存特性に関する実験も可能にした．
設計フロー
1) オリジナルツールによるセル設計
2) 設計したセルを用いてオリジナルツールによる回路ブロック設計
3) 設計した回路をマクロブロックとして登録
4) Cadence Virtuoso Layout Editor を用いて測定用のセル設計
5) Apollo(AquariusXO)を用いて設計回路と測定用の回路をレイアウトし，マクロブロック化
6) Apollo を用いて各マクロブロックを配置しチップ設計
設計に要した時間

約１ヶ月

ゲート規模 総トランジスタ数：約 45,000個使用したツール（VDEC以外のツールも含む）
・Cadence: Verilog-XL, Virtuoso Layout Editor, Dracula・Avanti: AUtil, AquariusXO, Milkyway, Apollo
・Epic: Powermill
・オリジナル: シンボリックレイアウトツール（written in Prolog language)

MPEG4 動画像符号化のための動き予測器
東京工業大学工学部電気電子工学科
國枝 博昭 李 冬菊 トリオ アディオノ 狩野 博 福山 長憲 張 綱
設計内容の概要 このICは。１画素の分解能を持つ動き推定器で、MPEG４におけるセグ
メントに基づく動画像符号化システムで使われるものである。計算量削減のために、動きベ
クトルは、階層的なブロック照合方法を利用して導出している。國枝研究室開発のMSPA
アレーアーキテクチャを採用している。使用のプロセッサ要素は60となっている。
設計フロー (1)VHDL記述 (2)VHDLシミュレーション (3)自動レイアウトレイアウト(4)検証
設計に要した時間 アーキテクチャとブロック設計：１ヵ月，
VHDL記述とシミュレーショ
ン：２ヵ月，レイアウトと検証：0.5ヵ月
ゲート規模 50,000ゲート
使用したツール DesignCompiler（Synopsys社），
ApolloXO（Avant社），
Dracula（Cadence社）

99

Verilog-HDL を用いた構造化リカレントニューラルノードの設計
北海道大学大学院工学部 電子情報工学専攻 情報メディア工学講座 李 海源 宮永 喜一
近年、新しいタイプの信号処理手段として、ニューラルネットワークを応用する手法の研究が盛んに行われている。それらのうち、構造化リカレントニューラルネットワークは、並列、分散処理構造を持つが、大量の計算を必要とするという問題があり、この膨大な繰り返
し演算の処理時間を短縮するためと、小型に実現するため、VLSIによる専用ハードウェア
化が必要である。今回試作したものは、構造化リカレントニューラルノード（SRNN）のハードウェア化チップで、利用技術は日立純デジタル0.35μm CMOS（ポリ１層金属５層）である。より高速なシステムの開発とゲート数の削減のため、本チップの入出力形式は12bit固定小数点形式とした。並列処理手法として、８-stageのパイプライン処理を利用した。
加減算器には BLCA(Binary Look-ahead Carry Adder)回路を利用し、乗算器には CSA
（Carry Save Adder）
回路を使用した。
非線形のSIGMOID関数は線形に近似して設計した。本システムのゲート数約4000ゲートであった。
仕様設計には、
Verilog-HDLを使用した。Verilog-XLを用いたシミュレーションし、Synopsys社のツールで論理合成と最適化をした。配置配線にはAvant!社のApolloを使用した、本チップの設計は筆者（大学院修士１年）１名で行ない、所要期間は約3か月程度であった。

クラスタリングネットワークチップ
北海道大学工学部 電子工学科 通信システム工学分野

樺沢 正之

宮永 喜一

設計内容の概要 設計したシステムは，２ つの層で構成されている。第１層は入力データに従って，自己組織化アルゴリズムにより特徴を出力する。第２層は，第１層の出力データ
を，教師付きアルゴリズムにより重みをかけて足しあわせ，適当なラベルを出力する。
入力が ４次元，第１層は ８個，第２層は４個の並列処理とし，４段パイプラインで設計した。
設計フロー (1) Verilog HDL による機能設計、(2) 機能シュミレーション (Verilog-XL)、
(3) 論
100

理合成 (Design Analyzer)、(4) 配置配線 (Milkyway, Apollo)
設計に要した時間 ３ヶ月。 ゲート規模

約 2.8 万ゲート。

使用したツール Verilog XL, Design Analyzer, Milkyway, Apollo

高速ウェーブレット変換チップ
九州大学 大学院 システム情報科学研究科

劉勇

兵頭 章彦

村上 和彰

設計内容の概要 ２つの８タップディジタルフィルタを1つのチップに乗せた．それぞれ，8個の浮動小数点定数乗算器，１個の８入力浮動小数点加算器，及び３つのパイプラインレ
ジスタから構成されている．
設計フロー 高速ウェーブレット変換のアルゴリズムに基づいて，
VHDLコードを記述し，論理合成ツールによって論理合成, 及び最適化を行った．更に，シミュレータを用いて論理検証を行い，回路の動作を確認しった．そして，VHDLコードからEDIFフォーマットのネットリストを生成し，レイアウト作業を行った．
設計に要した時間 １ヵ月

ゲート規模 31271セール，
378822トランジスタ

使用したツール 論理合成（Synopsys Design Compiler）、論理検証（Synopsys VSS シミュレータ）、ネットリスト変換（Avant!
Milkyway）、
レイアウト（Avant! ApolloXO）、
デザインルールチェック（Cadence Diva & dracula）

暗号処理用プロセッサ（ISIT −DLX）
九州大学大学院 システム情報科学研究科
石原 亨 兵頭 章彦 山下 源 エコー ファジャル 安浦 寛人
設計内容の概要

暗号処理を行うプロセッサ。外部メモリとFIFOを介して、インターフェースをとるためのバス制御部とプロセッサコア部とからなる。バス制御部に関しては、新規開発。プロセッサコア部に関しては、九州大学により、既に開発されているBung-DLXを用い、暗号処理（RSA方式）に特化したものにチューニングした。
設計フロー VHDLによるRTＬ記述。論理合成ツールにより、東大開発のセルライブラリにマッピング。シミュレーションにより、機能・タイミング検証を行い、ネットリストを生成。レイアウトツールを用いて、I/Oパッドの位置を決め、セルの自動配置配線を実施。
設計に要した時間

４ヶ月

ゲート規模

３万ゲート

使用したツール Design Compiler（Synopsys）, VSS（Synopsys）, Apollo（Cadence）

マルチプロセッサ用のスケジューリング支援ハードウェアを搭載したプロセッサ広島市立大学 情報科学研究科 情報工学専攻 弘中 哲夫

佐々木 敬泰佐伯 賢治

設計内容の概要 試作したチップは，R3000互換命令のサブセットを実装したCPUと，スケジューリング支援を行うハードウェア（Scheduling Support Hardware;SSH）から成る．
CPUは，MIPS社のR3000の命令セットのうち，乗除算命令，コプロセッサ命令を除く命令を実装．更に前回試作した同期機構チップの制御用命令も実装した．一方，SSHはマルチプロセッサ環境において，タスク管理，セマフォの実現等，本来OSの行うスケジューリ
ングの一部を支援するハードウェアであり，スレッド等のスケジューリングのオーバヘッドを軽減できるものである．
各モジュールのゲート数は，CPU部，SSH部それぞれ18,706ゲー
ト，2,264ゲートであり，チップ全体で20,970 ゲートとなった．
設計フロー 主な機能設計，ビヘイビア・レベルの設計，および，ビヘイビア・レベルのシミュレーションは VisualHDL によって行った．VisualHDL はトップダウン設計を効率的に進める仕様設計システムであり，グラフィクス表現とテキスト表現を組み合わせて入力できる．
VisualHDLに入力したデータを用いてシミュレーション，合成用 Verilog-HDL の生成及びドキュメントの生成を行った．生成した Verilog-HDL は Design Compiler にて論理合成し，ネットリストに変換した．この時点で，仮配置配線情報を用
いてのゲートレベルシミュレーションを行った．これと並行して，Appolo(Aquarius-XO) にて配置配線し，ストリームアウトした
データに対して DRACULA で DRC を行った．DRCエラーが無いことを確認後，配置配線後の情報を用いてポスト・レイアウト・
シミュレーションを行った．
設計に要した時間
・ 機能設計：0.5 ヶ月・ ビヘイビア・レベル設計：

1 ヶ月

・ ビヘイビア・レベルのシミュレーション： 1 ヶ月
・ 論理合成：

0.5 ヶ月・ ゲートレベルのシミュレーション：

1 ヶ月

・ 配置配線：

2 ヶ月

・ デザイン・ルール・チェック：

0.2ヶ月

・ ポスト・レイアウト・シミュレーション： 0.1 ヶ月
ゲート規模 ゲート数 20,970(NAND換算)使用したツール・セイコウインスツルメンツ株式会社

VisualHDL for Verilog 5.2

・Cadence

VERILOG-XL 2.3.3

・Synopsys

DesignCompilerVersion1998.02

・Avant!

AquariusXO1997.2,Appolo98.2.0.20

・Cadence

Dracula 3 REV. 4.4

101データパスのレイアウトとプロセッサの消費電力の関係を調べるTEG-- メタル5層テクノロジの場合 -広島市立大学 情報科学部 情報工学科

垣本 岳大

越智 裕之

設計内容の概要 当研究室では、FPGAの低消費電力化のための新しい設計手法としてデー
タパスレイアウト優先設計（DLDD）を提案した[1]。これはチップ上で多くの電力を消費する構成要素の一つがデータパスの配線であることに注目し、その配線長を削減することで低消費電力化を狙うものである。DLDDは、上流設計の段階からデータパスの構成要素をビットスライス的にモジュール分割し、その各サブモジュールを長方形の領域にレイアウトするものである。
このようなモジュール分割を採用することで、データパス系の配線の多く
はサブモジュール内で完結するため、データパス系の配線長を削減できる。
今回設計したTEGは、スタンダードセル方式の設計におけるDLDDの有効性を調べるためのものである。北海道大学宮永研との相乗りチップのちょうど半分の領域を使用し、３個の簡単な16bit RISCプロセッサを実装した。
I/Oセルを除いた総トランジスタ数
は約６万８千個であった。なお、我々は今回の日立のテストランと前後して、ローム社0.6μｍ メタル３層テクノロジでもほぼ同様のTEGを試作しており、これらの比較も意図している。
設計フロー フローの概略は以下の通りである。
(1) Verilog-HDLの動作レベル記述をSynopsys社 Design Compilorで階層的に論理合成(2) 得られたVerilog-HDLのネットリストをAvant!社 Apolloで階層的に配置配線。
(3) 得られたストリームファイルをCadence社 Draculaを使用してDRCおよびLVS。
(4) Cadence社 Virtuosoを使用してDRCエラー箇所の修正と電源配線の引き直し。
(5) Cadence社 Draculaを使用してSpiceネットリストを抽出。
(6) 消費電力見積りのため、得られたSpiceネットリストをSynopsys社PowerMillで回路シミュレーション(Avant!社HSpiceを援用)。
(7) その他、検証のためCadence社 Verilog-XLを適宜使用。
Verilog-HDLの動作レベル記述はローム社の試作と同じもの(検証済)を使用し、Design Compilor用のスクリプトもほぼそのまま流用したので、今回の実質的な作業は(2)以降である。
102

作業は、３個のプロセッサマクロ(うち２個はDLDD方式)のレイアウトパラメータのチューニングと回路シミュレーションによる評価を４年生１名(垣本)が担当し、その他設計データ提出に必要な雑作業を助教授１名（越智）が担当した。２名共にローム社で同様の試作を体験済みであったが、テストランの特殊事情もあり、11月下旬に開始した設計作業は１月下旬まで尾を引いた。
参考文献[1] Hiroyuki OCHI, Takashi NISHIKAWA, and Takao TSUDA: "Datapath-Layout-Driven Design for Low-Power FPGA Implementation," 情報処理学会論文誌, vol.40, no.4, (1999年4月) 掲載予定.

乗算器，乗加算器および ALU搭載チップ試作
早稲田大学

柳澤 政生 井上 大輔 吉澤 大 諏訪 勝 鳥居 晃 羽根 達也

設計内容の概要 搭載回路：（括弧内の4ビットは回路を指定するための機能選択信号を表す）(1) ALU：ADD32（加算,0001,0010）, AND32（論理積,0011）, OR32（論理和,0100）, XOR32（排他的論理和,0101）, SLT32（set on less than,0110）, SEQ32（比較器（等しいかどうか）,0111）, SNE32（比較器（違うかどうか）,1000）, COM2̲32（２の補数表示,1001）, INC32（インクリメント,1010）, DEC32（ディクリメント,1011）(2) MUL32（乗算,1100）(3) MAC32（乗加算,1101）(4) Selector（各回路からの出力のうち1つを選ぶためのセレクタ）
端子数：入力端子数（100（32 * 3 + 4））、出力端子数（32）、電源・グランド端子数（32）
設計フロー VHDLで回路記述を行い，論理設計ツール（Design Analyzer），レイアウト設計ツール（Apollo），VDEC日立ライブ
ラリを用いて設計を行った．
最後に Dracula によって検証を行った．
設計に要した時間 論理設計：約40時間、レイアウト設計：約5時間、その他，問題解決等：約200時間、合計：約250時間
ゲート規模 コア部（I/O パッドを除いた部分）の総セル数：10,050個、コア部総セル面積：1.477506 mm2（配線を含まず．単位は平方ミリメートル）、
２入力 nand 換算で約20,000個分（２入力 nand = 0.000072）
使用したツール Design Analyzer 1998.02、Apollo 1998.2.3.2.0.20、Milkyway 1998.2.3.2.0.20、Dracula 4.51

画像処理LSIのＴＥＧ試作
芝浦工業大学 システム工学部 電子情報システム学科
上田 和宏

吉田 暁

鈴木 真之

設計内容の概要 画像を画素単位に一致照合をとる回路。設計した回路は、データをシフト
イン、シフトアウトする機能と２つの DFF間の XORをとり、結果を DFFの片方に書き戻す機能をもつモジュールを 30×30個配置したもの。
モジュールは配列の先頭のものとその他のものの２種類がある。VDEC配布の自動配置配線用のスタンダードセルライブラリを用いて、手作業で配置配線を行った。IOセル部については、東京大学浅田研究室の協力を
得た。
設計フロー
１）機能／論理設計
２）機能／論理シミュレーション
３）レイアウト設計
スタンダードセル方式で人手作業により配置・配線
４）レイアウト検証
設計に要した時間 全工程で約１ヶ月半。

ゲート規模 17,350ゲート

使用ツール 論理シミュレータ（Altera MAX+PlusII）、レイアウト・エディター（VIRTUOSO Layout Editor）、レイアウト検証（Dracula DRC）

103

5．2．チップ試作者の発表文献リスト(1)

山名智尋，早川吉弘，中島康治，沢田康次，「リミットサイクルを生成する集積化人工神経回路網

電子情報通信学会ソサイエティ大会，C12-23，p.114，の設計」，

平成10年9月.

電子情報通信学会技術研究報告 [ニューロコンピュー(2)「適応型コード帳符号化を用いた低消費電力チップイン

年11月.

タフェース」，

佐藤厚志，佐藤茂雄，中島康治,

電子情報通信学会 集積回路研究会，
信学技報，
DSP98-「SDAMを用いた集積化連想記憶システム」，

89 ICD98-176 CPSY98-91，pp.1-6，
平成10年10月.

クス2，p.181，1999年3月.
(3) D. Kawae, H. Kurino and M. Koyanagi,"Low Power Chip Interface Based on Bus Data Encoding with Adaptive Code-Book Method",
9th GREAT LAKES SYMPOSIUM ON VLSI, 9B.1,

Three-DimensionalStructure",

pp.368-371, Mar. 1999.
(14) NozomuTogawa,TakashiSakurai,

Technologies (SASIMI '98), Sendai, pp.229-234, Oct.

Masao Yanagisawa, and Tatsuo Ohtsuki,

1998.

"AHardware/SoftwarePartitioningAlgorithmforPro-

伊藤，井上，

cessor Cores of Digital Signal Processing",「CMOS LSI アナログPLLの一設計」，

Proc. of ASP-DAC'99, Hong Kong, pp.335-338, Jan.

1999年電子情報通信学会総合大会，慶応大（日吉），基
礎・境界，p.51, 1999年3月.
(5) K.Takahashi and M.Mizunuma,

1999.
(15) 中村剛，戸川望，柳澤政生，大附辰夫，「２種類のレジスタファイルを持ったディジタル信号処"Adiabatic Dynamic CMOS Logic for Ultra-Low Power

理向けプロセッサのハードウェア／ソフトウェア協調

Systems",

合成システムとその並列コンパイラ」，

ProceedingofITC-CSCC'98,pp.1443-1447,July1998.

電子情報通信学会フォールトトレラントシステム研究(6) 水沼充，高橋一清，「単純な電荷回収電源を持つ断熱的ダイナミック
CMOS論理回路」，

会研究技術報告，
東京，
Vol.98, No.132，
pp.71-78，
1999
年2月.
(16) 石橋卓行，河村聡，石田寛，中本高道，森泉豊榮，

電子情報通信学会1999総合大会，慶応大学日吉校舎，「１ビットデジタル演算ASICチップの試作と評価に関C12-18, 1999年3月.

する研究」，(7) 有馬宏幸，森雅彦，谷田貝豊彦，「光コンピューティングのためのRAM型強誘電性液晶
空間光変調器」，

電気学会全国大会，講演論文集，1999，3-224，
1999年
3月.
(17) 落合忠博，石倉康充，西田和広，光岡武，山本修己，

平成11年度春季応用物理学関係連合講演会，千葉県野波多野 裕，

田市，講演予稿集 vol.3 p.1075，1999年3月.

「ＤＵＶレーザによる多層配線 0.5 μm ＣＭＯＳチップ(8) 松浦聡，小林富雄，佐々木修，(9)(13) S. Komatsu, M. Ikeda and K. Asada,"Design of Real Time Micro-Vision System LSI with
WorkshoponSynthesisAndSystemIntegrationofMixed104(12) 小松 聡，池田 誠，浅田 邦博，

ティング]，
東北大学工学部 青葉記念会館，
pp.1-6, 1998

電子情報通信学会総合大会，慶応大学，エレクトロニ(4)

ド帳符号化方式」，の加工」，「ATLASミューオントリガー用ASICの試作」，

電子情報通信学会 総合大会，
慶応大学 日吉校舎，
C-12-

日本物理学会 第54回年会，広島大学，1999年3月.

30, p.128，1999年3月.

青木 秀行，池田 誠，浅田 邦博，(18) 落合忠博，波多野 裕，「VLSI中の電源配線におけるノイズ測定回路」，「ニューロンＭＯＳマクロモデルの提案とデバイス試

電子情報通信学会，慶応義塾大学日吉キャンパス，A-作」，

3-13，1999年3月.

電子情報通信学会 総合大会，
慶応大学 日吉校舎，
C-12-(10) 山下 高廣・浅田邦博、,「キャパシタを用いた高速パストランジスタ回路」,

49 p.147，1999年3月.
(19) 早川史人，今井豊，水橋嘉章，中山和也，柿本芳雄，

電子情報通信学会総合大会，
慶応義塾大学，
p.114，
1999

秋田純一，北川章夫，鈴木正國，

年3月.

「カルコゲナイド薄膜の相転移を用いたEEPROMの試(11) 小松 聡，池田 誠，浅田 邦博，「低消費電力チップインタフェースのための適応型コー作と評価」，
応用物理学会春季全国大会，千葉，28p-YE5，1999年3月.

(20) 高瀬信二，秋田純一，前多和洋，北川章夫，鈴木正國，(30) 吉村隆治，Tan Boon Keat，小川徹，谷口研二，「ビデオ画像の画素単位でのリアルタイム色抽出処理回「CDMA方式を用いた有線通信インターフェース」,

路の設計」，

電子情報通信学会 集積回路研究会 , 1999 年 3 月 ,電子情報通信学会春季全国大会，
神奈川，
SA-2-1，
1999

ICD98-298 pp.15-21, 信州大学.

年3月.

(31) Tan Boon Keat，
吉村隆治，
谷口研二，

(21) 前多和洋，秋田純一，北川章夫，鈴木政國，「機能可変型DSP」，「平面配置オートマトンによる矩形領域検出回路」，

1999年電子情報通信学会総合大会，慶應大学，講演論

電子情報通信学会回路とシステム研究会，鳥取，文集 基礎・境界 pp.440-441，
1999年 3月.

CAS98-79(pp.31-38)，
1999年1月.
(22) 小森博文，福田一郎，(32) 佐野智弘，
Yew Lim Guan, 吉村隆治，
谷口研二，「CMOS-PLL(Phase-Locked Loop)の設計」，「８ビット簡易マイクロプロセッサの設計・製作」，

1999年電子情報通信学会総合大会，慶應大学，講演論

平成10年度電気関係学会北陸支部連合大会，福井工業

文集 基礎・境界 pp.448-449, 1999年 3月.

大学，E-43，p.293，1998年10月.
(23) 木田裕之，木村晋二，高木一義，あべ松竜盛，渡邉勝正,「再構成可能部を持つJavaプロセッサ」，
1999 年電子情報通信学会総合大会, 慶應義塾大学日吉キャンパス，SA-2-6，1999年3月.
(24) 高木一義，朱強，丸岡新治，木村晋二，(33) 畠中信伍，小川徹，吉村隆治，谷口研二，「CMOS Rail-to-Rail OPAMP」，
1999年電子情報通信学会総合大会，慶應大学，講演論
文集 基礎・境界 pp.450-451，
1999年 3月.
(34) 市橋基，谷口研二，「CMOS ニューロ回路の設計」,「教育用 16 ビットパイプラインプロセッサの設計と1999年電子情報通信学会総合大会，慶應大学，講演論

チップ試作」，

文集 基礎・境界 pp.452-453，
1999年 3月.

1999 年電子情報通信学会総合大会，
慶應義塾大学日吉キャンパス，SA-2-7, 1999年3月.
(25) 滝大輔，Morgan Hirosuke Miki，藤田玄，尾上孝雄，
白川功，藤原融，嵩忠雄，「再帰的最尤復号アルゴリズムを用いた誤り訂正復号器(35) 吉村隆治，Tan Boon Keat，小川徹，谷口研二，「CDMA方式を用いたチップ間有線インターフェース」，
1999年電子情報通信学会総合大会, 慶應大学, 講演論文
集 基礎・境界 pp.454-455，
1999年 3月.
(36) Tan Boon Keat, Toru Ogawa, RyujiYoshimura,のVLSI設計」，

KenjiTaniguchi,

電子情報通信学会技術研究報告，福岡ソフトリサーチ"A Reconfigurable Digital Signal Processor",

パークセンタービル，
VLD98-52，
ICD98-155，
FTS98-IEICE. Trans. Electron, Vol.E81-C, No.9, pp.1424- 1430,

79，pp.57-62，1998年9月.
(26) K. Miura, K. Nakamae and H. Fujioka,

Sep.1998.
(37) 越智裕之，"AutomaticFaultTracingbySuccessiveCircuitExtrac-「VLSI設計のための望ましいCADツール」，

tion from CAD Layout Data with the CAD-Linked EB

電子情報通信学会1999年総合大会，
慶応大学 日吉校舎，

TestSystem",
9th European Symposium onReliability of Electron De-

PA-2-7，1999年3月.
(38) 龍見嘉之，
ハンス ユルゲン マタウシュ，

vices, Failure Physics and Analysis (ESREF),「Tbit/sバンド幅実現のための多数ポートメモリセルの

Copenhagen,pp.975-980,Oct.1998.

面積増加を改善する必要性について」，(27) 池田栄二，中前幸治，藤岡 弘，「EBテスタ観測画像からの動信号領域抽出とその疑似
カラー表示」，
LSIテスティングシンポジウム/1998，
大阪，
pp.57-62，
1998年11月.
(28) Tan Boon Keat，
吉村隆治，
市橋基，
小川徹, 谷口研二，1998年電子情報通信学会総合大会, 慶応大学日吉校舎,
エレクトロニクス２ p.178，1999年3月.
(39) 岸浩二，行天隆幸，龍見嘉之，山田耕太郎，
ハンス ユルゲン マタウシュ，「新しい階層構造型アーキテクチャによる小面積マルチ
ポートメモリの開発（第１階層）」，「機能可変型DSPプロセッサ」，

1998年電子情報通信学会総合大会，
慶応大学日吉校舎，

電子情報通信学会 CAS・DSP・VLD 合同研究会，熊本エレクトロニクス２ p.179，1999年3月.

大学，
信学技報 Vol.98，
No.140，
pp.93-100，
1998年 6月.

(40) 行天隆幸，岸浩二，龍見嘉之，山田耕太郎，(29) 小川徹，畠中信伍，吉村隆治，谷口研二，

ハンス ユルゲン マタウシュ，「CMOS Rail-to-Rail OPAMP」，「新しい階層構造型アーキテクチャによる小面積マルチ

電気学会 電子回路研究会，鳥取大学，電気学会研究会

ポートメモリの開発（第２階層）」,資料 ECT-99-1〜12，
pp.35-39，
1999年 1月.

1998年電子情報通信学会総合大会，
慶応大学日吉校舎，

105

エレクトロニクス２ p.180，1999年3月.
(41) K.Yamada, H.Lee, T.Murakami,
and H.J.Mattausch,

p.316，1998年10月.
(51) 前田 文雄，秀島 功介，吉澤 弘泰，中司 賢一，"An Area-Efficient Circuit Concept for Dynamical Con-谷口 研二，

flict Management of N-Port Memories withMulti-GBit/「差分演算を用いたビタビ復号回路の集積回路化」,

s AccessBandwidth",

電気関係学会九州支部第51 回連合大会，大分大学，

Proc.24thEuropeanSolid-StateCircuitsConference,The

p.318，1998年10月.

Hague, Netherlands, pp.140-143, Sep. 1998.
(42) K. Hirose and H. Yasuura,(52) 吉澤 弘泰，中司 賢一，谷口 研二，「VDECによる1.2μｍ 300MHz PLLの試作」，"Design of Parallel Multipliers Utilizing Neuron MOS

1999年電子情報通信学会総合大会，
慶応義塾大学，SA-

Technology",

2-8，pp.446-447，1999年3月.

Proc.oftheWorkshoponSynthesisAndSystemIntegration of Mixed Technologies (SASIMI'98), Sendai, Japan,
pp248-255,October1998.
(43) ジャマルエディン カレッド，石原 亨，塩見 謙太郎，
沖野 晃一，川崎 隆志，安浦 寛人，「VDEC利用者のためのスタンダードセルライブラリ」，
DAシンポジウム'98，
静岡県浜松市，
pp.185-190，
1998
年7月.
(44) 石原 亨，
安浦 寛人，「プログラム制御可能な低消費電力プロセッサ」，
DAシンポジウム'98，
静岡県浜松市，
pp.191-196，
1998
年7月.
(45) 廣瀬 啓，
安浦 寛人，
106

電気関係学会九州支部第51 回連合大会，大分大学，「VDECを利用したニューロンMOS回路の試作」，
DAシンポジウム'98，
静岡県浜松市，
pp.197-202, 1998
年7月.
(46) 兵頭 章彦，石原 亨，安浦寛人，「VDEC向けスタンダードセルライブラリの評価」，
電子情報通信学会技術研究報告，福岡県福岡市，
VLD98-45，
ICD98-148，
FTS98-72，
pp.9-16，
1998年9月.
(47) Hiroyasu YOSHIZAWA, Kenji TANIGUCHI
and Kenichi NAKASHI,"An Implementation Techniqueof Dynamic CMOS CircuitApplicabletoAsynchronous/SynchronousLogic",
ProceedingsofISCAS'98,pp.145-148,June1998.
(48) Hiroyasu YOSHIZAWA, Kenji TANIGUCHI
and Kenichi NAKASHI,"Phase Detectors / Phase Frequency Detectors for High
PerformancePLLs",
Proceedings of 2nd Analog VLSI Workshop, pp.97-102,
June1998.
(49) 吉澤弘泰，中司 賢一，谷口 研二，「オンチップクロック生成ＰＬＬの低ジッタ・小面積化
設計」，
九州大学大学院システム情報科学研究科報告，第４巻、第１号，pp.93-98，1999年3月.
(50) 吉澤 弘泰，中司 賢一，谷口 研二，「ＰＬＬの位相比較特性がジッタへ与える影響」，

第６章

付録

６．チップ試作費用ならびに納品チップ数は、別途これを定め、VDECのWebページその6．1．利用規定【VDECアカウント】
１．VLSIチップ試作申し込みを前提とし、チップ試作申し込み時に同時にホスト計算機利
用申請をする必要がある。

他のVDEC情報誌等に掲載する。
７．チップ試作申し込みの取り消しは設計締め切りの1ヶ月前までとし、それ以降は基本
的に試作費の支払い義務を負う。
８．チップの品質検査は同一チップ上に作られ２．計算機利用の目的は主としてVDECが提供

るテスト回路で行い、VDECおよびチップするCADソフトウェアを利用した設計・検試作会社は基本的に試作チップの動作、性証のほか、チップ設計・評価に関係する大能等についてそれ以上の責任を負わない。

学に所属する研究者独自のプログラムの開９．チップ試作申し込みでは同時に別途規定す

発と実行とし、一般のVLSI教育と関係のるホスト計算機利用申請を行う必要がある。

ない計算には原則として用いないことを前提に申込を受け付ける。

【CAD利用】
１．CAD利用は、演習・授業でも必要であり、

３．申込者はVLSIチップ試作申し込み単位で

VLSIチップ試作申し込みを条件とはしない。

ある各大学・高専教官とし、学生毎には利２．ユーザが必要なライセンス数を把握するた

用者アカウントの発行は行わない。

め、CAD項目単位で申し込みを受け付ける。

４．利用期間は利用承認時期から該当試作チッ

３．CAD 利用申込者は、各大学・高専の教官

プの納品時期までとする。利用期間終了後とし、学生からの利用申し込み受付は行わ

はユーザファイル等が消去されることがあない。

るため、ユーザの責任で利用期間内にバックアップするものとする。
【チップ試作】
１．試作日程はVDEC運営委員会で各大学の学【CAD項目とサポートされるOS】
CAD項目
・Verilog HDL 論理設計ツール
・VHDL論理設計ツール

部授業日程ならびに大学院教育に配慮して・自動配置配線ツール決める。

・会話型回路・レイアウト設計ツール

２．チップ試作申し込み期間は、設計締め切り

・アナログ回路・レイアウト設計ツールの6ヶ月前から3ヶ月前まで期間とする。

・アナログ回路シミュレータ（※チップ

３．チップ試作申込者は各大学・高専の教官とし、学生からのチップ試作受付はおこなわない。

試作申込者のみ利用可能）
サポートされるOS（平成11年4月現在）
・SUN Sparc: SunOS 4.1.X（今後サポー

４．申し込みはVDECのWebのホームページ

ト打ち切りとなっていく予定）

で行い、別途書面による秘密保持規約にお・SUN Sparc: SunOS 5.5.1以降

いて正式確認する。

・HP9000: hpux 10.20以降

５．チップ試作費は試作チップ納品時に送付される請求書類等に応じ、ユーザ毎に遅滞なくチップ試作会社に支払う。

107

6．2．申し込みガイド

図6.1 VDEC利用申込の流れ【VDEC利用方法の概要】

108【アカウント利用申込】

1. VDECの利用までの手順をまとめると図6.1

1. VDECホームページ( http://www.vdec.u-のようになる。
VDEC計算機アカウントは、
大tokyo.ac.jp/ ) の新着情報よりアカウント登録・学・高専の教官にのみ発行され、チップ試作

変更のページに入り（図6.3）、ここから新規費用は、アカウント所有者宛てに請求される。

アカウントの申請の場合は「新規登録」のペー

2. VDECにおける利用申請およびユーザへの案

ジへ、登録内容の変更またはアクセスホスト

内は主にVDECのWebページ上で行われるたの追加・変更の場合は「登録内容の変更」の

め、VDECのホームページを正常に表示するページへと進む。

ことができる日本語対応のWebブラウザが必要である。
Netscape Communicator (ver.4.0以降), Microsoft Internet Explorer (ver.4.0以降)、
SUN HotJava などのブラウザでの動作を確認済みである。VDECホームページの上部にインデクスフレーム（図6.2）が表示されるので、これを用いて、アカウント申込、チップ試作
申込、CAD利用申込、公開装置の利用申込のためのページ等を表示することが出来る。

図6.3 アカウント登録・変更のページ。
注：このページの内容は時期により異なる。
2. 「新規登録」のページでは、フォームを全て埋めて内容を確認してから "Submit" ボタンをクリックする。
特にemailアドレスに間違いがあると、パスワードその他の情報が送付されないし、誤ったラベルにより登録データベー
スが参照されるので危険である。
また、
間違ったIPアドレスまたは以下の要件を満たさない
IPアドレスを指定すると、アカウントが発行されても、アクセス制限を行っているページ

図6.2 VDECホームページのインデクスフレーム

へのアクセスができないので、申請情報を送信する前によく確認すること。
3. ここで登録するIPアドレスは、各種サービスの申し込み、アクセス制限を行っているWebページ（機密情報等）へのアクセスを必要と

・Proxyサーバ等を介さないアドレスを指定するコンピュータ、および試作チップ設計すること。これは、設計規則等の機密情報

データ提出に用いるコンピュータのIPアドレ

がProxyサーバに残ってしまい、機密漏洩スである。

につながることを防ぐためであるので守っていただきたい。但し、fire wall が設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない
4. 「登録内容の変更」のページでは、変更した
い項目のみ、
チェックボックスチェックの上、新しい内容を記入し、"登録" ボタンをクリックする。この際も、アクセスホストのIPアド
レスの指定には十分注意をすること。
（図6.5）

図6.4 アカウントの新規登録の注意点
入力に関する注意点（図 6.4）：

109

・全ての入力項目において半角カタカナを使用しないこと

図6.5 アカウントの登録内容変更の注意点

・emailアドレスは、半角文字のみを使用する
こと【チップ試作申込】

・IPアドレスは、半角文字のみを使用すること

1. チップ試作申込には前項アカウント利用申込

・IPアドレスやドメイン名の区切りを表すを行い発行されたアカウントが必要である。

. （ピリオッド）と、複数のアドレスの区切

また、アカウント利用申込の際に登録したIPりを表す , （コンマ）を間違えないようにアドレスを割り当てたコンピュータからアク

注意することセスする必要がある。

・名前の前後に不要なスペースが混入されないよう注意すること登録する IP アドレスに関する要件

2. 「チップ試作（チップサービスの案内）」のページ（図6.6）で申込条件、試作チップの種
類、試作日程、試作料金を見て試作するチッ・アクセス制限を行わないページのみを参照

プの品種が決まったら「チップ試作申込」へするコンピュータのIPアドレスを登録する

移動し、"受付中" の文字をクリックする。こ必要はないの時、ユーザIDとパスワードが要求されるの・IP アドレスの登録数には制限を設けない

で半角文字で入力すると、「チップ申込」のが、管理の行き届いたコンピュータのみにページが表示される。必要事項を記入して "限定すること申込" ボタンをクリックする。

・DHCP サーバにより動的に割当られた IP
アドレスやローカルアドレスなどは登録できない（しても意味が無い）追加するとよい。追加する場合には、ラジオボタンを " 追加" にしてから " 登録" ボ
タンをクリックする・. （ピリオッド）と , （コンマ）を間違えないように注意する（Web上ではこの見分けが困難である！）図6.6 チップ試作のページ

・.ac.jp で終わるアドレス以外は、登録できな
い

チップ申込フォームの入力に関する注意点（図6.7）
・希望チップ寸法の項目のチェックボックスを必ずチェックした上で希望チップ数を入力すること。チェックを行わないと入力した数字は無効となる・チップ数入力は、半角数字のみを用いること
図6.8 チップ試作メーリングリスト登録ページでの注意点
チップ試作メーリングリストの利用に関する注意
・チップ試作の技術的な質問に関しては全てメーリングリストに流すようにすること。
また、チップ試作を申し込むとチップ試作

110

図6.7 チップ申込ページでの注意点

者のためのメーリングリストの過去の記事が参照できるようになっているので、一度

3.「チップ試作申込確認のページ」（チップ試作

目を通されたい申込の下方にリンクがある)を開いて、チップ・メーリングリストに登録したメールアドレ

寸法、品種数等が正しく申し込まれているこスのアカウントについては各ユーザまたはとを確認する。

管理者で厳重な管理をお願いしたい。学生

4. 「チップ試作（チップサービスの案内）」または「チップ試作申込」ページの左側のフレーが卒業後も登録メールアドレスを使用する
ことのないように注意して頂きたい

ムに表示されている "チップ試作者のメーリ・メーリングリストに登録されたメールアド

ングリスト" をクリックして、「設計者のメー

レスからネットワークプロバイダ等へのルリスト登録ページ」を表示させ、試作を行

メールの転送を行わないこと

う予定の試作ランをクリックして実際に設計

5. 当該プロセスにて始めて試作を行う場合、各を行う設計者のメールアドレスをメーリング

ファウンダリー毎に秘密保持契約が必要となリストに登録する。

る。秘密保持契約書面は、「チップ試作申込完

メーリングリスト登録での入力に関する注意点

了」のページから辿れるようになっているの（図6.8）

で、ページをプリントアウトした上で内容を・全角文字や半角カタカナを決して用いないこと

確認し書名の上VDEC宛てに送付すること。
この手続きが完了するまで、設計規則等の機・入力フォームの文字数には制限があるので、

密情報にはアクセスできない。尚、秘密保持

多数の試作者が参加する場合には、一度に契約内容は、以降の同一プロセスによるチッ

多くのメールアドレスを入力しないで後でプ試作全てにおいて有効である。

【CAD利用申込】

・必要に応じてCAD のインストールの際に

1. CADの利用申込には、アカウント登録申請を必要なメディアのチェックを行うこと。こ

行い発行されたアカウントが必要である。まれを忘れるとメディアは送付されず、ライた、アカウント利用申込の際に登録したIPア

センスのみが発行される

ドレスを持つコンピュータからアクセスする必要がある。

3.「計算機アドレスの登録」のパート（図6.11）
では、本CADソフトウエアの利用を考えてい

2. VDECホームページ上部のインデクスフレー

る全てのコンピュータのアドレスを入力する

ムで "設計CAD" をクリックすると「CAD利必要がある。なお、登録する計算機のアドレ

用登録の案内」のページ（図6.9）が現れるのスは、不正アクセスを防止するため、DNSにで "CAD利用申込" を選ぶと「申込用フォー

よるホスト名の照合を行うため、DNSの逆引ム」が表示される。ライセンス数は、原則ときが行えないコンピュータ、大学機関外に設して最大同時利用者数分を申し込むこと。こ

置されているコンピュータなどは登録してもれは次回のCAD ソフトウエア入札の際の基利用できないので注意すること。

礎データ収集の意味をかねている。

図6.9 CAD利用登録案内のページ
111

図6.11 CAD利用申込フォームの「計算機アドレスの登録」パート記入における注意点
計算機アドレス入力に関する注意点（図 6.11）
・アドレスの指定はフルドメイン形式で行う
こと
・全角文字は用いないこと
・入力フォームの文字数には制限があるので、多数の計算機アドレスを登録する場合には、一度に多くのメールアドレスを入力しないで後で追加するとよい。追加する場合
図6.10 CAD利用申込フォームの「ライセンス数のには、ラジオボタンを " 追加" にしてから登録」パート記入における注意点"登録" ボタンをクリックする・. （ピリオッド）と , （コンマ）を間違えな

CADライセンス数入力に関する注意点（図6.10）
・希望するCAD 項目のチェックボックスをいように注意する（Web上ではこの見分けが困難である）

チェックした上で必要なライセンス数を入

4. フォームの記入後、"申込" ボタンをクリック

力すること。チェックを行わないと入力しすると送信確認画面が現れるので、表示された数字は無効となる

た情報が正しいことを確認して " 確認" ボタ・ライセンス数の入力には、半角数字のみを使用することンをクリックする。ただし、CADライセンス
サーバのアクセス制限の更新およびメディア

の送付は原則として毎月月末に行うため、月CAD 利用者メーリングリストの利用に関するの途中での申し込みの場合即応ができないの注意で注意すること。どうしても急遽必要な場合には別途連絡頂きたい。
5. 申込完了後に必ず申込のページをリロードしてライセンス数、計算機アドレスなどが正し・CADのインストール、その他の質問はすべてメーリングリスト上で行うこと。また、過去のメールが参照できるようになっているので、一度目を通されたい。

く申し込まれていることを確認すること。

・CAD利用申込を行ったVDECアカウント管

6. CADツールのメディアに関しては、周囲で既理者には、時々「CAD利用者メーリングリに所有している教官から借りてインストール

ストフォーム」のページをチェックし、卒することは一向に差し支えない。
また、メディ

業生のメールアドレスをメーリングリスト

アは当該年度に標準と考えるバージョンのみ

から除くなどアカウントのメンテナンスにとなっているが、それ以前のバージョンに関ご協力頂きたい。

しても希望があれば送付するので、別途ご連絡されたい。
7. CADライセンスサーバに関する情報、その他
CAD関係の情報はすべてCAD利用者メーリ

・メーリングリストのセキュリィティのため、登録者が登録アドレスからプロバイダー他のメールの転送を行わないように注意して頂きたい。

ングリスト ( CADuser@vdec.u-tokyo.ac.jp ) 上

112で行うので、CADツールを利用する方と管理[参考] CADツールのを実行するためには、ユーザ者を登録すること。但し、CADツールの利用

機へのライセンスファイルのインストールとCAD

申込をしないと登録が出来ないようになってツールの実行時におけるVDECまたは地域拠点校

いる。
「CAD利用者メーリングリストの登録」のライセンスサーバによる認証が必要である（図のページは、「CAD利用登録の案内」ページ

6.13）。
ライセンスファイルの変更により認証を行うから辿れる。

ライセンスサーバを切り替えることが出来るので、メーリングリスト登録フォームの入力に関する

VDEC または地域拠点校のどちらかのライセンス

注意点（図6.12）

サーバがメンテナンス等の事情により停止している

・全角文字や半角カタカナを用いないこと場合でも、稼働中のもう一方のライセンスサーバを・入力フォームの文字数には制限があるので、選択することによりCADソフトウェアを実行する

多数の試作者が参加する場合には、一度にことが可能である。また、ライセンスサーバの認証

多くのメールアドレスを入力しないで後では、CAD ツール起動後も定期的に行われるので、追加するとよい。追加する場合には、ラジ

CADツールを実行中は常時ライセンスサーバとのオボタンを " 追加" にしてから " 登録" ボ

通信が可能な状態にしておかなければならない。

タンをクリックする

ファイアーウォールを使用しているネットワーク環

・. （ピリオッド）と , （コンマ）を間違えないように注意する・.ac.jp で終わるアドレス以外は、登録できない境では、VDECのWebサーバとVDECおよび地域拠点校のライセンスサーバへのアクセスを可能にするための特別な設定が必要である（図6.14）。この場合、各校のネットワーク管理者と相談すること。

図6.12 CAD利用者メーリングリスト登録における注意点

図6.13 CADライセンシングの方法※１

ライセンスサーバとして東京大学VDECと最寄りの地域拠点校を選択可能

113

図6.14 ファイアーウオールを通したVDECへのア
クセス方法

114