2013VDEC年報H1̲4.indd H4-H1

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VLSI Design and Education Center
The University of Tokyo

This is the 2012 Annual Report of VDEC（VLSI Design and Education Center, University of Tokyo）.
The year 2012 was the start of a new phase of VDEC in several aspects. First, based on an internal rule establishedafter the privatization of the national universities, all the divisions in the University of Tokyo have to pass evaluations
to continue their activities. In 2012, we received support letters from many people including VDEC users, submitted
them with records of VDEC activities to a committee for the evaluation. And we received an approval for continuing
VDEC activities from our President last February. We appreciate these supports for VDEC and recognize expectation
to VDEC, again.
Next, we experienced changes in the chip fabrication activities. Since VDEC was established in 1996 for promoting
advanced LSI design in Japan, VDEC LSI chips have been mainly fabricated by domestic semiconductor factories.
However, due to restructuring of Japanese semiconductor industry, domestic shuttles for 40 nm and 65 nmCMOS
announced quit of their ser vices, and it became dif ficult for VDEC to continue the chip fabrication in thesetechnologies. The 40 nm technology was already closed and the 65 nm will be also closed after the last service in thenext summer. It is regretful for VDEC that these Japanese semiconductor companies decided not to develop theirown LSI technologies beyond 40 nm. Consequently, chip fabrication services left in the menu of VDEC were the0.8 umCMOS (On Semiconductor) mainly for educational purposes and the 0.18 umCMOS (Rohm) for a wide range
of general applications, and we decided to newly establish a design environment for the 28 nm FDSOI/CMOS (STMicroelectronics), after discussing many times with Semiconductor Technology Academic Research Center (STARC).
This year we are carrying out a test run for this purpose under the support of STARC, and are planning to open thisfabrication menu for all the academic users next year. We would like to express our sincere thanks to STARC for this
support.
On the other hand, we have been evaluating a new SOI/CMOS (Phenitec Semiconductor) for MEMS applications
for several years. And we have officially announced that it is available for VDEC users. In this fabrication users canreceive a large area of chips for MEMS post-processing. The post-processing will be done using either usersʼ own labfacilities or VDEC clean room facilities. As a common framework for providing VDEC clean room facilities to generalusers, “Nano-Tech Platform Project” has already started under a support of the Ministr y of Education (MEXT).
Also, several VDEC facilities in the clean room are renewed and apparatuses for advanced measurements are newly
introduced using 2012 supplementary budget from MEXT.
As a regular event of the D2T (Design-to-Test) research division, donated by Advantest Corporation, the 7th
symposium was successfully held on December 11th 2012, inviting distinguished lecturers on advanced LSI test
technologies from oversea and domestic countries. We are scheduling the 8th symposium in October this year, too. We
would like to express our sincere thanks to Advantest Corporation for the continuous support.
Though the semiconductor technology in Japan is now at a turning point, there is no doubt that it remains to be thepivot technology in future society. We will continue to make our best effort for the original mission of VDEC, “promotionof education and research in LSI design field by means of practical chip-design and implementations.” We thank you
for your continuous supports and collaborations, again.
June 2013

VLSI Design and Education Center, University of Tokyo
Director

2013VDEC年報H2-3.indd H2-H3

Kunihiro Asada

13/07/24 11:57

VLSI Design and Education Center, The University of Tokyo
Annual Report 2013

C O N T E N T S

Message from Director of VDEC
Chapter 1

2

Activity Report of VDEC
1. 1
1. 2
1. 3
1. 4
1. 5
1. 6
1. 7
1. 8

2
Introduction of VDEC activities and activity report of FY2012
5
VDEC CAD Tools
7
VLSI Chip Fabrication
10
Seminar
14
Facilities
15
Activity plan for 201316
Venture companies related to VDEC
“Nanotechnet” : Ultra Small Lithography and Nanometric Observation Site

Chapter 2

Activity Report of “D2T Research Division”

Chapter 3

Research in VDEC

17

18

24

巻頭言
第1章

VDEC 事業の紹介と平成 24 年度事業報告
36
1. 1 VDEC の活動概況
1. 2 CAD ソフトウェアの整備
41
1. 3 VLSI チップ試作
44
1. 4 セミナー

第2章

1. 5
1. 6
1. 7
1. 8

39

チップ試作結果報告
3. 1
3. 2
3. 3

第4章

研究報告
5. 1
5. 2
5. 3

Appendix

組織概要
人事報告
決算報告

54

54
55

2. 3 「アドバンテストD2T 寄付研究部門」平成 24 年度研究報告
58
2. 4 研究発表

5. 4
5. 5

159
研究発表
173
特許、受賞等

57

59

142
142
143
146

147

147
全体概況
研究室構成員（平成 24 年度）
150
研究概要

148

174
174
A. Publication list
B. VDEC の利用規程・申し込みガイド
243
C. IP データベースの整備

VDEC2013E.indb 1

53

60
68
74

試作ラン別一覧
チップ種別一覧
各チップの詳細

VDEC 概要
4. 1
4. 2
4. 3

第5章

49
装置の整備・運用・利用公開
51
平成 25 年度の活動計画
52
VDEC 発ベンチャー
超微細リソグラフィー・ナノ計測拠点「アドバンテスト D2T 寄附研究部門」平成 24 年度活動報告
2. 1 「アドバンテスト D2T 寄付研究部門」の紹介
2. 2 「第 7 回 D2T シンポジウム」開催報告

第3章

36

238

13/07/24 11:47

Chapter 1 Activity Report of VDEC

Chapter 1

1-1
2

1. 1 Introduction of VDEC activities andactivity report of FY2012
VLSI Design and Education Center（VDEC）, University

learning through video streaming. We expect spread ofof Tokyo was established in May 1996. VDEC has been

the up-to-date LSI design methodology by using CAD

operating for the following 3 major roles: “spreading

tools.

the latest information on VLSI design and education,”

We assume our LSI design flow seminars as educations“providing licenses of CAD tools,” and “suppor tingon basic LSI design concepts and practical experience ofon VLSI chip fabrications for academic use.” The

LSI design with CAD tool chain. VDEC holds “LSI design

VDEC activity report of FY 2012 is described hereafter

education seminar”，aka VDEC Refresh Seminar, once

according to Fig. 1. 1. 1.

a year from November to Januar y time frame for thisThe missions of VDEC ar e for advancement of

purpose. As for the VDEC Refresh Seminar, this year

researches and education on LSI design in public andwe continued “Analog design course” and “RF designprivate universities and colleges in Japan and send many

course”，and initiated “MEMS design course” . We invite

distinguished VLSI designers into industry. After 16 years

experienced professors among universities as lecturersof VDEC establishment, educations on CAD software,

for the courses to conduct LSI design education courses

LSI design and design flow in universities have been wellwith practical experience. We also hold “Transistor levelestablished. On the other hand, advancement on nano-design flow in VDEC” and “Digital design flow in VDEC

meter CMOS technologies forces design flow and CAD

EDA environment” for designers in universities.

Activity Report of VDEC

software complicated. We have been continuing CAD tool

In addition to the above seminars, we hold “VDEC

seminar by the lecturers from EDA vendors for twice a

Designerʼ Forum” among young professors and students

year. We hold the seminar in VDEC and provide distanceannually. This is a workshop that the par ticipants

Fig. 1. 1. 1

VDEC2013E.indb 2

VDEC activities

13/07/24 11:47

We continue chip fabrication ser vices on 0.18μm

stories but also their failure stories, in addition to invited

CMOS, 65 nm CMOS and 40 nm CMOS. Part of 65 nm

talks. We expect students and professors who will start

CMOS and all the 40 nm CMOS chip fabrications

designs to learn kinds of know-hows. We have initiatedhave been carried out through METI-STARC project.

“IEEE SSCS Japan Chapter VDEC Design Award” this

Unfortunately, due to foundr y decision, 1.2μm CMOS

year, and final examination and awarding have carried out

fabrication program came to the end after September

during the “VDEC Designerʼ Forum” . Mr. Totsukawa of2011 and we initiated 0.8μm CMOS chip fabrication test

Hiroshima University is awarded as the 1 “IEEE SSCS

run by on-semi Sanyo Semiconductor.

stJapan Chapter VDEC Design Award” winner, and Ms.

Our donated division “Design To Test
（D2T）”，which

Izawa of Keio Univ., Mr. Mahfuzul of Kyoto Univ., Mr.

was founded by donation from Advantest in Oct. 2008,

Sasaki of Hiroshima Univ., Mr. Devlin of Univ. of Tokyo

focuses on enrichment of education on LSI testing andand Mr. Iwama of NAIST have received “VDEC Design

bridging between design and testing.

Award.”

Chapter 1

exchange their design examples with not only successFig. 1. 1. 3 shows trends of number of papers throughLSI designers come up against various dif ficulties

VDEC activities. Number of papers is increasing, which

during actual LSI design scene, even after the basicmeans researches in the field of VLSI design have been

educations through various seminars and the forum. One

encouraged after VDEC establishment.
Fig. 1. 1. 4 shows number of papers related to CAD

softwares. Many of them also get confused by “Esotericusage, chip fabrications and VDEC facility usages. CAD

messages” come out from CAD softwares, even after they

tools are widely used to write papers. CAD tools are

successfully setup CAD tools. In such situations, VDEC

used not only chip designs themselves but also used for

mailing-lists make significant contributions. VDEC users

preparation of chip fabrication and they contribute to

can register to VDEC mailing-lists on CAD tools, andverify fundamental ideas of researches. Advanced CMOS

process dependent groups through VDEC web pages,

processes are preferred for publications, and not only

and can ask questions and helps on their facing issues. It

papers with 65 nm CMOS chips, but also with 45 nm

is not a responsibility for the registrant of such mailing-

CMOS, 32 nm CMOS and 22 nm CMOS are emerging

lists to give answers to questions, however, in most cases,in the world. We would like to prepare chip fabrication

replies are given by the experienced users of CAD tools

services for the advanced CMOS processes. In addition,and experienced designers within a couple of hours to a

we would like to setup chip fabrication services related

couple of days. Moreover, emails are accumulated andto CMOS/MEMS to fulfill the researches for “More thanare open to the VDEC users, as shown in Fig. 1. 1. 2,

Moore” . We also encourage researchers to fully use of

who have registered VDEC accounts, as the important

VDEC facilities such like LSI testers, FIB systems and EB

educational assets. We expect all the VDEC users to makewriter for the wide spread of research purposes.

1-1
3Activity Report of VDEC

of the biggest problem for beginners is the setup of CAD

the full use of this mechanism to help solve problems.

Fig. 1. 1. 2 Archives of emails of VDEC mailing-list.

VDEC2013E.indb 3

13/07/24 11:47

Chapter 1
Fig. 1. 1. 3 Trends of number of papers through VDEC activities.

1-1
4

Activity Report of VDEC
Fig. 1. 1. 4 Number of papers related to VDEC facilities.

VDEC2013E.indb 4

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1. 2 VDEC CAD Tools
Since 1996, VDEC has provided CAD software licenses

and colleges.

to the registered researchers in universities and colleges
When one is going to use VDEC CAD tools and chipin Table 1. 2. 1. The researchers can use those CAD

fabrication service（the details are described in Section

tools when their local machines, whose IP addresses are

1-3）, some faculty member of his/her research group

registered in advance, are authorized by one of VDEC

in a university or a collage needs to do user registration.

license server located in the ten VDEC subcenters shown

Figure 1. 2. 2 shows（a）the number of registrants,（b）in Figure 1. 2. 1. For each CAD tool, VDEC provides

the number of distinguished universities/colleges of

10-100 floating licenses. Those CAD tools can be utilized

the registrants, and（c）the number of registrants who

only for research and education activities in national

applied VDEC CAD tools.

Chapter 1

in Japan. The CAD tools we provided in 2009 are shown

universities, other public universities, private universities,

Table 1. 2. 1 VDEC CAD tools
Name

Function

VendorCadence tool set

Verilog-HDL/VHDL entry, Simlation, Logic synthesis, Test
pattern generation, Cell-based（including macros）place,route, and back-annotation, Interactive schematic andlayout editor, Analog circuit simulation, Logic verification,
Circuit extraction

Cadence Design Systems, Inc.

Synopsys tool set

Verilog-HDL/VHDK simulation, Logic synthesis, Test pattern generation, Cell-based（including macros）place,route, and back-annotation, Circuit simulation, Device
simulation

Synopsys, Inc.

Mentor tool set

Layout verification, Design rule check

Mentor Graphics Co. Ltd.

Silvaco tool set

Fast circuit simulation

SilvacoADS/Golden Gate

Design and verification of high-frequency circuits

Agilent Technologies

Bach system

BachC-based design, synthesis, and verification

Sharp

LAVIS

Layout visualization platform

TOOL

Laker, Verdi

Layout editor and debugger

Springsoft Inc.

1-2
5

Activity Report of VDEC

VDEC2013E.indb 5

13/07/24 11:47

Chapter 1
Fig. 1. 2. 1 VDEC Subcenters

1-2
6

Activity Report of VDEC(a) The number of registrants(c) The number of research group applied CAD tools(b) The number of universities colleges of the registrants(d) The number of applied licenses of all CAD tools

Fig. 1. 2. 2 The numbers of VDEC CAD Applications

VDEC2013E.indb 6

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1. 3 VLSI Chip Fabrication
the number of designed chips shows steady increase,

Fig. 1.3.1 shows a trend of number of designed chips

which means drastic improve of the ef fectivenessdrastic increase of number of students related to LSI chip

Chapter 1

1. 3. 1 Trends of VLSI Chip
Fabrication Services（a）Trend of number of designs fabricated.

1-3

researches and education of LSI design, and we assume

for VDEC chip fabrication services, including pilot projectprior to VDEC establishment.
VLSI chip fabrication is limited to 0.5μm CMOS
provided by NTT Electronics during the pilot projectin 1994 and 1995. VDEC chip fabrication had started in
1996 with 1.2μm CMOS provided by Motorola Japan,
which is now On-Semiconductor as well as the 0.5μm
CMOS. In 1997, VDEC received cooperation from Rohm
and has started 0.6μm CMOS process. In 1998, VDEC
star ted chip fabrication ser vices of 0.35μm CMOS by
Hitachi, and in 1999, VDEC started 0.35μm CMOS by
Rohm. We had a test chip fabrication of 0.13μm CMOS
by STARC through IP development project in 2001. We
added 0.18μm CMOS by Hitachi into our chip fabrication
menu in 2001. From 2002, we started VDEC-MOSIS chip

7

Activity Report of VDEC

fabrication program initiated by Prof. Iwata of Hiroshima
University. Under this program, VDEC member canaccess to TSMC and IBM processes with lower price. We
also started Bipolar chip fabrication by NEC Compound
Semiconductor Devices. In 2004, we star ted 0.15μm
SOI-CMOS chip fabrication by Oki Electric as test chip
fabrications. In the same year we started 90 nm CMOS
chip fabrication by ASPLA/STARC. In 2006, we started
0.18μm CMOS by Rohm and 0.25μm SiGeBiCMOS by
Hitachi. In 2008, we star ted 65 nm CMOS process by
eShuttle, after closure of 90 nm CMOS chip fabricationin 2007. In 2010, we star ted 40 nm CMOS process（b）Trend of designed area.

by Renesas Electronics through Next Generation
Semiconductor Circuits&Architecture project between
METI and STAR, and continue this year as well. On theother hand, 1.2μm CMOS chip fabrication program
came to end by the September 2011. 40 nm CMOS byRenesas Electronics and 65 nm by eShuttle also come toend by Oct. 2012 and Aug. 2013, respectively. We started
CMOS 0.8μm in Oct. 2012 by On-semiconductor-Sanyoas a test chip fabrication and will open it as the regularchip fabrication menu. We star t FD-SOI 28 nm CMOS
by ST-Microelectronics through CMP, France, as theadvanced CMOS process in 2013.
Fig. 1. 3. 1（a）shows trends of number of chip designed
for VDEC chip fabrication. For the first 6 years until 2001,

VDEC2013E.indb 7（c）Trend of designed area normalized by design rule.
Fig. 1. 3. 1 Trend of number of designs and designed chip area.

13/07/24 11:47

design and education. During few years of stable number
around 400 chip designs per year, we can see transitionof designs toward finer process. In 2007, we saw a large
drop, which was caused by sudden process transition
from 0.35μm CMOS to 0.18μm CMOS, and in 2008, we

Chapter 1

also saw another drop by process transition from 90 nm
CMOS to 65 nm CMOS.
Fig. 1. 3. 1（b）shows trends of designed chip area,
which shows much clear trends of drop by process
migration. On the other hand, Fig. 1. 3. 1（c）shows
trends of designed chip area normalized by design rule,
which assume to be strong relation with design efforts.
Coming from the fact that the normalized chip area isstill growing, we assume the major reason for decrease of

Fig. 1. 3. 2 Trend of number of processors and universities
fabricated chip.

number of chips and designed area is increase of design
effort per chip and per unit area due to process scaling.
Fig. 1. 3. 2 shows trends number of professors anduniversities fabricated chip. Number of professors who

1-3
8

1. 3. 2

Overview of chip fabricationin 2012have contracted NDA for process technologies to access

Table 1. 3. 1 lists chip fabrication schedule in 2011.

design rules and design libraries are, 240, 72, and 19,

Please refer to list in Chapter 2 for details of designers

respectively, for 0.18μm CMOS, 65 nm CMOS and 40 nm

and contents of chip designed.

CMOS.

Activity Report of VDEC

Table 1. 3. 1

Chip fabrication schedule in 2012

● 0.8 μm CMOS（On-Semiconductor -Sanyo）

Chip application deadline

Design deadline

Chip delivery

2012/10/15

2013/ 1/29

Chip application deadline

Design deadline

Chip delivery

2012#5

2011/11/21

2012/ 2/13

2012/ 6/ 5

2013#1

2012/ 3/ 5

2012/ 5/28

2012/ 9/ 6

2013#2

2012/ 5/ 1

2012/ 7/23

2012/11/ 9

2013#3

2012/ 6/18

2012/ 9/10

2012/12/18

2013#4

2012/ 8/27

2012/11/19

2013/ 2/27

2013#5

2012/11/19

2013/ 2/12

2013/ 6/ 3（Schedule）

Chip application deadline

Design deadline

Chip delivery

2012/ 2/15

2012/ 3/28

2012/ 8/ 1

2012/ 7/25

2012/11/24

2012● 0.18 μm CMOS（Rohm）● 65 nm CMOS（eShuttle/STARC）

2012 April
2012 Aug.
2012 Oct.

2012/ 8/22

2012/10/ 3

2013/ 1/22

2012 Dec.

2012/10/17

2012/11/28

2013/ 4/13

Design deadline

Chip delivery

2012/ 9/24

2012/12/26

2011 Sep. is carried out as METI/STARC project.
● 40 nm CMOS（Renesas Electronics）

Chip application deadline
2012 Oct.
This chip fabrication is carried out as METI/STARC project.

VDEC2013E.indb 8

13/07/24 11:47

1. 3. 3 Libraries and design flows

and design flows for digital design and PDKs for analog
design. Table 1. 3. 2 lists libraries available now.

VDEC have been working to prepare design libraries

Technology

Name

AuthorContents

0.18μm CMOS（Rohm）

Rohm library

Rohm Library
Std. Cells, IO cells, RAM（Distributed with CDROM）

Synthesis（Synopsys）

Chapter 1

Table 1. 3. 2 Libraries available for VDEC chip fabrication

Simulation（VerilogXL）
P&R（LEF/DEF）

Kyodai Library

Onodera Lab., Kyoto University

Synthesis（Synopsys）
Simulation（VerilogXL）
P&R（Astro）

Todai Library

PDK

VDEC
Design flow based on library
prepared by Onodera Lab., Kyoto
University
VDEC

Synthesis（RTL Compiler）
Simulation（VerilogXL）
P&R（Encounter）
PDK（IC6.1）

1-3
9

Activity Report of VDEC

VDEC2013E.indb 9

13/07/24 11:47

1. 4 Seminar

Chapter 1

Seminar is indispensable for the improvement of LSI

teachers gave lecturers on transistor level circuit design

design technology. Some seminar and forums, such ascourse, and digital circuit design course under the VDEC

technical seminar for CAD use, refreshing seminar for

EDA environment. Teachers and students up to 40 people

working people, designer's forums for young professors

attended a lecture in each course, and master the use

and students were held in 2011.

of each tool for VLSI design flow that uses the VDEC

【Technological seminar for CAD use】

library. Moreover, another technical seminar for CAD use
for matured teachers and students was held in March by

In a technological seminar for CAD use, VDEC

Cadence 5 kind and 5 days, Synopsys 4 kind and 4 days,

invites lecturer from each tool vender, such as Cadence,

Agilent 1 kind and 1 days（Table 1. 4. 1）． The demand

Synopsys and Agilent, to hold the CAD operation course.

for these CAD technological seminars is very large, andMoreover, the course concerning the design flow in

VDEC has maintained the mechanism of a large-scale

the VDEC environment was held by the VDEC staff. A

CAD technological seminar holding corresponding to thistechnological seminar for CAD use for the beginner was

situation. So far, the seminar was held at the University

held in The University of Tokyo VDEC in August andof Tokyo OR other VDEC branch, however, we started

September at the year 2012. This seminar took 5 days forto distribute the lecture using Web streaming, so that

4 kinds of Cadence tools, 5 days for 4 kinds of Synopsys

students around VDEC branch can take the seminar attools, 1 days for 1 kind of Agilent tool. In addition, VDEC

the branch school.

1-4
10

Table. 1. 4. 1 CAD technological seminar in summer of the year 2012

Activity Report of VDEC

When

What

Where

2012/8/2

Synopsys Raphael Seminar

Univ. of Tokyo5

2012/8/2

Synopsys Raphael Seminar

Tohoku Univ.

2

2012/8/2

Synopsys Raphael Seminar

Hiroshima Univ.

1

2012/8/6-7

Cadence SoC Encounter Seminar

Univ. of Tokyo10

2012/8/6-7

Cadence SoC Encounter Seminar

Tohoku Univ.

3

2012/8/6-7

Cadence SoC Encounter Seminar

Kanazawa Univ.

1

2012/8/6-7

Cadence SoC Encounter Seminar

Hiroshima Univ.

1

2012/8/8

Cadence LowPower Flow FrontEnd Seminar

Univ. of Tokyo10

2012/8/8

Cadence LowPower Flow FrontEnd Seminar

Tohoku Univ.

4

2012/8/8

Cadence LowPower Flow FrontEnd Seminar

Hiroshima Univ.

2

2012/8/8

Cadence LowPower Flow FrontEnd Seminar

Kinki Univ.

7

2012/8/9

Cadence LowPower Flow BackEnd Seminar

Univ. of Tokyo11

2012/8/9

Cadence LowPower Flow BackEnd Seminar

Tohoku Univ.

4

2012/8/9

Cadence LowPower Flow BackEnd Seminar

Hiroshima Univ.

2

2012/8/22

VDEC T2000 Seminar

Univ. of Tokyo3

2012/8/23

Synopsys DesignCompiler Seminar

Univ. of Tokyo17

2012/8/23

Synopsys DesignCompiler Seminar

Osaka Univ.

10

2012/8/23

Synopsys DesignCompiler Seminar

Hiroshima Univ.

1

2012/8/23

Synopsys DesignCompiler Seminar

Kinki Univ.

10

2012/8/23

Synopsys PowerCompiler Seminar

Univ. of Tokyo14

2012/8/23

Synopsys PowerCompiler Seminar

Osaka Univ.

8

2012/8/23

Synopsys PowerCompiler Seminar

Hiroshima Univ.

1

2012/8/23

Synopsys PowerCompiler Seminar

Kinki Univ.

9

2012/9/3

Synopsys VCS+co-Sim Seminar

Univ. of Tokyo7

2012/9/3

Synopsys VCS+co-Sim Seminar

Osaka Univ.

3

VDEC2013E.indb 10#attendee

13/07/24 11:47

Synopsys VCS+co-Sim Seminar

Hiroshima Univ.

1

2012/9/3

Synopsys VCS+co-Sim Seminar

Kinki Univ.

9

2012/9/4-5

Transistor Level Design in VDEC EDA Environment

Univ. of Tokyo19

2012/9/6-7

Digital Design in VDEC EDA Environment

Univ. of Tokyo17

2012/9/19

Cadence CtoS Seminar

Univ. of Tokyo8

2012/9/19

Cadence CtoS Seminar

Tohoku Univ.

1

2012/9/19

Cadence CtoS Seminar

Hiroshima Univ.

1

2012/9/21

Agilent GoldenGate Seminar

Univ. of Tokyo6

2013/03/06

Cadence Spectre Basic Seminar

Univ. of Tokyo12

2013/03/06

Cadence Spectre Basic Seminar

Tohoku Univ.

2

2013/03/06

Cadence Spectre Basic Seminar

Hokkaido Univ.

7

2013/03/06

Cadence Spectre Basic Seminar

Miyazaki Univ.

11

2013/03/07

Cadence Spectre-RF/APS-RF Seminar

Univ. of Tokyo9

2013/03/07

Cadence Spectre-RF/APS-RF Seminar

Tohoku Univ.

3

2013/03/08

Agilent EMPro Seminar

Univ. of Tokyo10

2013/03/08

Agilent EMPro Seminar

Kanazawa Univ.

1

2013/03/11

Cadence Virtuoso Workshop F/E Seminar

Univ. of Tokyo14

2013/03/11

Cadence Virtuoso Workshop F/E Seminar

Tohoku Univ.

2

2013/03/11

Cadence Virtuoso Workshop F/E Seminar

Hokkaido Univ.

6

2013/03/11

Cadence Virtuoso Workshop F/E Seminar

Hiroshima Univ.

5

1-4

2013/03/11

Cadence Virtuoso Workshop F/E Seminar

Miyazaki Univ.

511

2013/03/12

Cadence Virtuoso Workshop B/E Seminar

Univ. of Tokyo15

2013/03/12

Cadence Virtuoso Workshop B/E Seminar

Tohoku Univ.

3

2013/03/12

Cadence Virtuoso Workshop B/E Seminar

Hokkaido Univ.

6

2013/03/12

Cadence Virtuoso Workshop B/E Seminar

Hiroshima Univ.

5

2013/03/13

Synopsys HSPICE Basic Course Seminar

Univ. of Tokyo20

2013/03/13

Synopsys HSPICE Basic Course Seminar

Tohoku Univ.

5

2013/03/13

Synopsys HSPICE Basic Course Seminar

Kanazawa Univ.

2

2013/03/13

Synopsys HSPICE Basic Course Seminar

Hokkaido Univ.

5

2013/03/13

Synopsys HSPICE Basic Course Seminar

Osaka Univ.

6

2013/03/13

Synopsys HSPICE Basic Course Seminar

Hiroshima Univ.

7

2013/03/14

Synopsys HSPICE Advanced Course Seminar

Univ. of Tokyo23

2013/03/14

Synopsys HSPICE Advanced Course Seminar

Tohoku Univ.

2

2013/03/14

Synopsys HSPICE Advanced Course Seminar

Kanazawa Univ.

1

2013/03/14

Synopsys HSPICE Advanced Course Seminar

Hokkaido Univ.

4

2013/03/14

Synopsys HSPICE Advanced Course Seminar

Osaka Univ.

4

2013/03/14

Synopsys HSPICE Advanced Course Seminar

Hiroshima Univ.

2

2013/03/15

Synopsys Sentaurus Basic Seminar

Univ. of Tokyo5

2013/03/15

Synopsys Sentaurus Basic Seminar

Tohoku Univ.

8

2013/03/15

Synopsys Sentaurus Basic Seminar

Osaka Univ.

4

2013/03/15

Synopsys Sentaurus Basic Seminar

Hiroshima Univ.

8

2013/03/18

Synopsys NanoTime（XA）
Seminar

Univ. of Tokyo4

2013/03/18

Synopsys NanoTime（XA）
SeminarTohoku Univ.

1

2013/03/18

Synopsys NanoTime（XA）
SeminarKanazawa Univ.

1

2013/03/19

Cadence AMS DesignerSeminar

Univ. of Tokyo10

2013/03/19

Cadence AMS DesignerSeminar

Kanazawa Univ.

1

2013/03/25

CTS Tester Seminar

Univ. of Tokyo

7

Chapter 1

Activity Report of VDEC

VDEC2013E.indb 11

2012/9/3

13/07/24 11:47

【Refresh Seminar for Working People】

from many societies.
Course R: CMOS-RF integrated circuit design（12/25-

Chapter 1

Teachers of universities and designers in the first line

12/27）, Course A: analog integrated circuit design（1/15of the enterprise were invited to the lecturer at “VLSI-1/17）, in addition, newly-star ted Course M: MEMS

design refresh seminar” was held aiming at the latest,

design（1/7-1/8）, of three courses were held concerningadvanced knowledge and technical learning concerning

VLSI design of recent year. 7 teachers from industry and

VLSI design as a refreshing education for working people

universities involved in the integrated circuit research

involved in the integrated circuit industry（Table 1. 4. 2）．

and the education were invited as the lecturer, and theyThough this seminar started chiefly in year 1998 under

introduced a state-of-the-ar t VLSI design technology

the support of Ministry of Education Technical Education

including the practice using a lecture concerning VLSIDivision to give practicing education of the latest VLSI

design and the latest CAD tool. The participants were 7,

design technology, it continues under many suppor ts

20 and 7 people for course R, A and M, respectively.

1-4
12

Activity Report of VDEC

Fig. 1. 4. 1 Refresh Seminar at VDEC seminar room at the University of Tokyo, VDEC.

Table 1. 4. 2 Refresh Seminar
Analog Circuit Design and simulation
Integrated Circuits Verification（LVS, DRC）
Course A: Analog Circuit Design（3 days）
Masahiro Sugimoto（Chuo Univ.）, Hidetoshi Onodera（Kyoto Univ.）,
Koji Kotani（Tohoku Univ.）

Course R: RF Circuit Design（3 days）

Distributed Circuits
Basics of RF CMOS Circuits
Toshimasa Matsuoka（Osaka Univ.），Minoru Fujishima（Hiroshima Univ.）

Course M: MEMS Design（2 days）

MEMS Basic 1: Fabrication Process
MEMS Basic 2: Operation Principle
Structual Design
Layout Design
Yoshio Mita（Univ. of Tokyo）

VDEC2013E.indb 12

13/07/24 11:47

has a hard time, the inside stor y of CAD industr y,【Designer's forum for youngteachers and students】

the constr uction method in the design milieu in thelaboratory, and so on. This year, we had a collaborative
consecutive meeting with STARC Next Generation

young teachers has been held. The VDEC LSI designer

Circuit Architecture Report Meeting, in The University offorum has aimed to sharing information that cannot beTokyo, Takeda hall from August/26 to 27. No less than 50

obtained at a society and a academic society, for example,

participants were flourishing at the gathering.

the failure case and the solution in which LSI designer

Chapter 1

VDEC LSI designer forum intended for students andTable 1. 4. 3 Program of Designers Forum in 2012.
8/26（Sun）VDEC Designers'Forum
12:00-12:30

Reception

12:30-12:40

Welcome Speech

12:40-13:40

Prenaly Talk（Toru Furuyama）

14:00-17:30

VDEC Design Award Presentaion

18:30-18:45

VDEC Design Award Ceremoney

19:00

Ph.D Session, Banquet

8/27（Mon.）Next Generation Circuit Architecture, Report Meeting
Report 1

13:10-17:30

Report 2

17:40-19:20

Meeting in Howaie

13

Activity Report of VDEC

VDEC2013E.indb 13

09:30-12:00

1-4

13/07/24 11:47

1. 5 Facilities

Chapter 1

The VDEC has provided the big facilities forto the VDEC by the ADVANTEST. From April 2012 touniversities in Japan from the beginning of the VDEC

March 2013, the EB lithography machine F5112 has beenfoundation (1996) . Big facilities refer to those which areused 1,882 times (157 exposures per month)． In theimpossible to acquire and or maintain by an individualyear 2012, VDEC joined MEXT (Ministry of Education)ʼ

research unit. Table 1. 5. 1 shows the available facilitiess Nanotechnology platform to enforce its multi-use

of VLSI testers and some process machines, which arecapability. (For Nanotechnology Platform refer section

placed at the tester room and the super clean room of the1. 8). The facilities for the LSI testing can be used after

Takeda building. In 2004, the VLSI tester (T2000) and theattending the technical seminar. The licenses are also

EB lithography machine (F5112+VD01) were donatedrequired to use the EB lithography and the FIB.

Table 1. 5. 1

Available facility list

Facility

Equipment name

Description

StatusContact

Logic LSI
test System

EB tester:
IDS10000

The chip surface voltage during operation can bemeasured with the LST tester.
The digital circuit with 384 pins, 1GHz can betested.

Available

equipment@
vdec.u-tokyo.ac.jp

LSI tester:
HP8300The digital circuit with 384 pins, 1GHz can betested.

Available

HP83000@
vdec.u-tokyo.ac.jp

LSI tester:
ADVANTEST T2000

The digital circuit with 256 pins, 512MHz can betested. Analog test is optional.

Available

equipment@
vdec.u-tokyo.ac.jp

FIB: IDSP2X

Cutting wires of LSIs and depositing Pt wires areavailable to repair the LSI design errors.

Available

IDSP2X@
vdec.u-tokyo.ac.jp

Auto prober:PM-90-A

Automated prober for testing LSI wafers, which
can be used with the LSI testers. The probe cardfor LSIs with the VDEC standard pin connections
is available.

Available

equipment@
vdec.u-tokyo.ac.jp

Analog/RF measurement system:
HP4156B, HP4284, etc

DC parameter measurement，Capacitance measurement, Network analyzer, Spectrum analyzer,
etc.

Available

equipment@
vdec.u-tokyo.ac.jp

Low-noize manual
prober:Cascade Microtec

6 inch wafer can be measured with six DC probles
and two RF probes upto 50 GHz.

Low-noize, temperature controlled semiauto prober: Süss
Microtec

8inch wafer can be measured. The chip temperature range is -50 to 200 ℃ .

Low-temperatureprober:Nagase5 inch wafer can be cooled down to 25 K.

Available

equipment@
vdec.u-tokyo.ac.jp

EB lithography system

Mask lithography,
Direct lithography:
F5112+VD01

Minimum linewidth: 50nm.
Lithography for 5 inch photomask (thickness: 2.3mm), 2-8 inch wafers, and chips is possible.

Available

equipment@
vdec.u-tokyo.ac.jp

FIB systemFIB:
SII XVision200TB

Repairment of photomask, sample etching, etc.
(Through Nanotech. Platform and LCNet)

Available

equipment@
vdec.u-tokyo.ac.jp

1-5
14

Activity Report of VDEC
VDEC2013E.indb 14

Analog/RF
measurement system

13/07/24 11:47

1. 6 Activity plan for 2013
continue analog RF design environment, GoldenGate andser vices, CAD tool support, dispatching design related

ADS by Agilent, C-based design environment, BachC by

information and donated division D2T ，as has been

Sharp. In addition, we continue trial of Lavis by TOOL.

previous years.

We will dis-continue circuit simulator, Smar tSpice by【Design related information
dispatching/Seminar】

Silvaco, due to less number of usage.

Chapter 1

VDEC will continue activities on chip fabrication【Chip fabrication services】

We will continue holding the following seminars:（1）We will continue chip fabrication services for 0.18μm

CAD tools seminars which have been continued since

CMOS by Rohm, and will have the final chip fabrication

1997,（2） Refresh seminar since 1998,（3） Designerʼ

for 65 nm CMOS by eShuttle. We will establish 0.8μm

Forum since 1997. We will also continue seminars for

CMOS by On-semiconductor-Sanyo as the regular

LSI tester usage at VDEC and sub-centers, workshops on

ser vice. We also initiate FD-SOI 28 nm CMOS by ST

LSI testing technologies initiated by D2T.

Microelectronics as a trial. We will ask packaging for theabove chip fabrications to J-Device to meet the diverse【CAD tool support】

needs of the assembly. We initiate 0.8μm CMOS by

We will continue Cadence tools, Synopsys tools and

On-Semiconductor.

Mentor tools as the main stream design tools. We will

1-6
Table 1. 6. 1

15

Chip fabrication schedule

Chip application deadline

Design deadline

Chip delivery

2013#1

2013/ 6/ 3

2013/ 8/26

2013/12/ 2

2013#2

2012/ 1/10

2014/ 3/24

2014/ 6/30

Chip application deadline

Design deadline

Chip delivery

2013#1

2013/ 1/ 8

2013/ 2/12

2013/ 6/ 3

2013#2

2013/ 3/25

2013/ 6/17

2013/10/ 7

2013#3

2013/ 5/ 1

2013/ 7/24

2013/11/13

2013#42013/ 6/19

2013/ 9/11

2013/12/25

2013#5

2013/ 7/29

2013/10/21

2014/ 2/17

Chip application deadline

Design deadline

Chip delivery

2013/ 6/12

2013/ 7/24

2013/11/30【CMOS 0.18 μm 1P5M（+MiM）】 RohmActivity Report of VDEC

【CMOS 1.2μm 2P2M】 On-Semiconductor（Former Motorola Japan）【CMOS 65 nm 1P12M】 eShuttle

2013 Aug.

【FD-SOI CMOS 28 nm 1P10M】ST Microelectronics
As a chip-fabrication project by STARC.

VDEC2013E.indb 15

13/07/24 11:47

1. 7 Venture companies related to VDEC
Some professors related to VDEC started venture companies. The following is a list of the venture companies related
to VDEC.

Chapter 1[1] AIL Co.,Ltd. (http://www.ailabo.co.jp/)
Related professor : Professor Kazuo Taki, Kobe Univ. (President-Director)[2] Synthesis Corporation (http://www.synthesis.co.jp/)
Related professor : Professor Emeritus Isao Shirakawa, Osaka Univ. (Director)
Description of business : (1) Hardware/software co-design(2) System LSI design, design services(3) Development and sales of IPs(4) Development of EDA tools[3] ASIP Solutions, Inc. (http://www.asip-solutions.com/)
Related professor : Professor Masaharu Imai, Osaka Univ. (Representative Director and CTO)
Description of business : (1) EDA Tool

1-7(2) Design Service and Consultation(3) IP Development

16

Activity Report of VDEC

[4] Nanodesign Corporation (http://www.nanodesign.co.jp/)
Related professor :Professor Kazuyuki Nakamura, Kyushu Institute of Technology. (Representative Director)[5] A-R-Tec Corp. (http://www.a-r-tec.jp/)

VDEC2013E.indb 16

Related professor : Professor Emeritus Atsushi Iwata, Hiroshima Univ. (Representative Director)
Description of business : (1) Measurement and analysis of LSI substrate noise(2) Design of analog-RF mixed signal LSIs
(3) Training of analog design on the JOB method

13/07/24 11:47

1. 8 “Nanotechnet” : Ultra Small Lithography andNanometric Observation Site
the lithography at Takeda Sentanchi Super Cleanroom.

platform “Ultra Small Lithography and NanometricThrough VDEC’s key apparatus F5112+VD01 donatedObser vation Site” together with the Institute offrom Advantest Corporation, VDEC is supporting post-

Engineering Innovation of Graduate School of

VLSI activities such as MEMS. The machine is capable ofEngineering. The site is supported by Japanese Ministry

rapidly writing patterns on arbitrary-shaped targets sizingof Education (MEXT)’s Nanotechnology Platform grant.

from 1cm-sqare chip to 8-inch round wafers. One year

Any researchers in Japanese Universities, Laboratories,

has passed since Nanotechplat project acceptance, andand Companies can take full advantage of The University

yearly +10% of progress is continuing, in number of users.

of Tokyo’s cutting-edge nanotechnology apparatuses

Over forty research teams in Japan used the machine,

and know-hows. The accessible technology includes

with exposures count of 1,882. “Open ratio” , which is the

Lithography and Etching environment, Ultra High-

number of days in which users outside the University of

Voltage Acceleration (1MV) transmission electronTokyo came, divided by machine open days, was 99%.

Chapter 1

VDEC is operating an open-use nanotechnology

microscope (TEM) that is capable of visualizing upto
light materials such as Nitrogen. VDEC takes par t in

http://nanotechnet.t.u-tokyo.ac.jp/

1-8
17Activity Report of VDEC

VDEC2013E.indb 17

13/07/24 11:47

Chapter 2 Activity Report of“D2T Research Division”
Chapter 2

2. 1 Introduction of “D2T Research Division”
2. 1. 1 Aim of D2T Research
Division
ADVANTEST D2T research division was established2. 1. 2

Members of Advantest D2T
Research Division

Staff

in VDEC in October 2007. It continued for 3 years. As the

Project Associate Professor Satoshi Komatsu

name of the research division indicates, it is financially

Project Researcher

Rimon Ikeno

supported by ADVANTEST Corporation. Through the

Project Researcher

James Tandon

kindness of ADVANTEST Corporation, the research divi-

Researcher

Takahiro Yamaguchision was renewed and the second phase of D2T researchdivision started from October 2010.

(Advantest Laboratories Ltd.)
Researcher

The aim of D2T research division is to promote theresearch and education environment of VLSI testing in(Advantest Corporation)
Researcher

all universities and colleges in Japan. D2T means that

2-1
18

we consider not only design but also test. As the results

Masahiro Ishida
Takashi Maruyama(e-Shuttle Inc.)

Assistant Clerk

Makiko Okazakiof our activities, we hope to provide the experts of design

ADVANTEST D2T Research Divisionand test for industr y. In addition, we are exchanging
researchers with other universities or research institutein both Japan and overseas. Moreover, D2T research division is in a good environment to make collaboration withindustry because testing of VLSI is one of the most practical research topics in industry. Based on those activities,
our final goal is to become a center of excellence of VLSI
Testing in Japan.
The first phase of D2T activities had finished in
September 2012, and the second phase started at October2010 through the courtesy of Advantest Corporation. This
year was the middle of the second three years, so we haveactively conducted researches, educations, and symposium in the area of design and test.

VDEC2013E.indb 18

13/07/24 11:47

2. 2. Report of “D2T Symposium”
titled Post-Silicon Validation and Test in Huge Variance

December 11, 2012 at Takeda Building. In the sympo-

Era ，a variety of topics was actively discussed amongsium, five outstanding researchers were invited to givepanelists and audiences.

the state-of-the-art researches in the field of variation-

More than 100 researchers from industr y as wellaware tests, system-level tests, on-chip measurement

as professors / students attended the symposium. We

techniques, and portable ATE. In addition to the invited

believe the symposium was very interesting and excitingtalks, the members of

Advantest D2T Resear ch

one for all attendees. VDEC will continue to have the sym-

Division reported their activities. In the panel session

posium in future and we hope for your joining the events.

Chapter 2

The 7th VDEC D2T Symposium took place on

2-2
19

ADVANTEST D2T Research Division

VDEC2013E.indb 19

13/07/24 11:47

Symposium Program
10:00

Opening Remark Kunihiro Asada (Director of VDEC, Univ. of Tokyo)

10:10

Session 1

Chapter 2

Test Time Reduction By Exploring Spatial and Test-Item Correlations Using Statistical Regression
Techniques
Kwang-Ting (Tim) Cheng (University California, Santa Barbara)
Power Integrity Control of ATE for Emulating Customerʼs Power Supply Characteristic
Masahiro Ishida (Advantest)
New Capability Enables System Level Functional Test and Automated Test Program Generation on ATE
Satoru Kitagawa (Advantest)
Portable/Desktop Testing Solution for engineering with Cloud
Manabu Kimura (Cloud Testing Service)
12:00

Lunch

13:20

Session 2
Nanoscale circuit structures for measurement and test
Jacob A. Abraham (University of Texas at Austin)Time-Mode Signal Processing and Its Impact On Analog/Mixed-Signal/RF Testing
Gordon Roberts (McGill University)

2-2
20

ADVANTEST D2T Research Division
VDEC2013E.indb 20

15:00

Coffee Break

15:30

Session 3
Testing&Debugging On-Chip Jitter without a Reference Clock or High-Frequency Pins
Takahiro Yamaguchi (Advantest Laboratories)
A CMOS Flash TDC with 0.84-1.3 ps Resolution Using Standard Cells
James Tandon (University of Tokyo)

16:30

Panel Discussion Post-Silicon Validation and Test in Huge Variance Era
Moderator: Takahiro Yamaguchi (Advantest Laboratories)
Panelists:
Kwang-Ting(Tim) Cheng (University of California, Santa Barbara)
Jacob A. Abraham (University of Texas at Austin)
Gordon Roberts (McGill University)

17:50

Closing Remark

18:00

Reception

13/07/24 11:47

2.3. Research Activity Reports of“Advantest D2T Research Division”

Takahiro Yamaguchi, James Tandon, Satoshi Komatsu,
Kunihiro Asada

Structural Test Technique for Analog Circuits
Satoshi Komatsu
In this research, we propose an ef fective test

A new threshold voltage variation monitor circuit

method for system LSIs by introducing structural test

is introduced which utilizes a stochastic comparator

approaches used in digital testing for analog circuit

group. It occupies minimal area and per for ms

tests. Both digital circuits and analog circuits are often

digital measurement while requiring a DC input

integrated into a system LSI, so the final target ofstimulus voltage. Previous methods have required

the research is to test analog circuits by using digitalthe measurement of variation in the ring oscillator

circuits using structural test manner. This year, we

frequency. Our method circumvents the need for AC

have investigated and analyzed obser vability andmeasurements, and accelerates the accumulation ofcontrollability of such system LSIs to achieve thedata by incorporating stochastic proper ties into theeffective test generation.

Chapter 2

On-chip Digitizer/On-chip Spectrum Analyzer

circuit
Design Methodology Based on Character Projection
Dynamic Control Technique of Power Integrity(CP) Elements
Takashi Maruyama, Rimon Ikeno, Tetsuya Iizuka,

Satoshi Komatsu, Kunihiro Asada

Satoshi Komatsu, Makoto Ikeda, Kunihiro Asada

While the specified power supply voltage becomes

Character Projection (CP) Electron Beam Direct

lower due to increased miniaturization of the

Writing (EBDW) is a promising solution for high-semiconductor process, the power supply cur rent

speed and low-cost lithography in the 14 nm technology

consumed by a device increases because of the higher

nodes and beyond. For the practical CP use in thenumber of transistors integrated within a single chip.

industry, the biggest concern is the limitation of the CP

This causes the increased power supply noise, andelement variations by the limited stencil area. VDEC

the power integrity of the device under test and under

has conducted a joint research with e-Shuttle Inc.

practical operating conditions becomes a more serious

on the efficient design strategies of CP stencils andconcern.

semiconductor chips in our three target areas; logic

In this research, we proposed a method forcell, memory macro, and interconnect.

dynamically controlling impedance characteristics

This year, based on our past results of the designof on-chip power supply nodes in a semiconductor

strategy concepts in each target area, we developed

device. The proposed method can reduce on-chippilot design flows utilizing commercial EDA tools

power supply noise due to operating conditions of theand the conventional cell libraries, and confirmed thedevice by connecting series resonance circuits to thefeasibility of those strategies. As for logic cell layout,

power supply node to be controlled in parallel with

we developed a layout design flow with the cell clusters

operating circuit cores and power supply networks, andconsidering the logic parallelism extracted from thecontrolling the resonance frequencies of the resonanceinput netlist. For memor y-macro stencil design, we

circuits according to operating conditions such as an

improved the estimation accuracy of the CP resource

operating frequency, a power supply voltage, and an

requirement, and established an area-efficient method

operating temperature of the device. The principleof the practical stencil design under the stencil areaof the proposed method was validated by circuit

constraint. For interconnect design, we introduced

simulations using SPICE. A TEG circuit design for an

regular structures into the metal and the VIA layers

experimental validation was completed.

to reduce the required CP element variations, and

2-3
21

ADVANTEST D2T Research Division

Toru Nakura, Masahiro Ishida, Toshiyuki Kikkawa,

developed stencil and chip design flows, respectively.

VDEC2013E.indb 21

13/07/24 11:47

Our experimental results proved the feasibility of ourdesign strategies in achieving the enough throughput
for the practical CP use.

Chapter 2

2-3
22

ADVANTEST D2T Research Division
VDEC2013E.indb 22

13/07/24 11:47

2. 4. Publications[1]

Hiromi Hoshino, Toshio Hino, Masar u Ito, Tetsuya

Takashi Kusaka, Sotoshi Komatsu and Kunihiro Asada,

Iizuka, Satoshi Komatsu, Makoto Ikeda, and Kunihiro

Power Integrity Control of ATE for Emulating Power

Asada, Practical proof of CP element based design

Supply Fluctuation on Customer Environment, IEEEfor 14 nm node and beyond, SPIE2013 Advanced
Lithography, 8680-75 (2013)

International Test Conference, November 2012.
[2]

T. J. Yamaguchi, K. Asada, K. Niitsu, M. Abbas,[5]

Satoshi Komatsu, Makoto Ikeda, and Kunihiro Asada,

S. Komatsu, H. Kobayashi, J. A. Moreira, A New[3]Procedure for Measuring High-Accuracy Probability

A structured routing architecture and its design meth-Density Functions, 2012 IEEE Asian Test Symposium,

odology suitable for high-throughput electron beam

pp.185-190, November 2012.

direct writing with character projection method, ACM

Rimon Ikeno, Takashi Mar uyama, Tetsuya Iizuka,

International Symposium on Physical Design (ISPD
2013), March 26th, 2013.

Satoshi Komatsu, Makoto Ikeda, and Kunihiro Asada,High-throughput Electron Beam Direct Writing of[4]

Rimon Ikeno, Takashi Mar uyama, Tetsuya Iizuka,

Chapter 2

Masahiro Ishida, Tor u Nakura, Toshiyuki Kikkawa,[6]

Rimon Ikeno, Takashi Mar uyama, Tetsuya Iizuka,

VIA Layers by Character Projection using Character

Satoshi Komatsu, Makoto Ikeda, and Kunihiro Asada,

Sets Based on One-dimensional VIA Arrays with Area-

Inter connect Design and Character Extraction

ef ficient Stencil Design, 18th Asia and South PacificMethod for Throughput Enhancement and Stencil Area

Design Automation Conference (ASP-DAC 2013), 3C-2,

Reduction of VIA Layer Exposure for Electron Beam

pp.255-260, Jan. 23rd, 2013.

Direct Writing with Character Projection Technique,Takashi Mar uyama, Hiroshi Takita, Rimon Ikeno,

Design Automation Symposium 2012, IPSJ Symposium

Morimi Osawa, Yoshinori Kojima, Shinji Sugatani,

Series Vol.2012, No.5, 5B-2, pp.187-192, Aug. 30th, 2012.

2-4
23

ADVANTEST D2T Research Division

VDEC2013E.indb 23

13/07/24 11:47

Chapter 3 Research in VDEC

Chapter 3

Asada, Ikeda, Nakura, and Iizuka
Laborator y(http://www.mos.t.u-tokyo.ac.jp)

tifier is effective.

Time Domain PLL and TDC Designs
K. Asada, T. Nakura, T. Iizuka, T. Kikkawa, T. Someya,
N. Tohge

Current Research Projects
Rectifier for RF Energy Harvesting
K. Asada, T. Nakura, T. Iizuka, and H. Matsui

3-1
24

In this research, we create an automatic flow of
the Phase-Locked Loop (PLL) design which contains
netlist generation, automatic layout and evaluation of

Research in VDEC

We have proposed a rectifier composed by thresholdthe performance by post layout simulations. In order tovoltage controlled MOS transistor with substrate bias

realize this flow, we employed a Pulse Width controlled

effect in order to realize battery-less maintenance free

PLL (PWPLL) which consists only of standard cells,

wireless sensor network with RF Energy Harvesting.

and thus can be designed by commercially-utilized

Wireless sensor network can be located easily because

place and route tools. A prototype was fabricated withit does not have cumbersome cables. It can not only

a 65 nm CMOS process and we measured and verified

replace traditional wired network but also can provide

its performance. In addition, we are working for utiliz-

new communications infrastructure and instrumenta-

ing time-domain information. We proposed a Timetion control application, which is dif ficult to handle

Difference Hold-and-Replication (TDHR) circuit whichwith wired network. It collects much information ofholds an input time inter val between the two signals

real world but it also means that it has to send thoseand replicates it in arbitrar y times. In the TDHR cir-

information with radio waves frequently. In addition to

cuit, dual pulse ring oscillator is employed to hold thethat, energy cannot be continuously supplied because

time inter val without any time deterioration due toit does not have an electric line. These lead to themismatches. The proposed circuit is implemented in aissue of draining a power source. There are a lot of

65 nm standard CMOS process only with digital stan-nodes in the wireless sensor network so it takes a lot

dard cells. The fabricated circuit consumes 0.51mW

of cost to replace the battery of sensor nodes. Energy

while occupies 40μm × 60μm area. The measurement

Harvesting, technique of gathering ambient faint ener-

results show realization of 0.1-1.2ns time interval hold-gy, can be one solution of this problem. For example,

ing-and-replicating within 50 ps error. Moreover, theit uses energy of indoor light, vibration of cars, tem-

TDHR circuit applied for a Time-to-Digital Converter

perature dif ference of between electronic products(TDC) improves its resolution 8 times as fine. Also, weand air, and so on. By applying Energy Harvesting toare engaged in a volume production PLL Test. Transfer

sensors, battery-less maintenance free wireless sensor

function of the PLL is obtained by phase-modulated

network can be realized. Among many kinds of Energy

reference signal and its response on the output signal.

Har vesting, we have focused RF Energy Har vesting,In our proposal, phase modulation of the reference

which gathers radio waves of television and wirelesssignal is carried out by Digitally-Controlled Variablecommunication for energy source. Radio Waves are AC

Delay (DCVD) implemented on the same die of thevoltage so they have to be converted into DC voltage in

PLL under Test. Moreover, phase difference between

order to operate the electronic circuit of wireless sen-the reference and the output signals of the PLL is con-sors. A rectifier does this operation but the input lower

verted into digital signals by the TDC which is also

limit of a rectifier is determined by threshold voltage of

implemented on the same die. Owing to the DCVD and

MOS transistor and this makes RF energy harvesting

the TDC, all input and output signals for Test are digitalinefficient. We have improved this rectifier's weakness

and thus we are able to utilize digital Automatic Testby controlling threshold voltage of MOS transistors

Equipment for PLL Test.

with substrate bias effect and verified the proposed rec-

VDEC2013E.indb 24

13/07/24 11:47

Radiation Detector Utilizing Semiconductor
Photodiode Based on Standard CMOS Technology
K. Asada, T. Nakura, T. Iizuka, and T. Kubota

CMOS Imaging Sensing in THz band
K. Asada, T. Iizuka, N.N. Mai-Khanh, and
P. Kanjanavirojkul
The target of this research is to implement on-chip

have received widespread attention since they can

sub-millimeter wave transmitter for short-range imag-

specify the nuclide of radiation and estimate the arrival

ing and radar application. On-chip antennas for bothangle. However, traditional detectors have two disad-transmitter and receiver for sub-millimeter wave to

vantages. One is that they can not be carried easily, theTerahertz region are required. Recent literatures focus

other is that they do not have enough spatial resolu-

on generating continuous wave oscillator, normallytion of radiation position. In this research, we propose

based on push-push technique. As opposed to thosethe detector using the cube scintillator, SPAD (Single

continuous wave generators, we have proposed a direct

Photon Avalanche Diode) array image sensors, multi-

sub-millimeter wave pulse burst generator circuit tocoated materials, and pinholes. Distributions of therealize a wide-band pulse with frequency even higher

detected photons on the SPAD array are simulated inthan Fmax. The proposed circuit utilized ver y sharp

advance, and that distributions are compared with thecurrent pulse through CMOS inverter during transition

actual detection results to estimate the trajectory of an

period as a fundamental signal. A burst pulse train canelectron emitting light. Simulation results verified thatbe realized by combining the supply pulse from many

the proposed detector realizes a higher spatial resolu-

inverters and using delay lines to delay trigger signal

tion than that of the conventional detectors.

to each inverter. Delaying and combining the impulse
generate a burst-pulse train. Then high frequency harmonics can be extracted by superpositioning the pulse
train. Simulation result shows the output frequency

Magnetic Probeof 200 GHz from the 4th harmonic of the fundamental

K. Asada, T. Iizuka, N.N. Mai Khanh, N. Wang,
Y. Nakamura

impulse train.
Moreover, on-chip receiver is integrated with a wide-In recent years, side channel attack has been devel-

band antenna. The passive mixer for direct power andoped to expose the secret data in encr yption LSI. In

envelope detecting is a non-coherent receiver scheme

this research, a micro magnetic probe using on-chip

while the TDS uses coherent receiving structure with acoil with amplifier is implemented and applied to thecontrollability of input clockʼs timing and delay. These

accurate measurement of the magnetic field from thecircuits were fabricated on 65 nm SOI CMOS process.

3-1
25

Research in VDEC

LSI Magnetic Emission Monitoring using Micro-

Chapter 3

Scintillation detectors and semiconductor detectors

LSI. The low noise amplifier with on-chip coil for magnetic field detection was implemented and fabricatedas a magnetic probe in 0.18 um CMOS process. The

VLSI Reliability Improvement in nano-meter process

magnetic probe was tested and verified with high-pre-technologies

cision scanning system and a fine magnetic field map

K. Asada, T. Nakura, T. Iizuka, K. Ngari, and K. Moriemitted from LSI was successfully constructed. We also

In the recent high-speed and low-voltage technolo-

implemented the LSI surface magnetic field modelinggies, a time-domain processing becomes more andmethod based on the one dimensional current wire

more attractive due to the limited voltage-domain reso-model. This method models the magnetic field using

lution. In this study, we compare the time-domain cir-

the wire layout patterns and the current values estimat-

cuit architectures and the conventional voltage-domain

ed by SPICE simulation. We also propose a circuit statearchitectures in terms of their SNR and dynamic range

estimation method using the data of magnetic field

performances to verify the effectiveness of the time-measured by magnetic probe. In the proposed scheme,

domain architectures, especially in the scaled nano-

we applied least squares method in order to realize an

meter process technologies. We simulated the signal

accurate estimation results.

jitter caused by the transistor thermal and flicker noiseusing a simple inver ter chain and demonstrated its
impact to the time-domain resolution. On the other

VDEC2013E.indb 25

13/07/24 11:47

Chapter 3

hand of a steady per formance improvement of thethe resonant supply noise cancellation method, named

VLSI, the aging effect on a smaller feature size transis-

active charge sharing. This method cancels the noise

tor is becoming a critical issue. To accurately estimate

by actively injecting some amount of charge into thethe impact of the aging on the circuit reliability, apower line from a decap charged by 3.3 [V] or draw-

simulation technique of NBTI degradation under theing out the power line charge into the decap charged

actual operating condition is essential. Thus, we also

by 0 [V]. Simulation results shows that the amount ofpropose a circuit simulation method for NBTI degrada-

resonant supply noise and settling time has improvedtion in this study. By use of circuit elements to expressby 95 ％ compared with 4n[F] passive decap. Moreover,the physical phenomenon of NBTI degradation, thethis method does not dependent on the LR values of a

proposed scheme has achieved the estimation of NBTI

bonding wire. For the proof of availability of the pro-degradation simultaneously with the circuit simulation.

posal method, we fabricated a prototype chip in 0.18 um

In addition, the proposed method can realize acceler-

CMOS process. However, big wiring resistance has

ated degradation test by tuning the parameters of thestuck by the mistake of the layout and a switch, thus

circuit elements.

we could not observe the cancellation of the resonant
supply noise. However, we can improve a settling time.
This result shows a possibility that the proposal meth-

Design methodology for high-speed electron beamod is effective by correcting the layout.

direct writing using stencil masks
K. Asada, M. Ikeda, T. Iizuka, and R. Ikeno

3-1
26

Electron Beam Direct Writing (EBDW) is expected

Self-Synchronous System Realization

as a low-cost solution for the high-resolution lithog-

M. Ikeda, K. Asada, B. Devlin and A. Ito

Research in VDEC

raphy in the advanced semiconductor technologies,

Reliability of integrated circuits against not only

but it has a drawback of the low exposure throughput

operating conditions but also aging effects are becom-

because EBDW basically exposes only one layout fig-

ing more impor tant as voltage supply and feature

ure in each EB shot. We have been studying charactersize decreases, complexity increases, and variation

projection (CP) method as a high-throughput EBDW

becomes more dominant. We have shown that self- syn-technique toward its practical use. We introduced regu-

chronous systems can provide more robust and higher

lar structures into the metal layers and the VIA layers

per formance operation when compared to synchro-to increase the number of the figures exposed at once,

nous, having the advantage that the operation follows

along with design methodologies of the circuit layout

the operating conditions including process, voltage, andand the stencil masks. We also investigated the cell-temperature variations and aging drifts, while synchro-cluster exposure technique for the high-speed CP expo-

nous systems suffer from timing errors whenever thesure of the standard cells, and demonstrated a netlist-

operating conditions change and aging occurs. We havebased cell-cluster design flow utilizing a conventional

proposed a self-synchronous FPGA (SSFPGA) withstandard cell library and a commercial EDA tool.

uniform self-synchronous logic blocks, using delayinsensitive operation for high performance at low voltage operation, including autonomous power gating and

Supply Noise Monitoring and Reduction Method
K. Asada, M. Ikeda, T. Nakura, T. Iizuka, and S. Saito

error detection to achieve optimal minimum energy
operation. We have fabricated the SSFPGA in bothAs the scaling of LSI progresses, power consumption

65 nm and 40 nm showing correct operation. We also

is increasing. So, the system for low power consump-propose a self-synchronous RSA cr ypto-engine withtion such as Dynamic Voltage Scaling (DVS) and Clockfabrications in 40 nm to show the performance, voltage

Gating are widely used. However, resonant supply

scalablility, and robustness advantages of such archi-

noise caused by the LC resonance of the bonding wire

tecture. Random logic synthesis is also investigated,inductance and circuit capacitance happens when itwith a flow developed that allows for circuits in Verilog

changes the voltage by the DVS or sudden ON/OFF

RTL to be automatically optimized and synthesized intoof the clock by the clock gating. This noise causes sig-

self-synchronous logic. Circuits can then be placed andnal integrity problems of LSIs. With that, we proposedrouted by standard flows.

VDEC2013E.indb 26

13/07/24 11:47

nance coils in between the original transmitter and
3D-range finding by Triangulation
M. Ikeda, X. Hu, H. Yabe, and T. Matsushimareceiver coils to form a multi-stage resonance system.
From measurement, total communication distancecould be extended by 42 ％ compared to that achieved

jection such as structured light and light section has

by single-resonance setup. Comparing with the state-

wide range of applications because it can achieve highof-the-art inductive coupling communication systems,

resolution without complicating the post-processing

this result shows 10 times higher (range/diameter)stage where the 3-D shape is calculated. However,ratio. We have also studied wide-band spectrum capture

these methods have a common problem that it has tosystems for white-space searching for such like cogni-

distinguish the projected signal light from the external

tive radio, which uses white space for the communica-

light in order to calculate the 3-D shape correctly, andtion by detecting available channels. The conventional

are susceptible to inter fering light. We explore thespectrum capture systems for the cognitive radios havepossibility of exploiting frequency domain information

limited band-width, taking time to detect white space inof the signal light by equipping the image sensor withwide-range. We introduced wide-band receiver for theimage sensors with modulated light detectors. In 3-D

wide-band spectrum capture systems.

Chapter 3

3-D surface shape acquisition based on pattern pro-image acquisition with light-section method, an image
sensor can suppress the background illumination by
the use of modulated light and correlation technique.
However, a sensor needs correlation circuits and pixel

Circuit design for CMOS-MEMS
M. Ikeda and K. Kodama
In this research, to realize high speed and high accu-

each pixel. Therefore, we study an image sensor whichracy control of PWM MEMS, we proposed a real-time

has correlation circuits in the outside of pixel array.

capacitance measurement circuit utilizing control of

The sensor searches the region which light is projected

capacitor's charges and estimated by chip implementa-

on in each scan. So, it doesn't need many correlation

tion, and we proposed a small area and high accuracy

circuits and obtains high resolution due to small pixels.

feed-back control utilizing MEMS filter characteristic

We also study an image sensor with in-pixel correlationand estimated by simulation result. Measurement

circuit based on in-pixel pulse-frequency modulator

result of the real-time capacitance measurement circuitand up-down counter for the use in high-performanceshows that our proposed method is proper to a PWM

structured light systems. This sensor is also capable of

MEMS actuator. Simulation result of the proposed

extracting the phase information for the use in multi-

shows that our proposed feed-back control improved

level structured light codification to reduce the number

75 ％ of statically determinate time.

3-1
27

Research in VDEC

size becomes very large if we put correlation circuits inof shots per range map and improve the acquisition
speed. By placing this correlation circuits inside pixels to extract the necessary information and discards
unnecessary information we can reduce the informa-

Fujita Laborator y(http://www.cad.t.u-tokyo.ac.jp/)tion exported by image sensor. The theoretical limitation on these correlation image sensors are also investigated and confirmed via simulation.

Post-Silicon Validation Techniques
Masahiro FUJITA, Takeshi MATSUMOTO,
Amir Masoud GHAREHBAGHI, Satoshi JO

Near field communication system
M. Ikeda, S. Bushnaq, and K. Miyazaki

VDEC2013E.indb 27

Due to increase of the size of VLSI, it has becomever y hard to detect all design bugs in design phases

We have studied range extension of inductive cou-

before fabrication, which increases the number ofpling communication using multi-stage resonance. In

bugs that escape verification processes before fabrica-

this research multi-stage resonance is used to extend

tion and are firstly detected by running a chip after

the communication range of a shor t-range wirelessfabrication. In addition, a risk of electrical errors istransceiver. We experimentally evaluate the effective-

increasing as fabrication processes shrink. Post-siliconness of range extension by inserting 2 additional reso-

validation techniques are to validate VLSI chips if there

13/07/24 11:47

are erroneous behaviors caused by such bugs or electrical errors, and useful to avoid the additional costs
required for re-spins. We propose an efficient method

Interconnect Synthesis
Masahiro FUJITA, Jiayi ZHANG

Chapter 3

to derive logic functions for programmable circuits

The emerging many-core system-on-chip design

inside designs, which are inserted to improve a chancerequires high per formance, high reliable intercon-of validation. While this problem is formulated as QBF

nect system. Network-on-Chip (NoC) is one of the

problem in conventional works, we formulate it ascandidates which may meet this requirement best. By

2-step SAT problem based on Counter-Example Guided

deploying the NoC, the next generation of the intercon-

Abstraction Refinement methodology. Through experi-

nect structure, system designer can reduces the design

ments, we show that our proposed method can work for

effort significantly. However, to design a NoC which ismore programmable circuits, compared to the conven-able to be compatible to the protocols of existing IPs,

tional. In this research, we propose a patchable hard-to efficiently utilize the bandwidth and to be reliable

ware that enables post-silicon engineering change inis still a challenge. We would like to ease the design

an energy-efficient way. This year, we have developed achallenge by developing a tool which will automate thedesign automation tool to design patchable hardware.

design process. This tool uses the protocols of desired
IPs and the specification of data flows among these IPs
as input information. It is able to automatically output

Post-silicon Debugging of Designs at Transaction

the optimal interconnect with mesh network-on-chip as

Levelback bone and insert protocol converters for the mis-

Masahiro FUJITA, Amir Masoud GHAREHBAGHI

3-1
28

matched IP pairs.

Moder n System-on-Chips (SoCs) are becoming
more complex as their number of cores increases. As a

Research in VDEC

result, pre-silicon verification methods cannot guaran-

Verification Techniques for Dynamic Web

tee implementation of a bug free system. Hence, some

Applications

bugs may escape to prototype or even final system.

Masahiro FUJITA, Hideo TANIDAIn this research, we introduce a post-silicon debug

Web applications with technologies to implement

method that employs transactions among cores in aof dynamic applications in widespread use recently,

SoC. Our method is based on monitoring the commu-

are more ubiquitous today. And the applications arenication behavior of the cores (i.e. transactions that aresubstantially bigger and more complex. This places

sent/received) and using them to backtrack from theeven more demands on more efficient and exhaustive

current state of the system to the previous states to findverification methods for web applications. While cur-the cause of errors. Backtracking is performed in therent web application verification practices often maketransaction-level model of the system, assuming thatuse of methodologies based on test cases, test-based

the design of the system has started from that level.

techniques are not exhaustive and they may leave out

First, we extract a transaction-level state machine of thecorner-case bugs. On the other hand, formal verifica-

system. Then, we employ the chip transaction trace totion techniques such as model checking for stand-alone

find the execution path on the extracted state machine.

program implementations, could not be applied for web

By using formal methods, we check the design proper-

applications, which are distributed systems with serv-

ties on the extracted path to find the bugs as well as theers and clients connected through network. And con-constraints that caused the error. To show the effec-

ventional model-based verification techniques for web

tiveness of our method, we have selected a distributed

applications had several limitations, which include lackdeadlock detection and resolution algorithm as ourof support for dynamic applications, need for manualcase study. We have implemented it at transaction-leveldescription of models etc. This year, we have extended

on top of a network-on-chip (NoC). We show that usinga verification technique for inter-screen transitions

our method, we can successfully backtrack at transac-

of dynamic web applications. Our extended methodtion-level as well as finding constraints on the internal

provides input data during generation of inter-screen

variables that has leaded to the error.

transition models of web applications, while the previous method does not take it into account. As a result,

VDEC2013E.indb 28

13/07/24 11:47

we succeeded in generating models which have higher

exchange. By executing with our FPGA system, behav-

coverage.

iors of the line-handler can be completed several micro
seconds, while a software implementation spends morethan 20 micro seconds for the same behavior. For further lower latency, we have a plant to implement TCP

Architecturescommunication processing as customized hardware as

Masahiro FUJITA, Amir Masoud GHAREHBAGHI,

well as the line-handler.

Takeshi MATSUMOTO, Guo CHENG, Satoshi JO

Chapter 3

Verification and Debugging of Processor

Processor architectures are becoming more complicated by adopting various functionalities for higher

Hardware Acceleration of Statistical Model Checking

performance and more reliability, such as pipelining,

Masahiro FUJITA, Takeshi MATSUMOTO,

speculative execution, and error recovery. To ensure

Kosuke OSHIMAFor ver y large and complicated systems including

verification and debugging of processor architectures

cyber physical systems, it is difficult to formally verify

are a key issue. In this work, we have proposed a meth-them by traditional model checking techniques. For

od for debugging and automatic rectification of bugs insuch systems, it is important to estimate the behav-

microarchitecture of processors. The proposed methodiors in a statistical sense. Statistical model checking

first identifies bug locations in circuits, and then, finds

is a method to check that a probability of performingout a set of input patterns for which an erroneous

a desired behavior is higher (or lower) than a speci-

signal needs to be changed (i.e. inverted), in order tofied value. Generally, a large number of simulation

make the entire behavior of a circuit under debugging

and property checking is required for statistical model

correct. As a result, we can get a corrected logic func-

checking, both of which should be accelerated. In thistion for the erroneous signal. We confirmed that ourwork, we propose a hardware implementation of prop-

proposed method successfully rectifies a control circuit

er ty checkers for BLTL (Bounded Linear Temporalin an out-of-order pipelined processor with an error

Logic) formulas. Extending a conventional method

recovery functionality. Also, when the control circuit isfor LTL formulas, which generates an automaton for a

implemented by programmable circuits, rectification

given LTL formula, our method generates a finite state

can be achieved by re-programming those program-machine from a given BLTL formula. By implementing

mable circuits without changing place and route.

BLTL property checkers and Tsunami simulation on
an FPGA, the execution of statistical model checking

3-1
29

Research in VDEC

the correctness of complicated processor architectures,of Tsunami simulation results is 40 times faster than a
Low Latency Computing using FPGAs
Masahiro FUJITA, Takeshi MATSUMOTO,
Hideo TANIDA, Naoki TAGUCHI

software implementation.
we applied statistical model checking to Tsunami
simulation. As a result, for a given input waveform, we

For applications which require very low latency oper-

showed that the wave height at the highest point is notations, application-specific hardware implementations

higher than a specified height with a given probabili-

can achieve lower latency than software implementa-

ties. Currently, we are considering to accelerate thetions running on general purpose processors. This isprocess of statistical model checking by implementing

because, in application-specific hardware, we can utilizea part of the process as hardware.

customized memor y systems and arithmetic circuit
modules for a target application, and those modules

VDEC2013E.indb 29

and memories can run in parallel. In this research, for

Design Debugging using Formal Methods

a line-handler in stock trading systems as an example,

Masahiro FUJITA, Takeshi MATSUMOTO,

we implemented it on FPGA in order to achieve lower

Jaesung LEE, Shohei ONO, Kosuke OSHIMA

latency. A line-handler is used in high frequency trading

In hardware designs, a considerable time is spent forsuch as algorithmic trading. It accepts buy/sell orders

design debugging. Therefore, automated design debug-from clients and sends them to a stock exchange afterging techniques are essential to improve design effi-

formatting them to a specified format by the stock

ciency. In this work, we propose two debugging meth-

13/07/24 11:47

ods for hardware designs. One is a method to derivea correct circuit by replacing some gates in a circuit

Design of Large Area Electronics with LSIʼs andwith Look-Up Tables (LUTs) and finding a logic func-

Emerging Devices

tion implemented by LUTs when a specification and a

Makoto Takamiya, Takayasu Sakurai, Takao Someya,circuit under debugging is equivalent. However, cor-and Koichi Ishida

Chapter 3

rection may not be feasible, depending on how LUTs

Large area electronics is a new frontier in electronics

are inserted. In the case, we add an input of LUT and

where intelligent electronic devices are distributed on aconnect it with a selected signal which satisfies someflexible surface, 10 cm to 10 m on a side, for the humanrequirement condition. The other method we propose

interface and the comfortable daily life. Flexible andis to utilize UNSAT cores in debugging. An UNSAT

low-cost organic FETs (OFETs) are suitable for large-

core is a subset of a SAT problem which is never satis-

area electronics and have great potential as a supple-

fied by any variable assignment. By analyzing UNSAT

ment of solid and expensive silicon MOSFETs for VLSIʼ

cores generated from a SAT instance representing as. We have proposed and demonstrated several large

circuit verification problem, we know which portions

area applications combining OFETs and VLSIʼs andin the circuit are bug candidates. Through the experi-

the relevant circuits including Braille display, a wire-

ments, a bug can be located within less than 1 ％ ofless power transmission sheet, a communication sheet,logic gates in a design example made in industry.

an EMI measurement sheet, and a User Customizable
Logic Paper (UCLP).

Takamiya Laborator y3-1(http://icdesign.iis.u-tokyo.ac.jp/)

Shibata and Mita Laborator y(http://www.if.t.u-tokyo.ac.jp)
Current Research Projects

30

Research in VDEC

Energy Efficient Extremely Low Voltage VLSI Circuit
DesignMakoto Takamiya, Takayasu Sakurai,

Right-Brain-Computing Integrated Circuits:

Toshiro Hiramoto, Ken Takeuchi and Koichi Ishida

Associative Processing Systems

Reducing the power consumption of every electronic

T. Shibata, R. Zhang, B. Ka, H. Maruyama

device is required to mitigate the global warming. To

Digital computers are dedicated machines for vary

meet the requirement, VLSI circuit design techniques

fast execution of numerical calculations. However, their

including logic circuits, memor y circuits, analog cir-performance is extremely poor in such tasks like see-cuits, power management circuits, and wireless trans-

ing, recognizing, and taking immediate actions, which

ceiver circuits operating with the 0.5-V power supply

are effortless tasks in our daily life. This research aims

voltage are developed with 65/45 nm CMOS process toat building intelligent VLSI systems based on the psy-

reduce the power consumption to 1/10 of the conven-chological model of a brain. In our system past experi-tional VLSIʼs.

ence is stored as template vectors in non-volatile vast
memories and the maximum-likelihood event to thecurrent event is recalled in real time by a fully paral-

Design of 3-D integrated VLSI systemlel processing. The key ingredient of the system is a

Makoto Takamiya, Takayasu Sakurai, and Koichi Ishida

new functional device called “Neuron MOS Transistor”

3-D integrated VLSI system is power ef ficient,(neuMOS or νMOS) which mimics the action of abecause it reduces the communication distance by chip

nerve cell neuron at a single transistor level. Based onstacking. We have proposed and demonstrated several

such architecture that "association" is the very comput-

circuits including chip-to-chip wireless communication

ing primitive, we are pursuing human-like intelligence

and wireless power transmission for the 3-D integrated

system implementation directly in silicon integrated

VLSI system.

circuits. Currently research is in progress for robust
image recognition and voice recognition processing.
The sate-of-the-art silicon technology has been utilized

VDEC2013E.indb 30

13/07/24 11:47

to implement such associative processors in both ana-

been developed. Due to the new quasi-two dimensionallog and digital CMOS VLSI chips. As a practical applica-

processing algorithm we have developed, the chiption of the circuit technology developed for the associa-

contains the processing circuit only at the peripher-

tive processor chips, CDMA matched filter chips haveies of the photo sensor array. As a result, a very large

also been developed.

fill factor has been obtained in each pixel processor.
dimensional information from the object of interest

A Robust Feature-Vector Generation VLSIʼs andhas also been developed. Since charge redistribution

their Application to Human-Like Image Recognition

among multiple capacitors are utilized for computation,

T. Shibata, S. Morikawa, D. Han, N. Yamashita,

it enables us to build very low-power systems. In theseL. Sun, K. Fukuda, M. Wada

two VLSI systems, neuron MOS technology has been

Since image data are massive in quantity, an effective

Chapter 3

Fur thermore, a VLSI system that extracts three-utilized in realizing flexible hardware processing.

dimensionality reduction technique is quite essential
in recognition problems. The maximum-likelihood
search VLSI chips we are developing accept image data

Moving Image Recognition Systemin the form of a vector. Therefore we need to generate

T. Shibata, M. Nishiyama, R. Bao
So far we have shown directional edge information

features of the original image. In the representation,

plays an essential role in a variety of still image recog-

human perception of similarity among images must

nition applications. In this project, we are developing

be preser ved in the vector space. A robust image

moving image recognition systems also utilizing direc-

representation technique for recognition has beentional edge information. In the human brain, it is known

developed based on a hardware intensive algorithm.

that edges of various orientations are firstly extracted

An input image either in a binary or grayscale format

from retinal images and then being processed throughis subjected to adaptive spatial filtering to generate

separate pass ways for motion recognition and object

feature maps, which are reduced to a 64-dimension vec-shape recognition. We have followed such a biologi-

tor by "Projected Principal-Edge Distribution (PPED)"

cal principle. As an example, we have developed analgorithm. The representation has been applied toobject tracking system utilizing the edge information to

handwriting pattern recognition and the cephalometricrepresent the object appearance. Our system shows alandmark identification (the clinical practice in ortho-very robust tracking performance for an object moving

dontics in dentistry), to investigate the performance.

under variety of disturbing conditions such as changing

Interestingly, in hand written pattern recognition, it isillumination, confusing busy background, object shape

shown the separation of handwritten overlapping pat-transformation, changing speed, partial occlusion etc. A

terns has been successfully carried out based on therobust ego-motion perception algorithm has also been

representation, although it is a dif ficult problem indeveloped based on the edge information. In order

artificial intelligence. Using a simple template match-

to understand the gesture of a person form motion

ing technique, identification of Sella (pituritary grand),pictures, a vector representation of an instantaneous

Nasion, and Orbitale has been successfully carried out.

motion has been developed. A temporal sequence ofSince the vector formation processing is computation-such vectors is analyzed by Hidden Markov Models

ally ver y expensive, dedicated VLSI chips have been

(HMMs). For this purpose, a new HMM has beendeveloped both in digital CMOS technology and analog

developed which we call Self-Evaluating HMM.

CMOS technology.

With this new model, it is possible for a single Self-

3-1
31

Research in VDEC

a feature vector, well representing the characteristic

Evaluating HMM to judge if an input sequence matches to the model without referring to other models.
Real-Time Moving Image Processing VLSI Systems
T. Shibata, P. Zhao, K. Tsuchiya,

Preliminary experiments of simple gesture recognition
have confirmed the effectiveness of this approach.

Aiming at real time processing of moving images, asaliency catcher chip that detects objects in motion in
non-stationary complicated background sceneries has

VDEC2013E.indb 31

13/07/24 11:47

fabrication methods by cutting-edge technologies and
LSI-MEMS integrated device by submicron-wideideas, and (3) non-destructive profiling method of suchopening deep reactive ion etching technology

surfaces. Top-down applications published in FY 2012

Y. Mita, T. Sawamura, K. Hosaka,include (1-4) in-plane bent thin reflective mirror having

F. Marty (ESIEE, France)

perfect parabolic shape, and (2-3) Brand-new “MEMS-

Chapter 3

Silicon deep nano-fabrication technology of struc-powered” VLSI circuit in combination with real VLSItures having both electron-device-scale (10 µm down

CMOS circuit fabricated by new foundr y system of

to less than 1 µm) lateral resolution and MEMS-scale

VDEC via Phenitec Semiconductor co. such as “High-(more than 40 µm) depth, and application to electron

voltage” handling MEMS-powered circuit out of 5V

devices are developed. VDECʼs EB writer per forms

standard CMOS technology.

lithography and Deep RIE at Takeda Building performs
etching. Our recent performance provides trenches

3-1
32

of 170nm-width and or 15µm-depth. The feature scale

Study on LSI-MEMS integrated pond-skating robot

is ten times smaller in lateral direction while keeping

for energy-autonomous distributed microsystems

DRIE-standard depth as compared to Deep-RIE stan-Y. Mita, S. Morishita, I.Mori, Y. Li,

dard. Based on the technology, several new-concept

A.J. Walton (Univ. of Edinburgh)

devices are appearing such as: (1) a “vertical photo-

As one example of integrated MEMS that is expected

diode” that is made by thermal diffusion on the verti-

to open new research and industrial application fields,

cal wall of Si Deep Reactive Ion Etching (DRIE) andthe authors are trying to show a top-down application

Research in VDEC

showed from 25 ％ to 80 ％ of photocurrent increaseof energy-autonomous distributed microrobots. The

and crosstalk suppression as compared to conventional

research belongs to the “top-down” research category

planar photodiode, (2) “Polarization-sensitive photo-and through the research the team looks for ward to

detector” that shows photocurrent dependence on

provide the “Engineered Nature”; the team does notpolarization angle of incident light due to the submi-

intend to just copy how nature works in implementationcron deep-silicon grating photodiode structure. Studies

level, but to realize with cutting-edge technologies whaton the physical understanding and system application

nature is aiming at in highly-functional level. Recent

are underway.

top-down activities include autonomous distributed
mobile robot: “Pond Skater”, which to date had notbeen realized by any other microsystems group. The

LSI-MEMS integrated device by submicron-wideavailability of a leading low voltage technology at the

opening deep reactive ion etching technology

Scottish Microelectronic Centre (SMC) the University

Y. Mita, T.N. Binh, T. Sawamura, I. Mori, A. Hirakawa,of Edinburgh that could electrically change surfaces

M. Kubota

from hydrophobic to hydrophilic proved to be crucial to

Narrow and deep str uctures such as microholes

achieving this goal as was the previous involvement ofand trenches are playing key roles in modern electro

SMC staff in wireless technology. The major challenge

and mechanical systems. In standard micro fabrication

is propulsion, and it is clear that directly mimicking

technology, patterns are composed of rectangles andthe pond skating insectʼs propulsion mechanism would

vertically transferred to the depth direction, yielding

be problematic. The idea that was developed was tolong-cubic structures. However, just by thinking of lenspropel the device using Electro-Wetting Of Dielectric

shape, one can realize that cubic shape is not neces-(EWOD) to move air bubbles, which had the significant

sarily the optimum shape for all kinds of applications.

advantage that there we no moving mechanical parts,

Hence it can be said that the ideal micro fabrication

which simplified the construction and helped to mini-

technology must be capable of realizing surfaces hav-

mize the weight which was important if the pondskat-

ing arbitral cur vatures that are top-down requested

ing device was to float using surface tension. Based on

by applications. The team aims at acquiring compre-

the worldʼs first wireless pond-skating propulsion, thehensive study on such “arbitral cur vature providing

team is developing VLSI control circuit and integration

micro fabrication technologies” from three aspects: (1)technology for continuous skating. In 2012, fabrication

Top-down concrete applications, (2) Enabling microtechniques such as 3-dimensional shadow mask and

VDEC2013E.indb 32

13/07/24 11:47

spin-out applications such as EWOD droplet operationenergy and stable data retention. Mr. Komeda started

in a deep trench, and Mr. Morishita got his Ph.D bylearning MEMS process from 2012/9/4, and before thethis research.

end of February 2013 he became capable on fabricatingsuch micro latch mechanism in one night. The fabricated device was evaluated by Nanotechnology Platformʼ
s open facility (MSA-500 vibrometer), and operation

able polyimide microactuator

under 25V was confirmed.

Y. Mita, J. Malapert (FEMTO-ST), M.Ataka, H.Fujita

Chapter 3

Smart Blocks II project – Development of UV patten-

In a framework of French national research project(ANR) “Smart BlocksII”, Dr. Julien Malapert stayed in
Mita Lab., to develop a brand-new thermal microactuator array and control circuit. The principle of microac-

Takagi-Takenaka Laborator y(http://www.mosfet.k.u-tokyo.ac.jp/)
Current Research Projects

tuator is thermal bimorph actuator developed by Ataka
et. al; however the process required O2 plasma ashingfor patterning with hardmask, yielding 6 process steps

Ge Metal-Oxide-Semiconductor (MOS) FETs

par layer. To improve process ef ficiency, the teamS. Takagi, M. Takenaka, Rui Zhang, J. Rin,

adopted new material that is photo-sensitive polyimide

Po-Chin Huangfor structure, thus was successful in reducing process

We have conducted the research on high-peformance

step into half of original one. A microactuator array

Ge MOSFETs. We have investigated ECR plasma

was successfully demonstrated with maximum dis-oxidation after depositing Al2O3 on Ge by the ALD toplacement amplitude of 15 µm and cut-off frequency ofform high-quality Ge MOS interface. The high-quality

10 Hz.

Ge MOS interface with EOT of 0.98 nm has been sucafter the ECR post plasma oxidation. Thus, the high-An LSI probing system with CMOS-MEMS
Y. Mita, K.Hosaka, Y.-T. Chen (ITRI), and M.Kubota

per formance Ge nMOSFETs and pMOSFETs with
EOT of 0.98 nm have also been demonstrated. We have

W ith Taiwan Industrial Technology Researchalso shown that the low-temperature plasma oxidation

Institute (ITRI), the team is developing a “MEMS”

can reduce the surface roughness of GeO2/Ge MOS

probe card for electron device testing such as VLSI.

interface, resulting in an increase in the high-Ns mobil-

The originality is to integrate CMOS preprocessing cir-ity. We have also investigated Ge condensation to form

cuit to provide high functionality. In the year 2012, theGe-on-Insulator wafers. It is found that the over oxida-

first year, a free-standing MEMS probe tip array fabri-tion after forming GOI layer can improve hole mobility

cation process that includes “all-dry releasing” is estab-of the GOI layer.

33

Research in VDEC

cessfully demonstrated by using HfO2 deposition

3-1

lished. The team is now evaluating Electro-Opticaldevice that ITRI is developping.
III-V compound semiconductor Metal-OxideSemiconductor (MOS) FET
Design and Development of Micro-Latch Mechanism

S. Takagi, M. Takenaka, N. Taoka, M. Yokoyama,

for Low-Power and Long-Life MEMS Memory

S.H. Kim, Chih-Yu Chang

Y. Mita, K. Komeda, M. Kubota, A. Tixier-Mita

VDEC2013E.indb 33

We have conducted the research on high-per for-A low-power and long-life MEMS memor y having

mance III-V MOSFETs. We have successfully dem-

data retention time over 1,000 years, write power under

onstrated Ni-InGaAs metal S/D self-aligned InGaAs

pico-Joule, and zero power for data retention. One of

MOSFETs on the III-V-OI wafer fabricated by the direct

the application scenarios is cumulative hazard (suchwafer bonding. The well-behaved transistor operation

as total exposure to radioactivity and or chemicals)has been obtained even scaling the gate length down tomemory. The proposed multi-level memory stores the

55 nm. We have also demonstrated that Ni-GaSb alloy

information in terms of mechanical energy stored incan be formed by direct reaction of Ni and GaSb andthe MEMS spring that may yield low-power writing

can work well as a metal S/D. The Ni-GaSb metal S/D

13/07/24 11:47

self-aligned GaSb pMOSFET have been demonstrated

also been investigated. We have found that plasma post-

for the first time.

nitridation can improve interface traps density of the
SiGe MOS interface by one order of magnitude.

Tunnel FET

Chapter 3

S. Takagi, M. Takenaka, M. Kim, M. Noguchi
For low-power application, tunnel FET, which can
exhibit steep subthreshold slope have been investigat-

III-V CMOS photonics
S. Takagi, M. Takenaka, Y. Chen, Y. Ikku,
M. Kuramochi

ed. We have developed Zn diffusion from Spin-on-Glass

High-per formance electronic-photonic integrated(SOG) for forming high-quality junction, and success-circuits using III-V-OI wafer have been investigated. An

fully demonstrated lateral InGaAs TFET exhibiting a

InGaAsP photonic-wire optical switch driven by current

subthreshold slope of approximately 60 mV/dec.

injection has been demonstrated for the first time. The
InGaAsP optical switch exhibited 1/10 time drive current as compared with Si owing to the large free-carrier

Si CMOS photonics

effect in InGaAsP.

S. Takagi, M. Takenaka, Y. Kim, J. Han, J. Kang
High-sensitivity Ge photodetectors (PDs) has been
investigated. It is found that GeO2 surface passivation
formed by plasma post-oxidation can reduce the sur-

3-1
34

Graphene CMOS photonics
S. Takagi, M. Takenaka, T. Kayouda

Research in VDEC

face leakage current of MSM Ge photodetectors by one

Graphene-based photonic devices have been inves-order of magnitude. We have also investigated SiGe

tigated. For realizing Graphene optical modulators, we

optical modulators. We have numerically shown thathave investigated graphene-gate-metal MOS capacitors,

lateral PIN-junction SiGe optical modulator exhibits

revealing that the chemical potential in graphene canmore than 3 times higher modulation efficiency thanbe modulated up to 0.5 eV. Thus, we can show the feasi-

Si. SiGe MOS interfaces for modulator application havebility of the graphene optical modulators.

VDEC2013E.indb 34

13/07/24 11:47

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の 2012 年度活動報告をお送りします．
2012 年度は VDEC にとっていくつかの面で節目の年となりました．まず東京大学内のことですが，国立大学の法人化後，すべての部局は存続の是非を問う 学内評価 を受けることになりました．2012 年度は VDEC もこの評価を受けるべく，VDEC ユーザをふくむ多くの方々から支援のレターを頂きました．これらの支援のレターや助言とともに
VDEC の活動の記録を学内の審査委員会に提出し，本年 2 月に総長からの活動継続の判定を受け取りました．これは多くの方々の VDEC への支援と期待の賜であると感謝しています．
次に VDEC チップ試作事業の面でも大きな節目の年となりました．VDEC は 我が国の LSI 設計技術の高度 を目的に 1996 年に発足したものですが，チップ試作では主に国内の半導体製造会社に製造委託を行ってきました．しかし半導体産業界の再編の結果，40 nm や 65 nmCMOS の国内シャトルサービスが活動を停止し，VDEC のチップ試作の継続が困難となりました．40 nm はすでに終了し，65 nm も本年夏の試作を持って終了となる予定です．半導体業界が我が国独自の技術として 40 nm から先の技術開発を諦めたことは，VDEC にとっても残念な状況です．このような経緯
から VDEC のチップ試作メニューは，教育用の確立された 0.8 umCMOS（オンセミコンダクタ），広い応用範囲をもつ
0.18 umCMOS（ローム）を残すだけとなり，最先端チップ試作の道が閉ざされる結果となりました．VDEC としてはこの状況を打開するため半導体理工学研究センター（STARC）と議論を繰り返し，28 nmFDSOI/CMOS（ST マイクロエ
レクトロニクス）を利用した設計環境を確立することといたしました．今年度は設計技術環境を整えるために STARCからの支援をもとにテストランを行っており，次年度からは一般の大学ユーザに対して試作の機会を提供していきた
いと計画しているところです．改めて STARC ならびに半導体産業界からの支援に対し御礼申し上げる次第です．
一方，すでに VDEC では MEMS をターゲットとした SOI/CMOS（フェニテック）の試作を検討してきましたが，本年より正式に一般からの応募を受け付けることとしました．これは大面積のチップを提供するものですが，MEMS のためのポストプロセスには各ユーザのラボや VDEC のクリーンルーム施設等を用いるものです．VDEC のクリーンルーム施設を一般に公開する仕組みとして，文科省の支援を受けた ナノテクプラットフォーム 事業をすでに開始しています．これに関連し 2012 年度補正予算により，一部のクリーンルーム設備や，先端計測装置の更新が措置されつつあります．
㈱アドバンテストからの寄付研究部門（D2T：Design-to-Test）では，昨年 12 月 11 日に第 7 回の定例シンポジウムを開催しました． LSI の先端テスト技術 に関する内外からの講師を招き，大変多くの方々の参加を得て盛大に開催することができました．また本年 10 月には第 8 回の定例シンポジウムを開催予定です．㈱アドバンテストからの継続的支援に対し心から感謝申し上げます．
我が国の半導体技術は重大な転換点に立っていますが，半導体技術が未来社会の基盤技術であることには疑いありません．VDEC は設立理念に基づき「実践的チップ設計・試作を通じた学生教育と研究者育成」に今後ともたゆまず努
力する所存です．引き続き皆様からのご支援ご支持をお願い申し上げます．
2013 年 6 月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

VDEC2013J.indb 35

浅 田 邦 博13/07/24 11:51

第1章

VDEC 事業の紹介と平成 24 年度事業報告
1. 1

VDEC の活動概況

東京大学大規模集積システム設計教育研究センター（VDEC）は，平成 8 年の発足以来『LSI 教育情報の発信

究室内で拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエアのリガーとなって最新の CAD 利用技術が全国的に広がる

第 章

36

1

技術伝承

され，VDEC 主催のセミナーがト

整備』，『VLSI チップ試作支援』を 3 つの柱として，円ことを期待している（1. 3 章参照）．また，各社のツール

滑な運営を目指した事業を展開した．図 1. 1. 1 に示す

チェインが複雑化し導入しているツールを十分に使いこ

VDEC の活動内容に基づき，以下に平成 24 年度の概要

なすことが困難となっているという現状を鑑み，各ツーを報告する．

ルベンダーの推奨するツールチェインに関する講演会もVDEC の使命は全国の国公私立大学および高専の LSI

1-1

校での遠隔受講としている．VDEC としては各ユーザ研

ツールセミナーの開催に合わせる形で実施した．

設計研究・教育を高度化し，産業界に対しても優秀な

LSI 設計フローセミナーは LSI 設計の基本概念教育とLSI 設計技術者を数多く送り出すことである．VDEC の複数の CAD ツールを連携する実用的設計例の体験教育

発足より 16 年経過し，各大学における CAD ソフトウである．この目的で VDEC では社会人のリフレッシュエアの利用技術教育や LSI 設計・設計フローに関する教

教育プログラムと兼ねて LSI 設計教育セミナーを年 1 回

育の充実が図られている．その一方で，先端の LSI 設計（12 月〜 1 月）開催している．このコースは，参加者かアナログ設計コース ， RF 設計コー

技術およびそれに対応する CAD ソフトウエアは一層複らの要望の多い

雑化し続けている．そのため，CAD ツールの導入に際

ス の 2 コースに加え平成 24 年から MEMS 設計コース

しては，CAD ベンダーから講師を招いてのセミナーのの実施を行った．いずれも演習を伴う体験教育コースで開催を継続しており，参加者の利便を図るために平成あり，主要大学の経験豊かな教官を講師に招いて実施し21 年度より東京での開催と同時に映像配信による拠点ている．加えて各プロセスに特化した設計フローに関す

ＶＤＥＣ事業の紹介と平成 年度事業報告24

図 1. 1. 1

VDEC2013J.indb 36

VDEC の活動内容

13/07/24 11:51

るセミナー VDEC 環境におけるトランジスタレベル設

きたメールグループの情報が VDEC の WEB 上で認証さ計講習会 ， VDEC EDA 環境におけるデジタル設計手れた VDEC ユーザへ公開され，教育上の資産として残法講習会 を大学における設計者に向けて実施している．

していく仕組みになっている．ぜひこの仕組みを活用す

これらセミナーに加えて VDEC では年 1 回，若手教ることで問題解決の一助としていただきたい（図 1. 1. 2）．

官と学生を中心とした VDEC デザイナー・フォーラム

VLSI チ ッ プ 試 作 支 援 に 関 し て は， ロ ー ム 0.18μmを開催している．これはワークショップ形式の会合であCMOS，eShuttle 65 nm CMOS 試作に加え，経済産業

り，企業・大学からの招待講演に交えて，参加者が設計

省 -STARC によるプロジェクトの一環として，40 nm

事例を持ち寄ってその成功談，失敗談を交換する．これ

CMOS 試作を行った．工場移管に伴い 2011 年 9 月のから設計を始めたいと考えている学生・教官もここでさ試作をもって終了することになったオンセミ 1.2μm

まざまなノウハウを得ることができる．特に平成 23 年

CMOS の 後 継 と し て， オ ン セ ミ - 三 洋 半 導 体 0.8μm

度から，VDEC 活動における表彰として「IEEE SSCS

CMOS 試作のテストランを実施した．

Japan Chapter VDEC Design Award」の最終審査・表彰

平成 20 年 10 月に設置されたアドバンテスト社から寄を VDEC デザイナー・フォーラムの場で行っており，

付部門「Design To Test (D2T）」では，LSI のテストに

平成 24 年は，優秀賞 1 件（広島大学十河君），優秀賞 5

関する教育の充実とともに，設計とテストの架け橋を目件（慶応大学伊澤さん，京都大学イスマル君，広島大学

指した研究が進められている．これまでの活動を振り返佐々木君，東京大学 Devlin 君，奈良先端科学技術大学

ると，VDEC 発足以来の活動の中で LSI 設計文化が根付岩間君）に授与している．

いた研究室や大学ではすでに活発な設計研究・教育が進このようなセミナー，フォーラムを通じた教育システ

行している．図 1. 1. 3 に VDEC を利用した研究成果のムにより LSI 設計の基本的項目を学習できるようになっ指標として，VDEC に関係する発表文件数の推移を示ているが，それでも実際の LSI 設計の場面では， さます．単純に比較はできないが発表文献の数は増加傾向にざまな困難に直面することが多い．初心者にとってはあり，VDEC 発足以来，集積回路に関係する研究が活性

CAD ソフトウエアのセットアップは最大の問題である．

化されていることが確認できる．
図 1. 1. 4 に VDEC に関係する発表文献の VDEC ファ

でとまどうことも多い．このようシリティー利用状況を示す．論文執筆にあたり CAD ソ

な場合に力を発揮するものが VDEC メールグループでフトウエアが幅広く利用されていることが確認できる．

ある．VDEC ユーザは VDEC のホームページから CAD

CAD ソフトウエアはチップ設計だけでなくチップ試作

メールグループや試作技術対応のユーザグループに登録の準備段階で利用される場合が多いため，研究の基本アすることができ，そこに直面する疑問点を投稿し，助け

イデアを実証するツールとしての貢献度も大きい．まを求めることができる．メールグループの登録ユーザはた，研究論文には最先端のプロセステクノロジが好んでなエラーメッセージ

それに回答する義務を負っているわけではないが，ほと利用される傾向にあり世界的には 32 nm CMOS，22 nm

んどの場合，数時間から数日以内に経験豊かなユーザか

CMOS による設計事例報告が増加しており，VDEC にらの支援を得ることができる．また，今まで蓄積されておいても最先端プロセステクノロジメニューの充実をは

37

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

難解

第 章

セットアップの後も CAD ソフトウエアが発する

1-1

24

図 1. 1. 2

VDEC2013J.indb 37

VDEC メーリングリストの過去記事

13/07/24 11:51

かっていきたい．加えて，More than Moore が叫ばれてターや FIB 加工装置，EB 描画装置などが研究目的に幅おり，MEMS 混載 CMOS メニューなどの充実を図って広く利用されることを期待する．

いきたい．そのほかのファシリティーとして，LSI テス

図 1. 1. 3

VDEC を利用した発表文献数の推移

1-1
第 章

38

1

ＶＤＥＣ事業の紹介と平成 年度事業報告24

図 1. 1. 4

VDEC2013J.indb 38

VDEC ファシリティー利用状況

13/07/24 11:51

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエアており，全国の国・公・私立大学・高専において教育・は，平成 21 年度は表 1. 2. 1 に示すツール群を全国の大研究目的に限り利用できるようになっている．

学に提供している．CAD ソフトウエアの利用は，図 1. 2. 1

VDEC の CAD の利用，および「1. 3 章」のチップ試に示す全国地域拠点校 10 箇所にライセンスサーバを設作の利用のためには，あらかじめユーザ登録が必要と置し，全国各大学の利用者が手許の計算機にインストー

なっているが，これまで VDEC に利用登録をしている

ルした CAD ソフトウエアを，最寄のライセンスサーバ（a）全国教官数および（b）その所属する大学数および（c）において認証を行うことで，ネットワークを利用した運CAD の利用申請があった研究室（教官）数の推移は図

用形態となっている．ライセンス数は CAD の項目ごと

1. 2. 2 の通りである．

に 100 から 1000 程度のフローティングライセンスとなっ

表 1. 2. 1導入された CAD システム
用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ
ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出

Cadence Design Systems, Inc.

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成， Synopsys, Inc.
テスト生成．マクロセルを含むセルベースの配置配線設計とバックアノテーション，回路シミュレー
ション，デバイスシミュレーション

1-2
39

第 章

名称

1
レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション，

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システ
ムの設計，検証

Agilent Technologies

Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

Laker, Verdi

レイアウトエディタ，デバッガ

Springsoft Inc.

ＶＤＥＣ事業の紹介と平成 年度事業報告

VDEC2013J.indb 39

Mentor 社設計ツール

24

13/07/24 11:51

図 1. 2. 1

全国地域拠点校

1-2
第 章

40

1

ＶＤＥＣ事業の紹介と平成 年度事業報告（a）利用登録教官数（c）CAD 申し込み研究室数（b）利用登録大学・高専数（d）CAD 申し込み数24

図 1. 2. 2

VDEC2013J.indb 40

ユーザ登録数および CAD 申込数の推移

13/07/24 11:51

1. 3 VLSI チップ試作
1. 3. 1VLSI チップ試作の推移

ス CMP を介して ST マイクロ社 FD-SOI 28 nm CMOS
試作を開始することとなっている．

図 1. 3. 1 は，VDEC および，それに先行して行われた

図 1. 3. 1(a）は設計されたチップ品種数を示す．図中

パイロットプロジェクトでのチップ試作数の推移を示しの棒グラフは，試作品種数の順調な増加を表しており，たものである．

VLSI 試作研究・教育に直接的に係わった学生数を表し

VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリは NEL社の CMOS 0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度（1996
年 度 ）の VDEC 発 足 後， 日 本 モ ト ロ ー ラ 社 の CMOS
1.2μm
（平成 11 年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成 9 年度からはローム社の CMOS 0.6μm が加わった．さらに平成 10 年度には日立製作所の CMOS 0.35μm，平成 11 年度にはローム
社 0.35μm がそれぞれ加わった．また，IP 開発プロジェ
クトの一環として STARC 0.13μm の試作を行った．平成 13 年度から，日立製作所の CMOS 0.18μm のサービスを実施している．平成 14 年度は，広島大学岩田先生の主導の下に，VDEC と MOSIS の協力による試作サー（a）設計チップ品種数

第 章

41

ビスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供

1

NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μm SiGeBi CMOS のテスト試作を実施した．
（b）設計チップ面積

セスの検討を平成 19 年度から開始し，平成 20 年度に
eShuttle 社の 65 nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体
回路アーキテクチャ実用化支援事業」の一環として，ル

ＶＤＥＣ事業の紹介と平成 年度事業報告するものである．さらに，
東京大学柴田先生主導の元に，

平成 19 年度で終了した 90 nm CMOS の後継の先端プロ

1-3

24

ネサスエレクトロニクス社の 40 nm CMOS による試作も開始した．一方で平成 23 年 9 月試作をもって CMOS
1.2μm を終了することとなったほか，
平成 24 年度をもってルネサスエレクトロニクス社の 40 nm CMOS 試作が終了，平成 25 年 8 月シャトルをもって eShuttle 社の65 nm CMOS 試作が終了することとなっている．CMOS
1.2μm の後継として，オンセミー三洋半導体製造社の協力により平成 24 年 10 月に CMOS 0.8μm のテスト試作を実施し，
平成 25 年度から定常試作とすることになっている．最先端試作としては，平成 25 年度からフラン

VDEC2013J.indb 41（c）規格化した設計チップ面積
図 1. 3. 1チップ試作数・面積推移

13/07/24 11:51

ているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，平成 14 年度に減少しているが，これはROHM 社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移
しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成 18 年度に 0.35μm が終了し，平成 19 年度以降 0.18μm への移行したことにより，試作数が 130 品種程度減少し，さらに平成 19 年度に ASPLA 90 nm CMOS 試作が終了し，
eShuttle 65 nm CMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも

図 1. 3. 2 VDEC チップ試作参加教員数・大学数の推移とその累計重なり，試作面積が大幅に減少する結果となっている．

大学数の推移およびその累計を示す．また，チップ試作

図 1. 3. 1(b）に設計されたチップ面積を示す．一方設計量に必要な設計規則などの，試作会社固有の機密情報にアの指標として，図 1. 3. 1(c）に試作面積をそれぞれの試作

クセスするための「機密保持契約」締結教員数は，ロープロセスにおける特性寸法で規格化した，規格化試作面

ムの 0.18 um プロセスが 240 名，
eShuttle 65 nm が 72 名，

積の傾向も併せて示す．こちらはまだ増加し続けている

ルネサス 40 nm が 19 名となっている．

ことから，プロセスの微細化に伴うチップ当たりおよび

1-3
第 章

42

面積当たりの設計工数の増大が試作数，試作面積の減少

1. 3. 2

平成 24 年度は，表 1. 3. 1 に示す日程でチップ試作を主要因になっていることが考えられる．
また，図 1. 3. 2 にこれまでに試作に参加した教員数，

平成 24 年度チップ試作概況

行った．チップ試作の参加者・試作の内容は，第 2 章の

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

表 1. 3. 1

平成 24 年度チップ試作日程● CMOS 0.8 um（オンセミコンダクター三洋半導体製造）

試作申込締切設計締切

納品・試作完了

2012/10/15

2013/ 1/29

試作申込締切設計締切

納品・試作完了

平成 23 年度第 5 回

2011/11/21

2012/ 2/13

2012/ 6/ 5

平成 24 年度第 1 回

2012/ 3/ 5

2012/ 5/28

2012/ 9/ 6

平成 24 年度
● CMOS 0.18 um（ローム）24

平成 24 年度第 2 回

2012/ 5/ 1

2012/ 7/23

2012/11/ 9

平成 24 年度第 3 回

2012/ 6/18

2012/ 9/10

2012/12/18

平成 24 年度第 4 回

2012/ 8/27

2012/11/19

2013/ 2/27

平成 24 年度第 5 回

2012/11/19

2013/ 2/12

2013/ 6/ 3（予定）

試作申込締切設計締切

納品・試作完了

2012/ 2/15

2012/ 3/28

2012/ 8/ 1

2012/ 7/25

2012/11/24● CMOS 65 nm（eShuttle/STARC）

平成 24 年 4 月シャトル
平成 24 年 8 月シャトル
平成 24 年 10 月シャトル

2012/ 8/22

2012/10/ 3

2013/ 1/22

平成 24 年 12 月シャトル

2012/10/17

2012/11/28

2013/ 4/13

設計締切

納品・試作完了

2012/ 9/24

2012/12/26

8 月シャトルは経済産業省 /STARC の国プロ試作として実施．
● CMOS 40nm（Renesas/STARC）

試作申込締切平成 23 年 10 月シャトル

VDEC2013J.indb 42

13/07/24 11:51

ルを利用して，平成 8 年度から順次ライブラリ整備事業

チップ試作報告を参照されたい．

1. 3. 3ライブラリ・設計フロー整備状況を行ってきている．平成 21 年度にはアナログ設計向けの設計キット（PDK）の構築をローム 0.18 um CMOS 向VDEC におけるチップ試作（主にディジタル LSI 試作）けに行った．現状では，VDEC における各プロセスの試では，設計ライブラリの整備が重要である．VDEC では，作において，利用可能なライブラリは表 1. 3. 2 に示すと

VDEC 提供 CAD ソフトウエア中のライブラリ生成ツー

おりとなっている．

表 1. 3. 2

VDEC で利用可能なライブラリ

プロセス

名称

作成者

内容

ローム
0.18μm

ローム提供ライブラリ

ローム提供
スタンダードセル，IO
セル，RAM（セルはす
べてブラックボックス）（CDROM にて配布）

・Synopsys 用論理合成ライブラリ

京大ライブラリ

状況・VerilogXL 用シミュレーションライブラリ
・配置配線用 LEF/DEF ファイル・Synopsys 用論理合成ライブラリ

京都大学小野寺研究室

・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ
・Cadence RTL Compiler 用論理合成ライブラリ

東大ライブラリ
ライブラリ情報は京都大学小野寺研究室，東大
VDEC にてフロー構築

・VerilogXL 用シミュレーションライブラリ

PDK

東京大学 VDEC

IC6.1 向け PDK

43

第 章

・Cadence Encounter 用配置配線ライブラリ

1-3

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

24

VDEC2013J.indb 43

13/07/24 11:51

1. 4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができな

間，に加え，VDEC EDA 環境におけるトランジスタレ

い存在である．平成 24 年度にも，CAD 利用のための技

ベル設計手法講習会・VDEC EDA 環境におけるトラン術セミナー，社会人のためのリフレッシュセミナー，若ジスタレベル設計手法講習会・VDEC 環境におけるデ手教官・学生のためのデザイナーズフォーラム等のセミ

ジタル LSI 測定講習会を VDEC 教員が講師となり開催

ナー，フォーラムを企画，実施した．

した．各コースに 40 名までの教員・学生の受講があり，【CAD 利用のための技術セミナー】

各ツールの使用方法や VDEC ライブラリを用いた VLSI
設計フローを修得している．また 3 月には上級者を対象

CAD 利用のための技術セミナーでは，VDEC で使用とした CAD 技術セミナーとして Cadence 5 種・5 日間，可能な Cadence，Synopsys，Agilent など CAD ベンダー

Synopsys 4 種・4 日間，Agilent 1 種・1 日間行った（表のそれぞれの CAD ツールの操作方法等を各ツールベン

1. 4. 1）．これら CAD 技術セミナーへの参加要望は非常ダーから講師を派遣していただき講習を行っている．まに大きく，これは CAD 技術セミナーに対する需要が依た，VDEC 環境での設計フローに関する講習も VDEC

然として大きなことを表しており，VDEC はこの状況にスタッフで実施している．平成 24 年度は，8 月と 9 月

対応し，大規模な CAD 技術セミナー開催の仕組みの整に初心者を対象とした第 1 回の CAD 利用のための技術備を行ってきた．従来，東大もしくは VDEC 拠点校でセミナーを東京大学 VDEC で実施した．この技術セミの開催であったが，今年度からは東大で開催し，それをナーでは，Cadence のツールを 4 種・5 日間，Synopsys

VDEC 拠点校へストリーミング配信を行い，各拠点校でツールを 4 種・5 日間，Agilent のツールを 1 種・2 日も CAD 講習会の受講か可能となっている．

1-4
第 章

44

1

表 1. 4. 1

平成 23 年度 CAD 技術セミナー開催状況

ＶＤＥＣ事業の紹介と平成 年度事業報告

開催時期

講習項目

開催場所

参加人数

2012/8/2

Synopsys Raphael 講習会

東京大学

5

2012/8/2

Synopsys Raphael 講習会

東北大学

2

2012/8/2

Synopsys Raphael 講習会

広島大学

1

2012/8/6-7

Cadence SoC Encounter 講習会

東京大学

10

2012/8/6-7

Cadence SoC Encounter 講習会

東北大学

3

2012/8/6-7

Cadence SoC Encounter 講習会

金沢大学

1

2012/8/6-7

Cadence SoC Encounter 講習会

広島大学

1

2012/8/8

Cadence LowPower Flow FrontEnd 講習会

東京大学

10

2012/8/8

Cadence LowPower Flow FrontEnd 講習会

東北大学

4

2012/8/8

Cadence LowPower Flow FrontEnd 講習会

広島大学

2

2012/8/8

Cadence LowPower Flow FrontEnd 講習会

近畿大学

7

2012/8/9

Cadence LowPower Flow BackEnd 講習会

東京大学

11

2012/8/9

Cadence LowPower Flow BackEnd 講習会

東北大学

4

2012/8/9

Cadence LowPower Flow BackEnd 講習会

広島大学

2

2012/8/22

VDEC T2000 講習会

東京大学

3

2012/8/23

Synopsys DesignCompiler 講習会

東京大学

17

24

VDEC2013J.indb 44

13/07/24 11:51

大阪大学

10

2012/8/23

Synopsys DesignCompiler 講習会

広島大学

1

2012/8/23

Synopsys DesignCompiler 講習会

近畿大学

10

2012/8/23

Synopsys PowerCompiler 講習会

東京大学

14

2012/8/23

Synopsys PowerCompiler 講習会

大阪大学

8

2012/8/23

Synopsys PowerCompiler 講習会

広島大学

1

2012/8/23

Synopsys PowerCompiler 講習会

近畿大学

9

2012/9/3

Synopsys VCS+co-Sim 講習会

東京大学

7

2012/9/3

Synopsys VCS+co-Sim 講習会

大阪大学

3

2012/9/3

Synopsys VCS+co-Sim 講習会

広島大学

1

2012/9/3

Synopsys VCS+co-Sim 講習会

近畿大学

9

2012/9/4-5

VDEC 環境におけるトランジスタレベル設計講習会

東京大学

19

2012/9/6-7

VDEC EDA 環境におけるデジタル設計講習会

東京大学

17

2012/9/19

Cadence CtoS 講習会

東京大学

8

2012/9/19

Cadence CtoS 講習会

東北大学

1

2012/9/19

Cadence CtoS 講習会

広島大学

1

2012/9/21

Agilent GoldenGate 講習会

東京大学

6

2013/03/06

Cadence Spectre 基礎講習会

東京大学

12

2013/03/06

Cadence Spectre 基礎講習会

東北大学

2

2013/03/06

Cadence Spectre 基礎講習会

北海道大学

7

2013/03/06

Cadence Spectre 基礎講習会

宮崎大学

11

2013/03/07

Cadence Spectre-RF/APS-RF 講習会

東京大学

9

2013/03/07

Cadence Spectre-RF/APS-RF 講習会

東北大学

3

2013/03/08

Agilent EMPro 講習会

東京大学

10

2013/03/08

Agilent EMPro 講習会

金沢大学

1

2013/03/11

Cadence Virtuoso Workshop F/E 講習会

東京大学

14

2013/03/11

Cadence Virtuoso Workshop F/E 講習会

東北大学

2

2013/03/11

Cadence Virtuoso Workshop F/E 講習会

北海道大学

6

2013/03/11

Cadence Virtuoso Workshop F/E 講習会

広島大学

5

2013/03/11

Cadence Virtuoso Workshop F/E 講習会

宮崎大学

5

1-4
45

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

Synopsys DesignCompiler 講習会

第 章

2012/8/23

24

VDEC2013J.indb 45

13/07/24 11:51

1-4
第 章

46

1

ＶＤＥＣ事業の紹介と平成 年度事業報告24

2013/03/12

Cadence Virtuoso Workshop B/E 講習会

東京大学

15

2013/03/12

Cadence Virtuoso Workshop B/E 講習会

東北大学

3

2013/03/12

Cadence Virtuoso Workshop B/E 講習会

北海道大学

6

2013/03/12

Cadence Virtuoso Workshop B/E 講習会

広島大学

5

2013/03/13

Synopsys HSPICE ベーシックコース講習会

東京大学

20

2013/03/13

Synopsys HSPICE ベーシックコース講習会

東北大学

5

2013/03/13

Synopsys HSPICE ベーシックコース講習会

金沢大学

2

2013/03/13

Synopsys HSPICE ベーシックコース講習会

北海道大学

5

2013/03/13

Synopsys HSPICE ベーシックコース講習会

大阪大学

6

2013/03/13

Synopsys HSPICE ベーシックコース講習会

広島大学

7

2013/03/14

Synopsys HSPICE アドバンストコース講習会

東京大学

23

2013/03/14

Synopsys HSPICE アドバンストコース講習会

東北大学

2

2013/03/14

Synopsys HSPICE アドバンストコース講習会

金沢大学

1

2013/03/14

Synopsys HSPICE アドバンストコース講習会

北海道大学

4

2013/03/14

Synopsys HSPICE アドバンストコース講習会

大阪大学

4

2013/03/14

Synopsys HSPICE アドバンストコース講習会

広島大学

2

2013/03/15

Synopsys Sentaurus Basic 講習会

東京大学

5

2013/03/15

Synopsys Sentaurus Basic 講習会

東北大学

8

2013/03/15

Synopsys Sentaurus Basic 講習会

大阪大学

4

2013/03/15

Synopsys Sentaurus Basic 講習会

広島大学

8

2013/03/18

Synopsys NanoTime(XA）講習会

東京大学

4

2013/03/18

Synopsys NanoTime(XA）講習会

東北大学

1

2013/03/18

Synopsys NanoTime(XA）講習会

金沢大学

1

2013/03/19

Cadence AMS Designer 講習会

東京大学

10

2013/03/19

Cadence AMS Designer 講習会

金沢大学

1

2013/03/25

CTS テスタ講習会

東京大学

7

VDEC2013J.indb 46

13/07/24 11:51

【社会人のためのリフレッシュセミナー】
平成 24 年度 12 月，1 月には，平成 23 年度に引き続き，集積回路産業に携わる職業人を対象にリフレッシュ教育

半導体理工学研究センター（STARC），日本応用物理学会，情報処理学会，電気学会，電子情報通信学会の協賛をあわせて得ることができ，大変効果的で有意義なセミナーとなった．

として VLSI 設計に関する最新かつ高度の知識・技術の本年度は VLSI 設計に関する 2 つのコース，コース習得を目的として，社会人向けの「VLSI 設計リフレッ

R：CMOS-RF 集 積 回 路 設 計 と 演 習（12/25 〜 12/27 実

シュセミナー」を拠点大学教官および企業の第一線の設施），コース A：アナログ集積回路設計と演習（1/15 〜

計者を講師に招き開催した（表 1. 4. 2）．

1/17 実施）に加え，新規にコース M：MEMS 設計と演

このセミナーは主に社会人を対象として，演習を伴う

習（1/7-1/8）を開催した．講師として大学・企業の集積

最新の VLSI 設計技術の実践的教育を行うもので，平成

回路研究・教育に携わる教官や研究者 7 名を招聘し，10 年度に文部省専門教育課の支援のもとでスタートし

VLSI 設計に関する講義や最新の CAD ツールを使用した

たが，今年度は（財）電気電子情報振興財団の協力（共催）

実習をはじめ，最先端の VLSI 設計技術の紹介を行った．

を得，また文部省高等教育局専門教育課，日本電子機械

参加者はコース R，A，M それぞれ 7 名，20 名，7 名で協会（EIAJ），システム LSI 開発支援センター（VSAC）
，

あった．

1-4
第 章

47

1

表 1. 4. 2

リフレッシュ教育会場風景（東大 VDEC セミナー室）

リフレッシュセミナー開催状況

コース A：アナログ集積回路設計と演習（3 日間）

回路設計，回路シミュレーション
アナログ集積回路の特徴と役割
レイアウト設計，検証（DRC, LVS)
杉本泰博（中央大学），小野寺秀俊（京都大学），小谷光司（東北大学）

コース R：CMOS-RF 集積回路設計と演習（3 日間）ＶＤＥＣ事業の紹介と平成 年度事業報告

図 1. 4. 1

24

基礎，分布定数回路
RF CMOS 回路の基礎
RF オンウェハ測定松岡俊匡（大阪大学），藤島実（東京大学）

コース M：MEMS 設計と演習（2 日間）

MEMS の基礎 1: 作製法
MEMS の基礎 2: 動作原理
機構設計
レイアウト設計
三田吉郎（東京大学）

VDEC2013J.indb 47

13/07/24 11:51

【若手教官・学生のためのデザイナーズフォーラム】に於ける設計環境の構築法など，通常の研究会や学会などでは得ることのできない情報を共有し，大学または研学生および若手教官を対象とした VDEC LSI デザイ

究室の枠を越えて研究者が連携を深めることを目的としナーフォーラム（VDEC LSI Designers Forum）を開催している．今年は，STARC の「STARC/ 次世代半導体技ている．VDEC LSI デザイナーフォーラムは，LSI 設計

術回路構成実用化支援事業成果報告会」との連続開催と者が，互いの研究成果だけではなく，チップ設計で苦労するべく，8 月に東大武田ホールで開催された．50 人のした点，失敗事例と解決策，CAD 業界の裏話，研究室参加者が集まる盛況であった．

表 1. 4. 3

平成 24 年度デザイナーズフォーラムプログラム

8/26（日） VDEC デザイナーズフォーラム
12:00-12:30

会場受付

12:30-12:40

開会の挨拶

12:40-13:40

VDEC 基調講演 （VDEC 客員教授

14:00-17:30

VDEC デザインアワード発表会

古山透氏）

（休憩）
18:30-18:45
19:00

1-4

VDEC デザインアワード表彰式
Ph.D. 企画セッション & 親睦会 & ポスターセッション

8/27（月） 次世代回路構成実用化支援事業成果報告会
09:30-12:00

次世代回路構成実用化支援事業成果報告会 1（昼食）

1

13:10-17:30

次世代回路構成実用化支援事業成果報告会 2

ＶＤＥＣ事業の紹介と平成 年度事業報告

第 章

48

17:40-19:20

交流会 （武田ホール ：ホワイエ）

24

VDEC2013J.indb 48

13/07/24 11:51

1. 5装置の整備・運用・利用公開

VDEC では，大型装置公開すなわち，1 研究室では取加したことで，さらに多くのユーザーに対する支援体制

得・維持管理が困難な装置を VDEC で代表して管理し，を整備することができた．（ナノテクノロジー・プラッ

ユーザーは無償または廉価に利用するというスキーム

トフォームについては 1. 8 節を参照いただきたい．）集束を，「CAD」「LSI マルチチップ」「テスト」とならぶ 4

イオンビーム加工装置は，限られたスタッフのなかで，本柱の一つとして継続的に運用している．表 1. 5. 1 に装できるだけ多く利用機会を設けたいという思想から，免置の一覧と利用公開の状況を示す．装置は VLSI 用大型許を持っている人間から一定期間装置利用法を習得し，テスターと，その他若干のプロセス装置とに大別でき，試験に合格したのち利用資格を与える「徒弟免許制度」

テスターは武田先端知ビル 1F，プロセス装置は武田地を考案し，試験運用を行っている．

下クリーンルームにある．平成 16 年度に株式会社アド

公開されている装置に関しては，セミナーの受講者にバンテストより最新鋭のテスター（T2000）と電子線描

対して利用者資格を認定し，利用は，利用者資格を有す

画装置（F5112+VD01）とが寄附された．電子線描画装置

る者もしくはその同伴の場合による利用を原則としていの平成 24 年 4 月〜 25 年 3 月の利用実績は，合計 1,882

る．必要に応じ，VDEC の職員などが対応することで，枚（月平均 157 枚）の描画であった．平成 24 年度より文利用を認める場合もあるので，個別に相談いただきたい．

部科学省「ナノテクノロジー・プラットフォーム」に参

表 1. 5. 1

装置一覧および利用公開状況
装置名

説明

利用公開状況

連絡先

ロジック LSI
テストシス
テムいEB テスター :IDS10000

動作状態におけるチップ表面の電位を観測することで動作・不良解析を行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテスト
を行える．

公開中

equipment@
vdec.u-tokyo.ac.jp

LSI テスター ：HP8300384 ピン，1 GHz までのデジタル回路のテスト
を行える．

公開中

HP83000@
vdec.u-tokyo.ac.jp

LSI テスター ：ADVANTEST T2000

256 ピン，512 MHz までのデジタル回路のテストを行える．アナログオプションを整備中．

試験公開中

equipment@
vdec.u-tokyo.ac.jp

回路修正用 FIB:IDSP2X

LSI パターンの設計ミス等による配線ショート，
オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能

公開中

IDSP2X@
vdec.u-tokyo.ac.jp

オートプローバ :PM-90-A

ウエハ上での LSI の動作検証を行うためのオー
トプローバ．上述の LSI テスターとドッキングして使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブカードを備えている

希望に応じ
利用可能

equipment@
vdec.u-tokyo.ac.jp

アナログ・RF 測定
装置一式 : HP4156B,
HP4284, etc

DC パラメータ測定，容量測定，ネットワーク
アナライザ，スペクトラムアナライザ等の測定装置

equipment@
vdec.u-tokyo.ac.jp

低雑音マニュアルプ
ローバ : Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（６本まで）のほか，50 GH ｚまでの測定が可能な高周波プローブを 2 本備える

希望に応じ
利用可能．
但し VDEC
の業務によ
る利用を優
先とする

低雑音・温度制御機構付きセミオー
トプローバ : Süss
Microtec 社

8 インチまでのウエハ上のチップの測定が可能．
ウエハ温度を− 50 ℃から 200 ℃まで制御可能．
プローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能

極低温プローバ ：長瀬産業株式会社

5 インチウエハを 25 K まで冷やした測定が可能

要相談

equipment@
vdec.u-tokyo.ac.jp

VDEC2013J.indb 49

49

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

アナログ・
RF 測定シス
テム

1-5
第 章

項目

24

13/07/24 11:51

電子線描画システム

マスク描画・ウエハ直描装置 :F5112+VD01

半導体製造用 2.3 mm 厚 5 インチマスクの描画お 公開中
よびエッチング，2-8 インチ並びに不定形ウエハへの直接描画が可能．参考描画寸法 50 nm L/S．

equipment@
vdec.u-tokyo.ac.jp

汎用 FIB シ
ステム

FIB 装置 ：SII
XVision 200TB

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能．ナノテクノロジー・プラット
フォームにて利用可能．

equipment@
vdec.u-tokyo.ac.jp

公開中

1-5
第 章

50

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

24

VDEC2013J.indb 50

13/07/24 11:51

1. 6

平成 25 年度の活動計画

平成 25 年度においても，従来の設計情報発信，CAD

ツールを，平成 25 年度もサポートしていく．これに加ツール提供，チップ支援，寄付部門「D2T」の活動を継え平成 14 年度から導入した設計検証（Mentor: Caribra,

続する．

ModelSim, Handel-C 等），平成 16 年度から導入したア
ナログ RF 設計ツール（Agilent: GoldenGate, ADS）
を継続

【設計情報発信・セミナー開催】

してサポートするとともに，平成 17 年度より提供を受

本年度は，平成 9 年度より継続している CAD ツー

けている Sharp 社 C ベース設計ツール（BachC）を継続

ル利用法に関する技術セミナー，平成 10 年度から継続

してサポートする．平成 20 年度より提供を開始していしている社会人向けの「リフレッシュセミナー」，平成る TOOL 社レイアウト表示プラットフォーム（Lavis）に

8 年度より継続している若手のための「デザイナーズ

関しても利用状況に基づき継続を行う．なお，利用頻度

フォーラム」を継続して開催する．教科書，教材の整備低下に伴い回路シミュレーションツール（Silvaco）ツー

充実を行なうことを予定している．試作チップ数の増加

ルのサポートは継続しないこととなった．

にともない，チップ動作検証に対する要望が増大していくものと予想されるが，LSI テスト技術および，VDEC【チップ試作支援】

および拠点校に設置されている LSI テスター利用法のセ

平成 25 年度は，平成 24 年度から引き続きローム株式

ミナーも継続して開催するとともに，寄付部門「D2T」

会社のプロセスを継続する予定である（すでに一部の試主導によるテスト技術に関するワークショップ開催，遠作は進行中である）
ほか，eShuttle 65 nm CMOS 最終回

隔地からのテスト利用に関す試みなどを推進する．

シャトルの実施，オンセミ - 三洋半導体 0.8μm CMOSの定常試作化のほか，ST マイクロ FD-SOI 28nm CMOS

【CAD ツール提供】の試作を実施する．チップの組み立てはジェイデバイス（旧 Avant!），Cadence），下流設計（Cadence）の各基本

みの構築を目指す．

51

1

VDEC チップ試作スケジュール（平成 25 年度）【CMOS 0.8 μm 2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 25 年度第 1 回

2013/ 3/11

2013/ 6/ 3

2013/ 8/26

2013/12/ 2

平成 25 年度第 2 回

2013/10/ 7

2012/ 1/10

2014/ 3/24

2014/ 6/30

【CMOS 0.18 μm 1P5M（+MiM）】 ローム株式会社
試作申込開始

試作申込締切設計締切

納品・試作完了

平成 24 年度第 5 回

2013/ 1/ 1

2013/ 1/ 8

2013/ 2/12

2013/ 6/ 3

平成 25 年度第 1 回

2013/ 3/ 1

2013/ 3/25

2013/ 6/17

2013/10/ 7

平成 25 年度第 2 回

2013/ 2/ 6

2013/ 5/ 1

2013/ 7/24

2013/11/13

平成 25 年度第 3 回

2013/ 3/27

2013/ 6/19

2013/ 9/11

2013/12/25

平成 25 年度第 4 回

2013/ 5/ 6

2013/ 7/29

2013/10/21

2014/ 2/17

平成 25 年度第 5 回

2013/ 8/12

2013/11/ 4

2014/ 1/27

2014/ 5/19

試作申込開始

試作申込締切設計締切

納品・試作完了

2013/ 2/ 6

2013/ 6/12

2013/ 7/24

2013/11/30

ＶＤＥＣ事業の紹介と平成 年度事業報告

表 1. 6. 1社への委託を中心として，多様な組立に応じられる仕組

第 章

上流設計（Cadence, Synopsys），中流設計（Synopsys

1-6

24

【CMOS 65 nm 1P12M】 eShuttle 株式会社

平成 25 年 8 月シャトル【FD-SOI CMOS 28 nm 1P10M】 ST マイクロ社
STARC プロジェクト試作として実施．

VDEC2013J.indb 51

13/07/24 11:51

1. 7

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）

教員が起業したベンチャー企業のリスト
（順不同）
を以下
に示します．

[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生： 神戸大学 瀧 和男 教授 （同社，代表取締役社長）
事 業 内 容：（1）Hyper LSI Design（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売（4）チップ受託開発[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
代表の先生： 大阪大学 白川 功 名誉教授 （同社，取締役）
事 業 内 容：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供 / 設計支援ツール開発及び販売[3] エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）
代表の先生： 大阪大学 今井 正治 教授 （同社，代表取締役 CTO）
事 業 内 容：（1）EDA ツールの提供（2）設計サービスとソリューション提供（3）自社 IP の開発

1-7
第 章

52

1

ＶＤＥＣ事業の紹介と平成 年度事業報告[4] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生： 九州工業大学 中村 和之 教授 （同社，代表取締役）
事 業 内 容：（1）アナログ LSI 設計用 CAD ツールの開発（2）メモリ LSI 自動設計ツールの開発[5] 株式会社エイアールテック （http://www.a-r-tec.jp/）
代表の先生： 広島大学 岩田 穆 名誉教授 （同社，代表取締役）
事 業 内 容：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）基板雑音解析業務（3）企業との協力と人材育成

24[6] 有限会社 石島電子技研 （http://www.ops.dti.ne.jp/~ishijima/rd/）

VDEC2013J.indb 52

事 業 内 容：（1）ハードウエア開発（2）ソフトウエア開発（3）システム・コンサルティング

13/07/24 11:51

1. 8

超微細リソグラフィー・ナノ計測拠点

VDEC では，武田先端知ビルスーパークリーンルー

スーパークリーンルームでの活動を支援している．また，ムを工学部総合研究機構と共同で運用し，オープンな拠

VLSI ファウンドリ活動の日本代表という立ち位置を点として全国の学・産・官に広く公開している．H23 年

最大限利用し，「フェニテックセミコンダクター」プロで終了したナノテクノロジーネットワーク事業に引き続

ジェクトとの協業により，VLSI を VDEC で試作し，ナき，東京大学を代表して H24 年度より開始された文部ノテクプラットで後加工するという新たな「More-Than-

科学省ナノテクノロジープラットフォームの微細加工実

Moore」系の研究支援スキームを開始した．実績は極め

施機関となって，「超微細リソグラフィー・ナノ計測拠点」て好調で，提出され，審理機関（プラットフォームコー

を運営している．一研究室では取得維持が困難な装置群

ディネーター）に受理された「利用報告書」は 152 件で，を，組織的に維持管理し，学内外，特に学外の企業に公

国内 16 拠点のうちでも 1，2 番の優秀な成績であった．

開するというプロジェクトである．H24 年度からは，「微

内外共に利用者を順調に伸ばしている．電子線描画装置

細構造解析」「微細加工」「分子・物質合成」のプラット

F5112+VD01 であり，ナノプラット支援開始日 2012 年

フォームごとの受託となったため，工学部総合研究機構

7 月 2 日（月）〜 3 月 29 日
（金）の間に，月平均 93.3 研究が受託した微細構造解析拠点とは組織としては分かれた

グループ（総数 840 グループ）が，157.6 回（1419 回）描画

が，機能としては継続的に，これまでと変わらぬ便利さを行った．外部共用率は 99％，すなわち，利用可能なで利用できる．VDEC の微細加工拠点は，株式会社ア

日には必ず誰かが利用をしていたという結果であった．

ドバンテスト社製の量産向け高速電子線描画装置を改造して，1 cm 角から 8 インチ丸までの任意形状にまで描画できるようにした F5112+VD01 を核に，武田先端知

http://nanotechnet.t.u-tokyo.ac.jp/

1-8
第 章

53

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

24

VDEC2013J.indb 53

13/07/24 11:51

第 2 章 「アドバンテスト D2T 寄付研究部門」
平成 24 年度活動報告
2. 1 「アドバンテスト D2T 寄付研究部門」の紹介
2. 1. 1

アドバンテスト D2T 寄附研究部門
設立趣旨

2. 1. 2

これまでの VDEC の活動を通じ，多くの大学・高専

スタッフ

で VLSI 設計・試作文化が根付き，活発な設計研究・教

特任准教授

小松

聡

育活動が行われています．

特任研究員

池野

理門

このような状況の中，株式会社アドバンテストからの特任研究員

James Tandon

寄附金により，「アドバンテスト D2T 寄附研究部門」が

共同研究員

山口

第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

54

２

隆弘

（株式会社アドバンテスト研究所）

2007 年 10 月に VDEC 内に設立されました．
「アドバン

2-1

アドバンテスト D2T 寄附研究部門
構成員

テスト D2T 寄附研究部門」は，全国の学生に VLSI の

共同研究員

石田

雅裕（株式会社アドバンテスト）

設計からテストまで一貫した研究・教育環境を提供する

共同研究員

丸山

隆司（株式会社イー・シャトル）

ことで，テスト設計の専門家となりえる人材を育成する

事務補佐員

岡崎

真紀子

とともに，SoC の設計に関する研究を支援することを目的としております．従来，VDEC では VLSI の「設計・試作」という面からの活動を重点的に行ってまいりましたが，「設計」だけでなく「テスト」の観点からも研究・教育の中心拠点となるべく

Design to Test
（D2T） の理念のもと，下図に示すような国内の大学・高専における「テスト研究・教育」の拠点として，「テスト COE（Center of Excellence）」を目標として活動を行っています．
D2T 寄付研究部門は当初予定していた 3 年間のプロ
ジェクトを 2010 年 9 月に完了しましたが，株式会社アドバンテストのご厚意によって，さらに 3 年間の活動を継続することになりました．今年度は，その 3 年間の後半の開始にあたり，個々の研究，あるいは教育，シンポ
ジウムについてもより充実した活動を行ってまいりました．今後も，設計とテストの融合された分野での研究活動を行うとともに，シンポジウム等を通じた活動も行っていく予定です．

24

VDEC2013J.indb 54

13/07/24 11:51

2. 2 「第 7 回 D2T シンポジウム」開催報告
2012 年 12 月 11 日
（火）に「第 7 回 D2T シンポジウム」

Huge Variance Eraと題したパネルディスカッションを開催致しました．

を行いましたが，非常にアクティブな議論が繰り広げら「アドバンテスト D2T 寄附研究部門」が東京大学大規れました．
微細化されたプロセステクノロジにおいては，

模集積システム設計教育研究センター内に設立され，約設計のみならずテストにおいてもばらつきが重要な要素

5 年が経過し，その間の研究成果の報告ならびに LSI のとなっており，パネリストの方々のそれぞれのポジショテスト分野で活躍されている著名な研究者の招待講演をンからの提言に加えて，聴講者からも活発な意見が出さ企画し，大学の教員・学生のみならず企業の方々にも興れました．

味深い講演会となりました．招待講演者の方々は，いず

VDEC では，今後も継続的に LSI のテストに関連しれも，それぞれの分野での第一人者であり，大学・企業

たシンポジウム，講演会を予定しておりますので，是非から 100 名を超える方々の参加により，大変盛況でした．

ともご参加ください．

特に今回は， Post-Silicon Validation and Test in

2-2
第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

55

２

24

VDEC2013J.indb 55

13/07/24 11:51

シンポジウムプログラム / Symposium Program
10:00

開会の挨拶東京大学大規模集積システム設計教育研究センター長

10:10

Session 1

浅田邦博

Test Time Reduction By Exploring Spatial and Test-Item Correlations Using Statistical
Regression Techniques
Kwang-Ting (Tim) Cheng (University California, Santa Barbara)
Power Integrity Control of ATE for Emulating Customerʼs Power Supply Characteristic
Masahiro Ishida (Advantest)
New Capability Enables System Level Functional Test and Automated Test Program
Generation on ATE
Satoru Kitagawa (Advantest)
Portable/Desktop Testing Solution for engineering with Cloud
Manabu Kimura (Cloud Testing Service)
12:00

昼食 / Lunch

13:20

Session 2
Nanoscale circuit structures for measurement and test
Jacob A. Abraham (University of Texas at Austin)2-2
第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

56

Time-Mode Signal Processing and Its Impact On Analog/Mixed-Signal/RF Testing
Gordon Roberts (McGill University)

２

15:00

休憩 / Coffee Break

15:30

Session 3
Testing&Debugging On-Chip Jitter without a Reference Clock or High-Frequency Pins
Takahiro Yamaguchi (Advantest Laboratories)
A CMOS Flash TDC with 0.84-1.3 ps Resolution Using Standard Cells
James Tandon (University of Tokyo)

16:30

Panel Discussion Post-Silicon Validation and Test in Huge Variance Era
Moderator: Takahiro Yamaguchi (Advantest Laboratories)
Panelists:
Kwang-Ting(Tim) Cheng (University of California, Santa Barbara)
Jacob A. Abraham (University of Texas at Austin)
Gordon Roberts (McGill University)

24

17:50

閉会の挨拶

18:00

懇親会 / Reception

VDEC2013J.indb 56

13/07/24 11:51

2. 3 「アドバンテスト D2T 寄付研究部門」
平成 24 年度研究報告
ディアを導入することで，システム LSI のテストを効
連続時間量子化法のタイミング雑音測定への応用
山口隆弘，James Tandon，小松聡，浅田邦博率化することを目指す．システム LSI にはディジタル回路とアナログ回路の両者が搭載されていることを活

MOS トランジスタのシキイ値電圧ばらつきをモニ

かし，ディジタル回路を用いてアナログ回路のストラ

ターする新しい回路を導入した．
回路はコンパレータ・

クチャルテスト手法を提案し，自動テスト入力生成等

グループを利用し，シキイ値電圧ばらつきを確率的にのテスト容易化手法の確立を目的とする．

測定する．集積回路は最小面積を占める．その測定は，今年度は，ディジタル回路とアナログ回路の両者が直流電圧をコンパレータ・グループに印加し，デジタ搭載されている回路における可制御性と可観測性につル的におこなう．従来法は，リング発振器の発信周波

いての検討を行い，テスト生成のための基礎的な検討

数のばらつきを測定する．一方，提案回路は交流測定を行った．

を必要とせず，確率的特性をデジタル値として加速的に収集する．
キャラクタプロジェクション（CP）エレメントベースの設計手法
丸山隆司，池野理門，飯塚哲也，小松

電源電圧の動的制御技術の研究
名倉徹，石田雅裕，吉川俊之，小松聡，浅田邦博

聡，池田

誠，

浅田邦博
14nm テクノロジーノード以降の半導体量産リソ

2-3

一方で，高集積化により半導体デバイスの電源電流はグラフィの候補として，キャラクタプロジェクショ

57

増加傾向にある．このため，相対的にデバイス電源のン（Character Projection; CP）方式電子線露光技術が

電圧誤差・ノイズが増大し，デバイス試験時／実動作

注目されている．CP 方式の実用化に際しては，ある時の電源品質（パワーインテグリティ）が重要となっ限られた面積を持つステンシル上に集積可能な CP エている．

レメント数の制約が，最大の課題と考えられている．

本研究では，半導体デバイスのオンチップ電源ノー

VDEC では，イー・シャトル社と共同で，CP エレメ

ドのインピーダンス特性を動的に制御する電源イン

ントの効率的な構成方法およびそのための回路レイア

ピーダンス制御技術を提案した．
提案手法は，
インピーウトの設計手法の研究を，ロジックセル，メモリマク

ダンスを制御したい電源ノードに直列共振回路をコア

ロ，配線のそれぞれに関して行っている．

回路および電源ネットワークと並列に接続し，半導体

今年度は，過年度までに確立してきた基本コンセ

デバイスの動作周波数や電源電圧，動作温度などのプトに基づき，既存のセル・ライブラリと商用設計動作状態に応じて直列共振回路の共振周波数を動的にツールを利用した設計フローの構築と実証実験を行っ切り替えることにより，動作状態に依存して生じる電

た．ロジックセルでは，回路ネットリスト中の信号伝源ノイズを低減できる．SPICE をもちいた回路シミュ

播の並列性を利用したセル・クラスタ生成手法とレイ

レーションにより，提案手法の原理を確認した．プロアウト設計フローを開発した．メモリマクロに関して

トタイプ回路をもちいた実証実験のため，TEG 回路

は，CP エレメント数見積りの精度を向上するとともを設計した．

に，省リソース化を実現し，面積制約を満たすステン
シル設計の目処が立った．配線設計においては，規則的な配線実装とビア配置によってキャラクタ種を限定

アナログ回路向け構造試験手法の研究
小松聡

本研究では，アナログ回路のテストにディジタル回路のテストに用いられるストラクチャルテストのアイ

VDEC2013J.indb 57

する，ステンシルおよび回路レイアウトの設計手法を実現した．これらの手法について，露光速度向上効果

第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

半導体プロセスの微細化により電源電圧が低下する

２24等の評価実験を行った結果，実用レベルの露光回数が達成可能であることが示された．

13/07/24 11:51

2. 4

研究発表
Asada, A structured routing architecture and its

国際会議・国際シンポジウム・
国際ワークショップ［1］

design methodology suitable for high-throughput
electron beam direct writing with character projec-

M asah ir o I shid a, To r u N ak ura , Toshi y u k ition method, ACM International Symposium on

Kikkawa, Takashi Kusaka, Sotoshi Komatsu andPhysical Design (ISPD 2013), March 26th, 2013.

Kunihiro Asada, Power Integrity Control of
ATE for Emulating Power Supply Fluctuation on
Customer Environment, IEEE International Test
Conference, November 2012.
［2］

［3］

国内研究会
［1］

池野理門，丸山隆司，飯塚哲也，小松聡，池田T. J. Yamaguchi, K. Asada, K. Niitsu, M. Abbas,

誠，浅田邦博，「キャラクタプロジェクションに

S. Komatsu, H. Kobayashi, J. A. Moreira, "A

よる電子ビーム直描技術におけるビア層のスルー

New Procedure for Measuring High-Accuracy

プット向上とステンシル面積削減のための配線

Probability Density Functions," 2012 IEEE Asian

設計およびキャラクタ抽出」，DA シンポジウム

Test Symposium, pp.185-190, November 2012.

2012 論文集，情報処理学会シンポジウムシリーズ

Rimon Ikeno, Takashi Maruyama, Tetsuya Iizuka,

Vol.2012, No.5, 5B-2, pp.187-192, 2012 年 8 月 30 日．

Satoshi Komatsu, Makoto Ikeda, and Kunihiro
Asada, High-throughput Electron Beam Direct

2-4

Writing of VIA Layers by Character Projection
using Character Sets Based on One-dimensional

第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

58

２

［1］

浅田邦博，「電源装置，それを用いた試験装置，

18th Asia and South Pacific Design Automation

電源電圧の制御方法」，2012 年 10 月 3 日出願（出Conference (ASP-DAC 2013), 3C-2, pp.255-260,

願番号 2012-221619）．
［2］

石田雅裕，名倉徹，小松聡，浅田邦博，「試験装Takashi Maruyama, Hiroshi Takita, Rimon Ikeno,

置および試験条件の取得方法」，2012 年 10 月 3 日

Morimi Osawa, Yoshinori Kojima, Shinji Sugatani,

出願（出願番号 2012-221620）．

Hiromi Hoshino, Toshio Hino, Masar u Ito,［3］

Tetsuya Iizuka, Satoshi Komatsu, Makoto Ikeda,
and Kunihiro Asada, Practical proof of CP eleSPIE2013 Advanced Lithography, 8680-75 (2013)
Rimon Ikeno, Takashi Maruyama, Tetsuya Iizuka,

ロ ジ ッ ク セ ル の CP ク ラ ス タ 方 法【 出 願 番 号 】
2012-006589（2012/01/16）［4］

ment based design for 14 nm node and beyond,［5］

石田雅裕，日下崇，名倉徹，小松聡，吉川俊之，

VIA Arrays with Area-efficient Stencil Design,Jan. 23rd, 2013.
［4］

特許等

ロジックセルの CP 変換方法【出願番号】2012006588（2012/01/16）［5］

構 造 化 配 線 ／ VIA 構 成 方 法【 出 願 番 号 】2013011506（2013/01/24）

Satoshi Komatsu, Makoto Ikeda, and Kunihiro

24

VDEC2013J.indb 58

13/07/24 11:51

第3章
チップ試作結果報告

VDEC2013J.indb 59

13/07/24 11:51

3.

1

試作ラン別一覧

平成２４年度ルネサスエレクトロニクス CMOS 40nm 試作（経産省－STARC プロジェクト） （RE4012）
題

名3-gram に対応できる実時間 6 万語彙連続音声認識のためのHMM(GMM+Viterbi)プロセッサ)

大

学

名

神戸大学システム情報学研究科
東京大学工学系研究科

1024 ビット自己同期型ＲＳＡエンジン

東京大学大規模集積システム設計教育研究
センター

研

究

者

何 光霽，宮本 優貴，和泉 慎太郎，川口 博，吉本 雅彦
Devlin Benjamin

掲載頁
74

74

池田 誠

平成２４年２月 e-Shuttle CMOS 65nm 試作 （ES65116）
題

名

大

学

名

研

究

者

掲載頁

VLSI Design and Education Center，James Tandon，Satoshi Ko-

to-Digital Converter，and Analog-to-Digital Converter

University of Tokyo
Advantest Laboratories

matsu，Kunihiro Asada
Takahiro Yamaguchi

75

10MHz-6.6GHz マルチバンド LC-PLL

東京工業大学大学院理工学研究科

岡田 健一

75

Stochastic Comparator Group as Process Monitor，Time-

信頼性可変粒度複合型再構成デバイス

Alnajjar Dawood，郡浦 宏明，大阪大学情報科学研究科
高知工科大学システム工学群

橋本 昌宜，尾上 孝雄
密山 幸男

75

平成２４年３月 e-Shuttle CMOS 65nm 試作 （ES65121）
題

3-1
60

第
３
章
チ
ッ
プ
試
作
報
告

名

A Self Synchronous FPGA with Leakage Control for
270mV Sub-threshold Operation

高速ロックを実現する完全デジタル型クロック・データ・リカ
バリ回路
MOS FET および配線の信頼性評価用 TEG

Stochastic Comparator Group with 3GHz PRBS test fixture
and Transmission Line Clock Delay Lines.

信頼性可変粒度複合型再構成デバイス

大

学

名

東京大学工学系研究科
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科
東京大学大規模集積システム設計教育研究
センター

研

究

者

デブリン ベンジャミン
池田 誠，浅田 邦博
飯塚 哲也
浅田 邦博

掲載頁

76

76

大阪大学情報科学研究科

三浦 克介，中前 幸治

弘前大学理工学研究科

黒川 敦

VLSI Design and Education Center，James Tandon，Satoshi Ko-

University of Tokyo
Advantest Laboratories

matsu，Kunihiro Asada
Takahiro Yamaguchi

大阪大学情報科学研究科

Alnajjar Dawood，郡浦 宏明，

高知工科大学システム工学群

橋本 昌宜，尾上 孝雄

奈良先端科学技術大学院大学情報科学研究
科

密山 幸男
嶋田 創

京都工芸繊維大学工芸科学研究科

小林 和淑

京都大学情報学研究科

小野寺 秀俊76

77

77

平成２４年１０月 e-Shuttle CMOS 65nm 試作 （ES65124）
題

名閾値近傍までの DVFS を実現するセルベース回路構成技術の開
発

大

学

名

研

究

者

掲載頁

小野寺 秀俊，石原 亨， 西澤 真
京都大学情報学研究科

一，Islam A.K.M. Mahfuzul，釡

78

江 典裕，近藤 正大，修 斉

フリップ・フロップおよび離散コサイン変換回路の最小動作電
圧分布測定回路

京都大学大学院情報学研究科

トランジスタ特性の時間変化測定回路

京都大学大学院情報学研究科

超低電力 RF 要素回路

東京工業大学ソリューション研究機構
東京工業大学精密工学研究所

自己性能補償機構を持つ組込みプロセッサ

大阪大学情報科学研究科

川島 潤也，藤田 隆史，筒井 弘，
越智 裕之，佐藤 高史
粟野 皓光，清水 裕史，李 志，筒井 弘，越智 裕之，佐藤 高史
益 一哉，石原 昇
伊藤 浩之

78

78

79

橋本 昌宜，樋口 裕磨，上野 美
保，尾上 孝雄

79

平成２４年７月 e-Shuttle CMOS 65nm 試作（経産省－STARC プロジェクト）（ES65127）
題

名ソフトサーモメタコードを用いたパルス幅制御型 DLL

大

学

名

東京大学大規模集積システム設計教育研究
センター

研

究

名倉 徹，浅田 邦博

者

掲載頁
80

完全デジタル時間差記憶再生回路とそれを用いた Time-to-Digital Converter
3 次元形状取得を効率化するための CMOS イメージセンサチッ
プ
NBTI・RTN に強靭な回路設計手法の提案
DVFS を対象としたセルベース設計技術の開発および評価用
TEG

ユークリッド距離・マンハッタン距離を高速かつ小面積に実現するデジタル並列型連想メモリの開発

東京大学工学部電気電子工学科
東京大学工学系研究科電気系工学専攻
東京大学工学系研究科
東京大学東京大学大規模集積システム設計
教育研究センター

テスト容易化回路

80

矢部 紘貴
池田 誠

80

松本 高士，三木 淳司，小野寺 秀

京都大学情報学研究科

俊80

Islam A.K.M Mahfuzul，西澤 真
京都大学情報学研究科

一，釡江 典裕，近藤 正大，西村彰平，石原 亨，小野寺 秀俊

広島大学ナノデバイス・バイオ融合科学研
究所
広島大学大学院先端物質科学研究科

パッケージ間高速通信用送受信回路
低電力 RF CMOS 回路の追求

染谷 晃基
飯塚 哲也

マタウシュ ハンス ユルゲン
佐々木 静龍，赤澤 智信，安 豊偉

81

小菅 敦丈，田口 眞男，黒田 忠広

81

東京工業大学ソリューション研究機構

益 一哉，石原 昇

東京工業大学精密工学研究所

伊藤 浩之

名古屋大学大学院工学研究科

新津 葵一
大澤 優介，針谷 尚裕，平林 大

群馬大学大学院工学研究科

実時間画像認識のための局所特徴量抽出エンジン

神戸大学システム情報学研究科

低ジッタ周波数制御型省面積 TDC

神戸大学システム情報学研究科
広島大学先端物質科学研究科

UWB レーダー用超高速サンプリング回路

広島大学ナノデバイス・バイオ融合科学研
究所

HEVC/H.265 向けの高性能 FME 動き予測 LSI

早稲田大学情報生産システム研究科

81

81

82

樹，小林 春夫
水野 孝祐，高木 健太，和泉 慎太郎，川口 博，吉本 雅彦
小西 恵大，奥野 圭祐，和泉 慎太郎，吉本 雅彦，川口 博
十河 健太，王 密田

82

82

アズハリ アフリーン，吉川 公麿

82

後藤 敏，周 大江，何 剛

83

3-1

平成２４年度オンセミコンダクター―三洋 CMOS 0.8um テスト試作 （OS0812）
題

名

大

学

名

宮崎大学大学院工学研究科

演算増幅器等の試作

宮崎大学工学部

パルス形ハードウェアニューロンモデルの試作
MEMS マイクロロボット歩行動作制御のための振動パターンを生成するパルス形ハードウェアニューラルネットワーク
パルス形ハードウェアニューラルネットワークの素子特性測定
用 TEG

研

究

者

上村 通誉
外山 貴子，下山 正家，春山 沙

掲載頁

84

和，淡野 公一

日本大学理工学部電子情報工学科

石川 敏揮，関根 好文

84

日本大学理工学部

高浜 詩帆，関根 好文，内木場 文
男，齊藤 健84

谷田 純一，高浜 詩帆，関根 好

日本大学理工学部

文，内木場 文男，齊藤 健

85

差動伝送信号線路と位相同期ループ回路の試作

秋田大学工学資源学部

保原 秀康，楊 暁帆，萓野 良樹，
井上 浩

85

電圧制御発振器東海大学産業工学部

藤本 邦昭，原田 裕二郎

85

アナログ回路および素子評価 TEG の試作

電気通信大学電気通信学部

蓬田 拓夢

86

リングオシレータ TEG

東京大学大規模集積システム設計教育研究
センター

小松 聡

86

ディジタル制御発信器(DCO)テスト回路

呉工業高等専門学校電気情報工学分野

外谷 昭洋

86

3 次元積層ソリッド・ステート・ドライブの書き込み電圧生成

中央大学理工学部

上口 光，竹内 健

回路向けオンチップインダクタ

東京大学大学院工学系研究科

畑中 輝義

87

平成２３年度第５回ローム CMOS 0.18um 試作 （RO18115）
題

名ソフトサーモメタコードを用いたパルス幅制御型 DLLMEMS 混載 LSI の制御に適した容量測定回路

大

学

名

東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科
東京大学東京大学東京大学大規模集積シス
テム設計教育研究センター
東京大学工学系研究科

CMOS イメージセンサのための非線形 Single-slope ADC

Self-Adaptive Quasi-Gaussian Circuits for Analog On-ChipTrainable Multi-Class Classifiers
宇宙用 CVSL 回路及び NAND ゲート NOR ゲート速度性能解析
用実験回路の設計試作

東京大学東京大学大規模集積システム設計
教育研究センター

研

究者

名倉 徹，浅田 邦博
児玉 和俊
池田 誠
矢部 紘貴

掲載頁
88

88

池田 誠

88

東京大学工学部

夏 文軍，柴田 直

89

静岡理工科大学理工学部

波多野 裕，犬塚 健也，工藤 寛人

89

61

第
３
章
チ
ッ
プ
試
作
報
告

金沢大学自然科学研究科
金沢大学理工研究域

スペクトラムセンサ TEG

東京大学生産技術研究所
高効率な電源回路

東京大学大規模集積システム設計教育研究
センター

吉川 信行

横浜国立大学大学院工学府

石垣 敬之，陳 賢珠

横浜国立大学大学院工学研究院

吉川 信行

90

豊橋技術科学大学工学部

秋田 一平

91

会津大学大学院コンピュータ理工学研究科

古谷 拓之，北道 淳司

91

可視光通信用光受信回路

慶應義塾大学理工学部

藤代 瞬也，松本 佳宣

91

離散ΔΣADC

法政大学工学研究科

北原 義大，清水 祐希，西勝 聡

92

低電圧 CMOS アナログ回路の試作

明治大学理工学研究科
明治大学理工学部太，高橋 康仁，林 拓哉

立命館大学理工学研究科

浅川 俊介

立命館大学総合理工学研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
立命館大学総合理工学研究機構

浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

橋本 祐樹，浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充
藤野 毅

デジタル補正技術を用いた小型計装アンプ
実習

遅延時間ばらつきからデバイス固有情報を出力する TEG チップ

遅延時間ばらつきからデバイス固有情報を出力する TEG チップ

電力解析攻撃対策を有する Dual-Rail RSL メモリ方式を利用した AES 暗号回路

チ
ッ
プ
試
作
報
告

90

桑原 啓太

16bit マイコンの試作:大学院創造工房セミナーでのチップ試作

第３章

篠塚 康人，石田 光一，桜井 貴康
高宮 真

横浜国立大学大学院工学研究院

高周波数特性測定用アンプと 6 相駆動断熱的インバータ6289

横浜国立大学大学院工学府

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ

3-1

水井 彩香
北川 章夫

90

魚住 和史，熊谷 知也，小林 優
92

伊藤 遼，石原 貴大，小林 直弘

92

93

93

立命館大学理工学部

上田 佳祐，菅谷 周平，藤野 毅

立命館大学理工学研究科

堀 遼平

立命館大学総合理工学研究機構

汐崎 充

0.18μmCMOS プロセスを用いたマルチモード生体信号増幅回

慶應義塾大学大学院理工学研究科

安田 陽平，大野 隆一，中村 拓也

路

慶應義塾大学理工学部

中野 誠彦

94

早稲田大学情報生産システム研究科

張 浩，張 藝蒙，吉原 務

94

早稲田大学情報生産システム研究科

陳 民傑，吉原 務

94

ビアプログラマブルなアナログフロントエンド回路 VPA

93(1)Self-cascode MOSFETs with a Self-biased Body Effectfor Ultra-low-power Voltage Reference Generator;(2)ANano-power Switched-capacitor Voltage Reference using
MOS Body effect in Application for Subthreshold LSI; (3)A
Low Power Dissipation Real Time Counter for Sensor
Network Application
高調光・高効率 LED 制御回路

岸和田 泰，上田 瞬，宮脇 祐介，

液中オンチップ微粒子操作用非接触給電・低消費電力集積回路

大阪大学大学院工学研究科

光伝送用高速光検出器および光ディスク用分割光検出器

金沢大学自然科学研究科電子情報科学専攻
金沢大学理工研究域電子情報学系

霜鳥 敏之
丸山 武男，飯山 宏一

95

松岡 俊匡

95

MOSFET パラメータ評価 TEG

東京理科大学大学院理工学研究科

岸 俊樹，藤岡 翔太，楳田 洋太郎

95

CMOS プロセスを用いた残留キャリア引き抜き回路の試作

東京理科大学大学院理工学研究科

岸 俊樹，藤岡 翔太，楳田 洋太郎

96

PLL 要素回路(位相比較器，電圧制御型発振回路)搭載 TEG

大阪工業大学大学院工学研究科
金沢大学大学院自然科学研究科

水野 順貴，酒見 議一，吉村 勉
松田 吉雄

96
96

パワーインテグリティ評価チップ 1
TDC と DCO の試作

芝浦工業大学工学部

市村 航，小林 遼太，久保 元樹

会津大学大学院コンピュータ理工学研究科

伊藤 秀将，束原 恒夫

会津大学コンピュータ理工学部

田村 渉

97

平成２４年度第１回ローム CMOS 0.18um 試作 （RO18121）
題

名

高精度バイオテレメトリーチップ
オフチップデキャップ評価用のコア回路
DVS における電源共振ノイズ低減のためのアクティブチャージ
シェアリング回路
A Fully Parallel Analog VLSI Processor for Implementing
SVDD Algorithm

高効率な電源回路と超低電圧発振回路

大

学

名

東北大学未来科学技術共同研究センター
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

研

究

者

掲載頁

宮本 直人

98

名倉 徹，浅田 邦博

98齊藤 総，飯塚 哲也
名倉 徹，浅田 邦博

98

張 任遠，柴田 直

99

東京大学生産技術研究所

篠塚 康人，アン ミンヨン，桜井東京大学大規模集積システム設計教育研究

貴康

センター

高宮 真

99

磁気共鳴によるボード間無線電力伝送用回路

東京大学生産技術研究所
東京大学大規模集積システム設計教育研究センター

高効率な電源回路と超低電圧発振回路

井口 俊太，石田 光一，桜井 貴康
高宮 真

東京大学生産技術研究所

篠塚 康人，アン ミンヨン，桜井東京大学大規模集積システム設計教育研究
センター

貴康
高宮 真

99

100

横浜国立大学大学院工学府

桑原 啓太

横浜国立大学大学院工学研究院

吉川 信行

高感度 CMOS 差動増幅器と 4 相断熱的回路と 6 相駆動断熱的回路

横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

石垣 敬之，陳 賢珠
吉川 信行

100

インピーダンス計測回路

豊橋技術科学大学工学部

二川 雅登，秋田 一平

101

東京理科大学工学研究科

大高 俊徳，山﨑 智裕，浜本 隆之

101

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ

シーン理解システムに向けた分割撮像原理に基づく CMOS イ
メージセンサの実証実験用チップ
コルピッツ発振器による VCO の試作

SLID

デジタル回路および素子評価 TEG の試作
アナログ回路用ライブラリおよび素子評価 TEG の試作（１）高橋 俊市，金子 成悟，杉本 泰

中央大学大学院理工学部

博，坂東 和馬電気通信大学情報理工学研究科

Le Duc Hung

電気通信大学電気通信学部

蓬田 拓夢

電気通信大学情報理工学研究科

Hoang Van Phuc

電気通信大学電気通信学部

蓬田 拓夢

101

102

102

高知工科大学工学部システム工学群

橘 昌良，坂東 拓弥，渡邉 勇磨

高知工科大学大学院基盤工学専攻

西面 尚彰

102

魚住 和史，小林 優太，林 拓哉，

明治大学理工学研究科

低電圧 CMOS アナログ回路の試作100

藤塚 純一，石原 貴大

明治大学理工学部103

藤井 達矢，安田 信孝

立命館大学理工学研究科
立命館大学総合理工学研究機構

菅谷 周平，谷口 雅人，浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科

浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充
藤野 毅

慶應義塾大学大学院理工学研究科

菊地 大樹，中山 渉

慶應義塾大学理工学部

中野 誠彦

104

精度低下検出可能な浮動小数点演算器

広島市立大学大学院情報科学研究科

安仁屋 宗石，北村 俊明

104

トリプルウェルを用いた on-chip 太陽電池の集積化１

東洋大学総合情報学部

堀口 文男

104

MOSFET パラメータ基板バイアス効果評価 TEG

東京理科大学大学院理工学研究科

岸 俊樹，楳田 洋太郎

105

東京理科大学大学院理工学研究科

岸 俊樹，楳田 洋太郎

105

遅延時間差検出型アービターPUF 回路

漏洩電磁波を用いたサイドチャネル攻撃のリーク要因調査用
TEG チップ
ワンチップ動作マイクロシステム用オンチップ太陽電池の設計

CMOS プロセスを用いたモニター付き直列均等分圧型残留キャ
リア引き抜き回路の試作
高機能ネットワークオンチップルータ

32 ビット MIPS パイプラインプロセッサ

東京工業大学大学院情報理工学研究科
東京工業大学大学院情報理工学研究科

103

3-1
103

高前田（山崎） 伸也，五十嵐 俊
哉，藤枝 直輝，吉瀬 謙二

105

高前田（山崎） 伸也，藤枝 直

東京工業大学工学部

輝，吉瀬 謙二
浅野 悠

106

分岐予測切替えつき 32 ビット MIPS パイプラインプロセッサ

東京工業大学大学院情報理工学研究科

永塚 智之，藤枝 直輝，吉瀬 謙二

106

SRAM 回路 TEG

金沢大学大学院自然科学研究科

岡田 尚也，深山 正幸，松田 吉雄

106

3 次元積層ソリッド・ステート・ドライブ向け電源回路

中央大学理工学部
東京大学大学院工学系研究科

宮地 幸祐，上口 光，竹内 健
畑中 輝義

107

パワーインテグリティ評価チップ 1

芝浦工業大学工学部

市村 航，小林 遼太，久保 元樹

107

パワーインテグリティ評価チップ 2

芝浦工業大学工学部

市村 航，小林 遼太，久保 元樹

107

パワーインテグリティ評価チップ 3

芝浦工業大学工学部

市村 航，小林 遼太，久保 元樹

108

パワーインテグリティ評価チップ 4

芝浦工業大学工学部

市村 航，小林 遼太，久保 元樹

108

TDC と DCO の試作

会津大学大学院コンピュータ理工学研究科

伊藤 秀将，束原 恒夫

108

平成２４年度第２回ローム CMOS 0.18um 試作 （RO18122）
題

名

擬似的不規則画素配置を持つイメージセンサ
フィードバックによる MEMS の PWM 制御に向けた実時間容量
測定回路
注目領域画素並列検波処理による 3 次元形状取得向けイメージ
センサ

大

学

名

金沢大学理工学域
東京大学工学系研究科
東京大学大規模集積システム設計教育研究センター
東京大学工学部
東京大学大規模集積システム設計教育研究
センター

研

究

者

秋田 純一，五十嵐 覚
児玉 和俊
池田 誠
松島 多佳彦
池田 誠

掲載頁
109

109

109

63

第
３
章
チ
ッ
プ
試
作
報
告

周波数及びスキュー変動機構を持つ内蔵発振器を用いた耐サイ
ドチャネル攻撃 AES 暗号回路

名城大学理工学部情報工学科

浅井 稔也，吉川 雅弥

サイドチャネル攻撃対策 AES 暗号回路に対するハードウェアト

名城大学大学院理工学研究科情報工学専攻

佐藤 隆亮

ロイの実装

名城大学理工学部情報工学科

吉川 雅弥

東京大学生産技術研究所

柳原 裕貴，吉岡 和顕，森 雄章，
篠塚 康人，高橋 亮，更田 裕司，

降圧型 DC-DC コンバータ

東京大学大規模集積システム設計教育研究センター

磁気共鳴による無線電力伝送用回路向け位相検知回路

東京大学生産技術研究所
東京大学大規模集積システム設計教育研究
センター

高宮 真
桑原 啓太
吉川 信行

高感度 CMOS 差動増幅器と 6 相駆動断熱的回路と Static

横浜国立大学大学院工学府

石垣 敬之，陳 賢珠

CMOS 回路

横浜国立大学大学院工学研究院

吉川 信行

ユークリッド距離・マンハッタン距離を高速かつ小面積に実現

小型弛張型発振器及び無線通信回路 TEG
太陽電池アシストによる高効率 CMOS 整流回路の研究
高周波用アナログデバイスの TEG と低雑音増幅器 LNA 及びコ
ルピッツ発振器による VCO の試作

広島大学ナノデバイス・バイオ融合科学研
究所
広島大学大学院先端物質科学研究科

110

マタウシュ ハンス ユルゲン
佐々木 静龍，赤澤 智信

111

111

111

112

豊橋技術科学大学大学院工学研究科

山根 駿也

豊橋技術科学大学工学部

秋田 一平

112

東北大学大学院工学研究科

小谷 光司

112

中央大学大学院理工学部

高橋 俊市，金子 成悟，猪股 昇，
薬師寺 祐介，杉本 泰博

113

集積化照度センサの設計・評価

慶應義塾大学理工学部

田村 圭太朗，松本 佳宣

113

集積化カラーセンサの設計・評価

慶應義塾大学理工学部

平野 貴久，松本 佳宣

113

遅延故障検出用テスト容易化回路および IC 間断線検査用回路の徳島大学大学院先端技術科学教育部
徳島大学大学院ソシオテクノサイエンス研

3-1

試作

64

アナログ回路用ライブラリおよび素子評価 TEG の試作（２）高知工科大学工学部システム工学群
高知工科大学大学大学院基盤工学専攻

CMOS 基準電流および基準電圧発生回路

ム工学専攻

チ
ッ
プ
試
作
報
告

井口 俊太，桜井 貴康

横浜国立大学大学院工学研究院

するデジタル並列型連想メモリの開発

110

高宮 真

横浜国立大学大学院工学府

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ

第
３
章

桜井 貴康

110

究部

富山県立大学大学院工学研究科情報システ
富山県立大学工学部情報システム工学科
富山県立大学大学院工学研究科情報システ
LSI チップ内の温度分布の解析

ム工学専攻
富山県立大学工学部情報システム工学科

完全デジタル SRAM 動作測定回路

九州工業大学情報工学部

各種 SRAM 評価用 TEG

九州工業大学情報工学部

ゲート酸化膜破壊評価回路
低電圧 CMOS アナログ回路の試作

多チャンネル皮質脳波信号計測チップ
電力解析攻撃対策を有する Dual-Rail RSL メモリ方式を利用した AES 暗号回路
２線ＲＳＬメモリ方式を用いた電力解析攻撃対策ＡＥＳ暗号回路の改良

小西 朝陽，槙本 浩之，二宮 孝暢
四柳 浩之，橋爪 正樹

114

橘 昌良，坂東 拓弥，渡邉 勇磨
西面 尚彰

114

朝野 風太
松田 敏弘，岩田 栄之

114

花井 大輝
松田 敏弘，岩田 栄之

115

斎藤 貴彦，後藤 弘明，中村 和之

115

西山 智史，山本 裕允，伊見 仁，
中村 和之

115

東京大学生産技術研究所

更田 裕司，桜井 貴康

116

明治大学理工学研究科

林 拓哉，藤塚 純一，小林 優太，
伊藤 遼，石原 貴大116

明治大学理工学部

高野 真大，安田 信孝，林 鐘煥

大阪大学生命機能研究科

鈴木 隆文，安藤 博士

広島大学先端物質科学研究科

吉田 毅

立命館大学理工学研究科

浅川 俊介

立命館大学総合理工学研究機構

汐崎 充

立命館大学理工学部

藤野 毅

立命館大学理工学研究科
立命館大学総合理工学研究機構

柴谷 恵，岩井 克彦，浅川 俊介
汐崎 充

立命館大学理工学部

藤野 毅

116

117

117

大野 隆一，菊地 大樹，大林 不

0.18μmCMOS を用いたパッチクランプ測定システム,及び単慶應義塾大学大学院理工学研究科

チップで動作するマイクロシステムのための電源回路

慶應義塾大学理工学部

器，中山 渉，安田 陽平
中野 誠彦

山形大学大学院理工学研究科

梅津 哲也，原田 知親

山形大学工学部電気電子工学科

竹内 宏介

118

長野高専電気電子工学科

秋山 正弘

118

擬似ホール効果を利用した MOSFET 型応力検出センサ
高速処理を目指したスマートセンサアレイ
MINIMAX サンプリング AD 変換器

超低電力身体モニタリングシステムのための R-R 間隔検出デジ
タル回路の試作

大阪大学情報科学研究科
神戸大学工学研究科
兵庫県立大大学院工学研究科
兵庫県立大学工学部
兵庫県立大学大学院工学研究科

117

Homjakovs Igors，橋本 昌宜，
尾上 孝雄

118

廣瀬 哲也
田中 智也
松本 裕貴
新居 学，神田 健介，藤田 孝之，
前中 一介

119

トリプルウェルを用いた on-chip 太陽電池の集積化２

東洋大学総合情報学部

堀口 文男

119

オンチップ近傍磁界プローブ

東北大学大学院工学研究科

山口 正洋，室賀 翔，重田 洋二郎

119

CMOS プロセスを用いた E 級電力増幅回路の試作

東京理科大学大学院理工学研究科

連続血糖値測定用ホールセンサ

豊橋技術科学大学電気・電子情報工学系

藤岡 翔太，結城 崇匡，楳田 洋太
郎

120

村上 裕二

120

平成２４年度第３回ローム CMOS 0.18um 試作 （RO18123）
題

名単電子トランジスタの電流測定のための微小電流測定回路
DBSCAN プロセッサ TEG
DBSCAN プロセッサ
宇宙用 CVSL 回路及び NAND ゲート NOR ゲート速度性能解析
用実験回路の設計試作
ラジカルセンサ/ReRAM 多値記録回路/オーバサンプリング
DAC

動的タイミングエラー検出回路の試作

位相検知回路、整流回路、及び、電源ノイズ評価回路

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ

大

学

名

研

究

者

東京大学生産技術研究所

鈴木 龍太，平本 俊郎

東京大学工学系研究科

島田 淳史，柴田 直

東京大学 VDEC

朱 弘博

東京大学工学系研究科

島田 淳史，柴田 直

東京大学 VDEC

朱 弘博

静岡理工科大学理工学部

波多野 裕，白井 哉秀，木内 恭介，石切山 真二金沢大学医薬保健研究域

中山 和也

金沢大学自然科学研究科

河合 一樹

金沢大学理工研究域

蟹屋敷 祐介，北川 章夫

早稲田大学高等研究所
早稲田大学理工学術院

史 又華
戸川 望，柳澤 政生

東京大学生産技術研究所

井口 俊太，柳原 裕貴，吉岡 和

東京大学大規模集積システム設計教育研究

顕，桜井 貴康

センター

高宮 真

横浜国立大学大学院工学府

桑原 啓太

横浜国立大学大学院工学研究院

吉川 信行

低温動作用 CMOS 差動増幅器と 6 相リングカウンタと断熱的可

横浜国立大学大学院工学府

石垣 敬之，陳 賢珠，井上 孔佑

逆演算器

横浜国立大学大学院工学研究院

吉川 信行

蓄積時間制御が可能なイメージセンサの検証用チップ

東京理科大学工学研究科

スイッチトキャパシタ回路網による画像処理チップの開発１

掲載頁
121
121

121

122

122

122

123

123

123

3-1

宮本 佳昭，浜本 隆之

124

65

大阪大学臨床医工学融合研究教育センター

亀田 成司

124

スイッチトキャパシタ回路網による画像処理チップの開発２

大阪大学臨床医工学融合研究教育センター

亀田 成司

124

介在細胞集団を有する CPG モデルおよび細胞体モデルの試作

日本大学理工学部

建部 達弥，奥山 敦司，小久保 智
彬，和田 生久真，佐伯 勝敏，関

125

根 好文
低暗電流型フォトダイオードの特性評価用 TEG

茨城大学工学部

木村 孝之

125

学部 4 年生設計試作トレーニング

慶應義塾大学理工学部

黒田 忠広

125

高知工科大学工学部システム工学群

橘 昌良，坂東 拓弥，渡邉 勇磨

高知工科大学大学院基盤工学専攻

西面 尚彰

126

DFT の電力評価および遅延測定評価

九州工業大学大学院情報工学研究院

佐藤 康夫，梶原 誠司

126

ΔΣ Time to Digital Converter および LC Digital Controlled
Oscillator の試作

法政大学工学研究科

嘉藤 貴博，大関 寛之

126

LSI チップ内の温度分布および実使用状態での信頼性の解析

ム工学専攻

市橋 和也，花井 大輝
松田 敏弘，岩田 栄之

127

アナログ回路用ライブラリおよび素子評価 TEG の試作（３）富山県立大学大学院工学研究科情報システ
富山県立大学工学部情報システム工学科
低電圧 CMOS アナログ回路の試作

明治大学理工学研究科
明治大学理工学部

林 拓哉，高橋 康仁，小林 優太，
伊藤 遼，栗山 翔太郎

127

高野 真大

多チャンネル皮質脳波信号計測チップ

大阪大学生命機能研究科
広島大学大学院先端物質科学研究科

鈴木 隆文，安藤 博士
吉田 毅

127

超多チャネル皮質脳波信号計測のためのデジタル制御回路 TEG

大阪大学生命機能研究科

鈴木 隆文，安藤 博士

128

電力解析攻撃対策のための乗算マスクと Dual-Rail RSL メモリ
方式を利用した AES 暗号回路

立命館大学理工学研究科
立命館大学総合理工学研究機構
立命館大学理工学部

鵜飼 慎太郎，橋本 祐樹，浅川 俊介
Hoang Anh-Tuan，汐崎 充

ビアプログラマブルストラクチャード ASIC アーキテクチャ

立命館大学理工学研究科

堀 遼平，大谷 拓，浅川 俊介

VPEX3 による DES 暗号回路実装

立命館大学理工学部

藤野 毅

0.18μmCMOS を用いたパッチクランプ測定システムの改良,及慶應義塾大学大学院理工学研究科

び単チップで動作するマイクロシステムのための電源回路

慶應義塾大学理工学部

人体活動モニタリングシステムの低消費電力化にむけた加速度

兵庫県立大学工学部
兵庫県立大学大学院工学研究科

松本 裕貴
田中 智也，園田 晃司

兵庫県立大学[独]科学技術振興機構

藤田 孝之，神田 健介，前中 一介

情報処理用 ASIC

128

藤野 毅
128

大野 隆一，菊地 大樹，大林 不器，中山 渉，安田 陽平

129

中野 誠彦，小野 東輝

129

第
３
章
チ
ッ
プ
試
作
報
告

しきい値補正型 CMOS 整流回路

北海道大学大学院情報科学研究科

液中オンチップ微粒子操作用非接触給電・低消費電力集積回路
高信頼演算器アレイ型アクセラレータ

大阪大学大学院工学研究科
奈良先端科学技術大学院大学情報科学研究
科

MOSFET パラメータ基板バイアス効果評価 TEG

東京理科大学大学院理工学研究科

コンプリメンタリ型電力増幅器の試作

東京理科大学理工学部
東京理科大学大学院理工学研究科

池辺 将之

129

岸和田 泰，崔 冀，岩崎 紘介，松
岡 俊匡

130

齊藤 光俊，姚 駿，中島 康彦

130

岸 俊樹，楳田 洋太郎

130

染谷 和
藤岡 翔太，結城 崇匡，楳田 洋太

131

郎

Verilog HDL を用いた万能量子論理ゲートの小規模エミュレー

琉球大学理工学研究科電気電子工学専攻

十川 雄一郎タ試作

琉球大学工学部

金城 光永，島袋 勝彦

131

偏光光再構成型ゲートアレイ

静岡大学工学部

森脇

131

パワーインテグリティ評価チップ 1

芝浦工業大学工学部

市村 航，小林 遼太，久保 元樹

132

パワーインテグリティ評価チップ 2

芝浦工業大学工学部

市村 航，小林 遼太，久保 元樹

132

CMOS アナログ回路設計評価のためのオペアンプ試作室

内山 功一，吉田 久史，豊田 朋範
宇理須 恒雄132

自然科学研究機構分子科学研究所装置開発
自然科学研究機構分子科学研究所

烈，渡邊

実

平成２４年度第４回ローム CMOS 0.18um 試作 （RO18124）
題

名

大

学

名

東京大学工学部
フォトダイオード・検波回路 TEG

東京大学大規模集積システム設計教育研究センター

排他的論理和を利用した動き検出プロセッサ立命館大学大学院理工学研究科
東京大学生産技術研究所

3-1
66

第
３
章
チ
ッ
プ
試
作
報
告

磁気共鳴によるボード間無線電力伝送用回路

東京大学大規模集積システム設計教育研究センター

ユビキタスプロセッサ HCgorilla.8

センサノード応用低雑音アンプ・電源回路・A／D 変換器ＴＥＧ
コルピッツ発振器による VCO の試作
高速・高精度を実現する AD 変換回路のための要素ブロックの試作
低電圧信号処理回路
IC の遅延故障検出および電気検査のための容易化回路と OpenTEG 内蔵回路の試作

弘前大学大学院理工学研究科電子情報工学コース
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

研

究

者

掲載頁

松島 多佳彦池田 誠

133

崔 英鮮，山下 茂

133

森 雄章，更田 裕司，桜井 貴康
高宮 真

133

深瀬 政秋，成田 一貴，三村 直
道，高木 竜哉，宮森 博也，黒川134

敦，今井 雅浅井 翔地，ハイビ ヒシャム，岡
澤 貴之

134

秋田 一平

中央大学大学院理工学部

高橋 俊市，金子 成悟，杉本 泰博

134

中央大学大学院理工学部

小川 尚人，大谷 浩平，落合 洋
夫，桐生 健人，杉本 泰博，坂東135

和馬
慶應義塾大学理工学部

川村 恭平，松本 佳宣

徳島大学大学院先端技術科学教育部

西條 慎吾，末永 翔平，二宮 孝
暢，池地 大輔，日下 敬雄，小西

徳島大学大学院ソシオテクノサイエンス研
究部

朝陽，槙本 浩之

135

135

四柳 浩之，橋爪 正樹

浮動小数点演算器

高知工科大学工学部システム工学群
高知工科大学工学研究科基盤工学専攻

橘 昌良
矢野 達彦

136

超低消費電力非同期式回路向けセルライブラリの構築

弘前大学理工学研究科

今井 雅

136

ゲート酸化膜破壊評価回路

東京大学生産技術研究所

更田 裕司，桜井 貴康

136

一時故障・永久故障に強靭な多重化パイプラインプロセッサ

奈良先端科学技術大学院大学情報科学研究科

姚 駿，Yuttakonkit Yuttakon，
中島 康彦

137

京都工芸繊維大学電子システム工学専攻

岡田 翔伍，増田 政基，小林 和淑

明治大学理工学研究科
明治大学理工学部郎，魚住 和史，熊谷 知也，石原貴大

林 拓哉，小林 直弘，栗山 翔太
CMOS 通信回路の試作

137

衛籐 玄海，金 帝淵
明治大学理工学研究科

伊藤 遼

明治大学理工学部

高野 真大

立命館大学理工学研究科

柴谷 恵，浅川 俊介

立命館大学総合理工学研究機構

汐崎 充

立命館大学理工学部

藤野 毅

0.18μmCMOS プロセスを用いたマルチモード生体信号増幅回

慶應義塾大学大学院理工学研究科

路及びオンチップ太陽電池用昇圧回路

慶應義塾大学理工学部

安田 陽平，菊地 大樹，野村 一樹
小野 東輝，田中 誠一，坪井 俊

トリプルウェルを用いた on-chip 太陽電池の集積化３

東洋大学総合情報学部

CMOS 超高周波通信回路実現のための試作
２線ＲＳＬメモリ方式 AES 暗号回路の電磁波解析攻撃リークの
評価用回路

137

138

138

樹，中野 誠彦
堀口 文男

138トリプルウェルを用いた on-chip 太陽電池の集積化４

東洋大学総合情報学部

堀口 文男

139

東北大学大学院工学研究科

山口 正洋，室賀 翔，重田 洋二郎

139

磁性薄膜による伝導ノイズ抑制効果評価のための模擬配線群

東北大学大学院工学研究科

山口 正洋，室賀 翔，重田 洋二郎

139

レジスタ共有型回路と Huddle-based Distributed Register(HDR) アーキテクチャ回路

早稲田大学基幹理工学部
早稲田大学大学院基幹理工学研究科

戸川 望
阿部 晋矢

140

包絡線パルス密度変調に用いる D 級電力増幅回路の試作

東京理科大学理工学部

飯倉 祥晴，染谷 和，楳田 洋太郎

140

MOSFET パラメータ基板バイアス効果評価 TEG

東京理科大学大学院理工学研究科

岸 俊樹，楳田 洋太郎

140

連続血糖値測定用ホールセンサアレイ

豊橋技術科学大学電気・電子情報工学系

村上 裕二

141

磁性薄膜によるイントラデカップリング性能評価のためのオン
チップコイル

3-1
67

第
３
章
チ
ッ
プ
試
作
報
告

3.

2

チップ種別一覧
TEG(特性評価回路など)

ラン名
ES65121イトル

MOS FETおよび配線の信頼性評価用TEG

ES65124

閾値近傍までのDVFSを実現するセルベース回路構成技術の開発

ES65124

フリップ・フロップおよび離散コサイン変換回路の最小動作電圧分布測定
回路

ES65124

トランジスタ特性の時間変化測定回路

ES65127

NBTI・RTNに強靭な回路設計手法の提案

ES65127

DVFSを対象としたセルベース設計技術の開発および評価用TEG

OS0812

研究者

三浦 克介, 中前 幸治, 黒川 敦
小野寺 秀俊, 石原 亨,

西澤 真一, Islam A.K.M.

掲載頁
76

Mahfuzul, 釡江 典裕, 近藤 正大, 修 斉

78

川島 潤也, 藤田 隆史, 筒井 弘, 越智 裕之, 佐藤 高史

78

粟野 皓光, 清水 裕史, 李 志, 筒井 弘, 越智 裕之, 佐藤 高
史78

松本 高士, 三木 淳司, 小野寺 秀俊

80Islam A.K.M Mahfuzul, 西澤 真一, 釡江 典裕, 近藤 正
大, 西村 彰平, 石原 亨, 小野寺 秀俊

81

演算増幅器等の試作

上村 通誉, 外山 貴子, 下山 正家, 春山 沙和, 淡野 公一

84OS0812

パルス形ハードウェアニューラルネットワークの素子特性測定用TEG

谷田 純一, 高浜 詩帆, 関根 好文, 内木場 文男, 齊藤 健

85

OS0812

リングオシレータTEG

小松 聡

86

波多野 裕, 犬塚 健也, 工藤 寛人

89
89

RO181153-2

タ

宇宙用CVSL回路及びNANDゲートNORゲート速度性能解析用実験回路の設計試作

RO18115

スペクトラムセンサTEG

水井 彩香, 北川 章夫

RO18115高効率な電源回路

篠塚 康人, 石田 光一, 桜井 貴康, 高宮 真

90

RO18115

遅延時間ばらつきからデバイス固有情報を出力するTEGチップ

浅川 俊介, 汐崎 充, 藤野 毅

92

RO18115

遅延時間ばらつきからデバイス固有情報を出力するTEGチップ

浅川 俊介, 汐崎 充, 藤野 毅

93

RO18115MOSFETパラメータ評価TEG

岸 俊樹, 藤岡 翔太, 楳田 洋太郎

95

RO18115

PLL要素回路(位相比較器，電圧制御型発振回路)搭載TEG

水野 順貴, 酒見 議一, 吉村 勉, 松田 吉雄

96

68

RO18121高効率な電源回路と超低電圧発振回路

篠塚 康人, アン ミンヨン, 桜井 貴康, 高宮 真

99

第
３
章

RO18121

磁気共鳴によるボード間無線電力伝送用回路

井口 俊太, 石田 光一, 桜井 貴康, 高宮 真

99

RO18121高効率な電源回路と超低電圧発振回路

篠塚 康人, アン ミンヨン, 桜井 貴康, 高宮 真

100

RO18121

遅延時間差検出型アービターPUF回路

菅谷 周平, 谷口 雅人, 浅川 俊介, 汐崎 充, 藤野 毅

103

RO18121漏洩電磁波を用いたサイドチャネル攻撃のリーク要因調査用TEGチップ

浅川 俊介, 汐崎 充, 藤野 毅

103

RO18121

トリプルウェルを用いたon-chip太陽電池の集積化１

堀口 文男

104

RO18121

MOSFETパラメータ基板バイアス効果評価TEG

岸 俊樹, 楳田 洋太郎

105

RO18122

降圧型DC-DCコンバータ

チ
ッ
プ
試
作
報
告

柳原 裕貴, 吉岡 和顕, 森 雄章, 篠塚 康人, 高橋 亮, 更田裕司, 桜井 貴康, 高宮 真

110

RO18122

磁気共鳴による無線電力伝送用回路向け位相検知回路

井口 俊太, 桜井 貴康, 高宮 真

111

RO18122

太陽電池アシストによる高効率CMOS整流回路の研究

小谷 光司

112

RO18122

遅延故障検出用テスト容易化回路およびIC間断線検査用回路の試作

小西 朝陽, 槙本 浩之, 二宮 孝暢, 四柳 浩之, 橋爪 正樹

114

RO18122

LSIチップ内の温度分布の解析

花井 大輝, 松田 敏弘, 岩田 栄之

115

RO18122

完全デジタルSRAM動作測定回路

斎藤 貴彦, 後藤 弘明, 中村 和之

115

RO18122

各種SRAM評価用TEG

西山 智史, 山本 裕允, 伊見 仁, 中村 和之

115

RO18122

ゲート酸化膜破壊評価回路

更田 裕司, 桜井 貴康

116

浅川 俊介, 汐崎 充, 藤野 毅

117

RO18122

電力解析攻撃対策を有するDual-Rail RSL メモリ方式を利用したAES暗号
回路

RO18122

トリプルウェルを用いたon-chip太陽電池の集積化２

堀口 文男

119

RO18122

オンチップ近傍磁界プローブ

山口 正洋, 室賀 翔, 重田 洋二郎

119

RO18122

連続血糖値測定用ホールセンサ

村上 裕二

120

波多野 裕, 白井 哉秀, 木内 恭介, 石切山 真二

122

RO18123

宇宙用CVSL回路及びNANDゲートNORゲート速度性能解析用実験回路の設計試作

RO18123

動的タイミングエラー検出回路の試作

史 又華, 戸川 望, 柳澤 政生

122

RO18123

位相検知回路、整流回路、及び、電源ノイズ評価回路

井口 俊太, 柳原 裕貴, 吉岡 和顕, 桜井 貴康, 高宮 真

123

RO18123低暗電流型フォトダイオードの特性評価用TEG

木村 孝之

125

RO18123

DFTの電力評価および遅延測定評価

佐藤 康夫, 梶原 誠司

126

RO18123

LSIチップ内の温度分布および実使用状態での信頼性の解析

市橋 和也, 花井 大輝, 松田 敏弘, 岩田 栄之

127

RO18123

超多チャネル皮質脳波信号計測のためのデジタル制御回路TEG

鈴木 隆文, 安藤 博士

128

RO18123MOSFETパラメータ基板バイアス効果評価TEG

岸 俊樹, 楳田 洋太郎

130

RO18123

Verilog HDLを用いた万能量子論理ゲートの小規模エミュレータ試作

十川 雄一郎, 金城 光永, 島袋 勝彦

131

RO18123

CMOSアナログ回路設計評価のためのオペアンプ試作

内山 功一, 吉田 久史, 豊田 朋範, 宇理須 恒雄

132

RO18124

フォトダイオード・検波回路TEG

松島 多佳彦, 池田 誠

133

RO18124

磁気共鳴によるボード間無線電力伝送用回路

森 雄章, 更田 裕司, 桜井 貴康, 高宮 真

133

RO18124

ICの遅延故障検出および電気検査のための容易化回路とOpenTEG内蔵回路の試作

西條 慎吾, 末永 翔平, 二宮 孝暢, 池地 大輔, 日下 敬雄,
小西 朝陽, 槙本 浩之, 四柳 浩之, 橋爪 正樹

135

RO18124

超低消費電力非同期式回路向けセルライブラリの構築

今井 雅

136

RO18124

ゲート酸化膜破壊評価回路

更田 裕司, 桜井 貴康

136

RO18124

トリプルウェルを用いたon-chip太陽電池の集積化３

堀口 文男

138

RO18124

トリプルウェルを用いたon-chip太陽電池の集積化４

堀口 文男

139

山口 正洋, 室賀 翔, 重田 洋二郎

139

RO18124

磁性薄膜によるイントラデカップリング性能評価のためのオンチップコイル

RO18124

磁性薄膜による伝導ノイズ抑制効果評価のための模擬配線群

山口 正洋, 室賀 翔, 重田 洋二郎

139

RO18124MOSFETパラメータ基板バイアス効果評価TEG

岸 俊樹, 楳田 洋太郎

140

RO18124連続血糖値測定用ホールセンサアレイ

村上 裕二

141

アナデジ混載ラン名
ES65127

タ

イ

ト

ル

テスト容易化回路

研

究者

新津 葵一, 大澤 優介, 針谷 尚裕, 平林 大樹, 小林 春夫

掲載頁
82

ES65127

低ジッタ周波数制御型省面積TDC

小西 恵大, 奥野 圭祐, 和泉 慎太郎, 吉本 雅彦, 川口 博

82

ES65127UWBレーダー用超高速サンプリング回路

十河 健太, 王 密田, アズハリ アフリーン, 吉川 公麿

82

OS0812

ディジタル制御発信器(DCO)テスト回路

外谷 昭洋

86

RO18115

デジタル補正技術を用いた小型計装アンプ

秋田 一平

91

RO18115

ビアプログラマブルなアナログフロントエンド回路VPA

上田 佳祐, 菅谷 周平, 藤野 毅, 堀 遼平, 汐崎 充

93

RO18122

多チャンネル皮質脳波信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

116

RO18123

単電子トランジスタの電流測定のための微小電流測定回路

鈴木 龍太, 平本 俊郎

121

RO18123

ラジカルセンサ/ReRAM多値記録回路/オーバサンプリングDAC

中山 和也, 河合 一樹, 蟹屋敷 祐介, 北川 章夫

122

RO18123

多チャンネル皮質脳波信号計測チップ

鈴木 隆文, 安藤 博士, 吉田 毅

127

RO18123

しきい値補正型CMOS整流回路

池辺 将之

129

RO18124センサノード応用低雑音アンプ・電源回路・A／D変換器ＴＥＧ

浅井 翔地, ハイビ ヒシャム, 岡澤 貴之, 秋田 一平

134

アナログ/デジタル信号処理プロセッサ
ラン名
ES65121

タ

イ

ト

ル

信頼性可変粒度複合型再構成デバイス

研

究

者

Alnajjar Dawood, 郡浦 宏明, 橋本 昌宜, 尾上 孝雄, 密

掲載頁

山 幸男, 嶋田 創, 小林 和淑, 小野寺 秀俊

77

ES65127

実時間画像認識のための局所特徴量抽出エンジン

水野 孝祐, 高木 健太, 和泉 慎太郎, 川口 博, 吉本 雅彦

82

OS0812

MEMSマイクロロボット歩行動作制御のための振動パターンを生成するパルス形ハードウェアニューラルネットワーク

高浜 詩帆, 関根 好文, 内木場 文男, 齊藤 健

84

RE40121024ビット自己同期型ＲＳＡエンジン

Devlin Benjamin, 池田 誠

74

RO18115

ソフトサーモメタコードを用いたパルス幅制御型DLL

名倉 徹, 浅田 邦博

88

RO18115低電圧CMOSアナログ回路の試作

魚住 和史, 熊谷 知也, 小林 優太, 高橋 康仁, 林 拓哉, 伊藤 遼, 石原 貴大, 小林 直弘

92

RO18115

パワーインテグリティ評価チップ1

市村 航, 小林 遼太, 久保 元樹

96

RO18121高精度バイオテレメトリーチップ

宮本 直人

98

RO18121

A Fully Parallel Analog VLSI Processor for Implementing SVDD
Algorithm

張 任遠, 柴田 直

99

RO18121

低電圧CMOSアナログ回路の試作

RO18121

魚住 和史, 小林 優太, 林 拓哉, 藤塚 純一, 石原 貴大, 藤井 達矢, 安田 信孝

103

パワーインテグリティ評価チップ1

市村 航, 小林 遼太, 久保 元樹

107

RO18121

パワーインテグリティ評価チップ2

市村 航, 小林 遼太, 久保 元樹

107

RO18121

パワーインテグリティ評価チップ3

市村 航, 小林 遼太, 久保 元樹

108

RO18121

パワーインテグリティ評価チップ4

市村 航, 小林 遼太, 久保 元樹

108

低電圧CMOSアナログ回路の試作

林 拓哉, 藤塚 純一, 小林 優太, 伊藤 遼, 石原 貴大, 高野
真大, 安田 信孝, 林 鐘煥116

RO18122

3-2
69

第
３
章
チ
ッ
プ
試
作
報
告

MINIMAXサンプリングAD変換器

Homjakovs Igors, 橋本 昌宜, 尾上 孝雄, 廣瀬 哲也

超低電力身体モニタリングシステムのためのR-R間隔検出デジタル回路の田中 智也, 松本 裕貴, 新居 学, 神田 健介, 藤田 孝之, 前

試作

中 一介

RO18123

スイッチトキャパシタ回路網による画像処理チップの開発１

亀田 成司

124

RO18123

スイッチトキャパシタ回路網による画像処理チップの開発２

亀田 成司

124

RO18123

低電圧CMOSアナログ回路の試作

RO18122
RO18122

林 拓哉, 高橋 康仁, 小林 優太, 伊藤 遼, 栗山 翔太郎, 高
野 真大

118
119

127

人体活動モニタリングシステムの低消費電力化にむけた加速度情報処理用

松本 裕貴, 田中 智也, 園田 晃司, 藤田 孝之, 神田 健介,

ASIC

前中 一介

129

RO18123

パワーインテグリティ評価チップ1

市村 航, 小林 遼太, 久保 元樹

132

RO18123

パワーインテグリティ評価チップ2

市村 航, 小林 遼太, 久保 元樹

132

RO18123

RO18124

RO18124

林 拓哉, 小林 直弘, 栗山 翔太郎, 魚住 和史, 熊谷 知也,

CMOS通信回路の試作
レジスタ共有型回路とHuddle-based Distributed Register (HDR) アーキ
テクチャ回路石原 貴大, 衛籐 玄海, 金 帝淵

137

戸川 望, 阿部 晋矢

140

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名

ル

研

究

者

掲載頁

James Tandon, Satoshi Komatsu, Kunihiro Asada,
Takahiro Yamaguchi

75

ES65116

10MHz-6.6GHzマルチバンドLC-PLL

岡田 健一

75

Stochastic Comparator Group with 3GHz PRBS test fixture andJames Tandon, Satoshi Komatsu, Kunihiro Asada,Transmission Line Clock Delay Lines.

Takahiro Yamaguchi

ソフトサーモメタコードを用いたパルス幅制御型DLL

名倉 徹, 浅田 邦博

80

染谷 晃基, 飯塚 哲也

80

ES65127
ES65127

チ
ッ
プ
試
作
報
告

ト

Stochastic Comparator Group as Process Monitor, Time-to-Digital
Converter, and Analog-to-Digital Converter

3-2

第
３
章

イ

ES65116

ES6512170

タ

完全デジタル時間差記憶再生回路とそれを用いたTime-to-Digital Converter

77

OS0812

パルス形ハードウェアニューロンモデルの試作

石川 敏揮, 関根 好文

84

OS0812

差動伝送信号線路と位相同期ループ回路の試作

保原 秀康, 楊 暁帆, 萓野 良樹, 井上 浩

85

OS0812電圧制御発振器

藤本 邦昭, 原田 裕二郎

85OS0812

アナログ回路および素子評価TEGの試作

蓬田 拓夢

86

RO18115MEMS混載LSIの制御に適した容量測定回路

児玉 和俊, 池田 誠

88

RO18115

CMOSイメージセンサのための非線形Single-slope ADC

矢部 紘貴, 池田 誠

88

RO18115

離散ΔΣADC

北原 義大, 清水 祐希, 西勝 聡

92

RO181150.18μmCMOSプロセスを用いたマルチモード生体信号増幅回路

安田 陽平, 大野 隆一, 中村 拓也, 中野 誠彦

94

張 浩, 張 藝蒙, 吉原 務

94(1)Self-cascode MOSFETs with a Self-biased Body Effect for Ultralow-power Voltage Reference Generator;(2)A Nano-power SwitchedRO18115

capacitor Voltage Reference using MOS Body effect in Applicationfor Subthreshold LSI; (3)A Low Power Dissipation Real Time Counterfor Sensor Network Application

RO18115

高調光・高効率LED制御回路

陳 民傑, 吉原 務

94

RO18115

TDCとDCOの試作

伊藤 秀将, 束原 恒夫, 田村 渉

97

RO18121

インピーダンス計測回路

二川 雅登, 秋田 一平

101

RO18121

コルピッツ発振器によるVCOの試作

高橋 俊市, 金子 成悟, 杉本 泰博, 坂東 和馬

101

RO18121

アナログ回路用ライブラリおよび素子評価TEGの試作（１）橘 昌良, 坂東 拓弥, 渡邉 勇磨, 西面 尚彰102

RO18121

ワンチップ動作マイクロシステム用オンチップ太陽電池の設計

菊地 大樹, 中山 渉, 中野 誠彦

104

RO18121

3次元積層ソリッド・ステート・ドライブ向け電源回路

宮地 幸祐, 上口 光, 竹内 健, 畑中 輝義

107

RO18121

TDCとDCOの試作

伊藤 秀将, 束原 恒夫

108

RO18122

フィードバックによるMEMSのPWM制御に向けた実時間容量測定回路

児玉 和俊, 池田 誠

109

RO18122小型弛張型発振器及び無線通信回路TEG

山根 駿也, 秋田 一平

112

RO18122

アナログ回路用ライブラリおよび素子評価TEGの試作（２）橘 昌良, 坂東 拓弥, 渡邉 勇磨, 西面 尚彰

114
114

RO18122
RO18122

CMOS基準電流および基準電圧発生回路

朝野 風太, 松田 敏弘, 岩田 栄之

0.18μmCMOSを用いたパッチクランプ測定システム,及び単チップで動作

大野 隆一, 菊地 大樹, 大林 不器, 中山 渉, 安田 陽平, 中するマイクロシステムのための電源回路

野 誠彦

RO18123

介在細胞集団を有するCPGモデルおよび細胞体モデルの試作

RO18123

アナログ回路用ライブラリおよび素子評価TEGの試作（３）建部 達弥, 奥山 敦司, 小久保 智彬, 和田 生久真, 佐伯 勝

117

敏, 関根 好文125

橘 昌良, 坂東 拓弥, 渡邉 勇磨, 西面 尚彰126RO18123

RO18123

RO18124

RO18124

ΔΣ Time to Digital ConverterおよびLC Digital Controlled Oscillatorの試作

嘉藤 貴博, 大関 寛之

126

0.18μmCMOSを用いたパッチクランプ測定システムの改良,及び単チップ

大野 隆一, 菊地 大樹, 大林 不器, 中山 渉, 安田 陽平, 中で動作するマイクロシステムのための電源回路

野 誠彦, 小野 東輝

高速・高精度を実現するAD変換回路のための要素ブロックの試作

小川 尚人, 大谷 浩平, 落合 洋夫, 桐生 健人, 杉本 泰博,
坂東 和馬

0.18μmCMOSプロセスを用いたマルチモード生体信号増幅回路及びオン

安田 陽平, 菊地 大樹, 野村 一樹, 小野 東輝, 田中 誠一,

チップ太陽電池用昇圧回路

坪井 俊樹, 中野 誠彦

129

135

138

イメージセンサ/スマートセンサ
ラン名
ES65127
RO18115
RO18121

タ

イ

ト

ル

研

究

者

掲載頁

3次元形状取得を効率化するためのCMOSイメージセンサチップ

矢部 紘貴, 池田 誠

80

液中オンチップ微粒子操作用非接触給電・低消費電力集積回路

岸和田 泰, 上田 瞬, 宮脇 祐介, 松岡 俊匡

95

大高 俊徳, 山﨑 智裕, 浜本 隆之

101

シーン理解システムに向けた分割撮像原理に基づくCMOSイメージセンサの実証実験用チップ

RO18122

擬似的不規則画素配置を持つイメージセンサ

秋田 純一, 五十嵐 覚

109

RO18122

注目領域画素並列検波処理による3次元形状取得向けイメージセンサ

松島 多佳彦, 池田 誠

109

RO18122

集積化照度センサの設計・評価

田村 圭太朗, 松本 佳宣

113

RO18122

集積化カラーセンサの設計・評価

平野 貴久, 松本 佳宣

113

RO18122

擬似ホール効果を利用したMOSFET型応力検出センサ

梅津 哲也, 原田 知親, 竹内 宏介

118

RO18122

高速処理を目指したスマートセンサアレイ

秋山 正弘

118

RO18123

蓄積時間制御が可能なイメージセンサの検証用チップ

宮本 佳昭, 浜本 隆之

124

RO18123

液中オンチップ微粒子操作用非接触給電・低消費電力集積回路

岸和田 泰, 崔 冀, 岩崎 紘介, 松岡 俊匡

130

3-2

ニューテクノロジ
ラン名
RO18123

タ

イ

ト

71

ル

偏光光再構成型ゲートアレイ

研
森脇

烈, 渡邊

究

者

実

掲載頁
131

マイクロプロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES65124

自己性能補償機構を持つ組込みプロセッサ橋本 昌宜, 樋口 裕磨, 上野 美保, 尾上 孝雄

79ES65127

HEVC/H.265向けの高性能FME動き予測LSI後藤 敏, 周 大江, 何 剛

83

何 光霽, 宮本 優貴, 和泉 慎太郎, 川口 博, 吉本 雅彦

74

89

RE40123-gramに対応できる実時間6万語彙連続音声認識のためのHMM(GMM+Viterbi)プロセッサ)

RO18115

Self-Adaptive Quasi-Gaussian Circuits for Analog On-Chip-Trainable
Multi-Class Classifiers

夏 文軍, 柴田 直

RO18115

16bitマイコンの試作:大学院創造工房セミナーでのチップ試作実習

古谷 拓之, 北道 淳司

91

RO18121SLID

Le Duc Hung , 蓬田 拓夢

102

RO18121

デジタル回路および素子評価TEGの試作

Hoang Van Phuc , 蓬田 拓夢

102

RO18121

32ビットMIPSパイプラインプロセッサ

高前田（山崎） 伸也, 藤枝 直輝, 吉瀬 謙二, 浅野 悠

106

RO18121

分岐予測切替えつき32ビットMIPSパイプラインプロセッサ

永塚 智之, 藤枝 直輝, 吉瀬 謙二

106

RO18123

DBSCANプロセッサ

島田 淳史, 柴田 直, 朱 弘博

121

RO18123

高信頼演算器アレイ型アクセラレータ

齊藤 光俊, 姚 駿, 中島 康彦

130

RO18124

排他的論理和を利用した動き検出プロセッサ

崔 英鮮, 山下 茂

133

RO18124

ユビキタスプロセッサHCgorilla.8

RO18124

コルピッツ発振器によるVCOの試作

RO18124

一時故障・永久故障に強靭な多重化パイプラインプロセッサ

深瀬 政秋, 成田 一貴, 三村 直道, 高木 竜哉, 宮森 博也,
黒川 敦, 今井 雅

134

高橋 俊市, 金子 成悟, 杉本 泰博

134

姚 駿, Yuttakonkit Yuttakon, 中島 康彦, 岡田 翔伍, 増田 政基, 小林 和淑

137

第
３
章
チ
ッ
プ
試
作
報
告

メモリ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ユークリッド距離・マンハッタン距離を高速かつ小面積に実現するデジタ

マタウシュ ハンス ユルゲン, 佐々木 静龍, 赤澤 智信,

ル並列型連想メモリの開発

安 豊偉

81

RO18115

SFQ/CMOSハイブリッドメモリ用64-kbメモリ

桑原 啓太, 吉川 信行

90

RO18121

SFQ/CMOSハイブリッドメモリ用64-kbメモリ

桑原 啓太, 吉川 信行

100

RO18121

SRAM回路TEG

岡田 尚也, 深山 正幸, 松田 吉雄

106

RO18122

SFQ/CMOSハイブリッドメモリ用64-kbメモリ

桑原 啓太, 吉川 信行

111

マタウシュ ハンス ユルゲン, 佐々木 静龍, 赤澤 智信

112

桑原 啓太, 吉川 信行

123

ES65127

RO18122
RO18123

ユークリッド距離・マンハッタン距離を高速かつ小面積に実現するデジタ
ル並列型連想メモリの開発
SFQ/CMOSハイブリッドメモリ用64-kbメモリ

演算回路(乗算器，除算器など)
ラン名

第
３
章
チ
ッ
プ
試
作
報
告

ト

ル

研

究

者

Alnajjar Dawood, 郡浦 宏明, 橋本 昌宜, 尾上 孝雄, 密

信頼性可変粒度複合型再構成デバイス

RO18115高周波数特性測定用アンプと6相駆動断熱的インバータ
電力解析攻撃対策を有するDual-Rail RSL メモリ方式を利用したAES暗号
回路

掲載頁

山 幸男

75

石垣 敬之, 陳 賢珠, 吉川 信行

90

橋本 祐樹, 浅川 俊介, 汐崎 充, 藤野 毅

93

RO18121高感度CMOS差動増幅器と4相断熱的回路と6相駆動断熱的回路

石垣 敬之, 陳 賢珠, 吉川 信行

100

RO18121

精度低下検出可能な浮動小数点演算器

安仁屋 宗石, 北村 俊明

104

浅井 稔也, 吉川 雅弥

110

RO1812272

イ

ES65116

RO181153-2タ周波数及びスキュー変動機構を持つ内蔵発振器を用いた耐サイドチャネル
攻撃AES暗号回路

RO18122

サイドチャネル攻撃対策AES暗号回路に対するハードウェアトロイの実装

佐藤 隆亮, 吉川 雅弥

110

RO18122

高感度CMOS差動増幅器と6相駆動断熱的回路とStatic CMOS回路

石垣 敬之, 陳 賢珠, 吉川 信行

111

RO18122２線ＲＳＬメモリ方式を用いた電力解析攻撃対策ＡＥＳ暗号回路の改良

柴谷 恵, 岩井 克彦, 浅川 俊介, 汐崎 充, 藤野 毅

117

RO18123

DBSCANプロセッサTEG

島田 淳史, 柴田 直, 朱 弘博

121

RO18123

低温動作用CMOS差動増幅器と6相リングカウンタと断熱的可逆演算器

石垣 敬之, 陳 賢珠, 井上 孔佑, 吉川 信行

123

電力解析攻撃対策のための乗算マスクとDual-Rail RSL メモリ方式を利用

鵜飼 慎太郎, 橋本 祐樹, 浅川 俊介, Hoang Anh-Tuan,

したAES暗号回路

汐崎 充, 藤野 毅128

堀 遼平, 大谷 拓, 浅川 俊介, 藤野 毅

128

RO18123

RO18123

ビアプログラマブルストラクチャードASICアーキテクチャVPEX3による
DES暗号回路実装

RO18124低電圧信号処理回路

川村 恭平, 松本 佳宣

135

RO18124

浮動小数点演算器

橘 昌良, 矢野 達彦

136

RO18124２線ＲＳＬメモリ方式AES暗号回路の電磁波解析攻撃リークの評価用回路

柴谷 恵, 浅川 俊介, 汐崎 充, 藤野 毅

138

通信(RF回路，ATMなど)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES65121

高速ロックを実現する完全デジタル型クロック・データ・リカバリ回路

飯塚 哲也, 浅田 邦博

ES65124

超低電力RF要素回路

益 一哉, 石原 昇, 伊藤 浩之

79

ES65127

パッケージ間高速通信用送受信回路

小菅 敦丈, 田口 眞男, 黒田 忠広

81

ES65127

低電力 RF CMOS回路の追求

益 一哉, 石原 昇, 伊藤 浩之

81

RO18115可視光通信用光受信回路

藤代 瞬也, 松本 佳宣

91

CMOSプロセスを用いた残留キャリア引き抜き回路の試作

岸 俊樹, 藤岡 翔太, 楳田 洋太郎

96

岸 俊樹, 楳田 洋太郎

105

高前田（山崎） 伸也, 五十嵐 俊哉, 藤枝 直輝, 吉瀬 謙二

105

高橋 俊市, 金子 成悟, 猪股 昇, 薬師寺 祐介, 杉本 泰博

113

RO18115
RO18121
RO18121
RO18122

CMOSプロセスを用いたモニター付き直列均等分圧型残留キャリア引き抜き回路の試作
高機能ネットワークオンチップルータ
高周波用アナログデバイスのTEGと低雑音増幅器LNA及びコルピッツ発振器によるVCOの試作

76

RO18122

CMOSプロセスを用いたE級電力増幅回路の試作

藤岡 翔太, 結城 崇匡, 楳田 洋太郎

120

RO18123

コンプリメンタリ型電力増幅器の試作

染谷 和, 藤岡 翔太, 結城 崇匡, 楳田 洋太郎

131

RO18124

CMOS超高周波通信回路実現のための試作

伊藤 遼, 高野 真大

137

RO18124

包絡線パルス密度変調に用いるD級電力増幅回路の試作

飯倉 祥晴, 染谷 和, 楳田 洋太郎

140

その他
ラン名
ES65121OS0812タイトル

A Self Synchronous FPGA with Leakage Control for 270mV Subthreshold Operation
3次元積層ソリッド・ステート・ドライブの書き込み電圧生成回路向けオンチップインダクタ

研

究

者

掲載頁

デブリン ベンジャミン, 池田 誠, 浅田 邦博

76

上口 光, 竹内 健, 畑中 輝義

87

RO18115

光伝送用高速光検出器および光ディスク用分割光検出器

霜鳥 敏之, 丸山 武男, 飯山 宏一

95

RO18121

オフチップデキャップ評価用のコア回路

名倉 徹, 浅田 邦博

98齊藤 総, 飯塚 哲也, 名倉 徹, 浅田 邦博

98

黒田 忠広

125

RO18121
RO18123

DVSにおける電源共振ノイズ低減のためのアクティブチャージシェアリング回路
学部4年生設計試作トレーニング

3-2
73

第
３
章
チ
ッ
プ
試
作
報
告

3.

3

各チップの詳細

平成24年度ルネサスエレクトロニクスCMOS 40nm 試作（経産省－
STARCプロジェクト）（ RE4012 ）3-gram に対応できる実時間 6 万語彙連続音声認識のための HMM（GMM+Viterbi）プロセッサ）
神戸大学システム情報学研究科

何 光霽, 宮本 優貴, 和泉 慎太郎, 川口 博, 吉本 雅彦

概要：高速，低消費電力かつ高精度で 6 万語彙連続音声認識を実現するために，8-パス Viterbi 単語間遷移並列アーキテクチャを提案した．また，探索処理において第 2 パスに 3-gram 処理を用いることで，認識精度を 2-gram のみの場合より約 2%向上できた．
40nm プロセスで提案 HMM（GMM + Viterbi）プロセッサ（HMM3）を試作した．実時間処理に必要な 62.5MHz 動作時の消費電力は 54.8mW であった．また，標準電圧（1.1V）, 動作周波数 200MHz において 3 倍速動作を確認した．その時の消費電力は177.4mW であった．

参考文献：［ 1 ］G. He, T. Sugahara, Y. Miyamoto, S. Izumi, H. Kawaguchi, and M. Yoshimoto, "A 40-nm 168-mW
2.4×-Real-Time VLSI Processor for 60-kWord Continuous Speech Recognition," IEEE Custom Integrated Circuits Conference（CICC）, pp.1-4, Sep. 2012.

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，
スエレクトロニクス CMOS 40nm 5mmx2.5mm チップ

3-3
74

第
３
章
チ
ッ
プ
試
作
報
告

トランジスタ数：1,000,000～10,000,000

試作ラン：ルネサ

チップ種別：マイクロプロセッサ

1024 ビット自己同期型ＲＳＡエンジン
東京大学工学系研究科

Devlin Benjamin

東京大学大規模集積システム設計教育研究センター

池田 誠

概要：自己同期型演算回路（ＳＳＰＥ）, 自己同期型制御回路, 自己同期型キーバッファにより完全にクロックなしで動作する
1024 ビットＲＳＡエンジンを実現. High-to-Low（HTL）アルゴリズムおよび Montgomery Power Ladder（MPL）アルゴリズ
ムにより実装し, いずれも正常な動作による暗号化の実現を確認するとともに, 電流波形から耐タンパー性に優れていることを実測により示した. 制御ブロック, および 1 ビット分のＰＥに関しては, 自己同期ハンドシェークも含めて Verilog のシミュレーションモ
デルを構築することで HDL により設計したうえで, ネットリストを作成し, 配置配線により実装した. フルチップへの実装は, それらをタイルによりつなぎ合わせることで実現している.

参考文献：B.S. Devlin, H. Mori, S. Miyauchi, M. Ikeda and K. Asada, "Performance and Side-channel Attack Analysis
of a Self Synchronous Montgomery Multiplier Processing Element for RSA in 40nm CMOS," Asian Solid-State Circuits Conference （A-SSCC 2012）, pp. 385-388, Nov. 2012.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，ン：ルネサスエレクトロニクス CMOS 40nm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラ平成24年2月e-Shuttle CMOS 65nm 試作（ ES65116 ）Stochastic Comparator Group as Process Monitor, Time-to-Digital Converter, and Analog-to-Digital Converter
VLSI Design and Education Center, University of Tokyo
Advantest Laboratories

James Tandon, Satoshi Komatsu, Kunihiro Asada

Takahiro Yamaguchi

概要：The chip contains a stochastic comparator group that can be also used as athreshold voltage variation monitor,
time-do-digital converter, oranalog-to-digital converter. The circuit is implemented as a stochastic groupof rail-torail, clocked comparators that decide the polarity of thedifferential voltage. These 63 of 64 clocked comparator outputs
are thensummed together to compute a 6-bit output. The stochastic comparator groupbehaves as a process variation
monitor when the mean and standard deviation ofthe comparator offset voltage are measured. This is done with DC
measurements.When the comparators are given a steep input pulse for Vin, the stochasticcomparator group behaves
as a stochastic time-to-digital converter. Theresolution is down to the subpicosecond range. Finally, it works as anequivalent time, stochastic sampling analog-to-digital converter. Using anequivalent time approach, the power consumption and area are significantlyreduced. The chip was implemented in the 65 nanometer E-Shuttle processtechnology
node. It was successfully tested with an effective equivalent timesampling rate of 230GS/s on a 23.0023MHz sine wave
with 52dB SNDR.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS，

トランジスタ数：10,000～100,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

3-3

10MHz-6.6GHz マルチバンド LC-PLL
東京工業大学大学院理工学研究科

75

岡田 健一

概要：10MHz-6.6GHz の直交出力が可能なソフトウェア無線（SDR）向け広帯域 PLL を実現した．無線通信には低位相雑音なLC 型の発振器が必要であるが, 周波数チューニングレンジが狭いという課題がある．従来 SDR 用 PLL では, 複数の LC 発振器を用いて所望周波数帯域を得ていたが, 面積が大幅に増加することが問題であった．本研究では, 分数分周が可能な注入同期周波数分周器（ILFD）を用い, 8-12GHz の周波数範囲を持つ VCO から 10MHz-6.6GHz の発振信号を取り出すことに成功した．ILFD は
free-run 周波数を調整することでロック補償を行った．校正回路はデジタル回路により構成した．従来は 2 個以上の LC 型発振器が必要であったが, 本方式では ILFD を利用することで 1 個の LC 発振器のみで済み, 従来よりも低消費電力かつ省面積化を達成した．

参考文献：［ 1 ］ Deng, Musa, 岡田, 松澤, "A 0.38mm2, 10MHz-6.6GHz Quadrature Frequency Synthesizer Using Fractional-N Injection-Locked Technique," A-SSCC, Nov. 2012

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Agilent 社 ADS，
65nm 2.1mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：e-Shuttle CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

信頼性可変粒度複合型再構成デバイス
大阪大学情報科学研究科
高知工科大学システム工学群

Alnajjar Dawood, 郡浦 宏明, 橋本 昌宜, 尾上 孝雄
密山 幸男

概要：トランジスタの微細化や集積度増加が指数オーダで進み NRE コストが高騰するなか，偶発故障等に対する半導体の高信頼性の確保が課題となっている．粗粒度再構成可能デバイスは ASIC 設計に比べてアプリケーション開発のコストが低く，FPGA に比べて構成情報ビット数が少ないためソフトエラー耐性が高いが，条件分岐やビット演算，制御処理も含むアプリケーションの実現が困難である．我々は，以前に開発・試作した信頼性可変粗粒度再構成可能アーキテクチャ［ 1 ］を改良し, 粗粒度ブロックと再粒度ブロックを含む粒度複合型アーキテクチャを開発した. これにより, 状態遷移機械が実装できるようになり, C ベース動作合成に対応した. 本試作では, 粒度複合型アーキテクチャを設計・実装した. しかし，試作チップの実機検証において，スキャンチェーンでホールド違反が発生して正常に構成情報がロードできないことが判明した．

参考文献：D. Alnajjar, H. Konoura, Y. Ko, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Implementing Flexible Reliability in a Coarse Grained Reconfigurable Architecture,’’IEEE Transactions on VLSI Systems, in press.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 NanoSim，
10,000,000

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

トランジスタ数：1,000,000～

チップ種別：演算回路（乗算器，除算器など）

第
３
章
チ
ッ
プ
試
作
報
告

平成24年3月e-Shuttle CMOS 65nm 試作（ ES65121 ）A Self Synchronous FPGA with Leakage Control for 270mV Sub-threshold Operation
東京大学工学系研究科

デブリン ベンジャミン

東京大学大規模集積システム設計教育研究センター

池田 誠, 浅田 邦博

概要：According to the 2011 ITRS report, power-aware designs for mobile applications are increasing in demand, while target
power consumption is still forecast to remain over 2x until at least 2026. To solve this problem, circuits that operate with reduced supply voltages, with low leakage currents can give the best energy efficient results, but operation in this subthresholdvoltage area increases delay variation by several orders of magnitude. We have previously presented a Self Synchronous
FPGA （SSFPGA） that uses autonomous power gating to reduce leakage. This approach allows for energy-efficient nearthreshold operation, but at sub-threshold operation the Ion/Ioff ratio in the control circuits prevents operation past 370mV.
For applications thatrequire low-power rather than energy minimum operation, it is ideal to operate at sub-threshold voltages.In this research we use self synchronous operation with fine-grained pipeline stage to operate in the sub-threshold voltage region without such circuits. Each self synchronous dual-pipeline N and P stages uses DCVSL dual rail circuits, havesingle bit output per pipeline, and a single 2 phase completion detection （CD） circuit to allow for delay insensitive operation. N and P pipelines have identical circuits except that the CD signal is inverted in the N pipeline.A SSFPGA with a low
overhead technique to reduce leakage autonomously in order to achieve correct sub-threshold operation. The SSFPGA is fabricated in 65nm CMOS and measurement results show operation down to 270mV, without any parameter tuning. Pipeline
throughput and power consumed by the SSFPGA when programmed with a 16 block test chain is measured at 2.05GHz and
17.4MHz, 0.14W and 0.80mW, at 1.4V and 0.27V respectively.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，

3-3
76

第
３
章
チ
ッ
プ
試
作
報
告

100,000～1,000,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

トランジスタ数：

チップ種別：その他

高速ロックを実現する完全デジタル型クロック・データ・リカバリ回路
東京大学工学系研究科

飯塚 哲也

東京大学大規模集積システム設計教育研究センター

浅田 邦博

概要：近年, 無線通信産業の成長はめざましく, 集積回路の有線・無線通信分野における応用には大きな注目が集まっている. 特に有線の高速通信の分野においてはクロックとデータを別の配線で伝送する方式では相互の遅延差が問題となり, 特に並列に複数のデータパスを持つような場合には現実的でない. そのため, ランダムなデータ列から対応するクロック信号を復元するクロック・
データ・リカバリ（CDR）回路は必須の技術であり広く研究が行われている. CDR 回路は, 従来 PLL を応用したアナログ回路による構成が一般的であったが, 近年完全デジタル型の構成を取る All-Digital CDR（ADCDR）も提案されるようになってきた. 本試作では, 特にモバイル機器等の低消費電力が必要なアプリケーションにおいて, 高速に起動しデータ通信を開始できる必要性から,高速にクロックを復元しロックする高速ロック型の完全デジタル形 CDR 回路を提案し実装を行った. 提案回路の実測により数ビッ
トのプリアンブルで高速にクロック信号の復元が可能であることを示した

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，

トランジスタ数：10,000～100,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，ATM など）

MOS FET および配線の信頼性評価用 TEG
大阪大学情報科学研究科
弘前大学理工学研究科

三浦 克介, 中前 幸治
黒川 敦

概要：プロセスルールの微細化に伴って, LSI の信頼性低下が問題となっている. 本チップには, 信頼性を考慮した LSI 設計手法の確立を目的として, その手法検討に必要なデータの取得ならびに開発した設計手法の評価を行う為の, MOS FET および配線の信頼性
評価用 TEG を集積している. MOS-FET の信頼性を評価するための TEG としては, 単体 TEG とアレイ TEG とを集積した. 単体
TEG は, MOS-FET 毎にプローブ用のパッドを設置している. アレイ TEG は, 20×20＝400 個の MOS-FET に共有のプローブ用パッドを設置し, 行および列選択信号により単一の MOS-FET を選択して測定可能にしている. NBTI （negative bias temperature instability：負バイアス温度不安定性）, HCI （hot carrier injection: ホットキャリア注入） 等の劣化要因について測定を行う予定である. 配線の信頼性を評価するための TEG としては, アレイ TEG を集積し, 様々な形状の配線について, その信頼性評価を可能としている. EM （electromigration: エレクトロマイグレーション）, SIV （stress induced voiding: ストレス起因ボイド） 等の劣化要因について測定を行う予定である. また温度依存性についても評価するため, ポリシリコン抵抗による発熱用ヒーターを内蔵し, チップ温度の変更を可能としている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），
別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

Stochastic Comparator Group with 3GHz PRBS test fixture and Transmission Line Clock
Delay Lines.
VLSI Design and Education Center, University of Tokyo
Advantest Laboratories

James Tandon, Satoshi Komatsu, Kunihiro Asada

Takahiro Yamaguchi

概要：The chip contains a stochastic sampler composed of three stochastic comparatorgroups implemented with 63 railto-rail clocked comparators , then connectsthem to a 3GHz PRBS test fixture through a transmission line based coarsedelay line, and transmission line based fine delay line. The stochasticcomparator groups can be used as threshold process variation monitors,stochastic TDCs, or as stochastic equivalent time ADCs. The 3GHz PRBS testfixture used a PLL
to multiply a reference clock signal by eight. The PRBSgenerates a 7-bit pseudorandom bit sequence to be tested by thestochasticsampler. A transmission line based clock delay line architecture was developedwhere the clock delay could
be shifted in increments of picoseconds on thecoarse delay line. The fine delay line had 3 stochastic comparator groupsconnected at picosecond intervals. Three samples were taken at picosecondintervals for each clock cycle. The chip
was implemented in the 65 nanometerE-Shuttle process technology node. It successfully sampled a 2.92GHz, 7-bitPRBS
signal at an effective equivalent time sampling rate of 5.8TS/s.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS，

トランジスタ数：10,000～100,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

信頼性可変粒度複合型再構成デバイス
大阪大学情報科学研究科

Alnajjar Dawood, 郡浦 宏明, 橋本 昌宜, 尾上 孝雄

高知工科大学システム工学群

密山 幸男

奈良先端科学技術大学院大学情報科学研究科
京都工芸繊維大学工芸科学研究科
京都大学情報学研究科

嶋田 創

小林 和淑

3-3

小野寺 秀俊概要：トランジスタの微細化や集積度増加が指数オーダで進み NRE コストが高騰するなか，偶発故障等に対する半導体の高信頼性の確保が課題となっている．粗粒度再構成可能デバイスは ASIC 設計に比べてアプリケーション開発のコストが低く，FPGA に比べて構成情報ビット数が少ないためソフトエラー耐性が高いが，条件分岐やビット演算，制御処理も含むアプリケーションの実現が困難である．我々は，以前に開発・試作した信頼性可変粗粒度再構成可能アーキテクチャ［ 1 ］を改良し, 粗粒度ブロックと再粒度ブロックを含む粒度複合型アーキテクチャを開発した. 本試作では, 粒度複合型アーキテクチャ, 高信頼プロセッサ, パスインタフェー
スを設計・実装した. 試作チップの評価結果より，粒度複合型アーキテクチャにて高信頼モードで画像処理を行ったとき，α 線の照射中においても正常に処理が継続されることを確認した．

参考文献：D. Alnajjar, H. Konoura, Y. Ko, Y. Mitsuyama, M. Hashimoto, and T. Onoye, ``Implementing Flexible Reliability in a Coarse Grained Reconfigurable Architecture,’’IEEE Transactions on VLSI Systems, in press.

設計期間：5 人月以上，6 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim，Synopsys 社 Formality，

トランジスタ数：10,000,000～

ログ/デジタル信号処理プロセッサ

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種別：アナ

77

第
３
章
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試
作
報
告

平成24年10月e-Shuttle CMOS 65nm 試作（ ES65124 ）閾値近傍までの DVFS を実現するセルベース回路構成技術の開発
京都大学情報学研究科

小野寺 秀俊, 石原 亨, 西澤 真一, Islam A.K.M. Mahfuzul, 釡江 典裕, 近藤 正大, 修 斉

概要：集積回路の低消費電力化は喫緊の課題であり，DVFS アーキテクチャは低電力化に絶大な効果がある．本チップには，異なる電源電圧におけるエネルギー効率の最適化を目標にした 4 つの MeP プロセッサが搭載されている．それぞれのプロセッサは違う種
類のセルライブラリで設計された．セルライブラリの種類として高い電圧と低い電圧を対象に最適化したライブラリがある．これらにより，特定の電圧を対象にして最適化されたライブラリの効果を確認できる．また，それぞれのプロセサに自律補償回路が組み込まれており，製造後にばらつきの自律補償が可能となっている．自律補償回路は電源電圧とクロック信号のみを用い，ばらつきを検出し，適応的に基板バイアスを調整する．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，Synopsys 社 Formality，
ン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

3-3
78

第
３
章
チ
ッ
プ
試
作
報
告

トランジスタ数：1,000,000～10,000,000

試作ラ

チップ種別：TEG（特性評価回路など）

フリップ・フロップおよび離散コサイン変換回路の最小動作電圧分布測定回路
京都大学大学院情報学研究科

川島 潤也, 藤田 隆史, 筒井 弘, 越智 裕之, 佐藤 高史

概要：回路の消費電力を大幅に削減する手法として，トランジスタを閾値電圧近傍またはそれ以下の電圧で動作させるサブスレッ
ショルド回路が注目されている．しかし回路が正常に動作する最小動作電圧は，回路素子の特性ばらつきの影響を受けやすい．本試
作では，単体のフリップ・フロップ （FF） および離散コサイン変換 （DCT） 回路の最小動作電圧分布を測定する回路を実装した．チップには，被測定回路をアレイ状に並べたものと，回路が正常に動作しているかを確認するためのテスト用回路が実装されている．被測定回路とテスト用回路は電源電圧が分離されており，被測定回路は低電圧で，テスト用回路は通常電圧で動作させることができる．これを用い，被測定回路の電源電圧を下げていき，正常に動作している被測定回路の個数を確認する．テスト用回路は動作モードが外部からプログラム可能であり，FF のセットアップ時間およびホールド時間を測定するための回路や，DCT 回路に任意のテストパタンを印加するための SRAM も搭載している．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF），
作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

トランジスタ数：1,000,000～10,000,000

試

チップ種別：TEG（特性評価回路など）

トランジスタ特性の時間変化測定回路
京都大学大学院情報学研究科

粟野 皓光, 清水 裕史, 李 志, 筒井 弘, 越智 裕之, 佐藤 高史

概要：近年のプロセス微細化に伴い，トランジスタ特性の経年劣化や時間的変動が，回路の信頼性に関する問題として広く関心を集めている．このため，これらの影響を正確に予測するためのモデル化が急務となっている．本チップでは，BiasTemperature Instability （NBTI）ならびに Random Telegraph Noise （RTN） を精度よく測定する回路を試作した．NBTI は pMOS トランジ
スタの閾値電圧がなだらかに上昇していく現象のことであり，RTN はゲート絶縁膜に存在する原子構造の欠陥にキャリアが捕獲及び，放出されることによって引き起こされる閾値電圧の時間変動である．ともにトランジスタ特性の時間的変化として観測される．
トランジスタアレイの構造を工夫して，寄生素子の影響によるしきい値観測のための波形鈍りを防止することで，短時間での特性変化を知ることが出来るように設計した．さらに，アレイ内のトランジスタに印加されるバイアス電圧の制御タイミングを高精度に制御するための回路を搭載している．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，
100,000～1,000,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

トランジスタ数：

チップ種別：TEG（特性評価回路など）

超低電力 RF 要素回路
東京工業大学ソリューション研究機構
東京工業大学精密工学研究所

益 一哉, 石原 昇

伊藤 浩之

概要：ワイヤレスセンサネットワーク用の超低電力センサノードの実現を目指し，RF トランシーバの要素回路として LNA，RF
DAC，FBAR DCO を開発した．LNA は一般的なソース接地型のトポロジーとし，ゲートバイアスを制御することによりゲインを変化させ，ゲート容量の変化をデジタル制御の容量で補償することで入力マッチングを補償する点を工夫した．低い電源電圧で利得を得るためにフォワードボディバイアス技術を利用した．FBAR DCO において，インバータの NMOS のゲートバイアス電圧を制御して Class-C 動作させる手法を開発した．ポストレイアウトシミュレーションにおいて，発振周波数 2GHz，電源電圧 0.36V の場
合の消費電力は 28uW であった．1MHz オフセットの位相雑音は-128dBc/Hz であり，-210dBc/Hz という非常に良好な Figure of
Merit を達成した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社
Spectre，Agilent 社 ADS，

トランジスタ数：100～1,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，ATM など）

自己性能補償機構を持つ組込みプロセッサ
大阪大学情報科学研究科

橋本 昌宜, 樋口 裕磨, 上野 美保, 尾上 孝雄

概要：微細化とともに製造ばらつきや環境変動が深刻化し, プロセス進化に伴う性能向上を阻害している. 我々は, チップごとに固有のばらつきを克服し, デジタル回路の要求性能（動作周波数や消費電力）を実現する性能補償機構の実現を目指している. オン
チップセンサによりばらつきを検知し, 自律的に電源電圧や基板バイアス電位を調整することで性能を補償する. これまでリングオ
シレータ型ばらつきセンサにより, デバイスパラメータのばらつき推定が可能であること, タイミングエラー予告フリップフロップ

3-3がランタイム性能補償に有効であること［ 1 ］を確認してきた. 本試作では, これらを組込みプロセッサ（MeP）に適用した. 現在,

79

評価の準備を進めており, 性能補償の有効性を確認する予定である.

第３章

参考文献：H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, ``Adaptive Performance Compensation with In-Situ
Timing Error Predictive Sensors for Subthreshold Circuits,’’IEEE Transactions on VLSI Systems, vol. 20, no. 2, pp. 333-343, February 2012.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim，Synopsys 社 Formality，
4.2x2.1mm チップ

トランジスタ数：1,000,000～10,000,000

チップ種別：マイクロプロセッサ

試作ラン：e-Shuttle CMOS 65nm

チ
ッ
プ
試
作
報
告

平成24年7月e-Shuttle CMOS 65nm 試作（経産省－STARCプロジェクト）（ ES65127 ）ソフトサーモメタコードを用いたパルス幅制御型 DLL東京大学大規模集積システム設計教育研究センター

名倉 徹, 浅田 邦博

概要：従来の PLL では, 入力電圧に応じて発振周波数が変化する VCO 回路を利用して, PFD を用いて VCO の発振周波数（位相）と入力参照 CLK 周波数（位相）とを比較し, CP によって位相比較に応じた電荷を LPF に注入することで VCO の入力電圧を微調整するというフィードバック制御を用いて所望の CLK を生成しており, Type-II 型と呼ばれている. この方法では, PLL のフィードバックループを安定化させるために, 場合によっては数百 pF 程度の大きな容量 C2 が LPF に必要となる. また, Type-I 型では PD の出力を電圧に変換するための大きな容量 C1 が必要となる. すなわち, Type-I, Type-II いずれも大きな容量が必要となり, 小面積化の妨げになっている.
これらの問題を解決するため, 入力パルス幅に応じて発振周波数が変化する PWCO をソフトサーモメタコードを用いて制御することで,超小面積の PWPLL を以前に試作した. 本試作では, ソフトサーモメタコードを用いて容量を使わないパスル幅制御型という PWPLL のコンセプトをそのまま流用した, パスル幅制御型位相調整回路 （PWDLL） を試作した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），

トランジスタ数：100～1,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

完全デジタル時間差記憶再生回路とそれを用いた Time-to-Digital Converter
東京大学工学部電気電子工学科

染谷 晃基

東京大学工学系研究科電気系工学専攻

3-3
80

第
３
章
チ
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試
作
報
告

飯塚 哲也

概要：本研究においては, 近年ますます注目を浴びている時間分解能型において, 未だ提案されていない時間差記憶再生 （Time Difference Hold and Replication : TDHR）回路を提案し, 65nmCMOS プロセスにおいて, 試作・実証を行った. この回路は, 2 つの入力された信号間の時間差を回路内に記憶し, 出力として, その時間差を任意の回数出力する. この新たな構成要素の登場により, 時間分解能型において, 新たな回路アーキテクチャの出現が期待される. また, この回路の有効性を示すため, 提案 TDHR 回路を用いた Time-to-Digital Converter（TDC）を試作した. 提案する構成では, TDHR 回路上で記憶されている入力時間差を, 低精度の TDC に対して複数回入力することにより, 高精度のデジタル出力が得られる. 上記の回路動作を測定により実証した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso， トランジスタ数：1,000～10,000 試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

3 次元形状取得を効率化するための CMOS イメージセンサチップ
東京大学工学系研究科

矢部 紘貴

東京大学東京大学大規模集積システム設計教育研究センター

池田 誠

概要：構造光と呼ばれる 3 次元形状取得手法は, ステレオマッチングなどに比べ, より簡単に高い精度が得られることから, 広く用いられている. この手法では, 対象の物体に既知の光のパターンをあて, このパターン光をカメラで取得した画像から検出することによって,3 次元を取得する. パターン光をより確実に検出するため, パターン光を特定の周波数で変調するということが考えられる. 本チップは,この変調光をピクセル並列で効率よく取得するための CMOS イメージセンサである. 各ピクセルには, 光強度をパルス周波数に変換する
Pulse Frequency Modulator と, その出力につながれた 2 つのアップダウンカウンタが置かれている. アップダウンカウンタの, Up/
Down ピンに, 特定の周波数の方形波を入れることによって, 特定の周波数での変調光を検出できる. また, 2 つのカウンタに同一周波数の位相が 90 度ずれた信号を入力することにより, 変調光の位相を検出することができ, これにより, パターン光に用いることができる変調
方式の自由度が上がる. さらに, このチップを用いて, 実際に 3 次元画像の取得も行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
65nm 2.1mm 角チップ

トランジスタ数：1,000,000～10,000,000

試作ラン：e-Shuttle CMOS

チップ種別：イメージセンサ/スマートセンサ

NBTI・RTN に強靭な回路設計手法の提案
京都大学情報学研究科

松本 高士, 三木 淳司, 小野寺 秀俊

概要：近年, トランジスタ特性の経年劣化（負バイアス温度不安定性, NBTI）及びノイズ（ランダム・テレグラフ・ノイズ, RTN）などのため, 高信頼性を備えたシステムを設計することがますます困難になってきた. これらは微細デバイスの持つ本質的な特質であり, これらを正確にモデル化し回路設計に反映させるため, 以下の 3 種類の回路技術の開発を行った. ［回路 1］トランジスタレベルでの経年劣［回路 2］トランジスタレベルでの経年劣化・RTN の高速・高精度評価回路.
［回路 3］実回路
化・RTN 基礎モデルの作成.
（SRAM）への経年劣化・RTN の影響の評価を行う回路技術. 一例として, トランジスタレベルでの経年劣化・RTN の高速・高精度評価回路を開発し, 5μs 程度の時間分解能で高精度に RTN を評価することが初めて可能となった. また, 効率的なスクリーニングを行う
ために, RTN の影響を評価可能な BIST 付 SRAM を開発した. この回路は NBTI ストレスや TDDB ストレスを複合的に印加することが可能であり, これらによる経年劣化の SRAM への影響についても評価可能である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，65nm 2.1mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：e-Shuttle CMOSDVFS を対象としたセルベース設計技術の開発および評価用 TEG
京都大学情報学研究科

Islam A.K.M Mahfuzul, 西澤 真一, 釡江 典裕, 近藤 正大, 西村 彰平, 石原 亨, 小野寺 秀俊

概要：本チップは，集積回路のエネルギー効率を向上させる技術開発を目的とした TEG である．DVFS を利用した集積回路を想定し，（ 1 ）低電圧向けおよび電圧変動を想定したセルベース設計技術の開発，（ 2 ）電圧変動に伴う PN バランスの自律補償技術の開発を目的としている．（ 1 ）に関しては，通常電圧および低電圧向けにゲート幅を最適化したセルライブラリと，電圧変動に伴う論理ゲートごとの遅延変動をなるべく押さえるセルライブラリを設計した．（ 2 ）に関しては，PN バランスをセンスするモニタ回路およびモニタ回路の制御信号を元に基板バイアスを生成する基板バイアス生成回路を設計した．（ 1 ）と（ 2 ）にて開発した技術を元に，リングオシレータ（RO）によるテスト回路と，応用回路として東芝 MeP プロセッサを設計し搭載した．各回路ごとに独立した電源電圧を印可可能な構造とする事で，低電圧での動作の評価および消費エネルギーの評価を可能としている．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，
4.2x2.1mm チップ

トランジスタ数：1,000,000～10,000,000

試作ラン：e-Shuttle CMOS 65nm

チップ種別：TEG（特性評価回路など）

ユークリッド距離・マンハッタン距離を高速かつ小面積に実現するデジタル並列型連想メモリの開発
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

マタウシュ ハンス ユルゲン

佐々木 静龍, 赤澤 智信, 安 豊偉

概要：連想メモリとは，ある参照ベクトル群の中から最も類似するベクトルパターンを検索する機能メモリである．これまで，本研
究室ではクロックにより距離を離散的な時間領域に変換する，高信頼かつ高速・低消費電力なデジタル時間領域マンハッタン距離検
索連想メモリの開発を行ってきた．しかしながら，距離を時間領域に変換するためにユークリッド距離などを用いた場合，距離が大きくなりそれに比例して検索時間が増大してしまうという問題があった．そこで本試作では，検索アルゴリズムの改良によりこれを解決し，ユークリッド距離検索においても高速な検索を実現した．また，絶対値差計算回路における全加算器を逐次処理型の乗算器として再利用することでユークリッド距離計算回路の面積を削減した．同時に距離計算処理と検索処理のパイプライン化，マンハッ
タン距離/ユークリッド距離の切り替え機能の実装により柔軟で高性能な連想メモリを実現した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，
ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

トランジスタ数：1,000～10,000

試作

チップ種別：メモリ

小菅 敦丈, 田口 眞男, 黒田 忠広
概要：本チップは, 低消費電力に各パッケージ間を高速に接続する技術である. 各パッケージ間はマルチマスターとして接続される.
バスとの接続は非接触な結合器を介して行われる. 結合器はバスのインピーダンスを乱さないため, 複数のモジュールを高速に接続することができる. 結合器を 2 つ通過することで受信振幅が極めて小さくなることが課題であったが, 本チップでは新規に開発したアンプを用い低消費電力に増幅することが可能である. 現在従来の結合器を用いた性能評価を行った. 受信機の性能を既に確認済み
で, 10Gb/s の動作を確認した. 入力感度は最小 40mV であった. またチップ上に形成した結合器の特性評価が現在進行中であり,パッケージ間通信用のバスを構成する際の設計指標とする.

参考文献：［ 1 ］ W.-J. Yun et. al., "A 7 Gb/s/Lin Non-Contact Memory Module for Multi-Drop Bus System Using Energy-Equipartitioned Coupled Transmission Line," ISSCC 2012, 2012 年 2 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Agilent 社
トランジスタ数：10～100

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

チップ種別：通信（RF 回路，ATM な

ど）

低電力

RF CMOS 回路の追求

東京工業大学ソリューション研究機構
東京工業大学精密工学研究所

益 一哉, 石原 昇

伊藤 浩之

概要：従来のセンサネットワークの高度化やこれを超える概念として, より大量のセンサ群データ（スワーム）を監視し制御するス
ワームネットワークシステムの研究開発が始まっている. このようなシステムを実現するには, 無給電で多種多様な情報の収集を可能とする超低電力で多機能なセンサノードの実現が鍵となる. 今回我々は, RF 回路の低電力化構成を追求し, その有効性の確認を行った. 従来のワイヤレスセンサノード（ZigBee, Bluetooth）や無線 LAN などの RF 回路では, 少なくとも数十ｍＷ以上の電力を必要としているが, 本試作ではその 10 分の 1 以下の消費電力で動作する RF 回路の実現を目指した. 低電力化への基本方針として,①電源電圧：0.5～0.6V, ②トランジスタのバイアス：バックゲートバイアスによる低しきい値動作化とサブスレッシュホルド領域の活用, ③トランジスタ回路の徹底簡略化（システム仕様とのトレードオフを考慮）, ④定常回路電流の削減を念頭に回路設計を実施した. RF 送信回路, 受信回路, PLL 回路と基本回路 TEG を試作した結果, 5GHz 以上の高周波帯で, 0.5～0.6V での低電圧低電力動作を可能とする提案回路技術の有効性を確認した.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Agilent 社
ADS，

トランジスタ数：1,000～10,000

ATM など）81

第３章

パッケージ間高速通信用送受信回路

ADS，

3-3

試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

チップ種別：通信（RF 回路，

チ
ッ
プ
試
作
報
告

テスト容易化回路
名古屋大学大学院工学研究科
群馬大学大学院工学研究科

新津 葵一
大澤 優介, 針谷 尚裕, 平林 大樹, 小林 春夫

概要：近年, 半導体集積回路の製造コストに占めるテストコストの割合の増加が懸念されており, テスト容易化技術の開発への要望が高まりを見せている. 本試作チップにおいては, 低テストコストを実現するテスト容易化回路について開発を行った. テスト容易化回路のうち, 大規模半導体集積回路（ＬＳＩ）内においてクロック生成やクロック 抽出等で用いられるＰＬＬ（Phase Locked
Loop : 位相同期ループ）のテスト容易化回路として, ジッタ測定回路の試作をおこなった. 文献［ 1 ］（Kiichi Niitsu, Masato
Sakurai, Naohiro Harigai, Takahiro J. Yamaguchi, and Haruo Kobayashi,"CMOS Circuits to Measure Timing Jitter
Using a Self-Referenced Clock and a Cascaded Time Difference Amplifier with Duty-Cycle Compensation,"IEEE Journal of Solid-State Circuits, vol. 47, no. 11, pp. 2701-2710, Nov. 2012.）をベースとして 65nm CMOS プロセスにて試作を行った.

参考文献：［ 1 ］ K. Niitsu, et al., JSSC, Nov. 2012, pp. 2701-2710.
設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：100～1,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナデジ混載

実時間画像認識のための局所特徴量抽出エンジン
神戸大学システム情報学研究科

水野 孝祐, 高木 健太, 和泉 慎太郎, 川口 博, 吉本 雅彦

概要：本試作では HDTV 解像度の動画像に対して，実時間，低消費電力で，HOG（Histograms of Oriented Gradients）特徴量の抽出と物体検出を実行可能なプロセッサを実現することを目的とした．提案する LSI は，ハードウェア向けに最適化した HOG 特
徴量抽出アルゴリズムと，サポートベクタマシンを用いた早期識別アルゴリズムをデュアルコアアーキテクチャによって実現する．
早期識別アルゴリズムは，識別 性能を犠牲にせずに，識別に必要な演算量を削減する．また，コア間の協調によって省電力／高速／複数物体検出の 3 つの動作が可能である．一方，リコンフィギャラブル MAC アレイによって，異なる形状の物体検出にも対応す
る．実測の結果，提案 LSI は，HDTV 解像度（1920×1080）の画像を毎秒 30 フレーム処理することが可能であり，2 コアを用いた
場合 42.9ＭＨｚ，1.1Ｖ動作時の消費電力は 43ｍＷ，最低動作電圧 0.7V 動作時は 17.4mW となった．FPGA 実装時の 196.99mW

3-3
82

第
３
章
チ
ッ
プ
試
作
報
告

（電源電圧：1.2V，動作周波数：40MHz）と比較すると，1.1V 時に 78%，0.7V 時に 91%の削減効果となる．また HDTV 解像度の動画像を用いたデモシステムの構築をおこない，試作チップの有効性を確認した．

設計期間：7 人月以上，8 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，
試作ラン：e-Shuttle CMOS 65nm 4.2x2.1mm チップ

トランジスタ数：1,000,000～10,000,000

チップ種別：アナログ/デジタル信号処理プロセッサ

低ジッタ周波数制御型省面積 TDC
神戸大学システム情報学研究科

小西 恵大, 奥野 圭祐, 和泉 慎太郎, 吉本 雅彦, 川口 博

概要：本試作では省面積完全デジタル Time-to-digital converter（TDC）回路を実装した．提案 TDC はシュミットトリガ型インバータを利用してリング発振器を構成し且つ低ノイズ電流制御回路を用いることにより低ジッタ化を実現する．提案 TDC は低周波数での動作に適するように発振器の周波数を最適化しており，発振周期に対するジッタの相対量を極めて低く抑えている．ジッタの相対量が減ることで TDC の量子化性能を向上させることが可能となる．提案 TDC は発振を止めずに周波数変調で TD 変換が可能であるためリーク電流などによる位相変動に対してロバストな構成が可能である．また，デジタルリッチな回路構成であるためプロセス微細化に適している．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 ASSURA，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），

トランジスタ数：1,000～10,000

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

別：アナデジ混載

UWB レーダー用超高速サンプリング回路
広島大学先端物質科学研究科

十河 健太, 王 密田

広島大学ナノデバイス・バイオ融合科学研究所

アズハリ アフリーン, 吉川 公麿

概要：インパルス信号を用いるレーダーシステムは低消費電力が見込めるというメリットがある. 本試作においては, 中心周波数
10GHz（信号帯域幅 5-15GHz）の超広帯域特性を持つインパルス信号をディジタル化するサンプリング回路の試作を行った. イン
パルス信号は立ち上がりが急峻であり, ディジタル化するためには高いサンプリングレートを必要なる. そのため, リング型電圧制
御発信回路の各ディレイセルの出力信号からフェーズインターポレータを用いて位相を補間し, 等価時間サンプリングを適用することで, 等価的に 100GS/s の超高サンプリングレートのサンプリング回路を設計した. 加えて, 信号入力部にインダクタを用いること
で 4.8GHz-17.8GHz の入力帯域幅のサンプリング回路を設計した. レーダー送受信用アンテナアレー制御のための, シングルエン
ド帯域 0-28 GHz シングルポールダブルスロー （SPDT） スイッチングマトリクス回路を 65 nm CMOS テクノロジーで開発した.
中心周波数 15 GHz 帯域 20 GHz の GMP の伝送が著しい劣化無しにスイッチできた.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 ASSURA，Cadence 社 Spectre，Agilent 社 ADS，
4.2x2.1mm チップ

チップ種別：アナデジ混載

トランジスタ数：10,000～100,000

試作ラン：e-Shuttle CMOS 65nm

HEVC/H.265 向けの高性能 FME 動き予測 LSI
早稲田大学情報生産システム研究科

後藤 敏, 周 大江, 何 剛

概要：今回のプロジェクトの狙いは, 新しい標準符号化方式である HEVC/H.265 向けのエンコーダの FME（Fractional Motion
Estimation ）機能に対して, 高性能な LSI 化を開発することである. 対象とする画素はスーパハイビジョン向けであり,
7680x4320 画素に対して, 60fps を達成する必要がある. その時に, できるだけ回路規模と消費電力を小さくすることが目的で, アルゴリズム, アーキテクチャ, 回路の各レベル最適化を図る必要がある. 提案手法では, 低いハードウェアコストと高性能符号化のFME アルゴリズムとそのアーキテクチャを提案した. ハードウエアコストを削減するために, 従来の 8 近傍フィルタの代わりに,
2 近傍フィルタを使用し, 1/4 ピクセルを内挿する. 線形特性を利用し, 1/4 ピクセルの係数は 1/2 ピクセルと整数ピクセルの内挿により求めた. また, IME（整数動き予測）の情報を用いて, FME 検索領域の最適化を行い, 0.5%～0.73％のビットレートの増加をしたが, ハードウエアコストは 35%～48%の削減をすることができた. 試作したチップを実測したところ, 370MHz@1.2v で, 1.991G ピク
セル／秒で動作することを確認した. 回路のゲート数は 1183ｋゲート, SRAM は 19.2Kb であり, ピクセル当りのエネルギー消費は199.5nj であり, チップ全体の消費電力は 397.2mw であった.

参考文献：Dajiang Zhou, et al., "A 4320p 60fps H.264/AVC intra-frame encoder chip with 1.41Gbins/s CABAC," Symposium on VLSI Circuits 2012.

設計期間：6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Cadence 社
SoC Encounter，Cadence 社 Virtuoso，Mentor 社 ModelSim，
tle CMOS 65nm 4.2x2.1mm チップ

トランジスタ数：1,000,000～10,000,000

試作ラン：e-Shut-

チップ種別：マイクロプロセッサ

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平成24年度オンセミコンダクター―三洋 CMOS 0.8um テスト試作（ OS0812 ）

演算増幅器等の試作
宮崎大学大学院工学研究科
宮崎大学工学部

上村 通誉

外山 貴子, 下山 正家, 春山 沙和, 淡野 公一

概要：新たに立ち上げる 0.8um の試作テストランに参加し，同プロセスの特性確認を行うのと同時に，研究室に新たに配属になった学生を対象とした LSI 設計教育として，回路設
計からシミュレーション，マスクレイアウト，および測定までの一通りの流れを経験させた. 試作回路は全てアナログ回路であり，差動増幅回路とソース接地によるオペアンプ，
フォールデッドカスコード型オペアンプ，弱反転領域動作型のオペアンプ，コンパレータの設計・試作に取組んだ. いずれの回路も，テストランということで，基本的な回路構成を採用し，外付けの抵抗によりバイアス電流を変更できるようにしてある. これらのオペアン
プ以外にも，素子単体の特性評価を行うことを目的に，N および P チャネル MOSFET の単体や面積の異なる同一値の抵抗も作り込んだ. これらの素子を基にして，デバイスパラメー
タや適切な抵抗のサイズついての検討を行う予定である. 評価に関してはまだその途中であるが，オペアンプに関しては概ね期待ど
おりの性能を得ている. 今後は，オペアンプの周波数特性について検討する予定である.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
HSPICE（RF），

トランジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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パルス形ハードウェアニューロンモデルの試作
日本大学理工学部電子情報工学科

石川 敏揮, 関根 好文

概要：現在，生体の優れた能力を模倣し，機能を実現するための多くの研究がなされている．その中でも我々は，生体の発火特性によく似たパルス波形を生成することが可能なパルス形ハードウェアニューロンモデルの研究を行っている．本試作では，パルス形ハード
ウェアニューロンモデルの 0.8μm ルールでの動作確認を目的とした，細胞体モデル，軸索モデル，シナプスモデルの試作を行った．細胞体モデルは，生体のニューロンが持つ相対不応性，閾値作用，自励振・他励振発火特性等を有している．軸索モデルは，細胞体モデ
ルと抵抗を交互に縦続接続することによりパルスを逐次伝搬，伝搬の際にパルスの遅延を行う．シナプスモデルは生体のシナプスと同様に時空間的加算特性を有しており興奮性シ
ナプスモデルは正の電流を抑制性シナプスモデルは負の電流を出力する．今回は以前から行っている MOSFET，コンデンサで構成したモデルに加え，MOS 抵抗をシート抵抗でも構成し，コンデンサはチップ外部から配線することにより 0.8μm ルールでの負性抵抗を含めた動作検証を行った．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コ

ンバータなど）MEMS マイクロロボット歩行動作制御のための振動パターンを生成するパルス形ハードウェアニューラルネットワーク
日本大学理工学部

高浜 詩帆, 関根 好文, 内木場 文男, 齊藤 健

概要：マイクロロボットは医療分野や装置の微小部分における作業など, 多くの分野で活躍が期待されている. 一方, マイクロロボットの活躍の場はヒトの目の届かない場である上,物理法則もその小ささゆえにヒトの感覚とは異なる. そこで, すべての動作を事前に記録させておくプログラミングによる制御ではなく, 環境をセンサで読み取り, 判断し, 行動する
小型生物のように柔軟な制御方法が求められている. プログラミングの必要がない制御の第一歩として, マイクロロボットの歩行動作を制御するチップの試作を行った. 我々は,ニューラルネットワークおよびテスト用回路を試作した. ニューラルネットワークは 4 個の細胞体モデルを 12 個の抑制性シナプスモデルで相互結合した. 細胞体モデルはパルス波形を出力する発振器であり, 抑制性シナプスモデルは細胞体同士の結合状態を決定するものである. 1 個のチップに, ニューラルネットワークを 1 個, テスト用の細胞体モデルと抑制性シナプスモデルを 2 個ずつ試作した. 現在
試作した IC チップの測定中である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula， トランジスタ数：100～1,000
試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサパルス形ハードウェアニューラルネットワークの素子特性測定用 TEG
日本大学理工学部

谷田 純一, 高浜 詩帆, 関根 好文, 内木場 文男, 齊藤 健

概要：MEMS マイクロロボット歩行動作制御のための振動パターンを生成するパルス形
ハードウェアニューラルネットワークに使用した素子の特性測定用 TEG チップを作製した. パルス形ハードウェアニューラルネットワークは抵抗やコンデンサの値により発振波形が敏感に変化するため, 素子ごとの特性を測定する必要がある. 抵抗（10Ω , 70Ω , 110Ω ,550Ω, 1100Ω）, コンデンサ（1pF, 3pF, 5pF）, n 型 MOSFET（W/L=0.3, 1, 10）, p 型
MOSFET（W/L=0.1, 0.3, 1, 10）を設計した. 四端子法による抵抗およびインピーダンス
アナライザによるコンデンサの測定値はすべて設計値の約 2 倍であった. n 型 MOSFET（W/L=0.3, 1, 10）, p 型 MOSFET（W/L=0.1, 1, 10）について Id-VDS 特性が確認できた. 閾値電圧および, p 型 MOSFET（W/L=0.3）の Id-VDS 特性は測定中である. また,
IC チップの素子と外付けの素子を組み合わせて細胞体モデルを構築することにより, 発振条件を検討する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula， トランジスタ数：～10 試作ラ
ン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

差動伝送信号線路と位相同期ループ回路の試作
秋田大学工学資源学部

保原 秀康, 楊 暁帆, 萓野 良樹, 井上 浩

概要：集積回路内に差動信号伝送線路及び位相同期ループ回路を含む各回路ならびにそれらを構成している素子を試作した. （ 1 ）負の群遅延を広帯域且つ 1 チップ IC 内で実現するために共振構造及び電磁結合構造を含む差動信号伝送線路を試作した. （ 2 ）変調・復調のような信号処理に用いられている位相同期ループ回路の新たな展開のためには, 高周波・広帯域で発振する電圧制御型発振器（VCO）の開発の加えて VCO を制御するための高周波用位相比較器と低域通過フィルタが必要になる. そこで, 位相同期ループ回路とその回路を構成している個別ブロック（VCO, 位相比較器, 低域通過フィルタ）並びにそれらの回路を構成する MOS トランジスタ, 抵抗, コンデンサの特性評価回路（TEG）を構成した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Cadence 社 Dracula，Synopsys 社 HSPICE（RF），
100

試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

トランジスタ数：10～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

電圧制御発振器東海大学産業工学部

藤本 邦昭, 原田 裕二郎

概要：ミラー積分回路とシュミットトリガ回路を組み合わせると, 制御電圧に比例した周波数の方形波出力と三角波出力の両方を得る事ができる. しかし, シュミットトリガ回路をオ
ペアンプで構成した場合, 発振周波数が高くなるとオペアンプの遅延のために三角波の振幅が設定電圧より大きくなり, 発振周波数が理論値と一致しなくなる. 提案回路は, オペアン
プのかわりにＣＭＯＳインバータを偶数個直列接続して構成したバッファ回路を用いており, 初段のＣＭＯＳインバータのソース端子に三角波出力を積分した電圧を印加することによりＣＭＯＳインバータの閾電圧を自動的に 0V に保っており, 高速動作時においても制御電圧に比例した周波数の方形波出力と 0V を中心とした三角波出力を得ることができる. また, ミラー積分回路の部分を Deboo 積分回路, ブートストラップ回路に置き換えた電圧制
御発振器についても試作しており, 所期の動作が得られる事を試作チップを用いた実験により確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100～1,000 試
作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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アナログ回路および素子評価 TEG の試作
電気通信大学電気通信学部

蓬田 拓夢

概要：今回はテスト試作ということで，様々なアナログ回路を試作し測定を行なった．主な試作回路は，オペアンプ，D/A コンバータ，リングオシレータである．また，素子の基本特性評価用の TEG として MOS トランジスタ，容量，抵抗も試作した．TEG の測定結果
より，トランジスタの動作を確認した．飽和電流のシミュレーションと実測との誤差はNMOS，PMOS ともに 7.9 %以内となった．しきい値は概ね等しい結果となった．抵抗，容量の測定結果もシミュレーションとの誤差は 10 %以内となった．その他アナログ回路も正常に動作することが確認できた．オペアンプは，単純な 2 段オペアンプを試作し，利得に関しては，0.55 %の誤差となった．D/A コンバータは，4bit の R-2R 型を MOSFET のみ
で設計・試作しており，実測においてシミュレーションと同様の結果を得ることができた．リングオシレータは 51 段のインバータ型を試作し，シミュレーションより 21 %周波数が低下しているものの発振を確認することができた．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
Hercules，Synopsys 社 HSPICE（RF），
チップ

トランジスタ数：1,000～10,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

リングオシレータ TEG
東京大学大規模集積システム設計教育研究センター

小松 聡

概要：Onsemi-Sanyo 0.8um CMOS 試作の評価用のリングオシレータ TEG の設計，試作，評価を行った．23 段のリングオシレータ回路について，ゲート長 4 種類，ゲート幅

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5 種類のそれぞれの組み合わせによって実装し，合計 20 種類のリングオシレータを搭載した．また，典型的なゲート長，ゲート幅のリングオシレータにおいて，ソース/ドレイン面積を変化させたもの，ステージ間の金属配線の層/長さ/幅を変化させたもの，を実装した．先述の 20 種類のリングオシレータと上記のような構成のリングオシレータとをあわせて，合計 33 種類搭載した．リングオシレータの出力を分周し，周波数を測定することによって，Onsemi-Sanyo 0.8um CMOS 試作用のデバイスパラメータの AC 特性パラメー
タにフィードバックを予定している．あわせて，ディジタル入出力バッファも搭載しており，正常に動作していることを確認した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），

トランジスタ数：1,000～10,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 5mmx2.5mm チップ

チップ種別：TEG（特性評価回路など）

ディジタル制御発信器（DCO）テスト回路
呉工業高等専門学校電気情報工学分野

外谷 昭洋

概要：本研究室では, バイオ応用を目指した CMOS 集積回路の設計開発を行っている. 今
回のチップ試作では, バイオ応用チップの一部として搭載するディジタル制御発振器（DCO）およびオンチップインダクタの特性を評価するためのテスト回路を設計した. オ
ンチップインダクタの特性評価については, インダクタの巻数およびサイズを変えたものを準備したほか, アレイ化したときのテスト回路も準備し, 種々の特性評価も行えるものとなっている. DCO は省電力化のため, 負帰還ループのアンプの使用数を 5 ビットのディジ
タル信号で制御できる構成とし, 周波数についても 5 ビットのディジタル信号で制御できる構成となっている. 制御可能な周波数範囲はシミュレーション値で 640 から 810MHz（全アンプ使用時）である. 本チップについては, 現在評価中である.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Agilent 社 EMPro，
ンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：100～1,000

試作ラン：オ3 次元積層ソリッド・ステート・ドライブの書き込み電圧生成回路向けオンチップインダクタ
中央大学理工学部

上口 光, 竹内 健

東京大学大学院工学系研究科

畑中 輝義

概要：本研究グループでは, ソリッド・ステート・ドライブ（SSD）の電源システムに着目し, 従来各 NAND フラッシュメモリーチップに搭載されていた電源回路 （チャージポンプ）の代わりに, インダクタを用いるブーストコンバータを, インターポーザーに載せる
3 次元積層 SSD （3D-SSD）を提案してきた. また, 抵抗変化型メモリ（ReRAM）と
NAND フラッシュメモリの両方を用いたハイブリッド 3D-SSD の低消費電力化や高速化の研究を進めている［ 1 ］. 本試作チップではメタル配線を用い, 3D-SSD 向け書き込み電圧（20V）生成回路（ブーストコンバータ）のためのオンチップインダクタを試作した. ブー
ストコンバータの昇圧性能は, インダクタのインダクタンスや寄生成分に依存する. 昇圧に必要な立ち上がり時間や消費エネルギーのインダクタンス依存性を実測できるよう本オンチップインダクタを試作した. これまで試作してきた電源回路チップと組み合わせて昇圧時間, 消費エネルギーの評価を進めている.

参考文献：［ 1 ］T. Hatanaka and K. Takeuchi, “Vset/reset and Vpgm Generator without Boosting Dead Time for 3D-ReRAM and NAND flash Hybrid Solid-State Drives,” IEEE Asian Solid-State Circuits Conference, pp. 309-312, Nov. 2012.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula， トランジスタ数：～10 試作ラ
ン：オンセミ－三洋 CMOS 0.8μm 7.5mm 角チップ

チップ種別：その他

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第
３
章
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平成23年度第5回ローム CMOS 0.18um 試作（ RO18115 ）ソフトサーモメタコードを用いたパルス幅制御型 DLL東京大学大規模集積システム設計教育研究センター

名倉 徹, 浅田 邦博

概要：従来の PLL では, 入力電圧に応じて発振周波数が変化する VCO 回路を利用して,PFD を用いて VCO の発振周波数（位相）と入力参照 CLK 周波数（位相）とを比較し,
CP によって位相比較に応じた電荷を LPF に注入することで VCO の入力電圧を微調整するというフィードバック制御を用いて所望の CLK を生成しており, Type-II 型と呼ばれている. この方法では, PLL のフィードバックループを安定化させるために, 場合によっては数百 pF 程度の大きな容量 C2 が LPF に必要となる. また, Type-I 型では PD の出力を電圧に変換するための大きな容量 C1 が必要となる. すなわち, Type-I, Type-II いずれも大きな容量が必要となり, 小面積化の妨げになっている. これらの問題を解決するため, 入力
パルス幅に応じて発振周波数が変化する PWCO をソフトサーモメタコードを用いて制御することで, 超小面積の PWPLL を以前に試作した. 本試作では, ソフトサーモメタコードを用いて容量を使わないパスル幅制御型という PWPLL のコンセプトをそのまま流用した, パスル幅制御型位相調整回路（PWDLL） を試作した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

3-3

MEMS 混載 LSI の制御に適した容量測定回路
東京大学工学系研究科

児玉 和俊

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東京大学東京大学東京大学大規模集積システム設計教育研究センター

第３
章

やアクチュエータといったアプリケーションへの実用化が進んでいる. MEMS のインター

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池田 誠

概要：近年, MEMS は製造プロセスの向上によって特性バラツキが小さくなり, センサー
フェイスの多くはキャパシタによって構成されており, MEMS の物理量を容量値へと変換
し, LSI によって信号処理を行う. 本回路は, この中でも平行平板によって構成される
MEMS ミラーの容量値を測定することが目的である. この MEMS ミラーは電荷量を制御し, 電荷による引力を変化させることで角度を制御しているため, 容量測定において電荷量を大きく変化させることはできず, また, ミラーの電圧は常に一定とは限らない. そのため,本回路ではわずかな電荷量をキャパシタから引き抜き, その引き抜き前後の電位差から容量値を導出する. 今回の試作では, MEMS を実際に測定するのではなく, その前段階としてキャパシタのアレイを TEG としてチップ上に実装し, 提案回路によって測定を行った. キャパシタアレイの測定結果から, 提案回路が測定対象の電圧に依存せず, 少量の電荷により測定が可能であることが分かった.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100,000～
1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

CMOS イメージセンサのための非線形 Single-slope ADC
東京大学工学系研究科

矢部 紘貴

東京大学東京大学大規模集積システム設計教育研究センター

池田 誠

概要：CMOS イメージセンサでは, 従来列並列の ADC が用いられてきた. 従来は, このADC は均一な量子化ステップをもつものが用いられてきた. しかし, イメージセンサにおいては, ノイズレベルが信号レベルの平方根に比例する（ショットノイズ）という性質があり, 低信号時にあわせた量子化ステップの ADC を設計すると, 高信号時には, 量子化ス
テップがノイズレベルに比べて小さすぎるため, 消費電力, 速度などの面で無駄であるという問題点があった. 本チップでは, イメージセンサの量子化ステップを信号レベルによって変化させることができる, 非線形 Single-slope ADC の検討を行うため, Ramp を自由に変更できる ADC を設計した. この ADC は, 通常の Single-Slope ADC における, Ramp 生成回路を, 外部信号によって, 非線形な信号を生成可能なように設計することによって実現した. 設計に当たっては, 実際にイメージセンサに応用することを視野に, ピッチなどを調整し, 648 列の ADC を作成し, ばらつきなどを測定できるようにした.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m

Self-Adaptive Quasi-Gaussian Circuits for Analog On-ChipTrainable Multi-Class Classifiers
東京大学工学部

夏 文軍, 柴田 直

概要：本設計は，人間のような柔軟な認識を実時間かつ低消費電力で実現するためにオンチップ学習機能を有するマルチクラス分類器を実装したものである．Support Vector Machine（SVM）を始めとする既存で分類器アルゴリズムは，2 クラスの分類しかできない，
複雑なカーネル演算が必要などの問題点を抱えている．そこでマルチクラスの分類を低計算コストで行うため，本研究では，各学習サンプルに重みを付け，Parzen-window 分類器に基づいた境界ベクトルを選択する学習アルゴリズムを VLSI チップ上で実装した. それに, 認識率を向上させるために SVM でよく使われている Gaussian Kernel を近似化させ，より簡単に回路で実装できる Quasi-Gaussian Kernel を提案した．その上，近似によるエラーを解決するために，形が実際のクラス分布状況によって自由自在に変換できる
Self-Adaptive Quasi-Gaussian Kernel に改良した. 本試作チップは， 32 個の 64 次元 Self-Adaptive Quasi-Gaussian Kernel が搭載され，8 クラスの学習ができる．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
HSPICE（RF），Synopsys 社 NanoSim，プ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：マイクロプロセッサ

宇宙用 CVSL 回路及び NAND ゲート NOR ゲート速度性能解析用実験回路の設計試作
静岡理工科大学理工学部

波多野 裕, 犬塚 健也, 工藤 寛人

概要：各種設計ツール整備, デザインルール, 密度ルール, アンテナルールなどの理解, などのため, テスト回路として, 0.4 ミクロンインバータと 0.4 ミクロン出力バッファー回路,
1.48 ミクロンインバータと 1.48 ミクロン出力バッファー回路, 0.4 ミクロン出力バッ

3-3ファー回路単体, 1.48 ミクロン出力バッファー回路単体, 配線付きインバータ 50 段チェー

89

ン回路 6 種類, NAND ゲート速度性能解析用 50 段チェーン回路 2 種類, NOR ゲート速度性

第３章

能解析用 50 段チェーン回路 2 種類,CVSL 回路を, 2011 年度第 5 回試作と 2012 年度第 3 回試
作の 2 回に分けて設計した. 2011 年度第 5 回試作では, 0.4 ミクロンインバータと 0.4 ミク
ロン出力バッファー回路, 1.48 ミクロンインバータと 1.48 ミクロン出力バッファー回路,
0.4 ミクロン出力バッファー回路単体, 1.48 ミクロン出力バッファー回路単体, を設計し,試作チップを実測して機能動作を確認した. 2012 年度第 3 回試作では, 配線付きインバータ 50 段チェーン回路 6 種類, NAND ゲート
速度性能解析用 50 段チェーン回路 2 種類, NOR ゲート速度性能解析用 50 段チェーン回路 2 種類,CVSL 回路を, 設計し, 試作チップの実測により全ての回路の機能動作を確認することができた.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF）， トランジスタ数：10～
100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

スペクトラムセンサ TEG
金沢大学自然科学研究科
金沢大学理工研究域

水井 彩香
北川 章夫

概要：光領域の電磁界伝搬を制御するための配線層の構造を設計した. これを, イメージセ
ンサと組み合わせ, 入射光のスペクトラムを計測するためのスペクトラム・センサを実現することを目的に, 各種ピクセルの特性評価 TEG を試作した. 光の伝搬を制御する配線層を透過した光だけでなく, 横から進入する光によって, 特性が乱れるため, 横方向の光の伝搬を防ぐための構造を周囲に配置した. 配線層の構造により, 紫外～近赤外の入射光に対して, 選択的に波長を透過させる特性を持つことが確認された. 本試作の結果に基づき, さらに高感度なセンサを実現するための指針を得るための詳しい解析を実施する予定である.

参考文献： 水井彩香, 北川章夫,「ピンホールによる分光を利用したスペクトラム分析イ
メージセンサ」,映像情報メディア学会報告,Vol.35, No.19, pp.41-43, 2011.5

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジ
スタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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高効率な電源回路
東京大学生産技術研究所

篠塚 康人, 石田 光一, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：高効率なバックコンバータを実現する為, デジタル制御ディレイラインとクロックト
コンパレータを用いたバックコンバータの制御回路を設計した. バックコンバータは, ス
イッチングのタイミングが重要である. したがって, コンパレータを用いたフィードバック制御を行うことにより, そのタイミングを最適に調整することが有効である. コンパレータに連続型を用いた場合には, 低負荷時にコンパレータの消費電力により電源回路の効率が低下してしまう. そこで, 本試作回路では, クロックトコンパレータにより低消費電力化を図った. 一方, クロックトコンパレータを用いると, 比較結果がデジタル値となる為, 本回路では, デジタル制御のディレイラインを用い, バックコンバータのスイッチングのタイミ
ングを 1 サイクル毎に調整する制御を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ
横浜国立大学大学院工学府

桑原 啓太

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究

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を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ-in, SFQ-out のハ
イブリッドメモリの全チャンネル動作を実証することである. これまでのメモリに対して,アンプとデコーダとの物理的な距離を近づけるという改良を行った. アンプの出力配線による遅延時間の増加を抑えるためである. 測定を行ったところ, 全アンプの正常動作を確認した. またアクセスタイムも前回の 12.3ns から 3.68ns に向上した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

高周波数特性測定用アンプと 6 相駆動断熱的インバータ
横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

石垣 敬之, 陳 賢珠
吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. SFQ 論理
回路と CMOS 回路を組み合わせるためにはインターフェース回路が必要である. このインターフェース回路を構成している一つの回路が低温動作用 CMOS 差動増幅器である. この
チップでは 3 種類の低温 CMOS 差動増幅器が載せられている. それぞれの CMOS 差動増幅器には高周波数特性の調査のため低ノイズ用インダクタンスを追加した回路が載せられている. このチップを用いて測定を行った結果, 約 400～500MHz での正常動作が確認できた.
また, 我々は CMOS 集積回路を用いた低電力化技術として, 断熱的パストランジスタ論理回路を研究している. 断熱的論理回路とは電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. 本チップには 6 相の正弦波で動作する断熱的インバータ 240 段と同等の Static CMOS インバータを載せている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：1,000～10,000
ど）

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器なデジタル補正技術を用いた小型計装アンプ
豊橋技術科学大学工学部

秋田 一平

概要：アレイセンサデバイスに向けた超小型計装アンプの開発品であり, そのような応用に対して, 今後必要になるであろうアンプの多チャネル化に向けて, 超小型（小面積）化技術を提案・適用している. この種のアンプは微小信号を扱うため, 製造ばらつきに起因するオ
フセット電圧への対処は必須であり, 従来は, 大掛かりなフィードバック・ループ系を用いて実現していた. 本試作品は, 新規に提案するデジタルキャリブレーション技術により, 小
面積にオフセット電圧を最小化することが可能であり, 特に, 多チャネル化に有効な手法である. また, 本提案技術は, 複数サンプルの測定結果より, その有効性が実証されている. 今
後はより多チャネル化に向けた開発を進めていく予定である.

参考文献：I.Akita and M.Ishida, "A 0.06mm2 14nV/√Hz chopper instrumentation
amplifier with automatic differential-pair matching," in IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers （ISSCC）, pp.178-179, Feb. 2013.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Cadence 社
SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラ

チップ種別：アナデジ混載

16bit マイコンの試作:大学院創造工房セミナーでのチップ試作実習
会津大学大学院コンピュータ理工学研究科

古谷 拓之, 北道 淳司

概要：本チップは,会津大学大学院における講義”創造工房セミナ"において,VDEC のツールを用いてプロセッサのチップ試作を体験する講義・演習において作成したものである.受講者は,会津大学の学部の講義において論理設計,計算機アーキテクチャ,半導体工学などの基礎知識はあり,FPGA を用いた演習を経験しているが, それらの内容を統合し,実際にチップ製造を行った経験はない. 本講座では一週間程度の集中講義により論理合成,回路シミュ
レーション,配置配線,DRC などの基礎知識,ツールの使用法の説明を受け,VDEC のツール群を利用して 1 月程度の実習によりチップ作成を行った.実装したものは学部での演習において FPGA ボードに実装したマルチサイクル方式 16 ビットマイコンである.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社
Astro，
チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：マイクロプロセッサ

可視光通信用光受信回路
慶應義塾大学理工学部

藤代 瞬也, 松本 佳宣

概要：近年の白色 LED の高効率化に伴い, LED を高速変調させ情報を送受信する可視光通信が注目されている. そこで，受光素子としてフォトダイオードよりも高感度な CMOS ア
バランシェフォトダイオードを 0.18 ミクロンプロセスで製作してその動作を確認した.
CMOS プロセスで作製可能ないくつかの受光素子の中でもアバランシェフォトダイオード
は良好な感度と応答速度が期待され，近年ではその構造や特性についてのいくつかの研究報告がされている. 拡散層の角に電界が集中して絶縁破壊を起こすエッジブレークダウンを抑制するためにガードリング構造の異なるアバランシェフォトダイオードを試作し評価を行った. 試作したチップを用いて各種の光駆動，測定実験を行い，可視光通信用の用途に合った良好な結果が得られた. そして，その特性に合わせて，感度と応答周波数の最適化を行った専用トランスインピーダンスアンプを設計した. また，同時にフォトダイオード，演算増幅器を一体化した照度用センサの試作を行い，光励起電流を抵抗又はコンデンサで電圧に変換する回路の設計を行った. 特に低消費電力となるように工夫して設計，レイアウトを行った.

参考文献：藤代瞬也， 松本 佳宣,”可視光通信用 CMOS アバランシェフォトダイオードにおけるガードリング構造の評価”, 「第29 回センサ・マイクロマシンと応用システム」シンポジウム, pp.642-645, （2012.10.23）

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Cadence 社 Diva，Synopsys 社 HSPICE（RF），
プ

チップ種別：通信（RF 回路，ATM など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

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離散 ΔΣADC
法政大学工学研究科

北原 義大, 清水 祐希, 西勝 聡

概要：アナログ回路規模が小さく，またアナログ回路が変換精度に与える影響が小さいことから ΔΣADC は広く用いられている．特に，スイットキャパシタ回路で構成した，離散時間型 ΔΣADC は，構成度変換特性を実現しやすいため，広く用いられている回路構成方である．しかし，スイットキャパシタ回路では，キャパシタの充放電のためにセトリング
時間がかかるため，高速動作の実現には適していない．本研究では，スイットキャパシタ
回路の高精度特性を活かし，これまでの構成よりも高速動作を実現できる離散時間型

ΔΣ ADC の構成方法を提案する．本テストチップでは，この目的を達成するための第 1 ス
テップとして，基本的な離散時間型 ΔΣADC のリファレンス回路を試作する．リファレン
ス回路としては，広く用いられている 2 つの積分器を直列接続した，2 次 ΔΣ 変調器を採用している．また，このチップの設計は，研究室における学生の設計能力向上も目的の一つとしている．このため，OPAMP やコンパレータ回路に関しては，設計者のオリジナリティを活かした回路を採用し，その特性の影響を評価する．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科
明治大学理工学部

魚住 和史, 熊谷 知也, 小林 優太, 高橋 康仁, 林 拓哉
伊藤 遼, 石原 貴大, 小林 直弘

概要：低電圧駆動というテーマを根底に置き, 各々の研究において提案した回路, 評価に必

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試
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要な回路の試作を行った. 以下が試作した回路の概略となる. 熱源を目的とした疑似パワー
MOS , 非接触電力伝送を目的としたオンチップインダクタ, PTAT 電流発生のためのOTA 回路, 微小電源電圧駆動電圧検出器と, それを構成する NMOS, PMOS の TEG, 微小
電源電圧駆動 PTAT 電圧発生回路, ボルテージリファレンス回路のテスト回路, 基準電圧発生回路を目的としたしきい値検出回路,微小電源電圧駆動 OPAMP.これらの回路は測定器による動作確認を通して妥当性の検証を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
HSPICE （RF ），
2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

遅延時間ばらつきからデバイス固有情報を出力する TEG チップ
立命館大学理工学研究科

浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：現在，LSI をはじめとする電子部品市場での模造品の流通が問題となっており，特に自動車など人の生命にかかわる装置や，IC カードなどの金銭や機密情報を扱う装置においては，電子部品の模造品対策は大きな問題となっている．電子部品に偽造不可能な電子コードを埋め込み，そのコードを用いて認証することで流通管理をする手法の要素技術として，LSI の製造ばらつきから複製困難なデバイス固有情報 （ID）を生成する Physical
Unclonable Function （PUF）が注目されている．本試作では，LSI 回路内部の信号遅延のばらつきを情報として用いる PUF の試作を行った．チップ製造時の信号遅延バラツキから，デバイス固有の認証用 ID が発生することを統計的に実証するため 40 個のチップ作成を行った．実測により評価した 40 チップからそれぞれ，そのデバイス個体に固有の認証用 ID が生成できることを確認した．また，
出力誤り訂正回路を搭載したことにより，電圧や温度を変化させても安定して ID を生成できることも確認できた．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM，試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：TEG（特性評価回路など）

遅延時間ばらつきからデバイス固有情報を出力する TEG チップ
立命館大学理工学研究科

浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：現在，LSI をはじめとする電子部品市場での模造品の流通が問題となっており，特に自動車など人の生命にかかわる装置や，IC カードなどの金銭や機密情報を扱う装置においては，電子部品の模造品対策は大きな問題となっている．電子部品に偽造不可能な電子コードを埋め込み，そのコードを用いて認証することで流通管理をする手法の要素技術として，LSI の製造ばらつきから複製困難なデバイス固有情報 （ID）を生成する Physical
Unclonable Function （PUF）が注目されている．本試作では，LSI 回路内部の信号遅延のばらつきを情報として用いる PUF の試作を行った．チップ製造時の信号遅延バラツキから，デバイス固有の認証用 ID が発生することを統計的に実証するため 40 個のチップ作成を行った．実測により評価した 40 チップからそれぞれ，そのデバイス個体に固有の認証用 ID が生成できることを確認した．また，
出力誤り訂正回路を搭載したことにより，電圧や温度を変化させても安定して ID を生成できることも確認できた．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM，試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：TEG（特性評価回路など）

電力解析攻撃対策を有する Dual-Rail RSL メモリ方式を利用した AES 暗号回路立命館大学理工学研究科

橋本 祐樹, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される，暗号回路を搭載した LSI において，消費電力や漏洩電磁波

3-3を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．一93

般的に，暗号回路は暗号動作時における内部ノードの論理値と消費電力の間に相関がある
為，消費電力波形を統計処理し，電力解析攻撃を行うことで秘密鍵を特定することができ第３
章

る．本試作チップには，どのような値が入出力されても消費電力を一定となる S-Box 回路と，複数ビットの乱数マスキング対策により暗号処理動作と消費電力との相関を切り離すことで電力解析攻撃耐性を実現した AES 暗号回路を搭載した．試作チップを用いて攻撃耐性評価を行い，高い攻撃耐性を確認した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM，試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：演算回路（乗算器，除算器など）

ビアプログラマブルなアナログフロントエンド回路 VPA
立命館大学理工学部
立命館大学理工学研究科

上田 佳祐, 菅谷 周平, 藤野 毅
堀 遼平

立命館大学総合理工学研究機構

汐崎 充

概要：集積度向上によるマスク費用増加や設計難易度の向上に伴い,LSI の初期開発コスト増加が問題となっている.デジタル回路ではプログラマブルロジックが注目されているが,同様にして,アナログ回路においてもサイプレス社の PSoC やルネサス社の SmartAnalog などのプログラマブルアナログ回路が実用化されている.しかしながら,メモリとアナロ
グスイッチを使用しているため消費電力の増加や実現可能な性能に制限が生まれ,特にモバイル用途での実用が難しい.そこで我々は低消費電力で初期開発コストの少ないアナログ回路を実現するため,回路レイアウト上のビア層で回路変更を実現する VPA（Via Programmable Analog）を提案する.本チップでは VPA の基本素子を構成するオペアンプと,アナログ回路の特性を決定する VP 可変抵抗を用いた増幅器を設計した.今回はビアの変更のみで反転増幅器,非反転増幅器の 2 種類を変更可能にし,増幅率を変化させることで任意の値に変更できるように設計した.試作チップの実測では所望の増幅率で動作していることを確認した.

参考文献：上田佳祐,中澤亮,堀遼平,汐崎充,藤田智弘,藤野毅,“ビアプログラマブルアナログ回路 VPA のチップ設計と特性評価”,
電子情報通信学会技術研究報告,ICD2012-85,pp.49-54,11 月 2012 年

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：10,000～

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試
作
報
告

0.18μmCMOS プロセスを用いたマルチモード生体信号増幅回路
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

安田 陽平, 大野 隆一, 中村 拓也

中野 誠彦

概要：本研究は, 小型で装着可能な生体信号記録システムの開発を目標としている. このような小型システムは低消費電力であり, かつ微小な生体信号を観測するために低さな入力換算ノイズを持つアンプが必要となる. しかしながら電力とノイズ性能の間にはトレードオフの関係があるため, 電力効率よくノイズ性能を高めるようなアンプの設計が必要となる. 今回 0.18μmCMOS プロセスを用いて, 低電力かつ低ノイズなアンプを設計した. ここで用いる OTA の設計
では, 電力効率よく必要なノイズ性能を達成するべく MOSFET のアスペクト比や動作点を決定した. シミュレーションの結果, 帯域が 385mHz-6.99kHz の設定においてゲイン 43.4dB, 消費
電力 1.38μW（1.8V 電源）, 入力換算ノイズは 5.29μVrms であった. またこのアンプは帯域可変のフィルタを含んでおり, スパイクや EEG などの信号に適応させることも可能である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）（ 1 ）Self-cascode MOSFETs with a Self-biased Body Effect for
Ultra-low-power Voltage Reference Generator;（ 2 ）A Nanopower Switched-capacitor Voltage Reference using MOS Body
effect in Application for Subthreshold LSI; （ 3 ）A Low Power
Dissipation Real Time Counter for Sensor Network Application
早稲田大学情報生産システム研究科

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張 浩, 張 藝蒙, 吉原 務

概要：A novel approach for implementing an ultra-low-power voltage reference using the structure ofself-cascode MOSFET, operating in the subthreshold region with a self-biased body effect. The difference between the two gate-source voltages in the structure enables the voltage reference circuit to produce a low output voltage below the threshold voltage. Measurements show that the reference voltage isabout 107.5 mV, and the temperature coefficient is about 40 ppm/°C, at a range from -20 °C to 80 °C.
The voltage line sensitivity is 0.017 %/V. The minimum supply voltage is 0.85 V, and the supply current isapproximately24 nA at 80 °C. The occupied chip area is around 0.028 mm2.A nano-power CMOS voltage reference is proposed in this paper. Combining switched-capacitor technology with body effect in MOSFETs, the output voltage is a difference of two gate-source voltages by means of only one
PMOS transistor operated in the subthreshold region, and has low sensitivity to temperature and supply voltage. The output voltage is about 123.3mV,
the temperature coefficient is about 17.6 ppm/°C, and the line sensitivity is 0.15 %/V. The supply current is less than 90nA at room temperature when
the supply voltage is 1 V. The area occupation is about 0.03 mm2 .The low-power voltage reference circuits have been designed and implemented in
ROHM standard CMOS 0.18 μm technology. By using body effect in MOSFETs, the circuits produce a low reference voltage under threshold voltage withlow sensitivity to temperature, supply voltage and process. The trimming procedure ensures the output voltage has satisfactory performance in terms ofaccuracy and low temperature coefficient even the circuits suffer from process variations. The circuits are designed using only MOSFETs. The power
dissipation and area occupation are saved. Measurement performance is similar as the simulation results, process variations are in the range of the simulations. A low power dissipation 16-bit real time counter for sensor network application is proposed. Charge recovery logic technology is adopted in
the real time counter to achieve low power dissipation. To demonstrate the performance of proposed real time counter, a test chip is designed and fabricated with 0.18um CMOS technology. Experimental results indicate that proposed real time counter with CRL dissipates only 8% of conventional one.
参考文献：0.18 um CMOSDesign Rules BU 0.18 （BU40）/N1/Revision 5.10. 2005 年 10 月

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高調光・高効率 LED 制御回路
早稲田大学情報生産システム研究科

陳 民傑, 吉原 務

概要：To develop the energy saving feature of LED, the driver circuits must be of high efficiency.
And in some applications, dimming of LED using high speed PWM driving is required, for example
LCD backlight, camera, visible light communication（VLC） system and so on. However, the conventional LED driver circuits either lack of high efficiency or have restrictions on the dimming speed. The
research target is to propose and design an LED driver circuit with both high efficiency and high speed
dimming performances.To achieve high efficiency, switching DC-DC converter structure must be
used, and to achieve high speed dimming performance a new circuit structure is proposed to reduce
the rising time and falling time.It consists of a DC-DC converter stage and a dimming stage. The DCDC converter is the conventional buck type and controlled in current mode, and the dimming stage ismade up of three switches. There are five operation states in the driver: pre-charge stage, freewheeling stage, output state, recycling state and off state.The dimming approach is implemented on chipusing ROHM 0.18um CMOS process.The proposed LED dimming approach is implemented on a single
chip using ROHM 0.18um CMOS process for verification. The specification of the design is asbelow:Input: 3.6~5VDC （tested at 3.6VDC）Output:
2.2V/150mA （using 150mA red LED）Dimming frequency: 10kHzIt consists of the power stage, the driver stage, a current mode DC-DC controller,
the dimming controller, an oscillator, and a band gap reference. In addition to the on-chip circuit, some off-chip components are required, such as
the main inductor, a capacitor to set the dimming frequency and some resistors to set the output current and the timing parameters of the DC-DC
converter.A new high speed dimming approach is proposed in this research. The efficiency is improved by adopting switching converter topology.
And the dimming speed as well as the dimming ratio is dramatically improved by the proposed dimmingapproach. A max efficiency of 84%, a minimum on time of 40ns and a dimming ratio of 2,500:1 @10kHz verifies the proposal.
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Cadence 社 Spectre，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

液中オンチップ微粒子操作用非接触給電・低消費電力集積回路
大阪大学大学院工学研究科

岸和田 泰, 上田 瞬, 宮脇 祐介, 松岡 俊匡

概要：微小バイオ・センサの実現に向けて, 細胞や微粒子を任意に操作できる技術が必要となっている. また, 溶液の温度上昇の抑止, 非接触給電の限られた電力を用いる点から消費電力の低減が望まれる. 本チップの構成は, 液中への非接触給電を想定したオンチップ・ア
ンテナを持ち, 外部から交流電力を供給することができ, その電力は電源電圧とクロックに変換され, 誘電泳動による微粒子操作を可能とするものとなっている. 低消費電力化の手法として, 電源電圧を低くし, クロック生成回路を低電源電圧でも動作できるようにした. 工
夫した点としては, プロセスばらつきを抑える補正回路を用いることで, 低電源電圧動作を可能とした点, トリプルウェル構造を用い, ボディ効果を利用した点, が挙げられる. また,テスト回路として補正回路付き NAND 型リングオシレータを配置している.

参考文献：［ 1 ］ Y. Kishiwada, S. Ueda Y. Miyawaki, and T.Matsuoka, "Process
variation compensation with effective gate-width tuning for low-voltage CMOS digital circuits,’’the 2012 International
Meeting for Future of Electron Devices, Kansai, pp. 166-167, May 9-11, 2012.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF），

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：イメージセン

サ/スマートセンサ

光伝送用高速光検出器および光ディスク用分割光検出器
金沢大学自然科学研究科電子情報科学専攻
金沢大学理工研究域電子情報学系

霜鳥 敏之

丸山 武男, 飯山 宏一

概要：CMOS プロセスで光検出器を作製することは, 集積回路との集積化による低コスト化・高信頼化や集積回路上の伝送速度の高速化の観点からも重要である. 光技術の応用分野として通信分野と情報処理分野があるが, このチップでは, 光インターコネクション用の高3-3速光検出器と光ディスク信号読み取りのための分割光検出器を設計した. 前者においては,

95

櫛形電極構造を持つ横型 PIN 構造とし, pMOS の構造を利用（deep N-well を利用）した構造とした. 暗電流は 10 pA 程度, 降伏電圧は 9.2 V 程度であった. 受光特性は波長 850

第３章

nm 帯で評価し, 零バイアスでの感度は 0.0076 A/W, 降伏電圧付近で 100 倍程度のアバラ
ンシェ増幅を確認した. 帯域は電極間隔 1 um の素子において最大で 7 GHz の応答を得, 利
得帯域幅積は 270 GHz であった. 後者においては, 4 分割光検出器を設計し, 分割素子間の間隔を 10 um 以下として素子間アイソレーションを評価したところ, 間隔 4 um においても十分な素子間アイソレーションが得られた. 波長 405 nm での帯域は 1 GHz 程度であった.

参考文献：T. Shimotori, K. Maekita, T. Maruyama, and K. Iiyama, "High-speed Si CMOS APD fabricated by standard
CMOS process for 10 Gb/s application", 2nd International Symposium on Photonics and Electronics Convergence （ISPEC
2012）, P-11, Tokyo, Japan （December 2012）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Cadence 社 Diva， トランジス
タ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

MOSFET パラメータ評価 TEG
東京理科大学大学院理工学研究科

岸 俊樹, 藤岡 翔太, 楳田 洋太郎

概要：本 TEG は，LED 駆動回路に使用している以前の試作よりも高耐圧な CMOS プロセ
ス Si MOSFET のパラメータ抽出の S パラメータの測定を目的として作製した．高耐圧なNMOS および PMOS トランジスタの TEG の S パラメータを測定することにより
NMOS および PMOS トランジスタの小信号および大信号等価回路モデルを作成し，試作した LED 駆動回路の等価回路モデルを作成する予定である．

また，本 TEG には，以前の試作で使用した標準耐圧の CMOS プロセス Si MOSFET のパラメータ抽出用 TEG およびスパイラルインダクタの評価用 TEG も搭載してある．標準耐圧の NMOS および
PMOS トランジスタおよびスパイラルインダクタの TEG の S パラメータを測定することにより NMOS および PMOS トランジスタおよびスパイラルインダクタの小信号および大信号等価回路モデルを作成し，試作した E 級増幅器の等価回路モデルを作成する予定である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
Agilent 社 ADS，価回路など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評

チ
ッ
プ
試
作
報
告

CMOS プロセスを用いた残留キャリア引き抜き回路の試作
東京理科大学大学院理工学研究科

岸 俊樹, 藤岡 翔太, 楳田 洋太郎

概要：部屋の明かりや信号機などの光源から発生する可視光を人の目では感知できない高速度で点滅させ通信するのが可視光通信である．光源に使用される LED は蛍光灯などに比べ高速応答が可能であり，可視光通信の光源としては最適であるが，それでも動作速度が数十 Mbit/s 以下である．さらに，蛍光体を用いた白色 LED については蛍光体の特性により数 Mbit/s となっている．LED の伝送速度は LED 自身の接合容量により大きく制限されている．これは LED が ON 状態から OFF 状態に変わる時に接合容量に残る残留キャリアの放電時定数が高く，消灯に時間がかかるためである．本試作では LED 消灯時の残留キャ
リアを強制的に引き抜くために CMOS インバータ回路をパッケージ実装により作製した．

また，本試作にはゲート幅 12um，フィンガー数 10 の E 級電力増幅器も搭載している．E 級増幅器は，トランジスタで増幅した信号をドレインバイアス供給用インダクタを含むリアクタンス素子で直列共振回路と並列共振回路で構成されたバンドパスフィルタを用いて高調波成分を取り除き帯域成分の信号を出力する構成となっている．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
Agilent 社 ADS，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

PLL 要素回路（位相比較器，電圧制御型発振回路）搭載 TEG
大阪工業大学大学院工学研究科

水野 順貴, 酒見 議一, 吉村 勉

金沢大学大学院自然科学研究科

松田 吉雄

概要：本試作は，外部フィルタおよびセレクタ信号を追加することで PLL 回路動作が可能

3-3
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第
３
章
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試
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報
告

な数種類の電圧制御型発振回路（VCO）および位相比較器を搭載した PLL 要素回路テスト
チップである．PLL 回路の低ノイズ化を行う上で重要な電圧制御発振器（VCO）の解析用として，段数の異なる複数のリングオシレータおよびオンチップインダクタを用いた LCtank VCO を同一基板上に設計・配置した．リングオシレータの動作状態を外部スイッチ
でコントロールすることで，オシレータの相互干渉による位相雑音の影響を測定する．また，リングオシレータにおけるノイズ感度の段数依存性についても解析を行う．位相比較器としては，モトローラ型の位相周波数比較器を採用した．回路シミュレーションで，数百 MHz の発振動作，PLL の回路動作，および VCO のノイズ感度がリングオシレータの段数によって異なることを確認している．これらシミュレーション結果について実機検証を行っていく．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：

TEG（特性評価回路など）

パワーインテグリティ評価チップ 1
芝浦工業大学工学部

市村 航, 小林 遼太, 久保 元樹

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. チップ, パッケージ, ボード統合の電源網には振動領域,
臨界制動領域, 過制動領域の 3 つの領域が存在し, それぞれの領域はチップの抵抗, キャパ
シタンス, パッケージのインダクタンスによって決定される. 3 つの領域の中で臨界制動領域が最も反共振ピークが抑えられる. 本試作では臨界制動領域を実現することで反共振ピー
クを抑え, 電源ノイズを抑制するためのチップを設計した. 設計したチップは, 主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, 電源網にキャパシタと抵抗を適正に付加し, ノイズ低減に最も有効である臨界制動領域を想定したものである. この試作
チップによりノイズ源回路を駆動させたときのノイズ低減効果をチップ内に配置したノイ
ズモニタ回路により確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence Virtuoso Schematic L，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18 μ m

TDC と DCO の試作
会津大学大学院コンピュータ理工学研究科
会津大学コンピュータ理工学部

伊藤 秀将, 束原 恒夫

田村 渉

概要：無線通信回路において, Phase Locked Loop（PLL）シンセサイザは所望の LO 信号を生成するために用いる重要な要素回路である. 従来はアナログ回路により構成されていたが, 近年, CMOS の微細化や無線機器の小型化・低消費電力化の観点から, All-Digital
Phase Locked Loop（AD-PLL）が注目を浴びている. 本試作では, VDEC 環境下における試作チップの設計技術を習得することも兼ねて, AD-PLL に用いられる要素回路を実装した. 二つの信号間にある時間差を測定するための Time-to-Digital Converter（TDC）,
ディジタル制御信号により出力周波数が時間変化する Digitally-Controlled Oscillator（DCO）, および DCO 測定時の動作を検証するための差動インダクタ, MOS バラクタの評価用 TEG を試作した. 今後, FPGA 回路との連携により, AD-PLL を実装し, 動作実験を行う.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS，
ンジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トラ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

3-3
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第
３
章
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試
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平成24年度第1回ローム CMOS 0.18um 試作（ RO18121 ）

高精度バイオテレメトリーチップ
東北大学未来科学技術共同研究センター

宮本 直人

概要：本チップはバイオテレメトリー用に開発され, 特に魚類群集のリモートモニタリングに用いるために小型・長寿命・遠距離到達・高識別能力の特徴を有する. CDMA 技術と 62.5kHz の超音波を用いることで従来ピンガーよりも高い S/N 比を持ちながら, ASIC による小型・低消費電力を有することを特徴とする. PN 符号の中でも特に性能の良い GOLD 符号を用いており, 本
チップは符号長 5 ビット全 31 種類の GOLD 符号と予備の 1 種類の M 系列 PN 符号を合わせて, 全
32 種類の PN 符号を識別することができる. 本チップは 1 コア構成で, 62.5kHz の超音波を
2usec 毎に受信マイクでサンプリングした受信系列と前述の 32 種類の PN 符号を時間並列で相関値計算する. 従って本チップの動作周波数は 16kHz である. 設計では 120MHz で設計しており,実際のチップは VDD＝0.9V でも動作する. また, 予備実験から PN 符号の受信頻度が少ないことがわかっているため, 相関結果を一時保管する SRAM をクロックゲーティングすることで更なる
低消費電流を達成している. 本チップの消費電力は 1.56mW@1.0V Vdd・16MHz であり, SRAM をクロックゲーティングしない場合と比べて半分程度, 同一機能を FPGA に実装した場合と比べて約 1/100 の低消費電力を実現した. 本チップを搭載した超音波 CDMA 受信機を試作
し, 実際に海中に設置したピンガーが発生する GOLD 符号を受信させた結果, 正常に動作することを確認した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

3-3

オフチップデキャップ評価用のコア回路

98

概要：LSI の微細化が進み, 集積度の増加と動作周波数の増加により LSI の性能は向上してきた.
しかし大量のトランジスタが高速なクロックで動作することで多量の電流が発生し, 動作中に発生する電源ノイズが大きくなってきている. また, 消費電力の増加に伴い, 動いていないブロック
へのクロックの供給を制御することで消費電力の削減を測るようになった. しかし, クロック供給開始時や停止時に電流が瞬時に変化するため, ボンディングワイヤの寄生インダクタンス L と回路の寄生容量 C の LC 共振により, 電源共振ノイズが発生する. これらのノイズを抑えるには
パッシブデキャップと呼ばれるコアに並列にデキャップを入れておく手法が効果的であるが, 大
きなノイズを抑えるには大量のデキャップ面積を必要とする. そこで, オフチップデキャップをチップの上にパッケージングすることで面積の問題を解決しようと試みている. このオフチップ
デキャップの効果を確認するために, FF を大量に並べた回路を設計し, 動作中のノイズやクロッ
クゲーティングのノイズがどの程度減るか検証を行う. また, クロックゲーティングの際に出るノイズの測定を行い, 回路規模や周波数との関係を探る.

第
３
章
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試
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報
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東京大学大規模集積システム設計教育研究センター

名倉 徹, 浅田 邦博

設計期間：1 人月以上，2 人月未満 設計ツール：Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim，
5.0mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm

チップ種別：その他

DVS における電源共振ノイズ低減のためのアクティブチャージシェアリン
グ回路
東京大学工学系研究科

齊藤 総, 飯塚 哲也

東京大学大規模集積システム設計教育研究センター

名倉 徹, 浅田 邦博

概要：LSI の微細化が進み, 集積度の増加と動作周波数の増加により LSI の性能は向上してきたが, 消費電力の増加を招き, 低消費電力のための技術が必要とされている. そこで, Dynamic
Voltage Scaling（DVS）という電源電圧をコントロールするシステムが提案されている. しかし, DVS で電源電圧を変えるときに, ボンディングワイヤの寄生インダクタンス L と回路の寄生
容量 C の LC 共振により, 電源共振ノイズが発生し, シグナル・インテグリティが低下する. 今
回, DVS における電源共振ノイズの低減のために, アクティブチャージシェアリングを提案した.
この手法は 0［V］と 3.3［V］にチャージされたデキャップをアクティブに挿入し, 電荷を注入するか, 引き抜くことでキャンセルする. 測定した結果, セレクタとスイッチのレイアウトのミスにより, 大きな配線抵抗がついてしまい, 電源共振ノイズのキャンセルを確認できなかった. しかし, デキャップを挿入することでセトリン
グの改善をすることができた. セレクタとスイッチのレイアウトを見直して小さな抵抗を実現すれば, 提案手法は有効だという可能性を示した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，
ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：その他

トランジスタ数：100,000～1,000,000

試作ラン：

A Fully Parallel Analog VLSI Processor for Implementing SVDD
Algorithm
東京大学工学系研究科

張 任遠, 柴田 直

概要：An analog VLSI hardware implementation of support vector domain description（SVDD） has been developed in this work. SVDD algorithm is found more flexible
and practical than the standard SVM algorithm in the multi-class recognition problems. On the other hand, it is more complicated to solve mathematically and implement in silicon. A special solution scheme for SVDD problems is proposed on thebasis of fully parallel process. The on-chip learning operation of SVDD algorithm was
implemented by an analog on-chip learning processor based on the fully parallel architecture. An analog Gaussian generation circuit, which is robust against process
variations, was developed for highly dimensional pattern vectors. The center, height,
and width of the generated Gaussian function feature can all be programmed easily. Furthermore, the chip-area-hungry partfor highly dimensional Euclidean distance computations and the much smaller part for exponential computation are built separately. Only the exponential computing circuits should be duplicated for a high degree of parallelism. In this manner, afully parallel learning SVDD processor was built within the compact chip area in a standard 0.18 u m Complementary Metal
Oxide Semiconductor （CMOS） technology. A proof-of-concept chip was built for sixteen learning sample vectors. Fromthe chip measurement results, the entire learning operation is accomplished within 0.6 u s, and the domain of sample spaceis described by a reduced number of sample vectors. In addition, the various forms of domain description can be realized bytuning the kernel function feature dynamically. The real-world application of highly dimensional pattern recognition was demonstrated employing image patterns from an actual database COIL-20.

参考文献：R. Zhang and T. Shibata, “A VLSI Hardware Implementation Study of SVDD Algorithm Using Analog Gaussian-Cell Array for On-Chip Learning”, IEEE Int. Workshop on Cellular Nanoscale Networks and their Applications,
Turin, Italy, Aug. 29-31, 2012.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社
NanoSim，

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジ

タル信号処理プロセッサ99

高効率な電源回路と超低電圧発振回路
東京大学生産技術研究所

篠塚 康人, アン ミンヨン, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：本試作では, 次の 2 種類の回路の設計を行った. 1） 電源回路として, 降圧型 DCDC コンバータ（バックコンバータ）の設計を行った. バックコンバータは, 回路を構成す
る NMOS と PMOS がともにオフとなる時間（デッドタイム）を適切に与えることで, 効率を改善することができる. そこで, 本試作では, スイッチングする際のデッドタイムを適応的に調整する制御回路の設計を行った. MOSFET のドレイン電圧をモニタし, 0V となるタイミングでスイッチングされるようにデッドタイムを最適制御することで MOSFET のジャ ンク ション 容量に よる スイッ チング ロス を低減 し, 効 率の改 善を実 現し た. 2）
100mV 以下の非常に低い電圧で発振する, オンチップトランスを用いた発振回路を設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

磁気共鳴によるボード間無線電力伝送用回路
東京大学生産技術研究所

井口 俊太, 石田 光一, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：磁気共鳴現象を用いたボード間無線給電システム向け, 無線電力伝送用パワーアンプ
及び整流回路の設計を行った. 無線給電に従来利用されてきた電磁誘導方式に比べ, 磁気共鳴方式は LC 共振を利用することにより電力伝送効率を高めることが期待される. 無線電力
伝送には, プリント基板上コイルを用いることを想定している. 昨年度, 差動出力のパワーアンプを試作したが, 差動出力である必要がなくなったため, 差動出力をシングルエンド出力へ変更した. SPICE によるシミュレーション値と実測値の比較を行い, 有意な結果が得られていることを確認した. 試作したチップを用いた無線給電システムにおいて, 伝送距離が15mm のとき, 伝送効率及び受信電力がそれぞれ 49%及び 24mW という測定結果が得られた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100～1,000

3-3

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

第
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章
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試
作
報
告

高効率な電源回路と超低電圧発振回路
東京大学生産技術研究所

篠塚 康人, アン ミンヨン, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：本試作では, 次の 2 種類の回路の設計を行った. 1） 電源回路として, 降圧型 DCDC コンバータ（バックコンバータ）の設計を行った. バックコンバータは, 回路を構成す
る NMOS と PMOS がともにオフとなる時間（デッドタイム）を適切に与えることで, 効率を改善することができる. そこで, 本試作では, スイッチングする際のデッドタイムを適応的に調整する制御回路の設計を行った. MOSFET のドレイン電圧をモニタし, 0V となるタイミングでスイッチングされるようにデッドタイムを最適制御することで MOSFET のジャ ンク ション 容量に よる スイッ チング ロス を低減 し, 効 率の改 善を実 現し た. 2）
100mV 以下の非常に低い電圧で発振する, オンチップトランスを用いた発振回路を設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ
横浜国立大学大学院工学府

桑原 啓太

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事

3-3
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第
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章
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試
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報
告

によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ-in, SFQ-out のハ
イブリッドメモリの全チャンネル動作を実証することである. これまでのメモリに対して,アンプの後段にバッファを挿入し駆動力を上げた. アンプの出力配線による遅延時間の増加
をほとんど 0 にするためである. 測定を行った結果, 非常にノイズののった波形が観測されたが, アクセスタイムは前回の 3.68ns から 1.38ns に向上した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

高感度 CMOS 差動増幅器と 4 相断熱的回路と 6 相駆動断熱的回路
横浜国立大学大学院工学府

石垣 敬之, 陳 賢珠

横浜国立大学大学院工学研究院

吉川 信行

概要：単一磁束量子論理回路の研究を行っている. この SFQ 論理回路による演算回路とCMOS によるメモリを組み合わせ高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. SFQ 論理回路と CMOS 回路を組み合わせるためにはインターフェース回路が必要でありそれを構成している一つの回路が CMOS 差動増幅器である. このチップでは SFQ 論理回路からの微細な信号を直接読み取る高感度 CMOS 差動増幅器が載せられている. これまで研究してきた Self-biased source-follower CMOS differential amplifier を改良した回路である. このチップを用いて測定を行った結果, 400μV の入力信号を読み取ることが可能であった. また, 断熱的パストランジスタ論理回路を研究している. 断熱的論理回路とは電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. 4 相と 6 相の正弦波で動作する 32 ビット加算回路が 101 個並列に載っている. この加算回路はリップルキャリー型で, 4bit 計算ごとに断熱的ラッチ回路を挟む構成となっている. 同機能の回路での消費電力の比較を行うため, Static CMOS 回路のリップルキャ
リー加算器が 101 個載っている. また, 断熱的論理回路の動作に必要な台形波クロックを作るために必要となる矩形波クロックを出力する Static CMOS リングカウンタが載せられている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100,000～1,000,000
ど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器なインピーダンス計測回路
豊橋技術科学大学工学部

二川 雅登, 秋田 一平

概要：本試作は, 信号伝搬用電極とシリコン基板との間に発生する寄生容量の低減を目的としている. 農業・環境分野 において, 小型センサによるオンサイト・リアルタイムモニタリ
ングの重要性が高まってきている. しかし, 未だ十分な性能を持つセンサが開発されておらず, 更なる性能向上が求められている. 特性を劣化させている一つの要因としてセンシングに至る信号伝搬電極の寄生容量があげられる. 取得したい信号レベルに対し, 電極からシリコン基板へ流れ出る電流が大きく, センシングを困難にさせている. 寄生容量低減のための回路を設計し, 従来のものより 10 倍程度性能向上を目指した. またチップ完成後, センシン
グ部を追加形成させることを計画している. アライメントマークなどをチップ上に形成することにより, より精度のよいチッププロセスを実現する. これらが実現することにより, 土壌や排水, 河川など様々な場所でリアルタイム観察が可能となり, 応用分野への展開が可能になると考えている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

シーン理解システムに向けた分割撮像原理に基づく CMOS イメージセンサの実証実験用チップ
東京理科大学工学研究科

大高 俊徳, 山﨑 智裕, 浜本 隆之

概要：2011 年度に試作した 256×512 画素の分割撮像原理に基づく CMOS イメージセンサをベースとし, 新たに分割された撮像面内で露光時間を二種類持たせる機能と, 2.5MSps
10bit パイプライン AD 変換器の実装による高フレーム速度読出しを狙った CMOS イメー

3-3

ジセンサを試作した. 本チップと高度なソフトウェア技術を組み合わせることで, シーン理101

解性 能の向上 を目論 む. 本チップ では撮 像面を 12 個に分割 し, 分割さ れた撮像 面は128×128 画素で構成される. また, 撮像面ごとに読出し回路とパイプライン AD 変換回路が第３章担保される構成である. パイプライン AD 変換器では, 標準的な 1.5bit/stage の構成とした. 現在, 実機評価を開始しており, 独自シリアルインターフェースでの送受信ができることを確認している. 今後, センサ部の評価に着手する予定である.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，Synopsys 社
Formality，

トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメー

ジセンサ/スマートセンサ

コルピッツ発振器による VCO の試作
中央大学大学院理工学部

高橋 俊市, 金子 成悟, 杉本 泰博, 坂東 和馬

概要：近年のワイヤレス通信技術の進歩により通信機器だけではなく家電や玩具など身の回りの様々な機器にも通信機能が付加するようになってきた. それに伴い限られた周波数帯
域内で, 電波を有効利用するための帯域圧縮が重要となり低位相雑音の発振器が必要となる. 一般的に位相雑音を低減する方法としてインダクタの Q 値を高める方法がとられているが, 材料や構造に手を加える従来の方法では LSI のアセンブリプロセスが複雑になるという問題があった. そこで本研究ではアセンブリプロセスに手を加えることなく回路技術のみでインダクタの Q 値を向上させる手法を提案する. この手法は結合インダクタの二次側に一次側の電流に対して位相差を持たせた電流を流す手法で, 理論上一次側のインダクタのQ 値を無限大にできる. この手法を用いることで位相雑音を低減する. そこでこの手法を用いた場合と用いない場合でそれぞれコルピッツ発振器を試作した. さらにこれら二つを差動構成としたものも試作した. この差動構成のコルピッツ発振器ではコンプリメンタリ構成とすることにより低電源電圧で動作するよ
うにした

参考文献：J.N.Burghartz, A.E.Ruehli, K.A.Jenkins, M.Soyuer and D.Nguyen, "Novel Substrate Contact Structure forHigh-Q Silicon-Integrated Spiral Inductors," IEEE IEDM, Digest of Technical Papers, pp.55-58, December 1997.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10～100 試作ラ
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

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試
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報
告

SLID
電気通信大学情報理工学研究科
電気通信大学電気通信学部

Le Duc Hung
蓬田 拓夢

概要：今回のチップ試作では，SLID の設計・試作を行なった．実装回路面積は，0.18umCMOS で 2.5mm×2.5mm のフルチップである．試作後の測定において，シミュレーション通りの動作することを確認した．以下は，SLID の詳細説明である．A information detection method
has been implemented for a very fast and efficient search engine. This method is implemented on hardware system using 0.18um CMOS technology. We take advantages ofContent Addressable Memory （CAM） which has an ability of parallel matching modefor designing the system. The system operates based on CAM blocks for pattern matching in parallel manner to return multiple addresses of multi-match results. This increases the matching performance of the search systems. Based on the parallel multimatch operations, the system can be applied for pattern matching or searching applications with various constraint search patterns without using any search principles. The system is used for high speed searching and matching patterns. The system is implemented on chip employing 3 CAM blocks operating in parallel. Each CAM block, which is generated from 2-port memory bylogic cells, has size of 32-wordx8-bit. The system has a simple structure consisting of CAM, SHIFT, AND circuits. The multimatch values from the system are returned concurrently. The detection time of the system always consumes 3 clock cycles forthe whole processing. It is an important achievement to move forward to designing ASIC for fast searching applications.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：

チップ種別：マイクロプロセッサ

デジタル回路および素子評価 TEG の試作
電気通信大学情報理工学研究科
電気通信大学電気通信学部

3-3
102

第
３
章
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報
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Hoang Van Phuc蓬田 拓夢

概要：今回試作を行なったのは，デジタル回路として，logarithm converter，Direct digitalfrequency synthesizer （DDFS）を，素子評価 TEG として，DEEP NWELL を用いたトラン
ジスタと，インバータ回路を試作した．デジタル回路は動作を確認することができた．素子
TEG に関しては I/O の手違いにより，測定不可となったため，後のチップ試作にてもう一度試作を行なった．The logarithm converter is used popularly in many digital signal processing
applications which require logarithm function computation. Moreover, it is also desired
for the processors which use logarithmic number system or hybrid number system. In
this chip fabrication time, we designed a 16-bit logarithm converter with 16-bit fixedpoint input. The output is also 16-bit including 3-bit mantissa and 13-bit faction. The
converter includes a leading-one detector, a linear approximation block and one look-up table. The design of this converter
was implemented using the stand cell library.Direct digital frequency synthesizer （DDFS） is the method to generate sinewave directly by using a reference clock and frequency control word. It can be used for the wireless communication systems
and digital signal processing applications. In this design, we use a look-up table to store the values of sine function. Moreover,a phase generation block was design to provide the address for this look-up table. The DDFS has 10-bit frequency control wordand 8-bit sine-wave output. The design of this DDFS was implemented using the stand cell library.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：マイクロプロセッサ

アナログ回路用ライブラリおよび素子評価 TEG の試作（ 1 ）高知工科大学工学部システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良, 坂東 拓弥, 渡邉 勇磨
西面 尚彰

概要：本チップの目的はアナログ回路用ライブラリの設計および MOS トランジスタの特性評価である．試作した回路はアナログスイッチ，トリミング回路付き基準電流源である．初めに，アナログスイッチは CMOS スイッチとブートストラップスイッチを設計した．CMOS スイッチ
は NMOS と PMOS のトランジスタサイズ比を 1：2 で設計した．ブートストラップスイッチは
MOS キャパシタを用いて設計した．次に，トリミング回路の動作検証を行うために 2bit 入力ト
リミング回路付き電圧不感型基準電流源回路を載せた．トリミング回路は MOS スイッチを使用
し，電流源の抵抗を MOS スイッチのコンダクタンスを変化させ調整する．トリミング回路付き
電流源回路は電源電圧変動±10%の範囲で調整できるように設計した．また，動作を検証するために必要である電圧不感型基準電流源回路や入力を補助する 5bit のカウンターも載せた．最後に，素子評価 TEG としてトランジスタサイズの異なった MOSFET を試作した．素子評価 TEG では基本特性のドレイン電流特性やしきい値および製造ばらつきを調査する．調査する製造ばらつきはチップ間ばらつきである．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科
明治大学理工学部

魚住 和史, 小林 優太, 林 拓哉, 藤塚 純一, 石原 貴大
藤井 達矢, 安田 信孝

概要：低電圧駆動というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. 非接触電力伝送を目的としたオンチップインダクタ, サーマルシャットダウンを目的とした微小電源電圧駆動 PTAT 電
圧発生回路とインバーター回路, そして, その全体回路, 基準電圧発生回路を目的としたしきい値検出回路, PTAT 電流発生のための OTA 回路, 微小電源電圧駆動電圧検出器と, それを構成するインバーター回路の TEG, 温度センサを用いたログドメインフィルタ回路,
弱反転領域のモデリングを目的とした, 形状比やレイアウト違いの NMOS, PMOS 単体.
これらの回路は測定器による動作確認を通して妥当性の検証を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
HSPICE（RF），

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジ

タル信号処理プロセッサ

遅延時間差検出型アービターPUF 回路
立命館大学理工学研究科

菅谷 周平, 谷口 雅人, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：耐タンパ LSI 回路技術として，製造ばらつきから複製困難なデバイス固有情報

3-3（ID）を生成する Physical Unclonable Function （PUF）が注目されている．本研究室

103

では全ての ID が同じ確率で発生させるため，製造ばらつきにより生じる等価な二経路間における信号遅延時間差を測定し，区分された時間と照合してレスポンスへ変換する遅延時

第３章間差検出型アービターPUF を提案し，基本動作を確認してきた．本試作チップではセレク
タ段数に合わせて最適な区分ができるように設計し直した．実測よりセレクタ段数に応じた設計が可能であり，個体認証と乱数生成が実現できることが確認できた．

参考文献：寺村 匡弘，汐崎 充，岡本 卓朗，村山 貴彦，藤野 毅，”認証と乱数生成利用のための遅延時間差検出型アービターPUF の最適化手法”，SCIS2013，2D4-5，2013

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

漏洩電磁波を用いたサイドチャネル攻撃のリーク要因調査用 TEG チップ
立命館大学理工学研究科

浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル
攻撃により暗号鍵情報が窃取される危険性が指摘されている．消費電力と漏洩電磁波との間には相関があり電力解析攻撃の対策が電磁波解析攻撃においても有効であると考えられてきたが，漏洩電磁波によるリーク要因には消費電力とは異なるものが含まれていることが指摘されはじめた．しかしながら，電磁波解析攻撃のリーク要因が何か，どの程度脅威と成り得るのか実験的には明らかとなっていない．本試作チップには，漏洩電磁波のリー
ク要因を調べるための TEG 回路を搭載した．実測により論理ゲート単体における電流経路
リーク，メモリのアドレスに起因するリークが確認できた．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM，試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：TEG（特性評価回路など）

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ワンチップ動作マイクロシステム用オンチップ太陽電池の設計
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

菊地 大樹, 中山 渉

中野 誠彦

概要：現在, チップ単体で動作する微小システムの実現を目指し, 電源システムの研究を行っている.そのシステムに用いる発電素子として, 太陽電池の利用を考えている.そのため, 本チップにおいてオンチップの太陽電池を試作し, 性能評価を行った. まず太陽電池の内部構造に関する性能比較を行うため, 設計パターンが異なる 100μm×100μm 太陽電池を12 種類設計した.そのうち 2 種類の設計パターンについては面積に関する性能比較を行うた
め, 100μm×100μm, 100μm×200μm, 200μm×200μm, 200μm×400μm, 400μm×400-

μ m の 5 種類にサイズを変えて設計を行った.また, 100μ m×100μ m 太陽電池を 2 基及び3 基直列に接続し, 直列太陽電池としての性能評価を行った.種々の測定の結果, まず最も出力を取り出すことができる設計パターンを特定できた.また, 太陽電池の面積と出力電流が線形に比例し, 出力電圧は面積の増加に対して微増することを確認できた.400μm×400μm 太陽電池は負荷抵抗が 200kΩ のとき,450mV, 1.03μW の最大出力が得られた.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，
10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

精度低下検出可能な浮動小数点演算器
広島市立大学大学院情報科学研究科

安仁屋 宗石, 北村 俊明

概要：浮動小数点形式として広く使われている IEEE754 形式は, オーバーフロー, アンダーフロー, 丸め誤差等の検出は定義されているが, 情報落ちや桁落ちと言った演算精度に多大

3-3
104

第
３
章
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な影響を及ぼす事象についての検出が定義されていない. このため, 大規模な数値計算において, 結果の精度が問題とあることがあり, その対策が望まれている. この情報落ちや桁落
ちは, 浮動小数点演算器において, オペランドの指数を合わせるプリスケーリングや演算後の正規化処理におけるシフト桁数を監視することで容易に検出でき, そのハードウェア量や動作周波数に対する影響は少ないと考えられる. 本試作では, このような浮動小数点演算器の論理設計を検証し, その動作速度やハードウェアの増加量の影響の少なさを実証した. 今
後, 演算器のみならず, 演算制御回路やレジスタを装備した, 実証実験可能なチップ試作につなげたいと考えている.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 Formality，

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

トリプルウェルを用いた on-chip 太陽電池の集積化 1
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献：堀口ほか, “直列太陽電池を集積したトリプルウェル CMOS LSI の構成法”, 信
学論, Vol.J94-C,No.5,pp.-,May（ 2011）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

MOSFET パラメータ基板バイアス効果評価 TEG
東京理科大学大学院理工学研究科

岸 俊樹, 楳田 洋太郎

概要：直列均等分圧回路では直列接続された複数個のトランジスタが同一の動作をすることにより，トランジスタ単体の場合と比べトランジスタ数倍の電圧を出力することができる．しかし，バックゲートをグランドに接続した場合，Si MOSFET では各電極の対バックゲート電圧が異なるため，ドレイン電流および各電極間容量が変調され，分圧動作のバラ
ンスが崩れると予想される．本 TEG は，直列均等分圧回路の試作の際に用いた抵抗，キャパシタの TEG および Si MOSFET パラメータの基板バイアス依存性の評価を目的として作製した．その測定結果を用いて，基板バイアス効果による MOSFET パラメータの変調がある場合の直列均等分圧動作への影響を予測するとともに，均等分圧動作を行うために必要な設計法を明らかにする．TEG の DC 測定によりバックゲート・ソース間電圧を変化させた場合のしきい値の変化を確認する．さらに抵抗，キャパシタおよび Si MOSFET の S パ
ラメータ測定により等価回路モデルを作成し，試作した直列均等分圧型残留キャリア引き抜き回路の評価結果とシミュレーション結果を比較する予定である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
Agilent 社 ADS，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評

価回路など）CMOS プロセスを用いたモニター付き直列均等分圧型残留キャリア引き抜き回路の試作東京理科大学大学院理工学研究科

岸 俊樹, 楳田 洋太郎

概要：光源から発生する目に見える光（可視光）の LED を人の目では感知できない高速度で点滅させ通信するのが可視光通信である．LED は蛍光灯などに比べ高速応答が可能であ

3-3り，可視光通信の光源としては最適であるが，それでも動作速度が数十 Mbit/s 以下である．LED の伝送速度は LED 自身の接合容量により大きく制限されている．これは LED が105

ON 状態から OFF 状態に変わる時に接合容量に残る残留キャリアの放電時定数が高く，消第３
章

灯に時間がかかるためである．本試作ではモニター端子付き 2 段積み直列均等分圧回路を用いた CMOS インバータ回路をパッケージ実装により作製した．直列均等分圧回路とは，トランジスタ全体にかかる電圧を各段で均等に分圧するための回路である．このモニターを用いて，直列接続された NMOS および PMOS トランジスタのそれぞれのドレイン電圧
が電源電圧の半分となるように直列接続された NMOS および PMOS トランジスタそれぞれの上段側トランジスタのゲート・ソース
間電圧を調整することにより，均等に分圧されることをパッケージ実装された回路を用いて実験的に示す．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
Agilent 社 ADS，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

高機能ネットワークオンチップルータ
東京工業大学大学院情報理工学研究科

高前田（山崎） 伸也, 五十嵐 俊哉, 藤枝 直輝,
吉瀬 謙二

概要：ネットワークオンチップにおける高機能ルータのチップを開発した．通常のルータの機能に加えて，（ 1 ）パケットの複製，（ 2 ）パケットの待ち合わせ，（ 3 ）パケットの比較，の 3 つの機能を持つ高機能ルータを 1 つ搭載する．8 ビットデータ幅，4 段のパイプライン（NRC/VA, SA, ST, LT），フロー制御はクレジットベース，ルーティングアルゴ
リズムは X-Y 次元順ルーティングである．各方向で 3 つの仮想チャネルを持ち，各仮想チャネルは 8 エントリの入力バッファを持つ．ルータのフリット入出力および制御情報用
ピンがチップ外部に引き出されており，外部より通信ワークロードの挿入による検証が可能である．本チップの開発により実チップによる回路面積・消費電力の評価が可能とな
る．すべての構成要素を RTL レベルからスクラッチで設計し，RTL 記述には Verilog
HDL を用いた．検証用ボードを作成して動作確認および評価を行う予定であるが，現時点においては検証は未了である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality，
2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μ m

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試
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32 ビット MIPS パイプラインプロセッサ
東京工業大学大学院情報理工学研究科
東京工業大学工学部

高前田（山崎） 伸也, 藤枝 直輝, 吉瀬 謙二

浅野 悠

概要：MIPS32 サブセットの 32 ビットパイプラインプロセッサのチップを開発した．1 サイ
クル毎に 1 命令を発行し，6 段のパイプライン（IF, ID, RF, EX, MA, WB）で構成されている．1 次の命令キャッシュ・データキャッシュならびに gshare 分岐予測器を搭載する．
メインメモリとしてチップ外部の 8 ビット幅 SRAM を利用し，プログラムは UART イン
ターフェースを介して外部より転送する．また，16 本の汎用 I/O を搭載し，外部デバイスとの接続が可能である．本チップの開発により実チップによる回路面積・消費電力の評価が可能となる．すべての構成要素を RTL レベルからスクラッチで設計し，RTL 記述にはVerilog HDL を用いた．検証用ボードを作成して動作確認および評価を行う予定である
が，現時点においては検証は未了である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality，
2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm

チップ種別：マイクロプロセッサ

分岐予測切替えつき 32 ビット MIPS パイプラインプロセッサ
東京工業大学大学院情報理工学研究科

永塚 智之, 藤枝 直輝, 吉瀬 謙二

概要：MIPS32 サブセットの 32 ビットパイプラインプロセッサのチップを開発した．1 サイ
クル毎に 1 命令を発行し，6 段のパイプライン（IF, ID, RF, EX, MA, WB）で構成されて

3-3
106

第
３
章
チ
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いる．1 次の命令キャッシュ・データキャッシュならびに 3 種類の分岐予測器を搭載する．
メインメモリとしてチップ外部の 8 ビット幅 SRAM を利用する．3 種類の分岐予測器は入力信号により切り替えて使用でき，使用した分岐予測器における予測精度をパフォーマン
スカウンタとして出力する．本チップの開発により実チップによる回路面積・消費電力の評価が可能となる．すべての構成要素を RTL レベルからスクラッチで設計し，RTL 記述には Verilog HDL を用いた．検証用ボードを作成して動作確認および評価を行う予定である
が，現時点においては検証は未了である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 Formality，
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

試作ラン：ローム

チップ種別：マイクロプロセッサ

SRAM 回路 TEG
金沢大学大学院自然科学研究科

岡田 尚也, 深山 正幸, 松田 吉雄

概要：本試作では，複数の SRAM 間でデータを自立的にやり取りする回路 TEG を搭載した．データとともに転送先のアドレスが SRAM に格納されており，このアドレス情報をもとに，格納されたデータが任意の SRAM に転送される．この回路 TEG は SRAM とルー
ティングボックスとよぶデータの流れをスイッチングする部分からなる．RAM に所望のプログラムを書き込むことによりシーケンサとして用いることもでき，カウンタ，シフタ，
演算などの論理機能がプログラマブルに実現できる．今回の試作では，基本機能の確認を目的として，256 ワード×16 ビットのシングルポート SRAM を 16 個搭載し，これらのSRAM 間で任意にデータ転送ができる構成にしている．SRAM は提供されたモジュールを用い，ルーティングボックスは論理合成による P&R でレイアウトした．評価した結果，設計どおりの機能を確認し，また動作速度も約 60MHz とほぼ設計どおりの動作速度を確認した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，
Mentor 社 Calibre，モリ

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メ

3 次元積層ソリッド・ステート・ドライブ向け電源回路
中央大学理工学部

宮地 幸祐, 上口 光, 竹内 健

東京大学大学院工学系研究科

畑中 輝義

概要：ソリッド・ステート・ドライブ（SSD）はストレージデバイスの消費電力削減, 性能向上をもたらす可能性を持つ. また, 近年は相変化型メモリ（PCM）や抵抗変化型メモリ（ReRAM）などの新規不揮発性メモリの研究が盛んに進められている. NAND フラッ
シュメモリベースの SSD に, このような不揮発性メモリを用いることで, さらなる低電力化, 高速化の実現が期待されている. 本試作では, PCM/NAND ハイブリッド 3D-SSD 向けに正負温度係数を有する読み出し参照源を設計した. 測定により, 30～120℃の範囲で40ppm/K の動作を確認した［ 1 ］. また, ReRAM/NAND ハイブリッド 3D-SSD 向けに
ReRAM の書き換え電圧（3V）を生成するブーストコンバータを設計した. PCB にインダクタを試作し, 本試作チップおよび他プロセスの試作チップと組み合わせることで,
NAND 向け書き換え電圧（20V）と ReRAM の書き換え電圧（3V）を同時に昇圧, 出力できることを測定により確認した.

参考文献：［ 1 ］ K. Miyaji, K. Johguchi, K. Higuchi, and K. Takeuchi, “An Integrated Variable Positive/Negative Temperature Coefficient Read Reference Generator for MLC PCM/NAND Hybrid 3D SSD,” IEEE Asian Solid-State Circuits
Conference, pp. 313-316, Nov. 2012.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コ

ンバータなど）パワーインテグリティ評価チップ 1
芝浦工業大学工学部

市村 航, 小林 遼太, 久保 元樹

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ

3-3

ンダクタンスの並列共振によって生じる反共振ピークを抑え, 電源ノイズを抑制するために

107

4 種類の電源構造を持つチップの設計をした. 設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, 電源網にキャパシタと抵抗を付加しない振動領

第３章域を想定したものである. その他に本試作では, コア回路構成は同一で異なる電源構造をもつチップを 2 種類とチップ内部に可変用 MOS スイッチを配置し, キャパシタンスと抵抗の値を可変出来るチップの計 4 種類のチップを設計した. この試作チップによりノイズ源回路を駆動させたときの異なる電源構造によるノイズ低減効果をチップ内に配置したノイズモ
ニタ回路により確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence Virtuoso Schematic L，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

パワーインテグリティ評価チップ 2
芝浦工業大学工学部

市村 航, 小林 遼太, 久保 元樹

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振によって生じる反共振ピークを抑え, 電源ノイズを抑制するために4 種類の電源構造を持つチップの設計をした. 設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, 電源網にキャパシタのみを付加し, 振動領域を想定したものである. その他に本試作では, コア回路構成は同一で異なる電源構造をもつチップを 2 種類とチップ内部に可変用 MOS スイッチを配置し, キャパシタンスと抵抗の値を可変出来るチップの計 4 種類のチップを設計した. この試作チップによりノイズ源回路を駆動させたときの異なる電源構造によるノイズ低減効果をチップ内に配置したノイズモニ
タ回路により確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence Virtuoso Schematic L，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，2.5mm 角チップ

トランジスタ数：10,000～100,000

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18 μ m

チ
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報
告

パワーインテグリティ評価チップ 3
芝浦工業大学工学部

市村 航, 小林 遼太, 久保 元樹

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振によって生じる反共振ピークを抑え, 電源ノイズを抑制するために4 種類の電源構造を持つチップの設計をした.

設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, 電源網にキャパシタと抵抗を適正に付加し, ノイズ低減に最も有効である臨界制動領域を想定したものである. その他に本試作では, コア回路構成は同一で異なる電源構造をもつチップを 2 種類とチップ内部に可変用
MOS スイッチを配置し, キャパシタンスと抵抗の値を可変出来るチップの計 4 種類のチップを設計した. この試作チップによりノイズ源回路を駆動させたときの異なる電源構造によるノイズ低減効果を, チップ内に配置したノイズモニタ回路により確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

パワーインテグリティ評価チップ 4
芝浦工業大学工学部

市村 航, 小林 遼太, 久保 元樹

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ

3-3

ンダクタンスの並列共振によって生じる反共振ピークを抑え, 電源ノイズを抑制するために108を受ける回路を配置している. 電源構造は, チップ内部に可変用 MOS スイッチを配置し,

第
３
章
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試
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報
告

4 種類の電源構造を持つチップの設計をした. 設計したチップは主にノイズ源回路とノイズ
外部スイッチの ON/OFF 切り替えによりチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することを想定したものである. その他に本試作では, コア回路構成は同一で異なる電源構造をもつチップを 3 種類設計した. この試作チップにより可変用
MOS スイッチによりキャパシタンスと抵抗の値を可変することで電源ノイズを抑制できることをチップ内に配置したノイズモニタ回路により確認することができた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence Virtuoso Schematic L，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

TDC と DCO の試作
会津大学大学院コンピュータ理工学研究科

伊藤 秀将, 束原 恒夫

概要：無線通信回路において, Phase Locked Loop（PLL）シンセサイザは所望の LO 信号を生成するために用いる重要な要素回路である. 従来はアナログ回路により構成されていたが, 近年, CMOS の微細化や無線機器の小型化・低消費電力化の観点から, All-Digital
Phase Locked Loop（AD-PLL）が注目を浴びている. 本試作では, AD-PLL で用いられる要素回路を実装した. 二つの信号間にある時間差を測定するための Time-to-Digital
Converter（TDC）, ディジタル制御信号により出力信号が時間変化する Digitally-Controlled Oscillator（DCO）を試作した. TDC はディレイラインがバッファ構成となる従来型 TDC である. DCO は 1bit あたりの最小容量分解能がディジタル制御信号のディザリ
ングなしに 8aF から 9aF 得られるように設計しており, 高い周波数分解能を達成する. 今
後, FPGA 回路との連携により AD-PLL を実装し, 動作実験を行う.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Agilent 社 ADS，
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム

平成24年度第2回ローム CMOS 0.18um 試作（ RO18122 ）擬似的不規則画素配置を持つイメージセンサ
金沢大学理工学域

秋田 純一, 五十嵐 覚

概要：通常のイメージセンサは正方格子状に配置された画素をもつが, 斜め線の表現などにおいて, エッジ部分に段差上のジャギーが現れ, かつその現れ方が斜め線の傾きによって異なるという現象がおこる. このようなジャギーの現れ方の方向依存性は, 特に斜め線の方向
が時間と共に変わる動画像や, 画像計測やパターンマッチングのような画像処理において対象物の方向によって計測や認識精度が異なるという問題となる. 著者らは画素の中の受光領域の配置を擬似的に不規則とすることで, これらの問題を解決する手法を提案してきた. 本
試作では, 擬似的不規則画素配置の画素配置がもつ特性を評価するために, 同一の画素回路を配置する 128x128 画素のうち, 半分の 128x64 画素を通常の正方格子状配置, 残り半分の128x64 画素を擬似的不規則画素配置とした CMOS イメージセンサを設計した. 行選択・行
リセット回路の論理に設計ミスがあり, 正常動作を確認することができなかった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Diva，Cadence 社
Spectre，

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/

スマートセンサ

フィードバックによる MEMS の PWM 制御に向けた実時間容量測定回路
東京大学工学系研究科

3-3

児玉 和俊

東京大学大規模集積システム設計教育研究センター

池田 誠

109

概要：本試作では, PWM を利用して角度を制御する MEMS ミラーの制御へ向けた測定回

第３
章

路を設計した. 測定対象の MEMS ミラーは並行平板によって構成されるミラーであり,PWM により並行平板に蓄えられている電荷量を変化させ, その角度を制御している. また, ミラーの容量値はその角度に従って変化するので, 容量値を測定することで, ミラーの角度を導出することができる. 容量値の測定は PWM の入力信号が Low の状態の際に行う必要があり, 短時間で, MEMS に蓄えられている電荷量を大きく変化させず, そして測定対象の電圧に依存しないことが要求される. 本試作では, この容量測定を行うと共に, 測定によって導出されるミラーの角度を利用してフィードバックを行い, ミラーの静定時間を短くすることを目的としている. 本提案手法では, 電荷量の引き抜きを行い, その引き抜き前後の電位差から容量値を導出する. 今回の試作では, TEG のキャパシタアレイの他に MEMS とボンディングするための端子を用意し,MEMS の容量測定が行える実装を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ
数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

注目領域画素並列検波処理による 3 次元形状取得向けイメージセンサ
東京大学工学部

松島 多佳彦東京大学大規模集積システム設計教育研究センター

池田 誠

概要：変調シート光を用いた光切断法による 3 次元形状取得システムにおいて, 毎回のス
キャンで画素配列上のシート光が照射されている注目領域に限定して検波処理を行う撮像システムの構築を目指して, その基本動作を確認できるイメージセンサを作成した. 検波型
イメージセンサは背景光抑制機能を有するが, 複雑な検波回路を要するため, 画素内に検波回路を配置すると画素が大きくなり解像度が低下してしまう. 本チップは画素内に検波回路を配置せず, 128×128 の画素配列の各列に 1 個, 各行に 16 個の検波回路を配置した. 各列の検波回路により画素配列上の注目領域を特定し, 各行の検波回路によって注目領域におけるシート光の位置情報を検出する. この撮像システムにより検波型イメージセンサの高解像度化が可能である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
ム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ロー

チ
ッ
プ
試
作
報
告

周波数及びスキュー変動機構を持つ内蔵発振器を用いた耐サイドチャネル攻撃 AES 暗号回路
名城大学理工学部情報工学科

浅井 稔也, 吉川 雅弥

概要：情報の隠蔽に広く利用されている暗号の処理ハードウェアは, その動作中に消費電流等に含まれて漏洩するサイドチャネル情報を観測及び統計処理することにより, 秘密鍵を推定される可能性があり, 様々な対策手法が提案されている. 本試作では, 標準暗号である
AES の暗号化回路を 3 種類実装した. 具体的には，攻撃未対策実装として 2 種類の回路，攻撃対策実装として 1 種類の計 3 回路を実装した. これらに加え，さらにコンフィギュレー
ション可能なリングオシレータを内蔵し，各暗号化回路の動作クロックに対して，任意に可変ジッターを加えることができる機構を搭載し, ジッター量と, サイドチャネル漏洩撹乱
効果の相関を検討できるものとした. そして本チップを用いたサイドチャネル実験を通して, 対策効果を確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso ，Mentor 社 Calibre，Synopsys 社 HSIM，Synopsys 社 Formality，1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～

チップ種別：演算回路（乗算器，除算器など）

サイドチャネル攻撃対策 AES 暗号回路に対するハードウェアトロイの実装
名城大学大学院理工学研究科情報工学専攻
名城大学理工学部情報工学科

佐藤 隆亮

吉川 雅弥

概要：リバースエンジニアリング技術の発展に伴い，オリジナル回路に対して何らかの意

3-3
110

第
３
章
チ
ッ
プ
試
作
報
告

図を持った改変を行うハードウェアトロイの危険性が顕在化している. 実際に世の中に供給されているデバイスの中には模造品が含まれているとの報告があり，その対策について検討をする必要がある. 本試作では，AES の暗号化処理回路にハードウェアトロイを混入させたケースを実装した. 具体的には，秘密分散法を利用した対策手法である Threshold
Implementation 法による耐タンパ設計が施された AES 暗号化処理回路に対し，あるトリガ条件が発生するとこの耐タンパ機能を無効化するようなハードウェアトロイを実装し，実験を通じて，ハードウェアトロイの機能する様子を確認した.

設計期間： 4 人月以上，5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 Formality，
数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：演算回路（乗算器，除算器など）

降圧型 DC-DC コンバータ
東京大学生産技術研究所

柳原 裕貴, 吉岡 和顕, 森 雄章, 篠塚 康人, 高橋 亮,
更田 裕司, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：LSI 設計フロー及び測定技術の習得を目的として, 降圧型 DC-DC コンバータ, 及び,コンパレータの設計・試作を行った. 設計した DC-DC コンバータは, 駆動されるパワート
ランジスタの幅を外部信号で制御できるようになっており, 負荷電流の大きさによってトランジスタ幅を変えることで, 効率を高めることを目的としている. また, DC-DC コンバー
タのスイッチング時に貫通電流が流れることによる効率低下を防ぐため, NMOS ,PMOS ともにオフとなる時間を設定するデッドタイムが存在するよう設計を行った. 合わ
せて, DC-DC コンバータの制御に用いるコンパレータの設計も行った. 現在, 設計した回路の測定・評価を行っている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

磁気共鳴による無線電力伝送用回路向け位相検知回路
東京大学生産技術研究所

井口 俊太, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：無線給電に従来利用されてきた電磁誘導方式に比べ, 磁気共鳴方式は LC 共振を利用することにより電力伝送効率を高めることが期待される. 磁界共鳴方式無線給電システムにおいて電力伝送効率を最大化するためには, 負荷のリアクタンス成分を 0 にするようなキャパシタンスの制御が必要である. そこで, 本試作では負荷のリアクタンス成分を検知するための電流電圧間位相検知回路の設計・試作を行った. 位相検知回路を実現するために, ス
イッチト・キャパシタを用いたアンプ, 位相差をデジタル値に変換するための VCO 及びカウンタを設計した. SPICE を用いたシミュレーション結果から, 電流と電圧の位相差に比例したデジタル値がカウンタから出力されていることを確認した. 現在, 試作したチップの実測による評価を行なっている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ
横浜国立大学大学院工学府

桑原 啓太

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ-in, SFQ-out のハ
イブリッドメモリの全チャンネル動作を実証することである. これまでのメモリに対して,
前回同様, 駆動力を上げ遅延時間を抑えるためにバッファ付きのアンプを実装した 64-kb メ
モリを構築した. 測定を行った結果, 前回同様非常にノイズののった波形が観測されたが,任意のアドレスからの正常出力が得られた.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

高感度 CMOS 差動増幅器と 6 相駆動断熱的回路と Static CMOS 回路
横浜国立大学大学院工学府

石垣 敬之, 陳 賢珠

横浜国立大学大学院工学研究院

吉川 信行

概要：半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. SFQ 論理回路とCMOS 回路を組み合わせるためにはインターフェース回路が必要である. このインター
フェース回路を構成している一つの回路が CMOS 差動増幅器である. このチップではSFQ 論理回路からの微細な信号を直接読み取る高感度 CMOS 差動増幅器が載せられている. 前回載せた回路から微細は入力信号の読み取りが確認できたが, 今回は周波数特性を調べるため出力バッファを追加した回路を載せた. 測定結果, シミュレーションで得られた最大周波数まで至ることができなかった. また CMOS 集積回路を用いた低電力化技術として,
断熱的パストランジスタ論理回路を研究している. 断熱的論理回路とは電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. 本チップには, 6 相の正弦波で動作する 32 ビット加算回路が 101 個並列に載っている. 前回のチップに載せたものと同じであるが電源，グランドの配線幅を変更している．Static CMOS リングオシレータを 3 通りの段数で設計したものを載せている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100,000～1,000,000
ど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器な

3-3
111

第
３
章
チ
ッ
プ
試
作
報
告

ユークリッド距離・マンハッタン距離を高速かつ小面積に実現するデジタル
並列型連想メモリの開発
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科

マタウシュ ハンス ユルゲン

佐々木 静龍, 赤澤 智信

概要：連想メモリとは，ある参照ベクトル群の中から最も類似するベクトルパターンを検索する機能メモリである．これまで，本研究室ではクロックにより距離を離散的な時間領域に変換する，高信頼かつ高速・低消費電力なデジタル時間領域マンハッタン距離検索連
想メモリの開発を行ってきた．しかしながら，距離を時間領域に変換するためにユーク
リッド距離などを用いた場合，距離が大きくなりそれに比例して検索時間が増大してしまうという問題があった．そこで本試作では，検索アルゴリズムの改良によりこれを解決
し，ユークリッド距離検索においても高速な検索を実現した．また，絶対値差計算回路における全加算器を逐次処理型の乗算器として再利用することでユークリッド距離計算回路の面積を削減した．本試作では以上の機能を実装することで，エラーフリーな検索，テクノロジとデータサイズに対するスケーラビ
リティを獲得しつつ，高速・低消費電力なユークリッド距離検索連想メモリを実現した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，2.5mmx5.0mm チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm

チップ種別：メモリ

小型弛張型発振器及び無線通信回路 TEG
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

山根 駿也

秋田 一平

概要：無線センサネットワークなど, 低電力化, 小型化が求められる用途においては, 各種

3-3
112

第
３
章
チ
ッ
プ
試
作
報
告

機能の完全集積化技術が重要となってくる. 特に, 基準発振器はチップ外部品である水晶発振器により, 実現されているため, 本機能の集積化が求められている. 本 TEG はそのような目的のための弛張型発振回路であり, 特に, 特徴としては温度変化に対する発振周波数の変動抑制技術が搭載されている. 具体的には, 抵抗ばらつき, 抵抗温度係数の補正に関する
キャリブレーション技術がベースとなっており, 本試作品の評価結果をフィードバックして, 今後, より精度を高めていく予定である. 一方, 無線通信回路に関しては外部センサデ
バイスと共に SiP パッケージすることで, その動作検証, 発展設計を進めていく.

参考文献：山根, 秋田, 石田, “ワイヤレスセンサシステムに向けた小型基準発振器の開発,” 電子情報通 信学会ソサイエティ大会, C-12-20, p.93, Sept. 2012.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

太陽電池アシストによる高効率 CMOS 整流回路の研究
東北大学大学院工学研究科

小谷 光司

概要：本研究では，一般的な実環境において，同時に存在する異種環境エネルギーを複数同時に利用し，それらの相乗効果によって高効率にエネルギーを取り出す技術の確立を目指している. 今回のチップ試作では，環境電磁波からエネルギーを獲得するための整流回路を対象に，整流素子として用いる MOS トランジスタのしきい値を，太陽電池により光エネ
ルギーから獲得したバイアス電圧で補償し，高効率な整流を実現した. 入力電磁波電力と光エネルギーはそれぞれ独立な環境エネルギー源であるため，微弱な入力電力条件であっても大きな電力変換効率が実現できた. 本試作チップには，様々な太陽電池セル構造の効率を比較するための各種 TEG を搭載している. 特に nMOS トランジスタと pMOS トランジス
タを独立にバイアスするための 2 つの太陽電池を，同一基板上に絶縁しながら集積するための構造について詳細に検討した.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），（特性評価回路など）

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG

高周波用アナログデバイスの TEG と低雑音増幅器 LNA 及びコルピッツ発振器による VCO の試作
中央大学大学院理工学部

高橋 俊市, 金子 成悟, 猪股 昇, 薬師寺 祐介, 杉本 泰博

概要：LNA は無線通信システムの初段にあたる増幅器であるため, 高利得に加えて雑音指数を最小に設計する必要がある. そこで, 利得を低下させることなく LNA 回路全体のNF を最小にする素子値を示すため, ノイズ相関行列の演算を用いた手法について検討している. この手法を基に, LNA 回路を構成する MOS とスパイラルインダクタの実測値を考慮した上での LNA の雑音指数を最小にするための設計手法を確立することが今回の目的である. 今回, 異なるインダクタンスを持った 4 種類の LNA 回路, LNA 回路の構成素子である
MOS とスパイラルインダクタを試作し, 各実測値から設計手法を評価した. また, 実測精度を上げる目的で DUT を除いたダミーパターンを複数試作した.

参考文献：J.S.Goo, et.al,"A Noise OptimizationTechnique for Integrated LowNoise Amplifiers" .IEEE JSSC pp,994-1002 , AUGUST 2002.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

集積化照度センサの設計・評価
慶應義塾大学理工学部

田村 圭太朗, 松本 佳宣

概要：農場や植物工場において植物の育成状況の評価を行うための環境のモニタリングが必要とされている. 複数箇所を同時に測定するために，センサから無線などでデータを送信するセンサネットワークの利用が考えられている. センサネットワークに用いるセンサとし

3-3て，電池駆動可能なように低消費電力であることが求められている. また，温度や光量な113

ど，植物の育成に必要な条件を測定するセンサを用いる必要がある. その中でも光量の測定
は植物が光合成により成長するため特に重要である. 光合成は特定の波長の光を吸収するこ

第３
章とで行われる. そのため，そこで CMOS プロセスを用い，小型で低消費電力な照度センサの設計，レイアウトを行った. また，低電圧で動作する演算増幅器を一緒に試作して光量を電圧に変換する構成とした. 試作したチップの測定の結果, 13000 ルクスまで光量に比例した電圧出力が得られた.

参考文献： 田村 圭太朗, 松本 佳宣, 岸 達也, 平野 貴久,”サブ波長金属構造体を用いた集積化光フィルタの試作”,第 4 回集積化
MEMS シンポジウム, pp.11-15, （2012.10.23）

設計期間：1 人月以上，2 人月未満 設計ツール：Mentor 社 Calibre，Cadence 社 Dracula，Cadence 社 Diva，Cadence 社
Spectre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：イメージセンサ/スマートセンサ

集積化カラーセンサの設計・評価
慶應義塾大学理工学部

平野 貴久, 松本 佳宣

概要：近年，植物の育成状況の評価を行うために，農場内の環境のモニタリングが行われている. 複数箇所を同時に測定するために，センサから無線などでデータを送信するセンサ
ネットワークの利用が考えられている. センサネットワークに用いるセンサとして，電池駆動可能なように低消費電力であることが求められている. また，温度や光量など，植物の育成に必要な条件を測定するセンサを用いる必要がある. その中でも光量の測定は植物が光合成により成長するため，特に重要である. 光合成は特定の波長の光を吸収することで行われる. そのため，他の波長の光量を測定する必要はなく，特定波長の光量の測定が行えればい
いので，光センサにカラーフィルタを用いる必要がある. そこで CMOS プロセスを用い，小型で低消費電力なカラーフィルタ付き光量センサの設計，レイアウトを行った. 試作したチップを用いて各種の光測定実験を行い，カラーフィルタの選択性を示す結果が得られた.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），
メージセンサ/スマートセンサ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イ

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試
作
報
告

遅延故障検出用テスト容易化回路および IC 間断線検査用回路の試作
徳島大学大学院先端技術科学教育部

小西 朝陽, 槙本 浩之, 二宮 孝暢

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之, 橋爪 正樹

概要：IC のテスト容易化設計として，遅延故障のテスト容易化回路と IC 間断線の電気的検査を行うためのテスト容易化入力保護回路の 2 種のテスト容易化回路の試作を行った．遅延故障検出用テスト容易化設計として，遅延付加ゲートを含む遅延検出回路を構成可能な
バウンダリスキャンセルを設計した．遅延測定の対象回路として，ベンチマーク回路を
2 種含み，測定対象パスの選択を行うデコーダ回路の設計も行った．試作チップにより遅延付加・測定回路自体の遅延値のばらつきを測定することで，検出可能な異常遅延量の見積りが可能となった．また，IC 間断線の電気的検査用のテスト容易化入力保護回路としては，テスト時に IC 間配線に電流を流し電気的に接続検査を行うための入力保護回路を 3 種設計した. また, 検査用端子としても入力保護回路を設計し, チップ内に組み込んだ．

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

別：TEG（特性評価回路など）

アナログ回路用ライブラリおよび素子評価 TEG の試作（ 2 ）高知工科大学工学部システム工学群
高知工科大学大学大学院基盤工学専攻

橘 昌良, 坂東 拓弥, 渡邉 勇磨
西面 尚彰

概要：本チップの目的はアナログ回路用ライブラリの設計および MOS トランジスタの特性

3-3
114

第
３
章
チ
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試
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報
告

評価である．試作した回路はアナログスイッチ，トリミング回路付き基準電流源である．
初めに，アナログスイッチは CMOS スイッチとブートストラップスイッチを設計した．
ブートストラップスイッチはスイッチングクロックと充電を同一のクロックにて実行している．そこで，スイッチングクロックを独立した回路を設計した．次に，設計したトリミ
ング回路の評価を行うために 5bit 入力トリミング回路付き電圧不感型基準電流源回路を載せた．また，入力の補助としてシフトレジスターを使用するために動作確認のためにシフトレジスターを載せた．また，バンドギャップ基準電圧源回路を設計するために必要な
SUBPNP ダイオードの特性を調べるためにエミッター面積が異なる 2 つの SUBPNP ダイ
オードの TEG を載せた．最後に，素子評価 TEG としてトランジスタサイズの異なった MOSFET を試作した．この TEG は PAD の共有により，5 月試作の TEG の面積の縮小を行ったものである．面積の縮小することによって，5 月試作の TEG より多くのトラン
ジスタサイズの MOSFET をチップに搭載することができた．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

CMOS 基準電流および基準電圧発生回路
富山県立大学大学院工学研究科情報システム工学専攻
富山県立大学工学部情報システム工学科

朝野 風太

松田 敏弘, 岩田 栄之

概要：アナログ回路において重要な基準電圧発生回路は, 電源電圧, 温度やプロセスパラ
メータの変動に依存しない一定の電圧を出力できる高精度なものが必要とされている. とくに, しきい値電圧のばらつきの影響を受けない回路技術が求められている. 当研究室で開発した CMOS 基準電圧発生回路を応用し, しきい値電圧変動の影響を抑えた基準電圧発生回路を設計した. また, 近年では回路の小型化や低消費電力化も求められている. そのため,
1 つの回路で基準電流と基準電圧を同時に出力する回路の設計も行った. 基準電流と基準電圧の生成には, 類似の動作原理と回路構成が用いられていることに着目し, 回路を共有化して 1 つの回路ブロックにまとめることで, 小型化と低消費電力化を目指している. 本チップには, しきい値電圧依存性を抑えた基準電圧発生回路, 基準電流と基準電圧を同時に出力可能な回路および単体 nMOSFET をアレイ状に並べたものを搭載した. 基準電流・基準電圧発生部の nMOSFET の W / L 比を調整可能とすることで, チップに搭載した回路に最適な nMOSFET のサイズを決定できるようにしている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：100～1,000
ど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータな

LSI チップ内の温度分布の解析
富山県立大学大学院工学研究科情報システム工学専攻
富山県立大学工学部情報システム工学科

花井 大輝

松田 敏弘, 岩田 栄之

概要：MOSFET の微細化による VLSI の高集積化が進んでおり, 消費電力の増大が深刻化してきている. その結果, VLSI 内に局所的な高温箇所が発生し, 回路の特性や信頼性などに影響するチップ内温度分布の不均一性が問題となっている. したがって, LSI に内蔵可能な,
小型で高精度な温度センサが求められている. また, 現在提供されている熱伝導シミュレー
タは LSI の設計に非常に有用であるが, シミュレーションの精度をさらに高めるためにも,実験による実測値とシミュレーション結果の検証は必要不可欠である. 本研究では, 熱源となる抵抗とそのまわりに配置されたダイオードまたは MOSFET アレイからなるテスト回路
を LSI として設計・試作し, 実測とシミュレーションを用いて LSI 内の温度分布を解析することを目的としている. 本テストチップ中の 1 ブロックには, 熱源となる抵抗 1 個と, 温度センサとなるダイオードまたは MOSFET が 32 個で構成されている. テストチップ内には, 温度センサブロックを 24 個配置し, 熱源
やセンサの種類と形状による温度分布の変化を解析できるようにした.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），
チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

完全デジタル SRAM 動作測定回路
九州工業大学情報工学部

斎藤 貴彦, 後藤 弘明, 中村 和之

概要：今回本研究室では, 書き込み動作や読み出し動作時に 電位の衝突の生じない SRAM
（Static Random Access Memory）である, Ratio-less SRAM の研究を行っている. 最も一般的な従来 SRAM である 6Tr-SRAM は, 書き込み動作や読み出し動作時に電位の衝突が生じるため, その際にデータの破壊が起きてしまう可能 性がある. そのため, 本研究室では, 従来 6Tr-SRAM に新たに 6 つのトランジスタを追加し, 書き込み動作や読み出し動作
時の電位の衝突を回避する構造の Ratio-less12Tr-SRAM の設計を行った. この Ratio-less12Tr-SRAM の低電源動作をシミュレーション上だけではなく, 実際 に試作チップ上で確認することにより, 提案 SRAM の有用性を実証することが, 本チップ試作の目的であ る.
本チップには, 提案 SRAM である Ratio-less 12Tr-SRAM を構成する 4096 個のメモリセル
それぞれが, 設計寸法が二桁異なるトランジスタの組み合わせでできたモザイク TEG 方式となっており, 全てのセルの動作を確認することで, ばらつきに左右されない完全デジタル動作を確認するものとなっている.

設計期間：1 人月以上，2 人月未満 設計ツール：ns-draw（ns-spice），Cadence 社 Virtuoso，Mentor 社 Calibre， トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

各種 SRAM 評価用 TEG
九州工業大学情報工学部

西山 智史, 山本 裕允, 伊見 仁, 中村 和之

概要：本研究室で提案されている「閾値電圧ばらつき評価 SRAM」「低電圧耐性 SRAM」
及び「コーディング法適用 SRAM」の評価を行う TEG となっている. 閾値電圧ばらつき評
価 SRAM については外部から電源を用いて 6 トランジスタ SRAM の閾値を意図的にばらつかせることが可能な TEG となっている. この TEG を用いて 6 トランジスタ SRAM の閾値
電圧ばらつき耐性を実測により評価する事を目的としている. 低電圧耐性 SRAM については 6 トランジスタ SRAM , 8 トランジスタ SRAM , 12 トランジスタ SRAM の各種
SRAM の電源電圧を下げる事により, 低電圧でも動作可能な SRAM の検証を行うためのTEG である. 従来の 6 トランジスタ SRAM に対し, 完全デジタル SRAM である 12 トラン
ジスタ SRAM の低電圧動作を実測により評価する事を目的としている. コーディング法適
用 SRAM については当研究室で提案されているコーディング法を用いた電源スタック型回路構造を実測するために, 6 トランジスタ SRAM に対しコーディング回路を付加した TEG となっている. この TEG を用いて電源ス
タック型回路構造を構築し, 今まではシミュレーションでのみ解析を行ってきた中間電位変動を実測により評価することを目的としている.

設計期間：2 人月以上，3 人月未満 設計ツール：ns-draw（ns-spice），Cadence 社 Virtuoso，Mentor 社 Calibre， トランジ
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

3-3
115

第
３
章
チ
ッ
プ
試
作
報
告

ゲート酸化膜破壊評価回路
東京大学生産技術研究所

更田 裕司, 桜井 貴康

概要：近年, プロセスの微細化に伴い, MOS トランジスタのゲート酸化膜厚が薄くなり,低い電圧でも酸化膜破壊を起こすようになった. これは, LSI の信頼性の低下を招くという問題がある一方, この現象を積極的に回路に応用しようとする試みがなされている. 本試作
回路は, トランジスタのゲート・ドレイン・ソース・基板の印可電圧によって, ゲート酸化膜破壊が発生するまでの時間やどのような形態で発生するか等の基礎的な情報を得る事を目的とする. トランジスタのゲート・ドレイン・ソース・基板各点に任意の電圧を与えることができるような回路構成とし, ゲート長や幅を変えた複数種類の評価回路を実装した. 試
作チップの評価を行い, トランジスタのゲート・ドレイン・ソース・基板の電圧印可条件によってゲート酸化膜破壊がどのように変化するか等, 様々な知見を得ることが出来た.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科
明治大学理工学部

林 拓哉, 藤塚 純一, 小林 優太, 伊藤 遼, 石原 貴大
高野 真大, 安田 信孝, 林 鐘煥

概要：低電圧駆動・高周波通信というテーマを根底に置き, 各々の研究において提案した回

3-3
116

第
３
章
チ
ッ
プ
試
作
報
告

路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. 非接触電力伝送を目的としたオンチップインダクタ, サーマルシャットダウンを目的としたインバーター回路, サーマルシャットダウン全体回路, 基準電圧発生回路を目的としたしきい値検出回路,
微小電源電圧駆動電圧検出器の温度特性評価を目的とした形状比違いのインバーター回路
TEG, 微小電源電圧駆動 PTAT 電圧発生回路を基にした基準電圧発生回路, トリプルウェ
ル構造を持ったソースフォロワ回路 TEG, 弱反転領域のモデリングを目的とした, 形状比違いのインバータ回路, NMOS, PMOS 単体, 高周波通信を目的とした非線形伝送線路. こ
れらの回路は測定器による動作確認を通して妥当性の検証を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF）， トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

多チャンネル皮質脳波信号計測チップ
大阪大学生命機能研究科
広島大学先端物質科学研究科

鈴木 隆文, 安藤 博士
吉田 毅

概要：脊椎損傷などにより運動機能を失った人の生活の質を向上させるため，考えるだけで義肢などを操作できるブレイン－マシン・インタフェース（BMI）の実現が期待され，その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号が注目されている．
本研究では，生体に埋め込み可能な小型の BMI システムを実現するために，多チャンネル
皮質脳波安定計測チップの改良試作を行った．搭載回路は，64 チャンネルの低雑音増幅回路，12bitAD 変換器，システム制御回路である．設計した低雑音増幅回路は，振幅が数 uV～1mV 程度で，信号帯域～100Hz 程度である皮質脳波信号を検出するために，弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した．また 12bitAD 変換器は32kSps で動作した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim，
10,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：1,000～

電力解析攻撃対策を有する Dual-Rail RSL メモリ方式を利用した AES 暗号回路立命館大学理工学研究科

浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：IC カードに代表される，暗号回路を搭載した LSI において，消費電力や漏洩電磁波を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．一
般的に，暗号回路は暗号動作時における内部ノードの論理値と消費電力の間に相関がある
為，消費電力波形を統計処理し，電力解析攻撃を行うことで秘密鍵を特定することができる．本試作チップには，どのような値が入出力されても消費電力を一定となる S-Box 回路と，複数ビットの乱数マスキング対策により暗号処理動作と消費電力との相関を切り離す
ことで,電力解析攻撃耐性を実現した AES 暗号回路を搭載した.加えて, レイアウト設計が攻撃耐性にどのような影響を与えるか評価する目的も兼ねている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM，試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：TEG（特性評価回路など）

2 線ＲＳＬメモリ方式を用いた電力解析攻撃対策ＡＥＳ暗号回路の改良
立命館大学理工学研究科

柴谷 恵, 岩井 克彦, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：消費電力や漏洩電磁波から秘密情報を窃取するサイドチャネル攻撃の脅威に IC カー
ドなどの暗号デバイスはさらされている．我々は小面積・低消費電力且つ実装容易な 2 線

3-3

RSL メモリ方式を提案し，AES 暗号への実装を行って十分な電力解析攻撃耐性を確認した

117

きた．本試作チップでは，提案方式が多様な暗号アルゴリズムに適用できるように 2 線
RSL メモリに対して，入出力ビット数が増減しても容易に変更できる回路構成へ改良，ク

第３章

ロックタイミングの再調整，出力安定化のための回路修正を施した．そして，実測により基本動作を確認し，電力解析攻撃の耐性評価を行った．

参考文献：柴谷恵，岩井克彦，汐崎充，浅川俊介，藤野毅，”2 線ＲＳＬメモリ方式を用いた耐タンパ暗号回路設計手法～ＣＬＥＦＩＡ暗号への適用と面積評価～”，第 25 回 回路とシステムのワークショップ，pp.166-171，
July，2012.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 Spectre，Synopsys 社 NanoSim，
数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：演算回路（乗算器，除算器など）

0.18μ mCMOS を用いたパッチクランプ測定システム,及び単チップで動作するマイクロシステムのための電源回路
慶應義塾大学大学院理工学研究科

大野 隆一, 菊地 大樹, 大林 不器, 中山 渉,
安田 陽平

慶應義塾大学理工学部

中野 誠彦

概要：近年, 人と機械の間を中継するインタフェースの一つである BMI（brain-machineinterface）の研究が盛んに行われている.今後の BMI の発展のためには神経細胞の更なる研究と開発が必要不可欠である.単一細胞を電気生理的に測定する手法としてパッチクラン
プ法という手法がある.その測定システムを小型化するため 0.18μmCMOS プロセスを用いてパッチクランプ法用測定システムを試作した.システムは抵抗フィードバック型 IV コン
バータ, 寄生容量補償回路, 寄生抵抗補償回路で構成される.各補償回路は 7bit のディジタ
ル値で制御でき, これをシリアル信号で制御するためのシリアル－パラレルコンバータも作成した.また別の研究として, 単チップで動作するマイクロシステムのための電源回路を設計した.太陽電池の出力をチャージポンプ
DC-DC コンバータによって昇圧して得る回路である.出力源として 100μm×100μm の太陽電池を 2 基重ねた直列太陽電池 A を作成
し, DC-DC コンバータと同一チップ上に設計した.DC-DC コンバータの動作に必要なクロック生成リングオシレータや, バイアス
電圧源としての直列太陽電池も設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，

トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チ
ッ
プ
試
作
報
告

擬似ホール効果を利用した MOSFET 型応力検出センサ
山形大学大学院理工学研究科

梅津 哲也, 原田 知親

山形大学工学部電気電子工学科

竹内 宏介

概要：MOSFET を応力検出素子とし, 応力印加時の抵抗変化の異方性を用いた擬似ホール効果を用いると, ソース・ドレイン電極とは独立な端子で応力検出が可能となるため, 回路
動作に影響を与えずに応力検出をおこなうことができる. そこで本チップでは, 回路を動作させながらの応力検出が可能な, 回路一体型 MOSFET 応力検出素子の実現のために, 擬似
ホール効果を用いた MOSFET 型応力検出素子を試作した. 本チップでは, MOSFET 型応力検出素子のサイズ比や端子構造・端子本数・集積方向を変えたものを多数集積し, 素子構
造やサイズ比からくる動作特性の違いや, MOSFET 型応力検出素子の細かな動作検証ができるようにした.

参考文献：［ 1 ］ 梅津哲也，原田知親，奥山澄雄，松下浩一，“擬似ホール効果を利用した
MOSFET 型応力検出素子の特性評価，”集積回路研究会，ICD2012-89，pp.11-16，Dec.2012.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
プ

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：イメージセンサ/スマートセンサ

高速処理を目指したスマートセンサアレイ
長野高専電気電子工学科

秋山 正弘

概要：チップには 4 種類の回路が含まれている．1 つ目は，4 画素のスマートセンサアレイ
である．1 画素にはフォトダイオードにメモリや信号処理回路が配置されている．製作回路

3-3
118

第
３
章
チ
ッ
プ
試
作
報
告

は理想的な高速処理結果を示している．2 つ目は，広ダイナミックを目指したアクティブピ
クセルセンサである．センサには 2 種類の出力方法が含まれている．製作回路は正常な動作が得られなかった．理由として，アンテナルールを違反した箇所があったと思われる．
3 つ目はアバランシェフォトダイオード（APD）である．2 種類の APD を製作した．製作
素子は 1 種類のみ動作している．「Deep n-well」を利用した APD は正常に動作しておらず，「Deep n-well」による素子分離方法に課題が残っている．4 つ目はシングルフォトン
アバランシェダイオード（SPAD）である．SPAD には「Deep n-well」を利用したものもあり．やはり「Deep n-well」による素子分離方法に課題が残っている．

参考文献： ［ 1 ］小林，秋山，”高速処理を目指したスマートイメージセンサの製作”，第 18 回高専シンポジウム in 仙台，ｐ．
405，2013 年 1 月

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Cadence 社 Dracula，Cadence 社 Diva，Cadence 社 ASSURA，Synopsys 社 HSPICE（RF），Agilent 社 ADS，
チップ

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：イメージセンサ/スマートセンサ

MINIMAX サンプリング AD 変換器
大阪大学情報科学研究科
神戸大学工学研究科

Homjakovs Igors, 橋本 昌宜, 尾上 孝雄
廣瀬 哲也

概要：センサーが検出する自然界のアナログ信号には, 活発に変化する期間と変化が少ない
期間がある. 特に変化が少ない期間が長い場合には, 通常の同期式 AD 変換器は消費電力や変換後のデータ量の点で非効率である. 我々は, 入力信号に対して適応的なサンプリングが可能な MINIMAX サンプリングについて, その性能と実装法を検討してきた［ 1 ］. 本試作では, 信号の局所的なピークに対して, サンプリング回数が 1 回の MINIMAX サンプリングと 3 回の改良型 MINIMAX サンプリングの両方を実装した. また, 昨年度の試作回路から,低電力化動作が可能な比較器に改良した. これまでに行った測定により回路機能の動作は確認できており, 今後詳細な性能評価を進めていく予定である.

参考文献：I. Homjakovs, M. Hashimoto, T. Hirose, and T. Onoye, ``Signal-Dependent Analog-To-Digital Conversion Based on MINIMAX Sampling,’’IEICE Trans. on Fundamentals, vol. E96-A, no.
2, pp. 459--468, February 2013.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：1,000～10,000
セッサ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロ

超低電力身体モニタリングシステムのための R-R 間隔検出デジタル回路の試作
兵庫県立大大学院工学研究科
兵庫県立大学工学部

田中 智也

松本 裕貴

兵庫県立大学大学院工学研究科

新居 学, 神田 健介, 藤田 孝之, 前中 一介

概要：本研究室では，身体に張り付けることで生体情報を測定する小型システムの研究・開発を行っている．複数の MEMS センサとアナログ/デジタル信号処理 LSI を組み合わせ
ることにより，超低消費電力で小型なデバイスの開発を目指している．本試作では，身体から得られる心電図から R-R 間隔を検出するデジタル信号処理回路を試作した．R-R 間隔
は心拍数の計算や，自律神経系の指標に用いることが出来ると言われており，バイタルサ
インに関わる重要な生体情報である．回路の消費電力を抑えるために，R 波検出アルゴリ
ズムに乗算器を使用しない新しいアルゴリズムを採用し，また低クロックで動作可能となるように設計した．設計された回路はゲート数 2000 以下，動作クロック 1 kHz 以下となり，十分に低電力であることが確認された．また，実際に製造されたチップの評価では，R-R 間隔が検出できることを確認し，消費電力も非常に小さくなることを確認した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Cadence 社
SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 QRC，Synopsys 社 StarRC（XT），Synopsys 社 NanoSim，

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ

種別：アナログ/デジタル信号処理プロセッサ

トリプルウェルを用いた on-chip 太陽電池の集積化 2
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献：堀口ほか, “直列太陽電池を集積したトリプルウェル CMOS LSI の構成法”, 信
学論, Vol.J94-C,No.5,pp.-,May（ 2011）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

オンチップ近傍磁界プローブ
東北大学大学院工学研究科

山口 正洋, 室賀 翔, 重田 洋二郎

概要：近年，電子機器の発展にともない，不要電磁放射による EMC 問題が顕在化している．その対策を行うにあたり，ノイズの発生，伝搬，混入経路を特定することが重要である. そその方法として，我々の研究室では LSI 上で発生する近傍磁界を計測する高周波・高空間分解能のマイクロ磁界プローブの開発を行っている．

本試作では，磁界検出用の平面型シールディドループコイルをより小形化することで空間分解能の向上および，検出用コイルの小形化にともなうプローブ開発の課題抽出を行った．チップと実装用プリント基
板との実装には，電磁ノイズへの耐性強化，不要ループ削減のためにワイヤボンディング
ではなくフリップチップ実装を想定して信号取り出し用パッドを設計した．さらに，ベアチップレベルでのコイルの基礎特性評価のため，励磁源としてマイクロストリップ伝送線
路を設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso， トランジスタ数：～10 試作ラン：ローム CMOS
0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

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119

第
３
章
チ
ッ
プ
試
作
報
告

CMOS プロセスを用いた E 級電力増幅回路の試作
東京理科大学大学院理工学研究科

藤岡 翔太, 結城 崇匡, 楳田 洋太郎

概要：CMOS プロセスを用いた E 級電力増幅回路の試作を行った．チップ試作を行った回路はゲート幅 12um，フィンガー数 10 の E 級電力増幅器の構成である．トランジスタで増幅した信号を，ドレインバイアス供給用インダクタ Lc（＝13.16nH）を含むリアクタンス
素子で直列共振回路と並列共振回路で構成されたバンドパスフィルタを用いて，高調波成分を取り除き帯域成分の信号を出力するものとなっている．

また，上記の E 級電力増幅器以外の試作として，正負 1 ビット直交交互出力型送信機アップコンバージョン回路の試作も行った．移動体通信機においては，その消費電力のほとんどが電力増幅器によるものである．そのため，低消費電力化が可能なスイッチ動作型電力増幅器が注目されている．
それに対応した題目の送信機を提案し，変調部の一部であるアップコンバージョン部を構成する論理ゲートの試作を行った．今後はこの回路評価結果とシミュレーション結果を比較する予定である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Agilent 社 ADS，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，

ATM など）連続血糖値測定用ホールセンサ
豊橋技術科学大学電気・電子情報工学系

村上 裕二

概要：血糖値を推定可能な経皮連続モニタリングのセンサ LSI システムを構築中である. 糖尿病の自己血糖管理の中で, 血糖値センサは主要な役割を担っているが, 既存の血糖値セン

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120

第
３
章
チ
ッ
プ
試
作
報
告

サでは連続測定ができず, かつ侵襲性が高いという問題点がある. 本プロジェクトでは, 貼るだけで測定できる連続血糖値モニタリング用センサとして, 自然拡散によって皮膚表面に染み出した血糖由来のグルコースに反応して膨潤する応答性ゲルを用いて, ホールセンサによるゲル膨潤の検出をめざす. ゲルの面方向の膨潤による鉄粉部の位置変化を磁束密度の変化としてホールセンサで検出する. VDEC 試作のみで, ポストプロセスなしに機能すると期待されるホール素子として, R. S. Popovic らの報告による N well のクロスパターン構造を採用した. このホール素子は帯状の N well パターンに電流を流すときの帯の幅方向に誘起される電圧を測定する. その引き出しのために同じ帯形状をクロスさせた対称な形状な構造である. フリッカーノイズ低減のため, 交差部上に薄い P 層を設けて基盤コンタクトした. 帯幅を 10um, 50um の 2 種類設計し, 抵
抗値の安定測定のため, 単純に直列接続したアレイ構造のデバイスを用意した. そのほか, 今後使用するアンプや AD コンバータおよ
びそれらのシーケンス制御回路が組み込まれている.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm

平成24年度第3回ローム CMOS 0.18um 試作（ RO18123 ）単電子トランジスタの電流測定のための微小電流測定回路
東京大学生産技術研究所

鈴木 龍太, 平本 俊郎

概要：我々は, 単電子トランジスタ（SET）と CMOS を組み合わせた新しい情報処理回路の実現を目指している. その過程として, CMOS 回路を用いて別チップ上の SET の出力電流を測定するという実験を行うため, 微小電流測定回路の設計・試作を行った. この回路は充電した負荷容量の電荷を DUT に流れる微小電流で引き抜き, その所要時間を計測することにより,微小電流を間接的に計測するものである. このチップは上記の機能を実現するアナログ回路と, それを外部からのコマンドで制御する制御ブロックから構成される. 今回は, 以前試作したチップの機能に加え, SET のゲートに印加するアナログ電圧を CMOS チップ側で生成するための D/A コンバータを追加した. また, SET チップ側に集積されたアドレスデコーダへ入力
するアドレス信号を CMOS チップ側で生成する機能を加えた.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim，Synopsys 社 Formality，～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000

チップ種別：アナデジ混載

DBSCAN プロセッサ TEG
東京大学工学系研究科
東京大学 VDEC

島田 淳史, 柴田 直

朱 弘博

概要：DBSCAN （Density-Based Spatial Clustering of Application with Noise）はクラスタリング手法として広く用いられている手法であり Web 解析，リモートセンシング，画像処理のみならず幅広いアプリケーションに応用されているが，DBSCAN は膨大な繰り返し計
算によってソフトウェアによる処理では実時間処理は非常に難しい．そこで，DBSCAN の処
理量を劇的に低減することを可能としたハードウェア向けのアルゴリズムを提案し，既存のアルゴリズムを self-growing プロセスと labeling プロセスの 2 つの処理分けることで並列処理による高速な DBSCAN クラスタリングが行えるようにした．そのとき，Micro agent（μAG）回路というエレメントとなる回路を 2 次元アレイ上に並べ，μAG 全体が完全並列で動作させ動的配線というアイデアを実装することで DBSCAN の高速動作を可能に実時間処理できるアーキテクチャを提案した． このチップでは 16×16 画素の画像に対応できる 16×16 の μAG を TEG 回路として搭載し，その機能を検証した．結果としては，動作周波数で 87.7MHz で 2 つのプロセスどちらも意図したとおりに正しく動作し，全体として 300 Kfps という高速動作を確認した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
Synopsys 社 NanoSim，

トランジスタ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

別：演算回路（乗算器，除算器など）

DBSCAN プロセッサ
東京大学工学系研究科
東京大学 VDEC

島田 淳史, 柴田 直

朱 弘博

概要：DBSCAN （Density-Based Spatial Clustering of Application with Noise）はクラスタリング手法として広く用いられている手法であり Web 解析，リモートセンシング，画像処理のみならず幅広いアプリケーションに応用されているが，DBSCAN は膨大な繰り返し計
算によってソフトウェアによる処理では実時間処理は非常に難しい．そこで，DBSCAN の処
理量を劇的に低減することを可能としたハードウェア向けのアルゴリズムを提案し，既存のアルゴリズムを self-growing プロセスと labeling プロセスの 2 つの処理分けることで並列処理による高速な DBSCAN クラスタリングが行えるようにした．そのとき，Micro agent（μAG）回路というエレメントとなる回路を 2 次元アレイ上に並べ，μAG 全体が完全並列で動作させ動的配線というアイデアを実装することで DBSCAN の高速動作を可能に実時間処理できるアーキテクチャを提案した． このチップでは 80×80 画素の画像に対応できる 80×80 の μAG とその制御回路をオンチップで実装
し，その機能を検証した．結果としては IO バッファの設計の不具合があり正しい動作検証は行うことができなかったが，ソフトウェア
シミュレーションによる検証では周波数 100MHz でこのチップが正しく動作できることが確認できている．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim，
別：マイクロプロセッサ

トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種

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第
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告

宇宙用 CVSL 回路及び NAND ゲート NOR ゲート速度性能解析用実験回路の設計試作
静岡理工科大学理工学部

波多野 裕, 白井 哉秀, 木内 恭介, 石切山 真二

概要：各種設計ツール整備, デザインルール, 密度ルール, アンテナルールなどの理解, などのため, テスト回路として, 0.4 ミクロンインバータと 0.4 ミクロン出力バッファー回路,
1.48 ミクロンインバータと 1.48 ミクロン出力バッファー回路, 0.4 ミクロン出力バッ
ファー回路単体, 1.48 ミクロン出力バッファー回路単体, 配線付きインバータ 50 段チェー
ン回路 6 種類, NAND ゲート速度性能解析用 50 段チェーン回路 2 種類, NOR ゲート速度性
能解析用 50 段チェーン回路 2 種類,CVSL 回路を, 2011 年度第 5 回試作と 2012 年度第 3 回試
作の 2 回に分けて設計した. 2011 年度第 5 回試作では, 0.4 ミクロンインバータと 0.4 ミク
ロン出力バッファー回路, 1.48 ミクロンインバータと 1.48 ミクロン出力バッファー回路,
0.4 ミクロン出力バッファー回路単体, 1.48 ミクロン出力バッファー回路単体, を設計し,試作チップを実測して機能動作を確認した. 2012 年度第 3 回試作では, 配線付きインバータ 50 段チェーン回路 6 種類, NAND ゲート
速度性能解析用 50 段チェーン回路 2 種類, NOR ゲート速度性能解析用 50 段チェーン回路 2 種類,CVSL 回路を, 設計し, 試作チップの実測により全ての回路の機能動作を確認することができた.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Dracula，Synopsys 社 HSPICE（RF）， トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ラジカルセンサ/ReRAM 多値記録回路/オーバサンプリング DAC
金沢大学医薬保健研究域

中山 和也

金沢大学自然科学研究科

河合 一樹

金沢大学理工研究域

蟹屋敷 祐介, 北川 章夫

概要：3 種類のテスト回路を相乗りさせた. 1. ラジカルセンサ

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試
作
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告

チップ上でフリーラジカ

ルを検出するための回路を試作した. 検出物質の科学種と濃度に関する信号を周波数に変換して出力する. 測定原理として電子スピン共鳴（ESR）を使用しているが, 従来のように磁界掃引を必要とせず, 電圧掃引により ESR 信号を取得する新しい測定法を実装し, 動作確認に成功した. 2. ReRAM 多値記録回路

ReRAM の多値記録を実現するため, ターゲッ

トとする抵抗値範囲を指定することができる書き換え回路を試作した. 現在のメモリ素子抵
抗が, 指定範囲から外れた場合だけ書き換えパルスが出力されるような回路を実装し, 動作確認に成功した. 3. オーバサンプリング DAC 設計実習で使用するため, 16bit 入力, 2 次
256 倍オーバサンプリング DAC を試作し, 動作確認した.

参考文献：Takaya Handa, Yuhei Yoshimoto, Kazuya Nakayama and Akio Kitagawa, Novel power reduction techniquefor ReRAM with automatic avoidance circuit for wasteful overwrite, Active and Passive Electronic Components, Vol.
2012, Article ID 181395, 2012.4.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

別：アナデジ混載

動的タイミングエラー検出回路の試作
早稲田大学高等研究所

史 又華

早稲田大学理工学術院

戸川 望, 柳澤 政生

概要：大規模集積回路（LSI）の低消費電力化には, LSI の電源電圧を下げることが最も効
果的である. しかし, 低電圧の条件下では, CMOS 回路の動作が不安定になり, 製造ばらつ
き・温度変化・ノイズなどに影響され, 誤動作などの障害が増大している. 既存のワースト
ケースに基づいた LSI 設計手法は, 大きな設計マージンが必要であり, 結果として見込み通りのエネルギー削減効果が得られるとは限らない. 本チップでは, 設計時に必要な設計マー
ジンを減少し, 通常のフリップフロップに加えて, 論理回路が正しいタイミングで動作しているか否かを動的タイミングエラー検出する回路などの試作を行った.

参考文献：Y. Shi, H. Igarashi, N. Togawa, and M. Yanagisawa, Suspicious Timing
Error Detection and Recovery with In-Cycle Clock Gating, in Proc. IEEE International Symposium on Quality Electronic Design （ISQED）, Mar. 2013.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF），
スタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジ

位相検知回路, 整流回路, 及び, 電源ノイズ評価回路
東京大学生産技術研究所

井口 俊太, 柳原 裕貴, 吉岡 和顕, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：本試作では, 次の 3 種の回路を設計した. 1） 2012 年 7 月の試作で無線給電システム
向けの位相検知回路を試作したが, 回路に一部不備があったため, その改善を行った. 合わ
せて, 回路の小型化と高速化の改良も行った. 現在, 試作したチップの実測による評価を行なっている. 2） 環境中の電波からエネルギーをハーベストし, 電子機器を動かすために,50 段のディクソンチャージポンプ回路の設計・試作を行った. 今後, 試作したチップの測定を行い, 効果を検証する予定である. 3） パワーゲーティングを行った際に生じる電源線ノイズの影響を評価するために, 2mm の電源線と負荷回路を持つ回路を設計した. 今後, 試作したチップの測定を行い, 電源ノイズの影響を検証する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

SFQ/CMOS ハイブリッドメモリ用 64-kb メモリ
横浜国立大学大学院工学府

桑原 啓太

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップには 8T-SRAM セルで構成されるメモリアレイ（容量 64-kb）, デコーダ, 及び 21 個のセルフバイアス型差動増幅器（アンプ）が実装されている. 目的は SFQ-in, SFQ-out のハ
イブリッドメモリの全チャンネル動作を実証することである. これまでのメモリに対して,デコーダに改良を加え, さらに高速に動作するポテンシャルを持つ回路を設計した. 測定を行った結果, アクセスタイムは前回の 1.38ns から 1.32ns に向上し, また 8192 通りのアドレ
スからの正常出力を確認した. 21 個のアンプの内 1 個はレイアウトミスにより正常に動作しなかった. またアクセスタイムのアドレス依存性を確認した.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ
数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

低温動作用 CMOS 差動増幅器と 6 相リングカウンタと断熱的可逆演算器
横浜国立大学大学院工学府

石垣 敬之, 陳 賢珠, 井上 孔佑

横浜国立大学大学院工学研究院

吉川 信行

概要：半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. SFQ 論理回路とCMOS 回路を組み合わせるためにはインターフェース回路が必要である. このインター
フェース回路を構成している一つの回路が低温動作用 CMOS 差動増幅器である. このチップでは高速動作用 Self-biased source-follower CMOS differential amplifier の回路が載せられている. これまでの Self-biased source-follower CMOS differential amplifier の回路は 500MHz までしか動作できなかったが, 今回の回路は 1GHz で動作できるよ
うに設計した. また CMOS 集積回路を用いた低電力化技術として, 断熱的パストランジス
タ論理回路を研究している. 断熱的論理回路とは電圧変化にかかる時間を長くすることで消費電力を小さくできる回路である. 6 相の正弦波を生成する電源回路のためのリングカウンタを載せている. また, 可逆演算回路の研究も行なっており, この回路は 2 つのインバータを用いてフリップフロップを作り, 容量性カップリングを用いることで多段接続している. 容量, 段数を変えたものを 6 つ載せている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：100,000～1,000,000
ど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器な

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告

蓄積時間制御が可能なイメージセンサの検証用チップ
東京理科大学工学研究科

宮本 佳昭, 浜本 隆之

概要：本センサはフォトダイオードに蓄積される電荷の読み出しおよびリセットのタイミ
ングを, 2 次元方向に等間隔な画素毎に制御する目的で設計した. したがって, 2 次元方向の間隔により画素毎の蓄積時間は異なる. また, 2 次元方向の間隔は外部より制御できるようになっており, 2ｘ2, 4ｘ4, 8ｘ8 と切り替えることができる. さらに, 蓄積終了時だけではなく, 蓄積途中に画素値を非破壊で出力することができる. 出力信号を外部の回路で処理することで, 高品質な画像を合成する. 本チップは, 縦 64 画素×横 64 画素のフォトダイオー
ド, 読み出し回路, 列並列シングルスロープ AD 変換回路とその変換結果を保持する 8bit メ
モリから構成される. このチップの評価を行ったところ, 蓄積時間が異なる画素値が取得できていることを確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：イメージセンサ/ス

マートセンサスイッチトキャパシタ回路網による画像処理チップの開発 1
大阪大学臨床医工学融合研究教育センター

亀田 成司

概要：超並列の回路構造により高速に画像情報を処理するビジョンチップにおいて, 画素回路の小型化は重要課題である. ビジョンチップ, 特に生体模倣型ビジョンチップ, の画素回

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路の主要な構成要素の一つが入力画像の平滑化を回路的に行う抵抗回路網である. 抵抗回路網に用いる抵抗要素にはポリ抵抗や MOS 抵抗など様々なものが提案されている. しかし,既存の手法による抵抗回路網では, 発熱を抑えかつ線形性を維持した回路を求めるとサイズが大きくなる問題がある. そこで, スイッチトキャパシタに着目した. スイッチトキャパシ
タは 2 つ並んだ MOS-Tr のスイッチ回路を交互に開閉し, スイッチ間の寄生容量を介して電荷を移動させることで抵抗の役割を果たす. 寄生容量のサイズ及び単位時間当たりのス
イッチ動作回数で抵抗値が決まり, 小型で線形性の高い抵抗を実現できる. 本試作では,2 次元スイッチトキャパシタ回路網を有する平滑化処理チップを試作した. 本チップはス
イッチトキャパシタと容量で構成される RC 回路網による平滑化処理が可能である. 画素サイズは 28um ×28um で画素数は128×128 画素である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

スイッチトキャパシタ回路網による画像処理チップの開発 2
大阪大学臨床医工学融合研究教育センター

亀田 成司

概要：超並列の回路構造により高速に画像情報を処理するビジョンチップにおいて, 画素回路の小型化は重要課題である. ビジョンチップ, 特に生体模倣型ビジョンチップ, の画素回
路の主要な構成要素の一つが入力画像の平滑化を回路的に行う抵抗回路網である. 抵抗回路網に用いる抵抗要素にはポリ抵抗や MOS 抵抗など様々なものが提案されている. しかし,既存の手法による抵抗回路網では, 発熱を抑えかつ線形性を維持した回路を求めるとサイズが大きくなる問題がある. そこで, スイッチトキャパシタに着目した. スイッチトキャパシ
タは 2 つ並んだ MOS-Tr のスイッチ回路を交互に開閉し, スイッチ間の寄生容量を介して電荷を移動させることで抵抗の役割を果たす. 寄生容量のサイズ及び単位時間当たりのス
イッチ動作回数で抵抗値が決まり, 小型で線形性の高い抵抗を実現できる. 本試作では,2 次元スイッチトキャパシタ回路網を有する画像処理チップを試作した. 本チップはスイッ
チトキャパシタと容量で構成される RC 回路網による平滑化処理やラインプロセスが可能である. 画素サイズは 28um×28um で画素
数は 128×128 画素である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：100,000～1,000,000
サ

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッ

介在細胞集団を有する CPG モデルおよび細胞体モデルの試作
日本大学理工学部

建部 達弥, 奥山 敦司, 小久保 智彬, 和田 生久真, 佐伯 勝敏,
関根 好文

概要：生体は，脊椎に歩行制御を行う CPG（Central Pattern Generator）を有し，ロボットの歩行制御には CPG モデルが有効である．先に我々は，ロボットの歩行に適した低周波発振が可能な介在細胞集団を有する CPG モデルを提案した．介在細胞集団モデルは，
BVP モデルと等価なパルス形ハードウェアニューロンモデル（P-HNM）とバイアス電圧
値により積分時定数を制御可能な OTA シナプスモデルで構成されるニューラルオシレータ回路である．CPG モデルはニューラルオシレータの位相同期特性を用いて位相シフトを行
うニューラルネットワーク回路である．今回，10Hz 程度の低周波数での位相シフト制御を目的とし，ロボットの歩行制御パターンを生成する CPG モデル，介在細胞集団モデル，簡単な位相同期回路の試作を行った．また，CPG モデルは位相同期特性，周波数-入力電圧特性，入出力特性の測定を目的に，パッケージで測定可能なパターンとプローブによって測定可能なパターンを作成した．さらに，
回路パラメータの異なる P-HNM を数パターン作成した．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ（PLL, A-D/DC-DC コンバータなど）

低暗電流型フォトダイオードの特性評価用 TEG
茨城大学工学部

木村 孝之

概要：標準 CMOS 製造プロセスではソース, ドレインを構成する拡散領域と基板によりpn 接合を形成しフォトダイオードを実現する. CMOS イメージセンサを製造する専用プロ
セスではこのフォトダイオードを埋め込み型で構成することで暗電流の低減を実現している. 本研究では標準 CMOS 製造プロセスで形成するフォトダイオードにおける暗電流の低減を実現するために, その発生原因となる Si-SiO2 界面の面積を最小化したフォトダイオー
ド構造を提案し, その TEG を設計した. Si-SiO2 界面の面積は Enclosed Layout Transistor（ELT）構造をフォトダイオードに応用することで最小化した. フォトダイオードは最大 15μ ｍ角の大きさで 10×10 個をアレイ状に配置した. 作製されたフォトダイオードの暗電流を測定したところ, 暗電流低減構造を使用していないフォトダイオードに対して最大
35％暗電流を低減することが出来た. 以上の結果から, 提案されたフォトダイオード構造は
暗電流の発生を抑えるために有効であると考えられる.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：TEG（特性評価回路など）

学部 4 年生設計試作トレーニング
慶應義塾大学理工学部

黒田 忠広

概要：研究室に配属された学部 4 年生 4 人が, 回路設計から試作チップの評価までのフローを一通り体得することを目的として, 簡単なアナログ回路の設計を行った. 学生は割り当てられた回路に関して, 仕様決定・回路設計からレイアウト, ポストレイアウトシミュレー
ションを行う. 試作した回路は, シンプルな 2 段オペアンプや, ゲインブーストおよびコモンモードフィードバックを取り入れたフォールデッドオペアンプ, LNA などである. 学生
にとっては理論式とシミュレーションを併用した効率的な設計手法, 及び測定を考慮した実用的な回路設計手法を学べたことと思う. 特に実際のパッド配置・電源線の引き回し等は通常学部生の授業の範囲外である. 机上での学習と実践的な回路設計とのギャップを埋めるには, こうした試作を実際に行うことが効果的である. チップ完成後は試作チップの周波数特性を初めとする測定を行った. 実際に測定を行うことで, 測定上の勘所を体験できる. 学生の中には設計時に負荷容量の歌唱見積りをしている例もあり, 測定結果とシミュレーション結果が合わない場合もあったが, こうした経験を経ることで今後のチップ設計に活かすことができる. 彼らにとって今回の実チップの試作・測定は今後の研究を進める上で貴重な経験となるとともに, 大きな自信となった.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Agilent 社
ADS，

トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

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試
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報
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アナログ回路用ライブラリおよび素子評価 TEG の試作（ 3 ）高知工科大学工学部システム工学群
高知工科大学大学院基盤工学専攻

橘 昌良, 坂東 拓弥, 渡邉 勇磨
西面 尚彰

概要：本チップの目的はアナログ回路用ライブラリの設計および MOS トランジスタの特性評価である．試作した回路は ΔΣ 変調回路，トリミング回路付き基準電流源である．初めに， ΔΣ 変調回路は 1 次で CMOS スイッチを用いて設計した．信号帯域は 22kHz，オー
バーサンプリング比は 128 として設計した.次に，設計した電圧不感型基準電流源回路とバンドギャップ基準電圧源回路を評価するために電圧不感型基準電流源回路とバンドギャッ
プ基準電圧源回路の 2 つの回路を載せた．設計したバンドギャップ基準電圧源回路については OP アンプを使用している．また，バンドギャップ電圧源回路に使用した SUBPNP ダイオードの TEG も載せた．最後に，素子評価 TEG として抵抗の TEG を試作した．この
TEG は抵抗を配置する向きで，製造ばらつき幅が変わるのかを調べるためのものである．
また，それぞれ異なる抵抗値の抵抗を試作し，PAD，測定機器，針の抵抗の除去をできるようにした．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
0.18μm 2.5mm 角チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

DFT の電力評価および遅延測定評価
九州工業大学大学院情報工学研究院

佐藤 康夫, 梶原 誠司

概要：テスト容易化回路においてテスト時の電力低減および高精度な遅延測定の研究を行っている．今回の TEG には以下の論理機能を搭載し評価を行った．（ 1 ）テスト時の電力調整可能な DFT 回路の実装とテスト時の電力測定（電力レベルを TEG 外部から制御可

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能とし，実行時の電源電流を電流テスタで測定する．電流レベルを変えると TEG の電流も線形に変化することを確認する．）（ 2 ）遅延調整可能な論理パスの実装と DFT 回路における遅延測定（テスト時にテストタイミングを可変にして，テスト対象回路の遅延を測定する．プロセスバラツキにも対応出来るように，テスト対象回路の遅延も調整可能とした．）（ 3 ）テスト時の温度・電圧モニタ回路の実装と測定（複数のテスト機会に測定した遅延値を比較するため温度・電圧モニタを搭載した．これはリングオシレータをベースに当研究グループで提案した回路である．）評価は継続中であるが，（ 1 ）においてはシ
ミュレーションによる電力量の予測と実回路における測定値がよく整合することを確認した．（ 3 ）は 2011 年度に製作したチップで評価済の回路を搭載し，テスト時の温度・電圧測定に活用している．今後は（ 2 ）の遅延測定を中心に評価を実施予定である．

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

ΔΣ Time to Digital Converter および LC Digital Controlled Oscillator の試作
法政大学工学研究科

嘉藤 貴博, 大関 寛之

概要：従来の Time to Digital Converter（TDC）は 1）INV 遅延と FF による位相検出
2）多位相リングオシレータと，FF による位相検出等の回路が主力であるが，いずれも位
相比較精度を保つために回路規模が増加する．今回の試作では，アナ ログ位相比較器とDS 手法による小型，かつ高精度な TDC を設計/試作/評価することを目的とした．試作で搭載したものは，①Analog Phase Frequency Detector（APFD） +Differential

Charge Pump（Diff _CP） + Differential Completer（Diff_Cmp）によって構成される
DSTDC②評価用 CP③高速サンプリ ング CLK を提供する LC 共振型 Digital Con-

trolled Oscillator である．従来の TDC では，時間分解能を多位相 CLK の skew 時間差に頼ったが，本 DSTDC は多位相の CLK を必要としない． また，キャパシタの電荷で位相量を表すので，TDC の位相に対する，切り上げ，切り下げが発生しない．本試作を評価することにより，多層 CLK を必要とし な
い，まったく新しい TDC を検討することが可能であり LC 共振器型 Oscillator のような，低位相雑音だが，多層 CLK ができない
Oscillator でも, PLL のデジタル化が可能であり, 今後の LSI の小型化, デジタル化に大いに貢献できると考える．

参考文献：嘉藤貴博，安田彰，吉野理貴， ΔΣTDC（ΔΣ-Time to Digital Converter）の検討および設計， 電子情報通信学会

全国大会, C-12-72, Mar., 2013.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10～100 試作ラ
ン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

LSI チップ内の温度分布および実使用状態での信頼性の解析
富山県立大学大学院工学研究科情報システム工学専攻
富山県立大学工学部情報システム工学科

市橋 和也, 花井 大輝

松田 敏弘, 岩田 栄之

概要：MOSFET の微細化による VLSI の高集積化が進んでおり, 消費電力の増大によって,
VLSI 内に局所的な高温箇所が発生し, 回路の特性や信頼性などに影響するチップ内温度分
布の不均一性が問題となっている. また, 熱伝導シミュレータの精度をさらに高めるためにも, 実験による実測 値とシミュレーション結果の検証は必要不可欠である. 本研究では, 熱源となる抵抗とそのまわりに配置されたダイオードまたは MOSFET アレイからなるテスト
回路を LSI として設計・試作し, 実測とシミュレーションを用いて LSI 内の温度分布を解析することを目的としている. また, 本テストチップ内には, 最も基本的なデジタル回路であるインバータによるリングオシレータを利用して, 実使用に近い状態での MOSFET の信頼性評価のための回路も配置した. リングオシレータの中の MOSFET の特性を個別に測定する回路を組み込み, 特性変動を精密に測定できるようにし, 実使用に近い状態での MOSFET の特性変化を解析する.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），
2.5mm 角チップ

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

低電圧 CMOS アナログ回路の試作
明治大学理工学研究科
明治大学理工学部

林 拓哉, 高橋 康仁, 小林 優太, 伊藤 遼, 栗山 翔太郎
高野 真大

概要：低電圧駆動・高周波通信というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. 非接触電力伝送

3-3を目的としたオンチップインダクタ, 温度特性評価を目的とした微小電源電圧駆動電圧検出

127

器 TEG, 抵抗分圧バイアス電圧発生回路のばらつきの評価を目的とした LPPH 抵抗 TEG,
短距離パルス波通信を目的とした波形変換回路とその予備回路, 高周波通信を目的とした

第３
章

VCO 回路と, VCO に用いるオンチップインダクタ, 形状比の異なる微小電源電圧駆動カレ
ントミラー回路 TEG. これらの回路は測定器による動作確認を通して妥当性の検証を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
HSPICE（RF），

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジ

タル信号処理プロセッサ

多チャンネル皮質脳波信号計測チップ
大阪大学生命機能研究科

鈴木 隆文, 安藤 博士

広島大学大学院先端物質科学研究科

吉田 毅

概要：脊椎損傷などにより運動機能を失った人の生活の質を向上させるため，考えるだけで義肢などを操作できるブレイン－マシン・インタフェース（BMI）の実現が期待され，その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号が注目されている．
本研究では，さらに小型な埋め込み型 BMI システムを実現するために，ピン配置の最適化を行った多チャンネル皮質脳波安定計測チップの改良試作を行った．搭載回路は，64 チャ
ンネルの低雑音増幅回路，12bitAD 変換器，システム制御回路である．設計した低雑音増
幅回路は，振幅が数 uV～1mV 程度で，信号帯域～100Hz 程度である皮質脳波信号を検出するために，弱反転領域で動作する MOSFET を用いたフィードバック構成で実現した．また 12bitAD 変換器は 32kSps で動作した．現在，超小型実装に向けて評価中である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim，
試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナデジ混載

トランジスタ数：1,000～10,000

チ
ッ
プ
試
作
報
告

超多チャネル皮質脳波信号計測のためのデジタル制御回路 TEG
大阪大学生命機能研究科

鈴木 隆文, 安藤 博士

概要：脊椎損傷などにより運動機能を失った人の生活の質を向上させるため，考えるだけで義肢などを操作できるブレイン－マシン・インタフェース（BMI）の実現が期待され，その信号源として侵襲性と情報量とのバランスなどから皮質脳波信号が注目されている．
本研究では，埋め込み型 BMI システムの実現に向けてすでに開発済みの多チャンネル皮質
脳波安定計測チップに対し, これを複数利用して超多チャネル計測を実現する際に問題となる配線数増大を解決するため, チップの通信方法を従来の独自シリアル通信方式から, 3 線で制御可能でバス接続が可能な I2C に変更したデジタル制御回路の TEG 試作を行った．搭
載回路はシステム制御回路と, プローバ測定を目的とした開発済みの低雑音アンプの特性評
価用単体 TEG 回路である．現在，多チップ接続による制御・通信の評価を実施中である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社
DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 NanoSim，

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

電力解析攻撃対策のための乗算マスクと Dual-Rail RSL メモリ方式を利用した AES 暗号回路
立命館大学理工学研究科

鵜飼 慎太郎, 橋本 祐樹, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

Hoang Anh-Tuan, 汐崎 充

藤野 毅

概要：IC カードに代表される，暗号回路を搭載した LSI において，消費電力や漏洩電磁波

3-3
128

第
３
章
チ
ッ
プ
試
作
報
告

を用いたサイドチャネル攻撃により暗号鍵情報が窃取される危険性が指摘されている．それに対して，我々はどのような値が入出力されても消費電力を一定となる S-Box 回路と，
複数ビットの乱数マスキング対策により暗号処理動作と消費電力との相関を切り離すこと
で電力解析攻撃耐性を実現した 2 線 RSL メモリ AES 暗号回路を提案し，高い耐性を示してきた．しかし，用いたメモリセルによりワードラインの位置情報が電磁界解析攻撃で特定できることがわかった．そこで，乗算マスクを利用することでアクティブになるワードラ
インも入出力と相関なくランダムになる対策を施した AES 暗号回路を試作した．そして，電力解析攻撃と電磁界解析攻撃の両方に対して高い耐性が実現できていることを確認した．

参考文献：電力解析攻撃対策のための乗算マスクと Dual-Rail RSL メモリ方式を利用した AES 暗号回路
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSIM，試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000～1,000,000

チップ種別：演算回路（乗算器，除算器など）

ビアプログラマブルストラクチャード ASIC アーキテクチャ VPEX3 による
DES 暗号回路実装
立命館大学理工学研究科
立命館大学理工学部

堀 遼平, 大谷 拓, 浅川 俊介
藤野 毅

概要：プロセス技術の進歩と共に高騰してきたフォトマスク開発コストの削減手法として，我々の研究室ではビア層のみの変更で所望の論理回路を再現するビアプログラマブル
ストラクチャード ASIC の研究を行っている．本研究室で独自に提案しているビアプログ
ラマブルストラクチャード ASIC アーキテクチャ「VPEX3」は，ビアのレイアウト変更のみで論理回路を実装するという設計方式を用いるため，従来の ASIC 設計用レイアウト
CAD を用いて大規模回路の実装を行うことができなかった．そこで今回我々は VPEX3 専
用の CAD 環境を開発し，これを用いて DES 暗号回路のレイアウト設計を行い，チップ試作を行った．これにより VPEX3 上への大規模な順序回路の実装が可能であることを実証した．また性能評価のため，VPEX3 とは異なる実装による，同一の回路を 2 つ設計した．1 つは従来のスタンダードセルを用いた標準
ASIC 手法で，もう一つは VPEX3 の論理セルを自動配置して，配線を通常の ASIC と同じくメタルとビアを変更する配線手法で実装した．本チップを用いることで，VPEX と ASIC の実装による性能の差や，ビアプログラマブル配線構造のスループットを明らかにする．

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，
ンジスタ数：10,000～100,000
ど）

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

トラ

チップ種別：演算回路（乗算器，除算器な0.18μ mCMOS を用いたパッチクランプ測定システムの改良,及び単チップで動作するマイクロシステムのための電源回路
慶應義塾大学大学院理工学研究科

大野 隆一, 菊地 大樹, 大林 不器, 中山 渉,
安田 陽平

慶應義塾大学理工学部

中野 誠彦, 小野 東輝

概要：近年, 人と機械の間を中継するインタフェースである BMI（brain-machine interface）の研究が盛んに行われている.今後の BMI の発展のためには神経細胞の更なる研究と開発が必要である.我々は細胞の測定手法であるパッチクランプ法用の測定システムを以前設計し, 今チップではその改良版を試作した.システムは IV コンバータ, 寄生容量補償回路, 寄生抵抗補償回路で構成される.寄生成分補償回路には設定切り替え機能を取り付け,補償量はそれぞれ 9bit のディジタル値で制御できる.試作したシステムに神経細胞の等価回路を接続し実測を行い, 測定システムの動作が確認できた.別の研究として, 単チップで動作するマイクロシステムのための電源回路を設計した.回路では太陽電池の出力をチャージポンプ DC-DC コンバータによって昇圧する.出力源として 100μm×100μm の太陽電池を 2 基重ねた直列太陽電池を作成し, DC-DC コンバータと同一チップ上に設計した.
DC-DC コンバータの動作に必要なクロック生成リングオシレータや, バイアス電圧源としての直列太陽電池も設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

人体活動モニタリングシステムの低消費電力化にむけた加速度情報処理用
ASIC
兵庫県立大学工学部

松本 裕貴

兵庫県立大学大学院工学研究科

田中 智也, 園田 晃司

兵庫県立大学［独］科学技術振興機構

藤田 孝之, 神田 健介, 前中 一介

3-3

概要：本研究室では, 人体に貼り付けることで心電図, 人体加速度, 温度などが測定可能な

129

人体活動モニタリングシステムの開発を行っている. システムで得られる 3 軸加速度のサン
プリングに MCU を用いた場合, MCU がほぼ常時動作となるため消費電力の削減が難し

第３章

い. 本研究では, 加速度センサからデータを取得し, その特徴量として最大値を出力する低電力 ASIC の開発を行った. シミュレーション結果より, ASIC および MCU の消費電力はそれぞれ 114 μ W , 3.1mW となった. これにより, ASIC が最大値を保持している間,
MCU はスリープモードを用いた間欠動作をさせることで, システム全体の低電力化が可能である. そして, 納品されたチップを検証したところ, ASIC が実際に利用されるクロック 110 kHz での消費電力は 2.88 μ W となった. 動作も確認でき, 最大値を保持していることも確認した.

参考文献：K. Maenaka et al., INSS ’07, pp. 47 -52 （2007）
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Cadence 社
SoC Encounter，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Mentor 社 ModelSim，Cadence 社 QRC，
Synopsys 社 StarRC（XT），Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim，ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラ

チップ種別：アナログ/デジタル信号処理プロセッサ

しきい値補正型 CMOS 整流回路
北海道大学大学院情報科学研究科

池辺 将之

概要：RF-ID 用集積回路の研究のため，要素回路について再設計を行なった．・整流回路・基準電圧発生回路・電圧レギュレータ（シャントレギュレータ）・クロック信号発生器（リングオシレータ＋分周器）・コンパレータ（オペアンプ）・送信用ロジック回路からなる. 整流回路部は, nMOS を用いた Dickson Charge Pump 型整流器のしきい値低減を考え，ダイオード接続時のゲート端子に対して，しきい値分の電圧を整流と同時ブース
トしておくことで，しきい値分の電圧損失を低減することができる．本回路は，以下のよ
うに動作する．1.通常の Dickson Charge Pump として動作し，各ノードを昇圧する．2.
各ノードの電圧が上昇すると，転送用 nMOS のゲート部に電荷が流入する．3.しきい値以上の電荷がゲートに流入すると，転送用 nMOS が常時 ON して逆流が起こるため，余剰電荷が放電されるようにする．余剰電荷は，ダイオード接続された nMOS から放電されるた
め，そのしきい値分の電荷が残留する．測定により, 基本特性を得た.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Agilent 社
ADS，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

チ
ッ
プ
試
作
報
告

液中オンチップ微粒子操作用非接触給電・低消費電力集積回路
大阪大学大学院工学研究科

岸和田 泰, 崔 冀, 岩崎 紘介, 松岡 俊匡

概要：微小バイオ・センサの実現に向けて, 細胞や微粒子を任意に操作できる技術が必要となっている. また, チップの低消費電力化に加え, 溶液中での動作を安定化させるための保護回路も必要となる. 本チップの構成は, 水中への無線給電を想定したオンチップ・アンテ
ナを持ち, 外部から交流電力を供給することができ, その電力は電源電圧とクロックに変換され, 誘電泳動による微粒子操作を可能とするものとなっている. 前回の設計より, 信頼性向上のための工夫などの改善を行っている. また, テスト回路として補正回路付きリングオ
シレータ, 低電圧動作できる DCO も配置している.

参考文献：S. Ueda, Y. Miyawaki, J. Wang, T. Matsuoka, and K. Taniguchi, "Wireless on-chip microparticle manipulation using pulse-driven dielectrophoresis,"
IEICE Electronics Express, Vol. 9, No. 1, pp. 16-22, Jan. 2012.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社
HSPICE（RF），

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセ

ンサ/スマートセンサ

高信頼演算器アレイ型アクセラレータ
奈良先端科学技術大学院大学情報科学研究科

齊藤 光俊, 姚 駿, 中島 康彦

概要：近年の微細化技術の進展により，近い将来次世代極低電力デバイスが製造可能になると予想されるが，これらは耐故障性及び安定性に大きな問題点があるため，アーキテク

3-3
130

第
３
章
チ
ッ
プ
試
作
報
告

チャ面からは低消費電力化と高信頼性の同時追求が必要となる．DMR, TMR に代表される従来の空間冗長化を用いた高信頼化手法では，回路規模や実行時の消費電力が 2, 3 倍になるという欠点を持つ．そこで，我々は先行研究として提案している演算器アレイ型アクセラレータ LAPP（Linear Array Pipeline Processor）のリコンフィギュラブル・アレイ
を用いて，効率的な空間冗長化を行うアクセラレータ構成と命令写像手法を提案し，ソフ
トウェアシミュレータによる論理検証，FPGA による実現性の検証を経て LSI 試作を行なった．計測結果から，消費電力はエラーステージを特定可能なモード（従来 TMR 相当）
で 137mW，電力量換算では LAPP の約 2 倍となり，従来 TMR 相当と比較して約 1.5 倍の電力効率を実現した．

参考文献：大上俊，姚駿，中島康彦，”演算器アレイにおける高信頼化命令写像手法”，電子情報通信学会論文誌 D,Vol.J96-D,
No.3, Mar. （2013）

設計期間：10 人月以上 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre ，Synopsys 社 Formality ，5.0mmx7.5mm チップ

トランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18 μ m

チップ種別：マイクロプロセッサ

MOSFET パラメータ基板バイアス効果評価 TEG
東京理科大学大学院理工学研究科

岸 俊樹, 楳田 洋太郎

概要：直列均等分圧回路では直列接続された複数個のトランジスタが同一の動作をすることにより，トランジスタ単体の場合と比べトランジスタ数倍の電圧を出力することができる．しかし，バックゲートをグランドに接続した場合，Si MOSFET では各電極の対バックゲート電圧が異なるため，ドレイン電流および各電極間容量が変調され，分圧動作のバラ
ンスが崩れると予想される．本 TEG は，直列均等分圧回路の試作の際に用いた抵抗，キャパシタの TEG および Si MOSFET パラメータの基板バイアス依存性の評価を目的として作製した．その測定結果を用いて，基板バイアス効果による MOSFET パラメータの変調がある場合の直列均等分圧動作への影響を予測するとともに，均等分圧動作を行うために必要な設計法を明らかにする．

また，本 TEG には TEG とは別にモニター付き直列均等分圧型 LED 駆動回路が搭載されている．モニターを用いて，直列接続された NMOS トランジ
スタのドレイン電圧が電源電圧の半分となるように上段側 NMOS トランジスタのゲート・ソース間電圧を調整することにより，均等に分圧し，LED を駆動させ，可視光通信における評価を行う予定である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
Agilent 社 ADS，価回路など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評コンプリメンタリ型電力増幅器の試作
東京理科大学理工学部

染谷 和

東京理科大学大学院理工学研究科

藤岡 翔太, 結城 崇匡, 楳田 洋太郎

概要：本試作では，コンプリメンタリ型電力増幅器の試作を行った．前段がパワーアン
プ，後段がバンドパスフィルタとなっている．パワーアンプは上部に PMOS ，下部にNMOS を使用しており，PMOS トランジスタはゲート幅 910um，NMOS トランジスタは
ゲート幅 350um である．また，バントパスフィルタは L と C の直列共振回路で構成され，高調波成分を取り除き量子化雑音の低減をして出力する構成となっている．

また，上記以外の試作として，正負 1 ビット直交交互出力型送信機アップコンバージョン回路の試作も行った．移動体通信機においては，その消費電力のほとんどが電力増幅器によるものである．そのため，低消費電力化が可能なスイッチ動作型電力増幅器が注目されている．それに対応した題目の送信機を提案し，変調部の一部であるアップコンバージョン部を構成する論理ゲートの試作を行った．

さらに，上記以外に CMOS プロセスを用いた E 級電力増幅回路の試作も行った．トランジスタで増幅した信号を，ドレインバイアス供給用インダクタを含むリアクタンス素子で直列共振回路と並列共振回路で構成されており，
バンドパスフィルタを用いて高調波成分を取り除き帯域成分の信号を出力する構成となっている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Agilent 社 ADS，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，

ATM など）Verilog HDL を用いた万能量子論理ゲートの小規模エミュレータ試作
琉球大学理工学研究科電気電子工学専攻
琉球大学工学部

十川 雄一郎

金城 光永, 島袋 勝彦

概要：ハードウェア記述言語（Verilog HDL） を用いて複素確率振幅を考慮したより汎用性の高いエミュレータとして 3 量子ビット万能量子論理ゲート（CCN ゲート）エミュレー

3-3タの回路設計およびチップ化を行った．その結果，テストチップの正常な動作を確認し131た．また，チップ測定において，万能量子論理ゲートのひとつである F ゲートを再現し，さらに XOR ゲートや NAND ゲートに置き換えることが可能なことも確認した．今後の課第３
章

題として，動作速度の検証に加え，これらの結果をもとにした機能拡張と大規模化によるエミュレータの性能向上が挙げられる．

参考文献：十川，金城，島袋，”Verilog HDL を用いた万能量子論理ゲートのエミュレー
タ回路設計に関する考察”，電子情報通信学会ソサイエティ大会講演論文集，p.12，2012 年
8 月．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

偏光光再構成型ゲートアレイ
静岡大学工学部

森脇

烈, 渡邊

実

概要：特定の偏光方向の光を捕らえて光再構成が可能な光再構成型ゲートアレイ VLSI を試作した. 光再構成型ゲートアレイはホログラムメモリ, レーザアレイ, ゲートアレイ
VLSI から構成され, 光学的に再構成される光電子デバイスである. ゲートアレイ構造は
FPGA（Field Programmable Gate Array）と同様の細粒度で, 2,720 ゲート規模である.
各論理ブロックには, 4 入力 1 出力の Look-Up Table が 2 つずつ実装されており, 任意の組
み合わせ回路, 順序回路の実装が可能である. 各プログラミングポイントにはフォトダイ
オードが接続され, 論理ブロック, スイッチングマトリックス, I/O ブロックの全てが完全並列に光学的にプログラムできる. ここで, このフォトダイオードに偏光方向を検出する機能を実装した. 近年, 特定の偏光方向に反応するホログラムメモリが開発されており, この光再構成型ゲートアレイでは, その特定の偏光に反応するホログラムを用いて, 多数のコン
テキスト, 高速な再構成を実現する.

設計期間：0.1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
1,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：ニューテクノロジ

トランジスタ数：100,000～

チ
ッ
プ
試
作
報
告

パワーインテグリティ評価チップ 1
芝浦工業大学工学部

市村 航, 小林 遼太, 久保 元樹

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ
ンダクタンスの並列共振により生じる反共振ピークを抑え, 電源ノイズを抑制するために2 種類の電源構造を持つチップの設計をした. 設計したチップは主にノイズ源回路とノイズを受ける回路を配置している. 電源構造は, チップ内部に可変用 MOS スイッチを配置し,
外部スイッチの ON/OFF 切り替えによりチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. その他に本試作では, コア回路構成は同一で, スイッチ 1 つに対するキャパシタセルの数を 1 つから 2 つにし, チップ全体の抵抗値を大きくしたチップを設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence Virtuoso Schematic L，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～

チップ種別：アナログ/デジタル信号処理プロセッサ

パワーインテグリティ評価チップ 2
芝浦工業大学工学部

市村 航, 小林 遼太, 久保 元樹

概要：LSI の高集積化・高速化および省電力化に伴い, パワーインテグリティ（PI）を確保することの重要性が増している. 本試作ではチップ自身の持つキャパシタとパッケージのイ

3-3

ンダクタンスの並列共振により生じる反共振ピークを抑え, 電源ノイズを抑制するために

132を受ける回路を配置している. 電源構造は, チップ内部に可変用 MOS スイッチを配置し,

第
３
章
チ
ッ
プ
試
作
報
告

2 種類の電源構造を持つチップの設計をした. 設計したチップは主にノイズ源回路とノイズ
外部スイッチの ON/OFF 切り替えによりチップ内部のキャパシタンスと抵抗の値を可変し, 臨界制動領域を実現することで電源ノイズを抑えることを想定したものである. その他に本試作では, コア回路構成は同一で, スイッチ 1 つに対するキャパシタセルの数を 2 つから 1 つにし, チップ全体の抵抗値を小さくしたチップを設計した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence Virtuoso Schematic L，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 HSIM，
100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～

チップ種別：アナログ/デジタル信号処理プロセッサ

CMOS アナログ回路設計評価のためのオペアンプ試作
自然科学研究機構分子科学研究所装置開発室
自然科学研究機構分子科学研究所

内山 功一, 吉田 久史, 豊田 朋範

宇理須 恒雄概要：我々のグループでは, CMOS プロセスによるアナログ集積回路設計技術の習得に4 年前より取り組み始めた. 過去 2 回の試作では, 基本となる差動入力オペアンプおよびデジタル回路と組み合わせた三角波発振回路の設計を行った. しかしながら, これまで製作したオペアンプの特性は, 全ての仕様を満たすものではなかった. そこで, これまで設計したオペアンプの問題点とその原因を考察し, 新たに差動入力オペアンプの設計を行った. 今回試作した回路は, 直流利得（65dB, 63dB）, 利得帯域幅積（6.7MHz, 18MHz）, スルー
レート（3.3V/μsec, 11V/μsec）, 位相余裕（76deg, 87deg）の特性の異なる 2 種類のオペアンプである. これまで NMOS トランジスタで構成していた差動入力段を, 今回はノイズに対して有利な PMOS トランジスタで構成している. また, 外部への駆動能力を考慮し
出力インピーダンスを低下するために, 出力段にソースフォロワ回路を付加したオペアンプの設計も行った. その他の回路ブロック
は, 各オペアンプの差動入力回路とバイアス電源回路を動作試験用回路として独立に製作している.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， ト
ランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

平成24年度第4回ローム CMOS 0.18um 試作（ RO18124 ）フォトダイオード・検波回路 TEG
東京大学工学部

松島 多佳彦東京大学大規模集積システム設計教育研究センター

池田 誠

概要：CMOS イメージセンサは様々な処理回路をセンサチップ上に実装することで様々な機能を有する撮像システムを可能としている. 本試作では, フォトダイオード上に配線が這う場合の感度低下の影響を評価するためのフォトダイオード TEG を作成した. メタル配線
により開口率を 9 通りに変化させたフォトダイオードを 3 通りの面積について作成し, フォ
トダイオードを流れる電流値を直接測定し, 感度を評価する. また, 検波処理を行う
CMOS イメージセンサにおいて, 配線が長い場合, 配線容量の影響を大きく受けることになる. 本試作では, 画素-検波回路間の配線に 50fF, 100fF, 150fF, 200fF の対地容量を選択的に付加できるような TEG を作成した. 各対地容量を付加した場合の画素, 検波回路の特性を測定することで感度, ダイナミックレンジなどイメージセンサの基本的な性能に与える影響を評価する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
0.18μm 2.5mm 角チップ

トランジスタ数：10～100

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

排他的論理和を利用した動き検出プロセッサ立命館大学大学院理工学研究科

3-3

崔 英鮮, 山下 茂

概要：動き検出は動画圧縮システムにおいて, 最も計算に時間がかかるプロセスであり, そ133の計算時間は, 動画圧縮全体の 9 割以上を占める. 動画圧縮の高速化のため, 数多くの動き

第３
章

検出高速化手法が提案されたが, そのほとんどは Sum of Absolute Difference （SAD）
を利用している. SAD は画像同士の類似度を計測する指標の 1 つであり, 画素同士の絶対差を利用して計算される. SAD は他の指標と比較して計算量が少なく, ハードウェアで実装する際に面積コストが小さく済むため, よく利用される. しかし, SAD 計算には多くの絶対差計算を必要とし, ハードウェアにおいても多くの面積を占める. 本研究では, SAD に代わるよりシンプルな類似度指標を提案する. 類似度計算回路の構造を単純にしたことにより, 類似度計算を既存手法よりも高速に, 少ない面積コストで実現する. CPU において提案
手法を用いて動画圧縮を行った結果, PSNR は 1 デシベル弱の低下だったが, 計算時間は10%の削減に成功した. また, VLSI Design and Education Center （VDEC） が提供する環境で, 提案手法を利用した動き検出プ
ロセッサを実装した結果, 従来手法と比較して面積コストは 14%減少し, 動作周波数は 1.25 倍に上昇するという結果を得られた.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

別：マイクロプロセッサ

磁気共鳴によるボード間無線電力伝送用回路
東京大学生産技術研究所

森 雄章, 更田 裕司, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：磁気共鳴現象を用いたボード間無線給電システム向け, 無線電力伝送用パワーアンプの設計を行った. 無線給電に従来利用されてきた電磁誘導方式に比べ, 磁気共鳴方式は
LC 共振を利用することにより電力伝送効率を高めることが期待される. 本試作では, 過去に当研究室で設計した差動入力型パワーアンプの比較対象として, シングルエンド入力のパ
ワーアンプの設計を行った. また, パワーアンプの最終出力段を駆動するバッファの数を3 倍に増やした回路も合わせて実装した. 磁気共鳴方式の無線給電回路において, どのようなパワーアンプが適切であるかを, 実際に測定で確認することが本試作の目的である. 今後, 試作したチップの測定を行い, 比較評価する予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
別：TEG（特性評価回路など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

チ
ッ
プ
試
作
報
告

ユビキタスプロセッサ HCgorilla.8
弘前大学大学院理工学研究科電子情報工学コース

深瀬 政秋, 成田 一貴, 三村 直道,
高木 竜哉, 宮森 博也, 黒川 敦,
今井 雅

概要：ユビキタスネットワークの急速な発展から, 当研究室ではハードウェア暗号組込み型
ユビキタスプロセッサ HCgorilla の開発を進めてきた. 本試作は改良比較用の HCgorilla を 3 つ, クロック生成回路, 遅延セル評価用のリングオシレータを含んでいる. HCgorilla は双方向通信のために 2 つの CORE を持つ. 各 CORE は Java 対応メディアパイプライ
ンが 2 つ, 2 重暗号処理のサイファーパイプライン 1 つから構成される. HCgorilla の演算ユ
ニットはウェーブパイプラインとなっており, タイミング調整のため遅延セルが多用される. 本試作ではウェーブ化パイプラインに適した, 小面積, 低消費電力, 低コストな遅延セルを開発実装し, 既存の標準セルとの比較を行う. HCgorilla の共通改良点として共有
キャッシュメモリの見直しをおこない, 大幅に面積を削減した. また, 動作クロックの供給を内蔵式とし, HCgorilla 用に開発したリ
ングオシレータ型 VCO を搭載した.

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
試作ラン：ローム CMOS 0.18μm 5.0mmx7.5mm チップ

1,000,000～10,000,000

トランジスタ数：

チップ種別：マイクロプロセッサ

センサノード応用低雑音アンプ・電源回路・A／D 変換器ＴＥＧ
豊橋技術科学大学大学院工学研究科
豊橋技術科学大学工学部

浅井 翔地, ハイビ ヒシャム, 岡澤 貴之

秋田 一平

概要：無線センサネットワークなど, 低電力化, 小型化が求められる用途においては, 各種

3-3
134

第
３
章
チ
ッ
プ
試
作
報
告

機能の完全集積化技術が重要となってくる. そのようなシステムにおいては, センサデバイ
スから, 無線回路, 信号処理回路など様々な機能集積化が求められている. さらに, センサなどから取得される微弱な電気信号を低雑音に増幅するためのアンプ, A/D 変換器を多チャネルに実現するための小型・低電力回路技術, また, それらアナログフロントエンドに効率よく電力を分配するための電源回路は重要な要素ブロックである. 本 TEG はこれらを実現するための基礎検討としての回路ブロックが搭載されており, その評価結果を受けて今後多チャネル化に取り組む予定である.

参考文献：浅井, 秋田, 石田, “OOK 電力増幅器に向けた LDO レギュレータ, ” 電子情報通信学会ソサイ エティ大会, A-1-20, p.20, Sept. 2012.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Encounter RTL Compiler，Synopsys 社
ICCompiler，Cadence 社 SoC Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，
数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ

チップ種別：アナデジ混載

コルピッツ発振器による VCO の試作
中央大学大学院理工学部

高橋 俊市, 金子 成悟, 杉本 泰博

概要：近年, 家電や玩具など身の回りの様々な機器にも通信機能が付加するようになってきた. それに伴い限られた周波数帯域内で, 電波を有効利用するための帯域圧縮が重要となり, 低位相雑音の発振器が必要となる. 一般的に位相雑音を低減する方法としてインダクタの Q 値を高める方法がとられているが, 材料や構造に手を加える従来の方法では LSI のア
センブリプロセスが複雑になるという問題があった. そこで本研究ではアセンブリプロセスに手を加えることなく, 回路技術のみでインダクタの Q 値を向上させる手法を提案する. この手法は結合インダクタの二次側に一次側の電流に対して位相差を持たせた電流を流す手法で, 理論上一次側のインダクタの Q 値を無限大にできる. この手法を用いることで位相雑音を低減する. 結合インダクタのコイルの極性の違いによって特性が変化することから 1 回目の試作とは異なるコイルの極性をもつ構成とした. これを一回目の試作と同様に 4 種類試作した. さらにコルピッツ発振器とクロスカップル発振器の特性を比較するため, インダクタの Q 値増大手法を用いた場合と用いない場合でそれぞれクロスカップル発振器を試作した.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10 試作ラン：ローム
CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ高速・高精度を実現する AD 変換回路のための要素ブロックの試作
中央大学大学院理工学部

小川 尚人, 大谷 浩平, 落合 洋夫, 桐生 健人, 杉本 泰博,
坂東 和馬

概要：近年, 情報のディジタル化に伴い, アナログ信号をディジタル信号に変換する A/
D 変換器が必要不可欠となっている. 特に, ディジタルカメラ等の映像機器で用いられる
A/D 変換器には高精度かつ高速な性能が要求される. また, 素子の微細化により素子耐圧が低下しているため低電圧動作が求められる. 今回の試作では, パイプライン A/D 変換器に必要となる, 高利得, 広帯域で安定動作する 3 段の多段接続オペアンプと, 低電圧下での動作を可能とする, 電流帰還方式のオペアンプ, また, 歪みを低減する高精度なサンプリン
グスイッチを設計し, AD 変換の過程で必要となる要素ブロックでの動作の確認と特性の評価を目的とした. また, 低電圧下でも非常に大きなインピーダンスを実現できる, 出力イン
ピーダンス向上手法に関する回路技術の検証のための回路も試作し, 評価する.

参考文献：Gaetano Palumbo and Salvatore Pennisi, " Design Methodology and Advances inNested-Miller Compensation,"IEEE Trans. on Circuits and Systems-I: FundamentalTheory and Applications, vol.49, no.7, July 2002

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100～1,000 試
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電圧信号処理回路
慶應義塾大学理工学部

川村 恭平, 松本 佳宣

概要：デジタル LSI の電源電圧の低下に伴い，アナログ回路においても低電圧で動作する回路が求められているが，アナログ回路の基本素子である演算増幅器の動作は難しくなる.
一方，低電圧下においても動作可能な回路として CMOS インバータの有効性が示されている. CMOS インバータはアナログ回路としてはシングルエンド反転増幅器として動作する.

3-3

一方，CMOS インバータを利用した差動増幅回路も提案されているが ，ポリフェーズフィ

135

ルタなどといった高周波用回路へ応用される例が多く，センサ－・信号処理用として高利得，高精度を狙って設計されたものは少ない. 本研究では特に照度や温度，湿度などといっ

第３章

た環境計測への応用が可能な低電圧増幅回路の設計を目標とし，CMOS インバータ型減算回路のアイデアに着目して，減算回路を応用した疑似差動増幅回路を試作，評価した. 目標とする電源電圧 1V においてセンサ－への応用において特に重要となる DC 特性を中心に評価を行い，良好な結果が得られた.

参考文献：村恭平，松本佳宣，”スマートフォン計測用低電圧差動増幅回路の評価“，電気学会マイクロマシン・センサシステ

ム研究会,MSS-12-21, pp. 99-103,（2012.6.12）.

設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
チップ

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角

チップ種別：演算回路（乗算器，除算器など）

IC の遅延故障検出および電気検査のための容易化回路と OpenTEG 内蔵回
路の試作
徳島大学大学院先端技術科学教育部

西條 慎吾, 末永 翔平, 二宮 孝暢, 池地 大輔,
日下 敬雄, 小西 朝陽, 槙本 浩之

徳島大学大学院ソシオテクノサイエンス研究部

四柳 浩之, 橋爪 正樹

概要：遅延故障のテスト容易化回路，組込み型 IDD センサ回路，検査容易化 CMOS セン
サ回路，ビアオープンを模擬した回路の 4 つの回路を試作した．1）遅延検出回路組込み型
バウンダリスキャン回路を設計した．ベンチマーク回路の複数経路の遅延量を同時測定す
る実験を行う予定である．2）IC の電流テストのために組込み型 IDDT センサ回路を実装した．検査時に被検査回路の動的電源電流を検知し，その継続時間を観測するため，増幅回路，コンパレータ，バイアス回路の 3 つからなるセンサ回路を設計した．3）CMOS センサの電気的検査法のために検査容易化 CMOS センサ回路を実装した．提案回路の評価を行う
ため，単画素と 9 画素の検査容易化回路と，断線抵抗値測定用回路の 3 つを設計した．4）ビアオープン故障の発生箇所特定のためのTEG を設計した．ベンチマーク回路の同一信号線上の異なるビアに疑似故障を挿入し，それらがテストベクトル印加により特定可能かを調べる予定である．

設計期間：9 人月以上，10 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

チ
ッ
プ
試
作
報
告

浮動小数点演算器
高知工科大学工学部システム工学群
高知工科大学工学研究科基盤工学専攻

橘 昌良
矢野 達彦

概要：浮動小数点形式で表現された数値の四則演算を行う演算器として, 加減算器, 乗算
器, 減算型除算器, 乗算型除算器の 4 種類の非同期浮動小数点演算器を個別に設計した. 各演算器ともに IEEE754 単精度に準拠したものと, 仮数部の演算が IEEE754 単精度に準拠したもの, 仮数部の演算桁数を 8 ビット, または, 16 ビットに削減し, 高速化をはかったものの合計 3 種類, 計 12 種類の設計を行った. 仮数部の演算桁数を削減した演算器は入力された数値に応じて自動でビット数を削減したいずれかの演算器を選択し演算を行うものである.
ただし, チップへの実装はチップ面積の都合によりビット数を変更できる乗算型除算器は除いた, 4 種類 7 回路である. チップレベルでの遅延計測, 演算桁数を変更することによる演算の高速化の確認と, 今後, 演算器を改良するための基礎となるデータの取得を目的とした.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Synopsys 社 NanoSim，Synopsys 社 Formality，
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000～100,000

試作

チップ種別：演算回路（乗算器，除算器など）

超低消費電力非同期式回路向けセルライブラリの構築
弘前大学理工学研究科

今井 雅

概要：VLSI システムの低消費電力化は重要な課題であり, 供給電圧を下げてサブスレッ
ショルド領域で動作させる回路等が提案されている. 電圧が小さくなると遅延のばらつきが

3-3
136

第
３
章
チ
ッ
プ
試
作
報
告

大きくなるため, クロック信号に同期して動作する従来の同期式システムでは十分な性能を得ることが困難となる. 一方, クロック信号を用いず要求―応答ハンドシェイクに基づいて動作する非同期式回路では, 遅延が大きく変動しても正しく動作させることができる. しかしながら, 非同期式回路を実装する場合, 従来の同期式回路では用いないセルが必要となる. 例えば複数の信号遷移の待ち合わせを行う Muller の C 素子や非対称 C 素子, 2 つの入力信号の調停を行う 2 入力アービタ（Mutual Exclusion）素子などである. 本試作では,
これら非同期式回路設計に必要なセルを設計し, ライブラリとして提供するため, セルの動作確認と評価を行うことの出来る回路を実装した. C 素子の設計方式としては複数の方式が提案されているため, それらの評価を行えるようにした. また, クロック信号と要求―応答ハンドシェイクの簡単な比較を行うため,インバータチェイン型 VCO を用いた内蔵型クロック信号生成回路も実装した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 PowerCompiler，Synopsys 社 Astro，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000～10,000

試

チップ種別：TEG（特性評価回路など）

ゲート酸化膜破壊評価回路
東京大学生産技術研究所

更田 裕司, 桜井 貴康

概要：近年, プロセスの微細化に伴い, MOS トランジスタのゲート酸化膜厚が薄くなり,低い電圧でも酸化膜破壊を起こすようになった. これは, LSI の信頼性の低下を招くという問題がある一方, この現象を積極的に回路に応用しようとする試みがなされている. 2012 年
7 月に試作を行った回路は, トランジスタのゲート・ドレイン・ソース・基板の印可電圧によって, ゲート酸化膜破壊が発生するまでの時間やどのような形態で発生するか等の基礎的な情報を得る事を目的とする回路を設計したが, 測定できるトランジスタの数に限りがあった. より, 正確な情報を得る為には, 多数のトランジスタを評価する必要がある. そこで本
試作では, トランジスタを多数アレイ状に並べた回路を試作した. 現在, 試作チップの評価を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
プ種別：TEG（特性評価回路など）

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

一時故障・永久故障に強靭な多重化パイプラインプロセッサ
奈良先端科学技術大学院大学情報科学研究科

姚 駿, Yuttakonkit Yuttakon,
中島 康彦

京都工芸繊維大学電子システム工学専攻

岡田 翔伍, 増田 政基, 小林 和淑

概要：一時故障・永久故障に強靭な多重化パイプラインプロセッサ構造 blurDMR を実装
し, 試作を行った. blurDMR は, 3 本同様なパイプライン・モジュールを搭載し, 常に 2 重化で動作させ, 頻出する故障を検出時, 潜在的な永久故障と判断し, 自動的な DMR/TMR（3 重化）の切り替えを行い, 多数決回路で永久故障が発生する箇所を特定する. また,
blurDMR は前述の DMR/TMR 自動切り替え機能を活用し, 永久故障が発生しなくても,一定期間動作すると動作する 2 つのパイプラインの組み合わせが変更される. 動作するパイ
プラインが一定期間で変更されることで, 各パイプラインの長時間連続動作させることによる温度上昇が低減できる. 経年劣化の NBTI は温度に依存するので, 低温動作することで
NBTI を抑制することができる. 試作は動作周波数を 40MHz（クロック周期 25ns）で行った. 配置配線したマクロのサイズは3.28mmx4.28mm である.

参考文献：Jun Yao, Shogo Okada, Masaki Masuda, Kazutoshi Kobayashi, Yasuhiko Nakashima, “DARA: A Low-Cost
Reliable Architecture Based on Unhardened Devices and its Case Study of Radiation Stress Test,” IEEE Transactions on
Nuclear Science （TNS）, Vol. 59, Issue 6, pp. 2852～2858, Dec. 2012.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC（XT），Synopsys 社 Formality，
100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：

チップ種別：マイクロプロセッサ

CMOS 通信回路の試作
明治大学理工学研究科

林 拓哉, 小林 直弘, 栗山 翔太郎, 魚住 和史, 熊谷 知也,
石原 貴大

明治大学理工学部3-3

衛籐 玄海, 金 帝淵

概要：先端通信システムの実現というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 以下が試作した回路の概略となる. IC チップIC チップ間の非接触電力伝送を目的とした送信回路システム. その内訳は, オンチップイン
ダクタと電力バッファ回路. 短距離パルス波通信を目的とした無線通信システム. その内訳
は, 温度依存性を考慮した矩形波電圧制御発振回路, そして, その波形を変換する波形変換
回路と, 信号の電流を増幅するためのバッファ回路. 温度センサを目的とした LDO と組み合わせた微小電源電圧駆動 PTAT 発生回路, トリプルウェル構造の各種 TEG 回路, また,
低電圧駆動フィルタ回路のバイアス制御を目的とした負の電圧発生回路. これらの回路は測定器による動作確認を通して妥当性の検証を行っている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF）， トランジスタ数：100～
1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

CMOS 超高周波通信回路実現のための試作
明治大学理工学研究科
明治大学理工学部

伊藤 遼
高野 真大

概要：高周波通信システムの実現というテーマを根底に置き, 各々の研究において提案した回路, 評価に必要な回路の試作を行った. 従来, 化合物半導体を用いて実現していた超高周波回路を, 小型で低コストな標準的な CMOS 標準 n-well プロセスにより実現することを目標として挑戦している. 以下が試作した回路の概略となる. 高調波の増幅を目的とした周波数特性の異なる非線形伝送線路 TEG, 非線形伝送線路の構成要素であるインダクタンス値の異なるオンチップインダクタ, 同じく MOS バラクタ, オープン校正用, ショート校正用の回路, 高周波正弦波の出力を目的とした電圧制御発振回路, その発振回路を構成するさま
ざまな形状の評価用オンチップインダクタ TEG. これらの回路は測定器による動作確認を通してその妥当性の検証を行っている.

参考文献：Ehsan Afshari, Ali Hajimiri, “Nonlinear Transmission Lines for Pulse Shaping in Silicon,” IEEE JOURNAL
OF SOLID-STATE CIRCUITS, VOL. 40, NO. 3, MARCH 2005.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 HSPICE（RF）， トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

137

第
３
章
チ
ッ
プ
試
作
報
告

2 線ＲＳＬメモリ方式 AES 暗号回路の電磁波解析攻撃リークの評価用回路
立命館大学理工学研究科

柴谷 恵, 浅川 俊介

立命館大学総合理工学研究機構
立命館大学理工学部

汐崎 充

藤野 毅

概要：消費電力や漏洩電磁波から秘密情報を窃取するサイドチャネル攻撃の脅威に IC カー
ドなどの暗号デバイスはさらされている．我々は小面積・低消費電力且つ実装容易な 2 線
RSL メモリ方式を提案し，AES 暗号への実装を行って十分な電力解析攻撃耐性を確認した
きた．しかし一方で，電磁波解析攻撃耐性評価を行うと脆弱性が見つかった．本試作チッ
プでは電磁波解析攻撃脆弱性の原因究明および対策法を実現するために，2 線 RSL メモリ
AES 暗号回路に改良を行った．具体的には，各回路ブロックの動作タイミングを切り分
け，メモリセルに流れる電流量を外部から制御できる改良を行った．実測評価は試作チップが届き次第行う予定である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QRC，Cadence 社 Spectre，Synopsys 社 HSIM，
100,000～1,000,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：演算回路（乗算器，除算器など）

0.18μmCMOS プロセスを用いたマルチモード生体信号増幅回路及びオン
チップ太陽電池用昇圧回路
慶應義塾大学大学院理工学研究科
慶應義塾大学理工学部

安田 陽平, 菊地 大樹, 野村 一樹

小野 東輝, 田中 誠一, 坪井 俊樹, 中野 誠彦

3-3

概要：本研究は, 小型で装着可能な生体信号記録システムの開発を目標としている. 今回

138

4bit デジタル制御の可変ローパスフィルタを含んでおり, 活動電位や脳波などの信号に帯

第
３
章
チ
ッ
プ
試
作
報
告

0.18μ mCMOS プロセスを用いて, 低電力かつ低ノイズなアンプを設計した. この回路は域を調整することができる. また 2011 年度第 5 回目のテープアウトの際に設計したアンプで問題となったゲインのミスマッチの問題を解決する設計となっている. シミュレーションの結果, 帯域が 0.44Hz -12.6kHz の設定においてゲイン 39.6dB , 消費電力 4.14 μ W（1.8V 電源）, 入力換算ノイズは 4.82μVrms であった. さらに今回のチップには周辺回路として可変ローパスフィルタをシリアル信号で制御するためのシリアルパラレルコンバー
タとバイアス電位発生用の回路も試作した. また別の研究として, 単チップで動作するマイクロシステムのための電源回路を設計した.この回路はオンチップ太陽電池の出力電圧の昇圧を目的としたブートストラップ型チャージポンプ DC-DC コンバータとなっており, これも同一チップ上に搭載している.

設計期間：5 人月以上，6 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジス
タ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）トリプルウェルを用いた on-chip 太陽電池の集積化 3
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献：堀口ほか, “直列太陽電池を集積したトリプルウェル CMOS LSI の構成法”, 信
学論, Vol.J94-C,No.5,pp.-,May（ 2011）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

トリプルウェルを用いた on-chip 太陽電池の集積化 4
東洋大学総合情報学部
概要：1．目的堀口 文男

通常のリングオシレータの p-well を Deep-nwell, n-well で囲むと p-well がフローティングとなる. また, n-well も基板の p-substrate とは接合分離されている. 太陽電池もトリプルウェル構造とすることで, CMOS 回路の基板とは独立に直列接続が可能になる. 2．方法

各測定は 151 段のリングオシレータを用いる. 通常のリングオシ

レータの断面構造では p-substrate が p-well と共通となるために太陽電池の直列接続はできない. しかし, フローティング構造のリングオシレータは p-well が Deep-n-well で囲まれているため, 通常のリングオシレータと違い nmos に太陽電池とは独立して基板バイアスを印加することが可能となっている. 3．結果

太陽電池を直列に接続し, 0.9V, 1.3V の高電圧を CMOS リングオシレータに印加することができることが確認できた.

参考文献：堀口ほか, “直列太陽電池を集積したトリプルウェル CMOS LSI の構成法”, 信
学論, Vol.J94-C,No.5,pp.-,May（ 2011）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

磁性薄膜によるイントラデカップリング性能評価のためのオンチップコイル
東北大学大学院工学研究科

山口 正洋, 室賀 翔, 重田 洋二郎

概要：近年，電子機器の発展にともない，チップレベルの EMC 問題が顕在化している．そのノイズ抑制・対策法として，我々の研究室では磁性薄膜を用いた電磁ノイズ抑制体の開発を行っている．

本試作では, 磁性薄膜によるオンチップレベルのイントラデカップリ

ング性能の評価を行うため，同一チップ上の回路間で生じる誘導結合を，模擬するための複数のオンチップコイルを設計した．さらに，測定結果からパッドおよび引き出し線の寄生抵抗，容量等の影響を除去するための De-embedding のパターンを設計した．

また，LSI 上で発生する近傍磁界を計測するための高周波・高空間分解能のマイクロ磁界プ
ローブのセンサーに用いる平面型シールディドループコイルも設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso， トランジス
タ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）磁性薄膜による伝導ノイズ抑制効果評価のための模擬配線群
東北大学大学院工学研究科

山口 正洋, 室賀 翔, 重田 洋二郎

概要：近年，電子機器の発展にともない，チップレベルの EMC 問題が顕在化している．そのノイズ抑制・対策法として，我々の研究室では磁性薄膜を用いた電磁ノイズ抑制体の開発を行っている．この電磁ノイズ抑制体は，GHz 帯の特定の周波数範囲において, 磁性薄膜内で生ずる強磁性共鳴損失を利用し，伝導ノイズエネルギーを熱に変換し, 抑制する．
本試作では，磁性薄膜による伝導ノイズの抑制効果を明確にするため，アナログ回路の電源配線を模擬した平行 2 線路を設計した．さらに，ノイズ抑制効果の配線インピーダンス
依存性を評価するため，終端抵抗および特性インピーダンスの異なる線路も設計した. また，測定結果からパッドおよび引き出し線の寄生抵抗，容量等の影響を除去するための
De-embedding のパターンとして，開放，短絡および無反射終端器を設計した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso， トランジス
タ数：～10

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

3-3
139

第
３
章
チ
ッ
プ
試
作
報
告

レ ジス タ共 有型 回路 と Hudd le - based D istrib uted Re gister（HDR） アーキテクチャ回路
早稲田大学基幹理工学部

戸川 望

早稲田大学大学院基幹理工学研究科

阿部 晋矢

概要：微細化の進んだ LSI において，遅延全体に占める配線遅延の割合が増加している．
LSI の設計手法として高位合成があるが，レイテンシ削減やエネルギー削減において，配線遅延を考慮した高位合成が求められる．本チップは，従来の配線遅延を無視した高位合成
により設計した回路であるレジスタ共有型回路と，我々の提案する配線遅延を考慮した高位合成手法による Huddle-based Distributed Register （HDR） アーキテクチャ回路が実装されている．レジスタ共有型回路はレジスタを 1 か所に集中して配置し，資源共有による面積削減を目指した回路である．しかし，配線遅延分のマージンが必要となり，回路全体のレイテンシは増加する．一方，HDR アーキテクチャ回路はそれぞれの演算器に対しローカルレジスタを配置し，配線遅延のマージンを削減することでレイテンシを削減する．HDR アーキテクチャを対象に高位合成することでレイテンシを削減できるが，レジスタは分散して配置されるため資源共有が進まず面積が増加する．提案する高位合成においてレイテンシの削減は確実であるが，面積との兼ね合いで決まる消費エネルギー削減効果の検証へ向け本チップを製作した．本
チップを用いて，レイテンシ，消費エネルギーを測定し，配線提案高位合成手法の有効性が検証できる．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Mentor 社 Calibre，

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号

処理プロセッサ

包絡線パルス密度変調に用いる D 級電力増幅回路の試作
東京理科大学理工学部

飯倉 祥晴, 染谷 和, 楳田 洋太郎

概要：近年，無線通信における送信機は高い電力効率と線形性が求められる．E 級電力増

3-3
140

第
３
章
チ
ッ
プ
試
作
報
告

幅器を用いた包絡線パルス密度変調は電力効率と線形性に対する要求に応えているといえる．しかし，E 級電力増幅器にバースト信号が入力されるため，トランジスタのドレイン
バイアスの過渡応答による歪が発生する問題がある．そこで本研究では，包絡線パルス密度変調に従来用いられている E 級電力増幅器に対し，E 級と同じく理論的には電力効率が100％となる D 級電力増幅器を適用した時の評価を行うために IC の試作を行った．D 級電力増幅回路のトランジスタは共に NMOS である．

また，上記以外の試作として，コン

プリメンタリ型電力増幅器の試作を行った．バントパスフィルタをつけて上を電源，下をグラウンドにつなぐパターン，バンドパスフィルタをつけて上下ともに電源につなぐパターン，バンドパスフィルタをつけないで上を電源，下をグラウンドにつなぐパターンの3 種類試作した．パワーアンプは上部に PMOS，下部に NMOS を使用している．PMOS トランジスタはゲート幅 910um でフィン
ガー数 35，NMOS トランジスタはゲート幅 350um でフィンガー数は 35 である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），Agilent 社 ADS，

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，

ATM など）MOSFET パラメータ基板バイアス効果評価 TEG
東京理科大学大学院理工学研究科

岸 俊樹, 楳田 洋太郎

概要：直列均等分圧回路では直列接続された複数個のトランジスタが同一の動作をすることにより，トランジスタ単体の場合と比べトランジスタ数倍の電圧を出力することができる．しかし，バックゲートをグランドに接続した場合，Si MOSFET では各電極の対バックゲート電圧が異なるため，ドレイン電流および各電極間容量が変調され，分圧動作のバラ
ンスが崩れると予想される．本 TEG は，直列均等分圧回路の試作の際に用いた抵抗，キャパシタの TEG および Si MOSFET パラメータの基板バイアス依存性の評価を目的として作製した．その測定結果を用いて，基板バイアス効果による MOSFET パラメータの変調がある場合の直列均等分圧動作への影響を予測するとともに，均等分圧動作を行うために必要な設計法を明らかにする．TEG の DC 測定によりバックゲート・ソース間電圧を変化させた場合のしきい値の変化を確認する．さらに抵抗，キャパシタおよび Si MOSFET の S パ
ラメータ測定により等価回路モデルを作成し，試作した直列均等分圧型残留キャリア引き抜き回路の評価結果とシミュレーション結果を比較する予定である．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
Agilent 社 ADS，価回路など）

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評連続血糖値測定用ホールセンサアレイ
豊橋技術科学大学電気・電子情報工学系

村上 裕二

概要：血糖値を推定可能な経皮連続モニタリングのセンサ LSI システムを構築中である. 予
備検討の結果, 100um 以下のピッチでのホールセンサアレイが必要になった. そこで, R.
S. Popovic らの報告による N well のクロスパターン構造を採用し, 既設計の 10bit 逐次変
換方式 AD 変換器, およびその AD 変換器とマッチングできる既設計のメインアンプはチッ
プ上に 1 つだけもち, 8x4=32 個のホールセンサアレイの個別ピクセルにホールセンサ出力としての電位差を増幅するプリアンプを持たせた. ホールセンサの構造上高い入力インピー
ダンスが要求されるため各電位を 2 個のオペアンプが直接受けて, さらに別のオペアンプがその出力を作動増幅する計測アンプを採用, 設計した. さらにシーケンサーである 30bit カ
ウンタ回路の中位のビット組合せでピクセルの行と列をシフトレジスタ的に動作させ, その行と列の制御信号双方を受けたときのみ当該ピクセルが動作するようにした. 安定動作のために抵抗値や容量値を一定量確保した結果, アンプ面積が 10000um2 を超えたため, 列方向のみ 100um ピッチとし, 行方向には結果
的に約 200um ピッチとなった. なお TEG として単独のピクセルや単独のホールセンサをいくつかの組合せで設計してある.

設計期間：4 人月以上，5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
2.5mm 角チップ

トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm

チップ種別：TEG（特性評価回路など）

3-3
141

第
３
章
チ
ッ
プ
試
作
報
告

第4章
4. 1

VDEC 概要
組織概要

東京大学大規模集積システム設計教育研究センター

2 年を単位として 2 名の教官を派遣する「流動教官制度」（略称 VDEC）は，日本の国公私立大学と工業高等専門を開始した．
（平成 16 年度からは国立大学法人になった学校における VLSI 設計教育の充実と研究活動の推進のことに伴い「客員研究員制度」に名称変更）

ために平成 8 年 5 月に全国共同利用施設として発足した．

平成 20 年 4 月からは「協力教員制度」を開始し，現当時は専任教官 5 名と事務官 1 名という小さな組織で在は 10 大学の各拠点校の協力教員が移籍することなくあったが，平成 9 年度には専任教官 2 名と事務官 1 名が増員され，現在は専任教員 9 名，客員教授 1 名，そして20 名以上の非常勤スタッフや学外協力研究員が在籍している．

その運営を担っていただいている．
（下記参照）
さらに産業界との連携のため，1 名の客員教授に協力をお願いしている．
センターの事務については，工学系・情報理工学系研

また，平成 9 年 4 月から平成 19 年 3 月まで，全国 9究科等事務部が行っている．

大学の VDEC サブセンターから連携を密にする目的で，
流動教官派遣大学
年

度

派

遣

大

学

平成 9・10 年度

東北大学，横浜国立大学

142

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北海道大学

第 章

4-1

4

VDEC概要協力教員派遣大学（平成 21 年度〜）
北海道大学，東北大学，東京工業大学，金沢大学，名古屋大学，
京都大学，大阪大学，広島大学，九州大学，立命館大学

VDEC2013J.indb 142

13/07/24 11:51

4. 2

人事報告

VDEC 人事

協力教員センター長・教授

浅

田

邦

博

柴

田

教

授

藤

田

昌

宏

（東京大学工学系研究科電気系工学専攻教授）

客 員 教 授

古

山

透

高

准

教

授

池

田

誠

（東京大学工学系研究科電気系工学専攻教授）

准

教

木
田

直
信
吉

一

授

高

宮

真

三

特任准教授

名

倉

徹

（東京大学工学系研究科電気系工学専攻准教授）

特任准教授

小

松

聡

竹

助

教

松

本

剛

史

（東京大学工学系研究科電気系工学専攻准教授）

助

教

朱

弘

博

飯

助

教

落

合

秀

也

（東京大学工学系研究科電気系工学専攻講師）

主

査

大

村

係

長

吉

野

中
塚

郎
充

哲

也

栄（工学系研究科総務課）
衣

子（

〃

）

4-2
第 章

143

4

VDEC概要VDEC2013J.indb 143

13/07/24 11:51

退任のご挨拶

古山

透り多様化するニーズへの対応に積極的に取り組んで来た二年間でもあったと思います．

2011 年の 4 月，東日本大震災の直後より本年の 3 月

この数ヶ月，世の中は景気回復・デフレ脱却への期待まで 2 年間，VDEC の客員教授を務めさせて頂き，このが膨らんでいますが，それが実体を伴った確実なものに

度退任致しました．その間，皆様には大変お世話になりなって行くには，やはり電子産業の Global な競争の中本当にありがとうございました．不慣れな私が，無事任での復権は不可欠だと思います．日本の電子産業に取っ期を全う出来ましたのも，偏に皆様のご支援ご指導の賜て，厳しく苦しい時期であるからこそ，VDEC の果た物と感謝申し上げます．

す使命もより重要です．VLSI の設計教育や Chip 試作の

この二年間に，震災の直接的な被害・その後の間接的支援・サービス提供によって，産業界の次代を担う優秀な打撃と，更に歴史的な円高の追い討ちによって，日本な人材を育成することの重要性は論を待ちません．それの電子産業は大きなダメージを受け，業績は激しく落ちのみならず，海外動向も含め産業界の変化を敏感に先込み，会社更生法適用を申請したり，他社との合従連衡

読みして，例えば今後成長が期待される Health Care やを模索するなど，会社の有りようさえ変わらざるを得

Medical の分野，エネルギーの分野などに，半導体技術ない事態に追い込まれました．その影響は否応なしに，や VLSI の新しい Application を開拓し，提案を次々と発VDEC の活動にも及び，VDEC にとっては Chip 試作の信して行くことにも，VDEC の各先生方が，協力教員の委託先や環境を見直し，またサービスの内容や範囲も適先生方と共に，積極的に取り組んで行かれることを切望

宜変更するなど，“More than Moore” の分野を含む，よしています．

4-2
第 章

144

新任のご挨拶4

VDEC概要清水剛

ンの暗いニュースも聞かれますが，世界で見れば技術の進歩，大きな変化とチャンスがまだまだある領域だと捉

本年度 4 月より客員教授を拝命いたしました．これまえています．そのような中で大学での設計環境とチップで高速ネットワークを中心として，何を作るか，どう作

試作の機会の充実を図る VDEC の活動の意義は今後まるか，比較的上流からの視点で研究開発をして参りまし

すます大きく，貴重なものになっていくと考えており，た．長期の米国での経験も含め，LSI 設計については，

微力ながらも貢献ができればと思います．よろしくお願

いい時代にいい経験をさせていただいたという感を強くいいたします．

持っています．昨今，日本国内では景気のよくないトー

VDEC2013J.indb 144

13/07/24 11:51

平成 24 年度大規模集積システム設計教育研究センター運営委員会委員
氏

名

浅■田■邦■博
原

田■■■昇

所

属

等

大規模集積システム設計教育研究センター長
工学系研究科長

保■立■和■夫

大学院工学系研究科

教授

柴■田■■■直大学院工学系研究科

教授

坂■井■修■一大学院情報理工学系研究科

教授

中■野■義■昭先端科学技術研究センター教授

荒■川■泰■彦生産技術研究所

高■木■信■一大学院工学系研究科

藤■田■昌■宏大規模集積システム設計教育研究センター教授

池■田■■■誠大規模集積システム設計教育研究センター准教授

高■宮■■■真大規模集積システム設計教育研究センター

准教授

教授
教授

平成 24 年度大規模集積システム設計教育研究センター全国運営協議会委員
氏

所属

浅■田■邦■博東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤■田■昌■宏東京大学大規模集積システム設計教育研究センター教授

柴■田■■■直東京大学大学院工学系研究科電気系工学専攻教授

高■木■信■一

東京大学大学院工学系研究科電気系工学専攻

教授

本■村■真■人

北海道大学大学院情報科学研究科情報エレクトロニクス専攻

大■見■忠■弘東北大学未来科学技術共同研究センター

一■色■■■剛

東京工業大学大学院理工学研究科

益■■■一■哉

東京工業大学ソリューション研究機構

柳■澤■政■生

早稲田大学基幹理工学部電子光システム学科

松■田■吉■雄金沢大学理工研究域電子情報学系

河■口■信■夫

名古屋大学大学院工学研究科計算理工学専攻

小野寺■秀■俊京都大学大学院情報学研究科通信情報システム専攻

松■岡■俊■匡大阪大学大学院工学研究科電気電子情報工学専攻

Mattausch HansJuergen

広島大学ナノデバイス・バイオ融合科学研究所集積システム学科

安■浦■寛■人

九州大学（大学院システム情報科学研究院情報知能工学部門

藤■野■■■毅

立命館大学理工学部電子情報デザイン科

兵■庫■■■明東京理科大学理工学部電気電子情報工学科

黒■田■忠■広慶応義塾大学理工学部電子工学科

吉■本■雅■彦神戸大学大学院システム情報学研究科

4-2
教授

145

第 章

教育研究支援者

集積システム専攻

4

准教授

VDEC概要VDEC2013J.indb 145

名

教授
教授

教授
教授
教授
准教授
教授

教授）理事・副学長

教授
教授

教授
教授

13/07/24 11:51

4. 3

決算報告

1．運営費交付金

（千円）

事

項

収入（予算配分）額

共

通

経

費

279,590

251,298

28,291

研究

経費

17,065

14,973

2,091

296,655

266,271

30,382

計

支

出

額

過

不

足

額

2．平成 24 年度受託研究
教員名

委託者

研究題目

受託金額（円）藤田昌宏

独立行政法人科学技術振興機構

形式的検証およびテスト

43,940,000

2

浅田

邦博

文部科学省ナノテクノロジー
プラットフォームセンター

微細加工プラットフォーム実施機関

59,000,000

52,741,727

3

浅田

邦博

経済産業省

平成 24 年度情報セキュリティ対策推進事業（新世代情報セキュリティ研究開発事業（高度電磁波解析技術による LSI のセキュリティ対策に関する研究開発））

4浅田邦博（株）豊通エレクトロニクス

先端集積回路の評価・解析技術高度化の研究

5,000,000

5

藤田

昌宏

独立行政法人科学技術振興機構

津波予測システムのハードウエアによる高速化とその設計支援1,870,000

146

6

浅田

邦博

ケイレックス・テクノロジー（株）

平成 23 年度「企業・個人の情報セキュリティ対策促進事業（暗号アルゴリズムの物理的安全性評
価に必要な標準評価環境の開発）」

20,239,990

4

7

高宮

真

ルネサスエレクトロニクス（株）

生活活動モニタリングの調査研究（3）525,000

VDEC概要

1

8

池田

誠

ルネサスエレクトロニクス（株）

低電圧、高エネルギー効率両立回路技術の獲得。
マイコンへの摘用。

300,000

4-3
第 章

合

計

183,616,717

3．平成 24 年度共同研究
教員名

申 込者

1

池田

誠

2

藤田

3

研究課題

受入金額（円）（株）Rosnes

イメージセンサーの感度特性に関する研究

1,001,000

昌宏（株）半導体理工学研究センター

部分的プログラム可能回路の最適化・デバック手法の研究

2,000,000

池田誠（株）半導体理工学研究センター

共振型 MEMS ミラーを用いたシート光スキャンによる高精度三次元形状計測システムの実現検討

2,000,000

4

浅田

邦博

（株）アドバンテスト

先端 LSI 設計・テスティング技術

15,000,000

5

浅田

邦博

（株）イー・シャトル

CP（キャラクタプロジェクション）エレメント
ベースの設計手法

1,000,000

合計

21,001,000

4．平成 24 年度寄附金
受入件数：1 件

VDEC2013J.indb 146

受入額

計 30,000,000 円

株式会社アドバンテスト

13/07/24 11:51

第5章
5. 1

研究報告
全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

39

21

55

協力教員

55

18

48

著書（冊）

特許（件）

受賞（件）

37

2

3

4

34

4

0

4

5-1
第 章

147

5

研究報告

VDEC2013J.indb 147

13/07/24 11:51

5. 2

研究室構成員（平成 24 年度）

浅田・池田・名倉・飯塚研究室構成
邦

池

田

誠 准教授

名

倉

徹 准教授

柴田・三田研究室構成員

飯

塚

也 講師

柴

田

三

田

吉

郎 准教授

澤

村

智

紀 特任研究員

哲博 教授

VDEC 研究員（現在 Canon）
VDEC 研究員

Sanad Bushnaq 博士 3 年（現在
Devlin Benjamin Stefan
吉

川

齊

藤

胡

俊

博士 3 年（現在

総 修士 2 年（現在
興Xilinx）

ファナック）

華 修士 2 年（現在 New Soft）

特任研究員

森

川

重

毅 博士 3 年

西山

未

央 博士 3 年
（現在

三菱電機）

包

蕊

寒 博士 3 年
（現在

日本電気）

趙

普

社 博士 3 年（現在

日立製作所
中央研究所）

王

楠 修士 2 年（現在）

久保田

透 修士 2 年
（現在

富士通）

児

玉

和

俊 修士 2 年
（現在

SONY）

矢

部

紘

貴 修士 2 年（現在

博士 1 年）

Kevin Ngari

直 教授

エリック ルブラッスール東芝）

之 博士 1 年

Parit Kanjanavirojkul

第 章

5章 修士 1 年

田Nguyen Ngoc Mai Khanh

148

雄

浅

Tse-Wei Chen

5-2

森

張

任

森

下

修士 1 年

山下賢志 博士 3 年（現在

丹

丹 博士 2 年（10 月入学）

直也 博士 2 年

中村陽

二 修士 1 年

夏

文

軍 博士 2 年

宮崎

耕太郎 修士 1 年

孫理

天 修士 2 年
（現在

伊

東

研究報告

峠
松

島

森
染

敦 学部 4 年（現在

修士 1 年）

土屋

和哉 修士 2 年

人 学部 4 年（現在

修士 1 年）

島田淳

史 修士 2 年（現在

多佳彦 学部 4 年（現在

修士 1 年）

福田

和

巳 修士 2 年

一倫 学部 4 年（現在

修士 1 年）

森晃

基 学部 4 年（現在

桜井研修士 1 年）

和

仁

谷

北陸先端科学技術大
学院大学）

韓

修士 1 年

遠 博士 3 年（現在

田

日立製作所）

相澤研究室博士 1 年）キャノン）

功 修士 2 年（現在

博士 1 年）

真 修士 2 年（現在

ソニーモバイルコ
ミュニケーションズ）

施
藤田研究室

英

平

川

漢 修士 1 年
淳 修士 1 年

藤

田

昌

宏 教授

保

坂

航

太 修士 1 年

松

本

剛

史 助教

米

田

佳

祐 学部 4 年
（現在

坂

本

直

之 学部 4 年

玄宰 学部 4 年（現在

浅見研究室修士 1 年）

玄

氣 学部 4 年（現在

佐藤研究室修士 1 年）

Amir Massoud Gharehbaghi
張嘉懿 博士 3 年

朱
丸

谷

田

英

生 博士 3 年

小野翔

平 修士 2 年

在

城 修士 2 年

李

特任研究員

山

大

島

浩

資 修士 1 年

高木・竹中研究室構成

田

口

直

樹 修士 1 年

高木

果 外国人研究生

竹中

史 学部 4 年

田岡

紀之 （特任研究員）

横山

正

史 （特任研究員）

博

勤 （協力研究員）

陳
城

怜

信

高

宮

井

口

韓

VDEC2013J.indb 148

一 教授
充 准教授

黄
ジャーン

高宮研究室

修士 1 年）

ルイ 博士 3 年
（工学系）

真 准教授

キム サンヒョン 博士 2 年
（工学系）

俊

太 修士 2 年

テイユウホウ博士 2 年（工学系）

知躬 修士 2 年

キム

博士 2 年（工学系）

ミンス

13/07/24 11:51

サイイリツ博士 1 年（工学系）

Bogdan Cezer Zota

ユウ

シャオ

博士 1 年
（工学系）

朝

倉

佑

吏 修士 1 年
（工学系）

一

佑

希 博士 1 年
（工学系）

高

島

成

也 修士 1 年（工学系）

宮

キム ヨンヒョン 博士 1 年
（工学系）

ハン

Sang Hoon Shing亢

修士 2 年（工学系）

特別聴講生（工学系）

ジェフン 修士 1 年（工学系）
健 修士 1 年
（工学系）

野

口

宗

隆 修士 2 年
（工学系）

キム

倉

持

美

沙 修士 2 年
（工学系）

嘉陽田

達

矢 学部 4 年
（工学部）

忻

宇

飛 修士 2 年
（工学系）

中

幸

宏 学部 4 年
（工学部）

張

志

宇 修士 2 年
（工学系）

西

康

一 学部 4 年
（工学部）

林

汝

静 修士 2 年
（工学系）

吉

ウガン
村
田

修士 1 年（工学系）

望 学部 4 年
（工学部）

5-2
第 章

149

5

研究報告

VDEC2013J.indb 149

13/07/24 11:51

5. 3

研究概要

浅田・池田・名倉・飯塚研究室

検出器は，簡単に持ち運びができない，放射線の位（http://www.mos.t.u-tokyo.ac.jp）

置を特定する空間分解能が十分でないといった欠点がある．本研究では，シンチレータ，SPAD（Single
Photon Avalanche Diode）アレイ，マルチコート材料，

電波エナジーハーベスティング用整流器
浅田邦博，名倉徹，飯塚哲也，松井裕明

ピンホールで構成された検出器を提案する．
シンチレー
タ内で発生する光の位置ごとに，SPAD が反応する確

近年，周囲に存在する熱，振動，光などの微弱なエ率分布をデータベース化し，実際の測定値と比較する

ネルギーを電源として利用するエナジーハーベスティ

ことで，発光する電子の軌跡を推定する．本手法をシングが着目を浴びている．エナジーハーベスティング

ミュレーションにより検証した結果，従来の検出器よをワイヤレスセンサーに用いることで，メンテナンスりも優れた空間分解能が得られることを確認した．

フリーのセンサーネットワークが実現できる．本研究では，放送や通信用の電波を電力源として用いる電波

5-3マイクロ磁界プローブを用いた LSI の表面磁界計測

ハーベスティングに使用する整流器には，動作可能

浅田邦博，飯塚哲也，Nguyen Ngoc Mai Khanh，な入力電圧の下限が MOS トランジスタの閾値電圧に王

楠，中村陽二よって制限されてしまうという欠点がある．これを改近年，暗号化 LSI 内部の秘密情報を取得するための善すべく，基板バイアス効果を用いた閾値の制御が可

サイドチャネル攻撃が発達しており，セキュリティ対

能なボディ接続を提案し，これを有した整流器の有効策が急務となっている．本研究では，LSI から放射さ性を確認した．

れる磁場を高精度に計測するためのマイクロ磁界プ

第 章

150

エナジーハーベスティングに着目した．電波エナジー

ローブを提案し試作する．マイクロ磁界プローブの実現のため，低ノイズアンプと磁界検出用コイルを一体

5

研究報告

時間領域制御を利用した PLL・TDC 回路
浅田邦博，名倉峠徹，飯塚哲也，吉川俊之，染谷晃基，

化した LSI を設計・試作し，これを磁界プローブとして 0.18 um CMOS プロセスで実装した．提案された磁界プローブを用いて LSI からの磁界放射を検出し，集仁人
本研究では，PLL のネットリスト作成とレイアウト，

積回路上の高精細な磁界放射マップを取得することにその抽出シミュレーションによる性能評価を自動化す成功した．また，1 次元の電流ワイヤモデルに基づいる設計フローの構築に取り組んだ．この設計フローをた LSI の表面磁場モデリング法の構築を行った．本手実現するため，商用の配置配線ツールでの合成が可能

法では SPICE シミュレーションによって得られた電なパルス幅制御 PLL を用いている．また，時間領域の流値と配線のレイアウトパターンを用いて，集積回路情報を活用する研究も行った．時間差記憶再生回路はから放射される磁界マップのモデリングを行う．さら

入力された一組の信号の時間差を任意の回数，劣化をに，磁界プローブから取得した情報を利用し回路状態伴うことなく保持することができる．時間差記憶再生を推定する手法を提案した．提案手法では推定する未回路の TDC への応用も実証している．さらに，製造知数よりも多くの測定点を取り，最小二乗法を適用すされた PLL のテスト手法を研究した．伝達関数を導出ることにより誤差を最小化している．

するため，基準信号の位相変調をチップ内部で行い，出力信号を TDC によりディジタル信号として読み出すこことでディジタル用テスタによる PLL のテストを

THz 帯の電波を用いたイメージング
浅田邦博，飯塚哲也，Nguyen Ngoc Mai-Khanh,

可能としている．

Parit Kanjanavirojkul
近距離のイメージングおよびレーダー · アプリケー
半導体フォトダイオードを用いた放射線検出器
浅田邦博，名倉徹，飯塚哲也，久保田透

ション用のオンチップ · サブミリ波送信機を実装することが本研究の目的である．そのため，テラヘルツ領

近年注目されているシンチレーション検出器や半導域にサブミリ波用の送信機・受信機と，そのためのオ体検出器は，放射線核種の特定や到来角の推定など

ンチップアンテナが必要となる．一般的に用いられもでき，様々な分野に応用されている．しかし従来のる連続波発生器とは対照的に，我々は直接サブミリ

VDEC2013J.indb 150

13/07/24 11:51

波パルスバースト発生回路を提案する．提案回路は，の低コスト化に有効であるが，露光時間が描画図形数

CMOS インバータの出力遷移期間に生じる貫通電流

や描画面積に比例するために処理速度の向上が困難でパルスをインパルス信号として用いる．インバータ列

ある．我々は，
高速電子線直描技術であるキャラクタ・

にトリガ信号を供給し順次貫通電流を発生させること

プロジェクション法の実用化のために，回路設計およでバーストパルス列を生成し，その高調波成分を用い

びステンシルマスク設計に関する研究を行った．配線ることで Fmax よりも高い周波数の信号発生を実現す

設計では，規則的な配線実装とビア配置を実現し，限る．シミュレーション結果により，基本的なインパルられたキャラクタ種を用いながら同時露光図形数を向ス列の第四高調波から 200 GHz の出力周波数が得られ上する回路及びステンシルのレイアウト設計手法を提ることを示した．また，広帯域のアンテナとオンチッ

案した．また，複数セルを同時露光するセル・クラス

プのレシーバ回路の実装を行った．本回路ではパッシ

タ露光を検討し，回路ネットリストに基づいたクラス

ブミキサ方式と時間領域分光器（TDS）方式のそれぞタ構成手法の提案と，既存のライブラリと設計ツール

れについて実装を行った．直接パワーとエンベロープを用いた実証を行った．

を検出するパッシブミキサ方式は非コヒーレント受信方式となり，TDS はコヒーレント受信構造となっている．これらのトランスミッタおよびレシーバ回路を
65 nm SOI CMOS プロセス上で実装した．

電源雑音測定・低減手法
浅田邦博，池田誠，名倉徹，飯塚哲也，齊藤

総LSI の微細化と共に消費電力の増加を招いている．
そこで，Dynamic Voltage Scaling（DVS）やクロック
極微細プロセス技術における集積回路の信頼性の向上
浅田邦博，名倉森徹，飯塚哲也，Kevin Ngari，一倫

ゲーティングといった低消費電力のためのシステムが提案されている．しかし，DVS で電圧を変えたり，クロックを止めたり入れたりするときに，ボンディを用いた TDC 等の回路が注目を浴びている．本研究での LC 共振により，電源共振ノイズが発生する．このは，時間方向の情報を用いた回路方式が，従来の電圧

ノイズは回路のシグナル・インテグリティを低下させ方向の情報を用いた回路方式に対して雑音・ダイナミッ

る．今回，DVS における電源共振ノイズの低減のた

クレンジの観点においてどの程度有効であるかを検証

めに，アクティブチャージシェアリングをというキャする．特にプロセス技術の微細化に伴う信号遷移の高ンセル手法を提案した．この手法は 3.3［V］にチャー

速化によって，時間方向の優位性がどのように変化す

ジされたデキャップからアクティブに電荷を注入する

るかについての検証を行う．このため，単純なインバー

か，0［V］にチャージされたデキャップから引き抜く

タ列を用いた SPICE シミュレーションを用いてトランことでキャンセルする．シミュレーションでは電源

ジスタの熱雑音およびフリッカノイズが引き起こす信共振ノイズ量とセトリングを 4n［F］ものパッシブデ

号のジッタ量を明らかにし，熱雑音によるジッタが時キャップに比べて 95 ％も改善した．また，ボンディ

間方向の解像度に与える影響について検討を行った．

ングワイヤの LR にも依存しないキャンセルが可能でまた，プロセス微細化が引き起こすデジタル回路の信ある．提案手法の有効性を示すために 0.18 um プロセ

頼性の問題のひとつとして NBTI 劣化がある．NBTI 劣

スでチップを制作した．しかし，セレクタとスイッチ化への対策のために，その高速なシミュレーションがのレイアウトのミスにより，大きな配線抵抗がついて必要である．本研究では回路動作中の NBTI 劣化を回しまい，電源共振ノイズのキャンセルを確認できな

路シミュレータ上で再現する方法の提案を行った．提かった．一方，セトリングを改善することはできた．

案手法では NBTI 劣化の物理現象を回路素子を用いてよって，レイアウトを見直すことで提案手法は有効だ

表現することにより，回路の動作シミュレーションとという可能性を示した．

5-3
151

5

研究報告

ングワイヤの寄生インダクタンスと回路の寄生容量

第 章

近年の微細・低電圧プロセスでは，時間方向の情報

同時に劣化量の推定を行うことが可能となっており，
NBTI 劣化を再現するための回路素子のパラメータ変
更により劣化加速試験を容易に実現できる．

自己同期システムの実現
池田誠，浅田邦博，Benjamin Devlin，伊東敦

集積回路の信頼性は，低電圧下や微細化，それに伴ステンシルマスクを用いた電子線直接描画向け設計手法
浅田邦博，池田誠，飯塚哲也，池野理門

電子線直描は微細半導体製造技術における露光処理

VDEC2013J.indb 151

う複雑化やばらつきの増大によって，より重要視されている．自己同期回路は，同期回路と比較し，よりロ
バストかつ高い性能を有する．それは，同期回路はプ

13/07/24 11:51

ロセスや電圧，温度のばらつきによりタイミングエ

検波では狭い範囲のスペクトラムを取得できなかった

ラーが起こるのに対し，自己同期回路は自動で適合すのに対し，広帯域受信回路を用いることで，高速で広ることができるためである．我々は，デュアルパイプ

範囲のスペクトラムの概形取得を目指している．

ラインと呼ばれるアーキテクチャを用いた自己同期型
FPGA を設計し，パワーゲーティングを用いて，低電圧下でエネルギーが最小になる遅延に信頼性が依存しないシステムを作った．また，自己同期回路を用いたMEMS 混載向け回路手法
池田誠，児玉和俊RSA 暗号化エンジンを提案，40 nm プロセスを用いて本研究では PWM 制御される MEMS の高速かつ高精製造し，自己同期回路の性能，電圧スケーラビリティ，

度の制御を実現するため，容量に蓄えられている電荷

ロバスト性といった利点を示した．論理合成について量の制御を利用した実時間容量測定回路の提案と試作も研究を行い，Verilog R TL で記述された論理回路をによる評価，そして MEMS のフィルタ特性を利用した

自動的に自己同期回路に最適化・合成するフローを開小面積で高精度のフィードバック制御の提案とシミュ発した．このようにして合成された回路は，通常のフレーションによる評価を行った．実時間容量測定回路

ローで自動配置配線を実施しレイアウトを完成させるの試作チップの測定結果から，本提案手法が PWM 制ことが可能となっている．

御の MEMS アクチュエータの制御に適していることが分かった．また，提案したフィードバック制御のシミュ
レーション結果から提案したフィードバック制御によ三角測量法を用いた三次元計測
池田誠，胡り静定時間が 75 ％改善されることが分かった．

興華，矢部紘貴，松島多佳彦

三次元形状取得のうち，光切断法，構造光など，パ

5-3
第 章

152

5

ターン光をプロジェクタなどを対象に投影することで三次元を取得する手法は，高い解像度を，後処理での藤田研究室

計算量を増やすことなく実現できるなどの利点のため（http://www.cad.t.u-tokyo.ac.jp/）に，広く用いられている．本研究では，光切断法にお研究報告

いて，変調光の検波により背景光抑圧機能を有し，各スキャンでシート光が照射された部分を選択的に検波

ポストシリコン回路修正技術

処理することで高解像度化を目指した注目領域画素並藤田昌宏，松本剛史，アミルマスードガラバギ，

列検波処理によるセンサの研究や，ピクセル内パルス

城

周波数変調回路を用いた，位相検出可能なピクセル並怜史
VLSI 回路の規模増大によって，全ての設計誤りを製

列検波回路およびそれを用いた高性能な三次元取得シ

造前の設計段階で発見・修正することが難しくなってステムの研究，それらの理論的な性能限界の調査，シおり，製造後の VLSI チップで初めて発見される設計誤

ミュレーションによる評価などを行っている．

りが増えている．加えて，製造工程の微細化に伴い，チップ内で電気的エラーが生じる可能性も高まりつつある．ポストシリコン回路修正技術は，以上のような

近距離非接触通信システムの実現
池田誠，Sanad Bushnaq，宮崎耕太郎

理由によって，製造後に発見された不具合を修正する技術であり，リスピンによって生じる多大なコストを

本 研 究 で は シ ス テ ム の 実 現 の た め に multi-stage

回避するために有効な技術である．今年度の研究では，

resonance を用いている．multi-stage resonance は従来

修正可能性を高めるために回路中にプログラム素子がのインダクティブカップリングを用いた送受信機の間挿入された回路に対して，そのプログラム素子が実現にさらに追加のコイルを用いることで，通信距離の伸すべき論理関数を高速に求める手法を提案・評価した．

長を実現している．測定では従来方式と比べ通信距離提案手法では，反例抽象化法に基づいて 2 段階の SAT

は 42 ％伸び，最新のインダクティブカップリングの通問題として定式化を行っている．実験により，従来の信方式と比べ 10 倍程度高い（range/diameter）比を達QBF 問題として定式化する手法に比べて，より多数の成している．また，周波数利用効率を向上させる方法

プログラム素子を含む回路に対して，修正のための論として注目を集めている，周囲の周波数のスペクトラ

理関数を求めることができることを示した．また，研ムを検波して空き周波数で通信するコグニティブ無線

究グループでは，小規模の機能修正を対象に，制御回に関連した広帯域スペクトラム取得を目指した研究を路の大部分を結線論理で実現した上で部分的にパッチ行っている．従来のコグニティブ無線回路では一度のを当てることで制御を修正することのできるパッチ可VDEC2013J.indb 152

13/07/24 11:51

能ハードウェアを提案している．今年度は，このパッチ可能ハードウェアの設計ツール開発を行った．

動的ウェブアプリケーションの検証に関する研究
藤田昌宏，谷田英生
近年，ウェブブラウザ内で動作するウェブアプリ

トランザクションレベルにおけるポストシリコンデバッグ
藤田昌宏，アミルマスードガラバギ

ケーションは，動的なアプリケーションの実装を可能とする Ajax などの技術が普及すると共に，急速にそもにより複雑になってきている．その結果，チップ製

アプリケーションの規模・複雑度も増大し，効率の良造前の検証では設計にバグがないことを保証できなくく網羅的な検証手法の確立が待ち望まれている．現在，なっている．そのため，プロトタイプや最終的な製品

ウェブアプリケーションの開発においてはテストケー

システムにいくつかのバグが残ってしまうことがあスを用いた検証が行われることが多いが，テストによる．本研究では，SoC 内のコア間の通信を利用したポる検証手法は網羅的でなく，コーナーケースのバグをストシリコン（チップ製造後）検証手法を提案する．

残してしまう可能性がある．一方，従来のスタンドア提案手法では，コア間の通信の観測とそれを用いた現

ロンプログラムの実装に対するモデル検査などの形式

状態から過去の状態へのバックトラックによって不具的検証手法は，ネットワークを介して動作する分散シ合の原因を探す．バックトラックはシステムのトラン

ステムであるウェブアプリケーションに適用すること

ザクションモデルに対して行われる．まず，システムは不可能であった．
また，従来のウェブアプリケーショのトランザクションレベルにおける状態遷移機械を抽ンのモデルを用いた検証手法は，動的なウェブアプリ

出し，実行におけるトランザクションのトレースからケーションの挙動をモデルに表現できない，モデルを状態遷移機械における状態列を推定する．そして，そ人手で記述して与えなければならない，などの問題点の状態列において，システムが満たすべき性質を満たが存在した．今年度は，昨年度までに提案・研究を行しているかどうかを形式的手法により検査することになっていた動的ウェブアプリケーションの画面間遷移

より，不具合の原因を推定する．デッドロック検出・に検証手法の拡張を行った．従来の手法では，ウェブ

回復の分散アルゴリズムを Network-on-Chip 上で実装

アプリケーションを動的に探索して画面間遷移モデル

して提案手法を提供し，実際にバグを特定できることを生成する際のユーザによるデータ入力を考慮していを示した．

なかったため，入力データに依存する動作の検証が不十分であった．拡張された手法では，入力データを自動生成して探索を行うことにより，よりカバレッジのインターコネクト合成
藤田昌宏，張

5-3
153

5

研究報告

の適用分野を拡大した．また，それと共に実装される

第 章

近年の System-on-Chip（SoC）はコア数の増大とと高いモデルを生成することに成功している．

嘉懿

メニコアの System-on-Chip（SoC）においては，性
能と信頼性が十分に高いインターコネクトのシステム

プロセッサアーキテクチャの検証とデバッグが必要である．Network-on-Chip（NoC）は，メニコ

藤田昌宏，アミルマスードガラバギ，松本剛史，

アの通信に対するこの要求を最も満足する候補と一つ

陳

果，城

怜史

として考えられている．NoC を採用することにより，パイプライン実行や投機的実行，エラー回復に代表

システム設計者の設計に費やす労力を大きく減らすこされるように，現在のプロセッサアーキテクチャは性とが可能である．しかしながら，メニコアは多くの能向上と信頼性向上のための様々な機構が採用されてIP（Intellectual Property）から構成されており，それ

おり，その複雑さは増大している．このような複雑ならと互換性があり，さらに，効率的にバンド幅を活用

プロセッサアーキテクチャの正しさを検証し，バグのできる NoC を設計することは，現在でも研究課題とあるアーキテクチャのデバッグをすることは，非常になっている．本研究では，この設計過程の自動化を目重要となっている．本研究では，プロセッサのマイク指している．
このインターコネクト自動設計ツールは，

ロアーキテクチャのデバッグと自動修正の手法を提案

所望の IP のインタフェースのプロトコルと IP 間の通する．提案手法では，SAT 問題へ帰着させることによ

信で行われる処理のデータフロー仕様を入力とし，通り，まず，回路中の誤り位置を特定し，続いて，その信する IP 間のプロトコルに互換性を持たせるための

誤った信号値が変更される必要のある（つまり，反転プロトコル変換器が挿入されたメッシュ型の NoC をされる必要のある）入力パタン集合を求めることによ生成する．

り，その信号の正しい論理関数を求める．実験では，エラー回復機能を有するアウト・オブ・オーダのパイ

VDEC2013J.indb 153

13/07/24 11:51

プラインプロセッサの制御回路において，提案手法にミュレーションとプロパティ検査の双方をハードウェ

よって回路修正が可能であることを示した．また，予ア化した場合，ソフトウェア実行に比べて 40 倍程度

め，制御回路をプログラム可能素子によって構成するの高速化を実現することができた．

ことにより，配置配線を変更することなく，それらの素子の論理関数の変更によって，修正が可能であることも示した．

形式的手法を利用した設計デバッグに関する研究
藤田昌宏，松本剛史，李在城，小野翔平，大島浩資

ハードウェア設計では，設計デバッグに多くの時間

5-3
第 章

154

5

FPGA を利用した低レイテンシ処理に関する研究が費やされている．そのため，設計効率化のために

藤田昌宏，松本剛史，谷田英生，田口直樹

は，自動化されたデバッグ支援技術が必要不可欠であ

研究報告非常に低いレイテンシが求められるアプリケーショ

る．本研究では，ハードウェア設計に対する 2 つのデンにおいては，汎用プロセッサ上でのソフトウェア実

バッグ手法を提案した．1 つ目の手法は，設計の一部

行よりも，専用ハードウェアとして処理を実装するこをプログラム可能素子（LUT）によって置換し，設計とにより，より低いレイテンシを実現できる可能性がが仕様と等価になる場合の論理関数を求めることによある．これは，専用ハードウェアによる実行では，実り，デバッグを行う手法である．このとき，LUT の現する処理に対してカスタマイズされたメモリシステ

挿入箇所によっては，デバッグが不可能である場合がムや演算器を使用することができ，また，それらを並あるため，ある必要条件を満たす信号を LUT 入力に列に実行することができるためである．本研究では，追加することにより，デバッグを可能にする手法を併そのようなアプリケーションとして，アルゴリズム取せて提案している．2 つ目の手法は，SAT ソルバが生引に代表される高頻度証券取引において，クライア

成する UNSAT コアを利用して，バグ位置を特定する

ントからの売買要求を所定のフォーマットに整形し，手法である．UNSAT コアは，充足不可能な SAT 問題

証券取引所に送付するラインハンドラーを取り上げ，から得られる充足不可能の原因となっている元の SATFPGA 上へ実装した．設計した FPGA システムによっ問題の部分集合である．提案手法では，UNSAT コアて，汎用ソフトウェアでは 20 マイクロ秒を要する処を解析することにより，バグ位置を特定する．実験を理を数マイクロ秒で実現できることを示した．
今後は，通して，実例題において，バグ位置を全体の論理ゲー

更なる高速化のために，FPGA システム外部との TCP

トの 1 ％以下に特定することができた．

通信処理機能のハードウェア化を検討している．

高宮研究室

ハードウェア実装による統計的モデル検査の高速化（http://icdesign.iis.u-tokyo.ac.jp/）

藤田昌宏，松本剛史，大島浩資
Cyber physical system（CPS）のような非常に大規模で複雑なシステムにおいては，従来のモデル検査手法によって形式的な検証を適用することが現実的には不可能となっている．このようなシステムの検証でエネルギー効率に優れた極低電圧動作 LSI 回路設計技術
高宮真，桜井貴康，平本俊郎，竹内健，石田光一は，その動作を統計的な手法によって評価すること

地球温暖化対策が求められている一方で，各種情報が重要である．統計的モデル検査は，ある与えられた機器による消費電力が爆発的に増加しているため，あ確率よりも高い（または，低い）確率で，システムがらゆる電子機器の低電力化が必要であり，この要求に所望の動作をするかどうかを判定する手法である．統応える半導体回路・システム技術を研究開発してい計的モデル検査では，多数回のシミュレーションとプる．主として 65/45 nm レベルの標準 CMOS プロセス

ロパティ検査が繰り返されるため，その両者の高速化技術により，世界に先駆けて将来の基本技術であるが有効である．本研究では，BLTL（Bounded Linear

電源電圧 0.5 V 動作 LSI 回路技術を実用レベルで開発

Temporal Logic）式で表現されたプロパティの真偽をし，LSI の消費電力を従来の 1/10 にすることを目標と判定するチェッカのハードウェア実装による高速化をし，ロジック，メモリ，アナログ，電源，無線 / チッ実現した．従来の LTL 式からオートマトンを生成す

プ間ワイヤレスの回路・システム技術に関して半導体る手法を拡張することにより，BLTL 式から有限状態

メーカーと共同研究を実施している．研究開発された機械を生成することができる．津波シミュレーション

技術は，センサネットや常時モニター機器などにも応の統計的モデル検査を例題として評価したところ，シ

用され，これらが照明や空調など家庭やオフィス，工VDEC2013J.indb 154

13/07/24 11:51

場，物流などのエネルギー管理をより広範に行うこと

クチャを持つコンピュータの基本ハードウェアを，シによっても社会のグリーン化に貢献することが期待さ

リコン超 LSI 技術で実現する研究を進めている．論理れる．

演算を得意とする現在のマイクロプロセッサに対し，
直感・連想・推論といった処理を得意とした LSI チップを設計・試作してシステムを構成する．単体で脳三次元 VLSI システム向けの設計技術
高宮真，桜井貴康，石田光一

細胞ニューロンと類似の機能を持つ高機能トランジ
スタ（ニューロン MOS，neuMOS）を導入，膨大な

VLSI を低消費電力化するためには，トランジスタ

template 群の中から最短距離ベクトルを完全並列探索を高集積化し，トランジスタ間の通信エネルギーを低するアナログ連想プロセッサ，0.18 ミクロン CMOS 技

減することが肝要である．そこで三次元的にチップを術を用いた超高速ディジタル連想プロセッサ等を，こ積層してトランジスタ密度を上げる三次元 VLSI 積層れまで開発した．今後連想を階層的に連鎖させヒトのシステムが有望である．
そこで，我々は三次元積層チッ

ように思考できるシステムをこれらのチップ用いて構

プ間の無線通信技術・無線給電技術向けの LSI 回路技

築して行く．そのために我々の思考過程を柔軟に記述術の開発を世界に先駆けて行っている．最近では，積できる APROL（Association Programming Language）

層チップ間の無線通信技術の応用例として，12 インの開発も行う．四則演算に代わり連想を “computing

チの半導体ウエハの一括非接触テスト向けの容量結合

primitive” とする実時間事象認識知能システム実現を

トランシーバ回路技術を世界で初めて実証した．

目指す研究である．現在，画像認識・音声認識をテー
マに研究を進めている．ここで開発した VLSI 回路技
術は，実用的な応用として，CDMA マッチトフィル

LSI と異種デバイスを融合させた大面積エレクトロニク

タへの応用技術等も開発している．

5-3

スの設計技術高宮真，桜井貴康，染谷隆夫，石田光一
画像の特徴ベクトル抽出 VLSI 及びそのパターン認識へ

ズが小さいため，ヒューマンインタフェース用の素子の応用には向いていない．そこで，フレキシブルな数 10 cm

柴田

角のプラスチックフィルム上に作成した低コストの有福田和巳，和田155

第 章

LSI は情報の処理や記憶は非常に得意であるがサイ

5
理天，

真

機トランジスタや MEMS スイッチと，LSI を組み合わ

我々の連想プロセサアーキテクチャを画像認識にせた「点字ディスプレイ」「無線電力伝送シート」，「通，用いるには，2 次元の画像情報を特徴ベクトル，即信シート」，「EMI 測定シート」，「User Customizable

ち一次元の数値列で表現しなければならない．我々

Logic Paper（UCLP）」等の大面積エレクトロニクスのはこの目的で，主方向線分投影法（PPED: Projected

アプリケーション提案とこれに必要な回路技術の開発

Principal-Edge Distribution）と呼ぶ新たな特徴ベクトを行っている．

ル表現法を開発した．2 次元画像に対し，縦・横・斜

研究報告

直，森川重毅，韓 丹丹，山下直也，孫

め 2 方向，計 4 方向の線分を抽出してフィーチャーマッ
プを作成，そのビットフラッグを線分検出方向に垂直な主軸上にそれぞれ投影加算して 4 組の一次元数値列

柴田・三田研究室を形成する．これらをつなぎ合わせて 64 次元ベクト（http://www.if.t.u-tokyo.ac.jp）

ルとし，64×64 ピクセルの画像を表現する．これは，元画像の特徴を実にうまく表現しており，手書きによるパターンの変形，歪みに対しほとんど影響を受けな

右脳型ソフトコンピューティング VLSI: 連想プロセッ

い．従って，単純なテンプレートマッチングの手法でサ・システム

手書き文字やパターンの認識が大変ロバストに実行で

柴田

VDEC2013J.indb 155

直，張

任遠，夏

文軍，丸山玄氣

きる．特にこれまで認知の問題として困難だった重な

現在のコンピュータは四則演算の超高速処理に特化

りパターンの分離認識もできることがわかった．さらしたマシンであり，人間のように「ものを見て柔軟ににこの手法を矯正歯科診療におけるセファロ X 線写真

判断・理解し，即座に適切な行動をとる」といった情解析に応用，歯学部学生にとっても高度な訓練を必要

報処理は非常に不得手である．入力情報に対し，過去とする解剖学的特徴点抽出の困難な作業が，専門医との膨大な記憶の中から最も近しい事例を瞬時に想起し同様にできることがわかった．今後，連想プロセッサ

これによって次の行動を決定する．こんなアーキテと統合し，一般的な知的画像認識システム構築へと発

13/07/24 11:51

展させていく．このベクトル抽出はソフトウェアでる ego motion perception も，方向性エッジ情報を用いは非常に時間のかかる処理であり，neuMOS を用いたて実現した．照明条件の変化や，明確なテクスチャのアナログ CMOS 回路技術，および最先端のディジタ

少ない環境，あるいは視野内に別の動きをする物体がル CMOS 回路技術の両方を用いて，独自のアーキテ

存在する場合にも，ロバストな ego motion 検出がでクチャを持つ特徴ベクトル生成 VLSI チップの開発を

きる．
さらに，
画面の中で動作する人物のジェスチャー

行っている．

を認識するシステムも開発中である．各時刻におけるオプティカル・フローをベクトル表現し，ベクトルの
時間シーケンスを隠れマルコフモデル（HMM）を用いて理解するシステムである．この目的のため，相対

実時間動画像処理プロセッサ
柴田直，趙普社，土屋和哉

リアルワールド画像の実時間情報処理を目標に，評価ではなく絶対評価可能な，新たな隠れマルコフモ
デルを考案し，その有効性を実証した．

視 野 中 の 運 動 物 体 を 着 目・ 連 続 追 尾 す る Saliency
Catcher，及びキャッチした物体の 3 次元計測を瞬

5-3
第 章

156

5

時 に 行 え る VLSI プ ロ セ ッ サ の 研 究 を 行 っ て い る．

マイクロ構造の自由な断面形状制御法とそれを活用する

Saliency Catcher については，擬似二次元処理と呼ぶ

電気機械システム

新たな手法を導入，すべての処理回路をフォトダイ

三田吉郎，澤村智紀，Tran Nam Binh，森

オードアレイの周辺部に配置する構成がとれるため，

平川功，

淳，久保田雅則（杉山研）

研究報告

各画素部では大きなフィルファクタが実現できた．

シリコン深掘り微細加工技術は絶え間ない進歩をつフィルファクタとは，各ピクセルプロセッサ内でフォづけており，それに伴い微小電気機械（MEMS）にトダイオードが占める面積の割合で，これが大きいほ関する新しい応用分野が広がりを見せている．現在主ど多くの画像情報が処理に取り込める．
このチップは，流となっている微細加工技術によって実現可能なマイ

複雑な背景の中から複数の動いている物体を，動きのクロ構造は，平面方向に矩形パターンを組み合わせて大きさとともに検出できる．さらにカメラ自身がブレそのまま深さ方向に転写する作製プロセスで決定されて背景が動いていても検出できるという特徴をもつ．

る直方体構造である．しかしながら，例えばレンズの実際にチップで基本性能を確認した．さらに運動物体形状を考えるとわかるように，直方体が形状として最の3次元計測をリアルタイムで行うチップも開発した．

適でない機械素子は多数存在するので，理想的なマイ

これはキャパシタ間での電荷の再配置のみを演算に使

クロ加工技術というものは本来，電子機械素子の性能

う回路であり，究極の低消費電力システム実現の可能からトップダウン要請される任意曲面を自在に実現で性を秘めている．

きなくてはならない．本研究はこのような，「任意形状の曲面を実現するマイクロ加工技術」に関する総合的知見を得るための試みであり，（1）具体的なトップ
ダウンアプリケーション，（2）最先端技術とアイディ

動画像認識システム蕊寒アによる作製テクノロジ，具体的なトップダウンアプ

方向性エッジ情報が，静止画の認識に重要な働きをリケーションとして 2012 年度は，（1-4）垂直方向に切することを我々はこれまで様々な事例で実証してきり出した薄膜シリコン素子を曲げて理想のパラボラ曲

た．本研究テーマは，動画像シーケンスから動きの情面を作り凹面鏡として利用する研究，（2-3）VDEC に報を取り出し，これによって動作の理解を行う研究でおいて先行試作が始まっている「フェニテックセミコ

あり，これもエッジ情報を用いて行っている．人間のンダクター社」の SOI 基板上 0.6μm 標準 CMOS プロ

脳は，まず第一視覚野で様々な方向性エッジ情報が抽セスのポストプロセッシングによる「高耐圧化 CMOS

出し，これを用いて形状認識と動き認識を，それぞれ回路」についての研究発表を行った．

柴田直，西山未央，包別々の pass way で実行している．我々もこれに習った．エッジ情報によって物体の形状を認識し，その形状を順次追いかけて行く手法でオブジェクトトラッキ

集積化水上走行ロボットを通じたエネルギー自立型分散

ングシステムを開発した．追跡物体が複雑な背景の中マイクロシステムに入っても，途中で形状や動作速度を変えても，また三田吉郎，森下賢志，イファン・リ（英エジンバラ大），

照明条件が変化しても正確に追跡していける．環境のアントニー・ウォルトン（英エジンバラ大）中で人が移動すると環境の視覚画像もそれに応じて変新しい応用分野を拓くものと近年期待が高まってい化するが，その変化から自分の動きを理解するいわゆる集積化 MEMS（微小電気機械システム）のトップ

VDEC2013J.indb 156

13/07/24 11:51

ダウンアプリケーションとして，環境からエネルギー

セスは酸素プラズマアッシング工程を必要とし，結を取得して自立移動できる，完全自走型のマイクロシ

果として一層あたり 6 工程を必要としていた．本研究

ステムの研究を行っている．
「Engineered Nature」すでは新しく，感光性ポリイミドを構造体と用いること

なわち，動物の実装をデッドコピーするのではなく動を提案した．これによって層あたりの工程数を半減す物に見られる機能を抽出してそれを工学的に最適な形ることができた．実際に素子を試作して最大動作振幅で実現することを通じて工学の発展に寄与することを

15 µm，カットオフ周波数 10 Hz の標準的なローパス

指導原理としている．大きさ 1 cm 以下のマイクロロ

型の動作特性を得ることができ，新プロセスの有効性

ボットを多数環境に放出し，個々のロボットは近傍のが実証された．

ロボットと通信を行いながら，協調的に環境測定などの高度な機能を実現するという自律分散システムを目指している．1 cm 角サイズという小型なマイクロロ

集積化 MEMS による LSI プロービングシステム

ボットとして知られているものは，安宅（東大）らに

三田吉郎，保坂航太，Yu-Tang Chen（台湾 ITRI），

よるマイクロ繊毛（1992），Ebefords（KTH）らによ久保田雅則（杉山研）

るマイクロ尺取虫，三木（東大）らによるマイクロヘ

台湾 ITRI（電子工業技術研究院）との共同研究に

リコプターなどがあるが，電源供給用に電線が必要でより，初期情報処理 CMOS 回路が集積された，VLSIあるとか，ミリワット級のエネルギーを投入しなくて等の電子部品のテストに用いる「MEMS プローブカー

はならないとかいった問題のため完全自立というにはド」の研究を行っている．測定対象の一つとして，程遠かった．

ITRI において評価中の光電子デバイスを想定している．一年目である平成 24 年度は，研究室において基移動するための動力原理として，筆者らはエレクトロ

礎技術である MEMS プローブ部分のプロセス開発に

ウェッティング（EWOD）現象に注目している．む

注力し，プラズマエッチング装置によるいわゆる「ドきだしの絶縁電極に電荷を注入して表面エネルギーを

ライリリース」
法で安定的に作製できるようになった．

変調することで，表面の濡れ性を制御する，19 世紀

二年目以降に，ITRI から供給される実デバイスを用半ばから知られている原理で，2000 年代になってマいた測定実験を行う予定である．

れたものである．濡れ性制御に必要なエネルギーが1 µm/cm2 と非常に小さいため，世界初の自立移動マ

省電力・長寿命 MEMS メモリを目指すマイクロラッチ

イクロロボットの駆動原理として好都合であると考え機構設計と作製ている．2012 年度は上記水上ロボット実現のための三田吉郎，米田佳祐，久保田雅則（杉山研），

基礎技術を高度化し，三次元シャドウマスク法やシリ

ティクシェ三田アニエス（東大先端研）

コントレンチ内での EWOD 液滴移動法についての研データ保持時間 1000 年以上，データ書き込みエネ究を完成させ，博士（森下賢志）を 1 名輩出した．

ルギーピコジュールレベル，データ保持エネルギーゼ

157

5

研究報告

イクロ化学システムの液滴移動原理として再発見さ

5-3
第 章

既存研究の最大の課題である電力消費を抑えて自立

ロの低消費電力・長寿命メモリの研究を行っている．
このメモリの利用シナリオとして，蓄積するハザード
Smart BlocksII プロジェクト - 紫外線パターン可能なポ（放射線や化学物質等への総暴露量）の記憶を想定す

リイミドを用いたマイクロアクチュエータの研究る．
提案する多値メモリでは記憶のメカニズムとして，

三田吉郎，Julien Malapert（仏 FEMTO-ST），

バネに蓄えられた弾性エネルギーによる状態記憶を採安用する．これによって小さな電力での書き換えと，さ宅学（東大生研），藤田博之（東大生研）
仏 FEMTO-ST 研 究 所 と， 東 京 大 学 生 産 技 術 研 究らにデータ保持の安定性を確保することができる．プ

所集積化マイクロメカトロニクス研究室（LIMMS,

ロセス修行を 9 月 4 日から開始し，翌年 2 月までにシ

CNRS-IIS）と共同で，フランス国立研究機構（ANR）

リコン深掘りエッチングによるマイクロラッチ機構を

特定領域研究「Smart Blocks II」を受託している．同

一晩で作製できるスキルが身についた．作製したデバ

研究タスク実現のため，Julien Malaper t 氏が 2012 年

イスを公開装置である振動解析装置（MSA-500）で評

11 月までの 1 年間東京大学三田研究室に在籍し，熱駆価し，ラッチ部，記録部共に 25 ボルト以下の電圧で動型のマイクロアクチュエータの新しい製法と，駆動動作することを確認できた．

回路との集積に関する研究を行った．アクチュエータの形式として，東京大学藤田博之研究室で実績のある
熱駆動型繊毛アクチュエータを採用したが，このプロ

VDEC2013J.indb 157

13/07/24 11:51

60 mV/dec と極めて良好な特性をもつトンネル FET

高木・竹中研究室の動作に初めて成功した．

（http://www.mosfet.k.u-tokyo.ac.jp/）

Ge Metal-Oxide-Semiconductor（MOS）FET に関する

Si CMOS photonics に関する研究
高木信一，竹中研究高木信一，竹中忻

充，Rui Zhang，林

汝静，黄

博勤，

亢

充，キムヨンヒョン，ハンジェフン，健

高感度 Ge フォトディテクターの研究を進めてい宇飛
高性能 Ge MOSFET を実現するため研究を行ってる．プラズマ酸化を用いて Ge 表面を GeO2 によりパッいる．原子層堆積法（ALD）を用いて Ge 表面に Al2O3

シベーションすることで，MSM 型 Ge フォトディテ

膜を堆積後，ECR プラズマ酸化して Ge MOS 界面をクターの周辺リーク電流を 1 ケタ以上低減可能である

形成する研究を進めている．プラズマ酸化で良好なことを明らかにした．SiGe を利用した光変調器の研

Ge MOS 界面を形成したのち HfO2 を堆積することで，究も進めている．歪 SiGe を導波路コアとした横 PIN

良好な界面を維持したまま EOT を 0.98 nm にまでス

型光変調において，3 倍以上の性能向上が可能である

ケーリングすることに成功し，高性能 Ge nMOSFET

ことを数値計算により明らかにした．また，MOS 型と pMOSFET の実証にも成功した．また室温プラズマ

SiGe 光変調器を実現に向けた SiGe MOS 界面の研究も酸化により界面ラフネスを低減し，高電界移動度を進めている．プラズマ後窒化を用いることで，SiGe

改善することに成功した．酸化濃縮法を用いて Ge-on-

MOS 界面の界面準位が 1 桁程度低減することを明ら

Insulator（GOI）基板を作製する研究も進めている．

かにした．

GOI 形成後の過酸化により，薄膜 Ge チャネルの移動

5-3度が改善することを明らかにした．
III-V CMOS photonics に関する研究

第 章

158

5

高木信一，竹中
III-V 族化合物半導体 Metal-Oxide-Semiconductor

研究報告（MOS）FET に関する研究
高木信一，竹中充，田岡紀之，横山正史，

キムサンヒョン，張志宇充，Cheng Yongpeng，一宮佑希，

倉持美沙，高島成也
ウェハーボンディングにより Si 基板上に形成した
III-V-OI ウェハを用いた光電子集積回路に関する研究を進めている．III-V-OI 基板上に InGaAsP フォトニッ

高性能 III-V MOSFET を実現する研究を行っていクワイヤー導波路を用いた電流注入型光スイッチを作る．ウェハーボンディングで作製した InGaAs-OI 基

製することに初めて成功した．Si と比較して 10 倍程

板上に Ni-InGaAs 合金を用いたメタルソース／ドレイ

度少ない電流でスイッチを駆動できることを明らかに

ン InGaAs MOSFET を作製し，ゲート長 55nm におい

した．

ても良好な動作をすることを実証した．また GaSb においても Ni-GaSb 合金をメタルソースドレインとした
p-MOSFET の動作に初めて実証することに成功した．

Graphene CMOS photonics に関する研究
高木信一，竹中充，嘉陽田達也

グラフェンを用いた光デバイスの研究を進めていトンネル FET に関する研究
高木信一，竹中充，キムミンス，野口宗隆

る．グラフェンを用いた光変調器を実現するために，グラフェンゲートメタル MOS キャパシタの研究を進

省電力動作が可能なステープスロープトランジス

めた．C-V 特性を評価することで，グラフェンのフェタ と し て ト ン ネ ル FET の 研 究 を 進 め て い る． 横 型

ルミレベルが 0.5 eV 以上変調可能であることを明らか

InGaAs TFET において，SOG を用いた Zn 拡散によりにし，高性能光変調器が実現可能であることを明らか

接合を形成することで，サブスレショルドスロープがにした．

VDEC2013J.indb 158

13/07/24 11:51

5. 4

研究発表
Architecture with Single-Cycle Divider for On-Line

浅田・池田・名倉・飯塚研究室
研究論文
［1］

Clustering Algorithm, IEEE Trans. On Circuits

B.S. Devlin, M. Ikeda and K. Asada, Energy

and Systems I (Accepted)

Minimum Operation with Self Synchronous Gatelevel Autonomous Power Gating and Voltage
Scaling, IEICE Trans. on Electronics, Vol.E95-C,
No.4, pp.546-554, Apr. 2012.
［2］

［3］

［4］

［1］

Process Variation Of fset Technique by using

NMOS Process Variability Monitor Utilizing

Dual Voltage Supplies to Achieve Near-threshold

Shared Buffer Ring and Ring Oscillator, IEICE

Energy Ef ficient Operation,

Trans. on Electronics, Vol.E95-C, No.4, pp.627-634,

Symposium on Low-Power and High-Speed Chips

Apr. 2012.

(COOL Chips XV), Yokohama, Apr. 2012.

H . Ya b e a n d M . I k e d a ,3- D R a n g e M a p

Using Time-Multiplexing Structured Pattern,

Throughput Parallel Divider for Low-Power Signal

IEICE Trans. on Electronics, Vol.E95-C, No.4,

Processing, International Symposium on Low-

pp.635-642, Apr. 2012.

Power and High-Speed Chips (COOL Chips XV),

J. Kim, T. Nakura, H. Takata, K. Ishibashi, M.

Yokohama, Apr. 2012.

Ikeda and K. Asada, On-Chip Switched Parasitic

B.S. Devlin, M. Ikeda and K. Asada,

Noise Reduction, IEICE Trans. on Electronics,

in Sub-100 nm Processes, 18 th IEEE International

Vol.E95-C, No.4, pp.643-650, Apr. 2012.

Symposium on Asynchr onous Cir cuits and

T. Iizuka, S. Miura, R. Yamamoto, Y. Chiba, S.

Systems (ASYNC 2012), pp.150-157, May 2012.
M. Ikeda, T. Iizuka, S. Komatsu, M. Sasaki, T.

Digital Conver ter utilizing Dif ferential Pulse-

Nakura, and K. Asada,S h r i n k i n g B u f f e r R i n g i n 0.18 u m C M O S

Platfor m for On-line SoC Health Condition

Technology, IEICE Trans. on Electronics, Vol.

Monitoring,

E95-C, No.4, pp.661-667, Apr. 2012.

Microelectronics Education (EWME 2012),

K. Kodama, T. Iizuka, T. Nakura and K. Asada,Grenoble, May. 2012.
［5］

Intelligent-PAD2.0:

T. Yamaguchi, S. Komatsu, M. Abbas, K. Asada,
N.N. Mai-Khanh and J.S. Tandon, A CMOS Flash

Switching Scheme, IEICE Trans. on Electronics,

TDC with 0.84-1.3ps Resolution Using Standard

Vol.E95-C, No.12, pp.1857-1863, Dec. 2012.

Cells, IEEE Radio Frequency Integrated Circuits

S. Bushnaq, M. Ikeda and K. Asada, All-Digital

Symposium (RFIC 2012), pp.527-530, June 2012.
［6］

K. Asada, T. Nakura and T. Iizuka, Review

MHz Using 0.18 um CMOS, IEICE Electronics

and Future Prospects on Time-Domain Analog

Express, Vol.9, No.12, pp.1057-1061, Dec. 2012.

Approach, The second Solid-State Systems

S. Bushnaq, M. Ikeda and K. Asada,

Symposium 2012 (4S-2012), Aug. 2012.

All［7］[Invited]T. Nakura, On-Chip di/dt Detector

Demodulation and Burst-Er ror Cor rection,

and Autonomous di/dt Noise Control for PowerIEICE Trans. on Fundamentals of Electronics,

Supply, World Congress of Emerging Info Tech

Communications and Computer Sciences, Vol.E95-(WCEIT), pp.053, Aug. 2012.

T. - W. C h e n a n d M . I k e d a ,［8］5

E u r o p e a n Wo r k s h o p o nControlled Oscillator based on a Single-Period

A, No.12, pp.2234-2241, Dec. 2012.

VDEC2013J.indb 159

［4］

159

研究報告

Synchronous Circuits for Error Robust Operation

Digital Wireless Transceiver with Sub-Sampling

［9］

［3］

5-4
Self

Capacitors of Sleep Blocks for Resonant Supply

Tunable Power Amplifier Consuming 0.03 mW/［8］T.-W. Chen and M. Ikeda, Dual-Stage Hardware
Architecture of On-Line Clustering with High-Frequency Resolution Enhancement for Digitally-

［7］

［2］

Inter national

Acquisition System Based on CMOS Image Sensor

Kubo and K. Asada, 580fs-Resolution Time-to-［6］

B.S. Devlin, M. Ikeda and K. Asada, Gate-level

T. Iizuka and K. Asada, All-Digital PMOS and

第 章

［5］

国際会議

T. Nakura, Y. Mita, T. Iizuka and K. Asada,

Design and

7.5Vmax Arbitrar y Waveform Generator with

Implementation of Low-Power Hardware

65 n m S t a n d a r d C M O S u n d e r 1.2V S u p p l y

13/07/24 11:51

Voltage,

IEEE Custom Integrated Circuits

Conference (CICC 2012), Sep. 2012.

(SiRF 2013), WE2C-3, Jan. 2013.
［18］ R. Ikeno, T. Maruyama, T. Iizuka, S. Komatsu, M.

S. Bushnaq, M. Ikeda and K. Asada Range

Ikeda and K. Asada, High-throughput Electron

Extension of Inductive Coupling Communication

Beam Direct Writing of VIA Layers by Character

Using Multi-Stage Resonance, 12 International

Projection using Character Sets Based on One-

Symposium on Communications and Information

dimensional VIA Arrays with Area-efficient Stencil

Technologies (ISCIT 2012), pp.758-763, Oct. 2012.

Design, 18th Asia and South Pacific Design［10］ N.N. Mai-Khanh, T. Iizuka, M. Yamada, O.

Automation Conference (ASP-DAC 2013), pp.255-

［9］

th

Morita and K. Asada,

An Integrated High-

Precision Probe System for Near-Field Magnetic

260, Jan. 2013.
［19］ [ I n v i t e d ] M . I k e d a ,Sensors 2012, pp.2074-2077, Oct. 2012.

(ISSCC 2013), Scientific Imaging For um, Feb.

Tar get Voltage

2013.

Independent Capacitance Measurement Circuit［20］ T. Maruyama, H. Takita, H. Hoshino, M. Osawa,I m p l e m e n t e d b y 0.18 u m C M O S f o r P W M -Y. Kojima, M. Ito, T. Hino, R. Ikeno, T. Iizuka, S.

MEMS Control, IEEE International SoC Design

Komatsu, M. Ikeda, and K. Asada, Practical proof

Conference, (ISOCC 2012), pp.77-80, Nov. 2012.

of CP element-based design for 14 nm node and［12］ B.S. Devlin, M. Ikeda and K. Asada, A Self

beyond, SPIE Advanced Lithography, Vol.8680,

Synchronous FPGA with Leakage Control for

第 章

160

5

IEEE

Inter national Solid-State Circuits Conference［11］ K. Kodama and M. Ikeda,

5-4

Introduction,

Measurements on Cr yptographic LSIs, IEEE

p.75, Feb. 2013.

270mV Sub-threshold Operation, IEEE/ACM［21］ R. Ikeno, T. Maruyama, T. Iizuka, S. Komatsu,

Workshop on CAD for Multi-Synchronous and

M. Ikeda and K. Asada, A Structured Routing

Asynchronous Circuits and Systems (MSCAS

Architecture and its Design Methodology Suitable2012), Nov. 2012.

for High-throughput Electron Beam Direct Writing［13］ B.S. Devlin, H. Mori, S. Miyauchi, M. Ikeda andwith Character Projection, ACM International

研究報告

K. Asada, Performance and Side-channel Attack

Symposium on Physical Design(ISPD 2013）．

Analysis of a Self Synchronous Montgomer yMultiplier Processing Element for RSA in 40 nm
CMOS, Asian Solid-State Circuits Conference(A-SSCC 2012), pp.385-388, Nov. 2012.

国内研究会
［1］

K. Kodama, T. Iizuka, T. Nakura and K. Asada,［14］ M. Ishida, T. Nakura, T. Kikkawa, T. Kusaka, S.

Frequency Resolution Enhancement for Digitally-

Komatsu, and K. Asada, Power Integrity Control

Controlled Oscillator based on a Single-Periodof ATE for Emulating Power Supply Fluctuations

Switching Scheme, The Workshop about LSI andon Customer Environment, IEEE International

Systems 2012, Kokura, May 2012 (in Japanese）．

Test Conference (ITC 2012), Paper 7.3, Nov. 2012.

［2］

R. Ikeno, T. Maruyama, T. Iizuka, S. Komatsu, M.

［15］ T. Yamaguchi, K. Asada, K. Niitsu, M. Abbas,

Ikeda, and K. Asada, Interconnect Design and

S. Komatsu, H. Kobayashi and J.A. Moreira, A

Character Extraction Method for Throughput

New Procedure for Measuring High-Accuracy

Enhancement and Stencil Area Reduction of VIA

Probability Density Functions, 21 IEEE Asian

Layer Exposure for Electron Beam Direct Writing

Test Symposium (ATS 2012), pp.185-190, Nov.

with Character Projection Technique, IPSJ DA

2012.

Symposium 2012, Gifu, Aug. 2012 (in Japanese）．

st［16］ T. Nakura, T. Iizuka and K. Asada, Impact of All-

［3］

X. Hu and M. Ikeda, Evaluation of Background

Digital PLL on SoC Testing, 21st IEEE Asian Test

Light Suppression Characteristics and Range

Symposium (ATS 2012), pp.252-257, Nov. 2012.

Accuracy for Time-of-Flight Image Sensors,［17］ N.N. Mai-Khanh and K. Asada, A CMOS Fully

ITE Technical Group on Information Sensing

Integrated Antenna System Transceiver withTechnologies, Vol.36, No.38, IST2012-42, pp.5-8,

Beam-formability for Millimeter-Wave Active

Sep. 2012.

Imaging,

13th

Topical Meeting on Silicon

Monolithic Integrated Circuits in RF Systems

VDEC2013J.indb 160［4］

H. Yabe and M. Ikeda, A study on improving
modulated light detection performance in the pres-13/07/24 11:51

ence of background light, ITE Technical Groupon Information Sensing Technologies, Vol.36,
No.38, IST2012-43, pp.9-12, Sep. 2012.

他［1］

S. Saito, T. Nakura, T. Iizuka, M. Ikeda, and K.
Asada, Resonant Noise Reduction of DVS Using
Active Charge Sharing, STARC Symposium 2013,

国内大会
［1］

Student Poster Session, Jan. 2013 (in Japanese）．

S. Bushnaq, M. Ikeda and K. Asada, All-digital
tunable fully integrated power amplifier using
0.18 um CMOS, IEICE Society Conference, C-218, Sep. 2012.

［2］

［3］

S. Saito, T. Nakura, T. Iizuka and K. Asada,Charge Sharing of Dynamic Voltage Scaling,

Validation, IEICE Trans. on Fundamentals of

IEICE Society Conference, C-12-41, p.114, Sep.

Electronics, Communications and Computer2012 (in Japanese）．

Sciences, Vol.E95-A, No.12, pp.2309-2318, Dec.

K. Kodama and M. Ikeda,

0.18 um CMOS

Applications, Communications in Computer andJapanese）．

Information Science, Vol.303, pp.181-196, 2013.

5-4[Invited] M. Ikeda, System LSI Design and［1］

M. Fujita,

System-on-Chip (SoC) design

Obser vation of Ray Tracing in the Scintillator

Conference on Computing Communication andUtilizing Single Photon Avalanche Diode Arrays,

Networking Technologies 2012, Coimbatore,

IEICE General Conference 2013, C-1-18, Mar. 2013

India, July 2012.
［2］

M. Fujita, Development of High Per formance

N. Wang, T. Iizuka and K. Asada, Modeling ofand Flexible Computing Systems with

Chip Sur face Magnetic Field for Active Probe

Electronic Design Automation Algorithms,

Scanning System, IEICE General Conference

International Conference on Signal Processing,

2013, C-12-4, Mar. 2013 (in Japanese）．

Communications and Computing 2012, Hong

H. Yabe and M. Ikeda, Measurement of a Pulse

Kong, Aug. 2012.

Frequency Modulator for Cor relation Image［3］

A.M. Gharehbaghi and M. Fujita, Automatic

Sensor, IEICE General Conference 2013, C-12-5,

Rectification of Design Er r ors in Complex

Mar. 2013 (in Japanese）．

Processors with Programmable Hardware,

K. Kodama and M. Ikeda, Feedback Control

Proc. of IEEE International Conference on Field

proper to MEMS Actuator using Delta-Sigma

Programmable Technology 2012, pp.141-146, Aug.

Modulation, IEICE General Conference 2013,2012.

C-12-67, Mar. 2013 (in Japanese）．

［4］

M. Fujita, Simulation based analysis of cyber-[Invited] M. Ikeda, System LSI Design andphysical systems, Proc. of 15th Euromicro

VDEC Activities toward More Than Moore, The

Conference on Digital System Design (DSD),

60 JSAP Spring Meeting, 2013, 27p-G9-5, Mar.

pp.485-492, Sep. 2012.

th

2013.

［5］

5

研究報告

techniques, T utorial in Third Inter national

第 章

161

国際会議

T. Kubota, T. Nakura, T. Iizuka and K. Asada,(in Japanese）．

［9］

H. Tanida, M. R. Prasad, S. P. Rajan, and M. Fujita,

Society Conference, C-12-42, p.115, Sep. 2012 (in

2012.

［8］

［2］

Automated System Testing of Dynamic Web

Machines and Application Systems, 1H5-1, Oct.

［7］

2012.

IEICE

VDEC, IEEJ 29 th Symposium on Sensors, Micro-［6］

A.M. Gharehbaghi and M. Fujita, Transaction
Ordering in Network-on-Chips for Post-Siliconproper for MEMS integrated LSI,

［5］

［1］

Resonant Supply Noise Reduction Using Active

Pr ocess Capacitance Measur ement Cir cuit

［4］

藤田研究室
研究論文

S. Ono, T. Matsumoto, and M. Fujita, Automatic
Asser tion Extraction in Gate-Level Simulation
Using GPGPUs, Proc. of IEEE 30th International
Conference on Computer Design, pp.522-523, Oct.

VDEC2013J.indb 161

13/07/24 11:51

［6］

2012.

and Verification in Logic and Architectural

M. Bonato, G. Di Guglielmo, M. Fujita, F. Fummi,

Design, Tutorial in Design, Automation&Test in

and G. Pravadelli, Dynamic Proper ty Mining

Europe (DATE 13), March 2013.

for Embedded Software, Proc. of the eighth［16］ M. Fujita, ABV for SoC, Tutorial in Design,IEEE/ACM/IFIP Inter national Conference

Automation&Test in Europe (DATE 13), Marchon Hardware/Software Codesign and System

2013.

Synthesis, pp.187-196, Oct. 2012.
［7］

T. Matsumoto, S. Ono, and M. Fujita, An Efficient
Method to Localize and Correct Bugs in HighLevel Designs Using Counterexamples and

［8］

［9］

第 章

162

小野翔平，松本剛史，藤田昌宏， 潜在的な依存関係を利用した高位設計デバッグ支援手法， 電International Symposium on Ver y Large Scale

子 情 報 通 信 学 会 技 術 研 究 報 告，Vol.112, No.71,

Integration, pp.291-294, Oct. 2012.

VLD2012-4, pp.19-24, 2012 年 5 月．

B. Alizadeh and M. Fujita, A functional test gener-［2］

大島浩資，小野翔平，松本剛史，藤田昌宏， 誤ation technique for RTL datapaths, Proc. of 17th

差を有するシステムのシミュレーション結果にIEEE International High Level Design Validation

対する統計的解析とそのハードウェアによる高and Test Workshop, pp.64-70, Nov. 2012.

速化， 電子情報通信学会技術研究報告，Vol.112,

M. Fujita, Post-silicon verification and debugging

No.71, VLD2012-10, pp.55-60, 2012 年 5 月．
［3］

小野翔平，
松本剛史，
藤田昌宏 ゲート回路シミュof 17th IEEE International High Level Design

レーションにおける GPGPU を利用したアサー

Validation and Test Workshop, pp.100-107, Nov.

ション自動抽出， 第 25 回回路とシステムワーク

2012.

ショップ，pp.426-431, 2012 年 7 月．

［10］ A.M. Gharehbaghi and M. Fujita, Error Model

5［1］

Potential Dependence, Proc. of IEEE/IFIP 20thwith control FSM traces and patchable HW, Proc.

5-4

国内学会，研究会等［4］

谷田英生，福井啓，吉田浩章，藤田昌宏， FPGA

研究報告

Free Automatic Design Er ror Cor rection ofと GPGPU を利用した津波伝搬シミュレーション

Complex Processors Using Formal Methods,の高速化・高効率化， 情報処理学会研究報告，

Proc. of IEEE 21st Asia Test Symposium, pp.143-

Vol.2012-ARC-200, No.3, pp.1-8, 2012 年 4 月．

148, Nov. 2012.

［5］

谷田英生，Amir Masoud Gharehbaghi，藤田昌［11］ S. Jo, T. Matsumoto, and M. Fujita, SAT-based

宏， 形式的手法を用いたプロセッサ設計不具

automatic rectification and debugging of combina-

合の自動診断と修正， 情報処理学会研究報告，

tional circuits with LUT insertions, Proc. of IEEE

Vol.2012-ARC-202, No.21, pp.1-8, 2012 年 12 月．

21st Asia Test Symposium, pp.19-24, Nov. 2012.
［12］ P. Mishra, M. Fujita, V. Singh, N. Tamarapalli, S.
Kumar, and R. Mittal, Post-Silicon Validation,
Debug and Diagnosis, Tutorial in 2013 26th

紀要，その他［1］

藤田昌宏， 高位合成，低消費電力用デザインのInternational Conference on VLSI Design, Pune,

最適化，及び，等価検証における最近の傾向とIndia, Jan. 2013.

今後の方向，基調講演，
Calypto Tech Forum東京，
2012 年 4 月．

［13］ M. Fujita, Microprocessor verification/debugging in abstracted level and their application to［2］

M. Fujita, Er ror Tolerance and Engineering

post-silicon debugging, 4th IEEE International

Change with Par tially Programmable Circuits

Workshop on Reliability Aware System Design andand their SAT-Based Programming, In Dagstuhl

Test, Pune, India, Jan. 2013.

seminar (Seminar 12341）: Verifying Reliability,［14］ S. Jo, A.M. Gharehbaghi, T. Matsumoto, and M.
Fujita, Rectification of Advanced Microprocessors

Dagstuhl, Germany, Aug. 2012.
［3］

M. Fujita, Formal Analysis and Verification

without Changing Routing on FPGAs, Proc. ofof Multiple Programs Based on Dif ference

21st ACM/SIGDA International Symposium on

Identification, Verified Software Workshop andField-Programmable Gate Arrays, pp.279-279, Feb.

Summer School 2012, Shanghai, China, Aug. 2012.

2013.
［15］ M. Fujita, Towards the Unification of Synthesis

VDEC2013J.indb 162

13/07/24 11:51

Dec. 2012.

高宮研究室
研究論文
［1］

［8］

M. Takamiya, M. Nomura, H. Shinohara, and

P. -H. Chen, K. Ishida, K. Ikeuchi, X. Zhang, K.

T. S a k u r a i ,Honda, Y. Okuma, Y. Ryu, M. Takamiya, and T.

Variations in Sub-Threshold Logic Circuits at Low

Sakurai, "Star tup Techniques for 95 mV Step-

Temperature, IEEE Transactions on Circuits and

Up Conver ter by Capacitor Pass-On Scheme

Systems-II: Express Briefs, Vol.59, No.12, pp.918-

and Vth-Tuned Oscillator With Fixed Charge

921, Dec. 2012.

Programming," IEEE Jour nal of Solid-State

［2］

［9］

Large W ithin-Die Gate Delay

K. Mori, H. Lim, S. Iguchi, K. Ishida, M. Takamiya,

Circuits, Vol.47, No.5, pp.1252-1260, May. 2012.

and T. Sakurai,

X. Zhang, Y. Pu, K. Ishida, Y. Ryu, Y. Okuma,

W ireless Power Transmission Sheet W ith

P. -H. Chen, K. Watanabe, T. Sakurai, and M.

Staggered Repeater Coil Array (SRCA)， IEEE

Takamiya,

Antennas and Wireless Propagation Letters, Vol.

A 1-V-Input Switched-Capacitor

Positioning-Free Resonant

11, pp.1710-1713, Dec. 2012.

Voltage Conver ter with Voltage-Reference-Free［3］

R. Takahashi, H. Takata, T. Yasufuku, H. Fuketa,

Pulse-Density Modulation, IEEE Transactions［10］ K. Ishida, T. -C. Huang, K. Honda, Y. Shinozuka,

on Circuits and Systems-II: Express Briefs, Vol.59,

H. Fuketa, T. Yokota, U. Zschieschang, H. Klauk,

No.6, pp.361-365, Jun. 2012.

G. Tor tissier, T. Sekitani, H. Toshiyoshi, M.

L. Liu, T. Sakurai, and M. Takamiya, "A 315 MHz

Takamiya, T. Someya, and T. Sakurai, "Insole

Power-Gated Ultra Low Power Transceiver inPedometer With Piezoelectric Energy Harvester

40 nm CMOS for Wireless Sensor Network,"and 2 V Organic Circuits," IEEE Journal of Solid-

IEICE Transaction on Electronics, E95-C, No.6,

State Circuits, Vol.48, No.1, pp.255-264, Jan. 2013.

pp.1035-1041, June 2012.
N. Masunaga, K. Ishida, T. Sakurai, and M.
Takamiya, "EMI Camera LSI(EMcam) with［5］

Transaction on Electronics, E95-C, No.6, pp.1059-

Power T ransmission Board with Staggered

1066, June 2012.

Repeater Coil Ar ray (SRCA)," IEEE MTT-S

X. Zhang, K. Ishida, H. Fuketa, M. Takamiya, andInter national Micr owave Workshop Series

T. Sakurai, "On-Chip Measurement System foron Innovative Wireless Power Transmission:

Within-Die Delay Variation of Individual Standard

Technologies, Systems, and Applications (IMWS-

Cells in 65-nm CMOS," IEEE Transactions on

IWPT), Kyoto, pp.93-96, May 2012.
［2］

R. Takahashi, H. Takata, T. Yasufuku, H. Fuketa,

20, No.10, pp.1876-1880, Oct. 2012.

M. Takamiya, M. Nomura, H. Shinohara, and

P. -H. Chen, X. Zhang, K. Ishida, Y. Okuma, Y. Ryu,

T. S a k u r a i , " L a r g e W i t h i n - D i e G a t e D e l a y

M. Takamiya, and T. Sakurai, "An 80 mV Startup

Variations in Sub-Threshold Logic Circuits at Low

Dual-Mode Boost Converter by Charge-Pumped

Temperature," IEEE International Workshop on

Pulse Generator and Threshold Voltage Tuned

Design for Manufacturability and Yield (DFM&Y),

Oscillator With Hot Car rier Injection," IEEESan Francisco, USA, June 2012.
［3］

A. Saito, K. Honda, Y. Zheng, S. Iguchi, K.

pp.2554-2562, Nov. 2012.

Watanabe, T. Sakurai, and M. Takamiya, "An All

T. Yokota, T. Sekitani, T. Tokuhara, N. Take,

0.5 V, 1Mbps, 315 MHz OOK Transceiver withU. Zschieschang, H. Klauk, K. Takimiya, T. -C.

38-μW Car rier-Frequency-Free Inter mittent

Huang, M. Takamiya, T. Sakurai, and T. Someya,

Sampling Receiver and 52-μW Class-F Transmitter"Sheet-T ype Flexible Organic Active Matrix

in 40-nm CMOS," IEEE Symposium on VLSI

Amplifier System Using Pseudo-CMOS Circuits

Circuits, Hawaii, pp.38-39, June 2012.

With Floating-Gate Structure," IEEE Transactions
on Electron Devices, Vol.59, No.12, pp.3434-3441,

VDEC2013J.indb 163

H. Lim, K. Ishida, M. Takamiya, and T. Sakurai,"Positioning-Free Magnetically Resonant Wireless

Journal of Solid-State Circuits, Vol. 47, No.11,

［7］

5
［1］

EMI Noise Spectrum and Distribution," IEICE

Very Large Scale Integration (VLSI) Systems, Vol.

［6］

国際会議論文

［4］

研究報告

On-Chip Loop Antenna Matrix to Measur e

163

第 章

［4］

5-4

X. Zhang, P. -H. Chen, Y. Ryu, K. Ishida, Y. Okuma,
K. Watanabe, T. Sakurai, and M. Takamiya, "A

13/07/24 11:51

0.45-V Input On-Chip Gate Boosted (OGB) Buck［5］

Converter in 40-nm CMOS with More Than 90 ％［12］ S. Iguchi, A. Saito, K. Honda, Y. Zheng, K.

Efficiency in Load Range from 2 μW to 50 μW,"

Watanabe, T. Sakurai, and M. Takamiya, "315 MHz

IEEE Symposium on VLSI Circuits, Hawaii,

OOK Transceiver with 38-uW Receiver and 36-uW

pp.194-195, June 2012.

Transmitter in 40-nm CMOS," Asia-South PacificA. Saito, Y. Zheng, K. Watanabe, T. Sakurai, andDesign Automation Conference (ASP-DAC),

M. Takamiya, 0.35 V, 4.1 uW, 39 MHz Cr ystal

Yokohama, Japan, pp.93-94, Jan. 2013.

O s c i l l a t o r i n 40 n m C M O S ,

［6］

［7］

5-4
第 章

164

Inter national［13］ X. Zhang, P. -H. Chen, Y. Ryu, K. Ishida, Y. Okuma,

Symposium on Low Power Electronics and Design

K. Watanabe, T. Sakurai, and M. Takamiya, "A Low(ISLPED), Redondo Beach, USA, pp.333-338, Aug.

Voltage Buck DC-DC Converter Using On-Chip

2012.

Gate Boost Technique in 40 nm CMOS," Asia-

X. Zhang, Y. Pu, K. Ishida, Y. Ryu. Y. Okuma, P. -H.

South Pacific Design Automation Conference

Chen, K. Watanabe, Sakurai, and M. Takamiya,(ASP-DAC), Yokohama, Japan, pp.109-110, Jan.

L o w Vo l t a g e S w i t c h e d - C a p a c i t o r Vo l t a g e

2013.

Converter with Improved Light Load Efficiency,［14］ H. Fuketa, K. Yoshioka, Y. Shinozuka, K. Ishida,

3rd IEICE International Conference on Integrated

T. Yokota, N. Matsuhisa, Y. Inoue, M. Sekino,

Circuits and Devices in Vietnam (ICDV), Danang,

T. Sekitani, M. Takamiya, T. Someya, and T.

Vietnam, pp.46-51, Aug. 2012.

Sakurai, "1 um Thickness 64 Channel Sur face

H. Fuketa, R. Takahashi, M. Takamiya,

Electromyogram Measurement Sheet with 2 V

M . N o m u r a , H . S h i n o h a r a , a n d T. S a k u r a i ,Organic Transistors for Prosthetic Hand Control,"

Increase of Crosstalk Noise Due to Imbalanced

IEEE International Solid-State Circuits Conference

Threshold Voltage between NMOS and PMOS

(ISSCC), San Francisco, USA, pp.104-105, Feb.

in Sub-Threshold Logic Circuits," IEEE Custom

2013.

Integrated Circuits Conference (CICC), San Jose,

5

研究報告

［8］

(Invited)［15］ H. Fuketa, M. Nomura, M. Takamiya, and T.

USA, pp.1-4, Sep. 2012.

Sakurai, "Intermittent Resonant Clocking Enabling

S. Iguchi, A. Saito, K. Watanabe, T. Sakurai,

Power Reduction at Any Clock Frequency for

and M. Takamiya, "2.1 Times Increase of Drain

0.37 V, 980 kHz Near-Threshold Logic Circuits,"

Ef ficiency by Dual Supply Voltage Scheme inIEEE International Solid-State Circuits Conference

315MHz Class-F Power Amplifier at Output Power(ISSCC), San Francisco, USA, pp.436-437, Feb.
2013.

of -20dBm", 38th European Solid-State Circuits
Conference (ESSCIRC), Bordeaux, France, pp.345-［9］［16］ Y. Shinozuka, H. Fuketa, K. Ishida, F. Furuta, K.

348, Sep. 2012.

Osada, K. Takeda, M. Takamiya, and T. Sakurai,

M. Takamiya, K. Ishida, H. Fuketa, T. Sekitani, T.

"Reducing IR Drop in 3D Integration to Less Than

Someya, and T. Sakurai, "Printable and Flexible

1/4 Using Buck Conver ter on Top Die (BCT)Electronics with Organic Transistors," IEEE

Scheme," IEEE Inter national Symposium on

Inter national Conference on Computer-Aided

Quality Electronic Design (ISQED), Santa Clara,

Design (ICCAD), San Jose, USA, 7D-2, Nov. 2012.

USA, pp.210-215, March 2013.

(Invited)［17］ M. Takamiya, "Emerging Applications and Design［10］ M. Takamiya, "Extremely Low Power VLSI

Challenges of Organic Electronics," Tutorial Short

Circuits with Low Voltage Operation," IEEE/

Course in IEEE Inter national Conference on

ACM Workshop on Variability Modeling andMicroelectronic Test Structures (ICMTS), Osaka,

Characterization (VMC), San Jose, USA, Nov.

March 2013. (Invited)2012. (Invited)［11］ M. Takamiya, K. Ishida, K. Takemura, and T.
Sakurai, "3D Stacked Buck Converter with SrTiO3(STO) Capacitors on Silicon Interposer," IEEE

VDEC2013J.indb 164

シンポジウム・研究会・大会等発表［1］

石田光一，黄琮靖，本田健太郎，篠塚康大，更International Workshop on Power Supply on Chip

田裕司，横田知之，ツィーシャングウテ，クラー(PowerSoC), San Francisco, USA, 4-3, Nov. 2012.

クハーゲン，グレゴリートルティシエ，関谷毅，

13/07/24 11:51

［2］

［3］

［4］

高宮真，年吉洋，染谷隆夫，桜井貴康， 圧電フィ

報，ICD2012-119，pp.121-126，東京，2012 年 12 月．

ルムによるエネルギーハーベスティングと 2 V 有［11］ 篠塚康大，更田裕司，石田光一，高宮真，藤井機トランジスタ回路を搭載した靴の中敷き型万朋治，清水浩，小林和貴，佐藤敏郎，桜井貴康，歩計， 電子情報通信学会，信学技報，ICD2012-" インターポーザ上インダクタの高透磁率材導入

49, pp.99-104，札幌，2012 年 8 月．(Invited)

によるオンチップ Buck コンバータ回路の高効率

X. Zhang, P. -H. Chen, Y. Ryu, K. Ishida, Y. Okuma,

化の検討，" 電気学会，マグネティックス研究会，

K. Watanabe, T. Sakurai, and M. Takamiya,”

電気学会研究会資料，MAG-12-173，pp.25-29，大0.45-V Input Higher Than 90 ％ Efficiency Buck

阪，2012 年 12 月．

Converter with On-Chip Gate Boost, 電子情報通［12］ 高宮真，石田光一，張信，陳柏宏，大熊康介，

信学会，信学技報，ICD2012-51, pp.111-114，札幌，

安ミンヨン，劉良勝，渡辺和紀，桜井貴康，"uW

2012 年 8 月．

クラスの LSI 向け 80 mV 〜 0.5 V の低電圧入力電井口俊太，齋藤晶，本田健太郎，鄭雲飛，渡辺

源回路，" 電子情報通信学会，集積回路研究専門

和紀，桜井貴康，高宮真， 38 uW 間欠サンプリ

委員会，第 32 回シリコンアナログ RF 研究会，講

ング受信回路と 52 uW F 級送信回路を備えたオー

演番号 16，東京，2013 年 3 月．(Invited)

ル 0.5 V 動作 1 Mbps，315 MHz 帯無線トランシー［13］ 高宮真，齋藤晶，井口俊太，本田健太郎，鄭雲

バ， 電 子 情 報 通 信 学 会， 信 学 技 報，ICD2012-

飛，渡辺和紀，桜井貴康， センサネット向けサ

55，pp.133-138，札幌，2012 年 8 月．

ブ 50 uW, 0.5 V 動作 315 MHz 帯トランシーバ回

高宮真，" エネルギーハーベスティング向け電源

路， 電 子 情 報 通 信 学 会， 信 学 技 報，MW2012-

回路−80 mV入力の昇圧回路−，"エネルギーハー

177，pp.97-102，広島，2013 年 3 月．(Invited)

ベスティングコンソーシアム，第 3 回意見交換会， ［14］ 高宮真，"80 mV 入力昇圧回路と大面積・フレキ
京，2012 年 8 月．

通信学会総合大会，AT-1-6，岐阜，2013 年 3 月．

高宮真，" 低電圧化の限界に挑むロジック回路設［15］ 韓知躬，林䉧根，井口俊太，更田裕司，石田光一，

計技術，" JEITA半導体技術ロードマップ専門委員

桜井貴康，高宮真，" 磁気共鳴型無線電力伝送に会（STRJ) Working Group 6 Process Integration,

おける S21 のコイル間距離依存の容量変化による

Devices, and Structures (PIDS），定例会議，東京，

改善，"電子情報通信学会総合大会，
BCS-1-6，岐阜，2012 年 8 月．

2013 年 3 月．

安 ミ ン ヨ ン， 張 信， 陳 柏 宏， 劉 良 勝， 石 田 光
一，大熊康介，桜井貴康，高宮真， 局所ゲート
昇圧による入力電圧 0.6 V のバックコンバータの

［7］

［8］

［9］

M. Takamiya, T. Sekitani, K. Ishida, T. Someya,

C-12-28，富山，2012 年 9 月．

and T. Sakurai, "Large Area Electronics with

篠塚康大，石田光一，更田裕司，高宮真，桜井貴康，Organic T ransistors," in the book entitled,

インターポーザ上インダクタを用いた Buck コ"Applications of Organic and Printed Electronics",

ンバータにおけるフェライトによる高効率化，"

Editor: Eugenio Cantatore, Springer, pp.101-113,

電子情報通信学会ソサイエティ大会，C-12-40，

ISBN 978-1461431596, Oct. 2012.
［2］

5

M. Takamiya, K. Ishida, T Sekitani, T. Someya, and高宮真，池内克之，佐々木正人，桜井貴康， 3

T. Sakurai, "Organic Integrated Circuits for EMI

次元アジャイル積層システム向けチップ /PCB 貫Measurement," in the book entitled, "Stretchable

通通信技術， エレクトロニクス実装学会，2012

Electronics", Editor: Takao Someya, Wilery-VCH,

ワークショップ，No.20，修善寺，2012 年 10 月．

pp.431-448, ISBN 978-3527329786, Feb. 2013.

高宮真，篠原尋史，桜井貴康，" 低電圧動作限界に挑戦する極低消費電力 LSI 回路技術の最新動向，" 電子情報通信学会誌，95 巻，11 号，pp.974978，2012 年 11 月．

柴田・三田研究室
学会誌［10］ 井口俊太，齋藤晶，渡辺和紀，桜井貴康，高宮真， ［1］Julien Malapert, Satoshi Morishita, Manabu Ataka,

デュアル電源電圧方式による 315 MHz 帯無線送

Hiroyuki Fujita, Dominique Collard and Yoshio

信回路の高効率化， 電子情報通信学会，信学技Mita, Power Regulated Thermal Actuator based

VDEC2013J.indb 165

165

著書

効率向上，" 電子情報通信学会ソサイエティ大会， ［1］富山，2012 年 9 月．

5-4

研究報告

［6］

シブルな振動エネルギーハーベスタ，" 電子情報

第 章

［5］

「エネルギーハーベスティング用電源回路」，東13/07/24 11:51

［2］

［3］

on UV-Patterned Polyimides for Ciliar y Motion

Eds. Leszek Rutkowski, Marcin Korytkowski, Rafal

System ，IEEJ Transactions on Sensors andScherer, Ryszard Tadeusiewicz, Lotfi A. Zadeh,

Micromachines, Vol.133, No.3, pp.77-84 (2013.3)

Jacek M. Zurada (Springer, Heidelberg, 2012)

Ruihan Bao and Tadashi Shibata, A Hardware(Proceedings of the 11th International Conference

Friendly Algorithm for Action Recognition

on Ar tificial Intelligence and Soft Computing

Using Spatio-Temporal Motion-Field Patches ，(ICAISC 2012), Zakopane, Poland, April 29-May 3,

Neurocomputing (in print）．

2012) pp. 223-230.

Pushe Zhao, Hongbo Zhu, He Li, and Tadashi
Shibata，［4］

A Directional-Edge-Based Real-Motion-Feature-Extraction Image Processor

T ime Object Tracking System Employing

Employing Digital-Pixel-Sensor-Based Parallel

Multiple Candidate-Location Generation ，IEEE

Architecture ，in Proceedings of 2012 IEEE

Transactions on Circuits and Systems for Video

International Symposium on Circuits and Systems,

Technology (in print）．
［4］

Hongbo Zhu and Tadashi Shibata, A Real-Time

Zuoxun Hou, Yitao Ma, Hongbo Zhu, Nanning

pp. 1612-1615, May 20-23, 2012, Seoul, Korea.
［5］

Wenjun Xia and Tadashi Shibata, Self-Adaptive

Zheng and Tadashi Shibata, A Real-Time VLSI

Quasi-Gaussian Circuits for Analog On-Chip-

Recognition System With an On-Chip Adaptive

Trainable Multi-Class Classifiers, in Proceedings

K-Means Learning Algorithm Japanese Journal ofof 2012 IEEE International Symposium on Circuits

Applied Physics, 2012 (Accepted for publication)and Systems, pp. 2893-2896, May 20-23, 2012,
Seoul, Korea.

5-4

［1］

第 章

166

国際学会プロシーディング

5

研究報告
VDEC2013J.indb 166

Zhao, and Renyuan Zhang, A VLSI System for
Motion Perception and Action Recognition ，Action Recognition System Applying Fisher

in the Proceedings of the 2nd Solid-State

Discrimination Dictionar y Learning via Sparse

Systems Symposium (4S 2012), VLSIs&Related

Representation ，in Aritificial Intelligence and SoftTechnologies, pp. 23-29, Ho Chi Minh City,

Computing Part I, Eds. Leszek Rutkowski, Marcin

Vietnam, Aug. 22-24, 2012.
［7］

Tadashi Shibata, Renyuan Zhang, Steven P.

Lotfi A. Zadeh, Jacek M. Zurada (Springer,

Levitan, Dmitri E. Nikonov, and George I.

Heidelberg, 2012) (Pr oceedings of the 11th

Bourianof f, CMOS Suppor ting Circuitries forInternational Conference on Artificial Intelligence

Nano-Oscillator-Based Associative Memories ，and Soft Computing (ICAISC 2012), Zakopane,in the Proceedings of the 13th Inter national

Poland, April 29-May 3, 2012) pp. 468-476.

Workshop on Cellular Nanoscale Networks and their

Pushe Zhao, Renyuan Zhang, and Tadashi

Applications (CNNA 2012), Turin, Italy, August

Shibata, Real-time Object Tracking Algorithm

29-31, 2012.

Employing On-Line Support Vector Machine and［3］

Tadashi Shibata, Hongbo Zhu, Ruihan Bao, Pushe

Ruihan Bao and Tadashi Shibata, A Hierarchical

Korytkowski, Rafal Scherer, Ryszard Tadeusiewicz,

［2］

［6］

［8］

Tamas Roska, Andras Horvath, Attila Stubendek,

Multiple Candidate Regeneration ，in Aritificial

Fer nando Corinto, Gyorgy Csaba, Wolfgang

Intelligence and Soft Computing Part I, Eds. Leszek

Porod, Tadashi Shibata, and George Bourianoff,

Rutkowski, Marcin Kor ytkowski, Rafal Scherer,

An Associative Memor y with Oscillator y CNN

Ryszard Tadeusiewicz, Lotfi A. Zadeh, Jacek M.

Arrays Using Spin Torque Oscillator Cells and

Zurada (Springer, Heidelberg, 2012) (Proceedings

Spin-Wave Interactions Architecture and End-to-of the 11th International Conference on Artificial

End Simulator ，in the Proceedings of the 13thIntelligence and Soft Computing (ICAISC 2012),

International Workshop on Cellular Nanoscale

Zakopane, Poland, April 29-May 3, 2012) pp. 617-

Networks and their Applications (CNNA 2012),

625.

Turin, Italy, August 29-31, 2012.

Renyuan Zhang and Tadashi. Shibata, Real-Time［9］

Steven P. Levitan, Yan Fang, Denver H. Dash,

On-Line-Learning Support Vector Machine BasedT a d a s h i S h i b a t a , D m i t r i E . N i k o n o v, a n d

on A Fully-Parallel Analog VLSI Processor ，inGeorge I. Bourianoff, Non-Boolean Associative

Aritificial Intelligence and Soft Computing Part II,

Architectures Based on Nano-Oscillators ，in the

13/07/24 11:51

Proceedings of the 13th International Workshop on

on Circuits and Systems, May 19-23, 2013, Beijing,

Cellular Nanoscale Networks and their Applications

China.

(CNNA 2012), Turin, Italy, August 29-31, 2012.

［17］ Tran Nam Binh, Satoshi Morishita Masanori［10］ Renyuan Zhang and Tadashi Shibata, A VLSI

Kubota, and Yoshio Mita, A Stif fness-Defined

H ar d war e I mp lemen t at io n S t u d y of S VD D

Silicon Plane Bending Method to Realize Perfectly-

Algorithm Using Analog Gaussian-Cell Array for

Curved Surface Formation for Tunable Parabolic

on-Chip Learning ，in the Proceedings of the 13th

M i r r o r s ，2 0 1 2 I E E E O p t i c a l M E M S a n d

International Workshop on Cellular Nanoscale

Nanophotonics Conference, 6-9 August 2012, Banff,

Networks and their Applications (CNNA 2012),

Alberta, Canada

Turin, Italy, August 29-31, 2012.

［18］ Kota Hosaka, Satoshi Morishita, Isao Mori,［11］ Litian Sun and Tadashi Shibata, Unsuper vised

Masanori Kubota, and Yoshio Mita, An Integrated

Object Extraction by Contour Delineation and

CMOS-MEMS Probe having T wo-T ips per

Texture-Based Discrimination ，in Proceedings

Cantilever for Individual Contact Sensing andof 20th European Signal Processing Conference

Kelvin Measurement with Two Cantilevers ，25th(EUSIPCO 2012), pp. 1945-1949, Bucharest,

IEEE International Conference on Microelectronic

Romania, August 27-31, 2012.

Test Structures (ICMTS), 25-28 March, Osaka［12］ Z h e y e W a n g a n d T a d a s h i S h i b a t a ,A

University Nakanoshima Center, Japan, pp. 3-6

Programmable Dif ference-of-Gaussian(2013.03)

Analog CMOS Image sensor Operating in the
Subthreshold Regime ，in Extended Abstracts ofthe 2012 International Conference on Solid State
Devices and Materials, Kyoto, 2012, pp1115-1116.

チュートリアル講演［1］

5-4

Yoshio Mita W ireless-Driven Pond-Skating

Shibata, A Real-Time VLSI Recognition System

MEMS (Keynote Speech），CINTRA Workshop

With an On-Chip Adaptive K-Means Learning

on Next generation of self-power smar t sensors

Algorithm ，in Extended Abstracts of the 2012

for environmental monitoring ，19-20 March,

International Conference on Solid State Devices andSingapore (2013.03.19)．

Materials, Kyoto, 2012, pp148-149.
［14］ Pushe Zhao, Hongbo Zhu, Tadashi Shibata, A
Multiple-Candidate-Regeneration-Based Object
T racking System with Enhanced Lear ning［1］

森功，久保田雅則，三田吉郎，「環境にばらまく
センサネットワーク素子実現に関する一考察」，

accepted for publication in the Proceedings of 2013

マイクロマシン・センサシステム研究会，6 月

IEEE International Symposium on Circuits and11-12 日，京都，（2012 年 6 月）
［2］木原泰樹，久保田雅則，森下賢志，百瀬健，近藤［15］ Atsushi Shimada, Hongbo Zhu, and Tadashi

愛子，霜垣幸浩，三田吉郎，「ステルスダイシン

Shibata, A VLSI DBSCAN Processor Composed

グを利用した埋め込み式予約素子分離法」，マイ

as an Array of Micro Agents Having Self-Growing

クロマシン・センサシステム研究会，6 月 11-12 日，

Interconnects, accepted for publication in the京都，（2012 年 6 月）

Proceedings of 2013 IEEE International Symposium［3］

メサ分離型標準バルク CMOS 素子の絶縁耐圧評

China.

価」，マイクロマシン・センサシステム研究会，
6 月 11-12 日，京都，（2012 年 6 月）

［16］ Yitao Ma, Tadashi Shibata, and Tetsuo Endoh,

VDEC2013J.indb 167

平 川 淳， 森 下 賢 志， 三 田 吉 郎，「SOI 基 板 上 の

on Circuits and Systems, May 19-23, 2013, Beijing,

An MTJ-Based Nonvolatile Associative Memory

5

国内研究会

Capability by Nearest Neighbor Classifier ，Systems, May 19-23, 2013, Beijing, China.

167

研究報告

Microrobot as a Technology Driver for Integrated

第 章［13］ Zuoxun Hou, Yitao Ma, Hongbo Zhu, and Tadashi［4］

Isao Mori, Satoshi Morishita, Masanori Kubota,

Architecture W ith Intelligent Power-Saving

K e n t a r o h Wa t a n a b e a n d Yo s h i o M i t a ,A

Scheme for High-Speed Low-Power Recognition

Monolithically-Integrated, Batch Post-processed

Applications, accepted for publication in the17.8 V Silicon Solar Cell Array for Remote MEMS

Proceedings of 2013 IEEE International Symposium

Driving ，Japanese French Research, 16-17

13/07/24 11:51

［5］November, Tokyo, (2012.11）．

Lee, T. Hoshii, M. Takenaka and S. Takagi,

三田吉郎、Tixier-Mita Agnes「共に働く研究者」、

Controlling anion composition at Metal-Insulator-

電気学会全国大会公開シンポジウム 1-H4-3「男Semiconductor inter faces on III-V channels by

女 共 同 参 画 の 要 ら な く な る 日 」、 名 古 屋 大 学、

plasma processing , Jpn. J. Appl. Phys., volume 51,（2013.03.20)

Issue 6, pp.065701-065701-5 (2012）．
［8］

T. Hoshii, S. Lee, R. Suzuki, N. Taoka, M.
Yokoyama, H. Yamada, M. Hata, T. Yasuda,

著書

M. Takenaka and S. Takagi, Improvement in

Tadashi Shibata, A Human-Like［1］ （ 分 担 執 筆 ）Interface State Density of Al2O3/InGaAs Metal-

Cognitive Computer Based on a Psychologically

Oxide-Semiconductor Inter faces by InGaAs

Inspired VLSI Brain Model,

Sur face Nitridation , J. Appl. Phys., Vol.112,

Chapter 27 inTechnological Advancements in Biomedicine for
Healthcare Applications, edited by Jinglong Wu,

073702 (2012)［9］

IGI Global (2012).

R. Suzuki, N. Taoka, M. Yokoyama, S.-H. Kim,
T. Hoshii, T. Maeda, T. Yasuda, O. Ichikawa, N.
Fukuhara, M. Hata, M. Takenaka and S. Takagi,
Impact of atomic layer deposition temperature on

高木・竹中研究室
研究論文
［2］

5-4
第 章

168

5

［3］

［10］ Y. Ikku, M. Yokoyama, O. Ichikawa, M. Hata, M.

and S. Takagi, Dark current reduction of Ge

Takenaka and S. Takagi, Low-driving-current

photodetector by GeO2 surface passivation and

InGaAsP Photonic-wire Optical Switches using

gas-phase doping , Optics Exp., Vol.20, Issue 8,

III-V CMOS Photonics Platform , Optics Express,

pp.8718-8725 (2012)Vol.20, no.26 (2012) B357-B364

研究報告

S.-H. Kim, M. Yokoyama, N. Taoka, R. Nakane, T.

［11］ A. Wada, R. Zhang, S. Takagi and S. Samukawa,

Yasuda, O. Ichikawa, N. Fukuhara, M. Hata, M.

Formation of Thin Germanium Dioxide with aTakenaka and S. Takagi, Strained In0.53Ga0.47As

High-Quality Inter face Using a Direct Neutral

Metal-oxide-semiconductor Field-ef fect

Beam Oxidation Process , Jpn. J. Appl. Phys.,

Transistors with Epitaxy-based Biaxial Strain ,Vol.51 (2012)5603［6］［12］ R. Zhang, P.-C. Huang, J.-C. Lin, M. Takenaka

A. Wada, R. Zhang, S. Takagi and S. Samukawa,and S. Takagi, Atomic Layer-by-Layer Oxidation

High-Quality Germanium Dioxide Thin Filmsof Ge (100) and (111) Sur faces by Plasma Post

with Low Interface State Density Using a Direct

Oxidation of Al2O3/Ge Structures , Appl. Phys.

Process of Neutral Beam Oxidation , Appl. Phys.

Lett., Vol.102, 081603 (2013)

Lett., Vol.100, 213108 (2012)［5］

Phys., Vol.112, 084103 (2012)

M. Takenaka, K. Morii, M. Sugiyama, Y. NakanoAppl. Phys. Lett., Vol.100, 193510 (2012)［4］

HfO2/InGaAs MOS interface properties , J. Appl.

［13］ R. Zhang, P.-C. Huang, J.-C. Lin, N. Taoka, M.

M. Yokoyama, S.-H. Kim, R. Zhang, N. Taoka, Y.

Takenaka and S. Takagi, High Mobility Ge p-and

Urabe, T. Maeda, H. Takagi, T. Yasuda, H. Yamada,n-MOSFETs with 0.7 nm Ultrathin EOT using

O. Ichikawa, N. Fukuhara, M. Hata, M. Sugiyama,

HfO2/Al2O3/GeOx/Ge Gate Stacks FabricatedY. Nakano, M. Takenaka and S. Takagi, III-V/

by Plasma Post Oxidation , IEEE Trans. Electron

Ge high mobility channel integration of InGaAs

Devices, Vol.60, no.3, (2013) pp.927-934

nMOSFETs and Ge pMOSFETs with self-align［14］ M. Takenaka, M. Yokoyama, M. Sugiyama,Ni-based metal S/D , Appl. Phys. Exp., Vol.5,

Y. Nakano and S. Takagi, InGaAsP Grating

No.7, 076501 (2012)

Couplers Using Complementar y-Metal-Oxide-

C．B. Zota, S.-H. Kim, M. Yokoyama, M. Takenaka

Semiconductor-Compatible III-V-On-Insulator on

and S. Takagi, Characterization of Ni-GaSb alloys

Si , Appl. Phys. Exp. 6 (2013) 042501

formed by direct reaction of Ni and GaSb , Appl.
Phys. Exp., Vol.5, 071201 (2012)［7］

W. Jevasuwan, Y. Urabe, T. Maeda, N. Miyata,
T. Yasuda, A. Ohtake, H. Yamada, M. Hata, S.-H.

VDEC2013J.indb 168

国際会議論文［1］

Y. Ikku, M. Yokoyama, O. Ichikawa, M. Hata,

13/07/24 11:51

p.126-128

M. Takenaka and S. Takagi, Propagation-Loss
Reduction in InGaAsP Photonic-wire Waveguides

［2］

［3］

［4］

M. Takenaka and S. Takagi,

European Conference on Integrated Optics andcurrent InGaAsP Photonic-wire Optical Switches

technical exhibitions (ECIO 2012), April 18-20

using III-V CMOS Photonics Platform , 37th

(2012)

European Conference and Exhibition on Optical

S.-H. Shin, N. Taoka, M. Takenaka, and S. Takagi,

Communication (ECOC) (2012), Tu.4.E.5

Experimental Characterization of MOS Interface［10］ M. Yokoyama, O. Ichikawa, H. Yamada, N.

Charges using Sur face Potential Fluctuation in

Fukuhara, M. Hata, M. Sugiyama, Y. Nakano,

Conductance Measurement , 8th International

M. Takenaka and S. Takagi, Sulfur cleaning

Nanotechnology Conference on Communications,for (100), (111)A, and (111)B InGaAs sur faces

and Cooperation (INC8), Poster Session (Japan

with In content of 0.70 and their Al2O3/InGaAs

Nano Day/ INC 8), May 8-11, 2012, AIST Tsukuba

MOS inter face proper ties , 24th International

Central, Tsukuba, Ibaraki, Japan

Conference on Indium Phosphide and Related

R. Zhang, P. C. Huang, N. Taoka, M. Takenaka

Materials (IPRM) (2012) Tu-3E.5

and S. Takagi, High Mobility Ge pMOSFETs［11］ A. Wada, R. Zhang, S. Takagi, and S. Samukawa,with 0.7 nm Ultrathin EOT using HfO2/Al2O3/

Formation of Thin Germanium Dioxide Film with

GeOx/Ge Gate Stacks Fabricated by Plasma Posta High-Quality Interface Using a Direct Neutral

Oxidation , VLSI symp. (2012) p.161-162

Beam Oxidation Process , 42nd Solid-State Device

S. H. Kim, M. Yokoyama, N. Taoka, R. Nakane, T.

Research Conference (ESSDERC) (2012), Session

Yasuda, O. Ichikawa, N. Fukuhara, M. Hata, M.

A2L-F, Paper 3096 (2012.9.18）．
［12］ S.-H. Shin, N. Taoka, M. Takenaka and S. Takagi,

Extremely-thin Body InxGa1-xAs-On-Insulator

Quantitative Analysis of Sur face Potential

MOSFETs on a Si substrate with Ni-InGaAs metal

Fluctuation at MOS interfaces Using Conductance

S/D and MOS Inter face Buf fer Engineering ,Method , SSDM (2012), p.831-832［8］

VDEC2013J.indb 169［13］ S.-H. Jeon, N. Taoka, H. Matsumoto, K. Nakano,

C. B. Zota, S. H. Kim, Y. Asakura, M. Takenaka

S. Koyama, H. Kakibayasi, K. Araki, M. Miyashita,

and S. Takagi, Self-aligned metal S/D GaSb

K. Izunome, M. Takenaka and S. Takagi, Impacts

p-MOSFETs using Ni-GaSb alloys , 70th Deviceof Sur face Roughness Reduction in (110) Si

R e s e a r c h C o n f e r e n c e ( D R C ) , J u n e 18-20,

Substrates by High Temperature Annealing on

Pennsylvenia State University, University Park, PA,

Electron Mobility in n-MOSFETs on (110) Si ,USA, P. 71-72 (2012)

SSDM (2012), p.813-814

M. Takenaka and S. Takagi, III-V/Ge integration［14］ S. Takagi, S,-H, Kim, R. Zhang, M. Yokoyama, N.

on Si platform for electronic-photonic integrated

Taoka and M. Takenaka, III-V/Ge Channel MOS

circuits , Asia-Pacific Workshop on Fundamentals

Transistor Technologies for Advanced CMOS

and Applications of Advanced Semiconductor(invited）, SSDM (2012) p.793-794

5-4
169

5

研究報告

Takenaka and S. Takagi, Sub-60 nm deeply scaled

Devices (AWAD), June 27–29 (2012), Okinawa,［7］

Low-driving-

第 章

［6］

Y. Ikku, M. Yokoyama, O. Ichikawa, M. Hata,

by InP and Al2O3 Passivation Layers , 16th

VLSI symp. (2012) p.177-178
［5］

［9］

［15］ S. Takagi, MOS interface properties of high k/

Japan

III-V gate stacks and the impact on device per-J. H. Han, R. Zhang, T. Osada, M. Hata, M.

formance , 9th Inter national Symposium on

Takenaka and S. Takagi, Improvement of SiGe

Advanced Gate Stack Technology (2012), Saratoga

MOS inter faces by plasma post-nitridation for

Springs, NY, October 3 – 4 (2012)

SiGe high-k MOS optical modulators , IEEE 9th［16］ R. Zhang, P.-C. Huang, M. Takenaka and S.

International Conference on Group IV Photonics

Takagi, Evidence of layer-by-layer oxidation(GFP) (2012), p.144-146

of Ge sur faces by plasma oxidation throughY.-H. Kim, M. Takenaka and S. Takagi, Numerical

A l2O3 , S y m p o s i u m o n 5t h I n t e r n a t i o n a lanalysis of strained SiGe-based carrier-injection

SiGe, Ge,&Related Compounds: Materials,

optical modulators , IEEE 9th Inter national

Processing, and Devices, Symposium E of theConference on Group IV Photonics (GFP) (2012),

222nd Electrochemical Society (ECS) Meeting,

13/07/24 11:51

Honolulu, Hawaii, USA, 07-12 October (2012)，

Takenaka, and S. Takagi, Roles of inter facial

ECS Trans., 50 (9), 699-706 (2012)

Ga and Sb oxides on GaSb MOS interface prop-［17］ A. Wada, R. Zhang, S. Takagi, and S. Samukawa,
Formation of 1.7-nm-thick-EOT Germanium

Specialists Conference (SISC) (2012) 7.6.

Dioxide Film with a High-Quality Inter face［23］ J. H. Han, R. Zhang, T. Osada, M. Hata, M.

Using a Direct Neutral Beam Oxidation

Takenaka, and S. Takagi, Improvement of Al2O3/

Pr ocess , Symposium on 5th Inter national

Si0.75Ge0.25 MOS inter face by plasma post-

SiGe, Ge,&Related Compounds: Materials,

nitridation , 43rd IEEE Semiconductor Interface

Processing, and Devices, Symposium E of theSpecialists Conference (SISC) (2012) 7.3.

222nd Electrochemical Society (ECS) Meeting,［24］ S. Takagi, R. Zhang, S.-H Kim, N. Taoka, M.

Honolulu, Hawaii, USA, 07-12 October (2012), ECS

Yokoyama, J.-K. Suh, R. Suzuki, Y. Asakura, C.

Trans., 50 (9), 1085-1090 (2012)

Zota and M. Takenaka, MOS inter face and［18］ S. Takagi, R. Zhang, R. Suzuki N. Taoka, M.

channel engineering for high-mobility Ge/III-V

Yokoyama, and M. Takenaka, MOS interface con-

CMOS , International Electron Devices Meeting

trol of high mobility channel materials for realizing(IEDM) (2012) pp.505-508

5-4
第 章

170

er ties , 43rd IEEE Semiconductor Inter faceultrathin EOT gate stacks (invited）, Symposium［25］ R. Zhang, P.-C. Huang, J.-C. Lin, M. Takenaka andon High Dielectric Constant and Other Dielectric

S. Takagi, Physical Mechanism Determining Ge

Materials for Nanoelectronics and Photonics 10,

p-and n-MOSFETs Mobility in High Ns Region andSymposium E4 of the 222nd Electrochemical

Mobility Improvement by Atomically Flat GeOx/

Society (ECS) Meeting, Honolulu, Hawaii, USA,Ge Inter faces , International Electron Devices

07-12 October (2012), ECS Trans., 50 (4), 107-122

Meeting (IEDM) (2012) pp.371-374(2012)［26］ S. Takagi, R. Zhang, R. Suzuki, N. Taoka, M.

［19］ J. H. Han, R. Zhang, T. Osada, M. Hata, M.

Yokoyama and M. Takenaka, MOS inter face

Takenaka, and and and and S. Takagi, Plasma

control of high mobility channel materials forpost-nitridation toward SiGe high-k MOS opticaladvanced CMOS applications , 3rd Molecular

modulators , submitted to the 2nd International

Materials Meeting (M3), Singapor e, 14 -16

Symposium on Photonics and Electronics

January (2013)

5

研究報告

Convergence -Advanced Nanophotonics and［27］ R. Zhang, J.-C. Lin, M. Takenaka and S. Takagi,

Silicon Device Systems-（ISPEC2012), Tokyo,

Ge Oxide Growth by Plasma Oxidation of Ge sub-Japan on 3-5 December, (2012)

strates through Al2O3 Layers , 5th International［20］ Y. - H . K i m , M . T a k e n a k a , a n d S . T a k a g i ,Symposium on Advanced Plasma Science andSimulation of Si/SiGe/Si double heterostructure

its Applications for Nitrides and Nanomaterials

based carrier-injection modulator , submitted to(ISPlasma2013), Jun. 28th –Feb. 1st, 2013, Nagoya

the 2nd International Symposium on Photonics

University, Nagoya

and Electronics Convergence -Advanced［28］ S. Takagi, III-V channel MOSFET Technology ,S3. Device Technology, SEMICON Korea (2013)

Nanophotonics and Silicon Device Systems（ISPEC2012), Tokyo, Japan on 3-5 December,［29］ S. Takagi, R. Zhang, and M. Takenaka, High
Mobility Ge MOSFETs using 0.7 nm EOT HfO2/(2012)［21］ Y. Ikku, M. Yokoyama, O. Ichikawa, M. Hata, M.

Al2O3/GeOx/Ge Gate Stacks , 6th International

Takenaka and S. Takagi, InGaAsP Photonic-

WorkShop on New Group IV Semiconductor

wire Mach-Zehnder Inter ferometer Switches

Nanoelectronics and JSPS Core-to-Core Program

Fabricated on III-V CMOS Photonics Platform ,Joint Seminar, Atomically Controlled Processing

submitted to the 2nd International Symposium

for Ultralarge Scale Integration , Feb. 22-23, 2013,

on Photonics and Electronics Convergence

Tohoku University, Sendai-Advanced Nanophotonics and Silicon Device
Systems-（ISPEC2012), Tokyo, Japan on 3-5
December, (2012)［22］ M. Yokoyama, Y. Asakura, H. Yokoyama, M.

VDEC2013J.indb 170

著書［1］

高木信一，田岡紀之，鈴木麗菜，横山正史，金相賢，

13/07/24 11:51

［2］竹中充，「InGaAs MOS ゲートスタック形成と界

木信一， MOS 型光変調器の実現に向けた SiGe

面特性」，表面科学会誌，Vol.33, No.11, pp.628-

MOS 界面の改善に関する研究 ，秋季応用物理学

633, 2012.

会

高木信一，竹中充，「高移動度チャネルトラン
ジスタ技術の最新動向」，電子情報通信学会誌，
Vol.95, No.11, pp.969-973, 2012.

［3］

［9］

横山正史，横山春喜，竹中充，高木信一， GaSb
基板表面の自然酸化膜除去 ，秋季応用物理学会［10］ Rui Zhang, J. C. Lin, P. C. Huang, N. Taoka, M.

高木信一，趙毅，竹中充，松本弘昭，佐藤岳志，Takenaka and S. Takagi, High Mobility Ge

小山晋，「TEM を用いた Si MOS 界面ラフネスに

pMOSFETs with 0.7 nm Ultrathin EOT using

与えるひずみの効果の解析」，Hitachi Scientific

HfO2/Al2O3/GeOx/Ge Gate Stacks ，秋季応用

Instr ument News, Vol.55, No.1, pp.4643-4646,

物理学会

2012.

［11］ 一宮佑希，横山正史，市川磨，秦雅彦，竹中充，
高木信一， InP と Al2O3 パッシベーションによシンポジウム・研究会・大会等発表［1］

る InGaAsP 細線導波路の損失改善 ，秋季応用物
理学会

金相賢，横山正史，中根了昌，安田哲二，市川磨， ［12］ 野 口 宗 隆， 竹 中 充， 高 木 信 一， 薄 膜 ボ デ ィ
福原昇，秦雅彦，竹中充，高木信一， Ni-InGaAs

InGaAs–OI TFET におけるサブスレショルド特性

メタル S/D 及び MOS 界面バッファ層を持つ極薄の改善手法の検討 ，秋季応用物理学会

膜 InxGa1-xAs-OI MOSFETs の短チャネル特性 ， ［13］ 張睿，黄博勤，林汝静，竹中充，高木信一， Ge
151 回研究集会，「VLSI シンポジウム特集（先端構の解析と原子層平坦 GeOx/Ge 界面による移動

CMOSデバイス・プロセス技術）」，
2012年8月3日，度の向上 ，応用物理学会シリコンテクノロジー

産業技術総合研究所

臨海副都心センター，p.1-4

分科会第 154 回研究集会 / 電子情報通信学会シ

高木信一，竹中充， 高移動度チャネル CMOS デ

リコン材料・デバイス研究会 1 月研究会「先端バイス ，応用物理学会シリコンテクノロジー分

CMOS デバイス・プロセス技術（IEDM 特集）」，

科会第 152 回研究集会，「最先端シリコンナノエ

2013 年 1 月 30 日（水），機械振興会館

レクトロニクスの動向と今後の展開」，2012 年 9［14］ 一宮佑希，横山正史，市川磨，秦雅彦，竹中充，

月 4 日，産業技術総合研究所ネットワーク会議室，

高木信一， III-V CMOS フォトニクスを用いた

p.54-60

InGaAsP 細線導波路光スイッチ ，2013 年度電子和田章良，张睿，高木信一，寒川誠二， 低温・情報通信学会総合大会，3 月 19-22 日，C-3 光エレ

超低損傷中性粒子ビーム酸化を用いた高品質

クトロニクス・招待講演

GeO2/Ge 界面の形成 ，秋季応用物理学会
［4］

［5］

［6］

高木信一， III-V CMOS フォトニクスプラット

哲二，市川磨，福原昇，秦雅彦，竹中充，高木

フォームとオンチップ光配線への展開 ，2013 年

信一， Ni-InGaAs メタル S/D 及び MOS 界面バッ

度電子情報通信学会総合大会，3 月 19-22 日，C-3

ファ層を持つ極薄膜 InxGa1-xAs-OI MOSFETs の光エレクトロニクス・招待講演

［7］

［8］

GaSb MOS 界面特性に与える GaSb 酸化物の影

市川磨，福原昇，秦雅彦，竹中充，高木信一， 次

響 ，春季応用物理学会

世代高性能 InxGa1-xAs-OI MOSFET の実現に向［17］ R. Zhang, J. C. Lin, P. C. Huang, N. Taoka, M.

けたチャネルエンジニアリング ，秋季応用物理

Takenaka and S. Takagi, High Mobility Ge

学会

CMOS devices with 0.7 nm Ultrathin EOT using

金栄現，竹中充，高木信一， 歪 SiGe を利用した

HfO2/Al2O3/GeOx/Ge Gate Stacks Fabricated by

キャリア注入型光変調器のTCADシミュレーショ

Plasma Post Oxidation ，春季応用物理学会

VDEC2013J.indb 171［18］ R. Zhang, N. Taoka, P.-C. Huang, M. Takenaka and横山春喜，川村宗範，星拓也，杉山弘樹，竹中充，

S. Takagi, Improvement of High Ns Mobility of

高木信一， MOCVD 法により成長した GaSb 結

Ge MOSFETs by Reducing GeOx/Ge Interface

晶表面の平坦化 ，秋季応用物理学会

Roughness ，春季応用物理学会

韓在勲，張睿，長田剛規，秦雅彦，竹中充，高5［16］ 横山正史，朝倉佑吏，横山春喜，竹中充，高木信一，

金相賢，横山正史，田岡紀之，中根了昌，安田哲二，ン ，秋季応用物理学会

171［15］ 竹中充，一宮佑希，横山正史，市川磨，秦雅彦，

金相賢，横山正史，田岡紀之，中根了昌，安田短チャネル特性 ，秋季応用物理学会

5-4

研究報告

［3］

p-and n-MOSFET の高電界領域での移動度劣化機

第 章

［2］

応用物理学会シリコンテクノロジー分科会第［19］ R. Zhang, N. Taoka, P.-C. Huang, M. Takenaka and13/07/24 11:51

S. Takagi, Mobility Degradation of Ge MOSFETs

薄膜 InxGa1-xAs-OI MOSFET の電子移動度に与in High Ns Region due to Interface States inside

える膜厚揺らぎ散乱の影響 ，春季応用物理学会

Conduction and Valence Bands of Ge ，春季応用［25］ 韓在勲，張睿，長田剛規，秦雅彦，竹中充，高木信一， プラズマ後窒化 SiGe MOS 界面の特性

物理学会［20］ J. Kang, R. Zhang, M. Takenaka, and S. Takagi,

評価 ，春季応用物理学会

Dark Current Suppression for Ni/Ge Schottky［26］ 一宮佑希，横山正史，市川磨，秦雅彦，竹中充，Junction by Plasma Post-Oxidation Passivation ，

高木信一， III-V CMOS フォトニクスを用いた低春季応用物理学会

電流駆動光スイッチ ，春季応用物理学会［21］ 忻宇飛，金栄現，张睿，長田剛規，秦雅彦，横［27］ 和田章良，中山大樹，张睿，高木信一，寒川誠

山正史，竹中充，高木信一， 酸化濃縮法 Ge-On-

二， 低温・超低損傷中性粒子ビーム酸化を用い

Insulator 層の薄膜化が MOS 界面正孔移動度に与た Al2O3/GeOx/Ge 構造の形成 ，春季応用物理

える効果 ，春季応用物理学会

学会［22］ 金栄現，長田剛規，秦雅彦，竹中充，高木信一， ［28］ 野口宗隆，金相賢，横山正史，市川磨，長田剛規，
歪 SiGe 光変調器に向けの Si/SiGe/Si コア光導波

秦雅彦，竹中充， 高木信一スピンオングラス法

路の作製と評価 ，春季応用物理学会

による Zn 拡散を用いたプレーナ型 InGaAs TFET

［23］ 高木信一，竹中充， 微細 MOSFET の将来動向 ，
春季応用物理学会シンポジウム・半導体モデリ
ング・シミュレーションの現状と将来展望

招待講演［24］ 金相賢，横山正史，田岡紀之，中根了昌，長田剛規，

5-4の動作実証 ，春季応用物理学会［29］ 張志宇，横山正史，金相賢，市川磨，長田剛規，
秦雅彦，竹中充，高木信一， InGaAs MOS ゲー
トスタック電気特性に与えるメタルゲート電極の影響 ，春季応用物理学会

市川磨，福原昇，秦雅彦，竹中充，高木信一， 極

第 章

172

5

研究報告
VDEC2013J.indb 172

13/07/24 11:51

5. 5

特許，受賞等

浅田・池田・名倉・飯塚研究室
受賞
［1］

［3］

[3] 更田裕司，桜井貴康，高宮真，染谷隆夫，関谷毅，
信号検出装置，信号検出方法，および信号検出装置の製造方法， 特願 2013-028289, 2013 年 2 月
15 日出願．

電気電子情報学術振興財団原島博学術奨励賞，
矢部紘貴，2012 年 6 月 15 日

［2］

B.S. Devlin, H. Mori, S. Miyauchi, M. Ikeda, andK. Asada, A-SSCC 2012 Student Design Contest,
Best Design Award, Performance and Sidechannel Attack Analysis of a Self Synchronous

柴田・三田研究室
受賞［1］

和田真、柴田直 「対数極座標変換を用いたハーMontgomery Multiplier Processing Element for

ドウェアフレンドリーな物体認識アルゴリズ

RSA in 40 nm CMOS, 19 Nov. 2012.

ム」、電子情報通信学会 2012 年度研究会優秀若手

th

講演賞、2013.5.15

藤田研究室
受賞
［1］

谷田英生， FPGA と GPGPU を利用した津波伝搬シミュレーションの高速化・効率化， 情報処理［1］

山崎貞一賞，高木信一， Si MOSFET のチャネル

学会第 192 回計算機アーキテクチャ研究会若手奨

内キャリア輸送特性の解明と高移動度化への先励賞，2012 年 12 月．

駆的貢献 ，2012 年

松本剛史， 反例と設計分割に基づく高位設計に［2］

The Best Paper Award， 高 木 信 一， MOS
Inter face Control Technologies for III-V/Ge会平成 24 年度山下記念研究賞，2013 年 3 月．

Channel MOSFETs ，The ELECTROCHEMICALSOCIETY -Symposium on High Dielectric
Constant and Other Dielectric Materials for

高宮研究室
特許
［1］
［2］

Nanoelectronics IX，2012 年［3］

更田裕司，高宮真，桜井貴康， 信号伝送回路，

SangHoon Shin, Experimental Characterizationof MOS Inter face Charges using Potential[2] 井口俊太，高宮Fluctuation in Conductance Measurement , 2012

送信機， 特願 2012-200045, 2012 年 9 月 12 日出願．

VDEC2013J.indb 173

5

The INC8 Japan Nano Day Best Poster Award，

特願 2012-198259, 2012 年 9 月 10 日出願．
真，桜井貴康， 増幅器及び

173

研究報告

対する効率的な設計修正支援手法， 情報処理学

5-5
第 章

［2］

高木・竹中研究室
特許，受賞等一覧

年

13/07/24 11:51

Appendix
A.

Publication list

1. 研究論文
［1］

［2］

［3］

A-A
174

［4］

Appendix
［5］

［6］

［7］

［8］

VDEC2013J.indb 174［9］

H. Yabe, M. Ikeda "3-D Range Map Acquisition
System Based on CMOS Image Sensor Using

香 田， 堀 尾， 合 原，" β-expansion attractors

Time-Multiplexing Structured Pattern," IEICE

observed in A/D converters "，AIP Chaos, vol.22,

Trans. on Electronics, Vol. E95-C, No.4, pp.635-

issue 4, 2012 年 12 月

642，Apr. 2012.

籔内，小林，"NBTI-Induced Delay Degradation［10］ K. Yamaguchi, Y. Kora, and H. Ando, "Delay

Analysis of FPGA Routing Str uctures "，vol.5,

Evaluation of Issue Queue in Superscalar

pp.143-149, IPSJ Transactions on System LSI

Processors with Banking Tag RAM and Correct

Design Methodology(2012)

Critical Path Identification," IEICE Transactions

S. Bushnaq, M. Ikeda, K. Asada "All-Digitalon Information and Systems, Vol.E95-D, No.9,

Wireless Transceiver with Sub-Sampling

pp.2235-2246, September 2012.

Demodulation and Burst-Er ror Cor rection,"［11］ H. Hatano, "A CMOS SRAM Test Cell Design

IEICE Trans. on Fundamentals of Electronics,

Using Selectively Metal-Covered Transistors forCommunications and Computer Sciences Vol.

a Laser Ir radiation Failure Analysis "，IEICE

E95-A No.12 pp.2234-2241 Dec. 2012.

TRANS. ELECTRON., Vol. E95-C, NO. 11, pp.1827-

K a z u t o s h i K o d a m a , Te t s u y a I i z u k a , To r u

1829, 2012.

Nakura, Kunihiro Asada "Frequency Resolution［12］ Nugroho, Pokharel, Kanaya, Yoshida, "A 5.9

Enhancement for Digitally-Controlled Oscillator

GHz Low Power and Wide Tuning Range CMOS

based on a Single-Period Switching Scheme"IEICE

Current-controlled Ring Oscillator "，International

Trans. on Electronics, Vol. E95-C, No.12, pp.1857-

Journal of Electrical and Computer Engineering

1863，Dec. 2012.

(IJECE), Vol.2, No.3, pp.293-300, 2012 年 6 月

B. Devlin, M. Ikeda, K. Asada, "Energy Minimum［13］ Nugroho, Pokharel, Awinash, Tomar, Kanaya,

Operation with Self Synchronous Gate-Level

Yoshida, "Development of low phase noise digitally

Autonomous Power Gating and Voltage Scaling,"

controlled CMOS ring oscillator with quadrature

IEICE Trans. on Electronics, Vol. E95-C, No.4,

output "，Microwave and Optical Technology

pp.546-554，Apr. 2012.

Letters, Volume 54, Issue 6, pages 1479-1483, 2012

T. Iizuka, S. Miura, R. Yamamoto, Y. Chiba, S.

年6月

Kubo, K. Asada "580fs-Resolution Time-to-Digital［14］ Sapawi, Pokharel, Kanaya, Yoshida, "A Wide

Converter utilizing Differential Pulse-Shrinking

Range CMOS Power Amplifier with Improved

Buffer Ring in 0.18 um CMOS Technology," IEICEGroup Delay Variation and Gain Flatness forTrans. on Electronics, Vol. E95-C, No.4, pp.661-

UWB Transmitters "，IEICE TRANSACTIONS on

667，Apr. 2012.

Electronics, Vol.E95-C, No.7, pp.1182-1188, 2012 年

T. Iizuka, K. Asada "All-Digital PMOS and NMOS

7月

Process Variability Monitor Utilizing Shared［15］ Mat, Pokharel, Sapawi, Kanaya, Yoshida, "High-Q

Buffer Ring and Ring Oscillator," IEICE Trans. on

SWCPL for CMOS millimeter-wave technology "，Electronics, Vol. E95-C, No.4, pp.627-634，Apr.

IEICE Electronics Express, Vol.9 (2012) No.15,

2012.

pp.1284-1289, 2012 年 8 月

J. Kim, T. Nakura, H. Takata, K. Ishibashi, M.

［16］ Tammam, Yang, Yoshitomi, Allam, Ragab, Kanaya,

Ikeda, K. Asada, "On-Chip Switched Parasitic

Yoshida, "Design of a compact size UWB planar

Capacitors of Sleep Blocks for Resonant Supply

antenna with WiMAX band rejection "，IEICE

Noise Reduction," IEICE Trans. on Electronics,

Electronics Express, Vol.9 (2012) No.16, pp.1204-

Vol. E95-C, No.4, pp.643-650，Apr. 2012.

1209, 2012 年 8 月

13/07/24 11:51

［17］ Anand, Koirala, Pokharel, Kanaya, Yoshida,［27］ 大高俊徳，山智裕，浜本隆之，" シーン理解のた"Analytical method to determine optimal out-of-

めのマクロ画素分割型 CMOS イメージセンサ "，band gain in multi-bit delta-sigma modulator "，映像情報メディア学会誌，Vol.67, No.3, pp.J82-J88

IEICE Electronics Express, Vol.9, No.20, pp.1598-(2013)

1603, 2012 年 10 月
［18］ Yang, Tammam, Yoshitomi, Ijiguchi, Kanaya,［28］ 和田和千，伊藤

対する面積の増大を抑えた低電圧 PTAT 電圧源のYoshida, Ishikawa, Fukagawa, Kodama, Tahira,

構成 ""CPW-fed slot antenna for UWB shor t-range

2 ，P.245-250

impulse radar systems "，IEICE Electronics
Express, Vol.9, No.20, pp.1604-1610, 2012 年 10 月

遼，関根かをり，" 温度係数に

電気学会論文誌 C，Vol. 133 (2013) ，No.

［29］ M. Zaitsu, T. Tanemura, A. Higo, and Y. Nakano,"Experimental demonstration of self-aligned InP/

［19］ Sapawi, Pokharel, Mat, Kanaya, Yoshida, "A 0.9-

InGaAsP polarization converter for polarization

3.5 GHz high linearity, good ef ficiency CMOS

multiplexed photonic integrated circuits," Optics

broadband power amplifier using stagger tuning

Express, vol.21, No.6, pp.6910-6918, Mar 2013.

technique "，Microwave and Optical Technology［30］ 加藤卓，佐々木伸一，中島和紀，" 多値伝送におLetters, Vo. 54, Issue 12, pp.2881-2884, 2012 年 12

けるクロストーク評価 "，エレクトロニクス実装

月

学会論文誌，Vol.15 No.4, pp.279-pp.282, 2012 年 7［20］ X. Wang, I. Sakagami, N. Ito and A. Mase

月

"Miniaturized Horst-type Wilkinson power divider［31］ 佐 々 木 伸 一，" 抵 抗 付 加 に よ る プ リ ン ト 配 線

with simple layout,"Electron. Lett., vol.49, no.6,

板電源層からの放射雑音低減技術 "，エレクト14th Mar. 2013［21］ 渡部功，佐々木敬泰，松原伸幸，大野和彦，近ロ ニ ク ス 実 装 学 会 論 文 誌，Vol.15 No.4, pp.236pp.241,2012 年 7 月［32］ T. Ansari, W. Imafuku, M. Yasuda, H. J. Mattausch,

変レベルキャッシュの提案と評価，" 情報処理学

and T. Koide, "Experimental Analysis of Within-

会 ACS 論文誌，pp.48-60，Aug. 2012.

Die Process Variation in 65 nm and 180 nm CMOS

［22］ Gonzalez-Carabarin L., Asai T., and Motomura M.,

Technology Including its Distance Dependences "，"Impact of noise on spike transmission throughJpn. J. Appl. Phys., Vol.51, No.4, 04DE03 pp.1-8

serially-connected electrical FitzHugh-Nagumo(2012.4)

circuits with subthreshold and suprathreshold［33］ S. Sasaki, M. Yasuda, A. Kawabata, T. Koide, andinterconductances," Journal of Signal Processing,

H.J. Mattausch, "High Speed Frequency-Mapping-vol.16, no.6, pp.503-509 (2012）．

Based Associative Memory using Compact Multi-［23］ Gong X., Asai T., and Motomura M., "Excitable

Bit Encoders and a Path-Selecting Scheme "，Jpn.

reaction-diffusion media with memristors,"Journal

J. Appl. Phys., Vol.51, No.4, 04DE05 pp.1-7 (2012.4)

of Signal Processing, vol.16, no.4, pp.283-286［34］ H.J. Mattausch, W. Imafuku, A. Kawabata, T.

(2012）．

Memor y for Nearest-Hamming Distance Search

induced phase synchronization among simple

Based on Frequency Mapping "，IEEE Journal of

digital counters,"Journal of Signal Processing,

Solid-State Circuits, 47, 1448-1459 (2012.6)［35］ Takashi Kambe, Nobuyuki Araki, "A C-Based［25］ Utagawa A., Asai T., and Amemiya Y., "Noise-

Variable Length and Vector Pipeline Architecture

induced phase synchronization among analog

Design Methodology and Its Application,"Circuits

MOS oscillator circuits,"Fluctuation and Noiseand Systems online journal, 3, pp.10-16, 2012.

Letters, vol.11, no.2, pp.1250007/1-11 (2012）．

［36］ 中村優希・川崎基輝・秋田純一・小松孝徳，動［26］ T a k a y a H a n d a , Yu h e i Yo s h i m o t o , K a z u y a

画像における擬似的不規則画素配置によるジャ

Nakayama, and Akio Kitagawa, "Novel Power

ギー解消効果の評価，映像情報メディア学会誌，

Reduction Technique for ReRAM with Automatic

Vol.66, No.12, pp.J492-J494, 2012.12.

VDEC2013J.indb 175

175

Ansari, M. Yasuda and T. Koide, "Associative［24］ Matsuura M., Asai T., and Motomura M., "Noise-vol.16, no.4, pp.279-282 (2012）．

A-A
Appendix

藤利夫，" モード切換オーバヘッドを低減した可Avoidance Circuit for Wasteful Overwrite "，Active［37］ K. Suzuki, Y. Ohno, S. Kishimoto, and T. Mizutani,and Passive Electronic Components, Volume 2012

"Investigation of Interface Charges of High-k Gate(2012), Article ID 181395

Dielectrics and Their Effects on Carbon Nanotube

13/07/24 11:51

Field-Ef fect Transistors "，Appl. Phys. Exp. 6,

Instability Recover y-Based Self-Healing "，024002-1-4 (2013）．

Japanese Jour nal of Applied Physics, vol 51,［38］ M. Tamaoki, S. Kishimoto, Y. Ohno and T.
Mizutani, "Electrical properties of the graphitic
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克介，二川(2012）．

ルツ光放射を用いた LSI 故障解析 "，砥粒加工学［39］ M. Y. Timmermans, D. Estrada, A. G. Nasibulin,

清，中前幸治，斗内政吉，" テラヘ

会誌，vol.56, no.8, pp.523-526 (Aug 2012）．

J. D. Wood, A. Behnam, D.-M. Sun, Y. Ohno, J. W.

［48］ 増 子， 小 平，" 歩 留 ま り 改 善 の た め の 2 つ の 遅

Lyding, A. Hassanien, E. Pop, and E. I. Kauppinen,

延値に調整可能な遅延素子に対する遅延調整手"Effect of Carbon Nanotube Network Morphology

法 "，電子情報通信学会技術報告書，VLD2012-69,

on Thin Film Transistor Performance "，Nano Res.

Vol.112, No.320, pp.56-62, 2012 年 11 月．

5, 307-319 (2012）．

［49］ Bo Liu, Bo Yang, Shigetoshi Nakatake, "Layout-［40］ Y. Okigawa, Y. Ohno, S. Kishimoto, and T.

aware Variability Characterization of CMOS

Mizutani, "Estimation of Height of Barrier Formed

Current Sources "，IEICE Trans. Vol.95-C, No.4,

in Metallic Carbon Nanotube "，Jpn. J. Appl. Phys.

pp.696-705, 2012.

51, 02BN01-1-4 (2012）．

［50］ Z h e n g f a n X i a , S h o t a I s h i h a r a , M a s a n o r i［41］ H. Imaeda, S. Ishii, S. Kishimoto, Y. Ohno, and T.

Hariyama, Michitaka Kameyama, "Design ofMizutani, "Observation of N-Type Conduction in

High-Performance Asynchronous Pipeline Using

Carbon Nanotube Field-Ef fect Transistors with

Synchronizing Logic Gates "，IEICE Transactions

Au Contacts in Vacuum "，Jpn. J. Appl. Phys. 51,

on Electronics, VOL.E95-C, No.8, pp.1434-1443,

02BN06-1-4 (2012）．

2012-08-01

A-A
176

no 4, 04DE02, DOI: 10.1143/JJAP.51.04DE02,

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Direction Explicit-Latency Inser tion Method

Al2O3/ш-Nitride Interface by (NH4)2S Surface(ADE-LIM) for the Fast Transient Simulation

Treatment for AlGaN/GaN MOSHFETs "，IEEEof Transmission Lines,"IEEE Trans. Compon.,

Trans. Electron Dev. 1337-1342 (2012）．

Packag., Manuf. Technol., vol.2, no.5, pp.783-792,［43］ Norihiro Fukaya, Yusuke Kataoka, Dong Young

May 2012.

Kim, Shiger u Kishimoto, Takashi Mizutani,［52］ H. Kurobe, T. Sekine, and H. Asai, "LocallyS u g u r u N o d a , a n d Yu t a k a O h n o , " C a r b o n

Implicit LIM for the Simulation of PDN Modeled

nanotube transparent conductive film with gridby Triangular Meshes,"IEEE Microw. Wirelesswirings "，A3 Symposium of Emerging Materials:

Compon. Lett., vol.22, no.6, pp.291-293, Jun. 2012.

Nanomaterials for Energy and Environments,［53］ Van-Phuc Hoang and Cong-Kha Pham, "An

2012.10.29, Sendai, Japan.

Improved Hybrid LUT-based Architec ture for［44］ A.K.M. M. Islam, A. Tsuchiya, K. Kobayashi, and

Low-Error and Ef ficient Fixed-Width Squarer,"

H. Onodera: "Variation-sensitive Monitor Circuits

IEICE T rans. Fundamentals of Electronics,

for Estimation of Global Process Parameter

Communications and Computer Sciences, vol. E95-

Variation "，IEEE Transactions on Semiconductor

A, no.7 ，pp.1180-1184, Jul. 2012.

M a n u f a c t u r i n g , v o l .25, N o .4, p p .571-580(2012/12）．

［54］ Van-Phuc Hoang and Cong-Kha Pham, "An
Improved Hybrid LUT-based Architec ture for［45］ B. P. Das, and Hidetoshi Onodera: "Area-Efficient

Low-Error and Ef ficient Fixed-Width Squarer,"

Reconfigurable-Ar ray-Based Oscillator for

IEICE T rans. Fundamentals of Electronics,

Standard Cell Characterization "，IET Circuits,

Communications and Computer Sciences, vol. E95-

D e v i c e s & S y s t e m s , v o l .6, N o .6, p p .429-436

A, no.7 ，pp.1180-1184, Jul. 2012.

(2012/12）．

［55］ Y. Mizugaki, "Average Voltage Measurements［46］ T. Matsumoto, H. Makino, K. Kobayashi, andof Periodic Blocking Oscillation in Resistive

H. Onodera: "Multicore Large-Scale Integration

Superconducting Quantum Inter ference

Lifetime Extension by Negative Bias Temperature

Device Connected to Josephson Transmission

VDEC2013J.indb 176

13/07/24 11:51

Line,"Japanese Journal of Applied Physics, vol.51,

ト内差動キャパシタミスマッチに関する解析 "，no.3, 038001-1-2, March, 2012.

電 子 情 報 通 信 学 会 論 文 誌 C, Vol. J95-C, No.10,［56］ K. Kuroiwa, M. Kadowaki, M. Moriya, H. Shimada,pp.235-239, Oct. 2012.

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Flash Analog-to-Digital Converter Utilizing Device

E95-C, no.3, pp.355-359, March, 2012.

Mismatch,"Electronics and Communications in［57］ M. Moriya, N. Kondo, and Y. Mizugaki, "Bipolar

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Taniguchi, "A low power technique for pipelined

Procedia, vol.36, pp.235-238, September, 2012.

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Electronics Express, Vol.10, No.1, p.20120876, Jan.

Onoye, "Signal-Dependent Analog-To-Digital

2013.

Conversion Based on MINIMAX Sampling," IEICE［68］ T a k a y a H a n d a , Yu h e i Yo s h i m o t o , K a z u y a

Trans. on Fundamentals, vol. E96-A, no.2, pp.459-

Nakayama and Akio Kitagawa, "Novel power

468, February 2013.

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Distribution Network Optimization for Timing

and Passive Electronic Components, Vol.2012,

Improvement with Statistical Noise Model andArticle ID 181395, 2012.4.

Timing Analysis," IEICE Trans. on Fundamentals,
vol. E95-A, no.12, pp.2261-2271, December 2012.

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Hiroyuki Fujita, Dominique Collard and Yoshio
Mita, "Power Regulated Thermal Actuator based

Gating Implementation for Supply Noiseon UV-Patterned Polyimides for Ciliar y Motion

Mitigation with Body-Tied Triple-Well Structure,"

System "，IEEJ Transactions on Sensors and

IEICE Trans. on Fundamentals, vol. E95-A, no.12,

Micromachines, Vol.133, No.3, pp.77-84 (2013)

pp.2220-2225, December 2012.

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"Ef ficient Image-Vector-Generation Processor

Bias Clustering Method for Low Test-Cost Post-

for Edge-Based Complementar y Feature

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Representations,"Japanese Journal of Applied

vol. E95-A, no.12, pp.2292-2300, December 2012.

Physics, vol.51, no.2, pp.02BE05, 2012.

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M. Hashimoto, and Y. Watanabe, "Angular

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Resistor-less Pluse Generator with a New Diple-

Asia Pacific Conference on Circuits and Systems,
pp.164-167, 2012 年 12 月

Patch Antenna in 65-nm CMOS,"IEEE Symposium［27］ Masumoto, Kanemoto, Kanaya, Pokharel, Yoshida,

on Low-Power and High-Speed Chips (COOL"Improving Linearity of a 5.2GHz Low Powerchips XV), Yokohama, Japan, Apr. 2012.

Mixer in 0.18」gm CMOS Process by Using［19］ K a n e m o t o , K a n a y a Yo s h i d a , " A D e s i g n

Derivative Superposition Method "，Proc. Asia-

Methodology for High-Per formance D/A

Pacific Microwave Conference 2012, pp.157-159,

Conver ter utilizing Optimized Weights "，Proc.

2012 年 12 月

IEEE Symposium on Low-Power and High-Speed［28］ Tammam, Yoshitomi, Allam, El-Sayed, Kanaya,

Chips COOL Chips XV, p.18, 2012 年 4 月

Yoshida, "A Highly Miniaturized Planar Antenna［20］ Pokharel, Nugroho, Anand, Kanaya, Yoshida,

With Dual Band-Notched Using Two Slot Types"Digitally Controlled CMOS Quadrature Ringfor UWB Wireless Communications "，Proc. Asia-

Oscillator with Improved with ImprovedFoM

Pacific Microwave Conference 2012, pp.726-728,

for GHz Range All-Digital Phase Locked Loop

2012 年 12 月

Applications "，IEEE Microwave Symposium"A CMOS Class-E Power Amplifier of 40 ％ PAE at［21］ Kanaya, Kato, Kanemoto, Yoshida, Pokharel,

5GHz for Constant Envelope Modulation System "，Yoshitomi, "Development of 2.4GHz One-Sided

Proc. 13TH Topical Meeting on Silicon Monolithic

Directional Slot Antenna with 2-Stage Bandpass

Integrated Circuits in RF Systems, SiRF 2013,

Filter," Proc. 2011 IEEE International Symposium

pp.66-68, 2013 年 1 月

on Antennas and Propagation, 313p5(CD-ROM),
pp.1-2, 2012 年 7 月

Oguri: Deep-pipelined FPGA Implementation
for Ellipse Estimation for Eye Tracking, Proc.

Dong, Kanaya, Yoshida, "A Low Power 8-bit

International Conference on Field Programmable

Digitally Controlled CMOS Ring Oscillator "，Logic and Applications, pp.458-463 (2012.08)

Proceedings of the 7th European Microwave［31］ Y. Yamabe, K. Nakashima, K. Dohi, K. Kajiwara, F.

Integrated Circuits Conference, pp.504-507, 2012

Kurokawa, Y. Shibata: Proc. IEEE Symposium on

年 10 月Low-Power and High-Spped Chips, (2012.04)［23］ Tammam, Yoshitomi, Allam, El-Sayed, Kanaya,［32］ T. Matsumoto, T. Nishikawa, H. Torii, S. Matsufuji,

Keiji, "Miniaturization of a UWB Antenna With

"Matched Filter Bank Implementation on FPGA

Dual Band-Notched at WLAN/WiMAX Frequency

for a Mutually Or thogonal Set of ZCZ Codes

Bands "，proc. IEEE International Conference

Using Hadamard and ZCZ Codes "，Proc. ofon Electronic Devices, Systems and Applications

the 15th International Conference on Advanced(ICEDSA), pp.132-137, 2012 年 11 月

Communication Technology (ICACT2013), pp.764767, 2013 年 1 月．

Yo s h i d a , " F e e d f o r w a r d C h a r g e I n j e c t i o n［33］ Ko WATANABE, Takahiro SASAKI, KazuhikoTechnique in a Continuous Time Delta-Sigma

OHNO and Toshio KONDO, "IMPROVEMENT

Modulator "，Proc. 2012 Region 10 Conference,

OF WRITEBACK MECHANISM OF VARIABLE

CD-ROM pp.1-5, 2012 年 11 月

LEVEL CACHE，" ITC-CSCC2012，July 2012.

［25］ Yamashita, Kanemoto, Kanaya, Pokharel, Yoshida,［34］ Nakabayashi, T., Sasaki, T., Nakamura, H.,"A 5-GHz Fully Integrated CMOS Class-E PowerOhno, K. and Kondo, T.: `Measurement of Low-

VDEC2013J.indb 187

187［30］ K. Dohi, Y. Hatanaka, K. Negi, Y. Shibata, K.

［22］ Nugroho, Pokharel, Anand, Hashimura, Zhang,［24］ Anand, Kanemoto, Fahmy, Pokharel, Kanaya,

A-A
Appendix

Digest, USB, pp.1-3, 2012 年 6 月［29］ Yamashita, Kanemoto, Kanaya, Pokharel, Yoshida,

13/07/24 11:51

Energy Processor Chip using Fine-GrainVariable

Boston, USA (May 30-Jun. 1, 2012）．

Stages Pipeline Architecture'，Proceeding of［42］ Hiroaki Myoren, Kohsuke Terui, Naoya Shimada,

3rd Inter national Workshop on Advances in

Tohru Taino, "Design of Digital DROS for Wide

Networking and Computing, December, 2012.

Dynamic Operation Range with Sub-Single Flux［35］ Nakabayashi, T., Sasaki, T., Ohno, K. and Kondo,

Quantum Resolution "，Physics Procedia, vol.36,

T. ： `VLSI implementation of Variable Stages

pp.121-126, (2012)

Pipeline Processor using Fine-Grain Pipeline［43］ H. Myoren, "SFQ Circuits for Multi-Quantum

Depth Controller'，Proceeding of International

Beam Detectors "，Superconducting SFQ VLSITechnical Conference on Circuits/Systems,

Workshop SSV2012, O-5, 2012 年 12 月

Computers and Communications, July, 2012.

［44］ Toshinori Otaka, Tomohir o Yamazaki, and［36］ Sanada Y., Ohira T., Chikuda S., Igarashi M.,

Takayuki Hamamoto, "An 8-segmented 256x512

Ikebe M., Asai T., and Motomura M., "FPGACMOS Image Sensor for Processing Element-

implementation of single-image super resolution

Coupled Unified System in Machine V ision

based on frame-bufferless box filtering,"2013 RISP

Application "， IEEE Inter national NEWCASInternational Workshop on Nonlinear Circuits,

Conference, pp.329-332 (2012)

Communications and Signal Processing, The［45］ Toshinori Otaka, Tomohir o Yamazaki, andIsland of Hawaii, USA (Mar. 4-7, 2013）．

Takayuki Hamamoto, "An 84-dB Extended［37］ Fukuda E.S., Kawashima H., Inoue H., Fujii T.,

Dynamic Range, 152fps, 512 ×384 Segmented-

Furuta K., Asai T., and Motomura M., "C-based

base CMOS Image Sensor with a 10-bit, 2.5-MS/

adaptive stream processing on dynamically recon-s, 6.5-mW Pipelined ADC "，IEEE International

figurable hardware: window join case study,"The

Symposium on Intelligent Signal Processing and

9t h I n t e r n a t i o n a l S y m p o s i u m o n A p p l i e dCommunication Systems (ISPACS), pp.630-635

Reconfigurable Computing, Los Angeles, USA(2012)A-A
188

Appendix(Mar. 25-27, 2013）．

［46］ Danya Sugai, Hir oshi Katayama, Takayuki［38］ Gonzalez-Carabarin L., Asai T., and Motomura M.,

Hamamoto, "Image Emphasis Based On"Spike propagation in excitable systems enhanced

Integration Of high Frame-Rate Images By New

by membrane-potential-dependent noise,"The 2012

Gradient-Based Motion Estimation Method "，International Symposium on Nonlinear Theor yIEEE Inter national Symposium on Intelligent

and its Applications, Majorca, Spain (Oct. 22-26,Signal Processing and Communication Systems

2012）
．

(ISPACS), pp.118-123 (2012)［39］ Gong X., Asai T., and Motomura M., "Spatio-［47］ Tomohiro Yamazaki, Toshinori Otaka, Takayuki

temporal patter n for mation on memristive

Hamamoto, "Brightness and Motion Adaptive

reaction-diffusion systems,"Asia Conference on

Imaging by Segmented-Base CMOS Image

Nanoscience and Nanotechnology 2012, Yunnan,

Sensor "，International Workshop on Advanced

China (Sep. 7-10, 2012）．

Image Technology (IWAIT), p.783 (2013)［40］ Gong X., Asai T., and Motomura M., "Reaction-［48］ M a sa hi r o I shi d a , Tor u N a k u ra , To s hi yuki

dif fusion media with excitable Oregonators

Kikkawa, Takashi Kusaka, Sotoshi Komatsu

coupled by memristors,"The 13th International

and Kunihiro Asada, "Power Integrity Control ofWorkshop on Cellular Nanoscale Networks

ATE for Emulating Power Supply Fluctuation on

and their Applications (The 3rd Memristor andCustomer Environment,"IEEE International Test

Memristive Symposium), Turin, Italy (Aug. 28-31,

Conference, November 2012.

2012）
．

［49］ T. J. Yamaguchi, K. Asada, K. Niitsu, M. Abbas,［41］ Gonzalez-Carabarin L., Asai T., and Motomura

S. Komatsu, H. Kobayashi, J. A. Moreira, "A

M., "Noise impact on spike transmission through

New Procedure for Measuring High-Accuracy

serially-connected electrical FitzHugh-Nagumo

Probability Density Functions,"2012 IEEE Asianmodel with subthreshold and suprathreshold

Test Symposium, pp.185-190, November 2012.

VDEC2013J.indb 188

inter conductances,"The 16th Inter national［50］ Rimon Ikeno, Takashi Mar uyama, Tetsuya

Conference On Cognitive and Neural Systems,

Iizuka, Satoshi Komatsu, Makoto Ikeda, and13/07/24 11:51

Kunihiro Asada, "High-throughput Electron

S. Azuma, R. Miyake, "A sensor LSI for wirelessBeam Direct Writing of VIA Layers by Character

sensing of temperature and glucose level to devel-

Projection using Character Sets Based on One-op a health navigation system "，Biosensors2012

dimensional VIA Arrays with Area-efficient Stencil［59］ M. Zaitsu, T. Tanemura, A. Higo, and Y. Nakano,

Design,"18th Asia and South Pacific Design"Self-Aligned InP/InGaAsP Polarization Converter

Automation Conference (ASP-DAC 2013), 3C-2,

for Polarization-Multiplexed Photonic Integrated

pp.255-260, Jan. 23rd, 2013.

Circuits," OFC/NFOEC2013, OTh4I.3, Anaheim,［51］ Takashi Mar uyama, Hiroshi Takita, Rimon

CA, USA, Mar 2013 (Oral presentation）．

Ikeno, Morimi Osawa, Yoshinori Kojima, Shinji［60］ H. Takakura and S. Sasaki, "Examination of theSugatani, Hiromi Hoshino, Toshio Hino, Masaru

Reduction Technique of Radiation Noise from

Ito, Tetsuya Iizuka, Satoshi Komatsu, Makoto

Power Supply Layers in PCB "，Proc. ICEP-IAAC

Ikeda, and Kunihiro Asada, "Practical proof of2012, pp.168-171,2012 年 4 月

CP element based design for 14 nm node and［61］ H. Takakura, S. Sasaki, "The Reductoin Method

beyond,"SPIE2013 Advanced Lithography, 8680-75

for Radiation Noise from Power Supply Layers in(2013)

PCB "，Proc. IEEE APEMC 2012, pp.225-228,2012［52］ Rimon Ikeno, Takashi Maruyama, Tetsuya Iizuka,

年 5 月）

Satoshi Komatsu, Makoto Ikeda, and Kunihiro［62］ S. Sasaki, M. Yasuda, and H.J. Mattausch,

Asada, "A structured routing architecture and its"Digital Associative Memor y for Word-Parallel

design methodology suitable for high-throughput

Manhattan-Distance-Based Vector Quantization "，electron beam direct writing with character projec-

Proceedings of the 38th European Solid-Statetion method, ACM International Symposium on

Circuits Conference (ESSCIRC ʻ2012), Bordeaux,Physical Design (ISPD 2013), March 26th, 2013.

France, September 17-21, 185-188 (2012.9)［63］ A.A. Khan, Y. Ohnari, A. Dutta, S. Singh, M. Miura-

Coef ficient Impr ovement of PTAT Voltage

Mattausch, and H.J. Mattausch, "Die-to-Die andGenerator with Analog Adder "，2012 International

Within-Die Fabrication Variation of 65 nm CMOS

Conference on Analog VLSI Circuits(ISTechnology PMOS Transistors "，Proceedings

BN:978-84-695-5457-9), Oct. 2012of the 2013 IEEE International Conference on［54］ Takahiro Ishihara, Kazuyuki Wada, and Kawori

Electronics, Computing and Communication

Sekine "CMOS Log Domain Filter in Ultra Low

Technologies (CONECCTʼ 2013), ID:1569677311,

Voltage Extending Temperature Range with

1-6 (2013.1)

Bias Control "，2012 International Conference on
Analog VLSI Circuits, Oct. 2012［64］ Y. Ohnari, A.A. Khan, A. Dutta, M. MiuraMattausch, and H.J. Mattausch, "Die-to-Die［55］ K. Namba, N. Takashina, H. Ito, "Delay measure-and Within-Die Variation Extraction for Circuit

ment of global routing resources in FPGA for

Simulation with Sur face-Potential Compact

small delay defect detection,"Proc. 13th IEEEM o d e l "，P r o c e e d i n g s o f t h e 2013 I E E E

Workshop R TL&High Level Test., pp.4.4.1-4.4.6,

International Conference on Microelectronic Test

Nov., 2012.

Structures (ICMTSʼ 2013), 146-150 (2013.3)［56］ K. Namba, T. Katagiri, H. Ito, "Dual-Edge-［65］ T. Kambe, et al. "Application-specific Arithmetic

T riggered FF with T iming Er ror Detection

Circuit Design for a Particle Tracking Application,

Capability, "Proc. 2012 IEEE Int. Symp. Defect"The proceeding of 4th IEEE LASCAS -Latin

and Fault Tolerance VLSI and Nanotechnol. Syst.,

American Symposium on Circuits and Systems,

pp.187-192, Oct., 2012.

2013［57］ W. Zhang, K. Namba, H. Ito, "Improving Small-［66］ Y. Kitamura, K. Kishida, T. Kambe, "Pipeline

Delay Fault Coverage for On-chip Delay

Circuit Synthesis from C Descriptions for Fast

Measurement, "Proc. 2012 IEEE Int. Symp. DefectMemor y Access in System LSI,"The proceeding

and Fault Tolerance VLSI and Nanotechnol. Syst.,of 17th Workshop on Synthesis And System

pp.193-198, Oct., 2012.

Integration of Mixed Information Technologies,［58］ Y. Murakami, Y. Taira, N. Hattori, T. Ishikawa,

VDEC2013J.indb 189

189

Appendix［53］ Junichi Fujitsuka, Kawori Sekine "Temperature

A-A

pp.402-407, 2012.

13/07/24 11:51

［67］ Y.Nakamura, J.Akita, "Reduction of Directional［75］ H. Yamada, S. Kishimoto, F. Nakamura, andDependency Using Pseudorandom Pixel

T. Miyutani, "Suppression of Gate Leakage

Placement in Area Measurement,"Proceedings

Cur rent in Normally-of f Mode p+-InGaN/of International Workshop on Advanced ImageAlGaN/GaN HEMTs by Inser ting Thin GaN

Technology (IWAIT) 2013, P4-28, p.216, 2013.1.

Layer "，Inter national workshop on Nitride［68］ Ken Yano, Takanori Hayashida, and Toshinori
Sato, Improving Timing Error Tolerance without［76］ E. Miyazaki, S. Kishimoto, and T. Mizutani,

Impact on Chip Area and Power Consumption,"Improved Electrical proper ties of AlGaN/

15t h I n t e r n a t i o n a l S y m p o s i u m o n Q u a l i t y

GaN MOSHFETs Fabricated by Gate-FirstElectronic Design, accepted, March 2013.

Process "，Inter national workshop on Nitride［69］ Ken Yano, Takanori Hayashida, and Toshinori

A-A

Semiconductors, 2012.10.16, Sapporo, Japan.

Semiconductors, 2012.10.16, Sapporo, Japan.

Sato, Analysis of SER Improvement by Radiation［77］ Y. Ohno, "SWCNTs and plastic electronics "，Har dened Latches, 18th IEEE Pacific Rim

Tekniikka -Technology 2012, Workshop on

Inter national Symposium on Dependable

Nanotechnology, 2012.10.10, Jyvaskyla, Finland.

Computing, pp.89-95, November 2012.

[Invited]［70］ Y. Ohno, "Flexible and stretchable electron［78］ M.Tamaoki, S.Kishimoto, Y.Ohno, T.Mizutani,

devices based on carbon nanotube thin lms "，"Electrical Proper ties of the Graphitic Carbon

27th International Winterschool on Electronic

Contacts on Carbon Nanotube Field Ef fect

P r o p e r t i e s o f N o v e l M a t e r i a l s , 2013.03.04,

Transistors "，2012 International Conference on

Kirchberg, Austria. [Invited]

Solid State Devices and Materials, 2012.09.27,［71］ K. Higuchi, Y. Nakajima, T. Tomura, M. Takesue,

190

Kyoto, Japan.

Appendix

S. Kishimoto, T. Mizutani, K. Hata, and Y. Ohno,［79］ Y. Ohno, "Carbon-nanotube-based plastic electron-"High-mobility carbon nanotube thin-film transis-

ics "，2012 International Conference on Solid State

tors fabricated on plastic film with flexographic

Devices and Materials, 2012.09.27, Kyoto, Japan.

printing technique "，5th International Symposium[Invited]on Advanced Plasma Science and its Applications［80］ S. Ishii, M. Tamaoki, S. Kishimoto, and T.

for Nitrides and Nanomaterials, 2013.01.30,

Mizutani, "Conduction-Type Control of Carbon

Nagoya, Japan

Nanotube Field-Ef fect Transistors by Pd and［72］ M . I n a g a k i , K . H a t a , K . S h i o z a w a , Y .

T i O v e r l a y e r D o p i n g "，2012 I n t e r n a t i o n a l

M i y a t a , Y. O h n o , S . K i s h i m o t o , H .

Conference on Solid State Devices and Materials,

S h i n o h a r a , a n d T. M i z u t a n i , " S - p a r a m e t e r

2012.09.26, Kyoto, Japan.

characterization of radio-frequency FETs［81］ E. Miyazaki, S. Kishimoto, and T. Mizutani,with high-purity semiconductor carbon nano-"Improvement of the electrical properties of Al2O3

tubes "，5th International Symposium on Advanced

AlGaN/GaN MOSHFETs by gate-first process "，Plasma Science and its Applications for Nitrides

39th Inter national Symposium on Compoundand Nanomaterials, 2013.01.29, Nagoya, Japan.

Semiconductors, 2012.08.27, Santabarbara, USA.

［73］ N. Fukaya, Y. Kataoka, D. Kim, S. Kishimoto,［82］ Y. O h n o , " C a r b o n - n a n o t u b e - b a s e d p l a s t i c

T. Mizutani, S. Noda, and Y. Ohno, "High-electronics "，The Third International Workshop

per formance, flexible, grid-str uctured carbon

on Nanocarbon Photonics and Optoelectronics,

nanotube transparent conductive films "，5th2012.08.02, North Karelia, Finland. [Invited]

International Symposium on Advanced Plasma［83］ Y. O h n o , " C a r b o n n a n o t u b e - b a s e d p l a s t i c

Science and its Applications for Nitrides andelectronics "，International Conference of Young

Nanomaterials, 2013.01.29, Nagoya, Japan.

Researchers on Advanced Materials, 2012.07.05,［74］ Y. Ohno, "Carbon nanotube TFTs and ICs for

VDEC2013J.indb 190

Singapore. [Keynote]

flexible and printable electronics "，A3 Symposium［84］ Y. O h n o , " C a r b o n - n a n o t u b e - b a s e d p l a s t i cof Emerging Materials: Nanomaterials for Energy

electronics "，2012 Asia-Pacific Workshop on

and Environments, 2012.10.29, Sendai, Japan.

Fundamentals and Applications of Advanced[Invited]

Semiconductor Devices, 2012.06.29, Naha, Japan.

13/07/24 11:51

[Invited]［85］ M. Inagaki, K. Hata, K. Shiozawa, Y. Miyata,
Y. Ohno, S. Kishimoto, H. Shinohara, and T.

phitic carbon interlayer electrodes "，International
Symposium on Carbon Nanotube Nanoelectronics
2012, 2012.06.12, Nagoya, Japan.

Mizutani, "Solution-based high-frequency［92］ Hideki Imaeda, Satoshi Ishii, Shigeru Kishimoto,field-effect transistors with purified semiconductor

Yutaka Ohno and Takashi Mizutani, "Observation

carbon nanotubes "，2012 Asia-Pacific Workshopof n-type conduction in CNTFETs with Au contacts

on Fundamentals and Applications of Advanced

in vacuum "，International Symposium on Carbon

Semiconductor Devices, 2012.06.29, Naha, Japan,

Nanotube Nanoelectronics, 2012.06.12, Nagoya,

8B-5.

Japan.

［86］ D.M. Sun, M. Y. Timmermans, A. Kaskela, A.

［93］ K. Housayama, Y. Okigawa, Y. Ohno, S. Kishimoto

G. Nasibulin, S. Kishimoto, T. Mizutani, E. I.

and T. Mizutani, "Resistance distribution meau-

Kauppinen, and Y. Ohno, "Flexible and transparent

surement of CNT network by conductive atomic

all-carbon thin-film transistors and integrated

force microscopy "，Inter national Symposium

circuits "，Thir teenth International Conference

on Carbon Nanotube Nanoelectronics 2012,

on the Science and Application of Nanotubes,

2012.06.12, Nagoya, Japan.

2012.06.27, Brisbane, Australia.

［94］ Y. Miyata, B. Thendie, K. Shiozawa, Y. Ohno,［87］ K . H i g u c h i , Y . N a k a j i m a , T. T o m u r a ,R. Kitaura, T. Mizutani, and H. Shinohara,

M . T a k e s u e , S . K i s h i m o t o , T. M i z u t a n i ,"Semiconducting Carbon Nanotubes for Thin-Film

K . H a t a , a n d Y. O h n o , " H i g h - m o b i l i t yTransistors "，International Symposium on Carbon

carbon nanotube thin-film transistors

Nanotube Nanoelectronics 2012, 2012.06.11,

on plastic fabricated by high-throughput transfer

Nagoya, Japan.
［95］ T. M i z u t a n i , S . K i s h i m o t o , a n d Y. O h n o ,Inter national Conference on the Science and"CNT Optoelectronic Devices and Thin-Film

Application of Nanotubes, 2012.06.25, Brisbane,

Transistors "，International Symposium on Carbon

Australia, 685.

Nanotube Nanoelectronics 2012, 2012.06.11,［88］ M. Inagaki, K. Hata, K. Shiozawa, Y. Miyata,

Nagoya, Japan.

Y. Ohno, S. Kishimoto, H. Shinohara, and T.

［96］ Y. Ohno, "Carbon nanotube-based plastic electron-

Mizutani, "High-frequency characterization of

ics "，Berkeley Nanotechnology For um 2012,high-purity semiconductor carbon nanotube field-

2012.04.14, UC Berkeley, San Fransisco, USA.

ef fect transistors "，Inter national Symposium[Keynote]

on Carbon Nanotube Nanoelectronics 2012,2012.06.12, Nagoya, Japan.

thin-film transistors using PECVD-grown carbon
nanotubes and their application to integrated

Takesue, S. Kishimoto, T. Mizutani, K. Hata,

circuits "，2012 MRS Spring Meeting, 2012.04.12,

and Y. Ohno, "High-Mobility Carbon Nanotube

San Francisco, USA. [Invited]Thin-Film Transistors on Plastic Fabricated by［98］ D.M. Sun, M. Y. Timmermans, A. Kaskela, A.

High-Throughput Transfer and Flexo Printing

G. Nasibulin, S. Kishimoto, T. Mizutani, E. I.

Technique "，International Symposium on Carbon

Kauppinen, and Y. Ohno, "All-carbon thin-film

Nanotube Nanoelectronics 2012, 2012.06.12,

transistors and integrated circuits for flexible

Nagoya, Japan.

and transparent electronics "，2012 MRS Spring［99］ Y. Ohno, "Physics and Devices of Nanocarbon

Kauppinen, and Y. Ohno, "Carbon Nanotube TFTs

Materials "，MRS Spring Meeting, 2012.04.09, San

and ICs for Flexible Electronics "，International

Francisco. [Tutorial]

2012, 2012.06.12, Nagoya, Japan.
［91］ M. Tamaoki, S. Kishimoto, Y. Ohno and T.
Mizutani, "Characterization of CNT-FETs with gra-

VDEC2013J.indb 191

Meeting, 2012.04.11, San Francisco, USA.

G. Nasibulin, S. Kishimoto, T. Mizutani, E. I.

Symposium on Carbon Nanotube Nanoelectronics

191［97］ T. Mizutani and S. Kishimoto, "Fabrication of［89］ K . H i g h c h i , Y. N a k a j i m a , T. T o m u r a , M .

［90］ D.M. Sun, M. Y. T immer mans, Y. T ian, A.

A-AAppendix

and flexo printing technique "，Thir teenth［100］ H. Onodera: "Dependable VLSI Platform using
Robust Fabrics "，18th Asia and South Pacific
Design Automation Conference (ASP-DAC) 2013,
pp.119-124 (2013/01）．

13/07/24 11:51

［101］ T. Kuboki, Yusuke Ohtomo (NTT, Japan), Akira

IEEE Symposium on Embedded Systems for Real-

Tsuchiya (Kyoto Univ., Japan), Keiji Kishine

Time Multimedia (ESTIMedia 2012), pp.48-55,(Univ. of Shiga Prefecture, Japan), Hidetoshi(2012/10）．

Onodera (Kyoto Univ., Japan）： "A 25-Gb/s LD［110］ S Nishizawa, T. Ishihara, and H. Onodera:

Driver with Area-Ef fective Inductor in a 0.18-"A Flexible Str ucture of Standar d Cell andum CMOS "，18th Asia and South Pacific Design

Its Optimization Method for Near-Threshold

Automation Conference (ASP-DAC) 2013, pp.105-

Voltage Operation "，Proceedings of the 30th

106 (2013/01）．

IEEE Inter national Conference on Computer［102］ J . F u r u t a , K . K o b a y a s h i , a n d H . O n o d e r a :"Measurement of Distance-dependent Multiple［111］ T. Matsumoto, K. Kobayashi, and H. Onodera:

Upsets of Flip-Flops in 65 nm CMOS Process "，"Impact of Body-Biasing Technique on R TN-

Proceedings of 10th International Workshop on

induced Delay Fluctuation "，Pr oc. of 2012

Radiation Effects on Semiconductor Devices forInternational Conference on Solid State Devices

Space Applications, pp.154-156, (2012/12）．

a n d M a t e r i a l s ( S S D M2012) , p p .1130-1131,［103］ T. Matsumoto, K.Kobayashi, and H. Onodera:(2012/09）．

"Impact of Random Telegraph Noise on CMOS［112］ S. Nishimura, T. Matsumoto, K. Kobayashi, andLogic Delay Uncr tainty under Low Voltage

H. Onodera: "Impact on delay due to random tele-

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199

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［364］ H. Matsui, "Functional Pathological Assessment

Society, Baltimore, Maryland, 2013.3.21.

Based on Molecular Chemical Imaging for［356］ A. Ishii, A. Yokoyama, M. Yoshida, T. Shimada, Y.

Biomaterials from infrared to Far-Infrared(THz)

K. Kato, "Chirality dependence of exciton diffusion

Regions "，Bitʼs 3rd Annual World Congress ofin air-suspended single-walled carbon nanotubes "，NanoMedicine-2012, Shenzhen China, 2012.11.3.

VDEC2013J.indb 207

207［363］ H.Tabata, "Fermi level control of spinel ferrite and［355］ Y. Kumamoto, M. Yoshida, A. Yokoyama, S.

cence "，March Meeting of the American Physical

A-A
Appendix

K.Kato, "Optical coupling of air-suspended carbon

Conference on Thermoelectrics，デンマーク・

13/07/24 11:51

［365］ H. Tabata, "Hetero Epitaxial p-n Junctions ofMeeting, San Diego, 2012.10.23.

Spinel Type Magnetic Semiconductors and Their［375］ S. Shinagawa, K. Nagato, N. Shikazono, T.

Polaron Conducting and Magnetice Properties "，Hamaguchi, M. Nakao, "Enhancement of power2012 MRS Fall Meeting, Boston Massachusetts,

ef ficiency of solid oxide fuel cells by aligning2012.11.28.

microstr ucture path of ion/electron/gas in［366］ H. Tabata, "THz sensing and imaging using

anode "，26th American Society for Precisionnanostructures "，3rd International Symposium

Engineering Annual Meeting, San Diego,

on Teraher tz Nanoscience, Honolulu Hawaii,2012.10.23.

2012.12.11.

［376］ Y. Wa t a n a b e , K . N a g a t o , N . S h i k a z o n o , T.

［367］ M. Seki, "Contr ol of Car rier T ype in Half-

Hamaguchi, M. Nakao, "Improvement ofMetallic Spinel FerriteThin Films "，Collaborative

heat transfer coef ficient of boiling sur face on

Conference on Cr ystal Growth, Orlando Florida

nanostr uctured metal using nanoimprinting "，USA, 2012.12.13.

26th American Society for Precision Engineering［368］ Lin, W., and Suzuki, Y., "Investigation of Chemical
Quenching Mechanism on Metal Sur faces［377］ K. Nagato, R. Nakabayashi, T. Hamaguchi, M.

based on PLIF Measurement of OH Generated

Nakao, "High-speed shearing of multilayered light-

with Pulsed Arc Discharge "，34rd Int. Symp.

waveguide "，38th International Conference on

Combustion, Warsaw, Poland, 2012.7.29-8.3.

Micro and Nano Engineering (MNE), Toulouse,［369］ Saiki, Y. and Suzuki, Y., "Effect of Wall Surface

A-A
208

Annual Meeting, San Diego, 2012.10.24.

France, 2012.9.18.

Appendix

Reaction on a Methane-Air Premixed Flame in［378］ T. Inoue, D. Hasegawa, S. Badar, S. Chiashi, S.

Narrow Channels with Different Wall Materials "，Maruyama, "Ef fect of Gas Pressure on Growth

34th Int. Symp. Combust., Warsaw, Poland,

Process of Horizontally Aligned Single-Walled

2012.7.29-8.3.

Carbon Nanotubes on Quar tz Substrates "，［370］ Feng, Y., Hagiwara, K., Iguchi, Y., and Suzuki,

Inter national Conference on the Science andY., "MEMS-based Cellular Par ylene Str ucture

Application of Nanotubes (NT12), Brisbane,for Polymer Electret, "，IUMRS-ICEM 2012,2012.6.28.

Yokohama, 2012.9. 23-28.

［379］ S. Kim, S. Aikawa, P. Zhao, B. Hou, E. Einarsson,［371］ A. Ueno and Y. Suzuki, "Near-field-effect-enhanced

S. Chiashi, S. Maruyama, "Fabrication of Flexible

Micro Radiator Ar ray for Active Control ofGraphene Field-ef fect Transistors with Single-

Thermal Radiation, "，Nano-Rad2012, Matsushima

walled Carbon Nanotube Electrodes "，2012 MRS

bay area, (2012), pp.72-75.

Fall Meeting, Boston, 2012.11.29.

［372］ T. Kaiwa, K. Wada, Y. Ishikawa, "An Increased［380］ H. Iwabuchi, T. Morimoto, S. Matsuoka, A.

Red Shift in Near-infrared Light Emission from

Kumada and K. Hidaka, "Pre-breakdown

Ge Microbeam Strictures on Si Induced by an

Phenomenon in Micrometer-scale Gap "，The

Externally Applied Uniaxial Stress "，Materials

XXXI edition of the Inter national Conference

Research Society 2012 Fall Meeting, Boston,on Phenomena in Ionized Gases (ICPIG2013),

2012.11.27.

Granada, Spain，発表予定．

［373］ Y. Ishikawa, "Challenges in Silicon/Germanium-［381］ M. Kubota, K. Hosaka, M. Sugiyama, and Y.

based Photonics -From On-chip Optical

Mita, "Evaluation of Silicon Fracture Strength

Communications to Optical Sensing - "，1st

Dependence on Stealth Dicing Layers for "Cleave-

International Conference on Emerging Advanced

before-Use"MEMS Freestanding CantileverN a n o m a t e r i a l s ( I C E A N2012) , B r i s b a n e ,Probes "，The 17th International Conference on

2012.10.25.

Solid-State Sensors, Actuators and Microsystems,［374］ T. Ya m a u c h i , K . N a g a t o , S . I k e s h i m a , T.
Hamaguchi, M. Nakao, "Micromixer of multi-

VDEC2013J.indb 208(Transducers) 2013 ，2013.6.16-20.
［382］ Kota Hosaka, Satoshi Morishita, Isao Mori,material slurr y with rotation-split-combination

Masanori

cycle for ceramic components "，26th American

Integrated CMOS-MEMS

Society for Precision Engineering (ASPE) Annual

T ips per Cantilever for Individual

Kubota, and Yoshio Mita,，"An
Probe having TwoContact

13/07/24 11:51

Sensing and Kelvin Measurement with Two［391］ H. Ikehara, T. Goto, H. Kamiya, T. Arakawa, andCantilevers "，25th IEEE International Conference

Y. Kokubun, "Hitless wavelength-selective switch

on Microelectronic Test Structures (ICMTS), pp.3-

using multiple quantum well second-order series

6 (2013.03）．

coupled microring resonators "，Photonics in［383］ Nicolas Lafitte, T. Takahashi, M. Tani, M.

Switching (PS) 2012, 2012.9.13 Th-S23-O07.

Akamatsu, Y. Yasuda, H. Fujita, and H. Toshiyoshi,［392］ H. Ikehara, T. Goto, H. Kamiya, T. Arakawa, and Y.

"DIGITALLY PROGRAMMABLE RESONATOR

Kokubun, "Demonstration of Hitless Wavelength-

BY PZT-SOI PROCESS "，The 17th International

Selective Switch Based on InGaAs Quantum

Conference on Solid-State Sensors, Actuators andWell Microring Resonators "，Univ. Electro-

Microsystems, (Transducers) 2013 ，2013.6.16-20.

Communications, 2012.9.19 R-3-2.

［384］ Takahiro Inamura, Tetsuji Dohi, "Cone-Shaped［393］ H. Kamiya, T. Nagata, Y. Ueyama, T. Makino, T.

Micro Coil for Magnetic Resonance Imaging "，Arakawa and Y. Kokubun, "Analysis of Coherent

The 26th IEEE Inter national Conference on

Coupling in High-Mesa Directional Coupler "，MicroElectroMechanical Systems (MEMS2013),

International Conference on Solid State Devices

Taipei, 20131.20-24 pp.335-338.

and Materials (SSDM), Kyoto, 2012.9.26 PS-7-20.

［385］ H. Suzuki R. Kometani S. Ishihara S. Warisawa［394］ Yoshisuke Ban, Ryota Akiyama, Ryosho Nakane,，" S e l e c t i v e l y p a t t e r n e d m e t a l n a n o d o t s

and Masaaki Tanaka, "Magnetic and transpor tfabrication by combining block copolymer self-

proper ties of Group-IV based fer romagnetic

assembly and electron beam lithography "，SPIE

semiconductor Ge1-xFex with Boron doping "，Optics+Photonics 2012, 2012.8.16 SPIE, Vol.8463,

International Conference on Solid State Devices

8463U, 2012.

and Materials (SSDM), Kyoto, 2012.9.25-27.
［395］ H . Ya j i m a , M . N i s h i m u r a , T. A r a k a w a a n d，"Electron Beam Lithography by Using Self-

Y. Kokubun, "Proposal of All-Optical Active

Assembled Block Copolymer Thin Films as

Microring Logic Gate, "，International Conference

Positive/Negative Tone Combined Resist "，Theon Solid State Devices and Materials (SSDM),

56th EIPBN Conference ，2012.6.1 10B-04.

Kyoto, 2012.9.25-27.

［387］ Hiroyuki Suzuki Reo Kometani Sunao Ishihara［396］ R . G a u t a m , H . K a n e s h i g e , H . Ya m a d a , K .

and Shinichi Warisawa, "Par tial patter ning ofRedouane, T. Arakawa, and Y. Kokubun, "Silicon

periodic nanostructures using block copolymer

Microring Resonator Mach-Zehnder Modulator

lithography "，SPIE Advanced Lithography 2013,

with Low-Power Consumption Using Thermo-

2013.2.27 8680-65.

Optic Ef fect "，IEEE Photon. Conf., 2012.9.27［388］ K e n i c h i r o U r a y a m a , K o i c h i r o A k a h o r i ,［397］ H. Kamiya, T. Goto, K. Redouane, T. Arakawa,H i r o s h i To s h i y o s h i , " A L o w P h a s e - N o i s e

and Y. Kokubun, "First Demonstration of Hitless

VCO for Multi-Band Transceiver using Fully

Wavelength Selective Switch Based on Quadruple

Packaged MEMS Electrostatic Varactors "，Series Coupled Multiple Quantum Well Microring

The 26th IEEE Inter national Conference on

R e s o n a t o r "，O F C / N O O E C 2013, 2013.3.20

MicroElectroMechanical Systems (MEMS2013),

OW1C.5."［398］ H . Ya j i m a , M . N i s h i m u r a , T. A r a k a w a a n d［389］ M. Motosuke, A. Hoshi, S. Honami, "Photothermal

Y. Kokubun, "Proposal of All-Optical Active

Marangoni convection for the usage of character-

Microring Logic Gate, "，International Conference

ized droplet manipulation in microfluidic chip "，on Solid State Devices and Materials (SSDM),

Int. Conf. Nanochannels, Microchannels andKyoto, 2012.9.26 PS-7-7.

Minichannels, 2012.7.9 CD-ROM.

［399］ K. Kashima and T. Arakawa, "Proposal of Electro-［390］ Hidehar u Kotari, Masahiro Motosuke, Shinji

Optic T unable 1x2 Multimode Inter ference

Honami, "Particle sorting in microchip by optical

Splitter Based on Multiple Quantum Well "，radiation pressure "，3rd Eur. Conf. Microfluid.,International Conference on Solid State Devices

2012.12.4 CD-ROM.

and Materials (SSDM), Kyoto, 2012.9.26 PS-7-5.

VDEC2013J.indb 209

209

ThQ2.

Nobuyuki Adachi, Hiroyuki Fujita, andTaipei, 2013.1. 20-24 121-Mo (1024）．

A-A
Appendix［386］ H. Suzuki R. Kometani S. Ishihara S. Warisawa

13/07/24 11:51

［400］ S a k a t a , K . , T a g o m o r i , K . , S u g i y a m a , N . ,Physics, Conference Series 258, 012004 (2010）．

Takenouchi, M., Shinya, Y., and Suzuki, Y.,［409］ K . A z u m a , H . Ta k a h a s h i , T. K a n , T. J . , K .

"Development of Nano-Porous Alumina Catalyst

Ito, K. Matsumoto, et al, "QUANTITATIVE

Suppor t by Anodic Oxidation of Ther mally

E VA L U A T I O N O F T H E I N F L U E N C E O F

and Kinetically Sprayed Aluminum Coatings "，DOPAMINERGIC NEURON ON FLAPPINGITSC2012, 2012/5/21-24 pp.287-291.

LOCOMOTION "，The 26th IEEE International［401］ Feng, Y., and Suzuki, Y., "All-Polymer Soft-XRay-Charged Piezoelectret with Embedded

Conference on Micro Electro Mechanical Systems(MEMS ʻ13），2013, pp.5-8.

PEDOT Electrode "，The 26th IEEE International［410］ G. U. Jung, H. Takahashi, T. Kan, K. Matsumoto,Conference on MicroElectroMechanical Systems

and I. Shimoyama, "A PIEZORESISTIVE(MEMS2013), Taipei, pp.865-868 (2013）．．

CELLULAR TRACTION FORCE SENSOR "，The［402］ Morimoto, K., Fukumoto, K., and Suzuki, Y.,

26th IEEE International Conference on Micro"MEMS-based Pillared Sur face for High-speed

Electro Mechanical Systems (MEMS'13), 2013,

Dropet Manipulation: Failure of Cassie-Baxter

pp.927-930.．

Model "，16th Int. Conf. Miniaturised Systems for［411］ A. Inaba, G. Yoo, Y. Takei, K. Matsumoto and I.

Chemistr y and Life Sciences (MicroTAS 2012),

Shimoyama, "A graphene FET Gas Sensor Gated

2012.10.28-11.1 pp.64-66.

by Ionic Liquid "，The 26th IEEE International［403］ Minakawa, Y., and Suzuki, Y., "Low-resonantfrequency MEMS Electret Energy Harvester with

Conference on Micro Electro Mechanical Systems(MEMS'13), pp.969-972.

X-Shaped High-aspect-ratio Par ylene Spring "， ［412］ K. Nagato, D. Suehiro, T. Sato, S. Ikeshima, Y.

A-A
210

Appendix

12th Int. Workshop on Micro and Nanotechnology

Watanabe, M. Nakao, "Roller Replication of Nano-/for Power Generation and Energy Conversion

Microstructures of Polymers, Glasses, Metals, andApplications (PowerMEMS 2012), 2012/12/2-

Ceramics "，The 3rd International Conference on5(2012), pp.133-136.．

Nanomanufacturing (nanoMan2012), 2012.7.26.

［404］ Minakawa, Y., and Suzuki, Y., "X-shaped High-［413］ T. Matsushita, S. Yoshida, J. Ota, and T. Kondo,

aspect-ratio Par ylene Spring for Low-resonant-"Influence of anisotropic diffusion of Ga and Al

frequency MEMS Electret Energy Har vester "，atoms during AlGaAs growth for periodically-

APCOT 2012,，2012/7/8-11, ac12000235.

inver ted AlGaAs waveguides "，Conference on［405］ Chen, R., and Suzuki, Y., "Metal-On-Nothing

Laser and Electro-Optics (CLEO2012), 2013.5.8

Electrodes for Reducing Parasitic Capacitance

pp1-2.

in Electret Energy Har vesting Devices "，12th［414］ Shigeki Yoshida; Kaori Hanashima; Ikuma Ohta;

Int. Workshop on Micro and Nanotechnology

Tomonori Matsushita; Takashi Kondo, "Reducedfor Power Generation and Energy Conversion

propagation losses in quasi-phase-matched GaAs/

Applications (PowerMEMS 2012), 2012/12/2-5

AlGaAs waveguides "，Conference on Laser andpp.121-124.

Electro-Optics (CLEO2013), 2013.6.12.

［406］ E Tamayo R, K Watanabe, M Sugiyama，Y Shoji,［415］ Kentaroh Watanabe, Boram Kim, Tomoyuki

Y Okada1, K Miyano, "Fabrication of broadband

Inoue, Hassanet Sodabanlu, Masanao Goto, Shinya

antireflection str uctures on glass substrates

Hayashi, Masakazu Sugiyama, Kenjiro Miyano,

by Reactive Ion

Etching for application on

Yoshiaki Nakano, "Thin film InGaAs/GaAsP

homogenizers in CPV systems "，39th IEEE PVSC,

MQWs solar cell with backside nano-imprinted

2013.6.18 Abstract Reference No.446.

pattern for light trapping "，39th IEEE Photovoltaic［407］ T. Sato, T. Ishida, S. Nabeya and H. Fujtia, "Nanoscale observation of frictional deformation at Ag［416］ J. Cai, K. Sumie, N. Toyoda, Y. Ishikawa, and K.

single point contact with MEMS-in-TEM setup "，Wada, "Gas cluster ion beam treatment for silicon

Journal of Physics, Conference Series 258, 012005

waveguide trimming "，9th IEEE International(2010）．

Conference on Group IV Photonics (GFP），［408］ H. Fujita, T. Ishida, T. Sato and S. Nabeya,"MEMS-in-TEM for Nano Tribology "，Journal of

VDEC2013J.indb 210

Specialists Conference, 2013.6.9-11.

2012.8.21 pp.352-354.
［417］ Etsuo Maeda, Yaerim Lee, Youjiro Kobayashi,

13/07/24 11:51

Ya-Lun Ho, Shigenori Fujikawa, and Jean-Jacques

Sciences (μTAS2012), Oct.28-Nov.1, Okinawa,

Delaunay, "A 3D metallic str ucture ar ray for

W.2.44 (1706）．

refractive index sensing with optical vortex "，The［425］ "[425] Yannick Tauran, Momoko Kumera, Nicolas

26th IEEE International Conference on Micro

Lafitte, R yohei Ueno, Laurent Jalaber t, Yuki

Electro Mechanical Systems (MEMS'13), 2013

Takayama,

Page(s）：973 -976.

［426］ Dominique Collard, Hiroyuki Fujita, Anthony W.

［418］ Y. M a t o b a , Y. T a g u c h i , a n d Y. N a g a s a k a ,Coleman, Beomjoon Kim ，"Mechanical Effect of"Analytical and Experimental Study on Device

Calix[n]areme Capped Silver Nanopar ticles on

Design of Micro Optical Diffusion Sensor "，IEEE

DNA Measured with Silicon Nano Tweezers "，OMN2012, pp.15-16.

The 16th conference on Miniaturized Systems for［419］ "[419] S. H. Kim, M. Yokoyama, N. Taoka, R.
Nakane, T. Yasuda, O. Ichikawa, N. Fukuhara,

Chemistry and Life Sciences (μTAS2012), Oct.28Nov.1, Okinawa, W.6.155 (1282）."

M. Hata, M. Takenaka, S. Takagi, "Sub-60 nm［427］ M . C . T a r h a n , D . C o l l a r d , L . J a l a b e r t , M .

deeply-scaled channel length extremely-thin body

Kumemura, N. Lafitte, Q. Delouvee, S.L. Karsten

InxGa1-xAs-on-insulator MOSFETs on a Si withand H. Fujita, "Continuous Real-time Monitoring

Ni-InGaAs metal S/D and MOS interface bufferof Molecular Detection by Silicon Nanotweezers-

Engineering "，VLSI Symposium., 21.1, 2012/6/1

integrated Microfluidic Device "，The 16th confer-

177-178."

ence on Miniaturized Systems for Chemistr y［420］ K. Murata, H. Nikkuni, M.Ohkawa, and T.
Sato, "Design Study of a Guided-Wave Optical
Microphone with a Diaphragm "，IEEE Sensors
2012, pp.1-4.

and Life Sciences (μTAS2012), Oct.28-Nov.1,
Okinawa, W.7.161 (2101）．
［428］ D o m i n i q u e C o l l a r d , T h o m a s L a c o r n e r i e ,Momoko Kumemura, Nicolas Lafitte, Her ve
Guillou, Laurent Jalaber t, Eric Lar tigau,

Kubota, and Yoshio Mita, "A Stif fness-Defined

Ter uo Fujii, Fabrizio Cleri, Hiroyuki Fujita,

Silicon Plane Bending

Method to Realize"SILICON NANO TWEEZERS FOR REAL TIME

Perfectly-Curved Surface Formation for Tunable

BIOMECHANICAL ASSAY ON DNA DAMAGE

Parabolic Mirrors "，2012 IEEE OpticalMEMS

BY THERAPEUTIC RADIATION BEAMS "，Theand Nanophotonics Conference,，6-9 August 2012

16th conference on Miniaturized Systems forPage(s）：61 -62.

Chemistry and Life Sciences (μTAS2012), Oct.28-［422］ Y. Fujimoto, A. Higo, J. O. Kjellman, S. Watanabe,

Nov.1, Okinawa, W.2.61 (1949）．

M.Sugiyama, and Y. Nakano, "Photoluminescence［429］ T. Inoue, D. Hasegawa, S. Badar, S. Chiashi,

of InGaAs Islands on Si(111) Substrate Grown

S. Mar uyama, "Gas Pressure Ef fect on

using

Micro-Channel Selective-Area MOVPE "，Density of Horizontally Aligned Single-Walled

Optical MEMS&Nanophotonic Conference 2012,

Carbon Nanotubes Grown on Cr ystal Quar tz

WP25, August 2012.

Substrates,"International Symposium on Carbon［423］ Hidehiro Oana, Tatsuya Shino, Kaori Nishikawa,

Nanotube Nanoelectronics (CNTNE）．

Masao Washizu, "Real-time fish using opti-［430］ T. Inoue, D. Hasegawa, S. Badar, S. Chiashi,cally driven microspheres functionalized by the

S. Mar uyama, "Ef fect of Gas Pressure on

homologous recombination protein Reca "，The

Growth Process of Horizontally Aligned

16th conference on Miniaturized Systems forSingle-Walled Carbon Nanotubes on Quar tz

Chemistry and Life Sciences (μTAS2012), Oct.28-

Substrates,"Inter national Conference on theNov.1, Okinawa, M.7.170 (1372）．

Science and Application of Nanotubes (NT12）．

［424］ Kyohei Terao, Murat Gel, Ariko Fuke, Atsuhito［431］ S. Aikawa, T. Inoue, E. Einarsson, S. Chiashi, S.

Okonogi, Teru Okitsu，Takashi Tada, Takaaki

Mar uyama, "Influence of Polymer Coating on

Suzuki, Masao Washizu, Hidetoshi Kotera,

Device Proper ties of Carbon Nanotube Field-"Continuous local exposure to chemical

Effect Transistors,"2012 International Conference

substances of single cell "，The 16th conference

on Solid State Devices and Materials (SSDM

on Miniaturized Systems for Chemistry and Life2012）．

VDEC2013J.indb 211

211

Appendix［421］ Tran Nam Binh, Satoshi Morishita Masanori

A-A

13/07/24 11:51

［432］ S. Chiashi, T. Inoue, D. Hasegawa, S. Badar, S.
Maruyama, "Growth Mechanism of Horizontally
Aligned Single-walled Carbon Nanotubes on R-cut

3. 国内学会，研究会等［1］

谷井宏成，牧本三夫，五十嵐貞男，福井邦明，

Cr ystal Quartz Substrates ，"25th International

小日向宏一，和田光司，" 電磁界シミュレータにMicroprocesses and Nanotechnology Conference

よる結合線路と伝送線路の組み合わせたミリ波(MNC 2012）．

CMOS LPF/HPF/BPF の伝送特性に関する検討，［433］ S. Kim, S. Aikawa, P. Zhao, B. Hou, E. Einarsson,
S. Chiashi, S. Maruyama, "Fabrication of Flexible" 電子情報通信学会総合大会，C-15-2 (2012 年 3 月）
［2］

山岸史弥，谷井宏成，佐川守一，牧本三夫，和Graphene Field-ef fect Transistors with Single-

田 光 司，" 両 端 リ ン グ 共 振 器 を 用 い た ミ リ 波

walled Carbon Nanotube Electrodes,"2012 MRSCMOS バンドパスフィルタに関する一検討，"

Fall Meeting.

電子情報通信学会研究技術報告，vol.112, no.251,
MW2012-87, pp.35-39 (2012 年 10 月）［434］ Tran Nam Binh, Satoshi Morishita Masanori
Kubota, and Yoshio Mita, "A Stif fness-Defined［3］

谷井宏成，和田光司，牧本三夫，五十嵐貞男，

Silicon Plane Bending Method to Realize

福井邦明，小日向宏一 "CMOS プロセスを想定しPerfectly-Curved Surface Formation for Tunable

たインタディジタル結合線路と伝送線路を用い

Parabolic Mirrors "，2012 IEEE Optical MEMS

たミリ波有極形フィルタ "，エレクトロニクス実

and Nanophotonics Conference, 6-9 August 2012,

装学会春季講演大会，2013 年 3 月

Banff, Alberta, Canada［4］中村，堀尾，香田，合原，" スケール付 SC β‐［435］ Kota Hosaka, Satoshi Morishita, Isao Mori,A/D 変換回路より得られたカオスアトラクタの 2Masanori Kubota, and Yoshio Mita, "An Integrated

値系列としての特性 "，電子情報通信学会ソサイ

CMOS-MEMS Probe having T wo-T ips per

エティ大会，2012 年 9 月

A-A

Cantilever for Individual Contact Sensing and

212

［5］

豊田，堀尾，合原，" スケール付 β 写像および負Appendix

Kelvin Measurement with Two Cantilevers "，25thのスケール付 β 写像に基づく A/D 変換器の集積IEEE International Conference on Microelectronic

回路実装に向けた設計 "，電子情報通信学会技術

Test Str uctures (ICMTS), 25-28 March, Osaka

研究報告，NLP2012-77, 2012 年 11 月

Japan, (2013.03)［6］［436］ Atsushi Hirakawa, Satoshi Morishita, Isao Mori,

久保田，増田，小林，" 低電力かつ省面積な耐ソ
フトエラー多重化フリップフロップ〜 DICE

Masanori Kubota, and Yoshio Mita, "Experimental

ACFF 〜 "，no.VLD2012-71, pp.69-74，電子情報通Evaluation of High Voltage Hold-off Capability of

信学会技術報告（VLSI 設計技術）(2012)

Post-Mesa-Isolated Standard CMOS Devices "， ［7］張，小林，"BOX 層の厚さによる SOI のソフトエ

The 17th Inter national Conference on Solid-

ラー耐性 "，no.A-3-8, pp.55，電子情報通信学会基State Sensors, Actuators and Microsystems

礎・境界ソサイエティ大会（2012)(Transducers'13), June 17-20, Barcelona, Spain,［8］

NBTI と PBTI による遅延劣化の DF 依存性の解(2013.06）．

析 "，pp.145-150, DA シンポジウム（2012)［437］ Yoshio Mita "W ireless-Driven Pond-Skating
Microrobot as a Technology Driver for Integrated

籔内，小林，"Trap and De-trap モデルを用いた［9］

小林，" 微細化による LSI の信頼性諸問題とそのMEMS (Keynote Speech）"，CINTRA Workshop

解決策 "，no.VLD-71, pp.25-30，電子情報通信学会

on "Next generation of self-power smart sensors

技術報告（VLSI 設計技術）(2012)

for environmental monitoring "，19-20 March,
Singapore (2013.03.19)［438］ Isao Mori, Satoshi Morishita, Masanori Kubota,
K e n t a r o h Wa t a n a b e a n d Yo s h i o M i t a , " A［10］ 古川達也，平野裕也，杉本泰博 2 次スロープ補償を用いた DC-DC コンバータ IC 回路の研究，電子情報通信学会技術研究報告 ：信学技報 112(159),
pp39-44, 2012-07-26

Monolithically-Integrated, Batch Post-processed［11］ 平野裕也，杉本泰博，DC-DC コンバータ IC を統

17.8 V Silicon Solar Cell Array for Remote MEMS

一的に設計する回路手法の研究，電子情報通信

Driving "，Japanese French Research, 16-17

学会技術研究報告 ：信学技報 112(159), pp33-38,

November, Tokyo, (2012.11）．

2012-07-26［12］ 押， 牛 込， 阿 保， 若 家， 岩 松， 尾 田， 高 井，
"SSRM を用いた極浅接合の活性化不純物の深VDEC2013J.indb 212

13/07/24 11:51

さ分布評価 "，第 73 回応用物理学会学術講演会， ［23］ 小川，青島，" スイッチドキャパシタ差動容量・
13a-F5-2, 2012 年 9 月［13］ Rimon Ikeno, Takashi Maruyama, Tetsuya Iizuka,
Satoshi Komatsu, Makoto Ikeda, and Kunihiro

時間変換器，" 電子情報通信学会総合大会，基礎・境界論文集 A-1-1, 2012 年 3 月．
［24］ 上田晋寛，河本尚輝，土肥慶亮，柴田裕一郎，

Asada, "Interconnect Design and Character

小栗

Extraction Method for Throughput Enhancement

成機構の検討，電子情報通信学会技術研究報告，

and Stencil Area Reduction of VIA Layer Exposure

Vol.112(203), RECONF2012-34, pp.61-66 (2012.09)

for Electron Beam Direct Writing with Character［25］ 河 本 尚 輝， 上 田 晋 寛， 土 肥 慶 亮， 柴 田 裕 一

清 ：FPGA における細粒度動的部分再構

Projection Technique,"in Proceedings of IPSJ DA郎， 小 栗Symposium 2012，Aug 2012.

動 的 部 分 再 構 成 に よ る 省 電 力 効 果 の 検 討， 電

［14］ S. Saito, T. Nakura, T. Iizuka, K. Asada, "Resonant
Supply Noise Reduction Using Active Charge
Sharing of Dynamic Voltage Scaling"in Proc. of

清 ：動画像形状検出処理における子 情 報 通 信 学 会 技 術 研 究 報 告，Vol.112(203),
RECONF2012-36, pp.73-78 (2012.09)［26］ 上田晋寛，河本尚輝，土肥慶亮，柴田裕一郎，

IEICE Society Conference, C-12-41, p.114，Sep.

小栗

2012.

成機構の実装とその電力評価，電子情報通信学［15］ K. Kodama, T. Iizuka, T. Nakura, K. Asada,"Frequency Resolution Enhancement for Digitally-

清 ：FPGA における細粒度動的部分再構

会技術報告，FIIS12，No.335，pp.1-7 (2012.06)［27］ 畑中優磨，土肥慶亮，大戸和博，柴田裕一郎，Controlled Oscillator based on a Single-Period

小栗

Switching Scheme"The Workshop about LSI and

法の FPGA による実装，電子情報通信学会技術

Systems 2012, Kokura, Japan, May 2012.
［16］ Toru Kubota, Toru Nakura, Tetsuya Iizuka, and清 ：動画像からのリアルタイム瞳検出手

研究報告，Vol.112(70), RECONF2012-3, pp.13-18

A-A(2012.05)［28］ 山邉芳彦，中島華菜子，土肥慶亮，浜脇一馬，

the Scintillator Utilizing Single Photon Avalanche

山下健太郎，梶原一宏，黒川不二雄，柴田裕一

Diode Arrays,"in Proceedings of IEICE General郎，小栗Conference 2013, Mar. 2013.

タのディジタル制御における遅延制御法の検討，［17］ Nan Wang, Tetsuya Iizuka, and Kunihiro Asada,"Modeling of Chip Sur face Magnetic Field for
Active Probe Scanning System,"in Proceedings of
IEICE General Conference 2013, Mar. 2013.
［18］ 矢部，池田，" ロバストな 3 次元取得システムの清 ：FPGA を用いた DC-DC コンバー

電 子 情 報 通 信 学 会 技 術 研 究 報 告，Vol.112(70),RECONF2012-15, pp.83-88 (2012.05)［29］ 北島，進，中司，"0.18μm CMOS サブマイクロ
ワット級リング発振回路の設計 "，第 65 回電気関係学会九州支部連合大会，2012 年 9 月．

ための CMOS イメージセンサの設計 "，映情学技［30］ 西川，松元，鳥井，松藤，" アダマール符号と報，vol.36, no.38, IST2012-43, pp.9-12, 2012 年 9 月．

ZCZ 符号から得られる直交符号に対するマッチ［19］ 山口恭平，塩谷亮太，安藤秀樹，" 動的な資源

ドフィルタバンクの小規模化の検討 "，第 14 回のリサイジングを組み合わせたデュアルター

IEEE 広島支部学生シンポジウム予稿集，通信工

ボブースト，情報処理学会研究報告，Vol.2012-

学，B-47, pp.414-415, 2012 年 11 月．

ARC-201, No.18, 2012 年 8 月．
［20］ 兼本，大城，金谷，吉田，ポカレル，" 外部中間
参照電圧が不要な新型 SAR ADC の提案 "，電気学会研究会電子回路研究会資料集，ETC-12, pp.81.181.4, 2012 年 10 月
［21］ 橋村，ドン，ポカレル，兼本，金谷，吉田，" ハ
イパス特性を持った UWB-IR トランスミッタ用
CMOS オンチップバランの開発，電子情報通信［31］ 渡部功，佐々木敬泰，松原伸幸，大野和彦，近藤利夫，"NUAL キャッシュの改良と可変レベル
キャッシュへの適用，"，SACSIS2012, May. 2012.
［32］ 中村仁，中林智之，佐々木敬泰，大野和彦，近藤利夫，細粒度モード切換コントローラを用いた可変パイプライン段数プロセッサのチップ試作と評価，SACSIS2012, pp.6-7, 2012.
［33］ 中林智之，佐々木敬泰，Eric Rotenberg，大野学会技術研究報告，pp.59-64, 2012 年 10 月

和 彦， 近 藤 利 夫 ：`FabScalar の Alpha 21264 命［22］ 岡崎，兼本，金谷，ポカレル，吉田啓二，" 高速

令セット対応とマルチプロセッサ環境フレー

SAR ADC 実現のための設計手法の提案 "，電気学

ム ワ ー ク の 構 築 ʼ，Symposium on Advanced

会研究会電子回路研究会資料集，ETC-12, pp.87.1-

Computing Systems and Infrastr uctures 2012，

87.4, 2012 年 12 月

2012.

VDEC2013J.indb 213

213

Appendix

Kunihiro Asada, "Obser vation of Ray Tracing in

13/07/24 11:51

［34］ Gonzalez-Carabarin L. and Asai T., "Logical opera-［45］ 明連広昭，田口彰吾，大島一毅，成瀬雅人，田tions exploiting stochastic resonance for coarse-

井野徹，G.P. Pepe，"NbN/NiCu 積層薄膜を用い

grained devices and materials," 分子ナノシステム

た超伝導ナノワイヤ光子検出器 "，第 60 回応用物の創発化学領域終了シンポジウム，（東京），P-7,

理学会春季学術講演会，27p-G7-13, 2013 年 3 月

2013 年 2 月．

［46］ 中山和也，半田貴也，申東源，北川章夫，" セン［35］ 石村憲意，浅井哲也，本村真人，" 強制 Chua 発

スアンプを用いた ReRAM の書き込み抵抗の制御

振器の集団における Array-Enhanced カオス共鳴，と多値記録への応用 "，電気学会" 電子情報通信学会非線形問題研究会，（札幌），

クロマシン部門総合研究会

2013 年 1 月．

センサ・マイ［47］ 伊部泰貴，中山和也，北川章，" 電圧センスア［36］ 真田祐樹，五十嵐正樹，池辺将之，浅井哲也，

ンプを用いた ReRAM の多値化のための読み出

本村真人，大畑克樹，黒田忠広，" イメージセン

し・書き込み回路 "，信学技報，Vol.112, no.425,

サ - プロセッサ三次元集積システムにおける深ICD2012-126(2013-02), pp.45-49, 2013 年 1 月．

度マップ生成 ：アルゴリズムと回路アーキテク［48］ 菅井男也，片山泰志，浜本隆之，" 高速撮像情報

チャ，" STARC シンポジウム 2013,（横浜），2013

を用いた画像強調方式の検討 "，電子情報通信学

年 1 月．

会技術研究報告，Vol.112, No.40, pp.23-26 (2012)［37］ 内田大輔，池辺将之，浅井哲也，本村真人，竹［49］ 山崎智裕，大高俊徳，浜本隆之，" 小撮像面単位

康 宏， 黒 田 忠 広，" 複 数 位 相 型 TDC を 用 い たでの時間解像度調整によるダイナミックレンジ

CMOS イ メ ー ジ セ ン サ 用 Single-Slope ADC,"の拡大および動きボケの抑制 "，映像情報メディ

STARC シンポジウム 2013,（横浜），2013 年 1 月．

ア学会技術報告，vol.36, no.20, pp.33-36（2012）［38］ 真田祐樹，尹征一，浅井哲也，本村真人，竹中［50］ 岩田大志，小松巡，山口賢一 ： "2 非同期式 2 部

崇，" ウェーブレット縮退の多段化に基づくデノ

完全スキャン設計におけるモジュール結合度を

イズ LSI の省メモリアーキテクチャ，" LSI とシ考慮したスキャンパス設計，" 第 68 回 FTC 研究

ステムのワークショップ，（北九州），2012年5月．

会資料，pp.1-5, January, 2013.

A-A
214

Appendix［39］ 平尾岳志，安達琢，浅井哲也，本村真人，" プロ［51］ 池野理門，丸山隆司，飯塚哲也，小松聡，池田

セッサの低電力化に向けた連鎖型データパスの

誠，浅田邦博，「キャラクタプロジェクション

実装と電力評価，" LSI とシステムのワークショッ

による電子ビーム直描技術におけるビア層のス

プ，
（北九州）
，2012 年 5 月．

ループット向上とステンシル面積削減のための［40］ 佐藤翔治，成瀬雅人，田井野徹，明連広昭，" 多配線設計およびキャラクタ抽出」，DA シンポジウ

量子ビーム検出器用 STJ 素子の作製 "，第 73 回応

ム 2012 論文集，情報処理学会シンポジウムシリー

用物理学会学術講演会，14a-A2-11, 2012 年 9 月

ズ Vol. 2012, No.5, 5B-2, pp.187-192, 2012 年 8 月 30

［41］ 西 尾 拓 真， 成 瀬 雅 人， 田 井 野 徹， 明 連 広 昭，"AlN トンネルバリアを用いた超伝導トンネル接［52］ 高野真志，和田和千，関根かをり，" 弱反転領域

合の極低温特性 "，第 73 回応用物理学会学術講演

動作 MOSFET カレントミラー回路の形状比によ会，14a-A2-11, 2012 年 9 月

る温度依存性低減 "［42］ H. Myoren, S. Taguchi, K. Ohshima, T. Wakatsuki,
T. Taino, L. Parlato and Giovanni P. Pepe,

電子回路研究会 ECT-12-092,

pp.27-30, December 2012［53］ 伊 藤遼， 関 根 か を り，" 微 小 電 源 電 圧 駆 動"Performance of Superconducting Single-Photon

PTAT 電圧発生回路の実現可能範囲に関する一考

Detectors using NbN/NiCu nanowires "，Applied

察"Superconductivity Conference 2012, 3EPR-05, 20122012

年 10 月徹，明連広昭，"STJ フォトン検出器用 Coupled SQUID コンパ
レータ "，電子情報通信学会 2013 年総合大会講演
論文集，c-8-12，2013 年 3 月［44］ 赤松祐太，佐々木電子回路研究会 ECT-12-054, pp.85-88, June［54］ 小林優太，関根かをり，" 低電圧検出可能な電圧［43］ 村重拓也，成瀬雅人，田井野

VDEC2013J.indb 214

日．

亮，成瀬雅人，田井野

検出器，" 電子回路研究会，ECT-13-010, pp.49-53,
Jun. 2013.
［55］ 崔，張，難波，"DVMC を用いた 2 線式非同期回路に対する微小遅延測定，" 信学ʼ 13 総大，2013

徹，

年 3 月．

明連広昭，"STJ アレイ検出器用時間分割多重化［56］ 張，難波，伊藤，" マルチスキャンとテストポイ

回路の設計 "，電子情報通信学会 2013 年総合大会

ント挿入による LOS の微小遅延故障検出率向上

講演論文集，c-8-13，2013 年 3 月

法，" 信学技報，FIIS, 2012 年 6 月．

13/07/24 11:51

［57］ 田中，淡野，田村，外山，" フローティング型可

プ自動パイプライン化のための一手法，"

変抵抗回路の設計 "，第 65 回九州支部連合大会講情報通信学会，VLSI 設計技術研究会，2013.

演論文集，p.329,2012 年 9 月．

［68］ 南部，神戸，" 動作記述における多重ループパイ［58］ 財津優，肥後昭男，種村拓夫，中野義昭，" モノ
リシック偏波多重送信回路のための InP 偏波変換器の試作と評価，"

電子

プライン化の一手法，" 平成 24 年電気関係学会関西連合大会，pp.238-239, 2012.

電子情報通信学会光エレク［69］ 福井，神戸，" 粒子追跡システムにおける相関値

トロニクス（OPE）研究会，OPE-2012-31，宮崎，計算回路の低消費電力化設計，" 平成 24 年電気関2012 年 10 月．

係学会関西連合大会，pp.234-235, 2012.

［59］ 財津優，肥後昭男，種村拓夫，中野義昭，"InP［70］ 三 宅， 笹 川， 佐 藤， 梶 原， 三 浦，" リ ン グ オ シ

光集積回路に適合した導波路型偏波変換器，"レータ利用モニタ回路によるチップ内温度・電電子情報通信学会ソサイエティ大会シンポジウ

圧の試作評価とフィールドテストへの活用検ム（招待講演），CI-1-2，富山大学，2012 年 9 月．

討 "，［60］ 中島和紀，佐々木伸一，" 遠端クロストークのた［71］ 津森，三宅，佐藤，梶原，三浦，" フィールドテ

めのスルーレート可変回路の検討 "，平成 24 年電ストのための温度・電圧モニタ回路構成の検討 "，気関係学会九州支部連合大会，12-1P-11,2012 年 9信学技報 VLD2012-67，pp.243-248，2012 年 11 月．

月［72］ 三宅，津森，佐藤，梶原，三浦，" モニタ回路に［61］ 松本裕章，佐々木伸一，高倉一旨，" プリントよる製造バラツキを考慮した温度・電圧推定手

配線板電源層からの放射雑音低減方法の検討 "，法 "， 信 学 技 報 DC2012-89，pp.55-60，2012 年 11

JPCA2012 アカデミックプラザ，AP-01,2012 年 6月．

月［73］ 秋田純一，擬似的不規則画素配置による像計測
おけ方向特異性の解消効果一検討，第 6 回新画像

によるプリント配線板電源層からの放射雑音低システム・情報フォトニクス研究討論会予稿集，

減 -3 次元解析による抵抗付加位置の検討 - "，平pp.7-8, 2012.6.

成 24 年電気関係学会九州支部連合大会，08-2P01,2012 年 9 月［63］ 高倉一旨，佐々木伸一，泊像における擬似的不規則素配置よジャギー解消
佑樹，松本裕章，"

プリント配線板電源層からの放射雑音低減方法

効果の評価，第 6 回新画像システム・情報フォト［75］ 石田，猿渡，森川，" ワイヤレスハーネスのため

影響 - "，平成 24 年電気関係学会九州支部連合大の 2 進 MDS-ID マッチング型ウェイクアップ通信会，08-2P-02,2012 年 9 月の評価 "，情報処理学会研究報告，高度交通シス［64］ 馬場俊輔，佐々木伸一，高倉一旨，松本裕章，"

テム研究会，ITS49-3, 2012 年 6 月．

アナログ・デジタル混載配線板における電源雑［76］ 矢野憲，林田隆則，佐藤寿倫，モンテカルロシ

音の低減 "，電子情報通信学会環境電磁研究会，

ミュレーションによるソフトエラー耐性ラッチ，

信学技法 Vol.112 No.372，EMCJ2012-119, pp.99-

SRAM の信頼性評価，第 25 回回路とシステムワー

103,2013 年 1 月

クショップ，pp.438-443, 2012 年 7 月．

佑樹，佐々木伸一，高倉一旨，" プリント配［77］ 稲 垣 正 己， 畑 謙 佑， 塩 沢 一 成， 宮 田 耕 充， 大

-電

野 雄 高， 岸 本 茂， 篠 原 久 典， 水 谷 孝，「 高源層形状 - "，電子情報通信学会環境電磁研究会，

純度半導体カーボンナノチューブを用いた信学技法 Vol.112 No.372，EMCJ2012-114, pp.69-

高周波 FET の特性評価」，第 73 回秋季応用物理学

74, 2013 年 1 月

会学術講演会，2012.09.13，愛媛大学・松山大学，［65］ 泊線板電源層からの放射雑音低減方法の検討［66］ Yuanyuan GUO, Torsten WAGNER, Ko-ichiro

13a-C2-7.

MIYAMOTO, Tatsuo YOSHINOBU, "Modeling［78］ 深谷徳宏，片岡佑介，金東榮，岸本茂，水谷孝，

and Simulation of the Light-Addressable

野田優，大野雄高，「グリッド配線による CNT 透

Potentiometric Sensor for High-Resolution and

明導電膜の低抵抗化」，第 73 回秋季応用物理学会

High-Speed Chemical Imaging "，7th Int. Symp. on

学術講演会，2012.09.13，愛媛大学・松山大学，

Medical, Bio-and Nano-Electronics, Sendai, March

14a-C2-5.

7 -8, 2013［67］ 南部，神戸 ："C 言語動作記述における多重ルー215

ニクス研究討論会予稿集，pp.9-10, 2012.6.

- 穴あき電源層における雑音発生位置のの検討

VDEC2013J.indb 215［74］ 中村優希・川 _ 基輝・秋田純一・小松孝徳，動画

A-A
Appendix［62］ 松本裕章，佐々木伸一，高倉一旨，" 抵抗付加法［79］ 石井聡，玉置聖人，岸本茂，水谷孝，「Pd, Ti 被膜ドーピングによる CNTFET の伝導型制御」，第13/07/24 11:51

73 回秋季応用物理学会学術講演会，2012.09.13，
愛媛大学・松山大学，13p-C2-1.

［91］ 松本高士，小林和淑，小野寺秀俊，" ランダム・［80］ 石 井 聡， 玉 置 聖 人， 岸 本 茂， 水 谷 孝，

テレグラフ・ノイズが電圧 CMOS 論理回路の遅「Conduction-Type Control of Carbon Nanotube

延ゆらぎに及ぼす影響 "，応用物理学会分科会シ

Field-Effect Transistors by Pd and Ti Overlayer

リコンテクノロジー，no 154, pp.27-30, 2013/01.

Doping」，第 43 階フラーレン・ナノチューブ・グ

［92］ 松本高士，小林和淑，小野寺秀俊，" ランダム・

ラフェン総合シンポジウム，2012.09.06，東北大

テレグラフ・ノイズに起因した組合せ回路遅延学，2P-29.

ゆらぎに対する基盤バイアスの影響 "，デザイン［81］ 大野雄高，「CNT FET −ゲート絶縁膜界面と特性制御−」，固体材料における電界効果の物理と応用の進展

ガイア 2012，信学技報，vol 112, no 320, pp.63-68,
2012/11.

- 第 4 回若手ミニワークショップ -， ［93］ 古田潤，小林和淑，小野寺秀俊，" ソフトエラー

2012.08.25，仙台，1. [ 招待講演 ]「走査型プローブ顕微鏡を用いた CNT ト［82］ 水谷孝，
ランジスタの電気伝導特性測定」，日本学術振興会第 167 委員会第 67 回研究会，2012.07.18，物質材料研究機構． [ 招待講演 ]［83］ 松本高士，小林和淑，小野寺秀俊，"NBTI・RTN
が論理回路および SRAM の信頼性に与える影響について "，情報処理学会 DA シンポジウム 2012
論文集，pp.151-156, 2012/08.

A-A

LSI とシステムのワークショップ，2012/05.

による多ビットエラーのラッチ間距離依存性の評価 "，電子情報通信学会ソサイエティ大会，
2012/09.
［94］ 三木淳司，松本高士，小林和淑，小野寺秀俊，" 劣化測定と回復測定を高速に切り替え可能な
NBTI 測定回路の特性評価 "，電子情報通信学会
ソサイエティ大会，2012/09.
［95］ 三浦克介，曽我勇幾，門多健一，有竹俊之，山崎裕一郎，中前幸治，" レイアウトデータからの［84］ 近藤正大，石原亨，小野寺秀俊，" 低電圧動作に

特徴抽出による欠陥分類法の量産データ適用 "，

適したセルライブラリのゲート幅決定法とその第 32 回 LSI テスティングシンポジウム会議録，

評価 "，情報処理学会 DA シンポジウム 2012 論文

pp.129-134 (7-9 Nov. 2012）．

216

Appendix

集，pp.169-174, 2012/08.

［96］ 蝶野尋紀，三浦克介，中前幸治，" 健康モニタリ［85］ 西 澤 真 一， 近 藤 正 大， 石 原 亨， 小 野 寺 秀 俊，"ングセンサーチップのための心電図圧縮センシ

低電圧動作に向けた PN 比可変スタンダードセ

ング回路のテストおよび高信頼化 "，第 32 回 LSI

ルライブラリの構成法とその評価 "，情報処理

テ ス テ ィ ン グ シ ン ポ ジ ウ ム 会 議 録，pp.141-146

学 会 DA シ ン ポ ジ ウ ム 2012 論 文 集，pp.175-180,(7-9 Nov. 2012）．

2012/08.

［97］ 大 崎 淳 巳， 御 堂 義 博， 中 前 幸 治，"LSI 配 線 間［86］ Islam A.K.M Mahfuzul，釡江典裕，石原亨，小TDDB 劣化に対する信頼性を考慮した電子ビー

野寺秀俊，" 完全ディジタル型の P/N ばらつきのム直接描画方式のスループット向上の一検討 "，自律補償回路 "，情報処理学会 DA シンポジウム

第 32 回 LSI テスティングシンポジウム会議録，2012 論文集，pp.43-48, 2012/08.

pp.147-152 (7-9 Nov. 2012）．

［87］ 釡江典裕，土谷亮，小野寺秀俊，" チップ内基板［98］ 三浦克介，松本和也，中前幸治，" スキャンチェー

バイアス生成回路のモジュール化設計 "，情報処

ンタイミング故障の統計的特徴解析による故障

理 学 会 DA シ ン ポ ジ ウ ム 2012 論 文 集，pp.55-60,

診断 "，第 32 回 LSI テスティングシンポジウム会

2012/08.

議録，pp.185-190 (7-9 Nov. 2012）．

［88］ SinNyoung Kim，Akira Tsuchiya, Hidetoshi［99］ 山下将嗣，大谷知行，松本徹，御堂義博，三清，中前幸治，" レーザー励起テ

Onodera, "Evaluation of Single-Event Vulnerability

浦克介，二川

in Analog and Digital Signals of PLL based on

ラヘルツ波放射における多層配線の影響 "，第 59

Error-Categorization "，情報処理学会 DA シンポ

回応用物理学会関係連合講演会，16p-E8-5, p.04-

ジウム 2012 論文集，pp.61-66, 2012/08.

197 (15-18 Mar 2012）．

潤，山本亮輔，増田政基，岡田翔伍，久［100］ 山下将嗣，大谷知行，松本徹，御堂義博，三浦

保田勘人，小林和淑，小野寺秀俊，" 微細プロ

克介，中前幸治，二川清，" レーザーテラヘル

セスにおける耐ソフトエラー集積回路の設計手

ツ放射顕微鏡の無バイアス LSI 故障解析への応法 "，LSI とシステムのワークショップ，2012/05.

用 "，第 42 回信頼性・保全性シンポジウム，東京，［89］ 古田［90］ 松本高士，小林和淑，小野寺秀俊，"LSI 信頼性へ

pp.109-114 (12-13 Jul 2012）．

の R TN・NBTI の影響と特性補償技術について "， ［101］ 蝶野尋紀，三浦克介，中前幸治，" 人の健康モ

VDEC2013J.indb 216

13/07/24 11:51

ニタリングのためのリアルタイム圧縮センシン
グ "，2012 年電子情報通信学会通信ソサイエティ
大会，B-19-28 (11-14 Sep 2012）．
［102］ 井ノ上，長谷川，S. Badar，千足，丸山，" 水晶基
板上での水平配向単層カーボンナノチューブの成長過程．" 第 49 回日本伝熱シンポジウム．

技報），pp.37-42, 2012-09-18［113］ 高木健太，水野孝祐，和泉慎太郎，川口博，吉本雅彦，"HOG 特徴量による実時間物体検出プロ
セッサの FPGA 実装，" 信学技報，vol.112, no.365,
ICD2012-105, pp.61-61, 2012 年 12 月．
［114］ 小西恵大，奥野圭祐，和泉慎太郎，吉本雅彦，［103］ 長谷川，井ノ上，S. Badar，千足，丸山，" 水晶表川口博，"40 nm 640μm2 7.2bit プロセススケー

面における水平配向単層カーボンナノチューブ

ラブル・オペアンプレス時間演算型 AD 変換器，の高密度合成．" ナノ学会第 10 会大会．

" LSI とシステムのワークショップ 2012, pp.210-［104］ 相川，北畠，E. Einarsson，T. Thurakitseree，千212，北九州市，2012 年 5 月．

足，丸山，" 透明なカーボンナノチューブフレキ［115］ 中川知己，吉本秀輔，北原佑起，柳田晃司，梅シブルトランジスタ．" 第 49 回日本伝熱シンポジ

木洋平，奥村俊介，和泉慎太郎，川口ウム（富山国際会議場，富山）．

本雅彦 " 強誘電体キャパシタを用いた 6T4C シャ［105］ 井ノ上，G. Meikle，S. Badar，長谷川，千足，丸山，" 水平配向単層カーボンナノチューブの合博，吉ドウ SRAM の高性能化技術 " 信学技報，vol.112,
no.365, ICD2012-98, p.41，東京，2012 年 12 月．

成 ：触媒担持法および水晶表面の影響．" 第 43

［116］ 柳田晃司，奥村俊介，中田洋平，鍵山祐輝，吉回フラーレン・ナノチューブ・グラフェン総合

本秀輔，川口博，吉本雅彦，" 低エネルギ比較機

シンポジウム．

能を有する DMR 応用 7T SRAM," LSI とシステム［106］ S. Badar, D. Hasegawa, T. Inoue, S. Chiashi,
S. Mar uyama, "Raman Imaging Spectroscopyのワークショップ 2012, pp.186-188，北九州市，
2012 年 5 月．
［117］ 奥村俊介，吉本秀輔，川口博，吉本雅彦，"SRAM

Nanotubes on Crystal Quartz．" 第 43 回フラーレセルを用いた Low 書込みによるチップ ID 生成

ン・ナノチューブ・グラフェン総合シンポジウ

手法，" LSI とシステムのワークショップ 2012,

ム．

pp.201-203，北九州市，2012 年 5 月．

［107］ 長谷川，井ノ上，大塚，バダル，千足，丸山，"［118］ 奥村俊介，吉本秀輔，川口博，吉本雅彦，"SRAM

走査型顕微鏡による水晶基板上の水平配向単層セルを用いた Low 書込みによるチップ ID 生成手

カーボンナノチューブの分析．" 第 44 回フラーレ法，" 信学技報，vol.112, no.15, ICD2012-18, pp.97-

ン・ナノチューブ・グラフェン総合シンポジウ

102, 2012 年 4 月，岩手．

ム．

山祐輝，吉本秀輔，川口博，吉本雅彦，" 低エネスの熱リソグラフィを用いた金属性単層カーボ

ルギ比較機能を有する DMR 応用 7T SRAM," 信学

ンナノチューブの選択的除去．" 第 44 回フラーレ

技報，vol.112, no.15, ICD2012-16, pp.85-90, 2012 年

ン・ナノチューブ・グラフェン総合シンポジウ

4 月，岩手． 2012 年 3 月［120］ 鄭晋旭，中田洋平，奥村俊介，川口博，吉本雅［109］ 木皿祥吾，亀山充隆，" 電流源自律制御に基づく

彦，" プロセスばらつきを考慮した低電圧動作混

低電力多値 VLSI とその応用 "，多値論理研究ノー

合連想度キャッシュ構造，" 信学技報，vol.112,

ト，Vol.35, No.6, pp.6-1 -6-5(2012）．

no.170, ICD2012-31, pp.1-6，札幌，2012 年 8 月．

［110］ Xu Bai, Michitaka Kameyama ，"Multiple-［121］ 中田洋平，川口博，吉本雅彦，" プロセスばらつ

Valued Data Transfer Scheme using X-Net and Its

きを考慮した NoC アーキテクチャ，" LSI とシス

Application to Reconfigurable VLSI "，多値論理研

テムのワークショップ 2012, pp.204-206，北九州

究ノート，Vol.35, No.5, pp.5-1 -5-6(2012）．

市，2012 年 5 月．

［111］ 張山昌論，小松与志也，亀山充隆，" ハンドシェー［122］ 鄭晋旭，中田洋平，奥村俊介，川口博，吉本雅

クコンポーネント設計を指向した非同期 FPGA彦，" 低電圧動作マージン拡大機能を有する連アーキテクチャ "，電子情報通信学会技術報告（信

想度可変キャッシュ，" LSI とシステムのワーク

学技報），pp.43-48, 2012-09-18

ショップ 2012, pp. 207-209，北九州市，2012 年 5［112］ 張山昌論，小松与志也，亀山充隆，"Balsa フレー
ムワークを用いた同期式 FPGA 上での非同期回路の小面積設計 "，電子情報通信学会技術報告（信学

VDEC2013J.indb 217

217［119］ 梅木洋平，奥村俊介，中田洋平，柳田晃司，鍵［108］ 大塚，井ノ上，長谷川，千足，丸山，" 分子ガラム．

A-A
Appendixof Horizontally Aligned Single-Walled Carbon

月．
［123］ 宮 本 優 貴， 何

光 霽， 和 泉 慎 太 郎， 川 口博，

吉本雅彦 "2.4 倍速実時間 6 万語彙連続音声認識

13/07/24 11:51

プ ロ セ ッ サ の 開 発 " 信 学 技 報，vol.112, no.365,
ICD2012-101, pp.49-53，東京，2012 年 12 月．

&SDM2012-，2013 年 2 月［135］ 樋口裕磨，橋本昌宜，尾上孝雄，" オンチップセ［124］ 何光霽，菅原隆伸，藤永剛史，宮本優貴，野口

ンサを用いたばらつき自己補償手法の検討，" 信紘希，和泉慎太郎，川口博，吉本雅彦，"6 万語彙

学技報 VLSI 設計技術研究会，no. VLD2012-138,

実時間連続音声認識のための 40nm, 144mW 音声

pp.13--17, March 2013.

認識専用プロセッサの開発，" LSI とシステムの［136］ 天木健彦，橋本昌宜，密山幸男，尾上孝雄，" 確

ワークショップ 2012, pp.189-191，北九州市，2012

率的動作モデルを用いたオシレータベース真性年5月

乱数生成回路のワーストケース設計手法，" 信［125］ 岡田慎吾，關根惟敏，浅井秀樹，電源分配回路
網の非構造メッシュ化と局所陰的 LIM による高速過渡解析，信学技報，vol.112, no.320, pp.213218, 2012 年 11 月
［126］ 西崎統大，關根惟敏，浅井秀樹，陽的かつ無条

学技報 VLSI 設計技術研究会，no. VLD2012-154,
pp.99--104, March 2013.
［137］ 信田龍哉，橋本昌宜，尾上孝雄，" センサノード
間静電容量結合に基づく距離推定に向けた電極形状の検討，" 信学技報回路とシステム研究会，

件安定な手法による電源分配回路網の高速過渡

no. CAS2012-119, pp.131--136, March 2013.

解析，信学技報，vol.112, no.320, pp.219-224, 2012［138］ 郡浦宏明，今川隆司，密山幸男，橋本昌宜，尾年 11 月

上孝雄，" 動的再構成機能を用いた故障回避手法［127］ 田篠，井田，"MOSFET の基板バイアス効果のの定量的信頼性評価，" 信学技報リコンフィギャ

Scaling と回路動作の解析 "，2012 信学ソ（エレク

ラ ブ ル シ ス テ ム 研 究 会，no. RECONF2012-59,

トロニクス），冨山大学，C-12-46，Sep. 2012

pp.71--76, November 2012.

［128］ 佐藤裕介，守屋雅隆，島田宏，水柿義直，前澤［139］ 原田諒，密山幸男，橋本昌宜，尾上孝雄，" 中性

正明，" アンダーダンプ接合での SFQ 反射を利用

子起因一過性複数パルスの電源電圧及び基板バする電圧増倍器の増倍率評価，" 2012 年電子情報

イアス依存性測定，" 信学技報 VLSI 設計技術研究

通信学会総合大会，2012 年 3 月

会，no. VLD2012-100, pp.237--241, November 2012.

A-A
218

Appendix［129］ 守屋雅隆，瀧澤宏幸，水柿義直，" 非対称 2 接合
SQUID でのゼロ・クロッシング・シャピロ・ス

［140］ 橋本昌宜，" 低電力回路技術，" センサマイクロマ
シンとその応用シンポジウム，October 2012.

テップを利用した両極性ディジタル‐アナログ［141］ 上野美保，橋本昌宜，尾上孝雄，" 電気的タイミ変換器の試作，" 2012 年電子情報通信学会総合大

ング故障のデバッグ向けオンチップリアルタイ会，2012 年 3 月

ム電源電圧センサ，" 通信学会ソサイエティ大会，［130］ 水柿義直，"RSQUID における間欠発振現象の間接的確認，" 平成 24 年秋季第 73 回応用物理学会
学術講演会，2012 年 9 月［131］ 佐藤裕介，守屋雅隆，島田宏，水柿義直，前澤正明，" アンダーダンプ接合での SFQ 反射を利用した 100 倍電圧増倍器の動作検証，" 平成 24 年秋
季第 73 回応用物理学会学術講演会，2012 年 9 月

no. A-3-6, September 2012.
［142］ 樋 口 裕 磨， 新 開 健 一， 橋 本 昌 宜，R. Rao, S.
Nassif, " 感度可変リングオシレータを用いたデバ
イスパラメータばらつき推定，" DA シンポジウ
ム，August 2012.
［143］ 菅 原 佑 紀， 淡 野 公 一， 田 村 宏 樹， 外 山 貴 子，"
バックゲート駆動弱反転領域トランスリニア原［132］ 高橋義隆，守屋雅隆，島田宏，水柿義直，前澤理と適応バイアス技術を用いたアナログ乗算器

正明，"6-bit 可変型 SFQ パルス数増倍回路の設計の提案 "，第 35 回多値論理フォーラム，pp.8 − 1と動作検証，" 電子情報通信学会技術研究報告（超〜 8 − 5，2012 年 9 月．

伝導エレクトロニクス），SCE2012-24, 2012 年 10月

［144］ 菅 原 佑 紀， 淡 野 公 一， 田 村 宏 樹， 外 山 貴 子，"
バックゲート駆動弱反転領域動作型トランスリ［133］ 佐藤裕介，守屋雅隆，島田宏，水柿義直，前澤

ニア原理を用いたアナログ乗算器の提案 "，電気正明，" アンダーダンプ接合での SFQ 反射を利用

関係学会九州支部連合大会（第 65 回連合大会），する 1000 倍電圧増倍器の動作検証，" 電子情報通pp.316，2012 年 9 月．

信学会技術研究報告（超伝導エレクトロニクス）， ［145］ 宮川昌士，淡野公一，田村宏樹，外山貴子，"3SCE2012-28, 2013 年 1 月［134］ 水柿義直，" 散逸要素を組み込んだ単一電子素子・単一磁束量子素子での間欠発振，" 電子情報通信学会技術研究報告（電子デバイス），ED2012-

VDEC2013J.indb 218

段構成高利得 CMOS OP アンプの一設計 "，電気関係学会九州支部連合大会（第 65 回連合大会），
pp.318，2012 年 9 月．
［146］ 岩崎春紀，淡野公一，田村宏樹，外山貴子，山13/07/24 11:51

田明宏，"MOS アナログ集積回路教育のためのン・センサシステム研究会 2012, pp.83-86, 2012.6.

LSI 設計 "，電子情報通信学会九州支部学生会講［159］ 浅岡，田中，魏 "SD 数演算を用いた RSA 暗号処

演会（第 20 回）
，A-3
（論文番号），2012 年 9 月．
［147］ 今川翔太，宮内亮一，淡野公一，田村宏樹，外理回路の設計と性能評価 "，IEICE VLD 研究会，
VLD2012-115, pp.45-50 2013 年 1 月

山貴子，" 完全非同期型 ΔΣ 変調器の一設計 "， ［160］ 田中，魏，" 剰余 SD 数の非零桁数を削減する変電子情報通信学会九州支部学生会講演会（第 20

換アルゴリズム "，第 25 回回路とシステムワーク回），A-4（論文番号），2012 年 9 月．

ショップ，C1-2-1, pp.156-159, 2012 年 7 月［148］ Arif Abdul Mannan, Agung Setiabudi, Hiroki「環境にばらまく［161］ 森功，久保田雅則，三田吉郎，Tamura, Takako Toyama, Koichi Tanno,

センサネットワーク素子実現に関する一考察」，"Measurement and Evaluation of Back-Gate

マイクロマシン・センサシステム研究会，6 月

Driven Flipped Voltage Follower "，第 26 回多値論

11-12 日，京都，（2012 年 6 月）

理とその応用研究会技術研究報告，Vol.MVL-13， ［162］ Isao Mori, Satoshi Morishita, Masanori Kubota,
No.1, pp.45-50, 2013 年 1 月．

K e n t a r o h Wa t a n a b e a n d Yo s h i o M i t a , " A［149］ 矢野新也，ハムヒュンジュ，松岡俊匡，王軍，Monolithically-Integrated, Batch Post-processed

チョウイキュン，" 非線形成分補正機能を有した

17.8 V Silicon Solar Cell Array for Remote MEMS

確率的並列型 A/D 変換器の設計 "，電子情報通信

Driving "，Japanese French Research, 16-17

学会集積回路研究会（ICD), 2012 年 10 月，盛岡．

November, Tokyo, (2012.11）．

［150］ 超益均，松岡俊匡，海老沼拓史，"CMOS トリプ［163］ 木原泰樹，久保田雅則，森下賢志，百瀬健，近ルバンド GPS 受信機の設計 "，平成 24 年電気関係

藤愛子，霜垣幸浩，三田吉郎，「ステルスダイ

学会関西連合大会，2012 年 12 月，大阪．

シングを利用した埋め込み式予約素子分離法」，［151］ 崔冀，松岡俊匡，" プロセスばらつき補償を有すマイクロマシン・センサシステム研究会，6 月

る低電圧 DCO "，平成 24 年電気関係学会関西連［164］ 平 川 淳， 森 下 賢 志， 三 田 吉 郎，「SOI 基 板 上 の［152］ J . B a e，W. - M . Wa n g，I . J o，T. M a t s u o k a ,メサ分離型標準バルク CMOS 素子の絶縁耐圧評"Modeling and Simulation of ADPLL with Phase価」，マイクロマシン・センサシステム研究会，

Interpolator "，平成 24 年電気関係学会関西連合大6 月 11-12 日，京都，（2012 年 6 月）

会，2012 年 12 月，大阪．

田博之，三田吉郎，「光硬化ポリイミドを用いた

Flash 型 AD 変換器の電力削減 "，電子情報通信学

繊毛アクチュエータの CMOS ポストプロセス作

会 LSI とシステムのワークショップ，2012 年 5 月

製」，マイクロマシン・センサシステム研究会，
6 月 11-12 日，京都，（2012 年 6 月）

Subranging ADC (1） ― オ フ セ ッ ト キ ャ ン セ［166］ 井 上， 安 永，" 周 波 数 領 域 に よ る セ グ メ ン ト

ル付き電荷駆動アンプ及び容量アベレージング

分 割 伝 送 線 の 設 計 と 評 価 "， 信 学 技 報 FIIS12，― "，電子情報通信学会シリコンアナログ RF 研究

No.345,2012 年 10 月．

会，2012 年 12 月．
［155］ 吉村，今掛，米満，大畠，"1-GHz, 17.5-mW, 8-bit
Subranging ADC (2） ―抵抗ラダーにおける歪み補正回路― "，電子情報通信学会シリコンアナ
ログ RF 研究会，2012 年 12 月．
［156］ 吉村，大畠，" オフセットキャンセル付き電荷駆動アンプを用いた 1 GHz, 17.5mW, 8 bit サブレン

219［165］ ジュリアンマラペール，森下賢志，安宅学，藤［153］ 今掛，大畠，" 容量アベレージング技術を用いた［154］ 大畠，今掛，米満，吉村，"1-GHz, 17.5-mW, 8-bit

A-A
Appendix

合大会，2012 年 12 月，大阪．

11-12 日，京都，（2012 年 6 月）

［167］ 小林，茂木，魏，"SD 数の 2 値符号化による算術演算回路の最適化設計と性能評価 "，信学技報，
VLD2012-114, pp.39-44, 2013 年 1 月．
［168］ 鬼頭，高木，" 桁上げ生成二重化によるフォー
ルトセキュアな並列プレフィックス加算器の構
成 法，" 信 学 技 報，vol.112, no.321, DC2012-72,
pp.273-278, 2012 年 11 月．

ジング ADC "，STARC シンポジウム，2012 年 1 月． ［169］ 小林伸彰，榎本忠儀，「DVFS 制御向け量子化デ［157］ 伊部泰貴，中山和也，北川章夫，" 電圧センスア

コーダの開発とその動きベクトル検出プロセッ

ンプを用いた ReRAM の多値化のための読み出

サへの応用」，エレクトロニクス講演論文集 2，

し・書き込み回路 "，信学技報，vol.112, no.425,

電子情報通信学会 C-12-15，p.86，2013 年 3 月 19

ICD2012-126, pp.45-49, 2013.2.

日．

［158］ 河合一樹，北川章夫，" ラジカルセンサの提案と［170］ 本島浩二，小林伸彰，榎本忠儀，「CMOS レジス

回路実装に関する検討 "，電気学会マイクロマシ

タの高速化・低電力化」，エレクトロニクス講演

VDEC2013J.indb 219

13/07/24 11:51

論文集 2，電子情報通信学会 C-12-11，p.82，2012
年 3 月 19 日．

［185］ 三苫，鬼頭，高木，" 桁上げビットの二重化によ［171］ 伊 藤 隆 祐， 小 林 伸 彰， 榎 本 忠 儀，「 不 揮 発 性
CMOS SRAM の開発」
，エレクトロニクス講演論
文集 2，電子情報通信学会 C-12-10，p.81，2012 年
3 月 19 日．

るセルフチェッキング桁上げ先見加算器 "，DC 研
究会（ETNET2013), 2013 年 3 月．
［186］ 秋 元， 鬼 頭， 高 木，" 部 分 二 重 化 を 用 い た オ
ン ラ イ ン 誤 り 検 出 可 能 な 乗 算 器 "，DC 研 究 会「読み出しマージンを拡大［172］ 榎本忠儀，小林伸彰，（ETNET2013), 2013 年 3 月．

した低電圧動作 SRAM の開発」，信学ソ大会講演［187］ 渡邉貴之，" 電源プレーンの過渡解析のための三論文集，電子情報通信学会 C-12-36，2012 年 9 月

角形セルを用いた等価回路モデルの比較 "，電子13 日．

情報通信学会 2013 年総合大会，2013 年 3 月．

「動的電圧・周波数スケー［173］ 榎本忠儀，小林伸彰，［188］ 渡邉貴之，" 混合モデルを用いた多層電源プレー

リングに向けた動きベクトル検出アルゴリズ

ンの高速過渡解析 "，電子情報通信学会第 25 回回

ムとこれを適用した低電力動きベクトル検出プ

路とシステムワークショップ，2012 年 7 月 31 日．

ロセッサの開発」，信学技報，ICD2012-70，pp.

［189］ 平河秀太，清水暁生，石川洋平，深井澄夫，" ト

71-76，2012 年 10 月 19 日．

ランスインピーダンスアンプを用いたカレント［174］ 朝野，松田，岩田，大曽根，"CMOS 基準電流おミラーのばらつきに関する一考察 "， 電子情報

よび基準電圧発生回路の設計，" 電気関係学会北通信学会九州支部学生会講演会・講演論文集，

陸支部連合大会，2012 年 9 月

A-09, Sep. 2012.

［175］ 和泉，濱野，松田，岩田，水島，小幡，" 圧力セ［190］ 澤 村 芹 香， 清 水 暁 生， 石 川 洋 平， 深 井 澄 夫，"

ンサ用 CV 変換回路の高速化と低消費電力化，"オペアンプを用いた低電圧カレントミラーの測電気関係学会北陸支部連合大会，2012 年 9 月

定 "， 電子情報通信学会九州支部学生会講演会・

A-A
220

研究会
（ETNET2013), 2013 年 3 月．

［176］ 花 井， 徳 光， 松 田， 岩 田，" チ ャ ネ ル 長 がAppendix

CMOSNAND 回路の信頼性に及ぼす影響評価，"

講演論文集，A-08, Sep. 2012.
［191］ 荒牧恵悟，清水暁生，石川洋平，深井澄夫，"8

電気関係学会北陸支部連合大会，2012 年 9 月

ビット D/A 変換器に用いる低電圧カレントミ［177］ 道用，松田，岩田，" 実際的構造を有するナノラー "，電子情報通信学会九州支部学生会講演会・

MOSFET のシミュレーション解析，" 電気関係学会北陸支部連合大会，2012 年 9 月［178］ 高橋［192］ 浜田，井上，岸根，土谷，久保木，稲葉，" トラ寛太，束原恒夫，" 高精度・複素型低電圧

直交変調器 "，電子情報通信学会

ソサエティ大会，2012 年 9 月［179］ 佐藤講演論文集，A-07, Sep. 2012.
ンジスタサイズに着目した微細 CMOS D-FF 回路の高速化設計手法，" 電子情報通信学会 2013 年
総合大会

雄貴，束原恒夫，トランスコンダクタン［193］ 井上，浜田，岸根，中野，中村，土谷，久保木，

ス・容量の非線形性を補償した高線形性 PA，電

稲葉，" インダクティブピーキングを利用したリ

子情報通信学会［180］ 高橋ソサエティ大会，2012 年 9 月

ング型 VCO の低ジッタ化に関する研究，" 電子情寛太，束原恒夫，" 高精度・複素型低電圧

直交変調器の広帯域化 "，電子情報通信学会

シ

リコンアナログ RF 研究会，2012 年 12 月
［181］ 佐藤雄貴，束原恒夫，"2 次歪みと 3 次歪みを補償した高線形性低雑音増幅器 "，電子情報通信学会

シリコンアナログ RF 研究会，2012 年 12 月

［182］ 高橋寛太，束原恒夫，" 低電圧動作高精度複素型直交変調器の設計 "，電気学会

電子回路研究会，2013 年 1 月

報通信学会 2013 年総合大会，2013 年 3 月［194］ 和田敏輝，高萩和宏，池辺将之，雨宮好仁，佐野栄一，"60GHz 帯低電力直接検波回路 "，LSI とシステムのワークショップ 2012，北九州国際会
議場（北九州市），pp.255-257, 2012 年 5 月 29 日．
［195］ 大津雄太郎，高萩和宏，佐野栄一，" 左手系小型アンテナの設計と評価 "，2012 信学会ソサイエ
ティ大会（富山大学，富山），C-2-46, 2012 年 9 月 11日．

［183］ 荒 木， 高 瀬， 高 木， 高 木，" 高 位 合 成 に お け る［196］ 和田敏輝，高萩和宏，池辺将之，雨宮好仁，佐繰り返し回数未決定ループに対する投機実行手

野栄一，"60 GHz 帯ディテクタの設計・評価 "，法 "，VLD 研究会（デザインガイア 2012), 2012 年

2012 信学会ソサイエティ大会（富山大学，富山）
，

11 月．

C-12-9, 2012 年 9 月 12 日．

［184］ 須田，高瀬，高木，高木，" 高位合成における多［197］ 久保圭史，高萩和宏，池辺将之，雨宮好仁，佐面体最適化のためのスレッド構成手法 "，SLDM

野栄一，" 低電力 PWM クロックデータ再生回路 "，VDEC2013J.indb 220

13/07/24 11:51

2012 信学会ソサイエティ大会（富山大学，富山），

リッチ生成及び抽出回路の検討 "，LSI とシステ

C-12-22, 2012 年 9 月 12 日．

ムのワークショップ 2012，pp.177 -179，2012 年 5［198］ 平石一貴，和田敏輝，久保圭史，大津雄太郎，

月．

池辺将之，佐野栄一，" 無線センサ用低電力小型［210］ 谷口雅人，"PUF から一意な鍵情報を生成する

送信モジュール "，2013 信学会総合大会（岐阜大

ための Fuzzy Extractor 回路の設計と評価 "，LSI学，岐阜），C-12-22, 2013 年 3 月 19 日．

とシステムのワークショップ 2012，pp.195-197，［199］ 大津雄太郎，久保圭史，池辺将之，佐野栄一，2012 年 5 月"2.4 GHz 帯整流回路の試作と評価 "，2013 信学会［211］ 鵜飼慎太郎，橋本祐樹，汐崎充，藤野毅，" 耐

総合大会（岐阜大学，岐阜），C-12-31, 2013 年 3 月

タンパ AES 暗号回路のサイドチャネル攻撃耐性

20 日．

評価 "，LSI とシステムのワークショップ 2012，［200］ 加藤，" 組み込み遅延測定回路を用いた時分割オ

pp.234-236，2012 年 5 月

ンチップパス遅延測定のための入力系列データ［212］ 柴谷恵，岩井克彦，汐崎充，藤野毅，"2 線 RSL

量削減の 1 手法 "，信学技報，DC2012-10, 2012 年．

メモリ方式を用いた耐タンパ暗号回路設計手法［201］ 十川，金城，島袋，"Verilog HDL を用いた万能〜 CLEFIA 暗号への適用と面積評価〜 "，回路と量子論理ゲートのエミュレータ回路設計に関すシステムワークショップ，pp.166-171，2012 年 7

る考察 "，電子情報通信学会ソサイエティ大会講月．

演論文集，p.12，2012 年 8 月．

［213］ 藤野毅，汐崎充，久保田貴也，吉川雅弥 "［招待［202］ 吉川薫平，佐々木悠太，市川浩司，永田真，" デ

講演］耐タンパ暗号回路の LSI 設計手法 "，リコ

ジタル LSI の電源ノイズに関するオンボードおよ

ンフィギャラブルシステム研究会（RECONF），

びオンチップ測定の統合評価 "，電子情報通信学

信 学 技 報，Vol.112，No.203，RECONF2012-29，

会技術報告 EMCJ2012-7, 37-42, 2012.4.

pp.31-36，2012 年 9 月．
［214］ 橋本裕樹，汐崎充，久保田貴也，藤野毅，"Dual-

Plas, Jaemin Kim, Nikolaos Minas, Pol Marchal,Rail RSL メモリ方式を利用したサイドチャネル攻Michael Libois, Antonio La Manna, Wenqi Zhang,

撃耐性を有する AES 暗号回路 "，VLSI 設計技術研

Julien Ryckaert, Eric Beyne，" 三次元積層 LSI チッ

究会（VLD），信学技報，2012 年 11 月．

プにおける基板ノイズの層間評価 "，電子情報通［215］ 上田佳祐，中澤亮，堀遼平，汐崎充，藤田智弘，

信学会技術報告 ICD2012-40, 49-54, 2012.8.

藤野毅，" ビアプログラマブルアナログ回路 VPA［204］ 吉川薫平，佐々木悠太，市川浩司，齊藤義行，のチップ設計と特性評価 "，VLSI 設計技術研究会

永田真，" デジタル LSI における LSI チップ・パッ

A-A
221

Appendix［203］ 高 木 康 将， 荒 賀 佑 樹， 永 田 真，Geer t Van der（VLD），信学技報，2012 年 11 月．

ケージ・ボードを統合した電源雑音協調評価 "， ［216］ 伊藤弘樹，汐崎充，藤野毅，"AES 暗号回路の設
電子情報通信学会技術報告 VLD2012-91, 183-188,

計・評価を効率的に行うサイドチャネル攻撃耐2012.11.

性検証法の一考察 "，暗号と情報セキュリティシ

［205］ 藤本大介，田中大智，永田真，" 容量充電モデル

ンポジウム（SCIS）論文集，2013 年 1 月．

を用いたシミュレーションによるサイドチャネ［217］ 鵜飼慎太郎，Hoang Anh-Tuan，汐崎充，浅川俊

ル情報漏洩探索手法 "，電子情報通信学会・2013介，橋本裕樹，藤野毅，" 耐タンパ性向上のため

年暗号と情報セキュリティシンポジウム 1E1-2,の乗算マスクと Dual-Rail RSL メモリ方式を用い

1-6, 2013.1.

た AES 暗号回路の設計 "，暗号と情報セキュリ［206］ 田中大智，藤本大介，永田真，" 容量充電モデル

ティシンポジウム（SCIS）論文集，2013 年 1 月．

を用いたシミュレーションによる相関電力解析［218］ 寺村匡弘，汐崎充，岡本卓朗，村山貴彦，藤野の考察 "，電子情報通信学会・2013 年暗号と情報

毅，" 認証と乱数生成利用のための遅延時間差検

セキュリティシンポジウム 1E2-2, 1-7, 2013.1.

出型アービター PUF の最適化手法 "，暗号と情報［207］ 岡田直也，中村祐一，木村晋二，" 状態遷移の解析に基づく磁気フリップフロップ書き込み制御

セキュリティシンポジウム（SCIS）論文集，2013
年 1 月．

手法，" 信学技法 VLD 2012-3, pp.13-18, May 2012.

［219］ 小川昂佑，汐崎充，藤野毅，" 機械学習による遅［208］ 糸井優大，木村晋二，" 最大フロー最小カット定

延時間差検出型アービター PUF モデルを用いた

理を用いた不揮発レジスタの書込み削減 " 信学技

認証方式 "，暗号と情報セキュリティシンポジウ

法 VLD 2012-10, pp.91-96, Oct. 2012.

ム（SCIS）論文集，2013 年 1 月．

［209］ 菅 谷 周 平， 汐 崎 充， 藤 野 毅，"PUF 用 途 向 け グ

VDEC2013J.indb 221［220］ 中井綱人，汐崎充，藤野毅，" 電力・電磁波解13/07/24 11:51

析攻撃におけるオンチップ・キャパシタの影響
評価 "，暗号と情報セキュリティシンポジウム（SCIS）論文集，2013 年 1 月．
［221］ 谷口，汐崎，村山，久保，藤野，" 物理的複製不［232］ 浅井，吉川，" 電磁波解析攻撃検証用プラット
フォームの検討 "，電気関係学会倒壊支部連合大会，P2-8，2012 年 9 月

可能関数（PUF）デバイスにおけるレスポンスの［233］ 浅井，吉川，" イベントモデルシミュレーション

再現性向上のための軟判定 Fuzzy Extractor の検によるサイドチャネル情報取得の効率化 "，暗号討 "，IT2012-52, pp.19-24, 2013 年 1 月．

と情報セキュリティシンポジウム 2013，1E1-1，［222］ 上田佳祐，中澤亮，堀遼平，汐崎充，藤田智弘，2013 年 1 月

藤野毅，" ビアプログラマブルアナログ回路 VPA［234］ 今井，米田，" 遅延制約を考慮した高性能非同期の提案とチップ設計 "，LSI とシステムのワーク式回路配置配線方式の検討，" 電気学会電子・情ショップ 2012 講演資料集およびポスター資料集，

報・システム部門大会，pp.1137-1142, Sep., 2012

pp.198-200, 5 月 2012 年［235］ 上ノ原誠二，厚地泰輔，松坂建治，森江隆，合［223］ 大谷拓，堀遼平，上岡泰輔，吉川雅弥，藤野毅，

原一幸，" 電圧・電流波形サンプリング方式によ" ビアプログラマブルロジック VPEX の配置配線

るしきい値結合カオス回路の設計 "，電子情報通ツールを用いた性能評価 "，電子情報通信学会

信 学 会 NLP 研 究 会，Vol.112，No. 389，pp. 105-

技 術 研 究 報 告，VLD2012-90，pp.177-182，11 月

110, 2013 年 1 月．

2012 年［236］ 前田道孝，Frank Maldonado H.，松尾貴之，田［224］ 椿，廣瀬，大﨑，志賀，黒木，沼，" コンパレー

中秀樹，梁海超，松坂建治，森江隆，合原一幸，

タのバラツキ補正技術を用いた弛張発振回路の"FPGA により制御される専用アナログチップを

評 価，" 電 子 情 報 通 信 学 会 ソ サ イ エ テ ィ 大 会，用いたスパイキングニューラルネットワークシ

C-12-17,（富山），2012 年 9 月．

ステムの開発 "，電子情報通信学会 NC 研究会，

A-A
222

SIS 研究会，SIS2012-3, pp.13-18, 2012 年 7 月．

［225］ 鶴 屋， 廣 瀬， 大 﨑， 黒 木， 沼， 小 林，" 適 応 バ

Appendix

イアス技術を用いた超低電力 CMOS オペアンプ

Vol.112, No.390, pp.181-186, 2013 年 1 月 25 日，北海道大学（札幌）．

の評価，" 電子情報通信学会ソサイエティ大会， ［237］ 東 原 敬， 松 坂 建 治， 西 広 海， 森 江， 隆，" ス パ
C-12-18,（富山），2012 年 9 月．

イ ク ベ ー ス 非 線 形 演 算 の た め の CMOS 結 合 位［226］ 増田，廣瀬，大﨑，黒木，沼，" 超低電圧ダイナ

相振動子回路 "，電子情報通信学会 NLP 研究会，

ミックコンパレータのためのオフセット電圧補Vol.112, No.389, pp.137-142, 2013 年 1 月 25 日，北正回路の高精度化，" 電子情報通信学会ソサイエ

海道大学（札幌）．

ティ大会，C-12-23,（富山），2012 年 9 月．

［238］ 松坂建治，田中秀樹，大久保悟，東原敬，森江［227］ 大﨑，廣瀬，黒木，沼，"PVT バラツキ耐性を持隆，"LSI 実装に向けたパルス結合位相振動子系に

つ シ ン グ ル ス ロ ー プ AD コ ン バ ー タ，" 電 子 情基づくスパイクベース演算 "，電子情報通信学会

報通信学会ソサイエティ大会，C-12-24,（富山），NC 研究会，Vol.112, No.227, pp.127-132, 2012 年 102012 年 9 月．

月 4-5(5）日，九州工業大学（北九州）．

［228］ 椿，廣瀬，黒木，沼，" 低参照電圧を用いた実時［239］ 西広海，秦佑輔，松坂建治，森江隆，" 大局的画

間計測用弛張発振回路，" 電子情報通信学会総合

像領域分割のための領域ベース結合 MRF モデル

大会，C-12-61,（岐阜），2013 年 3 月を実現する PWM 方式画素回路アレイ "，LSI とシ［229］ 尾崎，廣瀬，椿，黒木，沼，" 適応バイアス技術

ステムのワークショップ，講演資料集およびポを用いた超低電力・高速 Rail-to-Rail オペアンプ，

ス タ ー 資 料 集，pp.290-292, 2012 年 5 月 28-30(29）" 電子情報通信学会総合大会，C-12-48,（岐阜），日，北九州国際会議場（北九州）．

2013 年 3 月．

［240］ 荻原昭文，渡邊実，「光再構成型ゲートアレイ［230］ 島崎貢佑，吉澤真吾，畑川養幸，松本知子，小用マルチコンテキストデータの液晶ホログラム

西 聡， 宮 永 喜 一，" 細 粒 度 並 列 処 理 を 用 い た

記 録 」 第 73 回 応 用 物 理 学 会 学 術 講 演 会，9 月，

MU-MIMO プ リ コ ー デ ィ ン グ 回 路 の 高 速 化 手

2012.

法 の 提 案，" 電 子 情 報 通 信 学 会 RCS 研 究 会， ［241］ 余座貴志，渡邊
RCS2012-65, pp.129-134, 2012 年 7 月．

実，
「再構成速度調整アナログ

ビットを含む光再構成型ゲートアレイのコンテ［231］ 岩泉洋紀，吉澤真吾，宮永喜一，"SVD-MIMO-

キスト重ね合わせによる構成高速化手法」電子

OFDM システムにおける特異値分解プロセッサ

情報通信学会技術研究報告（リコンフィギャラブ

の高速・低消費電力化設計，" 電子情報通信学会

ルシステム研究会），vol.112, no.203, pp.67-71, 9

VDEC2013J.indb 222

13/07/24 11:51

月，2012．
［242］ 上窪勇貴，渡邊［254］ 濱田，齋藤，" 束データ方式による非同期式パイ実，川人祥二，「高速動的再構成型ビジョンチップアーキテクチャによるア

プライン回路を対象とした動作合成手法 "，信学
技報 vol. 112, no.320, pp.105-110, 2012 年 11 月．

ナログ画像検出」電子情報通信学会技術研究［255］ 滝澤，飯塚，齋藤，" 束データ方式による非同期

報告（リコンフィギャラブルシステム研究会），

式回路の FPGA 設計支援ツールセットの構築 "，vol.112, no.203, pp.85-88, 9 月，2012．

信学技報，vol.112，no.71，pp.49-54，2012 年 5 月．

「モノ・インストラクション・［243］ 伊藤宏幸，渡邊実，［256］ 松 田， 熊 野， 花 桐， 野 口， 荻 島， 清 水， 石 川，

セット・コンピュータ（MISC）の並列実装」電気

深井，" 有明高専における大学と連携した演算増関係学会東海支部連合大会，9 月，2012．

幅器設計教育に関する一検討 "，電気学会電子回［244］ 渡邊貴弘，渡邊実，「0.18 μm プロセス反転・非反転光再構成型ゲートアレイ VLSI」電気関係学会東海支部連合大会，9 月，2012．
「モノ・インストラクション・［245］ 伊藤宏幸，渡邊実，

路研究会，ECT-12-076，2012 年 10 月
［257］ 内海純彦，西勝聡，吉野理貴，安田彰，"FIR

フィルタを用いた ΔΣ 変調器の並列化，" 電気学会，電子回路研究会，ECT-13-045，Mar., 29,2012.

セット・コンピュータ（MISC）の消費電力解析」 ［258］ 嘉藤貴博，安田彰，吉野理貴，ΔΣTDC（ΔΣ

電子情報通信学会技術研究報告（VLSI 設計技術研-Time to Digital Converter）の検討および設計，電究会），vol.112, no.245, pp.35-38，10 月，2012.

子情報通信学会［246］ 上窪勇貴，渡邊実，川人祥二，「光再構成型ビ

全国大会，C-12-72, Mar., 2013.

［259］ リーチンホイ，西勝聡，安田彰，吉野理貴，ジョンチップによる 16 諧調グレーレベル画像認" キャパシタミスマッチ検出精度向上した自己補識」電子情報通信学会技術研究報告（VLSI 設計技

正型パイプライン ADC，" 電子情報通信学会

術研究会），vol.112, no.245, pp.19-23，10 月，2012.

国大会，A-1-15, Mar., 2013.

［247］ 谷川彰，渡邊実，「マルチコンテキストを活用［260］ 木村有希，安田全彰，吉野理貴，" フィードバッ

ク経路にハイパス型 FIR フィルタを用いた連続時

上方法」第 56 回宇宙科学技連合講演会，11 月，

間型 ΔΣ 変調器の安定性，" 電子情報通信学会

2012.

全国大会，A-1-16, Mar., 2013.

「高速動的再構成を活用した［248］ 白橋侑弥，渡邊実，［261］ 内海純彦，西勝聡，吉野理貴，安田彰，"FIR

ディペンダブルシステムの構成手法」第 56 回宇フィルタを用いた ΔΣ 変調器の安定性および性

宙科学技連合講演会，11 月，2012.

能改善に関する研究，" 電子情報通信学会「偏光依存性ホログ［249］ 森脇烈，渡邊実，荻原昭文，
ラムメモリを用いた 9 コンテキスト光再構成型

ソサエティ大会，A-1-2, Sep., 2012.
［262］ 大関寛之・小松直樹・安田彰・吉野理貴（法ゲートアレイ」，電子情報通信学会技術研究報告

政大），" ノイズシェーピング構成とミスマッチ
シェーパーを用いた自己校正型パイプライン

No. 325，pp. 29-32，11 月，2012.

ADC に関する研究，" 電子情報通信学会「0.18 um CMOS プロセスダ［250］ 窪田貴之，渡邊実，

ソサエティ大会，A-1-4, Sep., 2012.

イナミック光再構成型ゲートアレイ VLSI」電子［263］ 森山誠二郎（アナジックス），安田

大会，

彰，横田和

情報通信学会技術研究報告（リコンフィギャラブ

幸，小沼和彦 "ALB ユーザによる回路最適化プロ

ルシステム研究会）
Vol. 112，No. 325，pp. 23-27，

グラムの開発と ALB への組み込み，" 電気学会，

11 月，2012.

電子回路研究会，ECT-12-029，Mar., 29,2012.
［264］ 原島昇，山口圭，作田健二，矢代真之，安彰，吉野理貴，" デジタル直接駆動スピーカ

ノ・インストラクション・セット・コンピュー田タの実装」，静岡地区計測制御研究発表会，pp.

の大電力化に関する一考察，" 電気学会，電子回

7-8, 12 月，2012.

路研究会，ECT-12-034，Mar., 30,2012.（市産業交［252］ 山地勇一郎，渡邊実，「2 コンテキスト MEMS

光再構成型ゲートアレイ」，電子情報通信学会
総合大会，3 月，2013.

流プラザ）［265］ 倉持大悟，小沼和彦，横田和幸（法政大学），森山誠二郎（アナジックス），安田彰（法政大学），［253］ 荻原昭文，志智弘，渡邊実，森脇烈，「光再構成" グローバル最適化手法とカスタム最適化手法を型ゲートアレイ用液晶ホログラムメモリの温度

容易に適用できる回路最適化システムの開発，"依存性」，応用物理学会春季学術講演会，3 月，

電気学会，電子回路研究会，ECT-12-067，Oct.,2013.

4,2012.

VDEC2013J.indb 223

223

大会，

（リコンフィギャラブルシステム研究会）
Vol. 112，「28nm プロセス FPGA へのモ［251］ 伊藤宏幸，渡邊実，

A-A
Appendix

した光再構成型ゲートアレイの放射線耐性の向13/07/24 11:51

［266］ 森保祐吾，安田彰，吉野理貴，"G 級増幅器に

ンシング研究会，2012/9/28，機械振興会館

おける電源電圧と出力段の切り替えのタイミン［279］ 横田昇吾，橘本力，野田俊彦，笹川清隆，徳田

グ制御法，" 電気学会，電子回路研究会，ECT-崇，太田淳，" デジタル画像信号の生体内伝送，"

12-070，Oct., 4,2012.

映像情報メディア学会情報フォトニクス研究会［267］ 作田健二，安田彰（法政大学），" 圧電スピーカ

制御回路の一構成法，" 電気学会，電子回路研究

秋合宿，2012/9/27，湘南国際村センター［280］ オ プ ト ジ ェ ネ テ ィ ク ス 応 用 に 向 け た マ イ ク ロ
LED アレイ搭載 CMOS イメージングデバイス

会，ECT-12-080，Oct., 5,2012.
彰，吉野理貴（法政大学）" 高精の開発宮谷友彰，Yosmongkol Sawadsaringkarn，度カスケード型 ΔΣDAC の回路規模削減に関す

野田俊彦，笹川清隆，徳田崇，太田淳情報フォる一手法，" 電気学会，電子回路研究会，ECT-

トニクス研究会情報フォトニクス研究会秋合宿

12-086，Oct., 5,2012.

2012927 湘南国際村センター［268］ 木村有希，安田［269］ 作田健二，森保祐吾，横田和幸，矢代真之，小［281］ 徳

田

崇，

宮

谷

友

彰，Yo s m o n g k o l

沼和彦，安田彰，吉野理貴，" 圧電スピーカ制御

Sawadsaringkarn，前澤安代，小林琢磨，野田俊

回路の一構成法，" 電子情報通信学会

彦，笹川清隆，太田淳，"in vitro および in vivo オ

全国大会，

A-1-5, Mar., 2012.

プトジェネティクス向け光刺激・イメージング［270］ 古賀崇之，安田彰，吉野理貴，" ベクトルフィル
タを用いたタイムインターリーブ ΔΣ 型 ADC の回路削減法，" 電子情報通信学会

全国大会，A-1-

デバイス，" 日本神経科学学会，2012/9/21 名古屋国際会議場［282］ 徳

田

崇，

宮

谷

友

彰，Yo s m o n g k o l

Sawadsaringkarn，前澤安代，小林琢磨，野田俊

12, Mar., 2012.
［271］ 清川佳博，安田彰，吉野理貴，"FIR フィルタを彦，笹川清隆，太田淳，"in vitro および in vivo オ

用いて信号帯域内量子化雑音を低減した ΔΣ 変

プトジェネティクス向け光刺激・イメージング

全 国 大 会，A-1-13,

デバイス，" 日本神経科学学会，2012/9/21 名古A-A

調 器，" 電 子 情 報 通 信 学 会

224

AppendixMar., 2012.

屋国際会議場［272］ 矢代真之，安田彰，吉野理貴，" デジタル直接駆［283］ Takuma Kobayashi, Makito Har uta, Chikara

動型スピーカ用自励式ドライバ回路の提案，" 電Kitsumoto, Mayumi Motoyama, Yasumi Ohta,

子情報通信学会

Toshihiko Noda, Kiyotaka Sasagawa, Takashi

全国大会，A-1-14, Mar., 2012.

［273］ 中嶋文彬，安田彰，吉野理貴，" ディジタル直接

Tokuda, Yasuyuki Ishikawa, Sadao Shiosaka, Jun

駆動型スピーカシステムにおけるハードウェア

Ohta, " 脳内埋植型センサによる，げっ歯類の視規模削減に関する研究，" 電子情報通信学会

覚野，体性感覚野の広範囲脳機能蛍光イメージ

全国大会，A-1-15, Mar., 2012.

ング，" 日本神経科学大会，2012/9/21，名古屋国［274］ 横 田 和 幸， 小 沼 和 彦， 安 田 彰， 森 山 誠 二 郎，

際会議場

"Web ツールを用いたアナログ回路最適化の検［284］ 東丸幸江，平松祐樹，野田俊彦，笹川清隆，徳全国大会，A-1-16, Mar.,田崇，関和彦，太田淳，"CMOS チップを搭載し討，" 電子情報通信学会
2012.

た脊髄刺激・計測デバイスの作製と機能評価，"［275］ 小沼和彦，横田和幸，安田彰，森山誠二郎，" 設

応用物理学会学術講演会，2012/9/13，愛媛大学

計者知識を活用したアナログ回路最適化時間の［285］ 若間範充，岡林大恭，野田俊彦，笹川清隆，徳全国大会，A-3-1,

田崇，垣内喜代三，太田淳，"65 nm 標準 CMOS

改善方法，" 電子情報通信学会
Mar., 2012.

プ ロ セ ス を 用 い た 偏 光 分 析 CMOS イ メ ー ジ セ［276］ 森山誠二郎，安田彰，" 小規模企業と大学の共同開発を支援する Web ベースアナログ回路設計統合環境，" 電子情報通信学会

全国大会，AT-1-3,

Mar., 2012.
［277］ 大関寛之，清川佳博，西勝聡，吉野理貴，安田彰，" ベクトルフィルタを用いて簡略化した 2 並
列 ΔΣADC," シリコンアナログ RF 研究会，May,16, 2012.

ンサの消光比評価，" 応用物理学会学術講演会，
2012/9/13，愛媛大学［286］ 立川展也，野田俊彦，笹川清隆，徳田崇，太田淳，"CMOS 集積回路を用いた体内埋め込み型グ
ルコースセンサの基礎検討，" 応用物理学会学術講演会，2012/9/12，愛媛大学［287］ 平松祐樹，東丸幸江，野田俊彦，笹川清隆，徳田崇，寺澤靖雄，神田寛行，不二門尚，太田淳，［278］ 太田淳，"CMOS イメージングデバイスのバイオ"CMOS チップ搭載フォーク形人工視覚デバイス

メディカル応用 "，映像情報メディア学会情報セの作製と機能実証，" 応用物理学会学術講演会，

VDEC2013J.indb 224

13/07/24 11:51

2012/9/12，愛媛大学

川展也，野田俊彦，笹川清隆，徳田崇，西山靖［288］ 宮谷友彰，Yosmongkol Sawadsaringkarn，小林琢

浩， 垣 内 喜 代 三， 太 田 淳，" 偏 光 分 析 CMOS イ

磨，野田俊彦，笹川清隆，徳田崇，太田淳，" オメージセンサによるマイクロ化学システム用 in

プトジェネティクス応用に向けたマイクロ LED

situ 不斉計測デバイス，" 電気学会バイオ・マイ

アレイ搭載 CMOS 神経インターフェースデバイ

クロシステム研究会，2012/6/12，京都大学

ス，" 応用物理学会学術講演会，2012/9/12，愛媛［298］ 岡林大恭，笹川清隆，野田俊彦，徳田崇，Soo

大学

Hyeon Kim，飯野亮太，野地博行，太田淳，" デ［289］ 春田牧人，小林琢磨，橘本力，野田俊彦，笹川

ジタル酵素結合免疫吸着法に向けたオンチップ

清隆，徳田崇，太田淳，" 生体内脳機能イメージ

蛍光計測システム，" 映像情報メディア学会情報

ング用 CMOS 広域計測デバイス，" 応用物理学会

センシング研究会，2012/5/28，埼玉大学東京ス

学術講演会，2012/9/12，愛媛大学

テーションカレッジ［290］ 徳田崇，小林琢磨，野田俊彦，笹川清隆，太田［299］ 橘本力，増田博之，小林琢磨，野田俊彦，笹川

淳，"CMOS 集積回路技術による生体埋め込みデ清隆，徳田崇，太田淳，" ラット脳内複数領域計

バイス，" 応用物理学会学術講演会，2012/9/11，

測用 CMOS イメージングデバイス，" 映像情報メ愛媛大学

ディア学会情報センシング研究会，2012/5/28，［291］ 岡林大恭，若間範充，野田俊彦，笹川清隆，徳埼玉大学東京ステーションカレッジ

田崇，太田淳，"65nm プロセスを用いた二層構造［300］ 太田淳，" 半導体集積回路技術による生体内埋植オンチップメタル偏光子搭載イメージセンサ，"

バイオメディカルデバイス，" 日本生体医工学会

映像情報メディア学会年次大会，2012/8/30，広大会，2012/5/11，福岡国際会議場

島市立大学［301］ 兵藤，朝倉，塚田，加藤，" オールパスフィルタの付加によるダクト用 ANC 回路の性能向上 "，信崇，太田淳，" マウス脳を通信媒体とするイメー

学技報，vol.112, no.48, SIP2012-12, pp.65-69, 2012

ジセンサからのデジタル出力信号の無線伝送，"

年 5 月．

像情報メディア学会年次大会，2012/8/30，広島市立大学［293］ 橘本力，小林琢磨，野田俊彦，笹川清隆，徳田崇，元山真由美，太田安美，石川保幸，塩坂貞［302］ C. Monteiro，高橋康宏，関根敏和，"Sur vey on
secure adiabatic logic for countermeasure against
side-channel attacks," 信学技報，vol.112, no.361,［303］ ラクゾンユイ，高橋康宏，関根敏和，"DPFAL: ダ

CMOS イメージングデバイスの開発，" 映像情報

イオードを用いた正帰還断熱的論理回路，"2012

メディア学会年次大会，2012/8/30，広島市立大年電子情報通信学会ソサエティ大会講演論文集，

学

vol.2012, p.16 (A-1-16), Sept. 2012.

［294］ 徳田崇，野田俊彦，笹川清隆，太田淳，"CMOS［304］ C. Monteiro，高橋康宏，関根敏和，"Investigation

技術を用いた生体埋め込み対応バイオデバイ

study of inner-cell bit-parallel multiplier overス，" 第 25 回 回 路 と シ ス テ ム ワ ー ク シ ョ ッ プ，

GF(2^m) using secure adiabatic logic style,"20122012/7/30，淡路夢舞台国際会議場

年電子情報通信学会ソサエティ大会講演論文集，vol.2012, p.116 (A-7-6), Sept. 2012.

ター，張兵，李可人，小林琢磨，野田俊彦，徳［305］ C. Monteiro， 高 橋 康 宏， 関 根 敏 和，"A田崇，太田淳，" 脳内無線送信を目指したイメー

comparison of cellular multiplier cell for finite field

ジセンサ信号のベースバンド伝送，" 映像情報メGF(2^m) using secure adiabatic logics,"2012 年電ディア学会情報センシング研究会，2012/7/27，

気学会電子回路研究会，vol.ECT-12, no.3, pp.73-77

山形大学米沢キャンパス(ECT-12-052), June 2012.

［296］ 笹川清隆，横田昇吾，松田隆志，デイビスピー［306］ 田中映宏，吉澤浩和，" 低電圧動作オペアンプのター，張兵，李可人，小林琢磨，野田俊彦，徳設計に関する検討 "，電子情報通信学会全国大会，

田崇，太田淳，" 脳内無線送信を目指したイメー

C-12-41, 2012 年 3 月．

ジセンサ信号のベースバンド伝送，" 映像情報メ［307］ 崔文杰，吉澤浩和，"Low Dropout レギュレータ

ディア学会情報センシング研究会，2012/7/27，回路における過渡応答時間の改善について "，第山形大学米沢キャンパス

16 回電気学会東京支部埼玉支所研究発表会講演［297］ 若間範充，松岡均，寺尾公維，芝田実希子，立VDEC2013J.indb 225

225

EMCJ2012-100, pp.95-100, Dec. 2012.

夫，太田淳，" 刺入型 in vivo 脳神経活動計測用［295］ 笹川清隆，横田昇吾，松田隆志，デイビスピー

A-A
Appendix［292］ 横田昇吾，橘本力，野田俊彦，笹川清隆，徳田論文集，pp.23-24, 2013 年 3 月．

13/07/24 11:51

［308］ 下野友大，天満健，千崎弘人，廣瀬哲也，黒木浩，伊藤浩之，石原昇，益一哉，" 超低修隆，沼昌宏，" メタル配線により再構成可能な

電力 RF CMOS ウェイクアップレシーバーの検セルと論理再合成への応用 "，DA シンポジウム

討 "，電子情報通信学会総合大会，C-12-26, 20132012, pp.7-12, 2012 年 8 月．

年 3 月．

［309］ 道 畠 昂 平， 切 山 亜 弓， 北 山 貴 彦， 雫 譲， 廣 瀬［320］ 米澤慎，方一鳴，伊藤浩之，石原昇，益哲也，黒木修隆，沼昌宏，" 二分木辞書を用い

一哉，"RF CMOS 受信回路モジュールの低電

た学習型超解像のストリーム処理型アーキテク

力・小型化 "，電子情報通信学会総合大会，C-12-

チャ "，DA シンポジウム 2012, pp.31-36, 2012 年 827, 2013 年 3 月．

月．

［321］ 椎野雄介，藤原［310］ 伊藤浩之，李尚曄，池田翔，蒋浩，石原昇，益内琢，伊藤浩之，石原悠，田邉裕貴，野村昇，山聡，小西敏文，町田

一哉，" 超低電力 RF CMOS トランシーバ回路技

克之，益術に関する研究 "，信学技報 MW2012-187, pp.153-

グ用低電力 FM 送信 IC の検討 "，電子情報通信学

156, Mar. 2013.

会総合大会，C-12-57, 2013 年 3 月．

［311］ 本橋剛，小西敏文，松島隆明，山根大輔，伊藤［322］ 池田一哉，"ISFET を用いた pH モニタリン翔，上村龍也，李尚曄，金丸法史，伊浩之，石原昇，年吉洋，町田克之，益一哉，"0.35

藤浩之，石原

μmCMOS-LSI に よ る MEMS セ ン サ 用 VCO 回器および C 級動作 VCO を用いた 0.5V 位相同期回路の検討 "，集積化 MEMS シンポジウム，IM3-5,

路 "，電子情報通信学会総合大会，C-12-62, 20132012 年 10 月．

年 3 月．

昇，益一哉，" 注入同期型分周［312］ 伊藤浩之，山根大輔，小西敏文，石原昇，町田［323］ H. Kiumarsi, F. Zheng, H. Ito, N. Ishihara, K.

A-A
226

［319］ 蒋克之，益一哉，"RF ミキサ回路のため高速 MEMS

Masu, "A 1.8 GHz, 2.2 Watt Fully Integrated

スイッチの検討 "，集積化 MEMS シンポジウム，

CMOS Power Amplifier," 電子情報通信学会総合大IM2-4, 2012 年 10 月．

会，C-12-23, 2013 年 3 月．

Appendix［313］ H. Kiumarsi, H. Ito, K. Okada, N. Ishihara, and［324］ 李尚曄，池田翔，石原昇，"C 級動作 VCO とK. Masu, "Indutors and Transformers on 65 nm

注入同期型分周回路を用いた "，STARC シンポジ

CMOS Technology for 60GHz Applications," 電子

ウム 2013, 2013 年 1 月．

情報通信学会エレクトロニクスソサイエティ大会，C-12-11, 2012 年 9 月．

［325］ 白 根 篤 史， 米 澤 慎， 石 原昇，" 近 距 離 通 信 用

65 nm RF CMOS トランシーバ "，STARC シンポジ

［314］ 米澤慎，白根篤史，大鶴基格，李尚曄，田野井

ウム 2013, 2013 年 1 月．

聡，伊藤浩之，石原昇，益一哉，" 近距離通信用［326］ 松本航，寺田晋也，江口啓，大田一郎，" 衝撃波

90 nm Si CMOS プロセススケーラブル RF トランを用いた食品加工用の高電圧発生回路 " 第 27 回熊

シーバ "，電子情報通信学会エレクトロニクスソ

本県産学官技術交流会，no.211, (2013.1)

サイエティ大会，C-12-19, 2012 年 9 月．

［327］ 鍋 田 啓 司， 寺 田 晋 也， 江 口 啓， 大 田 一 郎，"16［315］ 冨松一幾，伊藤浩之，石原昇，後藤邦彦，益一

ビットデジタル入力のスイッチトキャパシタデ

哉，"CMOS インバータベース ΔΣAD 変換回路のジタルアンプの開発 " 平成 24 年度第 11 回電子情

設計 "，電子情報通信学会エレクトロニクスソサ

報系高専フォーラム，no.B-1，pp.79-82, (2012.11)

イエティ大会，C-12-26, 2012 年 9 月．

［328］ 莟邦寛，寺田晋也，江口啓，大田一郎，" 並列ス

昇，田野井聡，伊イッチを考慮したデジタル選択方式 SC 電源の出藤浩之，石原昇，益一哉，" 微細 CMOS プロセス

力抵抗の一般解析 " 平成 24 年度第 11 回電子情報を用いた MEMS 駆動用 26V 出力チャージポンプ

系高専フォーラム，no.B-2，pp.83-86, (2012.11)［316］ 白根篤史，伊藤浩之，石原

回路 "，LSI とシステムのワークショップ，2012 年
5 月．
［317］ 池田翔，上村龍也，李尚曄，田野井聡，伊藤浩之，石原昇，益一哉，" 容量結合を用いた超低電［329］ 坂井健太朗，寺田晋也，江口啓，大田一郎，" デジタル選択方式スイッチトキャパシタ電源の SC
抵抗の一般解析 " 平成 24 年度第 11 回電子情報系
高専フォーラム，no.B-3，pp.87-90, (2012.11)

圧トランスフォーマー型直交電圧制御発振器 "， ［330］ 莟邦寛，寺田晋也，江口啓，大田一郎，" デジ
LSI とシステムのワークショップ，2012 年 5 月．

タル選択方式スイッチトキャパシタ電源の出力［318］ 池田翔，伊藤浩之，石原昇，益一哉，"CMOS オ

抵抗の一般解析 " 第 25 回回路とシステムワーク

ンチップ LDO の小面積化最適設計法の検討 "，シリコンアナログ RF 研究会，2012 年 5 月．

VDEC2013J.indb 226

ショップ，pp.285-290, (2012.7)［331］ 小野東輝，菊地大樹，野村一樹，中野誠彦 "0.18

13/07/24 11:51

μmCMOS プロセスを用いたマイクロシステム用

析攻撃対策とその評価 "，コンピュータセキュリ

オンチップ太陽電池とレギュレータ付き DC-DC

ティシンポジウム，3C1-2，2012 年 10 月

コンバータ設計 " 電気情報通信学会 2012 年 12 月

［345］ 前澤，潘，呉，森，" 共鳴トンネルデバイスを用［332］ 中山渉，大野隆一，安田陽平，川島拓也，中野誠彦 "0.18 μmCMOS プロセスを用いたパッチク
ランプ測定システムの設計 " 電気情報通信学会
2012 年 12 月

いたテラヘルツ帯信号処理の可能性 "，2013 年電子情報通信学会総合大会，CI-2-7, 2013 年 3 月．
［346］ 前澤，伊藤，角田，中山，安井，森，宮崎，水谷，"Si 基板上に直接成長した極薄 InSb 膜をチャ

［333］ 安田陽平，中野誠彦 "0.18μmCMOS プロセスをネルとした Al2O3/InSb MOSFET "，電子情報通用いたマルチモード生体信号増幅回路の設計 " 電

信学会電子デバイス研究会，ED2012-135, 2013 年

子情報通信学会シリコンアナログ RF 研究会 2012

2 月．

年5月

［347］ 呉，潘，森，前澤，" 共鳴トンネルダイオードを［334］ 川島拓也，中山渉，安田陽平，大野隆一，中野

用いた高性能サンプリング回路の提案 "，2012 年

誠彦 " パッチクランプ測定システムの LSI 化に向

電子情報通信学会ソサイエティ大会，C-10-2, 2012

けた回路試作 " 電子回路研究会 2013 年 2 月

年 9 月．

［335］ 二宮，槇本，四柳，橋爪，"TDC を組み込んだバ［348］ 森 田， 中 野， 柴 田， 坂 本， 森， 前 澤，" 超 音 波

ウンダリスキャンを用いる複数パスの遅延検査

ディップコート法を用いた微小はんだバンプのについて "，第 67 回 FTC 研究会，2012 年 7 月．

作製 "，応用物理学会北陸・信越支部学術講演会，［336］ 小西，四柳，橋爪，"ESD 入力保護能力を低下さ

17a-B-1, 2012 年 11 月．

せない IC 間断線の電気的検査用回路の実験によ［349］ 細 谷， 伊 藤， 安 井， 中 山， 角 田， 森， 前 澤，

る評価 "，電気関係学会四国支部連合大会講演論"n-InSb に対する Sn 系オーミック電極の検討 "，文集，p.143, 2012 年 9 月．

応用物理学会北陸・信越支部学術講演会，17a-B-［337］ 冨士，四柳，橋爪，小西，" 電気的テスト法によ

3, 2012 年 11 月．
［350］ 水野，高岡，藤野，前澤，森，" 高性能デジタル

会四国支部連合大会講演論文集，p.142, 2012 年 9

超音波センサのための InP HEMT/MEMS マイク

月．

ロフォン集積化プロセス "，2012 年電子情報通信［338］ 中 村， 四 柳， 橋 爪，" 格 子 状 TSV 配 置 に お け る
TSV 断線時の故障動作解析 "，電気関係学会四国支部連合大会講演論文集，p.140, 2012 年 9 月．

学会ソサイエティ大会，C-10-2, 2012 年 9 月．
［351］ Kamel MARS, S. Kawahito, "Response-T ime
Acceleration of a Frontend Amplifier for High［339］ 池地，末延，槇本，四柳，橋爪，" 遅延故障検査

Output Impedance Sensors "， 映 像 情 報 メ デ ィ

容易化設計における STA を用いる必要付加遅延

ア学会情報センシング集積回路研究会，vol.36,量の導出 "，電気関係学会四国支部連合大会講演

no.31, pp.49-52，山形，2012.7.27.

論文集，p.149, 2012 年 9 月．

［352］ 谷口佳輔，今井快多，安富啓太，川人祥二，" イ［340］ 日下，四柳，橋爪，" 隣接線の影響を用いるビア

メージセンサ用サイクリック ADC の多ビット化

オープン故障箇所の特定 "，電気関係学会四国支に関する検討 "，映像情報メディア学会情報セン

部連合大会講演論文集，p.153, 2012 年 9 月．

シ ン グ 研 究 会，vol.36，no.20，pp.41-42， 東 京，［341］ 中村，四柳，橋爪，" 隣接 TSV を考慮した TSV 遅

227

Appendix

る IC 間配線の半断線検出能力評価 "，電気関係学

A-A

2012.5.28.

延故障検出法について "，電子情報通信学会技術［353］ 安富啓太，韓相萬，徐珉雄，香川景一郎，川人

研究報告，Vol.112, No.429, pp.31-36, 2013 年 2 月．

祥二，" 真空管レス・ストリークカメラのための［342］ 山田，大谷，" ステレオ法に基づく立体視ディジ

時間分解型イメージセンサの検討 " バイオ・マイ

タルビジョンチップの検討 "，第 25 回回路とシス

クロシステム研究会 pp.xx-xx, 2013 年 3 月，東京

テムワークショップ，pp.355-360, 2012 年 7 月．

（in press)［343］ 遠藤翔，李陽，本間尚文，崎山一男，藤本大介， ［354］ マースカメル，白グスル，韓相萬，高澤大志，
永田真，太田和夫，青木孝文，" 故障感度隠蔽の安富啓太，香川景一郎，橋本守，川人祥二，" 誘ための効率的な対策とその評価 "，第 30 回暗号と導ラマン散乱分光法のための差電荷蓄積技術を

情報セキュリティシンポジウム，1E1-5, 2013 年 1

用いた高速変調 " バイオ・マイクロシステム研究

月会 pp.xx-xx, 2013 年 3 月，東京
（in press)［344］ 響崇史，本間尚文，青木孝文，仲野有登，福島［355］ 阿部晋矢，宇佐美公良，柳澤政生，戸川望，" 動

和英，清本晋作，三宅優，"KCipher-2 への電力解的複数電源電圧およびフロアプラン統合化アー

VDEC2013J.indb 227

13/07/24 11:51

キテクチャを対象とした低電力化高位合成手

年電子情報通信学会基礎・境界ソサイエティ大法，" 情報処理学会 DA シンポジウム 2012 論文集，会，A-3-5, Sep. 2012.

pp.163--168, 2012.
［356］ 阿部晋矢，柳澤政生，戸川望，"Hdr アーキテク

Musa, Wei Deng, Kenichi Okada, and Akira

チャを対象とした高速かつ効率的な複数電源電

M a t s u z a w a , " A 20G H z P u s h - P u s h Vo l t a g e -圧指向の高位合成手法，" 信学技法，V LD2012-2,

Controlled Oscillator for a MM-Wave Frequency

pp.7--12, 2012.

Synthesizer"IEICE Society Conference 2012, C-12-［357］ 阿部晋矢，史又華，宇佐美公良，柳澤政生，戸15, Toyama, Japan, Sep. 2012.

川望，"Saav:avhdr アーキテクチャを対象とした［368］ 南亮，文仙啓吾，岡田健一，松澤昭，"60GHz 帯

動的複数電源電圧指向の低電力化高位合成手法，

差動電力増幅器における高同相除去比の実現" 信学技法，VLD20 12-82, vol.112, no.320, pp.135--

手法，" IEICE ソサイエティ大会（於富山大学），

140, 2012.

C-12-16, Sep. 2012.

［358］ 阿部晋矢，史又華，柳澤政生，戸川望，" フロア［369］ 佐藤慎司，南亮，津久井裕基，岡田健一，松澤プランを考慮したマルチクロックドメイン指向

昭，" ミリ波帯無線通信回路におけるトランジスの低電力化高位合成手法，" 組み込み技術とネッ

タモデリングの提案，" IEICE ソサイエティ大会

トワークに関するワークショップ ETNET2013,（於富山大学），C-12-14, Sep. 2012.

2013.

［370］ 河合誠太郎，南亮，岡田健一，松澤昭，" 伝送線［359］ 赤坂宏行，柳澤政生，戸川望，"HDR アーキテク

路モデリングにおけるディエンベディング手法

チャを対象としたクロックゲーティングを用いの評価，" 電子情報通信学会ソサイエティ大会（於

た低電力化高位合成手法 "，情報処理学会 DA シ富山大学）
，C-12-13, Sep. 2012.

A-A
228

［367］ Teerachot Siriburanon, Takahiro Sato, Ahmed［371］ Nurul Fajri，南亮，岡田健一，松澤昭，"60GHz［360］ 赤坂宏行，柳澤政生，戸川望，"HDR アーキテク

帯における低損失デカップリング用伝送線路のチャを対象とした同時実行指向スケジューリン

新構造 "，IEICE ソサイエティ大会（於富山大学），

グを用いたクロック設計考慮低電力化高位合成

C-12-12, Sep.2012.

Appendix

ンポジウム 2012 論文集，pp.157-;162, 2012 年 8 月．

手法 "，電子情報通信学会技術研究報告，pp.129134, 2012 年 1 1 月．

［372］ H. P. Ninh, M. Miyahara, and A. Matsuzawa, "A
83-dB SFDR 10-MHz Bandwidth Continuous-Time［361］ 五十嵐博昭，史又華，柳澤政生，戸川望，" クDelta-Sigma Modulator Employing a One-Element-

ロックグリッチを利用した故障攻撃に対するカ

Shifting Dynamic Element Matching," IEICE

ウンタを用いた耐タンパ AES 暗号回路 "，DA シ

Trans. Electron., vol. E95-C, no.6, pp.1017-1025,

ンポジウム 2012，pp.19-24，2012．

June. 2012.

［362］ 五十嵐博昭，史又華，柳澤政生，戸川望，" ク［373］ 南亮・浅田大樹・津久井裕基・山口達也・アハ

ロックの立下りを利用した耐故障攻撃 AES 暗号

マドムサ・佐藤高洋・竹内康揚・岡田健一・松

回路 "，2012 年ソサイエティ大会，pp.51，2012．

澤［363］ 川村一志，柳澤政生，戸川望，" 温度特性を考慮した RDR アーキテクチャ向け高位合成手法 "，昭「60GHz 帯全 4 チャネル対応低消費電力

CMOS 無線受信回路」電子情報通信学会総合大会（岡山大），C-12-81, March 2012

情 報 処 理 学 会 DA シ ン ポ ジ ウ ム 2012 論 文 集， ［374］ 浅田大樹・南亮・津久井祐基・山口達也・Musavol.2012, no.5, pp.133-138, 2012 年 8 月．

Ahmed・佐藤高洋・竹内康揚・岡田健一・松澤［364］ 川村一志，柳澤政生，戸川望，" 島内消費電力

昭「60GHz 帯全 4 チャネル対応低消費電力 CMOS

量見積もりにもとづく温度特性を考慮した RDR

無線送信回路」電子情報通信学会総合大会（岡山アーキテクチャ向け高位合成手法 "，信学技報，

大），C-12-78, March 2012vol.112, no.320, pp.13-18, 2012 年 11 月．

［375］ 山口達也・岡田健一・松澤昭「60GHz 帯ダイレ［365］ 跡部悠太，史又華，柳澤政生，戸川望，" 鍵ベークトコンバージョン無線機の直交局部発振器」

ス構成の State Dependent Scan Fli p-Flop を用い

電子情報通信学会総合大会（岡山大），C-12-80,

たセキュアスキャンアーキテクチャ，" 信学技報，

March 2012

VLD2012-67, pp.45 --50, Nov. 2012.

［376］ "A Progressive Mixing 20GHz ILFD with Wide［366］ 跡 部 悠 太， 史 又 華， 柳 澤 政 生， 戸 川 望，

Locking Range for Higher Division Ratios"Ahmed"Feedback 付き State Dependent Scan Flip-Flop をMusa, Kenichi Okada and Akira Matsuzawa, in

用いたセキュアスキャンアーキテクチャ，"2012

IEICE, Mar. 2012. Okayama, Japan.

VDEC2013J.indb 228

13/07/24 11:51

昭，"60GHz

弘，末吉敏則 " 三次元積層技術を用いた FPGA 配

帯コモンソースおよびカスコード増幅器の比較

線構造の一提案，" 若手の会セミナー 2012 講演" 電子情報通信学会

論文集，情報処理学会九州支部，pp.29-33，Sep.

［377］ ト慶紅・李寧・岡田健一・松澤
総合大会（於岡山大学），

C-12-77， Mar. 2012.

2012.

［378］ 津久井裕基，浅田大樹，南亮，岡田健一，松澤［388］ 高橋知也，井上万輝，尼崎太樹，飯田全広，久我昭，"60GHz 帯アップコンバージョンミキサにお守弘，末吉敏則 " 少構成メモリ論理セル COGRE

けるしきい値ばらつきの影響 "，電子情報通信学を用いた小面積論理クラスタ構造の一提案，" 信会総合大会（於岡山大学），C-12-82, Mar.2012

学技報 RECONF2012-32，vol.112，no.203，pp.49-［379］ Daehwa Paik, Masaya Miyahara, and Akira

54，Sep. 2012.

Matsuzawa,"An analysis on a dynamic amplifier［389］ 岩 井 佑 介， 趙謙， 尼 崎 太 樹， 飯 田 全 広， 久and calibration methods for a pseudo-differential

我守弘，末吉敏則 " 配線領域を分割した三次元dynamic comparator,"in IEICE Transactions on

FPGA の 一 提 案，" 信 学 技 報 RECONF2012-63，

Fundamentals, vol. E95-A, no.2, pp.456-470, Feb.

vol.112，no.377，pp.13-18，Jan. 2013.

2012.

［390］ 梅津哲也，原田知親，奥山澄雄，松下浩一，" 擬［380］ 細川達也，清水尚彦，"AllianceEDA ツールセッ

似ホール効果を利用した MOSFET 型応力検出素トとディープサブミクロンプロセス対応ラムダ子の特性評価，" 集積回路研究会，ICD2012-89，

ルールベースセルライブラリによる Rohm0.18um

pp.11-16，Dec.2012.

チップ試作検証 "，VLSI 設計技術研究会，信学技報，vol.112, no.375, VLD2012-122, pp.87-92, 2013［381］ 細 川 達 也， 清 水 尚 彦，" オ ー プ ン ソ ー ス EDA
ツールセットとディープサブミクロン対応ラ［391］ 梅津哲也，原田知親，奥山澄雄，松下浩一，" 擬
似ホール効果を用いた MOSFET 型応力検出素子の動作評価，" 電子情報通信学会総合大会，C-1232，pp.104，Mar.2012.
［392］ Y a n H u a n g ， Y o s h i y a F u j i i ， M a s a h i k o

Rohm0.18um チップ試作検証 "，第 38 回パルテノ

Toyonaga,"A Peripheral Router for V ia

ン研究会，Vol.38, pp.23-30, 2012

Minimization," 2012 年電気関係学会四国支部連合［382］ 篠塚康大，石田光一，更田裕司，高宮真，桜井

大会（SJCIEE),1-4(2012 年 9 月）

貴康，" インターポーザ上インダクタを用いた［393］ 那 須 升 亮， 大 菊 祥 子， 村 岡 道 明， 豊 永 昌 彦，Buck コンバータにおけるフェライトによる高"GP-GPU におけるファンアウトコーンに基づく効率化，" 電子情報通信学会ソサイエティ大会，

並列論理シミュレーション法の検討，" 平成 24 年

C-12-40，2012 年 9 月．

度電気関係学会四国支部連合大会 1-20 (2012 年 9［383］ 篠塚康大，更田裕司，石田光一，高宮真，藤井

A-A
229

Appendix

ムダルールベースセルライブラリとによる月）

朋治，清水浩，小林和貴，佐藤敏郎，桜井貴康， ［394］ 十河健太，ʻ低位相雑音・低ジッタ位相同期ルー" インターポーザ上インダクタの高透磁率材導入

プ回路の開発ʼ， VDEC デザイナーズフォーラ

によるオンチップ Buck コンバータ回路の高効率

ム，2012 年 8 月 26 日

化の検討，" 電気学会，マグネティックス研究会， ［395］ 十河健太，外谷昭洋，吉川公麿，" 低位相雑音リ
電 気 学 会 研 究 会 資 料，MAG-12-173，pp. 25-29，

ング VCO ベース位相同期ループの開発 "，STARC

2012 年 12 月

シ ン ポ ジ ウ ム 2013 学 生 ポ ス タ ー セ ッ シ ョ ン［384］ 小林，秋山，" 高速処理を目指したスマートイ
メージセンサの製作 "，第 18 回高専シンポジウム
in 仙台，p．405，2013 年 1 月

2013 年 1 月 31 日
［396］ 阿部晋矢，史又華，宇佐美公良，柳澤政生，戸川望，SAAV:AVHDR アーキテクチャを対象とし［385］ 曽根川，秋山，" メモリを付加したインライン検た動的複数電源電圧指向の低電力高位合成手法，

査用イメージセンサの製作 "，第 18 回高専シンポ

電子情報通信学会信学技報，VLD2012-82， pp.

ジウム in 仙台，p．144，2013 年 1 月

135-140, 2012 年 11 月

［386］ 西谷祐樹，井上万輝，尼崎太樹，飯田全広，久［397］ 山根，秋田，石田，" ワイヤレスセンサシステム

我守弘，末吉敏則 "FPGA 配線部のハードエラーに向けた小型基準発振器の開発，" 電子情報通信

検出および再構成による回避手法，" 信学技報

学会ソサイエティ大会，C-12-20, p.93, Sept. 2012.

RECONF2012-13，vol.112，no.70，pp.71-76， ［398］ 浅井，秋田，石田，"OOK 電力増幅器に向けたMay 2012［387］ 岩井佑介，趙謙，尼崎太樹，飯田全広，久我守

VDEC2013J.indb 229

LDO レギュレータ，" 電子情報通信学会ソサイエ
ティ大会，A-1-20, p.20, Sept. 2012.

13/07/24 11:51

［399］ 岡部，秋田，石田，" スマートマイクロチップの恭平，松本佳宣，" スマートフォン計測実現に向けたオンチップアンテナの製作と評価，用低電圧差動増幅回路の評価 "，電気学会マイク" 集 積 化 MEMS シ ン ポ ジ ウ ム，IM2-3, pp.36-39,

ロマシン・センサシステム研究会，MSS-12-21,

Oct. 2012.

pp.99-103,(2012.6.12）．

［400］ 小泉佑介，佐々木英晴，坂本［411］ 田村圭太朗，松本佳宣，岸達也，平野貴久，" サ

美太郎，" ヘテロジニアスマル

ブ波長金属構造体を用いた集積化光フィルタのチコアプロセッサ向けアプリケーション開発 "，試作 "，第 4 回集積化 MEMS シンポジウム，pp.11-

29-30 May 2012

15, (2012.10.23)

龍一，並木

瑛一，天野

［401］ 伊澤麻衣，小崎信明，小泉佑介，宇野理恵，天［412］ 藤代瞬也，松本佳宣，" 可視光通信用 CMOS ア

野英晴，" 低消費電力アクセラレータ CMA のコ

バランシェフォトダイオードにおけるガードリ

プロセッサ化について " 並列 / 分散 / 協調処理に

ング構造の評価 "，「第 29 回センサ・マイクロマ

関するサマーワークショップ（SWoPP）電子情報

シンと応用システム」シンポジウム，pp.642-645,

通信学会(2012.10.23)

コンピュータシステム研究会（CPSY)

2012 年 8 月［413］ Dan NIU, Ziming ZHAO, and Yasuaki INOUE, "An［402］ 伊澤麻衣，天野英晴，" 超低電力アクセラレータ

Effective and Globally Convergent Newton Fixed-

CMA-2" VDEC デザイナーズフォーラム

Point Homotopy Method for MOS Transistor

デザイ

ンアワード 2012 年 8 月

Circuits," 電 子 情 報 通 信 学 会 技 術 研 究 報 告，［403］ 片桐徹，弘中和衛，天野英晴，" 動的再構成プロ

Vol.112, No.117, NLP2012-53, pp.85-90, 2012年7月．

セッサアレイ MuCCRA-3 のメモリコントローラ［414］ 金洲，呉梟，牛丹，井上靖秋，" 直流動作点求解の研究 "，電子情報通信学会リコンフィギャラブ

のための複合擬似素子擬似過渡解析法の効果的ル研究会，May 2012

な実装手法と埋め込み手法 "，電気学会研究会資

A-A
230

［410］ 川村

［404］ 小西，宇佐美，" 加算器アーキテクチャ比較・評

Appendix

価のための消費エネルギー解析モデルの提案 "，料，電子回路研究会，ECT-12-077, pp.87-91, 2012年 10 月．

電子情報通信学会 VLD 研究会（デザインガイア）， ［415］ 安藤博士，他，"UWB による体内−体外無線通2012 年 11 月．

信機能を備えた超多チャネル BMI システムの開［405］ 工藤，宇佐美，" 仮想グランド線電圧の自動検出

発 "，MBE 研究会，2013 年 3 月．

による細粒度パワーゲーティング制御 "，電子情［416］ 高橋亮太，平山貴司，山中克久，西谷泰昭，「十報通信学会 VLD 研究会（デザインガイア），2012

進乗算順序回路のテスト法」，平成 24 年度第 3 回

年 11 月．

情報処理学会東北支部研究会（岩手大），資料番［406］ 安西，工藤，太田，太田，宇佐美，" 超低電圧動

号 12-3-5, 2012 年 12 月．

作に向けたプロセッシングエレメントの消費エ［417］ 佐藤，吉田，藤本，" ニューロン CMOS インバー

ネルギーの実測と解析 "，電子情報通信学会 VLD

タを用いたフラッシュ型 AD 変換回路の動作特研究会（デザインガイア），2012 年 11 月．

性 "，平成 24 年電気学会電子・情報・システム部［407］ 上田孝志，谷川一哉，弘中哲夫，"DS-HIE プロ

門大会論文集，pp．1179 ー 1780，2012 年 9 月．

セッサにおける開平演算の実装，"

信学技報， ［418］ 中塚，坂主，武内，今井，"，生体情報圧縮のため

Vol. 112，No. 70，RECONF2012-9，pp. 49-54，の差分符号化命令セット・プロセッサの提案 "，2012.

組込みシステムシンポジウム 2012. pp.87-94, 2012［408］ 渡辺優一，黒川智之，山本泰輔，吉田雄揮，谷年 10 月．

川一哉，弘中哲夫，" 手動レイアウト可能な教育［419］ 板野，伊藤，吉富，星野，" ミリ波領域における用 8 ビットプロセッサ，" 平成 24 年度（第 63 回）

MOS バラクタのモデリング "，電気学会電子回路

電気・情報関連学会中国支部連合大会，pp. 176，研究会高周波集積回路の先端化技術と応用技術，

2012 年 10 月 20 日．

ECT-13-026，香川，2013 年 1 月［409］ 道田拓巳，高木健太郎，谷川一哉，弘中哲夫， ［420］ 伊藤，板野，森本，" 準ミリ波以上の周波数領域
寺内衛，下舞賢一，石黒隆，" 再構成型デバイスにおける LC 電圧制御発振器の共振器回路の Q 値

MPLD 向けの一面成膜を用いた相変化メモリセ

向上手法の検討 "，電子情報通信学会マイクロ波

ルアレイの設計，" 平成 24 年度（第 63 回）電気・研究会，MW2012-125，広島，2013 年 3 月 7 日

情 報 関 連 学 会 中 国 支 部 連 合 大 会，pp. 162-163， ［421］ 玉置聖人，岸本茂，水谷孝，「グラフェン電極
2012

VDEC2013J.indb 230

CNT-FET におけるグラフェン層厚さの I-V 特性へ

13/07/24 11:51

の影響」，第 43 階フラーレン・ナノチューブ・グ

郎，國分泰雄，" 歪 InGaAs /InAlAs ポテンシャル

ラフェン総合シンポジウム，2012.09.07，東北大

制御量子井戸における偏光無依存性の解析，"，第学，3P-27.

60 回応用物理学関係連合講演会，神奈川工科大［422］ 鈴 木 裕 之， 米 谷 玲 皇， 石 原 直， 割 澤 伸 一，" ブ

学，2013.3.29.

ロック共重合体リソグラフィによる選択的金属［433］ 小林広樹，カトフレドワン，谷口理一，梅原周，

ナノドットアレイの作製 "，第 73 回秋季応用物

荒川太郎，國分泰雄，" 全光フリップフロップの理学関係連合講演会，愛媛大学・松山大学ための半導体マイクロリングレーザの非対称発，2012.9.13.
［423］ H. Suzuki R. Kometani S. Warisawa S. Ishihara,

振 "，第 60 回応用物理学関係連合講演会，神奈川工科大学，2013.3.29.

"Electron Beam Lithography on Block Copolymer［434］ Rajdeep Gautam, Shintaro Ishihara, Hiroki

Self-Assembled Thin Films "，Next Generation

Kaneshige, Taro Arakawa, and Yasuo Kokubun,

Lithography Workshop 2012 (NGL2012），東京工"Ion Biosensor Based on Silicon Microring

業大学，2012.07.20.

Resonator Mach-Zehnder Inter ferometer for［424］ 元祐昌廣，星麻美，山田寛之，本阿弥眞治，" 光熱マランゴニ対流による微小液滴のリモート操

Medical Applications "，2013 年電子情報通信学会
総合大会，岐阜大学，2013.3.22.

作 "，日本流体力学会年会，高知大学，2012.9.16.

［435］ 富永寛輝，荒川太郎，" シリコンマイクロリング［425］ 神足英春，元祐昌廣，" シート光による光放射圧

装荷型マッハ・ツェンダー干渉計高感度バイオを受ける微小粒子挙動の計測 "，第 40 回可視化情センサの提案 "，第 60 回応用物理学関係連合講演

報シンポジウム，工学院大学，2012.7.25.

会，神奈川工科大学，2013.3.29.
［436］ 植田誠，鈴木雄二，" エネルギーハーベストに用

温度勾配より誘起される流れ場の三次元計測石

いるエレクトレット発電器の電源管理回路の性

田明彦，元祐昌廣，本阿弥眞治 "，第 4 回マイク

能評価 "，第 4 回マイクロ・ナノ工学シンポジウ

ロ・ナノ工学シンポジウム，北九州，2012.10.23.

ム，小倉，2012.10.23.

［427］ 荒川太郎，"InGaAs/InAlAs 量子井戸マッハ・ツェ［437］ 萩原啓，Yue Feng，井口義則，鈴木雄二，" 軟 X

ンダー光変調器 "，（招待講演）電子情報通信学会

線光電離を用いたエレクトレット荷電法の開発

集積光デバイスと応用技術時限研究専門委員会とその MEMS 振動発電器への応用 "，第 4 回マイ（IPDA）
シンポジウム，富山，2012.9.11.

クロ・ナノ工学シンポジウム，小倉，2012.10.23.

［428］ R . G a u t a m , H . K a n e s h i g e , H . i Ya m a d a , K .

［438］ 高橋賢，長藤圭介，末弘大介，濱口哲也，中尾

Redouane, T. Arakawa, and Y. Kokubun, "A Low-

政之，" ロール熱ナノインプリントにおける成形Power Consumption Thermo-Optic Effect Based

状態のリアルタイム測定 "，精密工学会 2013 年度

Single

春季大会，東京工業大学，2013.3.13.

Silicon Microring Resonator Mach-

A-A
231

Appendix［426］ 石田明彦，元祐昌廣，本阿弥眞治，" 交流電場とZehnder Modulator "，JSAP-OSA Joint Symposia， ［439］ 吉田成輝，花嶋香織，太田生馬，松下智紀，近松山，2012.9.13.
［429］ 神 谷 宙， 後 藤 剛， 荒 川 太 郎， 國 分 泰 雄，" 量 子

藤高志，" 周期空間反転 GaAs/AlGaAs 導波路の伝搬損失の成長温度依存性 "，第 60 回応用物理学会

井戸 4 次直列結合マイクロリング共振器を用

春季学術講演会，神奈川工科大，2013.3.28.

いたヒットレス波長選択スイッチの設計と評［440］ 吉田成輝，花嶋香織，松下智紀，近藤高志，" 周

価 "，第 73 回応用物理学関係連合講演会，松山，

期空間反転 GaAs/AlGaAs 導波路の MBE 再成長

2012.9.13.

における異方性拡散効果の温度依存性 "，第 73［430］ 神谷宙，池原広樹，カトフレドワン，荒川太郎，
國分泰雄，"4 次直列結合マイクロリング波長選択

回応用物理学会学術講演会，松山大・愛媛大，2012.9.11.

スイッチにおける結合部の結合効率変化の消光［441］ A. Yokoyama, A. Ishii, M. Yoshida, Y. K. Kato,比と透過損失への影響 "，第 60 回応用物理学関係"Obser vation of circular dichroism in individual

連合講演会，神奈川工科大学，2013.3.29.

air-suspended single-walled carbon nanotubes "，［431］ 矢 島 英 樹， 西 村 真 樹， 荒 川 太 郎， 國 分 泰 雄，"

The 44th Fullerenes-Nanotubes-Graphene General

アクティブマイクロリング全光論理ゲートの提Symposium, Tokyo，東京，2013.3.11.

案 "，第 73 回応用物理学関係連合講演会，松山， ［442］ 寺坂英矩，藤野真久，須賀唯知，曽我育夫，近2012.9.13.
［432］ 石原慎太郎，Rajdeep Gautam1，北翔太，荒川太

VDEC2013J.indb 231

藤大雄，石月義克，岩井大介，" カーボンナノ
チューブを用いたフレキシブル基板用ビアの作

13/07/24 11:51

製とその評価 "，第 27 回エレクトロニクス実装学

プ内圧力測定の検討 "，第 25 回「電磁力関連のダ会講演，東北大学，2013.3.13.

イナミクス」シンポジウム，箱根［443］ 藤野真久，寺坂英矩，須賀唯知，曽我育夫，近ホテル小涌

園，2013.5.13.

藤大雄，石月義克，岩井大介，" 表面活性化接合［453］ 中村兆治，酒井雄也，岸利治，" コンクリートへ法における垂直配向カーボンナノチューブと金の塩化物イオン浸透停滞の機構に関するガラス

属薄膜の接触抵抗に関する考察 "，第 27 回エレク

製マイクロ／ナノ複合チップを用いた光学的実

トロニクス実装学会講演，東北大学，2013.3.13.

験による検討 "，第 67 回セメント技術大会，東京，［444］ 平勢理士，Nguyen Mai Luan，和田一実（東京大2013.5.13.

学），福田浩（NTT），" 梁構造を用いた Ge 導波路［454］ 長藤圭介，佐藤淑美，濱口哲也，中尾政之，" レーのバンドギャップの動的制御 "，電気学会電子デザアシスト成形によるナノ・マイクロ構造の高バイス研究会，京都，2013.3.7.

速転写 "，第 23 回プラスチック成形加工学会年次［445］ 濱中優貴，河合直行，和田一実，" フォトニッ

大会，タワーホール船堀，東京，2012.6.13.

ク結晶中シリコン中の光子欠陥に関する研究 "， ［455］ 品川俊太，長藤圭介，鹿園直毅，関谷要，尺田2013 年第 60 回応用物理学会春期学術講演会，神将喜，濱口哲也，"SOFC 燃料極内における Ni と奈川工科大学，2013.3.29.

YSZ の配列制御 "，日本機械学会 2012 年度年次大［446］ Takafumi Suzuki, Naoki Kotake, Hidenori
Watanabe, Yukio Nishimura, Tadashi Isa, Hirohito
Sawahata, Naohisa Miyakawa, Keisuke Kawasaki,

A-A
232

会，金沢大学，2012.9.9 〜 12.
［456］ 井田健一，岩見健太郎，梅田倫弘，" 石英−金フィールドエミッタアレイにおけるHaruo Toda, Isao Hasegawa, "Flexible sur face［457］ プラズモン共鳴電子放出 "，Optics and Photonics

electrode array for ECoG based BMI "，34, BMI

Japan 2012，東京都江戸川区，2012.10.24.

Osaka, (2012）， 大 阪 大 学 中 之 島 セ ン タ ー， ［458］ 石井美帆，倉持譲，井田健一，岩見健太郎，梅田倫弘，" 金属ナノスリットを用いた軸対称偏光2012.10.20.

Appendix［447］ 助川翔太郎，田口良広，長坂雄次，" 簡易・迅速な in situ 粘性計測を実現する Optical MEMS 粘性センサーの開発 "，第 33 回日本熱物性シンポジウ

子アレイの開発 "，2012 年秋季応用物理学会学術講演会，愛媛大学，2012.9.11.
［459］ 石井美帆，井田健一，岩見健太郎，梅田倫弘，

ム，（日本熱物性学会），大阪，2012.10.1.

" プラズモニックナノスリットによる光学位相［448］ 神 谷 達 也， 百 瀬 健， 杉 山 正 和， 霜 垣 幸 浩，" 多子 "，Optics&Photonics Japan 2012，東京都江戸色発光 InGaN/GaN 多重量子井戸 LED に向けた
GaN 選択 MOVPE の開発 "，第 73 回応用物理学会
学術講演会，愛媛大学，2012.9.12.

川区，2012.10.24.
［460］ 岩見健太郎，Jae Hyung Lee, Igor Bargatin, Karl
A. Littau, Maxime Vincent, Roya Maboudian, Z.-X

［449］ R. Watahiki, T. Shimada, P. Zhao, S. Chiashi, S.

Shen, Nicholas A.Melosh, Roger T. Howe, " 高効Iwamoto, Y. Arakawa, S. Maruyama, Y. K. Kato,

率熱電子発電のためのマイクロ電子源アレイ "，"Enhancement of photoluminescence from single-

2013 年度秋季応用物理学会講演会，愛媛大学，

walled carbon nanotubes by photonic cr ystal

2012.9.12."

nanocavities "，The 44th Fullerenes-Nanotubes-［461］ 阿部高明，野口智昭，土肥徹次，" 歯型梁を用いGraphene General Symposium，東京，2013.3.13.

た L 字型マイクロ接合機構，"，2012 年度マイクロ［450］ Y. K. Kato, "Exciton dynamics in individual air-

メカトロニクス学術講演会，東京，2012.9.7.

suspended single-walled carbon nanotubes "， ［462］ 安藤大樹，土肥徹次，" 皮膚伸展機構をもつ高G M S I I n t e r n a t i o n a l Wo r k s h o p o n C a r b o n

精度な血圧脈波計測デバイス "，日本機械学会

Nanotubes and Graphene，東京，2012.6.15.

第 4 回マイクロ・ナノ工学シンポジウム，北九［451］ 米田佳祐，久保田雅則，ティクシェ三田アニエ

州交際会議場および西日本総合展示場，2012.10.

ス，森下賢志，森功，保坂航太，三田吉郎，" 省
電力・長寿命 MEMS メモリを目指すマイクロ［463］ 松木孝憲， ジャン＝ジャック・ドロネー， 山

ラッチ機構設計と作製 "，システムと LSI のワー

田一郎， 割澤伸一，" 強磁性体薄膜への微細加

クショップ 2013，北九州国際会議場，2013.05.13

工による磁気特性・電気伝導特性制御の研究 "，pp.226-228.

第 4 回マイクロ・ナノ工学シンポジウム，北九［452］ 千田竜太郎，千野毅，高崎

VDEC2013J.indb 232

20-24.

翔太，石野

裕二，水野

正也，" 超音波支持におけるギャッ

州交際会議場および西日本総合展示場，2012.10.
20-24.

13/07/24 11:51

洋，"MEMS 光スキャナの画像ディスプレ

THz-TDS によるバイオ分光 "，テラヘルツ分光法

イ応用 ?MEMS がコモディティ化したあとの応用の最先端〜ここまできたテラヘルツ時間領域分も含めて ? "，映像情報メディア学会・情報ディ

光〜，茨城，2012.10.26.

［464］ 年吉スプレィ研究会主催ディスプレイ材料・製造技
術シンポジウム，機械振興会館，2013.3.15.
［465］ 村田正行，常見文昭，齊藤佑介，代田雄人，藤［475］ 田畑仁，" 形状評価・膜厚測定 "，（独）日本学術振興会

薄膜 131 委員会

第 29 回薄膜スクール，

仙台市，宮城県，2012.7.4.

原啓資，長谷川靖洋，小峰啓史，"Bi ナノワイヤー［476］ Song Guibin, H. Matsui, H. Akai, H. Tabata, " パル

上へのホール測定用局所電極の作製と評価 "，第スレーザー堆積法による NiAs 型（Fe1-xCr x)Se の

60 回応用物理学関係連合講演，神奈川工科大学，

薄膜成長と磁気物性 -Film growth and magnetic

2013.3.27.

proper ties of (Fe1-xCr x)Se with NiAs-type by［466］ 長谷川靖洋，常見文昭，村田正行，齋藤佑介，
代田雄人，小峰啓史，Dames Chris, " 石英テンプ
レート中の Bi ナノワイヤー熱伝導率測定法の開PLD "，2012 年秋季第 73 回応用物理学会学術講演会，愛媛県，2012.9.12.
［477］ 山原

弘靖，関

宗俊，田畑

仁，" 自己組織化

発 "，第 60 回応用物理学関係連合講演会，神奈川あるいは EB 加工ナノ構造表面による筋芽細胞の工科大学，2013.3.27.

分化制御 "，2012 年秋季第 73 回応用物理学会学術［467］ 村田正行，常見文昭，長谷川靖洋，小峰啓史，講演会，愛媛県，2012.9.13.

"Bi ナノワイヤー熱電変換素子の抵抗率の温度［478］ H . Ta b a t a , " S p i n a n d C h a r g e O r d e r i n g i n

依存性 "，第 9 回熱電学会学術講演会，東工大，

Ferrite Related Thin Films and Their Electric2012.8.27.

and Magnetic Proper ties "，International Union［468］ 常 見 文 昭， 村 田 正 行， 長 谷 川 靖 洋， 小 峰 啓

of Materials Research Societies-Inter national史，遠藤彰，"Bi ナノワイヤー熱電変換素子のConference on Electronic Materials 2012，神奈川，

Shubnikov-de Hass 振動測定 "，第 9 回熱電学会学

2012.9.24.
［479］ 田畑仁，" 医工学分野応用に向けたテラヘルツ［469］ Okeyo O. Kennedy・大政直也・小穴英廣・鷲津

波分光・イメージング技術 "，平成 24 年度第一回

正夫，"SU-8 メッシュパターンにおける細胞周期

医用生体電磁気学研究会，第 22 期第一回 URSI-K

回転および細胞挙動の観察 "，日本機械学会第国内小委員会，東京，2012.8.2.

25 回バイオエンジニアリング講演会，つくば， ［480］ 関
2013.1.10.

宗 俊， 山 原

弘 靖， 田 畑仁，"Rh 置 換Fe2O3 薄膜の作製と近赤外域における光電特性 "，［470］ 新宅博文・梶本剛生・Boonchai Techaumnat・鷲津正夫・小寺秀俊，" 電場集中を用いた電気穿孔法が細胞内小器官に及ぼす影響 "，日本機械学会

2012 年秋季第 73 回応用物理学会学術講演会，愛媛県，2012.9.12.
［481］ H. Matsui, W. Badalawa, T. Yamasaki, S. Furuta, H.

流体工学部門講演会，京都，2012.11.18.

Tabata, "Surface plasmons on oxide nanomateri-［471］ オケヨケネディ・林由花子・小穴英廣・鷲津正

als: Control of plasmon resonance via electron

夫，" 微細孔エレクトロポレーションデバイス

doping "，2012 年秋季第 73 回応用物理学会学術講を用いた細胞初期化過程の細胞周期依存性の研演会，愛媛県，2012.9.13.

究 "，日本機械学会第 4 回マイクロ・ナノ工学シンポジウム講演論文集，北九州，2012.10.23.
［472］ 田畑

仁，松井

裕章，関

宗俊，" テラヘルツ

波および近赤外プラズモニクスによる高感度バ
イオセンシング "，第 12 回東京大学生命科学研究
シンポジウム，東京，2012.6.30.
［473］ H. Matsui and H. Tabata, "Functional pathologicalfields of sur face plasmons on metallic oxidematerials "，2012 年秋季第 73 回応用物理学会学術講演会，愛媛県，2012.9.11.
［483］ 日下部圭佑井上雄策長谷川翔一石橋孝一郎，" カ
ンチレバー型 MEMS 共振器の設計 "，2013 電子情報通信学会総合大会，岐阜大学，2013.3.21.
［484］ 鹿嶋慎太郎，荒川太郎，" 電界制御型多重量子of intermediate stage from normal to adenona-

井戸分岐比可変 1×2 多モード干渉カプラーの提

carcinoma regions of human colons "， 第 12 回

案 "，第 73 回応用物理学関係連合講演会，松山，

東 京 大 学 生 命 科 学 研 究 シ ン ポ ジ ウ ム， 東 京，

2012.9.13.

2012.6.30.

VDEC2013J.indb 233［482］ H. Matsui and H. Tabata, "Local electromagnetic

assessment using molecular chemical imaging［474］ 田畑

233

Appendix

術講演会，東工大，2012.8.27.

A-A仁，" メタマテリアルを用いた信号増強［485］ 齋木悠，鈴木雄二，" メタン・空気予混合火炎における金属壁面の化学的消炎効果 "，熱工学コン

13/07/24 11:51

ファレンス 2012，熊本，2012.11.17-18.
［486］ 上野藍， 鈴木雄二，" 近接場効果を用いた

宇 宙 用 MEMS ラ ジ エ ー タ の 熱 特 性 評 価 "， 日

マイクロギャップ放電における前駆現象 "，電気学会放電・誘電絶縁材料・高電圧合同研究会，
九州大学，2013.1．28.

本機会学会熱工学コンファレンス 2012，熊本， ［498］ 武内彬正，高山祐三，榛葉健太，李鐘国，小谷2012.11.17-18.

潔，野城真理，神保泰彦，" 交感神経細胞による
雄 二，"Reduction of Parasitic

iPS 細胞由来心筋細胞の機能調節の検討 "，電気Capacitance of Electret Energy Har vester for

学会研究会医用・生体工学研究会，，東京大学，Higher Power Output "，第 4 回マイクロ・ナノ工

2013.3．22.

［487］ 陳， 鈴 木

学シンポジウム，小倉，2012.10.23.

泰，李永芳，古賀章浩，年吉洋，安［488］ 井本翼，八井崇，" 電極反応における近接場光効

藤泰久，藤田博之，" ナノスケール摺動電気接果 "，第 3 回ナノフォトニクス学生研究講演会講点における接触抵抗安定性と耐摩耗性の二律

演予稿集，東京大学，2012.11.27.

背反 "，第 29 回「センサ・マイクロマシンと応［489］ 小 西 邦 昭， 樋 口 卓 也， 石 井 俊 太 郎，Jakob
Larsson，Jia Li，五神真，" 三回回転対称金属周A-A用 シ ス テ ム 」 ， 北 九 州 国 際 会 議 場， 福 岡 県，
2012.10.22.

期構造を用いた第二次高調波発生 "，第 68 回日［500］ 浅海和雄，大竹豊，" 実物形状によるシミュレー

本物理学会年次大会，広島大学広島キャンパス，ションに向けた試作デバイスの評価 "，第 29 回

2013.3.26.

「センサ・マイクロマシンと応用システム」 ，［490］ 石川靖彦，"Si 上 Ge 層を用いたアクティブ光デバ

234［499］ 冨澤

北九州国際会議場，福岡県，2012.10.22-24.

イス "，光産業技術振興協会フォトニックデバイ［501］ K. Noda, Nguyen Binh-Khiem, Yusuke Takei,

ス・応用技術研究会 2012 年第 3 回研究会，東京

Tomoyuki Takahata, Kiyoshi Matsumoto, and Isao

都江東区，2012.10.3.

Shimoyama ，" 高透過率可変焦点液体レンズを用いた共焦点距離センサ "，第 29 回「センサ・マイ

靖彦，林勝義，堀内勉，岩崎弦，上野祐子，為クロマシンと応用システム」 ，北九州国際会議

近恵美，" シリコンプラットフォームによるバイ場，福岡県，2012.10.22-24 pp.20-23."

Appendix［491］ 平井格郎，荒木貴裕，蔡靖楠，和田一実，石川

オセンサの研究 "，第 60 回応用物理学関係連合講演会，厚木，2013.3.30.

［502］ 菅哲朗，松本潔，下山勲，" エラストマ上に配置したナノ粒子ペアを用いた歪センサ "，第 29 回

［492］ 荒木貴裕，Jingnan Cai，石川靖彦，和田一実，「センサ・マイクロマシンと応用システム」 ，

林勝義，堀内勉，岩崎弦，為近恵美，" 部分スロッ北九州国際会議場，福岡県，2012.10.22-24 pp.11-

ト共振器を有する一次元シリコンフォトニック

14."

結晶光導波路のバイオセンシング応用 "，第 73 回

［503］ 李凌 瀚， 杉 山 進，"Micro Blood Separation

応用物理学会学術講演会，松山，2012.9.12.

Polymer Device Utilizing Capillary Phenomenon［493］ 草史野，芦原聡，"Au ロッド二量体を利用した中for Uric Acid Measurement "，第 29 回「センサ・赤外域での電場増強 "，第 73 回秋季応用物理学会

マイクロマシンと応用システム」 ，北九州国際学術講演会，松山，2012.09.14.

会議場，福岡県，2012.10.22-24.

［494］ Imamura, R. Watahiki, R. Miura, Y. K. Kato,［504］ 井ノ上，長谷川，S. Badar，千足，丸山，" 水晶基"Optical coupling of air-suspended carbon nano-

板上での水平配向単層カーボンナノチューブのtubes to silicon microdisk "，The 44th Fullerenes-

成長過程．" 第 49 回日本伝熱シンポジウム．

Nanotubes-Graphene General Symposium，東京， ［505］ 長谷川，井ノ上，S.
2013.3.11.
［495］ 崔埈豪，時岡秀行，朴元淳，平田祐樹，加藤孝

表面における水平配向単層カーボンナノチュー
ブの高密度合成．" ナノ学会第 10 会大会．

久，" バイポーラ PBII 法によるマイクロ・ナノ［506］ 相川，北畠，E. Einarsson，T. Thurakitseree，千スケールトレンチパターンへの三次元 DLC コー

足，丸山，" 透明なカーボンナノチューブフレキ

テ ィ ン グ "， 日 本 ト ラ イ ボ ロ ジ ー 学 会， 東 京，

シブルトランジスタ．" 第 49 回日本伝熱シンポジ

2013.5.22.

ウム（富山国際会議場，富山）．

智，" テラヘルツヘテロダインセンシング［507］ 井ノ上，G. Meikle，S. Badar，長谷川，千足，丸による星間化学 "，第 60 回応用物理学会春季学術

山，" 水平配向単層カーボンナノチューブの合成

講演会，神奈川工科大学，2013.3．28.

! 触媒担持法および水晶表面の影響．" 第 43 回フ［496］ 山本

［497］ 森本徹郎，松岡成居，熊田亜紀子，日高邦彦，"

VDEC2013J.indb 234

Badar，千足，丸山，" 水晶

ラーレン・ナノチューブ・グラフェン総合シン

13/07/24 11:51

34-37 (2012）．

ポジウム．
［508］ S. Badar, D. Hasegawa, T. Inoue, S. Chiashi,［3］

大 野 雄 高，" 第 3 篇

ポ ス ト シ リ コ ン・ ト ラ ン

S. Mar uyama, "Raman Imaging Spectroscopy

ジスタとゲート絶縁膜

of Horizontally Aligned Single-Walled Carbon

チューブ電界効果型トランジスタのゲート絶縁

Nanotubes on Crystal Quartz．" 第 43 回フラーレ

膜 "，ナノエレクトロニクスにおける絶縁超薄膜

ン・ナノチューブ・グラフェン総合シンポジウ

技術〜成膜技術と膜・界面の物性科学〜

ム．

ティー・エス，139-151 (2012）．

［509］ 長谷川，井ノ上，大塚，バダル，千足，丸山，"

［4］

第1章

カーボンナノエヌ・

大野雄高，" プラスチック基板上に高性能なカー

走査型顕微鏡による水晶基板上の水平配向単層

ボンナノチューブ集積回路を実現する技術 "，プ

カーボンナノチューブの分析．" 第 44 回フラーレ

リンテッドエレクトロニクスのすべて

ン・ナノチューブ・グラフェン総合シンポジウ

業出版，113-119 (2012）．

ム．

［5］

日本工

大田一郎，" スイッチト・キャパシタ方式ディ［510］ 大塚，井ノ上，長谷川，千足，丸山，" 分子ガラ

ジタル増幅器 "CQ 出版株式会社トランジスタ技

スの熱リソグラフィを用いた金属性単層カーボ術 SPECIAL 増刊，グリーン・エレクトロニクス

ンナノチューブの選択的除去．" 第 44 回フラーレ

No.11，pp98-104, (2012.12)

ン・ナノチューブ・グラフェン総合シンポジウ
ム．
「環境にばらまく［511］ 森功，久保田雅則，三田吉郎，

5. 特許

センサネットワーク素子実現に関する一考察」， ［1］

野田優，金東榮，大野雄高，深谷徳宏，" 透明電マイクロマシン・センサシステム研究会，6 月

極，導電性透明薄膜の製造方法ならびに導電性

11-12 日，京都，（2012 年 6 月）

透明薄膜 "，東京大学，名古屋大学，特願 2012185888，2012.08.24［512］ 木原泰樹，久保田雅則，森下賢志，百瀬健，近［2］

加藤，山中，" アクティブノイズコントロールシ

シングを利用した埋め込み式予約素子分離法」，

ステムおよびそれらに用いられる電子回路 "，特マイクロマシン・センサシステム研究会，6 月

願 2013-014367

11-12 日，京都，（2012 年 6 月）

［3］［513］ 平 川 淳， 森 下 賢 志， 三 田 吉 郎，「SOI 基 板 上 の加藤，兵藤，" アクティブノイズコントロールシ
ステムおよびそれに用いられるアナログ電子回

メサ分離型標準バルク CMOS 素子の絶縁耐圧評

路 "，特願 2013-010334

価」，マイクロマシン・センサシステム研究会， ［4］高橋康宏，モンテイロカンシオ，関根敏和，" 差

6 月 11-12 日，京都，（2012 年 6 月）

動論理によりサイドチャネル攻撃から保護され［514］ M. Kubota, Y. Mita, T. Momose, A. Kondo, Y.
Shimogaki, Y. Nakano, M. Sugiyama "A 50 nm-

る暗号回路，" 特願 2012-274909.
［5］

戸川望，五十嵐博昭，史又華，" 故障攻撃検出回

Wide 5 μm-Deep Copper Vertical Gap Formation

路および暗号処理装置 "，特願 2012-181944，2012

Method by A Gap-Narrowing Post-Process with

年．

Supercritical Fluid Deposition for Pirani Gauge［6］

吉川公麿，外谷昭洋，十河健太，ʻ位相同期ルー

Operating over Atmospheric Pressure "，The

プ回路及びデッドゾーン生成回路ʼ，出願番号 ：25th International Conference on Micro Electro

特願 2012-170091，平成 24 年 8 月 2 日出願．

Mechanical Systems, pp.204-207, 2012.

235

Appendix

藤愛子，霜垣幸浩，三田吉郎，「ステルスダイ

A-A

［7］

岩見健太郎，梅田倫弘，" 偏光制御素子，近接場
光源，および並列電子線装置 "，特願 2012-146006(2012.6.28）
．

4. 著書
［1］

［8］

［2］

(2012.11.22）．

柴田裕一郎 ：メモリ・レスの画像検出回路を
実 現 す る， デ ィ ジ タ ル・ デ ザ イ ン・ テ ク ノ ロ

北 川 章 夫，" 磁 気 共 鳴 測 定 装 置 "， 特 許 5135578

［9］

川端

優，山崎

信夫，太田

和 也，"

也， 粟 屋（2012.11)

不揮発性半導体記憶装置 "，特許第 4836484 号，
プラスチック基板上章 夫， 中 山

数ジ「FPGA に よ る 高 速 化 設 計 」，6 章，CQ 出 版
大野雄高，" 第 3 編第 1 章

信 義， 北 川佳似，石原(2012.3.2）．

へのカーボンナノチューブ集積回路形成技術 "， ［10］ 田畑仁，長谷川貴之，北村茂，" テラヘルツ波測2013 ナノカーボン技術大全

VDEC2013J.indb 235

電子ジャーナル，定装置及び方法 "，特願 2012-224555（2012.10.9）．

13/07/24 11:51

［11］ 林勝義，堀内勉，岩崎弦，瀬山倫子，井上鈴代，

Using Coupled Line Sections,"in Proc. Asia-Pacific

為近恵美，石川靖彦，和田一実，ツァイジンナ

Microw. Conf., Dec. 4-7, 2012, Kaohsiung, Taiwan,

ン，" フ ォ ト ニ ッ ク 結 晶 光 共 振 器 "， 特 願 2012-

4D2-07, pp.1256-1258

271088（2012.12.1+F22）．

［8］

研究 "，平成 24 年度宇都宮大学大学院研修報告資［12］ 下 山 勲， 松 本 潔， 高 畑 智 之， 菅 哲 朗， 竹 井 裕

料，2012 年 8 月

介， 野 田 堅 太 郎， 阮 平 謙， 安 食 嘉 晴， 唐 木 幸
一，" 撮像装置及び撮像方法 "，特願 2012-047057(2012.3.2）．
［13］ 下山勲，松本潔，野田堅太郎，グエンビンキェ
ム，" 液体アクチュエータ "，特願 2013-032004.
［14］ 石川靖彦，和田一実，福田浩，山田浩治，" 光素子 "，特願 2012-159617 (2012.7.18）．
［15］ 長谷川靖洋，" 熱電変換素子の電極形成方法 "，特願 2013-019839 (2013.2.4）．
［16］ 長谷川靖洋，村田正行，" 熱電変換モジュール "，特願 2013-019839 (2013.2.4）．

大砂，"Si CMOS ミリ波 MSL 回路の設計に関する［9］

大砂，"Si CMOS ミリ波受動回路の設計に関する研究 "，平成 24 年度宇都宮大学大学院研修報告資料，2012 年 12 月

［10］ Gonzalez-Carabarin L., Asai T., and Motomura M.,"Spike transmission in locally coupled excitablecir cuits enhanced by membrane-potentialdependent noise,"Asia Conference on Nanoscienceand Nanotechnology 2012, Yunnan, China (Sep.
7-10, 2012）．
［11］ Sanada Y., Ohira T., Chikuda S., Igarashi M.,
Ikebe M., Asai T., and Motomura M., "FPGA6. その他［1］

A-A
Appendix

［2］

［3］

［4］

［5］

［6］

Research Institute of Signal Processing -NSCP'13

ルス周波数変調回路の測定 "，in Proceedings ofStudent Paper Award, Mar. 2013.

VDEC2013J.indb 236［12］ Asai T., "Logical operations based on stochastic

密山幸男，尾上孝雄，小野寺秀俊，" 再構成可能

resonance for coarse-grained devices,"The 1st

ディペンダブル VLSI プラットホーム，" 電子情報

RIEC International Symposium on Brain Functions

通 信 学 会 誌，Vol.96，No.2，pp.95-99，2013 年 2and Brain Computer, Sendai, Japan (Nov. 15-16,

月．

2012）．

X. Wang, I. Sakagami, K. Takahashi and S.

［13］ 浅井哲也，" メモリスタ〜第 4 の基本電気素子〜

Okamura "A generalized dual-band Wilkinsonとその応用，" 第 22 回 MIT（Modern Innovative

power divider with parallel L, C and R

Technology）
研究会，Kobe, Japan (Sep. 29, 2012）．

components,"IEEE Trans. Microw. Theory Tech.,［14］ Asai T., "Noise-driven computing for coarse-

vol.60, no.4, pp.952-964, Apr. 2012.

grained devices and materials,"Asia Conference on

X . Wa n g , I . S a k a g a m i , K . T a k a h a s h i a n dNanoscience and Nanotechnology 2012, Yunnan,

S. Okamura "Miniaturized dual-band

China (Sep. 7-10, 2012）．

W ilkinson power divider with physical por t［15］ 浅井哲也，" ゆらぎを利用する生物的情報処理と

separation,"Journal of Jilin Univ. Eng. and Tech.

そのナノ集積システム応用，" 日本化学会第 93 春

Edition., vol.42, no.5, 1309-1314, Sept. 2012.

季年会シンポジウム講演「エレクトロニクスの

坂上岩太，王小龍，岡村信吾，田原稔 " 高域 / 低

新パラダイム」，Shiga, Japan (Mar. 22-25, 2013）．

域通過 T 型 II 型 LC 回路を用いた小型ホルスト型［16］ 浅井哲也，" 新概念アーキテクチャ ：考え方と新ウィルキンソン電力分配器について，" 電子情規デバイスの利用機会，" 電子情報通信学会総合

報通信学会論文誌 C，Vol.J95-C，No.12，pp.478-

大会チュートリアル講演「超伝導デジタル技術

486，（2012 年 12 月）の展望」，Gifu, Japan (Mar. 21, 2013）．

I. Sakagami, X. Wang, K. Takahashi, S. Okamura,［17］ Asai T., "Neuromorphic architectures,"ITRS

and M. Tahara, "Horst-type Wilkinson power

Workshop on Fundamental Concepts in Emerging

dividers for dual-band operation,"in Proc. 42th

Research Architectures, San Francisco, USA (Dec.

Eur. Microw. Conf., Oct. 28 to Nov. 2, 2012,

8, 2012）．

Netherlands, pp.1130-1133.
［7］

based on frame-buf ferless box filtering,"The矢部，池田，" 検波型イメージセンサに向けたパ
IEICE General Conference 2013, Mar. 2013.

236

implementation of single-image super resolution［18］ 樋口健太郎，中嶋勇太，外村卓也，武居正史，

X. Wang, I. Sakagami, and M. Tahara,"Dual-band

岸本茂，水谷孝，畑克彦，大野雄高，「高速転写・

Wilkinson Power Divider and Its Miniaturization

フレキソ印刷技術を用いた高移動度カーボンナ

13/07/24 11:51

ノチューブ薄膜トランジスタの作製」，第 73 回秋

on "Next generation of self-power smart sensors

季応用物理学会学術講演会，2012.09.13，愛媛大for environmental monitoring "，19-20 March,

学・松山大学，13a-C2-5.

Singapore (2013.03.19)［19］ K. Mizuno, Y. Terachi, K. Takagi, S. Izumi,［27］ 伊藤秀将，伊藤猛，束原恒夫，"Gm 型時間差

H. Kawaguchi and M. Yoshimoto, "An FPGA

増幅器の検討 "，電子情報通信学会

Implementation of a HOG-based Objectdetection

ナログ RF 研究会，2012 年 12 月

シリコンア

Processor," IPSJ Transactions on System LSI［28］ 加藤，" 可変クロックを用いた高速オンチップ遅Design Methodology, vol.6, pp.1-10, Febr uar y,

延測定のための非同期データ転送可能スキャン2013.

設計法 "，信学技報，FIIS-12-342, 2012 年．

［20］ S. Okumura, S. Yoshimoto, H. Kawaguchi, and［29］ 永田真，"VLSI 電源ノイズの観測・解析と究明 "，M. Yoshimoto, "A 128-bit Chip Identification

電磁環境工学情報（EMC), No.298, pp.77-88, Feb.

Generating Scheme Exploiting Load Transistor's

2013.

Variation in SRAM Bitcells," IEICE T rans.

［30］ M a s a n o r i K u b o t a , " T h e r m a l C o n d u c t i v i t y

Fundamentals, Vol. E95-A, No.12, pp.2226-2233,

Pressure Sensors on the Basis of Ultra-Fine Silicon

Dec. 2012.

Structures "，PhD Dissertation, The University of［21］ S. Yoshimoto, T. Amashita, S. Okumura, H

Tokyo, 2012.

Kawaguchi, and M. Yoshimoto, "Multiple-Bit-Upset［31］ "Pr ogr ess of SOI Pixel Pr ocess "，Y. Arai,and Single-Bit-Upset Resilient 8T SRAM Bitcell

International Workshop on Semiconductor Pixel

Layout with Divided Wordline Structure," IEICE

Detectors for Particles and Imaging, Sep. 2012,

Trans. Electron., Vol. E95-C, No.10, pp.1675-1681,

Inawashiro, Japan, Invited Talk.

Oct. 2012.
［22］ S. Yoshimoto, T. Amashita, S. Okumura, K. Nii,

technology "，Y. Arai, SSDM 2012, Sep., 2012,
Kyoto, Japan. Invited Talk.

Soft-Error Resilient 7T/14T SRAM with 150-nm［33］ Design and Evaluation of a SOI Pixel Sensor

FD-SOI Process," IEICE Trans. Fundamentals,

for X-ray Trigger-driven Readout, Ayaki

Vol.95-A, No.8, pp.1359-1365, Aug. 2012.

Takeda, Yasuo Arai, Syukyo Gando Ryu, Shinya［23］ Y. Nakata, H. Kawaguchi, and M. Yoshimoto, "ANakashima, Takeshi Go Tsur u，Toshifumi

Process-Variation-Adaptive Network-on-Chip with

Imamura, Takafumi Ohmoto, and Atsushi Iwata,

Variable-Cycle Routers and Variable-Cycle Pipeline

IEEE Trans. on Nucl. Sci., VOL PP, Issue 99, 2013.

Adaptive Routing," IEICE Trans. Electron., Vol.

10.1109/TNS.2012.2225072.

E95-C, No.4, pp.523-533, Apr. 2012.

N.Watanabe, Y.Kitamura, T.Gomyo, T.Ookubo,

H. Noguchi, S. Izumi, H. Kawaguchi, and M.

T.Koyasma, T.Kmada, M.Aoyagi, K.Otsuka, PDN

Yoshimoto, "A 40 nm 144 mW VLSI processor

Impedance Analysis of TSV-Decoupling Capacitor

for Realtime 60 kWor d Continuous Speech

Embedded Silicon Interposer for 3D-Integrated

Recognition,"IEEE Trans. Circuits Syst. I, Reg.

CMOS Image Sensor System," 3DIC2011 byPapers, vol.59, no.8, pp.1656-1666, Aug. 2012.

ASET，2012.1.31,P-2-1（卒業論文）［26］ Yoshio Mita "W ireless-Driven Pond-Skating
Microrobot as a Technology Driver for Integrated

237［34］ K . K i k u c h i , C . U e d a , F. F u j i i , Y. A k i y a m a ,［24］ G. He, T. Sugahara, T. Fujinaga, Y. Miyamoto,［25］ pin フォトダイオードの光応答電流モデルの研究

A-A
Appendix

M. Yoshimoto, and H. Kawaguch, "Bit-Error and［32］ Advanced Radiation Image Sensors with SOI［35］ M a s a n o r i K u b o t a , " T h e r m a l C o n d u c t i v i t y
Pressure Sensors on the Basis of Ultra-Fine Silicon
Structures"，PhD Dissertation, The University ofTokyo, 2012.

MEMS (Keynote Speech）"，CINTRA Workshop

VDEC2013J.indb 237

13/07/24 11:51

B.
B.1

VDEC の利用規程・申し込みガイド

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

ついての素養はあらかじめ付いていることを期待している．従って，利用でトラブルが起こったときには研究室や学校のネットワーク管理者と十分連絡をとって，問題を切りわけながら対処することが勧められる．

1.

CAD ツールの共同利用

2.

VLSI 試作サービスの共同利用

3.

CAD ツール講習会（8 – 9 月・3 月）

4.

社会人リフレッシュ教育（12 月 – 1 月，学生も参加

教育を除く全ての申込や問い合わせには，VDEC の可能）

WEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いて

5.

VLSI デザイナーフォーラム（若手の会）

いる．一部のページは秘密等が含まれるため，WEB ア

6.

大型装置利用

クセス用アカウント・パスワードならびにアクセスして

B.2

まずはじめにVDEC からのおしらせ，また講習会・リフレッシュいるマシンの Internet Protocol（IP）アドレスによって
CAD ベンダー，試作会社等のアカデミック向けの協

A-B
238

制限をかけている．

Appendix

力により，それぞれのサービスを大幅なアカデミック

従って，VDEC を利用したい場合，前もって教員に

ディスカウントで提供している．VDEC 設立以来，こよるアカウントの申請が必要である．登録は無料．資格

れまでの実績では，CAD の利用・CAD 講習会は無償，の審査を行うため十分な（サービス開始前 1 ヶ月以上）

LSI 試作サービスは海外での類似サービスの半額以下，

時間的余裕をもって，申込をお願いしたい．申込から概大型装置は消耗品実費負担のみとなっている．見返りとね数週間が経過した後，WEB ページアクセス用のアカ

して，ユーザには VDEC を利用する「顧客」ではなく，

ウントとパスワードが発行される．アカウントは，半角

VDEC と一緒になってサービスを向上させる「主体」と英大文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

しての自己研鑽と協力を期待している．全国の研究室がバーチャルな一つの研究室として助けあいができるよう申込で特に注意する点は，VDEC の WEB にアクセな状況を理想とし，限られたスタッフの中，日々支援活スしたい研究室のマシンの IP アドレスを入力するこ動を行っている．

とである．学校の中にあるマシンからのみアクセス

サービスの対象は基本的には，大学・高専であり，端を許可しており，プロバイダーのアドレスならびに，的にはメールアドレスとして「.ac.jp」を持つ教員と，

Proxy サーバのアドレス登録は禁止する．入力の際は，その研究室内の教職員と学生を対象とする．それ以外の133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半研究所の利用や，企業との共同研究については個別の判角」の英数字で，「，」（半角カンマ）で区切って，途中断を要する．特に CAD ツールについては CAD ベンダー

改行を入れずに入力する．また，ここで入力するアドとのライセンス規定に抵触しないよう細心の注意が必要

レスは，「ネットワークの外部から見えるアドレス」でであるため，VDEC の担当者（vdec@vdec.u-tokyo.ac.jp）

あることに注意する．特に，NAT（IP masquerade といに必ず相談いただきたい．その他のサービスについては

うプログラム名で呼ばれることもある．機能としては

VDEC の裁量範囲が広くなるので可能性が高くなるが，

NAT が正しい．
）で研究室内をローカルネットワークにこちらもあらかじめ相談いただきたい．企業との共同研している場合は，NAT サーバのアドレスを入力する．

究については，少なくとも非営利，アカデミック側がよくある間違いとして，ローカルネットワークの IP，51％以上のイニシアチブを取る研究であることが必要で

例えば「192.168.X.XX」を登録したためアクセスできなある．

くて困っている例がある．

また，CAD の申込や試作申込，装置利用申込など，

ネットワークが変更になるとか，研究室のマシン増設

契約にかかわる作業は全て，代表の教員の方々に行ってなどで IP アドレスを変更する場合は同じく，申込のペー

いただくことをお願いしている．研究室のメンバが代理

ジから「登録内容変更」を行う．特に，古い IP が使えで行うことも現実には可能であるが，その場合もあくま

なくなるといった大幅なネットワークの変更がわかってで教員の了解をとり，代理としての心構えで望んでいたいる場合は，まえもって新旧両方のアドレスを登録してだきたい．

おく．万一アクセスできなくなった場合は，「新規登録」VDEC のシステムは，Internet とUnix operating systemの上になりたっているので，Internet の仕組や Unix に

VDEC2013J.indb 238を行い，同じ E-Mail アドレスを入力することで上書き変更が可能である．

13/07/24 11:51

てしまい，機密漏洩につながることを防ぐためであるので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

B.3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計
図 B. 1

VDEC ホームページのインデクスフレームを行うための CAD ツールを提供している．これらのソ
フトウェアは，VDEC の VLSI 試作以外のアカデミック
用途（MOSIS-VDEC を通じた試作，教育用の演習，EB
等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．LSI

図 B. 2

アカウント登録・変更ページの入口の設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボラン
ティアにより，充実のための努力が払われている．ボラ
ンティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEBアカウントが必要である）．NDA 事項を了解いただき
CAD の申請ができる．
• 申請時に WEB から入力する内容は以下のとおり．
• ソフトウェアライセンス数（研究室で同時に使用する

239

Appendix

サイン入りの文書を VDEC センター長室に送付した後，A-Bと思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を選んでチェックする）．
• 利用する研究室所有ワークステーションのホストネーム（VDEC，端的には usr1 から名前→ IP アドレスの解決ができる，「.ac.jp」で終わるホスト名であることが条件．
）
図 B. 3

アカウントの新規登録の注意点【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない• IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること• DHCP サーバにより動的に割り当てられた IP アドレスやローカルアドレスなどは登録できない（しても意
味が無い）• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残っ

VDEC2013J.indb 239

図 B. 4

CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

13/07/24 11:51

ソ フ ト ウ ェ ア の CDROM（ メ デ ィ ア ） に つ い て，るアドレスを利用し，メールはプロバイダ等に転送

VDEC の創設期においては，メディアを近隣の研究室
で「回覧」していたが，インターネットの発達により回しないこと（情報漏洩の観点から）．
2.

線が豊富になったので，現在では CD に書き込める ISO
イメージファイルで提供している．VDEC ホームページ

リストの更新は頻繁におこない，卒業生へのメール
配信は速やかに停止すること．特に 4 月に注意．

3.

メールをする前に，あらかじめ CADuser ML の過の「ライセンスファイルの配布 > ここから」からダウン

去記事検索が WEB からできるので，類似の質問がロードできるようにある．当然ながら，VDEC のユーザ

無いかどうか検索してから投稿すること．

アカウントとパスワードが必要となるため，CAD を申4.

CADuser に送ってはならない．各試作のメーリン

請してから数週間程度の時間差が必要となるであろう．
メディアをダウンロードした後，プログラムをインス
トールし，初期設定ファイルを整備する．特に，ライセ

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，
グリストに送ること

5.

問題解決したら，問題，原因，解決法をまとめて投ンスファイルは WEB 経由で別途取得の上設定するか，稿すること（必須ではないが，ネット利用のエチケッ

環境変数 LM_LICENSE_FILE 等を（ライセンスサーバ

トといえる）．

のポート番号）@（ライセンスサーバ）の形式で設定する．
また，/etc/hosts ファイル等を設定し，ライセンスサー
バを「ローカルのネットワーク相当でアクセスできるよ
うに」する．端的には，手元のワークステーションにおいて，例えば「vdec-cad1」と指定するだけで，FQDN
形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア
ドレスが引けるように設定する．

A-B
240

CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラAppendix

イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，

図 B. 5

CAD 利用者メーリングリスト登録における注意点

VDEC または地域拠点校のどちらかのライセンスサーバ
がメンテナンス等の事情により停止している場合でも，ライセンスは年度単位で申込みを受けつけしている．

稼働中のもう一方のライセンスサーバを選択することに各 CAD ベンダーと VDEC との交渉がまとまる毎年 3 月

より CAD を実行することが可能である．また，ライセ

末に，CADuser ML と WEB 上に，次年度の CAD 利用

ンスサーバの認証は，CAD ツール起動後も数分おきに申込案内が出るので忘れずに申込する．4 月中は移行期行われるので，CAD ツールを実行中は常時ライセンス間として前年度申込のライセンスも有効にしてあるが，サーバとの通信が可能な状態にしておかなければならな

4 月末に切れるため，そのときになって慌てる例が毎年い．また，ファイアーウォールを使用しているネットワー

発生している．「永久ライセンスではない」ことに十分

ク環境では，VDEC の Web サーバと VDEC および地域

ご注意いただきたい．

拠点校に対して，ライセンス認証用の特定のポートを空ける必要がある．この場合，各大学・高専のネットワー
ク管理者と相談すること．

【毎月注意を払うべき点．熟読必須．
】
1.

VDEC では毎月，CAD を使用できる計算機のリス

初期設定等はやり方を一度経験すれば簡単である

ト（アクセスリストと呼ぶ）を更新している．このが，はじめてのときは様々な問題が起こることもある．

とき DNS の逆引きができなくなっていた等の何ら

VDEC に対する大幅なアカデミックディスカウントのかの不具合で，アクセスリストに自分の計算機が登引き換えとして，各研究室は CAD ベンダーによる直録されない場合がある．その場合，CAD が使えな接のサポートを受けられない．かわりに VDEC では，くなるので，アクセスリスト更新前に対処する必要「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意がある．サーバの停止は，全国ユーザに影響が及している．質問はこちらのメーリングリストを利用いた

ぶため頻繁には行えないので，万が一アクセスリス

だきたい．CAD を利用する研究室の構成員のどなたでトの不備に気づかなかった場合は，最悪一ヶ月以上も投稿，返答してよい．CADuser ML の注意点は以下のCAD が使用できなくなる．

とおり．
1.

VDEC2013J.indb 240

2.

以上の理由で，VDEC から「CAD のアクセスリス

WEB ページから，利用するメンバの E-Mail アドレ

トを更新します」というアナウンスがあった場合，スを登録すること．特にその際，「．ac.jp」で終わ必ずチェックを行い，自分のコンピュータが登録さ13/07/24 11:51

れていることを確認しなければならない．
3.

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.
ac.jp/CAD/cad_access_list.html である．ブックマー
クを強くお勧めする．

4.

IP アドレス（ホスト名）registeredという表示が出ていれば登録されている．
5.

false（false（ホスト名）） FAIL という表示が出ていれば登録に失敗しているので，原因を探る．

図 B. 6

VLSI 試作メーリングリスト登録ページの注意点

一般的に，DNS の逆引き（ホスト名から IP アドレス

レイアウトを設計した後，VDEC が提供する最新のを引く）に失敗していることが多い．
研究室のネットワー

Design Rule Check ファイルでチェックを行い，エラー

ク管理者とも相談して，VDEC のサーバから，当該ホス

フリーになったものを提出する．また，シミュレーショ

ト名の逆引きができるまで原因の除去を行う．

ンはもちろんのこと，レイアウトが回路図と同等である

B.4

VLSI 試作サービスの共同利用ことを確認する Layout Vs Schematic（LVS）チェックを通しておいて，提出しようとする回路が本当に動作しそ

VLSI 試作サービスは，教育研究目的に限って認めらうである確信を持っておくことは最低限必要であろう．

れる．WEB ページに本年度のランが掲示され，数ヶ月

デザインの提出は指定された VDEC ページから行う．

前から試作が申込可能になり，リンクが張られる．ま提出時に VDEC 側で最終 DRC を実行する．ここでエラー

ず，試作会社の持つ機密情報に対する NDA 契約を行う．

が出たチップは提出できない．必ず自分の環境で DRC

これは VDEC ホームページの「試作関係 > 試作案内 >フリーにしてからチップを提出すること．
提出〆切は月曜日に設定されていることが多いが，でNDA にサインして VDEC に郵送し，VDEC 側で手続ききる限り余裕をもって，前の週などに提出をいただきた

終了後に NDA 締結となり，設計規則やライブラリにアい．また，月曜日に締め切った後，VDEC 側でさらにデクセスできるようになる．設計規則は WEB 経由のアクザインルールをチェックしている．この際本来出てはいセスならびに，WEB での公開を禁止している会社の場

けないエラーが出ることがあり，出た場合設計者に修正

合は CDROM 等で送付される．NDA の対象は教員であのお願いを連絡するので，提出したからといって安心せるが，研究室の職員・学生にも同じ NDA が適用される

ず，1 週間ほどは VDEC からの連絡に注意願いたい．

ため，取扱には細心の注意を支払っていただきたい．尚，
秘密保持契約内容は，以降の同一プロセスによるチップ
試作全てにおいて有効である．
試作申込はデザイン提出〆切日の 6 〜 3 ヶ月前，キャ請求書も送付されるので，遅滞なく支払をお願いする．

B.5

CAD ツール講習会

CAD ベンダーとの契約により，個々のサポートは提たキャンセルには，原則として試作代金をお支払いいた

供しないかわりに，毎年 2 回，夏と春と CAD 講習会をだくので注意いただきたい．特にはじめて試作に参加さ開催している．夏は基本的に東京大学の武田先端知ビル

れる場合は，1 ヶ月前には回路ができているくらいの，セミナー室において，春は各地方の拠点校を中心として余裕をもったスケジュールを組まれることを強くお勧め開催される．まずはこういった講習会に参加して，大体する．

の知識を付けてから実際の試作なり CAD 利用を行うこ

VLSI 申込フォームの入力に関する注意点（図 5.8）とをお勧めしている．アナウンスは CADUser メーリン

• 希望チップ寸法の項目のチェックボックスを必ずグリストで流れる．また，申込は，VDEC の WEB ペー

チェックを行わないと入力した数字は無効となる• チップ数入力には半角数字を用いる

241

デザイン提出から数ヶ月後に，
VLSI チップが納品され，ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっチ ェ ッ ク し た 上 で 希 望 チ ッ プ 数 を 入 力 す る こ と．

A-B
Appendix

機密保持契約（NDA）の文面」より，希望プロセスのジから行う．

B.6

社会人リフレッシュ教育

CAD ツール講習会からさらに進んだ形で，Verilog
設計に関する問い合わせについては，各試作についてである回路を実際に設計し，レイアウト合成したり，

メーリングリストを用意してあるので，設計者全員のFPGA による実験を行う「ディジタルコース」，アナロ

メールアドレスを登録する．
「．ac.jp」で終わるアドレ

グ回路のレイアウトやシミュレーションを体験したりす

スであり，プロバイダに転送をしないよう注意願いたい．

る「アナログコース」，「RF」コースならびに一線の研これらメーリングリストの過去記事検索もできる．

究者による設計事例の講演会などを企画している．12

VDEC2013J.indb 241

13/07/24 11:51

月〜 1 月に開催し，有料である．社会人を主に対象としいては，利用の案内を WEB ページに掲載している．そているが，申込数に余裕がある場合学生の参加も歓迎しの手順に従って利用方法の学習と申請を行う．基本的なている．

スタンスは以下のとおり．

B.7

デザイナーフォーラム（若手の会）

毎年 6 月頃，VDEC を利用する若手が合宿を行い，最1.

理として責任をもって使っていただく．
2.

近の動向や研究内容について話しあう機会を設けている．発足当初の「若手」の定義は年齢が 5 ビット．最近の定義は「自分は若手だと思っている学生・教職員」で公開の対象は教員であり，研究室メンバは教員の代利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

3.

数回のトレーニングを受けて免許を持てば自分一人で利用可能あるので積極的な参加をお待ちしている．

B.8

大型装置利用LSI テスターや，EB 装置など，公開可能な装置につVDEC 専任・協力教員のサポートスタッフ数に限りがあるので，免許保持者に積極的な教育をお願いすることがあるので，協力いただきたい．

A-B
242

Appendix
VDEC2013J.indb 242

13/07/24 11:51

C.

IP データベースの整備
IP のカタログデータの整理，公開および登録者−利用

IP データベースの整備者間の仲介と機密情報の取り扱いの監督である．

設計資産の再利用のために，VDEC では Web 上での

平成 12 年度から平成 14 年度の 3 年間，（株）半導体データベースの構築および公開を行っている（http://

理工学研究センター（STARC）との共同研究として IP

www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C. 1）．本デー

プロジェクトを行ってきたが，その最終成果として IP

タベースの利用対象は，IP 登録に関しては VDEC ユー

開発グループの各参加者へ完成 IP の登録を働きかけ，

ザに限定しているが，IP 利用に関しては任意対象となっ上記データベースによって公開を行っている．

ている．本データベースに関しての VDEC の役割は，現在までに登録済みの IP を表 C. 1 に示す．

A-C
243

Appendix

図 C. 1

表 C. 1

VDEC LSI IP データベースに登録済みの IP（平成 24 年 3 月現在）

登録番号

VDEC2013J.indb 243

VDEC LSI IP Web データベースの例

IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

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平成 24 年度
東京大学大規模集積システム設計教育研究センター年報
2013 年 8 月

2013VDEC年報奥付.indd 244

編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）13/07/24 11:58

2013VDEC年報H1̲4.indd H4-H1

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