平成 年度

22東京大学大規模集積システム設計教育研究センター

VLSI Design and Education Center, The University of Tokyo
Annual Report 2010

2010
VLSI Design and Education Center, The University of Tokyo

Annual Report
平成22年度東京大学大規模集積システム設計教育研究センター
年 報

年
報

VLSI Design and Education Center
The University of Tokyo

This is the 2009 Annual Report of VDEC（VLSI Design and Education Center of University of Tokyo）.
A notable trend of the VDEC chip-implementation activity in 2009 was a significant increase in the number of advanced
CMOS 65 nm chip designs. The total number of chip designs, including other technologies, was also recovered comparedwith the previous year.
The VDEC CMOS 65 nm chip-implementation activity entered into the 2nd year. The STARC/METI (Ministr y of
Economy, Trade and Industry) project, which was also in the 2nd year, gave us a lot of opportunities of CMOS 65 nm chipimplementation, along with the independent VDEC activity. On behalf of all the universities in Japan, we would like toexpress our thanks to METI and STARC. A lot of valuable results obtained from the project will be fed back to the society
through the gover nment report and academic papers.
Based on the success of 2009 chip-implementation activity, we believe that the advanced CMOS 65 nm technology has
been accepted widely in the Japanese Academia, and we have started a discussion with e-Shuttle Inc., the chip foundry of
CMOS 65 nm, in order to establish the next stage of collaboration, where the turn-around-time, flexibility of chip size andthe price will be improved considerably. We are expecting that it makes planning of academic researches much more sureand flexible.
As for the widely–used CMOS 0.18μm technology of Rohm Semiconductor, we tried to add a new option, i.e. high-voltage
option. This new option, targeted on so-called “More-than-Moore” axis, is intended to be used for extending the CMOS
0.18μm technology to MEMS or special high-voltage applications. Depending on results from the test run in 2009, we willsoon decide a possibility of the new option in the future VDEC services.
As for an extension toward so-called “More-Moore” axis, we are now planning to introduce a new menu of CMOS
40 nm technology, in addition to the CMOS 65 nm technology. Thus we would like to continue to provide scaled CMOS
technologies for high-speed academic chip designs.
The D2T (Design to Test) research division, donated by Advantest Corporation, entered into the 3rd year. Its researcharea is expanded to cover design verifications, testing methods and high-speed signal measurements. In December 2009,the 3rd D2T Symposium was successfully held, inviting distinguished researchers from Japan and overseas. Here theresearch results obtained by Dr. Komatsu and researches in the D2T division were also reported. The University Award,“ 稷門賞 ” was presented to Advantest Corporation from our President, as recognition to the continuous contributions foreducation and research. We would like to appreciate the valuable support given by Advantest Corporation, again.
The 1st two-year-term of the “VDEC supports of young teachers in Japan” has successfully finished at the end of 2009.
During the last two years, the supporters contributed a lot to VDEC for planning and operation of many VDEC events suchas seminars and forums. Without their contributions, these VDEC events could not be so successful. In 2010 the 2nd twoyear-term starts. We would like to ask new supporters for continuous collaborations with VDEC, again.
Now the economics in Japan is reported getting better. However, the role of LSI designers would be no more same
as before the crisis. Potential capabilities, expected to students and researchers in LSI design field in Japan, are shifting
toward application-oriented practical skills. From the beginning, the mission of VDEC is the promotion of education andresearch in LSI design field, by means of practical chip-design and implementations. We are now, once more, recognizing
our mission and role in order to promote education of future leaders in the LSI design field in Japan. We thank you for yourcontinuous supports and collaborations, again.
April 2010

平成 21 年度
東京大学大規模集積システム設計教育研究センター年報
2010 年 8 月
編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）

VLSI Design and Education Center, University of Tokyo
Director

2010VDEC年報H2-3.indd 1

10.8.4 11:46:09 AM

VLSI Design and Education Center, The University of Tokyo
Annual Report 2010

C O N T E N T S

Message from Director of VDEC
Chapter 1

Activity Report of VDEC
1. 1
1. 2
1. 3
1. 4
1. 5
1. 6
1. 7
1. 8

2

Introduction of VDEC activities and activity report of FY2009
VDEC CAD Tools
VLSI Chip Fabrication
SeminarFacilities
Activity plan for 2010
Venture companies related to VDEC
“Nanotechnet” : Ultra Small Lithography and Nanometric Observation Site

Chapter 2

Activity Report of “D2T Research Division”

Chapter 3

Research in VDEC

20

27

巻頭言
第1章

VDEC 事業の紹介と平成 21 年度事業報告
1. 1 VDEC の活動概況
1. 2 CAD ソフトウェアの整備
1.3 平成 21 年度 VDEC 事業報告 VLSI チップ試作
1. 4 セミナー

第2章

チップ試作報告
3. 1
3. 2
3. 3

第4章

Appendix

65

156

組織概要
人事報告
決算報告

研究報告
5. 1
5. 2
5. 3

58

2. 4 「アドバンテスト D2T 寄付研究部門」平成 21 年度研究報告
2. 5 研究発表

試作ラン別一覧
チップ種別一覧
各チップの詳細

VDEC 概要
4. 1
4. 2
4. 3

第5章

1. 5 装置の整備・運用・利用公開
1. 6 平成 22 年度の活動計画
1. 7 VDEC 発ベンチャー
1. 8 超微細リソグラフィー・ナノ計測拠点「アドバンテスト D2T 寄附研究部門」平成 21 年度活動報告活動報告
2. 1 「アドバンテスト D2T 寄付研究部門」の紹介
2. 2 「D2T シンポジウム 2009」開催報告
2. 3 アドバンテスト株式会社の東京大学稷門賞受賞について

第3章

39

160

全体概況
研究室構成員（平成 21 年度）
研究概要

5. 4
5. 5

研究発表
特許、受賞等

189
A. Publication list
B. VDEC の利用規程・申し込みガイド
C. IP データベースの整備

VDEC2010E.indb 1

10.8.4 11:24:54 AM

Chapter 1 Activity Report of VDEC

Chapter 1

1-1
2

1. 1 Introduction of VDEC activities andactivity report of FY2009
VLSI Design and Education Center (VDEC), University

design methodology by using CAD tools.

of Tokyo was established in May 1996. VDEC has been

We assume our LSI design flow seminars as educations

operating for the following 3 major roles: “spreading

on basic LSI design concepts and practical experiencethe latest information on VLSI design and education,”of LSI design with CAD tool chain. VDEC holds “LSI

“providing licenses of CAD tools,” and “suppor tingdesign education seminar” , aka VDEC Refresh Seminar,

on VLSI chip fabrications for academic use.” Theonce a year from November to Januar y time frame for

VDEC activity report of FY 2009 is described hereafter

this purpose. The VDEC Refresh Seminar consists

according to Fig. 1. 1. 1of 4 courses, “Digital design course” , “Analog design

Activity Report of VDEC

The missions of VDEC ar e for advancement ofcourse” , “RF design course” , and “Advanced LSI design

researches and education on LSI design in public andcase course” . We invite experienced professors among

private universities and colleges in Japan and send many

universities as lecturers for the former 3 courses todistinguished VLSI designers into industry. After 13 years

conduct LSI design education courses with practicalof VDEC establishment, educations on CAD software,experience. We invite professors and engineers in

LSI design and design flow in universities have been wellindustry as front-line lecturers for lectures based on theirestablished. On the other hand, advancement on nano-

LSI design experiences. We continue 0.18μm analog

meter CMOS technologies forces design flow and CAD

design, 0.18μm digital design, and high-voltage 0.18μm

software complicated. We have been continuing CAD tool

CMOS design courses to lower barrier for designingseminar by the lecturers from EDA vendors for twice a

LSIs.

year. We had held the seminar, once in VDEC and theIn addition to the above seminars, we hold “VDEC

remaining once in VDEC sub-centers previous years.

Designerʼ Forum” among young professors and students

From this year, we initiated distance learning based on

annually. This is a workshop that the par ticipants

video streaming. We expect spread of the up-to-date LSI

exchange their design examples with not only successFig. 1. 1. 1 VDEC activities

VDEC2010E.indb 2

10.8.4 11:24:55 AM

stories but also their failure stories, in addition to invitedand experienced designers within a couple of hours to atalks. We expect students and professors who will start

couple of days. Moreover, emails are accumulated anddesigns to learn kinds of know-hows.

are open to the VDEC users, as shown in Fig. 1. 1. 2,
who have registered VDEC accounts, as the importantduring actual LSI design scene, even after the basic

educational assets. We expect all the VDEC users

educations through various seminars and the forum. One

to make the full use of this mechanism to help solveof the biggest problem for beginners is the setup of CAD

problems.

softwares. Many of them also get confused by “Esoteric

We continue chip fabrication services on 1.2μm CMOS,

messages” come out from CAD softwares, even after they

0.18μm CMOS and 65 nm CMOS. In addition to themsuccessfully setup CAD tools. In such situations, VDEC

we had a trial chip fabrication on high-voltage 0.18μm

mailing-lists make significant contributions. VDEC users

CMOS (1.8 V/7 V/44 V).

can register to VDEC mailing-lists on CAD tools, andOur donated division “Design To Test (D2T)” , which

process dependent groups through VDEC web pages,

was founded by donation from Advantest in Oct. 2008,

and can ask questions and helps on their facing issues. It

focuses on enrichment of education on LSI testing andis not a responsibility for the registrant of such mailing-bridging between design and testing.

lists to give answers to questions, however, in most cases,

Fig. 1. 1. 3 shows trends of number of papers throughreplies are given by the experienced users of CAD tools

VDEC activities. Number of papers is increasing, which

Chapter 1

LSI designers come up against various dif ficulties

1-1
3

Activity Report of VDEC

Fig. 1. 1. 2 Archives of emails of VDEC mailing-list.

Fig. 1. 1. 3

VDEC2010E.indb 3

Trends of number of papers through VDEC activities.

10.8.4 11:24:55 AM

means researches in the field of VLSI design have been

CMOS processes are preferred for publications, andencouraged after VDEC establishment.

not only papers with 65 nm CMOS chips, but also with

Chapter 1

Fig. 1. 1. 4 shows number of papers related to CAD

45 nm CMOS and 32 nm CMOS are emerging in theusage, chip fabrications and VDEC facility usages. CAD

world. We would like to prepare chip fabrication services

tools are widely used to write papers. CAD tools arefor the advanced CMOS processes. We also encourage

used not only chip designs themselves but also used

researchers to fully use of VDEC facilities such like LSI

for preparation of chip fabrication and they contributetesters, FIB systems and EB writer for the wide spread ofto verify fundamental ideas of researches. Advanced

research purposes.

1-1
4Activity Report of VDEC
Fig. 1. 1. 4 Number of papers related to VDEC facilities.

VDEC2010E.indb 4

10.8.4 11:24:56 AM

1. 2 VDEC CAD Tools
Since 1996, VDEC has provided CAD software licenses

and colleges.

to the registered researchers in universities and colleges
When one is going to use VDEC CAD tools and chipin Table 1. 2. 1. The researchers can use those CAD

fabrication service (the details are described in Section

tools when their local machines, whose IP addresses are

1-3), some faculty member of his/her research group inregistered in advance, are authorized by one of VDEC

a university or a collage needs to do user registration.

license server located in the ten VDEC subcenters shown

Figure 1. 2. 2. shows (a) The number of registrants, (b)in Figure 1. 2. 1. For each CAD tool, VDEC provides

The number of distinguished universities/colleges of

10-100 floating licenses. Those CAD tools can be utilized

the registrants, and (c) The number of registrants who

only for research and education activities in national

applied VDEC CAD tools.

Chapter 1

in Japan. The CAD tools we provided in 2009 are shown

universities, other public universities, private universities,

Table 1. 2. 1 VDEC CAD tools
Function

VendorCadence tool set

Verilog-HDL/VHDL entry, Simlation, Logic synthesis, Test pattern generation, Cell-based (including macros) place, route, and back-annotation,
Interactive schematic and layout editor, Analog circuit simulation, Logic verification, Circuit extraction

Cadence Design Systems, Inc.

Synopsys tool set

Verilog-HDL/VHDK simulation, Logic synthesis, Test
pattern generation, Cell-based (including macros)place, route, and back-annotation, Circuit simulation, Device simulation

Synopsys, Inc.

Mentor tool set

Layout verification, Design rule check

Mentor Graphics Co. Ltd.

Silvaco tool set

Fast circuit simulation

SilvacoADS/Golden Gate

Design and verification of high-frequency circuits

Agilent Technologies

DK4 and DK5 software package

Handel-C based design, synthesis, and verification

Agility

Bach system

BachC-based design, synthesis, and verification

Sharp

PICO Express

High-level synthesis

SynforaLAVIS

Layout visualization platform

TOOL

mSpiceFast circuit simulation

Fastrack

1-2
5

Activity Report of VDEC

VDEC2010E.indb 5

Name

10.8.4 11:24:56 AM

Chapter 1
Fig. 1. 2. 1 VDEC Subcenters

1-2
6

Activity Report of VDEC(a) The number of registrants(c) The number of research groups applied CAD tools(b) The number of universities/colleges of the registrants(d) The number of applied licenses of all CAD tools

Fig. 1. 2. 2 The numbers of VDEC CAD applications

VDEC2010E.indb 6

10.8.4 11:24:56 AM

1. 3 VLSI Chip Fabrication
1. 3. 1

Trends of VLSI Chip
Fabrication Services

migration. On the other hand, Fig. 1. 3. 1(c) shows
trends of designed chip area normalized by design rule,Fig. 1. 3. 1 shows a trend of number of designed chips

which assume to be strong relation with design efforts.

for VDEC chip fabrication services, including pilot project

Coming from the fact that the normalized chip area isprior to VDEC establishment.

still growing, we assume the major reason for decrease ofChapter 1（a）Trend of number of designs fabricated.

1-3

VLSI chip fabrication is limited to 0.5μm CMOS
provided by NTT Electronics during the pilot projectin 1994 and 1995. VDEC chip fabrication had started in
1996 with 1.2μm CMOS provided by Motorola Japan,
which is now On-Semiconductor as well as the 0.5μm
CMOS. In 1997, VDEC received cooperation from Rohm
and has started 0.6μm CMOS process. In 1998, VDEC
started chip fabrication ser vices of 0.35μm CMOS by
Hitachi, and in 1999, VDEC started 0.35μm CMOS by
Rohm. We had a test chip fabrication of 0.13μm CMOS
by STARC through “IP development project” in 2001. We
added 0.18μm CMOS by Hitachi into our chip fabrication
menu in 2001. From 2002, we started VDEC-MOSIS chip
fabrication program initiated by Prof. Iwata of Hiroshima

7

Activity Report of VDEC

University. Under this program, VDEC member canaccess to TSMC and IBM processes with lower price. We
also started Bipolar chip fabrication by NEC Compound
Semiconductor Devices. In 2004, we star ted 0.15μm
SOI-CMOS chip fabrication by Oki Electric as test chip
fabrications. In the same year we started 90 nm CMOS
chip fabrication by ASPLA/STARC. In 2006, we started
0.18μm CMOS by Rohm and 0.25μm SiGeBiCMOS by
Hitachi. In 2008, we star ted 65 nm CMOS process by
eShuttle, after closure of 90 nm CMOS chip fabrication in2007.
Fig. 1. 3. 1(a) shows trends of number of chip designed（b）Trend of designed area.

for VDEC chip fabrication. For the first 6 years until 2001,
the number of designed chips shows steady increase,which means drastic improve of the ef fectivenessresearches and education of LSI design, and we assume
drastic increase of number of students related to LSI chip
design and education. During few years of stable number
around 400 chip designs per year, we can see transitionof designs toward finer process. In 2007, we saw a large
drop, which was caused by sudden process transition
from 0.35μm CMOS to 0.18μm CMOS, and in 2008, we
also saw another drop by process transition from 90nm
CMOS to 65 nm CMOS.
Fig. 1. 3. 1(b) shows trends of designed chip area,
which shows much clear trends of drop by process

VDEC2010E.indb 7（c）Trend of designed area normalized by design rule.
Fig. 1. 3. 1 Trend of number of designs and designed chip area.

10.8.4 11:24:57 AM

number of chips and designed area is increase of design
effort per chip and per unit area due to process scaling.
Fig. 1. 3. 2 shows trends number of professors anduniversities fabricated chip. Number of professors who
have contracted NDA for process technologies to access

Chapter 1

design rules and design libraries are, 162, 193 and 49,
respectively, for 1.2μm CMOS, 0.18μm CMOS and 65 nm
CMOS.

1. 3. 2 Overview of chip fabricationin 2009
Table 1. 3. 1 lists chip fabrication schedule in 2009.
Please refer to list in Chapter 2 for details of designers

Fig. 1. 3. 2

and contents of chip designed.

1. 3. 3 Libraries and design flows
VDEC have been working to prepare design libraries

Trend of number of processors and universities
fabricated chip.

and design flows for digital design and PDKs for analog
design. Table 1. 3. 2 lists libraries available now.

Table 1. 3. 1 Chip fabrication schedule in 2009
● 1.2μm CMOS (On-Semiconductor (Former Motorola Japan))

1-3
8Activity Report of VDEC

Chip application deadline

Design deadline

Chip delivery

2008 #2

2009/ 1/ 7

2009/ 3/30

2009/ 7/22

2009 #1

2009/ 7/ 6

2009/10/ 5

2010/ 1/27

2009 #2

2010/ 1/12

2010/ 4/ 5

2010/ 7/12 (Schedule)

Chip application deadline

Design deadline

Chip delivery

2008 #9

2008/12/ 1

2009/ 1/13

2009/ 5/22

2008 #10

2009/ 1/ 7

2009/ 2/16

2009/ 5/22

2009 #1

2009/ 1/13

2009/ 4/ 6

2009/ 6/29

2009 #2

2009/ 3/23

2009/ 6/22

2009/ 9/25

2009 #3

2009/ 5/25

2009/ 8/24

2009/11/25

2009 #4

2009/ 7/21

2009/10/19

2010/ 2/ 9

2009 #5

2009/10/19

2010/ 1/18

2010/ 4/16

2010/ 2/22

2010/ 7/16 (Schedule)

2010/ 4/12

2010/ 7/26 (Schedule)

Design deadline

Chip delivery

2008 #3

2009/ 2/19

2009/ 5/ 1

2009 #1

2009/ 8/20

2009/11/25

2009 #2

2009/10/28

2010/ 2/17

2009 #3

2009/12/ 2

2010/ 3/12

2009 #4

2010/ 2/ 2

2010/ 5/25

● 0.18μm CMOS (Rohm)

2009 HV2009 #6● Bipolar（NEC）

2010/ 1/12
試作申込がなく，試作を実施せず● 65 nm CMOS (eShuttle/STARC)
Chip application deadline

2009#1 and 2009#2 are carried out as METI/STARC project.
● SiGeBiCMOS 0.25 um（日立）

VDEC2010E.indb 8

試作申込がなく，試作を実施せず

10.8.4 11:24:57 AM

Table 1. 3. 2

Libraries available for VDEC chip fabrication

Technology

Name

AuthorContents

1.2μm CMOS
(On-Semiconductor (Former
Motorola Japan))

P2lib

Onodera Lab., Kyoto University

Synthesis (Synopsys)
Simulation (VerilogXL)

EXDlib

VDEC

Synthesis (Synopsys)
Simulation (VerilogXL)

Chapter 1

P&R (Astro)

P&R (Astro)
0.18μm CMOS (Rohm)

Rohm library

Rohm Library
Std. Cells, IO cells, RAM(Distributed with CDROM)

Synthesis (Synopsys)
Simulation (VerilogXL)
P&R (LEF/DEF)

Kyodai Library

Onodera Lab., Kyoto University

Synthesis (Synopsys)
Simulation (VerilogXL)
P&R (Astro)

Todai Library

PDK

VDEC
Design flow based on library prepared by Onodera Lab., Kyoto
University

Synthesis (RTL Compiler)

VDEC

PDK (IC6.1)

Simulation (VerilogXL)
P&R (Encounter)

1-3
9Activity Report of VDEC

VDEC2010E.indb 9

10.8.4 11:24:57 AM

1. 4 Seminar

Chapter 1

Seminar is indispensable for the improvement of LSI

course using VDEC SoC tester T2000, and transistor

design technology. Some seminar and forlums, such aslevel circuit design course, and digital circuit design

technical seminar for CAD use, refreshing seminar forcourse under the VDEC EDA environment. Teachers

working people, designer's forums for young professors

and students up to 40 people attended a lecture in eachand students were held in 2009.

course, and master the use of each tool for VLSI design【Technological seminar for CAD use】

1-4
10

flow that uses the VDEC librar y. Moreover, anothertechnical seminar for CAD use for matured teachers

In a technological seminar for CAD use, VDEC

and students was held in March by Cadence 2 kind

invites lecturer from each tool vender, such as Cadence,and six days, Synopsys 2 kind and two days, Agilent 1

Synopsys and Agilent, to hold the CAD operation course.

kind and 2 days (Table 1.4.1). The demand for these

Moreover, the course concerning the design flow in

CAD technological seminars is ver y large, and VDEC

the VDEC environment was held by the VDEC staff. A

has maintained the mechanism of a large-scale CAD

technological seminar for CAD use for the beginner wastechnological seminar holding corresponding to thisheld in The University of Tokyo VDEC in August andsituation. So far, the seminar was held at the University

September at the year 2009. This seminar took 7 days forof Tokyo OR other VDEC branch, however, we started

2 kinds of Cadence tools, 4 days for 3 kinds of Synopsys

to distribute the lecture using Web streaming, so thattools, 2 days for 1 kind of Agilent tool. In addition, VDEC

students around VDEC branch can take the seminar atteachers gave lecturers on digital LSI measurement

the branch school.

Activity Report of VDEC

Table 1.4.1 CAD technological seminar in summer of the year 2009
When

2009
Aug. 3-5

2009
Aug. 62009
Aug. 10-12

2009
Aug. 19-20

2009
Sep. 12009
Sep. 22009
Sept. 3-4

VDEC2010E.indb 10

What

Cadence
IC FrontEnd

Cadenc
RTL Compiler

Cadence
IC BackEnd

ASIP Solutions ASIP Meister

Synopsys
Design Compiler

VDEC
SoC tester T2000

SynopsysIC Compiler

WhereattendeeTokyo Univ., VDEC

23

Tohoku Univ., VDEC

3

Kanazawa Univ., VDEC

3

Nagoya Univ., VDEC

4

Hiroshima Univ, VDEC

6

Tokyo Univ., VDEC

10

Nagoya Univ. VDEC

3

Tokyo Univ., VDEC

36

Hokkaido Univ., VDEC

4

Tohoku Univ., VDEC

2

Kanazawa Univ., VDEC

3

Hiroshima Univ., VDEC

7

Osaka Univ., VDEC

7

Tokyo Univ., VDEC

23

Hokkaido Univ., VDEC

3

Tohoku Univ., VDEC

2

Kanazawa Univ., VDEC

7

Osaka Univ., VDEC

7

Hiroshima Univ., VDEC

13

Tokyo Univ., VDEC

2Tokyo Univ., VDEC

22

Hokkaido Univ.., VDEC

2

Tohoku Univ., VDEC

2

Kanazawa Univ., VDEC

6

Hiroshima Univ., VDEC

13

10.8.4 11:24:57 AM

2009
Sep. 72009
Sept. 8-9

Agilent
GoldenGate

Tokyo Univ., VDEC

12

Tohoku Univ., VDEC

2Tokyo Univ., VDEC

12

Tohoku Univ., VDEC

2

Hiroshima Univ.,VDEC

10

Chapter 1

VDEC
Transistor Level Circuit Design

Tokyo Univ., VDEC

39

2009 年
Sept. 28-29

VDEC
Digital Circuit Design

Tokyo Univ., VDEC

39

2009
Sep. 30

VDEC
Digital Circuit Measurement

Tohoku Univ., VDEC

3

Tokyo Univ., VDEC

16

Hokkaido Univ., VDEC

1

Tohoku Univ., VDEC

8

Nagoya Univ., VDEC

0

Kanazawa Univ., VDEC

5

Hiroshima Univ., VDEC

9Tokyo Univ., VDEC

33

Tohoku Univ., VDEC

2

Nagoya Univ., VDEC

7

Kanazawa Univ., VDEC

7

Osaka Univ., VDEC

17

Hiroshima Univ., VDEC

7

Miyazaki Univ.,

8

1-4

Nagasaki Univ.,

4

11Tokyo Univ., VDEC

15

Hokkaido Univ., VDEC

5

Tohoku Univ., VDEC

8

2010
Mar. 42010 年Mar. 52010 年
March 10-12

2010 年
March 17-19

Agilent
ADS (Advanced)

Synopsys
HSpice (Advanced)

Synopsys PowerCompiler

CadencIC FrontEnd

Cadence
IC BackEnd

Nagoya Univ., VDEC

3

Kanazawa Univ., VDEC

11

Hiroshima Univ., VDEC

13

Kinki Univ.

9

Nagasaki Univ.,

4

Fukuoka Univ.,

4Tokyo Univ., VDEC

22

Hokkaido Univ., VDEC

2

Tohoku Univ., VDEC

13

Kanazawa Univ., VDEC

4

Hiroshima Univ., VDEC

9

Nagasaki Univ.,

5Tokyo Univ., VDEC

27

Tohoku Univ., VDEC

11

Kanazawa Univ., VDEC

3

Hiroshima Univ., VDEC

9

Miyazaki Univ.,（臨時会場）

8

Nagasaki Univ.,（臨時会場）

4

Activity Report of VDEC

2009
Sept. 24-25

2010
March 2-3

VDEC2010E.indb 11

Synopsys
VCS

10.8.4 11:24:57 AM

【Refresh Seminar for Working People】

Chapter 1

1-4
12Activity Report of VDEC

Figure 1.4.1 Poster for the Refresh Seminar

Fig. 1.4.2 Refresh Seminar at VDEC seminar room at the University of Tokyo, VDEC.

VDEC2010E.indb 1210.8.4 11:24:57 AM

Teachers of universities and designers in the first line

lecturer, and they introduced a state-of-the-ar t VLSIof the enterprise were invited to the lecturer at "VLSI

design technology including the practice using a lecture

design refresh seminar" was held aiming at the latest,

concerning VLSI design and the latest CAD tool. The

advanced knowledge and technical learning concerning

participant were 10, 23, 16 and 43 people for course D, A,

VLSI design as a refreshing education for working people

R and S, respectively, and became 92 people in total.

Though this seminar started chiefly in year 1998 under
the support of Ministry of Education Technical Education

Chapter 1

involved in the integrated circuit industry (Table 1.4.2).

【Designer's forum for youngteachers and students】

Division to give practicing education of the latest VLSIVDEC LSI designer forum intended for students anddesign technology, it continues under many suppor ts

young teachers has been held. The VDEC LSI designer

from many societies.

forum has aimed to sharing information that cannot be

Course D: Digital integrated circuit design using VHDL

obtained at a society and a academic society, for example,(11/24-11/27), and course A: analog integrated circuit

the failure case and the solution in which LSI designer

design (12/8-12/10), course R: CMOS-RF integrated

has a hard time, the inside stor y of CAD industr y,

circuit design (1/6-1/8), and courses S: State-of-the-art

the constr uction method in the design milieu in the

VLSI design example (1/27), of four course was held

laboratory, and so on. It was held in shape to have moreconcer ning VLSI design of recent year. 13 teachers

academic color this year in The University of Tokyo,

from industry and universities involved in the integrated

Takeda hall from June/5 to 7. No less than 88 participants

circuit research and the education were invited as thewere flourishing at the gathering...

1-4

Table 1.4.2 Refresh Seminar
What

2009
Nov. 24-27
VDEC
Seminar RoomCourse A:
Analog Circuit Design

2009
Dec. 8-10
VDEC
Seminar RoomCourse R:
RF Circuit Design

2010
Jan. 6-8
VDEC
Seminar Room2010
Jan. 27
VDEC
Seminar Room

Attendee

13

Lecturer

Abstruct10

Masaharu Imai
(Osaka Uni.),
Hiroyuki Ochi
(Osaka Univ.),
Kazutoshi Kobayashi(Kyoto Institute of Technology),
Makoto Ikeda(Univ. of Tokyo)• Verilog HDL grammar andsimulation• Logic Synthesis, simulation and FPGA excercise
using Verilog HDL• Digital integrated circuitdesign using HDL• LSI place and route23

Masahiro Sugimoto(Chuo Univ.), Hidetoshi Onodera(Kyoto Univ.),
Koji Kotani(Tohoku Univ.)• Analog Circuit design andsimulation• Characteristics of analog
integrated circuits• Layout design and verification (DRC, LVS)

16

Toshimasa Matsuoka(Osaka Univ.),
Minoru Fujishima(Univ. of Tokyo)• Distributed circuit• Basics of RF CMOS circuits• RF On-wafer measur ement

43

Koichiro Mashiko(STARC),
Noboru Ishibashi(Tokyo Inst. Of Tech.),Akira Matsuzawa(Tokyo Inst. Of Tech),
Satoshi Tanaka(Hitachi)• Advance Analog Design‒ CMOS RF circuits andwireless LSI design‒ CMOS analog circuitdesign basics – Anyone
can design circuits --‒ Basics of PLL design

Activity Report of VDEC

Course D:
Digital Circuit Designusing HDL

Course S:
Advanced VLSI design
ExamplesVDEC2010E.indb 13

When

10.8.4 11:24:58 AM

Table 1.4.3 Program of Designers Forum in 2009.
6/5

6/6

Chapter 1
6/7

1-4
14

Activity Report of VDEC
VDEC2010E.indb 14

13:00-17:00

Workshop1: CAD install seminar

Toru Nakura(The Univ.of Tokyo)

10:00-12:00

Workshop2: New analog design environment of Caence

Lecturer from Cadence

13:10-14:10

VLSI brain processor based on “mind” information syste

Tadashi Shibata(The Univ. of Tokyo)

14:30-15:30

Sensors/Processors for Structural Health Monitoring

Shantanu Chakrabartty(Michigan State Univ.)

15:50-16:50

Technology trend and difficulty of power gating

Kimiyoshi Usami(Shibaura Inst. of Tech.)

17:10-18:10

Survival for Semiconductor- from anti-commons to Ga 1 apagos -Koichiro Mashiko(ex. The Univ. of Tokyo)

18:40-22:00

Social hour ＆ poster session

22:30-23:00「LSI test and VDEC test environment」

9:00-12:00

Ph.D session

13:00-13:30

First step for Si research ― Setup everything〜 Based on start-up for Takeuchi lab. 〜

Teruki Hatanaka(The Univ. of Tokyo)

13:30-14:00「Ultra-low-power subthreshold circuits」〜 Based on circuit design and chip fabrication

Yuji Sanada(Osaka Univ.)

14:00-16:00

Short presentation (15min. x 8)

16:00-16:30

Introduction of VDECactivity

16:30-17:00

Awarding ceremony and closing remark.

Satoshi Komats(The Univ. of Tokyo)

MakotoIkeda(The Univ. of Tokyo)

10.8.4 11:24:58 AM

1. 5 Facilities
The VDEC standardized the test environment tools,

in Japan from the beginning of the VDEC foundation.

digital LSIs with the VDEC standard pin connections canTable 1.5.1 shows the available facilities of VLSI testers

be tested by the LSI tester provided by the VDEC and theand some process machines, which are placed at therelated universities. The other LSIs can also be tested bytester room and the super clean room of the Takeda

preparing proper daughter boards. The VDEC has alsobuilding. In 2004, the VLSI tester (T2000) and the EB

promoted the technical seminar for the LSI tester. The

lithography machine (F5112+VD01) were donated to thesockets for QFP and BGA and the pitch converting board

VDEC by the ADVANTEST. From April 2009 to Januarywith the standard 2.54 mm pitch have been developed by

2010, the EB lithography machine F5112 has been used

the VDEC, and they can be bought through the WEB site1320 times (Mask lithography × 381, direct lithographyof the VDEC. The facilities for the LSI testing can be used

× 939). Currently the EB lithography machine has been

after attending the technical seminar. The licenses aremaintained by a fair fee from users and the support of thealso required to use the EB lithography and the FIB.

Chapter 1

The VDEC has provided the facilities for universities

Nanonet of the MEXT.

Available facility list

Facility

Equipment name

Description

StatusContact

Logic LSI
test system

Mixed signal
LSI tester: ITS
9000Exa

Digital:100MHz/200MHz 320pins
Analog:
4 channels.

Available

ITS9000@
vdec.u-tokyo.ac.jp

EB tester:
IDS5000ZXThe chip surface voltage during operation can be Available
measured with the LST tester.
The digital circuit with 384 pins, 1GHz can betested.

IDS5000@
vdec.u-tokyo.ac.jp

LSI tester:
HP8300The digital circuit with 384 pins, 1GHz can be Available
tested.

HP83000@
vdec.u-tokyo.ac.jp

LSI tester:
ADVANTESTT2000

The digital circuit with 256 pins, 512MHz can be Available
tested. Analog test is optional.

equipment@
vdec.u-tokyo.ac.jp

FIB: IDSP2X

Cutting wires of LSIs and depositing Pt wires are Available
available to repair the LSI design errors.

IDSP2X@
vdec.u-tokyo.ac.jp

Auto prober:PM-90-A

Automated prober for testing LSI wafers, which Available
can be used with the LSI testers. The probe cardfor LSIs with the VDEC standard pin connections
is available.

equipment@
vdec.u-tokyo.ac.jp

Analog/RF measurement system:
HP4156B, HP4284,
etc

DC parameter measurement、Capacitance mea- Available
surement, Network analyzer, Spectrum analyzer,
etc.

equipment@
vdec.u-tokyo.ac.jp

Low-noize manual
prober:Cascade Microtec

6 inch wafer can be measured with six DC probles and two RF probes upto 50 GHz.

Low-noize, temperature controlled
semi-auto prober:
Süss Microtec

8inch wafer can be measured. The chip temperature range is -50 to 200 ℃ .

Low-temperatureprober:Nagase5 inch wafer can be cooled down to 25 K.

Analog/RF
measurement system

VDEC2010E.indb 15

Available

1-5
15

Activity Report of VDEC

Table 1.5.1

equipment@
vdec.u-tokyo.ac.jp

10.8.4 11:24:59 AM

EB lithography system

Mask lithography,
Direct lithography:
F5112+VD01

Available
Minimum linewidth: 0.1 mm.
Lithography for 5 inch photomask (thickness: 2.3mm) and 2-4 inch chips is available.

equipment@
vdec.u-tokyo.ac.jp

FIB system

FIB:
SMI9800MSP

Repairment of photomask, sample etching, etc.

equipment@
vdec.u-tokyo.ac.jp

Available

Chapter 1

1-5
16

Activity Report of VDEC
VDEC2010E.indb 16

10.8.4 11:24:59 AM

1. 6 Activity plan for 2010
Mentor tools as the main stream design tools. We will

ser vices, CAD tool support, dispatching design related

continue analog RF design environment, GoldenGate,

information and donated division “D2T” , as has been

ADS and RFDE by Agilent, circuit simulator, SmartSpiceprevious years.

by Silvaco, C-based design environment, BachC by Sharp.
In addition, we continue trial of several CAD tools, such

【Design related information
dispatching/Seminar】
We will continue holding the following seminars: (1)CAD tools seminars which have been continued sinceas high-level synthesis tool, PICO Express by Synfora,
layout platform, Lavis by TOOL.

【Chip fabrication services】

1997, (2) “Refresh seminar” since 1998, (3) “Designerʼ

We will continue chip fabrication ser vices for

Forum” since 1997. We will also continue seminars for1.2μm CMOS, 0.18μm CMOS and 65 nm CMOS, by

LSI tester usage at VDEC and sub-centers, workshops on

On-semiconductor, Rohm and eShuttle, respectively.

LSI testing technologies initiated by D2T.

We will ask packaging for the above chip fabrications to【CAD tool support】

Chapter 1

VDEC will continue activities on chip fabrication

Fujitsu Integrated Micro-technology to meet the diverse
needs of the assembly.

We will continue Cadence tools, Synopsys tools andTable 1. 6. 1

1-6

Chip fabrication schedule【CMOS 1.2μm 2P2M】 On-Semiconductor (Former Motorola Japan)

17

Design deadline

Chip delivery

2010 #1

2010/ 7/ 5

2010/10/ 4

2011/ 1/21

2010 #2

2011/ 1/14

2011/ 4/ 4

2011/ 7/ 8

Chip application deadline

Design deadline

Chip delivery

2010 #1

2010/ 3/23

2010/ 7/ 5

2010/10/15

2010 #2

2010/ 5/24

2010/ 8/23

2010/12/ 3

2010 #3

2010/ 7/20

2010/10/18

2011/ 2/14

2010 #4

2010/10/ 4

2011/ 1/11

2011/ 5/ 2

2010 #5

2011/ 1/11

2011/ 3/14

2011/ 7/ 1

Chip application deadline

Design deadline

Chip delivery

2010 June

2010/ 4/30

2010/ 6/ 1

2010/ 9/24

2010 Aug.

2010/ 6/28

2010/ 7/28

2010/11/19

2010 Oct.

2010/ 8/30

2010/ 9/29

2011/ 2/ 4

2010 Dec.

2010/10/25

2010/12/ 1

2011/ 4/ 1

2011 Feb.

2010/ 4/30

2011/ 2/ 2

2011/ 6/ 3

【CMOS 0.18μm 1P5M (+MiM)】 Rohm

Activity Report of VDEC

Chip application deadline【CMOS 65 nm 1P12M】 eShuttle

VDEC2010E.indb 17

10.8.4 11:24:59 AM

1. 7 Venture companies related to VDEC
Some professors related to VDEC started venture companies. The following is a list of the venture companies related
to VDEC.

Chapter 1[1] AIL Co., Ltd. (http://www.ailabo.co.jp/)
Related professor : Professor Kazuo Taki, Kobe Univ. (President-Director)[2] Synthesis Corporation (http://www.synthesis.co.jp/)
Related professor : Professor Emeritus Isao Shirakawa, Osaka Univ. (Director)
Description of business : (1) Hardware/software co-design(2) System LSI design, design services(3) Development and sales of IPs(4) Development of EDA tools[3] ASIP Solutions, Inc. (http://www.asip-solutions.com/)
Related professor : Professor Masaharu Imai, Osaka Univ. (Representative Director and CTO)
Description of business : (1) EDA Tool
(2) Design Service and Consultation

1-7(3) IP Development

18

Activity Report of VDEC

[4] BeyondLSI, Inc., (http://www.beyondlsi.com/jp/index.html)
Related professor : Professor Hiroaki Kunieda, Tokyo Institute of Technology. (Representative Director )Description of business : (1) System Development(2) Hardware/Software Development(3) Prototyping/testing/evaluating for specific applications[5] Nanodesign Corporation (http://www.nanodesign.co.jp/)
Related professor :Professor Kazuyuki Nakamura, Kyushu Institute of Technology. (Representative Director)[6] A-R-Tec Corp. (http://www.a-r-tec.jp/)
Related professor : Professor Emeritus Atsushi Iwata, Hiroshima Univ. (Representative Director)
Description of business : (1) Measurement and analysis of LSI substrate noise(2) Design of analog-RF mixed signal LSIs
(3) Training of analog design on the JOB method

VDEC2010E.indb 18

10.8.4 11:24:59 AM

1. 8 “Nanotechnet” : Ultra Small Lithography andNanometric Observation Site
light materials such as Nitrogen. VDEC takes par t inplatform “Ultra Small Lithography and Nanometric

the lithography at Takeda Sentanchi Super Cleanroom.

Obser vation Site” together with the Institute ofThrough VDECʼ s key apparatus F5112+VD01 donatedEngineering Innovation of Graduate School offrom Advantest Corporation, VDEC is supporting post-

Engineering. The site is supported by Japanese Ministry

VLSI activities such as MEMS. The machine is capable ofof Education (MEXT)ʼ s Nanotechnology Networking

rapidly writing patterns on arbitrary-shaped targets sizing

grant. Any researchers in Japanese Universities,

from 1cm-sqare chip to 8-inch round wafers. Three years

Laboratories, and Companies can take full advantage ofhas passed since Nanotechnet project acceptance, andThe University of Tokyoʼ s cutting-edge nanotechnology

yearly +10% of progress is continuing, in number of users

apparatuses and know-hows. The accessible technology(468 subscribers in 2009) and usages (1506 exposures inincludes Lithography and Etching environment, Ultra2009).

Chapter 1

VDEC is co-operating an open-use nanotechnology

High-Voltage Acceleration (1MV) transmission electron
microscope (TEM) that is capable of visualizing upto

URL: http://nanotechnet.t.u-tokyo.ac.jp/

1-8
19

Activity Report of VDEC

VDEC2010E.indb 19

10.8.4 11:24:59 AM

Chapter 2 Activity Report of“D2T Research Division”
Chapter 2

2. 1 Introduction of “D2T Research Division”
2.1.1 Aim of “D2T Research
Division”
ADVANTEST D2T research division was established in
VDEC in October 2007. It will continue for 3 years. As thename of the research division indicates, it is financially
supported by ADVANTEST Corporation.
The aim of D2T research division is to promote theresearch and education environment of VLSI testing in all
universities and colleges in Japan. “D2T” means that we
consider not only design but also test. As a result of ouractivities, we hope to provide the experts of design andtest for industry. In addition, we are exchanging research-

2-1
20

ers with other universities or research institute in both
Japan and overseas. Moreover, D2T research division is

ADVANTEST D2T Research Division

in a good environment to make collaboration with industry because testing of VLSI is one of the most practical

2.1.2 Members of “Advantest D2T
Research Division”
Staff
Project Associate Professor
Satoshi Komatsu
Project Researcher
Mohamed Abbas
Project Researcher
Giuseppe Di Guglielmo (2010/3-)
Researcher
Yasuo Furukawa (Advantest Corporation)
Researcher
Takahiro Yamaguchi (Advantest Laboratories Ltd.)
Assistant Clerk
Makiko Okazaki
Visiting Professor

research topics in industr y. Based on those activities,

Kwng-Ting (Tim) Cheng（University of California,

our final goal is to become a center of excellence of VLSI

Santa Barbara）

Testing in Japan

VDEC2010E.indb 20

Visiting Associate Professor
Subhasish Mitra (Stanford University)

10.8.4 11:24:59 AM

2. 2. Report of “D2T Symposium 2009”
Many researchers from industry as well as professors /December 11th, 2009 at Takeda Building. In the sympo-

students attended the symposium and the number of thesium, five outstanding researchers were invited to giveattendees was more than 120. We believe the symposium

the state-of-the-art researches in the fields of “Test” andwas very interesting and exciting one for all attendees.

“Verification”. In addition to the invited talks, the mem-

VDEC will continue to have the symposium in future andbers of “Advantest D2T Research Division” reported their

we hope for your joining the events.

Chapter 2“D2T Symposium 2009” took place on T uesday,

activities.

2-2
21

ADVANTEST D2T Research Division

VDEC2010E.indb 21

10.8.4 11:24:59 AM

Symposium Program
10:00

Opening Remark

10:10

Introduction of Advantest D2T Research Division

10:20

Invited Talks (1)Chapter 2“Test's Changing Role in the Late-Silicon Era”
Tim Cheng (University of California, Santa Barbara)“IFRA: Instruction Footprint Recording and Analysis for Post-Silicon Validation of Robust Systems”
Subhasish Mitra (Stanford University)
11:50

Lunch

13:00

Invited Talks (2)“Testing of 3D Integrated Circuits: Challenges and Emerging Solutions”
Krishnendu Chakrabarty (Duke University)“Issues and Challenges of Analog Circuit Testing in Mixed-Signal SOC”
Haruo Kobayashi (Gunma University)

14:30

Coffee Break

15:00

Research Report of VDEC D2T Group“A Characteristic Function Based Method for Identifying a Deterministic Jitter Model in a Total Jitter Distribution”
Takahiro Yamaguchi (Advantest Corporation)

2-2“Signature-Based Testing for Adaptive Mixed-Signal Systems”
Mohamed Abbas (University of Tokyo)

22

ADVANTEST D2T Research Division

16:00

Coffee Break

16:30

Invited Talks (3)“Manufacturing Test of Nanometer Integrated Circuits”
Shawn Blanton (Carnegie Mellon University)“On Compositional Observational Equivalence Checking of Hardware”
Zurab Khasidashvili (Intel Haifa)

18:00

Closing Remark

18:10

Party

VDEC2010E.indb 22

10.8.4 11:24:59 AM

2.3. Tokyo University Shokumon Award
composed of (1) donation of equipments (EB exposure

Shokumon Award” took place on Tuesday, October 6th

system F5112 and SoC Test System T2000), (2) endow-

at Sanjo Conference Hall. This award is given to individu-

ment of research division (D2T Research Division).

als or corporations who have had outstanding contribu-

Those supports have been very helpful to construct thetion to the university. (The detail of “Shokumon Award”

foothold of the research of nano-technology and VLSI

is described in the following URL. http://www.u-tokyo.

design, which results in the remarkable activation of ourac.jp/res01/d04_d06_j.html (in Japanese))

researches. The supports of Advantest are available forThis year, “Tokyo University Shokumon Award” wasgiven to Advantest Corporation because of their continu-

Chapter 2

The award ceremony for the “Tokyo University

all VDEC users through VDEC. We encourage you to efficiently use those facilities.

ous suppor ts for VDEC. Their extensive suppor ts are

2-3
23

VDEC2010E.indb 23

ADVANTEST D2T Research Division

The award ceremony for the “Tokyo University Shokumon Award”

10.8.4 11:24:59 AM

2.4. Research Activity Reports of“Advantest D2T Research Division”
Chapter 2

2-4
24

Testing of Digitally-Assisted Adaptive Mixed-Signal
Systems

On-Chip Signal Digitalization
Mohamed Abbas, Takahiro Yamaguchi, Yasuo

Mohamed Abbas, Satoshi Komatsu, Yasuo

Furukawa, Satoshi Komatsu

Furukawa, Tim Cheng

Analog to digital converter is an important building

Continuing our research activity for testing theblock which enables the interfacing between the actual

digitally-assisted analog designs, we have developed an(analog) world and the digital processing environment.

analog ATPG for testing the digitally assisted adaptive

The demands for low-power and small area ADC haveequalizer and a methodology for testing the adaptive

been the driving forces of developing of the level-

digitally calibrated ADC.

crossing ADC. In level-crossing ADC, the signal is

ADVANTEST D2T Research DivisionFirst; we present a Genetic Algorithm (GA) based

sampled when it crosses a threshold level and the time

ATPG framework for generating near-optimal test

between two consecutive crossings is measured. This

stimuli to be used for dynamic-signature-basedis in contrast to conventional ADCs where the signal istesting for the adaptive systems that follow thesampled with constant time intervals and the acquired

digitally-assisted analog design style. One of the key

amplitude values are approximated with digitaladvantages of this method is that no prior knowledge

numbers. The level crossing approach results in someregarding the functional relationship between the test

interesting properties such as absence of quantization

stimulus waveform and the target fault is required.

noise and possibility of arbitrar y placement of

Their relationship is automatically explored throughquantization levels to accommodate for signal specificsimulation and reflected in the resulting fitness

proper ties. In addition it occupies smaller area andfunction. For each target fault, the GA reports the test

consumes lower power consumption compared withstimuli which maximize the dif ference between thethe conventional ADC.

dynamic signatures of the fault-free and faulty circuits.

There are many applications for the level-crossing

Our framework then selects the stimulus among the

ADC, for examples, in signal processing field; it can be

stimuli generated by the GA to minimize the number

used for interfacing temperature, pressure, vibrationof misclassified devices taking into account the effectsensors and also it can increase the lifetime of cellof process variations and signal noise. We conducted

phones. Another important field of applications is theexperiments on an exemplar 5-tap feed-for ward

biomedical engineering.

adaptive equalizer to examine the ef fectiveness of

Two new techniques for the level crossing ADC

the method. The results indicate that the signature(LC-ADC) have been proposed. Namely clocked

differences in response to the GA tests are significantly

LC-ADC and continues time LC-ADC. The clocked one

greater than those of the hand-crafted tests for mosthas been design in 0.18um and 65nm technologies.

hard-to-detect faults.

Two versions of the continuous LC-ADC have been

Second; we propose a new method for testing thedigitally-calibrated pipelined ADCs which utilize

designed in 65nm technology. The designs have been
taped-out and some of them are under testing.

adaptive digital calibration engine. Instead of relying on
the calibrated data, we utilize the un-calibrated digital
outputs to examine the health of the ADC under test.
The test stimulus is generated on-chip by using digitalcounter and ΣΔ type DAC. The method is promisingin terms of test cost and test quality.

VDEC2010E.indb 24

10.8.4 11:25:00 AM

Research of an equivalent margin test
Yasuo Furukawa
The cause of the error which has no reproducibility

VLSI Test Exercise Courses for Students in EE
Department
Satoshi Komatsu, Yasuo Furukawa
As the complexity of har dwar e functionality

lack of the margin of the device and both of the device

continues to increase, a test of VLSI chips becomesuse environment.

much more important. To meet this trend, education

The power supply margin might be few, and theon the test of VLSI chip with System-on-Chip (SOC)

error without reproducibility becomes a problem in thetest system is essential even in the education in thefield in low voltage CMOS device in recent years. This

universities.

problem should be able to be solved by the suitable

In the Depar tment of Electrical and Electronics

margin test and suitable design. However, an accurate

Engineering, the University of Tokyo, several courses

margin test needs long test time. In a word, it iscomplementally cover whole of VLSI design anddifficult to execute an enough margin test to mean the

fabrication. In par ticular, education with physicalincrease of the test cost.

practice is impor tant and emphasized so that theWe have challenged this inconsistency dissolution.

students are educated for skillful engineer with

There is accuracy equivalent to an exact margin

practical experience of VLSI design, fabrication, andtest, and realization of low test cost is the target. The

measurement.

approach technique is shown in below.

We have started VLSI test exercise course for the
students of EE depar tment since 2005. The course
has become one of the regular exercise courses in ourrequired. This index is applicable also to evaluation of

curriculum. Currently, we are revising the exercise

the margin range.

materials so that students can learn the test of VLSI

been studied. The margin check range which used thetechnology and used correlation of leak current andVth may be able to be narrowed down.

Timing Noise Analysis of Threshold Detecting
Comparator
Takahiro Yamaguchi
This research developed a timing noise model ofa threshold detection comparator. The propagation
delay variations of the comparator is given as a functionof (slew rate)-1 of input waveform. The model wasmuch more efficiently.

2-4
25

ADVANTEST D2T Research Division

For automatic generation of the optimal input
test signal of analog circuitr y, an evaluation index is

The IDDQ test technique in large leak current has

Chapter 2

is called a soft error. But the much is here because ofexperimentally validated using a comparator of tpd =700 ps.

VDEC2010E.indb 25

10.8.4 11:25:00 AM

2. 5. Publications[1]

Chapter 2“Signature-Based Testing for Digitally-Assisted Adaptive

Calibrated Pipelined Analog-to-Digital Conver ters,”

Equalizers in High-Speed Serial Links,” Mohamed Abbas,

Mohamed Abbas, Yasuo Furukawa, Satoshi Komatsu andKwang-Ting Cheng, Yasuo Furukawa, Satoshi Komatsu,

Kunihiro Asada, IEEE International Conference on ASIC

and Kunihiro Asada, IEEE European Test Symposium(ASICON 2009), pp. xxx-xxx, 2009.

2009 (ETS2009), pp.107-112, 2009.
[2]“Signature-Based Testing for Digitally-Assisted Analog
Systems,” Satoshi Komatsu, ITCʼ09 Elevator Session,

Adaptive Equalizers in High-Speed Serial Links,”

2009.

Mohamed Abbas, Tim Cheng, Yasuo Furukawa, Satoshi

[3]

[4]

“GA-Based Test Generation for Digitally-Assisted[5]“An Automatic Test Generation Framework for Digitally-

Komatsu and Kunihiro Asada, IEEE East-West Design

Assisted Adaptive Equalizers in High-Speed Serial Links,”& Test International Symposium 2009 (EWDTS2009),

Mohamed Abbas, Tim Cheng, Yasuo Furukawa, Satoshi

pp,287-292, 2009.

Komatsu and Kunihiro Asada, Design, Automation &“Signature-Based Testing for Adaptive Digitally-

Test in Europe 2010 (DATE 2010), pp.1755-1760, 2010.

2-5
26

ADVANTEST D2T Research Division
VDEC2010E.indb 26

10.8.4 11:25:00 AM

Chapter 3 Research in VDEC

（http://www.mos.t.u-tokyo.ac.jp）

Imaging using 100GHz frequency band
K. Asada, M. Sasaki, N.N.M. Khanh
A fully on-chip 2x4 antenna array transmitter by

Chapter 3

Asada, Ikeda, and Nakura
Laborator y

65nm CMOS technology is designed and fabricatedCurrent Research Projects

for pulse beam-forming in millimeter wave（mm-wave）

Monitoring and Cancelling methodology of power

imaging applications. An 8 on-chip dipole element

supply noisearray with 117–130 GHz frequency bandwidth for pulse

K. Asada, M. Ikeda, T. Nakura, J.Kim, N.L. Dang,

transmitting is integrated into a chip. Each of antennas

Y.Tamawoki

is fed by an on-chip damping pulse generator followed
by a programmable delay controlling circuit. An on-chipprocessing and communication, but also medical

jitter measuring circuit with resolution less than 1ps is

ser vices and aerospace. The high signal integrity isdesigned using the 65nm CMOS process. This circuit

required for the stable circuit operation without system

is used to adjust time interval of generating pulses oferrors. However, the increasing number of transistors

the above on-chip antenna array in order to control

in the VLSI due to CMOS technology scaling makethe transmitterʼs beam-forming angle toward target

on- chip current density high, and it causes noise on

objects for imaging. The on-chip pulse transmitter withthe power supply lines. Power supply noise causes

integrated dipole antenna operating in lower frequency

problems such as timing violation, reduced noise

is designed and fabricated in 0.18 µm CMOS process. A

margin, and oxide breakdown. Our research put power

corresponding wide-band Gilbert cell mixer is included

supply monitors in the chip to detect the worst delay ofin this chip for detecting received signals which areeach monitoring location. In the other hand, we realize

radiated by the above transmitter. The measurement

stable power supply voltage to cancel supply noise withresults show that the 0.18µm CMOS pulse transmitter

active cancelling circuit systems.

successfully radiates a wave with 12–15 GHz frequency.

Pulse-Based LSI Design and Process Monitor
K. Asada, T. Nakura, T. Iizuka, J.H. Jeong
In this study, we proposed a buffer-ring-based all-3-1
27

Research in VDEC

VLSI systems are widely used not only information

Smart Image Sensors
K. Asada, M. Ikeda, M. Sasaki, Y.K. Kim,
M. Ohtsuka, X. Songdigital process variability monitor. This technique

We analyzed light transmission characteristics

allows us to collect the data easily in wafer or packagethrough multi-metal-layer according to the wave length

form due to its all-digital nature. The correct operation

based on transfer matrix and showed good agreementof the proposed circuit was demonstrated using testwith the measurement results by 65 nm CMOS test

chip fabricated on 65 nm CMOS process. We alsochip. We also analyzed the polarization characteristics

proposed a pulse-width memory. The proposed pulse

by wire grids. We measured DC and AC characteristics

width memor y stores the input pulse width, whichof MAGFET with on-chip coil to evaluate the possibility

is the time-domain information, utilizing two cross-of optical-electromagnetic demodulation. Moreover,coupled buffer ring which operate differentially.

in order to achieve sub-pixel resolution of the CMOS
position sensor, a brand new idea using skew pixel
arrays is proposed when the pixel pitch could not bedesigned smaller.

VDEC2010E.indb 27

10.8.4 11:25:00 AM

like functionality. Second, we propose an embedded
High-performance 3-D range finding systems
K. Asada, M. Ikeda, S. Mandai, K. Hattori

processor that is able to optimize the performance andthe power consumption according to the application by

Chapter 3

We designed a smart image sensor to capture 3-D

modifying the parallelism of the SIMD execution unit

range by light-section method using sheet beam anddynamically. Lastly, we propose the novel modulation/

realized 3-D range-finding system using the designed

demodulation scheme employing the digital baseband

smart image sensor. We embedded 1-bit ADC and row-

processing. This scheme achieves the robustness

parallel binary tree search circuit into pixel to improveagainst the noise with low hardware complexity.

the search speed, and introduced current subtract type
pixel to improve response time of pixels. We designed
the smart image sensor with 256x256 pixels in 0.18 um

Fujita Laborator y

CMOS and evaluated the equivalent sheet beam（http://www.cad.t.u-tokyo.ac.jp/）

detection speed of 10k rangemap/s, and demonstrated
3-D range finding speed of 800 rangemap/s. We alsostudied on methods to construct 3-D mesh from theFormal verification and debugging-support ofacquired 3-D information from the range-finder based

designs

on light-section method.

Masahiro FUJITA, Takeshi MATSUMOTO, Tasuku
NISHIHARA, Takaaki TAGAWA
With the increase of size and complexity of system

3-1
28

Self-synchronous System based on dual-rail logics

LSI design, verification technology is becoming more

K. Asada, M. Ikeda, S. Suzuki, B.S. Devlin, S. Saito, T.

and more impor tant. In this project, application of

Nakazato

formal verification to hardware/software co-design

Research in VDEC

We designed and evaluated a Self Synchronousand asynchronous circuit is researched. In the formal

Field Programmable Gate Array（SSFPGA）with dual-verification of hardware/software co-design, designs

pipeline（DP）architecture to conceal pre-charge timeusing memor y-mapped I/O and inter r uption are

for dynamic logic. We also implemented SSFPGA

ef ficiently verified by communication abstraction,

mapping with pipeline alignment optimization for thetranslation of both hardware and software por tions

throughput optimization, and evaluated the results

into a same abstraction level description, andwith benchmark circuits. Measured results for thesequentialization of concurrent behaviors. On the other

SSFPGA architecture in 65nmCMOS show, 2.59GHz

hand, the proposed formal verification of asynchronous

maximum throughput and 2.81 pJ/block/cycle energy

circuit is the first formal equivalence checking method

consumption at 1.2V. The SSFPGA also includes

for bundled-data implementations before and after

synchronization interfaces with 256 bit FIFO for every

high-level synthesis. In the proposed method, timing

input and output signal for synchronization to outside

condition and data flow are checked separately. Timing

systems. The implemented SSFPGA also shows correct

condition is decided from delay elements in thefunctionality with an automatic performance adaption

control portion, and it is confirmed that the datapath

to variations, temperature and noises both internallysatisfies the condition. When the datapath satisfies

induced noise and externally injected noise.

the condition, its data flow is compared with that of
the behavioral design before high-level synthesis. We
confirmed that the proposed methods could verify the

SoC design

practical designs.

K. Asada, M. Ikeda, J. Tandon, T. Monma, S.S. Bushnaq
We have 3 principal topics about the SoC design.
First, we propose a SoC test platform. The goal of thisplatform is to develop a built-in test harness that can be
automatically synthesized to any digital/mixed-signal
SoC. This test harness would be able to measure,temperature, power supply noise, and invoke JTAG-

VDEC2010E.indb 28

10.8.4 11:25:00 AM

level design description using SMT solver. First, weDesign support for on-chip interconnect

obtain a DFG（data flow graph）of the target high-level

Masahiro FUJITA, Hiroaki YOSHIDA,

design description for an execution path with a given

Takeshi MATSUMOTO, Jiayi ZHANG,

input pattern, and then we insert a multiplexer on each

Hideo TANIDA, Yuki NAKAI

edge to select the original signal or an extra primary
input. Then, we convert it to an SMT problem to findthe design of on-chip interconnect. The first method

whether or not the circuit can generate a correct output

is automatic inter face synthesis. We focus on theby using the extra input. The second work is a mapping

synthesis of high level inter faces which facilitate

method of an I/O sequence from chip execution tocommunication between possibly mismatched

an I/O sequence of high-level design, aiming to use

protocols described as Finite State Machines. Complete

high-level design in post-silicon debugging. First, we

automation of the conver ter synthesis process canpropose an automatic mapping method that maps I/

save time and ef for t in both design and verification

O sequences of a chip to those of a high-level design.

phase and reduce the risk of human error. This year

To achieve it, we defined a formal definition of I/O

we have proposed methods to realize communication

sequence mapping. Then, on the basis of the definition,

among components with different width of data channel

we generate an I/O sequence of high-level designand clock frequency. In the future we will implement

by a mapping method based on executing FSMs thatthese features in our automatic protocol transducer

represent the interface specifications of target design.

Chapter 3

We have proposed two design methods to facilitate

synthesis tool. The second method we are proposing is
automatic synthesis of Network-on-Chip architectures.
Although many NoC（Network-on-Chip）architectures

Formal equivalence verification and optimization ofare proposed, automatically finding the most efficientdata-path dominated designs

29

Masahiro FUJITA, Bijan ALIZADEH

blocks onto it, is still an open issue. Therefore, we

Although polynomial expressions are frequently

are studying automated floor-planning of function

encountered in many applications such as computer

blocks and NoC topology/route generation based ongraphics and digital signal processing（DSP）domains,application requirements. Our method is capable ofthere are two main problems: 1）existing verification

handling additional constraints on one-hop link length,

techniques are not able to check the equivalence

which enables generation of NoC architecture with

between two polynomials over Z2n and 2）conventional

lower bound of operating frequency guaranteed. This

high-level synthesis techniques are not able toyear we have proposed a way of handling latency andmanipulate polynomial expressions ef ficiently due

one-hop link length constraint as constraints in integer-

to the lack of suitable optimization techniques forlinear-programming formulation of floor-planning stage,

redundancy elimination over Z2n . As the market ofwhile conventional approach was handling them assuch applications continues to grow, improvements interms in the objective function. The new formulation offormal verification as well as high-level synthesis andfloor-planning, yielded a NoC architecture with lower

optimization techniques for multivariate polynomials

power consumption than the conventional formulation.

have become really challenging. From a synthesis

Research in VDEC

one for a given application and mapping the function

3-1

point of view, the designers often optimize suchpolynomial functions manually to achieve ef ficient
Debug support using high-level design descriptions

VDEC2010E.indb 29

Register-T ransfer-Level（R TL）implementation.

Masahiro FUJITA, Takeshi MATSUMOTO,

However this process can be both time consuming

Tasuku NISHIHARA, Yeonbok LEE,

and er ror prone. As a result, proposing modular

Hiroki HARADA, Tatsuya KURANO

equivalence checking approach and developing high-The efficiency of design debugging is getting criticallevel optimization or synthesis techniques are desirable

for shor tening the time-to-market. In this research,

to automate the design of custom datapaths from a

we propose two approaches for suppor ting design

behavioral description. In this research we introduce

debugging using high-level design. The first work is

a modular decision diagram namely Modular Hornera method that extracts bug candidates from a high-Expansion Diagram（M-HED）as a canonical graph-10.8.4 11:25:00 AMbased representation which allows us to per form

design is necessar y. In this research we introduce a

optimization and formal equivalence checking between

non-scan high level ATPG methodology targeted stuck-

the specification and implementation for multivariate

at faults at gate-level which enables us to generate highpolynomial functions over the ring of integers modulo

level test patterns independent of the target technology.

2 , where n is word-length.

In other words, ATPG can be performed even whennChapter 3

the gate level model of the circuit is not available.
Moreover, early generation of test patterns from theHigh-level synthesis and optimization

behavioral description of the circuit helps the designer

Masahiro FUJITA, Hiroaki YOSHIDA,

to find out whether the DFT techniques are necessary

Ratna KRISHNAMOORTHY, Jaeho LEE

or not.

As the VLSI technology advances, it has been
becoming essential to account for physical ef fects

3-130

which have been ignored. The impact of interconnect

Timing error recovery support for pipelined circuits

on performance has been becoming dominant, hence

and its formal verification

a number of studies have already been proposed for

Masahiro FUJITA, Amir Masoud GHAREHBAGHI,

interconnect-aware logic synthesis. We proposed

Bijan ALIZADEH

Research in VDEC

a high-level synthesis method considering the

Clock period of pipelined designs are usuallyinterconnect effect, particularly a pipeline synthesis

determined by the critical paths to avoid timing errors

method. Dynamically reconfigurable processors

and guarantee reliable operations. The worst case

（DRPs）can achieve high flexibility, high performancedelays of the slowest pipeline stages cause the clock

and low power simultaneously. However, designing

frequency to be less than the average path delays.

applications for DRPs requires considerable manualThis may introduce enormous per formance loss if

effort and is hence a challenging problem. We havethe critical paths rarely happen, and the critical pathbeen developing a compiler framework for DRPs anddelays are far larger than the average path delays,also conducting a research on the automation of typicalwhich is common for many pipelined circuits. In

optimization techniques which are currently performed

this work, we have introduced a novel timing error

manually.

recovery technique that guarantees reliable operationof pipelined designs in presence of any arbitrar ynumber of timing errors in different pipeline stages.

ATPG for high level designs
Masahiro FUJITA, Bijan ALIZADEH

We allow the clock frequency to be higher than theworst case; hence increasing the per formance. We

As the complexity of System-on-Chip（SOC）designs

have demonstrated the usefulness of our techniqueare increasing rapidly manufacturing fault testingby implementing two dif ferent pipelined circuits

has been attracting more attention. Although a wide

on FPGA boards: a pipelined arithmetic circuit andvariety of design for testability（DFT）techniques hasa regular string matcher using non-deterministic

been proposed in recent years, they have significant

finite automata. Our experimental results show that

disadvantages. The first disadvantage of using full

we could successfully increase the clock frequency

or par tial scan techniques is an added area andby 30 ％ with the timing er ror rate of 13 ％ , all of

performance overhead due to replacing flip-flops（FFs）

which are automatically corrected with negligible

with scan FFs（SFFs）. Another disadvantage is power

performance penalty. In addition, we have proposed

consumption overhead. During a scan operation thea methodology based on formal cor respondence

inputs of combinational logic can see many changes

checking to automatically debug and also optimize

which increase power consumption due to producing

pipelined microprocessors with timing error recovery

excessive switching activity in the chip. Furthermore,

techniques. We have modeled dif ferent processors

although the SOC design flow is moving towardfrom simple pipeline to out-of-order with timing error

higher levels of abstraction, automatic test pattern

recover y in UCLID system as a cor respondence

generation（ATPG）and DFT tools are based on gate-checker. Also we have successfully verified the timinglevel techniques where a detailed description of theerror recovery feature of the processors. In addition,

VDEC2010E.indb 30

10.8.4 11:25:00 AM

we have optimized the processor implementations by

Takamiya Laborator yremoving unnecessary signals and components while（http://icdesign.iis.u-tokyo.ac.jp/）

the correctness of the design is guaranteed.
Energy Efficient Extremely Low Voltage VLSI Circuit
Applications
Masahiro FUJITA, Hideo TANIDA

Chapter 3

Verification Techniques for Dynamic Web

DesignMakoto Takamiya, Takayasu Sakurai,
Toshiro Hiramoto, Ken Takeuchi and Koichi Ishida

Web applications with technologies to implement

Reducing the power consumption of every electronicof dynamic applications in widespread use recently,

device is required to mitigate the global warming. To

are more ubiquitous today. And the applications aremeet the requirement, VLSI circuit design techniques

substantially bigger and more complex. This places

including logic circuits, memor y circuits, analog

even more demands on more efficient and exhaustive

circuits, power management circuits, and wirelessverification methods for web applications. Whiletransceiver circuits operating with the 0.5-V power

current web application verification practices often

supply voltage are developed with 65/45 nm CMOS

make use of methodologies based on test cases, test-

process to reduce the power consumption to 1/10 ofbased techniques are not exhaustive and they may

the conventional VLSIʼs.

leave out corner-case bugs. On the other hand, formal
verification techniques such as model checking forstand-alone program implementations, could not be

Design of 3-D integrated VLSI systemapplied for web applications, which are distributed

Makoto Takamiya, Takayasu Sakurai, andsystems with ser vers and clients connected throughKoichi Ishida

3-1

3-D integrated VLSI system is power ef ficient,techniques for web applications had several limitations,because it reduces the communication distance by chip

which include lack of support for dynamic applications,

stacking. We have proposed and demonstrated several

need for manual description of models etc. This year,

circuits including chip-to-chip wireless communication

we have proposed a verification technique for inter-

and wireless power transmission for the 3-D integrated

screen transitions of dynamic web applications. The

VLSI system.

proposal is a two-phase approach. The first phase
is automatic extraction of inter-screen transition
models which contain behavior of dynamic HTML

Design of Large Area Electronics with LSIʼ s andcontents shown on web browsers and changes madeEmerging Devices

to them with user inputs. And the second phase is

Makoto Takamiya, Takayasu Sakurai, Takao Someya,model checking on the extracted model. We haveand Koichi Ishida

implemented the proposed technique and performed

Large area electronics is a new frontier in electronics

experiments with an example on a manual and a large-

where intelligent electronic devices are distributed

scale commercial application. Experimental results

on a flexible surface, 10 cm to 10 m on a side, for theshow that the proposed method is a effective techniquehuman interface and the comfortable daily life. Flexible

for detecting malfunction in applications and is also

and low-cost organic FETs（OFETs）are suitable forapplicable to large-scale applications.

large-area electronics and have great potential as a

31

Research in VDEC

network. And conventional model-based verification

supplement of solid and expensive silicon MOSFETs
for VLSIʼs. We have proposed and demonstrated several
large area applications combining OFETs and VLSIʼ
s and the relevant circuits including Braille display, awireless power transmission sheet, a communication
sheet, an EMI measurement sheet, and a User
Customizable Logic Paper（UCLP）.

VDEC2010E.indb 31

10.8.4 11:25:00 AM

Shibata and Mita Laborator yhuman perception of similarity among images must

（http://www.if.t.u-tokyo.ac.jp）

be preser ved in the vector space. A robust image
representation technique for recognition has beendeveloped based on a hardware intensive algorithm.

Chapter 3

3-1
32

Current Research Projects

An input image either in a binary or grayscale format

Right-Brain-Computing Integrated Circuits:

is subjected to adaptive spatial filtering to generate

Associative Processing Systems

feature maps, which are reduced to a 64-dimension

T. Shibata, Y. Ma, B. Ka

vector by “Projected Principal-Edge Distribution

Research in VDEC

Digital computers are dedicated machines for vary

（PPED）” algorithm. The representation has been

fast execution of numerical calculations. However,applied to handwriting pattern recognition and thetheir performance is extremely poor in such tasks likecephalometric landmark identification（the clinicalseeing, recognizing, and taking immediate actions,practice in orthodontics in dentistr y）, to investigate

which are ef for tless tasks in our daily life. This

the performance. Interestingly, in hand written pattern

research aims at building intelligent VLSI systems

recognition, it is shown the separation of handwritten

based on the psychological model of a brain. In ouroverlapping patterns has been successfully carriedsystem past experience is stored as template vectors

out based on the representation, although it is ain non-volatile vast memories and the maximum-

dif ficult problem in ar tificial intelligence. Using alikelihood event to the current event is recalled in real

simple template matching technique, identification

time by a fully parallel processing. The key ingredientof Sella（pituritar y grand）, Nasion, and Orbitaleof the system is a new functional device called “Neuron

has been successfully carried out. Since the vector

MOS Transistor”（neuMOS or ν MOS）which mimics

formation processing is computationally ver y

the action of a nerve cell neuron at a single transistor

expensive, dedicated VLSI chips have been developed

level. Based on such architecture that "association" isboth in digital CMOS technology and analog CMOS

the very computing primitive, we are pursuing human-

technology.

like intelligence system implementation directly insilicon integrated circuits. Currently research is inprogress for robust image recognition and voice

Real-Time Moving Image Processing VLSI Systems

recognition processing. The sate-of-the-ar t silicon

T. Shibata, P. Zhao, S. Shin, P. Weerawardhana,technology has been utilized to implement such

T. Komoriassociative processors in both analog and digital CMOS

Aiming at real time processing of moving images, a

VLSI chips. As a practical application of the circuitsaliency catcher chip that detects objects in motion intechnology developed for the associative processor

non-stationary complicated background sceneries has

chips, CDMA matched filter chips have also been

been developed. Due to the new quasi-two dimensional

developed.

processing algorithm we have developed, the chip
contains the processing circuit only at the peripheriesof the photo sensor array. As a result, a ver y large

A Robust Feature-Vector Generation VLSIʼ s andfill factor has been obtained in each pixel processor.

their Application to Human-Like Image Recognition

Fur thermore, a VLSI system that extracts three-

T. Shibata, R. Grou, Z. Hongbo, N. Takahashi,

dimensional information from the object of interest

S. Morikawa, D. Han, H.-S. Kim, Z. Sun,

has also been developed. Since charge redistribution

N. Yamashita, G. Oshiyama

among multiple capacitors are utilized for computation,

Since image data are massive in quantity, an effective

it enables us to build very low-power systems. In these

dimensionality reduction technique is quite essential

two VLSI systems, neuron MOS technology has beenin recognition problems. The maximum-likelihood

utilized in realizing flexible hardware processing.

search VLSI chips we are developing accept image datain the form of a vector. Therefore we need to generatea feature vector, well representing the characteristicfeatures of the original image. In the representation,

VDEC2010E.indb 32

10.8.4 11:25:00 AM

for an object moving under variety of disturbing
A Robust Human Figure Detection System Using

conditions such as changing illumination, confusing

Directional-Edge-Based Image Representations

busy background, object shape transfor mation,

T. Shibata, T. Miyoshichanging speed, partial occlusion etc. A robust egomotion perception algorithm has also been developed

facial images are important issues in the development

based on the edge information. In order to understandof new generation human-computer interfaces. There

the gesture of a person form motion pictures, a vector

have been many approaches such as skin color

representation of an instantaneous motion has been

detection and using neural networks. They have,developed. A temporal sequence of such vectors ishowever, many problems such as high sensitivity toanalyzed by Hidden Markov Models（HMMs）. For thisphotograph exposure conditions, and existence of

purpose, a new HMM has been developed which we"false negatives". The objective in our approach is tocall Self-Evaluating HMM. With this new model, it istry to minimize the number of "false negatives", evenpossible for a single Self-Evaluating HMM to judge if an

it might increase the number of "false positives". Our

input sequence matches to the model without referring

algorithm can detect non-face images that are ver yto other models. Preliminar y experiments of simple

similar to faces. A preliminar y research is done bygesture recognition have confirmed the effectiveness ofextending our edge-based vector image representation

this approach.

Chapter 3

Face localization and identification of individuals by

method（PPED）. Besides the PPED-based detection
method, two other new vector representations, which
are complementar y to PPED, have been developed.

LSI-MEMS integrated device by submicron-wide

Using the multiple clue method with these three

opening deep reactive ion etching technology
Y. Mita, T. Sawamura, H. Yamamoto,detection has been achieved. We also developed a face

Q.Wu, F. Marty（ESIEE, France）

3-1
33

identification system in which a face image is treated

Silicon deep nano-fabrication technology ofas a two dimensional sequence of partial images also

structures having both electron-device-scale（10µmrepresented by directional edge-based vectors, thus

down to less than 1µm）lateral resolution and MEMS-

showing a robust identification per formance underscale（more than 40 µm）depth, and application toa variety of illumination conditions. Based on theseelectron devices are developed. VDECʼs EB writerachievements, a system is now under development that

performs lithography and Deep RIE at Takeda Building

is capable of localizing human figures with var ying

performs etching. Our recent performance provides

poses under cluttered environments.

trenches of 170nm-width and or 15µm-depth. The

Research in VDEC

representations, a ver y robust per formance in facefeature scale is ten times smaller in lateral direction
while keeping DRIE-standard depth as compared toMoving Image Recognition System
T. Shibata, M. Nishiyama, R. Bao, L. Beamer

Deep-RIE standard. Based on the technology, several
new-concept devices are appearing such as:（1）aSo far we have shown directional edge information“vertical photodiode” that is made by thermal diffusion

plays an essential role in a variety of still image

on the vertical wall of Si Deep Reactive Ion Etchingrecognition applications. In this project, we are（DRIE）and showed from 25 ％ to 80 ％ of photocurrent

developing moving image recognition systems also

increase and crosstalk suppression as compared toutilizing directional edge information. In the humanconventional planar photodiode,（2）“Polarization-

brain, it is known that edges of various orientations are

sensitive photo-detector” that shows photocurrent

firstly extracted from retinal images and then being

dependence on polarization angle of incident lightprocessed through separate pass ways for motion

due to the submicron deep-silicon grating photodioderecognition and object shape recognition. We havestructure. Studies on the physical understanding andfollowed such a biological principle. As an example, wesystem application are underway.

have developed an object tracking system utilizing theedge information to represent the object appearance.
Our system shows a very robust tracking performance

VDEC2010E.indb 33

10.8.4 11:25:01 AM

level, but to realize with cutting-edge technologies what

Chapter 3

3-1
34

LSI-MEMS integrated device by submicron-wide

nature is aiming at in highly-functional level. Recent

opening deep reactive ion etching technology

top-down activities include autonomous distributed

Y. Mita, T. Sawamura, J.-H. Kim, T.-N. Binh, S. Ma, M.

mobile robot: “Pond Skater”, which to date had not

Kubota, J.-B. Pourciel, T. Masuzawa

been realized by any other microsystems group. The

Narrow and deep str uctures such as microholes

availability of a leading low voltage technology at theand trenches are playing key roles in modern electro

Scottish Microelectronic Centre（SMC）the University

and mechanical systems. In standard micro fabricationof Edinburgh that could electrically change surfaces

technology, patter ns are composed of rectangles

from hydrophobic to hydrophilic proved to be crucial toand ver tically transfer red to the depth direction,achieving this goal as was the previous involvement ofyielding long-cubic str uctures. However, just by

SMC staff in wireless technology. The major challenge

thinking of lens shape, one can realize that cubic

is propulsion, and it is clear that directly mimicking

shape is not necessarily the optimum shape for all

the pond skating insectʼs propulsion mechanism wouldkinds of applications. Hence it can be said that thebe problematic. The idea that was developed was toideal micro fabrication technology must be capable

propel the device using Electro-Wetting Of Dielectricof realizing sur faces having arbitral cur vatures（EWOD）to move air bubbles, which had the significant

that are top-down requested by applications. The

advantage that there we no moving mechanicalteam aims at acquiring comprehensive study on

par ts, which simplified the construction and helped

such “arbitral cur vature providing micro fabrication

to minimize the weight which was impor tant if the

Research in VDEC

technologies” from three aspects:（1）Top-down

pondskating device was to float using surface tension.

concrete applications,（2）Enabling micro fabrication

Based on the worldʼs first wireless pond-skating

methods by cutting-edge technologies and ideas, andpropulsion, the team is developing VLSI control circuit（3）non-destructive profiling method of such surfaces.

and integration technology for continuous skating.

Top-down applications include（1-1）vertically-buried
microinductor,（1-2）Silicon photovoltaic polarizer forenergy harvesting, and（1-3）A Curvature Controlled

Takagi-Takenaka Laborator y

Flexible Silicon Micro Electrode Ar ray to Wrap

（http://www.mosfet.k.u-tokyo.ac.jp/）

Neurons for Signal Analysis. As fabrication methods,（2-1）Micro entrant shape etching method by isotropic
and anisotropic etching combination and（2-2）Digital

Current Research Projects

thickness variation induced out-of-plane cur vature

Ge Metal-Insulator-Semiconductor（MIS）interface

control method are developed. To evaluate above-properties

mentioned structures without breaking,（3）a swingprobing surface profiler that can tap vertical surface
perpendicularly is under development.

S. Takagi, M. Takenaka, Rui Zhang, T. Iwasaki
One of the most critical issues on realizing highper formance Ge MISFETs is the formation of MIS
interfaces with high quality interface properties. We
have demonstrate that thermally oxidized GeO2/Ge

Study on LSI-MEMS integrated pond-skating robot

MOS inter face exhibited low inter face trap density.

for energy-autonomous distributed microsystems

However the GeO2 itself is chemically unstable andY. Mita, S. Morishita, Y. Li, A. J. Waltonwater soluble. To overcome the GeO2 problems, weAs one example of integrated MEMS that is expectedhave per formed the ECR plasma nitridation of theto open new research and industrial application fields,

thermally oxidized GeO2/Ge gate stack to form a

the authors are trying to show a top-down application

GeON/GeO2/Ge MOS structure. We have successfullyof energy-autonomous distributed microrobots. The

obtained the stable and water-proof GeON/GeO2/Ge

research belongs to the “top-down” research categorygate stack by the nitridation of the surface of the GeO2.

and through the research the team looks for ward to

We have also demonstrated for the first time that theprovide the “Engineered Nature”; the team does nothigh temperature annealing over 550 ℃ improved theintend to just copy how nature works in implementationinterface state density down to 5 × 1010 cm-2eV-1.

VDEC2010E.indb 34

10.8.4 11:25:01 AM

Ge Metal-Insulator-Semiconductor（MIS）FETs
S. Takagi, M. Takenaka, S. Dissanayake, K. Morii

CMOS photonics
S. Takagi, M. Takenaka, K. Kuroda, D. Yoshihara
High mobility materials such as Ge/III-Vs have

Ge pMOSFET by using GeO 2/Ge MOS inter facealso superior optical properties, as compared with Si.

with Dit of around 1012 cm2eV-1 so far. We have also

We have investigated CMOS photonics technologies

clarified that the GeO2/Ge MOS inter face had low

through the heterogeneous integration of Ge/III-inter face state density even at the conduction band

Vs to the Si platform to demonstrate the ultra-highside. Thus we tried to demonstrate the Ge nMOSFET

performance photonic-electronic integrated circuits.

using the same the GeO2/Ge gate stack. However it is

We have successfully demonstrated the ultra-smalldifficult to form the S/D for the Ge nMOSFET using

photonic devices such arrayed waveguide gratings

the ion implantation because of the fast diffusion of As/（AWGs）using the III-V-on-Insulator on Si substrate

P in Ge. To overcome this problem, we have performed

fabricated by the direct wafer bonding of SiO2/Si and

the MOVPE based gas phase doping. The small

InGaAsP/InP wafers.

Chapter 3

We have successfully fabricated high performance

junction leakage current of the Ge nMOSFET was
obtained due to the low crystal damage doping by thegas phase doping, then the electron mobility exceeded

Takeuchi Laborator y

the Si universal mobility for the first time.

（http://www.lsi.t.u-tokyo.ac.jp/）

III-V compound semiconductor Metal-Insulator-

3-1■ Fe（Ferroelectric）-NAND Flash Memory

Semiconductor（MIS）FET
Takeuchi Lab. is developing a Fe-NAND flash
memory. We proposed the world's first Fe-NAND flash

S. Nakagawa, R. Iida, S. Kim, T. Kutsuki
Enhancement of carrier transport properties in MOS

memor y at NVSMW（Non-volatile Semiconductor

channels is regarded as mandator y for continuous

Memor y Workshop）in 2008. The Fe-NAND flash

increase in the current drive under deep sub-100 nm

memor y is composed of fer roelectric field-ef fect

regime. As for n-channel MOSFETs, however, anytransistors（FeFET）whose gate dielectric consists ofpromising technologies after bi-axial tensile strain,a ferroelectric layer, SrBiTaO and a high-K dielectric

which can provide the mobility enhancement of twice

layer, HfAlO.

as high as in conventional Si n-MOSFETs, are still

It is difficult to scale down the conventional floating-lacking. Thus, III-V semiconductor MISFETs, expectedgate（FG）NAND flash memories below 10nm due

to have higher electron mobility, has recently stirred

to the serious inter ference with neighboring cells,

a strong interest. We have investigated the plasma

reduced electrons and the random telegraph noise. The

nitridation ef fect on the InGaAs MOS inter facae tocharge-trap memories like MONOS have short dataobtain high quality MOS interface. We have found that

retention problems. Current-driven resistive switching

the ECR plasma nitriadation of the InGaAs followed

memories such as MRAM, PRAM and RRAM are

by in-situ SiO2 deposition reduced the interface state

unscalable below 10nm because of the significant IR

density down to around 2 × 10 cm eV . On the otherdrop of the bit-line.

11

-2

-1

hand, the formation of the III-V layer on Si substrate

On the other hand, the Fe-NAND flash memor yis mandator y to integrate the III-V MOSFET to theis voltage-driven and is in principle scalable below

conventional Si CMOS platform. We have successfully

10nm to the cr ystal unit-cell size because the data is

fabricated the III-V-on-Insulator on Si using the direct

stored with an electric polarization in a ferroelectricwafer bonding technique. Thus, we have demonstrated

gate insulator. The Fe-NAND flash memor y can

the III-V nMOSFET using the III-V-OI substrate,

be programmed and erased as many as 100 million

and the 2 times higher electron mobility than Si wascycles with a low program voltage of 6V, whereas theobtained.

conventional flash memory are programmed as low as

35

Research in VDEC

S. Takagi, M. Takenaka, M. Yokoyama, T. Hoshii,

ten thousand cycles and the program voltage is as high

VDEC2010E.indb 35

10.8.4 11:25:01 AM

as 20V. Due to the voltage-driven, low-voltage and high-and power transmission capabilities. The proposed

reliability operation, the Fe-NAND flash memor y iswireless SSDs are dependable against various error

expected to replace a HDD at data centers to realize an

factors such as the data retention and the endurance

environment-friendly IT platform.

failure of the flash memory cells, 2）human errors such

Chapter 3This r esear ch is car ried out as a par t of theas the water contact and the unexpected power outage,

revolutionar y energy-saving technology development

3）the contact wear-out failure of the interface and 4）

project suppor ted by New Energy and Industrial

the ESD failure. This research is carried out as a part

Technology Development Organization（NEDO）. Weof the fundamental technologies for dependable VLSI

are working on this project with Sakai-group at AIST.

system project of Core Research of Evolutional Science& Technology（CREST）supported by Japan Scienceand Technology Agency（JST）. We are working on this■ 3D-LSI Circuit Design

project with Kuroda and Ishikuro laboratories at Keio
University.

Takeuchi Lab. is developing circuit technologiesof three dimensional LSIs where multiple LSIs suchas micro processors, image sensors, analog circuits,■ Fe（Ferroelectric）-SRAM

DRAMs and flash memories are stacked in one

3-1
36

Research in VDEC

package. With an intelligent mix and match, various

Takeuchi Lab. is developing an ultra-low voltage

circuits such as analog, digital and memor y are best

operation such as 0.5V operation SRAM to decrease

optimized. As a result, an ultra small form factor, multi-

the power consumption of CPUs. We invented a new

functional, high-speed and low power consumption

type of SRAM which is composed of six ferroelectric

solution is realized. As a demonstration of 3D-LSI,

transistors. In the proposed ferroelectric transistors,

we successfully developed a 3D-SSD, Solid-Statethe ferroelectric layer, SrBiTaO, is inserted between

Drive, which contains flash memories, DRAMs and athe metal gate and the high-K dielectric layer, HfAlO.

flash memory controller with SiP. At ISSCC 2009, we

The proposed SRAM successfully decreases thepresented a boost conver ter-based adaptive voltage

power consumption by 32 ％ without a circuit area andgenerator for a 3D-SSD. Through the circuit design,

a process cost overhead. The proposed technology

chip fabrication and chip evaluation, we experimentallywill be able to ultimately scale down the planer MOS

demonstrated that the power consumption oftransistor technologies below 10nm. The research

the NAND flash memor y decreases by 70 ％ by

results were highly appreciated at IEDM（International

dynamically controlling the frequency and the duty

Electron Device Meeting）2009. We are working on

cycle.

this project with Sakai-group at AIST.

■ Dependable Wireless SSD（Solid-State Drive）■ Extremely Low Power Random Access Memory

SystemTo decrease the power consumption of various
In addition to the research on the circuit design andelectronics equipments such as mobile handsets,

the device, Takeuchi Lab. is working on the systemhome electric appliances, servers and network routers,

especially on a low-power high-speed SSD, Solid-

the objective of this project is decreasing the power

State Drive, system. As the capacity of NAND flash

consumption of random access memories in CPUs

memories drastically increases, SSD that uses NAND

by one-tenth. We successfully developed memor y

as a mass storage of PC and an enterprise ser ver isdriving circuits which decrease the operation voltage

attracting a lot of attention.

of high-density DRAMs from 1V to 0.5V. With ourThis project develops wireless Solid-State Drives

technologies, the performance of the DRAM improves（SSD）containing tera-byte capacity NAND flashby 300 ％ with the same circuit area and costs. By

memories and their host system with 1mm distanceusing our technologies, the operation voltage of CPUs

10-50Gbps ultra high-speed wireless communication

also decreases from 1V to 0.5V. As a result, the power

VDEC2010E.indb 36

10.8.4 11:25:01 AM

consumption of CPUs decreases by 75 ％ .
This research is carried out as a part of Extremely
Low Power project（Green-IT project）supported by
New Energy and Industrial Technology Development
Organization（NEDO）. We are working on thisResearch Center（STARC）and its affiliated companies
such as Fujitsu Microelectronics, NEC Electronics,

Chapter 3

project with the Semiconductor Technology Academic

Panasonic, Renesas Technology, Sharp, Sony, Toshiba,
Fujitsu and Hitachi. We are also working with Sakurai,
Hiramoto and Takamiya laboratories at University ofTokyo and Yoshimoto and Kawaguchi laboratories at
Kobe University.

■ 3D Memory Device
As for a long-term fundamental research, targetinga commercialization in 10 years, Takeuchi Lab. ismaking a research on a new functional memory device.
By introducing unique materials such as multiferroic
materials as memor y elements, tera-bit capacity new

VDEC2010E.indb 37

37

Research in VDEC

functional memories are expected.

3-1

10.8.4 11:25:01 AM

VLSI Design and Education Center
The University of Tokyo

大規模集積システム設計教育研究センター（VDEC）の2009 年度活動報告をお送りします．
2009 年度のV DECチップ試作事業での大きな特徴は，CMOS 65 nm 技術を用いたチップ試作数が大きな伸びを示したことです．またその他を含むチップ試作数全体でも前年度を上回り，回復傾向を示してきました．
前年度に引き続くCMOS 65 nmのチップ試作事業は順調な拡大を示しており，2 年度目を迎えたSTARC の経済産業省
技術開発受託事業を通じた 65 nmチップ試作事業と合わせ，多数の大学の方々に65 nmチップ試作機会を提供することができました．あらためて経済産業省，S TA RC 並びに㈱イーシャトルの関係の方々に深く感謝いたします．これらの試作評価で得られた多くの貴重な研究成果は，政府にフィードバックされるとともに広く社会に寄与するものと期待しています．
VDEC ではCMOS 65 nmチップ試作技術が日本の大学に定着しつつあるとの認識のもとに，㈱イーシャトルとの協力関係を一段とすすめ，
新年度からはより利用しやすい環境を構築すべく関係者と検討を進めています．チップ試作期間の短縮，
1/4 区画 -1/2 区画等の小さな区画での確実な試作日程の提供など，前年度までに比較して利用者の方々の研究教育計画に即応できるシステムを構築していきたいと考えています．
また広く定着していますCMOS 0.18μmにつきましても㈱ロームの協力を得て「高耐圧オプション拡張版」のテストランを実施しました．これは MEMS や特殊な高出力駆動を必要とする応用への拡張を意図したもので，いわゆる“More-thanMoore” 軸への展開の試みです．今後，試作評価結果をみながらより広範囲の応用への利用機会を提供していきたいと考えています．
一方，“More-Moore” 軸である先端チップ試作では，65 nmに加えCMOS 40 nm 技術での試作を関係者と検討中です．
より微細な先端技術での試作の機会を利用者の皆様に提供していきたいと考えています．
㈱アドバンテストからの寄付研究部門（D2T：Design-to-Test）は 3 年目を迎え，設計検証，テスト技術の研究とともに，
高速信号計測の研究へと拡大をしてきています．特任研究員とアドバンテストからの研究員，同部門の小松聡准教授らによる研究教育活動の成果とともに，昨年12月には内外の著名な研究者をお招きして第 3 回 D2T 講演会を開催し多くの参加をいただきました．また，これまでの同社からの長年の研究教育への貢献を顕彰し，東京大学総長より「稷門賞」が授与されました．VDECを代表し改めて感謝申し上げます．
昨年度で VDEC 協力教員制度の第一期（任期 2 年）を終了しました．協力教員の方々の献身的ご協力によりVDECデザ
イナーズフォーラムや各種セミナーでは多数の方々の参加を得てご好評をいただきました．新年度からも協力研究員の方々には引き続きご協力をお願い申し上げます．
現在，日本を取り巻く経済状況は部分的に回復の兆しが見えてきたと聞いています．しかし技術の歴史上，L SI 技術に期待される社会的役割は，決して従前のものに戻る状況にはないと理解されます．それに従い学生，研究者に期待される役割もより応用・実践側にシフトしていると考えられます．VDEC が目指すものはその設立より「実践的チップ設計・試作を通じた学生教育と研究者育成」であり，責任はより重いものになってきていると自覚し，引き続き優れた人材を育成するための手段を提供する所存です．皆様からの引き続きのご支援ご支持をお願い申し上げます．
2010 年 4月（全国共同利用施設）
東京大学大規模集積システム設計教育研究センター
センター長

VDEC2010E.indb 38

10.8.4 11:25:01 AM

第1章

VDEC 事業の紹介と平成 21 年度事業報告
1. 1

VDEC の活動概況

東京大学大規模集積システム設計教育研究センター（VDEC）は，平成 8 年の発足以来『LSI 教育情報の発信の CAD 利用技術が全国的に広がることを期待している（1. 3 章参照）．

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエア

LSI 設計フローセミナーは LSI 設計の基本概念教育との整備』，『VLSI チップ試作支援』を 3 つの柱として，複数の CAD ツールを連携する実用的設計例の体験教育

円滑な運営を目指した事業を展開した．図 1. 1. 1 に示すである．この目的で VDEC では社会人のリフレッシュ

VDEC の活動内容に基づき，以下に平成 21 年度の概要

教育プログラムと兼ねて LSI 設計教育セミナーを年 1を報告する．

回（12 月〜 1 月）開催している．このコースは “ディジ設計研究・教育を高度化し，産業界に対しても優秀なス”，“最先端設計事例コース” の 4 コースからなってい

LSI 設計技術者を数多く送り出すことである．VDEC のる．前 3 者は演習を伴う体験教育コースであり，主要大発足より 13 年経過し，各大学における CAD ソフトウ

学の経験豊かな教官を講師に招いて実施している．最先

エアの利用技術教育や LSI 設計・設計フローに関する端設計事例コースは講義主体のコースであるが，大学お教育の充実が図られている．その一方で，先端の LSI

よび企業から第一線の講師を招き，設計経験をもとにし設計技術およびそれに対応する CAD ソフトウエアは一た講演を行っている．加えて各プロセスに特化した設計

層複雑化し続けている．そのため，CAD ツールの導入

フローに関するセミナーを大学における設計者に向けてに際しては，CAD ベンダーから講師を招いてのセミナー実施している．平成 21 年度においては 0.18μm アナロの開催を継続している．従来，年 2 回開催のうち 1 回はグ設計，0.18μm ディジタル設計および 0.18μm 高耐圧

VDEC で，残り 1 回は各地の拠点校にて実施してきたが，設計に関して実施をし，LSI 設計に対する障壁を下げる

参加者の利便を図るために平成 21 年度より東京での開取組を続けている．

催と同時に映像配信による拠点校での遠隔受講を試行しこれらセミナーに加えて VDEC では年 1 回，若手教ている．VDEC としては各ユーザ研究室内で “技術伝承”

官と学生を中心とした VDEC デザイナー・フォーラム

され，VDEC 主催のセミナーがトリガーとなって最新を開催している．これはワークショップ形式の会合であ

1-1
39

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

タル設計コース”，“アナログ設計コース”，“RF 設計コー

第 章

VDEC の使命は全国の国公私立大学および高専の LSI

21

図 1. 1. 1

VDEC2010E.indb 39

VDEC の活動内容

10.8.4 11:25:04 AM

り，企業・大学からの招待講演に交えて，参加者が設計らの支援を得ることができる．また，今まで蓄積され事例を持ち寄ってその成功談，失敗談を交換する．これてきたメールグループの情報が VDEC の WEB 上で認から設計を始めたいと考えている学生・教官もここでさ証された VDEC ユーザへ公開され，教育上の資産としまざまなノウハウを得ることができる．

て残していく仕組みになっている．ぜひこの仕組みを

このようなセミナー，フォーラムを通じた教育システ
ムにより LSI 設計の基本的項目を学習できるようになっ活用することで問題解決の一助としていただきたい（図1. 1. 2）．

ているが，それでも実際の LSI 設計の場面では，さまVLSI チップ試作支援に関しては，従来のオンセミ

ざまな困難に直面することが多い．初心者にとっては1.2μm CMOS およびローム 0.18μm CMOS，eShuttle

CAD ソフトウエアのセットアップは最大の問題である．

65nm CMOS 試作に加え，新たにローム 0.18μm 高耐圧

セットアップの後も CAD ソフトウエアが発する “難解CMOS（1.8 V/7 V/44 V）の試行を行った．

なエラーメッセージ” でとまどうことも多い．このよう

平成 19 年 10 月に設置されたアドバンテスト社から寄な場合に力を発揮するものが VDEC メールグループで付部門「Design To Test（D2T）」では，LSI のテスト

ある．VDEC ユーザは VDEC のホームページから CADに関する教育の充実とともに，設計とテストの架け橋を

メールグループや試作技術対応のユーザグループに登録目指した研究が進められている．これまでの活動を振りすることができ，そこに直面する疑問点を投稿し，助け返ると，VDEC 発足以来の活動の中で LSI 設計文化がを求めることができる．メールグループの登録ユーザは根付いた研究室や大学ではすでに活発な設計研究・教育

それに回答する義務を負っているわけではないが，ほとが進行している．図 1. 1. 3 に VDEC を利用した研究成

んどの場合，数時間から数日以内に経験豊かなユーザか果の指標として，VDEC に関係する発表文件数の推移

1-1
第 章

40

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

VDEC2010E.indb 40

図 1. 1. 2

VDEC メーリングリストの過去記事

図 1. 1. 3

VDEC を利用した発表文献数の推移

10.8.4 11:25:04 AM

を示す．単純に比較はできないが発表文献の数は増加傾

た，研究論文には最先端のプロセステクノロジが好ん向にあり，VDEC 発足以来，集積回路に関係する研究で利用される傾向にあり世界的には 65 nm CMOS からが活性化されていることが確認できる．

45 nm CMOS, 32 nm CMOS による設計事例報告が増加

図 1. 1. 4 に VDEC に関係する発表文献の VDEC ファ

しており，VDEC においても最先端プロセステクノロ

シリティー利用状況を示す．論文執筆にあたり CAD ソ

ジメニューの充実をはかっていきたい．そのほかのファフトウエアが幅広く利用されていることが確認できる．

シリティーとして，LSI テスターや FIB 加工装置，EB

CAD ソフトウエアはチップ設計だけでなくチップ試作

描画装置などが研究目的に幅広く利用されることを期待の準備段階で利用される場合が多いため，研究の基本アする．

イデアを実証するツールとしての貢献度も大きい．ま

1-1
第 章

41

1

VDEC2010E.indb 41

VDEC ファシリティー利用状況

ＶＤＥＣ事業の紹介と平成 年度事業報告

図 1. 1. 4

21

10.8.4 11:25:04 AM

1. 2

CAD ソフトウェアの整備

平成 8 年度から整備を行っている CAD ソフトウエ

スとなっており，全国の国・公・私立大学・高専においアは，平成 21 年度は表 1. 2. 1 に示すツール群を全国のて教育・研究目的に限り利用できるようになっている．

大学に提供している． CAD ソフトウエアの利用は，図

VDEC の CAD の利用，および「1. 3 章」のチップ試

1. 2. 1 に示す全国地域拠点校 10 箇所にライセンスサー

作の利用のためには，あらかじめユーザ登録が必要とバを設置し，全国各大学の利用者が手許の計算機にインなっているが，これまで VDEC に利用登録をしている

ストールした CAD ソフトウエアを，最寄のライセンス（a）全国教官数および（b）その所属する大学数および（c）

サーバにおいて認証を行うことで，ネットワークを利用

CAD の利用申請があった研究室（教官）数の推移は図

した運用形態となっている．ライセンス数は CAD の項

1. 2. 2 の通りである．

目ごとに 100 から 1000 程度のフローティングライセン

表 1. 2. 1導入された CAD システム

名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ
ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出

Cadence Design Systems, Inc.

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成， Synopsys, Inc.
テスト生成．マクロセルを含むセルベースの配置配線設計とバックアノテーション，回路シミュレー
ション，デバイスシミュレーション

1

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

ＶＤＥＣ事業の紹介と平成 年度事業報告

Silvaco 社設計ツール

高速回路シミュレーション，

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システ
ムの設計，検証

Agilent Technologies

DK4/DK5 ソフトウェアパッ
ケージ

Handel-C 言語でのシステム設計，合成，検証

Celoxica/Agility

Bach

BachC 言語での設計

Sharp

PICO Express

高位合成

Synfora

LAVIS

レイアウト表示プラットフォーム

TOOL

mSpice高速回路シミュレーション

Fastrack

1-2
第 章

42

21

VDEC2010E.indb 42

10.8.4 11:25:05 AM

図 1. 2. 1

全国地域拠点校

1-2
第 章

43

1

（c）CAD 申し込み研究室数

ＶＤＥＣ事業の紹介と平成 年度事業報告（a）利用登録教官数21（b）利用登録大学・高専数
図 1. 2. 2

VDEC2010E.indb 43（d）CAD 申し込み数
ユーザ登録数および CAD 申込数の推移

10.8.4 11:25:05 AM

1. 3 平成 21 年度 VDEC 事業報告 VLSI チップ試作
1. 3. 1VLSI チップ試作の推移

図 1. 3. 1 は，VDEC および，それに先行して行われたパイロットプロジェクトでのチップ試作数の推移を示したものである．

に平成 19 年度に ASPLA 90 nm CMOS 試作が終了し，
eShuttle 65 nm CMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも

VLSI チップ試作は，平成 6，7 年度（1994，1995 年度）のパイロットプロジェクトでは，ファウンドリは NEL社の CMOS 0.5μm（当該プロセスはその後日立北海セミコンダクタ社に継続）1 社であったが，平成 8 年度（1996
年 度 ）の VDEC 発 足 後， 日 本 モ ト ロ ー ラ 社 の CMOS
1.2μm
（平成 11 年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成 9 年度からはローム社の CMOS 0.6μm が加わった．さらに平成 10 年度には日立製作所の CMOS 0.35μm，平成 11 年度にはローム
社 0.35μm がそれぞれ加わった．また，IP 開発プロジェ
クトの一環として STARC 0.13μm の試作を行った．平成 13 年度から，日立製作所の CMOS 0.18μm のサービ

1-3
第 章

44

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21スを実施している．平成 14 年度は，広島大学岩田先生（a）設計チップ品種数の主導の下に，VDEC と MOSIS の協力による試作サー
ビスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，
東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成 16 年からテスト試作として沖電気 CMOS SOI 0.15μm プロセスおよび ASPLA
90 nm（現在は STARC において継続）プロセスの試作を開始し，90 nm 試作については平成 17 年度より通常の試作として公募の形で運用を行っている．さらに平成
18 年度からはローム社 0.18μm の試作を開始し，日立製作所 0.25μm SiGeBi CMOS のテスト試作を実施した．
平成 19 年度で終了した 90 nm CMOS の後継の先端プロ（b）設計チップ面積

セスの検討を平成 19 年度から開始し，平成 20 年度に
eShuttle 社の 65 nm CMOS による試作を開始した．
図 1. 3. 1（a）は設計されたチップ品種数を示す．図中の棒グラフは，試作品種数の順調な増加を表しており，
VLSI 試作研究・教育に直接的に係わった学生数を表しているものと考えられることから，研究・教育効果が劇的に向上していることが想像される．試作されたチップの品種数は，平成 14 年度に減少しているが，これはROHM 社の 0.6 um プロセスを終了したことによる現象が考えられる．またそれ以降ほぼ 400 品種程度で推移
しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成 18 年度に 0.35μm が終了し，平成 19 年度以降 0.18μm への移行したことにより，試作数が 130 品種程度減少し，さらVDEC2010E.indb 44（c）規格化した設計チップ面積
図 1. 3. 1チップ試作数・面積推移

10.8.4 11:25:05 AM

重なり，試作面積が大幅に減少する結果となっている．
図 1. 3. 1（b）に設計されたチップ面積を示す．一方設計量の指標として，図 1. 3. 1（c）に試作面積をそれぞれの試作プロセスにおける特性寸法で規格化した，規格化試
作面積の傾向も併せて示す．こちらはまだ増加し続けていることから，プロセスの微細化に伴うチップ当たりおよび面積当たりの設計工数の増大が試作数，試作面積の減少主要因になっていることが考えられる．

1. 3. 2

平成 21 年度チップ試作概況

平成 21 年度は，表 1. 3. 1 に示す日程でチップ試作を行った．チップ試作の参加者・試作の内容は，第 2 章の
図 1. 3. 2 VDEC チップ試作参加教員数・大学数の推移とその累計

チップ試作報告を参照されたい．

1. 3. 3ライブラリ・設計フロー整備状況

VDEC におけるチップ試作（主にディジタル LSI 試作）

ツールを利用して，平成 8 年度から順次ライブラリ整備

では，設計ライブラリの整備が重要である．VDEC で事業を行ってきている．平成 21 年度はこれに加え，従は，VDEC 提供 CAD ソフトウエア中のライブラリ生成

来ほとんどサポートしてこなかったアナログ設計向けの表 1. 3. 1

平成 21 年度チップ試作日程

1-3● CMOS 1.2 μm（オンセミコンダクタ：旧日本モトローラ）

設計締切

納品・試作完了

平成 20 年度第 2 回

2008/10/ 1

2009/ 1/ 7

2009/ 3/30

2009/ 7/22

平成 21 年度第 1 回

2009/ 4/ 6

2009/ 7/ 6

2009/10/ 5

2010/ 1/27

平成 21 年度第 2 回

2009/10/ 5

2010/ 1/12

2010/ 4/ 5

2010/ 7/12（予定）

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 20 年度第 9 回

2008/ 8/11

2008/12/ 1

2009/ 1/13

2009/ 5/22

平 成 20 年 度 第 10 回

2008/ 9/ 8

2009/ 1/ 7

2009/ 2/16

2009/ 5/22

平成 21 年度第 1 回

2008/ 1/ 7

2009/ 1/13

2009/ 4/ 6

2009/ 6/29

平成 21 年度第 2 回

2009/ 1/ 7

2009/ 3/23

2009/ 6/22

2009/ 9/25

平成 21 年度第 3 回

2009/ 3/10

2009/ 5/25

2009/ 8/24

2009/11/25

平成 21 年度第 4 回

2009/ 5/ 6

2009/ 7/21

2009/10/19

2010/ 2/ 9

平成 21 年度第 5 回

2009/ 7/ 7

2009/10/19

2010/ 1/18

2010/4/19（予定）2010/ 2/22

2010/7/16（予定）

2010/ 4/12

2010/7/26（予定）● CMOS 0.18 μm（ローム）

平 成 21 年 度 高 耐 圧
平成 21 年度第 6 回● Bipolar（NEC）

2009/ 9/ 8

2010/ 1/12

試作申込がなく，試作を実施せず

45

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

試作申込締切

第 章

試作申込開始21● CMOS 65 nm（eShuttle/STARC）

設計締切

納品・試作完了

平成 20 年度第 3 回試作申込開始

試作申込締切2009/ 2/19

2009/ 5/ 1

平成 21 年度第 1 回

2009/ 8/20

2009/11/25

平成 21 年度第 2 回

2009/10/28

2010/ 2/17

平成 21 年度第 3 回

2009/12/ 2

2010/ 3/12

平成 21 年度第 4 回

2010/ 2/ 2

2010/6/11（予定）

第 1 回，第 2 回は経済産業省 /STARC の国プロ試作として実施．
● SiGeBiCMOS 0.25 μm（日立）

VDEC2010E.indb 45

試作申込がなく，試作を実施せず

10.8.4 11:25:06 AM

設計キット（PDK）の構築をローム 0.18μm CMOS 向け作において，利用可能なライブラリは表 1. 3. 2 に示すとに行った．現状では，VDEC における各プロセスの試おりとなっている．

表 1. 3. 2

VDEC で利用可能なライブラリ

プロセス

名称

MOT
（On Semi） P2lib
1.2μm

作成者

内容

京都大学小野寺研究室

・Synopsys 用論理合成ライブラリ

状況・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

EXDlib東京大学 VDEC

・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

ローム0.18μm

ローム提供
ライブラリ

京大ライブ
ラリ

ローム提供

・Synopsys 用論理合成ライブラリ

スタンダードセル，IO
セル，RAM（セルはす
べてブラックボックス）（CDROM にて配布）

・Synopsys 用論理合成ライブラリ

京都大学小野寺研究室

・Synopsys 用論理合成ライブラリ

・配置配線用 LEF/DEF ファイル・VerilogXL 用シミュレーションライブラリ

1-3

・Astro 用配置配線ライブラリ

第 章

46

1

・VerilogXL 用シミュレーションライブラリ

東大ライブ
ラリ

ライブラリ情報は京都大学小野寺研究室，東大
VDEC にてフロー構築

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ

ＶＤＥＣ事業の紹介と平成 年度事業報告

・Cadence Encounter 用配置配線ライブラリ
PDK

東京大学 VDEC

IC6.1 向け PDK

21

VDEC2010E.indb 46

10.8.4 11:25:06 AM

1. 4

セミナー

LSI 設計技術の向上にはセミナーは欠くことができなに初心者を対象とした第 1 回の CAD 利用のための技術い存在である．平成 21 年度にも，CAD 利用のためのセミナーを東京大学 VDEC で実施した．この技術セミ

技術セミナー，社会人のためのリフレッシュセミナー，

ナーでは，Cadence のツールを 3 種・7 日間，Synopsys

若手教官・学生のためのデザイナーズフォーラム等のセツールを 3 種・4 日間，Agilent のツールを 1 種・2 日

ミナー，フォーラムを企画，実施した．

間に加え，VDEC EDA 環境におけるトランジスタレベ【CAD 利用のための技術セミナー】

ル設計手法講習会・VDEC EDA 環境におけるデジタ
ル設計手法講習会・VDEC SoC テスタ T2000 講習会・

CAD 利用のための技術セミナーでは，VDEC で使用

VDEC 環境におけるデジタル LSI 測定講習会を VDEC

可能な Cadence，Synopsys，Agilent など CAD ベンダー

教員が講師となり開催した．各コースに 40 名までの教のそれぞれの CAD ツールの操作方法等を各ツールベン

官・学生の受講があり，各ツールの使用方法や VDEC

ダーから講師を派遣していただき講習を行っている．まライブラリを用いた VLSI 設計フローを修得している．

た，VDEC 環境での設計フローに関する講習も VDEC

また 3 月には上級者を対象とした CAD 技術セミナー

スタッフで実施している．平成 21 年度は，8 月と 9 月

として Cadence 2 種・6 日間，Synopsys 2 種・2 日間，

表 1. 4. 1

平成 21 年度夏の CAD 技術セミナー開催状況

開催時期

2009 年 8 月 3 日（月）-5 日（水）

Cadence IC Front End 講習会

Cadence RTL Compiler 講習会

2009 年 8 月 19 日（水）-20 日（木） エイシップ・ソリューションズ ASIP Meister 講習会

2009 年 9 月 1 日（火）

2009 年 9 月 2 日（水）

2009 年 9 月 3 日（木）-4 日（金）VDEC2010E.indb 47

Synopsys Design Compiler 講習会

VDEC SoC テスタ T2000 講習会

Synopsys IC Compiler 講習会

2009 年 9 月 7 日（月）Synopsys VCS 講習会

20099 月 8 日（火）-9（水）年

Agilent Golden Gate 講習会

参加人数

東京大学 VDEC

23

東北大学 VDEC

3金沢大学 VDEC

3

名古屋大学 VDEC

4

広島大学 VDEC

6

東京大学 VDEC

10名古屋大学 VDEC

3

東京大学 VDEC

36

北海道大学 VDEC

4東北大学 VDEC

2金沢大学 VDEC

3

広島大学 VDEC

7

大阪大学

7

東京大学 VDEC

23

北海道大学 VDEC

3

東北大学 VDEC

2金沢大学 VDEC

7

大阪大学 VDEC

7

広島大学 VDEC

13

東京大学 VDEC

2東京大学 VDEC

22

北海道大学 VDEC

2東北大学 VDEC

2金沢大学 VDEC

6

広島大学 VDEC

13

東京大学 VDEC

12東北大学 VDEC

2東京大学 VDEC

12東北大学 VDEC

2

広島大学 VDEC

102009 年 9 月 24 日（木），25 日（金） VDEC 環境におけるトランジスタレベル設計講習会

東京大学 VDEC

39

2009 年 9 月 28 日（月）-29 日（火） VDEC EDA 環境におけるデジタル設計手法講習会

東京大学 VDEC

39

2009 年 9 月 30 日（水）

東北大学 VDEC

3

VDEC 環境におけるデジタル LSI 測定講習会

1-4
47

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

2009 年 8 月 10 日（月）-12 日（水） Cadence IC Back End 講習会

開催場所

第 章

2009 年 8 月 6 日
（木）

講習項目

21

10.8.4 11:25:06 AM

Agilent 1 種・2 日間行った（表 1. 4. 1, 1. 4. 2）．これらとして VLSI 設計に関する最新かつ高度の知識・技術のCAD 技術セミナーへの参加要望は非常に大きく，これ習得を目的として，社会人向けの「VLSI 設計リフレッ

は CAD 技術セミナーに対する需要が依然として大きな

シュセミナー」を拠点大学教官および企業の第一線の設ことを表しており，VDEC はこの状況に対応し，大規計者を講師に招き開催した（表 1. 4. 3）．

模な CAD 技術セミナー開催の仕組みの整備を行ってきこのセミナーは主に社会人を対象として，演習を伴うた．従来，東大もしくは VDEC 拠点校での開催であっ最新の VLSI 設計技術の実践的教育を行うもので，平成

たが，今年度からは東大で開催し，それを VDEC 拠点

10 年度に文部省専門教育課の支援のもとでスタートし校へストリーミング配信を行い，各拠点校でも CAD 講

たが，今年度は（財）
電気電子情報振興財団の協力（共催）

習会の受講か可能となっている．

を得，また文部省高等教育局専門教育課，日本電子機械【社会人のためのリフレッシュセミナー】

協会（EIAJ），システム LSI 開発支援センター（VSAC），
半導体理工学研究センター（STARC），日本応用物理学

平成 21 年度 12 月〜 1 月には平成 20 年度に引き続き，会，情報処理学会，電気学会，電子情報通信学会の協賛

集積回路産業に携わる職業人を対象にリフレッシュ教育

をあわせて得ることができ，大変効果的で有意義なセミ

表 1. 4. 2

平成 21 年度春の CAD 技術セミナー開催状況

開催時期

2010 年 3 月 2 日（火）-3 日（水）
10 : 00- 17 : 00

講習項目

Agilent ADS（Advanced コース）講習会

1-4
第 章

48

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

212010 年 3 月 4 日（木）
10 : 00- 17 : 00

2010 年 3 月 5 日（金）
10 : 00- 17 : 00

Synopsys HSpice（Advanced コース）講習会

Synopsys Power Compiler 講習会

2010 年 3 月 10 日（水）-12 日（金）Cadence IC FrontEnd 講習会
10 : 00- 17 : 00

2010 年 3 月 17 日（水）-19 日（金）Cadence IC BackEnd 講習会
10 : 00- 17 : 00

VDEC2010E.indb 48

開催場所

参加人数

東京大学 VDEC

16

北海道大学 VDEC

1

東北大学 VDEC

8

名古屋大学 VDEC

0

金沢大学 VDEC

5

広島大学 VDEC

9東京大学 VDEC

33

東北大学 VDEC

2名古屋大学 VDEC

7金沢大学 VDEC

7

大阪大学 VDEC

17

広島大学 VDEC

7

宮崎大学（臨時会場）

8

長崎大学（臨時会場）

4

東京大学 VDEC

15

北海道大学 VDEC

5

東北大学 VDEC

8

名古屋大学 VDEC

3金沢大学 VDEC

11

広島大学 VDEC

13

近畿大学理工学部（臨時会場）

9

長崎大学（臨時会場）

4

福岡大学（臨時会場）

4

東京大学 VDEC

22

北海道大学 VDEC

2東北大学 VDEC

13

金沢大学 VDEC

4

広島大学 VDEC

9

長崎大学（臨時会場）

5

東京大学 VDEC

27

東北大学 VDEC

11

金沢大学 VDEC

3

広島大学 VDEC

9

宮崎大学（臨時会場）

8

長崎大学（臨時会場）

4

10.8.4 11:25:06 AM【社会人のためのリフレッシュセミナー】

1-4
第 章

49

1

平成 21 年度リフレッシュ教育ポスター

ＶＤＥＣ事業の紹介と平成 年度事業報告

図 1. 4. 121

図 1. 4. 2

VDEC2010E.indb 49

平成 20 年度リフレッシュ教育会場風景（東大 VDEC セミナー室）

10.8.4 11:25:06 AM

ナーとなった．
本年度は VLSI 設計に関する 4 つのコース（コース D：HDL によるディジタル集積回路設計と演習（11/24 〜

学生および若手教官を対象とした VDEC LSI デザイ

11/27 実施），コース A ：アナログ集積回路設計と演習

ナーフォーラム（VDEC LSI Designers Forum）
を開催（12/8 〜 12/10 実施）

している．VDEC LSI デザイナーフォーラムは，LSI 設

コース R ：CMOS-RF 集積回路設計と演習（1/6 〜 1/8

計者が，互いの研究成果だけではなく，チップ設計で苦実施），コース S ：最先端 VLSI 設計実例
（1/27）を開催し，労した点，失敗事例と解決策，CAD 業界の裏話，研究講師として大学・企業の集積回路研究・教育に携わる教室に於ける設計環境の構築法など，通常の研究会や学会

官や研究者 13 名を招聘し，VLSI 設計に関する講義やなどでは得ることのできない情報を共有し，大学または最新の CAD ツールを使用した実習をはじめ，最先端の研究室の枠を越えて研究者が連携を深めることを目的と

VLSI 設計技術の紹介を行った．参加者はコース D, A, R,

している．今年からはよりアカデミック色を強めた形で

S はそれぞれ 10 名，23 名，16 名，43 名あり，延べ 92

6/5, 6, 7 日にかけて東大武田ホールで開催された．88 人

名となった．

の参加者が集まる盛況であった．

表 1. 4. 3

1-4

リフレッシュセミナー開催状況
参加
人数

講習項目

開催日

コース D ：HDL によるディジタル集積回路設計と演習

平成 21 年
11 月 24-27 日
先端知 1F セミナー室

10

今井 正治（大阪大学），• VerilogHDL の 文 法 解 説 と シ ミ ュ
越智 裕之（広島市立大学）， レーション演習
小林 和淑（京都大学），• VerilogHDL に よ る 論 理 合 成 ／ シ池田誠（東京大学）
ミュレーションと FPGA 実装演習
• ハードウェア記述言語（HDL）による，ディジタル集積回路設計• LSI 配置配線設計演習

コース A ：
アナログ集積回路
設計と演習

平成 21 年
12 月 8-10 日
先端知 1F セミナー室

23

杉本 泰博（中央大学），
小野寺秀俊（京都大学），
小谷 光司（東北大学）• 回路設計，回路シミュレーション• アナログ集積回路の特徴と役割• レ イ ア ウ ト 設 計， 検 証（DRC，
LVS）

コース R ：
CMOS-RF 集積回路設計と演習平成 21 年
1 月 6-8 日
先端知 1F セミナー室16

松岡 俊匡（大阪大学），
藤島実（東京大学）• 基礎，分布定数回路• RF CMOS 回路の基礎• RF オンウェハ測定• RF オンウェハ測定実習

コース S ：
最先端 VLSI 設計
実例

平成 21 年1 月 27 日
先端知 1F セミナー室

43

益子耕一郎（STARC），• 先端アナログ設計石原昇（東京工業大），‒ CMOS RF 回路と無線通信用 LSI
松澤昭（東京工業大学），の設計
田中聡（日立製作所）‒ CMOS アナログ回路設計の基礎
─だれもが簡単に設計できるようになる─‒ PLL 設計の基礎

第 章

50

1

【若手教官・学生のためのデザイナーズフォーラム】

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

VDEC2010E.indb 50

講師

講習概要

10.8.4 11:25:07 AM表 1. 4. 4

平成 20 年度デザイナーズフォーラムプログラム

6/5

13 : 00-17 : 00

Workshop1: CAD インストール講習会

名倉

6/6

10 : 00-12 : 00

Workshop2: Cadence のアナログ設計新環境について

Cadence 講師

13 : 10-14 : 10

心の情報処理に学ぶ VLSI ブレイン・プロセッサ柴田

14 : 30-15 : 30

Sensors/Processors for Structural Health Monitoring

Shantanu Chakrabartty（Professor, Michigan State
Univ.）

15 : 50-16 : 50

パワーゲーティング設計の技術動向と課題

宇佐美公良（芝浦工業大学教授）

17 : 10-18 : 10

半導体の生きる道─アンチコモンズからガラパゴスまで─

益子耕一郎（元東大 VDEC 客員教授）

18 : 40-22 : 00

懇親会 ＆ ポスターセッション

22 : 30-23 : 00

画講演 「LSI のテストと VDEC のテスト環境」

9 : 00-12 : 00

Ph.D 企画セッション

13 : 00-13 : 30

SI の研究を始める第一歩 ─設計環境の構築〜竹内研究室の立ち上げに携わって〜

畑中輝義（東京大学）

13 : 30-14 : 00

「超低電力サブスレッショルド回路の研究」〜これまでの回路設計・チップ試作事例を通して

更田裕司（大阪大学）

14 : 00-16 : 00

学生発表・ショート講演池田誠（東京大学 准教授）

16 : 00-16 : 30

VDEC の活動紹介

池田誠（東京大学准教授）

16 : 30-17 : 00

表彰式，閉会挨拶

6/7

小松徹（東京大学准教授）

直（東京大学教授）

聡（東京大学准教授）

1-4
第 章

51

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

VDEC2010E.indb 51

10.8.4 11:25:07 AM

1. 5

1-5
第 章

52

1

装置の整備・運用・利用公開

VDEC では，発足以来導入されてきた装置を維持管

および拠点校の LSI テスターにより評価が行える体制

理するとともに，全国大学教員に対し公開している（一が整っている．さらに，今後新たな品種の試作が可能に部装置は，試験公開中）．表 1. 5. 1 に装置の一覧と利用なった場合においても，品種に応じたドーターボードを公開の状況を示す．装置は，VLSI 用大型テスターと，

1 種類準備することで，全国の各大学における LSI テス

その他若干のプロセス装置とに大別できる．VDEC 発

ターに対応可能な体制が整っている．今後，LSI テスト

足以来，東京大学工学部各号館へ分散配置されてきたが，法および LSI テスター利用法のセミナーを頻繁に開催す

平成 16 年度末までに「武田先端知ビル」内の 1 階実験ることで一層の利用の促進を図り，試作した LSI の特室ならびに地下スーパークリーンルームに装置の移設が性・性能評価が容易に行える環境の整備に努めたい．試

完了し，これまで以上に有機的な連携をもって利用する

作チップの評価に関しては，発足当初より QFP や BGAことができるようになった．また，平成 16 年度に株式パッケージを実装できるソケットの頒布およびソケット

会社アドバンテストより最新鋭のテスター（T2000）とのピンを標準 2.54 mm ピッチに変換する変換ボードを

電子線描画装置（F5112+VD01）とが寄附された．電子線

開発してきた．WEB 経由の申し込みにより購入するこ

描画装置の平成 21 年 4 月 ~22 年 1 月の利用実績は，合とができる．電子線描画装置，集束イオンビーム加工装計 1320 回の描画
（うちマスク 381 枚，直接描画 939 回）

置は，限られたスタッフのなかで，できるだけ多く利用であり，直接描画の割合が高まった．3 年前より EB 描機会を設けたいという思想から，免許を持っている人間

画装置は全国公開の準備が整い，同時に必要経費の一部から一定期間装置利用法を習得し，試験に合格したのちを競争的資金等から負担いただく仕組みが整備された．

利用資格を与える「徒弟免許制度」を考案し，試験運用

さらに一昨年度より文部科学省「ナノテクネットワーク」

を行っている．

に参加したことで，より多くのユーザーに対する支援体制を整備している．

公開されている装置に関しては，セミナーの受講者に対して利用者資格を認定し，利用は，利用者資格を有す

ＶＤＥＣ事業の紹介と平成 年度事業報告

平成 9 年度より各種治具の標準化に取り組んだ結果，る者もしくはその同伴の場合による利用を原則としてい

VDEC が推奨する標準ピン配置に基づき試作したデジる．必要に応じ，VDEC の職員などが対応することで，タル LSI は，治具をその都度作製することなく，VDEC

利用を認める場合もあるので，個別に相談いただきたい．

表 1. 5. 1

装置一覧および利用公開状況

項目

装置名

説明

ロジック
LSI テストシステム

ミックスシ
グナル LSI テ
スター : ITS
9000Exa

100 MHz/200 MHz 320 ピ ン の デ ジ タ ル ピ ン お よ び 4 公開中
チャネルのアナログピンを有している．VDEC において標準ピン配置で試作したチップを測定するための治具を揃えている

ITS9000@vdec.
u-tokyo.ac.jp

EB テスター :IDS5000ZX

動作状態におけるチップ表面の電位を観測することで 公開中
動作・不良解析を行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384 ピン，1 GHz までのデジタル回路のテストを行える．

IDS5000@
vdec.u-tokyo.ac.jp

LSI テスター ： 384 ピン，1 GHz までのデジタル回路のテストを行える． 公開中
HP8300HP83000@
vdec.u-tokyo.ac.jp

LSI テスター ： 256 ピン，512 MHz までのデジタル回路のテストを行え
ADVANTEST る．アナログオプションを整備中．
T2000

試験公開中

equipment@
vdec.u-tokyo.ac.jp

回路修正用
FIB: IDSP2X

LSI パターンの設計ミス等による配線ショート，オープ
ンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能

公開中

IDSP2X@
vdec.u-tokyo.ac.jp

オートプロー
バ : PM-90-A

ウエハ上でのLSIの動作検証を行うためのオートプロー
バ．上述の LSI テスターとドッキングして使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブカードを備えている

希望に応じ利
用可能

equipment@
vdec.u-tokyo.ac.jp

21

VDEC2010E.indb 52

利用公開状況

連絡先

10.8.4 11:25:07 AM

希望に応じ利用可能．但しVDEC の業務による利用を優先とする

equipment@
vdec.u-tokyo.ac.jp

要相談

equipment@
vdec.u-tokyo.ac.jp

マスク描画・ウエハ直描装置 :F5112+VD01

半導体製造用 2.3 mm 厚 4,5 インチマスクの描画および 公開中
エッチング，2-4 インチ並びに不定形ウエハへの直接描画が可能．性能保障描画寸法 0.1μm．

equipment@
vdec.u-tokyo.ac.jp

FIB 装置 ：SMI9800MSP

ガラスマスクの欠陥修正の他，断面観測のための加工等が可能

equipment@
vdec.u-tokyo.ac.jp

アナログ・RF
測定装置一式 : HP4156B,
HP4284, etc

DC パラメータ測定，容量測定，ネットワークアナライ
ザ，スペクトラムアナライザ等の測定装置

低雑音マニュ
アルプローバ :Cascade 社

マニュアルにて 6 インチまでのウエハ上のチップの測定が可能．測定には，通常のプローブ針（6 本まで）のほか，50 GHz までの測定が可能な高周波プローブを 2本備える

低雑音・温度
制御機構付きセミオートプ
ローバ : Süss
Microtec 社

8 インチまでのウエハ上のチップの測定が可能．ウエハ
温度を− 50 ℃から 200 ℃まで制御可能．プローブカー
ドによる測定．GPIB を介した制御を行うことで半自動測定も可能

極低温プロー
バ ：長瀬産業株式会社

5 インチウエハを 25K まで冷やした測定が可能

電子線描画
システム
汎用 FIB シ
ステム

アナログ・
RF 測定システム

試験的に公開
中

1-5
第 章

53

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

VDEC2010E.indb 53

10.8.4 11:25:08 AM

1. 6

平成 22 年度の活動計画

平成 22 年度においても，従来の設計情報発信，CAD
ツール提供，チップ支援，寄付部門「D2T」の活動を継【CAD ツール提供】

続する．

上流設計
（Cadence, Synopsys），中流設計（Synopsys（旧 Avant!），Cadence），下流設計（Cadence）の各基本【設計情報発信・セミナー開催】

ツールを，平成 22 年度もサポートしていく．これに加本年度は，平成 9 年度より継続している CAD ツー

え平成 14 年度から導入した設計検証（Mentor: Caribra,

ル利用法に関する技術セミナー，平成 10 年度から継続

ModelSim, Handel-C 等），平成 16 年度から導入した

している社会人向けの「リフレッシュセミナー」，平成

アナログ RF 設計ツール（Agilent: GoldenGate, ADS,

8 年度より継続している若手のための「デザイナーズ

RFDE）を継続してサポートするとともに，回路シミュフォーラム」を継続して開催することに加え，教科書，

レーションツール（Silvaco）ツールの試験導入を延長し教材の整備充実を行なうことを予定している．試作チッ

ユーザの利用状況により継続の検討を行い，平成 17 年

プ数の増加にともない，チップ動作検証に対する要望が度より提供を受けている Sharp 社 C ベース設計ツール

増大していくものと予想されるが，LSI テスト技術およ（BachC）を継続してサポートする．平成 20 年度より

び，VDEC および拠点校に設置されている LSI テスター提供を開始している Synfora 社高位合成ツール（PICO

利用法のセミナーも継続して開催するとともに，寄付部

Express），TOOL 社レイアウト表示プラットフォーム

門「D2T」主導によるテスト技術に関するワークショッ（Lavis）に関しても利用状況に基づき継続の検討を行う．

プ開催，遠隔地からのテスト利用に関す試みなどを推進する．

54

表 1. 6. 1

第 章

1-6

VDEC チップ試作スケジュール（平成 22 年度）【CMOS 1.2μm 2P2M】 オン・セミコンダクタ（旧日本モトローラ）

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

試作申込開始

試作申込締切設計締切

納品・試作完了

平成 21 年度第 2 回

2009/10/ 5

2010/ 1/12

2010/ 4/ 5

2010/ 7/ 5

平成 22 年度第 1 回

2010/ 4/ 5

2010/ 7/ 5

2010/10/ 4

2011/ 1/21

平成 22 年度第 2 回

2010/10/ 4

2011/ 1/14

2011/ 4/ 4

2011/ 7/ 8

【CMOS 0.18μm 1P5M（+MiM）】 ローム株式会社平 成 21 年 度 第 5 回

試作申込開始

試作申込締切設計締切

納品・試作完了

2009/ 7/ 7

2009/10/19

2010/ 1/18

2010/ 4/19

2010/ 2/22

2010/ 7/16

平 成 21 年 度 高 耐 圧
平 成 21 年 度 第 6 回

2009/ 9/ 8

2010/ 1/12

2010/ 4/12

2010/ 7/26

平 成 22 年 度 第 1 回

2010/ 1/12

2010/ 3/23

2010/ 7/5

2010/10/15

平 成 22 年 度 第 2 回

2010/ 3/ 8

2010/ 5/24

2010/ 8/23

2010/12/ 3

平 成 22 年 度 第 3 回

2010/ 5/ 6

2010/ 7/20

2010/10/18

2011/ 2/14

平 成 22 年 度 第 4 回（ 高 耐 圧 の 予 定 ）2010/ 7/ 1

2010/10/ 4

2011/ 1/11

2011/ 5/ 2

平 成 22 年 度 第 5 回

2010/ 9/ 6

2011/ 1/11

2011/ 3/14

2011/ 7/ 1

試作申込締切設計締切

納品・試作完了【CMOS 65 nm 1P12M】 eShuttle 株式会社
試作申込開始平成 22 年 2 月

2010/ 2/ 2

2010/ 4/19

平

成 22 年 6 月

2010/ 4/30

2010/ 6/ 1

2010/ 9/24

平

成 22 年 8 月

2010/ 6/28

2010/ 7/28

2010/11/19

平 成 22 年 10 月

2010/ 8/30

2010/ 9/29

2011/ 2/ 4

平 成 22 年 12 月

2010/10/25

2010/12/ 1

2011/ 4/ 1

平

2010/ 4/30

2011/ 2/ 2

2011/ 6/ 3

VDEC2010E.indb 54

成 23 年 2 月

10.8.4 11:25:08 AM

【チップ試作支援】
平成 22 年度は，平成 21 年度から引き続きオン・セミ
コンダクター，ローム株式会社，eShuttle の 5 種類のプ部の試作は進行中である）．チップの組み立ては全て富士通インテグレーテッドマイクロテクノロジー社に委託することで多様な組み立てのニーズに応じられるようにしていきたい．

ロセスで計 11 回の試作を実施する予定である
（すでに一

1-6
第 章

55

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

VDEC2010E.indb 55

10.8.4 11:25:08 AM

1. 7

VDEC 発ベンチャー

VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します．

[1] エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
代表の先生 ： 神戸大学 瀧 和男 教授 （同社，代表取締役社長）
事 業 内 容 ：（1）Hyper LSI Design（2）汎用コアの低消費電力，小面積，高速化ハードニング（3）オリジナルライブラリ／ IP の販売（4）チップ受託開発[2] 株式会社シンセシス （http://www.synthesis.co.jp/）
代表の先生 ： 大阪大学 白川 功 名誉教授 （同社，取締役）
事 業 内 容 ：（1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供 / 設計支援ツール開発及び販売[3] エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）

1-7
第 章

56

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

代表の先生 ： 大阪大学 今井 正治 教授 （同社，代表取締役 CTO）
事 業 内 容 ：（1）EDA ツールの提供（2）設計サービスとソリューション提供（3）自社 IP の開発[4] 株式会社ビヨンド・エルエスアイ （http://www.beyondlsi.com/jp/index.html）
代表の先生 ： 東京工業大学 國枝 博昭 教授 （同社，代表取締役）
事 業 内 容 ：（1）バイオメトリクス応用製品のための開発，カスタム設計，共同開発，コンサルティング（2）LSI の設計・開発，関連製品の販売[5] 株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生 ： 九州工業大学 中村 和之 教授 （同社，代表取締役）
事 業 内 容 ：（1）アナログ LSI 設計用 CAD ツールの開発（2）メモリ LSI 自動設計ツールの開発[6] 株式会社エイアールテック （http://www.a-r-tec.jp/）
代表の先生 ： 広島大学 岩田 穆 名誉教授 （同社，代表取締役）
事 業 内 容 ：（1）アナログ・RF 回路混載 SoC 設計開発業務（2）基板雑音解析業務（3）企業との協力と人材育成[7] 有限会社 石島電子技研 （http://www.ops.dti.ne.jp/~ishijima/rd/）
事 業 内 容 ：（1）ハードウエア開発（2）ソフトウエア開発（3）システム・コンサルティング

VDEC2010E.indb 56

10.8.4 11:25:08 AM

1. 8

超微細リソグラフィー・ナノ計測拠点

VDEC では，工学部総合研究機構と共同で，文部科量産向け高速電子線描画装置を改造して，1 cm 角から

学省ナノテクノロジーネットワークを受託し，「超微細8 インチ丸までの任意形状にまで描画できるようにした

リソグラフィー・ナノ計測拠点」を運営している．微細F5112+VD01 を核に，武田先端知スーパークリーンルー

リソグラフィー，エッチング等の微細加工，軽元素まで

ムでの活動を支援している．プロジェクトは 3 年目が終の観察が可能な超高圧電子顕微鏡を始めとする解析装置

了し，年率 10％を超える伸びで学内外共に利用実績ををまとめ，学内外，特に外部企業に公開するというプ

順調に伸ばしている．昨年度のスーパークリーンルーム

ロジェクトである．VDEC はこのうち，武田先端知ビ

登録者は 468 名，電子線描画回数は 1506 回を記録した．

ル地下スーパークリーンルームにおけるリソグラフィー部門を担当している．株式会社アドバンテスト社製のURL: http://nanotechnet.t.u-tokyo.ac.jp/

1-8
第 章

57

1

ＶＤＥＣ事業の紹介と平成 年度事業報告

21

VDEC2010E.indb 57

10.8.4 11:25:08 AM

第 2 章 「アドバンテスト D2T 寄付研究部門」平成 21 年度活動報告
2. 1 「アドバンテスト D2T 寄付研究部門」の紹介
2. 1. 1 アドバンテスト D2T 寄附研究部門
設立趣旨

2. 1. 2

これまでの VDEC の活動を通じ，多くの大学・高専

スタッフ

アドバンテスト D2T 寄附研究部門
構成員

で VLSI 設計・試作文化が根付き，活発な設計研究・教特 任 准 教 授

小松

育活動が行われています．

特 任 研 究 員

Mohamed Abbas

特 任 研 究 員

Giuseppe Di Guglielmo

このような状況の中，株式会社アドバンテストからの寄附金により，「アドバンテスト D2T 寄附研究部門」が（2010 年 3 月〜）

2007 年 10 月 1 日付で VDEC 内に設立されました．「ア共 同 研 究 員

古川靖夫
（株式会社アドバンテスト）

ドバンテスト D2T 寄附研究部門」は，全国の学生に

共 同 研 究 員

山口隆弘

VLSI の設計からテストまで一貫した研究・教育環境を

第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

58

2（株式会社アドバンテスト研究所）

提供することで，テスト設計の専門家となりえる人材を事 務 補 佐 員育成するとともに，SoC の設計に関する研究を支援する

非常勤客員教授 Kwng-Ting（Tim）Cheng（University

ことを目的としております．従来，VDEC では VLSI の

2-1

聡「設計・試作」という面からの活動を重点的に行ってまいりましたが，「設計」だけでなく「テスト」の観点か

岡崎

真紀子

of California, Santa Barbara）
非常勤客員准教授 Subhasish Mitra（Stanford University）

らも研究・教育の中心拠点となるべく “Design to Test
（D2T）” の理念のもと，下図に示すような国内の大学・高専における「テスト研究・教育」の拠点として，「テスト COE（Center of Excellence）」を目標として活動を行っています．

21

VDEC2010E.indb 58

10.8.4 11:25:08 AM

2. 2 「D2T シンポジウム 2009」開催報告
2009 年 12 月 11 日 ( 火 ) に「D2T シンポジウム 2009」

報告のみではなく，国内／海外，大学／産業界からの 6を開催致しました．

件の招待講演を行った．招待講演者の方々は，いずれも，「アドバンテスト D2T 寄附研究部門」が東京大学大LSI のテスト，検証の分野での第一人者であり，大学・規模集積システム設計教育研究センター内に設立され，企業から 120 名を超える方々の参加により，大変盛況で

約 2 年が経過し，その 2 年間の研究成果の報告ならびにした．

LSI のテスト分野で活躍されている著名な研究者の招待

VDEC では，今後も継続的に LSI のテストに関連し講演を企画し，大学の教員・学生のみならず企業の方々

たシンポジウム，講演会を予定しておりますので，是非にも興味深い講演会となりました．

ともご参加ください．

本シンポジウムでは，D2T 寄附研究部門の研究成果

2-2
第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

59

2

21

VDEC2010E.indb 59

10.8.4 11:25:08 AM

シンポジウムプログラム / Symposium Program
10 : 00

開会の挨拶

10 : 10

アドバンテスト D2T 寄付研究部門紹介

10 : 20

招待講演（1）/ Invited Talks（1）“Test's Changing Role in the Late-Silicon Era”
Tim Cheng (University of California, Santa Barbara)“IFRA: Instruction Footprint Recording and Analysis for Post-Silicon Validation of Robust Systems”
Subhasish Mitra (Stanford University)

11 : 50

昼食 / Lunch

13 : 00

招待講演（2）/ Invited Talks（2）“Testing of 3D Integrated Circuits: Challenges and Emerging Solutions”
Krishnendu Chakrabarty (Duke University)“Issues and Challenges of Analog Circuit Testing in Mixed-Signal SOC”
Haruo Kobayashi (Gunma University)

14 : 30

休憩 / Coffee Break

15 : 00

D2T 研究報告 / Research Report of VDEC D2T Group“A Characteristic Function Based Method for Identifying a Deterministic Jitter Model in a Total Jitter Distribution”
Takahiro Yamaguchi (Advantest Corporation)

2-2“Signature-Based Testing for Adaptive Mixed-Signal Systems”
Mohamed Abbas (University of Tokyo)

第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告60

2

16 : 00

休憩 / Coffee Break

16 : 30

招待講演（3）/ Invited Talks（3）“Manufacturing Test of Nanometer Integrated Circuits”
Shawn Blanton (Carnegie Mellon University)“On Compositional Observational Equivalence Checking of Hardware”
Zurab Khasidashvili (Intel Haifa)

18 : 00

閉会の挨拶

18 : 10

懇親会 / Banquet

21

VDEC2010E.indb 60

10.8.4 11:25:08 AM

2. 3

アドバンテスト株式会社の東京大学稷門賞受賞について2009 年 10 月 6 日 ( 火 ) に東京大学稷門賞（しょくも先端知ビルを中心としたナノテクノロジー・VLSI 研究んしょう）が東京大学から株式会社アドバンテストに対の共同利用拠点整備と大学・部局を超えた共同利用にして贈呈されました（稷門賞の詳細については，http://

よって本学の研究成果・プレゼンスの向上に多大な貢献

www.u-tokyo.ac.jp/res01/d04̲06̲j.html）．アドバンをしたことが高く評価されたものです．これらのアドテストの VDEC に対する大型装置（EB 露光システム

バンテストからのサポートは VDEC を通じて，全国のF5112，SoC テスタ T2000）の寄付と，それに引き続く

VDEC ユーザの皆様も利用可能ですので，是非ともご寄付講座による本学への継続的な支援が，VDEC/ 武田

利用下さい．

2-3
第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告612

写真：東京大学稷門賞授賞式の様子（左：株式会社アドバンテスト代表取締役兼執行役員社長
松野晴夫氏，右：東京大学総長 濱田純一）

21

VDEC2010E.indb 61

10.8.4 11:25:09 AM

2. 4 「アドバンテスト D2T 寄付研究部門」平成 21 年度研究報告
ディジタル・アシスト・アナログシステムのテスト手法
Mohamed Abbas, 小松

2-4
第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

622

聡 , 古川靖夫 ,オンチップ・ディジタイザ技術
Mohamed Abbas, 山口

隆弘 , 古川靖夫 ,Tim Cheng小松聡

前年度に引き続き，ディジタル・アシスト・アナロ

AD コンバータは，ディジタル演算処理ブロックとグシステムのテスト手法の研究を継続している．今年

外界との間でのデータ転送を実現するために必要不可

度は，主に，アダプティブ・イコライザ向けのアナ欠な回路ブロックである．また，低消費電力かつ小面

ログ ATPG 手法を提案およびディジタル回路で補正

積の ADC を実現するために，レベル・クロッシングを行う AD コンバータのテスト手法についての検討をADC が要求される曲面が増えてきている．一定間隔行った．

でアナログ信号がサンプルされる従来の ADC に対し

これまでに，ディジタル・アシスト・アナログシスて，レベル・クロッシング ADC では，アナログ信号がテムのテスト手法として，ダイナミック・シグネチャある閾値レベルと交差した時間が計測される．
レベル・

ベースのテスト手法を提案しているが，その手法に適

クロッシング ADC は，電圧値の量子化ノイズを除去

用可能な最適テスト・スティミュラスを自動生成する

でき，また，従来の ADC よりも小さな面積と低消費ためのフレームワークを提案した．
提案手法の利点は，電力な回路を構成できるという利点があるため，様々

テスト・スティミュラスと対象とする故障との間の機なアプリケーションに応用することが期待できる．

能的な関係についての情報が不要であることである．

本研究では，クロック同期型と連続時間方の 2 種類

両者の関係は，ビヘイビアレベルでのシミュレーショ

のレベル・クロッシング ADC を設計し，評価を行った．

ンとそれから得られる適応関数によって自動的に探索

前者については，CMOS 0.18 um および CMOS 65 nm

され，それぞれの故障に対して，故障の有無によるダテクノロジーにおいて設計・試作を行い，後者についイナミック・シグネチャの差が最大になるようなテスては，CMOS 65 nm テクノロジーにおいて設計を行っ

ト・スティミュラスを得ることが可能である．提案フた．いずれも，現在評価中である．

レームワークは，遺伝的アルゴリズムによって生成されたテストスティミュラスの中から，プロセスばらつき・ノイズなどの影響によるテスト誤判定が最小となるようなものを選択する．実験結果によって，5 タッ
プのフィード・フォワード型アダプティブ・イコライ
ザのテストにおいて，手動によって生成したテスト・
スティミュラスと比較して，より効率的に検出困難な故障を検出可能であることを示した．
また，ディジタル回路で補正を行うパイプライン AD
コンバータのテストについて，補正前のディジタル出
力値をテストのための評価対象とする手法を提案し，コスト，テスト品質の点で有効であることを示した．

21

VDEC2010E.indb 62

10.8.4 11:25:09 AM

等価マージンテストの研究古川靖夫

電気電子工学科における VLSI テスト演習コース
小松聡 , 古川靖夫

再現性のないエラーの原因はソフトエラーといわれ

近年，微細プロセスによるハードウェアの複雑さることがある．しかし，その多くはデバイスのマージが増加し続けており，それに伴い，VLSI チップのテン不足とデバイス使用環境の双方 が原因である．

ストがより重要になっている．そのため，System-on-

近年の低電圧 CMOS デバイスでは電源マージンが少ないこともあり，再現性のないエラーがフィールド

Chip（SoC）テストシステムによる VLSI チップのテ
スト教育の重要性も増加している．

で問題になっている．この問題は 適切なマージンテ

東京大学の電気電子工学科では，そのカリキュラム

ストと適切な設計により解決することができるはずで

により，VLSI 設計教育が実用的かつ網羅的に行なわある．ところが，正確なマージンテストは長いテストれているが，特に，学生が VLSI 設計，製作と測定を時間を必要と する．すなわち，テストコストの増大

実験・演習において実際に経験することで，より効率を意味するため，十分なマージンテストを実施するこ

的に教育を行なっている．

とは難しい．

我々は，2005 年度から電気電子工学科の学生に対

我々はこの矛盾解消にチャレンジしている．正確なして VLSI テスト演習コースを始めた．現在，この演

マージンテストと同等な精度があり，かつ低テストコ

習は，電気電子工学科のカリキュラムの中の正規の演ストの実現が目的である． そのアプローチ手法を以習コースのうちの 1 つになっており，今年度は 9 名の下にしめす．

学部学生が受講した．また，演習マテリアルの改訂に

アナログ回路の最適入力試験信号の自動生成のためには評価指標が必要である．この指標をマージン範囲の評価にも適用できる．
大リーク電流における IDDQ 試験手法を研究して利用したマージン確認範囲の 絞り込みを行える可能性がある．

シキイ値検出コンパレータの雑音特性についての研究山口隆弘

本研究は，シキイ値検出コンパレータの伝搬遅延時
間とタイミング雑音について研究した．ランプ波入力
にたいする応答波形からシキイ 値検出コンパレータの伝搬遅延時間を導出した．振幅雑音により誘起されるタイミング雑音の特性 を解析した．さらに，シキイ値検出 コンパレータをもちいた実験により，伝搬遅延時間とタイミング雑音についての提案モデルを検証した．

行える環境を整えている．

2-4
63

第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

きた．その技術を利用し，リーク電流と Vth の相関をより，より効率的に VLSI のテストについての教育を

2

21

VDEC2010E.indb 63

10.8.4 11:25:10 AM

2. 5

研究発表

国際会議・国際シンポジウム・
国際ワークショップ[3] “Signature-Based Testing for Adaptive DigitallyCalibrated Pipelined Analog-to-Digital Converters,”
Mohamed Abbas, Yasuo Fur ukawa, Satoshi[1] “Signature-Based Testing for Digitally-Assisted

Komatsu and Kunihiro Asada, IEEE International

Adaptive Equalizers in High-Speed Serial Links,”

Conference on ASIC（ASICON 2009）, pp.xxx-xxx,

Mohamed Abbas, Kwang-T ing Cheng, Yasuo

2009.

Furukawa, Satoshi Komatsu, and Kunihiro Asada,[4] “Signature-Based Testing for Digitally-Assisted

IEEE European Test Symposium 2009（ETS2009）,

Analog Systems,” Satoshi Komatsu, ITCʼ 09

pp.107-112, 2009.

Elevator Session, 2009.

[2] “GA-Based Test Generation for Digitally-Assisted[5] “An Automatic Test Generation Framework for

Adaptive Equalizers in High-Speed Serial Links,”

Digitally-Assisted Adaptive Equalizers in High-

Mohamed Abbas, Tim Cheng, Yasuo Furukawa,

Speed Serial Links,” Mohamed Abbas, Tim Cheng,

Satoshi Komatsu and Kunihiro Asada, IEEE East-

Yasuo Furukawa, Satoshi Komatsu and Kunihiro

West Design & Test International Symposium

Asada, Design, Automation & Test in Europe 2010

2009（EWDTS2009）, pp.287-292, 2009.

（DATE 2010）, pp.1755-1760, 2010.

2-5
第 章﹁アドバンテストＤ２Ｔ寄付研究部門﹂平成 年度活動報告

64

2

21

VDEC2010E.indb 64

10.8.4 11:25:10 AM

第3章
チップ試作結果報告

VDEC2010E.indb 65

10.8.4 11:25:10 AM3.

1

試作ラン別一覧

平成２０年度第３回 e-Shuttle CMOS 65nm 試作 （ES65083）
題

名

大

学

名

研

究

者

A Charge-Domain Auto- and Cross-Correlation Based IR-

東京大学生産技術研究所

UWB Receiver with Power- and Area-efficient PLL for

東京大学大規模集積システム設計教育研究

62.5ps Step Data Synchronization

センター

容量結合通信を用いた非接触コネクタ回路

東京大学生産技術研究所
東京大学大規模集積システム設計教育研究

増永 直樹，朴 哲，池内 克之，桜
井 貴康

センター

高宮 真

慶應義塾大学電子工学科

川井 秀介，石黒 仁揮，黒田 忠弘

非接触メモリカードのための 4PAM 誘導結合送受信機

劉 楽昌，桜井 貴康

掲載頁

81

高宮 真

81

81

平成２１年度第１回 e-Shuttle CMOS 65nm 試作 （ES65091）
題

名

大

学

名

東京大学工学系研究科
LUT 単位で自己同期動作を行う FPGA東京大学大規模集積システム設計教育研究
センター

研

究

者

Devlin Benjamin

掲載頁

池田 誠，浅田 邦博，名倉 徹

8282

ミリ波 CMOS 送信器用要素回路とデバイスのモデリング広島大学先端物質科学研究科

藤島 実

低電力リコンフィギャラブルアレイ SMA-1

慶應義塾大学理工学部之，安田 好宏，鎌田 雅大，天野斎藤 貴樹，池淵 大輔，木村 優
82

英晴
A Global Directional-Edge-Feature Extraction VLSI Processor

3-1
66

第
３
章
チ
ッ
プ
試
作
報
告

FF の遅延故障評価及び基板電圧制御付き遅延ばらつき評価 TEG

ゲート絶縁膜信頼性評価回路 I

東京大学工学系研究科

朱 弘博，柴田 直

京都大学大学院情報学研究科

砂川 洋輝，Mahfuzul A.K.M，三京都工芸繊維大学工芸科学研究科電子シス

木 崇史，西澤 真一，小野寺 秀俊

テム工学専攻小林 和淑

京都大学情報学研究科
京都工芸繊維大学工芸科学研究科

同期/非同期ハイブリッドアーキテクチャに基づく低消費電力リ

東北大学大学院情報科学研究科

コンフィギャラブル VLSI東北大学工学部
東京大学生産技術研究所

俊

83

小林 和淑
石原 翔太，小松 与志也，夏 徴
帆，張山 昌論，亀山 充隆

83

土屋 亮人
安福 正，桜井 貴康

東京大学大規模集積システム設計教育研究センター

移相制御可能な低位相雑音ＶＣＯ

トランジスタモデル HiSIM を用いた製造ばらつきのモデリング広島大学院先端物質科学研究科

賀谷 彰大

広島大学工学部第二類

川畑 勇樹

熊本大学大学院自然科学研究科

末吉 敏則，飯田 全広，久我 守
弘，尼崎 太樹，井上 万輝，古賀

粒度可変論理セルを用いたリコンフィギャラブル IP の設計

83

松本 高士，牧野 紘明，小野寺 秀

低電源電圧領域におけるチップ内遅延ばらつきの測定と回路シミュレーション手法の実証

82

高宮 真

83

広島大学大学院先端物質科学研究科

佐々木 守

84

広島大学ナノデバイス・バイオ融合科学研

Mattausch Hans Juergen，小出究所
広島大学 HiSIM 研究センター

哲士
上口 光

84

84

正紘，岡本 康裕，用正 博紀
音声帯域用 LPΔΣADC の試作

広島大学先端物質科学研究科

誘導結合インタフェースを用いたレベル変換回路

慶應義塾大学理工学部

スケーラブルアナログ・デジタル混載回路アーキテクチャの検討
低消費電力 20 相出力発振回路

東京工業大学統合研究院
神戸大学工学研究科

吉田 毅，升井 義博，小池 直希，
山本 健介
新津 葵一，高津 慶太，石黒 仁揮，黒田 忠広
益 一哉，石原 昇，佐藤 高史，天川 修平
李 赫鍾，和泉 慎太郎，竹内 隆，
川口 博，吉本 雅彦

84

85

85

85

外谷 昭洋，ハフィツ モヒュディ

乳がん早期発見システムのための CMOS 等価時間サンプリング

広島大学ナノデバイス・バイオ融合科学研

回路究所

ン モハマド，佐々木 信雄，吉川公麿

85

山形大学大学院理工学研究科

原田 知親

86

大阪大学情報科学研究科

更田 裕司，原田 涼，橋本 昌宜，
尾上 孝雄

86

サブスレショルド電流を駆動源とする生体センシング向け極低電圧動作 Rail-to-Rail アナログ増幅器の試作研究
ソフトエラー耐性評価回路

大阪大学工学研究科
東京大学生産技術研究所

オンチップコイルアレーを用いた EMI 測定チップ

東京大学大規模集積システム設計教育研究
センター

密山 幸男
増永 直樹，石田 光一，桜井 貴康
高宮 真

86

京都大学情報学研究科
京都工芸繊維大学工芸科学研究科

ソフトエラー検証用 LSI

古田 潤，小野寺 秀俊
小林 和淑

86

平成２１年度第２回 e-Shuttle CMOS 65nm 試作 （ES65092）
題

名pulse beam forming transmitter with on-chip dipole anten-

大

学

名

東京大学工学系研究科

研

究

者

Nguyen Ngoc Mai KHANH

掲載頁

na

東京大学大規模集積システム設計教育研究センター
東京大学大規模集積システム設計教育研究飯塚 哲也，名倉 徹，池田 誠，浅リング型バッファチェインを用いたプロセスモニタ回路

センター

田 邦博

東京大学工学系研究科

程 在鉉

広島大学先端物質科学研究科

藤島 実

87

東北大学原子分子材料科学高等研究機構

室山 真徳，江刺 正喜

87

大阪大学工学研究科

王 軍，Ham Hyun-ju，松岡 俊
匡，谷口 研二

88

東北大学情報科学研究科

亀山 充隆，岡田 信彬，石川 彰隆

88

横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

内山 順一
吉川 信行

88

ミリ波 CMOS 受信器用要素回路とデバイスのモデリング
センシングデータ転送を目的とした高性能・低消費エネルギー
シリアル通信 LSI
微細化・低電源電圧化に向けた A/D 変換器の開発
データと制御信号の重畳に基づく低電力多値リコンフィギャラ
ブル VLSI
断熱的パストランジスタ加算回路およびばらつき測定回路

スケーラビリティと信頼性検証のためのタイムドメイン連想メ

広島大学ナノデバイス・バイオ融合科学研
究所
広島大学大学院先端物質科学研究科

モリ

広島大学工学部第二類
1.2V、200MHz、7 次ローパスフィルタの試作
Hot Swap 機構を備えた耐故障再構成アーキテクチャ

適応型テストのための低タイミングインパクト特性推定回路
高解像度バイオイメージセンサの試作

佐々木 昌浩，浅田 邦博

87

87

Mattausch Hans Juergen，小出哲士
Tania Ansari，今福 渉，川畑 明
雄

88

安田 雅浩

中央大学大学院理工学研究科

石井 壮太，下山 佑介，杉本 泰博

89

京都大学大学院情報学研究科

ラコシ エンドレ ゾルタン，廣本正之，越智 裕之

89

立命館大学総合理工学研究機構

中村 行宏

京都大学大学院情報学研究科

佐藤 高史，小崎 忠道

東京工業大学統合研究院

上薗 巧，高橋 知之

奈良先端科学技術大学院大学物質創成科学

太田 淳，徳田 崇，笹川 清隆，野研究科

田 俊彦，宍戸 三四郎
吉田 毅，升井 義博，小池 直希，

無線通信用パイプライン型 ADC の試作

広島大学先端物質科学研究科

High-Speed Clocked Comparator and Clocked Level-

University of TokyoVLSI Design andMohamed Abbas，Satoshi Ko-

Crossing ADC

Education Centermatsu，Kunihiro Asada

オペアンプレス・キャパシタレスΔ-Σ型 ADC

神戸大学工学研究科

実時間動画像認識応用 SIFT 特徴量抽出プロセッサコア

神戸大学工学研究科

山本 健介

小西 恵大，李 赫鍾，和泉 慎太郎，竹内 隆，川口 博，吉本 雅彦

67
89

89

90

90

90

野口 紘希，水野 孝祐，上農 哲也，何 光霽，三浦 和夫，藤永 剛

90史，川口 博，吉本 雅彦
次世代知能ロボット制御のための混合整数 2 次計画問題（MIQP）ソルバープロセッサ野口 紘希，谷 純一，嶋井 優介，
川口 博，吉本 雅彦

神戸大学工学研究科
神戸大学大学院工学研究科

橋田 拓志，荒賀 佑樹

大学院工学研究科大学院工学研究科

永田 真

低消費電力マルチレート LDPC 復号 LSI

早稲田大学理工学術院情報生産システム研
究科

後藤 敏，ベン ショウ，チョウ ユ
ウシン，チン シショウ

低電力ΔΣAD 変換器における精度補正回路および雑音抑圧回路

広島大学

三次元チップ積層向け 10GHz 高速クロック分配回路

広島大学

ミックストシグナル SoC のためのオンチップモニタシステム

岩田 穆，藤川 信次，前田 智明，

91

91

91

村坂 佳隆，大本 貴史

91

汐崎 充，岩田 穆

92

平成２１年度第３回 e-Shuttle CMOS 65nm 試作 （ES65093）
題

名

大

学

名

研

究

者

掲載頁

Bishnu Das，砂川 洋輝，MahfuFF の遅延故障評価，遅延ばらつき評価及び遅延ばらつき自己補
償 TEG

ゲート絶縁膜信頼性評価回路 II

回路特性経時的変動の効果的取得回路

京都大学大学院情報学研究科

京都大学情報学研究科
京都工芸繊維大学工芸科学研究科

zul A.K.M，三木 崇史，西澤 真
一，釜江 典裕，北島 和彦，小野
寺 秀俊

93

松本 高士，牧野 紘明，伊東 恭佑，釜江 典裕，小野寺 秀俊

93

小林 和淑

京都大学大学院情報学研究科

佐藤 高史，小崎 忠道

東京工業大学統合研究院

上薗 巧，高橋 知之

3-1

93

第
３
章
チ
ッ
プ
試
作
報
告

Continuous-Time Level-Crossing Analog-To-Digital Converter.

VLSI Design and Education Center，
University of Tokyo

Mohamed Abbas，Satoshi Komatsu，Kunihiro Asada
Takahiro Yamaguchi，Yasuo

Advantest Corporation

93

Furukawa

平成２０年度第２回オンセミコンダクター CMOS 1.2um 試作 （MOT082）
題

名

ＣＶＳＬ基本論理回路群とＣＭＯＳ基本論理回路群の設計試作

究

者

掲載頁

電気電子情報工学科

神尾 翔，吉山 拓毅

94

柳澤 良介，萱野 良樹，井上 浩

94FG-MOS を用いた高性能アナログ回路と多値論理回路

清水 暁生，野邊 勇樹，西 晃司
深井 澄夫

94

樹状構造をもつ放熱システムの機能検証用の発熱体

金沢大学工学部

秋田 純一，山崎 光悦

95

豊橋技術科学大学情報工学専攻

中田 光俊，中川 雄介，瀬川 健太

豊橋技術科学大学情報工学系

郎
和田 和千

東京工業大学理工学研究科

高木 茂孝

東京工業大学グローバルエッジ研究院

ニコデムス レディアン

FM 放送受信機構成用低雑音増幅回路と自動利得調整回路の構
成

東京工業大学理工学研究科
東京工業大学グローバルエッジ研究院

高木 茂孝
ニコデムス レディアン

96

study of MOSFET

明治大学理工学部

高窪 かをり96

山形大学大学院理工学研究科

原田 知親

96

C/V 変換回路・A/D 変換回路

兵庫県立大学大学院工学研究科

園田 晃司，藤田 孝之，前中 一介

97

最大値・最小値 8bit ディジタルラッチ回路

兵庫県立大学大学院工学研究科

園田 晃司，藤田 孝之，前中 一介

97

H 型ゲート電極 MOSFET の特性とサブスレショルド動作時の回

チ
ッ
プ
試
作
報
告

研
波多野 裕

秋田大学工学資源学部

路動作検証

第
３
章

名

佐賀大学大学院工学系研究科
佐賀大学理工学部

演算増幅器の試作

68

学

チップ内伝送線路特性測定モデルの試作

演算増幅器設計コンテスト応募に向けた試作

3-1

大静岡理工科大学電気電子工学科

9595

全差動離散時間ΔΣ変調器の開発

兵庫県立大学工学研究科

齊藤 光俊，藤田 孝之，前中 一介

97

超低消費電力断熱的ダイナミック CMOS 論理回路の試作

群馬大学大学院工学研究科

白石 洋一，憑 歓

98

平成２１年度第１回オンセミコンダクター CMOS 1.2um 試作 （MOT091）
題

名

大

学

名

研

究

者

ＣＶＳＬ基本論理回路群、ＣＭＯＳ基本論理回路群及びＳＥＥ

静岡理工科大学電気電子工学科

波多野 裕

検出回路などの設計試作

電気電子情報工学科

鈴木 淳史
波多野 裕
藤田 大貴，馬淵 英憲，加藤 喬斐

ＣＶＳＬ基本論理回路群、ＣＭＯＳ基本論理回路群及びＳＥＥ

静岡理工科大学電気電子工学科

検出回路などの設計試作

電気電子情報工学科

Λ形負性抵抗素子を用いた多値メモリの試作

日本大学理工学部

アナログ汎用素子評価用 TEG とニューロンモデルの試作

日本大学理工学部

電圧制御発振器のための基本回路の試作

秋田大学工学資源学部

演算増幅器設計試作を通じた LSI 設計教育と FG-MOS を用いた
高機能 LSI

佐賀大学大学院工学系研究科
佐賀大学理工学部
有明工業高等専門学校電子情報工学科
豊橋技術科学大学情報工学専攻

演算増幅器設計コンテスト応募に向けた試作

演算増幅器の試作
FM 放送受信機構成のための要素回路の試作
study of MOSFET
無線センサネットワーク端末の電源制御回路
人体モニタリングシステム用アナログ IC
Digital filter の開発方式の確立

掲載頁
99

99

徒，鈴木 淳史
佐々木 芳樹，佐伯 勝敏，関根 好
文佐々木 芳樹，佐伯 勝敏，関根 好
文萱野 良樹，小林 吾生，柳澤 良
介，井上 浩

99

100

100

清水 暁生，野邊 勇樹，西 晃司
安元 周平，山下 裕人，沖田 光
聡，和田 侑也，深井 澄夫

100

野口 卓朗，雪田 雅史，石川 洋平
瀬川 健太郎豊橋技術科学大学情報工学課程

石岡 和也，松岡 那樹

豊橋技術科学大学情報工学系

和田 和千

東京工業大学理工学研究科
東京工業大学グローバルエッジ研究院

高木 茂孝
ニコデムス レディアン

東京工業大学理工学研究科

高木 茂孝

東京工業大学グローバルエッジ研究院

ニコデムス レディアン

101

明治大学理工学部

高窪 かをり102

財団法人 福岡県産業・科学技術振興財団

黄 章財

早稲田大学情報生産システム研究科

井上 靖秋

兵庫県立大学工学部

田中 伸哉

兵庫県立大学大学院工学研究科

園田 晃司，藤田 孝之，前中 一介

102

兵庫県立大学工学研究科

齊藤 光俊，藤田 孝之，前中 一介

103

101

101

102

平成２１年度第１回ローム CMOS 0.18um 試作 （RO18091）
題

名ブロックマッチング方式 CMOS オプティカルフローセンサー

大

学

名

研

究

者

掲載頁

東京大学工学系研究科

小森 健正，柴田 直

104

東京大学工学系研究科

朱 弘博，柴田 直

104

二分木階層マルチチップ K-means アーキテクチャ機能確認用試作チップ

東京大学工学系研究科

馬 奕涛，柴田直

104

SRAM 回路の基礎検討チップ

東京大学工学系研究科

申 丞鎬，柴田 直

105

A Digital-Pixel-Sensor-Based Global Feature Extraction
Processor

CMOS 共鳴特性回路を用いた画像特徴 抽出アナログ集積回路

東京大学工学系研究科

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

横浜国立大学工学部

吉井 一馬，プラバート ウィーラ
ワルダナ，柴田 直
岡本 悠史，陳 賢珠，矢口 謙太，
吉川 信行

広島大学ナノデバイス・バイオ融合科学研
高信頼性を実現するタイムドメイン連想メモリ

究所
広島大学大学院先端物質科学研究科
広島大学工学部第二類

105

105

Mattausch Hans Juergen，小出哲士
Tania Ansari，今福 渉，川畑 明

106

雄
安田 雅浩

Above CMOS インダクタ技術のための VCO・LNA の試作

東北大学工学研究科

大宮 豊，小谷 光司，伊藤 隆司

106

アニマルウォッチセンサ向け高速起動発振回路用 TEG

東京大学工学系研究科 精密機械工学専攻

中村 公亮，増田 誉，須賀 唯知

106

茨城大学工学部

木村 孝之

東京大学宇宙線研究所

佐々木 真人，増田 正孝

107

神経信号測定および刺激印加のための回路(B5)慶應義塾大学理工学部

岩田 貴之，山口 昌也，中野 誠彦

107

CMOS 集積化アクティブ磁界プローブ

東北大学大学院工学研究科

山口 正洋，難波 志織，小舘 航

107

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

108

宇宙線観測用信号処理 LSI の TEG

広島大学ナノデバイス・バイオ融合科学研
口腔内モニタリングのためのワイヤレスバイオセンサ

究所
広島大学先端物質科学研究科

3-1

広島大学ナノデバイス・バイオ融合科学研
オンチップ免疫反応検出のため磁気ビーズ駆動

究所

石川 智弘，金子 文恵

広島大学ナノデバイス・バイオ融合科学研

上口 光

108

究所

第
３
章

平成２１年度第２回ローム CMOS 0.18um 試作 （RO18092）
題

名

大

学

名

研

究

者

掲載頁

擬似的に不規則な画素配置を持つ CMOS イメージセンサ

金沢大学工学部

秋田 純一

109

時間差増幅器を用いたニモード時間差デジタル変換器

東京大学工学系研究科

萬代 新悟

109

デジタルアクティブ基板ノイズキャンセラー

東京大学工学系研究科
東京大学大規模集積システム設計教育研究

ダン ゴクランセンター
東京大学工学系研究科
スリープ回路の寄生容量を用いた電源雑音キャンセル回路

東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

電源ノイズ検出用ピークホールド回路の試作

東京大学大規模集積システム設計教育研究センター（VDEC）

スキューを用いた一次元高精度ポジションセンサー

東京大学工学系
東京大学工学部

二線式スタティック CMOS を用いた縦列ゲート

東京大学大規模集積システム設計教育研究センター（VDEC）

on-chip dipole antenna array for mm-wave pulse transmitter

On-chip antenna array in mm-wave regime

東京大学工学系研究科
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科
東京大学大規模集積システム設計教育研究

名倉 徹，池田 誠，浅田 邦博
金 鎮明
名倉 徹，池田 誠，浅田 邦博

109

110

玉置 裕基
名倉 徹，池田 誠，浅田 邦博

110

宋 暁旭

110

中里 輝希
池田 誠

111

Nguyen Ngoc Mai KHANH
佐々木 昌浩，浅田 邦博

Nguyen Ngoc Mai KHANH

111

佐々木 昌浩，浅田 邦博

111

京都大学情報学研究科

土谷 亮

112

MOSFET の弱反転領域を利用したアナログ回路

中央大学大学院理工学研究科

築山 修治，市川 章夫，大藤 雅之，土井 誠，森井 允紀

112

非接触データ転送回路

広島大学大学院先端物質科学研究科

佐々木 守

112

横浜国立大学大学院工学府

内山 順一

横浜国立大学大学院工学研究院

吉川 信行

センター
チップ内メタマテリアル特性評価チップ

消費電力実測のための断熱的パストランジスタ加算回路

69

113

チ
ッ
プ
試
作
報
告

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

岡本 悠史，陳 賢珠，矢口 謙太，
吉川 信行

横浜国立大学工学部
東北大学工学研究科

新井 宏明，小谷 光司，伊藤 隆司

東北大学未来科学技術総合研究センター

宮本 直人

中央大学大学院理工学研究科

加藤 大介，荻野 達也，中澤 啓
悟，高橋 将史，杉本 泰博

114

Preamp-Shaper-Discriminator

東京大学工学部

島添 健次

114

可視光通信用センサおよび信号処理回路

慶應義塾大学理工学部

近内 聡史，松本 松本

114

東京大学情報理工学系研究科

鈴木 隆文
吉田 毅，升井 義博，安部 亨，末115

WiMAX ターボデコーダ
高周波用アナログデバイスの TEG 試作

多チャンネル皮質脳波検出システムチップ
しきい値電圧依存性の小さい CMOS 基準電流発生回路の設計

広島大学先端物質科学研究科
富山県立大学大学院工学研究科

113

石 勝也
田中 智章，松田 敏弘，岩田 栄之

115

偶数段リングオシレータ TEG

九州工業大学マイクロ化総合技術センター

小原 祐輔，中村 和之

115

Study of MOSFET

明治大学理工学部

高窪 かをり116

慶應義塾大学理工学部

岩田 貴之，山口 昌也，中野 誠彦

116

森谷 英一郎，春山 真一郎

116

山形大学大学院理工学研究科

佐山 裕紀，高橋 良輔，原田 知親

117

神経信号測定および刺激印加のための回路

慶應義塾大学大学院システムデザイン・マ

可視光通信用センサ

ネジメント研究科

サブスレショルドで動作する極低電圧駆動アナログ回路とオン
チップ電源回路
生体モニタリングシステム用ディジタル回路レイアウト合成検

兵庫県立大学大学院工学研究科

園田 晃司，藤田 孝之，前中 一介

証

兵庫県立大学工学部

石井 雅敏，田中 伸哉

117

0.18um インバータチェイン TEG（１）

東洋大学

堀口 文男

117

東京大学生産技術研究所
東京大学大規模集積システム設計教育研究

電圧制御発振回路

センター

3-1

広島大学ナノデバイス・バイオ融合科学研

70

口腔内モニタリングのためのワイヤレスバイオセンサ(2)第３章

オンチップ免疫反応検出のため磁気ビーズ駆動(2)

チ
ッ
プ
試
作
報
告

113

アナログ回路設計手法検証用 TEG

究所
広島大学先端物質科学研究科
広島大学広島大学 先端物質科学研究科
広島大学ナノデバイス・バイオ融合科学研
究所
東北大学電気通信研究所

飯田 智士，高橋 亮，島本 潤吉，
平田 貴士，安福 正，石田 光一，
桜井 貴康
高宮 真
石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅

118

118

安部 亨
石川 智弘，上口 光，金子 文恵

118

稲津 賢治，小西 貴之，桝井 昇一

119

平成２１年度第３回ローム CMOS 0.18um 試作 （RO18093）
題

名ライブラリ検証用ならびにソフトエラー測定用 LSI
データ圧縮による高速読み出しを実現する超高速三次元形状計
測イメージセンサ
スキューを用いた一次元高精度ポジションセンサー

大

学

名

研

究

者

掲載頁

京都工芸繊維大学工芸科学研究科

小林 和淑

京都大学情報学研究科

古田 潤，小野寺 秀俊

120

東京大学工学系研究科

萬代 新悟

120

東京大学工学系

宋 暁旭

東京大学 VDEC

佐々木 昌浩

金沢大学自然科学研究科

戸羽 辰夫

金沢大学理工研究域

秋田 純一，北川 章夫

金沢大学自然科学研究科

戸羽 辰夫

金沢大学理工研究域

秋田 純一，北川 章夫

金沢大学自然科学研究科

戸羽 辰夫

金沢大学理工研究域

秋田 純一，北川 章夫

金沢大学自然科学研究科

戸羽 辰夫

金沢大学理工研究域

秋田 純一，北川 章夫

横浜国立大学大学院工学府

内山 順一

横浜国立大学大学院工学研究院

吉川 信行

リコンフィギュラブルメモリ回路
容量結合を用いた通信実験 TEG
誘導結合を用いた通信実験 TEG
特定小電力無線通信送受信機用 TEG の試作
特定小電力無線通信送受信機用 TEG の試作
断熱的回路の構造による比較を行うための 3 種類の乗算器

121

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

横浜国立大学工学部

Above CMOS インダクタのモデリング用インダクタ

東北大学工学研究科

LTE ターボデコーダ
高機能イメージセンサの検証用ＴＥＧ

120

岡本 悠史，陳 賢珠，矢口 謙太，
吉川 信行
杉本 篤生，大宮 豊，小谷 光司，
伊藤 隆司

東北大学工学研究科

新井 宏明，小谷 光司，伊藤 隆司

東北大学未来科学技術共同研究センター

宮本 直人

東京理科大学工学研究科

大高 俊徳，菅井 男也，平賀 匠，
浜本 隆之

121

121

122

122

122

123

123

123

124

ダミーメタル入り伝送線路の伝搬損失の評価

東京工業大学理工学研究科

オンチップ・スパイラルインダクタ TEG 試作

中央大学大学院理工学研究科

改良型 Preamp-Shaper-Discriminator
電流モード連続時間バンドパスΔΣ変調器とその要素回路
２００９年度範研究室研究回路試作チップ

124介，杉本 泰博

124

東京大学工学部

島添 健次

125

上智大学理工学部

渡辺 貴士，和保 孝夫

125

電気通信大学先進理工学部

University of TokyoVLSI Design andClocked Level-Crossing Analog-to-Digital Converter.

平野 拓一，小野 雄也
荻野 達也，中澤 啓悟，江川 遼

Education Center
Advantest Corporation

範 公可，heng Socheat，張品，Ghimire Jagat Jyoti

125

Mohamed Abbas，Satoshi Komatsu，Kunihiro Asada
Takahiro Yamaguchi，Yasuo

126

Furukawa

2 つの低電圧 ADC(信号分割構成パイプライン型と弱反転領域使

豊橋技術科学大学情報工学専攻

中川 雄介，瀬川 健太郎

用の逐次比較型)豊橋技術科学大学情報工学系

和田 和千

126

廣田 健

126

東京工業大学情報理工学研究科計算工学専

非同期式回路によるオートマトン

攻

神経信号測定および刺激印加のための回路

慶應義塾大学理工学部

岩田 貴之，山口 昌也，中野 誠彦

127

可視光通信用センサ

慶應義塾大学大学院システムデザイン・マ
ネジメント研究科

森谷 英一郎，春山 真一郎

127

0.18um インバータチェイン TEG（２）東洋大学総合情報学部

堀口 文男

127

0.18um 論理回路 TEG（３）東洋大学総合情報学部

堀口 文男

128

磁性膜によるノイズ抑制効果を評価するためのオンチップ伝送
線路

東北大学大学院工学研究科

山口 正洋，室賀 翔，難波 志織

128

低雑音増幅器を用いたオンチップ集積化磁界プローブ

東北大学大学院工学研究科

山口 正洋，難波 志織

128

可変構造型プロセッサの試作

九州大学システム LSI 研究センター

石原 亨，Zang Chengjie

129

アバランシェフォトダイオード

金沢大学理工研究域
金沢大学大学院自然科学研究科

飯山 宏一，丸山 武男
高松 英輝

129

MOSFET パラメータ基板効果評価 TEG

東京理科大学大学院理工学研究科

明
畑中 輝義，矢島 亮児，田中丸 周平，本田 健太郎，竹内 健

東京大学電気系工学専攻

SRAM TEG 回路と昇圧電源回路

楳田 洋太郎，真鍋 貴俊，間渕 泰

東京大学生産技術研究所

129

130

宮地 幸祐

ウェイクアップ型無線通信システムのディジタル回路

東京大学先端科学技術研究センター

Fractiona-N PLL 設計 TEG Ver1

東北大学電気通信研究所

瀧口 貴啓，石田 繁巳，猿渡 俊介，南 正輝，森川 博之
Lee Jun Gyu，Xu Zule，Wang
Ge，桝井 昇一130

130

平成２１年度第４回ローム CMOS 0.18um 試作 （RO18094）
題

名ゲーテッドフリップフロップを多ビット統合した低電力レジス
タ回路の試作大学

名九州大学システム情報科学府
九州大学システム LSI 研究センター
東京大学工学部

二線式スタティック CMOS を用いた自己同期回路

東京大学大規模集積システム設計教育研究センター（VDEC）

LSI 故障診断装置評価用 TEG-1

大阪大学大学院情報科学研究科

LSI 故障診断装置評価用 TEG-2

大阪大学大学院情報科学研究科

デルタ・シグマ変調器，計測アンプ，演算増幅器，温度センサ

宮崎大学大学院工学研究科

ー回路の試作宮崎大学工学部

CMOS バンプ回路を用いた電流モード動きフィールド生成回路

東京大学工学系研究科

容量結合通信向け要素回路１

研

究

者

奥平 拓見
石原 亨

131

中里 輝希
池田 誠

131

野津 孝行，御堂 義博，三浦 克介，中前 幸治
池田 哲志，御堂 義博，三浦 克介，中前 幸治

131132

宮内 亮一，西村 和将，田中 誠
坂本 亮太，末崎 将成，外山 貴

132子，田村 宏樹，淡野 公一
プラバート ウィーラワルダナ，柴田直

東京大学生産技術研究所

佐々木 正人，陳 柏宏，池内 克

東京大学大規模集積システム設計教育研究之，桜井 貴康

センター

高宮 真

東京大学生産技術研究所

佐々木 正人，陳 柏宏，池内 克

東京大学大規模集積システム設計教育研究之，桜井 貴康

センター

高宮 真

多倍長浮動小数点演算アクセラレータ HP-DSFP の実装

広島市立大学大学院情報科学研究科情報工学専攻

川本 智之，谷川 一哉，弘中 哲夫

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

横浜国立大学工学部

容量結合通信向け要素回路２

掲載頁

岡本 悠史，陳 賢珠，矢口 謙太，
吉川 信行

132

133

133

133

134

3-1
71

第
３
章
チ
ッ
プ
試
作
報
告

広島大学ナノデバイス・バイオ融合科学研
タイムドメイン連想メモリの高速・低消費電力化のためのテス

究所

トチップ

広島大学先端物質科学研究科
広島大学工学部第二類
広島大学ナノデバイス・バイオ融合科学研

信頼性検証のためのタイムドメイン連想メモリのテストチップ

134

安田 雅浩
Mattausch Hans Juergen，小出哲士
Tania Ansari，今福 渉，川畑 明

134

雄
安田 雅浩

高機能イメージセンサの検証用ＴＥＧ

東京理科大学工学研究科

菅井 男也，浜本 隆之

135

高機能イメージセンサの検証用ＴＥＧ

東京理科大学工学研究科

大高 俊徳，浜本 隆之

135

低周波数で動作する無線通信向け整流回路

広島大学大学院先端物質科学研究科

大森 美郷，亀田 成司，岩田 穆

135

ダミーメタル入り伝送線路および RF 回路基本素子の特性評価

東京工業大学理工学研究科

平野 拓一，小野 雄也

136

並列処理用プロセッサの試作

首都大学東京数理情報科学専攻

大橋 常毅，田中 和人，福永 力

136

高抵抗シリコン基板を用いたオンチップ・スパイラルインダク

中央大学大学院理工学研究科

荻野 達也，中澤 啓悟，江川 遼介，杉本 泰博

136

集積化磁気センサの低電圧駆動確認用 TEG

茨城大学工学部

木村 孝之

137

連続時間方式ΔΣ型 ADC とその要素回路

上智大学理工学部

安達 美志，室塚 真毅，和保 孝夫

137

上智大学理工学部

小田 遼介，栗林 和輝，和保 孝夫

137

上智大学理工学研究科

能登 弘，西上 義人

138

低電圧非同期型Δ変調器、電流モード非同期式ΔΣ変調器とその要素回路
高速フラッシュ型アナログ・デジタル変換器とその要素回路
実時間動領域抽出向けアフィン動きモデル推定プロセッサ

金沢大学自然科学研究科

可視光 ID 用受光センサ及び信号処理回路

慶應義塾大学理工学部

3-1

グリッチによる消費電力の増大を抑制する乗算器

72

電気的検査容易化 CMOS イメージセンサの検証

チ
ッ
プ
試
作
報
告

Tania Ansari，今福 渉，川畑 明
雄

広島大学工学部第二類

タ TEG 試作

第３章

究所
広島大学大学院先端物質科学研究科

Mattausch Hans Juergen，小出哲士

Clocked Level-Crossing Analog-to-Digital Converter (Mod-

深山 正幸，小松 弘季，東郷 康
二，松田 吉雄

138

中田 啓道，松本 松本

138

神戸大学大学院工学研究科

小暮 武，藤岡 達也，沼 昌宏

神戸大学工学部

雫譲

徳島大学工学部

University of TokyoVLSI Design and五百倉 裕一，加藤 健二，樽見洋，四柳 浩之，橋爪 正樹

139

139

Mohamed Abbas，Satoshi Komatsu，Kunihiro Asada

ified)

Education Center
Advantest Corporation

Takahiro Yamaguchi，Yasuo

微小遅延故障検出のための遅延測定回路

千葉大学大学院融合科学研究科

田辺 融，加藤 健太郎，伊藤 秀男

139

Furukawa140

ローム 0.18um 試作

豊橋技術科学大学情報工学専攻

中田 光俊，中川 雄介

140

センサ用 CV 変換回路

富山県立大学工学部

濱野 寛之，松田 敏弘，岩田 栄之

140

LSI 設計演習 256bit SRAM

九州工業大学マイクロ化総合技術センター

平川 豊，三村 法寛，山之口 誠
将，中村 和之141

可変段数パイプラインプロセッサ評価用チップ

三重大学大学院工学研究科

可変段数パイプラインプロセッサ評価用チップ

三重大学大学院工学研究科

中林 智之，佐々木 敬泰，大野 和彦，近藤 利夫

低電圧超低電力アナログ回路
ビアプログラマブルデバイス(VPLD)ＶＰＥＸの配線遅延評価
チップ

中林 智之，佐々木 敬泰，大野 和彦，近藤 利夫

財団法人 福岡県産業・科学技術振興財団

黄 章財

早稲田大学情報生産システム研究科

井上 靖秋

立命館大学理工学部
立命館大学理工学研究科

北森 達也，藤野 毅
浅川 俊介

141

141

142

142

高速電圧波形記録回路＋ノイズ検出用 ADC+BMI 用 LSI の DCDC コンバータ＋BMI 用 LSI の FM 変調器用発振器 慶應義塾大学
理工学部 中野 誠彦，大塚 浩平，小田中 温，中村 真之，三谷 勇
貴
可視光通信用センサ

慶應義塾大学理工学部

慶應義塾大学大学院システムデザイン・マ
ネジメント研究科

中野 誠彦，大塚 浩平，小田中温，中村 真之，三谷 勇貴

142

森谷 英一郎，春山 真一郎

143

Charge pump system with hybrid decoupling scheme

早稲田大学大学院情報生産システム研究科

黄 孟枢

143

可変構造型マルチコアプロセッサの試作

九州大学システム LSI 研究センター

石原 亨，Zang Chengjie

143

Ｓｉ集積回路プロセスによる単電子デバイス・回路の検討

静岡大学電子工学研究所

猪川 洋

144

PN 符号生成回路付 SSO ノイズ測定 TEG

福岡工業大学情報工学部

松原 裕之

144

直列均等分圧回路 TEG およびアナログ乗算器 TEG

東京理科大学大学院理工学研究科

楳田 洋太郎，真鍋 貴俊，間渕 泰
明

144

量子コンピュータのエミュレータ実現に向けた特性評価回路

琉球大学工学部

西 広海，津嘉山 力，金城 光永

145

高速動的光再構成型プロセッサチップ

静岡大学工学部

渡邊 実

145

口腔内モニタリングのためのワイヤレスバイオセンサ(3)広島大学ナノデバイス・バイオ融合科学研
究所
広島大学先端物質科学研究科

石川 智弘，上口 光，村上 裕二
升井 義博，吉田 毅，安部 亨

145

広島大学ナノデバイス・バイオ融合科学研
オンチップ免疫反応検出のため磁気ビーズ駆動(3)究所
広島大学ナノデバイス・バイオ融合科学研

石川 智弘
上口 光，金子 文恵

146

究所
ウェイクアップ型無線通信システムのアナログ回路

東京大学先端科学技術研究センター

Fractiona-N PLL 設計 TEG Ver2

東北大学電気通信研究所

アナログ回路設計手法検証用 TEG-Ver2

東北大学電気通信研究所

瀧口 貴啓，石田 繁巳，猿渡 俊介，南 正輝，森川 博之
Lee Jun Gyu，Xu Zule，Wang

146

Ge，桝井 昇一

146

稲津 賢治，小西 貴之，桝井 昇一

147

平成２１年度第５回ローム CMOS 0.18um 試作 （RO18095）
題

名

大

学

名

広島大学ナノデバイス・バイオ融合科学研
高抵抗基板でのタイムドメイン連想メモリのテストチップ

究所
広島大学大学院先端物質科学研究科
広島大学工学部第二類

多チャンネル脳波検出システムチップ

広島大学先端物質科学研究科

ＬＳＩ設計教育ならびにソフトエラー検証用 LSI

京都工芸繊維大学工芸科学研究科
京都工芸繊維大学工芸科学部
東京大学工学系研究科

wider-band mm-wave mixer with on-chip antenna

東京大学大規模集積システム設計教育研究
センター

研

究

者

掲載頁

Mattausch Hans Juergen，小出哲士
Tania Ansari，今福 渉，川畑 明

148

雄
安田 雅浩
吉田 毅，升井 義博，安部 亨，末
石 勝也

148

小林 和淑
久保田 勘人

148

Nguyen Ngoc Mai KHANH
佐々木 昌浩，浅田 邦博

149

極低消費電力無線用パルス生成回路

広島大学先端物質科学研究科

藤島 実

149

インパルス方式ＵＷＢレーダ用要素回路の試作

山梨大学医学工学総合研究部

佐藤 隆英

149

金沢大学自然科学研究科

崔 冀，駒村 優作，飴山 剛史

金沢大学理工研究域

秋田 純一，北川 章夫

150

横浜国立大学工学部

岡本 悠史，矢口 謙太，吉川 信行

150

横浜国立大学工学府

陳 賢珠

横浜国立大学工学研究院

吉川 信行

2bit/step 変換方式の逐次近似型アナログ/デジタル変換器

上智大学理工学部

杉山 直紀，草野 恵一，能登 弘，
和保 孝夫

151

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ

横浜国立大学工学部

岡本 悠史，矢口 謙太，吉川 信行

151

横浜国立大学大学院工学府

内山 順一

横浜国立大学大学院工学研究院

吉川 信行

151

パッシブ型無線温度センサ
SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
SFQ/CMOS ハイブリッドメモリ用各種 CMOS 増幅器

断熱的回路の消費電力測定のための乗算回路

150

静電容量型センサ用容量検出回路

慶應義塾大学理工学部

堀下 祐輔，松本 佳宣

152study of MOSFET

明治大学理工学部

高窪 かをり152

立命館大学理工学部

古橋 康太，藤野 毅

152

ドミノ RSL 方式を用いた Simplified-DES(SDES)暗号回路の立命館大学理工学部

岩井 克彦，藤野 毅

DPA 耐性評価チップ

立命館大学理工学研究科

小島 憲司，浅川 俊介

物理複製不可能なデバイス（PUF:Physically Unclonable Function）の基本特性評価用チップ

153

TEG による基本特性評価

長野高専電気電子工学科

秋山 正弘

153

Finite Impulse Response Filter の開発

兵庫県立大学工学研究科

齊藤 光俊，藤田 孝之，前中 一介

153

早稲田大学情報生産システム研究科

張 藝蒙

154

4-bit multiplier with 2-phase power clock driven chargerecovery logic

富山高等専門学校地域イノベーションセン
イメージセンサ基本動作確認用チップ

ター
富山高等専門学校専攻科
富山高等専門学校情報工学科

ボード間非接触データ伝送のためのシングルエンド形誘導結合
送受信回路１
ボード間非接触データ伝送のためのシングルエンド形誘導結合
送受信回路２MOSFET パラメータ基板バイアス効果評価 TEG

塚田 章
新田 真浩

東京大学生産技術研究所

佐々木 正人，陳 柏宏，池内 克

東京大学大規模集積システム設計教育研究センター之，桜井 貴康
高宮 真

東京大学生産技術研究所

佐々木 正人，陳 柏宏，池内 克

東京大学大規模集積システム設計教育研究之，桜井 貴康

センター

高宮 真

東京理科大学大学院理工学研究科

154

長田 春風

楳田 洋太郎，真鍋 貴俊，間渕 泰
明

154

155

155

3-1
73

第
３
章
チ
ッ
プ
試
作
報
告

ウェイクアップ型無線通信システムのアナログ回路

3-1
74

第
３
章
チ
ッ
プ
試
作
報
告

東京大学先端科学技術研究センター

瀧口 貴啓，石田 繁巳，猿渡 俊介，南 正輝，森川 博之

155

3.

2

チップ種別一覧
MEMS

ラン名

タ

イ

ト

ル

研

究

者

掲載頁

RO18091

オンチップ免疫反応検出のため磁気ビーズ駆動

石川 智弘, 金子 文恵, 上口 光

108

RO18092

オンチップ免疫反応検出のため磁気ビーズ駆動(2)石川 智弘, 上口 光, 金子 文恵

118

RO18094

オンチップ免疫反応検出のため磁気ビーズ駆動(3)石川 智弘, 上口 光, 金子 文恵

146

TEG(特性評価回路など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

A Charge-Domain Auto- and Cross-Correlation Based IR-UWB
ES65083

Receiver with Power- and Area-efficient PLL for 62.5ps Step Data

劉 楽昌, 桜井 貴康, 高宮 真

81

増永 直樹, 朴 哲, 池内 克之, 桜井 貴康, 高宮 真

81Synchronization
ES65083

容量結合通信を用いた非接触コネクタ回路

ES65091

FFの遅延故障評価及び基板電圧制御付き遅延ばらつき評価TEG

砂川 洋輝, Mahfuzul A.K.M, 三木 崇史, 西澤 真一, 小野
寺 秀俊, 小林 和淑

83

ES65091

ゲート絶縁膜信頼性評価回路 I

松本 高士, 牧野 紘明, 小野寺 秀俊, 小林 和淑

83

ES65091

低電源電圧領域におけるチップ内遅延ばらつきの測定

安福 正, 桜井 貴康, 高宮 真

83

トランジスタモデルHiSIMを用いた製造ばらつきのモデリングと回路シ

Mattausch Hans Juergen, 小出 哲士, 上口 光, 賀谷 彰

ミュレーション手法の実証

大, 川畑 勇樹ES65091

末吉 敏則, 飯田 全広, 久我 守弘, 尼崎 太樹, 井上 万輝, 古84

ES65091

粒度可変論理セルを用いたリコンフィギャラブルIPの設計

ES65091

スケーラブルアナログ・デジタル混載回路アーキテクチャの検討

益 一哉, 石原 昇, 佐藤 高史, 天川 修平

85

ES65091

ソフトエラー耐性評価回路

更田 裕司, 原田 涼, 橋本 昌宜, 尾上 孝雄, 密山 幸男

86

賀 正紘, 岡本 康裕, 用正 博紀

84ES65091

オンチップコイルアレーを用いたEMI測定チップ

増永 直樹, 石田 光一, 桜井 貴康, 高宮 真

86

ES65091

ソフトエラー検証用LSI

古田 潤, 小野寺 秀俊, 小林 和淑

86

ES65092

適応型テストのための低タイミングインパクト特性推定回路

佐藤 高史, 小崎 忠道, 上薗 巧, 高橋 知之

89

ES65093

FFの遅延故障評価，遅延ばらつき評価及び遅延ばらつき自己補償TEG

ES65093

ゲート絶縁膜信頼性評価回路 II

松本 高士, 牧野 紘明, 伊東 恭佑, 釜江 典裕, 小野寺 秀俊,
小林 和淑

93
93

Bishnu Das, 砂川 洋輝, Mahfuzul A.K.M, 三木 崇史, 西澤 真一, 釜江 典裕, 北島 和彦, 小野寺 秀俊

93

ES65093

回路特性経時的変動の効果的取得回路

佐藤 高史, 小崎 忠道, 上薗 巧, 高橋 知之

MOT082

ＣＶＳＬ基本論理回路群とＣＭＯＳ基本論理回路群の設計試作波多野 裕, 神尾 翔, 吉山 拓毅

94

MOT082H型ゲート電極MOSFETの特性とサブスレショルド動作時の回路動作検証

原田 知親

96

MOT082

超低消費電力断熱的ダイナミックCMOS論理回路の試作

白石 洋一, 憑 歓

98

波多野 裕, 鈴木 淳史

99

波多野 裕, 藤田 大貴, 馬淵 英憲, 加藤 喬斐徒, 鈴木 淳史

99

MOT091

MOT091ＣＶＳＬ基本論理回路群、ＣＭＯＳ基本論理回路群及びＳＥＥ検出回路な
どの設計試作ＣＶＳＬ基本論理回路群、ＣＭＯＳ基本論理回路群及びＳＥＥ検出回路な
どの設計試作

MOT091

アナログ汎用素子評価用TEGとニューロンモデルの試作

佐々木 芳樹, 佐伯 勝敏, 関根 好文

100

RO18091

アニマルウォッチセンサ向け高速起動発振回路用TEG

中村 公亮, 増田 誉, 須賀 唯知

106

RO18092

チップ内メタマテリアル特性評価チップ

土谷 亮

112

RO18092

高周波用アナログデバイスのTEG試作

加藤 大介, 荻野 達也, 中澤 啓悟, 高橋 将史, 杉本 泰博

114

RO18092

0.18umインバータチェインTEG（１）

堀口 文男

117

RO18092

電圧制御発振回路

RO18092
RO18093

飯田 智士, 高橋 亮, 島本 潤吉, 平田 貴士, 安福 正, 石田
光一, 桜井 貴康, 高宮 真

118

アナログ回路設計手法検証用TEG

稲津 賢治, 小西 貴之, 桝井 昇一

119

ライブラリ検証用ならびにソフトエラー測定用LSI

小林 和淑, 古田 潤, 小野寺 秀俊

120

RO18093

ダミーメタル入り伝送線路の伝搬損失の評価

平野 拓一, 小野 雄也

124

RO18093

オンチップ・スパイラルインダクタTEG試作

荻野 達也, 中澤 啓悟, 江川 遼介, 杉本 泰博

124

RO18093

0.18umインバータチェインTEG（２）

堀口 文男

127

RO18093

アバランシェフォトダイオード

飯山 宏一, 丸山 武男, 高松 英輝

129

RO18093

MOSFETパラメータ基板効果評価TEG

楳田 洋太郎, 真鍋 貴俊, 間渕 泰明

129

SRAM TEG回路と昇圧電源回路

畑中 輝義, 矢島 亮児, 田中丸 周平, 本田 健太郎, 竹内 健,
宮地 幸祐

130

RO18093

3-2
75

第
３
章
チ
ッ
プ
試
作
報
告

RO18094

LSI故障診断装置評価用TEG-1

野津 孝行, 御堂 義博, 三浦 克介, 中前 幸治

131

LSI故障診断装置評価用TEG-2

池田 哲志, 御堂 義博, 三浦 克介, 中前 幸治

132

RO18094

デルタ・シグマ変調器，計測アンプ，演算増幅器，温度センサー回路の試作

宮内 亮一, 西村 和将, 田中 誠, 坂本 亮太, 末崎 将成, 外山
貴子, 田村 宏樹, 淡野 公一

132

RO18094

容量結合通信向け要素回路１

佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康, 高宮 真

133

RO18094

容量結合通信向け要素回路２

佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康, 高宮 真

133

RO18094

ダミーメタル入り伝送線路およびRF回路基本素子の特性評価

平野 拓一, 小野 雄也

136

RO18094

高抵抗シリコン基板を用いたオンチップ・スパイラルインダクタTEG試作

荻野 達也, 中澤 啓悟, 江川 遼介, 杉本 泰博

136

RO18094

集積化磁気センサの低電圧駆動確認用TEG

木村 孝之

137

RO18094

電気的検査容易化CMOSイメージセンサの検証

五百倉 裕一, 加藤 健二, 樽見 洋, 四柳 浩之, 橋爪 正樹

139

RO18094

Ｓｉ集積回路プロセスによる単電子デバイス・回路の検討

猪川 洋

144

RO18094

PN符号生成回路付SSO ノイズ測定TEG

松原 裕之

144

RO18094

直列均等分圧回路TEGおよびアナログ乗算器TEG

楳田 洋太郎, 真鍋 貴俊, 間渕 泰明

144

RO18094

量子コンピュータのエミュレータ実現に向けた特性評価回路

西 広海, 津嘉山 力, 金城 光永

145

RO18094

アナログ回路設計手法検証用TEG-Ver2

稲津 賢治, 小西 貴之, 桝井 昇一

147

RO18095

ＬＳＩ設計教育ならびにソフトエラー検証用LSI

小林 和淑, 久保田 勘人

148

RO18095

TEGによる基本特性評価

秋山 正弘

153

佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康, 高宮 真

154佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康, 高宮 真155楳田 洋太郎, 真鍋 貴俊, 間渕 泰明

155

RO18095

ボード間非接触データ伝送のためのシングルエンド形誘導結合送受信回路
１
ボード間非接触データ伝送のためのシングルエンド形誘導結合送受信回路
２
MOSFETパラメータ基板バイアス効果評価TEG

76

チ
ッ
プ
試
作
報
告

131

RO18094

RO18095

第３章

奥平 拓見, 石原 亨

RO18094

RO18095

3-2

ゲーテッドフリップフロップを多ビット統合した低電力レジスタ回路の試作

アナデジ混載
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES65092

リング型バッファチェインを用いたプロセスモニタ回路

飯塚 哲也, 名倉 徹, 池田 誠, 浅田 邦博, 程 在鉉

87ES65092

微細化・低電源電圧化に向けたA/D変換器の開発

王 軍, Ham Hyun-ju, 松岡 俊匡, 谷口 研二

88

ES65092

ミックストシグナルSoCのためのオンチップモニタシステム

橋田 拓志, 荒賀 佑樹, 永田 真

91

ES65092

低電力ΔΣAD変換器における精度補正回路および雑音抑圧回路

岩田 穆, 藤川 信次, 前田 智明, 村坂 佳隆, 大本 貴史

91

RO18092

デジタルアクティブ基板ノイズキャンセラー

ダン ゴクラン, 名倉 徹, 池田 誠, 浅田 邦博

109

RO18092

スリープ回路の寄生容量を用いた電源雑音キャンセル回路

金 鎮明, 名倉 徹, 池田 誠, 浅田 邦博

110

RO18092

多チャンネル皮質脳波検出システムチップ

鈴木 隆文, 吉田 毅, 升井 義博, 安部 亨, 末石 勝也

115

RO18093

神経信号測定および刺激印加のための回路

岩田 貴之, 山口 昌也, 中野 誠彦

127

RO18094

センサ用CV変換回路

濱野 寛之, 松田 敏弘, 岩田 栄之

140

RO18095

多チャンネル脳波検出システムチップ

吉田 毅, 升井 義博, 安部 亨, 末石 勝也

148

RO18095

パッシブ型無線温度センサ

崔 冀, 駒村 優作, 飴山 剛史, 秋田 純一, 北川 章夫

150

アナログ/デジタル信号処理プロセッサ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

同期/非同期ハイブリッドアーキテクチャに基づく低消費電力リコンフィ

石原 翔太, 小松 与志也, 夏 徴帆, 張山 昌論, 亀山 充隆, 土

ギャラブルVLSI

屋 亮人

83

ES65092

pulse beam forming transmitter with on-chip dipole antenna

Nguyen Ngoc Mai KHANH, 佐々木 昌浩, 浅田 邦博

87

ES65092

センシングデータ転送を目的とした高性能・低消費エネルギーシリアル通信LSI

室山 真徳, 江刺 正喜

87

ES65092

データと制御信号の重畳に基づく低電力多値リコンフィギャラブルVLSI

亀山 充隆, 岡田 信彬, 石川 彰隆

88

ES65092

実時間動画像認識応用SIFT特徴量抽出プロセッサコア

ES65091

野口 紘希, 水野 孝祐, 上農 哲也, 何 光霽, 三浦 和夫, 藤永
剛史, 川口 博, 吉本 雅彦

90

ES65092

低消費電力マルチレートLDPC復号LSI

後藤 敏, ベン ショウ, チョウ ユウシン, チン シショウ

91

MOT082

FG-MOSを用いた高性能アナログ回路と多値論理回路

清水 暁生, 野邊 勇樹, 西 晃司, 深井 澄夫

94

MOT082

最大値・最小値8bitディジタルラッチ回路

園田 晃司, 藤田 孝之, 前中 一介

97

MOT091

演算増幅器設計試作を通じたLSI設計教育とFG-MOSを用いた高機能LSI清水 暁生, 野邊 勇樹, 西 晃司, 安元 周平, 山下 裕人, 沖田
光聡, 和田 侑也, 深井 澄夫, 野口 卓朗, 雪田 雅史, 石川 洋

100

平Digital filterの開発方式の確立

齊藤 光俊, 藤田 孝之, 前中 一介

103

RO18091

二分木階層マルチチップK-meansアーキテクチャ機能確認用試作チップ

馬 奕涛, 柴田104

RO18091

CMOS 共鳴特性回路を用いた画像特徴 抽出アナログ集積回路

吉井 一馬, プラバート ウィーラワルダナ, 柴田 直

105

MOT091

直RO18091

宇宙線観測用信号処理LSIのTEG

木村 孝之, 佐々木 真人, 増田 正孝

107

RO18092

on-chip dipole antenna array for mm-wave pulse transmitter

Nguyen Ngoc Mai KHANH, 佐々木 昌浩, 浅田 邦博

111
111

RO18092

On-chip antenna array in mm-wave regime

Nguyen Ngoc Mai KHANH, 佐々木 昌浩, 浅田 邦博

RO18092

WiMAXターボデコーダ

新井 宏明, 小谷 光司, 伊藤 隆司, 宮本 直人

113

RO18092

Preamp-Shaper-Discriminator

島添 健次

114

RO18092

生体モニタリングシステム用ディジタル回路レイアウト合成検証

園田 晃司, 藤田 孝之, 前中 一介, 石井 雅敏, 田中 伸哉

RO18093

リコンフィギュラブルメモリ回路

RO18093

LTEターボデコーダ

新井 宏明, 小谷 光司, 伊藤 隆司, 宮本 直人

123

RO18093

改良型Preamp-Shaper-Discriminator

島添 健次

125

117
121

RO18093

ウェイクアップ型無線通信システムのディジタル回路

瀧口 貴啓, 石田 繁巳, 猿渡 俊介, 南 正輝, 森川 博之

130

RO18094

高機能イメージセンサの検証用ＴＥＧ

大高 俊徳, 浜本 隆之

135

RO18094

高速フラッシュ型アナログ・デジタル変換器とその要素回路

能登 弘, 西上 義人

138

RO18094

実時間動領域抽出向けアフィン動きモデル推定プロセッサ

深山 正幸, 小松 弘季, 東郷 康二, 松田 吉雄

138

RO18094＋BMI用LSIのFM変調器用発振器 慶應義塾大学理工学部 中野 誠彦, 大塚 浩
平, 小田中 温, 中村 真之, 三谷 勇貴

中野 誠彦, 大塚 浩平, 小田中 温, 中村 真之, 三谷 勇貴

142

RO18095

wider-band mm-wave mixer with on-chip antenna

Nguyen Ngoc Mai KHANH, 佐々木 昌浩, 浅田 邦博

149

高速電圧波形記録回路＋ノイズ検出用ADC+BMI用LSIのDC-DCコンバータ

3-2

アナログ(PLL, A-D/DC-DCコンバータなど)
ラン名

タ

イ

ト

ル

研

77
究

者

掲載頁

ES65091

音声帯域用LPΔΣADCの試作

吉田 毅, 升井 義博, 小池 直希, 山本 健介

84

ES65091

低消費電力20相出力発振回路

李 赫鍾, 和泉 慎太郎, 竹内 隆, 川口 博, 吉本 雅彦

85

ES65091

乳がん早期発見システムのためのCMOS等価時間サンプリング回路

ES65091

外谷 昭洋, ハフィツ モヒュディン モハマド, 佐々木 信雄, 吉川 公麿85

サブスレショルド電流を駆動源とする生体センシング向け極低電圧動作
Rail-to-Rail アナログ増幅器の試作研究

原田 知親

86

ES65092

1.2V、200MHz、7次ローパスフィルタの試作

石井 壮太, 下山 佑介, 杉本 泰博

89

ES65092

無線通信用パイプライン型ADCの試作

吉田 毅, 升井 義博, 小池 直希, 山本 健介

90

ES65092

High-Speed Clocked Comparator and Clocked Level-Crossing ADC

Mohamed Abbas, Satoshi Komatsu, Kunihiro Asada90

ES65092

オペアンプレス・キャパシタレスΔ-Σ型ADC

ES65093

Continuous-Time Level-Crossing Analog-To-Digital Converter.

小西 恵大, 李 赫鍾, 和泉 慎太郎, 竹内 隆, 川口 博, 吉本
雅彦
Mohamed Abbas, Satoshi Komatsu, Kunihiro Asada, Takahiro Yamaguchi, Yasuo Furukawa

90

93

MOT082

チップ内伝送線路特性測定モデルの試作

柳澤 良介, 萱野 良樹, 井上 浩

94

MOT082演算増幅器設計コンテスト応募に向けた試作中田 光俊, 中川 雄介, 瀬川 健太郎, 和田 和千

95

MOT082演算増幅器の試作高木 茂孝, ニコデムス レディアン

95

MOT082

FM放送受信機構成用低雑音増幅回路と自動利得調整回路の構成

高木 茂孝, ニコデムス レディアン

96

MOT082

C/V変換回路・A/D変換回路

園田 晃司, 藤田 孝之, 前中 一介

97

MOT082

全差動離散時間ΔΣ変調器の開発

齊藤 光俊, 藤田 孝之, 前中 一介

97

MOT091

電圧制御発振器のための基本回路の試作

萱野 良樹, 小林 吾生, 柳澤 良介, 井上 浩

100

MOT091

演算増幅器設計コンテスト応募に向けた試作

瀬川 健太郎, 石岡 和也, 松岡 那樹, 和田 和千

101

MOT091

演算増幅器の試作高木 茂孝, ニコデムス レディアン

101

MOT091

FM放送受信機構成のための要素回路の試作

高木 茂孝, ニコデムス レディアン

101

MOT091

無線センサネットワーク端末の電源制御回路

黄 章財, 井上 靖秋

102

MOT091

人体モニタリングシステム用アナログIC

田中 伸哉, 園田 晃司, 藤田 孝之, 前中 一介

102

RO18091

神経信号測定および刺激印加のための回路(B5)岩田 貴之, 山口 昌也, 中野 誠彦

107

RO18092

時間差増幅器を用いたニモード時間差デジタル変換器

萬代 新悟

109

RO18092

電源ノイズ検出用ピークホールド回路の試作

玉置 裕基, 名倉 徹, 池田 誠, 浅田 邦博

110

第
３
章
チ
ッ
プ
試
作
報
告

RO18092

MOSFETの弱反転領域を利用したアナログ回路

築山 修治, 市川 章夫, 大藤 雅之, 土井 誠, 森井 允紀

112

RO18092

しきい値電圧依存性の小さいCMOS基準電流発生回路の設計

田中 智章, 松田 敏弘, 岩田 栄之

115

RO18092

偶数段リングオシレータTEG

小原 祐輔, 中村 和之

115

RO18092

神経信号測定および刺激印加のための回路

岩田 貴之, 山口 昌也, 中野 誠彦

116

RO18092

サブスレショルドで動作する極低電圧駆動アナログ回路とオンチップ電源回路

佐山 裕紀, 高橋 良輔, 原田 知親

117

RO18093

電流モード連続時間バンドパスΔΣ変調器とその要素回路

渡辺 貴士, 和保 孝夫

125

RO18093

２００９年度範研究室研究回路試作チップ

範 公可, heng Socheat, 張 品, Ghimire Jagat Jyoti

125

Clocked Level-Crossing Analog-to-Digital Converter.

Mohamed Abbas, Satoshi Komatsu, Kunihiro Asada, Takahiro Yamaguchi, Yasuo Furukawa

126

中川 雄介, 瀬川 健太郎, 和田 和千

126
135

RO18093

RO18093

2つの低電圧ADC(信号分割構成パイプライン型と弱反転領域使用の逐次比較型)RO18094

低周波数で動作する無線通信向け整流回路

大森 美郷, 亀田 成司, 岩田 穆

RO18094

連続時間方式ΔΣ型ADCとその要素回路

安達 美志, 室塚 真毅, 和保 孝夫

137

RO18094

低電圧非同期型Δ変調器、電流モード非同期式ΔΣ変調器とその要素回路

小田 遼介, 栗林 和輝, 和保 孝夫

137

RO18094

Clocked Level-Crossing Analog-to-Digital Converter (Modified)

RO18094

ローム0.18um試作

第
３
章
チ
ッ
プ
試
作
報
告

da, Takahiro Yamaguchi, Yasuo Furukawa

139

中田 光俊, 中川 雄介

140

RO18094

低電圧超低電力アナログ回路

黄 章財, 井上 靖秋

142

RO18094

Charge pump system with hybrid decoupling scheme

黄 孟枢

143

RO18095

インパルス方式ＵＷＢレーダ用要素回路の試作

佐藤 隆英

149

RO18095

2bit/step変換方式の逐次近似型アナログ/デジタル変換器

杉山 直紀, 草野 恵一, 能登 弘, 和保 孝夫

151

イメージセンサ/スマートセンサ

3-2
78

Mohamed Abbas, Satoshi Komatsu, Kunihiro Asa-

ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES65091

A Global Directional-Edge-Feature Extraction VLSI Processor

朱 弘博, 柴田 直

82

ES65092

高解像度バイオイメージセンサの試作

太田 淳, 徳田 崇, 笹川 清隆, 野田 俊彦, 宍戸 三四郎

89

RO18091

ブロックマッチング方式CMOSオプティカルフローセンサー

小森 健正, 柴田 直

104

RO18091

A Digital-Pixel-Sensor-Based Global Feature Extraction Processor

朱 弘博, 柴田 直

104

RO18091口腔内モニタリングのためのワイヤレスバイオセンサ

RO18092

石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨

108

擬似的に不規則な画素配置を持つCMOSイメージセンサ

秋田 純一

109

RO18092

スキューを用いた一次元高精度ポジションセンサー

宋 暁旭

110

RO18092

可視光通信用センサ

森谷 英一郎, 春山 真一郎

116

口腔内モニタリングのためのワイヤレスバイオセンサ(2)石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部
亨

118

萬代 新悟

120
120

RO18092

RO18093

データ圧縮による高速読み出しを実現する超高速三次元形状計測イメージセンサ

RO18093

スキューを用いた一次元高精度ポジションセンサー

宋 暁旭, 佐々木 昌浩

RO18093

高機能イメージセンサの検証用ＴＥＧ

大高 俊徳, 菅井 男也, 平賀 匠, 浜本 隆之

124

RO18093

可視光通信用センサ

森谷 英一郎, 春山 真一郎

127

RO18094

CMOSバンプ回路を用いた電流モード動きフィールド生成回路

プラバート ウィーラワルダナ, 柴田 直

132

RO18094

高機能イメージセンサの検証用ＴＥＧ

菅井 男也, 浜本 隆之

135

RO18094

可視光通信用センサ

森谷 英一郎, 春山 真一郎

143

RO18094口腔内モニタリングのためのワイヤレスバイオセンサ(3)RO18095

イメージセンサ基本動作確認用チップ

石川 智弘, 上口 光, 村上 裕二, 升井 義博, 吉田 毅, 安部亨

145

塚田 章, 新田 真浩, 長田 春風

154

ニューテクノロジ
ラン名
ES65091

タ

イ

ト

ル

誘導結合インタフェースを用いたレベル変換回路

研

究

者

新津 葵一, 高津 慶太, 石黒 仁揮, 黒田 忠広

掲載頁85マイクロプロセッサ
ラン名
ES65092

ES65092

タ

イ

ト

ル

研

究

者

ラコシ エンドレ ゾルタン, 廣本 正之, 越智 裕之, 中村

Hot Swap機構を備えた耐故障再構成アーキテクチャ
次世代知能ロボット制御のための混合整数2次計画問題（MIQP）ソルバー
プロセッサ

掲載頁

行宏

89

野口 紘希, 谷 純一, 嶋井 優介, 川口 博, 吉本 雅彦

91

MOT091study of MOSFET

高窪 かをり102

RO18093

非同期式回路によるオートマトン

廣田 健

126

RO18093

可変構造型プロセッサの試作

石原 亨, Zang Chengjie

129

RO18094

二線式スタティックCMOSを用いた自己同期回路

中里 輝希, 池田 誠

131

RO18094

多倍長浮動小数点演算アクセラレータHP-DSFP の実装

川本 智之, 谷川 一哉, 弘中 哲夫

133

RO18094

並列処理用プロセッサの試作

大橋 常毅, 田中 和人, 福永 力

136

RO18094

可変段数パイプラインプロセッサ評価用チップ

中林 智之, 佐々木 敬泰, 大野 和彦, 近藤 利夫

141

RO18094

可変段数パイプラインプロセッサ評価用チップ

中林 智之, 佐々木 敬泰, 大野 和彦, 近藤 利夫

141

RO18094

可変構造型マルチコアプロセッサの試作

石原 亨, Zang Chengjie

143

RO18094

高速動的光再構成型プロセッサチップ

渡邊 実

145

メモリ
ラン名
ES65092

タ

イ

ト

ル

スケーラビリティと信頼性検証のためのタイムドメイン連想メモリ

研

究

者

Mattausch Hans Juergen, 小出 哲士, Tania Ansari,
今福 渉, 川畑 明雄, 安田 雅浩

掲載頁
88

MOT091

Λ形負性抵抗素子を用いた多値メモリの試作

佐々木 芳樹, 佐伯 勝敏, 関根 好文

99

RO18091

SRAM回路の基礎検討チップ

申 丞鎬, 柴田 直

105

RO18091

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

105

RO18091

高信頼性を実現するタイムドメイン連想メモリ

今福 渉, 川畑 明雄, 安田 雅浩

106

RO18092

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

113

RO18093

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

123

RO18094

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

134

RO18094

タイムドメイン連想メモリの高速・低消費電力化のためのテストチップ

RO18094

信頼性検証のためのタイムドメイン連想メモリのテストチップ

Mattausch Hans Juergen, 小出 哲士, Tania Ansari,
今福 渉, 川畑 明雄, 安田 雅浩

134

RO18094

LSI設計演習 256bit SRAM

平川 豊, 三村 法寛, 山之口 誠将, 中村 和之

141

RO18095

高抵抗基板でのタイムドメイン連想メモリのテストチップ

Mattausch Hans Juergen, 小出 哲士, Tania Ansari,

Mattausch Hans Juergen, 小出 哲士, Tania Ansari,
今福 渉, 川畑 明雄, 安田 雅浩

Mattausch Hans Juergen, 小出 哲士, Tania Ansari,134

今福 渉, 川畑 明雄, 安田 雅浩

148
150

RO18095

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本 悠史, 矢口 謙太, 吉川 信行

RO18095

SFQ/CMOSハイブリッドメモリ用各種CMOS増幅器

陳 賢珠, 吉川 信行

150

RO18095

SFQ/CMOSハイブリッドメモリ用64kbメモリ

岡本 悠史, 矢口 謙太, 吉川 信行

151

演算回路(乗算器，除算器など)
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ES65092

断熱的パストランジスタ加算回路およびばらつき測定回路

内山 順一, 吉川 信行

88

RO18092
RO18092

二線式スタティックCMOSを用いた縦列ゲート

中里 輝希, 池田 誠

111

消費電力実測のための断熱的パストランジスタ加算回路

内山 順一, 吉川 信行

113

RO18092

Study of MOSFET

高窪 かをり116

RO18093

断熱的回路の構造による比較を行うための3種類の乗算器

内山 順一, 吉川 信行

122

RO18093

0.18um論理回路TEG（３）

堀口 文男

128

RO18094

グリッチによる消費電力の増大を抑制する乗算器

小暮 武, 藤岡 達也, 沼 昌宏, 雫 譲

139

RO18094

ビアプログラマブルデバイス(VPLD)ＶＰＥＸの配線遅延評価チップ

北森 達也, 藤野 毅, 浅川 俊介

142

RO18095

断熱的回路の消費電力測定のための乗算回路

内山 順一, 吉川 信行

151

RO18095

静電容量型センサ用容量検出回路

堀下 祐輔, 松本 佳宣

152

3-2
79

第
３
章
チ
ッ
プ
試
作
報
告

RO18095

RO18095
RO18095

物理複製不可能なデバイス（PUF:Physically Unclonable Function）の基
本特性評価用チップ
ドミノRSL方式を用いたSimplified-DES(SDES)暗号回路のDPA耐性評価
チップ
4-bit multiplier with 2-phase power clock driven charge-recovery logic

古橋 康太, 藤野 毅

152

岩井 克彦, 藤野 毅, 小島 憲司, 浅川 俊介

153

張 藝蒙

154

通信(RF回路，ATMなど)
ラン名

3-2
80

第
３
章
チ
ッ
プ
試
作
報
告

タ

イ

ト

ル

研

究

者

掲載頁

ES65083

非接触メモリカードのための4PAM誘導結合送受信機

川井 秀介, 石黒 仁揮, 黒田 忠弘

81

ES65091

ミリ波CMOS送信器用要素回路とデバイスのモデリング

藤島 実

82
84

ES65091

移相制御可能な低位相雑音ＶＣＯ

佐々木 守

ES65092

ミリ波CMOS受信器用要素回路とデバイスのモデリング

藤島 実

87

ES65092

三次元チップ積層向け10GHz高速クロック分配回路

汐崎 充, 岩田 穆

92

RO18091

Above CMOSインダクタ技術のためのVCO・LNAの試作

大宮 豊, 小谷 光司, 伊藤 隆司

106

RO18092

非接触データ転送回路

佐々木 守

112

RO18092

可視光通信用センサおよび信号処理回路

近内 聡史, 松本 松本

114

RO18093

容量結合を用いた通信実験TEG

戸羽 辰夫, 秋田 純一, 北川 章夫

121

RO18093

誘導結合を用いた通信実験TEG

戸羽 辰夫, 秋田 純一, 北川 章夫

121

RO18093特定小電力無線通信送受信機用TEGの試作

戸羽 辰夫, 秋田 純一, 北川 章夫

122

RO18093特定小電力無線通信送受信機用TEGの試作

戸羽 辰夫, 秋田 純一, 北川 章夫

122

RO18093

Above CMOSインダクタのモデリング用インダクタ

杉本 篤生, 大宮 豊, 小谷 光司, 伊藤 隆司

123

RO18093

Fractiona-N PLL設計TEG Ver1

Lee Jun Gyu, Xu Zule, Wang Ge, 桝井 昇一

130

RO18094

可視光ID用受光センサ及び信号処理回路

中田 啓道, 松本 松本

138

RO18094

ウェイクアップ型無線通信システムのアナログ回路

瀧口 貴啓, 石田 繁巳, 猿渡 俊介, 南 正輝, 森川 博之

146

RO18094

Fractiona-N PLL設計TEG Ver2

Lee Jun Gyu, Xu Zule, Wang Ge, 桝井 昇一

146

RO18095

極低消費電力無線用パルス生成回路

藤島 実

149

RO18095

ウェイクアップ型無線通信システムのアナログ回路

瀧口 貴啓, 石田 繁巳, 猿渡 俊介, 南 正輝, 森川 博之

155

その他
ラン名

タ

イ

ト

ES65091

LUT単位で自己同期動作を行うFPGA

ES65091

低電力リコンフィギャラブルアレイSMA-1

ル

研

究

者

Devlin Benjamin, 池田 誠, 浅田 邦博, 名倉 徹
斎藤 貴樹, 池淵 大輔, 木村 優之, 安田 好宏, 鎌田 雅大, 天
野 英晴

掲載頁
82
82

MOT082樹状構造をもつ放熱システムの機能検証用の発熱体

秋田 純一, 山崎 光悦

95

MOT082study of MOSFET

高窪 かをり96

RO18091

CMOS集積化アクティブ磁界プローブ

山口 正洋, 難波 志織, 小舘 航

107

RO18093

磁性膜によるノイズ抑制効果を評価するためのオンチップ伝送線路

山口 正洋, 室賀 翔, 難波 志織

128

RO18093

低雑音増幅器を用いたオンチップ集積化磁界プローブ

山口 正洋, 難波 志織

128

RO18094

微小遅延故障検出のための遅延測定回路

田辺 融, 加藤 健太郎, 伊藤 秀男

140

RO18095

study of MOSFET

高窪 かをり152

RO18095

Finite Impulse Response Filterの開発

齊藤 光俊, 藤田 孝之, 前中 一介

153

3.

3

各チップの詳細
平成20年度第3回e-Shuttle CMOS 65nm 試作（ ES65083 ）A Charge-Domain Auto- and Cross-Correlation Based IR-UWB Receiver with Power- andArea-efficient PLL for 62.5ps Step Data Synchronization
東京大学生産技術研究所

劉 楽昌, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：A 100Mb/s, 1.71mW DC-960MHz band impulse radio ultra-wideband（IR-UWB） receiver is developed in 1.2V
65nm CMOS. A novel auto- andcross-correlation based synchronization scheme is proposed to achieve 62.5psstep datasynchronization with a 2-GHz 8-phase PLL clock generator. Thedeveloped UWB receiver with the proposed power- andarea-efficient PLLachieves the low energy consumption of 17.1pJ/bit.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評価回路など）

容量結合通信を用いた非接触コネクタ回路
東京大学生産技術研究所

増永 直樹, 朴 哲, 池内 克之, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：ＬＳＩテスタ内部で, プローバ部分とテスタ本体とを接続する超多ピンコネクタを実現するため, 容量結合通信を用いた非接触コネクタの回路を二種類試作した. 一つ目の試作回路は低速通信時の消費電力を抑えることを目的とした最適設計を行っている.
もう一方は, 通信速度の向上を目指して回路の最適化を行ったものである. 一つ目の試作回路では, 通信速度 15Mbps のときの消費電力は 30μW であった. 最高通信速度は 1Gbps まで達することが確認できた. もう一方の高速通信を目指した回路の最高通信速度は
2.6Gbps に達することが実測により確認できた.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，AssuraRCX，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特非接触メモリカードのための 4PAM 誘導結合送受信機
川井 秀介, 石黒 仁揮, 黒田 忠弘

概要：誘導結合通信がマイクロメータの通信距離において高速かつ低電力な通信を実現している. さらに, 近年その通信距離がミリ
メートルレンジまで拡張されている. 本試作においては, 非接触メモリカードのための, 4PAM 誘導結合送受信機を試作検証した. イ
ンダクタチャネルの帯域制限のもとでデータレートを向上するために, 4 値の振幅変調を用いた. コイルをオフチップに構成することで Si チップ内の回路面積は非常に小さくすることができた. 誘導結合通信をメモリカードのインタフェースに用いることで, 高信頼
性, 防水性が達成できる. さらに誘導結合通信は ESD 保護回路を必要としないので, 低電力な通信が可能である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

別：通信（RF 回路，ATM など）

81

第
３
章

性評価回路など）

慶應義塾大学電子工学科

3-3

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

チ
ッ
プ
試
作
報
告

平成21年度第1回e-Shuttle CMOS 65nm 試作（ ES65091 ）LUT 単位で自己同期動作を行う FPGA東京大学工学系研究科

Devlin Benjamin

東京大学大規模集積システム設計教育研究センター

池田 誠, 浅田 邦博, 名倉 徹

概要：Recent advances in VLSI have continued to shrink the feature size of transistors to a point where the amount of variability is becoming a large problem in current state of the art system designs. This is an increasing problem which while in the past could be ignored is now a huge factor in many design processes. These variations effect many parameters.We introduce a Self Synchronous
Field Programmable Gate Array （SSFPGA） which is robust to these variations, with dual-pipeline （DP） architecture to conceal
pre-charge time for dynamic logic. A Self Synchronous LUT （SSLUT） consists of a four input divided decoder tree realization with
16 bit SRAM for programming. A Self Synchronous switch box （SSSB） consists of Self Synchronous Multiplexers （SSMUX） to routesignals, with 16 bits SRAM. SSMUXs are used to select inputs from the surrounding 4 channels to connect to the SSLUT. Outputs thenconnect to one of the 3 nearest SSSBs. A 38x38 （1444） block SSFPGA is designed and fabricated using 65nm CMOS.Measured results
for the SSFPGA architecture show at 1.2V 2.59GHz maximum throughput. The SSFPGA also includes synchronization interfaces with256 bit FIFO for every input and output signal for synchronization to outside systems. Simulation results show 2.156pJ/block/cycle at
1.2V. The implemented SSFPGA also shows correct functionality with an automatic performance adaption to physical properties andvariations.We also find that using the proposed pipeline alignment techniques we can perform at maximum throughput in various
benchmarks on the SSFPGA architecture. We demonstrate up to 56.1 times throughput improvement with our pipeline alignment techniques. The pipeline alignment is carried out within the number of unused logic elements in the array and pipeline buffers in theswitching matrix, on the SSFPGA.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：そ

の他

3-3
82

第
３
章
チ
ッ
プ
試
作
報
告

ミリ波 CMOS 送信器用要素回路とデバイスのモデリング広島大学先端物質科学研究科

藤島 実

概要：100GHz 超のミリ波の帯域を用いた無線機を実現するための基礎データを取得することを目的とした．具体的には，100GHz 以上の領域での MOSFET や伝送線路などのデバイスの特性を見極めるためのデバイス TEG と電圧制御発振器（VCO）や増幅器などのコア回路の特性を把握するための TEG を試作した．現状では，100GHz 以上の領域でのデバイスモデルの精度が不明確である上，100GHz 以上の領域では正確なデバイス
特性評価やモデリングは困難である．そのため，いくつかの評価手法を比較検討できるデバイス TEG を試作することにより，100GHz 以上の領域
でのデバイスの特性を精度良く把握することを考えた．設計した VCO や増幅器は，現状の設計環境を用いて，いずれも 100GHz～150GHz で動作するようにしたものである．VCO：数種類のトポロジーを用いて VCO の設計試作を行い，動作周波数の測定結果はそれぞれ，120-125GHｚ，
124-139GHz，110-116GHz であった．出力パワーは-7dBm 程度である．PA：3 段のソース接地による PA を試作し 110GHz 付近において 10dB 程度のゲインを確保し，また出力パワーは 5dBm 弱とシミュレーションに近い結果を得た．伝送線路：構造の異なる 4 種類の伝送線路について特性の比較を行った．それによって設計に用いる伝送線路の構造を決定した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC， トランジ

スタ数：10 以上，100 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：通信（RF 回路，ATM など）

低電力リコンフィギャラブルアレイ SMA-1
慶應義塾大学理工学部

斎藤 貴樹, 池淵 大輔, 木村 優之, 安田 好宏, 鎌田 雅大, 天野 英晴

概要：64 個の PE（Processing Element）から成る組み合わせ回路で構成された大規模な粗粒度のアレイ上に演算アルゴリズムのデータパスを設ける. このアレイにデータを供給する小規模なマイクロコントローラは, データメモリに対して柔軟にアクセスし, データパスの入力にデータを供給し, 結果を回収する. マイクロコントローラのデータ配送とバランスする遅延まで PE アレイの電源電圧を下げることで, データパスで消費する
電力を削減できる. また, クロックツリーの範囲をマイクロコントローラに限定することで待機電力も削減する. 実チップは 210MHz で動作し,DCT 演算時に 64MOPS/mW の世界でトップクラスの低電力処理を実現した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，
上

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

トランジスタ数：100,000 以

チップ種別：その他

A Global Directional-Edge-Feature Extraction VLSI Processor
東京大学工学系研究科

朱 弘博, 柴田 直

概要：本 VLSI プロセッサは, CMOS イメージセンサー部, 局部画像処理回路部, 並びに全体画像処理回路部の三つのブロックで構成される. イメ

ージセンサーで画像を取得, 局部画像処理回路で各ピクセル位置においてフィルタリングのカーネル演算を全画素に対して行う. この処理は列並列で行う. 最後にカーネル演算処理の結果を二次元に配置したデジタルメモリーアレーに記憶させ, 全画素並列演算処理により, 「グローバル閾値演
算」, 「累積エッジマップ生成」, 「重要なエッジ画像の差分演算」等の機能を実現する. 試作チップの測定評価を行い, すべての機能の動作を確認した. 20MHｚ動作で 1 フレームの処理時間が 1ms 以下に抑えられ, 本提案で工夫した高速度且つ低遅延の目標を達成した. フォトダイオードの
光蓄積時間を 24ms として, 毎秒 40 フレームの動作条件での消費電力は 13mW であり, 汎用プロセッサと比較して十分小さな値となった. このプロセッサにより知的画像処理の遅延を大幅に削減し, 実時間応答認識システムへの応用が十分に期待できる.

参考文献：Hongbo Zhu,Tadashi Shibata,“A Real-Time Image recognition System Using a Global Directional-Edge-Fea-ture Extraction VLSI Processor,” in Proceeding of the 35th European Solid-State Circuit Conference（ESSCIRC2009）,
pp.248-251,Sep.14-18,2009

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100,000 以上 試
作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：イメージセンサ/スマートセンサ

FF の遅延故障評価及び基板電圧制御付き遅延ばらつき評価 TEG
京都大学大学院情報学研究科

砂川 洋輝, Mahfuzul A.K.M, 三木 崇史, 西澤 真一, 小野寺 秀俊

京都工芸繊維大学工芸科学研究科電子システム工学専攻

小林 和淑

概要：本チップは，FF の遅延故障評価回路および特性ばらつき評価回路から構成されている．FF の遅延故障評価 TEG は電圧制御
発信回路（VCO）と DUT となる FF をアレイ状に集積した回路である．その分周可能周波数のばらつきから，FF の遅延故障を評価する．遅延ばらつき評価 TEG は論理段数やゲート種類, レイアウト構造,および配線層の種類や配線負荷の異なるリングオシレータ（RO）のセットをアレイ状に集積した回路である.リングオシレータの周波数ばらつきから, MOS 特性や配線のばらつきを評価す
る. また n,p の各基板電圧を電源電圧と独立に制御でき, ばらつきの基板電圧依存性の評価も可能である.

設計期間：5 人月以上，6 人月未満 設計ツール：Synopsys 社 IC Compiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：

TEG（特性評価回路など）

ゲート絶縁膜信頼性評価回路
京都大学情報学研究科

I

松本 高士, 牧野 紘明, 小野寺 秀俊

京都工芸繊維大学工芸科学研究科

小林 和淑

概要：本試作では, 2 種類の回路を設計した. （ 1 ）トランジスタのゲート絶縁膜劣化モード全般を評価する回路である. 大規模アレ
イ状に配置されたトランジスタに対して, NBTI,TDDB,RTS,HCI として知られる劣化モードを測定し, 劣化モデルを作成するための回路である. （ 2 ）NBTI の劣化, 回復を高速かつ高分解能に測定する回路である. NBTI の測定においては測定遅延, 測定手法によって得られる劣化データが異なるという問題がある. 原因の 1 つは測定時の劣化回復現象であるが, 本回路ではこの回復現象の影
響を抑えるため, 測定遅延を数百ナノ秒まで早め, かつ高分解能測定を維持して劣化測定を可能とする手法を提案した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：TEG（特性評価回路など）

同期/非同期ハイブリッドアーキテクチャに基づく低消費電力リコンフィギャラブル VLSI東北大学大学院情報科学研究科
東北大学工学部

石原 翔太, 小松 与志也, 夏 徴帆, 張山 昌論, 亀山 充隆

3-3

土屋 亮人

概要：近年，FPGA に代表されるリコンフィギャラブル LSI への期待が高まっている．実際の製品へ FPGA を組み込む際の 1 つの大きな問題は消費電力である．特に，FPGA ではレジスタ数が膨大となるためクロック消費電力が大きいという問題がある. その問題を解決するために，本試作では，プログラマブルな論理演算回路（ロジックブロック）が複数接続された部分回路ごとに，同期式回路または非同期式回路としてプログラマブルに切り替えて使用できるハイブリッドアーキテクチャを試作した．それにより，同期式
回路がシンプルで高スループット領域で低消費電力であるという利点と，非同期式回路が低スループット領域で低消費電力であるという利点を共に享受できる．8x8 個のロジックブロックから構成される部分回路を 2 個実装し，実チップで動作確認した．その結果，同期式 FPGA の 940MHz 相当の高い動作性能を確認した．

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

低電源電圧領域におけるチップ内遅延ばらつきの測定
東京大学生産技術研究所

安福 正, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：ロジック回路を低電源電圧で動作させた際に最も深刻な問題となると考えられるチップ内相対遅延ばらつきを測定するためのTEG の試作を行った. テスト対象（DUT）の遅延時間を測定できる回路を提案し, これを 1 つのチップ上に多数個並べることによりチップ内遅延ばらつき測定回路を実現した. DUT の遅延ばらつきはゲート種, 段数, ゲート幅, レイアウト手法に依存すると考えられるため, これらの影響を調べることができるように種々の DUT を搭載した. これを評価することにより DUT ごとのチップ内遅延
時間分布が求まるので, この結果を利用しロジック回路におけるタイミング設計の課題について検討を行った.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

TEG（特性評価回路など）

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：

83

第
３
章
チ
ッ
プ
試
作
報
告

移相制御可能な低位相雑音ＶＣＯ
広島大学大学院先端物質科学研究科

佐々木 守

概要：移相制御可能な低位相雑音ＶＣＯおよび広帯域分周器を開発した. 差動伝送線路に挿入したインダクタによる遅延器を単位ブロックとして, リング状に結合する. このインダクタに等しく磁気結合する下層の配線層を利用した別のインダクタを形成し, 並列にバラクタを結合して遅延量をチューニングする. 単位ブロックには, NMOSFET による差動対を構成し, “Distributed Amplifier”による進行波発振器を実現した. 位相分割数は 32 分割（5bit）である. 発振周波数（中心周波数 24GHz）は, 先に説明したバラクタで制御され, プロセス, 電源, 温度等の影響を PLL で除去する. 一つの単位ブロックの出力をスイッチで選び, 次段回路に接続することで, プログラマブルに移相制御できる. 完全平衡回路構成を採用している. （ 1 ）完全平衡回路により, 電源から供給される
電流中のミリ波帯信号成分を十分小さくすることができ, bond wire による電源供給やオンチップ・パスコンの容量値を緩和できる（ 2 ）周波数と共に大きくなるチップ内の寄生容量間結合や基板間結合によるブロック間漏れ信号の影響を小さくできるためである.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，Cadence 社 Assura，

トランジスタ数：10 以上，100 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，ATM など）

トランジスタモデル HiSIM を用いた製造ばらつきのモデリングと回路シミュレーション手法の実証
広島大学ナノデバイス・バイオ融合科学研究所
広島大学 HiSIM 研究センター

上口 光

広島大学院先端物質科学研究科

賀谷 彰大

広島大学工学部第二類

Mattausch Hans Juergen, 小出 哲士

川畑 勇樹

概要：製造技術の微細化に伴い, 製造ばらつきの問題が顕著になってきている. ばらつきは特に, SRAM やロジック回路などの低電圧動作を阻む要因に, またアナログ回路の誤作動の原因になる. 大規模・低電圧回路システムアーキテクチャを実現する上で, 設計時にこの特性ばらつきをいかに正確に見積り, マージンを確保するか課題となる. そこで, 本研究ではこの特性ばらつきを克服するために, 次世代トランジスタモデル HiSIM を用いてばらつきを事前に予測し, LSI の歩留まり向上と, 最適な設計マージンを設定す

3-3
84

第
３
章
チ
ッ
プ
試
作
報
告

ることによって LSI 製造コストを下げることを目標とする. 本試作ではウェハ間, チップ間のばらつきと, チップ内のばらつきとを切り分けて解析を行う. 解析結果により, 回路設計時に製造ばらつきを予測した回路シミュレーションが可能となり, 設計マージンを適切に考慮し, 高性能化ならびに低消費電力化を目指した LSI 設計が可能になると見込んでいる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チッ

プ種別：TEG（特性評価回路など）

粒度可変論理セルを用いたリコンフィギャラブル IP の設計
熊本大学大学院自然科学研究科

末吉 敏則, 飯田 全広, 久我 守弘, 尼崎 太樹, 井上 万輝, 古賀 正紘, 岡本 康裕, 用正 博紀

概要：本試作の目的は粒度可変論理セルを用いたリコンフィギャラブルロジック IP の性能をチップ試作により実証することである．本試作で開発したリコンフィギャラブルロジック IP は基本セル HC（Hybrid Cell），HC を機能拡張した BLE（Basic Logic
Element）および BLE を 4 個クラスタした VGLC（Variable Grain Logic Cell）である． IP の遅延検証用に，各 IP を用いたリン
グオシレータ回路を設計した．このリングオシレータ回路の発振周波数をオシロスコープを用いて測定し，その値より各 IP の遅延値を算出する． 測定した結果，各 IP の遅延値は HC ：166ps ，BLE ：184ps ，VGLC ：264ps となった．また，本チップではVGLC1 個を用いた機能検証を行った． HDL より実装回路を設計し，自身で開発したツールを用いてコンフィギュレーションビッ
トストリームまでを生成した．本検証では AND 回路を実装し，その動作を確認した．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評価回路など）

音声帯域用 LPΔΣADC の試作
広島大学先端物質科学研究科

吉田 毅, 升井 義博, 小池 直希, 山本 健介

概要：本試作では音声帯域用 LPΔΣADC の設計を行った．近年デバイスの微細化が進み回路の電源電圧が低下している．電源電圧の低下は信号振幅の劣化をまねき，高精度 ADC の実現を困難にする．そこで ADC の精度を改善するため量子化誤差フィードバッ
ク（EF）方式を検討し試作を行った．従来のナイキスト型 ADC では発生した量子化誤差を捨ててしまうが EF 方式では量子化誤差
を ADC の入力部にフィードバックする．量子化誤差を捨てるのではなく情報として利用することで ADC の高精度化が可能となる．試作チップでは音声帯域への応用を想定し，一般的な LPΔΣADC に EF 方式を適用した．EF 方式を適用した LPΔΣADC は電源
電圧 1V において 98dB 以上の SNR をシミュレーションで達成している．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，AssuraQRC， トランジスタ数：
10,000 以上，100,000 未満
バータなど）

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

誘導結合インタフェースを用いたレベル変換回路
慶應義塾大学理工学部

新津 葵一, 高津 慶太, 石黒 仁揮, 黒田 忠広

概要：誘導結合インタフェースは, LSI チップ上に搭載したインダクタ間の誘導結合を用いた非接触インタフェースであり, これまでに三次元システム集積や非接触テストなどへの応用に向けた開発が多く報告されている. 誘導結合インタフェースの利点のひとつとして, 受信電圧が送信電流の微分値によって与えられる点があげられる. このことにより, 送信側の電源電圧に関わらず, 大きな受信電圧を得ることが可能となり, 90nm CMOS プロセスで製造したプロセッサと 65nm CMOS プロセスで製造したメモリといった異種プロセスで製造されたチップ間の通信への応用が報告されている［ 1 ］. 本試作では, この特性を活かしてチップ内の通信への応用を試み, 誘導結合を用いたレベル変換回路の開発を行った. 従来のレベルシフタ回路よりもより高いダイナミックレンジを達成することが可能である. 65nm CMOS にてテストチップの試作・評価を行ったところ, レベル変換動作が確認できた.

参考文献：［ 1 ］K. Niitsu, Y. Shimazaki, Y. Sugimori, Y. Kohama, K. Kasuga, I. Nonomura, M. Saen, S. Komatsu, K.
Osada, N. Irie, T. Hattori, A. Hasegawa, and T. Kuroda, "An Inductive-Coupling Link for 3D Integration of a 90nm CMOS
Processor and a 65nm CMOS SRAM," IEEE International Solid-State Circuits Conference, Dig. of Tech. Papers, pp.480481, Feb., 2009.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種

別：ニューテクノロジ

スケーラブルアナログ・デジタル混載回路アーキテクチャの検討
東京工業大学統合研究院

益 一哉, 石原 昇, 佐藤 高史, 天川 修平

概要：デジタル回路ベースのスケーラブル RF 回路, およびデジタル回路の特性バラツキ評価回路を試作評価し, 回路アーキテクチャの有効性確認, 65nm 以細の設計で不可欠であるばらつきデータの収集, および回路ブロック間の干渉に関するデータ収集を行った.
RF 回路は CMOS インバータをベースとした低雑音増幅回路（LNA）, 電圧制御発回路（VCO）, パワーアンプ（PA）および
RF 信号生成回路を試作した. また, ばらつきを考慮したデジタル回路のタイミング解析において遅延変動を決定するパラメータとなっているトランジスタのしきい値やチャネル長等の物理的な特性パラメータを電気的に取得する手法を新たに考案し評価回路の試

3-3

作により有効性を確認した.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，
上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

トランジスタ数：1,000 以

第３章

チップ種別：TEG（特性評価回路など）

低消費電力 20 相出力発振回路
神戸大学工学研究科

李 赫鍾, 和泉 慎太郎, 竹内 隆, 川口 博, 吉本 雅彦

概要：本試作は電力オーバーヘッドのない位相補間素子（Transfer gate phase coupler, TGPC）を導入することによりオシレー
タを低消費電力化し，また，そのオシレータから I/Q 信号を含む多位相を生成することを目的とした．MPOSC は 4 つの 5 段のリン
グオシレータとその間の nMOS にリングオシレータ間の位相情報を入力する TGPC で構成される．位相補間素子は位相で反転せず，リングオシレータ間を少し遅延させることによって位相を作り出すことによって I/Q 信号を含む偶数の発振出力を得ることができる．また，それはグラウンドに電荷を流さず 4 つのリングオシレータ間でやり取りを行うことにより低消費電力な MPOSC の実現が可能となる．テストチップは 65nm プロセスを用いて，I /Q 信号を含む 20 位相の生成ができる．その時の最大 DNL は±0.1DNL 以下であり，最小 I/Q DNL は 0.019°であった．また，消費電力は 1.85GHz で 405.8uW であった．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

乳がん早期発見システムのための CMOS 等価時間サンプリング回路
広島大学ナノデバイス・バイオ融合科学研究所

外谷 昭洋, ハフィツ モヒュディン モハマド, 佐々木 信雄, 吉川 公麿

概要：本研究の目的は, 3-10 GHz ウルトラワイドバンド信号を用いた, ポータブルな乳がん早期発見システムの構築である. この手法は,乳房と腫瘍の間の誘電率差からくる反射率の違いを検出する. 共焦点画像処理と組み合わせると, 乳房の誘電率分布を画像として再構成できる.

入射波形はガウシアンモノサイクルパルスを用いる. 乳房内で反射した波形をデジタル信号に変換するため, 等価時間サンプリン

グによるアナログ/デジタル変換回路, また, これを可能にする低ジッタ PLL の開発を行う. 前回試作では, PLL の RMS ジッタ=8ps だった.
今回, ループ帯域の最適化, チャージポンプの不感帯の解消など改善を行った結果, シミュレーションで制御電圧のリップルを 1/10 に低減
し, 位相雑音 -114dBc/Hz@100kHz を達成した. 位相雑音特性の測定結果はシミュレーションとよく一致する.

参考文献：N. Sasaki, K. Kimoto, W. Moriyama, and T. Kikkawa, “A Single-Chip Ultra-Wideband Receiver with Silicon
Integrated Antennas for Inter-Chip Wireless Interconnection,” IEEE Journal of Solid-State Circuits, Vol. 44, No. 2, February 2009, pp.382-393.

設計期間：6 人月以上，7 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

プ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

85

チッ

チ
ッ
プ
試
作
報
告

サブスレショルド電流を駆動源とする生体センシング向け極低電圧動作 Rail-to-Rail アナログ増幅器の試作研
究
山形大学大学院理工学研究科

原田 知親

概要：本試作では, 今後も進む低電圧化を視野にいれ, 0.5V 以下でも動作可能な LSI を実現するために, 構成する MOSFET すべてサブス
レショルド電流を利用して動作させ, 太陽電池やコイン電池 1 個などで生成される, 限られた低い電源電圧または電力で数年駆動可能な, 長
寿命・安定動作・コンパクト化を達成した生体センシング向け極低電圧駆動アナログ増幅回路と安定なサブスレショルド動作を得ることが可能なオンチップ電圧供給回路を実現し, その有効性を示すことを目的とする. 特に今後微細化が進むにつれて, サブスレショルド電流を逆に駆動源として利用する技術を確立することで, 環境にやさしい省電力な LSI 技術を, 試作を通じて目指す.

参考文献：［ 1 ］ 原田, 高橋, 佐山, 森,"0.5V 以下の電源で駆動する弱反転動作アナログ回路", 2010 年電子情報通信学会総合大会シンポジウム講演, AS-1-3, 2010 年 3 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，

トランジスタ数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：

アナログ（PLL, A-D/DC-DC コンバータなど）

ソフトエラー耐性評価回路
大阪大学情報科学研究科
大阪大学工学研究科

更田 裕司, 原田 涼, 橋本 昌宜, 尾上 孝雄
密山 幸男

概要：本試作では, サブスレッショルド SRAM の中性子線に対するソフトエラー耐性を測定し, 実用的なエラー耐性を有するかどうかを明らかにすることを目的とした. また, 低電圧組み合わせ回路に発生する SET（single event transients）パルスのパルス幅や MET（multiple event transients）確率を取得することも目的とした. 本目的実現のため, 0.3V でも動作する 256kb 10T SRAM［ 1 ］, electricalmasking を利用した SET パルス幅測定回路（ISQED2010 発表予定）, ならびに新たな MET 測定回路をチップ上に搭載した. 大阪大学核物理センターにおいて実施した中性子照射実験では, SRAM［ 1 ］を 1.0V から 0.3V の電源電圧で動作させ, ソフトエラー率の変化を測定した. また, 複数ビット反転の電源電圧依存性も評価した. SET パルス幅測定については測定回路の動作は確認できたが, ターゲット回路の製

3-3
86

第
３
章
チ
ッ
プ
試
作
報
告

造ばらつきにより SET のパルス幅の分布は得られなかった. また, MET の測定においては, MET 発生割合の電源電圧依存性や基板バイア
ス依存性を測定した.

参考文献：［ 1 ］ H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye, "Alpha-Particle-Induced Soft Errors and Multiple
Cell Upsets in 65-nm 10T Subthreshold SRAM", Proc. IRPS （2010）.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，プ

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チッ

チップ種別：TEG（特性評価回路など）

オンチップコイルアレーを用いた EMI 測定チップ
東京大学生産技術研究所

増永 直樹, 石田 光一, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：電磁波ノイズ（EMI）問題に対処する第一歩として, LSI を用いた新しい EMI 測定技術を提案するため, EMI 測定チップの実現可能性を実証することを目的としたチップを試作した. EMI 測定チップでは, EMI 検出用のオンチップループアンテナと, 測定回路が 2 次元アレー状に配置されている. 測定回路に周波数選択が可能な機能を搭載し, EMI の発生源について位置と周波数の両方が特定できるものである.
これが実現可能であることを実証するために, 「EMI 発生源回路（DUT）とコイルの距離, DUT の種類, アンプのゲイン, 周波数をダウン
コンバートするミキサ回路の有無」のパラメータを変化させた TEG を搭載し検証を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：TEG（特性評価回

路など）

ソフトエラー検証用 LSI
京都大学情報学研究科

古田 潤, 小野寺 秀俊

京都工芸繊維大学工芸科学研究科

小林 和淑

概要：試作回路に中性子ビームを照射することでソフトエラー率の評価を行う. 中性子照射は, 大阪大学核物理センターにて行なうことを予定している. 本チップでは 2.1mmx4.2mm のコア領域を 3 分割し, 3 つの回路を実装した. 回路 1 は回路レベルの低減手法を実測する回路
で, 既存の 2 重化 FF とソフトエラー耐性, 動作可能電圧範囲を改良した提案回路を試作し, ソフトエラー率の比較を行う. ソフトエラーの測定回路には Single Event Transient によるエラー率も評価可能となるように改良を加えたシフトレジスタを用いる. 回路 2 は駆動力, ファ
ンアウト, 拡散領域の異なる 5 種類のインバータチェインで生じる SET パルス幅の測定を行い, クロックツリー, 組み合わせ回路で生じる
SET によるエラー率を評価する. 回路 3 は, レイアウトレベルの低減手法を測定する回路であり, well-tap の配置間隔の異なるシフトレジ
スタを試作し, FF での Multi Cell Upsets, Single Event Upset によるエラー率の測定, 比較を行う.

参考文献：［ 1 ］ Furuta, Kobayashi, Onodera, "65nm Bistable Cross-coupled Dual Modular Redundancy Flip-Flop Capable of Protecting Soft Errors on the C-element", VLSI Circuit Symposium 2010 （to be appeared）.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 IC Compiler，Cadence 社 Virtuoso，Synopsys 社 Star -HSPICE ，Mentor 社 Calibre ，4.2mmx2.1mm チップ

トランジスタ数：100,000 以上

チップ種別：TEG（特性評価回路など）

試作ラン：e -Shuttle CMOS 65nm

平成21年度第2回e-Shuttle CMOS 65nm 試作（ ES65092 ）pulse beam forming transmitter with on-chip dipole antenna
東京大学工学系研究科

Nguyen Ngoc Mai KHANH

東京大学大規模集積システム設計教育研究センター

佐々木 昌浩, 浅田 邦博

概要：This on-chip antenna array transmitter is designed for pulse beam forming in millimeter wave （mm-wave） imaging applications. An 8 on-chip dipole element array is integrated and operated with 117GHz - 130GHz frequency bandwidth. Moreover, each of antennas is fed by an on-chip
damping pulse generator. The timed delay monitoring and controlling circuit for the whole array system is also fabricated. A peak - to - peak pulse voltage is about 1.66V with 9.13ps mono cycle pulse duration in HSPICE simulation. Second, an on-chip jitter measuring circuit is another function of thisproject. Due to the 65nm CMOS process technology, we are planning a less-than-1ps timed delay circuit and an integrated jitter measuring circuit. This
circuit is not only used for monitoring and controlling timed delays of the above array antenna system but also can be applied in another digitally circuit
applications. Aslo, this circuits is used to adjust time delays of generating pulses of the above on-chip antenna array in order to control the angle of thetransmitter’s beam former toward to corresponding imaging objects. On-chip jitter circuit measurements are done by using T2000 tester, Advantest in
VDEC. In this chip, we proposed a new on-chip dipole antenna whose special geometry is a meandering one working in a wide-band mm-wave regime. This design is a combination of patch antenna and dipole antenna in order to exploit both advantages of two antenna types and also to satisfy thelayout design rules. An 8 element dipole array with timed delay monitor & control circuit, a single meandering dipole antenna, a single pulse generator
with this antenna and an on-chip jitter measuring circuit are integrated in this chip for mm-wave pulse transmitter system.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre，4.2mmx2.1mm チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm

チップ種別：アナログ/デジタル信号処理プロセッサ

リング型バッファチェインを用いたプロセスモニタ回路
東京大学大規模集積システム設計教育研究センター
東京大学工学系研究科

飯塚 哲也, 名倉 徹, 池田 誠, 浅田 邦博

程 在鉉

概要：近年の極微細プロセスにおいてプロセスばらつきが回路の特性に及ぼす影響は著しく大きくなっている. 本研究では, リング型のバッファチェインを使用して, 小面積かつ簡易な計測手法で PMOS/NMOS トランジスタの特性ばらつきをモニタする回路を提案する. このバッファチェインにパルスを入力すると, 理想的にはパルスはリングの中を回転し続けるが, バッファの Rise・Fall の特性の違いによりパルスは消失しバッファ出力は 1 または 0 に固定される. このような特性を利用し, パルスが消失するまでのパルスの回転数および回転の速度を計測することにより, トランジスタ特性および P/N トランジスタ間の特性の差をモニタすることができる. 提案回路の動作をシミュレーション上で確認し, チップ試作を行った. 試作されたチップの動作を Advantest 社 LSI テスタ
T2000 を使用して検証し, 想定した通りの動作をしていることを確認した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナデジ混載

ミリ波 CMOS 受信器用要素回路とデバイスのモデリング広島大学先端物質科学研究科

藤島 実

概要：10Gbps 級無線レシーバ実現のため VCO や LNA などの要素回路を D バンドにおいて実現することを目標とした．また，試作に用いたデバイスも単体
TEG として同一チップに搭載した．VCO：NMOS による差動型トポロジーを用いて D-band（110-170GHz）用 VCO の設計試作を行った．動作周波数の測
定結果はそれぞれ，109-111.3GHｚ，142.2-143.8GHz であった．外部から直接変調が行えるように設計しており ASK 変調ができることについても検討確認した．また，PMOS によるトポロジーについても検討を行ない 79GHz で発振することを確認した．このとき 1MHz オフセットにおける位相雑音は-83.4dBc/
Hz であった．LNA：1 段のカスケード MOSFET による LNA を試作した．新しくモデリングした独自モデルによる伝送線路および MOS-FET により実測と近い特性が得られた．De-embeding：D-band でデバイスを評価するのに有効な De-embeding 手法を検討するために，伝送線路 TEG の測定結果に OpenShort 法，Thru-Only 法，TRL 法の 3 種類の De-embeding 手法を適用し，伝送線路の特性の比較を行った．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC， トランジ
スタ数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：通信（RF 回路，ATM など）

センシングデータ転送を目的とした高性能・低消費エネルギーシリアル通信 LSI
東北大学原子分子材料科学高等研究機構

室山 真徳, 江刺 正喜

概要：10Gbps 級無線レシーバ実現のため VCO や LNA などの要素回路を D バンドにおいて実現することを目標とした．また，試作に用いたデバイスも単体
TEG として同一チップに搭載した．VCO：NMOS による差動型トポロジーを用いて D-band（110-170GHz）用 VCO の設計試作を行った．動作周波数の測
定結果はそれぞれ，109-111.3GHｚ，142.2-143.8GHz であった．外部から直接変調が行えるように設計しており ASK 変調ができることについても検討確認した．また，PMOS によるトポロジーについても検討を行ない 79GHz で発振することを確認した．このとき 1MHz オフセットにおける位相雑音は-83.4dBc/
Hz であった．LNA：1 段のカスケード MOSFET による LNA を試作した．新しくモデリングした独自モデルによる伝送線路および MOS-FET により実測と近い特性が得られた．De-embeding：D-band でデバイスを評価するのに有効な De-embeding 手法を検討するために，伝送線路 TEG の測定結果に OpenShort 法，Thru-Only 法，TRL 法の 3 種類の De-embeding 手法を適用し，伝送線路の特性の比較を行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，，
スタ数：10,000 以上，100,000 未満
プロセッサ

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

トランジ

チップ種別：アナログ/デジタル信号処理

3-3
87

第
３
章
チ
ッ
プ
試
作
報
告

微細化・低電源電圧化に向けた A/D 変換器の開発
大阪大学工学研究科

王 軍, Ham Hyun-ju, 松岡 俊匡, 谷口 研二

概要：（ 1 ）低電圧 A/D 変換器の応用に向けた 0.5V 電源電圧動作 CMOS インバータをベースとする積分回路を設計した．過去に
0.18um CMOS プロセスでの設計と比べ，65nm プロセスを使うことによりクロック・ブースト・スイッチの個数が削減でき，小面積化且つ高性能化が実現できた．（ 2 ）プロセスの微細化と低消費電力化によって，信号振幅の制約，雑音，素子特性ばらつきの影響がさらに大きくなっている．これらの課題を克服するために，生物の感覚器の信号検出原理に範を求め，雑音や素子ばらつきの統計的な性質を利用した新規 A/D 変換回路を設計した．本方式は，ADC の DC ミスマッチレベル以下の信号検出を可能とし，微細化に伴う素子特性ばらつきに対する耐性も有している．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，CMOS 65nm 4.2mmx2.1mm チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle

チップ種別：アナデジ混載

データと制御信号の重畳に基づく低電力多値リコンフィギャラブル VLSI東北大学情報科学研究科

亀山 充隆, 岡田 信彬, 石川 彰隆

概要：近年 FPGA に代表されるリコンフィギャラブル VLSI が注目されているが，ロジックブロックやそれらを接続する相互配線網が複雑になる問題がある．この問題を解決するため多値電流モード回路に基づく細粒度ビットシリアルリコンフィギャラブル
VLSI が提案されている．今回は，演算部と制御部のどちらにも再構成可能なハードウェアリソースの割合を増加させたアーキテク
チャを考案し，そのプロトタイプセルを試作した．多値電流モード回路では 2 値 3 変数関数と全加算器が同一の回路で実現できることに着目して，論理演算機能と全加算機能を同一の回路構成を用いて実現できる構成とすることでロジックブロックの稼働率を向上させている．また，多値リコンフィギャラブル VLSI の低電力化を実現するため，データと電流源制御信号の重畳に基づく電流源の動的制御を可能とする構成を試作した．有効データが到来する場合は電流源を ON にし，無効データが到来しているセルでは電流源をカットオフすることが可能となる．これにより，相互配線網の複雑さを軽減すると共に信号間のスキューを削減することができる．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
3-3
88

第
３
章
チ
ッ
プ
試
作
報
告

Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

断熱的パストランジスタ加算回路およびばらつき測定回路
横浜国立大学大学院工学府

内山 順一

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は, CMOS 集積回路の低消費電力化のために, 断熱的パストランジスタ回路について研究している. 65nm という微細プ
ロセスでは, リーク電流の増大や素子の特性ばらつきの増大などが考えられるため, これらの効果が断熱的回路の動作に与える影響を検討する必要がある. 本チップには, 32 ビットのリップルキャリー型加算回路が, 消費電力の測定を行うため, 並列に 60 個載っている. この回路は基板バイアス電圧をかけられるようになっており, しきい値電圧を最適に制御することにより, 消費電力を最小にする. また, MOSFET のしきい値電圧ばらつきの大きさを見積もる必要があるため, 256 個の NMOS のアレイが載っている. この回路は, 4 ビットデコーダを用いて, 256 個から 1 個の MOS を選択して測定できるようになっている. テスタによる測定は行っていな
い. 測定により, 加算器の正常動作の確認が取れたので, 今後はさらに詳細な測定を行い, 消費電力を実測する.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

スケーラビリティと信頼性検証のためのタイムドメイン連想メモリ
広島大学ナノデバイス・バイオ融合科学研究所
広島大学大学院先端物質科学研究科
広島大学工学部第二類

Mattausch Hans Juergen, 小出 哲士

Tania Ansari, 今福 渉, 川畑 明雄

安田 雅浩

概要：我々の研究室では，ある参照データ群の中から最も類似するデータパターンを検索する連想メモリの研究を行っている．本試
作では，これまで設計された中で最大のビット長を持つタイムドメイン連想メモリを 65nm プロセスを用いて設計し，同条件の180nm プロセスを用いた試作と比較することで微細テクノロジにおけるばらつきの検索信頼性への影響を明らかにし，連想メモリのスケーラビリティと検索信頼性の評価を行うことを目的としており，今後の微細化に対応する連想メモリを設計する上で非常に重要な試作である．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：メモリ

1.2V, 200MHz, 7 次ローパスフィルタの試作
中央大学大学院理工学研究科

石井 壮太, 下山 佑介, 杉本 泰博

概要：近年, プロセス微細化に伴い, LSI の電源電圧が下がってきている. また, トランジスタの出力抵抗も低下するため, 低電源電
圧下において高精度のアナログ回路を設計することは困難となっている. そこで, 我々はこのような状況下においても高精度のアナログ回路を実現できる回路技術について検討した. 今回, 検討した回路技術を用いて, 電源電圧 1.2V, 遮断周波数 200MHz の 7 次ロ
ーパスフィルタの設計を行った. OTA の設計においては, 電圧-電流変換をトランジスタで行うのではなく, 抵抗入力と正帰還補償を用いて行うことで, 高精度な変換を実現した. また, 出力抵抗の増大には, オペアンプを用いずに, 正帰還補償を応用する方法を取った. このような方法で高精度なアナログ回路の実現を行っている.

参考文献：A 60-mW 200-MHz Continuous-Time Seventh-Order Linear Phase Filter With On-Chip Automatic Tuning System, Jose Silva-Martinez, IEEE J. Solid-State Circuits, vol.38, pp.216-225 （2003-2）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Hot Swap 機構を備えた耐故障再構成アーキテクチャ
京都大学大学院情報学研究科

ラコシ エンドレ ゾルタン, 廣本 正之, 越智 裕之

立命館大学総合理工学研究機構

中村 行宏

概要：本チップは，システムの動作を止めることなく演算器のテストや交換が可能な粗粒度再構成可能デバイスであり，特性が劣化した演算器を予防的に排除することによって高い信頼性を維持しようというものである．本チップ内には 12 個の 16 ビット演算器からなるクラスタが 6 個縦列接続されており，クラスタ内のデータパスの切り替えにより，使用中の演算器とスペア（待機系）演算器とを Hot Swap することが可能である．この他本チップ内には入出力のデータや演算器のテストパタンを保持する SRAM マクロ, な
らびに PLL マクロが使われている．

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Mentor ModelSim，Synopsys 社 Astro，Cadence 社 Virtuoso ，Mentor 社 Calibre ，4.2mmx2.1mm チップ

トランジスタ数：100,000 以上

試作ラン：e -Shuttle CMOS 65nm

チップ種別：マイクロプロセッサ

3-3

適応型テストのための低タイミングインパクト特性推定回路
京都大学大学院情報学研究科
東京工業大学統合研究院

89

佐藤 高史, 小崎 忠道
上薗 巧, 高橋 知之

概要：チップ毎に異なるデバイス特性のばらつきに応じて適応的にテストパスを変更する適応型テスト手法について, その実現性を実測に基づいて評価するためのチップである. タイミング余裕のある複数のパスに対して, 遅延セルとフリップフロップからなるテスト機構を組み込むことで, 本来の回路の動作に与える影響を小さく抑えつつプロセス特性（しきい値） を推定する回路を作成している. 提案する回路を, 人手をほとんど介することなく, 半自動で適用できるような設計フローを作成し, 実際に適用しつつ設計を行った. また, 提案回路の精度を確認できる, ばらつきデータ測定回路を同時に搭載している. ばらつきデータ測定回路による測定結果を基準として, プロセス特性の推定回路の精度を評価できる.

参考文献：M. Shintani, T. Uezono, T. Takahashi, H. Ueyama, T. Sato, K. Hatayama, T. Aikyo and K. Masu, "An adaptive test for parametric faults based on statistical timing informaton", IEEE Asian Test Symposium （ATS）, pp.155-160,
September, 2009.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，
上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

トランジスタ数：100,000 以

チップ種別：TEG（特性評価回路など）

高解像度バイオイメージセンサの試作
奈良先端科学技術大学院大学物質創成科学研究科

太田 淳, 徳田 崇, 笹川 清隆, 野田 俊彦, 宍戸 三四郎

概要：生体内埋植してセンシングやイメージングを行うデバイス技術は, テイラーメイド医療を実現するための重要と考えられる.
本試作では, 生体埋め込み型バイオイメージングを目的とした 65nm プロセスを用いたイメージセンサの設計を行った. 微細プロセ
スの配線層は, 可視光の波長に対して十分に小さな構造をとることができる. 本チップでは, この特徴を用いて偏光光学素子を設計
し, モノリシックな偏光イメージセンサの試作をおこなった. 微細プロセスで作製された素子では駆動電圧に対してしきい値電圧の割合が大きくなる. 本センサでは, このような制限を回避するためパルス幅変調型の画素回路およびイメージセンサの試作を行った.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満
トセンサ

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：イメージセンサ/スマー

第
３
章
チ
ッ
プ
試
作
報
告

無線通信用パイプライン型 ADC の試作
広島大学先端物質科学研究科

吉田 毅, 升井 義博, 小池 直希, 山本 健介

概要：第 4 世代移動通信システム（4G），Long Term Evolution（LTE），次世代 Wireless LAN 等，次世代の無線アプリケー
ションを実現するため高帯域かつ高精度な ADC が求められている．従来この領域はパイプライン型 ADC がカバーし，盛んに研究が行われてきた．一般的なパイプライン型 ADC は最初に量子化器がアナログ入力をデジタルデータに変換する．その時発生する量
子化誤差を増幅し，別の量子化器で再び AD 変換する．量子化誤差の増幅と AD 変換を繰り返すことで量子化誤差を小さくし変換精度を上げることができる．しかしその方式上，変換精度を上げるために量子化器，増幅器，DAC 等の回路ブロックを増やす必要があり，面積，消費電力の増大を避けることができない．そこで本試作では量子化誤差の処理を工夫することで従来型パイプラインよりも少ないステージ数で高精度化を可能とする方式の検討を行い試作を行った．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，AssuraQRC， トランジスタ数：
10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

High-Speed Clocked Comparator and Clocked Level-Crossing ADC
University of TokyoVLSI Design and Education Center

Mohamed Abbas, Satoshi Komatsu, Kunihiro Asada

概要：The design contains two projects. The first is a clocked comparator forhigh-speed on-chip signal digitization （more than 7
GBPS）. The Chip alsocontains a conventional clocked comparator to be compared with the proposedone. For the sake of evaluation,
the necessary clock generation and signalconditioning circuitries are also contained in the chip. The initialmeasurement results show
the speed superiority of the proposed design over theconventional comparator. The second project is a clocked level-crossing ADCwhich consumes less power and occupies smaller area than the conventionalregular time-sampling ADC. In level-crossing ADC, thesignal is sampled whenit crosses a threshold level and the time between two consecutive crossings ismeasured. In this project, the test
signal- pseudo random binary sequence- andsampling clock signals are generated on-chip. The period of both the test andthe clock
signals can be controlled to examine the performance limit of thedesign. A second version of the level crossing ADC without the test
and clocksignal is also added. The chip has been designed using 65nm technology.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
3-3

ンジスタ数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

DC コンバータなど）

90

オペアンプレス・キャパシタレス Δ-Σ 型 ADC

第３章

神戸大学工学研究科

チ
ッ
プ
試
作
報
告

チップ種別：アナログ（PLL, A-D/DC-

小西 恵大, 李 赫鍾, 和泉 慎太郎, 竹内 隆, 川口 博, 吉本 雅彦

概要：本設計ではオペアンプといったアナログ要素を排除することで，低電圧・低消費電力な ADC を実現することを目的とする．
本研究では電圧領域から時間領域にデータを変換し, 演算を時間領域にて行う．アナログ信号を Voltage Controlled Delay Unit
（VCDU）に入力することにより, 連続時間アナログ電圧信号を離散時間のパルス信号の位相遅延に変換する．この遅延情報はリングオシレータに伝達され，アナログ信号処理を行う．また既発表の VCDU を発展させ，リセット機構追加型 VCDU 回路を提案する．リセットを追加することにより高調波ノイズの発生を抑えられる．A/D 変換器の変換精度向上ための高次化を図るために，
Phase Detector（PD）と Gated Ring Oscillator（GRO） 回路を用いて 3 次の MASH 型 ΔΣ 回路を構成した．PD 及び GRO によ
ち高次化のための時間遅延値の加減算を実現する．回路はほぼロジック回路で構成され，大部分にスタセルを利用することができる．微細化プロセスと親和性の高いスケーリングメリットを享受できる ADC を提案する．

参考文献：Taillefer C.S.; Roberts G.W., “Delta-sigma A/D conversion via time-mode signal processing,” IEEE Transactions on Circuits and Systems Part I: Regular Papers archive Volume 56, pp. 1908-1920, September 2009.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
2.1mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：e-Shuttle CMOS 65nm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

実時間動画像認識応用 SIFT 特徴量抽出プロセッサコア
神戸大学工学研究科

野口 紘希, 水野 孝祐, 上農 哲也, 何 光霽, 三浦 和夫, 藤永 剛史, 川口 博, 吉本 雅彦

概要：本設計では HDTV 解像度の動画像に対して，実時間，低消費電力で，SIFT（Scale Invariant Feature Transform）特徴量
抽出［ 1 ］を実行可能なプロセッサを実現することを目的とする．SIFT を用いたアプリケーションは多様化しており，SIFT 特徴量
抽出プロセッサに要求される性能としては，高速，高精度，低消費電力と様々である．動画像認識アプリケーションからの多様な要求に応えるために，本設計では VLSI 向き SIFT アルゴリズム，3 ステージ ROI（Region of Interest）パイプラインアーキテク
チャ，SIFT 特徴量抽出に特化した専用演算回路の実装をおこなった．提案プロセッサは従来プロセッサに比べて大幅に消費電力を削減でき，さらに高解像度の動画像に対する処理も行うことができる．そのため，モバイルアプリケーションや次世代ロボットなど
幅広い分野での応用が期待される．

参考文献：［ 1 ］ D. Lowe, “Distinctive image features from scale-invariant keypoints,” in Interna tional Journal of Computer Vision, vol. 20, 2003, pp. 91-110.

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社
Virtuoso，Mentor 社 Calibre，

トランジスタ数：100,000 以上

別：アナログ/デジタル信号処理プロセッサ

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種

次世代知能ロボット制御のための混合整数 2 次計画問題（MIQP）ソルバープロセッサ
神戸大学工学研究科

野口 紘希, 谷 純一, 嶋井 優介, 川口 博, 吉本 雅彦

概要：本試作では，高度なロボット動作生成への応用に必要となる，高速処理性能と低消費電力性をあわせもつ MIQP ソルバープロ
セッサの設計・試作を行なった．新しいロボット制御手法のひとつとして，ハイブリッドシステム制御がある．ハイブリッドシステ
ム制御を用いることで，高度なロボット動作生成が可能となることが期待されている．しかし，ハイブリッドシステム制御を行なうためには，数学問題である MIQP 問題をリアルタイムで解くことが重要である．特に，バッテリーで駆動するロボットにおいては，
低消費電力性と高速処理性能を併せ持つ MIQP ソルバーが必須である．我々は，MIQP ソルバーを専用ハードウェアにて実装し，低電力かつ高性能な MIQP ソルバープロセッサを実現することを目的とする．設計したプロセッサは，論理ゲート数が 1.36M ゲー
トで，SRAM 容量は 1.6M ビットである．また，100MHz 動作時の消費電力は 464mW である．過去に，我々は MIQP ソルバーを
FPGA にて実装済みであるが，その FPGA 実装と比較した場合，本試作のプロセッサでは 97.0%の必要周波数削減を達成した．

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社
Virtuoso，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 4.2mm 角チップ

チップ種

別：マイクロプロセッサ

ミックストシグナル SoC のためのオンチップモニタシステム
神戸大学大学院工学研究科

橋田 拓志, 荒賀 佑樹

大学院工学研究科大学院工学研究科

永田 真

概要：本チップは, オンチップモニタを用いたミックストシグナル SoC のテスト支援のための要素回路の設計と評価を目的としている. オンチップモニタ・コアのアナログ部分は 3.3V 系の I/O デバイス, デジタル部分（マイクロコントローラやメモリ）は 1.2V 系のコアデバイスにより構成した. 前年度までの試作検証からの技術進歩として, オンチップモニタの搭載コストを低減するため, とくにアナログ信号発生部をレジスタ制御構造とし, SoC 上のマイクロプロセッサとの動作親和性の確保を実現した. テストチップの納品を受けて基本評価を進めている.

参考文献：An On-Chip Multi-Channel Waveform Monitor for Diagnosis of Systems-on-Chip Integration, K. Noguchi, M.
Nagata, IEEE Trans. VLSI Systems, Vol. 15, No. 10, pp. 1101-1110, Oct. 2007.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 Apollo，Synopsys 社 Astro，Cadence 社 Virtuoso，SII 社 SX9000，Synopsys 社 Star-HSPICE，Synopsys 社 PowerMill，Mentor 社 Calibre，Mentor 社 CalibrexRC，

トランジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：

アナデジ混載後藤 敏, ベン ショウ, チョウ ユウシン, チン シショウ

概要：IEEE802.16e と 802.11n のすべての LDPC 符号化率と符号長を対応する復号器の試作を行う. LDPC 復号器の電力消費を低減
する最も有効な手段は誤り率を保証したもので, LDPC 復号での繰り返し回数を減らすこと, 即ち, ET（Early Termination）である. これをマルチレートで実現するには従来のシングルレートとは異なる新しいパリティーチェック手法の導入が必要である. また
従来提案されているマルチレート対応の ET 手法は誤符号率（BER）の低減が困難で, 平均繰り返し回数が多いため, 我々は新しい
ET 手法を提案した. 今回の試作では, 提案した新たな ET 手法を利用するため, マルチレート LDPC 復号器の高消費電力問題とBER 性能を大幅に改善する.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社
ler，Cadence 社 Virtuoso，Synopsys 社

IC Compiler，Mentor 社 Calibre，

トランジスタ数：100,000 以上

Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：アナログ/デジタル信号処理プロセッサIC Compi試作ラン：e-

低電力 ΔΣAD 変換器における精度補正回路および雑音抑圧回路
広島大学

岩田 穆, 藤川 信次, 前田 智明, 村坂 佳隆, 大本 貴史

概要：連続時間（CT）型 Δ∑ADC，量子化器 TEG，発振器（時定数検出用），遷移制御雑音源（TCNS），雑音検出器（ND）が搭載されている．ADC はアクティブ RC 型の積分器のみを用いたタイプに加え，より低消費電力化が狙える gm-C 型の積分器を併用したタイプが搭載されている．基板雑音測定にアナデジ混載テスタを使用．

設計期間：10 人月以上 設計ツール：Synopsys 社 Star-HSPICE, Cadence 社 Virtuoso, Mentor 社 Caliber トランジスタ数：
10,000 以上 100,000 未満

試作ラン：e-Shuttle CMOS 65nm 4.2mmx2.1mm チップ

チップ種別：アナデジ混載

91

第
３
章

低消費電力マルチレート LDPC 復号 LSI
早稲田大学理工学術院情報生産システム研究科

3-3

チ
ッ
プ
試
作
報
告

三次元チップ積層向け 10GHz 高速クロック分配回路
広島大学

汐崎 充, 岩田 穆

概要：10GHz 以上の高周波クロック分配回路を設計・評価し，高周波発振性能と，発振信号のジッタ，スキューへの電源，基板雑
音，放射雑音の影響を評価する．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso, Mentor 社 Caliber, Agilent 社 ADS トランジスタ数：
1,000 以上 10,000 未満

3-3
92

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：通信（RF 回路，ATM など）

平成21年度第3回e-Shuttle CMOS 65nm 試作（ ES65093 ）FF の遅延故障評価，遅延ばらつき評価及び遅延ばらつき自己補償 TEG
京都大学大学院情報学研究科

Bishnu Das, 砂川 洋輝, Mahfuzul A.K.M, 三木 崇史, 西澤 真一, 釜江 典裕, 北島 和彦,
小野寺 秀俊概要：本チップは，FF の遅延故障評価回路，遅延ばらつき評価回路 2 種および遅延ばらつき自己補償回路の 4 種から構成されている．FF の遅延故障評価 TEG は電圧制御発信回路（VCO）と DUT となる FF をアレイ状に集積した回路である．その分周可能周波数のばらつきから，FF の遅延故障を評価する．遅延ばらつき評価 TEG は論理段数やゲート種類やレイアウト構造の異なるリングオ
シレータ（RO）のセットをアレイ状に集積した回路である.リングオシレータの周波数ばらつきから, MOS 特性のばらつきを評価する. また拡散の形状を変えた RO を比較することで，STI ストレスのばらつきの評価が可能である．

設計期間：5 人月以上，6 人月未満 設計ツール：Synopsys 社 IC Compiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評価回路など）

ゲート絶縁膜信頼性評価回路 II
京都大学情報学研究科

松本 高士, 牧野 紘明, 伊東 恭佑, 釜江 典裕, 小野寺 秀俊

京都工芸繊維大学工芸科学研究科

小林 和淑

概要：本試作では, 2 種類の回路を設計した. （ 1 ）トランジスタのゲート絶縁膜劣化モード全般を評価する回路である. 大規模アレ
イ状に配置された様々なレイアウト形状のトランジスタに対して, NBTI,TDDB,RTS,HCI として知られる劣化モードを測定し, 劣化モデルを作成するための回路である. （ 2 ）RTS ノイズ（ランダムテレグラフシグナルノイズ）を測定するための回路である.
RTS ノイズによる回路特性変動を評価するための回路を設計した. また, トランジスタアレイでの RTS 評価も合わせて行い, ノイズ

3-3モデルの作成をおこなう.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：TEG（特性評価回路な

第
３
章

ど）

回路特性経時的変動の効果的取得回路
京都大学大学院情報学研究科
東京工業大学統合研究院

佐藤 高史, 小崎 忠道
上薗 巧, 高橋 知之

概要：本チップでは, 回路特性の変動を効率的, 効果的に取得する回路を作成している. 負バイアス温度不安定性等, 回路特性の経時的変化を含む特性変動の測定を行う際には, デバイスに劣化ストレスをかける状態, デバイスを劣化ストレスから完全に開放して回復する状態, およびデバイス特性の測定状態, を継続的に繰り返す必要がある. これら各状態間の遷移に時間がかかると, デバイスが意図していなかった状態を取ることとなり, 精度の良い測定が困難となる. チップ内にこれらの状態を切り替える回路を設けること
で状態遷移を高速に行うことにより, 特性の精度の良い評価を実現している. また, 多数のデバイスに対してこれらの状態を規則的,連続的に繰り返す制御を容易化して, 特性評価に要する時間を短縮する回路を作成している.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 StarHSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，
CMOS 65nm 2.1mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：e-Shuttle

チップ種別：TEG（特性評価回路など）

Continuous-Time Level-Crossing Analog-To-Digital Converter.
VLSI Design and Education Center, University of Tokyo
Advantest Corporation

Mohamed Abbas, Satoshi Komatsu, Kunihiro Asada

Takahiro Yamaguchi, Yasuo Furukawa

概要：The Chip contains two projects. The first project is a continuous-timecomparator with delay-dispersion compensation capability. The comparator whichhas this capability is crucial for the level-crossing ADC applications. Thesecond
project is a continuous-time level-crossing ADC with fine-resolutiontime-to-digital conversion （TDC） unit. In levelcrossing ADC, the signal issampled when it crosses a threshold level and the time between two consecutivecrossings ismeasured. The level-crossing ADC consumes less power and occupiessmaller area than the conventional regular timesampling ADC. The design is tobe used for on-chip signal digitization. The resolution of the TDC unit isintended to beabout 15 pico-seconds. The projects have been implementeddesigned using 65nmtecnology.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満
DC コンバータなど）

93

試作ラン：e-Shuttle CMOS 65nm 2.1mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

チ
ッ
プ
試
作
報
告

平成20年度第2回オンセミコンダクター CMOS 1.2um 試作（ MOT082 ）ＣＶＳＬ基本論理回路群とＣＭＯＳ基本論理回路群の設計試作
静岡理工科大学電気電子工学科
電気電子情報工学科

波多野 裕

神尾 翔, 吉山 拓毅

概要：20 年度第 1 回試作チップまでの実測結果を踏まえて, カスケード電圧スイッチ論理（ＣＶＳＬ）回路の基本回路群とＣＭＯＳ基本回路群を設計した. 設計した回路はスタティック形ＣＶＳＬ ＥＸＯＲ回路, スタティック形ＣＶＳＬ半加算回路, スタティック形Ｃ
ＶＳＬ ＥＸＯＲチェーン回路, スタティック形ＣＶＳＬ ＮＡＮＤチェーン回路, スタ
ティック形ＣＶＳＬ ＮＯＲチェーン回路, クロック形ＣＶＳＬ ＥＸＯＲ回路, クロック形
ＣＶＳＬ ＮＡＮＤ回路, クロック形ＣＶＳＬ ＮＯＲ回路, クロック形ＣＶＳＬ ＥＸＯＲ
チェーン回路, クロック形ＣＶＳＬ ＮＡＮＤチェーン回路, クロック形ＣＶＳＬ ＮＯＲ
チェーン回路, ＣＭＯＳ ＥＸＯＲチェーン回路, ＣＭＯＳ ＮＡＮＤチェーン回路, ＣＭＯＳＮＯＲチェーン回路, 複合ＣＭＯＳ ＥＸＯＲ回路, 複合ＣＭＯＳ ＥＸＯＲチェーン回路である. 7 月 23 日に入荷したチップを直ちに実測して全ての回路の機能動作の確認に成功した.

参考文献：［ 1 ］ H.Hatano,"Single event effects on CVSL and CMOS exclusive-OR （EX-OR） circuits", Proc. of the 10th
European Coference on Radiation Effects on Components and Systems, Bruges, 2009.

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC， ト
ランジスタ数：1,000 以上，10,000 未満

3-3
94

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

チップ内伝送線路特性測定モデルの試作
秋田大学工学資源学部

柳澤 良介, 萱野 良樹, 井上 浩

概要：高密度に配線された IC 内部の伝送線路の高周波伝送特性，配線間の電磁結合などの基礎特性を計測することは，シグナル・インテグリティの確保，チップ内電磁ノイズおよび信号ノイズの問題を解決した配線設計など，すなわち EMC 設計を可能にするための基礎的特性として大切である．本試作では，伝送線路中に電磁結合構造を含む新しい信号伝送系の開発を目指し，コプレーナストリップ線路の TEG を試作した［ 1 ］．また，チップ内共振回路を含む線路の特性を詳細に検討するための TEG 試作も行った．新しい伝送線路系
としての基礎実験を行うことが可能となった．

参考文献： 柳澤良介, 萓野良樹, 井上浩, "IC チップ内 F-SIR 周期構造線路の試作（その2）",電子情報通信学会技術研究報告, vol.109, no.241, EMCJ2009-76, pp.187-192, Oct.
2009.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，

トランジスタ数：10 未満

試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

FG-MOS を用いた高性能アナログ回路と多値論理回路
佐賀大学大学院工学系研究科
佐賀大学理工学部

清水 暁生, 野邊 勇樹, 西 晃司

深井 澄夫

概要：本試作では, FG-MOS（Floating-Gate MOS）を用いて, 高性能なアナログ回路と多値論理回路の実現を目的としている. （アナログ回路）アナログ回路の重要な要素回路の一つであるカレントミラー回路の設計を行った. 本回路は FG-MOS とトランスインピーダ
ンスアンプによる負帰還回路を用いることで, カスコードカレントミラー回路よりも高精度で広出力電圧範囲のカレントミラー回路を実現している. 特性比較のために, 低電圧カスコ
ードカレントミラー回路の設計も同時に行った. （多値論理回路）可変閾値特性を持つ
FG-MOS を用いることによって, 標準 CMOS プロセスで容易に多値論理回路を構成することができる. 本試作では, 多値論理回路の基本回路である多値インバータを設計した. また, 多値インバータの応用回路として多値 SRAM Cell の設計も行った. （TEG）FGMOS におけるフローティングゲートサイズの影響を調査するために, フローティングゲートサイズの異なる FG-MOS を作成した.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，

トランジスタ数：100 以上，1,000 未満号処理プロセッサ

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ/デジタル信樹状構造をもつ放熱システムの機能検証用の発熱体
金沢大学工学部

秋田 純一, 山崎 光悦

概要：樹木の根の形状のように, 生物の形状に基づく形状の放熱シートを用いることで, 放熱効率を高めることができることが期待でき, そのような放熱シートの形状の研究を行っている. 本試作チップでは, 実際に用いられる LSI において, そのような放熱シートによる放熱効率を検証するために, 仮想的なマイクロプロセッサを想定し, チップ上の複数箇所に,演算器からの発熱を模擬するために, 集中的に熱を発生する発熱体として拡散抵抗として配置した. 各抵抗には, 個別に流す電流を設定することができ, 種々の動作・発熱状態を模擬
し, 放熱特性の評価を行うことができるように設計されている. 現在, 本試作チップを用いて, 放熱シートの評価を行っている.

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso ，Cadence 社 Dracula
DRC，

トランジスタ数：10 未満

試作ラン：オンセミ CMOS 1.2μm 7.3mm 角

チップ

種別：その他

演算増幅器設計コンテスト応募に向けた試作
豊橋技術科学大学情報工学専攻
豊橋技術科学大学情報工学系

中田 光俊, 中川 雄介, 瀬川 健太郎
和田 和千

概要：本研究室学生 3 名が演算増幅器設計コンテスト（http://www.ec.ss.titech.ac.jp/
opamp）に参加するため，各自が設計した演算増幅器を試作している．回路構成は差動対

3-3とソース接地増幅回路の 2 段構成を基本として，各学生が目指す特性に特化するよう回路

95構成に変更を加え，工夫を凝らしている．理論計算に始まり，シミュレーションによる動作検証，そしてレイアウト能力を養うことも目的としている．また，前年度の測定結果を第３
章

踏まえ，出力段を付加する等，経験に基づく回路設計にも取り組んでいる．コンテストにおいて，試作した回路のうち二つの回路が，同コンテスト試作の部において敢闘賞，奨励賞を獲得した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

演算増幅器の試作
東京工業大学理工学研究科

高木 茂孝

東京工業大学グローバルエッジ研究院

ニコデムス レディアン

概要：本試作は回路設計およびレイアウト，評価を含む集積回路設計の基礎教育を目的としており，平成 21 年演算増幅器設計コンテストの集積化実現部門［ 1 ］に応募用の演算増幅器を試作している．合計 6 個の演算増幅器が同一チップ上に集積化されている．初段増
幅回路には基本的な差動増幅回路やフォールデッドカスコード差動増幅回路が用いられて
おり，2 段目は基本的なソース接地増幅回路や AB 級ソース接地増幅回路，バイアス回路を工夫した AB 級ソース接地増幅回，AB 級ソースフォロワが用いられている．いずれも電源
電圧が 5.0V の 2 段構成演算増幅器である．さらに，特性を改善するためにコモンセントロ
イド配置を採用するなど，レイアウトも工夫している．

参考文献：［ 1 ］ 演算増幅器設計コンテスト http://www.ec.ss.titech.ac.jp
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Cadence 社 Diva，

トランジスタ数：100 以上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ

チ
ッ
プ
試
作
報
告

FM 放送受信機構成用低雑音増幅回路と自動利得調整回路の構成
東京工業大学理工学研究科

高木 茂孝

東京工業大学グローバルエッジ研究院

ニコデムス レディアン

概要：FM 受信機の構成で必要となる低雑音増幅回路と自動利得調整回路を試作している．
低雑音増幅回路は，1 段目を負帰還型増幅回路，2 段目を差動増幅回路とした 2 段構成となっている．また，入力信号を差動信号に変換して出力している．さらに，測定を容易にするためにソースフォロワを出力に付加している．利得が約 10 倍，雑音指数が約 3dB となるように設計されている．自動利得調整回路は，基本的には，差動増幅回路と負荷となるダイオード接続された MOS トランジスタから構成されている．差動増幅回路のテール電流を変えることにより電圧利得を調整している．入力振幅が 1mV から 100mV のときに出力が 200mV 一定となるように設計されている．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，
満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，1,000 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

study of MOSFET
明治大学理工学部

高窪 かをり概要：主に弱反転領域のＭＯＳＦＥＴに関する研究を行うため, 少ないトランジスタ数の回路が多い. 試作した回路は次のようなものがある. ＭＯＳＦＥＴアレイ・ソース接地回路

3-3
96

第
３
章
チ
ッ
プ
試
作
報
告

（ｎ型・ｐ型）・ソースフォロワ回路（ｎ型・ｐ型）弱反転領域で動作するオペアンプ・
レイル・トゥー・レイル入出力オペアンプ・減算回路（ｎ型・ｐ型）低リークＭＯＳＦＥ
Ｔスイッチ・低リークＭＯＳＦＥＴスイッチを用いたサンプルアンドホールド回路・通常の単体ｎＭＯＳスイッチを用いたサンプルアンドホールド回路・低リークＭＯＳＦＥＴス
イッチを用いたスイッチトキャパシタ回路・通常の単体ｎＭＯＳスイッチを用いたスイッチトキャパシタ回路・低リークＭＯＳＦＥＴスイッチを用いたクロックブースタ回路・通常の単体ｎＭＯＳスイッチを用いたクロックブースタ回路・電圧検出器のコア回路・電圧検出器・弱反転領域で動作するカレントミラー回路（ｎ型・ｐ型）弱反転動作のＭＯＳＦ
ＥＴによる 2 段積み構成の微小電源電圧駆動ＰＴＡＴ電圧発生回路（ｎ型・ｐ型）弱反転動作のＭＯＳＦＥＴによる 2 段積み構成の微小電源電圧駆動ＰＴＡＴ電圧発生回路（ｎ型・ｐ型）を 5 段縦積みにした回路

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社
Dracula DRC，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ

種別：その他

H 型ゲート電極 MOSFET の特性とサブスレショルド動作時の回路動作検証
山形大学大学院理工学研究科

原田 知親

概要：ガス圧力や真空度の測定などに用いられている圧力センサは, 圧力差で生じる機械的
ひずみを電気信号に変えるピエゾ効果を利用しており, 様々な材料を用いて実現されている. しかし, センサ部は抵抗や容量などの受動素子で構成されており, センサの S/N 比向上のために信号処理回路をセンサ後段に入れる必要がある. しかし, センサ検出と信号処理を同一回路で行なえる方法として, 集積回路の基本構成素子であるトランジスタで構成することで, センサ全体のコンパクト化が期待できる. 本研究では, センサ検出と信号処理を同一回路で行えるひずみ検出素子の実現に向けた基礎研究として, H 型ゲート形状の MOSFET と, サブスレショルド動作時の回路特性について評価を行った.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，TEG（特性評価回路など）

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：

C/V 変換回路・A/D 変換回路
兵庫県立大学大学院工学研究科

園田 晃司, 藤田 孝之, 前中 一介

概要：静電容量型センサの出力検出用回路として C/V 変換回路，またアナログ値をディジ
タルデータへ変換する回路として A/D 変換回路を設計した．C/V 変換回路は外部素子によるリファレンス・検出容量の差動容量を検出する方式で，容量差の検出と出力のリセットを外部入力のクロックに同期して繰り返す動作をするよう設計した．A /D 変換回路は4bit のフラッシュ型で抵抗ラダー，コンパレータ，エンコーダからなり，外部入力によるクロック周波数を 1MHz として動作するよう設計した．C/V 変換回路は，リファレンス容量を 20pF，クロック周波数を 5kHz としたとき，検出感度は 0.53V/pF で直線性 1.3%の評
価結果となり設計値と十分にあう．A/D 変換回路は，出力に発振が観測され評価にはいたらなかったがレイアウトの修正により改善可能であると考えられる．

参考文献：谷口研二,"LSI 設計者のための CMOS アナログ回路入門",CQ 出版,2005
設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Diva，2.3mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

最大値・最小値 8bit ディジタルラッチ回路
兵庫県立大学大学院工学研究科

園田 晃司, 藤田 孝之, 前中 一介

概要：先行のラン（mot08_1st）において，サンプルホールド回路を応用した最大値最小値保持回路を設計した．この回路は外付けキャパシタが必要となるなど回路規模の縮小に課題があったため，本ランにおいて外付けキャパシタを必要としないディジタル回路による

3-3

最大値最小値保持回路を設計した．8bit 入力値の最大値・最小値をそれぞれ 8bit でディジ

97

タルラッチにより保持・出力する回路を verilog-HDL により設計した．クロック同期動作
で，クロックの立ち上がりに入力値・保持値の比較と結果に応じた出力の更新を行う動作

第３
章を繰り返す仕様とした．また，任意のタイミングで出力値のリセットを可能とするリセッ
ト機能を設計した．クロック周波数~1MHz において設計仕様通りの動作を確認した．

参考文献：VDEC 監修 浅田邦博編,"ディジタル集積回路の設計と試作",培風館,2000
設計期間： 0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog -XL ，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Diva，
1,000 未満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

トランジスタ数：100 以上，

チップ種別：アナログ/デジタル信号処理プロセッサ

全差動離散時間 ΔΣ 変調器の開発
兵庫県立大学工学研究科

齊藤 光俊, 藤田 孝之, 前中 一介

概要：従来型のナイキストレート A/D 変換器は, 精密で高いノイズ除去能力を有するアナログ部品を必要とし, 高い精度と変換速度を両立するのは困難であった. 対照的に, オーバ
ーサンプリング変換器は, シンプルで高いノイズ裕度を持つアナログ部品を用いて実装可能であり, 高い周波数でサンプリングすることにより, アナログ・アンチエイリアシング・
フィルターにおける急峻なカットオフの必要性をなくしている. 近年注目されているデル
タ・シグマ（ΔΣ）型 A/D 変換器では, オーバーサンプリングとノイズシェイピングを用いることにより高い分解能を実現でき，従来型と比較すれば高速変換が可能である.

今回のランでは, 5［KHz］ベースバンド帯域幅センサ信号処理のための A/D 変換器を, 離散時
間 ΔΣ 型を用いて設計する. ノイズシェイピングは, 1bit 量子化器を通したフィードバック
ループを持つスイッチド・キャパシター・ロウパスフィルター積分器を用いて実現する. 量子化器にはラッチドコンパレータを用いる.

参考文献：和保孝夫, 安田彰, "ΔΣ 型アナログ／デジタル変換器入門", 丸善株式会社, 2007
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Diva， トランジスタ数：100 以上，1,000 未
満試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

超低消費電力断熱的ダイナミック CMOS 論理回路の試作
群馬大学大学院工学研究科

白石 洋一, 憑 歓

概要：我々は，人間の運動状態での詳細な生体情報（脈拍を含む脈波信号等）の取出しと，個人伝達をリアルタイムで行うシステムの開発を行っている．指尖光センサーが感知した情報のうち，信号分離手法により生体情報（脈波信号）のみを取出し，情報の判断結果を音声に変換してリアルタイムで本人に伝達する「携帯型体調把握支援システム」である．本システムの超小型化を図るために，前回試作において電源回路を外付けにした超低消費電力断熱的ダイナミック CMOS 論理回路による TEG 回路を試作した．今回は，コルピッツ発振回路をもとにした正弦波電源生成回路をチップ内蔵として，さらにインバータ
回路，アナログスイッチ回路，リングオシレータ回路，オペアンプ回路を試作した．これまでに，今回新たにチップに内蔵した正弦波電源生成回路の正常動作を確認した．今後は，この電源回路を各試作回路に接続して，実際の消費電力削減効果を定量的に評価する予定である．

参考文献：［ 1 ］憑，白石，”超低消費電力断熱的ダイナミック CMOS 論理回路の試作”，p.127，2009 年 VDEC 年報（2009）
設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Tanner 社 L-Edit，Tanner 社 L-Edit，Tanner 社 L-Edit， トランジスタ
数：100 以上，1,000 未満

3-3
98

第
３
章
チ
ッ
プ
試
作
報
告

試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

チップ種別：TEG（特性評価回路など）

平成21年度第1回オンセミコンダクター CMOS 1.2um 試作（ MOT091 ）ＣＶＳＬ基本論理回路群, ＣＭＯＳ基本論理回路群及びＳＥＥ検出回路などの設計試作
静岡理工科大学電気電子工学科
電気電子情報工学科

波多野 裕

鈴木 淳史

概要：20 年度第 2 回試作チップまでの実測結果を踏まえて, カスケード電圧スイッチ論理（ＣＶＳＬ）回路の基本回路群, ＣＭＯＳ基本回路群, 検出回路などを 2 チップに分けて設計した. 設計した回路はスタティック形ＣＶＳＬ ＥＸＯＲ回路, スタティック形ＣＶＳＬ半加算回路, スタティック形Ｃ
ＶＳＬ ＥＸＯＲチェーン回路, スタティック形ＣＶＳＬ ＮＡＮＤチェーン回路, スタティック形ＣＶＳＬ ＮＯＲチェーン回路, クロック形ＣＶＳＬ ＥＸＯＲチェーン回路, クロック形ＣＶＳＬ ＮＡＮ
Ｄチェーン回路, クロック形ＣＶＳＬ ＮＯＲチェーン回路, ＣＭＯＳ ＥＸＯＲチェーン回路, ＣＭＯ
Ｓ ＮＡＮＤチェーン回路, ＣＭＯＳ ＮＯＲチェーン回路, 複合ＣＭＯＳ ＥＸＯＲ回路, 複合ＣＭＯＳ
ＥＸＯＲチェーン回路, 4 種類のＳＥＥ検出用ＳＲ－ＦＦ回路, クロック形ＣＶＳＬ半加算器, クロッ
ク形ＣＶＳＬ全加算器, ＣＭＯＳ順序回路などである. 1 月 28 日に入荷したチップを直ちに実測して全ての回路の機能動作の確認に成功した.

参考文献：［ 1 ］ H. Hatano,"Single event effects on static and clocked cascade voltage switch logic circuits", IEEE Trans.
Nuclear Science, vol. 56, no. 4, pp. 1987-1991, 2009.

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC， ト
ランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

ＣＶＳＬ基本論理回路群, ＣＭＯＳ基本論理回路群及びＳＥＥ検出回路など
の設計試作

3-3

静岡理工科大学電気電子工学科

99

電気電子情報工学科

波多野 裕

藤田 大貴, 馬淵 英憲, 加藤 喬斐徒, 鈴木 淳史

第３章

概要：20 年度第 2 回試作チップまでの実測結果を踏まえて, カスケード電圧スイッチ論理（ＣＶＳＬ）回路の基本回路群, ＣＭＯＳ基本回路群, 検出回路などを 2 チップに分けて設計した. 設計した回路はスタティック形ＣＶＳＬ ＥＸＯＲ回路, スタティック形ＣＶＳＬ半加算回路, スタティック形Ｃ
ＶＳＬ ＥＸＯＲチェーン回路, スタティック形ＣＶＳＬ ＮＡＮＤチェーン回路, スタティック形ＣＶＳＬ ＮＯＲチェーン回路, クロック形ＣＶＳＬ ＥＸＯＲチェーン回路, クロック形ＣＶＳＬ ＮＡＮ
Ｄチェーン回路, クロック形ＣＶＳＬ ＮＯＲチェーン回路, ＣＭＯＳ ＥＸＯＲチェーン回路, ＣＭＯ
Ｓ ＮＡＮＤチェーン回路, ＣＭＯＳ ＮＯＲチェーン回路, 複合ＣＭＯＳ ＥＸＯＲ回路, 複合ＣＭＯＳ
ＥＸＯＲチェーン回路, 4 種類のＳＥＥ検出用ＳＲ－ＦＦ回路, クロック形ＣＶＳＬ半加算器, クロッ
ク形ＣＶＳＬ全加算器, ＣＭＯＳ順序回路などである. 1 月 28 日に入荷したチップを直ちに実測して全ての回路の機能動作の確認に成功した.

参考文献：［ 1 ］H.Hatano,"A singel event effect analysis on C2VSL circuits with gated feedback", European Conferenceon Radiation Effects on Components and Systems, 2010.

設計期間：1 人月以上，2 人月未満 設計ツール：Mychip Station，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC， ト
ランジスタ数：1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

Λ 形負性抵抗素子を用いた多値メモリの試作
日本大学理工学部

佐々木 芳樹, 佐伯 勝敏, 関根 好文

概要： 本チップは，多値 SRAM，多安定回路，汎用素子評価用 TEG の 3 種類からなる. 多値 SRAM は，Λ 形負性抵抗素子を並列接続した構成を基本ドライバ部として用い，基本ドライバ部を動作させるためのバイアス部，及び安定点生成のための負荷電流源を接続し多安定回路を構築し，多安定回路に対し N 型 MOSFET をスイッチとして接続することでSRAM としての動作を行わせる. スイッチの開閉はセレクタにより選択的に行われ，選択された N 型 MOSFET に接続されたデータラインにより読み書きを行う. この SRAM とセレクタの 2 つにより多値論理 SRAM としての動作を検証する. 多安定回路はセレクタを用いずに構成された単体の SRAM 回路であり，プローバーにより測定を行う. 本回路は N 型
MOSFET スイッチを介さずに電圧をノードに与えることが出来るよう設計されており，直接電圧を与えることで多値 SRAM の静特性の評価を行うことが出来る.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：メモリ

チ
ッ
プ
試
作
報
告

アナログ汎用素子評価用 TEG とニューロンモデルの試作
日本大学理工学部

佐々木 芳樹, 佐伯 勝敏, 関根 好文

概要： 本チップは，シート抵抗評価用 TEG，配線容量評価用 TEG，ダイオード評価用
TEG などの汎用素子評価用 TEG，及び浮遊ゲート MOSFET 評価用 TEG，細胞体モデル
評価用 TEG あわせて計 5 種類の TEG により構成されている. 汎用素子評価用 TEG は，
LSI を設計する際に考慮する必要性がある寄生素子の影響を評価するための TEG であり，
1 つの汎用素子に対して単体パターン，及び並列接続パターンを用意した. また，各パター
ンも 3 つずつ用意し，素子ばらつきに対しても検討を行うことが出来る. ダイオードを除いて全てプローバーにより測定を行う. 浮遊ゲート MOSFET 評価用 TEG と細胞体モデル評
価用 TEG は，ニューラルネットワークを構築する際多く用いられる多入力可能な MOS である浮遊ゲート MOSFET の静特性の測定，及び生体の発火現象によく似た波形を再現することが出来るパルス形ハードウェアニューロンモデルの動作評価を行う.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，

トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：TEG（特性評価回路など）

電圧制御発振器のための基本回路の試作
秋田大学工学資源学部

萱野 良樹, 小林 吾生, 柳澤 良介, 井上 浩

概要：移動体通信や衛星通信などの無線通信を構成するシステムの小型化・高性能化の要求に伴い，IC チップ内に広帯域周波数発振の可能な電圧制御発振器（VCO）の実現は，信

3-3
100

第
３
章
チ
ッ
プ
試
作
報
告

号完全性，電磁干渉妨害などいわゆる EMC 診断および UWB 通信への応用に非常に有用である．本試作では，電圧制御発振器の高周波・広帯域動作実現のための基本回路を試作し，回路構成の違いによる発振周波数の比較を行った．試作した IC は VCO 全体を構成す
るテスト回路と個別ブロックに含まれる基本回路，MOS,抵抗，容量の特性評価回路で構成した.また，回路を構成する MOS の特性の発振動作周波数への影響を測定した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Cadence 社 Diva，
トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

チップ

種別：アナログ（PLL, A-D/DC-DC コンバータなど）

演算増幅器設計試作を通じた LSI 設計教育と FG-MOS を用いた高機能 LSI
佐賀大学大学院工学系研究科
佐賀大学理工学部

清水 暁生, 野邊 勇樹, 西 晃司

安元 周平, 山下 裕人, 沖田 光聡, 和田 侑也, 深井 澄夫

有明工業高等専門学校電子情報工学科

野口 卓朗, 雪田 雅史, 石川 洋平

概要：本試作では, ①演算増幅器設計試作を通じた LSI 設計教育と②FG-MOS を用いた高機能 LSI の実現を目的としている. ①アナログ集積回路の基本ブロックである演算増幅器の設計を行い, 総合的な LSI 設計技術及び検証技術を習得することを目的としている. 今回は教育的効果を配慮し, 基本的な 2 段構成の演算増幅器を設計した. また, 演算増幅器設計コンテスト（東京工業大学

アナログ回路グループ主催）の「試作の部」への参加を視野に入れて, 演算増幅器設計コンテスト用のピン配置に合わせて設計を行った. ②アナログ回路の重要な要素回路の一つであるカレントミラー回路の設計を行った. 本回路は FG-MOS とトランスインピーダンスアンプによる負帰還回路を用いることで, カスコードカレントミラ
ー回路よりも高精度で広出力電圧範囲のカレントミラー回路を実現している.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
DRC，

トランジスタ数：100 以上，1,000 未満号処理プロセッサ

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ/デジタル信演算増幅器設計コンテスト応募に向けた試作
豊橋技術科学大学情報工学専攻

瀬川 健太郎豊橋技術科学大学情報工学課程

石岡 和也, 松岡 那樹

豊橋技術科学大学情報工学系

和田 和千

概要：本研究室学生 3 名が，演算増幅器設計コンテスト（http://www.ec.ss.titech.ac.
jp/opamp）に参加するため，各自が設計した演算増幅器を試作したものである．利得帯
域幅積や同相除去比に着目し，その特性に特化した演算増幅器を設計するため，論理計算を行い，シミュレーションによる動作検証を行った．またレイアウト能力を養うことも目的としている．回路構成は，差動増幅器とソース接地増幅回路の 2 段の構成を基本に，差動利得を増加させるため，差動対に流す電流をできるだけ大きく設計したり，利得帯域幅を広くする工夫を行った．また，2 度目の演算増幅器試作となる学生は，前年度の測定結果から試作した演算増幅器の不具合を検証し,今年度の回路試作に取り組んでいる．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE， トランジスタ数：100 以
上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

演算増幅器の試作
東京工業大学理工学研究科

高木 茂孝

東京工業大学グローバルエッジ研究院

ニコデムス レディアン

概要：本試作は，アナログ集積回路設計の初学者が回路を設計し，自ら設計した回路をレイアウトし，さらに実験などにより評価することにより，アナログ集積回路設計の基礎力

3-3を確立することを目的としている．また，設計課題として与えた回路は，平成 22 年演算増101

幅器設計コンテストの試作の部［ 1 ］に応募するための演算増幅器である．本試作には，合計 3 個の演算増幅器が同一チップ上に集積化されている．コンテスト用であるため，電第３章

源電圧はいずれも 5.0V となっている．また，アナログ集積回路を学び始めたばかりの修士
1 年生と学部 4 年生が設計を行っているため，いずれの演算増幅器も差動増幅回路とソース
接地増幅回路の組み合わせという基本の構成になっており，MOS トランジスタのサイズのみが異なる．

参考文献：［ 1 ］ 演算増幅器設計コンテスト http://www.ec.ss.titech.ac.jp
設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Cadence 社 Diva，2.3mm 角トランジスタ数：100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2μm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

FM 放送受信機構成のための要素回路の試作
東京工業大学理工学研究科

高木 茂孝

東京工業大学グローバルエッジ研究院

ニコデムス レディアン

概要：FM 放送用受信機を構成するために必要となる FM 復調回路と平衡型帯域通過フィル
タを試作している．いずれも電源電圧は 3.0V であり，FM 復調回路として PLL を用いている．PLL はチャージポンプ，リングオシレータ，分周回路から構成されており，75MHz から 90MHz の周波数にロックし，100kHz 刻みでロックする周波数を変えることができるように設計されている．また，平衡型帯域通過フィルタは Operational Transconductance
Amplifier（OTA）と呼ばれる伝達コンダクタンスが可変の電圧制御電圧源を用いた 2 次帯
域通過フィルタを 4 個縦続接続して実現している．中心周波数を 1MHz，帯域幅をとしている．OTA には，伝達コンダクタンスを可変にしても，バイアスが変化しない工夫を行っている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Cadence 社 Diva，2.3mm 角トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2 μ m

チ
ッ
プ
試
作
報
告

study of MOSFET
明治大学理工学部

高窪 かをり概要：主に弱反転領域のＭＯＳＦＥＴに関する研究を行うため, 少ないトランジスタ数の回路が多い. 試作した回路は次のようなものがある. ＭＯＳＦＥＴアレイ・ソース接地回路（ｎ型・ｐ型）・ソースフォロワ回路（ｎ型・ｐ型）弱反転領域で動作するオペアンプ・
レイル・トゥー・レイル入出力オペアンプ・減算回路（ｎ型・ｐ型）低リークＭＯＳＦＥ
Ｔスイッチ・低リークＭＯＳＦＥＴスイッチを用いたサンプルアンドホールド回路・通常の単体ｎＭＯＳスイッチを用いたサンプルアンドホールド回路・低リークＭＯＳＦＥＴス
イッチを用いたスイッチトキャパシタ回路・通常の単体ｎＭＯＳスイッチを用いたスイッチトキャパシタ回路・低リークＭＯＳＦＥＴスイッチを用いたクロックブースタ回路・通常の単体ｎＭＯＳスイッチを用いたクロックブースタ回路・電圧検出器のコア回路・電圧検出器・弱反転領域で動作するカレントミラー回路（ｎ型・ｐ型）弱反転動作のＭＯＳＦ
ＥＴによる 2 段積み構成の微小電源電圧駆動ＰＴＡＴ電圧発生回路（ｎ型・ｐ型）弱反転動作のＭＯＳＦＥＴによる 2 段積み構成の微小電源電圧駆動ＰＴＡＴ電圧発生回路（ｎ型・ｐ型）を 5 段縦積みにした回路

設計期間： 0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，

トランジスタ数：10 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種

別：マイクロプロセッサ

無線センサネットワーク端末の電源制御回路
財団法人

福岡県産業・科学技術振興財団

早稲田大学情報生産システム研究科

井上

黄 章財
靖秋

概要：無線センサネットワーク端末としては, 建造物や橋梁の安全度診断への応用が現在日

3-3
102

第
３
章
チ
ッ
プ
試
作
報
告

本で注目されている. 従来のセンサネットワーク端末は, 消費電力が大きいので, 電池の使用寿命が数日しかもたないという問題があり, この問題を解決するのがセンサネットワーク
端末の大きな課題になっている. 本チップは, タイマーによる定期的な診断に加えて, 何らかのイベントを生じたときに端末の電源を即時ＯＮにして, つまり端末を必要な時にタイムリーに間欠動作させて, 消費電力を大幅に低減させる. さらに, 本チップは実測して, 基本
的な動作が確認される. また, 超低消費電力を実現する.

設計期間： 3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社
Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：オンセミ CMOS 1.2μm 4.8mm 角

チップ種別：アナログ（PLL, A-D/

DC-DC コンバータなど）

人体モニタリングシステム用アナログ IC
兵庫県立大学工学部

田中 伸哉

兵庫県立大学大学院工学研究科

園田 晃司, 藤田 孝之, 前中 一介

概要：スイッチトキャパシタフィルタの構成要素であるオペアンプ, オシレータ, ノンオー
バーラッピングクロック発生回路, スイッチトキャパシタアンプを設計した. 本研究室では生体モニタリングシステムに関する研究をしており, 人間の脈拍を検出し, 増幅するためには数 Hz のカットオフ周波数をもったフィルタ回路が必要となる. フィルタ回路としてRC を用いた場合, 数 Hz のカットオフ周波数を得るためには RC の占有面積が非常に大きくなるため, スイッチトキャパシタフィルタを設計した. スイッチトキャパシタフィルタの構成要素であるオペアンプ, オシレータ, ノンオーバーラッピングクロック発生回路, ス
イッチトキャパシタアンプの設計・評価はできたがスイッチトキャパシタフィルタは完成には至らなかった. 今後, このチップを十分評価し生体モニタリングシステムに必要となる仕様のスイッチトキャパシタフィルタなどの回路を製作する.

参考文献：黒田 忠広,"アナログ CMOS 集積回路の設計 応用編",丸善株式会社,2003
設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Cadence 社 Diva，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2μ m 2.3mm 角

チップ種別：アナログ

Digital filter の開発方式の確立
兵庫県立大学工学研究科

齊藤 光俊, 藤田 孝之, 前中 一介

概要： ΔΣ 変調器が出力する PDM 信号を, 二進荷重デジタル信号に変換するために FIR（Finite Impulse Response） filter を開発した. Digital filter の開発は今回が初であるため, ツールの操作習得等, 開発方式の確立が主目的である. そのため, 本ランに先立ち
FPGA で開発し, 動作検証を行っている. FPGA とは architecture が異なるため, 検証の役割を担えるとは考えていないが, 相異点を検討することにより, なんらかの役割を見出せる
可能性は残されている. FIR filter の仕様は, カットオフ周波数は 1KHz （タップ数は101）, サンプリング周波数は 200KHz, 分解能は 10bit である. しかし, P&R を行った結果, 2.3mm 角のチップサイズを大幅に超えていたため（約 4 倍の大きさ）, タップ数を45 まで削減し, 2.3mm 角になんとか収まるように作成した. そのため, filter としての機能は期待できない.

参考文献：岩田利王, "実践ディジタル・フィルタ設計入門", CQ 出版, 2004
設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Diva，

トランジスタ数：10,000 以上，100,000 未満

試作ラン：オンセミ CMOS 1.2μm 2.3mm 角

チップ種別：アナロ

グ/デジタル信号処理プロセッサ

3-3
103

第
３
章
チ
ッ
プ
試
作
報
告

平成21年度第1回ローム CMOS 0.18um 試作（ RO18091 ）ブロックマッチング方式 CMOS オプティカルフローセンサー
東京大学工学系研究科

小森 健正, 柴田 直

概要：本研究では, ブロックマッチング法を用いた高速オプティカルフロー推定を行うアナログ回路の開発を行った. この回路では, 高速演算, 高拡張性を実現するための工夫を加えた. 高速演算については, ブロックマッ
チングの計算の際のマクロブロックの類似度となる SAD（Sum of Absolute Difference）の計算を, 同一命令を複数データに対して適用する SIMD 演算によってピクセル並列で行い, 演算の並列度を向上させることで実現した. 高拡張性を実現するために, SAD 演算を隣接ピクセル間データのみの利用による方法を考案し, 配線構造を非常に簡単なものとした. 更に SAD 演算回路を同一回路セルを並べた構造とすることで, 回路セルの行数を増やす
だけで, 演算並列度や演算可能なマクロブロックのサイズを向上させることが可能である. 回路シミュレーション
によって, 毎秒約 1300 フレームのフレームレートで正しく動作することが確認できた. このチップは昨年度試作したチップの不具合を修正したものであり, 実際に動作することが既に確認されている.

参考文献： ［ 1 ］ Yudai Fukuoka and Tadashi Shibata, "Block-Matching-Based
CMOS Optical Flow Sensor Using Only- Nearest-Neighbor Computation," Proceedings of IEEE ISCAS 2009, Taipei, May
24-27, 2009

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

A Digital-Pixel-Sensor-Based Global Feature Extraction Processor
3-3
104

第
３
章
チ
ッ
プ
試
作
報
告

東京大学工学系研究科

朱 弘博, 柴田 直

概要：デモシステムの構築ため, 以前設計した実時間画像認識システムのための全体特徴抽出 VLSI を再度試作した. この試作では, イメージセンサーと画像処理回路を同じチップの上に集積することにより, 特徴抽出の遅延を著しく減少できた. Digital-pixel-sensor はディジタル処理回路との整合性が良いため, 今回の設計ではイメー
ジセンサー部に採用した. イメージセンサーと局所特徴抽出回路の間に効率的なブロックリードアウトアーキテク
チャーを採用することによって, 局部特徴抽出を行並列で処理することを可能にした. 局所特徴量中の重要な情報のみを残すために, Rank-Order Filter アルゴリズム基づいて, 全体特徴抽出回路を設計した. この全体特徴抽出
回路により, 外部より指定した上位パーセント数以上の強いエッジだけを残す処理を, 11 サイクルで実現できる.
測定結果より, このチップは 60MHz の測定環境で全ての機能を安定動作することが確認できた. 光蓄積時間が長いため, 毎秒 60 フレームしか輝度値を出力できないが, エッジ処理は約 0.2ms で行うことができる. このスピードは 2GHz の汎用プロセッサーで走るソフトと比較して 400 倍高速である.

参考文献：Hongbo Zhu and Tadashi Shibata, "A Digital-Pixel-Sensor-Based Global Feature Extraction VLSI for Real-Time
Object Recognition," Japanese Journal of Applied Physics. vol. 48 no. 4, pp. 04C080-1-7, 2009.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100,000 以上 試作ラン：
ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：イメージセンサ/スマートセンサ

二分木階層マルチチップ K-means アーキテクチャ機能確認用試作チップ
東京大学工学系研究科

馬 奕涛, 柴田直

概要：K-means クラスタリング手法は探索的データ分析に非常に有効であるため, 意思決定や, 画像セグメン
テーション, 物体認識などのたくさんの応用領域で活躍している. 本試作では視覚学習処理を目標として,
XGA 規格画像から抽出された数万のベクトルデータに対する実時間 K-means 応答を実現するためのマルチチップ K-means アーキテクチャを提案し, 機能確認のためのテストチップを作成した. チップ間データ伝送遅延を吸収するため, プロセッサ内では 2 種類のクロック信号で駆動する方式とした. マルチチップシステムは二分木階層構造を導入し, 簡単な外部制御により自由に規模を調整できる. 本チップは, ベクトル格納用の SRAM バンク, サ
ンプルベクトルの所属グループを記録する GroupID レジスタやサンプルベクトル選択的に通過させるマスクなどを含む制御回路, 重心ベクトルを計算するための CSA と DIVIDER, 演算タイミング調整用遅延回路 DELAY, そ
してサンプルベクトルと重心ベクトルの距離演算を行う PE の 5 つのモジュールから構成されている.

参考文献：［ 1 ］ Yitao Ma and Tadashi Shibata, "A Binary-Tree Hierarchical Multiple-Chip

Architecture for Real-Time Large-Scale Learning Processor Systems,"

Solid State Devices and Materials

the 2009 International Conference on（SSDM2009）, Sendai, Japan, October, 2009, P-5-3, pp454-455

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， ト
ランジスタ数：10,000 以上，100,000 未満号処理プロセッサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信SRAM 回路の基礎検討チップ
東京大学工学系研究科

申 丞鎬, 柴田 直

概要：実時間の画像処理には多次元ベクトルの実時間処理が要求される. 多次元ベクトルを高速で処理するためには画像処理専用 VLSI の開発が必要であり, かつこの専用 VLSI の中には高速なベクトルメモリが不可欠である. 本設計では Projected Principal-Edge Distribution（PPED）法や Averaged Principal-Edge Distribution（APED）法などの画像特徴抽出法やエッジヒストグラムマッチング法による動き場生成で導出する多次元特徴ベク
トルデータに対応できるＳＲＡＭのテストチップを実装した. 今回試作した回路はローム社
により提供されたスタンダードＳＲＡＭ回路と書き込み/読み出しのタイミングを制御する
タイミング制御回路に構成されている. この回路におけるＳＲＡＭの基礎検討を行うことで, 今後の研究におけるスタンダードＳＲＡＭ使用について検討することができる.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，
0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：メモリ

CMOS 共鳴特性回路を用いた画像特徴 抽出アナログ集積回路
東京大学工学系研究科

吉井 一馬, プラバート ウィーラワルダナ, 柴田 直

概要：本チップは共鳴特性持つ CMOS バンプ回路を用いて画像の特徴抽出を行うことの出来るアナログＶＬＳＩである. システムの前段では, サブスレッショルド領域で動作するバンプ回路を用いてエッジフィルタ処理結果を電流値として出力する. そして, その結果を閾値と比較することによりエッジを生成する. 回路の精度を上げるためにバンプ回路の製造ば
らつきに対しロバストになるような工夫を加えてある. また, 画像の特徴抽出において重要なパラメタである閾値を自動生成する回路を搭載した. 実際このチップは過去に一度設計したものであるが, 入出回路に問題があったために動作を確認できなかった. 今回のチップは入出力バッファに修正を加えたものである.

参考文献：Kazuma Yoshii and Tadashi Shibata, “A Nano-Functional-Device-Based
Image Feature Extraction Circuitry With Current-Balancing Feedback,” the 10th International Conference on Ultimate Integration of Silicon

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：アナログ/デジタル信号処理プロセッサ

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学工学部

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップではこれまでのメモリに対して, 多ビットのアドレスをジョセフソンチップ側から選択できるよう, パッドの配置を変更した. また, Josephson/CMOS ハイブリッドアンプ用のセ
ルフバイアス回路も試作した. この回路は前回とは構成を変え, 極低温化でも動作するよう, 抵抗部分に拡散層のゲートレイヤを用いた. メモリ部分については測定により正常動作を確認した. またセルフバイアス回路も, 特定条件下において正常動作を確認し有用性を示した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
チップ

チップ種別：メモリ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角

3-3
105

第
３
章
チ
ッ
プ
試
作
報
告

高信頼性を実現するタイムドメイン連想メモリ
広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen,
小出 哲士

広島大学大学院先端物質科学研究科
広島大学工学部第二類

Tania Ansari, 今福 渉, 川畑 明雄

安田 雅浩

概要：我々の研究室では，パターン認識を実現する IP コアとして全並列型ディジタル・ア
ナログ混載連想メモリの研究を行ってきた．しかしながら，近年のトランジスタの微細化に伴い，素子ばらつきが顕著になるといった問題や，電源電圧低下によるアナログダイナ
ミックレンジの減少によって，ディジタル・アナログ混載の検索信頼性が低下する問題がこれまでの試作で分かってきた．そこで，距離をアナログ信号で表現するこれまでの連想メモリに対して，距離を時間領域に変換し最類似検索を行う連想メモリの開発を行っている．これにより，アナログ回路を用いた連想メモリでは難しかった低電圧動作も可能となっている．本試作では，信頼性評価のためのテストチップという位置づけで設計を行った．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

Above CMOS インダクタ技術のための VCO・LNA の試作
東北大学工学研究科

大宮 豊, 小谷 光司, 伊藤 隆司

概要：ダイシングされたチップごとにプロセスを加えてインダクタを形成し, チップ製造後にインダクタンスを調整することで RF 回路の特性を所望の値に近づける Above CMOS イ

3-3
106

第
３
章
チ
ッ
プ
試
作
報
告

ンダクタ技術を検証することを目的とした．本チップでは Above CMOS インダクタ技術
によってインダクタンスが変化することを確認するためのスパイラルインダクタ TEG を試作した．また，回路特性の調整を行う RF 回路として VCO と LNA を試作した．VCO は一
般的な 2.4 GHz 帯の LC-VCO であり，LNA も動作周波数を 2.4 GHz 帯とした．チップ製
造後にプロセスを追加することによって，インダクタ TEG のインダクタンスを変化させることができた．また，VCO と LNA に Above CMOS インダクタ技術を適用して VCO の発振周波数や LNA のマッチング特性をチップ製造後に調整できることを確認した．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

ATM など）アニマルウォッチセンサ向け高速起動発振回路用 TEG
東京大学工学系研究科 精密機械工学専攻

中村 公亮, 増田 誉, 須賀 唯知

概要：安心・安全な社会実現のために, 近年, 家畜の健康管理や病態変化のモニタリングシ
ステムの必要性が高まっている. 特に鶏等の小動物に取り付ける無線センサは, 小型軽量でかつ電池交換が不要であることが必要である. 間欠動作を繰り返す無線センサにおいて, 水晶発振回路の数ミリ秒の起動時間は, 電池寿命を低下させる原因の 1 つである. この水晶発振回路の発振成長過程における無駄時間を削減する高速起動水晶発振回路を考案した. 本方式は, 起動時の水晶振動子の変位振幅を大きくすることで, 起動時間を短縮する. 本試作では, 原理検証のための発振回路, 制御回路の試作を行った.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
0.18μm 2.5mm 角チップ

トランジスタ数：10 未満

試作ラン：ローム CMOS

チップ種別：TEG（特性評価回路など）

チップ種別：通信（RF 回路，

宇宙線観測用信号処理 LSI の TEG
茨城大学工学部

木村 孝之

東京大学宇宙線研究所

佐々木 真人, 増田 正孝

概要：宇宙線が飛来した時に生じるチェレンコフ光や大気蛍光による信号と夜光等のノイズを高速で弁別できる信号処理 LSI の TEG を設計した. 本試作では信号処理を行うアナログ回路（3 種類）, OP アンプ TEG（4 種類）, 制御用デジタル回路（1 種類）を設計した.
信号処理用のアナログ回路は IV 変換回路, 時定数調整用フィルター回路及び比較回路からなる. 制御用デジタル回路はシフトレジスタとデコーダからなり, 外部からのデジタル信号
によって 8 チャネルの閾値基準電圧を選択することができる. 本試作では, アナログ回路の応答時間を短くするための回路的な工夫を施した. この結果, 応答時間は約 25ns 短くなり
37ns（入力信号が 1.6×10^7 電子の場合）となった.

設計期間： 4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Mentor 社
Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

神経信号測定および刺激印加のための回路（B5）慶應義塾大学理工学部

岩田 貴之, 山口 昌也, 中野 誠彦

概要：本回路では微小な神経信号を測定するための低ノイズ増幅回路と入力された刺激信号を最適化して出力する刺激印加回路を設計した. 増幅率を選択することができる回路を
16 個並列に搭載することにより, 多点の電位を同時に測定することを可能とした. また, 増3-3

幅段を構成するアンプのトランジスタサイズを大きくすることにより, より低ノイズでの増107幅を実現した. 刺激印加回路では, あらかじめサンプリングした電極の電圧を刺激信号に足して出力することで, 同一電極に対してアーチファクトを抑えながら刺激信号を印加するこ第３章とが可能である. 信号記録フェーズと刺激印加フェーズの間にオフセットキャンセルフェー
ズを作り増幅器のオフセットを低減できるよう設計することにより, よりアーチファクトの影響を少なくした.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

（PLL, A-D/DC-DC コンバータなど）

CMOS 集積化アクティブ磁界プローブ
東北大学大学院工学研究科

山口 正洋, 難波 志織, 小舘 航

概要：近年，電子機器の発展に伴い，不要電磁放射による EMC 問題が顕在化している．その対策として，LSI の近傍磁界を測定し，ノイズ源や伝播経路を特定する必要がある．そこで我々の研究室では高周波・高空間分解能の集積化マイクロ磁界プローブの開発を行っている．本試作では，磁界検出コイルを小形化し，その近傍に差動増幅器，差動シングルエ
ンド変換バッファを搭載することで分解能の向上を目指した．チップと実装用プリント基
板との実装には，電磁ノイズへの耐性強化，不要ループ削減のためにワイヤボンディング
ではなくフリップチップ実装を想定して信号取り出し用パッドを設計した．また，磁界プ
ローブに用いる増幅回路の動作確認を行うため，個々の回路素子を設計した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ
チップ種別：その他

チップ種別：アナログ

チ
ッ
プ
試
作
報
告

口腔内モニタリングのためのワイヤレスバイオセンサ
広島大学ナノデバイス・バイオ融合科学研究所
広島大学先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：口腔内の温度と血糖値を連続的にモニタリングするためのワイヤレスチップを試作した. 本チップは p-n 接合による温度センサと酵素を併用した電位測定による血糖値センサを有し, 計測用オペアンプ, 10bit の AD コンバータ, 120kbit の SRAM と 10MHz のキャリアによるシリアル無線通信により, 計測を行う . チップは歯科用樹脂に封止され, 硬口蓋に留置して使用されるため, 実装の体積に制約があり, 電 源の容量が限られるため, 低消費電力化を優先した設計を行った.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso ，Mentor 社 Calibre ，CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000 以上

試作ラン：ローム

チップ種別：イメージセンサ/スマートセンサ

オンチップ免疫反応検出のため磁気ビーズ駆動
広島大学ナノデバイス・バイオ融合科学研究所

石川 智弘, 金子 文恵

広島大学ナノデバイス・バイオ融合科学研究所

上口 光

概要：チップ上だけで完結する疾病や有害物質の検出を目指して, 免疫反応を検出するチッ

3-3
108

第
３
章
チ
ッ
プ
試
作
報
告

プの試作を行った. 実際の手法としては, フェライトの芯がポリスチレンで覆われた構造を持つ直径 3 ミクロン程度の磁気微粒子を水溶液に分散し, チップ上に直接滴下, チップ上の電流でこれを動かすことができるか否かを通じて, チップ表面への付着力, ひいては免疫反応の有無を検出する. 本試作では, 最上部二層の配線層を用いて, 互いに直行する並行パターンを形成, 流れる電流を制御することで, チップ上での磁気微粒子の駆動を試み, チップ
上で水中の磁気微粒子を動かすことに成功した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：MEMS

試作ラン：平成21年度第2回ローム CMOS 0.18um 試作（ RO18092 ）擬似的に不規則な画素配置を持つ CMOS イメージセンサ
金沢大学工学部

秋田 純一

概要：通常の CMOS イメージセンサは, 格子状に配置された画素をもつが, 特に傾きが水平に近い
斜め線では, いわゆるジャギーが生じ, またそのジャギーの現れ方が斜め線の傾きによって異なるため, 画像の精彩さを損なう要因となる. 本試作チップでは, 我々が提案している, 画素配置を擬似的に不規則とすることでジャギーの影響を低減する手法に基づき, 擬似的に不規則な画素配置をもつ,
128×64 画素の CMOS イメージセンサと, 比較対象として 128×64 画素の通常の正方格子状画素配置を持つ CMOS イメージセンサを 3Tr 型 APS の同一画素回路を用いて試作した. フォトダイオード構
造の検討不足のために, 十分な光感度を得ることはできなかったが, 画像の取得, 及び基本的なジャギー低減効果を確認することができた.

参考文献：秋田純一・前田唯, 擬似的な不規則画素配置を持つ CMOS イメージセンサの試作と基礎的評価, 映像情報メディア学会誌, Vol.64, No.3, pp.413-415, 2010.3.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/ス

マートセンサ

時間差増幅器を用いたニモード時間差デジタル変換器
東京大学工学系研究科

萬代 新悟

概要：現在 CMOS の微細化に伴う電源電圧の低下により，電圧方向の解像度を保つことが非常

3-3に困難になってきている．そこで，様々な時間差デジタル変換器（TDC）が提案されている．
TDC はインバータチェーンと D-FF からなり，スタート信号がどこまで伝搬したかによって時109間差を求める．回路の高速化により小さい時間差，位相差をデジタル化することが出来る反面，

第３章

ディレイ素子以上の分解能をもつことは出来ない．そこでサブゲートディレイを実現する方法として時間差増幅（TDA）を用いる方法が提案されており，回路規模は小さいながらも高解像度の TDC が実現可能である．本チップでは，TDA と TDC を組み合わせ，さらに増幅率の異なる
TDA を二つ用いることにより，ニモードで動作する TDC を実装した．TDC はリングオシレー
タとカウンターを用いることにより，小面積で広い入力レンジを備えている．このニモードで動作する TDC を用いれば，求められる入力レンジ，時間解像度などから動作モードを選択することが出来る．

参考文献：T.Nakura,S.Mandai,M.Ikeda, and K.Asada,"Time Difference Amplifier using Closed-Loop Gain Control,"
VLSI Symp., 2009.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：

チップ種別：アナログ（PLL, A-D/DC-DC コンバー

タなど）

デジタルアクティブ基板ノイズキャンセラー
東京大学工学系研究科

ダン ゴクラン

東京大学大規模集積システム設計教育研究センター

名倉 徹, 池田 誠, 浅田 邦博

概要：LSI の微細化・集積化の進展にともない, チップの単位面積当たりのトランジスタ数が上昇し, 同じチップにデジタル回路とアナログ回路を混載することが可能となってきた. しかし,そのようなチップにはデジタル回路で発生するノイズが共通の基板を通じてアナログパーツに伝搬し, 回路の特性を劣化することがある. 今回のチップ試作では研究しているデジタルアクティ
ブ基板ノイズキャンセラー実現した. 試作した基板ノイズキャンセラーはノイズと逆位相の電流を基板に注入して, 基板ノイズを低減する. この手法はノイズをアクティブ的に低減するのでガードリングより高い周波数で有効であると期待する. また, キャンセラー回路をデジタル制御にすることにより自律的制御に適した回路構成とする.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，プ

チップ種別：アナデジ混載

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チ
ッ
プ
試
作
報
告

スリープ回路の寄生容量を用いた電源雑音キャンセル回路
東京大学工学系研究科

金 鎮明

東京大学大規模集積システム設計教育研究センター

名倉 徹, 池田 誠, 浅田 邦博

概要：ディジタルシステムの消費電力を減らすために幅広く使われているパワーゲーティ
ングやマルチ VDD は実行時に大きいラッシュ電流が発生する. ラッシュ電流はパッケー
ジ/ワイヤーボンディングの寄生インダクタンスとチップ内の寄生容量を共振させ 40－
200MHz の周波数帯域を持つ電源共振雑音を引き起こし, 回路性能低下する. 本研究ではその電源共振雑音を既存の MOS ディキャップの代わりに回路内で休んでいるスリープ回路の寄生容量を用いて電源共振雑音を抑える能動的電源雑音キャンセル手法を提案して, その動作を確認した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：

チップ種別：アナデジ混載

電源ノイズ検出用ピークホールド回路の試作
東京大学工学系研究科

玉置 裕基

東京大学大規模集積システム設計教育研究センター（VDEC）

名倉 徹, 池田 誠,
浅田 邦博

3-3
110

第
３
章
チ
ッ
プ
試
作
報
告

概要：近年, VLSI は微細化に伴なうトランジスタ数の増加により電流密度が高くなり電源
ラインのノイズがチップ内で局所的に生じるようになっている. 電源ノイズはデジタル回路の遅延やチップの発熱を引き起こし, それによる誤動作が問題となる. チップ内の電源ノイ
ズばらつきを調べるためのモニタ回路として, 電源電圧変動の最大値を検出するピークホールド回路を試作設計した. この回路は差動アンプ, 電流源, キャパシタによって構成される［参考文献］. 入力電圧感度を高くするために左右非対称のアンプを用いたタイプと電源電
圧をそのまま入力できるように高耐圧トランジスタを用いたタイプの 2 つを加えた 3 つのピークホールド回路を設計した.

参考文献：Hwang-Cherng Chow and Zhi-Hau Hor, "A High Performance Peak Detector Sample and Hold Circuit for Detecting Power Supply Noise," 2008. APCCAS 2008. IEEE Asia Pacific Conference on.

設計期間：0.1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トランジスタ
数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

スキューを用いた一次元高精度ポジションセンサー
東京大学工学系

宋 暁旭

概要：一次元 CMOS ポジションセンサーの高精度の実現を目指しています. ピクセルアレ
イ PSD（Position Sensitive Detector）の空間解像度はピクセルのピッチにより決定されるので, ピッチを小さければ小さいほど精度は高いことが分かりますが, 従って製造工程に許容される最小ピクセルピッチの限界があります. 本研究は最小ピッチ（6μ m）限定される空間解像度の製約を乗り越えるために新たなスキューを用いたサブピクセルレベルのポ
ジションセンサーを提案しました. つまり一つのピクセル（6x24μm）を 4 四つのピクセル（6x6μm）に分けて, 一行ずつ 1.5μm のスキューをしました. 一行の 320 ピクセル, 二行でスキューの 320x2 ピクセルと四行でスキューの 320x4 ピクセルを 2.5mmx2,5mm のチップに載せました. しかし, このチップは内部の配線を繋がないために, 動きませんでした.

参考文献：［ 1 ］金江南,名倉,池田,浅田,"Skew Pixel Array of Optical Position Sensor
for High Accuracy",2009

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：1,000 以上，10,000 未満
センサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ/スマート

二線式スタティック CMOS を用いた縦列ゲート
東京大学工学部

中里 輝希

東京大学大規模集積システム設計教育研究センター（VDEC）

池田 誠

概要：集積回路の微細化や高速化が進むにつれ, デジタル回路に関しても設計通りの性能を保証することが困難になり, 誤動作による信頼性が低下する問題が生じているが, クロック信号に同期した動作を行わない回路は, 遅延変動によって誤動作を起こさないという特徴がある. 本研究室で提案されている自己同期回路は終了検出・エラー検出が可能な回路であり, これまでは二線式の DCVSL を用いてこれを実現してきた. しかしながら DCVSL はダイナミック回路であるため一定以上の電源電圧を必要とする. そこで DCVSL と論理的に同等な回路をスタ
ティック回路で構成することを試みた. 今回のチップでは二線式スタティック CMOS と DCVSL, そして通常のCMOS による NAND 及び XOR ゲートを縦に 20 段繋げた回路を作り, アドバンテスト社の T2000 を用いて各ゲートの電源電圧－遅延時間の関係を調べた.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，プ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ

チップ種別：演算回路（乗算器，除算器など）

on-chip dipole antenna array for mm-wave pulse transmitter
東京大学工学系研究科

Nguyen Ngoc Mai KHANH

東京大学大規模集積システム設計教育研究センター

佐々木 昌浩, 浅田 邦博

概要：Our planning project is for a fully on-chip pulse beam forming transmitter system with on-chip antenna array. The proposed on-chip pulse generator has no resistor which usually occupies significant chip area and power
consumption. This design is not only aimed to digitally adjust timed delays of transmitting pulses but also intended
to implement on-chip dipole antenna array for making beam forming for on-chip wide-band antenna array of pulse
radar in mm-wave regime. A 11GHz - 15GHz fully integrated pulse generator using 0.18μm CMOS process for onchip array antenna imaging application is designed in this chip. It includes an on-chip wideband meandering dipole
antenna, a pulse generator, a timed delay line and a 5-bit digitally programmable timed delay circuit. Dipole antenna is suitable for integrating with pulse transmitter circuit due to its substantial advantages compared with loop
or patch antennas. Moreover, the pulse generation circuit requires a specific and well-matching wide-band dipole
antenna, not normal dipole one which usually operates under sinusoid signal or narrow bandwidth response. The dipole is constructed with meandering shape andmade by using top metal of the Rohm 0.18um CMOS process. The large bandwidth （BW = 25.33 GHz）, from 6.6GHz to 31.93GHz, of this integrated meandering dipole
antenna is well applicable for pulse generation circuit. The received pulse signal is measured with 404μV - 410μV （peak - peak）. The measured FFT result of thispulse’s frequency response is from 11GHz - 15GHz. However, because of the 3mm distance between the horn antenna and the chip and of using 15GHz - 20GHz standard horn antenna for the measurement with 11GHz - 15GHz frequency range, radiation signal in this measurement is loss significantly and the received Vp-p is quite
small compared with its simulation result. This result allows us to make a fully integrated CMOS on-chip pulse forming transmitter with on-chip antenna array for indoor and low cost imaging radar application.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre，
7.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

On-chip antenna array in mm-wave regime
東京大学工学系研究科

Nguyen Ngoc Mai KHANH

東京大学大規模集積システム設計教育研究センター

佐々木 昌浩, 浅田 邦博

概要：This chip is designed to implement on-chip dipole antenna array for making beam forming for on-chip
wide-band antenna array of pulse radar in mm-wave regime. A 3 on-chip dipole antenna array is added into thischip with separated power lines and clock inputs in order to possibly adjust the output voltage as well as time delayof pulse outputs. An on-chip wide-band dipole antenna array with 6 elements （of 2 chips） is used for steering thebeam towards to imaging objects. Moreover, these 6 pulse generators as well as 6 digitally programmable delay circuits are operated with 6 different power supply lines so that pulse amplitudes and pulse time delays can be adjusted for beam formability’s requirements. Due to the high dielectric constant and conductivity of Si layers anddesign layout rules, on-chip antenna element implementation has to be considered carefully on the top metal.Dipole antenna is suitable for integrating with pulse transmitter circuit due to its substantial advantages compared withloop or patch antennas. Moreover, the pulse generation circuit requires a specific and well-matching wide-band dipole antenna, not normal dipole one which usuallyoperates under sinusoid signal or narrow bandwidth response.The dipole is constructed with meandering shape and made by using top metal of the Rohm 0.18um
CMOS process. The large bandwidth （BW = 25.33 GHz）, from 6.6GHz to 31.93GHz, of this integrated meandering dipole antenna is well applicable for pulse generation circuit. The delay resolution can be 3ps in case of input vector D［4:0］ = 5..15. This result is suitable for constructing a pulse beam forming antenna array for ourimaging radar application which requires at least 6-7ps in case of using 6 antenna elements.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula DRC，Mentor 社 Calibre，
7.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18 μ m

3-3
111

第
３
章
チ
ッ
プ
試
作
報
告

チップ内メタマテリアル特性評価チップ
京都大学情報学研究科

土谷 亮

概要：本チップは，チップ内に Split-Ring Resonator （SRR） によるメタマテリアル（左手系物質）を実現できるかどうかを実証するための特性評価用チップである．マイク
ロ波の領域で SRR によるメタマテリアルが盛んに議論されている．チップ内ではこれまでにキャパシタンスとインダクタンスを用いた左手系伝送線路は議論されてきたが，SRR によるメタマテリアルについてはあまり議論されていない．本チップでは提案する多層配線を利用した SRR を伝送線路の周辺に配置し，SRR の共振周波数を CMOS ミリ波のター
ゲットである 30-70GHz 程度まで低くできるかどうかを評価した．SRR の形状，使用層数などを変化させ，その周波数特性をベクトルネットワークアナライザによって 50GHz まで
評価し，共振周波数が 30-50GHz まで下がっていることを確認した．設計時には Agilent
Momentum によって特性予測を行なったが，実測結果と電磁界解析の結果では共振周波数に誤差があることが分かった．これは電磁界解析では考慮していなかった CMP ダミーフィルによって寄生容量が増えたためだと推察される．電磁界解析モデル化の精度向上については現在検討中である．

参考文献：Tsuchiya, Onodera, "On-Chip Metamaterial Transmission-Line Based on Stacked Split-Ring Resonator forMillimeter-Wave LSIs", Asia-Pacific Microwave Conference 2009 （2009/12）

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 未満 試作
ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

MOSFET の弱反転領域を利用したアナログ回路
中央大学大学院理工学研究科

築山 修治, 市川 章夫, 大藤 雅之, 土井 誠, 森井 允紀

概要：本研究では，MOSFET の弱反転領域を利用した三種類のアナログ回路を試作した.
一つ目は，電源端子入力型 CMOS インバータを用いた電圧検出器である．これにより，出

3-3
112

第
３
章
チ
ッ
プ
試
作
報
告

力電圧の立ち上がり電圧である動作点電圧およびその動作点電圧の温度依存性の低減が，設計値通り作成できることを確認した．二つ目は，弱反転領域の電流特性が指数関数で変化することを利用した温度センサである．これにより，温度に比例する PTAT（Proportional To Absolute Temperature）電圧を，線形的に感度良く生成できることを検証した．三つ目は，温度上昇によるリーク電流の増加を，温度に比例する PTAT 電圧を利用することにより削減するスイッチである．これにより，従来のリーク電流削減回路との比較を行った．残りの面積には，弱反転領域で動作する様々な形状比の MOSFET を試作し，新たに導出した弱反転領域における電流式の精度検証に利用した．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

非接触データ転送回路
広島大学大学院先端物質科学研究科

佐々木 守

概要：磁気結合を利用した非接触データ転送回路である. 1 チャネルにデータとクロックを多重化して転送する. ただし, PLL 等によるクロック再生は必要ないので, 引き込み時間等
によるオーバーヘッドはなく, スリープ状態から直ちに 1Gbps を超える高速通信を開始できる. また, 再生に必要なクロック周波数成分を転送データに保持する 8bit-10bit 符号化等も必要ない. 外部インタフェースは LVDS 準拠であり, FPGA ボード等に直接接続できる.
チップ内部に 1.8V で動作するバンドギャップリファレンス回路があり, 非接触データ転送回路および LVDS 送受信回路ともバイアス調整等は不要である. LVDS 送受信回路およびバンドギャップリファレンス回路はレイアウトを含めて, 公開予定なので, 使用を希望する
人はご連絡ください.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，
0.18μm 2.5mm 角チップ

トランジスタ数：10 以上，100 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS

消費電力実測のための断熱的パストランジスタ加算回路
横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

内山 順一
吉川 信行

概要：我々は CMOS 集積回路の低消費電力化のために断熱的パストランジスタ論理回路を提案している. 断熱的論理回路とは電圧変化をゆっくりと行うことで消費電力を小さくできる回路である. 本チップには, 断熱的論理回路の消費電力を実測するための大規模な回路として 32 ビット加算回路が 100 個並列に載っている. この加算回路はリップルキャリー型で,4bit 計算ごとに断熱的ラッチ回路を挟む構成となっている. 同機能の回路での消費電力の比較を行うため, Static CMOS 回路のリップルキャリー加算器が 100 個載っている. また, 提案する断熱的論理回路には, 6 相の台形波のクロックが必要となる. そのクロックを作るた
めの回路の一部として 6 相の矩形波を生成する回路が載っている. DFF を 6 個つないだ形でデューティー比 1:3, 3:1 の 6 相の矩形波が出力される回路である. この回路の設計には, 京
都大学スタンダードセルライブラリを用いた. テスタによる測定はしていない.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラ

チップ種別：演算回路（乗算器，除算器など）

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学工学部

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチッ3-3

プではこれまでのメモリに対して, 増幅器の特性ばらつきによる動作範囲の変動に対応する

113

ため, バイアスラインを増幅器ごとに入力できるようにパッドの配置を変更した. また, Josephson/CMOS ハイブリッドアンプ用のセルフバイアス回路も試作した. このチップでは第３章

システムとしての動作を確認するため, 前回動作が確認されたセルフバイアス回路にアンプを取り付けた. メモリ部分については測定により正常動作を確認した. またセルフバイアス
回路については特定条件下において動作を確認したが, アンプとの接続方法については今後考察が必要である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

WiMAX ターボデコーダ
東北大学工学研究科

新井 宏明, 小谷 光司, 伊藤 隆司

東北大学未来科学技術総合研究センター

宮本 直人

概要：本試作では WiMAX 用のターボデコーダの試作を行った. このターボデコーダではMax Log MAP を用いた復号を行いそれをエンジンのターボチャージャのように何度も繰り返し演算を行うことによって復号処理を行っている. この処理を行うことによって WiMAX のような無線通信を行ったときに正しいデータを復号することができて, スムーズに通信を行うことができる. また, WiMAX では高速な通信技術であるため, 復号処理も高速で行う必要がある. そこで, 本試作では, より効率的な WiMAX デコーダを作成するために, 回路面積の縮小化ならびに, 消費電力の削減, 高速な処理の実現をねらって本試作を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler ，Synopsys 社 Astro ，5.0mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18 μ m

チ
ッ
プ
試
作
報
告

高周波用アナログデバイスの TEG 試作
中央大学大学院理工学研究科

加藤 大介, 荻野 達也, 中澤 啓悟, 高橋 将史, 杉本 泰博

概要：低ノイズ設計が求められる LNA において, NF を最小にするノイズマッチングを取る必要がある. しかし, GHｚ帯で MOS トランジスタから発生する雑音が正確にシミュレータに組み込まれていないため, シミュレータを用いたノイズマッチングの設計の実現が困難である. このため, LNA のノイズマッチングを実現する設計式を導き, それを実現する設計手法を確立する必要があると考えた. そのためにトランジスタ単体の LNA と, インピー
ダンスの調整を考慮した入力側のトランジスタにインダクタを追加した LNA のそれぞれの場合における設計式を導いた. この 2 つの設計式の妥当性を評価するためその 2 つのパター
ンの LNA の TEG を試作した. 試作したチップを評価した結果, 導いた 2 つの設計式から考えられる「NF の最小値が MOS のソースにつくインダクタに依存しない」という事を実測からも確認する事が出来, 解析結果の妥当性を確認できた.

参考文献：CMOS Low Noise Amplifier Design Optimization Technique,Trung-Kien Nguyen,Chung-Hwan Kim,Gook-Ju
Ihm,Moon-Su Yang,and Sang-Gug Lee,IEEE Intemational Midwest Symposium on Circuits and Systems 2004

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 以上，100 未
満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

Preamp-Shaper-Discriminator
東京大学工学部

島添 健次

概要：PET（Positron Emission Tomography）や MSGC （Micro Strip Gas Counter）を含む放射線計測においてはマルチチャネルの同時の読み出しシステムは重要である. 特に

3-3
114

第
３
章
チ
ッ
プ
試
作
報
告

高分解能を目指すシステムにおいてはマルチピクセルの検出器からの並列信号読み出しが必須であり, ASIC の開発が重要である. 本チップは従来の波高値の計測型システムではな
く時間ベースのエネルギー計測システムに利用可能なチップとして試作した. 本チップによりディジタル出力のマルチチャネルシステムが構築可能であるとおもわれる. またディジタ
ル出力を行なうことにより ASIC を検出器近傍に配置することで電送ラインでの劣化を低減することが可能となる. チップ構成は電荷積分型のプリアンプ, 高速の波形整形アンプ, マ
ルチレベルのコンパレータを塔載した構成としている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star -HSPICE ，Mentor 社 Calibre ，2.5mmx5.0mm チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

可視光通信用センサおよび信号処理回路
慶應義塾大学理工学部

近内 聡史, 松本 松本

概要：可視通信用により高感度，高速な受光素子を開発するため層構造の異なるフォトダ
イオードを試作した．標準 CMOS プロセスで利用可能な層は，P 型基板層，N ウェル層，
P ウェル層，N 拡散層，P 拡散層，そしてディープ N ウェル層であり，これらを組み合わせて複数のフォトダイオード，フォトトランジスタ, アバランシェフォトダイオードを試作した．さらにゲイン，周波数特性の異なるいくつかのトランスインピーダンス回路，バッ
ファ回路などを設計した．トランスインピーダンス回路に必要とされる抵抗は高抵抗の HiPolyR 抵抗を利用して, 回路構成としてレギュレイテッドカスコード構成をとり, 低入力イ
ンピーダンスと広帯域, 高変換ゲインの両立を図った. フォトダイオード，フォトトランジ
スタ単体の他，トランスインピーダンス回路との一体化したフォトトランジスタを設計した．

参考文献：近内聡史，松本佳宣，”0.18mmCMOS プロセスを用いた可視光通信用アバランシェフォトダイオードに関する研究“，
電気学会フィジカルセンサ研究会, PHS-09-19, pp.17-20, （2009.7.23）.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Mentor 社 Calibre，

トランジスタ数：10 以上，100 未満

別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

多チャンネル皮質脳波検出システムチップ
東京大学情報理工学系研究科

鈴木 隆文

広島大学先端物質科学研究科

吉田 毅, 升井 義博, 安部 亨, 末石 勝也

概要：近年，脊椎損傷などで体の運動機能を失った人の生活の質を向上させるため，考えるだけで義手や義足などを操作できるブレイン・マシン・インタフェースの実現が要望されている. 本研究では, 装着者の行動を制約しない小型のブレイン・マシン・インタフェースを実現するために，多チャンネル皮質脳波検出システムチップの試作を行った．搭載回路は，多チャンネル低雑音増幅回路，12bitAD 変換器，システム制御回路である．設計した低雑音増幅回路は，数 uV～1mV 程度の微小な振幅と信号帯域～100Hz 程度の非常に低い周波数の神経信号を検出するために，弱反転領域で動作する MOSFET を用いたフィード
バック構成で実現した．また 12bitAD 変換器は 32kSps で動作した．

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：アナデジ混

載

しきい値電圧依存性の小さい CMOS 基準電流発生回路の設計
富山県立大学大学院工学研究科

田中 智章, 松田 敏弘, 岩田 栄之

概要：アナログ回路において重要な基準電流発生回路は, 電源電圧, 温度やプロセスパラメ
ータの変動に依存しない一定の電流を生成できる高精度なものが必要とされている. とくに, しきい値電圧の変動はアナログ回路の特性を大きく左右し, 製造後の補償が難しいた

3-3め, しきい値電圧のばらつきに対して影響の受けない回路技術が求められている. 当研究室115で開発した CMOS 基準電圧発生回路を応用し, しきい値電圧変動による影響の小さい基準
電流発生回路を設計した. 本チップには, 基準電圧発生回路, 単体 MOSFET を搭載した. ま

第３章

た, 基準電圧発生部のトランジスタの W/L 比が調整可能な MOSFET を配置し, 本基準電流発生回路に最適なトランジスタのサイズを決定できるようにした.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Cadence 社 Analog Artist，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

偶数段リングオシレータ TEG
九州工業大学マイクロ化総合技術センター

小原 祐輔, 中村 和之

概要：90／180／270 度位相シフトを容易に生成できるため, クロックデータリカバリ回路等に用いられる偶数段リングオシレータ回路の最適設計手法について検討した. このオシレータ回路と SRAM メモリセル回路との類似性から, SRAM で定義されるスタティックノイ
ズマージン値をオシレータ回路に適用し, 動作マージン解析が可能であることがわかった.
この動作マージン解析手法を用いることにより, 偶数段リングオシレータ回路において, 発振を保証するための偶数段インバータ部に対するラッチの最適挿入位置を明らかにした. モ
ンテカルロシミュレーションによれば, この最適設計手法を用いて設計した偶数段リングオ
シレータは, プロセス, 電圧, 温度ばらつきに対して十分耐性があることがわかった. 本試
作チップは, 上記の検討結果を実チップにて実証するための TEG である. チップはテスタ
ーにより評価中である.

参考文献：Y. Kohara, K. Nakamura, et al, "An Optimal Design Method for CMOS Even-Stage Ring Oscillators Containing
Plural Latches", SSDM 2009, pp. 460-461

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チ
ッ
プ
試
作
報
告

Study of MOSFET
明治大学理工学部

高窪 かをり概要：卒業研究用のコア回路の試作を行った. 主に弱反転領域のＭＯＳＦＥＴに関する研究を行うため, 少ないトランジスタ数の回路が多い. 試作した回路は次のようなものがある.
ｎＭＯＳＦＥＴアレイ・ｐＭＯＳＦＥＴアレイレイル・トゥー・レイル入出力オペアン
プ・減算回路低リークＭＯＳＦＥＴスイッチ・低リークＭＯＳＦＥＴスイッチを用いたサンプルアンドホールド回路・通常の単体ｎＭＯＳスイッチを用いたサンプルアンドホール
ド回路・低リークＭＯＳＦＥＴスイッチを用いたスイッチトキャパシタ回路・通常の単体
ｎＭＯＳスイッチを用いたスイッチトキャパシタ回路・低リークＭＯＳＦＥＴスイッチを用いたクロックブースタ回路・通常の単体ｎＭＯＳスイッチを用いたクロックブースタ回
路・電圧検出器のコア回路・電圧検出器・弱反転領域で動作するカレントミラー回路（ｎ型）・弱反転領域で動作するカレントミラー回路（ｐ型）

参考文献：K.Takakubo et al, "Analysis and modeling of leakage current for four-terminal MOSFET", IEICE Trans. Fundamentals, vol.E92-A,no.2,pp.421-429

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Mentor 社
Calibre，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

神経信号測定および刺激印加のための回路
慶應義塾大学理工学部

岩田 貴之, 山口 昌也, 中野 誠彦

概要：本試作では信号が微弱で低周波数域に存在する生体信号をセンシングするための信号増幅, および同一電極に対してアーチファクトを抑えながら刺激信号を印加することので

3-3
116

第
３
章
チ
ッ
プ
試
作
報
告

きる刺激印加制御回路を 16 チャンネル搭載した chip を設計した. 前回の試作に比べてチッ
プ内の電源線を太くとることで, 配線抵抗を各チャネルの実効的な電源電圧の低下を抑え,
動作ばらつきを抑えるとともに動作の安定化を実現した. また, 発振回路, バイアス回路,
バッファをチップ内に搭載することにより, 測定系を含めたシステムの簡単化を目指した.
さらに, 増幅動作を不安定にしている MOS キャパシタを MIM キャパシタに変更することによりさらなる動作の安定化を行った.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre ，

トランジスタ数：1,000 以上，10,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

可視光通信用センサ
慶應義塾大学大学院システムデザイン・マネジメント研究科

森谷 英一郎,
春山 真一郎概要：LED 照明などを利活用した可視光通信で，動画などのコンテンツを高速・高感度で受信できることを目的とした受光素子を開発するため，層構造の異なるフォ トダイオードアレイを試作した．標準 CMOS プロセスでは p 基板（Psub），Pwell，Nwell，DeepNwell，n 拡散（Ndiff），p 拡 散（Pdiff）の各層が使用できるため, これらを組み合わせることによって複数のフォトダイオードを 2×2 のアレイ状に設計した．また，周辺回路として トランスインピーダンスアンプ，信号選択用のスイッチング回路などを組み込んでチップの一体化を目指した．作成したチップは評価ボードに実装して，周波数 特性の評価実験を行った．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10 以上，100 未満

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ローム

サブスレショルドで動作する極低電圧駆動アナログ回路とオンチップ電源回路
山形大学大学院理工学研究科

佐山 裕紀, 高橋 良輔, 原田 知親

概要：バッテリー駆動などの限られた電力駆動を前提とした機器に組み込む場合においては, さらなる低消費電力化が必要である. 微細化に伴って電源電圧は低下しているものの,MOSFET のしきい値電圧は, ゲート電圧 off 時のリーク電流から 0.3～0.4V 程度が限界であるため, 0.5V 以下の電源電圧下では, 回路動作の大半がしきい値以下の領域, すなわち弱反転領域で動作することになる. 特に, アナログ回路においては, 強反転領域での動作を前提に設計されているため, 微細化による電源電圧の低下により, 動作レンジの縮小が問題となる. そこで本研究では, これらを踏まえ, 弱反転領域を用いた微小電流により, 0.5V 以下の極低電源電圧で入出力 Rail-to-Rail 動作が可能な, 差動増幅回路を設計・評価を行った.
そして, サブスレショルド領域で回路を安定に動作させるためのオンチップ電源回路について設計し評価を行なった.

参考文献： ［ 1 ］ 高橋, 原田, 奥山, 松下, "広入出力範囲を有する極低電圧駆動 2 段増幅回路", 集積回路研究会技術研究報告,
ICD2009-85, pp.49-54, 2009 年 12 月

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

生体モニタリングシステム用ディジタル回路レイアウト合成検証
兵庫県立大学大学院工学研究科
兵庫県立大学工学部

園田 晃司, 藤田 孝之, 前中 一介

石井 雅敏, 田中 伸哉

概要：生体モニタリングシステム用データ演算処理回路として，CPU，アドレスデコー
ダ，I/O，SRAM を設計した．また, 1.8V で動作するオペアンプを設計した．本研究室で3-3

は，Rohm0.18um プロセスの利用は本ランが初となるため，verilog-HDL ソースコード

117のスタセルを用いたレイアウト合成を主な検討項目として試作した．CPU は CPU6502（8bit）コンパチのフリーIP（verilog-HDL ソースコード）を利用した．また，周辺回路

第３
章

としてアドレスデコーダ，I/O，SRAM を verilog-HDL で設計した．CPU6502 について
は，リセット後のアドレス参照先が誤っており正常動作しないことが判明したが，ソース
コードの修正により動作可能であると考えられる．今後，モニタリングシステムに必要な仕様の詳細を決定し，仕様にあったデータ演算処理回路を作製する予定である．

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

0.18um インバータチェイン TEG（ 1 ）
東洋大学

堀口 文男

概要：0.18um ルールを用いた TEG である. 通常のインバータチェインの基板をフローティングとするもので, この電圧を外部的, 内部的に変化させたときの特性変化を調べる.
また, 太陽電池の特性を評価するため, 電極タイプ, 面積を変えたもの数種類を TEG として入れている. これらの評価により, 高性能, 低消費電力のインバータの設計指針とオンチッ
プ太陽電池の設計指針を得ることが目的である. 今回のチップは, 外部からの基板電位印加状態と, フローティング状態での動作について調査を行う. また, 太陽電池については, 基
板を N 型, P 型にした場合にどうなるかの比較検討を行う. また, 同時に差動増幅器や, フ
リップフロップ, 単体トランジスタの基本特性が測定できるものとなっている. 動作を確認し, 基本的な特性の確認を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：100 以上，1,000 未満

回路など）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価

チ
ッ
プ
試
作
報
告

電圧制御発振回路
東京大学生産技術研究所

飯田 智士, 高橋 亮, 島本 潤吉, 平田 貴士, 安福 正,
石田 光一, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：研究室に配属された新人学生の LSI 設計フローと測定技術の習得を目的として, 3 段のインバータリングをベースとした電圧制御発振回路を設計・試作した. SPICE によるシ
ミュレーションと実測とを比較し, 配線の寄生容量等の影響によりどのように特性が変化するかを理解する. シミュレーションでは, 入力制御電圧 0.64V～1.8V に対して, 発振器出力
周波数が 2.26GHz～4.71GHz となる結果を得た. これに対して, チップ実測においては,入力制御電圧 0.57V～1.8V に対して, 発振器出力周波数が 1.04GHz～4.07GHz となり, シ
ミュレーション結果に対して最高周波数が約 14％低くなるという結果を得た. この他にトランジスタ単体スイッチなどの要素回路も試作した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

ンジスタ数：1,000 以上，10,000 未満など）

口腔内モニタリングのためのワイヤレスバイオセンサ（ 2 ）広島大学ナノデバイス・バイオ融合科学研究所
広島大学先端物質科学研究科

広島大学広島大学 先端物質科学研究科

3-3
118

第
３
章
チ
ッ
プ
試
作
報
告

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅
安部 亨

概要：口腔内の温度と血糖値を連続的にモニタリングするためのワイヤレスチップを試作した. 本チップは p-n 接合による温度センサと酵素を併用した電位測定による血糖値センサを有し, 計測用オペアンプ, 10bit の AD コンバータ, 120kbit の SRAM と 10MHz のキャリアによるシリアル無線通信により, 計測を行う . チップは歯科用樹脂に封止され, 硬口蓋に留置して使用されるため, 実装の体積に制約があり, 電 源の容量が限られるため, 低消費電力化を優先した設計を行った.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso ，Mentor 社 Calibre ，CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000 以上

試作ラン：ローム

チップ種別：イメージセンサ/スマートセンサ

オンチップ免疫反応検出のため磁気ビーズ駆動（ 2 ）広島大学ナノデバイス・バイオ融合科学研究所

石川 智弘, 上口 光, 金子 文恵

概要：チップ上だけで完結する疾病や有害物質の検出を目指して, 免疫反応を検出するチップの試作を行った. 実際の手法としては, フェライトの芯がポリスチレンで覆われた構造を持つ直径 3 ミクロン程度の磁気微粒子を水溶液に分散し, チップ上に直接滴下, チップ上の電流でこれを動かすことができるか否かを通じて, チップ表面への付着力, ひいては免疫反応の有無を検出する. 本試作では, 最上部二層の配線層を用いて, 互いに直行する並行パターンを形成, 流れる電流を制御することで, チップ上での磁気微粒子の駆動を試み, チップ
上で水中の磁気微粒子を動かすことに成功した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：MEMS

試作ラン：

チップ種別：TEG（特性評価回路

アナログ回路設計手法検証用 TEG
東北大学電気通信研究所

稲津 賢治, 小西 貴之, 桝井 昇一

概要：東北大学桝井研究室では, gm/Id Lookup Table 法を用いたアナログ回路自動最適化手法の研究を, OTA（Operational Transconductance Amplifier）を題材として進めている. 本 TEG は, 上記手法において設計の基準となる 3 種類の Loolup Table の正当性を検証するための NMOS, PMOS トランジスタ特性（DC, 高周波）評価 TEG ブロック, お
よび, 設計最適化手法を検証するための 2 種類の OTA ブロックを含んでいる. 今回設計された OTA では, 特に低電圧対応 Common-Mode Feedback 回路を新たに開発した. 詳細
は, T. Konishi, K. Inazu, S. Masui, "A Continuous-Time Common-Mode Feedback Circuit for High-Gain, Wide-Output-Range Fully-Differential OTAs," 2009 International Conference on Solid State Devices and Materials, pp. 930-931 をご参照いただきたい.

参考文献：小西, 桝井, "gm/Id 法を用いた高速・高利得 OTA の最適化設計", pp.43-48, 2009 年電子情報通信学会集積回路研究会
ICD2009-83

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Mentor 社 CalibrexRC，2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

3-3
119

第
３
章
チ
ッ
プ
試
作
報
告

平成21年度第3回ローム CMOS 0.18um 試作（ RO18093 ）ライブラリ検証用ならびにソフトエラー測定用 LSI
京都工芸繊維大学工芸科学研究科
京都大学情報学研究科

小林 和淑

古田 潤, 小野寺 秀俊

概要：京大版ライブラリの検証ならびに, ソフトエラー測定を目的とした LSI の設計,試作を行なった. 今回は, 未検証であった双方向 IO バッファを組み込み, その正常動作を確認することが主な試作目的である. ALU, 加算器, 累算器などを Verilog HDL で記述し, 論理合成, 自動配置配線を行なうことによりレイアウトを完成させた. また, 一部にソフトエラー
測定用の TEG も含んでいる. ソフトエラー検証用回路は, ポリ抵抗による遅延素子と, ソー
スドレイン間抵抗による遅延素子のエラー率の相違を測定することを目的としている. 現在のところ,その動作は未検証であるが, 今後検証を進めて動作確認を行ないたい.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 StarHSPICE，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

TEG（特性評価回路など）

データ圧縮による高速読み出しを実現する超高速三次元形状計測イメージセ
ンサ
東京大学工学系研究科

3-3
120

第
３
章
チ
ッ
プ
試
作
報
告

萬代 新悟

概要：光切断法に基づく三次元形状計測システムは，光の照射と簡易な距離計算により，高精度そして高速な三次元形状計測を可能にする．そして高速三次元情報取得技術は様々なアプリケーションに用いることが出来る．セキュリティーやミサイル追尾，衝突テスト，落下テストなどには数百から数千の撮像速度が求められる．以前のチップでシート光を用いた光切断法による三次元形状計測イメ
ージセンサのための行並列走査とアドレスエンコーディングを提案しており，本チップでも，デジタ
ルピクセル回路のニ値化を高速に行う電流型蓄積方式，物体で反射した光によって露光したピクセル
を高速に走査そしてそのピクセルのアドレスをエンコードする行並列二分木探索回路と高速アドレス
エンコーダ，そしてマスク回路を実装している．さらに，前回の撮像速度を律速している原因の一つである読み出し時間を短縮するために，あらたなデータ圧縮手法を用いている．データ圧縮は一つのシート光単位で行うため膨大なメモリを必要とせず, 効率よく圧縮が可能である．

参考文献：S.Mandai,M.Ikeda, and K.Asada,"A 256 × 256 14k Range Maps/s 3-D Range-Finding Image Sensor Using
Row-Parallel Embedded Binary Search Tree and Address Encoder," ISSCC, 2010.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，
10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：

チップ種別：イメージセンサ/スマートセンサ

スキューを用いた一次元高精度ポジションセンサー
東京大学工学系

宋 暁旭

東京大学 VDEC

佐々木 昌浩

概要：一次元 CMOS ポジションセンサーの高精度の実現を目指しています. ピクセルアレイ PSD（Position Sensitive Detector）の空間解像度はピクセルのピッチにより決定されるので, ピッチを小さければ小さいほど精度は高いことが分かりますが, 従って製造工程に許容される最小ピクセル
ピッチの限界があります. 本研究は最小ピッチ（6μm）限定される空間解像度の製約を乗り越えるた
めに新たなスキューを用いたサブピクセルレベルのポジションセンサーを提案しました. つまり一つのピクセル（6x24μm）を 4 四つのピクセル（6x6μm）に分けて, 一行ずつ 1.5μm のスキューをしました. 一行の 320 ピクセル, 二行でスキューの 320x2 ピクセルと四行でスキューの 320x4 ピクセルを2.5mmx2,5mm のチップに載せました. 今はこのチップの測定中です. チップの基本機能を実現した
上で, スキューの有効性を検証するために, 光源のマスクを設計しています.

参考文献：［ 1 ］金江南,名倉,池田,浅田,"Skew Pixel Array of Optical Position Sensor for High Accuracy",2009
設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

別：イメージセンサ/スマートセンサ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

リコンフィギュラブルメモリ回路
概要：画像処理システムには, 高いプログラマビリィティの汎用プロセッサから, 高性能な専用 ASIC などさまざまなプロセッサが用いられる. 通常の画像処理システムでは, 汎用マ
イクロプロセッサを用いたソフトウェア処理により実現されている為, その処理能力の不足や高い消費電力が問題となっている. また, 演算回路とメモリ間で高速かつ大容量データの転送が必要とされ, 画像処理の高速化が大きな問題となっている. 通常のメモリを用いて画像処理を実行する場合, 画像処理で多用される行列やベクトルのデータが 1 つのメモリ内に全て格納されず, 断片化するケースが生じる. この様な場合, プロセッサはメインメモリもしくは必要とするデータを格納する近傍のメモリへアクセスする必要が生じ, 画像処理の高速化を妨げる要因となる. 我々は, 画像処理システムの高機能化, 広域バンド化, 小型化, 配
線長の短縮を目的として三次元積層型画像処理システムに関する研究を行っている. 本試作
では回路構成を動的に変更可能なリコンフィギュラブルメモリ回路の設計を行った. 設計を行ったチップは三次元積層構造を有するリコンフィギュラブル画像処理回路を二次元で動作検証を行うものである.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Mentor 社 Calibre，
トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：アナログ/デジタル信号処理プロ

セッサ

容量結合を用いた通信実験 TEG
金沢大学自然科学研究科
金沢大学理工研究域

戸羽 辰夫
秋田 純一, 北川 章夫

概要：キャパシティブカップリングによる電力とデータの非接触通信実験 TEG の試作を行った. 試作した TEG は，金属平板（約 1800um × 2300um，Metal5 使用）である. 2 つのチップを対向させて並行平板を形成し，容量結合を用いた通信の可能性の評価を行う. 評
価は，PCB 基板上にチップを実装して行う. PCB 基板とチップは，ワイヤーボンディング
にて接続をする. ネットワークアナライザによる解析を実施し, 通信帯域および損失について評価を行った. 本実験結果に基づき, アクティブ型容量結合通信回路の設計を実施する予定である.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トラ
ンジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

誘導結合を用いた通信実験 TEG
金沢大学自然科学研究科
金沢大学理工研究域

戸羽 辰夫
秋田 純一, 北川 章夫

概要：インダクタカップリングによる電力とデータの非接触通信実験 TEG の試作を行った. 試作した TEG は，スパイラルインダクタ（外径約 1500um，内径約 700um，巻数=9）である. 2 つのチップを対向させ，誘導結合を用いた通信の可能性の評価を行う. 評価は，
PCB 基板上にチップを実装して行う. PCB 基板とチップは，ワイヤーボンディングにて接続をする. ネットワークアナライザによる解析を実施し, 通信帯域および損失について評価を行った. 本実験結果に基づき, マルチスタンダード/多チャネル対応可能なアクティブ型
誘導結合通信回路の設計を行う.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トラ
ンジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

信（RF 回路，ATM など）

チップ種別：通

3-3
121

第
３
章
チ
ッ
プ
試
作
報
告

特定小電力無線通信送受信機用 TEG の試作
金沢大学自然科学研究科
金沢大学理工研究域

戸羽 辰夫
秋田 純一, 北川 章夫

概要：特定小電力無線通信送受信機の開発に向けた TEG の試作を行った. 本試作は，要素回路の特性評価を目的としている. 試作回路は，チャージポンプ，分周器，NAND である.
また，LNA（low noise amplifier），PA（power amplifier）で使用するトランジスタ単
体 TEG も載せてある. チャージポンプは，PLL に使用する. NAND は，PLL における位相比較器に使用する. 分周器は，ラッチ構成のものを組み合わせることにより 2 分周と同時に90 度オフセットした信号（I 信号，Q 信号）を出力する. 動作を確認し，現在評価中である.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トラ
ンジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：通信（RF 回路，ATM など）

特定小電力無線通信送受信機用 TEG の試作
金沢大学自然科学研究科
金沢大学理工研究域

戸羽 辰夫
秋田 純一, 北川 章夫

概要：特定小電力無線通信送受信機の開発に向けた TEG の試作を行った. 本試作は，要素

3-3
122

第
３
章
チ
ッ
プ
試
作
報
告

回路の特性評価を目的としている. 試作回路は，LNA 用バイアス回路，オペアンプ，コモンモードフィードバック用回路である. オペアンプ，コモンモードフィードバック回路は，中間周波数領域において PGA（programmable gain amplifier），DSM －ADC（deltasigma modulating analog-to-digital converter ）の SCF（switched capacitor filter）
で使用する. 動作を確認し，現在評価中である.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トラ
ンジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：通信（RF 回路，ATM など）

断熱的回路の構造による比較を行うための 3 種類の乗算器
横浜国立大学大学院工学府
横浜国立大学大学院工学研究院

内山 順一
吉川 信行

概要：我々は CMOS 集積回路の低消費電力化のために断熱的パストランジスタ論理回路を提案している. 断熱的論理回路とは電圧変化をゆっくりと行うことで消費電力を小さくできる回路である. 本チップには, 構造が少しずつ異なる 3 種類の断熱的 4 ビット乗算器を, 消費電力の大きさを測定するため, それぞれ 60 個ずつ並列に載せている. この乗算器は配列
乗算型のアルゴリズムで計算を行う. 各乗算回路については正常動作の確認を取れたが, 一部の配線がショートしているミスが判明したため, 全体の消費電力を測定することができなかった. また, 提案する断熱的論理回路を駆動するための回路の一部として 6 相の矩形波を生成する回路が載っている. DFF を 6 個つないだ形でデューティー比 1:3, 3:1 の 6 相の矩形波が出力される回路である. この回路の設計には, 京都大学スタンダードセルライブラリを用いた. テスタによる測定はしていない.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10,000 以上，100,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラSFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学工学部

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップでは, メモリシステムの更なる測定のため, 前回試作のメモリと同じものを配置した. また, メモリシステム中の増幅器の特性ばらつきによる動作範囲の変動を解決するため, 新たな構造の差動増幅器を試作した. 増幅器のレベルシフト部分にはシングルエンド構造を, 差
動増幅部分にはセルフバイアス差動増幅型を用いた. 増幅器については測定により, これまでの増幅器に比べ大幅に広い動作マージンを確認した.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満

ラン：ローム CMOS 0.18μm 2.5mm 角チップ

試作

チップ種別：メモリ

Above CMOS インダクタのモデリング用インダクタ
東北大学工学研究科

杉本 篤生, 大宮 豊, 小谷 光司, 伊藤 隆司

概要：チップ製造後にプロセスを加えることでインダクタンスを調整し，RF 回路の最適化を図る Above CMOS インダクタ技術にはインダクタモデルが不可欠である．そこで本
チップではインダクタのモデリングを行うことを目的とし，線幅や巻き数などの形状を少しずつ変化させたインダクタを多数試作した．このインダクタは数 GHz で動作させることを前提に設計してある．また，Above CMOS インダクタ形成用のパターン及び VCO とLNA も試作した．試作したインダクタの測定結果より，インダクタの形状と特性との関係を確認することができた．この関係を基に様々な形状のインダクタに適用可能なモデルを検討中である．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Ca試作ラン：ローム CMOS 0.18μm 5.0mm 角

libre，

トランジスタ数：10 以上，100 未満

チップ

チップ種別：通信（RF 回路，ATM など）

LTE ターボデコーダ
東北大学工学研究科

新井 宏明, 小谷 光司, 伊藤 隆司

東北大学未来科学技術共同研究センター

宮本 直人

概要：本試作では LTE 用のターボデコーダの試作を行った. このターボデコーダでは Max
Log MAP を用いた復号を行いそれをエンジンのターボチャージャのように何度も繰り返し演算を行うことによって復号処理を行っている. この処理を行うことによって LTE のような無線通信を行ったときに正しいデータを復号することができて, スムーズに通信を行うことができる. また, LTE では 100 Mbps という高速な通信技術であるため, 復号処理も高速で行う必要がある. そこで, 本試作では, より効率的な LTE デコーダを作成するために, 回路面積の縮小化ならびに, 消費電力の削減, 高速な処理の実現をねらって本試作を行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro，

トランジスタ数：10,000 以上，100,000 未満

作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

試

チップ種別：アナログ/デジタル信号処理プロセッサ

3-3
123

第
３
章
チ
ッ
プ
試
作
報
告

高機能イメージセンサの検証用ＴＥＧ
東京理科大学工学研究科

大高 俊徳, 菅井 男也, 平賀 匠, 浜本 隆之

概要：今回は 2 つの高機能イメージセンサの試作を実施した. 1 つ目のセンサは, フォトダ
イオードとその読み出し回路, 縦 64x 横 64 画素のフォトダイオードで光電変換したアナロ
グ出力値をディジタル出力値に変換する A/D 変換回路, ディジタル出力値の格納用メモリ
回路とデコーダ回路から構成される. この回路構成によって, 得られる特性を確認することをねらいとした. もう一方のセンサは, 128x128 画素のフォトダイオードアレイとアナログ
信号処理回路, ディジタル制御回路から構成される高速動体追跡用スマートイメージセンサである. NWELL-PSUB 構成で, 3T 型電圧読み出し APS をフォトダイオードとして実装する. 主機能である部分領域読み出しを可能にする為に, カラム振り分け回路がカラム毎に実装される. ディジタル制御回路は 1.8V 電源電圧で動作し, アナログ回路に対しタイミング
パルスを供給する（どちらもテスタによる測定は無）.

設計期間：4 人月以上，5 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，
100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：

チップ種別：イメージセンサ/スマートセンサ

ダミーメタル入り伝送線路の伝搬損失の評価
東京工業大学理工学研究科

平野 拓一, 小野 雄也

概要：ミリ波 60GHz 帯伝送線路の伝搬損失の測定を行うことが目的である. ダミーメタル
無しの伝送線路, ダミーメタル入り伝送線路の伝搬特性の比較を行うためのＴＥＧを作成し3-3た. 試作したＴＥＧは, （ 1 ）ダミーメタル無し Thru （ 2 ） ダミーメタル無し Line （ 3 ）124（ 6 ）ダミーメタル有り Thru （ 7 ） ダミーメタル有り Line （ 8 ） ダミーメタル有り Re-

第
３
章
チ
ッ
プ
試
作
報
告

ダミーメタル無し Reflect （ 4 ） ダミーメタル無し Short （ 5 ） ダミーメタル無しスタブ
flect （ 9 ） ダミーメタル有り Short （10） ダミーメタル有りスタブの 10 素子である.
TRL（Thru-Reflect-Line）校正, TL（Thru-Line）校正および OS（Open-Short）校正による 3 つのディエンベディング方法により伝送線路の伝搬損失を抽出した. また, 電磁界シミュレータの解析値の実験値との比較を行って妥当性の検証を行い, 今後の素子設計のための基礎検討を行う.

参考文献：小野雄也, 平野拓一, 岡田健一, 広川二郎,安藤真, “ダミーメタル入り伝送線路の伝搬定数の固有値解析,” 電子情報通信学会総合大会, C-2-59, 2010 年 3 月 16 日.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso， トランジスタ数：10 未満 試作ラン：ローム CMOS
0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

オンチップ・スパイラルインダクタ TEG 試作
中央大学大学院理工学研究科

荻野 達也, 中澤 啓悟, 江川 遼介, 杉本 泰博

概要：近年, 配線層の多層化に伴い, ダミーメタルの配置が必要となる. しかし, このダミーメタルによるインダクタのＱ値の低下が懸念されており, ダミーメタルがインダクタに及ぼす影響を明らかにする必要がある. ダミーメタルがインダクタに及ぼす影響として, うず
電流損と配線基板間容量の増加によるインダクタのＱ値および自己共振周波数の低下が考えられる. そこで, 大きさの異なるダミーメタルを配置したパターンや, 数種類のダミーメ
タル禁止領域を持つスパイラルインダクタを試作した. インダクタのＱ値やその他各成分の測定を行い, ダミーメタルがインダクタに及ぼす影響に関して検討を行った. ダミーメタルを置かないインダクタに比べて 2um, 6um, 12um のダミーメタルを置いたインダクタのＱ
値の減衰率はそれぞれ 2.9%, 11.6%, 20.6%となった. また本チップで試作したインダクタに関してはダミーメタル禁止領域を設けることでダミーメタルをまったく置かないインダク
タと同等のＱ値が確認できた.

参考文献：”The Influence of Dummy Fills on an On-chip Spiral Inductor and their Optimized Placement Scheme” Tatsuya Ogino, Yasuhiro Sugimoto, APMC 2008

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 未満 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

改良型 Preamp-Shaper-Discriminator
東京大学工学部

島添 健次

概要：PET（Positron Emission Tomography）や MSGC （Micro Strip Gas Counter）を含む放射線計測においてはマルチチャネルの同時の読み出しシステムは重要である. 特に高分解能を目指すシステムにおいてはマルチピクセルの検出器からの並列信号読み出しが必須であり, ASIC の開発が重要である. 本チップは従来の波高値の計測型システムではな
く時間ベースのエネルギー計測システムに利用可能なチップとして試作した. 本チップによりディジタル出力のマルチチャネルシステムが構築可能であるとおもわれる. またディジタ
ル出力を行なうことにより ASIC を検出器近傍に配置することで電送ラインでの劣化を低減することが可能となる. チップ構成は電荷積分型のプリアンプ, 高速の波形整形アンプ, マ
ルチレベルのコンパレータを塔載した構成としている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム

チップ種別：アナログ/デジタル信号処理プロセッサ

電流モード連続時間バンドパス ΔΣ 変調器とその要素回路
上智大学理工学部

渡辺 貴士, 和保 孝夫

概要：連続時間 ΔΣ 型アナログ/デジタル変換器（ADC）は，低消費電力・小面積・中速動
作・低分解能という特徴を持ち，次世代モバイル通信機器に組み込まれる ADC として期待されている．消費電力を小さくするために，我々は電流モード回路を用いて連続時間 ΔΣ 変調器を設計した．今回，ローム 0.18 μm プロセスを用いて，2 次連続時間バンドパス ΔΣ 変
調器およびその要素回路の試作を行った．今回設計した 2 次連続時間バンドパス ΔΣ 変調器
では，電源電圧 1.8 V，中心周波数 10 MHz および信号帯域 200 kHz のとき，61.6dB のピーク SNDR（有効分解能 9.9bit）であることを HSPICE シミュレーションにより確認した．現在，要素回路の基本動作の確認を終え，詳細な性能評価を行っている．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

2009 年度範研究室研究回路試作チップ
電気通信大学先進理工学部

範 公可, heng Socheat, 張品, Ghimire Jagat Jyoti

概要：このチップに含まれる回路は, 2009 年度範研究室メンバーの提案回路である. 設計は手計算をベースとして STAR-HSPICE によりシミュレーションを行い, その結果と比較するために cadence layout を用いてレイアウトを設計し, その試作と検証を行った. 試作をした回路は, 電源回路, プログラム可能な可変差動利得 CMOSOTA, 入力電圧及び負荷変動に適応する高効率かつシンプルな DC-DC コンバータ, 高速負荷過渡応答かつ小面積のLDO, インバータベースの 4 象限乗算回路, （チャネル長 0.5um,0.35um ,0.18um）
NMOS トランジスタ, PMOS トランジスタ, 高速な Rail-to-RailCMOS バッファ回路, ワ
イドスイング及び低ゲインエラーの電圧バッファ回路などである. 例えば電源回路では, 突
入電流を抑制する回路を設計している. また, 静電気による絶縁破壊を防ぐため, 回路の入力には ESD 保護回路を付加している. 検証の結果, 電源回路, バッファ回路, 乗算回路,
NMOS, PMOS（0.35u まで）はシミュレーションに近い動作をすることが確認できた.

設計期間：10 人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社
Dracula DRC，Mentor 社 Calibre，プ

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

3-3
125

第
３
章
チ
ッ
プ
試
作
報
告

Clocked Level-Crossing Analog-to-Digital Converter.
University of TokyoVLSI Design and Education Center

Mohamed Abbas,
Satoshi Komatsu,
Kunihiro Asada

Advantest Corporation

Takahiro Yamaguchi, Yasuo Furukawa

概要：The design is to be used for on-chip signal digitization. Using the design,the on-chip high frequency signal
can be accurately reported off-chip indigital format by using the concepts of the level crossing ADC, which consumesless power and occupies smaller area than the conventional regulartime-sampling ADC. In level-crossing ADC,
the signal is sampled when itcrosses a threshold level and the time between two consecutive crossings ismeasured.
In this design, and for the evaluation of the idea, the test signal,reference signal and sampling clock are feed from
off-chip while the circuit’
digital outputs are driven and processed off-chip to reconstruct the originalsignal. The design comprises both analog and digital parts. The analog partcontains the comparator circuit and the digital part isa circuit to detectthe level-crossing timing. The design has been implemented using Rohm 0.18μmtechnology.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

2 つの低電圧 ADC（信号分割構成パイプライン型と弱反転領域使用の逐次比較型）
豊橋技術科学大学情報工学専攻
豊橋技術科学大学情報工学系

3-3

中川 雄介, 瀬川 健太郎
和田 和千

概要：本チップは 2 つの異なる目的を持った回路を実装している．一つ目の回路は，信号分割手法を適用した，微細プロセス向け高精度・低消費電力なパイプライン型アナログ・126

ディジタル変換器（電子回路研究会 ECT-09-096）の動作検証のための試作を行った．この第３章

でも大振幅の信号を処理できる．本試作では基本ブロック 1 段のみを集積化している．二

チ
ッ
プ
試
作
報
告

ADC は，前置増幅を行い，増幅した信号を時間域で分割して扱うことにより，低電源電圧
つ目の回路は，電源電圧 0.8V，分解能 10bit の逐次比較型アナログ・ディジタル変換器の動作確認のための試作である．演算増幅器や比較器といったアナログ部はすべての MOSFET を弱反転領域で動作させることで低電源電圧化を図り，またディジタル部にて分周を行わせることで休止期間を設け低消費電力化を図っている．測定の結果，電源電圧 0.8V にて 5kHz の標本化周波数で動作し，消費電力は 3.6uW であった．また，電源電圧 0.5V でも低速ながら動作を確認した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE， トランジスタ数：1,000 以
上，10,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

非同期式回路によるオートマトン
東京工業大学情報理工学研究科計算工学専攻

廣田 健

概要：本チップは非同期式回路で設計を行ったオートマトンである. 本チップの特徴は,チップ内部の SRAM 上にオートマトンを展開し, 現在の状態を表すアドレスに, 入力をオフセットとして加算することにより次状態を決定する点である. このため外部メモリを使用する場合に比べ, 高速な処理が実現できる. 欠点として, 必要となるメモリ量が増えてしまう点があげられる. アドレス計算を単純な加算で行う場合, 無駄なメモリのエントリが多くなってしまう. この問題を解決するために, 本チップはメモリ量を減らす 3 つのアドレス計
算方法を用いて設計をした. 全てのタイプに専用のメモリを割り当てる面積がなかったた
め, ひとつのメモリを共有する設計とした. オートマトン以外に, メモリの動作を確認するため, メモリ単体のブロック. 及び, 組合せ回路のみで, 加算, 減算, ビット演算を行う単純な ALU を実装した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，
ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

トランジスタ数：10,000 以上，100,000 未満

試作神経信号測定および刺激印加のための回路
慶應義塾大学理工学部

岩田 貴之, 山口 昌也, 中野 誠彦

概要：以前試作を行った「神経細胞刺激の為の信号生成回路（W2）」のバージョンアップ
として設計を行ったチップである. 本チップでは従来外部より入力していた信号記録・刺激
印加のモード切替信号をチップ内部で作り出せるようにしたことで，外部入力を減らして測定系の簡単化を目指した.また 1ch のディジタル信号から 16ch の刺激波形を生成するブ
ロックにおいて，後段のアンプの入力範囲を越えないよう，DAC 出力部におけるアンプの増幅率を従来の 1/5 倍にした. 同ブロック最終段のアンプの増幅率を従来の 5 倍にしたた
め，合計の増幅率に変化は無い.神経信号センシングブロックに関しては全体の増幅率可変
範囲を従来より高めの 34dB～84dB に変更し，より微小な信号の増幅に適した設計にした.
同ブロックの出力は前作チップと同様にアナログ MUX を用いてシリアル化を行っている
が，アンプ単体のデバッグ目的のために MUX を通さない出力も測定できるようにした.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

可視光通信用センサ
慶應義塾大学大学院システムデザイン・マネジメント研究科

森谷 英一郎,
春山 真一郎概要：LED 照明などを利活用した可視光通信で，動画などのコンテンツを高速・高感度で受信できることを目的とした受光素子を開発するため，層構造の異なるフォトダイオード

3-3

アレイと，ストリップ状のフォトダイオードを試作した．標準 CMOS プロセスで p 基板

127

（Psub），Pwell，Nwell，DeepNwell，n 拡散（Ndiff），p 拡散（Pdiff）の各層を組み合わせることによって, フォトダイオードアレイは 2×2 を設計した．また，ストリップ状

第３章のフォトダイオードはも使用する層を組みかえることによって複数の種類を設計した．周辺回路としてトランスインピーダンスアンプ，信号選択用のスイッチング回路などを組み込んでチップの一体化を目指した．作成したチップは評価ボードに実装して，周波数特性の基本的な評価実験を行った．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：イメージセンサ/スマートセンサ

0.18um インバータチェイン TEG（ 2 ）東洋大学総合情報学部

堀口 文男

概要：0.18um ルールを用いた TEG である. 通常のインバータチェインの基板をフローティングとするもので, この電圧を外部的, 内部的に変化させたときの特性変化を調べる.
また, 太陽電池の特性を評価するため, 電極タイプ, 面積を変えたもの数種類を TEG として入れている. これらの評価により, 高性能, 低消費電力のインバータの設計指針とオンチッ
プ太陽電池の設計指針を得ることが目的である. 今回のチップは, 外部からの基板電位印加状態と, フローティング状態での動作について調査を行う. さらに, 内部的な基板電圧制御をおこなうためのカップリング容量を付加したリングオシレータを設計している. また, 太陽電池については, 受光面積を大きくしたものを設計し, 供給電力の測定とともにリング
オッシレータへの電力供供給を行う. また, 同時に差動増幅器や, フリップフロップ, 単体
トランジスタの基本特性が測定できるものとなっている. 動作を確認し, 基本的な特性の確認を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100 以上，
1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

チ
ッ
プ
試
作
報
告

0.18um 論理回路 TEG（ 3 ）東洋大学総合情報学部

堀口 文男

概要：0.18um ルールを用いた論理回路 TEG である. 論理合成を行い, ロジックからレイアウトまでの実際の製作過程の確認のため, Synopsys 社の Astro を用いて, roulette の動作を実現するための論理回路を検討した. Verilog データよりシミュレーションを行い, 論理
合成をデザインコンパイラーにより行う論理合成後の目っとリストよりシミュレーションを行い, セルの遅延を確認している. 論理より, テストベンチの作成, シミュレーションの実行, ローム社提供のライブラリである標準 I/O, 標準の論理回路ブロックを使って, 論理
合成, 検証, フロアプラン, 電源リング, メッシュ作成, 配置, クロックツリー合成, 配線,
レイアウトを行っている. こののち, LVS,DRC を行い, 検証作業を行っている. この回路の動作を確認し, 基本的な特性の確認を行っている.

設計期間： 0.5 人月以上，1 人月未満

設計ツール：Cadence 社 Verilog -XL ，Sy-

nopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，

チップ種別：演算回路（乗算器，除算器など）

磁性膜によるノイズ抑制効果を評価するためのオンチップ伝送線路
東北大学大学院工学研究科

山口 正洋, 室賀 翔, 難波 志織

概要：電磁ノイズ抑制体は現在広く電子機器に用いられており, その次世代技術として強磁性薄膜を用いた電磁ノイズ抑制体が提案されている. 本チップ試作では, 配線上に微小寸法3-3の磁性薄膜を置いた場合のノイズ抑制効果を測定するために, 信号線幅が 0.6 μm から 4.2

128

ンスは, チップ上に磁性膜を集積化した場合に 50 Ω となるように設計した. また, GHz 帯

第
３
章
チ
ッ
プ
試
作
報
告

μm のマイクロストリップ線路およびコプレーナ線路を設計した. 信号線の特性インピーダにおける浮遊容量等の除去を目的とした de -embedding を行うため, 開放器（オープン）, 短絡器（ショート）および整合負荷（ロード）の 3 つの標準反射器も設計した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Dracula DRC，
チップ

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角

チップ種別：その他

低雑音増幅器を用いたオンチップ集積化磁界プローブ
東北大学大学院工学研究科

山口 正洋, 難波 志織

概要：近年，電子機器の発展に伴い，不要電磁放射による EMC 問題が顕在化している．その対策として，LSI の近傍磁界を測定し，ノイズ源や伝播経路を特定する必要がある．そこで我々の研究室では高周波・高空間分解能の集積化マイクロ磁界プローブの開発を行っている．本試作では，磁界検出コイルを小形化し, その近傍に低雑音増幅器，差動シングルエ
ンド変換バッファを搭載することで空間分解能の向上を目指した．チップと実装用プリン
ト基板との実装には，電磁ノイズへの耐性強化，不要ループ削減のためにワイヤボンディ
ングではなくフリップチップ実装を想定して信号取り出し用パッドを設計した．さらに，
今後磁界プローブに用いる回路の動作確認を行うため，差動増幅器，切り替えスイッチをチップ上に設計した．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

トランジスタ数：10 以上，100 未満

試作ラン：ローム

可変構造型プロセッサの試作
九州大学システム LSI 研究センター

石原 亨, Zang Chengjie

概要：東芝社製の Media embedded Processor （MeP）をベースにいくつかの動的可変構造を持つマイクロプロセッサを試作した. プロセッサは 8KB の 4 ウェイセットアソシア
ティブ命令キャッシュと 8KB の命令用 SRAM 及び 16KB のデータ用 SRAM を搭載する. 命
令キャッシュは使用するウェイを動的に変更することができる. CPU コアには 2 種類のPE コアが搭載されそれぞれ 1.8V と 1.0V のライブラリで設計されている. プログラマは I/
O 命令を使って使用する PE コアとキャッシュウェイを選択することができる. 使用しない
PE コアとキャッシュは不活性化することにより消費電力を削減する. アプリケーションの実行状況に応じて稼働させる PE コアとキャッシュウェイを動的に変更することにより通常の 4 ウェイセットアソシアティブと比較して消費電力を最大 50%削減できることをポストレ
イアウトシミュレーションにより確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，
上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

トランジスタ数：100,000 以

チップ種別：マイクロプロセッサ

アバランシェフォトダイオード
金沢大学理工研究域

飯山 宏一, 丸山 武男

金沢大学大学院自然科学研究科

高松 英輝

概要：高速データ通信を目指して，LSI チップ間通信に光伝送を適用した光インターコネ
ションが検討されている．その実現のためには，LSI プロセスによるフォトダイオード作製

3-3の整合性について検討する必要がある．本チップは微細 CMOS プロセスを利用したアバラ

129

ンシェフォトダイオードであるが，CMOS プロセスでは電極は基板表面にのみ形成される
ので，基板深部で光励起されたキャリアが動作速度を制限する．そのため，基板深部で発第３章生したキャリアを打ち消す構造をも取り入れた．アバランシェ増幅利得の向上と帯域拡大を同時達成するため，ウェル構造および電極構造・配置の最適化を行った．その結果，10
V 以下のバイアス電圧で 100 倍以上のアバランシェ増幅利得，最大帯域 3.8 GHz，最大の利得帯域幅積 500 GHz を得た．

参考文献：K. Iiyama, H. Takamatsu and T. Maruyama: "Silicon Lateral Avalanche Photodiodes Fabricated by Standard
0.18 um CMOS Process", 35th European Conference on Optical Communication （ECOC 2009）, P2.06, Wien, Austria（2009）.

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Cadence 社 Dracula
DRC，Cadence 社 Diva，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

TEG（特性評価回路など）

MOSFET パラメータ基板効果評価 TEG
東京理科大学大学院理工学研究科

楳田 洋太郎, 真鍋 貴俊, 間渕 泰明

概要：直列均等分圧回路では直列接続された複数個のトランジスタが同一の動作をすることにより, 一のトランジスタの場合と比べトランジスタ数倍の電圧を出力することができる. しかし, バックゲートをグランドに接続した場合, Si MOSFET では各電極の対バックゲート電圧が異なるため, ドレイン電流および各電極間容量が変調され, 分圧動作のバランスが崩れると予想される. 本 TEG は, Si MOSFET パラメータの基板バイアス依存性を測定することを目的として作製した. その測定結果を用いて, 基板バイアス効果による MOSFET パラメータの変調が有る場合の直列均等分圧動作への影響を予測するとともに, 均等
分圧動作を行うために必要な設計法を明らかにする計画である.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社
Calibre，プ

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

チップ種別：

チ
ッ
プ
試
作
報
告

SRAM TEG 回路と昇圧電源回路
東京大学電気系工学専攻

畑中 輝義, 矢島 亮児, 田中丸 周平, 本田 健太郎, 竹内 健

東京大学生産技術研究所

宮地 幸祐

概要：

本チップ試作は研究室学生が VDEC 環境において LSI 試作フローを習得する目的で実施したものである. SRAM セルの動作, 安定性の測定と解析が可能な SRAM セル
TEG と低電圧動作メモリ用の高速昇圧電源回路を設計した. SRAM TEG はセルの読み出
し・書き込みマージン以外にセル内トランジスタの I-V 特性も直接測定できる構成になっている. 電源回路は低電圧動作メモリのワード線昇圧アプリケーションを想定している. メインの昇圧電源回路の出力低下を補う電源として昇圧速度を重視したチャージポンプ回路となっている. 並列に並べたキャパシタに電荷を充電し, それを直列につなぎ替えることで昇圧の高速化を図っている.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，プ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

チップ種別：TEG（特性評価回路など）

ウェイクアップ型無線通信システムのディジタル回路
東京大学先端科学技術研究センター

瀧口 貴啓, 石田 繁巳, 猿渡 俊介, 南 正輝,
森川 博之

概要：我々は受信待機電力を大幅に削減できる新しい無線通信システムの研究を行ってい

3-3
130

第
３
章
チ
ッ
プ
試
作
報
告

る．このシステムでは受信待機に特化した「ウェイクアップモジュール」と呼ぶ非常に低消費電力なモジュールを用いることで，データ通信を行うモジュールは通信を行う時のみ電源を入れることができる．本チップは，ウェイクアップモジュールのディジタル回路部分を設計したものである．ディジタル回路は主に ID マッチング回路，ID を保存するシフ
トレジスタ，ビット同期回路から構成されている．ID マッチング回路は動作テスト用の短い ID（16 bit）に対応したもの，1 つの ID（128 bit）しか比較できないもの，5 個の ID を比較できるもの，新しく提案したブルームフィルタを用いたものの 4 種類を搭載している．ブルームフィルタを用いると複数の ID を 1 つのビット列で表現することができ,
ID マッチングも論理積のみで行えるので, 低消費電力に実装できことを本チップで検証する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，
Synopsys 社 Astro，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula LPE，
Cadence 社 Dracula DRC，Mentor 社 Calibre，
2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナログ/デジタル信号処理プロセッサ

Fractiona-N PLL 設計 TEG Ver1
東北大学電気通信研究所

Lee Jun Gyu, Xu Zule, Wang Ge, 桝井 昇一

概要：東北大学桝井研究室では, 300MHz 帯・400MHz 帯の両バンドを利用した近距離通信
システム向けに, 高い周波数分解能（1kHz 以下）と, 高速 Settling（5usec 以下）が実現可能で, かつ, 1 年間の電池寿命を実現するための低消費電力 CMOS Fractional-N PLL（Phase Locked Loop）の設計, および, その設計手法の研究を行っている. 今回の Fractiona-N PLL 設計 TEG Ver1 では, Phase Frequency Detector, Charge Pump 回路, LC
VCO（Voltage Controlled Oscillator, インダクタンスは外付け）, Half Divider, Prorgammable Prescaler, Output Driver といった, Loop Filter を除いた PLL を構成する基礎的な回路ブロックに加え, プロセス変動に対してアナログ回路特性を補正するためのDAC（Digital to Analog Converter）ブロックを搭載した. Ftactional-N PLL を実現する上で必要な Sigma Delta Modulator は, TEG Ver2 で搭載する.

設計期間：8 人月以上，9 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，
作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：通信（RF 回路，ATM など）

試平成21年度第4回ローム CMOS 0.18um 試作（ RO18094 ）ゲーテッドフリップフロップを多ビット統合した低電力レジスタ回路の試作
九州大学システム情報科学府

奥平 拓見

九州大学システム LSI 研究センター

石原 亨

概要：従来のクロックゲーティングはレジスタ回路の 1 ビットでもデータの書き込みが発生するとそのすべてのビットにクロックを供給するため電力の無駄が多い. この問題を解決するためにデータが更新されるときのみクロックを供給するゲーテッドフリップフロップ（GFF）が提案されているが,GFF は 1 ビット毎にクロックを停止する回路が内蔵されているため電力や面積的なオーバーヘッドが大きい. そこで, クロックを停止する回路を複数ビットで共有することにより 1 ビット当たりの電力と面積のオーバーヘッドを低減する. ただし, 統合したビットのうち 1 ビットでもデータの更新が必
要な場合はすべてのビットにクロックを供給する必要があるため, 電力削減効果はデータの更新頻度に依存する. マイクロプロセッサ中のレジスタ回路におけるデータ更新頻度情報に基づいてシミュレーション実験を行った結果, 4 ビットの GFF を統合した場合, 統合しない場合と比較して最大 40％の電力削減を確認した. 試作のチップは通常のレジスタ回路, 1 ビットの GFF を用いたレジスタ回路, および多ビット統合したレジスタ回路を搭載した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

二線式スタティック CMOS を用いた自己同期回路
東京大学工学部

中里 輝希

3-3

東京大学大規模集積システム設計教育研究センター（VDEC）

池田 誠

概要：集積回路の微細化や高速化が進むにつれ, デジタル回路に関しても設計通りの性能を131保証することが困難になり, 誤動作による信頼性が低下する問題が生じているが, クロック

第３
章

信号に同期した動作を行わない回路は, 遅延変動によって誤動作を起こさないという特徴がある. 本研究室で提案されている自己同期回路は終了検出・エラー検出が可能な回路であり, これまでは二線式の DCVSL を用いてこれを実現してきた. しかしながら DCVSL はダ
イナミック回路であるため一定以上の電源電圧を必要とする. そこで DCVSL と論理的に同等な回路をスタティック回路で構成することを試みた. 今回のチップはかつて当研究室で設計された DCVSL を用いた自己同期回路のネットリストを用い, それに使用されている
DCVSL のスタンダードセルを二線式スタティック CMOS のものに置き換えて配置配線を行うことで設計した. 現段階では測定は終了していない.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ
数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

LSI 故障診断装置評価用 TEG-1
大阪大学大学院情報科学研究科

野津 孝行, 御堂 義博, 三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行うため, 種々の故障診断装置が提案・開発されている. 本チップは, これらの
LSI 故障診断装置を評価することを目的として設計したチップの一つである. 主に, レーザ
励起テラヘルツ波顕微鏡による故障個所の絞り込み性能の評価を行うための回路ブロックと, 同顕微鏡の像生成機構理解の為の回路ブロックとからなる. 前者の目的の為には, 配置
配線ツールによりレイアウト合成された ISCAS’
85 c7552 ベンチマーク回路のマクロセル
24 個が集積されている. これらのマクロセルには, それぞれ, 異なる個所に断線故障が作り込まれている. 後者の目的の為には, 前者と同じ c7552 回路から電源配線など特定の構造のみを抽出したマクロセルが 8 個集積されている. レーザ励起テラヘルツ波顕微鏡は電気的接続を必要とせずに故障絞り込みが可能であり, 各マクロセルは入出力パッドには接続されていない.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso ，Mentor 社 Calibre ，2.5mmx5.0mm チップ

トランジスタ数：100,000 以上

チップ種別：TEG（特性評価回路など）

試作ラン：ローム CMOS 0.18μ m

チ
ッ
プ
試
作
報
告

LSI 故障診断装置評価用 TEG-2
大阪大学大学院情報科学研究科

池田 哲志, 御堂 義博, 三浦 克介, 中前 幸治

概要：微細化, 大規模化, 多ピン化, フリップチップ実装等により困難となった LSI の故障診断を行うため, 種々の故障診断装置が提案・開発されている. 本チップは, これらの
LSI 故障診断装置を評価することを目的として設計したチップの一つである. 主に, レーザ
励起テラヘルツ波顕微鏡による故障解析の為の解析容易化設計（DFA: design for analysis）検討用 TEG（test element group）, 走査レーザ SQUID 顕微鏡のシミュレーション
精度評価の為の TEG からなる. 前者の目的の為には, pn 接合部の面積および配置, それに繋がる金属配線の長さ等を種々に変えた TEG を多数集積している. 後者の目的の為には,レーザ誘起電流のうち, 基板を流れる電流, 電源配線を流れる電流, 信号配線を流れる電流をそれぞれ分離して計測可能なように, 配線の構造が工夫された TEG が 8 個集積されている. レーザ励起テラヘルツ波顕微鏡および走査レーザ SQUID 顕微鏡は, 共に電気的接続を必要とせずに計測が可能であり, 各 TEG は入出力パッドには接続されていない.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 未満 試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価回路など）

デルタ・シグマ変調器，計測アンプ，演算増幅器，温度センサー回路の試作
宮崎大学大学院工学研究科
宮崎大学工学部

宮内 亮一, 西村 和将, 田中 誠

坂本 亮太, 末崎 将成, 外山 貴子, 田村 宏樹, 淡野 公一

概要：本試作では，1 次デルタ・シグマ変調器，計測アンプ 2 種，演算増幅器 2 種，温度セ

3-3
132

第
３
章
チ
ッ
プ
試
作
報
告

ンサ回路 3 種を試作した. デルタ・シグマ変調器は，生体信号用の AD 変換器として用いるための変調器として用いるための基礎検討として試作したもので，変調器内の積分器に用いる演算増幅器には，提案する 1/f ノイズの低減化手法を用いている. この手法によるフロ
アノイズの低減効果について評価する予定である. 計測アンプおよび演算増幅器は，生体信号の計測および増幅を目的として試作したもので，1/f ノイズの低減化手法を用いたものと考慮しないものを，それぞれ 2 種ずつ作りこんでいる. これらについても，ノイズ低減効果について評価する予定である. また，広い測定範囲と高い感度をあわせ持つ温度センサ回路とダイオード単体で測定可能な温度センサ回路の 2 種類を試作した. これらの特性評価を行う予定である.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

CMOS バンプ回路を用いた電流モード動きフィールド生成回路
東京大学工学系研究科

プラバート ウィーラワルダナ, 柴田 直

概要：その高い計算コストのため, 従来リアルタイムで生成することが難しいといわれたブロック
マッチング法を用いたオプティカル・フロー検出に関し, その専用アナログ LSI を設計した. ブロッ
クマッチングの際フレームスキップ法を用いることで速度変化に強いオプティカル・フロー検出を実現した. 本チップでは弱反転領域で動作するバンプ回路を用いて行並列に画像強度の差分絶対値に指数関数的に比例する電流を生成し, それを電流メモリーに保存して足し合わせることによって, すぐ
隣のブロックとの比較を並列処理で行う. 用いられる電流-電圧特性がラプラス分布に似ているため,低い画像強度の領域の絶対差分値が増幅され, システムの感動が高上した. また, アパーチャ問題を防ぐために特別なロジック回路を導入することで生成されるオプティカル・フローの精度の向上をはかった. 提案するシステムは 340［KHz］のクロック周波数を用いて 34ｘ31 サイズのフレームを秒速10416 枚で処理することが可能であることを HSPICE シミュレーションによって示した.

参考文献：Prabhath Weerawardhana and Tadashi Shibata ” A Current-mode Motion Field Generator Employing CMOS
Bump Circuits”,IEICE Technical Report,Vol.109,No.405,pp109-114

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，

トランジスタ数：10,000 以上，100,000 未満

ンサ/スマートセンサ

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセ

容量結合通信向け要素回路 1
東京大学生産技術研究所

佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：容量結合通信を用いた非接触型コネクタは, 従来方式である接触型のコネクタと比べて機械構造が単純であることから, コネクタの実装密度を高めて多ピン化することが期待できる. ＬＳＩテスタ内部で, プローバ部分とテスタ本体とを接続する超多ピンコネクタを実現するため, 容量結合通信を用いた非接触コネクタ向け回路のフロントエンド部について要素回路を設計した. 本要素回路では実装するフレキシブル基板のレイアウトにあわせてチップを設計し, 多ピンコネクタの実装部の特性を含め正確に評価できるように工夫した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ン：ローム CMOS 0.18μm 2.5mm 角チップ

試作ラ

チップ種別：TEG（特性評価回路など）

容量結合通信向け要素回路 2
東京大学生産技術研究所

佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：容量結合通信を用いた非接触型コネクタは, 従来方式である接触型のコネクタと比べて機械構造が単純であることから, コネクタの実装密度を高めて多ピン化することが期待で

3-3

きる. ＬＳＩテスタ内部で, プローバ部分とテスタ本体とを接続する超多ピンコネクタを実133現するため, 容量結合通信を用いた非接触コネクタ向け回路のフロントエンド部について要素回路を設計した. 本要素回路では実装するフレキシブル基板のレイアウトにあわせてチッ

第３章

プを設計し, 多ピンコネクタの実装部の特性を含め正確に評価できるように工夫した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ン：ローム CMOS 0.18μm 2.5mm 角チップ

試作ラ

チ
ッ
プ
試
作
報
告

チップ種別：TEG（特性評価回路など）

多倍長浮動小数点演算アクセラレータ HP-DSFP の実装
広島市立大学大学院情報科学研究科情報工学専攻

川本 智之, 谷川 一哉, 弘中 哲夫

概要：科学技術計算分野では多倍長浮動小数点演算を必要とするアプリケーションとしてループ積分や CG 法がある. 本研究ではそれらのアプリケーションで使用される多倍長浮動小数点演算の高速化を実現する HP-DSFP アーキテクチャを提案する．HP-DSFP では，一般的な手法では困難な多倍長浮動小数点演算器を多数搭載することで，高性能化を実現する事を目標とした．そこで，演算器には小面積で面積あたりの性能を高めることができるディジットシリアル演算方式を採用した．本研究では，HP-DSFP の詳細な評価を行う
ために Rohm 0.18μm CMOS テクノロジを利用し，7.5mm 角チップへ実装した．実装した HP-DSFP プロセッサは，8 倍精度浮動小数点演算を行う FPU を 48 個搭載しており，動作周波数は 133MHz であった．

設計期間： 4 人月以上，5 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys JupiterXT，Cadence 社 Virtuoso，Mentor 社 Calibre，
ローム CMOS 0.18μm 7.5mm 角チップ

チップ種別：マイクロプロセッサ

トランジスタ数：100,000 以上

試作ラン：

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学工学部

岡本 悠史, 陳 賢珠, 矢口 謙太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップでは, メモリシステムのパッド位置とアドレス選択方式について変更を施した. パッド位置の変更は, メモリシステム測定をより容易に行うために実施した. またアドレス選択方式
変更は, アドレス選択を意図しない場面においても, 0 番地への選択がなされてしまう問題を取り除く事を目的としている. この変更により, 読み出し時のメモリ出力のグリッジ抑制が期待できる. 今後測定によりメモリの動作実証を行う.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満

ラン：ローム CMOS 0.18μm 2.5mm 角チップ

試作

チップ種別：メモリ

タイムドメイン連想メモリの高速・低消費電力化のためのテストチップ
広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen,
小出 哲士

広島大学先端物質科学研究科

3-3
134

第
３
章
チ
ッ
プ
試
作
報
告

広島大学工学部第二類

Tania Ansari, 今福 渉, 川畑 明雄

安田 雅浩

概要：これまで我々の研究室では，文字認識・画像圧縮などのパターンマッチングを必要とするアプリケーションの IP コアとして期待される連想メモリの研究を行ってきた．本試作では，RO1809_1 の試作で得た経験を踏まえて，リングオシレータベースタイムドメイン
連想メモリの低消費電力化ならびに高速化を図った．距離の差を時間差に変換する回路にリングオシレータを用いており，ハミング距離 1 の差を時間領域上で大きくとることで，ばらつきに対するマージンが広くとれ，高信頼検索が可能となる．さらに，信頼性を向上させるためにリングオシレータベースを生かし，分周器を用いた超高信頼性連想メモリの実現を目指した．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

信頼性検証のためのタイムドメイン連想メモリのテストチップ
広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen,
小出 哲士

広島大学大学院先端物質科学研究科
広島大学工学部第二類

Tania Ansari, 今福 渉, 川畑 明雄

安田 雅浩

概要：本研究室では，ある参照データ群の中から最も類似するデータパターンを検索する
連想メモリの研究を行ってきた．これまで，本研究室で提案してきたディジタル・アナロ
グ混載型連想メモリの検索信頼性を向上させる様々なアプローチを提案してきたが，本試作では，時間領域を用いて最小距離を検索するタイムドメイン連想メモリの信頼性評価を目的とした．本試作の連想メモリは，これまで設計された中で最大のビット長を持ち，データ長と検索信頼性との関係を明確にすることで，今後の研究において大変有意義な試作となる．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：メモリ高機能イメージセンサの検証用ＴＥＧ
東京理科大学工学研究科

菅井 男也, 浜本 隆之

概要：イメージセンサの撮像パラメータを制御することで, 品質のよい画像を取得する方式について検討している. その方式を実証するために, 将来実施する予定の大規模な高機能イ
メージセンサの試作に備えて, イメージセンサの中心的な回路のうち, 撮像回路とその周辺回路の基本動作を確認するための検証用チップを試作した. 本チップは, 縦 64x 横 64 画素のフォトダイオードとそれぞれで取得した情報を読み出し回路, フォトダイオードで光電変換したアナログ出力値をディジタル出力値に変換する A/D 変換回路, ディジタル出力値の格
納用メモリ回路とデコーダ回路から構成される. これらの回路の評価から, フォトダイオー
ドの感度の調査や, A/D 変換回路の動作確認などを行った（テスタによる評価は無）.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Analog Artist，Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満

ラン：ローム CMOS 0.18μm 2.5mm 角チップ

試作

チップ種別：イメージセンサ/スマートセンサ

高機能イメージセンサの検証用ＴＥＧ
東京理科大学工学研究科

大高 俊徳, 浜本 隆之

概要：今後の高機能イメージセンサに使用する, 4 つの機能ブロックの試作を行った. 本
チップは, 細かなアナログ回路制御タイミングを発生するディジタル回路, 3T APS アンプの閾値ばらつきを除去する為の相関二重サンプリングとシングルエンド型スイッチトキャ

3-3

パシタアンプ等を含むアナログ信号処理回路, 電圧出力型の単体 3T APS 回路, そして電流135

コンパレータ回路から構成される. ディジタル回路は 1.8V 用スタンダードセルを, 自動配
置配線ツールを用い実装を行った. 現在実機での評価環境構築中であるが, 今後はフォトダ

第３章

イオード感度特性と, アンプ線形性やオフセット特性等を調べる予定である. （テスタによる評価は無）.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社
DesignCompiler，Synopsys 社 Astro ，Cadence 社 Virtuoso ，Synopsys 社 StarHSPICE，Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

アナログ/デジタル信号処理プロセッサ

低周波数で動作する無線通信向け整流回路
広島大学大学院先端物質科学研究科

大森 美郷, 亀田 成司, 岩田 穆

概要：数 MHz の低周波数で動作可能な RF-ID システムを模した無線給電―データ回収シ
ステムにおける, 受信側の外部給電型電源回路の整流回路を試作した. 一般的なダイオード
ブリッジ型の全波整流器では, 整流用ダイオードの閾値電圧により入出力間の電力変換効率が悪化していた. そこで, 全波倍圧整流回路の構成に閾値キャンセル回路［ 1 ］を組み込むことで, ダイオード接続した整流用トランジスタの閾値電圧を下げ, 電力変換効率の改善を図った. 文献［ 1 ］では UHF 帯の長距離無線通信用に全波 4 倍圧整流回路が提案されている. これを数 MHz 帯の近距離無線通信用に MOS のサイズや回路定数等を変更し構成を単純化した. チップを 4 区画に分け, 出力容量を含んだ回路を 1 種, 出力容量を含まず回路定数を変更したものを 3 種用意し, ピーク値 1V 以上の交流入力電圧に対して 1.8～2.2V の安定した直流出力電圧が得られるよう設計した.

参考文献：［ 1 ］ H. Nakamoto ,et al.”A Passive UHF RF Identification CMOS Tag IC Using Ferroelectric RAM in 0.35-μm
Technology”,IEEE JSSC,VOL.42,No.1,pp.101-110, （2007）

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC， トランジ
スタ数：10 以上，100 未満
ータなど）

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバ

チ
ッ
プ
試
作
報
告

ダミーメタル入り伝送線路および RF 回路基本素子の特性評価
東京工業大学理工学研究科

平野 拓一, 小野 雄也

概要：ダミーメタル入り伝送線路のダミーメタルのサイズおよび位置依存性を評価するた
めの TEG を作成した. また, スタブ, 線路間クロストーク評価用 TEG, スパイラルインダク
タ（半周および 1.5 周）, FET-TEG（フィンガー数 2 および 4）, オンチップダイポールア
ンテナも作成した. 試作 TEG はダミーメタル無しの Thru, Reflect, Line, Short, また
5um 角のダミー配置を 3 パターン変化させた伝送線路評価用 TEG, 2um 角および 4um 角のダミーメタル入り伝送線路評価用 TEG も作成した. TRL（Thru-Reflect-Line）校正,
TL（Thru-Line）校正および OS（Open-Short）校正による 3 つのディエンベディング方法により伝送線路の伝搬損失を抽出して評価を行う. また, 電磁界シミュレータの解析値の実験値との比較を行って妥当性の検証を行い, 今後の素子設計のための基礎検討を行う.

参考文献：小野雄也, 平野拓一, 岡田健一, 広川二郎,安藤真, “ダミーメタル入り伝送線路の伝搬定数の固有値解析,” 電子情報通信学会総合大会, C-2-59, 2010 年 3 月 16 日.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso， トランジスタ数：10 未満 試作ラン：ローム CMOS
0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

並列処理用プロセッサの試作
首都大学東京数理情報科学専攻

大橋 常毅, 田中 和人, 福永 力

概要：4 本のシリアルリンクを持ち, これを繋げる事でプロセッサネットワークを構成し並列処理を行うことができるプロセッサの試作. もともと FPGA 上で実現していたが, 高速化

3-3を目指し ASIC 化を行った. インストラクションセットは INMOS 社 TransputerT425 と互

136

述し, INMOS 社 Occam2Toolset でコンパイルしたプログラムが実行可能. Transpu-

第
３
章
チ
ッ
プ
試
作
報
告

換であるが, 内部の構造は独自のものとなっている. 並列プログラミング言語 Occam で記
ter 同様, 任意の数のプロセスを単一プロセッサ上で OS の介在無しに実行させることもできる. プロセスの切り替えはハードウェアで行うので非常に高速に切り替えられる. チップ
は 2 月に届き, 現在基本動作確認を行っているところである.

設計期間： 1 人月以上，2 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：マイクロプロセッサ

高抵抗シリコン基板を用いたオンチップ・スパイラルインダクタ TEG 試作
中央大学大学院理工学研究科

荻野 達也, 中澤 啓悟, 江川 遼介, 杉本 泰博

概要：高周波回路設計においてＱ値の高いオンチップ・スパイラルインダクタは必要不可
欠である. しかし, 抵抗率の低いシリコン基板中をうず電流が流れることによりＱ値が減少することが考えられる. したがってオンチップ・スパイラルインダクタに対するシリコン基板の影響を明らかにする必要があった. そこで今回は高抵抗シリコン基板であることを利用
して第 3 回のランで試作したスパイラルインダクタとインダクタの大きさ, 形, ダミーメタ
ルの配置方法等, シリコン基板の抵抗率以外は同条件であるスパイラルインダクタを試作した. 高抵抗シリコン基板におけるＱ値, または他の成分の測定を行い, シリコン基板がスパ
イラルインダクタに及ぼす影響に関して検討を行った. しかし, 測定したインダクタにおけるＱ値とシリコン基板の抵抗値を示す Rsi は第 3 回と変わらない結果となった. よってインダクタの各成分の抽出方法等を見直して再度第 3 回試作チップと本チップの比較検討を行う必要がある.

参考文献：The Influence of Dummy Fills on an On-chip Spiral Inductor and their Optimized Placement Scheme Tatsuya
Ogino, Yasuhiro Sugimoto, APMC 2008

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10 未満 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

集積化磁気センサの低電圧駆動確認用 TEG
茨城大学工学部

木村 孝之

概要：磁気センサを製作する際には，一般的に移動度の高い InSb や GaAs などの材料が用いられる．一方，Si はこれらの物質に比べて移動度が低いため，磁気センサを構成する場
合は感度が低くなり使用が難しい．本試作では，これまで試作してきた MOS-FET の反転層を用いた 2 次元集積化ホールセンサを 1.8V の電源で実現するための TEG 回路を作製した．設計したセンサは W/L=1 であった．また，読み出し回路は CMOS イメージセンサに用いられるような 2 段ソースフォロアであり，アンプを画素内に採り入れているためノイズには強いという特質がある．さらに，電源の低下により，トランジスタサイズを0.18μm にすることができたため, 1 画素のサイズはこれまでの 1/25 の 10μm 角とすることができた．なお, 画素アレイは 64×64 個を配置することができた．ホール効果を用いた磁気センサでは 2 つの電極から出力される電圧を読み出して引き算をする必要がある．これ
らの信号は本試作では 16x2 チャネルとなり, これらを同時に読み出すようにした．現在，特性測定の準備を行っているが，以前試作した TEG と同程度の積感度（4.7mV/（1mA・1kG））が得られている．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Mentor 社 CalibrexRC，2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

連続時間方式 ΔΣ 型 ADC とその要素回路
上智大学理工学部

安達 美志, 室塚 真毅, 和保 孝夫

概要：次世代モバイル通信機器向けの広帯域・低消費電力 ADC に適したアーキテクチャとして, 連続時間方式の ΔΣ 型 ADC が注目されている. しかし, 本方式の広帯域化はクロック・ジッタによる性能劣化や消費電力の増加などの問題を招く. そこで我々は連続時間方式

3-3ΔΣ 型 ADC の性能評価を行う目的で 1, 2 次の ΔΣ 型 ADC とその要素回路を設計した. また, クロック・ジッタの影響を測定する目的で 1, 2 次 ΔΣ 変調器の試作も行った. spectre を用いたシミュレーションにおいて, 1 次 ΔΣ 変調器では有効分解能 7.6bit, ジッタ耐性
0.8%Ts, 2 次 ΔΣ 変調器では有効分解能 9.8bit, ジッタ耐性 0.1%Ts の性能を確認した. デジ

137

第
３
章

タルフィルタとして 2, 3 次の CIC フィルタを設計, 想定のサンプリング周波数での動作をシミュレーションで確認した. 現在, ΔΣ 変調器の基本動作の確認を終え, 詳細な性能評価を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Cadence 社 Analog Artist，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

低電圧非同期型 Δ 変調器, 電流モード非同期式 ΔΣ 変調器とその要素回路
上智大学理工学部

小田 遼介, 栗林 和輝, 和保 孝夫

概要：我々は低電圧非同期型 Δ 変調器及び電流モード非同期式 ΔΣ 変調器の試作を行った.
前者については, ポータブル生体電位測定機器では, 高速サンプリングによる消費電力やクロックによるノイズの問題があり, これを解決する目的で今回クロックを用いない非同期型
Ａ／Ｄ変換器に注目し, 電源電圧 1V で設計を行った. ＨＳＰＩＣＥによるシミュレーショ
ンでは, 1.5bit の Δ 変調が確認できている. 後者は, 半導体の微細化に伴う電源電圧の低下
からアナログ回路設計はより一層困難となっていることから, 回路構成がシンプルな非同期式 ΔΣ 変調器を用いたＡ／Ｄ変換器に注目し, 低電圧動作を目指し設計を行った. ＨＳＰＩＣＥによるシミュレーションでは 88ps でのサンプリングを想定し, 入力信号帯域 1MHz に
おいて 9.4bit の有効分解能を確認できている.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，プ

トランジスタ数：100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ

チ
ッ
プ
試
作
報
告

高速フラッシュ型アナログ・デジタル変換器とその要素回路
上智大学理工学研究科

能登 弘, 西上 義人

概要：次世代光/無線通信技術において, 分解能が 4～7bit と比較的低いが, 変換速度が約1GS/s 以上である高速アナログ・デジタル変換器（ADC）が求められている. 本試作ではCMOS0.18um テクノロジーを用いて, 4bit 高速フラッシュ型 ADC およびその要素回路の試作を行った. フラッシュ ADC は平均化構造を伴った 3 段構成のダイナミック型コンパレ
ータとパイプライン型エンコーダ部分からなる. 今回設計した 4bit 高速フラッシュ型
ADC では, 電源電圧 1.8V, 入力周波数 600MHz, サンプリング周波数 2GS/s において,
3.8bit の有効分解能であることを HSPICE シミュレーションにて確認した. また, 要素回路として, コンパレーター, クロックジェネレーター及びエンコーダーを搭載し, 個々の動作確認, 性能評価ができるようにした. 現在, 要素回路の基本動作の確認を終え, 詳細な性能評価を行っている.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 Virtuoso，Cadence 社 Dracula DRC，
Mentor 社 Calibre，Mentor 社 CalibrexRC，

トランジスタ数：10 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ

実時間動領域抽出向けアフィン動きモデル推定プロセッサ
金沢大学自然科学研究科

深山 正幸, 小松 弘季, 東郷 康二, 松田 吉雄

概要：画像認識の基礎技術にアフィン動きモデル推定を用いた動領域抽出がある．本研究では，VGA30fps でアフィン動きモデル推定を行う VLSI プロセッサを開発する．従来のア

3-3
138

第
３
章
チ
ッ
プ
試
作
報
告

ルゴリズムでは，精度を向上させるため，増分推定，多重解像度推定，重み計算を行っている．重み計算は演算量削減のため多重解像度推定の後に 1 回だけである．提案するアルゴリズムでは，動きモデルの増分推定の度に重み計算を行う．そして増分推定では毎回最新の重みを用いる．これによりフレーム数が 2 枚に減少し，収束が早くなるため繰り返し
回数を削減できる．シミュレーションの結果，繰り返し回数を 1/8 としても精度劣化は見られなかった．Rohm0.18um の 5 層メタルで実装した結果，論理ゲート数は約 60 万ゲー
ト，コア面積は 4.0mm ×4.0mm となった．本プロセッサは動作周波数 120MHz で
VGA240fps，15MHz で VGA30fps のアフィン動きモデル推定が可能である．

参考文献：東郷康二，小松弘季，深山正幸，松田吉雄, ”実時間動領域抽出向けアフィン動きモデル推定 VLSI プロセッサ”, 電子情報通信学会 2010 年総合大会予稿集（2010）．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，
Mentor 社 Calibre，

トランジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 7.5mm 角チップ

チップ種別：アナログ/

デジタル信号処理プロセッサ

可視光 ID 用受光センサ及び信号処理回路
慶應義塾大学理工学部

中田 啓道, 松本 松本

概要：本研究では，受光素子を 8×8 のアレイ状にして発光源の状況に合わせて任意の受光素子を選択する事で，データを分離する集積回路の試作・評価を行った．アレイ状にすると個々の受光面積が減少して感度低下を招くため，受光素子として，フォトダイオードよりも高感度なフォトトランジスタを標準 CMOS プロセスで製作した．さらに，可視光
ID システムの搬送周波数とフォトトランジスタの特性に合わせて，感度と応答周波数の最適化を行った専用トランスインピーダンスアンプを内蔵した．個々の受光素子は外部信号により任意に選択出来る構成として，複数の受光素子を同時に選んで，受光感度をさらに向上させる事が可能な構成とした．このフォトトランジスタアレイを専用 2 眼ボードに実装して可視光 ID の受信実験を行った．

参考文献：中田啓道，松本佳宣，“可視光 ID 用送受信システムの通信距離評価”，第26 回センサ・マイクロマシンと応用システムシンポジウム講演集,P-3-6, pp.289-292, （2009.10）.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Analog Artist，Mentor 社 Calibre，
2.5mm 角チップ

トランジスタ数：10 以上，100 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.18μ m

グリッチによる消費電力の増大を抑制する乗算器
神戸大学大学院工学研究科
神戸大学工学部

小暮 武, 藤岡 達也, 沼 昌宏

雫譲

概要：試作したチップは，不要な信号遷移であるグリッチによる消費電力の増大を抑制することを目的とし，パス・トランジスタ論理と CMOS 論理を組み合わせたハイブリッド
CMOS 論理構成の 4-2 加算器によって構成した 16 bit×16 bit 乗算器を実装している. 基本要素である 4-2 加算器を，多段接続でオン抵抗が上昇するパス・トランジスタ論理により構成することで RC フィルタの効果によってグリッチを削減し，駆動力の高い CMOS 論理
を組み合わせた構成とすることで，動作速度の低下を抑制する. 乗算器の演算部のみの消費電力を測定するため，周辺回路と電源電圧線を分ける構造とした. また，比較対象として搭載した CMOS 論理構成の配列型，4-2 加算木型乗算器，および提案乗算器の 3 回路について，電源電圧線を独立させることで消費電力測定の精度向上を図った.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：

演算回路（乗算器，除算器など）

電気的検査容易化 CMOS イメージセンサの検証
徳島大学工学部

五百倉 裕一, 加藤 健二, 樽見 洋, 四柳 浩之, 橋爪 正樹

概要：光源装置を使わず CMOS イメージセンサの検査を行う電気的検査法のための検査容易化 CMOS イメージセンサ IC を試作した. 従来の画素回路では製造ばらつきが故障検査に悪影響を及ぼすため, 検査時に製造ばらつきの影響を低減するための検査容易化設計を画素3-3回路に適用した. 試作 IC には製造上のばらつきによる出力への影響を画素毎に調べるため

139に 16 個の画素に CDS 回路, AMP 回路を接続した電気的検査容易化 CMOS イメージセンサを挿入した. また, 部分回路の動作特性評価のため, CDS 回路 TEG, AMP 回路 TEG, 画素

第３章

回路 TEG, および CDS 回路と AMP 回路を画素回路 1 つに接続した TEG を作成した. 今
後, 試作チップにおける各回路の動作確認および検査容易性評価を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula
DRC，Cadence 社 Diva，Mentor 社 Calibre，Mentor 社 CalibrexRC，
CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：10 以上，100 未満

試作ラン：ローム

チップ種別：TEG（特性評価回路など）

Clocked Level-Crossing Analog-to-Digital Converter （Modified）
University of TokyoVLSI Design and Education Center

Mohamed Abbas,
Satoshi Komatsu,
Kunihiro Asada

Advantest Corporation

Takahiro Yamaguchi, Yasuo Furukawa

概要：The design is to be used for on-chip signal digitization. Using the design,the on-chip high frequency signal
can be accurately reported off-chip indigital format by using the concepts of the level crossing ADC, which consumesless power and occupies smaller area than the conventional regulartime-sampling ADC. In level-crossing ADC,
the signal is sampled when itcrosses a threshold level and the time between two consecutive crossings ismeasured.
In this design, and for the evaluation of the idea, the test signal,reference signal and sampling clock are feed from
off-chip while the circuit’
digital outputs are driven and processed off-chip to reconstruct the originalsignal. The design comprises both analog and digital parts. The analog partcontains the comparator circuit and the digital part is a circuit to detectthe level-crossing timing. The design has been implemented using Rohm 0.18μmtechnology.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， トラ
ンジスタ数：100 以上，1,000 未満
DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-

チ
ッ
プ
試
作
報
告

微小遅延故障検出のための遅延測定回路
千葉大学大学院融合科学研究科

田辺 融, 加藤 健太郎, 伊藤 秀男

概要：本試作では当研究室提案の微小遅延故障検出を目的とした組み込み遅延測定回路の実装を行った．具体的に，ISCAS ベンチマーク回路 S27 に対し，以下の 2 手法をそれぞれ適用した 2 回路を試作した．（ 1 ） 差分を用いた遅延測定回路：本手法は XOR 回路を利用した測定容易化回路と組み込みの遅延測定回路により実測した 2 信号経路の差分を取ることでパスの遅延量を測定する．この手法では，冗長配線を含むパスの遅延とその冗長配線そのものの遅延の測定が可能であり，この 2 測定値の差分を取る．これにより，従来問題であった冗長配線の遅延による測定精度の低下を軽減している．（ 2 ） スキャンとシグネ
チャレジスタを用いた遅延測定回路：本手法はシグネチャレジスタを用いた組み込み遅延測定法である．本手法は可変クロックを用いた遅延測定法であり，その応答解析をシグネ
チャレジスタにより行っている．これによりスキャンと可変クロックを用いた従来遅延測定法と比較して測定時間と測定に要するデータ量を削減している．

参考文献：田辺, H. M. Zahidul, 加藤, 難波, 伊藤, "差分による VLSI 回路の遅延測定," 信学技報, FIIS09, No.254 （2009）
設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，

トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

ローム 0.18um 試作
豊橋技術科学大学情報工学専攻

中田 光俊, 中川 雄介

概要：本チップは 2 つの異なる目的を持った回路を実装している．一つ目の回路は，高速な信号伝送を行うため，集中定数素子を用いて近似的に実現した分布線路を入出力部に有

3-3
140

第
３
章
チ
ッ
プ
試
作
報
告

する分布型構成の増幅回路の増幅部を試作している．分布線路の間にトランジスタを並列に配置した構成となっている．比較のため，分布線路を使用しない同サイズのトランジス
タも集積化している．また，使用したインダクタの特性を調査するため，設計と同じ層で作成した一つのインダクタが集積化されている．二つ目の回路は，信号分割手法と O .
Stroeble らの Dynamic Range Doubling 手法を用いたパイプライン型 ADC の制御クロッ
クを生成する回路を試作している．提案する ADC は 4 つの互いに重ならないクロックで動作するため，ゲート遅延と NAND 素子を用いて生成したクロックが互いに重ならないようにしている．ADC が 10MS/s の変換周波数で動作することができるよう，素子サイズを調整している．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE， トランジスタ数：100 以
上，1,000 未満

試作ラン：ローム CMOS 0.18 μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

センサ用 CV 変換回路
富山県立大学工学部

濱野 寛之, 松田 敏弘, 岩田 栄之

概要：民生分野へのロボットの普及が期待されており, とくに, ロボットの触覚については, 低価格で汎用性の高い把持力センサシステムの開発が求められている. 本研究では, 圧力を静電容量の変化として検出する静電容量型センサのための LSI の開発を目指している.
ロボット等に用いる把持力センサのための容量-電圧（CV ）変換回路を設計・試作した.
インバータ, スイッチ, 演算増幅器を用いて CV 変換回路を構成し LSI として集積化した.
シミュレーションでは, センサ容量が圧力によって 5pF 変化する場合, CV 変換回路の出力は, ±1.1 V の変化を示し, RC ローパスフィルタの出力としても±0.8 V 変化幅を確保することができた. 人間が感知できる 30 ms の応答速度を十分満足することが確認できた. 今後
は, 試作した LSI の実測を行い, 各ブロックごとの測定と CV 変換回路としての動作確認を行う予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，
Cadence 社 Dracula LPE，Cadence 社 Dracula DRC，Cadence 社 Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，，
トランジスタ数：100 以上，1,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

LSI 設計演習 256bit SRAM
九州工業大学マイクロ化総合技術センター

平川 豊, 三村 法寛, 山之口 誠将,
中村 和之

概要：研究室への新入 4 年生に対し, アナログ LSI 設計・評価手法演習のため, 256 ビット
スタティック RAM（SRAM）を設計・試作した. SRAM のメモリセル, およびデコーダ,
センスアンプ等の周辺回路について, 自ら SPICE による回路動作のシミュレーション検証を行い, かつ, レイアウト設計を行うことにより, アナログ LSI 回路におけるカスタム設計
手法を体得することを目的とする. さらに, 試作完了したチップを LSI テスターにより動作評価することにより, タイミング／マージン評価等, アナログ LSI において一般的な評価手法も同時に習得する.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

2.5mm 角チップ

試作ラン：ローム CMOS 0.18 μ m

チップ種別：メモリ

可変段数パイプラインプロセッサ評価用チップ
三重大学大学院工学研究科

中林 智之, 佐々木 敬泰, 大野 和彦, 近藤 利夫

概要：MIPS R3000 命令セット互換可変段数パイプラインプロセッサである VSP （Variable Stages Pipeline） の試作を行った. VSP はプロセッサにかかる負荷に応じてパイプ
ライン段数を動的に変化させることで高性能と泥消費電力の両立を目指す手法である. 今回試作したチップでは, 外部からの信号線によりパイプラインの段数を変化させることができる. また, 単純にパイプライン段数を減少させると多大なグリッチが発生してしまうため,
VSP では LDS-cell という特殊なグリッチキャンセラーが組み込まれている. そこで, LDScell の効果を確認するために LDS-cell を組み込まないチップも同時に試作を行った. 設計には京都大学版スタンダードセルライブラリを用いた.

設計期間： 2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トラ
チップ種別：マイクロプロセッサ

可変段数パイプラインプロセッサ評価用チップ
三重大学大学院工学研究科

中林 智之, 佐々木 敬泰, 大野 和彦, 近藤 利夫

概要：MIPS R3000 命令セット互換可変段数パイプラインプロセッサである VSP （Variable Stages Pipeline） との比較評価用チップとして PSU （Pipeline Stage Unification） の試作を行った. VSP と同様にプロセッサにかかる負荷に応じてパイプライン段数
を動的に変化させる高性能と泥消費電力の両立を目指す手法であるが, グリッチキャンセラ
ーである LDS-cell は組み込まれていない. 今回試作したチップでは, 外部からの信号線によりパイプラインの段数を変化させることができる. LDS-cell の効果を確認するために
LDS-cell を組み込まない本チップも同時に試作を行った. 設計には京都大学版スタンダー
ドセルライブラリを用いた.

設計期間： 2 人月以上，3 人月未満 設計ツール：Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Mentor 社 Calibre，
ンジスタ数：100,000 以上

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

トラ
チップ種別：マイクロプロセッサ

3-3
141

第
３
章
チ
ッ
プ
試
作
報
告

低電圧超低電力アナログ回路
財団法人

福岡県産業・科学技術振興財団

早稲田大学情報生産システム研究科

黄 章財

井上 靖秋

概要：近年, センサネットワークのノード装置などのような電池作動の装置の普及に伴い,アナログ回路やデジタル回路のＬＳＩの設計要求の一つとして, サブ 1Ｖ領域の超低電圧且
つナノワットの超低電力での動作補償が重要となってきている. 本チップは, 電源電圧や温度に依存しない基準電流又は基準電圧を生成する, 特に, 電源電圧が 1Ｖ以下の低電力動作においても安定した電流出力又は電圧出力を得ることができる. また, チャ－ジポンプ回路
では, トランジスタに高い耐圧（電源電圧の 2 倍以上）が要求され. 本チップは, 特殊プロ
セスを必要としない低コストの高性能なチャジポンプ回路を実現する. さらに 0.7V 高効率
ＣＭＯＳ整流回路を実現する.

設計期間： 6 人月以上，7 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ビアプログラマブルデバイス（VPLD）ＶＰＥＸの配線遅延評価チップ
立命館大学理工学部

北森 達也, 藤野 毅

立命館大学理工学研究科

浅川 俊介

概要：LSI の微細化の進歩により，マスクコストが高騰しており，少中量生産 ASIC の製造が経済的に困難になっている．これを解決する手段として，トランジスタの製造・配線工
程のマスクを共用化し，ビアマスク変更のみで論理を変更する事ができる VPLD が注目されている．本研究では，複合ゲート型 EXOR 論理ゲートとインバータ 2 つより構成される

3-3

基本論理素子を用いた VPLD である VPEX を検討した．VPEX では，ビアのみで配線を変142

よって，配線遅延が大きくなると予測される．本評価チップでは，この影響を定量的に評

第
３
章
チ
ッ
プ
試
作
報
告

更する為，配線・ビアの両方を変更できる ASIC と比較すると，寄生容量・抵抗の影響に価する為，通常の ASIC 用スタンダードセル及び VPEX の基本論理素子を用いてリングオ
シレータを試作し，発信周波数の比較を行った．また，VPEX においては，近接素子間を接続するノーマル配線と，離れた素子間を接続するブリッジワイア（BW）配線が存在するが，この BW を変化させたリングオシレータを作成することにより BW 配線長の最適化を行った．

参考文献： 西本・北森・國生・山田・藤野・吉川，”ビアプログラマブルデバイス VPEX の配線遅延評価”,信学技報,vol.109,
no.462,VLD2009-109,pp.61-66

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種

別：演算回路（乗算器，除算器など）

高速電圧波形記録回路＋ノイズ検出用 ADC+BMI 用 LSI の DC-DC コンバ
ータ＋BMI 用 LSI の FM 変調器用発振器 慶應義塾大学理工学部 中野 誠彦,
大塚 浩平, 小田中 温, 中村 真之, 三谷 勇貴
慶應義塾大学理工学部

中野 誠彦, 大塚 浩平, 小田中 温, 中村 真之, 三谷 勇貴

概要：本試作は 4 つのブロックに分けて回路を実装した. 1 つ目のブロックでは GHz 帯のア
ナログ信号をオフチップに取り出すための電圧波形記録回路を搭載した. 2 つ目のブロック
はそれをデ 8bit および 10bit のデジタル出力にしたものである. 3 つ目のブロックはＭＯＳ
トランジスタの閾値以下である小電圧を 1．8V まで昇圧する回路である. 4 つ目のブロック
は, BMI の無線出力のための周波数変調に向けて 1GHz で発振する電圧制御発振器を搭載した.

参考文献：M. Takamiya and M. Mizuno,“A sampling oscilloscope macro toward
feedback physical design methodology, ”Symposium on VLSI Circuits 2004 Digest ofTechnical Papers, pp.240-243, June 2004.

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ/デジタル信号処理プロセッサ可視光通信用センサ
慶應義塾大学大学院システムデザイン・マネジメント研究科

森谷 英一郎,
春山 真一郎概要：LED 照明などを利活用した可視光通信で，動画などのコンテンツを高速・高感度で受信できることを目的とした受光素子を開発するため，層構造の異なるフォトダイオード
アレイと，ストリップ状のフォトダイオードを試作した．標準 CMOS プロセスで p 基板
（Psub），Pwell，Nwell，DeepNwell，n 拡散（Ndiff），p 拡散（Pdiff）の各層を組み合わせることによって, フォトダイオードアレイは 2×2 を設計した．また，ストリップ状のフォトダイオードはも使用する層を組みかえることによってサイズと構造の異なる複数の種類を設計した．周辺回路としてトランスインピーダンスアンプ，信号選択用のスイッチング回路, シフトレジスタ回路などを組み込んでチップの一体化を目指した．作成したチップは評価ボードに実装して，周波数特性の基本的な評価実験を行った．

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チッ

プ種別：イメージセンサ/スマートセンサ

Charge pump system with hybrid decoupling scheme
早稲田大学大学院情報生産システム研究科

黄 孟枢

概要：In recent years, with the technology scaling, the supply voltage has drop to around 1V to achieve low
power consumption requirement. Since not all the blocks in the system can work properly at such a low level, avoltage higher than the supply might be required. In such situation, a charge pump system is to be used. However,conventional charge pumps cause too much output noise which is a significant threat to the system performance,
especial when the supply is very low. To overcome this problem, noise suppression technique must be implemented in the charge pump system. In this chip, a charge pump system using hybrid decoupling scheme is designed.

3-3

The charge pump circuit is based on four phase Dickson charge pump, and the body effect cancellation scheme is143

implemented to increase the efficiency for low voltage operation. Beside the conventional decoupling, active decoupling technique is used to suppress noise in the low frequency band, and a low voltage high drivability operational amplifier with large bandwidth is design to realize the function. Since the decoupling effect is proportional tothe capacitance size, conventional decoupling method takes large amount of area and deteriorate the set up speed. However, With the hybrid decoupling scheme, theoutput noise of the charge pump is able to be suppressed effectively without enlarging the capacitance size, and the set up time for the charge pump is not influenced.
Five sets of charge pump system with different parameters are implemented on the chip to compare the performance. The charge pumps have 8 stages. The voltage
supply is 1V and the output voltage is 8.4V without regulation while 7V with regulation. And the measurement result for decoupling effect shows good consistency withthe theory.

参考文献：Jie Gu, Harjani R., Kim C.H., "Design and Implementation of Active Decoupling Capacitor Circuits for Power
Supply Regulation in Digital ICs", vol. 17, pp. 292-301, Very Large Scale Integration （VLSI） Systems, IEEE Transactionson （2009）

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100 以上，
1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

可変構造型マルチコアプロセッサの試作
九州大学システム LSI 研究センター

石原 亨, Zang Chengjie

概要：東芝社製の Media embedded Processor （MeP）をベースにいくつかの動的可変構造を持つマイクロプロセッサのマルチコア版を試作した. トランジスタ数は 1 千万トラン
ジスタを超える. プロセッサは 8KB の 4 ウェイセットアソシアティブ命令キャッシュと8KB の命令用 SRAM 及び 16KB のデータ用 SRAM を搭載する. 命令キャッシュは使用するウェイを動的に変更することができる. CPU コアには 2 種類の PE コアが搭載されそれぞれ
1.8V と 1.0V のライブラリで設計されている. プログラマは I/O 命令を使って使用する
PE コアとキャッシュウェイを選択することができる. 使用しない PE コアとキャッシュは不活性化することにより消費電力を削減する. アプリケーションの実行状況に応じて稼働させる PE コアとキャッシュウェイを動的に変更することにより通常の 4 ウェイセットアソシ
アティブと比較して消費電力を最大 50%削減できることをポストレイアウトシミュレーショ
ンにより確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，Mentor 社 CalibrexRC，
上

試作ラン：ローム CMOS 0.18μm 7.5mx10mm チップ

チップ種別：マイクロプロセッサ

トランジスタ数：100,000 以

第
３
章
チ
ッ
プ
試
作
報
告

Ｓｉ集積回路プロセスによる単電子デバイス・回路の検討
静岡大学電子工学研究所

猪川 洋

概要：標準的なＳｉ集積回路プロセスで単電子デバイスを作製するために, 厚いゲート絶縁膜領域, チャネルイオン注入領域, ソース/ドレイン拡散層領域, シリサイド無し領域等のレイアウトに工夫を行って, ゲート誘起トンネルバリアを有する単電子デバイスを設計した.
本試作を通して, a） 標準的なＳｉ集積回路プロセスを用いた, ゲート誘起トンネルバリアを有する単電子デバイス構成法の確立, b） 得られたデバイスを用いた単電子転送回路のシミュレーション手法の確立と回路構成法の検討, c） 単電子転送を利用した超低消費電力回路の基本動作確認, d） 高感度な光検出器への適用可能性の検討, 等を目指す.

参考文献：H. Inokawa, Y. Takahashi "Simultaneous-sweep method for evaluationof single-electron transistors with barriers induced by gate electric field" Jpn. J.
Appl. Phys. Vol. 43 No. 8B pp. L1048 -L1050 AUG 15 2004.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE， トランジスタ数：100 以
上，1,000 未満

試作ラン：ローム CMOS 0.18μm 7.5mm 角チップ

チップ種別：TEG（特性評価回路など）

PN 符号生成回路付 SSO ノイズ測定 TEG
福岡工業大学情報工学部

松原 裕之

概要：本 TEG は前回（平成 20 年度第 6 回ローム CMOS 0.18um）の試作で仕様通り動作
した「SSO ノイズ測定 TEG」に 15 ビットの PN（Pseudo Noise）符号生成回路を追加し

3-3
144

第
３
章
チ
ッ
プ
試
作
報
告

たものである. 近年, シグナルインテグリティ対策の一つとして SSO ノイズ（同時 I/O 出力ノイズ）が問題となっている. 複数の出力 I/O（Aggressor）が同時に状態を変えると,挟まれた入力 I/O（Victim）や内部ロジックに対してジッタや信号の反転などの好ましくない過渡的現象を引き起こす. 本 TEG は SSO ノイズによる Victim の遅延量を測定するため, 出力 I/O の同時スイッチング割合を調整可能な構成とした. TEG の 1 辺から取り出せる
最大 32 本 I/O に対して, 電源 I/O（VDD,VDE, VSS）の配置, 出力 I/O の駆動能力や本数等のパラメータを振り分けた. 今回の TEG では 15 ビットの PN 符号生成回路を追加し,SSO ノイズのパターンを PN 符号に選択可能とした. 2010 年 2 月の TEG 納品後, 専用プリ
ント基板に載せ, 20MHz の動作クロックで 1）SSO ノイズの発生, 2）Victim の影響波形（10MHz）, 3）15 ビットの PN 符号の同時スイッチングとその Victim の影響波形（10MHz）, の 3 点を確認した.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

プ種別：TEG（特性評価回路など）

直列均等分圧回路 TEG およびアナログ乗算器 TEG
東京理科大学大学院理工学研究科

楳田 洋太郎, 真鍋 貴俊, 間渕 泰明

概要：直列均等分圧回路では直列接続された複数個のトランジスタが同一の動作をすることにより, 一のトランジスタの場合と比べトランジスタ数倍の電圧を出力することができる. しかし, バックゲートをグランドに接続した場合, Si MOSFET では各電極の対バックゲート電圧が異なるため, ドレイン電流および各電極間容量が変調され, 分圧動作のバランスが崩れると予想される. 本 TEG は, このバランスの崩れを定量的に評価することおよびその補正を行うことを目的とし, 2 個の FET を直列接続したものを搭載している. 一方, ア
ナログ乗算器のフィードフォワード補償による線形性向上について検討を行っており, 今回
はフィードフォワード補償を行うためのもととなるクォドリテールセル乗算器を搭載した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso， トランジ
スタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

別：TEG（特性評価回路など）

チップ種

チッ

量子コンピュータのエミュレータ実現に向けた特性評価回路
琉球大学工学部

西 広海, 津嘉山 力, 金城 光永

概要：微細加工技術の向上と共に量子コンピュータのハードウェア実現が期待されるが，大規模量子ビットの集積例とそれに基づいた量子コンピュータの実現例は少ない. そこで，量子コンピュータのソフトウェア（量子計算アルゴリズム）開発および検証のために，ある程度十分な規模を持つ量子コンピュータのエミュレータ開発を研究目標としている. エミュレータ開発のためには，量子状態を表現するためにアナログ情報を取り扱う必要があるが，現在までに 2 値情報に情報を圧縮したエミュレータ開発例しかなく，動作確認でき
る量子計算アルゴリズムは限られている. そのため，2 値より多い情報を扱うことが出来る
新たなエミュレータ開発が必要である. 本チップでは，そのエミュレータの一部要素の特性評価のため，関連する構成要素の回路設計を行い，その動作検証を目的としている.

設計期間： 3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula DRC，Mentor 社 CalibrexRC，
満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未

チップ種別：TEG（特性評価回路など）

高速動的光再構成型プロセッサチップ
静岡大学工学部

渡邊 実

概要：ホログラムメモリ技術を MIMD（Multiple Instruction/ Multiple Data）構造のマ
イクロプロセッサアレイに組み合わせ, プロセッサアレイ上のアーキテクチャを瞬時, かつ動的に変えながら, 最も適したアーキテクチャ上で超並列処理を進めることができる次世代の高速動的光再構成型プロセッサの開発を進めている. ホログラムメモリと高速動的光再構
成型プロセッサチップとの間は大規模な光配線によって結合されることから, ホログラムメ
モリからはプロセッサのアーキテクチャや命令を制限無く, かつ間断なく並列的に供給することが可能であり, MIMD タイプのプロセッサアレイによる制約の少ない並列計算が可能になる. 本開発では最終的に 16×16 程度の MIMD プロセッサアレイの開発を目指しているが, この度の試作ではその第一歩として, 光により高速な動的再構成が可能な粗粒度の再構
成型プロセッサ 1 つを実装したチップを試作した.

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Synopsys 社 StarHSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ

チップ種別：マイクロプロセッサ

口腔内モニタリングのためのワイヤレスバイオセンサ（ 3 ）広島大学ナノデバイス・バイオ融合科学研究所
広島大学先端物質科学研究科

石川 智弘, 上口 光, 村上 裕二

升井 義博, 吉田 毅, 安部 亨

概要：口腔内の温度と血糖値を連続的にモニタリングするためのワイヤレスチップを試作した. 本チップは p-n 接合による温度センサと酵素を併用した電位測定による血糖値センサを有し, 計測用オペアンプ, 10bit の AD コンバータ, 120kbit の SRAM と 10MHz のキャリアによるシリアル無線通信により, 計測を行う . チップは歯科用樹脂に封止され, 硬口蓋に留置して使用されるため, 実装の体積に制約があり, 電源の容量が限られるため, 低消費電力化を優先した設計を行った.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso ，Mentor 社 Calibre ，CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100,000 以上

試作ラン：ローム

チップ種別：イメージセンサ/スマートセンサ

3-3
145

第
３
章
チ
ッ
プ
試
作
報
告

オンチップ免疫反応検出のため磁気ビーズ駆動（ 3 ）広島大学ナノデバイス・バイオ融合科学研究所

石川 智弘

広島大学ナノデバイス・バイオ融合科学研究所

上口 光, 金子 文恵

概要：チップ上だけで完結する疾病や有害物質の検出を目指して, 免疫反応を検出するチップの試作を行った. 実際の手法としては, フェライトの芯がポリスチレンで覆われた構造を持つ直径 3 ミクロン程度の磁気微粒子を水溶液に分散し, チップ上に直接滴下, チップ上の電流でこれを動かすことができるか否かを通じて, チップ表面への付着力, ひいては免疫反応の有無を検出する. 本試作では, 最上部二層の配線層を用いて, 互いに直行する並行パターンを形成, 流れる電流を制御することで, チップ上での磁気微粒子の駆動を試み, チップ
上で水中の磁気微粒子を動かすことに成功した.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Virtuoso，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ローム CMOS 0.18μm 2.5mm 角チップ

試作ラン：

チップ種別：MEMS

ウェイクアップ型無線通信システムのアナログ回路
東京大学先端科学技術研究センター

瀧口 貴啓, 石田 繁巳, 猿渡 俊介, 南 正輝,
森川 博之

概要：我々は受信待機電力を大幅に削減できる新しい無線通信システムの研究を行ってい

3-3
146

第
３
章
チ
ッ
プ
試
作
報
告

る．このシステムでは受信待機に特化した「ウェイクアップモジュール」と呼ぶ非常に低消費電力なモジュールを用いることで，データ通信を行うモジュールは通信を行う時のみ電源を入れることができる．本チップは，ウェイクアップモジュールのアナログ回路部分の一部を設計したものである．本チップは主に電波検出回路，電圧変換回路，電源制御回路から構成されている．電波検出回路は通信開始のトリガーとなるパケットを検出する回路で，倍電圧全波整流回路を用いている．電圧変換回路は電波検出回路の出力を CMOS レベルに変換する回路で，カレントミラー増幅回路 3 段で構成されている．電源制御回路は通信開始トリガーを受信した際に後段のディジタル回路の電源を制御する回路で，RS FF とパワーゲーティング用の NMOS トランジスタから構成される．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula
LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre，
0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：通信（RF 回路，ATM など）

Fractiona-N PLL 設計 TEG Ver2
東北大学電気通信研究所

Lee Jun Gyu, Xu Zule, Wang Ge, 桝井 昇一

概要：東北大学桝井研究室では, 300MHz 帯・400MHz 帯の両バンドを利用した近距離通信
システム向けに, 高い周波数分解能（1kHz 以下）と, 高速 Settling（5usec 以下）が実現可能で, かつ, 1 年間の電池寿命を実現するための低消費電力 CMOS Fractional-N PLL（Phase Locked Loop）の設計, および, その設計手法の研究を行っている. 今回の Fractiona-N PLL 設計 TEG Ver2 では, Phase Frequency Detector, Charge Pump 回路, LC
VCO（Voltage Controlled Oscillator, インダクタンスは外付け）, Half Divider, Prorgammable Prescaler, Sigma Delta Modulator, Loop Filter, Output Driver といった,
Fractional-N PLL を構成する基礎的な回路ブロックに加え, プロセス変動に対してアナログ回路特性を補正するための DAC（Digital to Analog Converter）ブロック, ならびに,水晶振動子の動作確認を行うための Xtal I/O TEG ブロックを搭載した.

設計期間：10 人月以上 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，
ン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：通信（RF 回路，ATM など）

試作ラアナログ回路設計手法検証用 TEG-Ver2
東北大学電気通信研究所

稲津 賢治, 小西 貴之, 桝井 昇一

概要：東北大学桝井研究室では, gm/Id Lookup Table 法を用いたアナログ回路自動最適化手法の研究を, OTA（Operational Transconductance Amplifier）を題材として進めている. 本 TEG は, 上記手法において設計の基準となる 3 種類の Loolup Table の正当性を検証するための NMOS, PMOS トランジスタ特性（DC, 高周波）評価 TEG ブロック, お
よび, 設計最適化手法を検証するための 2 種類の OTA ブロックを含んでいる. OTA では,
特に低電圧対応 Common-Mode Feedback 回路を搭載したことが特徴となっている. 今
回の Ver2 設計では, Ver1 設計における I/O 設計の不備を克服するため, I/O ブロックの影
響をモニターする TEG を追加した.

参考文献：小西, 桝井, "gm/Id 法を用いた高速・高利得 OTA の最適化設計", pp.43-48,
2009 年電子情報通信学会集積回路研究会 ICD2009-83

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Analog Artist，
Mentor 社 Calibre，Mentor 社 CalibrexRC，2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：TEG（特性評価回路など）

3-3
147

第
３
章
チ
ッ
プ
試
作
報
告

平成21年度第5回ローム CMOS 0.18um 試作（ RO18095 ）

高抵抗基板でのタイムドメイン連想メモリのテストチップ
広島大学ナノデバイス・バイオ融合科学研究所

Mattausch Hans Juergen,
小出 哲士

広島大学大学院先端物質科学研究科
広島大学工学部第二類

Tania Ansari, 今福 渉, 川畑 明雄

安田 雅浩

概要：本研究室では，あらかじめ保存しておいた参照データ群の中から検索データに最も類似するパターンを検索する連想メモリの研究を行っている．本試作は，高抵抗基板での試作におけるタイムドメイン連想メモリの検索信頼性への影響を明らかにすることを目的とした．本試作では，128 参照データ，1 参照データあたり 512 ビット長のタイムドメイン
連想メモリを設計した．試作チップを測定・評価することで，素子ばらつきから生じる周
波数ばらつきのビット長依存性・高抵抗基板の影響などが解析可能である．

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，
0.18μm 5.0mm 角チップ

3-3
148

第
３
章
チ
ッ
プ
試
作
報
告

トランジスタ数：100,000 以上

試作ラン：ローム CMOS

チップ種別：メモリ

多チャンネル脳波検出システムチップ
広島大学先端物質科学研究科

吉田 毅, 升井 義博, 安部 亨, 末石 勝也

概要：近年, 脊椎損傷などで体の運動機能を失った人の生活の質を向上させるため，考えるだけで義手や義足などを操作できるブレイン・マシン・インタフェースの実現が要望されている. 本研究では, 装着者の行動を制約しない小型のブレイン・マシン・インタフェースを実現するために，多チャンネル脳波検出システムチップの試作を行った．システムの検出対象は数 uV～1mV 程度の微小な振幅と信号帯域 0.1Hz～100Hz 程度の非常に低い周波数の神経信号である．そのためシステムの増幅回路は，微小な神経信号が MOSFET の 1/f 雑音や熱雑音に埋もれない低雑音特性と 0.1Hz 程度の非常に低い HPF 特性とを持つ増幅回路が必要となる. 設計した低雑音増幅回路は，0.1Hz の HPF 特性を弱反転領域で動作す
る MOSFET を用いることで実現した．増幅回路の入力換算雑音は 1.14uV/root-Hz である．

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100 以上，
1,000 未満試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

ＬＳＩ設計教育ならびにソフトエラー検証用 LSI
京都工芸繊維大学工芸科学研究科
京都工芸繊維大学工芸科学部

小林 和淑
久保田 勘人

概要：京大版ライブラリはこれまで, Astro を配置配線ツールとして利用していた.Synopsys 社が開発の中心を Astro から IC Compiler に移したことから, ICCompiler に対応
したフロー開発のために試作を行なった. その検証のための LSI 試作である. 整数演算のALU, 浮動小数点数による乗算器を Verilog-HDL で記述し, 論理合成, 自動配置配線を行なった. 本 LSI には, DUT ボードの不良を用意に発見するための IO 直結モードも設け,
DUT ボードの動作検証にも利用することができる. また今回は 3.3V トランジスタの利用が不可能であったこともあり,東大名倉先生作の 1.8V トランジスタのみの IO バッファを利用した. さらに,ROHM 社提供 512kbit SRAM を 3 個搭載し, 次年度に予定している中性子
ビームによるソフトエラー測定に用いる予定である.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 IC Compiler，Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
ム CMOS 0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

トランジスタ数：100,000 以上

試作ラン：ローwider-band mm-wave mixer with on-chip antenna
東京大学工学系研究科

Nguyen Ngoc Mai KHANH

東京大学大規模集積システム設計教育研究センター

佐々木 昌浩, 浅田 邦博

概要：The chip is aimed to implement a wide-band mixer with an on-chip antenna for receiving mm-wave pulses generated by another transmitter chip. The target is for detecting
mm-wave pulse radiated from another pulse transmitter chip in the same CMOS technology
process. The mixer is operated as Gilbert mixer standard structure but with some modifications. Local oscillator （LO） inputs and RF inputs are connected together. Here, a 1 KHz
switch （SW） is added to the LO paths in order to make a comparison between 2 cases:
with/without LO inputs for mixing. An on-chip dipole antenna is added to RF inputs of thismixer for reducing loss power as well as impedance miss-matching. This antenna is thesame with the meandering dipole antenna of the corresponding transmitter. This integrated
dipole antenna is the same with the one of the corresponding transmitter’s antenna. The operating frequency range of this mixer isabout 18 GHz - 22GHz. Moreover, it is designed for operating in wideband signal. The outputs will be DC signals only for checking incoming pulses radiated from transmitter. In case of inversing SW, the output signal （the green signal） turns out to be minus while
in cases of normal SW, the output value is positive. From this result, the detection of incoming pulse signal is determined. In this simulation, a 6mV （p-p） pulse input is applied to both inputs, RFs and LOs. Two on-chip perpendicular dipole antennas are connected to RF and LO inputs of the mixer in order to form an X vs. Y plane for scanning radiated pulses. Moreover, several integrated
transformers and dipoles are added in this chip for measuring . Especially, transformers are designed in layout carefully with specific
GND mesh in metal 1 and poly layers in order to avoid eddy’s current from the above.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Dracula DRC，Mentor 社 CalibrexRC，
0.18μm 5.0mm 角チップ

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS

チップ種別：アナログ/デジタル信号処理プロセッサ

3-3

極低消費電力無線用パルス生成回路
広島大学先端物質科学研究科

149

藤島 実

第
３
章

概要：パルス通信を採用した超広帯域通信（UWB）を用いるセンサ向け極低電力無線通信回路の研究を行っている. 極低消費電力のための時間間隔の長いパルス列を生成するために, インバータ列を用いた UWB 帯パルスジェネレータを用いている. パルス列生成回路においては各段のインバータの動作電流を調整することにより, パルス波形を調整し, 規格で

チ
ッ
プ
試
作
報
告

定められたスペクトラムマスク内にスペクトルが収まるようにした. また, プロセス・電源・温度による周波数ばらつきを抑えるために, インバータの遅延時間を制御するためのディレイロックループ回路を搭載している. ばらつきを考慮したコーナーシミュレーションを実施した結果, 帯域内では-41.3dBm/MHz 以下, 帯域外では-71.3dBm/MHz のスペク
トル内に生成されるパルスが収まることを確認した.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Mentor 社 CalibrexRC，

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チッ

プ種別：通信（RF 回路，ATM など）

インパルス方式ＵＷＢレーダ用要素回路の試作
山梨大学医学工学総合研究部

佐藤 隆英

概要：インパルス方式ＵＷＢレーダは比較的簡単な構成で実現可能なＵＷＢレーダとして様々な用途に広く用いられている. 本試作では, インパルス方式ＵＷＢレーダの主要な構成要素であるインパルス生成回路の試作を行っている. パルス生成原理の異なるインパルス生成回路を複数種類試作し, 測定による特性の比較を可能としている. 生成するインパルス波
形を可変とすることによりレーダに適したインパルス波形の検討も可能となるように構成している. パルス生成回路の他, パルス生成回路を構成する回路ブロックのＴＥＧも同チップ上に配置し, 個々のブロックの特性も評価可能としている. 現時点でチップ納品が完了していないため, 納品され次第測定を行う予定である.

設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Cadence 社 Analog Artist，Mentor 社 Calibre，
100 以上，1,000 未満など）

トランジスタ数：

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータ

パッシブ型無線温度センサ
金沢大学自然科学研究科
金沢大学理工研究域

崔 冀, 駒村 優作, 飴山 剛史
秋田 純一, 北川 章夫

概要：人体の体温の変化をモニタリングすることによって排泄を感知するためのパッシブ型無線温度センサを開発することを目的とする. 人間の排泄による温度の微小変化をセンシ
ングし, それに応じた信号を無線受信機に送り, 最後に受信端末で抽出した時系列の温度変化パターンに基づいて排泄であるかどうかを判断する. このため高い温度分解能がキーポイ
ントとなる

排尿か排便か見分けるには少なくとも 0.1℃の温度分解能が必要とされている. ここでは新しい温度センシング手法を提案し分解能が高くしかも誤差の少ない温度センサを可能にする. 具体的にはリングオシレータの発振周波数の温度依存性を利用し, 温度の変化に応じて回路に与えるバイアス電流と電圧両方のパラメータを変動させることによってより高い温度感度を実現する, またシンプルな補正回路を用いて線形性を改善する. バッ
テリを使用しないパッシブ型センサなので回路設計の低消費電力化を徹底的に行う必要があるため, 全ての回路を電力消費が微少な遮断領域で動作させることによって全体の消費電力を抑えている.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，
2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18 μ m

チップ種別：アナデジ混載

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学工学部

岡本 悠史, 矢口 謙太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事

3-3
150

第
３
章
チ
ッ
プ
試
作
報
告

によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチップでは, これまでのメモリに対して, 最大 8 ビットのデータをジョセフソンチップ側から印加できるよう, パッド配置と配線を変更した. また, 入力からデコードまでに増幅器をはさまないアドレス線・リードライト線に遅延素子を挿入し, 全ての入力を同時に行えるようにした. 更に, 増幅器には PC467ALR1771（R09_3）で良好な動作が確認されたセルフバイア
ス型を用いたため, 安定動作が期待できるとともに, 増幅器用のバイアスラインを大幅に削減する事が出来た. チップが到着し次第, 測定により動作実証を行う.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角

チップ種別：メモリ

SFQ/CMOS ハイブリッドメモリ用各種 CMOS 増幅器
横浜国立大学工学府
横浜国立大学工学研究院

陳 賢珠
吉川 信行

概要：我々は, 超伝導回路システムの実現に向け, 超伝導 LSI とＣＭＯＳメモリを組み合わせる研究を行っている. 両者の信号伝達にはインターフェースとして CMOS 差動増幅器が用いられる. 今回は, 差動増幅器の同一チップ上での性能を比較するため, これまでに設計した 4 種類の差動増幅器を載せた. 今回載せた差動増幅器は大きく分けると Cascode Current Mirror CMOS 型と Source Follower CMOS 型に分けられる. 差動増幅器は各 4 個ずつ配置し, チップ内ばらつきも検証できるようにしてある. また, 差動増幅器の出力バッ
ファの改良も併せて行った. これまでの差動増幅器の測定では, 安定した動作領域が確認できていない. その原因の一つとして, 出力バッファのパラメータの最適化が不十分であったと考えられるためである. チップが到着し次第それぞれの差動増幅器の測定を行い, 性能の比較を行う.

参考文献：Design of Analog CMOS Integrated Circuits, pp. 631-653, 2001 McGraw-Hill
設計期間：0.5 人月以上，1 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Mentor 社 Calibre， ト
ランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：メモリ

2bit/step 変換方式の逐次近似型アナログ/デジタル変換器
上智大学理工学部

杉山 直紀, 草野 恵一, 能登 弘, 和保 孝夫

概要：逐次比較型アナログ/デジタル変換器（SA ADC）は入力されたアナログ信号をデジ
タル信号へ低消費電力で変換できるという特徴を持つため, 幅広い用途がある. 特にバッテリーで駆動する装置内で用いられる ADC として有効である. この SA ADC において分解能を高めようとすると, デジタル信号の各 bit の重み付けを行っている容量アレイの総容量が大きくなり消費電力も大きくなる. この解決策として, マルチビット変換（2bit/step 変換）を導入することで, 容量アレイにおけるスイッチ回数を減らし, その消費電力を低減することを試みた. 今回は 2bit/step 変換の SAADC を試作するとともに, その比較対象として, 同様の手法を用いた従来方式の変換（1bit/step 変換）を行う SA ADC の試作も行った. さらにその要素回路であるラッチ付きコンパレータや各コンパレータの閾値間隔の調節を行うための回路を個別に試作した. また, クロックの HIGH 電圧と LOW 電圧を変化させた場合の再生時間と回復時間の変化を評価できるラッチ付きコンパレータの試作も行った.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社
ンジスタ数：1,000 以上，10,000 未満

IC Compiler，Cadence 社 Virtuoso，Mentor 社 Calibre，

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラ

チップ種別：アナログ（PLL, A-D/DC-

DC コンバータなど）

SFQ/CMOS ハイブリッドメモリ用 64kb メモリ
横浜国立大学工学部

岡本 悠史, 矢口 謙太, 吉川 信行

概要：我々は半導体回路に代わる次世代回路として単一磁束量子（SFQ）論理回路の研究を行っている. この SFQ 論理回路による演算回路と CMOS によるメモリを組み合わせる事
によって高速読み出し, かつ低消費電力が可能なメモリシステムを提案している. このチッ3-3プでは, これまでのメモリに対して, 最大 4 ビットのアドレスをジョセフソンチップ側から151印加できるよう, パッド配置と配線を変更した. また, 入力からデコードまでに増幅器をはさまないデータ線・リードライト線に遅延素子を挿入し, 全ての入力を同時に行えるように

第３章した. 更に, 増幅器には PC467ALR1771（R09_3）で良好な動作が確認されたセルフバイア
ス型を用いたため, 安定動作が期待できるとともに, 増幅器用のバイアスラインを大幅に削減する事が出来た. チップが到着し次第, 測定により動作実証を行う.

設計期間： 1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，
チップ

トランジスタ数：10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角

チップ種別：メモリ

断熱的回路の消費電力測定のための乗算回路
横浜国立大学大学院工学府

内山 順一

横浜国立大学大学院工学研究院

吉川 信行

概要：我々は CMOS 集積回路の低消費電力化のために断熱的パストランジスタ論理回路を提案している. 断熱的論理回路とは電圧変化をゆっくりと行うことで消費電力を小さくできる回路である. 本チップには, 断熱的 4 ビット乗算器を, 消費電力の大きさを測定するため,200 個並列に載せている. この乗算器は配列乗算型のアルゴリズムで計算を行う. 出力部には高速動作を確認するため, 駆動力の大きいラッチ回路を, 電源ラインを別にして載せてある. また, 提案する断熱的論理回路を駆動するためには, 6 相の台形型のクロックが必要になる. そのクロックを作るための回路の一部として 6 相の矩形波のクロックを生成する回路が載っている. DFF を 6 個つないだ形でデューティー比 1:3, 3:1 の 6 相の矩形波が出力される回路である. この回路の設計には, 京都大学スタンダードセルライブラリを用いた. なお,
テスタによる測定は行っていない.

設計期間：1 人月以上，2 人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 Astro，Cadence 社 Virtuoso，Synopsys 社 Star -HSPICE ，Mentor 社 Calibre ，2.5mmx5.0mm チップ

トランジスタ数：100,000 以上

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.18 μ m

チ
ッ
プ
試
作
報
告

静電容量型センサ用容量検出回路
慶應義塾大学理工学部

堀下 祐輔, 松本 佳宣

概要：近年の最先端デジタル回路と一体化可能なセンサの実現を目指して，1.5V 以下の低電圧で動作する静電容量型センサ用の微小容量検出回路を設計した．特に，傾斜計や加速度センサなどのように多軸すなわち複数の容量センサが集積化されているセンサの容量検出を一つの回路でできるように，複数の容量検出器を多相クロックで駆動する構成とした．また，インバータ式発振回路と利得約 50 倍の非反転増幅器も併せて集積化して従来のアナログ回路に不可欠であった演算増幅器をインバータアンプに置き換える事が可能となった．さらにクロック発生回路, 増幅・オフセット調整回路を集積化して，外付け部品の低減を図り，さらに携帯機器等での利用を考えて消費電力の低減を目指した．この集積回路は電源電圧 1.3V での動作可能であり，線形アナログ出力が得られ，微小容量検出が必要
な加速度センサなどの分野への応用も期待される．

設計期間：0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Star-HSPICE，Cadence 社 Dracula
LVS，Cadence 社 Analog Artist，Mentor 社 Calibre，
2.5mm 角チップ

トランジスタ数：10 以上，100 未満

試作ラン：ローム CMOS 0.18μ m

チップ種別：演算回路（乗算器，除算器など）

study of MOSFET
明治大学理工学部

高窪 かをり概要：卒業研究用のコア回路の試作を行った. 主に弱反転領域のＭＯＳＦＥＴに関する研究を行うため, 少ないトランジスタ数の回路が多い. 卒業研究用のコア回路の試作を行った.

3-3
152

第
３
章
チ
ッ
プ
試
作
報
告

主に弱反転領域のＭＯＳＦＥＴに関する研究を行うため, 少ないトランジスタ数の回路が多い. 試作した回路は次のようなものがある. ＭＯＳＦＥＴアレイソース接地回路・ソース
フォロワ回路弱反転領域で動作するオペアンプ・レイル・トゥー・レイル入出力オペアン
プ・減算回路低リークＭＯＳＦＥＴスイッチ・サンプルアンドホールド回路・スイッチト
キャパシタ回路・クロックブースタ回路電圧検出器のコア回路・電圧検出器・弱反転領域で動作するカレントミラー回路弱反転動作のＭＯＳＦＥＴによる 2 段積み構成の微小電源
電圧駆動ＰＴＡＴ電圧発生回路

設計期間： 10 人月以上

設計ツール：Cadence 社 Virtuoso ，Synopsys 社 Star -HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，Mentor 社 Calibre，
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トランジスタ数：100 以上，1,000 未満

チップ種別：その他

物理複製不可能なデバイス（PUF:Physically Unclonable Function）の基本特性評価用チップ
立命館大学理工学部

古橋 康太, 藤野 毅

概要：IC カードのように，LSI を利用して金銭情報や個人情報を保管するシステムが広く普及しており，信頼性・安全性保証の重要性が非常に高まっている．このような LSI が偽装・複製され悪用される危険性を防止するために，PUF とよばれる複製防止技術が注目されている．PUF は，人工的に制御することが困難な製造時に生じるトランジスタ性能のばらつきを用いてデバイス固有の ID を生成する．本研究ではセレクタチェーンを用いたアービターPUF という回路をターゲットとした．この回路は，2 つの等価な経路の信号伝播時
間が製造時のトランジスタの性能ばらつきによって差が生じることを利用する回路であり，多段のセレクタチェーンによって経路を変更し，その経路の伝搬遅延時間差を，アービター回路を用いて検出する．本試作チップには，セレクタの段数や接続方式を変えた数
種類のセレクタチェーン回路を搭載した．本試作チップを用いて，各回路で生成される ID の分布特性を検証していくとともに，温度や電源電圧を変更したときの生成される ID の再現性データを検証し，現在開発中のばらつきを考慮した SPICE シミュレーションの比較を実施する予定である.

設計期間：2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

ドミノ RSL 方式を用いた Simplified-DES（SDES）暗号回路の DPA 耐性評価チップ立命館大学理工学部

岩井 克彦, 藤野 毅

立命館大学理工学研究科

小島 憲司, 浅川 俊介

概要：個人情報を保管する IC カード等で使用されている暗号技術では，数学的には安全なアルゴリズムが使用されているが，暗号処理を行うときに発生する消費電力や電磁波等の情報から，秘密鍵を解析される危険性がある．このような 2 次的な情報を用いて暗号を解析する手法（サイドチャネルアタック）の中で，暗号回路動作時の消費電力を測定し，統計処理の差分から秘密鍵を推定する電力差分解析（DPA:Differential Power Analysis）
は，オシロスコープと PC があれば容易かつ低コストで解析可能であり，もっとも危険性の高い攻撃といわれている．乱数を用いて正論理と負論理を切り替え，演算内容と消費電力の相関をなくすことで，DPA 攻撃を無効化できるドミノ RSL 回路の技術開発を行っており，SPICE シミュレーションでは有効性を確認できている．今回実際に試作チップを用いて DPA 耐性を確認するために，ドミノ
RSL 方式回路と通常のスタンダードセルを用いた回路を用いて，簡易暗号回路である SDES 暗号回路を設計した．試作したチップ
は，サイドチャネル攻撃用標準評価ボード SASEBO-R 改造ボードを用いて DPA 耐性を検証する予定である．

設計期間：3 人月以上，4 人月未満 設計ツール：Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Mentor 社 Calibre，
2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μm

チップ種別：演算回路（乗算器，除算器など）

TEG による基本特性評価
長野高専電気電子工学科

秋山 正弘

概要：ローム社でのチップ作製が初めてであったことから, その特性をチェックするために
TEG を用いて基本特性評価を行う. TEG にはトランジスタ（NMOS,PMOS）, フォトダ
イオード（PD）, 抵抗, ダイオード, インバータの基本素子がある. また, イメージセンサ
用 1 画素（3 トランジスタ型 APS）, エミッタ接地増幅回路も配置されている. 次回は, 今
回の試作チップの結果を参考にして, イメージセンサ（1 画素）, 演算増幅器の試作. また,今回製作できなかったウェルを用いた PD や, 拡散抵抗, コンデンサ, コイル, その他の論理素子も試作予定である. イメージセンサに用いられる基本素子である. パルス発生部, 画素のアレイ化, ノイズキャンセル回路, 等の製作も合わせて行いたいと考えている.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社
Diva，Cadence 社 Analog Artist，Mentor 社 Calibre，Mentor 社 CalibrexRC，ンジスタ数：10 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

トラ

チップ種別：TEG（特性評価回路など）

Finite Impulse Response Filter の開発
兵庫県立大学工学研究科

齊藤 光俊, 藤田 孝之, 前中 一介

概要： ΔΣ 変調器が出力する PDM 信号を, 二進荷重デジタル信号に変換するために FIR（Finite Impulse Response） filter を開発した. FIR filter を選定した理由は, 非再帰形を用いることで必ず安定となり, 正確な直線位相特性を有するためである. FIR filter はタッ
プ数を長くすると急峻な減衰特性が得られる. しかしその反面, タップ数が長い場合は回路規模が大きくなり, 減衰量も大きくなる. 試行錯誤の結果, タップ数は 101 とした. その結果, 回路規模（面積）は 750um 角となった. FIR filter の仕様は, カットオフ周波数は
1KHz, サンプリング周波数は 200KHz, 分解能は 10bit である. シミュレーションによる検証では, 遅延による影響が散見されるものの, filter としての機能は果たしている.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社
Encounter，Cadence 社 Virtuoso，Mentor 社 Calibre，
上，100,000 未満

トランジスタ数：10,000 以

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

3-3
153

第
３
章
チ
ッ
プ
試
作
報
告

4-bit multiplier with 2-phase power clock driven charge-recovery logic
早稲田大学情報生産システム研究科

張 藝蒙

概要：In this paper, a circuit structure called Pulse Boost Logic （PBL） is proposed, which is a
novel two-phase high-speed charge recovery logic. PBL is a fully AC power supply circuit which
is driven by 2-phase non-overlap clock and the operation frequency can be upto Gigahertz level. PBL can be cataloged into boost logic family; the operation of PBL can be divided into twostages: evaluation stage and boost stage: evaluation stage and boost stage. Two-phase, almostnon-overlap clock signals clk and clk_b are used for power supply, and the voltage swing is from0 to Vdd. In evaluation stage, clk is in the low half cycle while clk_b is in the high half cycle, soin the evaluation network, power supply （clk_b） is in a range of Vdd/2 to Vdd, which is larger
than threshold voltage of nMOS, so that the logic value of output can be evaluated in the nMOS
Pull Up Network （PUN） and Pull Down Network （PDN）. In the meanwhile, since clk_b is in high half cycle, the pass gates are on, theevaluated logic values are able to get through to the boost logic. Due to the threshold voltage loss, the logic value evaluated in the first stage
is much lower than Vdd. In the boost stage, clk goes into low high half cycle, and clk_b goes into low half cycle. And in this stage, logic values ‘1’ and ‘0’ are boosted to clk and clk_b, respectively. Since the voltages of clk and clk_b are in the peak values, the output values
can be recognized as logic ‘1’ or ‘0’ by other PBL gates. Therefore, the output signal has half cycle latency. Because voltage of power
supply is larger than other boost logics, evaluation tree of PBL has more gate overdrive. Since the larger gate overdrive is, the more complexity circuits can be designed with, PBL can realize the same function of circuits with fewer gates. To demonstrate the performance of
PBL structure, a 4-bit pipeline multiplier is designed and taped out to VDEC. The chip RO1809_5 is expected to demonstrate that energy dissipation performance of PBL is promoted greatly comparing with conventional static CMOS.

参考文献：V. S. Sathe, J.-Y. Chueh, and M. C. Papaefthymiou, “Energy-efficient ghz-class charge-recovery logic,”
Solid-State Circuits, IEEE Journal of, vol. 42, no. 1, pp. 38-47, Jan. 2007.

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000 以上，
3-3
154

第
３
章
チ
ッ
プ
試
作
報
告

10,000 未満

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

イメージセンサ基本動作確認用チップ
富山高等専門学校地域イノベーションセンター
富山高等専門学校専攻科
富山高等専門学校情報工学科

塚田 章

新田 真浩
長田 春風

概要：本試作は，基本的なイメージセンサの設計を行い，LSI 設計技術と動作確認等の検証技術を習得することを目的としている．試作回路は，8×8 の基本的なイメージセンサ（シフトレジスタ有りと無し），単体の対数変換型イメージセンサ，16×16 抵抗回路網，その他基本的な抵抗，コンデンサ数種である．前回も同様の試作を行ったが，動作確認に至らず，今回はさらに基本的な回路構成とした．8×8 のイメージセンサでは，行選択用の 8 入力，各列からの 8 出力とし，入出力をコンピュータで処理する予定である．さらに，シフトレジスタで行選択，各列からの 8 出力を確認する．16×16 抵抗回路網は，網膜に見られる側抑制回路を模擬するための基本回路である．抵抗値は外部入力のゲート電圧で可変とし，各種抵抗値における電圧の広がり具合を確認したい．これらの回路の検証を通して当初の目的を達成したい．また，この試作は金沢大学秋田研究室の協力を得て行われたものである．

設計期間：1 人月以上，2 人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula LVS，Cadence 社 Dracula DRC，
Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

別：イメージセンサ/スマートセンサ

ボード間非接触データ伝送のためのシングルエンド形誘導結合送受信回路 1
東京大学生産技術研究所

佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：プリント基板間の通信は, 非接触にすることで配線の抵抗や容量を除去し, 通信の高速化が期待できる. 非接触通信として誘導結合による方式が提案されているが, これまでは差動回路を必要とするので, パッド面積増加や実装密度低下の問題があった. そこで本試作ではシングルエンド形誘導結合送受信回路を設計した. 先行研究ではデータの立ち上がりの際にパルスを 2 回発生させていたが, 本回路では上向きのパルスと下向きのパルスの両方を使うことでそれを 1 回に抑え, データレートの向上を図るとともに低消費電力化を目指した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ン：ローム CMOS 0.18μm 2.5mm 角チップ

試作ラ

チップ種別：TEG（特性評価回路など）

チップ種

ボード間非接触データ伝送のためのシングルエンド形誘導結合送受信回路 2
東京大学生産技術研究所

佐々木 正人, 陳 柏宏, 池内 克之, 桜井 貴康

東京大学大規模集積システム設計教育研究センター

高宮 真

概要：プリント基板間の通信は, 非接触にすることで配線の抵抗や容量を除去し, 通信の高速化が期待できる. 非接触通信として誘導結合による方式が提案されているが, これまでは差動回路を必要とするので, パッド面積増加や実装密度低下の問題があった. そこで本試作ではシングルエンド形誘導結合送受信回路を設計した. 先行研究ではデータの立ち上がりの際にパルスを 2 回発生させていたが, 本回路では上向きのパルスと下向きのパルスの両方を使うことでそれを 1 回に抑え, データレートの向上を図るとともに低消費電力化を目指した.

設計期間： 2 人月以上，3 人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社
Star-HSPICE，Mentor 社 Calibre，

トランジスタ数：1,000 以上，10,000 未満

ン：ローム CMOS 0.18μm 2.5mm 角チップ

試作ラ

チップ種別：TEG（特性評価回路など）

MOSFET パラメータ基板バイアス効果評価 TEG
東京理科大学大学院理工学研究科

楳田 洋太郎, 真鍋 貴俊, 間渕 泰明

概要：直列均等分圧回路では直列接続された複数個のトランジスタが同一の動作をすることにより, 一のトランジスタの場合と比べトランジスタ数倍の電圧を出力することができる. しかし, バックゲートをグランドに接続した場合, Si MOSFET では各電極の対バック

3-3ゲート電圧が異なるため, ドレイン電流および各電極間容量が変調され, 分圧動作のバラン

155

スが崩れると予想される. 本 TEG は, Si MOSFET パラメータの基板バイアス依存性を測定することを目的として作製した. その測定結果を用いて, 基板バイアス効果による MOS-

第３章

FET パラメータの変調が有る場合の直列均等分圧動作への影響を予測するとともに, 均等
分圧動作を行うために必要な設計法を明らかにする計画である. なお, 本 TEG は, バックゲート端子を DC 端子から S パラメータ測定の可能な RF 端子に変更している点が,RO1809_3 試作で作製した同名の TEG と異なる.

設計期間： 0.1 人月以上，0.5 人月未満 設計ツール：Cadence 社 Virtuoso ， トランジスタ数：10 未満 試作ラン：ローム
CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ウェイクアップ型無線通信システムのアナログ回路
東京大学先端科学技術研究センター

瀧口 貴啓, 石田 繁巳, 猿渡 俊介, 南 正輝,
森川 博之

概要：我々は受信待機電力を大幅に削減できる新しい無線通信システムの研究を行っている．このシステムでは受信待機に特化した「ウェイクアップモジュール」と呼ぶ非常に低消費電力なモジュールを用いることで，データ通信を行うモジュールは通信を行う時のみ電源を入れることができる．本チップは，ウェイクアップモジュールのアナログ回路部分の設計したものである．本チップは主に電波検出回路，電圧変換回路，電源制御回路，復調回路，クロック生成回路から構成されている．電波検出回路は通信開始のトリガを検出する回路で，3 種類の回路を搭載している．電圧変換回路は電圧を CMOS レベルに変換する回路で，カレントミラー増幅回路で構成されている．電源制御回路は後段の回路電源を制御する回路で，RS-FF と NMOS トランジスタから構成される．復調回路は信号増幅をした後に包絡線検波で復調をし，最後に波形整形を行う．クロック生成回路はリングオシレータを用いている．

設計期間：3 人月以上，4 人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 Star-HSPICE，Cadence 社 Dracula LVS，Cadence 社 Dracula
LPE，Cadence 社 Dracula DRC，Mentor 社 Calibre，
0.18μm 2.5mm 角チップ

トランジスタ数：1,000 以上，10,000 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS

チ
ッ
プ
試
作
報
告

第4章
4. 1

VDEC 概要
組織概要

VDEC は平成 8 年度に発足した．当時は専任教官 5 名と事務官 1 名という小さな組織であったが，平成 9 年度

また，産業界と協力を行うため，客員教授が 1 名おかれている．

には専任教官 2 名と事務官 1 名が増員され，さらに，全

VDEC は現在，専任教員 9 名，客員教授 1 名，事務員

国の大学と連携を密にする目的で各大学から 2 年を単位

2 名の定員を有しているが，他にも多くの援助を受けなとして 2 名の教官を派遣する「流動教官制度（平成 16

がら運営されている．事務は工学系研究科事務部との合

年度からは国立大学法人になったことに伴い客員研究員

同化により直接の担当を共同利用チームとし，工学系研制度となる．）」がスタートし，平成 19 年度をもって終究科事務部全体の支援を受けている．教育・研究の分野

了した．

では，学内の協力教員，学外の協力研究員，さらには全

平成 20 年度からは，協力教員制度を新たに発足させ，10 大学から協力教員を派遣いただいている．

国の拠点大学の教職員と学生を含む CAD ボランティア
等多くの協力者の手によって支えられている．

流動教官派遣大学年

4-1
第 章 VDEC概要

156

4

度

派

遣

大

学

平成 9・10 年度

東北大学，横浜国立大学

平成 11・12 年度

金沢大学，広島大学

平成 13 年度

千葉大学，東京工業大学

平成 14 年度

千葉大学，東京工業大学，京都大学

平成 15 年度

京都大学，九州大学

平成 16 年度

大阪大学，九州大学

平成 17 年度

名古屋大学，大阪大学

平成 18 年度

北海道大学，名古屋大学

平成 19 年度

北 海 道 大 学

協力教員派遣大学（平成 20 年度〜）
北海道大学，東北大学，東京工業大学，金沢大学，名古屋大学，
京都大学，大阪大学，広島大学，九州大学，立命館大学

VDEC2010E.indb 156

10.8.4 11:31:11 AM

4. 2

人事報告
主

VDEC 人事

査

齊

藤

岳

己

専 門 職 員小俣

圭助（平成 21 年 4 月から）

協 力 教 員柴田

センター長・教授

浅

田

邦

博

教

授

藤

田

昌

宏

（東京大学工学系研究科電気系工学専攻教授）

客 員 教 授

福

間

雅

夫

高

准

教

授

池

田

誠

（東京大学工学系研究科電気系工学専攻教授）

准

教

木
田

直
信

授

高

宮

真

三

特任准教授

名

倉

徹

（東京大学工学系研究科電気系工学専攻准教授）

特任准教授

小

松

聡

竹

助

教

佐々木

昌

浩

（東京大学工学系研究科電気系工学専攻准教授）

助

教

松

本

剛

史

竹

助

教

飯

塚

哲

也（平成 21 年 4 月から）（東京大学工学系研究科電気系工学専攻准教授）

内
中

吉

一
郎
健
充

4-2
第 章 VDEC概要

157

4

VDEC2010E.indb 157

10.8.4 11:31:12 AM

平成 21 年度大規模集積システム設計教育研究センター運営委員会委員名簿簿
氏

名

所

属

浅

田

邦

博

大規模集積システム設計教育研究センター長

保

立

和

夫

工学系研究科長

柴田■ 直

大学院工学系研究科

坂

井

修

一

大学院情報理工学系研究科

教授

中

野

義

昭

先端科学技術研究センター

教授

荒

川

泰

彦

先端科学技術研究センター

教授

高

木

信

一

大学院工学系研究科

教授

藤

島

■ 実

大学院工学系研究科

准教授

藤

田

昌

宏

大規模集積システム設計教育研究センター

教授

池

田

■ 誠

大規模集積システム設計教育研究センター

准教授

高

宮

■ 真

大規模集積システム設計教育研究センター

准教授

教授

平成２１年度大規模集積システム設計教育研究センター全国運営協議会委員名簿

4-2
第 章 VDEC概要

158

4

氏

名

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター

教授（センター長）

藤

田

昌

宏

東京大学大規模集積システム設計教育研究センター

教授

南

谷

■ 崇

東京大学先端科学技術研究センター情報物理システム

柴

田

■ 直

東京大学大学院工学系研究科電気系工学専攻

教授

高

木

信

一

東京大学大学院工学系研究科電気系工学専攻

教授

宮

永

喜

一

北海道大学大学院情報科学研究科

大

見

忠

弘

東北大学未来科学技術共同研究センター

一

色

■ 剛

東京工業大学大学院理工学研究科

一哉

東京工業大学統合研究院

益

■

所

属

教授
客員教授

准教授

教授

柳

澤

政

生

早稲田大学理工学術院

松

田

吉

雄

金沢大学工学部電気電子システム工学科

高

木

直

史

名古屋大学大学院情報科学研究科情報システム学専攻

教授
教授

小 野 寺 秀 俊

京都大学大学院情報学研究科通信情報システム専攻

谷

大阪大学大学院工学研究科電気電子情報工学専攻

口

研

二

教授

教授
教授

教授

Mattausch Hans Juergen

広島大学ナノデバイス・バイオ融合科学研究所集積システム学科

安

浦

寛

人

九州大学大学院システム情報科学研究院情報知能工学部門

山

内

寛

紀

立命館大学理工学部電子情報デザイン科

兵

庫

■ 明

東京理科大学理工学部電気電子情報工学科

黒

田

忠

広

慶応義塾大学理工学部電子工学科

吉

本

雅

彦

神戸大学大学院工学研究科情報知能学専攻

VDEC2010E.indb 158

教授

教授

教授
教授

教授
教授

10.8.4 11:31:12 AM

4. 3

決算報告

1．運営費交付金
経

費

金

額

物

件

費

207,610,000

人

件

費

62,212,768

2．平成 21 年度科学研究費補助金
研究代表者
西

原

■

研
佑

究

題

目

ハードウェア／ソフトウェア協調設計に対する形式的検証とその要素技術に関する研究

種類

特別研究員奨励費

金額（千円）
900

3．平成 21 年度産学連携等経費
研究代表者

研

究

題

目

種

類

金額（千円）田邦

博

LSI 設計教育基盤としての iPAD2.0 の研究開発

共同研究

15,000浅田邦

博LSI 設計教育基盤としての iPAD2.0 の研究開発

共同研究

13,000浅田邦博

オンチップ雑音低減化技術

共同研究

3,000

浅

田

邦

博

CMOS ワイヤレス・トランシーバ IC の設計・試作・評価とテキスト開発

共同研究

4,000

浅

田

邦

博

先端 LSI テスティング技術

共同研究

20,000浅田邦

博

磁界プローブの設計・評価の研究

共同研究

1,200

藤

田

昌

宏

システム LSI 設計技術の研究開発

共同研究

7,000

藤

田

昌

宏

システム LSI 設計技術の研究開発（継続テーマ）

共同研究

2,000

藤

田

昌

宏

次世代 SoC 向けシステムレベル設計自動化技術に関する研
究

共同研究

6,500

藤

田

昌

宏

システム LSI 設計技術の研究開発

共同研究

2,000

飯

塚

哲

也

高速信号通信に関する研究

共同研究

3,000

浅

田

邦

博

先端集積回路の評価・解析技術高度化の研究

受託研究

6,000

高

宮

■

真

サブミリワット無線データ通信及び給電技術

受託研究

200

高

宮

■

真

サブミリワット無線データ通信及び給電技術

受託研究

500

4-3
159

第 章 VDEC概要

浅44．平成 21 年度寄附金
以下の企業・個人から寄附を頂きました。
受入件数：５件

受入額

計 9,500,000 円㈱半導体理工学研究センター、日産自動車㈱、㈱富士通研究所

VDEC2010E.indb 159

10.8.4 11:31:12 AM

第5章
5. 1

研究報告
全体概況

研究発表（件）

研究室構成
人数（名）

研究論文

国際会議

その他

VDEC 教員

46

17

46

協力教員

54

19

55

著書（冊）

特許（件）

受賞（件）

34

0

4

6

62

1

17

4

5-1
第 章 研究報告1605

VDEC2010E.indb 160

10.8.4 11:31:12 AM

5. 2

研究室構成員（平成 21 年度）

浅田・池田・名倉研究室構成

劉

浅

田

博 教授

高

橋

池

田

誠 准教授

安

福

名

倉

徹 准教授

荒

木

貴

弘 修士 2 年

邦

楽

昌 特任研究員

啓介 博士 2 年
正 博士 1 年

佐々木

昌

浩 助手

平

田

貴

士 修士 1 年

飯

塚

哲

也 助手

島

本

潤

吉 修士 1 年

鈴

木

真

一 技官

鄭

雲

飛 研究生

允

璟 博士 3 年（現在 Samsung）

太

平 博士 3 年

柴田・三田研究室構成員

鎮

明 博士 2 年

柴田

Nguyen Ngoc Mai Khanh 博士 2 年

三

田

吉

郎 准教授

Sanad Bushnaq

澤

村

智

紀 研究員

金
門

馬

金

萬

代

新

博士 1 年

悟 修士 2 年（現在博士 1 年）

Devlin Benjamin Stefan 修士 2 年（現在博士 1 年）
大塚泰

雅 修士 2 年（現在 JR 西日本）

Dang Ngoc Lan
齊

藤

服

部

程
置

宋
中

里

ロバート グロー 博士 3 年
朱弘

博 博士 3 年
（現在

日立）
特許庁）

高

橋

徳

浩 博士 3 年（現在

森

川

重

毅 博士 2 年

山

総 修士 2 年

西未

央 博士 2 年

慶士 修士 1 年

馬奕濤 博士 2 年

在鉉 修士 1 年

包蕊

寒 博士 1 年（10 月入学）

裕

基 修士 1 年

趙

普社 博士 1 年（10 月入学）

暁旭 修士 1 年

韓丹

丹 博士 1 年（10 月入学）

輝

（現在浅田・池田・名倉研究
希 学部 4 年

金炫

秀 修士 2 年（現在

室修士 1 年）
藤田研究室
藤

田

昌

宏 教授

松

本

剛

史 助教

吉

田

浩

章 特任助教Bijan Alizadeh

特任研究員

島

西

原

慶

申

丞

鎬 修士 2 年
（現在

帰国）

孫

卓

力 修士 2 年（現在

キーエンス）

プラバート・ウィーラワルダナ 修 士 2 年
（現在
田研

研究生）

好

高

史 修士 1 年（現在

ファナック）

森

下賢

志 修士 2 年（現在

柴田・三田研

小森健

正 修士 1 年

佑 博士 3 年

山下直也 修士 1 年

山本

広隆 修士 1 年

文

軍 修士 1 年（10 月入学）

福 博士 2 年

夏張嘉懿 博士 1 年

ルーク・ビーマ 修士 1 年（10 月入学）

田英

生 修士 2 年

押在浩 修士 2 年

チャン・ナム・ビン 学部 4 年生（現在

田

川

貴

聡 修士 1 年

原田裕

基 修士 1 年

李

蔵

野

達

也 学部 4 年

王

中

井

勇

気 学部 4 年

伍

宮

石

田

VDEC2010E.indb 161

光

元 学部 4 年生

山

柴田・三田研修士 1 年）
賀 学部 4 年生
哲

也 研究生（現在 柴田・三田研 博士 1 年）
仟 研究生（現在 柴田・三田研 修士 1 年）

高木・竹中研究室構成

高宮研究室
高

博士

1 年）

蓮

李

博士

柴 田・ 三三李谷

5

柴田・三田研久 博士 3 年

Ratna Krishnamoorthy 博士 3 年

161

1 年）

Amir Massoud Gharehbaghi 特任研究員
小5-2
第 章 研究報告玉修士 2 年（現在 アドバンテスト）

直 教授

真 准教授

高

木

一 助教

竹

中

信

一 教授
充 准教授

10.8.4 11:31:12 AM

横

山

正

趙

史 （特任研究員）

Junkyo Suh

毅 （日本学術振興会外国人特別研究員）

沓

木

知

宏 学部 4 年
（工学部）

吉

原

大

貴 学部 4 年（工学部）

Sanjeewa Dissanayake 博士 3 年（工学系）
拓也 博士 2 年（工学系）

Rui Zhang

博士 1 年（工学系）

星

井

修士 1 年（工学系）

竹内研究室

中

川

翔

太 修士 2 年
（工学系）

竹

内

森

井

清

仁 修士 2 年
（工学系）

宮

地

幸

祐 特任研究員

富山健太郎 修士 2 年
（工学系）

畑

中

輝

義 修士 2 年

岩崎敬

志 修士 1 年
（工学系）

野

田

晋

司 修士 2 年

キム サンヒョン 修士 1 年（工学系）

矢

黒

田

飯

田

浩

健 准教授

島

亮

児 修士 2 年

一 修士 1 年
（工学系）

田中丸

周

平 修士 1 年

亮 修士 1 年
（工学系）

洪

慶

麟 修士 1 年

Sunghoon Lee

修士 1 年（工学系）

本田健太郎 学部 4 年

5-2
第 章 研究報告1625

VDEC2010E.indb 162

10.8.4 11:31:12 AM

5. 3

研究概要

浅田・池田・名倉研究室

遅延計測制御回路およびダンピング・パルス発生回路

Asada, Ikeda, and Nakura Laboratory（http://www.mos.t.u-tokyo.ac.jp）

によりドライブされている．また，遅延制御精度 1ps
以下の遅延回路及びジッタ計測回路を実装した．この回路は，イメージ取得時のビームフォーム角度調整

電源雑音測定・低減手法
浅田邦博，池田誠，名倉のための遅延量制御に用いられる．ミリ波送信回路の
徹，金

鎮明，

Dang Ngoc Lan，玉置裕基

コンセプトを確認するため，マイクロ波オンチップダ
イポールアンテナを実装したパルス波送信回路，及び大規模集積回路は情報処理や通信のみならず医療，

ワイドバンド送信波形に対応したギルバートセルミキ

航空宇宙など様々な分野において広く使われている．

サーを用いた受信回路を0.18 µm CMOS プロセスによ

これにより回路動作信頼性は必須の課題であり，安定り実装した．測定により送信回路は 12–15GHz の周波した誤動作のないシステムの構築が強く求められてい

数成分を含むパルスを放射していることを確認し，提る．しかし，VLSI は微細化に伴うトランジスタ数の案回路の有効性を示した．

増加により電流密度が高くなり，電源ラインに雑音を引き起こす原因となる．電源雑音は回路遅延増加，雑音余裕低下，ゲート劣化などを引き起こす．本研究でスマートイメージセンサ

は電源モニタをチップ内に配置して，各ロケーション

浅田邦博，池田誠，佐々木昌浩，金允璟，大塚泰雅，

における遅延の最悪値を検出する電源モニタシステム

宋暁旭
多層配線層における光透過特性の波長依存性に関しするための電源雑音低減回路構成を実現し，安定的なて透過マトリックスを用いることで理論的に検討する

電源実現を目標とする．

とともに，65 nm CMOS チップにおいて，実測により理論的な透過特性と合致することを示した．また，配線グリッドを用いた偏光特性に関する波長依存性の解パルスを利用した設計・プロセスモニター析を行った．磁界を用いた検波素子としてのオンチッ

浅田邦博，名倉徹，飯塚哲也，程在鉉

プコイル付 MAGFET の特性に関して，直流および交本研究では，リング型のバッファチェインを使用し流特性を測定することで，光─磁界同期検波の可能性て，小面積かつ簡易な計測手法で PMOS/NMOS トラの検討を行った．高精度ポジションセンサを目指してンジスタの特性ばらつきをモニタする回路を提案し，最小ピクセルピッチの製約を乗り越えるための新たな65 nmCMOS プロセスを用いた試作チップにより動作

スキューを用いたサブピクセルレベルのポジションセの確認を行った．さらに，時間方向の情報であるパル

ンサの有効性を検証した．

5-3
163

第 章 研究報告を構築する．また，発生した電源雑音を能動的に低減

5ス幅を記憶するためのパルス幅メモリに関する検討を行った．本回路ではクロスカップルした 2 つのリング型のバッファチェインを差動動作させることによりプ
ロセスばらつきによらずパルス幅を記憶できる構成となっている．

高性能三次元計測システム
浅田邦博，池田誠，萬代新悟，服部慶士
シート光を用いたアクティブ方式の三次元形状計測
イメージセンサの試作および三次元計測システムの構築を行った．高速化のため，ピクセル中に 1 bitADC

100GHz 帯を用いたイメージングに関する研究

および二進木型列並列探索回路を設け，電流差分型の

浅田邦博，佐々木昌浩，ゲエンカンゴクマイ

ピクセル回路によりピクセルの光応答速度の高速化

本年度は，ミリ波イメージングを目的としたパルを図っている．0.18 um CMOS プロセスにより 256 ×

スビームフォーミング機能を有する 2 × 4 オンチップ

256 ピクセルのスマートイメージセンサを実装し，アンテナアレイとその送信回路の設計・実装を 65nm

10k rangemap/s 以上に相当するシート光検出速度を

CMOS プロセスを用いて行った．パルス波送信回路

実現するとともに，800rangemap/s を超える速度におとして送信周波数が 117–130GHz となる 8 素子のダイける三次元計測を実現した．また，光切断法を用いた

ポールアレイを実装した．オンチップアンテナは可変レンジファインダーにより得られた三次元情報から高VDEC2010E.indb 163

10.8.4 11:31:12 AM

藤田研究室速に三次元メッシュを生成する方法について検討している．

Fujita Laboratory（http://www.cad.t.u-tokyo.ac.jp/）

二線式論理を用いた自己同期システムの実現
浅田邦博，池田齊藤

5-3
第 章 研究報告1645

誠，鈴木真一，B.S.Devlin,

総，中里輝希設計の形式的検証に関する研究
藤田昌宏，松本剛史，西原佑，田川貴聡自己同期型 FPGA（SSFPGA）を設計・試作し性能システム LSI 設計の大規模化・複雑化に伴い，設計評価を行った．SSFPGA では CLB レベルでのパイプの正しさを証明するための検証技術の重要性が高まっライン化とダイナミック回路におけるプリチャージ時ている．本研究では，ハードウェア / ソフトウェア協

間を隠しスループットを向上させるために，2 相パイ

調設計や非同期式回路に対して形式的検証技術を適プライン構成を用いている．SSFPGA の設計試作と合用する技術に取り組んでいる．ハードウェア / ソフト

わせてパイプライン整合を行うマッピングプログラム

ウェア協調設計に対する検証においては，メモリマッを作成することでベンチマーク回路により性能の評

プ I/O や割り込みにより通信を行っている設計に対し価を行った．65 nmCMOS により実現した SSFPGA をて，通信の抽象化，記述変換による設計抽象度の統

ロジックテスターで実測により，1.2V の電源電圧に一，並列動作の順序化により，従来の形式的検証技術

おいて 2.59 GHz のスループットおよび 2.81 pJ/block/を効率的に適用する手法を提案した．特に順序化におcycle のエネルギー消費を確認した．この SSFPGA にいては，従来手法を割り込みによる通信に対応できるは，256 bit FIFO を搭載した同期 - 自己同期インター

ように拡張し，半順序簡約による手法に対して数倍のフェースを設けることで，SSFPGA と低速かつクロッ効率化が実現できること確認した．非同期式回路に対クに同期した外部回路とのデータの入出力を可能とする検証においては，高位合成前後の束データ方式のし，実際のデータにより SSFPGA の機能の確認を行っ

非同期式回路に対する初めての等価性検証手法を提案

た．SSFPGA はプロセスばらつき，内部雑音および外した．提案手法では，回路が満たすべきタイミング制部から注入された電源電圧変動に適応的に動作速度を約とデータフローを別々に検証する．タイミング制約

変化させながら正常に機能することを確認した．

については，制御回路内の遅延素子により決定されるタイミング制約をデータパス回路が満たすかどうかを判定する．データフローについては，タイミング制約が満たされているという前提のもと，各制御信号によ

SoC 設計浅田邦博，池田誠，J.Tandon，門馬太平，

S.S. Bushnaq
我々は，SoC 設計に関しては主に 3 つのテーマで研究を行っています．まず，我々はSoC向けテストプラッり実現されるデータパス回路のデータフローと高位合成前の動作記述のデータフローとを比較する．小さな
例題に対して，提案手法により正しく等価性検証が行えることを確認することができた．

トフォームを提案しています．この研究では，温度や電源ノイズの測定が可能で，あらゆる SoC と統合可能なプラットフォームの構築を目指しています．また，オンチップインターコネクト設計支援に関する研究

我々は新しい組み込み向けプロセッサを研究し てい藤田昌宏，吉田浩章，松本剛史，張ます．この研究では，SIMD 型演算器の並列性を動的

中井勇気

嘉懿，谷田英生，に変化させる事により，速度や消費電力をアプリケー

本研究では SoC の機能ブロック間を接続するオンションによって最適化することを目指していま す．

チップインターコネクトの設計を支援する二分野を研最後に，我々はディジタルベースバンド処理を用いた究対象としている．そのうち一つは，インタフェース

新しい変調 / 復調方式を提案しています．この方式で回路の自動合成である．本研究では，有限状態機械のは，単純なハードウェアで良好なノイズ耐性を実現し形式に抽象化して表現された互換性のないプロトコルています．

同士の変換器の自動合成を目的としている．プロトコ
ル変換器の自動合成技術は，変換器の設計・検証時間の短縮化を実現し，ヒューマンエラーに起因する設計
不具合のリスク低減を実現する．今年度は，変換対象
プロトコルの通信路ビット幅や動作周波数が違う場合にも対応可能な合成手法を提案した．今後は，これら

VDEC2010E.indb 164

10.8.4 11:31:12 AM

のアルゴリズムを我々のプロトコル変換器自動合成の問題が存在する．1）2 つの多項式の等価性検証がツールへ実装する予定である．もう一つの研究対象分

既存手法ではできない，2）多項式の冗長性を除く最野は，NoC（ネットワークオンチップ）のアーキテク

適化手法がないため効率的に多項式から回路を合成す

チャ自動合成である．多くの NoC アーキテクチャがることができない．多項式表現の応用分野の多様化

提案されているが，アプリケーションに応じた最適なに伴い，これらの問題の解決が求められている．現

NoC の自動生成は実現されていない．そこで，本研

在，最適化された R TL 設計を生成するために，人手究ではアプリケーションの通信要求に応じて自動的にによって多項式の最適化が行われており，設計時間と各機能ブロックを配置し，NoC トポロジ・経路を生設計誤りの増加の要因となっている．そのため，多項成する手法を提案している．この提案手法では，動作式表現からの回路合成手法と形式的検証手法が必要と周波数に影響を与える一ホップあたりのリンク長に関なっている．本研究では，Modular Horner Expansion

する制約を扱うことを可能としている．今年度は，通Diagram（M-HED）と呼ばれる決定グラフを用いて，信路のレイテンシと一ホップあたりのリンク長に関す

ビット幅を考慮した多項式の最適化手法と形式的検証

る要求を整数線形計画法に基づく機能ブロック配置決手法を実現した．

定手法において，従来手法は評価関数の項として扱っていたのに対して，制約条件として扱う定式化を提案
した．提案した定式化は，従来手法に対して低い消費電力の NoC アーキテクチャを合成することが確認された．

高位合成および高位設計最適化
藤田昌宏，吉田浩章，Ratna KRISHNAMOORTHY, 李
在浩
集積回路製造技術の向上に伴いプロセスが複雑になってくるにつれて，これまで無視してきた影響が無上位設計記述を用いたデバッグ支援手法
藤田昌宏，松本剛史，西原佑，李蓮福，原田裕基，

影響は支配的になりつつあり，レイアウト・論理設計においては配線を考慮した設計技術が確立されてい近年，設計デバッグの効率は time-to-market を短縮る．本研究室では，近年普及が進む高位合成，特にパするため決定的となっている．本研究では，上位設計

イプライン合成において配線を考慮する手法を提案しを用いた，二つのデバッグ支援のための手法を提案た．また，高度化が進む組み込み機器分野において，する．まずは SMT ソルバーを用いて上位設計記述中

逐次処理型プロセッサのみではその実現が困難となっのバグの位置を特定する手法を提案した上位設計からている．一方で特定用途向け VLSI はその高並列性にバグの候補を抽出する手法がある．すなわち，対象のより高性能・低消費電力を実現可能であるが，設計が上位設計からある入力パタンによる実行パスにおける

難しい・変更が不可能・高コスト等といった問題があDFG（Data Flow Graph）を求め，各エッジにおいて，る．実行中に機能を変更できる動的再構成可能ハード

その部分が正しい場合と，誤った場合を表す二つのウェアは柔軟性と高性能・低消費電力を両立する技術選択を持つ Multiplexer を挿入する．それから，正しとして期待されている．本研究では開発の効率化およい入出力パタンを制約条件にした SMT 問題に変換し，

び過去の開発資産の有効活用を重視し，逐次的プログ

SMT ソルバーで multiplexer の値の割り当てを求める．

ラムから自動的に高効率な動的再構成可能ハードウェ

もう一つの研究では，製造後デバッグに上位設計を用

ア向け回路を合成する技術の研究を行っている．

5-3
165

第 章 研究報告蔵野達也

視できなくなってきている．特に配線が性能へ及ぼす5いるためにチップの入出力シーケンスを上位設計の入出力シーケンスにマッピングする手法を提案する．
まず，入出力シーケンス間のマッピングにおける形高位設計に対する ATPG 手法

式的な定義を提案した．それから，インタフェース

藤田昌宏，Bijan ALIZADEHの仕様を表す FSM の実行によってマッピングを行い，上位設計における入出力シーケンスを生成する．

SoC が急速に複雑化するに連れて，製造故障のテス
ト手法が注目を集めている．近年，多くのテスト容易化手法が提案されているが，それらには，スキャン
FF 挿入による回路面積増加と性能低下，テスト時のデータパス設計に対する形式的検証および最適化手法
藤田昌宏，Bijan ALIZADEH

VDEC2010E.indb 165

消費電力増加などの深刻な問題がある．さらに，SoC
設計に抽象度の高い上位設計が導入され効率化が図ら

コンピュータグラフィクスやデジタル信号処理ではれている一方で，ほとんどの自動テストパタン生成手

多項式表現による処理の表現が使われるが，次の 2 つ法（ATPG）やテスト容易化手法はゲートレベル回路

10.8.4 11:31:13 AM

に基づいている．本研究では，ゲートレベルの縮退故的検証手法は，ネットワークを介して動作する分散シ

障を対象とした AT`PG をスキャン FF を用いず，かつ，

ステムであるウェブアプリケーションに適用すること

上位設計上で行う手法を提案した．
提案手法によって，は不可能であった．
また，
従来のウェブアプリケーショ

ゲートレベル回路を生成する前の段階でも ATPG を行

ンのモデルを用いた検証手法は，動的なウェブアプリ

うことが可能になっている．

ケーションの挙動をモデルに表現できない，モデルを人手で記述して与えなければならない，などの問題点が存在した．今年度は，動的ウェブアプリケーション

パイプライン回路に対するタイミングエラー回復とそのの画面間遷移に対する網羅的検証手法を提案した．提形式的検証

案手法は，動的ウェブアプリケーションのブラウザ内

藤田昌宏，Amir Masoud GHAREHBAGHI,

での表示内容とそのユーザ入力に伴う遷移関係を表す

Bijan ALIZADEH

画面間遷移モデル自動抽出手法と，画面間遷移モデル

通常のパイプライン回路におけるクロック周期は，に基づくモデル検査手法から構成される．さらに，提タイミングエラーを起こさない正常な動作を保証する

案手法をツールとして実装して，小規模な解説書上のために，クリティカルパスの遅延によって決定されて例題および実運用に供されている大規模な動的ウェブ

いる．しかし，このような最長遅延によって決定されアプリケーションに適用して評価を行った．実験結果

るクロック周期は，平均遅延での動作に比べて非常にからは，提案手法がウェブアプリケーションの不具合

遅くなる．そのため，クリティカルパス遅延が平均遅発見に有効であること，及び大規模なアプリケーショ

延に比べて非常に大きく，また，活性化される確率がンにも適用可能であることが示されている．

非常に低い場合には，大きな性能低下を引き起こしてしまう．本研究では，異なるパイプラインステージで

5-3
第 章 研究報告1665

複数のタイミングエラーが発生した場合も，正常な動作を行うことが保証されたタイミングエラー回復技術

高宮研究室を提案した．これにより，回路のクロックより速くす

Takamiya Laboratory（http://icdesign.iis.u-tokyo.ac.jp/）

ることができる．文字列を比較する回路を FPGA 上に実装して行った実験により，提案手法を適用することにより，クロックを 30 ％高速にした場合にも処理速度を維持したまま正常に動作することが確認できた．

エネルギー効率に優れた

加えて，本研究ではタイミングエラー回復を適用す

極低電圧動作 LSI 回路設計技術

る前後の回路の等価性を形式的に検証する手法を提案

高宮真，桜井貴康，平本俊郎，竹内健，石田光一した．様々なタイプのプロセッサに対してモデルを生

地球温暖化対策が求められている一方で，各種情報成し，提案手法によってタイミングエラー回復を導入

機器による消費電力が爆発的に増加しているため，あする前後のプロセッサの等価性を検証することができ

らゆる電子機器の低電力化が必要であり，この要求にた．

応える半導体回路・システム技術を研究開発している．主として 65/45 nm レベルの標準 CMOS プロセス
技術により，世界に先駆けて将来の基本技術である電動的ウェブアプリケーションの検証に関する研究
藤田昌宏，谷田英生

源電圧 0.5V 動作 LSI 回路技術を実用レベルで開発し，LSI の消費電力を従来の 1/10 にすることを目標とし，近年，ウェブブラウザ内で動作するウェブアプリ

ロジック，メモリ，アナログ，電源，無線 / チップ間

ケーションは，動的なアプリケーションの実装を可能

ワイヤレスの回路・システム技術に関して半導体メーとする Ajax などの技術が普及すると共に，急速にそカーと共同研究を実施している．研究開発された技術の適用分野を拡大した．また，それと共に実装されるは，センサネットや常時モニター機器などにも応用さ

アプリケーションの規模・複雑度も増大し，効率の良れ，これらが照明や空調など家庭やオフィス，工場，

く網羅的な検証手法の確立が待ち望まれている．
現在，物流などのエネルギー管理をより広範に行うことにウェブアプリケーションの開発においてはテストケー

よっても社会のグリーン化に貢献することが期待され

スを用いた検証が行われることが多いが，テストによる．

る検証手法は網羅的でなく，コーナーケースのバグを残してしまう可能性がある．一方，従来のスタンドア
ロンプログラムの実装に対するモデル検査などの形式

VDEC2010E.indb 166

10.8.4 11:31:13 AM

三次元 VLSI システム向けの設計技術
高宮真，桜井貴康，石田光一

プを設計・試作してシステムを構成する．単体で脳細胞ニューロンと類似の機能を持つ高機能トランジ

VLSI を低消費電力化するためには，トランジスタ

スタ（ニューロン MOS，neuMOS）を導入，膨大なを高集積化し，トランジスタ間の通信エネルギーを低

template 群の中から最短距離ベクトルを完全並列探索

減することが肝要である．そこで三次元的にチップをするアナログ連想プロセッサ，0.18 ミクロン CMOS 技

積層してトランジスタ密度を上げる三次元 VLSI 積層術を用いた超高速ディジタル連想プロセッサ等を，こシステムが有望である．
そこで，我々は三次元積層チッれまで開発した．今後連想を階層的に連鎖させヒトのプ間の無線通信技術・無線給電技術向けの LSI 回路技

ように思考できるシステムをこれらのチップ用いて構術の開発を世界に先駆けて行っている．最近では，積築して行く．そのために我々の思考過程を柔軟に記述

層チップ間の無線通信技術の応用例として，12 イン

できる APROL（Association Programming Language）

チの半導体ウエハの一括非接触テスト向けの容量結合の開発も行う．四則演算に代わり連想を “computing

トランシーバ回路技術を世界で初めて実証した．

primitive” とする実時間事象認識知能システム実現を目指す研究である．現在，画像認識・音声認識をテー
マに研究を進めている．ここで開発した VLSI 回路技

LSI と異種デバイスを融合させた術は，実用的な応用として，CDMA マッチトフィル

大面積エレクトロニクスの設計技術

タへの応用技術等も開発している．

高宮真，桜井貴康，染谷隆夫，石田光一

LSI は情報の処理や記憶は非常に得意であるがサイズが小さいため，ヒューマンインタフェース用の素子

画像の特徴ベクトル抽出 VLSI 及びには向いていない．そこで，フレキシブルな数 10cm

そのパターン認識への応用
柴田

機トランジスタや MEMS スイッチと，LSI を組み合わ森川重毅，韓せた「点字ディスプレイ」「無線電力伝送シート」
，
「通
，

押山

直，ロバート グロー，朱
丹丹，金

5-3

弘博，高橋徳浩，

炫秀，孫

卓力，山下直也，

元

信シート」
，
「EMI 測定シート」，「User Customizable

我々の連想プロセサアーキテクチャを画像認識に

Logic Paper（UCLP）」等の大面積エレクトロニクスの用いるには，2 次元の画像情報を特徴ベクトル，即アプリケーション提案とこれに必要な回路技術の開発

ち一次元の数値列で表現しなければならない．我々を行っている．

はこの目的で，主方向線分投影法（PPED: Projected
Principal-Edge Distribution）と呼ぶ新たな特徴ベクト167

第 章 研究報告

角のプラスチックフィルム上に作成した低コストの有5ル表現法を開発した．2 次元画像に対し，縦・横・斜
め 2 方向，計 4 方向の線分を抽出してフィーチャーマッ

柴田・三田研究室

プを作成，そのビットフラッグを線分検出方向に垂直（2009 年度）
（http://www.if.t.u-tokyo.ac.jp）

な主軸上にそれぞれ投影加算して 4 組の一次元数値列を形成する．これらをつなぎ合わせて 64 次元ベクト
ルとし，64 × 64 ピクセルの画像を表現する．これは，元画像の特徴を実にうまく表現しており，手書きによ右脳型ソフトコンピューティング VLSI:るパターンの変形，歪みに対しほとんど影響を受けな

連想プロセッサ・システム

い．従って，単純なテンプレートマッチングの手法で

柴田

VDEC2010E.indb 167

直，馬

奕濤，夏

文軍

手書き文字やパターンの認識が大変ロバストに実行で現在のコンピュータは四則演算の超高速処理に特化きる．特にこれまで認知の問題として困難だった重なしたマシンであり，人間のように「ものを見て柔軟にりパターンの分離認識もできることがわかった．さら判断・理解し，即座に適切な行動をとる」といった情にこの手法を矯正歯科診療におけるセファロ X 線写真

報処理は非常に不得手である．入力情報に対し，過去解析に応用，歯学部学生にとっても高度な訓練を必要の膨大な記憶の中から最も近しい事例を瞬時に想起しとする解剖学的特徴点抽出の困難な作業が，専門医とこれによって次の行動を決定する．こんなアーキテ

同様にできることがわかった．今後，連想プロセッサ

クチャを持つコンピュータの基本ハードウェアを，シと統合し，一般的な知的画像認識システム構築へと発リコン超 LSI 技術で実現する研究を進めている．論理

展させていく．このベクトル抽出はソフトウェアで演算を得意とする現在のマイクロプロセッサに対し，は非常に時間のかかる処理であり，neuMOS を用いた

直感・連想・推論といった処理を得意とした LSI チッ

アナログ CMOS 回路技術，および最先端のディジタ

10.8.4 11:31:13 AM

ル CMOS 回路技術の両方を用いて，独自のアーキテ（multiple cluematching）の開発により，大変ロバス

クチャを持つ特徴ベクトル生成 VLSI チップの開発を

トな顔検出を実現した．さらに，顔画像を各部分を構行っている．

成する微小画像の 2 次元シーケンスとして扱い，シー
ケンスマッチングの手法を用いて顔認証を行うシステ
ムも構築した．これにより，照明条件の変化に強いロ

実時間動画像処理プロセッサ
柴田

直，趙

普社，申

バストな顔認証システムが実現した．本実績をベース
丞鎬，

プラバート・ウィーラワルダナ，小森健正に，任意の環境下において様々なポーズをとる人物像
をロバストに検出するシステムの研究を進めている．

リアルワールド画像の実時間情報処理を目標に，
視 野 中 の 運 動 物 体 を 着 目・ 連 続 追 尾 す る Saliency
Catcher，及びキャッチした物体の 3 次元計測を瞬
時 に 行 え る VLSI プ ロ セ ッ サ の 研 究 を 行 っ て い る．

5-3
第 章 研究報告1685

動画像認識システム柴田直，西山未央，包蕊寒，ルーク・ビーマ

Saliency Catcher については，擬似二次元処理と呼ぶ

方向性エッジ情報が，静止画の認識に重要な働きを

新たな手法を導入，すべての処理回路をフォトダイ

することを我々はこれまで様々な事例で実証してきオードアレイの周辺部に配置する構成がとれるため，た．本研究テーマは，動画像シーケンスから動きの情各画素部では大きなフィルファクタが実現できた．

報を取り出し，これによって動作の理解を行う研究でフィルファクタとは，各ピクセルプロセッサ内でフォあり，これもエッジ情報を用いて行っている．人間のトダイオードが占める面積の割合で，これが大きいほ脳は，まず第一視覚野で様々な方向性エッジ情報が抽ど多くの画像情報が処理に取り込める．
このチップは，出し，これを用いて形状認識と動き認識を，それぞれ複雑な背景の中から複数の動いている物体を，動きの別々のpass wayで実行している．我々もこれに習った．

大きさとともに検出できる．さらにカメラ自身がブレ

エッジ情報によって物体の形状を認識し，その形状をて背景が動いていても検出できるという特徴をもつ．

順次追いかけて行く手法でオブジェクトトラッキング

実際にチップで基本性能を確認した．さらに運動物体システムを開発した．追跡物体が複雑な背景の中にの3次元計測をリアルタイムで行うチップも開発した．

入っても，途中で形状や動作速度を変えても，また照これはキャパシタ間での電荷の再配置のみを演算に使

明条件が変化しても正確に追跡していける．環境の中う回路であり，究極の低消費電力システム実現の可能で人が移動すると環境の視覚画像もそれに応じて変化性を秘めている．

するが，その変化から自分の動きを理解するいわゆる
ego motion perception も，方向性エッジ情報を用いて実現した．照明条件の変化や，明確なテクスチャの少方向性エッジベクトル表現を用いたロバストな人物像検ない環境，あるいは視野内に別の動きをする物体が存出システム

在する場合にも，ロバストなego motion検出ができる．

柴田

さらに，画面の中で動作する人物のジェスチャーを認直，三好高史顔の検出は，ヒューマンインタフェースの研究に識するシステムも開発中である．各時刻におけるオプ

おいて重要な課題である．従来，肌色に着目したり，

ティカル・フローをベクトル表現し，ベクトルの時間

ニューラルネットによる分類等さまざまな手法が開シーケンスを隠れマルコフモデル（HMM）を用いて発されているが，写真の撮影条件の影響を受けたり，理解するシステムである．この目的のため，相対評価

あるいは本当の顔を逃してしまう，いわゆる false

ではなく絶対評価可能な，新たな隠れマルコフモデル

negative の発生といった問題が多かった．本研究では，を考案し，その有効性を実証した．

多少の false positive（顔以外のものでも似ていると顔として検出）はあっても，「本当の顔を絶対に逃さない」
ことを目標とするロバストな顔検出アルゴリズムの基

サブミクロン開口の深掘りエッチングを応用した

礎を，これまでの成果であるエッジベースのベクトル

MEMS-LSI 融合デバイス

表現法（PPED）を発展させて確立した．PPED 法に

三田吉郎，澤村智紀，山本広隆，伍仟，

よる検出は，例えば壁のしみでも眺めていると人間のフレデリック・マーティー（仏電子技術高等学院）

顔に見えてくるといった，人間の認識に非常に近い検東京大学武田先端知ビルスーパークリーンルームの出アルゴリズムであるが，本研究では PPED とは補完

VDEC 所有 EB 装置を利用してリソグラフィを行ない，的な性質を持つ，新たな 2 つのベクトル表現法を開発，DRIE 装置でエッチングを行なって，深掘りナノサイ

オリジナル PPED ベクトルと同時に用いた多重照合法

ズ構造すなわち，
電子デバイスサイズ（1ミクロン以下）

VDEC2010E.indb 168

10.8.4 11:31:13 AM

のパターン幅でかつマイクロマシンサイズ（40 ミク測定するためのやわらかい電極アレイを，加工技術とロン以上）の深さを持つ垂直深掘り構造を作製し，機しては（2-1）深掘りエッチングの特性を生かしたえ械的な深掘り構造に起因した物理効果によって量的・ぐれ構造作製法ならびに（2-2）部分的に薄層化する

質的な向上がもたらされる新世代の電気機械デバイス

ことで曲率の制御を可能とした曲面生成法，測定技術を研究している．深掘り加工技術としては最小サイズ

としては（3）断面に対して直交して探針を当てられ

170 ナノメートル，深さ 15 ミクロンのトレンチ構造をる新型スイング式垂直表面プロファイリングシステム

作製することができるようになった．MEMS 用サブの研究を行っている．

ミクロンサイズの深掘り構造は，これまでせいぜいアスペクト比 1：10 程度であったが，本研究ではそれより一桁優れた結果を出している．このエッチング技術

集積化水上走行ロボットを通じたを基礎に，シリコンの垂直面の表面から不純物拡散をエネルギー自立型分散マイクロシステム

行ってPN接合とした「垂直フォトダイオード」
を作製，

三田吉郎，森下賢志，イファン・リ（英エジンバラ大），

既存の平面型ダイオードに比較して 25 ％〜 80 ％の効

アントニー・ウォルトン（英エジンバラ大）率向上ならびにクロストーク軽減ができることを示し

新しい応用分野を拓くものと近年期待が高まっていた研究を進めているが，開口幅を光の波長よりも狭くる集積化 MEMS（微小電気機械システム）のトップした細長いスリット構造を並べることで，直線偏光に

ダウンアプリケーションとして，環境からエネルギー

対して感度のある電子デバイスが作製できることが示を取得して自立移動できる，完全自走型のマイクロシされたので，その原理ならびに応用 LSI システムにつ

ステムの研究を行っている．
「Engineered Nature」すいて研究を進めている．

なわち，動物の実装をデッドコピーするのではなく動物に見られる機能を抽出してそれを工学的に最適な形で実現することを通じて工学の発展に寄与することを指導原理としている．大きさ 1 cm 以下のマイクロロ

それを活用する電気機械システム

ボットを多数環境に放出し，個々のロボットは近傍の三田吉郎，澤村智紀，金俊亨，チャンナムビン，

ロボットと通信を行いながら，協調的に環境測定な少駿（東大杉山研），久保田雅則（杉山研），

どの高度な機能を実現するという自律分散システムをジャン = ベルナール・プーシエル（仏計測自動制御技

目指している．1cm 角サイズという小型なマイクロロ術研究所），増沢隆久（東大名誉教授）

ボットとして知られているものは，安宅（東大）らに

馬

シリコン深掘り微細加工技術は絶え間ない進歩をつよるマイクロ繊毛（1992），Ebefords（KTH）らによづけており，それに伴い微小電気機械（MEMS）にるマイクロ尺取虫，三木（東大）らによるマイクロヘ

関する新しい応用分野が広がりを見せている．現在主リコプターなどがあるが，電源供給用に電線が必要で流となっている微細加工技術によって実現可能なマイあるとか，ミリワット級のエネルギーを投入しなくてクロ構造は，平面方向に矩形パターンを組み合わせてはならないとかいった問題のため完全自立というにはそのまま深さ方向に転写する作製プロセスで決定され程遠かった．

る直方体構造である．しかしながら，例えばレンズの既存研究の最大の課題である電力消費を抑えて自立形状を考えるとわかるように，直方体が形状として最移動するための動力原理として，筆者らはエレクトロ

適でない機械素子は多数存在するので，理想的なマイウェッティング（EWOD）現象に注目している．む

クロ加工技術というものは本来，電子機械素子の性能

きだしの絶縁電極に電荷を注入して表面エネルギーをからトップダウン要請される任意曲面を自在に実現で変調することで，表面の濡れ性を制御する，19 世紀

きなくてはならない．本研究はこのような，「任意形半ばから知られている原理で，2000 年代になってマ状の曲面を実現するマイクロ加工技術」に関する総合

イクロ化学システムの液滴移動原理として再発見さ的知見を得るための試みであり，（1）具体的なトップれたものである．濡れ性制御に必要なエネルギーがダウンアプリケーション，（2）最先端技術とアイディ

1 µm/cm と非常に小さいため，世界初の自立移動マアによる作製テクノロジ，さらに（3）マイクロ三次

イクロロボットの駆動原理として好都合であると考え元構造の非破壊評価技術という三正面からのアプローている．現在までに，磁気誘導によって電力を伝送しチを行っている．具体的なトップダウンアプリケーて自走（一掻き）するロボットのデモンストレーショションとして，（1-1）集積回路チップの垂直方向に埋ンに成功している．

5-3
169

第 章 研究報告

マイクロ構造の自由な断面形状制御法と52

め込んだインダクタや，（1-2）発電機能付きシリコン
偏光薄膜素子，（1-3）非破壊神経系の動作電位分布を

VDEC2010E.indb 169

10.8.4 11:31:13 AM高木・竹中研究室
Takagi-Takenaka Laboratory（http://www.mosfet.k.u-tokyo.ac.jp/）

初めて Si ユニバーサル移動度を 1.4 倍程度上回る Ge
nMOSFET 動作を得た．

III-V 族化合物半導体 Metal-InsulatorGe Metal-Insulator-Semiconductor（MIS）界面

高木信一，竹中

形成技術に関する研究
高木信一，竹中

5-3
第 章 研究報告1705

Semiconductor（MIS）FET に関する研究

充，Rui Zhang，岩崎敬志

飯田充，横山正史，星井拓也，中川翔太，亮，キムサンヒョン，沓木知宏

高性能 Ge MISFET を実現するための最大の課題は，

ス ケ ー リ ン グ 則 に よ ら な い CMOS の 性 能 向 上

良好な MIS 界面特性の実現である．我々はこれまでのため高い電子移動度をもつ III-V 族化合物半導体に Ge 上の MIS 界面形成方法として，Ge 基板を高温熱

n-MOSFET の研究が盛んになりつつある．我々は良酸化することにより形成した GeO2 /Ge 界面が極めて好な MOS 界面を形成するため，InGaAs のプラズマ窒

良好な MOS 特性を示すことを明らかにしてきた．し化の研究を進めてきた．高真空化で ECR 窒素プラズ

かし，GeO2 は SiO2 と比較して化学的に不安定であり，

マで InGaAs 表面を窒化後，そのまま SiO2 を堆積した

水溶性であるなどの問題がある．そこで我々は，熱酸

MOS 界面において，450 度程度のアニール処理によっ化により形成した GeO2 /Ge 構造を超高真空化でプラて，界面準位が 2 × 10 cm eV 程度まで低減することズマ窒化することで，GeON/GeO2 /Ge ゲートスタッを見出した．一方，III-V MOSFET を既存の CMOS プ

ク構造を作製した．表層部分を窒化して GeON を形成

ロセスに導入するためには，Si 基板上に良好な III-V

することで，GeO2 と比較して水に溶けずより高温で層を形成する必要がある．我々はこれまでに基板直接も安定なゲートスタックを実現することに成功した．

貼り合わせを用いて III-V-on-Insulator 構造を Si 基板上

また熱的安定性が高まったことにより，従来 GeO2 /に実現することに成功した．作製した III-V-OI 基板上

Ge MOS 界面が劣化してしまう 550 度以上の高温アに実際に nMOSFET を作製して，Si ユニバーサル移動

ニールで GeON/GeO2 /Ge MOS 界面が改善すること

度を2倍程度上回る性能を実証にすることに成功した．

11

-2

-1

を世界で初めて実証し，5 × 10 cm eV 程度の界面準
10

-2

-1

位を得た．
CMOS photonics に関する研究
高木信一，竹中
Ge Metal-Insulator-Semiconductor（MIS）FETに関する研究高木信一，竹中充，黒田浩一，吉原大貴

高移動度材料である Ge/III-V 族半導体は，光通信波
長帯域付近にバンドギャップを持つことから，Si より充，Sanjeewa Dissanayake，

森井清仁

も優れた光学特性を持つ．我々は Si 基板上に Ge/III-V
族半導体をヘテロジーニアス集積化することで，Si よ

我々はこれまでに低界面準位が得られる GeO2 /Geりも優れた Ge/III-V CMOS トランジスタとフォトニ

MOS 界面を利用した高性能 Ge pMOSFET の実証に成クスを集積化する CMOS photonics の研究を進めてい功してきた．GeO2 /Ge MOS 界面は，他の Ge MOS 界る．これまでに熱酸化 Si 基板と InGaAsP/InP 基板を面と比較して，伝導体側の界面準位も極めて低いこ直接接合することで，強い光閉じ込めを実現可能なとが我々の研究により明らかになったことから，同

III-V-on-Insulator 構造を Si 基板上に実現した．これにじゲートスタック構造を利用した Ge nMOSFET のより従来の III-V photonics では実現しえなかった，超作製を試みた．従来，Ge nMOSFET の作製において小型ベンド導波路やアレイ導波路グレーティングなど

は，イオン注入後の As や P などの n 型ドーパントがの動作実証を得ることに成功した．

極めて高速に拡散する問題が知られており，良好なS/D を形成することが困難であった．そこで，今回我々は MOVPE システムにおける TBAs を利用した気相拡散により S/D を形成し，GeO2 /Ge nMOSFET の作製を行った．気相拡散により結晶欠陥の少ない S/
D を形成することで，オフリーク電流が極めて小さ
い Ge nMOSFET の動作実証に成功した．ドレイン電流においてもオン・オフ比が 105 程度の高い値が得られており，良好な GeO2 /Ge MOS 界面により，世界でVDEC2010E.indb 170

10.8.4 11:31:13 AM

竹内研究室Conference）で発表しました．

Takeuchi Laboratory（http://www.lsi.t.u-tokyo.ac.jp/）
ディペンダブル ワイヤレス
SSD（Solid-State Drive）システム
Fe-NAND フラッシュメモリ
システム分野では，パソコンの記憶媒体として注フラッシュメモリをより一層大 容 量 化 す る 可 能

目されている，Solid-State Drive の研究を行っていま

性 を 持 っ た Fe-NAND フ ラ ッ シ ュ メ モ リ を 2008 年す（慶應大学黒田研究室・石黒研究室と共同）．テラの NVSMW（Non-volatile Semiconductor Memor y

バイト容量のフラッシュメモリを搭載し，書き換え回

Workshop）で世界で初めて提案しました（産総研の数やデータ保持時間の増加など使用に伴うメモリの信酒井グループと共同）．Fe-NAND フラッシュメモリは

頼性の劣化，接触不良，動作中の電源遮断や水へのメモリトランジスタのゲート絶縁膜を，従来の LSI で接触等の人的エラー，人体との接触による静電気破壊は使われていない強誘電体膜 SrBiTaO と絶縁膜 HfAlO（ESD）など，各種エラー要因に対してディペンダブ

の積層で構成しています．Fe-NAND フラッシュメモ

ルな，1 mm の通信距離で 10-50Gbps の超高速無線通

リでは電界によって強誘電体の結晶格子内のイオンを信・給電機能を持ったワイヤレス ソリッド・ステート・

移動させて情報を記憶するため，数ナノメーター（格ドライブ（SSD）を開発しています．本研究は JST 戦

子サイズ）の極限まで微細化できることが期待されて略的創造推進事業（CREST）「ディペンダブル ワイヤ

います．また，書き換え電圧を従来の 20V から 6V にレス ソリッド・ステート・ドライブ（SSD）」として行っ大幅に低減することで低消費電力化，書き換え回数を

ています．

5-3

従来の 1 万回から 1 億回に高めることで高信頼性化を実現できます．Fe-NAND フラッシュメモリの大容量・171

強誘電体 SRAM

ターのストレージへの応用を目的に研究を進めていま

第 章 研究報告

高信頼性・低消費電力の利点を生かして，データセン

5

す．本研究はNEDO省エネルギー革新技術開発事業「強

CPU の消費電力を下げることを目的として，0.5V

誘電体フラッシュメモリ基盤技術の研究開発」としてといった極低電圧で動作する SRAM を研究していま行っています．

す（産総研の酒井グループと共同）．SRAM を構成する 6 個の MOS トランジスタを強誘電体トランジスタ（MOS トランジスタのゲート部に強誘電体を挟んだト

3 次元 LSI 回路設計

ランジスタ）で置き換えることで SRAM の動作時電力を従来比で 32 ％削減することに成功しました．こLSI を小型化・高機能化・低電力化する技術として，の技術は平面（プレーナ）構造の MOS トランジスタ

マイクロプロセッサ・イメージセンサ・アナログ回路・を極限まで延命する手段になると考えています．研究

DRAM・フラッシュメモリなど複数の LSI を 1 個のパッ

成果は 2009 年の IEDM（International Electron Device

ケージ内に積み重ね，1 個の LSI として機能させる 3

Meeting）で発表しました．

次元 LSI の研究を行っています．従来の研究では各種
LSI は独立して最適化されました．当研究室では異種
LSI 間のレイヤーを超えて，領域を横断して最適化す

極低電力ランダムアクセスメモリ

ることで，低電力・高機能な LSI を実現します．3 次
元 LSI の中でも特に，フラッシュメモリ・DRAM・フ

地球温暖化対策のために，情報端末，家電製品，サーラッシュメモリコントローラーを 1 個のパッケージ内

バ，ルータをはじめ，あらゆる電子機器の低電力化がに 3 次元に集積化（SiP: System in Package）した SSD

必要となっています．この要求に応えるため，本研究（Solid-State Drive）の研究に力を入れています． アダ

では CPU に搭載されるランダムアクセスメモリの消プティブ制御のブーストコンバータを用いた電源回路

費電力を，回路技術を駆使することで従来の 1/10 にを開発し，3 次元 SSD の消費電力を 70 ％削減できるこすることを目標としています．ランダムアクセスメモとを，実際にチップを設計・試作・評価することで実リで最も高集積化が可能な DRAM の電源電圧を従来証しました．研究成果は2009年に半導体のオリンピッの 1V から 0.5V に低減する，メモリ駆動回路を開発しクと言われる ISSCC（International Solid-State Circuit

ました．従来と同じ回路面積（コスト）で，メモリのVDEC2010E.indb 171

10.8.4 11:31:13 AM

速度を 3 倍高速化することに成功しました．提案回路
により，メモリが混載される CPU の電源電圧を 1V か

3 次元メモリデバイス

ら 0.5V に低減することが可能になり，CPU の電力が1/4 に削減されます．本研究は NEDO グリーン IT プ

10 年後の実用化という長期的な視野に立った研究

ロジェクト「極低電力回路・システム技術開発」としとして，従来の半導体メモリに無い新しい機能を持って，半導体理工学研究センター（STARC）支援企業

たメモリの研究を行っています．強相関物質で構成すの富士通マイクロエレクトロニクス，NEC エレクトる抵抗とダイオードから成る，3 次元メモリにより，

ロニクス，パナソニック，ルネサステクノロジ，シャーテラビットクラスの大容量を実現することが期待され

プ，ソニー，東芝，富士通，日立製作所及び，東京大ています．

学桜井・高宮研究室，平本研究室，神戸大学吉本・川口研究室，と共同で行っています．

5-3
第 章 研究報告

1725

VDEC2010E.indb 172

10.8.4 11:31:13 AM

5. 4

研究発表

浅田・池田・名倉研究室
研究論文[1] S. Mandai, T. Nakura, M. Ikeda, and K. Asada,[6] T. Nakura, Y. Tatemura, G. Fey, M. Ikeda, S.
Komatsu, and K. Asada, “SAT-Based ATPG
Testing of Inter- and Intra-Gate Bridging Faults,”
IEEE European Conference On Circuit Theor y“Dual Imager Core Chip with 24.8 rangemap/s 3-D

and Design（ECCTD），pp.643-647, Sep. 2009.

and 58 fps 2-D Simultaneous Capture Capability”，[7] B. Devlin, M.G. Jeong, T. Nakura, M. Ikeda, and K.

IEICE Trans. on Electronics, Vol.E92-C, No.6,

Asada, “647 MHz, 0.642pJ/block/cycle 65nm self

pp.798-805, June 2009.

synchronous FPGA,” IEEE European Solid-State[2] T. Nakura, S. Mandai, M. Ikeda, and K. Asada,“Time Dif ference Amplifier with Robust Gain

Circuits Conference（ESSCIRC），pp. 156-159, Sep.
2009.

Using Closed-Loop Control,” IEICE Trans. on[8] S. Bushnaq, T. Nakura, M. Ikeda, and K. Asada,Electronics, Vol.E93-C No.3, pp.303-308, March“All Digital Wireless Transceiver Using Modified

2010.

BPSK and 2/3 Sub-sampling Technique”．

[3] Y.K. Kim, M. Ikeda, and K. Asada, “Analysis onIEEE Application Specific Integrated Circuits

light transmission through Multi-Metal-Layers

Conference ASICON, pp 469-472, Oct. 2009.（Bestfor CMOS image sensors,” ITE Journal of Image

student paper award）

Information and Television Engineers, Vol.64,
No.3, pp.419-422, March 2010（in Japanese）．

[9] M. Abbas, Y. Furukawa, S. Komatsu, and K. Asada,“Signature-based testing for adaptive digitallycalibrated pipelined analog-to-digital converters,”
Conference ASICON, pp 597-600, Oct. 2009.

5[1] S. Bushnaq, T. Nakura, M. Ikeda, and K. Asada,[10] T. N a k u r a , M . I k e d a , a n d K . A s a d a , “R i n g“All Digital Baseband 50 Mbps Data Recover y

Oscillator Based Random Number Generator

Using 5x Oversampling W ith 0.9 Data Unit

Utilizing Wake-Up Time Uncertainty,” IEEE AsianInterval Clock Jitter Tolerance,” IEEE Symposium

Solid-State Circuits Conference（A-SSCC），pp.121-

on Design and Diagnostics of Electronic Circuits

124, Nov. 2009.

and Systems（DDECS），pp 206-209, April, 2009.

[11] T. Iizuka, D. Nakamura, H. Yoshida, S. Komatsu,[2] K. Asada, T. Sogabe, T. Nakura, and M. Ikeda,

M. Sasaki, M. Ikeda, and K. Asada, “An SoC“Measurement of Power Supply Noise Tolerance

Platform with On-Chip Web Interface for In-Fieldof Self-Timed Processor,” IEEE Symposium on

Monitoring,” International SoC Design Conference

Design and Diagnostics of Electronic Circuits and（ISOCC），pp.208-211,Nov. 2009.

Systems（DDECS），pp 128-131, April, 2009.

[12] S. Mandai, T. Nakura, M. Ikeda, and K. Asada,[3] M. Abbas, K-T. Cheng, Y. Furukawa, S. Komatsu,“Cascaded T ime Dif ference Amplifier using

and K. Asada, “Signature-Based Testing forDifferential Logic Delay Cell”，in Proceedings ofDigitally-Assisted Adaptive Equalizers in High-International SoC Design Conference（ISOCC），

Speed Serial Links, “ IEEE Eur opean Test

pp.194-197, Nov. 2009.

Symposium, pp. 107-112, May 2009.

[13] B. Devlin, T. Nakura, M. Ikeda, and K. Asada,[4] T. Nakura, S. Mandai, M. Ikeda, and K. Asada,“Throughput optimization by pipeline alignment“Time Dif ference Amplifier Using Closed-Loopof a Self Synchronous FPGA, “ IEEE International

Gain Control.” JSAP/IEEE Symposium on VLSI

Conference on Field-Programmable Technology

Circuits, sess.20-2, pp.208-209, June 2009.

（ICFPT），pp. 312-315, Dec. 2009.

[5] S. Mandai, T.Nakura, M. Ikeda, and K. Asada,[14] S. Mandai, T. Nakura, M. Ikeda, and K. Asada,“U l t r a H i g h S p e e d 3- D I m a g e S e n s o r”，“Cascaded T ime Dif ference Amplifier using

International Image Sensor Workshop（IISW），

Differential Logic Delay Cell,” in Proceedings ofJune 2009.

IEEE Asia and South Pacific Design Automation

VDEC2010E.indb 173

173

第 章 研究報告

国際会議論文IEEE Application Specific Integrated Circuits

5-4

10.8.4 11:31:14 AM

Conference（ASP-DAC），pp.355-356, Jan. 2010.
[15] S. Mandai, M. Ikeda, and K. Asada, “A 256 ×

Difference Amplifier,” IEICE Society Conference
2009, Sep. 2009.（in Japanese）．

256 14k Range Maps/s 3-D Range-Finding[2] 萬代，名倉，池田，浅田，“差動遅延素子を用いImage Sensor Using Row-Parallel Embedded

たカスケード型時間増幅器”，電子情報通信学会

Binary Search Tree and Address Encoder,” IEEE

総合大会，C-12-16, 2010 年 3 月

Inter national Solid-State Circuits Conference

S.Mandai, T.Nakura. M.Ikeda, K.Asada, “Cascaded（ISSCC），Dig. Of Tech. Papers, pp.404-405, Feb.

Time Difference Amplifier using Differential Logic

2010.

Delay Cell,” IEICE General Conference 2010, to be[16] [Invited] M. Ikeda, “3D range image capture

presented, Mar. 2010.（in Japanese）．

technologies,” IEEE Inter national Solid-State[3] 程，飯塚，名倉，池田，浅田，“インバータチェー

Circuits Conference（ISSCC），High speed imageンを用いたパルス幅メモリ，” 電子情報通信学会

sensor technologies Forum, Feb. 2010.

総合大会，C-12-39, 2010 年 3 月[17] M. Abbas, S. Komatsu, K. Asada, K-T. Cheng,

J.H. Jeong, T. Iizuka, T. Nakura, M. Ikeda and K.

Y. Fur ukawa, “An Automatic Tet Generation

Asada, “A Pulse Width Memor y Using Inverter

Framework for Digitally-Assisted Adaptive

Chain,” IEICE General Conference, C-12-39.

Equalizers in High-Speed Serial Links,” Design,

Mar.2010.

Automation & Test in Europe, March 2010.

[4] Ngoc Lan Dang・T. Nakura・M. Ikeda・K. Asada,“Digital Substrate Noise Canceling Method using

国内研究会

5-4

[1] 名倉，萬代，池田，浅田，“フィードバック制御を用いた時間差増幅回路，” 電子情報通信学会

第 章 研究報告174

研究報告集積回路研究会，ICD2009-46, pp.69-74,
2009 年 10 月．

5

Active Guard Ring,”，C-12-67, March, 2010.

藤田研究室
研究論文
[1] O. Sarbishei, M. Tabandeh, B. Alizadeh, and[2] 萬代，名倉，池田，浅田，“多機能デュアル・イ

M. Fujita, “A Formal Approach for Debugging

メージャ・コア・チップ”，LSI とシステムのワー

Arithmetic Circuits,” IEEE T ransactions on

クショップ，2009 年 5 月．

Computer-Aided Design of Integrated Circuits and

S.Mandai, T.Nakura. M.Ikeda, K.Asada, “Multi

Systems, Vol.28, No.5, pp.742-754, May 2009.

Functional Dual Imager Core Chip,” LSI and[2] T. Nishihara, T. Matsumoto, and M. Fujita, “Word-

Systems Workshop, May 2009.（in Japanese）．

Level Equivalence Checking in Bit-Level Accuracy[3] 萬代，池田，浅田，“行並列二分木探索回路によwith Identical Datapath,” IEICE T rans. on

る高速 3 次元距離計測イメージセンサ，” 映像情Information and Systems, Vol.E92-D, No.5, pp.972-

報メディア学会技術研究報告，2010 年 3 月．

984, May 2009.

S.Mandai, M.Ikeda, K.Asada, “3-D Range-Finding[3] B. Alizadeh and M. Fujita, “A Unified Framework

Image Sensor Using Row-Parallel Embedded

for Equivalence Verification of Datapath Oriented

Binar y Search Tree and Address Encoder,” ITE

Applications,” IEICE Trans. on Information andTechnical Report, to be presented, Mar. 2010.（inSystems, Vol.E92-D, No.5, pp.985-994, May 2009.

Japanese）．
[4] [Invited] 池田，“高速三次元形状取得手法，” 映像
情報メディア学会技術研究報告，2010 年 3 月．

[4] S. Gao, H. Yoshida, K. Seto, S. Komatsu, and M.
Fujita, “Interconnect-aware pipeline synthesis
for array based architectures,” IEICE Trans. on
Fundamentals, Vol.E92-A, No.6, pp.1464-1475, June

国内大会

2009.
[5] Anmol Mathur, Masahiro Fujita, Edmund M.

[1] 萬代，名倉，池田，浅田，“時間差増幅器を用い

Clarke, and Pascal Urard, “Functional Equivalence

た高解像度時間差ディジタル変換，” 電子情報通Verification Tools in High-Level Synthesis Flows,”

信学会ソサイエティ大会，C-12-33, 2009 年 9 月．

IEEE Design & Test of Computers, Vo.26, No.4,

S.Mandai, T.Nakura. M.Ikeda, K.Asada, “High

pp.88-95, July 2009.

Resolution Time to Digital Converter using Time

VDEC2010E.indb 174[6] T. Matsumoto, T. Nishihara, and M. Fujita,

10.8.4 11:31:14 AM

“Performance Estimation with Automatic False-

on-Chips,” Proc. of Inter national SoC Design

Path Detection for System-Level Designs,” IPSJ

Conference, pp.124-127, Nov. 2009.

Transactions on System LSI Design Methodology,
Vol.3, pp.69-80, Feb. 2010.

[10] B. Alizadeh and M. Fujita, “Modular Arithmetic
Decision Procedure with Auto-cor rection
Mechanism,” Proc. of International High Level

国際会議論文Design, Validation and Test Workshop, pp.138-145,
Nov. 2009.

[1] B. Alizadeh and M. Fujita, “Modularity in Word-[11] B. Alizadeh and M. Fujita, “Improved Heuristics

level Decision Diagrams,” Reed Muller Workshop,

for Finite Word-Length Polynomial Datapath

pp.33-41, May 2009.

Optimization,” Proc. of International Conference[2] O. Sarbishei, B. Alizadeh, and M. Fujita, “A Debug

on Computer-Aided Design, pp.169-174, Nov. 2009.

Methodology for Arithmetic Circuits Based[12] Y. Lee, T. Nishihara, T. Matsumoto, and M. Fujita,

on Hor ner Expansion Diagram,” Proc. of 6th“A Post-Silicon Debug Support Using High-level

International Workshop on Constraints in Formal

Design Description,” Proc. of The 18th Asian Test

Verification, pp.30-45, June 2009.

Symposium, pp.141-147, Nov. 2009.

[3] T. Matsumoto, T. Nishihara, Y. Kojima, and[13] H . Yo s h i d a , S . M o r i s h i t a , a n d M . F u j i t a ,M. Fujita, “Equivalence Checking of High-“Demonstration of Hardware Accelerated Formal

Level Designs Based on Symbolic Simulation,”

Verification,” Proc. of International Conference on

Pr oc. of 2009 Inter national Confer ence on

Field-Programmable Technology, pp.380-383, Dec.

Communications, Circuits and Systems, San Jose,
USA, pp.1129-1133, July 2009.

2009.
[14] B. Alizadeh and M. Fujita, “Optimization ofModular Multiplication on FPGA using Donʼt Care

Checking of System-level Design Descriptions,”

Conditions,” Proc. of International Conference on

Proc. of International Conference on

Field-Programmable Technology, pp.399-402, Dec.

Communications, Circuits and Systems, pp.1139-

2009.

1143, San Jose, USA, July 2009.

[15] Masahiro Fujita, “Techniques assuring logical cor-[5] O. Sarbishei, M. Tabandeh, B. Alizadeh, andrectness of hardware design,” 23rd International

M. Fujita, “High-level Optimization of Integer

Conference on VLSI Design, Bangalore, India,

Multipliers over a Finite Bit-Width with

January 2010.

Verification Capabilities,” Proc. of 7th International[16] B. Alizadeh and M. Fujita, “Guided Gate-level

Conference on Formal Methods and Models for

ATPG for Sequential Circuits using a High-level

Codesign, pp.56-65, July 2009.

Test Generation Approach,” Proc. of 15th Asia

[6] O . S a r b i s h e i , B . A l i z a d e h , a n d M . F u j i t a ,“P o l y n o m i a l D a t a p a t h O p t i m i z a t i o n u s i n g
Proc. of the 46th Annual Design Automation“Aggressive Overclocking Support using a Novel

Conference, pp.931-936, July 2009.

Timing Error Recover y Technique on FPGAs,”[7] Masahiro Fujita, “Verification and debugging ofProc. of Eighteenth ACM/SIGDA International

hardware designs utilizing C-based high-level

Symposium on Field-Programmable Gate Arrays,
page 288, Feb. 2010.
[18] B. Alizadeh, A. M. Gharehbaghi, and M. Fujita,[8] A.M. Gharehbaghi and M. Fujita, “Transaction-“Pipelined Microprocessors Optimization andBased Debugging of System-on-Chips with

Debugging,” Proc. of 6th International Symposium

Patter ns,” Proc. of 27th IEEE Inter nationalon Applied Reconfigurable Computing, pp.435-444,

Conference on Computer Design, pp.186-192, Oct.

March 2010.

2009.

[19] Masahiro Fujita, Hideo Tanida, Fei Gao, Tasuku[9] A.M. Gharehbaghi and M. Fujita, “On-Chip

Nishihara, Takeshi Matsumoto, “Synthesis

Transaction Level Debug Suppor t for System-

and Formal Verification of On-Chip Protocol

VDEC2010E.indb 175

5

pp.425-430, Jan. 2010.
[17] A.M. Gharehbaghi, B. Alizadeh, and M. Fujita,

Israel, September 2009.

175

and South Pacific Design Automation Conference,

Par titioning and Compensation Heuristics,”

design descriptions,” Intel DTS Symposium, Haifa,

5-4
第 章 研究報告[4] H. Yoshida and M. Fujita, “Rule-based Equivalence

10.8.4 11:31:14 AM

Transducers through Decomposed Specification,”

対する画面間遷移の網羅的検証，” 情報処理学会

11t h I n t e r n a t i o n a l S y m p o s i u m o n Q u a l i t y

創立 50 周年記念（第 72 回）全国大会，pp.1-459-1-

Electronic Design, March 2010.

460, 2010 年 3 月．
[11] 52.

国内学会，研究会等[1] 西原佑，松本剛史，藤田昌宏，“HW/SW 協調設吉田浩章，藤田昌宏，“潜在的多様性を考慮したプログラマブルハードウェアの高位合成手法，” 電子情報通信学会技術研究報告，
Vol.109, No.462, pp.67-72, 那覇，2010 年 3 月．

計の形式的検証における同期点の抽出による効率的な状態削減手法，” DA シンポジウム 2009 論文集，pp.49-54, 2009 年 8 月．
[2] 藤田昌宏，“C 言語ベース設計に対する高位設計
検証技術，” DA シンポジウム 2009 論文集，pp.199204, 2009 年 8 月．

[1] Y. Nakamura, M. Takamiya, and T. Sakurai, “An
On-Chip Noise Canceller with High Voltage[3] 山下茂，吉田浩章，藤田昌宏，“Increasing Yield

Supply Lines for Nanosecond-Range Power Supply

Using Partially-Programmable Circuits,” 電子情報

Noise，” IEICE Transaction on Electronics, E92-C,

通信学会技術研究報告，Vol.109, No.315, pp.125-

No.4, pp.468-472, April 2009.

130, 2009 年 12 月．

5-4

高宮研究室
研究論文

[2] T. Sekitani, K. Zaitsu, Y. Noguchi, K. Ishibe,[4] 吉田浩章，藤田昌宏，“設計固有セルライブラリ

M . T a k a m i y a , T. S a k u r a i , a n d T. S o m e y a ,の自動生成手法，” 電子情報通信学会技術研究報“Printed Nonvolatile Memor y for a Sheet-Type

告，Vol.109, No.315, pp.179-184, 2009 年 12 月．

Communication System “，IEEE Transactions on[5] 谷田英生，Mukul R. Prasad, Sreeranga P. Rajan, 藤Electron Devices, Vol. 56, No. 5, pp. 1027 - 1035,

田昌宏，“動的ウェブアプリケーションのクライ

第 章 研究報告1765May 2009.

アントを使用した網羅的検証手法，” 第 6 回ディ[3] L. Liu, Y. Miyamoto, Z. Zhou, K. Sakaida, J. Ryu, K.

ペンダブルシステムシンポジウム DSS2009 論文

Ishida, M. Takamiya, and T. Sakurai, “A 100Mbps,

集，pp.82-93, 2009 年 12 月．

4.1pJ/bit Threshold Detection-Based Impulse[6] Ratna Krishnamoor thy, Keshavan Varadarajan,

Radio UWB Transceiver in 90nm CMOS.” IEICE

Mythri Alle, Ranjani Narayan, Masahiro Fujita,

Transaction on Electronics, E92-C, No.6, pp.769-

S K Nandy, “Reducing Scheduling Overheads in

776, June 2009.

Dynamically Reconfigurable Processors,” 電子情[4] G.-S.Kim, M. Takamiya, and T. Sakurai, “A 25-mV-

報通信学会技術研究報告，Vol.109, No.395, pp.7-

Sensitivity 2-Gb/s Optimum-Logic-Threshold

12, 2010 年 1 月．

Capacitive-Coupling Receiver for Wireless Wafer[7] Y. Lee, T. Nishihara, T. Matsumoto, and M. Fujita,

Probing Systems,"IEEE Transactions on Circuits“A Method of Reproducing Iuput/Ouput Error

and Systems ─ II: Express Briefs, Vol. 56, No.9, pp.

Trace on High-level Design for Hardware Debug709 - 713, Sep 2009.

Suppor t,” 電子情報通信学会技術研究報告，Vol.
109, No. 416, pp. 30-35, 2010 年 2 月．

[5] L. Liu, M. Takamiya, T. Sekitani, Y. Noguchi,
S. Nakano, K. Zaitsu, T. Kuroda, T. Someya,[8] 原田裕基，西原佑，松本剛史，藤田昌宏，“ワーand T. Sakurai, “A 107-pJ/bit 100-kb/s 0.18-um

ドレベル論理式の充足可能性判定問題を利用しCapacitive-Coupling Transceiver With Data Edge

たシステムレベル設計デバッグ支援手法，” 情

Signaling and DC Power-Free Pulse Detector

報処理学会創立 50 周年記念（第 72 回）全国大会，

for Printable Communication Sheet,” IEEE

pp.1-459-1-460, 2010 年 3 月．

Transactions on Circuits and Systems ─ I: Regular[9] 田川貴聡，松本剛史，藤田昌宏，“動作合成されPapers, Vol. 56, No. 11, pp. 2511 - 2518, Nov 2009.

た束データ方式による非同期式回路とその動作[6] K. Ishida, N. Masunaga, Z. Zhou, T. Yasufuku, T.

仕様に対する等価性検証手法，” 情報処理学会創Sekitani, U. Zschieschang, H. Klauk, M. Takamiya,

立 50 周年記念（第 72 回）全国大会，pp.1-153-1-154,

T. Someya, and T. Sakurai, “Stretchable EMI

2010 年 3 月．

Measurement Sheet With 8 X 8 Coil Array, 2 V[10] 谷田英生，Mukul R. Prasad, Sreeranga P. Rajan, 藤Organic CMOS Decoder, and 0.18 um Silicon

田昌宏，“動的ウェブアプリケーションの操作にCMOS LSIs for Electric and Magnetic Field

VDEC2010E.indb 176

10.8.4 11:31:14 AM

Detection,” IEEE Journal of Solid-State Circuits,

on 3D System Integration（3D IC），San Francisco,Vol. 45, No. 1, pp. 249-259, Jan 2010.

USA, Sep 2009.

[7] T. Yasufuku, K. Ishida, S. Miyamoto, H. Nakai,[6] G.-S. Kim, M. Takamiya, and T. Sakurai, “A

M. Takamiya, and T. Sakurai, “Inductor andCapacitive Coupling Inter face with HighTSV Design of 20-V Boost Conver ter for Low

Sensitivity for Wireless Wafer Testing.” IEEE

Power 3D Solid State Drive with NAND FlashI n t e r n a t i o n a l C o n f e r e n c e o n 3D S y s t e mMemories."IEICE Transaction on Electronics,

Integration（3D IC），San Francisco, USA, Sep

E93-C, No.3, pp.317-323, March 2010.

2009.

[8] T. Yasufuku, T. Niiyama, Z. Piao, K. Ishida, M.

[7] T. Someya, T. Sekitani, M. Takamiya, T. Sakurai,

Murakata, M. Takamiya, and T. Sakurai, “Difficulty

U. Zschieschang, and H. Klauk, “Printed Organicof Power Supply Voltage Scaling in Large Scale

Transistors: Toward Ambient Electronics,” IEEE

Subthreshold Logic Circuits."IEICE Transaction

International Electron Devices Meeting（IEDM），

on Electronics, E93-C, No.3, pp.332-339, March

Baltimore, USA, pp. 9-14, Dec 2009.（Plenary talk）

2010.

[8] T. Sekitani, T. Yokota, U. Zschieschang, H. Klauk,
S. Bauer, K. Takeuchi, M. Takamiya, T. Sakurai,

国際会議論文
[1] L. Liu, T. Sakurai, and M. Takamiya, “A 1.28mW

and T. Someya, “Organic Nonvolatile Memor yTransistors for Flexible Sensor Arrays,” Science,Vol. 326, pp. 1516 - 1519, Dec 2009.
[9] K. Ishida, N. Masunaga, R. Takahashi, T. Sekitani,

Domain Cor r elator and Embedded Sliding

S. Shino, U. Zschieschang, H. Klauk, M. Takamiya,

S c h e m e f o r D a t a S y n c h r o n i z a t i o n ,” I E E E

T. Someya, and T. Sakurai, “User Customizable

Symposium on VLSI Circuits, Kyoto, pp. 146-147,

L o g i c P a p e r（U C L P）w i t h O r g a n i c S e a - o f

June 2009.

Transmission-Gates（SOTG）Architecture and[2] N. Masunaga, K. Ishida, Z. Zhou, T. Yasufuku,

Ink-Jet Printed Interconnects,” IEEE International

T. Sekitani, M. Takamiya, T. Someya, and T.

Solid-State Circuits Conference（ISSCC），San

Sakurai, “A Flexible EMI Measurement Sheet toFrancisco, USA, pp. 138-139, Feb 2010.

Measure Electric and Magnetic Fields Separately[10] M. Daito, Y. Nakata, S. Sasaki, H. Gomyo, H.

with Distributed Antennas and LSIʼs,” IEEE

Kusamitsu, Y. Komoto, K. Iizuka, K. Ikeuchi, G.

Inter national Symposium on Electromagnetic

Kim, M. Takamiya, and T. Sakurai, “Capacitively

Compatibility, Austin, USA, pp. 156-160, Aug 2009.

Coupled Non-Contact Pr obing Cir cuits for[3] T. Yasufuku, K. Ishida, S. Miyamoto, H. Nakai, M.

Membrane-Based Wafer-Level Simultaneous

Takamiya, T. Sakurai, and K. Takeuchi, “Inductor

Testing,” IEEE International Solid-State Circuits

Design of 20-V Boost Converter for Low Power 3D

Conference（ISSCC），San Francisco, USA, pp.

Solid State Drive with NAND Flash Memories.”144-145, Feb 2010.

5-4
177

第 章 研究報告

100Mb/s Impulse UWB Receiver with Charge-

5

Inter national Symposium on Low PowerElectronics and Design（ISLPED），San Francisco,USA, pp. 87-91, Aug 2009.

シンポジウム・研究会・大会等発表[4] K. Ikeuchi, K. Sakaida, K. Ishida, T. Sakurai,[1] 安福正，石田光一，宮本晋示，中井弘人，高宮and M. Takamiya, “Switched Resonant Clocking

真，桜井貴康，竹内健，“三次元 SSD の低電力化（SRC）Scheme Enabling Dynamic Frequency

技術と SSD 向けプログラム電圧（20V）生成回路，”

Scaling and Low-Speed Test.” IEEE Custom

電子情報通信学会，信学技報，ICD2009-10, pp.

Integrated Circuits Conference（CICC），San Jose,

47-52, 松島，2009 年 4 月．
（Invited）

USA, pp. 33-36, Sep 2009.

[2] 安福正，石田光一，宮本晋示，中井弘人，高宮[5] T. Yasufuku, K. Ishida, S. Miyamoto, H. Nakai, M.

真，桜井貴康，竹内健，“三次元積層 NAND 型フ

Takamiya, T. Sakurai, and K. Takeuchi, “Ef fect

ラッシュ SSD 向けプログラム電圧（20V）生成回

of Resistance of TSVʼs on Performance of Boost路，” 電子情報通信学会，LSI とシステムのワー

Conver ter for Low Power 3D SSD with NAND

クショップ，ポスターセッション学生部門 27, pp.

Flash Memories.” IEEE International Conference262-264，北九州，2009 年 5 月．
（ICD 優秀発表賞

VDEC2010E.indb 177

10.8.4 11:31:14 AM

提案，” 電子情報通信学会総合大会，BS-9-5，仙台，を受賞）[3] 増永直樹，石田光一，周志偉，安福正，関谷毅，Zschieschang Ute，Klauk Hagen，高宮真，染谷洋一，桜井貴康，高宮CMOS デコーダと EMI 検出用 LSI で構成された伸イル間の無線電力伝送の実測，” 電子情報通信学

縮可能な EMI 測定シートの提案と動作実証，” 電会総合大会，C-12-22，仙台，2010 年 3 月．

子情報通信学会，LSI とシステムのワークショッ[13] 佐々木正人，池内克之，大東睦夫，高宮真，“磁気共鳴を用いたプリント基板上のコ

真，プ，ポ ス タ ー セ ッ シ ョ ン 学 生 部 門 28, pp. 265-

桜井貴康，“シングルエンド形 L 結合を用いたボー

267, 北 九 州，2009 年 5 月．（IEEE SSCS Kansai

ド間非接触データ伝送，” 電子情報通信学会総合

Chapter Award を受賞）．

大会，C-12-23，仙台，2010 年 3 月．
[14] 飯田智士，安福正，平入孝二，高田英裕，野クトロニクスによる Green by IT,” 電子情報通信

村昌弘，高宮学会，LSI とシステムのワークショップ，イブニ

チェーンの最低可動電圧（VDDmin）のモンテカル

ングパネル「エネルギーと環境のために LSI がでロ法によるシミュレーション，” 電子情報通信学

きること」，パネリスト，pp. 129, 北九州，2009 年

会総合大会，C-12-62，仙台，2010 年 3 月．

5 月．

真，桜井貴康，“各種 CMOS ゲート・

[15] 石田光一，増永直樹，高橋[5] L. Liu, T. Sakurai, and M. Takamiya, “A 100Mbps,

第 章 研究報告178[12] 島本潤吉，居村岳広，堀隆夫，桜井貴康，“8 × 8 のコイルアレーと 2V 有機[4] 高宮真，“粉末型エレクトロニクスと大面積エレ

5-42010 年 3 月．

宮

亮，関谷

毅，高

真， 染 谷 隆 夫， 桜 井 貴 康，“ 有 機 CMOS 向1.28mW Impulse Radio UWB Receiver withけ Sea-of Transmission-Gates（SOTG）アーキテク

Charge-Domain Sampling Correlator in 0.18um

チャ，” 電子情報通信学会総合大会，C-12-71，仙台，CMOS.” 電子情報通信学会，信学技報，ICD2009-2010 年 3 月．

14, pp.7-11, 東京，2009 年 7 月．
[6] 高宮真，“プリンタブルエレクトロニクスの

新 応 用 と 展 開，
” 電 子 ジ ャ ー ナ ル， 第 212 回
Technical Symposium「プリンタブルエレクトロ

5[1] Yoshio Mita, Y. Li, M. Kubota, S. Morishita, W.

ニクス」，東京，2009 年 7 月．
[7] 高宮毅，染谷隆夫，桜井貴康，“ワParkes, L.I. Haworth, B.W. Flynn, J.G. Terry, T.-B.

イヤレス電力伝送・通信シート，” 日本磁気学会

Tang, A.D. Ruthven, S. Smith and A.J. Walton,

会報「まぐね」，Vol. 4, No. 9, pp.435-440, 2009 年 9“Demonstration of a wireless driven MEMS pond月．

skater that uses EWOD technology,” Journal of[8] 高宮真，関谷真，“有機トランジスタを用いた大面積エ

Solid-State Electronics, Vol. 53 pp. 798-802, 2009.

レクトロニクス向けの設計技術，” 電子情報技術[2] Hongbo Zhu and Tadashi Shibata, “A Digital-Pixel-

産業協会 フレキシブルデバイス技術分科会，東Sensor-Based Global Feature Extraction Processor

京，2009 年 9 月．

for Real-T ime Object Recognition,” Japanese[9] 石田光一，増永直樹，周
谷

志偉，安福

正，関

毅，ツィーシャング ウテ，クラーク ハーゲ

Journal of Applied Physics, VOL. 48, NO. 4, pp.
04C080-1-7, 2009.

真， 染 谷 隆 夫， 桜 井 貴 康，“2V 有 機[3] N o r i h i r o Ta k a h a s h i , K a z u h i d e F u j i t a , a n d

CMOS とシリコン CMOS を用いた EMI 測定用風Tadashi Shibata, “A Pixel-Parallel Self-Similitude

呂敷の原理検証，” 電子情報通信学会，信学技報，Processing for Multiple-Resolution Edge-Filtering

ICD2009-33, pp. 1-6, 東京，2009 年 10 月．

Analog Image Sensors,” IEEE Transactions on

ン， 高 宮[10] 安福正，石田光一，宮本晋示，中井弘人，高宮真，
桜井貴康，竹内健，“三次元 SSD 用 20V ブースト

Circuits and Systems̶I : Regular Papers, VOL.
56, NO.11, pp.2384-2392, 2009.

コンバータ向けのインダクタ設計，” 電子情報通[4] Tadashi Shibata, “Computing based on the phys-

信学会，
信学技報，ICD2009-103, pp. 151-156, 浜松，

ics of nano devices̶A beyond-CMOS approach2009 年 12 月．

to human-like intelligent systems,” Solid-State[11] 居 村 岳 広， 岡 部 浩 之， 小 柳 拓 也， 加 藤 昌 樹，
Teck Chuan Beh，大手昌也，島本潤吉，高宮Electronics, VOL. 53, pp. 1227-1241, 2009.

真，[5] Jia Hao, and Tadashi Shibata, “An Ego-Motion

洋一，“kHz 〜 MHz 〜 GHz における磁界共Detection System Employing Directional-Edge-

振結合によるワイヤレス電力伝送用アンテナのBased Motion Field,” IEICE Trans. Inf. & Syst.，

堀

VDEC2010E.indb 178

柴田・三田研究室
学会誌

10.8.4 11:31:14 AM

VOL.E93-D, NO.1, pp. 94-106, 2010.

Photonic Cr ystal MEMS Scanner,” IEEE/LEOS
International Conference On Optical MEMS and

国際学会プロシーディング

Their Applications（OMEMS 2009），pp. 77-78
2009.

[1] Yudai Fukuoka and Tadashi Shibata, “Block-[8] Norihiro Takahashi and Tadashi Shibata, “AMatching-Based CMOS Optical Flow Sensor

Non-Subtraction Configuration of Self-Similitude

Using Only-Nearest-Neighbor Computation,”

Architecture for Multiple-Resolution Edge-

Proceedings of the 2009 International Symposium

Filtering CMOS Image Sensor,” Proceedings ofon Circuits and Systems（ISCAS 2009），pp. 1485-

the 19th International Conference on Ar tificial

1488, Taipei, Taiwan, May 24-27, 2009.
[2] Kyunghee Kang and Tadashi Shibata, “An on-Chip-

Neural Networks（ICANN 2009），vol. 1, pp. 391400, Limassol, Cyprus, September 14-17, 2009.

Trainable Gaussian-Kernel Analog Support Vector[9] Tadashi Shibata, “Bio-Inspired Devices, Circuits

Machine,” Proceedings of the 2009 Internationaland Systems,” Proceeding of the 35th European

Symposium on Circuits and Systems（ISCAS

Solid-State Circuits Conference（ESSCIRC 2009），

2009），pp. 2661-2664, Taipei, Taiwan, May 24-27,

pp. 8-15, Athens, Greece, 14-18 September, 2009.

2009.

[10] Hongbo Zhu and Tadashi Shibata, “A Real-[3] Kazuhide Fujita, Kiyoto Ito and Tadashi Shibata,

Time Image Recognition System Using a Global“A Single-Motion-Vector/Cycle-Generation Optical

Dir ectional-Edge-Featur e Extraction VLSIFlow Processor Employing Directional-Edge

Processor,” Proceeding of the 35th European

Histogram Matching,” Proceedings of the 2009

Solid-State Circuits Conference（ESSCIRC 2009），

International Symposium on Circuits and Systems

pp. 248-251, Athens, Greece, 14-18 September,（ISCAS 2009），pp. 3022-3025, Taipei, Taiwan, May

2009.
[11] Yoshio Mita, Jean-Bernard Pourciel, Masanori[4] Takuki Nakagawa and Tadashi Shibata, “A Real-

Kubota, Akio Higo, Shaojun Ma, Satoshi

Time Image Feature Vector Generator Employing

Morishita, Masakazu Sugiyama, and Takahisa

Functional Cache Memor y for Edge Flags,”

Masuzawa, “An Active Swing Probing Method

Proceedings of the 2009 International Symposiumfor High Aspect Ratio Deep Hole Profiler,” 20thon Circuits and Systems（ISCAS 2009），pp. 3026-

Workshop on Micromachining, Micromechanics

3029, Taipei, Taiwan, May 24-27, 2009.

and Microsystems,（MME 2009），September[5] Satoshi Morishita, JunHyong Kim, Frederic[12] N o r i h i r o Ta k a h a s h i a n d Ta d a s h i S h i b a t a ,Mita, “A Three-Dimensional Silicon Shadowmask“Current-Mode Multiple-Resolution Edge-Filteringfor Patterning On Trenches with Vertical Walls,”

CMOS Image Sensor Employing Self-Similitude

The 15th Inter national Conference on Solid-

Processing,” in Extended Abstracts of the 2009

State Sensors, Actuators and Microsystems

International Conference on Solid State Devices（Transducers '09），June 21-25, Denver, USA, pp.

and Materials（SSDM

1608-1611, 2009.

Sendai, Japan, October 7-9, 2009.

2009），pp. 1066-1067,[6] Jun-Hyoung Kim, Masanori Kubota, Akio Higo,[13] Y itao Ma and Tadashi Shibata, “A Binar y-

Hideki Abe, Yoshitaka Oka, and Yoshio Mita,

Tree Hierarchical Multiple-Chip Architecture“A Cur vature Controlled Flexible Silicon Microfor Real-Time Large-Scale Learning Processor

Electrode Ar ray to Wrap Neurons for Signal

Systems,” Proceeding of the 2009 International

Analysis,” The 15th International Conference on

Conference on Solid State Devices and Materials

Solid-State Sensors, Actuators and Microsystems（SSDM2009），P-5-3, pp. 454-455, Sendai, Japan,（Transducers '09）
，June 21-25, Denver, USA, pp.

October, 2009.
[14] Tadashi Shibata,”Bio Inspired Architectures in the[7] K. Takahashi, I. W. Jung, A. Higo, Y. Mita, H.

Nanoscale Integration Era,” ECS Transactions,

Fujita, H. Toshiyoshi, and O. Solgaard, “A CMOS

Volume 25, Issue 7, 216th ECS Meeting, October 4

C o m p a t i b l e L o w Te m p e r a t u r e P r o c e s s f o r- October 9, 2009, Vienna, Austria, “ULSI Process

VDEC2010E.indb 179

5

20-22, Toulouse, France D12（2009.09）．

Mar ty, Yifan Li, Anthony J. Walton, and Yoshio

1810-1813, 2009.

179

第 章 研究報告24-27, 2009

5-4

10.8.4 11:31:14 AM

Integration 6”Editor（s）: C. Claeys, H. Iwai, M.
Tao, S. Deleonibus, J. Murota, pp. 49-64.

Hiroshima, Japan, pp. 14-17, 2010.
[22] Yoshio Mita, Jean-Bernard Pourciel, Masanori[15] Jia Hao and Tadashi Shibata, “Digit-Writing Hand

Kubota, Agnes Tixier-Mita, Satoshi Morishita,

Gesture Recognition by Hand-Held Camera

and Takahisa Masuzawa, “A Balanced-SeeSaw

Motion Analysis,” Proceedings of the IEEE

MEMS Swing Probe for Vertical Profilometry ofInternational Conference on Signal Processing andDeep Micro Structures,” 23rd IEEE International

Communication Systems2009（ICSPCS 2009），

Conference on Microelectronic Test Structures

Omaha Nebraska, USA, September 28-30, 2009.

（ICMTS），22-25 March, Hiroshima, Japan, pp.

[16] Ruihan Bao and Tadashi Shibata, “A Gesture

58-63, 2010.

Perception Algorithm Using Compact OneDimensional Representation of Spatio-Temporal
Motion-Field Patches,” Proceedings of The IEEE
Processing[1] 三田吉郎，「高機能 MEMS 三次元構造形成のため

and Communication Systems 2009（ICSPCSのプロセス技術（招待講演）」，応用物理学会秋季2009），Omaha Nebraska, USA, September 28-30,

全国大会，2009 年 9 月

International Conference on Signal[2] Yoshio Mita, Jean-Bernard Pourciel, Masanori

2009.
[17] Robert Grou-Szabo and Tadashi Shibata, “Blind

Kubota, Shaojun Ma, Akio Higo, Agnès Tixier-

Motion-Blur Parameter Estimation Using

Mita, Satoshi Morishita, Masakazu Sugiyama,

Edge Detectors,” Proceedings of The IEEEet Takahisa Masuzawa, “La Méthode “Swing-

International Conference on Signal Processing andProbing” Pour la Profilomètrie de Microtrous Très

Communication Systems 2009（ICSPCS 2009），

Profonds（in French）”，Journée Francophone

Omaha Nebraska, USA, September 28-30, 2009.

de la Recherche（ フ ラ ン ス 語 に よ る 科 学 シ ン[18] R o b e r t G r o u - S z a b o a n d T a d a s h i S h i b a t a ,ポジウム），14 Novembre 2009, Maison Franco-

5-4
第 章 研究報告180

その他研究会“Random-Valued Impulse Noise Detector for

5

Japonaise, Tokyo, Japon（2009.11）．

Switching Median Filters Using Edge Detectors,”[3] 柴田直，「〔招待論文〕心の情報処理に学ぶ新たProceedings of The IEEE Inter national

な VLSI システムアーキテクチャ」電子情報通Conference on Signal Processingand信学会技術研究報告（信学技報 IEICE TechnicalCommunication Systems 2009（ICSPCS 2009），

Report），Vol. 109, No. 336, ICD2009-95（2009-12），

Omaha Nebraska, USA, September 28-30, 2009.

2009 年 12 月

[19] Mio Nishiyama and Tadashi Shibata, “Normalized[4] 三好高史， 柴田直，「ブロックサイズ可変エッScoring of Hidden Markov Models by On-Line

ジヒストグラムを用いた物体検出ハードウエア

Lear ning and Its Application to Gesture-

アルゴリズム」，電子情報通信学会技術研究報告

Sequence Perception,” Proceedings of the IEEE

（信学技報），Vol. 109, No.334, PRMU2009-151, pp.

International Conference on Image Processing

71-76, 2009 年 12 月

（ICIP），pp.3565-3568, Cairo, November, 7-11,
2009.

[5] 申丞鎬，柴田直，「方向性エッジヒストグラム
マッチング VLSI プロセッサを用いた実時間 3 次[20] Yuta Okano and Tadashi Shibata, “High-Frame-

元動きフィールド生成システム」，電子情報通信

Rate Dense Motion Vector Field Generation

学会技術研究報告（信学技報），Vol. 109, No.334,

Processor With Simplified Best-Match Searching

PRMU2009-151, pp. 83-88, 2009 年 12 月

Circuitries,” in The Proceedings of IEEE Asian[6] プ ラ バ ー ト

ウ ィ ー ラ ワ ル ダ ナ， 柴 田 直，

Solid-State Circuits Conference（A-SSCC），pp.

「CMOS バ ン プ 回 路 を 用 い た 電 流 モ ー ド 動 き

205-208, Taipei, Taiwan, November 16-18, 2009.

フィールド生成回路」電子情報通信学会技術研[21] M a s a n o r i K u b o t a , Yo s h i o M i t a , M a s a k a z u

究報告（信学技報 IEICE Technical Report），Vol.

Sugiyama, and Yoshiaki Nakano, “A bulk microma-

109, No.405, ICD2009-113（2010-01），2010 年 1 月

chined vertical nano-gap Pirani wide-range pressure test structure for MEMS-integration, “ 23rdIEEE International Conference on Microelectronic
T e s t S t r u c t u r e s （I C M T S）， 22-25 M a r c h ,VDEC2010E.indb 180

10.8.4 11:31:14 AM

高木・竹中研究室
研究論文

FETs,” IEEE Trans. Electron Devices, vol. 56, no. 5,
pp. 1152 – 1156, 2009.
[10] A. Al Amin, K. Nishimura, K. Shimizu, M.

[1] T. Haimoto, T. Hoshii, S. Nakagawa, M. Takenaka,

Takenaka, T. Tanemura, H. Onaka, T. Hatta,

and S. Takagi, “Fabrication and characterization

A. Kasukawa, S. Tsuji, Y. Kondo, Y. Urino, H.

of MIS structures by direct nitridation of InP sur-

Uetsuka, and Y. Nakano, “Development of an opti-

faces,” Appl. Phys. Lett.，Vol. 96, 012107, 2010.

cal burst switching node testbed and demonstra-[2] M. Yokoyama, T. Yasuda, H. Takagi, H. Yamada,tion of multi bitrate optical burst for warding,”

N. Fukuhara, M. Hata, M. Sugiyama, Y. Nakano,IEEE/OSA J. Light. Tech.，Vol. 27, No. 16, pp.

M. Takenaka, S. Takagi, “Thin body III-V-

3466-3475, 2009.

semiconductor-on-insulator MOSFETs on Si fabricated using direct wafer bonding,” Appl. Phys.
Express.，Vol. 2, 124501, 2009.

国際会議論文[3] M. Takenaka, M. Yokoyama, M. Sugiyama, Y.

[1] M. Takenaka, M. Yokoyama, M. Sugiyama, Y.

Nakano, and S. Takagi, “InGaAsP photonic wire

Nakano, and S. Takagi, “ Ultrasmall arrayed wave-

based ultrasmall arrayed waveguide grating mul-guide grating multiplexer using InP-based photon-

tiplexer on Si wafer,” Appl. Phys. Express.，Vol. 2,

ic wire waveguide on Si wafer for III-V CMOS pho-

122201, 2009.

tonics,” Optical Fiber Communication Conference[4] H. Ishii, N. Miyata, Y. Urabe, T. Itatani, T. Yasuda,（OFCʼ10），OThS5, San Diego, March 2010.
[2] K. Takeda, M. Takenaka, T. Tanemura, M. Zaitsu,

Sugiyama, M. Takenaka, and S. Takagi, “Highand Y. Nakano, “Single-chip all-optical packet pro-electron mobility metal–insulator–semiconductor

cessor based on all-optical flip-flop monolithicallyfield-effect transistors fabricated on（111）-oriented

integrated with MZI-SOA switch,” Optical Fiber

InGaAs channels,” Appl. Phys. Express.，Vol. 2,

Communication Conference（OFCʼ10），OThS2,

121101, 2009.

San Diego, March 2010.

[5] T. Sasada, Y. Nakakita, M. Takenaka, and S.

[3] M. Yokoyama, T. Yasuda, H. Takagi, H. Yamada,

Takagi, “Surface orientation dependence of inter-

Y. Urabe, H. Ishii, N. Fukuhara, M. Hata, M.

face properties of GeO2/Ge metal-oxide–semicon-

Sugiyama, Y. Nakano, M. Takenaka, and S. Takagi,

ductor structures fabricated by thermal oxidation,”“ Novel low damage and low temperature direct

J. Appl. Phys.，vol. 106, 073716, 2009.

wafer bonding processes using buried oxide pro-[6] S. Takagi, M. Sugiyama, T. Yasuda and M.

tection layers for fabricating III-V-on-insulator on

Takenaka, “Ge/III-V Channel Engineering for

Si structures,” 2nd International IEEE Workshop

future CMOS,” ECS Trans. vol. 19, no. 5, pp. 9-20,

on Low Temperature Bonding for 3D Integration, ?，2009.

?，? 2010.

[7] Y. Zhao, M. Takenaka, and S. Takagi, “On sur-[4] K. Morii, T. Iwasaki, R. Nakane, M. Takenaka, andface roughness scattering-limited mobilities on

S. Takagi, “High performance GeO2/Ge nMOS-

electrons and holes in biaxially tensile-strained Si

FETs with source/drain junctions formed by gas

MOSFETs,” IEEE Electron Dev.，vol. 30, no. 9, pp.

phase doping,” International Electron Devices

967 - 969, 2009.

Meeting（IEDMʼ09），29.3, Baltimore, December[8] K. Takeda, M. Takenaka, T. Tanemura, and Y.

[5] T. Yasuda, N. Miyata, Y. Urabe, H. Ishii, T. Itatani,

T unability of All-Optical Flip-Flop Based on

H. Yamada, N. Fukuhara, M. Hata, A. Ohtake, M.

Multimode Interference Bistable Laser Diode,”

Yokoyama, T. Hoshii, M. Takenaka, and ShinichiIEEE Photonics Journal, vol. 1, no. 1, pp. 40 - 47,

Takagi, “Relationship between interface structures

2009.

and electrical properties in the High-k/III-V sys-

“Comprehensive understanding of coulomb scattering mobility in biaxially strained-Si pMOS-

VDEC2010E.indb 181

181

5

2009.

Nakano, “Experimental Study on Wavelength[9] Y . Z h a o , M . T a k e n a k a , a n d S . T a k a g i ,5-4
第 章 研究報告

H. Yamada, N. Fukuhara, M. Hata, M. Deura, M.

tem,” MRS Fall Meeting, A8-7, Boston, December
2009（invited paper）．
[6] T. Hoshii, M. Yokoyama, H. Yamada, M. Hata, T.

10.8.4 11:31:14 AM

Yasuda, M. Takenaka, and S. Takagi, “Impact of[14] K. Takeda, M. Takenaka, T. Tanemura, and Y.

Nitridation on Interface State Density of InGaAs

Nakano, “All-optical flip-flop based on Mach-

MOS Capacitors using SiO2 Deposited by Electron

Zehnder inter ferometer bistable laser Diode,”

Cyclotron Resonance Plasma Sputtering,” IEEE

European Conference on Optical Communication

Semiconductor Inter face Specialists conference（ECOCʼ09），1.2.5, Wien, September 2009.

（SISCʼ09），5-3, Arlington, December 2009.

[15] K. Takeda, M. Takenaka, T. Tanemura, and Y.

[7] T. Iwasaki, N. Taoka, M. Takenaka, and S. Takagi,

Nakano, “Design and fabrication of Mach-Zehnder“ Impact of plasma nitridation of ther mally-

interferometer bistable laser diode all-optical flip-

grown GeO2/Ge MIS structures on the GeO2 film

flop,” Photonics in Switching（PSʼ09），WeI2-4,

and inter face proper ties,” IEEE Semiconductor
Inter face Specialists conference（SISCʼ09），P-30,
Arlington, December 2009.

Pisa, September 2009.
[16] S.H. Kim, S. Nakagawa, T. Haimoto, R. Nakane,
M. Takenaka, and S. Takagi, “ Metal source/drain[8] T. Yasuda, H. Ishii, Y. Urabe, T. Itatani, N. Miyata,

inversion-mode InP MOSFETs,” Device Research

H. Yamada, N. Fukuhara, M. Hata, M. Yokoyama,

Conference（DRCʼ09），III-31, State College, June

M. Takenaka, S. Takagi, “Susceptibility of InGaAs

2009.

MISFETs to thermal processes in the device fab-[17] M. Yokoyama, T. Yasuda, H. Takagi, H. Yamada, N.

rication,” IEEE Semiconductor Interface Specialists

Fukuhara, M. Hata, M. Sugiyama, Y. Nakano, M.

conference（SISCʼ09），P-14, Arlington, December

Takenaka, and S. Takagi, “High Mobility metal S/

2009.

D III-V-On-Insulator MOSFETs on a Si substrate[9] K. Takeda, M. Takenaka, T. Tanemura, M. Zaitsu,

5-4

and Y. Nakano, “Wide wavelength operation of

第 章 研究報告

1825using direct wafer bonding,” VLSI Symposium.，
12B-3, Kyoto, June 2009.

all-optical flip-flop using Mach-Zehnder interfer-[18] Y. Zhao, H. Matsumoto, T. Sato, S. Koyama, M.

ometer bistable laser diode,” Annual Meeting

Takenaka and S. Takagi, “Comprehensive under-of the IEEE Lasers and Electro-Optics Society

standing of surface roughness limited mobility in（LEOSʼ09），WV5, Belek-Antalya, Turkey, October

unstrained- and strained-Si MOSFETs by novel

2009.

characterization scheme of Si/SiO2 inter face[10] M. Deura, Y. Kondo, T. Hoshii, M. Takenaka, S.
Takagi, Y. Nakano, and M. Sugiyama, “In situ monitoring of the initial nucleation for the formation

roughness,” VLSI Symposium.，2A-3, Kyoto, June
2009.
[19] M. Takenaka, M. Sugiyama, Y. Nakano, and S.

of uniform InGaAs micro-discs on Si,” Euro-CVD,

Takagi, “Gas phase doping of arsenic into germa-

2524, Vienna, October 2009.

nium by using MOVPE system for source/drain[11] M. Deura, Y. Kondo, T. Hoshii, M. Takenaka, S.

formation of high performance Ge nMOSFETs,”

Takagi, Y. Nakano, and M. Sugiyama, “Twin-free

E-MRS Spring Meeting, 14.4, Strasbourg, June

InGaAs thin layer on Si by multi-step micro-chan-

2009.

nel selective-area MOVPE,” OMVPE Workshop,
Lake Geneva, August 2009.

[20] M. Takenaka, K. Takeda, T. Hoshii, T. Tanemura,
M. Sugiyama, Y. Nakano, and S. Takagi, “Source/[12] Y. Kondo, M. Deura, T. Hoshii, M. Takenaka, S.

drain formation by using epitaxial regrowth of

Takagi, Y. Nakano, M. Sugiyama1, “ Initial growthn+InP for III-V nMOSFETs,” Indium Phosphideof InAs on P-terminated Si（111）surface to pro-and Related Materials（IPRMʼ 09），T uA1-5,

mote uniform lateral growth of InGaAs micro-discs
on patterned Si,” OMVPE Workshop, Lake Geneva,
August 2009.

Newport beach, May 2009.
[21] M. Deura, T. Hoshii, M. Takenaka, S. Takagi,
Y. Nakano, and M. Sugiyama, “Uniform InGaAs[13] S. Dissanayake, S. Sugahara, M. Takenaka, andmicro-discs on Si by micro-channel selective-area

S. Takagi, “High Per formance（110）-oriented

MOVPE,” Indium Phosphide and Related Materials

GOI pMOSFETs Fabricated by Ge Condensation（IPRMʼ09），MA2-2, Newport beach, May 2009.

Technique,” International Conference on Solid[22] S. Takagi, M. Sugiyama, T. Yasuda, and M.

State Devices and Materials（SSDMʼ09），A-1-4,

Takenaka, “Ge/III-V channel engineering for

Sendai, October 2009.

future CMOS,” 1st International Symposium on

VDEC2010E.indb 182

10.8.4 11:31:14 AM

Graphene and Emerging Materials for Post-CMOS

不純物によるクーロン散乱に与える影響の統一

Applications, 215 th Meeting of The Electrochemical

的な物理機構」，第 57 回応用物理学関係連合講演

Society, San Francisco, May 2009（invited）．

会，18a-B-4，東海大学，2009 年 3 月．

[23] S. Takagi, N. Taoka, and M. Takenaka, “Interfacial[9] 趙毅，松本弘昭，佐藤岳志，小山晋，竹中充，

control and electrical properties of Ge MOS struc-高木信一，「高精度 TEM と新しいデータ分析方tures,” 10th International Symposium on Silicon法による MOS 界面ラフネス移動度及びその引張

Nitride, Silicon Dioxide, and Alternate Emerging

り歪みの影響の定量評価」，第 57 回応用物理学関Dielectrics, 215 th Meeting of The Electrochemical

係連合講演会，18a-B-3，東海大学，2009 年 3 月．

Society, pp. 67-85, San Francisco, May 2009（invit-[10] 卜部友二，高木秀樹，宮田典幸，安田哲二，山田

ed）
．

永，福原

昇，秦

雅彦，横山正史，竹中

充，

高木信一，
「Si 基板上に貼り合わせた InGaAs チャ
ネル MISFET の実現」
，第 57 回応用物理学関係連

シンポジウム・研究会・大会等発表[1] 森井清仁，竹中合講演会，18a-B-10，東海大学，2009 年 3 月．

充，高木信一，「気相拡散によ[11] 石井裕之，卜部友二，板谷太郎，宮田典幸，安田り形成されたソース・ドレイン接合をもつ高性

哲二，山田

能 GeO2/Ge nMOSFET」，電気学会グリーン IT に

竹中

おける化合物半導体電子デバイス調査専門委員

高品質 MIS 界面形成と高電子移動度の実現」，第会，東京工業大学，2010 年 3 月 26 日（招待講演）．

57 回応用物理学関係連合講演会，20a-P16-12，東[2] 竹中充，横山正史，杉山正和，中野義昭，高木信一，

永，福原

昇，秦

雅彦，横山正史，

A 面上への充，高木信一，「InGaAs（111）

海大学，2009 年 3 月．

「III-V CMOS photonics 技術を用いた超小型 InP 系[12] 武田浩司，竹中充，種村拓夫，財津優，中野義昭，

AWGの作製」，
第57回応用物理学関係連合講演会，「干渉型全光フリップ・フロップと全光パケット

17a-N-8，東海大学，2009 年 3 月．

スイッチングへの応用」，第 57 回応用物理学関係

充，「Si プラットフォー

連合講演会，18a-N-1，東海大学，2009 年 3 月．

ム上の III-V/Ge チャネル MOS トランジスタ技[13] 財津優，武田浩司，竹中充，種村拓夫，中野義昭，術」，第 57 回応用物理学関係連合講演会，19p-「MZI 双安定レーザ型全光フリップ・フロップのTK-3，東海大学，2009 年 3 月．

光クロック動作」，第 57 回応用物理学関係連合講[4] 横山正史，山田永，安田哲二，高木秀樹，卜部友二，

演会，18a-N-2，東海大学，2009 年 3 月．

石井裕之，宮田典幸，福原昇，秦雅彦，杉山正[14] 出浦桃子，近藤佳幸，竹中充，高木信一，中野和，中野義昭，竹中充，高木信一，「極薄膜 III-V-

義昭，杉山正和，「微小領域選択 MOVPE を用い

OI MOSFET における電子移動度の向上」，第 57

た Si 上 InGaAs 多段階成長の時間発展」，第 57 回

回応用物理学関係連合講演会，18a-B-11，東海大

応用物理学関係連合講演会，19a-TW-9，東海大学，学，2009 年 3 月．

2009 年 3 月．

[5] 星井拓也，横山正史，山田永，秦雅彦，安田哲[15] 近藤佳幸，出浦桃子，竹中充，高木信一，中野義昭，二，竹中充，高木信一，「ECR プラズマ界面窒化

杉山正和，「選択 MOVPE による Si 上 InGaAs 成による ALD-Al2O3/InGaAs MOS キャパシタの界長の成長領域狭窄化による横方向成長促進」，第面特性向上」，第 57 回応用物理学関係連合講演会，

57 回応用物理学関係連合講演会，19a-TW-8，東20a-P16-11，東海大学，2009 年 3 月．

海大学，2009 年 3 月．

[6] 森井清仁，岩崎敬志，中根了昌，竹中充，高木信一，「気相拡散によるソース・ドレイン接合を用いた

野義昭，杉山正和，「MOVPEin situ AlP パッシベー，第 57 回応用物理学
高性能 GeO /Ge nMOSFET」

ション層の膜厚最適化による GaAs MOS の界面準位低減」，第 57 回応用物理学関係連合講演会，[7] 富山健太郎，Sanjeewa Dissanayake，竹中

充，

高木信一，
「酸化濃縮法により作製した SGOI 中

19a-TK-4，東海大学，2009 年 3 月．
[17] 竹中充，森井清仁，高木信一，「MOVPE を用の圧縮ひずみと酸化前基板構造の関係」，第 57 回

いた気相ドーピングによる高品質 Ge n+/p 接合の応用物理学関係連合講演会，17p-TJ-11，東海大学，形成および Ge nMOSFET への応用」，電気学会シ2009 年 3 月．

リコンナノデバイス集積化技術調査専門委員会，[8] 趙毅，竹中充，高木信一，「二軸引張りひずみ Si
MOS 電子・正孔反転層における界面電荷・基板

5充，高木信一，中関係連合講演会，18p-B-6，東海大学，2009 年 3 月．

2

VDEC2010E.indb 183[16] 寺田雄紀，霜垣幸浩，竹中183

第 章 研究報告[3] 高木信一，
杉山正和，
竹中

5-4

早稲田大学，2010 年 3 月 5 日（招待講演）．
[18] 竹中充，横山正史，種村拓夫，杉山正和，中野

10.8.4 11:31:14 AM

義昭，高木信一，「III-V CMOS photonics 実現に化アンモニウム溶液処理した III-V 表面上の MIS

向けた InP 系フォトニックワイヤーの作製」，第

界面評価」，第 70 回応用物理学会学術講演会，70 回応用物理学会学術講演会，9a-ZN-9，富山大学，

11a-TE-2，富山大学，2009 年 9 月．

2009 年 9 月．
[19] 竹中[29] 石井裕之，卜部友二，板谷太郎，安田哲二，宮充，横山正史，杉山正和，中野義昭，高木田典幸，山田永，福原昇，秦雅彦，横山正史，信一，「直接基板接合による Si 基板上 III-V CMOS

竹中充，高木信一，「硫化アンモニウム溶液処理

トランジスタ」，第 70 回応用物理学会学術講演会，

による InGaAs n-MISFET の特性改善」，第 70 回

9p-TE-3，富山大学，2009 年 9 月．

応用物理学会学術講演会，11p-TH-5，富山大学，[20] 金相賢，中川翔太，灰本隆志，中根了昌，竹中充，2009 年 9 月．

高木信一，「メタルソース・ドレインを用いた[30] 安田哲二，高木秀樹，横山正史，石井裕之，卜InP MOSFET の作製と電気特性」，第 70 回応用物

部友二，山田永，秦雅彦，竹中充，高木信一，「ALD

理学会学術講演会，10p-TH-19，富山大学，2009

Al2O3 を埋め込み層とした III-V-On-Insulator 構造

年 9 月．

の形成とバックゲート MISFET 特性」，第 70 回

[21] 横山正史，安田哲二，山田永，福原昇，秦雅彦，
杉山正和，中野義昭，竹中充，高木信一，「基板応用物理学会学術講演会，11p-TH-4，富山大学，2009 年 9 月．

貼り合わせによる Si 基板上メタル S/D III-V-OI[31] 近藤佳幸，出浦桃子，竹中充，高木信一，中野義昭，

n-MOSFET の移動度向上と p-MOSFET 動作」，第杉山正和，「微小領域選択 MOVPE における表面

70 回応用物理学会学術講演会，11p-TH-6，富山

P 終端 Si からの InAs 均一核発生」，第 70 回応用物

大学，2009 年 9 月．

理学会学術講演会，
11p-C-4，富山大学，2009年9月．

[22] 星井拓也，横山正史，山田永，秦雅彦，安田哲[32] 出浦桃子，近藤佳幸，竹中充，高木信一，中野義昭，二，竹中充，高木信一，「界面窒化による ECR ス

杉山正和，「微小領域選択 MOVPE による Si 上

パッタ SiO2/InGaAs MOS キャパシタの界面特性

InGaAs 結晶最表部における双晶消滅層の形成と向上」，第 70 回応用物理学会学術講演会，11a-TE-

評価」，第 70 回応用物理学会学術講演会，11p-C-

4，富山大学，2009 年 9 月．

5，富山大学，2009 年 9 月．

5-4
第 章 研究報告1845[23] 中川翔太，横山正史，山田永，秦雅彦，竹中充，
高木信一，「InAlAs 酸化界面制御層を用いた InP
MOS 界面特性の向上」，第 70 回応用物理学会学術講演会，11a-TE-5，富山大学，2009 年 9 月．
[24] S. Dissanayake，富山健太郎，周藤悠介，菅原

竹内研究室
研究論文
[1] Ken Takeuchi, “Novel Co-design of NAND Flash充，高木信一，「超薄膜（110）面 GOI p

Memor y and NAND Flash Controller Circuits

型 MOSFET の電気的特性」，第 70 回応用物理学

for sub-30nm Low-Power High-Speed Solid-State会学術講演会，11p-TH-3，富山大学，2009 年 9 月．

Drives（SSD），” IEEE J. of Solid-State Circuits, vol.

聡，竹中[25] 寺田雄紀，出浦桃子，霜垣幸浩，竹中充，高木信一，

44, no. 4, pp. 1227-1234, April 2009.

中野義昭，杉山正和，「MOVPE における in situ

[2] ShouyuWang, Mitue Takahashi, Qiu-Hong Li, Ken

AlPパッシベーションによるGaAs表面準位抑制」，

Takeuchi and Shigeki Sakai, “Operational method

第 70 回応用物理学会学術講演会，9a-ZN-7，富山

of a fer roelectric（Fe）-NAND flash memor y

大学，2009 年 9 月．

array,” Semiconductor Science and Technology,[26] 武田浩司，竹中充，種村拓夫，財津優，中野義昭，105029, 24, October 2009.

「MZI 双安定レーザーを用いた全光フリップ・フ[3] T s u y o s h i S e k i t a n i , To m o y u k i Yo k o t a , U t e

ロップの動的動作実証」，第 70 回応用物理学会学

Zschieschang, Hagen Klauk, Siegfried Bauer, Ken

術講演会，???，富山大学，2009 年 9 月．

Takeuchi, Makoto Takamiya, Takayasu Sakurai[27] 安田哲二，卜部友二，石井裕之，宮田典幸，板and Takao Someya, “Organic Nonvolatile Memory

谷太郎，山田永，福原昇，秦雅彦，竹中充，高Transistors for Flexible Sensor Arrays,” Science,

木信一，「InP/InGaAs 埋め込みチャネルを持つ

vol. 326, no. 5959, pp. 1516-1519, December 2009.

MIS 構造の界面特性」，第 70 回応用物理学会学術[4] Tadashi Yasufuku, Koichi Ishida, Shinji Miyamoto,

講演会，11a-TE-3，富山大学，2009 年 9 月．

Hiroto Nakai, Makoto Takamiya, Takayasu[28] 卜部友二，宮田典幸，安田哲二，石井裕之，板Sakurai and Ken Takeuchi, “Inductor and TSV

谷太郎，山田永，秦雅彦，竹中充，高木信一，「硫Design of 20-V Boost Converter for Low Power 3D

VDEC2010E.indb 184

10.8.4 11:31:15 AM

Solid State Drive with NAND Flash Memories,”

Takahashi, Shigeki Sakai and Ken Takeuchi,

IEICE Transactions on Electronics, E93-C, no.3, pp.

“A 1.2V Operation 2.43 T imes Higher Power317-323, March 2010.

Ef ficiency Adaptive Charge Pump Circuitwith Optimized VTH at Each Pump Stage for

国際会議[1] Shuhei Tanakamaru and Ken Takeuchi, “A 60pJ,

Fer roelectric（Fe）-NAND Flash Memories,”pp.162-163, International Conference on Solid State
Devices and Materials（SSDM），October 2009.

3-Clock Rising T ime, V TH Loss Compensated[8] Mitsue Takahashi, Shouyu Wang, Ken Takeuchi

Wo r d - l i n e B o o s t e r C i r c u i t f o r 0.5V P o w e r

and Shigeki Sakai, “Fe-NAND Flash-memor ySupply Embedded/Discrete DRAMs”，IEEE

Application of Ferroelectric Gate FETs”，F10-6,

International Memory Workshop, pp.1-2, May 2009.

MRS（Materials Research Society）Fall Meeting,[2] Ter uyoshi Hatanaka, R yoji Yajima, Takeshi

December 2009.

Horiuchi, Shouyu Wang, Xizhen Zhang, Mitsue[9] Shuhei Tanakamaru, Teruyoshi Hatanaka, Ryoji

Takahashi, Shigeki Sakai and Ken Takeuchi,

Yajima, Mitsue Takahashi, Shigeki Sakai and Ken“F e r r o e l e c t r i c（F e）- N A N D F l a s h M e m o r y

Takeuchi, “A 0.5V Operation, 32 ％ Lower Activewith Non-volatile Page Buf fer for Data Center

Power, 42％ Lower Leakage Current, FerroelectricApplication Enterprise Solid-State Drives（SSD），”

6T-SRAM with VTH Self-Adjusting Function for 60％

IEEE Symp. on VLSI Circuits, pp.78-79, June 2009.

Larger Static Noise Margin,” IEEE International[3] Tadashi Yasufuku, Koichi Ishida, Shinji Miyamoto,Electron Devices Meeting（IEDM），December

Hiroto Nakai, Makoto Takamiya, Takayasu

2009.
[10] Ken Takeuchi, “Solid State Drive（SSD）and

20-V Boost Conver ter for Low Power 3D SolidM e m o r y S u b s y s t e m I n n o v a t i o n ,” C M O SState Drive with NAND Flash Memories,” IEEE

Emerging Technologies, September 2009.（招待講International Symposium on Low Power Electronics

演）

Sakai and Ken Takeuchi, “A Zero VTH Memory Cell

国内学会，研究会等

Ferroelectric-NAND Flash Memor y with 32 ％[1] 安福正，石田光一，高宮真，桜井貴康，竹内健，“三Read Disturb, 24 ％ Program Disturb, 10 ％ Data

次元 SSD の低電力化技術と SSD 向けプログラム

Retention Improvement for Enterprise SSD,” IEEE

電圧（20V）生成回路”，電子情報通信学会集積回

European Solid-State Device Research Conference

路研究会，信学技報，vol. 109, no. 2, ICD2009-10,（ESSDERC），pp.225-228, September 2009.

pp. 47-52, 2009 年 4 月（招待講演）．

[5] Tadashi Yasufuku, Koichi Ishida, Shinji Miyamoto,[2] 安福正，石田光一，宮本晋示，中井弘人，高宮真，

Hiroto Nakai, Makoto Takamiya, Takayasu

桜井貴康，竹内健，“三次元積層 NAND 型フラッSakurai and Ken Takeuchi, “Effect of Resistance

シュ SSD 向けプログラム電圧（20V）生成回路”，

of TSVʼs on Performance of Boost Converter forシステム LSI ワークショップ，ポスターセッショ

Low Power 3D SSD with NAND Flash Memories,”

ン学生部門 27, pp. 262-264, 2009 年 5 月．

IEEE International Conference on 3D System
Integration（3D IC），September 2009.
[6] R yoji Yajima, Ter uyoshi Hatanaka, Mitsueの構築”，VDEC デザイナーズフォーラム，2009 年
6 月．（招待講演）[4] 田中丸周平，竹内健，“0.5V 動作 DRAM 用 60pJ, 立“A N e g a t i v e Wo r d - l i n e Vo l t a g e S t e p - D o w n

ち上がり時間 3 クロック，しきい値電圧ロス補償

Erase Pulse Scheme with Δ V TH =1/6 Δ V ERASE

ワード線昇圧回路”，電子情報通信学会集積回路

for Enterprise SSD Application Fer roelectric研究会，信学技報，vol.109, no.134, ICD2009-19,（Fe）-NAND Flash Memories,” pp.1196-1197,

pp.33-38, 2009 年 7 月．

Materials（SSDM），October 2009.
[7] S h i n j i N o d a , Te r u y o s h i H a t a n a k a , M i t s u e

VDEC2010E.indb 185[3] 畑中輝義，“LSI の研究を始める第一歩 - 設計環境

Takahashi, Shigeki Sakai and Ken Takeuchi,International Conference on Solid State Devices and185

5and Design（ISLPED），pp.87-91, August 2009.
[4] Teruyoshi Hatanaka, Mitsue Takahashi, Shigeki

5-4
第 章 研究報告

Sakurai and Ken Takeuchi, “Inductor Design of[5] 矢島亮児，畑中輝義，高橋光恵，酒井滋樹，竹内健，“データセンター用 SSD 向け不揮発性ペー
ジバッファを搭載した Fe-NAND フラッシュメモ

10.8.4 11:31:15 AM

リ”，電子情報通信学会集積回路研究会，信学技報，[15] 竹内健，“データセンター向け高信頼・低電力強vol.109, no.134, ICD2009-20, pp.39-44, 2009 年 7 月．

誘電体 NAND フラッシュメモリ技術”，技術情報[6] 竹内健，“新世代ストレージ SSD を使いこなすための基礎と応用”，日経エレクトロニクス セミ協会，2010 年 2 月．（招待講演）[16] 竹内健，“新材料・デバイス・回路・システムを

ナー，2009 年 7 月．
（招待講演）

総動員して LSI の微細化限界に挑む”，広島大学[7] 野田晋司，矢島亮児，畑中輝義，高橋光恵，酒井エレクトロニクスセミナ，2010 年 3 月．（招待講滋樹，竹内健，“データセンター用 SSD 向け不揮
発性ページバッファを搭載した Fe-NAND フラッ[17] 竹内健，“SSD の使いこなし方”，日経エレクトロ

シュメモリ
（1）
”，電子情報通信学会 ソサイエティ

ニクス セミナー，2010 年 3 月．（招待講演）

大会，2009 年 9 月．

[18] 畑中輝義，高橋光恵，酒井滋樹，竹内健，“Zero[8] 矢島亮児，畑中輝義，高橋光恵，酒井滋樹，竹内健，

VTH Ferroelectric（Fe）-NAND Flash Memory Cell

“データセンター用 SSD 向け不揮発性ページバッによるリードディスターブ特性，プログラムディ

ファを搭載した Fe-NAND フラッシュメモリ（2）”，スターブ特性，およびデータ保持特性の改善”，

電子情報通信学会 ソサイエティ大会，2009 年 9応用物理学関係連合講演会，17p-B-3, 2010 年 3 月．
[19] 田中丸周平，畑中輝義，矢島亮児，高橋光恵，酒月．
[9] 竹 内5-4

演）

健，“Ferroelectric-gate FET for Flash井滋樹，竹内健，“0.5V 動作強誘電体 6T-SRAM”，

Memory & SRAM application,” ITRS ロードマップ

応用物理学関係連合講演会，17p-B-6, 2010 年 3 月．

委員会日本支部 Emerging Research Devices and[20] 野田晋司，畑中輝義，高橋光恵，酒井滋樹，竹内健，Emerging Research Materials Meeting, 2009 年 11

“Ferroelectric-NAND フラッシュメモリ向け 1.2V

月
（招待講演）

動作アダプティブチャージポンプ”，応用物理学[10] 竹 内 健，“ グ リ ー ン IT を 目 指 し た 低 電 力 3 次

第 章 研究報告186

5

関係連合講演会，17p-B-5, 2010 年 3 月．

元 積 層 SSD 技 術 ”，Electronic Journal 第 224 回[21] 矢島亮児，畑中輝義，高橋光恵，酒井滋樹，竹内健，

Technical Symposium・フラッシュメモリ /SSD

“Fe（Ferroelectric）-NAND フラッシュメモリの負徹底検証，，pp.-，2009 年 11 月 26 日．（基調講演・

電圧ステップダウン消去法”，応用物理学関係連

招待講演）

合講演会，17p-B-4, 2010 年 3 月．

[11] 安 福 正， 石 田 光 一， 高 宮 真， 桜 井 貴 康， 竹 内[22] 竹内健，“低電力 SSD/ 強誘電体メモリ技術”，応健，“3 次元 SSD 用 20V ブーストコンバータ向け

用物理学会シリコンテクノロジー分科会 Si ナのインダクタ設計（Inductor Design of 20-V Boost

ノテクロノジー研究委員会「シリコンプラット

Converter for Low Power 3D Solid State Drive）”，

フォームテクノロジ」，2010 年 3 月．（招待講演）．

電子情報通信学会集積回路研究会，信学技報，vol. 109, no. 336, ICD2009-103, pp.151-156, 2009 年
12 月．
[12] 竹内健，“システム化する NAND フラッシュメモリ”，産業技術総合研究所

紀要，その他[1] 竹内健，“2020 年の半導体未来像，そこに向けた
課題と克服策”，半導体技術年鑑 2010, 2009 年 11

エレクトロニクス

月 30 日．

フォーラム，2009 年 12 月 15 日．（招待講演）[13] 中 川 隆， 横 田 知 之， 関 谷 毅， 竹 内 健，Ute[2] 竹内健，“ISSCC2010, DRAM と NAND フラッシュ

Zschieschang, Hagen Klauk, 染谷隆夫，“自己組分野，一見「地味」でも実用的な重要技術が数

織化単分子膜を用いた有機不揮発性メモリの多く登場”，日経エレクトロニクス Tech-On, 2010

作製と閾値制御”，信学技報，vol. 109, no. 359,

年 2 月 12 日．

OME2009-67, pp. 7-11, 2010 年 1 月．
[14] 田中丸周平，畑中輝義，矢島亮児，高橋光恵，酒井滋樹，竹内健，“0.5V 動作，しきい値電圧自己調整機能による 60 ％スタティック・ノイズ・マージ
ン増加，32 ％アクティブ電力削減，42 ％リーク電

著書[1] Ken Takeuchi, “SSD 2010”，Nikkei BP, October
2009.

流削減の強誘電体 6T-SRAM”，電子情報通信学会
SDM 研究会・応物シリコンテクノロジー分科会
ULSI デバイス委員会共催 IEDM 特集講演会，信学技報，vol. ，no. ，SDM2010-，pp -，2010 年 1 月．

VDEC2010E.indb 186

10.8.4 11:31:15 AM5. 5

特許，受賞等

浅田・池田・名倉研究室
特許[1] 池 田， 浅 田， 鄭，“ 半 導 体 集 積 回 路 ”，PCT/
JP2009/070601

受賞[1] ICD 優秀ポスター賞（学生部門）
安福正，石田光一，宮本晋示，中井弘人，高宮真，桜井貴康，竹内健，“三次元積層 NAND 型フ

[2] 飯塚，程，名倉，池田，浅田，“電流特性検出回

ラッシュ SSD 向けプログラム電圧（20V）生成回路およびウェル電圧調整回路”，特願 2010-023335

路，” 電子情報通信学会，LSI とシステムのワー[3] 浅田，池田，名倉，金，石橋，高田，“半導体集積回路装置”，特願 2010-009694

クショップ 2009[2] SSCS Kansai Chapter Award
増永直樹，石田光一，周志偉，安福正，関谷毅，Zschieschang Ute，Klauk Hagen， 高 宮 真， 染

受賞

谷隆夫，桜井貴康，“8 × 8 のコイルアレーと 2V[1] S. Bushnaq, T. Nakura, M. Ikeda, and K. Asada,

有機 CMOS デコーダと EMI 検出用 LSI で構成さ“All Digital Wireless Transceiver Using Modified

れた伸縮可能な EMI 測定シートの提案と動作実

BPSK and 2/3 Sub-sampling Technique”．

証，” 電子情報通信学会，LSI とシステムのワーIEEE Application Specific Integrated Circuits

クショップ，ポスターセッション学生部門 28, pp.

Conference ASICON, Best student paper award.

265-267, 北九州，2009 年 5 月．

5-5
187

高木・竹中研究室
受賞

第 章 研究報告

藤田研究室
受賞

5
[1] 西原佑，“プロパティ分割と限定モデル検査を利[1] 森 井 清 仁，IEEE EDS Japan Chapter Student

用した長い反例を持つ設計誤りの検出手法（DAAward，“High Per formance GeO2/Ge nMOS-

シンポジウム 2008），” 情報処理学会システム LSI

FETs with Source/Drain Junctions Formed by

設計技術研究会平成 21 年度優秀論文賞．

Gas Phase Doping”（IEDM2009）[2] 西原佑，“プロパティ分割と限定モデル検査を利[2] 池田圭司，山下良美，原田真臣，山本豊二，中用した長い反例を持つ設計誤りの検出手（DA シ

払周，平下紀夫，守山佳彦，手塚勉，田岡紀之，

ンポジウム 2008），” 情報処理学会システム LSI 設渡辺一世，広瀬信光，杉山直治，高木信一，2009

計技術研究会 2008 年度最優秀発表学生賞．

SSDM Paper Award，“High Mobility sub-60nm[3] 西原佑，“プロパティ分割と限定モデル検査を利Gate Length Germanium-On-Insulator Channel

用した長い反例を持つ設計誤りの検出手法（DApMOSFETs with Metal Source/Drain and TaN

シンポジウム 2008），” 情報処理学会山下記念研

MIPS Gate”（ SSDM 2008, p. 32-33）

究賞．

高宮研究室
特許
[1] 題目 ：集積回路装置

竹内研究室
特許
■米国登録特許[1] Hiroshi Maejima, Katsuaki Isobe, Takumi Abe,

発明者 ：竹内健，安福正，石田光一，高宮真，

Ken Takeuchi, “NAND type flash memory”，U.S.P.

桜井貴康

7,518,922, April 14, 2009.

国際公開出願 2009 年 4 月 17 日

[2] Hiroshi Nakamura, Kenichi Imamiya and Ken
Takeuchi, “Semiconductor memory device having
a plurality of chips and capability of outputting abusy signal”，U.S.P. 7, 522, 442, August 21, 2009.
[3] Hiroshi Nakamura, Kenichi Imamiya and Ken

VDEC2010E.indb 187

10.8.4 11:31:15 AM

Takeuchi, “Semiconductor memory device having“Semiconductor device and nonvolatile semicon-

a plurality of chips and capability of outputting aductor memor y device,” J.P. 4,351,819, July 31,

busy signal”，U.S.P. 7,542,323, June 2, 2009.

2009.

[4] Koji Hosono, Hiroshi Nakamura, Ken Takeuchi[4] Ken Takeuchi and Tomohar u Tanaka, “Non-and Kenichi Imamiya, “Sense amplifier circuit involatile semiconductor memor y device,” J.P.

non-volatile semiconductor memor y comprising

4,364,207, August 28, 2009.

a boosting capacitor for boosting the potential at[5] Ken Takeuchi, Hiroshi Nakamura and Tomoharu

sense node”，U.S.P. 7,567,463, July 28, 2009.

Tanaka, “Voltage bias circuit,” J.P. 4,398,986,[5] Hiroshi Nakamura, Kenichi Imamiya and Ken

October 30, 2009.

Takeuchi, “Semiconductor memory device having[6] Tamio Ikehashi, Ken Takeuchi and Toshihikoa plurality of chips and capability of outputting a

Himeno, “Non-volatile semiconductor memory andbusy signal”，U.S.P. 7,596,042, September 29, 2009.

test method”，J.P. 4,413,406, November 27, 2004.

[6] Kazushige Kanda, Kenichi Imamiya, Hiroshi[7] T a k u y a F u t a t s u y a m a a n d K e n T a k e u c h i ,Nakamura, Ken Takeuchi and Tamio Ikehashi,“Semiconductor memor y device and memor y“Semiconductor device, nonvolatile memory, sys-card”，J.P. 4,417,813, December 4, 2009.

tem including a plurality of semiconductor memo-[8] Ken Takeuchi, “Non-volatile semiconductor memo-

ries, electric card including semiconductor device

ry device,” J.P. 4,427,361, December 18, 2009.

or nonvolatile semiconductor memory, and electric
device with which this electric card can be used”，
U.S.P. 7,633,826, December 15, 2009.

5-5[1] Ken Takeuchi and Koichi Kawai, “Semiconductor
integrated circuit device”，T.P. I309041, April 21,[7] Koji Hosono, Hiroshi Nakamura, Ken Takeuchi

2009.

and Kenichi Imamiya, “Non-volatile semiconductor

第 章 研究報告1885■台湾登録特許

memory”，U.S.P. 7,639,544, December 29, 2009.
[8] Hiroshi Nakamura, Kenichi Imamiya and Ken
Takeuchi, “Semiconductor memory device having

受賞

a plurality of chips and capability of outputting a[1] 安福正，石田光一，宮本晋示，中井弘人，高宮busy signal”，U.S.P. 7,663,967, February 16, 2010.

真，桜井貴康，竹内健，「三次元積層 NAND 型フラッシュ SSD 向けプログラム電圧（20V）生成回■日本登録特許[1] Ken Takeuchi and Tomohar u Tanaka, “Nonvolatile semiconductor memor y device,” J.P.
4,302,117, May 1, 2009.

路」，電子情報通信学会，LSI とシステムのワー
クショップ，2009 年 5 月 ：電子情報通信学会集積回路研究会（ICD）
優秀発表賞[2] 田 中 丸 周 平，
「A 0.5V Operation, 32 ％ Lower[2] Ken Takeuchi and Tomohar u Tanaka, “Non-Active Power, 42 ％ Lower Leakage Cur rent,

volatile semiconductor memor y device,” J.P.

Ferroelectric 6T-SRAM with VTH Self-Adjusting

4,302,118, May 1, 2009.

Function for 60 ％ Larger Static Noise Margin」：[3] Kazushige Kanda, Kenichi Imamiya, Hiroshi
Nakamura, Ken Takeuchi and Tamio Ikehashi,

VDEC2010E.indb 188

IEEE EDS Japan Chapter Student Award，2010 年
1月

10.8.4 11:31:15 AM

Appendix
A.

Publication list

1. 研究論文[7] L. Liu, Y. Miyamoto, Z. Zhou, K. Sakaida, J. Ryu,

[1] Xiang R., Wu T., Einarsson E., Suzuki Y.,

K. Ishida, M. Takamiya, and T. Sakurai, "A

Murakami Y., Shiomi J., and Maruyama S.,

100Mbps, 4.1pJ/bit Threshold Detection-Based"High-Precision Selective Deposition of Catalyst

Impulse Radio UWB Transceiver in 90nm

for Facile Localized Growth of Single-Walled

CMOS, " IEICE Transaction on Electronics, E92-

Carbon Nanotubes," J. Am. Chem. Soc. 131, 2009,

C, No. 6, pp.769-776, June 2009.

pp.10344-10345.

[8] S. Mandai, T. Nakura, M. Ikeda, and K. Asada,[2] Nishimura T., Miwa J., Suzuki Y., and Kasagi"Dual Imager Core Chip with 24.8 rangemap/N., "Label-free Continuous Cell Sorter withs 3-D and 58 fps 2-D Simultaneous Capture

Specifically Adhesive Oblique Micro-grooves,"

Capability", IEICE Trans. on Electronics, Vol.

J. Micromech. Microeng., Vol. 19, No. 12, 125002,

E92-C, No. 6, pp.798-805, June 2009.

2009, 10pp.

[9] T. Nakura, S. Mandai, M. Ikeda, and K. Asada,"Time Difference Amplifier with Robust Gain

M. Murakata, M. Takamiya, and T. Sakurai,

Using Closed-Loop Control," IEICE Trans. on"Difficulty of Power Supply Voltage Scaling inElectronics, Vol. E93-C No. 3, pp.303-308, March

Large Scale Subthreshold Logic Circuits, "IEICE

2010.

339, March 2010.

[10] Y. K. Kim, M. Ikeda, and K. Asada, "Analysis onlight transmission through Multi-Metal-Layers[4] T. Yasufuku, K. Ishida, S. Miyamoto, H. Nakai,

for CMOS image sensors," ITE Journal of Image

M. Takamiya, and T. Sakurai, "Inductor andInformation and Television Engineers, Vol. 64,

TSV Design of 20-V Boost Converter for Low

No. 3, pp.419-422, March 2010
（in Japanese）．

Power 3D Solid State Drive with NAND Flash[11] 中田尚，片岡晶人，中島康彦 "VLIW 型命令キュー

Memories, "IEICE Transaction on Electronics,を持つスーパースカラプロセッサの命令スケ

E93-C, No. 3, pp.317-323, March 2010.

ジューリング機構 "，情報処理学会論文誌コン[5] K. Ishida, N. Masunaga, Z. Zhou, T. Yasufuku,
T. Sekitani, U. Zschieschang, H. Klauk,pp.48-62, Jul.（2009）[12] Hiroshi Hatano, "Single event effects on static"Stretchable EMI Measurement Sheet With 8

and clocked cascade voltage switch logic cir-

X 8 Coil Array, 2 V Organic CMOS Decoder,cuits", IEEE Trans. Nuclear Science, vol. 56, No.

and 0.18 um Silicon CMOS LSIs for Electric

4, pp.1987-1991, 2009.

and Magnetic Field Detection," IEEE Journal[13] Mamoru Sasaki, "A High-Frequency Clockof Solid-State Circuits, Vol. 45, No. 1, pp.249-259,

Distribution Network Using Inductively Loaded

Jan. 2010.

Standing-Wave Oscillators", pp.2800-2807, IEEE

S. Nakano, K. Zaitsu, T. Kuroda, T. Someya,

189

ピューティングシステム，ACS26, Vol. 2, No. 2,

M. Takamiya, T. Someya, and T. Sakurai,[6] L. Liu, M. Takamiya, T. Sekitani, Y. Noguchi,

A-1
Appendix[3] T. Yasufuku, T. Niiyama, Z. Piao, K. Ishida,Transaction on Electronics, E93-C, No. 3, pp.332-

VDEC2010E.indb 189

Nov. 2009.

JOURNAL OF SOLID-STATE CIRCUITS,
VOL. 44, NO. 10, OCTOBER 2009

and T. Sakurai, "A 107-pJ/bit 100-kb/s 0.18-[14] R. K. Pokharel, H. Kanaya, K. Yoshida, "Designum Capacitive-Coupling Transceiver Withand evaluation of a -117 dBc/Hz phase noise

Data Edge Signaling and DC Power-Free Pulse

voltage-controlled oscillator using on-chip CPW

Detector for Printable Communication Sheet,"resonator for 5 GHz-band WLAN",Microwave

IEEE Transactions on Circuits and Systems‒I

and Optical Technology Letters, Vol. 52, pp.757

Regular Papers, Vol. 56, No. 11, pp.2511-2518,

63（2010）10.8.4 11:31:15 AM

[15] N. Kanda, K. Konishi, M. Kuwata-Gonokami,

ultrathin（110）-oriented Ge-on-Insulator pMOS-"Light-induced terahertz optical activity", Optics

FETs fabricated by Ge condensation technique,"Letters, 34（19）, 3000-3002（2009）

Appl. Phys. Express., Vol. 3, 041302, 2010.

[16] H. Myoren, Y. Yoshizawa, T. Taino, and S.

[26] M . Y o k o y a m a , T . Y a s u d a , H . T a k a g i , H .

Takada, "SFQ Multiplexed Signal Processing

Yamada, N. Fukuhara, M. Hata, M. Sugiyama,

Circuits for Superconducting Tunnel Junction

Y. Nakano, M. Takenaka, S. Takagi,"Thin body

Photon Detector Arrays," pp.413-416, IEEE

III-V-semiconductor-on-insulator MOSFETs on

Trans. Appl. Supercond.,（2009）．

Si fabricated using direct wafer bonding," Appl.

[17] 飯田宗央，柳原悠一，浜本隆之，" テクスチャ平

Phys. Express., Vol. 2, 124501, 2009.

坦領域の判定誤りを考慮した距離計測イメージ[27] S. Takagi, M. Sugiyama, T. Yasuda and M.

センサ "，電子情報通信学会論文誌，D, Vol. J92-

Takenaka, "Ge/III-V Channel Engineering for

D, No. 10, pp.1760-1762（2009）

future CMOS," ECS Trans. vol. 19, no. 5, pp.9-20,[18] S. Ruan, K. Namba and H. Ito, "Construction of2009.

Soft-Error-Tolerant FF with Wide Error Pulse[28] Y. Zhao, M. Takenaka, and S. Takagi, "On sur-

Detecting Capability," IEICE Trans. Inf. & Syst.,

face roughness scattering-limited mobilities on

Vol. E92-D, No. 8, pp.1534-1541, Aug., 2009.

electrons and holes in biaxially tensile-strained[19] 田中，" 低消費電力のための弱反転動作形 CMOS

Si MOSFETs," IEEE Electron Dev., vol. 30, no.

トランスコンダクタンス増幅器の設計と CNN へ

9, pp.967-969, 2009.

の応用 ", pp.1-60，宮崎大学博士学位論文（2010）．

[29] K. Takeda, M. Takenaka, T. Tanemura, and Y.

[20] H. J. Mattausch, N. Sadachika, A. Yumisaki, S.

Nakano, "Experimental Study on Wavelength

Izumi, A. Kaya, W. Imafuku, K. Johguchi, T.

Tunability of All-Optical Flip-Flop Based on

Koide and M. M. Mattausch,"Correlating micro-

Multimode Interference Bistable Laser Diode,"

scopic and macroscopic variation with surface-

IEEE Photonics Journal, vol. 1, no. 1, pp.40-47,

potential compact model," IEEE Electron Device

2009.

A-1
190

Appendix

Letters, pp.873-875, 2009.

[30] Y . Z h a o , M . T a k e n a k a , a n d S . T a k a g i ,[21] K. Okazaki, K. Awane, N. Nagaoka, T. Sugahara,"Comprehensive understanding of coulomb scat-

T. Koide, and H. J. Mattausch, "Low-Power sili-

tering mobility in biaxially strained-Si pMOS-

con-area-efficient image segmentation based on

FETs," IEEE Trans. Electron Devices, vol. 56,

a pixel-block scanning architecture", Japanese

no. 5, pp.1152-1156, 2009.

Journal of Applied Physics（JJAP）, Vol. 48, No.
04C078, 2009[31] M. Deura, T. Hoshii, T. Yamamoto, Y. Ikuhara,
M. Takenaka, S. Takagi, Y. Nakano, and M.

[22] F u r u t a , K o b a y a s h i , O n o d e r a , " A n A r e a /Sugiyama, "Dislocation-free InGaAs on Si（111）

Delay Efficient Dual-Modular Flip-Flop withusing micro-channel selective-area metalorganic

Higher SEU/SET Immunity", pp.340-346,IEICE

vapor phase epitaxy," Appl. Phys. Express., Vol.

Transactions on Electronics, vol. E93-C, no. 3

2, 011101, 2009.

（2010/03）[32] R. Xiang, T. Wu, E. Einarsson, Y. Suzuki, Y.

[23] Sunagawa, Terada, Tsuchiya, Kobayashi,

Murakami, J. Shiomi, S. Maruyama "High-

Onodera, "Effect of Regularity-Enhanced Layout

Precision Selective Deposition of Catalyst

on Variability and Circuit Performance offor Facile Localized Growth of Single Walled

Standard Cells", pp.130-139, IPSJ Transactions

Carbon Nanotubes" J. Am. Chem. Soc., 131,

on System LSI Design Methodology, vol Vol. 3（2009）pp.10344-10345.

（2010/02）[33] R. Xiang, E. Einarsson, H. Okabe, S. Chiashi,[24] T a k a y u k i F u k u o k a , T s u c h i y a , O n o d e r a ,J. Shiomi, S. Maruyama "Patterned Growth of"Statistical Gate Delay Model for Multiple Input

High-quality Single-walled Carbon Nanotubes

Switching", pp.3070-3078, IEICE Transactions on

from Dip-coated Catalyst" Jpn. J. Appl. Phys., 49,

Fundamentals, vol E92-A, no. 12（2009/12）（2010）pp.02BA03.1-3.

[25] S. Dissanayake, K. Tomiyama, S. Sugahara, M.

[34] H a s i t h a M u t h u m a l a W a i d y a s o o r i y a ,Takenaka, and S. Takagi, "High performance

Masanori Hariyama, Michitaka Kameyama,

VDEC2010E.indb 190

10.8.4 11:31:15 AM

"Implementation of a Partially Reconfigurable

Based on Acceleration Control Using FPGA for

Multi-Context FPGA Based on Asynchronous

Multi-DOF Haptic Endoscopic Surgery Robot,"

Architecture", IEICE Transactions onIEEE Trans. on Industrial Electronics, Vol. 56,

Electronics, Vol. E92-C No. 4, pp.539-549, 2009.

No. 3, pp.618-627, March, 2009.

[35] T. Sato, H. Ueyama, N. Nakayama, and K.

[43] 明石 大，西 宏章，" トラフィック局所性を利用

Masu, "Accurate array-based measurement for

した拡張パトリシアツリーの提案と評価，" 電subthreshold-current of MOS transistors", IEEE子情報通信学会論文誌「通信の未来を担う学生

Journal of Solid-State Circuits, Vol. 44, No. 11,

論文特集」特集号，電子情報通信学会論文誌 B

pp.2977-2986, November, 2009.

Vol. J93-B No. 2 pp.242-250, Feb. 2010[36] S. Hagiwara, T. Sato, and K. Masu, "Analytical[44] 立川智一，西宏章，" 環境センサを利用した

estimation of path-delay variation for

在室人数推定手法，" 日本建築学会環境系論文集，

multi-threshold CMOS circuits", IEICE

第 75 巻，第 650 号，2010 年 4 月 採録決定

Transactions of Fundamentals on Electronics,[45] T. Kihara, H.-J. Park, I. Takobe, F. Yamashita,Communications and Computer Sciences, Vol.

T. Matsuoka, and K. Taniguchi, "A 0.5 V Area-

E92-A, No. 4, pp.1031-1038, April, 2009.

Efficient Transformer Folded-Cascode CMOS

[37] T. Uezono, T. Sato, and K. Masu, "One-shotvoltage-measurement circuit utilizing process

Low-Noise Amplifier," IEICE Trans. Electron,
Vol. E92-C, No. 4, pp.564-575, Apr. 2009.

variation", IEICE Transactions of Fundamentals[46] F . Y a m a s h i t a , T . M a t s u o k a , T . K i h a r a ,on Electronics, Communications and Computer

I. Takobe, H.-J. Park, and K. Taniguchi,

Sciences, Vol. E92-A, No. 4, pp.1024-1030, April,"Analytical design of a 0.5V 5GHz CMOS

2009.

LC-VCO," IEICE Electronics Express, Vol. 6, No.

[38] K. Yamanaga, T. Sato, and K. Masu, "2-port

14, pp.1025-1031, July 2009.
[47] T. Kihara, T. Matsuoka, and K. Taniguchi, "A

sive components", IEICE Transactions ofTransformer Noise-Canceling Ultra-Wideband

Fundamentals on Electronics, Communications

CMOS Low-Noise Amplifier," IEICE Trans.

and Computer Sciences, Vol. E92-A, No. 4,

Electron, Vol. E93-C, No. 2, pp.187-199, Feb. 2010.

pp.976-982, April, 2009.

[48] T. Matsuoka, J. Wang, T. Kihara, H. Ham, and[39] T. Uezono, K. Masu, and T. Sato, "A time-slicing

K. Taniguchi, "Low-Voltage Wireless Analog

ring oscillator for capturing time-dependent

CMOS Circuits toward 0.5 V Operation," IEICE

delay degradation and power supply voltage

Trans. Fundamentals, Vol. E93-A, No. 2, pp.356-

fluctuation", IEICE Transactions on Electronics,

366, Feb. 2010.

Vol. E93-C, No. 3, accepted, March, 2010.

[49] 安江一紘，王軍，松岡俊匡，谷口研二，" 超低電[40] K. Yamanaga, S. Amakawa, K. Masu, and T.

圧動作ディジタル CMOS 回路の特性補償に関す

Sato, "A universal equivalent circuit model for

る検討 "，電子情報通信学会論文誌 C, Vol. J93-C,

ceramic capacitors", IEICE Transactions of

pp.75-77, Feb. 2010.

Fundamentals on Electronics, Communications[50] T a k a s h i N a k a i , S h o N i s h i y a m a , M a s a k a i

and Computer Sciences, Vol. E9X-A, No. 4,

Shuzo, Jean-Jacques Delaunay, Ichiro Yamada,

accepted, April, 2010.

"Micro-Fabricated Semi-Packed Column for[41] H. Sugano, H. Ochi, Y. Nakamura, and R.

Gaschromatography by Using Functionalized

Miyamoto, "Hardware Accelerator for Run-

Parylene as a Stationary Phase," Journal ofTime Learning Adopted in Object Recognition

Micromechanics and Microengineering, vol. 19,

with Cascade Particle Filter", IEICE Trans. on

no. 6, pp.065032, 2009.

Fundamentals, Vol. E92-A, No. 11, pp.2801-2808（2009）[51] 中井 隆志，高田 修司，大川 潤，酒造 正樹，塩見 淳一郎，ドロネー ジャンジャック，丸山 茂夫，[42] Hiroyuki Tanaka, Kouhei Ohnishi, Hiroaki

山田 一郎，" 単層カーボンナノチューブを固定相

Nishi, Toshikazu Kawai,Yasuhide Morikawa,に用いたマイクロガスクロマトグラフィカラム ,"Soji Ozawa and Toshiharu Furukawa,

ナノ学会会報，vol. 8, no. 1, pp.39-43, 2009.

"Implementation of Bilateral Control System[52] Ryosuke Tsuji, Koichi Endo, Masaki Shuzo,

VDEC2010E.indb 191

191

Appendixmodeling technique for surface-mount pas-A-1

10.8.4 11:31:15 AM

Ichiro Yamada, Jean-Jacques Delaunay,

Vol. 53 pp.798-802 （2009.05.29） doi 10.1016/"Hydrogen Detection with Subwavelengthj.sse.2009.02.020

Palladium Hole Arrays," Journal of Micro/[61] Tadayoshi Enomoto and Nobuaki Kobayashi,

Nanolithography, MEMS, and MOEMS, vol. 8,"Low Dynamic Power and Low Leakage Powerno. 2, pp.021140, 2009.

Techniques for CMOS Square-Root Circuit",[53] Etsuo Maeda, Sho Mikuriya, Koichi Endo,
Ichiro Yamada, Atsushi Suda, and Jean-Jacques[62] N. Toyoda, T. Hirota, K. Nagato, H. Tani, Y.

periodic subwavelength palladium hole arrays,"

Sakane, M. Nakao, T. Hamaguchi, I. Yamada,

APPLIED PHYSICS LETTERS, Vol. 95,"Planarization of bit-patterned surface using" ニオブ集積回路における平行線路間の相互インダクタンス評価，" 電子情報通信学会和文論文誌
C, vol. J92-C, no. 9, pp.523-530, September, 2009[55] Y. Mizugaki, R. Kashiwa, A. Kawai, M. Moriya,
K. Usami, and T. Kobayashi, "Magnetic

gas cluster ion beams", IEEE Trans. Magn. 45（2009）3503-3506.
[63] K. Nagato, S. Sugimoto, T. Hamaguchi, M.
Nakao,"Iterative roller imprint of multilayered
nanostructures", Microelectron. Eng. 87（2010）
1543-1545.

Isolation Enhanced by a Superconducting Loop[64] M. Furubayashi, K. Nagato, H. Moritani, T.

in Josephson Integrated Circuits," Japanese

Hamaguchi, M. Nakao, "Field emission proper-

Journal of Applied Physics, vol. 48, no. 7,

ties of discretely synthesized tungsten oxide

pp.073001-1-5, July, 2009

nanowires", Microelectron. Eng. 87（2010）1594-[56] T. Enami, S. Ninomiya, and M. Hashimoto,192

pp.409-416, April 2009.

Delaunay, "Optical hydrogen detection with[54] 河合章生，柏竜太，守屋雅隆，小林忠行，水柿義直，

A-1

IEICE Tran. on Electronics, vol. E92-C, no. 4,

1596.

Appendix"Statistical Timing Analysis Considering[65] S. Hattori, K. Nagato, T. Hamaguchi, M. Nakao,

Spatially and Temporally Correlated Dynamic"Rapid injection molding of high-aspect-ratio

Power Supply Noise," IEEE Trans. on

nanostructures", Microelectron. Eng. 87（2010）

Computer-aided Design of Integrated Circuits

1546-1549.

and Systems, Vol. 28, No. 4, pp.541-553（Apr.
2009）．

[66] K. Nagato, H. Hoshino, H. Naito, T. Hirota, H.
Tani, Y. Sakane, N. Toyoda, I. Yamada, M.

[57] Y. Ogasahara, M. Hashimoto, T. Onoye, "AllNakao, T. Hamaguchi,"Planarization of nonmag-

Digital Ring-Oscillator Based Macro for Sensing

netic films on bit patterned substrates by gas

Dynamic Supply Noise Waveform", vol. 44, no.

cluster ion beams", IEEE Trans. Magn., in press.

6, pp.1745-1755, IEEE Journal of Solid-State[67] Cheng-Yao Lo, Johanna Kiitola-Keinnen, Olli-

Circuits（2009）．

Heikki Huttunen, Jarno Petj, Jukka Hast, Arto[58] K. Shinkai, M. Hashimoto, and T. Onoye,

Maaninen, Harri Kopola, Hiroyuki Fujita,"Prediction of Self-Heating in Short Intra-Blockand Hiroshi Toshiyoshi, "Micro Roll-to-Roll

Wires," IEICE Transactions on Fundamentals,

Patterning Process and Its Application on

Vol. E93-A, No. 3, pp.583-594, Mar. 2010.

Flexible Display," Jpn. J. Appl. Phys. 48（2009）[59] K. Ohhata, K. Uchino, Y. Shimizu, K. Oyama,
K. Yamashita, "Design of a 770-MHz, 70-mW,
8-bit Subranging ADC Using Reference Voltage

06FC04.
[68] 大平康隆，藤田博之，年吉洋，"MEMS 技術による画像描画用光スキャナの小型化 "日本機械

Precharging Architecture," IEEE Journal of

学会誌 2009.7, vol. 112, No. 1088, pp.34-37.

Solid-State Circuits, pp.2881-2890, vol. 44, no. 11,[69] Yuheon Yi, Hiroyuki Fujita, and Hiroshi

Nov. 2009.

Toshiyoshi, "A micromachined voltage con-[60] Y. Mita, Y. Li, M. Kubota, S. Morishita, W.

trolled oscillator using the pull- in mechanism

Parkes, L.I. Haworth, B.W. Flynn, J.G. Terry,of electrostatic actuation," IEICE Electronics

T.-B. Tang, A.D. Ruthven, S. Smith and A.J.

Express, vol. 6, No. 17,（2009）,pp.1266-1271.

Walton, "Demonstration of a wireless driven[70] Kazuhiro Takahashi, Makoto Mita, Hiroyuki

MEMS pond skater that uses EWOD tech-

Fujita, and Hiroshi Toshiyoshi, "Switched-Layer

nology", Jounral of Solid-State Electronics,

Design for SOI Bulk Micromachined XYZ Stage

VDEC2010E.indb 192

10.8.4 11:31:16 AM

Using Stiction Bar for Interlayer Electrical

Jpn. J. Appl. Phys. ; cond-mat arXiv1002.0057

Connection," IEEE J. Microelectromech. Syst.,[79] Yusuke Shuto, Ryosho Nakane, Wenhong Wang,

vol. 18, no. 4, 2009, pp.818-827.

Hiroaki Sukegawa, Shuu'ichirou Yamamoto,[71] Y. Ohira, A. Chekhovskiy, T. Yamanoi, T. Endo,

Masaaki Tanaka, Koichiro Inomata, and Satoshi

H. Fujita, and H. Toshiyoshi, "Hybrid MEMS

Sugahara, "A new spin-functional MOSFET

optical scanner for volumetric 3-D displays,"

based on magnetic tunnel junction technol-

Journal of SID, vol. 17, no. 5, 2009, pp.419-422.

ogy pseudo-spin-MOSFET", Applied Physics[72] K . G r e n i e r , D . D u b u c , P . - E . P o l e n i , M .

Express, 3, 013003/1-3（2010）．

Kumemura, H. Toshiyoshi, H. Fujii, and H.

[80] K. Komatsu, S. Sannomiya, M. Iwata, H. Terada,

Fujita, "Integrated broadband microwave and

S. Kameda, K. Tsubouchi, "Interacting Self-

microfluidic sensor dedicated to bioengineering,"

Timed Pipelines and Elementary CouplingIEEE Transactions on Microwave Theory andControl Modules," IEICE TRANSACTIONS on

Techniques, vol. 57, no. 12, part.2, 2009, pp.3246-

Fundamentals, Vol. E92-A, No. 7, pp.1642-1651,

53.

2009.

[73] David Dubuc, Katia Grenier, Hiroyuki Fujita,[81] Hiroaki Onoe, Akihito Nakai, Eiji Iwase,and Hiroshi Toshiyoshi, "Plastic-based microfab-Kiyoshi Matsumoto, and Isao Shimoyama,

rication of artificial dielectric for miniaturized"Temperature-Controlled Transfer And Self-

microwave integrated circuits," Metamaterials,

Wiring for Multi-Color Light-Emitting Diodevol. 3, no. 3-4, 2009, pp.165-173.

Arrays," Journal of Micromechanics and[74] Cheng-Yao Lo, Johanna Hiitola-Keinnen, Olli-Microengineering, Vol. 19, pp.1-9, 2009.
[82] Tetsuo Kan, Naoko Tsujiuchi, Eiji Iwase,

Maaninen, Harri Kopola, Hiroyuki Fujita, andKiyoshi Matsumoto, and Isao Shimoyama,

Hiroshi Toshiyoshi, "Novel roll-to-roll lift-off pat-"Planar Near-Infrared Surface Plasmon

terned active-matrix display on flexible polymer

Resonance Sensor with Si Prism And Grating

substrate," Microelectronic Engineering, vol. 86,

Coupler," Sensors and Actuators B Chemical,

no. 4-6, 2009, pp.979-983.

Vol. 144, pp.295-300, 2009.

[75] Daisuke Yamane, Winston Sun, Harunobu Seita,[83] Atsushi Takei, Kiyoshi Matsumoto, and Isao

Shigeo Kasawaki, Hiroyuki Fujita, and Hiroshi

Shimoyama, "Capillary Torque Caused by A

Toshiyoshi, "An SOI bulk-micromachined dual

Liquid Droplet Sandwiched between Two

SPDT RF-MEMS switch by layer-wise separa-

Plates," Langmuir, Vol. 26, No. 4, pp.2497-2504,

tion design of waveguide and switching mecha-

2010.

nism," IEICE Electronics Express, vol. 7, No. 2,
2010, pp.80-85.

Signature Characterization Based Analog
Circuit Testing Scheme and the Extension of

ひずみセンサを用いたフリップチップ実装構造

IEEE 1149.4 Standard, IEICE Trans. Inf. &内局所 2 軸残留応力分布の測定 " エレクトロニ

SysT., Vol. E93-D,No. 1, JAN.
（2010）．

No. 7，NOV. 2009，

pp.623-628．

[85] Mitsuya Fukazawa, Masanori Kurimoto, Rei
Akiyama, Hidehiro Takata, Makoto Nagata,[77] 中 田 尚， 片 岡 晶 人， 中 島 康 彦，"VLIW 型 命 令"Experimental Evaluation of Dynamic

キューを持つスーパースカラプロセッサの命令

Power Supply Noise and Logical Failures

スケジューリング機構 "，情報処理学会論文誌コin Microprocessor Operations," IEICE

ンピューティングシステム , ACS26, Vol. 2, No. 2,

Transactions on Electronics, Vol. E92-C, No. 4,

pp.48-62, Jul.（2009）

pp.475-482, Apr. 2009.

[78] R. Nakane, T. Harada, K. Sugiura, S. Sugahara,[86] Tetsuro Matsuno, Daisuke Kosaka, Makoto

and M. Tanaka, "Spin-dependent transport

Nagata, "Modeling of Power Noise Generationof spin MOSFETs with ferromagnetic MnAs

in Standard-Cell Based CMOS Digital Circuits,"

source and drain contacts Spin injection and

IEICE Transactions on Fundamentals, Vol. E93-

transport in a Si MOS channel", submitted to

A, No. 2, pp.440-447, Feb 2010.

VDEC2010E.indb 193

193[84] W i m o l S A N - U M , M . T a c h i b a n a , " A f a u l t[76] 佐々木拓也，上田啓貴，三浦英生 " ピエゾ抵抗

クス実装学会誌 Vol. 12

A-1
Appendix

HeikkiHuttunen, Jarno Petj, Jukka Hast, Arto

10.8.4 11:31:16 AM

[87] Tadayuki Matsumura, Tohru Ishihara, and[97] Ayato Tagawa, Hiroki Minami, Masahiro Mitani,

Hiroto Yasuura, "An Optimization Technique

Toshihiko Noda, Kiyotaka Sasagawa, Takashi

for Low-Energy Embedded Memory Systems,"

Tokuda, Hideki Tamura, Yumiko Hatanaka,

IPSJ Transactions on System LSI Design

Yasuyuki Ishikawa, Sadao Shiosaka, Jun Ohta,

Methodology, Vol. 2, pp.239-249, Aug. 2009.

"Multimodal Complementary Metal-Oxide-[88] 上野，廣瀬，浅井，雨宮，" サブスレッショルド

Semiconductor Sensor device for Imaging of

MOSFET を用いた PTAT 電流生成のための微小Fluorescence and Electrical Potential in Deep

フローティング電圧源回路，" 映像情報メディア

Brain of Mouse", Jpn. J. Appl. Phys, 49, 01AG02

学会誌，vol. 63, no. 12, pp.1877-1880, 2009（2010）[89] 次田，廣瀬，上野，浅井，雨宮，"低電圧 CMOS ディ[98] K y o s u k e M i n a k a w a , T o s h i h i k o N o d a ,ジタル回路のプロセスバラツキ補正技術，" 映Kiyotaka Sasagawa, Takashi Tokuda, Jun

像情報メディア学会誌，vol. 63, no. 11, pp.1667-

Ohta, "Microfluid Ejection Device Based on

1670, 2009

Complementary Metal-Oxide-Semiconductor[90] Ueno, Hirose, Asai, and Amemiya, "Low-voltage
process-compensated VCO with on-chip pro-Technology as an Artificial Synapse", Jpn. J.
Appl. Phys, 49, 01AG03（2010）

cess monitoring and body-biasing circuit tech-[99] K y o s u k e M i n a k a w a , H i r o f u m i Y a m a d a ,niques," IEICE Transactions on Fundamentals

Kiyotaka Sasagawa, Takashi Tokuda, Junof Electronics, Communications and Computer,

Ohta, "Microchamber Device Equipped withvol. E92-A, pp.3079-3081, 2009.

Complementary Metal Oxide Semiconductor[91] Ueno, Hirose, Asai, and Amemiya, "A 300-nW,

Optical Polarization Analyzer Chip for Micro

15-ppm/ ℃ , 20-ppm/V CMOS voltage reference

Total Analysis System", Jpn. J. Appl. Phys, 48,

circuit consisting of subthreshold MOSFETs,"

04C192（2009）

A-1
194

AppendixIEEE Journal of Solid-State Circuits, vol. 44, no.
7. pp.2047-2054, 2009.

[100] Takashi Tokuda, Hirofumi Yamada, Kiyotaka
Sasagawa, and Jun Ohta, "Polarization-[92] Jun Yao, Kosuke Ogata, Hajime Shimada,Analyzing CMOS Image Sensor with

Shinobu Miwa, Hiroshi Nakashima, and Shinji

Monolithically Embedded Polarizer for

Tomita, "An Instruction Scheduler for Dynamic

Microchemistry Systems", IEEE Transactions

ALU Cascading Adoption," 情報処理学会論文

on Biomedical Circuits and Systems 3, pp.259-

誌，コンピューティングシステム , Vol. 2, No. 2,266,（2009）

pp.30-47, 2009 年 7 月．

[101] T. Tokuda, S. Sato, H. Yamada, K. Sasagawa, J.

[93] D. Atuti, T. Morie, and K. Aihara, "A Current-

Ohta, "Polarization-analyzing CMOS photosen-

Sampling-Mode CMOS Arbitrary Chaos

sor with monolithically embedded wire grid

Generator Circuit Using Pulse Modulation

polarizer", Electron. Lett.45, pp.228-230（2009）

Approach," IEICE Trans. Fundamentals, Vol.
E92-A, No. 5, pp.1308-1315, May, 2009.
[94] H . T a n a k a , T . M o r i e , a n d K . A i h a r a , " A
CMOS Spiking Neural Network Circuit with

[102] 徳田 崇，山田 博文，笹川 清隆，太田 淳，" 標準CMOS プロセスを用いた MicroTAS 向け偏光検
出イメージセンサ "，電気学会 E 部門論文誌 129（2009）

Symmetric/Asymmetric STDP Function,"[103] A y a t o T a g a w a , A s a k o H i g u c h i , T e t s u y a

IEICE Trans. Fundamentals, Vol. E92-A, No. 7,

Sugiyama, Kiyotaka Sasagawa, Takashi

pp.1690-1698, July, 2009.

Tokuda, Hideki Tamura, Yumiko Hatanaka,[95] M. Nakajima, M. Watanabe, "A four-context

Yasuyuki Ishikawa, Sadao Shiosaka, Jun Ohta,

optically differential reconfigurable gate array,""Development of Complementary Metal Oxide

IEEE/OSA Journal of Lightwave Technology,

Semiconductor Imaging Devices for Detecting

Vol. 27, No. 20, pp.4460-4470, Oct., 2009.

Green Fluorescent Protein in the Deep Brain of[96] M. Nakajima, M. Watanabe, "Optical buffering

VDEC2010E.indb 194

a Freely Moving Mouse", 48, 04C195（2009）

technique under space radiation environment,"[104] Sanshiro Shishido, Keiichiro Kagawa, Kiyotaka

Optics Letters, Vol. 34, Issue 23, pp.3719-3721,

Sasagawa, Takashi Tokuda, Jun Ohta, "A

Dec., 2009.

Low-Voltage Complementary Metal Oxide

10.8.4 11:31:16 AM

Semiconductor Image Sensor Using Pulse-[113] Takeshi Ito, Kenichi Okada, and Kazuya

Width-Modulation Scheme for Biomedical

Masu, "Characterization of On-Chip Multiport

Applications", JJAP 48, 04C193（2009）

Inductors for Small-Area RF Circuits," IEEE[105] 香川 景一郎，能勢 悠吾，安達 雄大，谷 邦之，和田Transactions on Circuits and Systems I, vol. 56,

淳，谷田 純，布下 正宏，太田 淳，" アクティブ・

no. 8, pp.1590-1597, Aug. 2009.

パッシブ方式画素読出しの併用による CMOS イ[114] K a z u y a M a s u , N o b o r u I s h i h a r a , N o r i a k i

メージセンサのダイナミックレンジ拡大手法のNakayama, Takashi Sato, Shuhei Amakawa,

提案と原理実証 "，映像情報メディア学会誌 63,"Physical design challenges to nano-CMOS cir-

pp.135-147（2009）

cuits", IEICE Electronics Express（ELEX）, vol.

[106] "Novel Front-End Pulse Processing Scheme for6 no. 11（2009）,pp.703-720.

PET System Based on Pulse Width Modulation[115] Shiho Hagiwara, Takashi Sato, and Kazuya

and Pulse Train Method," K.Shimazoe et.al.

Masu, "Analytical Estimation of Path-Delay

IEEE TRANSACTION ON NUCLEAR

Variation for Multi-Threshold CMOS Circuits",

SCIENCE VOL. 57, NO. 2 APRIL 2010

IEICE Transactions on Fundamentals of[107] R. M. T. Damayanthi, N. Iyomoto, H. Takahashi,
M. Ohno, Y. Minamigawa, and K. Nishimura,

Electronics, vol. E92-A, no. 4, pp.1031-1038, April
2009.

"Development of a Transition Edge Sensor[116] Takumi Uezono, Takashi Sato, and Kazuya

Gamma Ray Microcalorimeter with an

Masu, "One-Shot Voltage-Measurement Circuit

Epoxy Coupled Bulk Lead Absorber", AIP

Utilizing Process Variation", IEICE Transactions

CONFERENCE PROCEEDINGS 1185, 207-210,

on Fundamentals of Electronics, vol. E92-A, no.

（2009）

4, pp.1024-1030, April 2009.

A-1[117] K. Eguchi, I.Oota, S. Terada, and T. Inoue, "A

シタ増幅回路における同相入力電圧の影響に関design method of switched-capacitor power

する検討 "，vol. 129, no. 8, pp.1471-1475, 2009 年

converters by employing a ring-type power

電気学会論文誌 C[109] K. Shioki, N. Okada, T. Ishihara, T. Hirose, N.
Kuroki, M. Numa, "An error diagnosis techniqueconverter," International Journal of Innovative
Computing, Information and Control, vol. 5, no.
10, pp.2927-2938,（2009）．

based on location sets to rectify subcircuits,"[118] Masaya Yamaguchi, Akiyoshi Shimada, Keiichi

IEICE Trans. on Fundamentals, vol. E92-A, no.

Torimitsu and Nobuhiko Nakano,"Multi-channel

12, pp.3136-3142, Dec. 2009.

bio sensing and stimulation LSI chip using 0.18

[110] M. Deura, Y. Kondo, M. Takenaka, S. Takagi,

μ m complementaly metal-oxide-semiconductor

Y. Nakano, M. Sugiyama, "Twin-free InGaAs

process", JJAP 2010（accepted for publication）

thin layer on Si by multi-step growth using[119] 菅 原 健， 本 間 尚 文， 佐 藤 証， 青 木 孝 文，" ハ ッmicro-channel selective-area MOVPE," J. Cryst.

シュ関数 Whirlpool の高スケーラブル回路アーキ

Growth, vol. 312, pp.1353-1358, April 2010.

テクチャ ," 情報処理学会論文誌，Vol. 50, No. 11,[111] Yoshiyuki Kondo, Momoko Deura, Yuki Terada,

pp.2618-2632, November 2009.

Takuya Hoshii, Mitsuru Takenaka, Shinichi[120] A . S a t o h , T . S u g a w a r a , N . H o m m a , a n d

Takagi, Yoshiaki Nakano, Masakazu Sugiyama,

T. Aoki,"High-Performance Hardware"Initial growth of InAs on P-terminated Si（111）Architectures for Galois Counter Mode,"IEEEsurfaces to promote uniform lateral growth ofTransactions on Computers, Vol. 58, No. 7,

InGaAs micro-discs on patterned Si" Journal of

pp.917-930, July 2009.

Crystal Growth 312（2010）1348-1352[121] T . O n o m i , T . K o n d o , a n d K . N a k a j i m a ,[112] Takashi Sato, Hiroyuki Ueyama, Noriaki"Implementation of High-Speed Single Flux-

Nakayama, and Kazuya Masu, "Accurate array-

Quantum Up/Down Counter for the Neural

based measurement for subthreshold-current ofComputation Using Stochastic Logic", vol. 19,

MOS transistors", IEEE Journal of Solid-State

no. 3, pp.626-629, IEEE Transactions on Applied

Circuits, vol. 44, no. 11, pp.2977-2986, November,Superconductivity（2009）

2009.

VDEC2010E.indb 195

195

Appendix[108] 川名，吉澤，" 高精度予測型スイッチト・キャパ[122] K. Maezawa, T. Sakamoto, K. Kasahara, M.

10.8.4 11:31:16 AM

Mori, "Possibility of Terahertz Amplification

High-Throughput Fully-Parallel LDPC Decoders

by Active Transmission Lines Loaded with

Based on Wire Partitioning", IEEE Trans. on

Resonant Tunneling Diode Pairs," Jpn. J. Appl.

VLSI Systems, Vol. 18, No. 3, pp.482-489,（2009）

Phys. 48（2009）124503.
[123] K. Maezawa, N. Kamegai, S. Kishimoto, T.

い値変動補償を有する電流モード多値回路の構

Mizutani, and K. Akamats, "Improved Bias

成 "，電子情報通信学会論文誌 D, Vol. J93-D, No. 1,

Stability of the Resonant Tunneling Diodepp.10-19（2010）

Pair Oscillators Integrated on an AlN Ceramic[133] S. Matsunaga, M. Natsui, K. Hiyama, T. Endoh,

Substrate,"Jpn. J. Appl. Phys. 48（2009）04C084.

H. Ohno and T. Hanyu, "Fine-Grained Power-[124] A. Ohchi, N. Togawa, M. Yanagisawa, and T.

Gating Scheme of a Metal?Oxide?Semiconductor

Ohtsuki, "Floorplan-aware high-level synthe-

and Magnetic-Tunnel-Junction-Hybrid Bit-Serial

sis for generalized distributed-register archi-

Ternary Content-Addressable Memory", apa-

tectures," IEICE Trans. on Fundementals ofnese Journal of Applied Physics（JJAP）, Vol. 49

Electronics, Communications and Computer（2010）

Sciences, vol. E92-A, no. 12, pp.3169-3179, Dec.
2009.

[134] Y. Okamoto, H. Jin, K. Yaguchi, Y. Yamanashi,
and N. Yoshikawa, "Access Time Measurement[125] R. Nara, N. Togawa, M. Yanagisawa, andof 64-kb Josephson-CMOS Hybrid Memories

T. Ohtsuki, "A Scan-Based Attack Basedusing SFQ Time-to-Digital Converter," IEICE

on Discriminators for AES Cryptosystems,"

Electron. Express, vol. 7, 2010, pp.320-325.

IEICE Trans. Fundamentals, vol. E92-A, no. 12,[135] H. Park, Y. Yamanashi, N. Yoshikawa, M.

A-1
196

[132] 廣崎，松本，羽生，"TMR デバイスを用いたしき

pp.3229-3237, Dec. 2009.
[126] Xiaonan Shi, Shingo Yoshizawa, Yoshikazu

Tanaka and A. Fujimaki, "Design of fast digitserial adders using SFQ logic circuits," IEICE

Appendix

Miyanaga, "Approaching Performance andElectron. Express, vol. 6, 2009, pp.1408-1413.

Implementation Capacity of Quasi-Cyclic Low[136] H . P a r k , Y . Y a m a n a s h i , K . T a k e t o m i , N .

Density Parity Check Codes with IEEE802.11n

Yoshikawa, M. Tanaka, K. Obata, Y. Itou, A.

Based MIMO-OFDM System," RISP Journal of

Fujimaki, N. Takagi, K. Takagi, S. Nagasawa,

Signal Processing, Vol. 13 No. 5, pp.423-431, Sep.

"Design and Implementation of SFQ Half-2009.

Precision Floating-Point Adders", IEEE Trans.

[127] 久慈，" アナログ集積回路の故障診断 "，pp.541547，日本信頼性学会誌（2009.10）

Appl. Superconductivity, vol. 19, 2009, pp.634639.

[128] S. Matsunaga, K. Hiyama, A. Matsumoto, S.

[137] Yasuo Arai and Toshinobu Miyoshi, "Silicon-on-

Ikeda, H. Hasegawa, K. MIura, J. Hayakawa, T.

insulator technology enables next-generation

Endo, H. Ohno and T. Hanyu, "Standby-Power-radiation image sensors," 5 August 2009, SPIEFree Compact Ternary Content-Addressable

Newsroom.

Memory Cell Chip Using Magnetic Tunnel[138] Y. Ohira, A. Chekhovskiy, T. Yamanoi, T. Endo,

Junction Devices", Applied Physics Express

H. Fujita, and H. Toshiyoshi, "Hybrid MEMS

（APEX）, vol. 2, no. 2, pp.023004-1 〜 023004-3,

optical scanner for volumetric 3-D displays,"2009

pp.419-422, Journal of SID, 2009, 05, Vol. 17, No.

[129] N. Onizawa, T. Hanyu and V.Gaudet, "HighThroughput Bit-Serial LDPC Decoder LSI[139] H i d e y u k i F . A r a t a a n d H i r o y u k i F u j i t a ,Based on Multiple-Valued Asynchronous"Miniturized thermocontrol devices enable

Interleaving", J92-C-2, pp.867-874, IEICE Trans.

analysis of biomolecular behavior on their

Electron.
（2009）

timescales, second to millisecond," pp.363-370,[130] 鈴木，夏井，羽生，"TMR ロジックに基づくルックアップテーブル回路とその瞬時復帰可能 FPGA

Integrative Biology, 2009, 06, Vol. 1, No. 5-6[140] 大平康隆，藤田博之，年吉洋，"MEMS 技術にへの応用 "，J92-C-7, pp.233-240，電子情報通信学

よる画像描画用光スキャナの小型化，" pp.34-37，

会論文誌 C（2009）

日本機械学会誌，2009, 07, Vol. 112, No. 1088[131] N. Onizawa, T. Hanyu and V. Gaudet, "Design of

VDEC2010E.indb 196

5[141] Kazuhiro Takahashi, Makoto Mita, Hiroyuki

10.8.4 11:31:16 AM

Fujita and Hiroshi Toshiyoshi,"Switched-Layer

Koide and M. M. Mattausch, "Correlating micro-

Design for SOI Bulk Micromachined XYZ Stagescopic and macroscopic variation with surface-

Using Stiction Bar for Interlayer Electricalpotential compact model," IEEE Electron Device

Connection," pp.818-827, IEEE Journal of

Letters, pp.873-875, 2009.

Microelectromechanical Systems, 2009, 08, Vol.
18, No. 14[150] K. Okazaki, K. Awane, N. Nagaoka, T. Sugahara,
T. Koide, and H. J. Mattausch, "Low-Power sili-[142] Yuheon Yi, Hiroyuki Fujita, and Hiroshi

con-area-efficient image segmentation based on

Toshiyoshi, "A micromachined voltage con-a pixel-block scanning architecture," Japanesetrolled oscillator using the pull- in mechanism

Journal of Applied Physics（JJAP）, Vol. 48, No.

of electrostatic actuation," pp.1266-1271, IEICEElectronics Express, 2009, 09, Vol. 6, No. 17[143] L. Jalabert, C. Bottier, M. Kumemura and H.
Fujita, "Embedded vertical nanosheets of SiO2

04C078, 2009.
[151] 菅野，須山，鈴木 "MIMO-OFDM における PAPR
抑圧技術にによる電力付加効率の改善 "，電気情報通信学会

in PDMS using an alternative nanopatterning[152] M. Saito, Y. Sugimori, Y. Kohara, Y. Yoshida,process", pp.3055-3058, The Journal of Vacuum

N. Miura, H. Ishikuro, T. Sakurai, T. Kuroda,

Science and Technology B, 2009, 11, Vol. 27, No.

"2 Gb/s 15 pJ/b/chip Inductive-Coupling

6

Programmable Bus for NAND Flash Memory[144] L . Ja la be rt , M. Ku m e m u r a , C . B o t t i e r , H .
Fujita,"Nanoscale surface engineering of PDMS
by embedding vertical SiO

Stacking," IEEE Journal of Solid-State Circuits,Vol. 45, No. 1, pp.134-141, Jan. 2010.

nanosheets,"[153] G.-S. Kim, M. Takamiya, and T. Sakurai, "A

doi:10.1016/j.mee.2009.11.138, Microelectronic

25-mV-Sensitivity 2-Gb/s Optimum-Logic-

Engineering, 2009, 11,Threshold Capacitive-Coupling Receiver2

for Wireless Wafer Probing Systems," IEEE

"Plastic-based microfabrication of artificial

Transactions on Circuits and Systems‒II

dielectric for miniaturized microwave integrat-

Express Briefs, Vol. 56, No. 9, pp.709-713, Sep.

ed circuits," pp.165-173, Metamaterials, 2009, 11,2009.

Vol. 3[154] Sanghoon Hwang, Hyunsik Im, Minkyu Song,[146] S. Hage-Ali, N. Tiercelin, P. Coquet, R. Sauleau,

Koichi Ishida, Toshiro Hiramoto, and Takayasu

H. Fujita, V. Preobrazhensky, P. Pernod,

Sakurai, "Velocity Saturation Effects in a Short"A Millimeter-Wave Microstrip Antenna

Channel Si-MOSFET and its Small Signal

Array on Ultra Flexible Micromachined

Characteristics," Journal of the Korean PhysicalPolydimethylsiloxane （PDMS） Polymer,"Society, Vol. 55, No. 2, pp.581-584, Aug. 2009.

pp.1306-1309, IEEE Antennas and Wireless[155] T. Sekitani, K. Zaitsu, Y. Noguchi, K. Ishibe,

Propagation letters, 2009, 12, vol. 8

M. Takamiya, T. Sakurai, and T. Someya,[147] K . G r e n i e r , D . D u b u c , P - E . P o l e n i , M .

"Printed Nonvolatile Memory for a Sheet-Type

Kumemura, H. Toshiyoshi, T. Fujii, H.

Communication System", IEEE Transactions on

Fujita, "Integrated Broadband Microwave

Electron Devices, Vol. 56, No. 5, pp.1027-1035,

and Microfluidic Sensor dedicated to

May 2009.

Bioengineering," pp.3246-3253, IEEE Trans. on[156] Y. Nakamura, M. Takamiya, and T. Sakurai,

Microwave Theory and Techniques, 2009, 12,"An On-Chip Noise Canceller with HighVol. 57, No. 12

Voltage Supply Lines for Nanosecond-Range[148] Hideyuki F. Arata, Frederic Gillot, DominiquePower Supply Noise, " IEICE Transaction on

Collarda, Hiroyuki Fujita, "Millisecond analysis

Electronics, E92-C, No. 4, pp.468-472, April 2009.

of double stranded DNA with fluorescent inter-[157] K . K a s u g a , Y . Y u a n , N . M i u r a a n d T .

calator by micro-thermocontrol-device," pp.963-

Kuroda, "Electromagnetic Interference and966, Talanta, 2009, 05, Vol. 79, Issue 3

Susceptibility in Inductive-Coupling Link," JSAP[149] H. J. Mattausch, N. Sadachika, A. Yumisaki, S.
Izumi, A. Kaya, W. Imafuku, K. Johguchi, T.

VDEC2010E.indb 197

197

Appendix[145] D. Dubuc, K. Grenier, H. Toshiyoshi, H. Fujita,

A-1

Solid State Devices and Materials（SSDM）, Dig.
Tech.Papers, pp.62-63, Oct. 2009.

10.8.4 11:31:16 AM[158] Hongbo Zhu and Tadashi Shibata, "A Digitjal-[167] Lei Zhao, Xu Hui, Naomi Seki, Yoshiki Saito,

Pixel-Sensor-Based Global Feature Extraction

Yohei Hasegawa, Kimiyoshi Usami, Hideharu

Processor for Real-Time Obect Recognition,"

Amano, "Cache Controller Desighn with Run-

Japanese Journal of Applied Physics, VOL. 48,

Time Power Gating", pp.127-132, 2008年情報処理NO. 4, pp.04C080-1-7, 2009.

学会研究報告 計算機アーキテクチャ研究会報告[159] Norihiro Takahashi, Kazuhide Fujita, and[168] 枚田 優人，松谷 宏紀，鯉渕 道紘，天野 英晴，Tadashi Shibata, "A pixel-parallel self-similitude" パイプラインステージ統合による省電力・可変

processing for multiple-resolution edge-filtering

パイプラインルータに関する研究，" 2009 年 ACS

analog image sensors,"IEEE TRANSACTIONS

論文誌 Vol. 2 No. 3

ON CIRCUITS AND SYSTEMS, VOL. 56, NO.
11, PP. 2384-2392, 2009.
[160] T a d a s h i S h i b a t a , " C o m p u t i n g b a s e d o n
the physics of nano devices-A beyondCMOS approach to human-like intelligent

ル演算を導入した再構成型プロセッサにおける再構成部の性能評価，" 電子情報通信学会論文誌
D Vol. J92-D No. 12 pp.2089-2104, 2009.
[170] 木村遥介，松本佳宣，" 標準 CMOS プロセス

systems,"Solid-State Electronics 53, pp.1227-

による可視光 ID 用フォトダーリントン "，電気学

1241,2009

会論文誌 E, 129 巻 12 号，pp.473-474（2009）．

[161] 清水

A-1

[169] 谷川一哉，梅田賢一，弘中哲夫，" ビットシリア

亮，佐伯勝敏，関根好文，" 時系列パター[171] Zhangcai Huang, Atsushi Kurokawa, Masanori

ンを保持可能な STDP を有するパルス形ハード

Hashimoto, Takashi Sato, Minglu Jiang, Yasuaki

ウェアニューラルネットワーク "，電気学会論文

Inoue, "Modeling the Overshooting Effect for

誌 C，Vol. 129, No. 7, pp.1198-1204, 2009.7.

CMOS Inverter Delay Analysis in Nanometer[162] N. Sasaki, K. Kimoto, W. Moriyama, and T.

Technologies," IEEE Trans. on CAD of

Kikkawa, "A Single-Chip Ultra-Wideband

Integrated Circuits and Systems Vol. 29, No. 2,

Receiver with Silicon Integrated Antennas for

pp.250-260 Feb. 2010.

198

Appendix

Inter-Chip Wireless Interconnection," IEEE

[172] Zhangcai Huang, Minglu Jiang, and Yasuaki

Journal of Solid-State Circuits, Vol. 44, No. 2,

Inoue, "A Highly Linear and Wide Input Range

February 2009, pp.382-393.

Four-quadrant CMOS Analog Multiplier Using[163] M. Kamiyanagi, F. Iga, S. Ikeda, K. Miura, J.

Active Feedback," IEICE Transactions on

Hayakawa, H. Hasegawa, T. Hanyu, H. Ohno, T.

Electronics, vol.E92-C, no. 6, pp.806-814, Jun.

Endoh; "Transient characteristic of fabricated2009.

Magnetic Tunnel Junction（MTJ）programmed[173] M i n g l u J i a n g , Z h a n g c a i H u a n g , A t s u s h iwith CMOS circuit", IEICE Transacions on

Kurokawa, Shuai Fang and Yasuaki Inoue,

Electronics, Vol. E93-C, No. 5, In Press"Accurate Method for Calculating the Effective[164] 室山，巻幡，松崎，山田，山口，中山，野々村，

Capacitance with RC Loads Based on the

田中，江刺，" 割込み型触覚センサシステムのたThevenin Model," IEICE Transactions on

めの LSI 設計，"IEEJ Trans. SM，Vol. 129，No.

Fundamentals of Electronics, Communications

12，pp.450-460，（2009）and Computer Sciences, Vol. E92-A, No. 10,[165] 関 直臣，Lei Zhao，小島 悠，池淵 大輔，長谷川pp.2531-2539, Oct. 2009.

揚平，大久保 直昭，武田 清大，香嶋 俊裕，白井[174] 木村，横山，増澤，"2 次元集積化磁気センサのフ

利明，宇佐美 公良，砂田 徹也，金井 遵，並木レームレート向上に関する研究 ", pp.416-418，映美太郎，近藤 正章，中村 宏，天野 英晴，"MIPS

像情報メディア学会誌（2010）．

R3000 プロセッサにおける細粒度動的スリープ[175] Arifin Tamsir Putra, Akio Nishida, Shiro制御の実装と評価 "，電子情報通信学会技術研究

Kamohara, Takaaki Tsunomura, and Toshiro

報告，2010Hiramoto, "Consideration of Random Dopant[166] 西村 隆，平井 啓一郎，齊藤 貴樹，中村 拓郎，堤Fluctuation Models for Accurate Prediction of

聡，長谷川 揚平，天野 英晴，" 動的リコンフィギャ

Threshold Voltage Variation of Metal-Oxide-

ラブルデバイスにおける電力分析と低電力化手

Semiconductor Field-Effect Transistors in 45nm法の検討 ", pp.1763-1771, 2009 年電子情報通信学

Technology and Beyond", Japanese Journal of

会論文誌

Applied Physics, Vol. 48, No. 4, 044502, April,

VDEC2010E.indb 198

10.8.4 11:31:16 AM

2009.
[176] YeonJoo Jeong, Kousuke Miyaji, Takuya

whole composition range," J. Crystal Growth,311, 2809-2812（2009）．

Saraya, and Toshiro Hiramoto, "Silicon nanowire[184] Y . T o m i t a , T . S h i o d a , M . S u g i y a m a , Y .

n-type metal-oxide-semiconductor field-effect-

Shimogaki, and Y. Nakano, "Role of vapor-phasetransistors and single-electron transistors at

diffusion in selective-area MOVPE of InGaN/

room temperature under uniaxial tensile strain",

GaN MQWs," J. Crystal Growth, 311, 2813-2816

Journal of Applied Physics, Vol. 105, No. 8,（2009）．

April, 2009.

[185] Y. Wang, H. Song, M. Sugiyama, Y. Nakano, and[177] Arifin Tamsir Putra, Takaaki Tsunomura, Akio

Y. Shimogaki, "Kinetic Analysis of InAsP by

Nishida, Shiro Kamohara, Kiyoshi Takeuchi,

Metalorganic Vapor Phase Epitaxy Selective

and Toshiro Hiramoto, "Impact of Oxide

Area Growth Technique", Jpn. J. Appl. Phys., 48,

Thickness Fluctuation and Local Gate Depletion

041102（2009）．

on Threshold Voltage Variation in MetalOxide-Semiconductor Field-Effect-Transistors",
Japanese Journal of Applied Physics, Vol. 48,
No. 6, 064504, June, 2009.

2. 国際会議[1] Miki D., Suzuki Y., and Kasagi N., "Effect of[178] Jiezhi Chen, Takura Saraya, and Toshiro

Nonlinear External Circuit on Electrostatic

Hiramoto, "Experimental Investigations ofForce of Micro Electret Generator," 15th

Electron Mobility in Silicon Nanowire nMOS-

Int. Conf. Solid-state Sensors, Actuators, andFETs on （110） Silicon-on-Insulator", IEEE

Microsystems （Transducers' 09）, Denver,

Electron Devices Letters, vol. 30, No, 11,2009.6.21-25, pp.636-639.

pp.1203-1205, November, 2009.

A-1[2] Wu T., Suzuki Y., and Kasagi N., "Designand Microfabrication of High Peformance

S. Yamamoto, M. Tanaka, K. Inomata, and S.

Super-Lyophobic Surfaces," 13th Int. Conf.

Sugahara, "A New Spin-Functional Metal-Oxide-

Miniaturized Systems for Chemistry and Life

Semiconductor Field-Effect Transistor Based on

Sciences（MicroTAS 2009）, Jeju, Nov. 1-5, 2009,

Magnetic Tunnel Junction Technology Pseudo-

pp.773-775.

Spin-MOSFET", Appl. Phys. Express, Vol. 3, No.
1, pp.013003/1-3（2009）．

[3] Inokuchi H., Suzuki Y., and Kasagi N., "Micro
Magnetic Cell Sorting System with a Function[180] Koji Kotani, Atsushi Sasaki, and Takashi Ito,of Continuous Labeling and Separation," 13th

"High-Efficiency Differential-Drive CMOS

Int. Conf. Miniaturized Systems for Chemistry

Rectifier for UHF RFIDs," IEEE Journal ofand Life Sciences（MicroTAS 2009）, Jeju, Nov.

Solid-State Circuits, Vol. 44, No. 11, pp.3011-3018,

1-5, 2009, pp.1877-1879.

November 2009.

[4] Kirikae D., Suzuki Y., and Kasagi N., "Emission[181] T . I s h i k a w a , T . K u n i m a s a , N . S a s a k i , Y .

Spectral Control Using Metal-coated Silicon

Murakami, T. Yoshida and K. Tsuga, "A simple

Microcavity for Thermophotovoltaic," Thewireless intra-oral thermometry", The Institute

9th International Workshop on Micro andof Electrical Engineers of Japan Trans. Sensors

Nanotechnology for Power Generation andand Micromachines, pp.6-10, Vol. 130（2010）

Energy Conversion Applications（PowerMEMS[182] T . S h i o d a , Y . T o m i t a , M . S u g i y a m a , Y .
Shimogaki, and Y. Nakano, "Selective Area

2009）, Washington DC, USA, Dec. 1-4, 2009,
pp.161-164.

Metal-Organic Vapor Phase Epitaxy of Nitride[5] Miki D., Honzumi M., Suzuki Y., and Kasagi N.,

Semiconductors for Multi-Color Emission," IEEE

"MEMS Electret Generator with Electrostatic

J. Selected Topics in Quantum Electonics, 15,

Levitation," The 9th International Workshop

1053-1065（2009）．

on Micro and Nanotechnology for Power[183] T. Shioda, M. Sugiyama, Y. Shimogaki, and Y.

Generation and Energy Conversion Applications

Nakano, "Selective area metal-organic vapor（PowerMEMS 2009）, Washington DC, USA,phase epitaxy of InN, GaN and InGaN covering

Dec. 1-4, 2009, pp.169-172.

VDEC2010E.indb 199

199

Appendix[179] Y. Shuto, R. Nakane, W. H. Wang, H. Sukegawa,10.8.4 11:31:16 AM

[6] Miki D., Honzumi M., Suzuki Y., and Kasagi N.,

Scheme for Data Synchronization," IEEE

"Large-Amplitude MEMS Electret Generator

Symposium on VLSI Circuits, Kyoto, pp.146-147,

with Nonlinear Spring," Proc. 23rd IEEE Int.

June 2009.

Conf. MEMS, Hong Kong, China, January 24-28,
2010, pp.176-179.
[7] Honzumi M., Ueno A., Hagiwara K., Suzuki Y.,
Tajima T., and Kasagi N., "Soft-X-Ray-Charged

Kazuyuki Aihara, "Novel multi-hysteresis VCCS
multi-scroll chaotic oscillators," pp.134-137, IEEE
NDES（2009）

Vertical Electrets and Its Application to[15] Kenya Jin'no, Yoshihiko Horio, Ryosuke Domae,

Electrostatic Transducers," Proc. 23rd IEEE Int.

Kazuyuki Aihara, "A multi-hysteresis VCCS and

Conf. MEMS, Hong Kong, China, January 24-28,

its application to multi-scroll chaotic oscillators,"

2010, pp.635-638.

pp.2850-2853, IEEE ISCAS（2009）[8] Wu T., Suzuki Y., Kasagi N., and Kashiwagi[16] Toru Sai, Yasuhiro Sugimoto, "A Method forK., "Oil Droplet Manipulation Using

Realizing a Fast Response Time for the Output

Liquid Dielectrophoresis on Electret withCurrent Change of a MOS Current-mode Buck

Superlyophobic Surfaces," Proc. 23rd IEEE Int.

DC-DC Converter Which Utilizes a Quadratic

Conf. MEMS, Hong Kong, China, January 24-28,

and Vin-Dependent Compensation Slope,"

2010, pp.1055-1058.

IEEE Asian Solid-State Circuits Conference[9] Kirikae D., Suzuki Y., and Kasagi N., "Selective-

A-1
200

[14] Kenya Jin'no, Yoshihiko Horio, Ryosuke Domae,（A-SSCC）, pp.337-340, November 2009.

emitter-enhanced Micro Thermophotovoltaic[17] Toru Sai, Yasuhiro Sugimoto, "A 14-bit MOS

Power Generation System," Proc. 23rd IEEE Int.

DAC with Current Sources free from Power-

Conf. MEMS, Hong Kong, China, January 24-28,

Line Voltage Drop and with Output Circuits

2010, pp.1195-1198.

free from Code-dependent Variable Time

Appendix[10] K. Ishida, N. Masunaga, R. Takahashi, T.

Constant," IEEE European Conference on

Sekitani, S. Shino, U. Zschieschang, H. Klauk,

Circuit Theory and Design（ECCTD）, pp.49-52,

M. Takamiya, T. Someya, and T. Sakurai,

August 2009.

"User Customizable Logic Paper（UCLP）with[18] Toru Sai, Yasuhiro Sugimoto, "Design of a 1-V

Organic Sea-of Transmission-Gates（SOTG）

Operational Passive Sigma-Delta Modulator,"

Architecture and Ink-Jet Printed Interconnects,"

IEEE European Conference on Circuit Theory

IEEE International Solid-State Circuits

and Design（ECCTD）,pp.751-754, August 2009

Conference （ISSCC）, San Francisco, USA,[19] Kim, S. H., Yamamoto, T., Fourmy, D., and Fujii,

pp.138-139, Feb. 2010.

T. "Trapping escherichia coli cells in electroac-[11] T. Yasufuku, K. Ishida, S. Miyamoto, H. Nakai,tive microwell array", Proceedings of the 5th

M. Takamiya, T. Sakurai, and K. Takeuchi,international Conference on Microtechnologies"Effect of Resistance of TSVʼs on Performancein Medicine and Biology（MMB2009）, Quebec,of Boost Converter for Low Power 3D SSD with

Canada（2009）,pp.122-123.

NAND Flash Memories, " IEEE International[20] Kim, S. H., Yamamoto, T., Rondelez, Y., Fourmy,

Conference on 3D System Integration（3D IC）,

D., and Fujii, T. "Electro-active microwell array

San Francisco, USA, Sep. 2009.

for trapping and lysing single", Proceedings of[12] T. Yasufuku, K. Ishida, S. Miyamoto, H. Nakai,
M. Takamiya, T. Sakurai, and K. Takeuchi,

MicroTAS 2009 conference, Jeju, Korea, Vol. 2（2009）,pp.1811-1813"Inductor Design of 20-V Boost Converter for[21] Kim, S. H., Yoshizawa, S., Takeuchi, S., Fourmy,

Low Power 3D Solid State Drive with NAND

D., and Fujii, T. "Protein synthesis from single

Flash Memories, " International Symposium on

DNA molecules trapped in microchambers",

Low Power Electronics and Design（ISLPED）,

Watching Biomolecules in Action（WBMA'09）,

San Francisco, USA, pp.87-91, Aug. 2009.

Osaka, Japan,（2009）,pp.108-109.

[13] L. Liu, T. Sakurai, and M. Takamiya, "A 1.28mW[22] S. Bushnaq, T. Nakura, M. Ikeda, and K.

100Mb/s Impulse UWB Receiver with Charge-

Asada, "All Digital Baseband 50 Mbps Data

Domain Correlator and Embedded Sliding

Recovery Using 5x Oversampling With 0.9

VDEC2010E.indb 200

10.8.4 11:31:16 AM

Data Unit Interval Clock Jitter Tolerance,"

Automation Conference（ASP-DAC）, pp.355-356,

IEEE Symposium on Design and Diagnostics

Jan. 2010.

of Electronic Circuits and Systems（DDECS）,
p.206-209, April, 2009.

[32] S. Bushnaq, T. Nakura, M. Ikeda, and K.
Asada, " All Digital Wireless Transceiver[23] K. Asada, T. Sogabe, T. Nakura, and M.

Using Modified BPSK and 2/3 Sub-sampling

Ikeda, "Measurement of Power Supply NoiseT e c h n i q u e "．I E E E A p p l i c a t i o n S p e c i f i c

Tolerance of Self-Timed Processor," IEEE

Integrated Circuits Conference ASICON, p.469-

Symposium on Design and Diagnostics of472, Oct. 2009.

Electronic Circuits and Systems（DDECS）,
p.128-131, April, 2009.

[33] S. Mandai, M. Ikeda, and K. Asada, "A 256 × 256
14k Range Maps/s 3-D Range-Finding Image[24] T. Nakura, S. Mandai, M. Ikeda, and K. Asada,Sensor Using Row-Parallel Embedded Binary"Time Difference Amplifier Using Closed-Loop

Search Tree and Address Encoder," IEEE

Gain Control, " JSAP/IEEE Symposium on VLSIInternational Solid-State Circuits Conference

Circuits, sess.20-2, pp.208-209, June 2009.

（ISSCC）, Dig. Of Tech. Papers, pp.404-405, Feb.

[25] S . M a n d a i , T . N a k u r a , M . I k e d a , a n d K .

2010.

Asada, "Ultra High Speed 3-D Image Sensor",[34] K a z u h i r o Y o s h i m u r a , T a k a s h i N a k a d a ,International Image Sensor Workshop（IISW）,

Yasuhiko Nakashima, Toshiaki Kitamura

June 2009.

"An Energy Efficient SMT Processor with[26] B. Devlin, M.G. Jeong, T. Nakura, M. Ikeda, andHeterogeneous Instruction Set Architectures",

K. Asada, "647 MHz, 0.642pJ/block/cycle 65nm

IASTED Int'l Conf. on Parallel and Distributed

self synchronous FPGA," IEEE European Solid-

Computing and Networks,（2010）

State Circuits Conference（ESSCIRC）, pp.156-

Nakashima "A Linear Array VLIW Processor[27] T. Nakura, M. Ikeda, and K. Asada, "Ringfor Image Processing", IEEE Symposium on

Oscillator Based Random Number Generator

Low-Power and High-Speed Chips 2009（post-

Utilizing Wake-Up Time Uncertainty,"er）,p.153, Apr.（2009）

IEEE Asian Solid-State Circuits Conference（A-SSCC）, pp.121-124, Nov. 2009.

[36] Hiroshi Hatano," Single event effects on CVSLand CMOS exclusive-OR（EX-OR）circuits",[28] T. Iizuka, D. Nakamura, H. Yoshida, S. Komatsu,

Proc. of 10th European Conference on Radiation

M. Sasaki, M. Ikeda, and K. Asada, "An SoC

Effects on Components and Systems, PB1, pp.1-

Platform with On-Chip Web Interface for5, 2009.

In-Field Monitoring," International SoC Design[37] I. Sakagami, W. Xiaolong, K. Takahashi andConference（ISOCC）,pp.208-211,Nov. 2009.

S. Okamura, "Re-considerations on a two-way[29] S. Mandai, T. Nakura, M. Ikeda, and K. Asada,

Wilkinson power divider with different loads"Cascaded Time Difference Amplifier using

and power ratio," Proc. 2009 IEEE Inter. Conf.

Differential Logic Delay Cell", in Proceedings ofon Antennas, Propagation and Systems, 101,International SoC Design Conference（ISOCC）,

Dec. 2009.．

pp.194-197, Nov. 2009.

[38] T a k a h i r o M A T S U M O T O，Y u S U W A K I，

[30] B . D e v l i n , T . N a k u r a , M . I k e d a , a n d K .

Shinya MATSUFUJI，"Experimental Evaluation

Asada, "Throughput optimization by pipe-of Parallel Transmission Using Optical ZCZ-

line alignment of a Self Synchronous FPGA,C D M A S y s t e m，" P r o c . o f t h e F o u r t h" IEEE International Conference on Field-

International Workshop on Signal Design and

Programmable Technology（ICFPT）, pp.312-315,

Its Applications in Communications（IWSDA09）

Dec. 2009.

，pp.118-121（2009）．

[31] S. Mandai, T. Nakura, M. Ikeda, and K. Asada,[39] T a k a h i r o M A T S U M O T O，Y u S U W A K I ,"Cascaded Time Difference Amplifier using

Shinya MATSUFUJI，"Indoor Experiment ofDifferential Logic Delay Cell," in Proceedings

BER Performance of Optical CDMA System

of IEEE Asia and South Pacific Design

U s i n g O p t i c a l Z C Z C o d e，" P r o c . o f t h e

VDEC2010E.indb 201

201

Appendix

159, Sep. 2009.

A-1[35] Munehisa Agari, Takashi Nakada, Yasuhiko

10.8.4 11:31:16 AM12th International Conference on Advanced[49] Toshinori Otaka, Takumi Hiraga and Takayuki

Communication Technology （ICACT2010）,

Hamamoto, "Current-mode Frame Subtraction

pp.890-893（2010）．

Circuit for On-sensor Object Tracking", Proc. of[40] T a k a h i r o M A T S U M O T O , S h i n y aIEEE International Symposium On Intelligent

MATSUFUJI，"Compact Bank of Matched

Signal Processing and Communication Systems,

Filters for Optical ZCZ Codes Using

WA2-C-2, 4pages（2009）

Fast Algorithm for M-sequence Type[50] Hiroki Sato, Sho Ogura, Tadaaki Hosaka, Akira

Hadamard Matrix，" Proc. of the 2010 RISP

Kubota, Ryutaro Oi, Kazuya Kodama andInternational Workshop on Nonlinear Circuits,

Takayuki Hamamoto, "Arbitrary Viewpoint

Communications and Signal Processing

Image Synthesis for Real-time Processing（NCSP'10）,（2010）．

System Using Multiple Image Sensors", Proc. of[41] N. Kanda, K. Konishi, M. Kuwata-Gonokami,"Active Control of Terahertz Optical Activity

Applications in Industry, pp.233-238（2009）by Photo-Excitation of Metal Chiral Gratings",[51] " S i g n a t u r e - B a s e d T e s t i n g f o r D i g i t a l l y -CLEO/IQEC 2009 The Conference on Lasers

Assisted Adaptive Equalizers in High-Speedand Electro-Optics and the International

Serial Links," Mohamed Abbas, Kwang-Ting

Quantum Electronics Conference, Baltimore,

Cheng, Yasuo Furukawa, Satoshi Komatsu,

USA（4, June 2009）

and Kunihiro Asada, IEEE European Test[42] M. Kuwata-Gonokami, "Optical activity in metal

A-1
202

Int. conf. on Virtual Reality Continuum and its

Symposium 2009（ETS2009）,pp.107-112, 2009.

and dielectric planar chiral gratings", SPIE

[52] "GA-Based Test Generation for Digitally-

Optics+Photonics 2009, San Diego,（5, Aug.

Assisted Adaptive Equalizers in High-2009）（invited）

Speed Serial Links," Mohamed Abbas, Tim

Appendix[43] N. Kanda, K. Konishi, M. Kuwata-Gonokami,

Cheng, Yasuo Furukawa, Satoshi Komatsu"Dynamics of Light-induced Three-dimensional

and Kunihiro Asada, IEEE East-West Design

Chirality", International Symposium on& T e s t I n t e r n a t i o n a l S y m p o s i u m 2009

Quantum Nanophotonics and Nanoelectronics（EWDTS2009）,pp.287-292, 2009.

Komaba research campus, The Uinv. of Tokyo,（19, Nov., 2009）（poster）[53] " S i g n a t u r e - B a s e d T e s t i n g f o r A d a p t i v e
Digitally-Calibrated Pipelined Analog-to-[44] H. Myoren, S. Iino, T. Taino, "On-Chip SFQ

Digital Converters," Mohamed Abbas, Yasuo

Flux-Locked Loop Circuits for Digital DROS

Furukawa, Satoshi Komatsu and Kunihiro

Sensors", O7, Superconducting SFQ VLSIAsada, IEEE International Conference on ASIC

Workshop（2009）．

（ASICON 2009）, 2009.

[45] Y. Suzukawa, T. Taino, H. Myoren, "Propagation[54] "An Automatic Test Generation Framework

Property of Sub-Micron-Wide Superconducting

for Digitally-Assisted Adaptive Equalizers in

M i c r o s t r i p L i n e s f o r S F Q C i r c u i t s " , P2,

High-Speed Serial Links," Mohamed Abbas, Tim

Superconducting SFQ VLSI Workshop（2009）．

Cheng, Yasuo Furukawa, Satoshi Komatsu and[46] H. Myoren, Y. Suzukawa, M. Miyamoto, T.

Kunihiro Asada, Design, Automation & Test in

Taino, "Interconnect Wires for SFQ VLSIs",
pp.36-37, Superconducting SFQ VLSI Workshop
Proceedings,（2010）．
[47] H. Myoren, H. Yamamoto, N. Kashiwazaki, Y.
Matsui, T. Taino, G.P.Pepe, "Optical Interface
for SFQ LSI using NbN/NiCu Parallel Nanowire
Photo Switches", EUCAS2009（2009）．

Europe 2010（DATE 2010）, pp.1755-1760, 2010.
[55] K. Katoh, T. Tanabe, H.M. Zahidul, K. Nambaand H. Ito, "A Delay Measurement TechniqueUsing Signature Registers," Proc. 18th Asian
Test Symp., pp.161-166, Nov., 2009.
[56] K o j i T a k e d a , M i t s u r u T a k e n a k a , T a k u oTanemura, Masaru Zaitsu, and Yoshiaki[48] A. Kitagawa, K. Nakayama "Phase Change

Nakano, "Single-Chip All-Optical Packet

Nonvolatile SRAM and Register", pp.33-36,

Processor Based on All-Optical Flip-Flop

The 21th Symosium on Phase Change Optical

Monolithically Integrated with MZI-SOA

Information Sotrage PCOS 2009

Switch," 2010 Optical Fiber Communication

VDEC2010E.indb 202

10.8.4 11:31:16 AM

Conference and Exposition（2010OFC）, OThS2,

Reconfigurable Accelerator for Energy

San Diego, CA, USA, March 2010.

Efficient Executions," International SOC Design[57] K o j i T a k e d a , M i t s u r u T a k e n a k a , T a k u oConference（ISOCC'09）,Nov. 2009

Tanemura, Masaru Zaitsu, and Yoshiaki[65] Y.Maeda, J.Akita, A CMOS Image Sensor

Nakano, "Wide Wavelength Operation ofwith Pseudorandom Pixel Placement for Clear

All-Optical Flip-Flop Using Mach-Zehnder

Imaging, Proceedings of 2009 International

Interferometer Bistable Laser Diode", The 22nd

Symposium on Intelligent Signal Processing

Annual Meeting of the IEEE Photonics Society,and Communication Systems（ISPCACS200）, in

Paper WV5, Belek-Antalya, Turkey, Oct. 7, 2009.

CD-ROM, TP1-C-5, 2009.12.

[58] K o j i T a k e d a , M i t s u r u T a k e n a k a , T a k u o[66] T a k i g u c h i , S a r u w a t a r i , M o r i t o , I s h i d a ,Tanemura, and Yoshiaki Nakano, "All-Minami, and M. Morikawa, "A Novel Wireless

Optical Flip-Flop Based on Mach-Zehnder

Wake-up Mechanism for Energy-efficientInterferometer Bistable Laser Diode,"

Ubiquitous Networks", In Proceedings of

ECOC2009, Austria

the 1st International Workshop on Green[59] T a k u m i O k u h i r a a n d T o h r u I s h i h a r a ,Communications（GreenComm'09）（2009）．

"Unification of Multiple Gated Flip-Flops for[67] Islam, Tsuchiya, Kobayashi, Onodera, "Process-

Saving the Power Consumption of Register

sensitive Monitor Circuits for Estimation of Die-

Circuits", 2010 International Conference on

to-Die Process Variability", TAU Workshop

Embedded Systems and Intelligent Technology,

2010（2010/03）

Vol. 1, pp.115, Feb. 2010.

[68] Tsuchiya, Onodera, "On-Chip Metamaterial
Transmission-Line Based on Stacked Split-Ring

Hans J 将 舐 gen Mattausch, Tetsushi Koide,

Resonator for Millimeter-Wave LSIs", Asia-

Norio Sadachika,．

ネ Within-Die/Wafer

Pacific Microwave Conference 2009（2009/12）

Variation Analysis of Basic CMOS Cirtuits[69] Tsuchiya, Onodera, "Effect of Dummy Fills

Based on Surface-Potential-Model HiSIM2,．ノ

on Characteristics of Passive Devices inProc. 2009 International Conference on Solid

CMOS Millimeter-Wave Circuits", pp.296-

State Devices and Materials（SSDM2009）, Oct.

299, Proceedings 2009 8th IEEE International

2009.

Conference on ASIC（2009/10）[61] W. Imafuku, S. Sakakibara, A. Kawabata, T.

[70] Onodera, Terada, "Characterization of WID

Ansari, H. J. Mattausch and T. Koide, ． ネ

Delay Variability Using RO-array Test

Associative-memory-based prototype LSI

Structures", pp.658-661, Proceedings 2009

with recognition and on-line learning capabil-

8th IEEE International Conference on ASIC

ity and its application to handwritten char-（2009/10）

acters,． ノ submitted to 2009 International[71] Zhang, Zhang, Tsuchiya, Hashimoto, Cheng,

Symposium on Intelligent Signal Processing"On-Chip High Performance Signaling using

And Communication Systems（ISPACS2009）

Passive Compensation", pp.182-187, Proceedings

to appear on Dec. 2009（accepted on Sep. 16

of IEEE International Conference on Computer

2009）
．

Design（2009/10）[62] A. Eguchi, K. Kishida, T. Kambe, M. Saituji,[72] Onodera, Terada, "Characterization of WID"An Application Specific Circuits Design for a

Delay Variability Using RO-array Test

LVCSR System," The proceeding of ECCTD09.

Structures", pp.15-19, 3rd IEEE International[63] A.Eguchi, J.Hashimoto, M.Saituji, A.Yamada,T.Kambe; "A Hardware Design for the First

203

Workshop on Design for Manufacturability &Yield（2009/07）

Pass of A Large Vocabulary Continuous Speech[73] Onodera, "Dependable VLSI Platform Using

Recognition System," The proceeding of 15th

Robust Fabrics", International Workshop on

SASIMI, pp.230-235,2009.

Emerging Circuits and Systems（2009/07）[64] K. Inoue, H. Noori, F. Mehdipour, T. Hanada,[74] Tsuchiya, Onodera, "Effect of Underlayer

and K. Murakami, "ALU-Array based

Dummy Fills on On-Chip Transmission Line",

VDEC2010E.indb 203

A-1
Appendix[60] Koh Johguchi, Akihiro Kaya, Shinya Izumi,

10.8.4 11:31:16 AM

Proceedings of 13th IEEE Workshop on Signal[81] K. Takeda, M. Takenaka, T. Tanemura, M.

Propagation on Interconnects（2009/05）

Zaitsu, and Y. Nakano, "Single-chip all-optical[75] Tsuyoshi Iwagaki and Mineo Kaneko, "A

packet processor based on all-optical flip-

pseudo-boolean technique for generating

flop monolithically integrated with MZI-

compact transition tests with all-output-prop-

SOA switch," Optical Fiber Communication

agation properties," Proc. IEEE International

Conference（OFC．ヌ 10）, OThS2, San Diego,

Symposium on Electronic Design, Test andMarch 2010.

Applications（DELTA 2010）, pp.293-296, Jan.
2010.

[82] M . Y o k o y a m a , T . Y a s u d a , H . T a k a g i , H .
Yamada, Y. Urabe, H. Ishii, N. Fukuhara, M.

[76] M. Yamashita, C. Otani, S. Kim, H. Murakami,Hata, M. Sugiyama, Y. Nakano, M. Takenaka,

M. Tonouchi, T. Matsumoto, Y. Midoh, K. Miura,and S. Takagi, " Novel low damage and low

K. Nakamae and K. Nikawa, ．ネ Development

temperature direct wafer bonding processesof an LTEM prototype system for LSI fail-using buried oxide protection layers for fab-

ure analysis,． ノ in Proc. 34rd International

ricating III-V-on-insulator on Si structures,"

Conference on Infrared, Millimeter and2nd International IEEE Workshop on Low

Terahertz Waves（IRMMWTHz）, Seoul, Korea,

Temperature Bonding for 3D Integration, 2010.

T2D01.0155（26.27 Sep. 2009）．

[83] K. Morii, T. Iwasaki, R. Nakane, M. Takenaka,[77] K . N i k a w a , M . Y a m a s h i t a , C . O t a n i , M .

and S. Takagi, "High performance GeO2/Ge

Tonouchi, H. Murakami, S. Kim, K. Nakamae,

nMOSFETs with source/drain junctions formed

K. Miura, Y.Midoh, T. Matsumoto, Y. Aoki, T.

by gas phase doping," International Electron

Nagaishi, S. Inoue, and T. Sakai, ．ネ Novel elec-

Devices Meeting（IEDM．ヌ09）, 29.3, Baltimore,trical failure analysis tools for LSI chips non-December 2009.

A-1
204

Appendix

bias and non-signal-application,．ノ in Proc.

[84] K. Takeda, M. Takenaka, T. Tanemura, M.

Japan-Taiwan Microelectronics International

Zaitsu, and Y. Nakano, "Wide wavelength opera-

Symposium, Tokyo, Japan（Oct. 2009）．

tion of all-optical flip-flop using Mach-Zehnder[78] M. Yamashita, C. Otani, S. Kim, H. Murakami,interferometer bistable laser diode," Annual

M. Tonouchi, T. Matsumoto, Y. Midoh, K.

Meeting of the IEEE Lasers and Electro-Optics

Miura, K. Nakamae, and K. Nikawa, ．ネ Laser

Society（LEOS．ヌ 09）, WV5, Belek-Antalya,terahertz emission microscope for inspecting

Turkey, October 2009.

interconnect defects in semiconductor devices,．

[85] M. Deura, Y. Kondo, T. Hoshii, M. Takenaka, S.

ノ in Proc. 20th European Symposium on

Takagi, Y. Nakano, and M. Sugiyama, "In situ

Reliability of Electron Devices, Failure Physics

monitoring of the initial nucleation for the for-and Analysis（ESREF2009）, Arcachon, France

mation of uniform InGaAs micro-discs on Si,"

（5.9 Oct. 2009）．

Euro-CVD, 2524, Vienna, October 2009.

[79] M. Yamashita, C. Otani, S. Kim, H. Murakami,[86] M. Deura, Y. Kondo, T. Hoshii, M. Takenaka, S.

M. Tonouchi, T. Matsumoto, Y. Midoh, K. Miura,

Takagi, Y. Nakano, and M. Sugiyama, "Twin-

K. Nakamae, and K. Nikawa, ．ネ Development

free InGaAs thin layer on Si by multi-stepof an LTEM prototype system for LSI fail-micro-channel selective-area MOVPE," OMVPE

ure analysis,． ノ in Extended Abstracts ofWorkshop, Lake Geneva, August 2009.

2nd International Workshop on Terahertz[87] Y. Kondo, M. Deura, T. Hoshii, M. Takenaka,

Technology （TeraTech 09）, Osaka, Japan,

S. Takagi, Y. Nakano, M. Sugiyama1, " Initial

pp.261.262（30 Nov.．3 Dec. 2009）．

growth of InAs on P-terminated Si（111）sur-[80] Y. Midoh, T. Terasaka, and K. Nakamae, ．ネ

face to promote uniform lateral growth of

Evaluation of maskless electron-beam direct

InGaAs micro-discs on patterned Si," OMVPE

writing with double character projection aper-Workshop, Lake Geneva, August 2009.

VDEC2010E.indb 204tures,．ノ in Proc. SPIE Alternative Lithographic[88] S. Dissanayake, S. Sugahara, M. Takenaka,

Technologies II, San Jose, USA, vol. 7637, 7637-

and S. Takagi, "High Performance （110）

12（21.25 Feb. 2010）．

-oriented GOI pMOSFETs Fabricated by

10.8.4 11:31:16 AM

Ge Condensation Technique," International"Interfacial control and electrical properties

Conference on Solid State Devices andof Ge MOS structures," 10th International

Materials（SSDM．ヌ 09）, A-1-4, Sendai, OctoberSymposium on Silicon Nitride, Silicon Dioxide,2009.

and Alternate Emerging Dielectrics, 215 th[89] K. Takeda, M. Takenaka, T. Tanemura, andMeeting of The Electrochemical Society, pp.67-

Y. Nakano, ．ネ All-optical flip-flop based on

85, San Francisco, May 2009（invited）．

Mach-Zehnder interferometer bistable laser[97] S. Aikawa, R. Xiang, E. Einarsson, J. Shiomi, E.

Diode,．ノ European Conference on Optical

Nishikawa, S. Maruyama "Patterned Growth

Communication（ECOC． ヌ 09）, 1.2.5, Wien,of SWNTs for Facile Fabrication of Field

September 2009.

Effect Transistor Device" The 6th Korea-Japan[90] K. Takeda, M. Takenaka, T. Tanemura, and Y.
Nakano, ．ネ Design and fabrication of Mach-

Symposium on Carbon Nanotube（Ginowan,
Okinawa）, Poster.

Zehnder interferometer bistable laser diode all-[98] S. Aikawa, R. Xiang, E. Einarsson, J. Shiomi, E.

optical flip-flop,．ノ Photonics in Switching（PS．

Nishikawa, S. Maruyama "Precisely Localized

ヌ 09）, WeI2-4, Pisa, September 2009.

As-grown Single-Walled Carbon Nanotubes for[91] S.H. Kim, S. Nakagawa, T. Haimoto, R. Nakane,

Facile Fabrication of a Field Effect Transistor

M. Takenaka, and S. Takagi, " Metal source/

Device" NT09 Tenth International Conference

drain inversion-mode InP MOSFETs," Device

on the Science and Application of Nanotubes

Research Conference（DRC．ヌ 09）, III-31, State（Beijing, China）, Poster.

College, June 2009.

[99] N o b u a k i O k a d a , M i c h i t a k a K a m e y a m a ,"Multiple-Valued Reconfigurable VLSI

Yamada, N. Fukuhara, M. Hata, M. Sugiyama,

Processor Based on Superposition of Data and

Y. Nakano, M. Takenaka, and S. Takagi,

Control Signals", in Proc. IEEE International"High Mobility metal S/D III-V-On-Insulator

Symposium on Multiple-Valued Logic（ISMVL）,

MOSFETs on a Si substrate using direct wafer

pp.54-59, 2009.

bonding," VLSI Symposium., 12B-3, Kyoto, June2009.

[100] Nobuaki Okada, Michitaka Kameyama, "Designon Logic-In-Control Architecture", in Proc

M. Takenaka and S. Takagi, "Comprehensive

International SoC Design Conference（ISOCC）,
pp.278-281, 2009.

ited mobility in unstrained- and strained-Si[101] Shota Ishihara, Yoshiya Komatsu, Masanori

MOSFETs by novel characterization scheme ofHariyama, Michitaka Kameyama, "An

Si/SiO2 interface roughness," VLSI Symposium.,

Asynchronous Field-Programmable VLSI

2A-3, Kyoto, June 2009.

U s i n g L E D R /4- P h a s e - D u a l - R a i l P r o t o c o l[94] M. Deura, T. Hoshii, M. Takenaka, S. Takagi,

Converters", in Proc. International Conference

Y. Nakano, and M. Sugiyama, "Uniform InGaAs

on Engineering of Reconfigurable Systems andmicro-discs on Si by micro-channel selective-

Algorithms（ERSA）, pp.145-150, 2009.

area MOVPE," Indium Phosphide and Related[102] S h o t a I s h i h a r a , Z h e n g f a n X i a , M a s a n o r iMaterials（IPRM． ヌ 09）, MA2-2, Newport

Hariyama, Michitaka Kameyama, "Architecture

beach, May 2009.

of a Low-Power FPGA Based on Self-Adaptive[95] S. Takagi, M. Sugiyama, T. Yasuda, and M.
Takenaka, "Ge/III-V channel engineering for

VDEC2010E.indb 205

Voltage Control", in Proc. International SoC
Design Conference（ISOCC）, pp.274-277, 2009.

future CMOS," 1st International Symposium[103] Shota Ishihara, Noriaki Idobata, Masanorion Graphene and Emerging Materials for Post-

Hariyama, Michitaka Kameyama, "A Fine-

CMOS Applications, 215 th Meeting of The

Grain SIMD Architecture Based on Flexible

Electrochemical Society, San Francisco, May

Ferroelectric-Capacitor Logic", in Proc.

2009（invited）．

International Conference on Engineering[96] S . T a k a g i , N . T a o k a , a n d M . T a k e n a k a ,205of a Fine-Grain Reconfigurable VLSI Based[93] Y. Zhao, H. Matsumoto, T. Sato, S. Koyama,
understanding of surface roughness lim-

A-1
Appendix[92] M . Y o k o y a m a , T . Y a s u d a , H . T a k a g i , H .

of Reconfigurable Systems and Algorithms

10.8.4 11:31:17 AM

（ERSA）, pp.271-274, 2009.
[104] ．ネ Trench width dependence of photolumi-

Mitigation of Permanent Functional Unit
Faults", FPL2009, pp.578-581（2009）

nescence intensity from individual suspended[113] K. Hattori, H. Tsutsui, H. Ochi, Y. Nakamura,carbon nanotubes．ノ, S. Moritsubo, T. Murai, T.

"A High-Throughput Pipelined Architecture for

Shimada, Y. Murakami, S. Chiashi, S. Maruyama,

JPEG XR Encoding", ESTIMedia2009, pp.9-17

Y. K. Kato, March Meeting of the American（2009）

Physical Society, Portland, Oregon（March
2010）．

[114] Y o s h i n a o M a t s u s h i b a , H i r o a k i N i s h i ,Lightweight Data Duplication for Fault[105] ．ネ Growth and photoluminescence of carbon-

Tolerant Structual Health Monitoring

nanotubes laying on silicon substrates．ノ , P.

System, 8th IFAC International Conference

Loptien, S. Moritsubo, T. Murai, Y. K. Kato,

on Fieldbuses & Networks in Industrial &Spring Meeting of the German Physical Society,

Embedded Systems FET May 20-22,2009,

Regensburg, Germany（March 2010）．

Hanyang University, Ansan Republic of Korea,[106] Shimai, Tani, Noguchi, Kawaguchi, Yoshimoto, ．ネ FPGA implementation of mixed integer[115] Akihiro Oda, Tomohisa Nakabe, Hiroaki Nishi,

quadratic programming solver for mobile robot

Quality of Connectivity Guarantee of ZigBeecontrol,．ノ Proc. of ICFPT（IEEE）, pp.447-450,

based Wireless Mobile Sensor Network, The

Dec. 2009

7th IEEE International Conference on Industrial[107] M. Shintani, T. Uezono, T. Takahashi, H.

A-1
206

pp.255-258

Informatics, pp.452-p457, June, 2009

Appendix

Ueyama, T. Sato, K. Hatayama, and T. A. K.

[116] Gouki Mine, Toshihiko Handa, Tomokazu

Masu, "An adaptive test for parametric faults

Tachikawa, Yuji Watanabe, Jun-ichi Ichimura,based on statistical timing information", IEEE

Hiroaki Nishi, Evaluation of Cooperative

Asian Test Symposium （ATS）, pp.155-160,

Demand Control on Micro grid, IEEE IECON

September, 2009.

2009, Porto, Portugal, 2009 pp.3629634, Nov.

[108] T. Takahashi, T. Uezono, M. Shintani, K. Masu,

2009.

and T. Sato, "On-die parameter extraction from[117] Airi Akimura．，Hiroaki Nishi, Multi-Context-

path-delay measurements", IEEE Asian solid-

Aware Cache Accelerating Processing onstate circuit conference（ASSCC）, pp.101-104,

Network．．Processors for Future Internet

November, 2009.

Traffic, The 12th International Conference on[109] K. Yamanaga, S. Amakawa, T. Sato, and K.

Advanced CommunicationTechnology（ICACT）

Masu, "Two-dimensional moment method for

Phoenix Park, Gangwon-Do, Republic ofanalyzing current distribution of a ceramic

Korea,Feb. 2010.

capacitor", International Symposium on[118] A k i h i r o O d a , H i r o a k i N i s h i , L i n k S t a t e

Electromagnetic Compatibility（EMC Kyoto）,

Aware Routing for Multiple Mobile Robots

pp.575-578, July, 2009.

in Wireless SensorNetwork, 9th IASTED[110] S. Hagiwara, K. Yamanaga, R. Takahashi, K.

International Conference on Parallel andMasu, H. Ochi, and T. Sato, "Linear time cal-DistributedComputing and Networks（PDCN

culation of state-dependent power distribution2010）,Innsbruck, Austria, February 16-18,2010

network capacitance", International Symposium[119] Yoshinao Matsushiba, Hiroaki Nishi, Effective

on Quality Electrical Design（ISQED）,accepted,

Data Sharing System for Fault Tolerant

March, 2010.

Structural HealthMonitoring System, The 11th

[111] T. Date, S. Hagiwara, K. Masu, and T. Sato,"Robust importance sampling for efficient

Control,Nagaoka,Japan, March 21-24 2010.

SRAM yield analysis", International Symposium[120] J. Wang, T. Matsuoka, and K. Taniguchi, "A 0.5

on Quality Electrical Design（ISQED）,accepted,

V Feedforward Delta-Sigma Modulator with

March, 2010.

Inverter-Based Integrator," the 35th European[112] Z.E. Rakosi, M. Hiromoto, H. Ochi, Y. Nakamura,"Hot-Swapping Architecture Extension for

VDEC2010E.indb 206

International Workshop on Advanceed Motion

Solid-State Circuits Conference, Sep. 14-18, 2009,
Athens, pp.328-331.

10.8.4 11:31:17 AM

[121] Daisuke Ikebuchi, Naomi Seki, Yu Kojima,

Germany, September 13-17, 2009.

Masahiro Kamata, Lei Zhao, Hideharu Amano,[128] Y. Mizugaki, A. Kawai, R. Kashiwa, M. Moriya,

Toshiaki Shirai, Satoshi Koyama, Tatsunori

and T. Kobayashi, "Analytical Calculation for

Hashida, Yusuke Umahashi, Hiroki Masuda,

Inductance of Superconducting Stripline,"

Kimiyoshi Usami, Seidai Takeda, Hiroshi

International Superconductive Electronics

Nakamura, Mitaro Namiki and Masaaki Kondo

Conference 2009（ISEC 2009）, Fukuoka, Japan,

Geyser-1 A CPU with Fine-grain Power Gating,June 16-19, 2009.

COOL Chips XII, poster 20（2009.04）[129] J. Saito, R. Kashiwa, A. Kawai, T. Tanaka, M.

[122] Takashi Nakai, Jun Okawa, Shuji Takada,Moriya, T. Kobayashi, Y. Mizugaki, and M.

Masaki Shuzo, Junichiro Shiomi, Jean-Jacques

Maezawa, "Design and Operation of 2n-fold

Delaunay, Shigeo Maruyama, Ichiro Yamada,

Variable SFQ Pulse Number Multiplier,"．ネ Carbon Nanotube Stationary Phase in a

International Superconductive Electronics

Microfabricated Column for High-Performance

Conference 2009（ISEC 2009）, Fukuoka, Japan,

Gas Chromatography,． ノ AIP Conference

June 16-19, 2009.

Proceedings, vol. 1137, pp.249-252, 2009.

[130] T. Tanaka, T. Kobayashi, M. Moriya, Y.

[123] Etsuo Maeda, Sho Mikuriya, Masaki Shuzo,

Mizugaki, and M. Maezawa, "Stacked-SQUID-

Ichiro Yamada, Jean-Jacques Delaunay, ．ネ

based Voltage Multiplier Cell Generating

Palladium Sub-wavelength Hole Arrays for

Twofold or Fourfold Voltage," International

Hydrogen Sensing,．ノ META'10, International

Superconductive Electronics Conference 2009

Conference on Metamaterials, Photonic Crystals
and Plasmonics, Cairo, Egypt, February 22-25,
2010.

（ISEC 2009）,Fukuoka, Japan, June 16-19, 2009.
[131] Y. Mizugaki, A. Kawai, R. Kashiwa, M. Moriya,
and T. Kobayashi, "Mutual Inductance between
Two Strip Lines Sandwiched by Two Ground

Masaki Shuzo, Jean-Jacques Delaunay, Ichiro

Planes," Superconducting SFQ VLSI Workshop

Yamada， 鄭 morphous Parylene Stationary（SSV 2009）,Fukuoka, Japan, June 15-17, 2009.

Phase for Microfabricated Gas Chromatography[132] Y. Mizugaki, R. Kashiwa, A. Kawai, M. Moriya,

Column,The 13th International Conference on

and T. Kobayashi, "Magnetic isolation enhanced

Miniaturized Systems for Chemistry and Lifeby the Meissner effect of a superconducting

Sciences（AS 2009）, Jeju, Korea, November 1-5,loop in multi-layered Nb integrated circuits,"

2009.

Superconducting SFQ VLSI Workshop（SSV[125] Y. Mizugaki, M. Moriya, and T. Kobayashi,2009）,Fukuoka, Japan, June 15-17, 2009.

"Design and Evaluation of Stripline Inductances[133] T. Enami, S. Ninomiya, K. Shinkai, S. Abe, andin Superconducting Multilayer Integrated

M. Hashimoto, "Statistical Timing Analysis

Circuits," Superconducting SFQ VLSIConsidering Clock Jitter and Skew due toWorkshop （SSV 2010）, Yokohama, Japan,

Power Supply Noise and Process Variation,"January 13, 2010.

in Proc. ACM/IEEE International Workshop[126] T. Tanaka, J. Saito, T.i Kobayashi, M. Moriya,

on Timing Issues in the Specification and

Y. Mizugaki, and M. Maezawa, "Design and

Synthesis of Digital Systems（TAU）（Mar.

Operation of the Voltage Multiplier Cell with a2010, to appear）．

Stacked-SQUID," Superconducting SFQ VLSI[134] H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T.

Workshop （SSV 2010）, Yokohama, Japan,

Onoye, "Adaptive Performance Compensation

January 13, 2010.

with In-Situ Timing Error Prediction for[127] Y. Mizugaki, A. Kawai, R. Kashiwa, M. Moriya,

Subthreshold Circuits," In Proc. IEEE Custom

and Tadayuki Kobayashi, "Mutual Coupling

Integrated Circuits Conference, pp.215-218, Sep.

between Two Superconducting Strip Lines

2009.

VDEC2010E.indb 207

207

Appendix[124] Takashi Nakai, Shuji Takada, Sho Nishiyama,

A-1

Horizontally-Placed in Niobium Integrated[135] H. Fuketa, M. Hashimoto, Y. Mitsuyama, andChips," 9th European Conference on Applied

T. Onoye, "Adaptive Performance Control with

Superconductivity（EUCAS 2009）, Dresden,

Embedded Timing Error Predictive Sensors for10.8.4 11:31:17 AM

Subthreshold Circuits," In Proc. Asia and South

Hideki Abe, Yoshitaka Oka, and Yoshio Mita,

Pacific Design Automation Conference（ASP-"A Curvature Controlled Flexible Silicon Micro

DAC）, pp.361-362, Jan. 2010.

Electrode Array to Wrap Neurons for Signal[136] Ryo Harada, Yukio Mitsuyama, Masanori

Analysis", The 15th International Conference

Hashimoto, and Takao Onoye, "Measurement

on Solid-State Sensors, Actuators andCircuits for Acquiring SET PulseWidth

Microsystems（Transducers '09）, June 21-25,

Distribution with Sub-FO1-inverter-delay

Denver, USA, pp.1810-1813（2009.06）．

Resolution," International Symposium on Quality[144] Yoshio Mita, Jean-Bernard Pourciel, Masanori

Electronic Design,（to be appeared）, March

Kubota, Akio Higo, Shaojun Ma, Satoshi

2010.

Morishita, Masakazu Sugiyama, and Takahisa[137] Hiroaki Konoura, Yukio Mitsuyama, Masanori

Masuzawa, "An Active Swing Probing Method

Hashimoto, and Takao Onoye, "Comparativefor High Aspect Ratio Deep Hole Profiler", 20th

study on delay degrading estimation due toWorkshop on Micromachining, Micromechanics

NBTI with circuit / instance / transistor-leveland Microsystems,（MME 2009）, September

stress probability consideration," ISQED, Mar.

20-22, Toulouse, France D12（2009.09）．

2010. to be appeared[138] S. Ninomiya, M. Hashimoto, "Enhancement of

Kubota, Agnes Tixier-Mita, Satoshi Morishita,

Grid-Based Spatially-Correlated Variability

and Takahisa Masuzawa, "A Balanced-SeeSaw

Modeling for Improving Ssta Accuracy", pp.337-

MEMS Swing Probe for Vertical Profilometry

340, Proc. IEEE International SOC Conferenceo f D e e p M i c r o S t r u c t u r e s " , 23r d I E E E（2009）．

International Conference on Microelectronic

A-1
208

[145] Yoshio Mita, Jean-Bernard Pourciel, Masanori[139] K. Hamamoto, M. Hashimoto, Y. Mitsuyama, T.

Appendix

Onoye, "Tuning-Friendly Body Bias Clustering

T e s t S t r u c t u r e s （I C M T S）, 22-25 M a r c h ,Hiroshima, Japan, pp.58-63（2010.03）

for Compensating Random Variability in[146] Yoshio Mita, Jean-Bernard Pourciel, Masanori

Subthreshold Circuits", pp.51-56, Proc. IEEE/

Kubota, Shaojun Ma, Akio Higo, Agnes Tixier-

ACM International Symposium on Low PowerMita, Satoshi Morishita, Masakazu Sugiyama,

Electronics and Design（2009）．

et Takahisa Masuzawa, "La Methode "Swing-[140] S. Abe, K. Shinkai, M. Hashimoto, and T. Onoye,

Probing" Pour la Profilometrie de Microtrous> "Clock Skew Reduction by Self-Compensating

Tres Profonds", Journee Francophone de la

Manufacturing Variability with On-chip

Recherche（・ユ・鬣鵐晃譴砲茲覯奮悒轡鵐櫂献Ε ,Sensors," > In Proceedings of International

14 Novembre 2009, Maison Franco-Japonaise,Workshop on Timing Issues in the Specification

Tokyo, Japon（2009.11）．

and Synthesis of Digital Systems（TAU）, Mar.
2010.
[141] O. Hirota, K. Ohhata, M. Honda, S. Akutsu, Y.
Doi, K. Harasawa, K. Yamashita, "Experiments[147] Konishi, Inazu, and Masui, "A Continuous-Time
Common-Mode Feedback Circuit for High-Gain
Wide-Output-Range Fully Differential OTAs,"
SSDM, pp.930-931, 2009of 10 Gbit/sec quantum stream cipher applica-[148] Y u h e o n Y i , H i r o y u k i F u j i t a a n d H i r o s h i

ble to optical Ethernet and optical satellite link,"

Toshiyoshi, "The dynamic model of electro-

SPIE 09, 7465-08, Aug. 2009.

static torsion mirror with pullin consideration[142] Satoshi Morishita, JunHyong Kim, Frederic

for multiphysics behavior anticipation," in Proc.

Marty, Yifan Li, Anthony J. Walton, andEuroSimE, Delft, The Netherlands, April 27-29,

Yoshio Mita, "A Three-Dimensional Silicon

2009.

Shadowmask for Patterning On Trenches[149] H. Toshiyoshi, "Optical MEMS for Information

with Vertical Walls", The 15th International

Technology," in Proc. 15th Int. Conf. on Solid-

Conference on Solid-State Sensors, Actuators

State Sensors, Actuators & Microsystems

and Microsystems（Transducers '09）, June

（Transducers 2009）, Denver, Colorado, USA,21-25, Denver, USA, pp.1608-1611（2009.06）

June 21-25, 2009, pp.2198-2201（Invited）．

[143] Jun-Hyoung Kim, Masanori Kubota, Akio Higo,[150] S. Maruyama, K. Takahashi, H. Fujita and H.

VDEC2010E.indb 208

10.8.4 11:31:17 AM

Toshiyoshi, "A MEMS Digital Mirror Array

Dec. 7-10, 2009, TU3P-29（#1719）．

Integrated with High-Voltage Level-Shifter,"[157] D . D u b u c , K . G r e n i e r , H . F u j i t a , a n d H .

in Proc. 15th Int. Conf. on Solid-State Sensors,

Toshiyoshi, "Micro-fabricated tunable artifi-

Actuators & Microsystems （Transducers

cial dielectric for reconfigurable microwave

2009）, Denver, Colorado, USA, June 21-25, 2009,

circuits," in Proc. 39th European Microwave

pp.2314-2317.

Conference（EuMC）, Rome, Italy, Sept. 20-Oct.

[151] A. Higo, K. Takahashi, H. Fujita, Y. Nakano, and1, 2009, pp.520-523.

H. Toshiyoshi, "A Novel Parylene/Al/Parylene[158] K. Grenier, D. Dubuc, M. Kumemura, H.

Sandwitch Procetion Mask for HF Vapor

Toshiyoshi, and H. Fujita, "Contact-less radio-

Release for Micro Electro Mechanical Systems,"

frequencies biosensor for biological parametersin Proc. 15th Int. Conf. on Solid-State Sensors,

analysis," in Proc. 2nd Int. Conf. on Biomedical

Actuators & Microsystems（Transducers 2009）,

Electronics and Devices（BIODEVICES 2009）,

Denver, Colorado, USA, June 21-25, 2009, pp.196-

Porto, Portual, Jan. 14-17, 2009, pp.398-401.

199.

[159] K . G r e n i e r , D . D u b u c , P . - E . P o l e n i , M .

[152] T. Takahashi, S. Maruyama, M. Mita, H.

Kumemura, H. Toshiyoshi, H. Fujii, and H.

Fujita, and H. Toshiyoshi, "A Mixed-signal

Toshiyoshi, "New broadband and contact-lessAnalysis Tool for MOEMS based on Circuit

RF/microfluidic sensor dedicated to bioengi-

Simulator," in Proc. IEEE Optical MEMS andneering," in Proc. IEEE MTT-S Int. Microwave

Nanophotonics 2009, Clearwater Beach, Florida,

Symp.（MTT）, June 7-12, 2009, Boston, USA,

USA, 17-20 August 2009, ThB1.

pp.1329-1332.
[160] B. Charlot, K. Yamashita, W. Sun, H. Fujita, andH. Fujita, H. Toshiyoshi, and O. Solgaard, "A

H. Toshiyoshi, "Field emission displacement

CMOS Compatible Low Temperature Process

gauge for microelectromechanical resonators,"for Photonic Crystal MEMS Scanner," in Proc.

in Proc. 2009 Symp. on Design, Test Integration

IEEE Optical MEMS and Nanophotonics 2009,& Packaging of MEMS/MOEMS, April 1-3,

Clearwater Beach, Florida, USA, 17-20 August

2009, Rome, Italy, p.7.

2009, WB4.

Takahashi, H. Fujita, and H. Toshiyoshi, "A

H.Toshiyoshi, "Si H Bistable nanowire For

Mixed-Signal Equivalent Circuit Model for

Memory applications," in Proc. 20th Workshop

MEMS Digital Mirror," in Proc. 16th Int. Display

on Micromachining, Micromechanics andWorkshop （IDW'09）, Dec. 9-11, 2009, World

Microsystems（MME09）, Toulouse, France,

Convention Center Summit, Phoenix Seagaia

September 20-22, 2009, session D04（ID 175）．

Resort, Miyazaki, Japan, session MEMS5-4.

[155] D a i s u k e Y a m a n e , K i y o t a k a Y a m a s h i t a ,[162] D. Yamane, W. Sun, H. Fujita, H. Toshiyoshi,

Harunobu Seita, Hiroshi Toshiyoshi, and Shigeo

S. Kawasaki, "Development of a Dual-SPDT

Kawasaki, "A Prototype of Ku-Band Small-Sized

RF-MEMS Switch for Ku-band" in Proc.

LTCC Phase Shifter with RF-MEMS Switches,"

IEEE 2010 Radio and Wireless Symposiumin Proc. 2009 Thailand-Japan MicroWave（RWS2010）, New Orleans, LA, USA, Jan. 10-14,（TJMW2009）, King Mongkutʼs University of

2010, paper ID WE1A-5.

August 20-21, 2009, FR7-5.

[163] K a z u h i r o Y o s h i m u r a , T a k a s h i N a k a d a ,Yasuhiko Nakashima, Toshiaki Kitamura[156] D. Yamane, K. Yamashita, H. Seita, H. Fujita,"An Energy Efficient SMT Processor with

H. Toshiyoshi, S. Kawasaki, "A Dual-SPDT

Heterogeneous Instruction Set Architectures",

RF-MEMS Switch on a Small-Sized LTCC

IASTED Int'l Conf. on Parallel and Distributed

Phase Shifter for Ku-band operation," in Proc.

Computing and Networks（PDCN2010）, pp.201-2009 Asia-Pacific Microwave Conference

209, Feb.（2010）

VDEC2010E.indb 209

209[161] S. Maruyama, M. Mita, K. Takahashi, T.

[154] B.Charlot, K.Yamashita, W.Sun, H.Fujita andTechnology North Bangkok Bangkok, Thailand,

A-1
Appendix[153] K. Takahashi, I. W. Jung, A. Higo, Y. Mita,（APMC 2009）, Suntec Singapore International[164] Munehisa Agari, Takashi Nakada, Yasuhiko

Convention & Exhibition Centre, Singapore,

Nakashima "A Linear Array VLIW Processor

10.8.4 11:31:17 AM

for Image Processing", IEEE Symposium on[175] Hideki Togashi, Tao Yu, Fumio Horiguchi,

Low-Power and High-Speed Chips 2009（post-"High Speed Low Power CMOS Inverter usinger）, p.153, Apr.（2009）

Substrate Bias Control", 7th International[165] Y . S h u t o , R . N a k a n e , H . S u k e g a w a , S .
Yamamoto, M. Tanaka, K. Inomata, and S.

Toyo University, p.53（2009）

Sugahara, "Fabrication and characteriza-[176] K.Takagi, Y.Ito, M.Tanaka, N. Takagi, "Ation of pseudo-spin-MOSFETs", International

Method for Layout-Driven Skewed Clock Tree

Symposium on Silicon Nanodevices in 2030

Synthesis for SFQ Circuits," Superconducting

Prospects by world's leading scientists, Tokyo

SFQ VLSI Workshop（2009）．

Institute of Technology, Oookayama, Tokyo,
October 13-14, 2009.
[166] M. Fukase, R. Murakami and T. Sato, "Design
and Chip Implementation of an Instruction
Scheduling Free Ubiquitous Processor," Proc. of
ASP-DAC, pp.375-376（2010）．
[167] M . F u k a s e a n d T . S a t o , " P e r f o r m a n c e
Evaluation of an Emerging Stream Cipher
Engine," Proc. of APSIPA ASC 2009,（2009）．

[177] S.Takeshima, K.Takagi, M.Tanaka, N.Takagi,"Automated Routing Method for Multi-Layered
SFQ Circuits," Superconducting SFQ VLSI
Workshop（2009）．
[178] M . S a t o , M . T a n a k a , K . T a k a g i , N . T a k a g i ,"Verification Method of Pipeline Processing
Behavior of SFQ Circuits," Superconducting
SFQ VLSI Workshop（2009）．
[179] Masayuki Miyama, Yoshiki Yunbe, Kouji Togo,[168] M. Fukase, H. Uchiumi, T. Ishihara, Y. Osumi,

Yoshio Matsuda, "A VLSI Architecture for VGA

and T. Sato, "Cipher and Media Possibility of

30 fps Video Segmentation with Affine Motiona Ubiquitous Processor," Proc. of ISCIT 2009

Model Estimation", Proceeding of International（2009）．

Symposium on Integrated Circuit 2009（2009）．

A-1
210

Symposium on Bioscience and Nanotechnology,

Appendix[169] M . F u k a s e a n d T . S a t o , " A W a v e d[180] Kentaro Noda, Yasushi Hashimoto, Yusuke

Multifunctional Unit on Account of Multimedia

Tanaka, and Isao Shimoyama, "Mems on

Mobile Computing," Proc. of WMSCI 2009, Vol.

Robot Applications," The 15th International

III, pp.86-89,（2009）．

Conference on Solid-State Sensors, Actuators[170] M. Fukase, Y. Ohsumi, and T. Sato, "Exploring
the Optimum Buffer Size of an Emerging
Stream Cipher Engine," A Proc. of ECTI-CON
2009, pp.607-610,（2009）．

a n d M i c r o s y s t e m s （T r a n s d u c e r s2009）,
Colorado, USA, 21-25 June, 2009.
[181] Tetsuo Kan, Kiyoshi Matsumoto, and Isao
Shimoyama, "Nano-Pillar Structure for[171] M. Fukase, A. Yokoyama, and T.Sato, "A

Sensitivity Enhancement of SPR Sensor,"

Ubiquitous Processor Embedded with

The 15th International Conference on Solid-

Progressive Cipher Pipelines, " Proc. ofState Sensors, Actuators and Microsystems

GLSVLSI'09, pp.381-384,（2009）（Transducers2009）, T4C.002, Colorado, USA,[172] T. Matsuda, T. Maezawa, H. Iwata and T.

21-25 June, 2009.

Ohzone, "A Test Structure for Spectrum[182] Yasushi Hashimoto, Akihito Nakai, Kiyoshi

Analysis of Hot-Carrier-Induced Photoemission

Matsumoto, and Isao Shimoyama, "Single Pulse

from Scaled MOSFETs under DC andProximal Distance Sensor With Thermoacoustic

AC Operations," Proc. IEEE Int. Conf. on

T r a n s m i t t e r , " T h e 15t h I n t e r n a t i o n a l

Microelectronic Test Structures, pp.71- 74, 2009.

Conference on Solid-State Sensors, Actuators[173] Y. Kayano and H. Inoue, "Transmission andand Microsystems（Transducers2009）, T3P.076,

Coupling Characteristics of Transmission Lines
in IC Chip",in Proc. Int. Symp. EMC, pp.591-594,
Jul. 2009.

Colorado, USA, 21-25 June, 2009.
[183] Koki Katoh, Yasumasa Ichikawa, Eiji Iwase,
Kiyoshi Matsumoto, and Isao Shimoyama,[174] N.kitamura, N.Umakoshi, K.Okazaki, M.Terai,"Material Discrimination By Heat Flow

"IR Drop-Driven Algorithm for Standard Cell

Sensing," The 15th International Conference

Placement Considering Timing Windows",

on Solid-State Sensors, Actuators andpp.29-34, SASIMI2009（2009）．

Microsystems（Transducers2009）, Colorado,

VDEC2010E.indb 210

10.8.4 11:31:17 AM

USA, 21-25 June, 2009.

2009.

[184] S a t o s h i K o m a t s u , N g u y e n B i n h - K h i e m ,[190] Nguyen Binh-Khiem, Kiyoshi Matsumoto, andEiji Iwase, Kiyoshi Matsumoto, and Isao

Isao Shimoyama, "Measurement of Elastic

Shimoyama, "Peristaltic Micropump FabricatedTension of Parylene Films Deposited on Liquid,"by Depositing Parylene Directly on Liquid,"

The 23rd IEEE International Conference

The 15th International Conference on Solid-on Micro Electro Mechanical Systems

State Sensors, Actuators and Microsystems（MEMS2010）, WP60, Hong Kong SAR, China,（Transducers2009）, T4F.007, Colorado, USA,24-28 January, 2010.

21-25 June, 2009.

[191] Hidetoshi Takahashi, Kiyoshi Matsumoto, and[185] Akira Suzuki, Hidetoshi Takahashi, Eiji Iwase,

Isao Shimoyama, "Measurement of Differential

Kiyoshi Matsumoto, and Isao Shimoyama,

Pressure on A Butterfly Wing," The 23rd IEEE

"Material Discrimination by Heat Flow Sensing,"

International Conference on Micro Electro

The 15th International Conference on Solid-

Mechanical Systems（MEMS2010）, 3B.1, Hong

State Sensors, Actuators and Microsystems

Kong SAR, China, 24-28 January, 2010.

（Transducers2009）, Colorado, USA, 21-25 June,2009.

[192] Koki Katoh, Yasumasa Ichikawa, Eiji Iwase,
Kiyoshi Matsumoto, and Isao Shimoyama,[186] K. Suzuki, A. Takei, E. Iwase, K. Matsumoto,"Thermal-Based Skin Moisture Device Withand I. Shimoyama, "Self-Aligned Opposite

Contact Pressure Sensor," The 23rd IEEE

Mirrors for Tilting Field of View Driven

International Conference on Micro Electro

by Electrowetting," The 15th International

Mechanical Systems（MEMS2010）, 10B.5, Hong

Conference on Solid-State Sensors, Actuators

Kong SAR, China, 24-28 January, 2010.

a n d M i c r o s y s t e m s （T r a n s d u c e r s2009）,

Kiyoshi Matsumoto, and Isao Shimoyama,[187] Atsushi Hashimoto, Yusuke Takei, Eiji Iwase,"Measurement of The Impact Stress in A

Kiyoshi Matsumoto, and Isao Shimoyama,

Golf Club Head," The 23rd IEEE International"Adhesion Force Measurement between

Conference on Micro Electro Mechanical

Silicon And Carbon Nanotubes Synthesized

Systems（MEMS2010）, WP69, Hong Kong SAR,

by Chemical Vapor Deposition," The 15th

China, 24-28 January, 2010.

International Conference on Solid-State[194] Uijin Jung, Kenta Kuwana, Hidetoshi Takahashi,Sensors, Actuators and Microsystems

Tetsuo Kan, Yusuke Takei, Kentaro Noda, Eiji

（Transducers2009）, Colorado, USA, 21-25 June,

Iwase, Kiyoshi Matsumoto and Isao Shimoyama,

2009.

"PHOTO-RESPONSE COMPENSATED[188] R y o h M i y a m o t o , N g u y e n B i n h - K h i e m ,PIEZORESISTIVE CANTILEVER FOR USE

Eiji Iwase, Kiyoshi Matsumoto, and Isao

IN FLUORESCENCE MICROSCOPY," The

Shimoyama, "Ellipsoidal Micro Lens Fabricated

23rd IEEE International Conference on Microby Depositing Parylene Directly on Liquid,"Electro Mechanical Systems （MEMS2010）,

The 15th International Conference on Solid-

TP68, Hong Kong SAR, China, 24-28 January,

State Sensors, Actuators and Microsystems

2010.

（Transducers2009）, T3P.122, Colorado, USA,21-25 June, 2009.

[195] Minh Dung Nguyen, Akira Inaba, Akira Suzuki,
Hidetoshi Takahashi, Eiji Iwase, Kiyoshi[189] K e n t a K u w a n a , Y u n J u n g H e o , K i y o s h i

Matsumoto, and Isao Shimoyama, "Sound

Matsumoto, and Isao Shimoyama,

Direction Sensor with An Acoustic Channel,""Measurement Method of Cell-surface

The 23rd IEEE International Conference

Receptor Concentration Using Antibody

on Micro Electro Mechanical Systems

Conjugated Piezoresistive Cantilever," The（MEMS2010）, TP85, Hong Kong SAR, China,

13th International Conference on Miniaturized

24-28 January, 2010.

VDEC2010E.indb 211

211

AppendixColorado, USA, 21-25 June, 2009.

A-1[193] Akira Hasegawa, Akihito Nakai, Eiji Iwase,

Systems for Chemistry and Life Sciences[196] Yuichiro Aoyama, Nguyen Binh-Khiem, Kentaro（µTAS2009）, 4B2-2, Jeju, Korea, 1-5 November,Noda, Yusuke Takei, Tetsuo Kan, Eiji Iwase,

10.8.4 11:31:17 AMKiyoshi Matsumoto, and Isao Shimoyama,

for Ultra-low Power LSIs," The 35th European"Triaxial Force Measurement Cantilever by

Solid-State Circuits Conference, Athens, Greece,

Sidewall-Doping with Rapid Thermal Diffusion,"

Fringe P31, Sep. 2009.

The 23rd IEEE International Conference[204] Matsumoto, Hirose, Osaki, Kuroki, Numa,

on Micro Electro Mechanical Systems"Switching-voltage detection and compensation（MEMS2010）, MP76, Hong Kong SAR, China,

circuits for ultra-low-voltage CMOS inverters,"

24-28 January, 2010.

52nd. IEEE International Midwest Symposium[197] Asuto Koyama, Tetsuo Kan, Eiji Iwase, Kiyoshi

on Circuits and Systems, pp.483-486, Aug. 2009.

Matsumoto, and Isao Shimoyama, "Force Sensor[205] Osaki, Hirose, Matsumoto, Kuroki, Numa,

Based on Metal Nanoparticle," The 23rd IEEE

"Delay-compensation techniques for ultra-low-International Conference on Micro Electro

power subthreshold CMOS digital LSIs," 52nd.

Mechanical Systems（MEMS2010）, MP28, HongIEEE International Midwest Symposium on

Kong SAR, China, 24-28 January, 2010.

Circuits and Systems, pp.503-506, Aug. 2009.

[198] "A Reference CMOS Circuit Structure for[206] Tsugita, Ueno, Hirose, Asai, and Amemiya,

Evaluation of Dynamic Voltage Variation in"On-chip PVT compensation techniques for low-

Power Delivery Networks," Tetsuro Matsuno,

voltage CMOS digital LSIs," 2009 International

Daisuke Kosaka, Makoto Nagata, Extended

Symposium on Circuits and Systems, Taipei,

Abstracts of the 2009 International Conference

Taiwan（May 24-27, 2009）．

on Solid State Devices and Materials（SSDM
2009）, #D-7-1, pp.1068-1069, Sep. 2009.

A-1[207] Y . K a w a s h i m a , D . A t u t i , K . N a k a d a , M .
Okada and T. Morie, Coarse Image Region[199] "An On-Chip Continuous Time Power Supply

Segmentation Using Region- and Boundary-

Noise Monitoring Technique," Yoji Bando,

based Coupled MRF Models and Their PWM

Satoshi Takaya, Makoto Nagata, IEEE Asian

VLSI Implementation, Proc. Int. Joint Conf. on

Solid-State Circuits Conference 2009（A-SSCC）,

Neural Networks（IJCNN 2009）, pp.1559-1565,#3-4, pp.97-100, Nov. 2009.

Atlanta, USA, June 14-19, 2009.

212

Appendix[200] " E v a l u a t i o n o f E n v i r o n m e n t a l N o i s e[208] D. Seto, M. Watanabe, "MEMS dynamic opti-

Susceptibility of RF Circuits Using Directcally reconfigurable gate array usable underPower Injection," Naoya Azuma, Yu Usami,a space radiation environment," International

Makoto Nagata, Proceedings of 2009 IEEE

Workshop on Applied Reconfigurable

International Symposium on Radio-Frequency

Computing, Lecture Notes in Computer Science,

Integration Technology（RFIT2009）, #TH-IF-

March, 201011, pp.80-83, Nov. 2009.

[209] S. Kubota, M. Watanabe, "A lens-less imag-[201] "On-Chip In-situ Measurements of Vth anding holographic memory writer system for a

AC Gain of Differential Pair Transistors,"

programmable optically reconfigurable gate

Yoji Bando, Satoshi Takaya, Toru Ohkawa,array," International Conference on EMERGING

Toshiharu Takaramoto, Toshio Yamada,

TRENDS IN ELECTRONIC AND PHOTONIC

Masaaki Souda, Shigetaka Kumashiro, Makoto

DEVICES & SYSTEMS, pp.115-118, Dec., 2009.

Nagata, IEEE Intl. Conference on Micro Test[210] R. Moriwaki, M. Watanabe, "An optical configu-

Structures 2010（ICMTS）, #10.4, pp.232-235,

ration acceleration method using negative logic

Mar. 2010.

implementation," International Conference on[202] "On-Chip Waveform Capturing Functionality

EMERGING TRENDS IN ELECTRONIC AND

Partitioned for 3D Realization," Yuuki Araga,

PHOTONIC DEVICES & SYSTEMS, pp.565-

Yoji Bando, Takushi Hashida, Makoto Nagata,568, Dec., 2009.

Design, Automation and Test in Europe 2009[211] M . N a k a j i m a , M . W a t a n a b e , "36- c o n t e x t（DATE）, Friday Workshop on 3D Integration,

dynamic optically reconfigurable gate array,"

Apr. 2009.

IEEE International Symposium on System[203] Osaki, Hirose, Matsumoto, Kuroki, Numa,"Variation Tolerant Subthreshold Adder Design

VDEC2010E.indb 212

Integration, pp.19-23, Tokyo, Japan, Dec., 2009.
[212] D. Seto, M. Watanabe, " MEMS inversion/non-

10.8.4 11:31:17 AM

inversion dynamic optically reconfigurable

NASA/ESA Conference on Adaptive Hardware

gate array," IEEE International Symposium on

and Systems, pp.120-125, July, 2009.

System Integration, pp.24-29, Dec., 2009.

[223] T. Mabuchi, K. Miyashiro, M. Watanabe, A.

[213] Y. Ueno, M. Watanabe, "Fiber remote configura-Ogiwara, "Defect tolerance of an opticallytion for an optically reconfigurable gate array,"reconfigurable gate array with a one-time writ-International SoC Design Conference, Nov.,

able volume holographic memory," NASA/2009.

ESA Conference on Adaptive Hardware and[214] M. Nakajima, M. Watanabe, "A 36-context optically reconfigurable gate array," International
SoC Design Conference, Nov., 2009.

Systems, pp.106-111, July, 2009.
[224] H. Morita, M. Watanabe, "Alignment compensation method for an optically reconfigurable gate[215] H. Morita, M. Watanabe, "MEMS Opticallyarray," International Conference on engineer-

Differential Reconfigurable Gate Array," IEEEing of reconfigurable systems and algorithms,

International Conference on Electron Devices

pp.332-333, July, 2009.

and Solid-State Circuits, Nov., 2009.

[225] T. Mabuchi, K. Miyashiro, M. Watanabe, A.

[216] D . S e t o , M . W a t a n a b e , " F a u l t t o l e r a n c e

Ogiwara, "Optically reconfigurable gate array

analysis of MEMS holographic memory forwith a one-time writable holographic memory,"

DORGAs," International Symposium on Micro-

International Conference on engineering of

NanoMechatronics and Human Science, pp.33-

reconfigurable systems and algorithms, pp.307-

37, Nov., 2009.

308, July, 2009.
[226] S. Kubota, M. Watanabe, "A multi-context pro-T. Mabuchi, F. Kobayashi, "Formation of volume

grammable optically reconfigurable gate array,"holographic memory using liquid-crystal com-

International Conference on engineering of

posites for optically reconfigurable gate array,"reconfigurable systems and algorithms, pp.305-

15th MICROOPTICS CONFERENCE, pp.194-

306, July, 2009.

195, Oct., 2009.

[227] S. Kato, M. Watanabe, "Inversion/non-inver-[218] M. Nakajima, M. Watanabe, "A 13.75 ns holo-sion implementation for an 11,424 gate-countgraphic reconfiguration of an optically differ-

dynamic optically reconfigurable gate arrayential reconfigurable gate array," International

VLSI," International Symposium on Systems,

Conference on Intelligent Information Hiding

Architectures, Modeling and Simulation,and Multimedia Signal Processing, pp.852- 855,

Lecture Notes in Computer Science, Vol. 5657,

Sep., 2009.

pp.139-148, July, 2009.

[219] H. Morita, M. Watanabe, "MEMS Optically[228] S. Kubota, M. Watanabe, "A programmable

Reconfigurable Gate Array," International con-dynamic optically reconfigurable gate array,"ference on Field-Programmable Logic and its

IEEE Northeast Workshop on Circuits andApplications, pp.511- 515, Aug., 2009.

Systems, pp.323-326, June, 2009.

[220] S. Kubota, M. Watanabe, "A multi-context pro-[229] M. Nakajima, M. Watanabe, "A sixteen-context

grammable optically reconfigurable gate array

optically reconfigurable gate array," IEEE

without a beam splitter," IEEE International

International Conference on Application-specific

Midwest Symposium on Circuits & Systems,

Systems, Architectures and Processors, pp.227-

pp.971-974, Aug., 2009.

[230] M. Nakajima, M. Watanabe, "Fast reconfigura-Ogiwara, "Fault tolerance of a dynamic opti-

tion experiments of an optically differential

cally reconfigurable gate array with a one-timereconfigurable gate array with 9 configuration

writable volume holographic memory," IEEE

contexts," IEEE International Symposium on

International Midwest Symposium on Circuits

Circuits and Systems, pp.2013-2016, May, 2009.
[231] S. Kubota, M. Watanabe, "A nine-context[222] M. Nakajima, M. Watanabe, "A sixteen-context

programmable optically reconfigurable gate

dynamic optically reconfigurable gate array,"array with semiconductor lasers," IEEE/ACM

VDEC2010E.indb 213

213

230, July, 2009.

[221] T. Mabuchi, K. Miyashiro, M. Watanabe, A.

& Systems, pp.917-920, Aug., 2009.

A-1
Appendix[217] A. Ogiwara, Y. Ochi, M. Miyake, M. Watanabe,

10.8.4 11:31:17 AM

Great Lake Symposium on Very Large Scale

CMOS Sensor Device with an On-Chip

Integrated circuits, pp.269-273, May, 2009.

Mounted LED and Electrodes for Imaging[232] D. Seto, M. Watanabe, "Dynamic optically recon-of Fluorescence and Electrical Potential in a

figurable gate array with high defect tolerance,"

Mouse Deep Brain", SSDM 2009（2009）

IEEE Symposium on Low-Power and High-[242] T. Tokuda, Y. Takeuchi, T. Noda, K. Sasagawa,

Speed Chips, p.171, April, 2009.
[233] S. Kato, M. Watanabe, "Power reduction effectof an inversion/non-inversion dynamic optically

J. Ohta, "CMOS-Based Flexible Multi-Site
Retinal Stimulator Toward Retinal Prosthesis
Technology", CICC 2009（2009）

reconfigurable gate array," IEEE Symposium on[243] Takashi Tokuda, CMOS-based implantable bio-

Low-Power and High-Speed Chips, p.172, April,electronics- retinal prosthesis and in vivo brain

2009.

imaging -", Biotronics2009（2009）[234] Kyousuke Watanabe, Akira Yasuda, Hajime
Ohtani, etc., "A novel beam-forming loud-[244] Takashi

Tokuda, Yoichi

Takeuchi, ToshihikoNoda, Kiyotaka Sasagawa, Kentaro Nishida,speaker system using digitally driven speaker

Yoshiyuki Kitaguchi, Takashi

system, " Audio Engineering Society 127stTano, Jun Ohta, "Light-Controlled Retinal

Convention,"Arreys, No. 7950, Oct, 2009.

Stimulation on Rabbit Using CMOS-Based[235] Hirotaka Tsuchiya, Naoto Shinkawa, Ashida

Flexible Multi-Chip Stimulator", EMBC 2009,

Hirotaka, "A Boost Class-D Amplifier," IEEJAVLSIWS2009, pp.11-15, Nov., 2009.

Fujikado, Yasuo

T200（2009）[245] Jun

Ohta, AyatoTagawa, Hiroki Minami,[236] S. Shishido, Y.Oguro, T.Noda, K.Sasagawa,Toshihiko Noda, Kiyotaka Sasagawa, Takashi

T.Tokuda, J.Ohta, "CMOS image sensor for

Tokuda, Yumiko Hatanaka, Hatanaka, Yasuyuki

recording of intrinsic-optical-signal of the brain",

Hatanaka, Hideki Tamura, Sadao Shiosaka, "AInternational SoC Design Conference 2009

Multimodal Sensing Device for Fluorescence（2009）

Imaging and Electrical Potential Measurement

A-1
214

Appendix[237] Ayato Tagawa, Hiroki Minami, Masahiro
Mitani, Toshihiko Noda, Kiyotaka Sasagawa,of Neural Activities in a Mouse Deep Brain",
EMBC 2009, T119（2009）

Takashi Tokuda, Jun Ohta, "Development of a[246] Jun Ohta, Takashi Tokuda, Kohei Hiyama,

Multimodal CMOS Sensor for Brain Function

Shigeki Sawamura, Kiyotaka, Sasagawa,Imaging in the Deep Brain of Mice", The 1st

Kentaro Nishida, Yoshiyuki Kitaguchi, Motohiro

NTCU-NAIST Workshop on Molecular/Nano

Kamei, Takashi Fujikado, Yasuo Tano, "Retinal

Science 2009（2009）

stimulator embedded with light-sensing function[238] Ayato Tagawa, "Development of CMOS image

in distributed microchip architecture for subret-sensors for Imaging of Neural Activities in a

inal implantation", International Image Sensor

Mouse Deep Brain", HOPE MEETING 2009

Workshop 2009（2009）（2009）[247] Takashi Tokuda, Hirofumi Yamada, Hiroya[239] K y o s u k e M i n a k a w a , T o s h i h i k o N o d a ,Shimohata, Kiyotaka, Sasagawa, Jun Ohta,

Kiyotaka Sasagawa, Takashi Tokuda, Jun"Polarization-analyzing CMOS image sen-Ohta, "A CMOS-Based Cemical Stimulator

sor with embedded wire-grid polarizers",

with Microfluid Ejection Function Toward an

International Image Sensor Workshop 2009

Artificial Synaptic Device", IEEE Biomedical
Circuits and Systems Conference（2009）（2009）[248] T. Tokuda, H.Yamada, K. Sasagawa, J. Ohta,[240] K. Sasagawa, M. Mitani, T. Noda, T. Tokuda,"Polarization-Analyzing Image Sensor Based

S. Shiosaka, J. Ohta, "Light Guide Arrayon Standard CMOS Technology", Transducers

Structure for Spatial Resolution Imprivement of2009, M3p.077（2009）

Implantable Image Sensor", SSDM 2009（2009）[249] Takashi Tokuda, Hirofumi Yamada, Kiyotaka[241] A. Tagawa, H. Minami, M. Mitani, T. Noda, K.

Sasagawa, Jun Ohta, "Polarization-Analyzing

Sasagawa, T. Tokuda, H. Tamura, Y. Hatanaka,

CMOS Image Sensor Using Monolithically

Y. Ishikawa, S. Shiosaka, J. Ohta, "A Multimodal

Embedded Polarizer for Microchemistry

VDEC2010E.indb 214

10.8.4 11:31:17 AM

Systems ", ISCAS 2009（2009）[259] Initial growth of InAs on P-terminated Si（111）[250] J Ohta, T. Tokuda, K. Hiyama, S. Sawamura,surface to promote uniform lateral growth of

K. Sasagawa, Y. Kitaguchi, K. Nishida, M.

InGaAs micro-discs on patterned Si Yoshiyuki

Kamei, T. Fujikado, Y. Tano, "An Optically

Kondo, Momoko Deura, Takuya Hoshii,

Addressable Retinal Stimulator in Distributed

Mitsuru Takenaka, Shinichi Takagi, Yoshiaki

Microchip Architecture", ARVO 2009（2009）

Nakano, Masakazu Sugiyama 14th U.S. Biennial[251] Mengshu HUANG, Leona OKAMURA, Yuzhe

Workshop on Organometallic Vapor Phase

WANG, Tsutomu YOSHIHARA, "A 1.5V four

Epitaxy 2009 年 8 月 講 演 番 号 な し（Abstract

phase switched polarity charge pump", pp.688-

book p.13）

692, Communications, Circuits and Systems,[260] T a k a y u k i S e k i g u c h i，S h u h e i A m a k a w a，2009. ICCCAS 2009. International Conference on

Noboru Ishihara，and Kazuya Masu, "An 8.9mW（2009）

25Gb/s Inductorless l ：4 DEMUX in 90nm

[252] OKAMURA Leona, MORISHITA Fukashi,

CMOS", International SoC Design Conference

ARIMOTO Kazutami, Yoshihara Tsutomu,

2009, pp.404-407, Busan, Korea, Nov 24, 2009.

"High efficiency Autonomous Controlled[261] T o m o y u k i T a k a h a s h i , T a k u m i U e z o n o ,Cascaded LDOs for Green Battery System",Michihiro Shintani, Kazuya Masu, and Takashi

The 8th International Conference on ASIC, Oct.,

Sato, "On-die parameter extraction from path-2009

delay measurements", 2009 IEEE Asian Solid-[253] A New Dynamic Time Over Threshold Method,
K. Shimazoe, Nuclear Science Symposium
Conference Record（NSS/MIC）, 2009 IEEE,
1916-1918

State Circuits Conference, pp.101-104, Taipei,
Taiwan, Nov 17, 2009.
[262] Tomoya Nakajima, Shuhei Amakawa, Noboru
Ishihara, and Kazuya Masu, "A Scalable
Wideband Low-Noise Amplifier Consisting of

Takagi, Y. Nakano, M. Sugiyama In Situ moni-

CMOS Inverter Circuits for Multistandard RF

toring of the initial nucleation for the forma-

Receivers", 3rd International Conference ontion of uniform InGaAs micro-discs on Si, ECS

Signals, Circuits & Systems（SCS）, CE2-04,

Trans., vol. 25, no. 8, pp.521-524, November 2009.

Djerba, Tunisia, Nov 6, 2009.

[255] M. Deura, T. Hoshii, M. Takenaka, S. Takagi, Y.

[263] Kazuo Nakano, Shuhei Amakawa, Noboru

Nakano, M. Sugiyama Uniform InGaAs Micro-

Ishihara and Kazuya Masu, "RF Signal

Discs on Si by Micro-Channel Selective-Area

Generator Based on Time-to-Analog Converter

MOVPE, 21st IEEE LEOS IPRM, MA2.2, May

in 0.18um CMOS," International Conference

2009.

on Solid State Devices and Materials（SSDM）,[256] M. Deura, Y. Kondo, T. Hoshii, M. Takenaka,

pp.466-467, Sendai, October 8, 2009.

S. Takagi, Y. Nakano, M. Sugiyama Twin-[264] Takao Oshita, Shuhei Amakawa, Noboru

free InGaAs thin layer on Si by multi-step

Ishihara, and Kazuya Masu, "Design of On-Chipmicro-channel selective-area MOVPE, 14th

High Speed Interconnect on CMOS 180nm

US-OMVPE, August 2009.

Technology", International Conference on Solid[257] M. Deura, Y. Kondo, T. Hoshii, M. Takenaka,
S. Takagi, Y. Nakano, M. Sugiyama In Situ

State Devices and Materials（SSDM）, pp.64-65,
Sendai, October 7, 2009.

monitoring of the initial nucleation for the for-[265] Yuka Kobayashi, Shuhei Amakawa, Noboru

mation of uniform InGaAs micro-discs on Si,

Ishihara, and Kazuya Masu, "A low-phase-noise

EuroCVD-17, F3-0429O, October 2009.

injection-locked differential ring-VCO with half-[258] M. Kubota, T. Okada, Y. Mita, M. Sugiyama,and

integral subharmonic locking in 0.18 um CMOS,"

Y. Nakano, "A bulk micromachined vertical

European Solid-State Circuits Conferencenano-gap Pirani wide-range pressure test struc-（E S S C I R C）, p p .440-443, A t h e n s , G r e e c e ,ture for packaged MEMS performance monitor-

September 17, 2009.

ing", IEEE ICMTS 2010, Hiroshima, Japan, Mar.
2010.

VDEC2010E.indb 215

215

Appendix[254] M. Deura, Y. Kondo, T. Hoshii, M. Takenaka, S.

A-1[266] Tomoaki Maekawa, Shuhei Amakawa, Noboru
Ishihara, Kazuya Masu, "Design of CMOS

10.8.4 11:31:17 AM

inverter-based output buffurs adapting the"A third harmonic oscillator using coupled

Cherry-Hooper broadbanding technique", The

RTD pair oscillators," Topical Workshop

19th European Conference on Circuit Theory

on Heterostructure Microelectronics

and Design（ECCTD2009）, pp.511-514, Antalya,（TWHM2009）, Nagano, Japan, Aug. 26-28

Turkey, August 25, 2009.

（2009）．

[267] S. Amakawa, K. Yamanaga, H. Ito, T. Sato,[276] T.Okumura, S.Tsutsumi, M.Nirmal, H.Kaike,

N. Ishihara, and K. Masu, "S-parameter-

A.Fujimaki, K.Maezawa, "Fabrication of HEMT-

based modal decomposition of multiconduc-

Implanted Superconductor Circuit with

tor transmission lines and its application to

Broadband Interconnects," 2nd Superconducting

de-embedding," International Conference on

SFQ VLSI Workshop （SSV 2009）,Fukuoka,

Microelectronic Test Structures（ICMTS）,

Japan, Jun. 15-17（2009）．

pp.177-180, Oxnard, California, April 1, 2009.
[268] M . O o t a , S . T e r a d a , K . E g u c h i , a n d I . O o t a ,geneous integration," Japan-Germany Joint

Development of switched-capacitor bi-direction-

Research Workshop on NW-CMOS, ophia

al DC-AC converter for inductive and capacitive

University, Tokyo, Aug. 31（2009）．

loads, "The 2009 IEEE International Symposium[278] Sung-Wook Jun, Keita Yasutomi, Shinya Itoh,on Industrial Electronics（ISIE'09）,pp.1618-1623,

Shoji Kawahito, "Linearized Settling Error（2009）．

Calibration For A Pipeline A/D Converter[269] M. Yamaguchi T. Iwata A. Shimada, N. Kasai,

A-1
216

[277] K.Maezawa, "Fluidic self-assembly for hetero-

Using Non-Slewing Amplifiers", Inter-

K. Torimitsu, N. Nakano,"A design of CMOS LSIAcademia2009, vol. 3, no. 4, pp.204-206（2009）．

for multisite stimulation and the measurement[279] R. Nara, N. Togawa, M. Yanagisawa, and T.

with microelectrode array", Neuroscience 2009

Appendix[270] Masaya Yamaguchi, Akiyoshi Shimada, Keiichi
Torimitsu and Nobuhiko Nakano,"Multi-channel
bio sensing and stimulation LSI chip using 0.18µm CMOS process",SSDM 2009[271] N o b u h i k o N a k a n o , M a s a y a Y a m a g u c h i ,Akiyoshi Shimada, Keiichi Torimitsu,"Multisite

Ohtsuki, "Scan-Based Attack against Elliptic
Curve Cryptosystems, " IEEE ASP-DAC 2010,
pp.407-412, Jan. 2010.
[280] R. Nara, N. Togawa, M. Yanagisawa, and T.
Ohtsuki, "Scan-Based Attack against Elliptic
Curve Cryptosystems, " IEEE ASP-DAC 2010,
Poster session, Jan. 2010.

stimulation and sensing by custom LSI chip[281] A.M. Gharehbaghi and M. Fujita, "On-Chipusing CMOS technology and microelectrode

Transaction Level Debug Support for System-array",YUCOMAT 2009

on-Chips," Proc. of International SoC Design[272] R. Kuribayashi, H. Yotsuyanagi, M. Hashizume,

Conference, pp.124-127, Nov. 2009.

"Test Generation for Open Faults Considering[282] B. Alizadeh and M. Fujita, "Guided Gate-level

the Effects of Adjacent Lines", 10th IEEE

ATPG for Sequential Circuits using a High-Workshop on RTL and High Level Testing,level Test Generation Approach," Proc. of 15th

pp.61-66,（2009）

Asia and South Pacific Design Automation[273] Y . B a b a , A . M i y a m o t o , N . H o m m a , T .

Conference, pp.425-430, Jan. 2010.

Aoki,"Multiple-Valued Constant-Power Adder[283] Naoki Takayama, Kouta Matsushita, Shogo Ito,f o r C r y p t o g r a p h i c P r o c e s s o r , " T h e 39t h

Ning Li, Kenichi Okada, and Akira Matsuzawa,

International Symposium on Multiple Valued"A 60GHz Direct-Conversion Transmitter in

Logic（ISMVL2009）, pp.239--244, May 2009.

65nm CMOS Technology", IEEE/ACM Asia[274] K.Kasahara, T.Ohe, M.Mori, K.Maezawa, "RFSouth Pacific Design Automation Conference

small signal characterization of active transmis-（ASP-DAC）, pp.363-364, Taipei, Taiwan, Jan.

sion lines loaded by InGaAs/AlAs resonant

2010.

tunneling diodes," International Conference on[284] Daisuke Imanishi, JeeYoung Hong, Kenichi

Solid State Devices and Materials（SSDM2009）,

Okada, and Akira Matsuzawa, "A 2-6 GHz Fully

Sendai, Japan, Oct. 7-9（2009）．

Integrated Tunable CMOS Power Amplifier for[275] K.Maezawa, T.Ohe, K.Kasahara, M.Mori,

VDEC2010E.indb 216

Multi-Standard Transmitters", IEEE/ACM Asia

10.8.4 11:31:17 AM

South Pacific Design Automation Conference

OFDM Transceiver with an 80-MHz Channel（ASP-DAC）, pp.351-352, Taipei, Taiwan, Jan.

Bandwidth," IEEE International Symposium on

2010.

Circuits and Systems（ISCAS）, pp.1743-1746,[285] K. Matsushita, N. Takayama, N. Li, S. Ito, K.

May 2009.

Okada, and A. Matsuzawa, "CMOS Device[294] Mohd Shamian Zainal, Shingo Yoshizawa,

Modeling for Millimeter-Wave Power

Yoshikazu Miyanaga,"Evaluation of Sub-

Amplifiers," Radio-Frequency Integrationthreshold Digital Circuits for Wireless

Technology, pp.68-71, Singapore, Singapore, Dec.

Communication Systems," Asia-Pacific Signal

2009.

and Information Processing Association 2009[286] Naoki Takayama, Kota Matsushita, Shogo Ito,
Ning Li, Keigo Bunsen, Kenichi Okada, andAnnual Summit and Conference（APSIPA ASC
2009）,pp.712-715, Oct. 2009.

Akira Matsuzawa, "A Multi-Line De-Embedding[295] N. Onizawa and T. Hanyu, "Robust Multiple-

Technique for mm-Wave CMOS Circuits," IEEE

Valued Current-Mode Circuit Components

Asia-Pacific Microwave Conference（APMC）,

Based on Adaptive Reference-Voltage Control",Singapore, Singapore, Dec. 2009.

p p .36-41, P r o c . 39t h I E E E I n t e r n a t i o n a l[287] Masaya Miyahara and Akira Matsuzawa, "A

Symposium on Multiple-Valued Logic（2009）

Low-Offset Latched Comparator Using Zero-[296] T. Matsuura, H. Shirahama, M. Natsui and T.

Static Power Dynamic Offset Cancellation

Hanyu, "Timing-Variation-Aware Multiple-

Technique," A-SSCC, 9-1, pp.233-236, Taiwan,

Valued Current-Mode Circuit for a Low-Power

Taipei, Nov. 2009.

Pipelined System", pp.60-65, Proc. 39th IEEE[288] Yusuke Asada, Kei Yoshihara, Tatsuya Urano,
Masaya Miyahara, and Akira Matsuzawa, "AInternational Symposium on Multiple-Valued
Logic（2009）[297] Y. Ohtake, N. Onizawa and T. Hanyu, "High-A-SSCC, 5-3, pp.141-144, Taiwan, Taipei, Nov.

Performance Asynchronous Intra-Chip

2009.

Communication Link Based on a Multiple-[289] Daisuke Imanishi, Kenichi Okada, and Akira

Valued Current-Mode Single-Track Scheme",

Matsuzawa, "A 0.9-3.0 GHz Fully Integrated

pp.1000-1003, Proc. 2009 IEEE International

Tunable CMOS Power Amplifier for Multi-Band

Symposium on Circuits and Systems（2009）

Transmitters," A-SSCC, 10-1, pp.253-256, Taiwan,
Taipei, Nov. 2009.

[298] D. Suzuki, M. Natsui, S. Ikeda, H. Hasegawa,K. Miura, J. Hayakawa, T. Endoh, H. Ohno[290] T. M. Vo, Y. Kuramochi, M. Miyahara, T.

and T. Hanyu, "Fabrication of a Nonvolatile

Kurashina and A. Matsuzawa, "A 10-bit, 290fJ/

Lookup-Table Circuit Chip Using Magneto/

2

conv. steps, 0.13mm , Zero-Static Power, Self-

Semiconductor-Hybrid Structure for an

Timed Capacitance to Digital Converter," SSDM

Immediate-Power-Up Field Programmable Gate

2009, Sendai, Oct. 2009.

Array", pp.80-81, IEEE 2009 Symposia on VLSI[291] Kenichi Okada, You Nomiyama, Rui Murakami,

Circuits, Dig. Tech. Papers（2009）

and Akira Matsuzawa, "A 0.114-mW Dual-[299] S. Matsunaga, A. Matsumoto, M. Natsui, T.

Conduction Class-C CMOS VCO with 0.2-V

Endoh, H. Ohno, and T. Hanyu, "Fine-Grain

Power Supply," IEEE Symposium on VLSIPower-Gating Scheme of a CMOS/MTJ-

Circuits, pp.228-229, Kyoto, June 2009.

Hybrid Bit-Serial Ternary Content-Addressable[292] Jaeseong Kim, Shingo Yoshizawa, Yoshikazu

Memory," International Conference on Solid

Miyanaga, "Design of Variable Wordlength

State Devices and Materials（SSDM）, K-6-6,

Viterbi Decoder in BICM-OFDM Systems,"

pp.1382-1383,（2009）

IEEE International Symposium on[300] " Reduction techniques of the back gate

Communications and Information Technologies

effect in the SOI Pixel Detector", R. Ichimiya（ISCIT）,pp.849-852, Sep. 2009.

et al., Proceedings of Topical Workshop on[293] Shingo Yoshizawa, Yoshikazu Miyanaga," V L S I I m p l e m e n t a t i o n o f a 4x4 M I M O -VDEC2010E.indb 217

217

Appendix

6bit, 7mW, 250fJ, 700MS/s Subranging ADC,"

A-1

Electronics for Particle Physics（TWEPP-09）,
Sep. 2009, CERN-2009-006, pp.68-71.

10.8.4 11:31:17 AM

[301] "New Techniques in SOI Pixel Detector", Y.

Wear and Friction Characteristics of a Pencil

Arai, 2009 IEEE Nuclear Science Symposium

Type Microprobe for SPM Lithography, Worldand Medical Imaging Conference, Oct., 2009,

Tribology Congress 2009, 2009/9/8

Conference Record, N22-2, pp.1161-1164.

[310] K.D. Park, N. Takama, T. Fujii, H. Fujita[302] M. Kumemura, S. Yoshizawa, D. Collard, andand B.J. Kim, Fabrication of Zigzag-Shaped

H. Fujita, Droplet formation and fusion for

Nanochannels with Shadow Evaporation of

enzyme activity measurement by Liquid

Photoresist Pattern for Study of DNA Molecule

Dielectrophoresis, The 15th International

Behavior in the Curved Confinement, 13th Int

Conference on Solid-State Sensors, Actuators

Conf. on Miniaturized Systems for Chemistry

and Microsystems（IEEE Transducers 2009）,
2009/06/21-25

and Life Sciences, MicroTas 09, 2009/11/1[311] L. Jalabert, M. Kumemura, C.Bottier, H. Fujita,[303] L.Jalabert, T. Ishida, S. Volz, B. Rousset, E.

Toward nanoscale functional PDMS by embed-

Scheid, H. Fujita, MEMS in TEM Thermal

ding vertical Au/SiO2/Au nanosheets for

Characterization Of Sub-20nm Nano Junction,

wettability enhancement., 22nd International

The 15th International Conference on Solid-

Microprocesses and Nanotechnology ConferenceState Sensors, Actuators and Microsystems（IMNC09）,2009/11/16-19（IEEE Transducers 2009）, 2009/06/21-25[312] L. Jalabert, T. Sato, M.Kumemura, D. Bolsee, C.

[304] O. Ducloux, J.W. Park, M. Hammon, andHermans, A. BenMoussa, H.Fujita, Embedding

H. Fujita, MEMS Resonators Actuated By

Vertical Nanosheets Of Metals Into PDMS

TbCo/FeCo Nanostructed Magneto Strictive

With A Reusable Template Engineering, IEEE

Multilayers In Liquid Environment, The

MEMS 2010, 2010/01/24-28

A-1
218

Appendix

15th International Conference on Solid-State[313] K . G r e n i e r , D . D u b u c , P - E . P o l e n i , M .

Sensors, Actuators and Microsystems（IEEE

Kumemura, T. Fujii, H. Toshiyoshi, H. Fujita,

Transducers 2009）, 2009/6/23

Resonant based microwave biosensor for bio-[305] E. Sarajlic, C. Yamahata, M. Cordero, L.
Jalabert and H. Fujita, Single Mask 3-Phase

logical cells discrimination, IEEE Radio andWireless Symposium 2010, 2010/1/13

Electrostatic Rotary Stepper Micromotor, The[314] D. Dubuc, K. Grenier, H. Fujita, H. Toshiyoshi,

15th International Conference on Solid-State

Micro-Fabricated Tunable Artificial Dielectric

Sensors, Actuators and Microsystems（IEEEfor Reconfigurable Microwave Circuits, IEEE

Transducers 2009）, 2009/06/21-25

European Microwave Week 2009, 2009/9/30[306] L. Jalabert, C. Bottier, M. Kumemura, H.Fujita,[315] Koh Johguchi, Akihiro Kaya, Shinya Izumi,

Embedded SiO2 nanosheets in PDMS using

Hans Jrgen Mattausch, Tetsushi Koide,

an alternative nanopatterning process, EIPBN

Norio Sadachika,"Within-Die/Wafer Variation

2009, 2009/06/21-25

Analysis of Basic CMOS Cirtuits Based on[307] Tadashi Ishida, Kuniyuki Kakushima and

Surface-Potential-Model HiSIM2," Proc. 2009

Hiroyuki Fujita, In-situ TEM observation andInternational Conference on Solid State Devices

electrical measurement of gold nanocontact

and Materials（SSDM2009）, Oct. 2009.

during tensile test using MEMS opposing tips,[316] W. Imafuku, S. Sakakibara, A. Kawabata,

22nd International Vacuum Nanoelectronics

T. Ansari, H. J. Mattausch and T. Koide,

Conferenc, 2009/7/21"Associative-memory-based prototype LSI[308] L. Jalabert, M. Kumemura, C.Bottier, H. Fujita,with recognition and on-line learning capa-

Nanoscale surface engineering of PDMS bybility and its application to handwritten

embedding vertical SiO2 nanosheets., Int.

characters," submitted to 2009 International

Conference on Micro and Nano Engineering

Symposium on Intelligent Signal Processing（MNE 2009）in Ghent（Belgium）, 2009/09/28-

And Communication Systems（ISPACS2009）

10/01

to appear on Dec. 2009（accepted on Sep. 16[309] Y.Li, Y.Tomizawa, T.Akiba, G.Hashiguchi,
K.Miyake, Y.Ando, M.Sugiyama, H.Fujita,

VDEC2010E.indb 218

2009）．
[317] Makoto Suzuki, Takuya Saraya, Ken Shimizu,

10.8.4 11:31:17 AM

Takayasu Sakurai, and Toshiro Hiramoto,and LSIʼs," IEEE International Symposium on"Simultaneously improvement of Write andElectromagnetic Compatibility, Austin, USA,

Static Noise Margins in SRAM by Post-

pp.156-160, Aug. 2009.

Fabrication Self-Convergence Technique,"[324] Makoto Suzuki, Takuya Saraya, Ken Shimizu,

Design, Automation and Test in Europe

Takayasu Sakurai, and Toshiro Hiramoto,（DATE）, International Congress Centre in"Post-Fabrication Self-Convergence Scheme

Dresden, Dresden, Germany, Workshop "Thefor Suppressing Variability in SRAM Cells

Fruits of Variability Research in Europe", Mar.

and Logic Transistors," Symposium on VLSI

2010.

Technology, Rihga Royal Hotel Kyoto, pp.148-[318] M. Daito, Y. Nakata, S. Sasaki, H. Gomyo, H.

149, June 2009.

Kusamitsu, Y. Komoto, K. Iizuka, K. Ikeuchi,[325] T. Sakurai, （" Invited）Next-Generation Power-

G. Kim, M. Takamiya, and T. Sakurai,

Aware Integrated Circuit Design," International"Capacitively Coupled Non-Contact Probing

Meeting for Future of Electron Devices Kansai

Circuits for Membrane-Based Wafer-Level（IMFEDK）, Kansai University Centenary

Simultaneous Testing," IEEE International

Memorial Hall, Osaka, K-3, pp.18-21, May 2009.

Solid-State Circuits Conference（ISSCC）, San
Francisco, USA, pp.144-145, Feb. 2010.

[326] N. Miura, K. Kasuga, M. Saito, and T. Kuroda,2"An 8Tb/s 1pJ/b 0.8mm /Tb/s QDR Inductive-[319] T. Sekitani, T. Yokota, U. Zschieschang, H.

Coupling Interface Between 65nm CMOS andKlauk, S. Bauer, K. Takeuchi, M. Takamiya, T.

0.1um DRAM," IEEE International Solid-State

Sakurai, and T. Someya, "Organic Nonvolatile

Circuits Conference（ISSCC'10）, Dig. Tech.

Memory Transistors for Flexible Sensor

Papers, pp.440-441, Feb. 2010.

Arrays," Science, Vol. 326, pp.1516-1519, Dec.

1.8pJ/b/chip Inductive-Coupling Through-Chip[320] Makoto Suzuki, Takuya Saraya, Ken Shimizu,

Bus for 128-Die Nand-Flash Memory Stacking,"

Takayasu Sakurai, and Toshiro Hiramoto,IEEE International Solid-State Circuits"Improvement of Static Noise Margin in

Conference （ISSCC'10）, Dig. Tech. Papers,

SRAM by Post-Fabrication Self-Convergence

pp.440-441, Feb. 2010.

Technique," International Semiconductor Device[328] S. Kawai, H. Ishikuro, and T. Kuroda, "A 2.5Gb/

Research Symposium（ISDRS）, University ofs/ch Inductive-Coupling Transceiver for Non-

Maryland, Collage Park, MD, USA, TP7-03, Dec.

Contact Memory Card," IEEE International

2009.

Solid-State Circuits Conference（ISSCC'10）, Dig.

[321] G.-S. Kim, M. Takamiya, and T. Sakurai, "A

Tech. Papers, pp.264-265, Feb. 2010.

Capacitive Coupling Interface with High[329] M. Saito, K. Kasuga, T. Takeya, N. Miura,

Sensitivity for Wireless Wafer Testing, "and T. Kuroda, "An Extended XY Coil forIEEE International Conference on 3D System

Noise Reduction in Inductive-coupling Link,"

Integration（3D IC）, San Francisco, USA, Sep.

IEEE Asian Solid-State Circuits Conference

2009.

（A-SSCC'09）, Proceedings, pp.305-308, Nov. 2009.

[322] K. Ikeuchi, K. Sakaida, K. Ishida, T. Sakurai,[330] K. Kasuga, M. Saito, T. Takeya, N. Miura, H.

and M. Takamiya, "Switched Resonant Clocking

Ishikuro and T. Kuroda, "A Wafer Test Method（SRC）Scheme Enabling Dynamic Frequency

of Inductive-Coupling Link," IEEE Asian solid

Scaling and Low-Speed Test, " IEEE Custom

state circuit conference（A-SSCC'09）, pp.301-

Integrated Circuits Conference（CICC）, San

304, Nov. 2009.

Jose, USA, pp.33-36, Sep. 2009.

[331] K. Niitsu, V. Kulkarni, K. Shinmo, H. Ishikuro[323] N. Masunaga, K. Ishida, Z. Zhou, T. Yasufuku,

and T. Kuroda, "A 14GHz AC-Coupled Clock

T. Sekitani, M. Takamiya, T. Someya, andDistribution Using Single LC-VCO and

T. Sakurai, "A Flexible EMI Measurement

Distributed Phase Interpolatorsk," International

Sheet to Measure Electric and Magnetic

Conference on Solid State Devices andFields Separately with Distributed Antennas

Materials, pp.82-83, Oct. 2009.

VDEC2010E.indb 219

219

Appendix

2009.

A-1

[327] M. Saito, N. Miura, and T. Kuroda, "A 2Gb/s

10.8.4 11:31:18 AM

[332] M. Saito, Y. Sugimori, Y. Kohama, Y. Yoshida,P r o c e e d i n g s o f t h e 2009 I n t e r n a t i o n a l

N. Miura, H. Ishikuro, and T. Kuroda, "47 ％Symposium on Circuits and Systems（ISCASPower Reduction and 91 ％ Area Reduction2009）, pp.3022-3025, Taiper, Taiwan, May 24-27,

in Inductive-Coupling Programmable Bus for-2009

NAND Flash Memory Stacking," IEEE Custom[340] Takuki Nakagawa and Tadashi Shibata, "A

Integrated Circuits Conference（CICC'09）, Dig.

Real-Time Image Feature Vector Generator

Tech. Papers, pp.449-452, Sep. 2009.

Employing Functional Cache Memory for Edge[333] Y. Kohama, Y. Sugimori, S. Saito, Y. Hasegawa,Flags," Proceedings of the 2009 International

T. Sano, K. Kasuga, Y. Yoshida, K. Niitsu,

Symposium on Circuits and Systems（ISCAS

N. Miura, H. Amano, and T. Kuroda, "A2009）, pp.3026-3029, Taipei, Taiwan, May 24-27,

Scalable 3D Processor by Homogeneous Chip

2009

Stacking with Inductive-Coupling Link," IEEE[341] Norihiro Takahashi and Tadashi Shibata, "A

Symposium on VLSI Circuits, Dig. Tech. Papers,

Non-subtraction Configuration of Self-similitude

pp.94-95, Jun. 2009.

Architecture for Multiple-Resolution Edge-[334] Y. Yuan, N. Miura, S. Imai, H. Ochi and T.

Filtering CMOS Image Sensor," Proceedings of

Kuroda, "Digital Rosetta Stone A Sealed

the 19th International Conference on Artificial

Permanent Memory with Inductive-Coupling

Neural Networks（ICANN 2009）, vol. 1, pp.391-

Power and Data Link," IEEE Symposium on

400, Limassol, Cyprus, September 14-17, 2009

VLSI Circuits, Dig. Tech. Papers, pp.26-27, Jun.

[342] Yitao Ma and Tadashi SHibata, "A Binary-

2009.

A-1

Tree Hierarchical Multiple-Chip Architecture[335] S. Kawai, H. Ishikuro and T. Kuroda, "A 4.7

for Real-Time Large-Scale Learning Processor

Gb/s Inductive Coupling Interposer with Dual

Systems," in Proceeding of the 2009 inter-

Mode Modem," IEEE Symposium on VLSI

national Conference on Solid State Devices

Circuits, Dig. Tech. Papers, pp.92-93, Jun. 2009.

and Materials（SSDM2009）, P-5-3, pp.454-455.,

220

Appendix[336] Yudai Fukuoka and Tadashi Shibata, "Block-Sendai, Japan, October, 2009.

Matching-Baced CMOS Optical Flow Sensor[343] Tadashi Shibata,"Bio-Inspired Devices,Circuits

Using Only-Nearest-Neighbor Computation,"and Systems", in the Proceeding of the 35thP r o c e e d i n g s o f t h e 2009 I n t e r n a t i o n a l

European Solid-State Circuits Conference

Symposium on Circuits and Systems（ISCAS（ESSCIRC 2009）, pp.8-15, Athens, Greece,14-18

2009）, pp.1485-1488, Taipei, Taiwan, May 24-27,
2009

September, 2009[344] Hongbo Zhu and Tadashi Shibata,"A Real-[337] Kyunghee kang and Tadashi Shibata, "AnTime Image Recognition System Using a

on-Chip-Trainable Gaussian-Kernel Analog

Global Directional-Edge-Feature Extraction

Support Vector Machine," Proceedings of the

VLSI Processor", in the Proceeding of the2009 International Symposium on Circuits and35th European Solid-State Circuits Conference

Systems（ISCAS 2009）, pp.2661-2664, Taipei,（ESSCIRC 2009）,pp.248-251,Athens,Greece,14-18

Taiwan, May 24-27, 2009.

September,2009.

[338] Yuta Okano and Tadashi Shibata, "High-frame-[345] N o r i h i r o T a k a h a s h i a n d T a d a s h irate dense motion vector field generation

Shibata,"Current-Mode Multiple-Resolution

processor with simplified best-match search-

Edge-Filtering CMOS Image Sensor Employing

ing circuitries," in The Proceedings of IEEE

Self-Similitude Processing," in Extended

Asian Solid-State Circuits Conference（A-SSCC）,

Abstracts of the 2009 International Conference

pp.205-208, Taipei, Taiwan, November 16-18,

on Solid State Devices and Meterials（SSDM

20092009）, p p .1066-1067, S e n d a i , J a p a n , O c t o b e r[339] Kazuhide Fujita, Kiyoto Ito and Tadashi

VDEC2010E.indb 220

7-9,2009.

Shibata, "A Single-Motion-Vector/Cycle-[346] Tadashi Shibata, "Bio Inspired Architecture

Generation Optical Flow Processor Employing

in the Nanoscale Integration Era," ECS

Directional-Edge Histogram Matching,"

Transactions, Volume 25, Issue 7, 216th ECS

10.8.4 11:31:18 AM

Meeting, October 4-October 9, 2009, Vienna,

Ikeda, Katsuya Miura, Jun Hayakawa, Haruhiro

Austria, "ULSI Process Integration 6" Editor

Hasegawa, Takahiro Hanyu, Hideo Ohno,（s）C. Claeys, H. Iwai, M. Tao, S. Deleonibus, J.

Tetsuo Endoh, "Transient characteristic ofMurota, pp.49-64

fabricated Magnetic Tunnel Junction（MTJ）[347] Katsutoshi Saeki, Ryo Shimizu, Yoshifumi

programmed with CMOS circuit", 2009

Sekine, "A PULSE-TYPE HARDWARE

Asia-Pacific Workshop on Fundamentals and

NEURON MODEL WITH STDP FOR BRAIN-

Applications

LIKE INFORMATION PROCESSING

Devices, 1A.3, Pusan, Korea, June 24-26 2009.

SYSTEM", Proceedings of the Fourth[355] A.Shimizu, Y.Nobe, Y.Ishikawa and S.Fukai, "AInternational Association of Science andneuron MOS current mirror with a transimped-

Technology for Development （IASTED）

ance amplifier", ITC-CSCC, A-02-0315, pp.334-

International Conference on Computational

337, 2009.

Intelligence, 657-058, pp.176-181, Honolulu,
Hawaii, USA, August, 2009.

of Advanced Semiconductor[356] Kenta Inakagata, Hirokazu Morishita, Yasunori
Osana, Naoyuki Fujita, Hideharu Amano,[348] Ken Saito, Katsutoshi Saeki, Yoshifumi Sekine,""Modularizing Flux Limiter Functions for a

Synchronization of Coupled Pulse-Type

Computational Fluid Dynamics Accelerator

Hardware Neuron Models for CPG Model",on FPGAs", International Conference on Field

Proceedings of International Joint Conference

Programmable Logic and Applications, 2009

on Neural Networks, pp.2748-2755, Atlanta,[357] Daisuke Ikebuchi, Naomi Seki, Yu Kojima,

Georgia, USA, June, 2009.

Masahiro Kamata, Lei Zhao, Hideharu Amano,
Toshiaki Shirai, Satoshi Koyama, Tatsunori

CMOS 800 Mb/s BPSK Detector for IR-UWB

Hashida, Yusuke Umahashi, Hiroki Masuda,

Communication," 2009 Int. Conf. on Solid State

Kimiyoshi Usami, Seidai Takeda, Hiroshi

Devices and Materials, Sendai, Japan, Oct. 7-9,

Nakamura, Mitaro Namiki, Masaaki Kondo,

2009, pp.66-67.

"Geyser-1 A CPU with Fine-grain Power[350] A. Azhari, K. Kimoto, N. Sasaki and T. Kikkawa,Gating", IEEE Symposium on Low-Power and"A 3.5-4.5 GHz CMOS UWB Receiver Frontend

High-Speed Chips, COOLChips XII, 2009-4

LNA with On-chip Integrated Antenna for[358] D.Ikebuchi, N.Seki, Y.Kojima, M.Kamata, L.Zhao,

Inter-chip Communication," 2009 Int. Conf.

H.Amano, T.Shirai, S.Koyama, T.Hashida,

on Solid State Devices and Materials, Sendai,

Y.Umahashi, H.Masuda, K.Usami, S.Takeda,

Japan, Oct. 7-9, 2009, pp.68-69.

H.Nakamura, M.Nam\[351] A. Toya, N. Sasaki, S. Kubota and T. Kikkawa,[359] iki, M.Kondo, "Geyser-1 A MIPS R3000 CPU"31.25 p.Differential Equivalent Time Samplingcore with Fine Grain Runtime Power Gating",

Circuit Using 65 nm CMOS Technology," 2009

IEEE Asian Solid-State Circuits Conference,

Int. Conf. on Solid State Devices and Materials,

2009-11

Sendai, Japan, Oct. 7-9, 2009, pp.456-457.

L. Zhao, H. Amano, T. Shirai, S. Koyama, T.

Measurement of IR-UWB CMOS Transmitter

Hashida, Y. Umahashi, H. Masuda, K. Usami, S.

and Receiver," 2009 Asia-Pacific Microwave

Takeda, H. Nakamura, M. Nam\

252.
[353] Masashi Kamiyanagi, Tetsuo Endoh, "TheStable Circuit Operation of Current Controlled

VDEC2010E.indb 221[361] iki, M.Kondo, "Geyser-1 A MIPS R3000 CPU
core with fine-grained run-time Power Gating",
5th Asia and South Pacific Design Automation
Conference, 2010-1

MCML against Fluctuation of Supplied Voltage",[362] Lei Zhao, Xu Hui, Naomi Seki, Yoshiki Saito,

The 2009 International Meeting for future f

Yohei Hasegawa, Hideharu Amano, Kimiyoshi

Electron Devices, Kansai, SC-7, 120-121, Osaka,

Usami, "A Run-Time Power Gating Sleep

May 14-15, 2009.

Control Scheme on Cache Controller", pp.134,[354] Masashi Kamiyanagi, Fumitaka Iga, Shoji

221[360] D. Ikebuchi, N. Seki, Y. Kojima, M. Kamata,[352] N. Sasaki and T. Kikkawa, "Bit Error Rate

Conference, Singapore, Dec. 7-10, 2009, pp.249

A-1
Appendix[349] M. Hafiz, N. Sasaki, and T. Kikkawa, "A Novel2007 年 in Proceedings of IEEE Symposium on

10.8.4 11:31:18 AM

Low-Power and High-Speed Chips

Saito Hideharu Amano, "Leakage Power[363] Y. Saito, T. Shirai, T. Nakamura, T. Nishimura,

Reduction for Coarse Grained Dynamically

Y ．Hasegawa, S ．Tsutsumi, T. Kashima,

Reconfigurable Processor Array Using Dual

M. Nakata, S. Takeda, K. Usami, H. Amano,

Vt Cells", pp.104-111, 2009 年 in Proceedings"Leakage Power Reduction for Coarse Grianedof IEEE International Conference on Filed

Dynamically Reconfigurable Processor Array

Programmable Technolog

with Fine Grained Power Gating Technique",[370] Masayuki Kimura, Yoshiki Saito, Toru Sano,

pp.329-332, 2008 年 in Proceedings of IEEE

Masaru Kato, Vasutan Tunbunheng, Yoshihiro

International Conferenceon Field Programmable

Yasuda, Hideharu Amano, "Low Power Image

Technology

Processing using MuCCRA-3 A Dynamically[364] Yoshihiro Yasuda, Yoshiki Saito, Kyudong

Reconfigurable Processor Array", pp.364-367,

Kim, Tunbunheng Vasutan, Hideharu Amano,2009 年 in Proceedings of IEEE International"Design and Evaluation of Prototype SMA A

COnference on Filed Programmable

Massive ARray of Low-Enaergy Reconfigurable

Technology

Processor", pp.159, 2009 年 in Proceedings of[371] Lei Zhao, Xu Hui, Naomi Seki, Yoshiki Saito

IEEE SYmposium on Low-Power and High-Yohei Hasegawa, Kimiyoshi Usami, Hideharu

Speed Chips

Amano, "Cache Controller Design on Ultra[365] Toru Sano, Yoshiki Saito, Hideharu Amano,

Low Leakage Embedded Processors", pp.171-"Configuration with Self-Configured Datapath

182, 2009 年 in Proceedings of International

A High Speed Configuration MEthod forConference on Architecture of Computing

Dynamically Reconfigurable Processors", pp.112-

SystemA-1

118, in Proceedings of the 2009 WORLDCOMP[372] Yoshiki Saito, Toru Sano, Masaru Kato, VasutanInternational Conference on Engineering of

Tunbunheng, Yoshihiro Yasuda, Masayuki

Reconfigurable Systems and Algorithms

Kimura, Hideharu Amano, "MuCCRA-3 A Low[366] Yoshiki Saito, Toru Sano, Masaru KAto,

Power Dynamically Reconfigurable Processor

Vasutan Tunbunheng, Yoshihiro Yasuda,

Array", pp.18-21, 2010 年 in Proceedings of 15th

Hideharu Amano, "A Real Chip Evaluation

Asia and South Pacific Design Automationof MuCCRA-3 A Low Power DynamicallyConference

222

Appendix

Reconfigurable Processor Array", pp.283-[373] L. Zhao, D. Ikebuchi, Y. Saito, M. Kamata, N.

286, 2009 年 i n P r o c e e d i n g s o f t h e 2009

Seki, Y. Kojima, H. Amano, S. Koyama, T.

WORLDCOMP International Conference on

Hashida, Y. Umahashi, D. Masuda, K. Usami, T.

Engineering of Reconfigurable Systems andSunata, K. Kimura, M. Namiki, S. Takedam N.

Algorithms

Nakamura, M. Kondo, "Geyser-1 and Geyser-2[367] T o r u S a n o , Y o s h i k i S a i t o , M a s a r u K a t o ,MIPS R3000 CPU Chip with Fine Grained

Hideharu Amano, "Fine Grain Partial

RuntimePower Gating", 2010 年 in Proceedings

Reconfiguration for Energy Saving inof IEEE Symposium on Low-Power and High-Dynamically Reconfigurable Processors",

Speed Chips

pp.530-533, 2009 年 in Proceedings of IEEE[374] Yuto Hirata, Hiroki Matsutani, Michihiro

19t h I n t e r n a t i o n a l C o n f e r e n c e o n F i e l d

Koibuchi, Hideharu Amano, "Low-Power

Programmable Logic and Applications

Variable-Pipeline Router using Pipeline-Stage[368] M a s a r u K A t o , T o r u S a n o , T o s h i h i r o
Yasuda, Yoshiki Saito, Hideharu Amano, "A[375] Y u K o j i m a , H i r o k i M a t s u t a n i , M i c h i h i r oStudy on Interconnection Networks of the

Koibuchi, Hideharu Amano "A Low-PowerDynaically Reconfigurable Processor Array

Fault-Tolerant NoC using Error Correction

MuCCRA", pp.415-418, 2009 年 in Proceedingsa n d D e t e c t i o n C o d e s "．t h e 9t h I A S T E D

of IEEE International Conference on Filed

International Conference on Parallel andProgrammable Technolog

Distributed Computing and Networks[369] K e i ' i c h i r o H i r a i , M a s a r u K a t o , Y o s h i k i

VDEC2010E.indb 222

Integration",2009 年 COOL Chips XII（PDCN'10）, Feb 2010.

10.8.4 11:31:18 AM

[376] K a z u y a T a n i g a w a , K e n ' i c h i U m e d a ,ings in the sensory cortex of anesthetized

Tetsuo Hironaka, "Comparison of Bit Serial

rats with combination of parylene ECoG

Computation with Bit Parallel Computation forelectrode arrays and multi-electrode probes",

Reconfigurable Processor", In Proceedings of

Neuroscience2009（2009）

the 6th Interna-tional Workshop on Applied[386] N. Kotake, et al., "Preliminary development ofReconfigurable Computing（ARC 2010）, pages

parylene flexible sensor for glutamate detec-388-393, March, 2010.

tion", Neuroscience2009（2009）[377] T. Yoneda, M Imai, H. Saito, A. Matsumoto[387] O. Fukayama, et al., "Analyzing transition"Achieving degradation tolerance in a hardwarein correlation between neural signals andaccelerator with parallel functional units", Proc.

locomotion through vehicular BMI RatCar",of Third Workshop on Dependable and Secure

Neuroscience2009（2009）

Nanocomputing（WDSN 2009）, pp.28-33（2009）．

[388] Zhangcai Huang, Yubo Guo, and Yasuaki[378] A . M A s r u l n i z a m , O t h m a n S i d e k a n d Y .

Inoue,"A 5.26-nW 0.8-V CMOS Current andMatsumoto "Linearity and heat resisting

Voltage Reference Circuit Without Resistors,"

improvement low-voltage fluidbased inclination

第 22 回 回路とシステム軽井沢ワークショップ プ

sensor by using silica coating process", Proc.

ログラム , 2009 年 4 月．

of IEEE Sensors Conference 2009, pp.168-172,
October 25-28 2009.

[389] M. Yamaguchi, S. Muroga, Y. Endo, M. Suzuki,
T. Inagaki and Y. Mitsuzuka, "Ferromagnetic[379] S. konnai and Y. Matsumoto,"Development ofThin Film Noise Suppressor Integrated

CMOS Integrated Optical Receiver with Low

to On-Chip Transmission Lines," IEEE

Voltage Avalanche Photodiode for Visible Light

TRANSACTIONS ON MAGNETICS（2010）[390] S. Muroga, Y. Endo, M. Suzuki, T. Inagaki, Y.

Symposium on Microwave and Optical

Mitsuzuka and M. Yamaguchi, "Evaluation ofT e c h n o l o g y （I S M O T -2009）, p p .1255-1258,

Ferromagnetic Thin Film Noise Suppressor

December 16-19 2009.

Applied to On-Chip Transmission Lines," 2009

Y. Matsumoto,"Visible light identification sys-

International Conference on Solid State Devices

tem using high sensitive integrated CMOS

and Materials（SSDM 2009）, F-3-3L（2009）

photo-transistor array", Proc. of the 12th[391] M. Yamaguchi, S. Muroga, Y. Endo, M. Suzuki,

International Symposium on Microwave and

T. Inagaki and Y. Mitsuzuka, "Ferromagnetic

Optical Technology（ISMOT-2009）, pp.688-691,

Thin Film Noise Suppressor Integrated

December 16-19 2009.

to On-Chip Transmission Lines," IEEE[381] T. Suzuki, "Development of flexible neuralprobes and their applications to neuroprostheses", 2nd UK-Japan Workshop on the BrainMachine Interface（2010）

International Magnetics Conference 2010, EG-07（2010）[392] W . K o d a t e , S . N a m b a , M . Y a m a g u c h i ,"Design and Evaluation of LNA for On-Chip[382] T. Suzuki, et al., "Study on brain adaptation

RF Integrated Magnetic Probe," Proc. 6th

using rat-machine fusion systems and multiWorkshop of Yeungnam University, Tohoku

functional neural electrodes", Proc. of the 3rd

University and University of Electronic Science

International Symposium on Mobiligence,

and Technology of China, P24（2009）

pp.238-241（2009）[393] S. Dhungana, S. Kobayashi, M. Yamaguchi,[383] H. Toda, et al., "Simultaneous recording of"MSL Based Analysis of LCD Panel for a Better

visual cortical response by a mesh electrode

Understanding of the Source Bus Line Signal,"

array and an intracortical microelectrode",

Proc. 6th Workshop of Yeungnam University,

Neuroscience2009（2009）

Tohoku University and University of Electronic[384] T. Suzuki, et al., "Flexible Parylene electrode

Science and Technology of China, P25（2009）

array for simultaneous recording of ECoG and[394] Toshiro Hiramoto, "Measurements of Mobility

intracortical signals", Neuroscience2009（2009）

and Strain Effects in Silicon Nanowire[385] H. Watanabe, et al., "3D multi-channel record-

Transistors", International Nanotechnology

VDEC2010E.indb 223

223

Appendix

[380]

A-1

Communication", Proc. of the 12th International

10.8.4 11:31:18 AM

Conference on Communication and Cooperation,

Hiramoto, "Direction Dependence of Si（110）University of California, Los Angeles, CA, USA,

Hole Mobility at Strong Quantum Confinement",

May, 2009.

International Symposium on Quantum[395] R y o t a S u z u k i , Y e o n - J o o J e o n g , T a k u y aNanophotonic and Nanoelectronics（ISQNN）,

Saraya, and Toshiro Hiramoto, "Automatic

Institute of Industrial Science, University of

Characteristics Control of Single-ElectronTokyo, p.79, November 19, 2009.

Transistors in Collaboration with CMOS Digital[403] Toshiro Hiramoto and Jiezhi Chen, "Transport

Circuits", Silicon Nanoelectronics Workshop,

in Gate-All-Around Silicon Nanowire

Rihga Royal Hotel Kyoto, pp.157-158, June 14,

T r a n s i s t o r s " , 3r d S t a n f o r d a n d T o h o k u

2009.

Universities Joint Open Workshop on 3D[396] Jiezhi Chen, Takuya Saraya, and Toshiro

Transistor and its Applications, Stanford

Hiramoto, "High Hole Mobility in Multiple

University, CA, USA, December 4, 2009.

Silicon Nanowire Gate-All-Around pMOSFETs[404] Ken Shimizu, Takuya Saraya, and Toshiroon（110）SOI", Symposium on VLSI Technology,

Hiramoto, "Physical Understandings of Si

Rihga Royal Hotel Kyoto, pp.90-91, June 16,（110）Hole Mobility in Ultra-Thin Body pFETs

2009.

by <110> and <111> Uniaxial Compressive[397] A. T. Putra, T. Tsunomura, A. Nishida, S.

Strain", International Electron Devices Meeting

Kamohara, K. Takeuchi, S. Inaba, K. Terada,（IEDM）, Baltimore, MD, USA, pp.473-476,

and T. Hiramoto, "A New Methodology

December 8, 2009.

A-1
224

Appendix

for Evaluating VT Variability Considering[405] Jiezhi Chen, Takuya Saraya, Toshiro Hiramoto,

Dopant Depth Profile", Symposium on VLSI

"Experimental Study on Uniaxially Stressed

Technology, Rihga Royal Hotel Kyoto, pp.116-

Gate-All-Around Silicon Nanowires n-MOSFETs

117, June 16, 2009.

on（110）Silicon-On-Insulator", International[398] Makoto Suzuki, Takuya Saraya, Ken Shimizu,

Semiconductor Device Research Symposium

Takayasu Sakurai, and Toshiro Hiramoto,（ISDRS）, WP5-06, University of Maryland,"Post-Fabrication Self-Convergence Scheme

Collage Park, MD, USA, December 9, 2009.

for Suppressing Variability in SRAM Cells[406] Makoto Suzuki, Takuya Saraya, Ken Shimizu,

and Logic Transistors", Symposium on VLSI

Takayasu Sakurai, and Toshiro Hiramoto,Technology, Rihga Royal Hotel Kyoto, pp.148-"Improvement of Static Noise Margin in

149, June 16, 2009.

SRAM by Post-Fabrication Self-Convergence[399] Ken Shimizu, Takuya Saraya and Toshiro

Technique", International Semiconductor

Hiramoto, "Superior <110>-Directed Mobility

Device Research Symposium（ISDRS）, TP7-

to <100>-Directed Mobility in Ultrathin Body

03, University of Maryland, Collage Park, MD,（110）nMOSFETs", IEEE International SOI

USA, December 10, 2009.

Conference, Crowne Plaza Hotel, Foster City,
CA, USA, October 9, 2009.

[407] Toshiro Hiramoto （Keynote）, "Variability
research accomplishments and future direc-[400] T o s h i r o H i r a m o t o （I n v i t e d）, " R T - S E T

tions-a Japanese perspective", Workshop "Theand Variability Issue in SRAM and Logic

Fruits of Variability Research in Europe",

Transistor", TND Technical Forum, Korea,

Design, Automation & Test in Europe（DATE）,

Lotte Hotel World, Seoul, Korea, November 2,

International Congress Centre in Dresden,

2009.

Dresden, Germany, March 12, 2010.

[401] Toshiro Hiramoto, "Characteristic Control of[408] Makoto Suzuki, Takuya Saraya, Ken Shimizu,

Silicon Single-Electron Transistors Operating

Takayasu Sakurai, and Toshiro Hiramoto,at Room Temperature", 9th Japan-Sweden"Simultaneously improvement of Write and

QNANO Workshop, Institute of Industrial

Static Noise Margins in SRAM by Post-

Science, University of Tokyo, November 14,

Fabrication Self-Convergence Technique",2009.

Workshop "The Fruits of Variability Research[402] Ken Shimizu, Takuya Saraya, and Toshiro

VDEC2010E.indb 224

in Europe", Design, Automation & Test in

10.8.4 11:31:18 AM

Europe（DATE）, International Congress Centre
in Dresden, Dresden, Germany, March 12, 2010.

3. 国内学会，研究会等[409] Koji Kotani, Yohei Koshimoto, and Takashi Ito,[1] 切替 大善，鈴木 雄二，笠木 伸英，「金属被膜シ"Bitline-Capacitance-Insensitive Readout Circuit

リコンマイクロキャビティのふく射スペクトル

Using Capacitive-Feedback Charge-Integrationに対する表面粗さの影響」，第 46 回日本伝熱シン

Scheme for Low-Voltage FeRAM," Extended

ポジウム，京都，2009 年 6 月 2 日 -4 日，pp.75-76.

Abstracts, 2009 International Conference on[2] 枝元

真人・鈴木

雄二・笠木

伸英，「環境振Solid State Devices and Materials（SSDM2009）,

動発電に用いる MEMS エレクトレット発電器のC-1-6, pp.70-71, Sendai, October 7-9, 2009.

開発」，第 14 回動力エネルギー技術シンポジウム ,[410] Koji Kotani and Takashi Ito, "High Efficiency
CMOS Rectifier Circuits for UHF RFIDs Using

つくば , 2009 年 6 月 29 日 -30 日，pp.159-160.
[3] 橋本真伊知，鈴木雄二，笠木伸英「壁面修Self-Vth Cancellation Techniques（Invited）,"

飾流路を用いたラベルフリー細胞分離メカニズ

Proceedings 2009 8th IEEE International

ムに関する研究」，第 1 回マイクロ・ナノ工学シ

Conference on ASIC, pp.549-552, Changsha,

ンポジウム講演論文集（CD-ROM），東京，2009

China, October 20-23, 2009.

年 10 月 15 日 -16 日，pp.103-104．

[411] Hiroaki Arai, Naoto Miyamoto, Koji Kotani,[4] 三木

大吾，鈴木

雄二，笠木

伸英「非線形外Hisanori Fujisawa and Takashi Ito, "A部回路を有するマイクロエレクトレット発電器

WiMAX Turbo Decoder with Tailbiting BIP

における静電減衰力に関する研究」，第 26 回「セArchitecture", Proc. Tech. Papers A-SSCC,

ンサ・マイクロマシンと応用システムシンポジ

pp.153-156, 2009.

ウ ム 」， 東 京，2009 年 10 月 15 日 -16 日，pp.609-[412] Hiroaki Arai, Naoto Miyamoto, Koji Kotani,
Hisanori Fujisawa and Takashi Ito, "A

A-1

612.
[5] 石田光一，増永直樹，高橋

亮，関谷

毅，高

宮

Architecture", 15th Asia and South PacificSea-of Transmission-Gates（SOTG）アーキテク

Design Automation Conference ASP-DAC 2010,

チャ ," 電子情報通信学会総合大会，C-12-71，仙台，

pp.371-372, 2010.

2010 年 3 月．

[413] Naoto Miyamoto, Katsuhiko Hanzawa and真，染谷隆夫，桜井貴康，" 有機 CMOS 向け[6] 島本潤吉，居村岳広，堀洋一，桜井貴康，高Tadahiro Ohmi, "An ASIC Implementation

宮of Phase Correlation Based on Run-

イル間の無線電力伝送の実測，" 電子情報通信学

Time Reconfiguration Technique", pp.308-

真，" 磁気共鳴を用いたプリント基板上のコ会総合大会，C-12-22，仙台，2010 年 3 月．

311, I n t e r n a t i o n a l C o n f e r e n c e o n F i e l d -[7] 居 村 岳 広， 岡 部 浩 之， 小 柳 拓 也， 加 藤 昌 樹，

Programmable Technology 2009 FPT2009,

Teck Chuan Beh，大手昌也，島本潤吉，高宮December 2009

堀真，

洋一，"kHz 〜 MHz 〜 GHz における磁界共振[414] N a o t o M i y a m o t o a n d T a d a h i r o O h m i ,結合によるワイヤレス電力伝送用アンテナの提"Temporal Circuit Partitioning for a 90nm

案，" 電子情報通信学会総合大会，BS-9-5，仙台，

CMOS Multi-Context FPGA and its Delay

2010 年 3 月．

Measurement", 15th Asia and South Pacific
Design Automation Conference ASP-DAC 2010,
pp.373-374, 2010.
[415] Yutaka Omiya, Koji Kotani, and Takashi Ito,[8] 安福 正，石田光一，宮本晋示，中井弘人，高宮 真，桜井貴康，竹内 健，[9] 石田光一，増永直樹，周
谷

志偉，安福

正，関

毅，ツィーシャング ウテ，クラーク ハーゲ"Above-CMOS Inductor for Rapid Prototyping

ン，高宮of Mixed-Signal SoCs," Extended Abstracts,

CMOS とシリコン CMOS を用いた EMI 測定用風2009 International Conference on Solid State呂敷の原理検証，" 電子情報通信学会，信学技報，

Devices and Materials （SSDM2009） I-5-1L,

ICD2009-33，pp.1-6，東京，2009 年 10 月．

pp.924-925, Sendai, October 7-9, 2009

225

Appendix

WiMAX Turbo Decoder with Tailbiting BIP[10] 高宮真，染谷隆夫，桜井貴康，"2V 有機

真，" 有機トランジスタを用いた大面積エレクトロニクス向けの設計技術，" 電子情報技術
産業協会 フレキシブルデバイス技術分科会，東京，2009 年 9 月．

VDEC2010E.indb 225

10.8.4 11:31:18 AM

[11] 高 宮真，" プ リ ン タ ブ ル エ レ ク ト ロ ニ ク スの新応用と展開，" 電子ジャーナル，第 212 回
Technical Symposium「プリンタブルエレクトロニクス」，東京，2009 年 7 月．
[12] L. Liu, T. Sakurai, and M. Takamiya, "A[22] 萬代，池田，浅田，" 行並列二分木探索回路による高速 3 次元距離計測イメージセンサ ," 映像情報
メディア学会技術研究報告，2010 年 3 月．
[23] 萬代，名倉，池田，浅田，" 時間差増幅器を用いReceiver with Charge-Domain Sampling

た高解像度時間差ディジタル変換，" 電子情報通Correlator in 0.18um CMOS, " 電子情報通信学

信学会ソサイエティ大会，C-12-33, 2009 年 9 月．

会，信学技報，ICD2009-14, pp.7-11，東京，2009[24] 萬代，名倉，池田，浅田，" 差動遅延素子を用い

年 7 月．
クトロニクスによる Green by IT," 電子情報通信

たカスケード型時間増幅器 "，電子情報通信学会
総合大会，C-12-16, 2010 年 3 月[25] 程，飯塚，名倉，池田，浅田，" インバータチェー

学会，LSI とシステムのワークショップ，イブニンを用いたパルス幅メモリ," 電子情報通信学会

ングパネル「エネルギーと環境のために LSI がで総合大会，C-12-39, 2010 年 3 月

きること」, パネリスト , pp.129，北九州，2009 年
5 月．
[14] 安福 正，石田光一，宮本晋示，中井弘人，高宮真，桜井貴康，竹内 健，" 三次元積層 NAND 型

226

クショップ , 2009 年 5 月．

100M b p s , 1.28m W I m p u l s e R a d i o U W B[13] 高宮 真，" 粉末型エレクトロニクスと大面積エレ

A-1

メージャ・コア・チップ ", LSI とシステムのワー[26] Ngoc Lan Dang・T. Nakura・M. Ikeda・K.
Asada, “Digital Substrate Noise Canceling
Method using Active Guard Ring,", C-12-67,
March, 2010.

フラッシュ SSD 向けプログラム電圧（20V）生成[27] 中田尚，中島康彦 " 線形アレイ VLIW プロセッサ

回路，" 電子情報通信学会，LSI とシステムのワーにおける適応性検討 "，情報処理学会研究報告，

クショップ，ポスターセッション 学生部門 27,

Vol. 2009-ARC-186, No. 10, HOKKE-17, pp.1-9,

pp.262-264，北九州，2009 年 5 月．（ICD 優秀発表

Nov.（2009）

Appendix

賞を受賞）[28] 上 利 宗 久， 中 田 尚， 中 島 康 彦 " 線 形 ア レ イ 型[15] 安福 正，石田光一，宮本晋示，中井弘人，高宮 真，

VLIW プロセッサの面積効率評価 "，平成 21 年

桜井貴康，竹内 健，" 三次元 SSD の低電力化技術

度情報処理学会関西支部大会講演論文集，A-03,と SSD 向けプログラム電圧（20V）生成回路，" 電Sep.（2009）

子情報通信学会，信学技報，ICD2009-10, pp.4752，松島，2009 年 4 月．
（Invited）[16] 井福，厚地，森江，堀尾，合原，" しきい値処理
により結合されたカオス力学系のパルス変調方
式 CMOS 回路実現，" 電子情報通信学会技術報告，[17][29] 大賀健司，中田尚，嶋田創，山下茂，中島康彦 "二線式論理を用いた面積効率の良い高信頼演算
器 "，平成 21 年度情報処理学会関西支部大会講演
論文集，A-07, Sep.（2009）[30] 中田尚，上利宗久，中島康彦 " 画像処理向け線形

NLP2009-151（2009）

アレイ VLIW プロセッサ "，先進的計算基盤シス

椿，関川，堀尾，" 可変能動インダクタを用いた

テムシンポジウム SACSIS2009 論文集，pp.293-

強制カオス発生回路─強制外部入力に対する検300, May.（2009）

討─，" 電子情報通信学会技術報告，NLP2009148（2009）[18] 椿，堀尾，関川，" 可変能動インダクタを用いた
強制カオス発生回路，" A-2-9，電子情報通信学
会基礎・境界ソサイエティ大会講演論文集（2009）[31] 吉村和浩，市来亮人，中田尚，中島康彦 " 異種命
令混在実行プロセッサ OROCHI の開発 "，電子情報通信学会 LSI とシステムのワークショップ 2009
（poster）,May.（2009）[32] 甲良，安藤，" 命令発行キューの遅延時間評価 ",[19] 濱中，古田，牧野，小林，小野寺，" 基板バイポー

pp.1-10, 研究報告 アーキテクチャ研究会（2009）．

ラ効果による SEU と MCU の発生機構の検討 ",[33] 若杉，佐藤，植原，藤枝，渡邉，高前田，森，吉瀬 ：pp.25-30, VLD2009-103, 電子情報通信学会技術研

極めて低コストで効率的な VDEC チップ試作・

究報告 VLSI 設計技術（2010）．

検証システムの開発と応用，情報処理学会研究[20] 名倉，萬代，池田，浅田，" フィードバック制御を用いた時間差増幅回路，" 電子情報通信学会[34] 若杉，藤枝，吉瀬 ：アーキテクチャ研究をサポー

研究報告集積回路研究会，ICD2009-46, pp.69-74,

トする低コストで効率的な VDEC チップ試作・2009 年 10 月．

検証システムの開発と応用，先進的計算基盤シ[21] 萬代，名倉，池田，浅田，" 多機能デュアル・イ

VDEC2010E.indb 226

報告 2009-ARC-183, pp.1-8（2009）

ステムシンポジウム SACSIS2009 論文集，pp.134-

10.8.4 11:31:18 AM

135（2009）．

「テラヘルツ光科学の新展開」18p-M-5，（2010，[35] 上野，堀田，中司，" 空間分割多重無線のための招待）

可変 VCO に用いる位相補間回路の振幅特性の向[49] 神田夏樹，小西邦昭，五神真 " 人工キラル格子に上 ",10-1A-10, 第 62 回電気関係学会九州支部連合

おける光励起三次元キラリティーの過渡光学応大会（2009）．

答" 日本物理学会2009年秋季大会，26pXB-8（2009）[36] 重春，美濃，中司，" 生体信号センサの信号処理[50] 明連広昭，王元勇，照井晃介，田井野徹，" 広いのためのノッチ /LPF スイッチトキャパシタ型

ダイナミックレンジを持つデジタル DROS の設フィルタ ",10-1P-03, 第 62 回電気関係学会九州支部

計 ", 2010 年電子情報通信学会総合大会（2010）．
[51] 明連広昭，鈴木謙司，田井野徹，" 誘導結合窒素連合大会（2009）．
[37] 大石，堀田，中司，" 空間分割多重無線のためのプラズマによる超伝導トンネル接合の作製 ", 20a-

可変 VCO に用いる位相補間回路の線形性の向上

P15-5，第 57 回応用物理学関係連合講演会（2010）．

",10-1P-08, 第 62 回電気関係学会九州支部連合大会[52] 佐藤大樹，小倉翔，保坂忠明，久保田彰，大井隆太朗，児玉和也，浜本隆之，“多眼 CMOS イメー（2009）．
[38] 冨田，中司，" 携帯型センシング機器用超低消費ジセンサによるリアルタイム任意視点画像合成 "，電力ΔΣ変調器の設計 ",10-1P-09, 第 62 回電気関係

第 3 回新画像システム・情報フォトニクス研究討

学会九州支部連合大会（2009）．

論会講演予稿集，pp.26-27（2009）[39] 松尾，松田，中司，" 生体信号センサ信号処理[53] 川島慶弘，中山賢一，浜本隆之，児玉和也，“ピのためのスイッチトキャパシタ型フィルタ ",10-

クセルマッチングによる高速動きベクトル検出

1P-16, 第 62 回 電 気 関 係 学 会 九 州 支 部 連 合 大 会

イメージセンサの高精度化 "，映像情報メディア
学会技術報告，vol. 33, no. 23, pp.29-32（2009）（2009）．

[54] 伊藤 光保，高田 佳明，浜本 隆之，“ぼけ量との位相補間回路の検討 ",11, 第 22 回 電子情報通信

視差の情報を用いた距離推定と 2 眼カメラに学会 シリコンアナログ RF 研究会（2010）．

よるシステム構築 ", Image Media Processing[41] 外園，中司，" 生体信号用⊿Σ型 ADC のための 0.5V
動作 OP アンプの設計 ",3-008, 平成 22 年電気学会

Symposium（IMPS09）, I2-18, 2pages（2009）[55] 佐藤 大樹，保坂 忠明，浜本 隆之，久保田 彰，大井隆太朗，児玉 和也，“多眼カメラによるオクルー

全国大会（2010）．
[42] 洲脇優，松元隆博，松藤信哉，" 光 ZCZ-CDMA

ジョンを考慮した距離推定と任意視点画像合成 ",方式の並列伝送実験，" 第 11 回 IEEE 広島支部学Image Media Processing Symposium（IMPS09）,

生シンポジウム予稿集，（c）通信，C-06，pp.190-

I2-21, 2pages（2009）
坂井 正善，" 変調光を用いたアクティブセンシン"VSP プロセッサ用パイプラインレジスタ（LDS-グによる高精度物体検出システムの構築 ", Imagecell）の低電力化手法の提案と評価 "，情報処理学

Media Processing Symposium（IMPS09）, I6-06,

会研究会，No. 2009-ARC-184,（2009）．

2pages（2009）[44] 神田夏輝，小西邦昭，五神真 " 人工キラル格子の[57] 平賀匠，大高俊徳，浜本 隆之，“読み出し領域可光励起による三次元キラリティの発現 " ナノ量子

変型イメージセンサとそのフォーカス制御によ情報エレクトロニクス公開シンポジウム，p-46

る高速動物体追跡 "，映像情報メディア学会技術（2009）

報告，vol. 33, no. 56, pp.13-16（2009）[45] 五神真 " カイラルナノ格子による光制御 "，第 112
回微小光学研究会「みらい微小光学」，2009 年[46] 小西邦昭 " 微細構造による巨大旋光性 " 日本物理学会 2009 年秋季大会，27pYF-6（2009，招待）" 時空間モルフォロジーの制御による能動メゾ光学 " CREST「新機能創成に向けた光・光量子科学技術」研究領域第 2 回公開シンポジウ
ム

光・光量子科学技術の新展開（2009）[48] 五神真 "2 次元キラル格子によるテラヘルツ偏光制御 " 応用物理学会

VDEC2010E.indb 227

227[56] 清藤 規久，浜本 隆之，佐々木 朋詩，白井 稔人，191（2009）．
[43] 中林智之，佐々木敬泰，大野和彦，近藤利夫，[47] 五神真A-1
Appendix[40] 大石，入江，浦，小林，中司，" 可変 VCO のため

THz 電磁波技術研究会企画[58] 中島，難波，伊藤，" 耐ソフトエラー性を有する
RS フリップフロップ ," 信学技報，FIIS, 2010 年 3月．
[59] 田 辺， 湊， 加 藤， 難 波， 伊 藤，" 差 分 に よ る 遅延測定法の実行時間と面積の削減，" 信学技報，DC, 2010 年 2 月．
[60] 菅澤，難波，伊藤，" ソフトエラー検出機能を有する BILBO レジスタ ," 信学技報，DC2009-37,
2009 年 12 月．
[61] 坂田，難波，伊藤，" ラッチ内 2 重ノード反転ソ

10.8.4 11:31:18 AM

フトエラーの耐性設計，" 信学技報，FIIS, 2009 年
10 月．

ダプタの多分岐屋内電力線への適応評価 "，2009[62] 田辺，H.M. Zahidul，加藤，難波，伊藤，" 差分による VLSI 回路の遅延測定，" 信学技報，FIIS,
2009 年 6 月．

年度電子情報通信学会九州支部学生会講演会・
講演論文集，B-19（2009 年 9 月）
[75] 古賀圭嗣，佐々木伸一，吉開秀昭，“一点分岐整[63] 加藤，田辺，H.M. Zahidul，難波，伊藤，" シグ合アダプタを用いた屋内電力線データ通信実験 "，ネチャレジスタを用いた遅延測定法─その 2, "2009 年度電子情報通信学会九州支部学生会講演

FTC, 2009 年 7 月．

会・講演論文集，B-18（2009 年 9 月）

[64] 加藤，田辺，H.M. Zahidul，難波，伊藤，"シグネチャ

線板電源層からの放射雑音低2009 年 6 月．

子情報通信学会環境電磁工学研究会，信学技報

Tanemura, and Y. Nakano, "All-Optical Flip-

電源層形状 "，電vol. 109 No. 370, EMCJ2009-113, pp.87-91（2010
年 1 月）

Flop Operations with Clock Signals Using MZI[77] 奥平 拓見，
石原 亨，
井上 弘士，"ゲーテッドフリッ

Bistable Laser Diodes,"d Y. Nakano, "All-Optical

プフロップの多ビット統合によるレジスタ回路

Flip-Flop Operations with Clock Signals Usingの低消費電力化"，
情報処理学会DAシンポジウム,

MZI Bistable Laser Diodes,"pp.25-30, Aug. 2009.
優，中[78] 今福 渉，アンサリ タニア，川畑明雄，マタウシュ

野義昭，干渉型全光フリップ・フロップと全光

ハンス ユルゲン，小出哲士，“連想メモリベース

パケットスイッチングへの応用

自動学習 LSI アーキテクチャと手書き文字認識[66] 武田浩司，竹中充，種村拓夫，財津[67] K. Takeda, M. Takenaka, T. Tanemura, M.
Zaitsu, and Y. Nakano, Demonstration of

228[76] 高倉一旨，佐々木伸一，岡部知玄，“プリント配

レジスタを用いた遅延測定法，" 信学技報，FIIS,[65] M . Z a i t s u , K . T a k e d a , M . T a k e n a k a , T .

A-1[74] 寺島一彰，佐々木伸一，吉開秀昭，“整合分岐ア

AppendixDynamic All-Optical Flip-Flop Based on Mach-への適用 "，信学技報，vol. 109，no. 199，pp.9196，（2009.9）．
[79] 賀谷 彰大，上口 光，マタウシュ ハンス ユルゲ

Zehnder Interferometer Bistable Laser Diodeン，小出 哲士，“リングオシレータを用いた製造[68] 吉開秀昭，佐々木伸一，“屋内電力線異相間通ばらつきの解析 "，信学技報，vol. 109，no. 199，

信時における漏電遮断器の影響 "， 電子情報通信学会通信方式研究会，信学技報 vol. 109 No.
116,CS2009-24, pp.65-70（2009 年 7 月）

pp.71-76，（2009.9）．
[80] 川畑明雄，今福渉，アンサリ タニア，マタウ
シュ ハンス ユルゲン，小出哲士，“画像圧縮コー[69] 岡部知玄，佐々木伸一，古川裕一郎，“プリントドブックを最適にする連想メモリベース自動学

配線板電源層からの放射雑音低減方法の検討〜

習の研究，" The 11th IEEE Hiroshima Student

IC 搭載基板における評価〜 "，第 62 回電気関係学

Symposium会九州支部連合大会，11-2P-02（2009 年 9 月）

[81] 川畑明雄，今福渉，アンサリ タニア，マタウシュ[70] 古川裕一郎，佐々木伸一，岡部知玄，“プリントハンス ユルゲン，小出哲士，“連想メモリベース

配線板メッシュ電源層からの放射雑音低減法の適応学習 LSI の応用とその評価，" 信学技報，vol.

測定評価 "，第 62 回電気関係学会九州支部連合大109, no. 336, pp.89-94. Dec. 2009.

会，11-2P-03（2009 年 9 月）

[82] 小 原 貴 文， 中 脇 竜 一， 長 田 安 弘， 神 戸 尚 志[71] 吉開秀昭・佐々木伸一，“平衡伝送路における遠;"Jackal 言語によるシステム LSI 設計及び検証環

端クロストーク低減手法 "，第 62 回電気関係学会

境の構築，" 電子情報通信学会 VLSI 設計技術研

九州支部連合大会，11-2P-04（2009 年 9 月）究会

2009/9.

[72] 高倉一旨，佐々木伸一，岡部知玄，“プリント配[83] 谷本浩一，上津寛和，, 神戸尚志 ;" リアルタイム

線盤基板電源層における放射雑音低減方法の検処理が可能な粒子抽出回路の設計，" 第 53 回シス討〜基板形状による影響〜 "，2009 年度電子情

テム制御情報学会研究発表講演会， 2009/5.

報通信学会九州支部学生会講演会・講演論文集，[84] 瀧口，石田，猿渡，南，森川，" ブルームフィル

B-26（2009 年 9 月）
[73] 加藤卓，佐々木伸一，野辺勇樹，“スルーレート
可変回路によるクロストークの低減 "，2009 年度
電子情報通信学会九州支部学生会講演会・講演
論文集，C-21（2009 年 9 月）

VDEC2010E.indb 228

タを用いたウェイクアップ型無線通信システムの消費電力評価 ", RCS2009-254，電子情報通信学会 無線通信システム研究会（2010）．
[85] Islam，土谷，小林，小野寺，" 遅延モニタ回路によるプロセス変動量の推定 ", pp.127-132, DA シン

10.8.4 11:31:18 AM

ポジウム 2009（2009/08）[86] 砂川，土谷，小林，小野寺，" チップ内ばらつきが順序セルの動作特性に与える影響 ", pp.85-90,
DA シンポジウム 2009（2009/08）

描画方式の検討 "，第 29 回 LSI テスティングシン
ポジウム会議録，pp.49.54（11.13 Nov. 2009）．
[101] 三浦克介，中前幸治，二川清，“電流密度分布シ
ミュレーションを用いた走査レーザ SQUID 顕微[87] 古 田， 小 林， 小 野 寺，" 高 い SEU/SET 耐 性 を鏡による VLSI 診断法の検討 "，第 29 回 LSI テス

持つ省面積・低遅延二重化フリップフロップ ",ティングシンポジウム，pp.239. 244（11.13Nov.

pp.456-461，第 22 回回路とシステム軽井沢ワーク

2009）
．

ショップ（2009/04）[102] 三浦克介，中前幸治，“VLSI 詳細故障診断の為[88] 砂川，土谷，小野寺，" ランダムばらつきが D-FFのレイアウト情報抽出ソフトウェアの開発 "，第のタイミング制約に与える影響 ", pp.C-12-61，電29 回 LSI テスティングシンポジウム会議録（11.13

子情報通信学会総合大会（2010/03）．
Nov. 2009）[89] 牧野，松本，小林，小野寺，"Subthreshold Leak[103] 山下将嗣，大谷知行，金鮮美，村上博成，斗内政吉，電流による NBTI 劣化，回復の測定 ", pp.C-12-68，

御堂義博，三浦克介，中前幸治，二川清，“レーザー電子情報通信学会総合大会（2010/03）

テラヘルツエミッション顕微鏡による LSI-TEG[90] DAS，ONODERA, "Accurate Individual Gate
Delay Measurement to Study Within-die
Variations", pp.C-12-60，電子情報通信学会総合大会（2010/03）

観察 II"，第 29 回 LSI テスティングシンポジウム
会議録，pp.343.348（11.13 Nov. 2009）．
[104] 山下将嗣，大谷知行，松本徹，金鮮美，村上博成，
斗内政吉，御堂義博，三浦克介，中前幸治，二川清，[91] 奥 村， 中 村， 岸 根， 土 谷， 小 野 寺，" 相 互 結 合“LSI 故障解析用レーザーテラヘルツエミッショ

インダクタを用いた TIA 帯域向上手法 ", pp.157-

ン顕微鏡プロトタイプ機の開発", エクストリーム

161，電子情報通信学会技術報告書（2009/12）

フォトニクスシンポジウム．光で繋ぐ理研の基[92] 牧野，小林，小野寺，"NBTI 周波数依存性測定
通信学会ソサイエティ大会（2009/09）[105] 山下将嗣，大谷知行，金鮮美，村上博成，斗内政吉，松本徹，御堂義博，三浦克介，中前幸治，二川清，[93] 土谷，小野寺，" ダミーフィルによる伝送損失増“LSI 故障解析用 LTEM プロトタイプ装置の開発

加の解析的評価手法 " 第 22 回 シリコンアナログ"，第 70 回応用物理学会学術講演会（秋季大会）,

RF 研究会（2010/03）

9p-M-14（8.11 Sep. 2009）．

[94] 宮脇，土谷，小野寺，"Transformer peaking に[106] 三 浦 克 介， 二 川 清， 中 前 幸 治，“ 走 査 レ ー ザおける解析的設計手法 "，第 22 回シリコンアナロ

SQUID 顕微鏡によるシミュレーションを活用しグ RF 研究会（2010/03）

た VLSI 故障絞り込み法 "，電子情報通信学会総[95] 久保木，大友，土谷，岸根，小野寺，" 複合イン
ダクタを用いた LD ドライバの設計 "，第 22 回シリコンアナログ RF 研究会（2010/03）[107] 御堂義博，山下将嗣，松本徹，斗内政吉，二川清，中前幸治，“LTEM による LSI 故障解析のための THz 波シミュレーション（II）“，第 57 回

プ内メタ物質の構成に関する検討 "，第 21 回 シ

応 用 物 理 学 会 関 係 連 合 講 演 会，19p-L-9（17.20

リコンアナログ RF 研究会（2009/11）

Mar.2010）．

[97] 土谷，小野寺，" ダミーフィルを考慮した伝送線[108] 松本徹，山下将嗣，大谷知行，金鮮美，村上博成，路およびスパイラルインダクタの設計 "，第 21 回

斗内政吉，御堂義博，三浦克介，中前幸治，二川清，

シリコンアナログ RF 研究会（2009/11）“レーザテラヘルツエミッション顕微鏡の LSI 故の特性に与える影響の位置依存性 "，第 20 回 シ
リコンアナログ RF 研究会（2009/07）

障解析への応用 "，第 57 回応用物理学会関係連合
講演会，18p-M-8（17.20 Mar. 2010）．
[109] 森井清仁，竹中充，高木信一，「気相拡散によ[99] Tsuyoshi Iwagaki and Mineo Kaneko, "A heu-

り形成されたソース・ドレイン接合をもつ高性

ristic approach to detecting transition faults

能 GeO2/Ge nMOSFET」，電気学会グリーン IT

at all circuit outputs," Proc. IEICE Society

における化合物半導体電子デバイス調査専門委

Conference, p.54, Sep. 2009.

員会，東京工業大学，2010 年 3 月 26 日
（招待講演）．

[100] 寺坂豪泰，御堂義博，中前幸治，“二段キャラク[110] 森井 清仁，岩崎 敬志，中根 了昌，竹中 充，高タプロジェクションマスクレス電子ビーム直接

木 信一，「気相拡散によるソース・ドレイン接合

VDEC2010E.indb 229

229

合大会，C-12-66（16.19 Mar. 2010）．

[96] 土谷，小野寺，"Split-Ring Resonator を用いたチッ[98] 土谷，小野寺，" ダミーフィルがコプレーナ線路

A-1
Appendix回路の検討 ", no C-12-30, pp.94, 2009 年電子情報礎科学．, pp.127.128（20 May 2009）．

10.8.4 11:31:18 AM

を用いた高性能 GeO2/Ge nMOSFET」，第 57 回型 MOSFET の電気的特性」，第 70 回応用物理学

応用物理学関係連合講演会，18p-B-6，東海大学，会学術講演会，11p-TH-3，富山大学，2009 年 9 月．

2010 年 3 月．
[111] 趙毅，竹中充，高木信一，「二軸引張りひずみ Si「MZI 双安定レーザーを用いた全光フリップ・フ

MOS 電子・正孔反転層における界面電荷・基板

ロップの動的動作実証」，第 70 回応用物理学会学

不純物によるクーロン散乱に与える影響の統一術講演会，───，富山大学，2009 年 9 月．

的な物理機構」，第 57 回応用物理学関係連合講演[122] 近藤 佳幸，出浦 桃子，竹中 充，高木 信一，中野会，18a-B-4，東海大学，2010 年 3 月．

義昭，杉山 正和，
「微小領域選択 MOVPE にお[112] 趙毅，松本弘昭，佐藤岳志，小山晋，竹中充，

ける表面 P 終端 Si からの InAs 均一核発生」
，第

高木信一，
「高精度 TEM と新しいデータ分析方

70 回応用物理学会学術講演会，11p-C-4，富山大学，法による MOS 界面ラフネス移動度及びその引張2009 年 9 月．

り歪みの影響の定量評価」，第 57 回応用物理学関[123] 出浦 桃子，近藤 佳幸，竹中 充，高木 信一，中係連合講演会，18a-B-3，東海大学，2010 年 3 月．

野 義昭，杉山 正和，「微小領域選択 MOVPE に[113] 武田浩司，竹中充，種村拓夫，財津優，中野義昭，

よる Si 上 InGaAs 結晶最表部における双晶消滅「干渉型全光フリップ・フロップと全光パケット層の形成と評価」，第 70 回応用物理学会学術講演

スイッチングへの応用」，第 57 回応用物理学関係会，11p-C-5，富山大学，2009 年 9 月．

連合講演会，18a-N-1，東海大学，2010 年 3 月．

[124] 相川 慎也，項 榮，エリック エイナルソン，千足[114] 財津優，武田浩司，竹中充，種村拓夫，中野義昭，昇平，塩見 淳一郎，西川 英一，丸山 茂夫 ： " 単「MZI 双安定レーザ型全光フリップ・フロップの層カーボンナノチューブのパターン成長法を用

光クロック動作」，第 57 回応用物理学関係連合講

いた薄膜トランジスタの作製と特性評価 " 2010 年

演会，18a-N-2，東海大学，2010 年 3 月．

春季 第 57 回応用物理学関係連合講演会（東海大

A-1
230

[121] 武田浩司，竹中充，種村拓夫，財津優，中野義昭，[115] 出浦 桃子，近藤 佳幸，竹中 充，高木 信一，中学，神奈川），口頭．

Appendix

野 義昭，杉山 正和，「微小領域選択 MOVPE を[125] 相川 慎也，項 榮，エリック エイナルソン，千足用いた Si 上 InGaAs 多段階成長の時間発展」，第昇平，塩見 淳一郎，西川 英一，丸山 茂夫 ： " 単

57 回応用物理学関係連合講演会，19a-TW-9，東層カーボンナノチューブのパターン成長法によ海大学，2010 年 3 月．

る薄膜トランジスタの作製 " 第 38 回フラーレン・[116] 近藤 佳幸，出浦 桃子，竹中 充，高木 信一，中野 義昭，杉山 正和，「選択 MOVPE による Si 上

ナノチューブ総合シンポジウム（名城大学，愛知），ポスター．

InGaAs 成長の成長領域狭窄化による横方向成長[126] R. Xiang, S. Aikawa, E. Einarsson, J. Shiomi,

促進」，第 57 回応用物理学関係連合講演会，19a-

S. Maruyama ： "High Precision Site-selective

TW-8，東海大学，2010 年 3 月．

Growth of SWNTs and its Applications"[117] 竹中充，横山正史，杉山正和，中野義昭，高木 信 一，「 直 接 基 板 接 合 に よ る Si 基 板 上 III-V
CMOS トランジスタ」，第 70 回応用物理学会学術

第 37

回フラーレン・ナノチューブ総合シンポジウム（つくば国際会議場，茨城），ポスター．
[127] 相川 慎也，項 榮，エリック エイナルソン，塩見講演会，9p-TE-3，富山大学，2009 年 9 月．

淳一郎，西川 英一，丸山 茂夫 ： "As-grown の[118] 金相賢，中川翔太，灰本隆志，中根了昌，竹中

単層カーボンナノチューブを用いた容易な電界充，高木信一，「メタルソース・ドレインを用い効果トランジスタの作製とその特性 "た InP MOSFET の作製と電気特性」，第 70 回応ラーレン・ナノチューブ総合シンポジウム（つく用物理学会学術講演会，10p-TH-19，富山大学，

ば国際会議場，茨城），ポスター．

2009 年 9 月．

第 37 回フ[128] 石原翔太，夏徴帆，張山昌論，亀山充隆，" 自律[119] 横山正史，安田哲二，山田永，福原昇，秦雅彦，

適応電源電圧制御に基づく低消費電力 FPGA の

杉山正和，中野義昭，竹中充，高木信一，「基板構成 "，電子情報通信学会技術研究報告（信学技

貼り合わせによる Si 基板上メタル S/D III-V-OI報）, vol. 109, no. 395, pp.95-99, 2010.

n-MOSFET の移動度向上と p-MOSFET 動作」，[129] 石原翔太，小松与志也，張山昌論，亀山充隆，第 70 回応用物理学会学術講演会，11p-TH-6，富"LEDR/4 相 2 線プロトコルコンバータを用いた

山大学，2009 年 9 月．

非同期 FPGA の構成 "，電子情報通信学会技術研[120] S. Dissanayake，富山健太郎，周藤悠介，菅原聡，竹中VDEC2010E.indb 230充，高木信一，「超薄膜（110）面 GOI p

究報告（信学技報）, vol. 109, no. 198, pp.103-108,
2009.

10.8.4 11:31:18 AM

[130] 石川彰隆，岡田信彬，亀山充隆，" データ・電流[142] 伊達，萩原，上薗，佐藤，"SRAM 回路の構造的源制御信号のビットシリアル転送に基づく多値対称性を考慮した 2 段階学習型重点的サンプリン

VLSI の構成 "，電気関係学会東北支部連合大会，

グ "，信学技報，pp.37-42, 2009 年 5 月．

1D12, p.112, 2009[143] 牧野友昭，辻良繁，川島英之，鯉渕道鉱，西宏[131] 石原翔太，井戸端紀彰，小松与志也，張山昌論，章，サービス指向型ルータにおける高速なデー

亀山充隆，" 低消費電力非同期フィールドプログ

タ書き込み機構の提案，並列／分散／協調処理

ラマブル VLSI の開発 ", LSI とシステムのワークに関する『仙台』サマー・ワークショップ（SWoPP

ショップ , pp.280-282, 2009.

仙台 2009）,CPSY2009-23，信学技報 Vol. 109, No.

[132] 「単一カーボンナノチューブ FET 構造を用いた光

168, pp.79-84, Aug. 2009.

電流測定」村井智昭，
森坪繁，
嶋田行志，
村上陽一，

[144] 永冨 泰次（慶應大），石田 慎一（慶應大），原島 真

丸山茂夫，加藤雄一郎，第 70 回応用物理学会学（筑波大），
悟（慶應大），鯉渕 道紘（NII），川島 英之

術講演会，富山（2009 年 9 月）．

西 宏章（慶應大）, パケットストリームの正規表現[133] 「様々な幅の溝に架橋させたカーボンナノチュー処理を可能とするネットワークプロセッサ，並ブからのフォトルミネッセンス」森坪繁，村井

列／分散／協調処理に関する『仙台』サマー・ワー

智昭，嶋田行志，村上陽一，丸山茂夫，加藤雄

クショップ（SWoPP 仙台 2009）, 2009-ARC-184, 情一郎，第 70 回応用物理学会学術講演会，富山（2009

処研報 Vol. 2009 No. 21, Aug. 2009.

年 9 月）．

[145] 明村愛里，西宏章，時間的局所性の傾向を利用[134] Y. K. Kato, “Spin manipulation without mag-

したネットワークプロセッサ・アーキテクチャ

netic fields in strained semiconductors"，特定領情報処理学会創立 50 周年記念全国大会，東京大域研究「スピン流の創出と制御」第 2 回若手研究交流会（2009 年 12 月）

学，March. 2010.
[146] 原島 真悟，石田 慎一，西 宏章，サービス指向型ルータのためのパケット単位の文字列探索情

流誘起スピンの検出に向けて」特定領域研究「ス

報処理学会創立 50 周年記念全国大会，東京大学，

ピン流の創出と制御」研究会（2009 年 8 月）

March. 2010[136] 原島慧，加藤雄一郎，「単一のカーボンナノチュー[147] 小川，井瀬，" 回路シミュレーションによる ESD

ブにおける電子スピンの光検出に向けた測定系

解析の研究 "，平成 21 年度計測自動制御学会，第の立ち上げ」特定領域研究「スピン流の創出と147 回教育工学研究会・シンポジウム（2009）

制御」研究会（2009 年 8 月）

日高邦彦，2" 沿面放電電位分布測定用マイクロセ

藤雄一郎，「電子スピンの光注入・検出に向けたンサの開発，" 2009 年放電学会年次大会講演論文

窒化ガリウム上カーボンナノチューブデバイス」

集，A-2-6, pp.1-2, 2009-11-14（2009 年 8 月）
[138] 伊達，萩原，益，佐藤，" 重点的サンプリングにおける平均値移動量の決定手法とその SRAM 歩[149] 安江一紘，王軍，松岡俊匡，谷口研二，" 超低電圧動作デジタル CMOS 回路の特性補償に関する検討 "，電子情報通信学会 LSI とシステムのワー
クショップ , 2009 年 5 月

留り解析への適用 "，情報処理学会第 142 回シス[150] 鶴山元規，松岡俊匡，谷口研二，"DEM を用いた

テム LSI 設計技術研究会，pp.1-6, 2009 年 12 月．

DCOの動作シミュレーション", VDECデザイナー[139] 今川，廣本，高，D. Alnajjar，密山，越智，佐ズフォーラム 2009, 2009 年 6 月

藤，" 柔軟な信頼性を実現する再構成可能デバイ[151] 王 軍，松岡俊匡，谷口研二，"A 0.5-V CMOS

スのための配置配線ツール ", DA シンポジウム ,Inverter-Based Opamp and Its Application topp.55-59, 2009 年 8 月．

Delta-Sigma AD Modulator", VDEC デザイナー[140] 高橋，上薗，越智，益，佐藤，" パス遅延測定によるチップ特性の推定手法 ", DA シンポジウム ,pp.133-138, 2009 年 8 月．

ズフォーラム 2009, 2009 年 6 月[152] J u n W a n g , T o s h i m a s a M a t s u o k a , K e n j i
T a n i g u c h i , " A 0.5 V F e e d f o r w a r d D e l t a -[141] T. Sato, "Bridging the gap between laboratory

Sigma Modulator with CMOS Inverter-Basedmeasurement and simulation model（invited）

Integrator," 電子情報通信学会集積回路研究会，", International Workshop on Emerging Circuits

2009 年 10 月

and Systems（IWECS）, July, 2009.

VDEC2010E.indb 231

231[148] ファテメレザイファル，松岡成居，熊田亜紀子，[137] 堀内義文，村井智昭，杉山正和，丸山茂夫，加特定領域研究「スピン流の創出と制御」研究会

A-1
Appendix[135] 加藤雄一郎，「カーボンナノチューブにおける電[153] J u n W a n g , T o s h i m a s a M a t s u o k a , K e n j i

10.8.4 11:31:19 AM

Taniguchi, "Process Variation Compensation
Technique for 0.5-V Body-Input Comparator," 電2009.
[160] 高田 修司，中井 隆志，藤田 航，トゥラキット

子情報通信学会集積回路研究会，2009 年 12 月

セーリー ティーラポン，塩見 淳一郎，丸山 茂夫，[154] 木村 一樹，砂田 徹也，長井 智英，関 直臣，近高木 秀樹，酒造 正樹，ドロネー ジャンジャック，

藤 正章，天野 英晴，宇佐美 公良，中村 宏，並木山田 一郎，“ガス濃縮への応用に向けた単層カー

美太郎 ：省電力 MIPS プロセッサコア評価のた

ボンナノチューブの吸着能力の評価，Evaluation

めの計算機システムの FPGA による試作，情報of Adsorption Capacity of Single-Walled Carbon

処理学会「システムソフトウェアとオペレーティ

Nanotubes for Use in Gas Preconcentrators,"

ング・システム」第 111 回研究報告，Vol. 2009-2010 年春季 第 57 回 応用物理学関係連合講演会，

OS-111, No. 34, pp.1-8（2009.04.24）

東海大学，平塚市，March 17-20, 2010.

[155] 砂田徹也，木村一樹，長井智英，近藤正章，天[161] 三 栗 谷 祥， 前 田 悦 男， 長 藤 圭 介， 酒 造 正

野英晴，宇佐美公良，中村 宏，並木美太郎 ：省樹，山田 一郎，ドロネー ジャンジャック , “赤電力 MIPS プロセッサを実現する FPGA におけ

外領域におけるサブ波長周期構造を用いた水る OS の開発と評価，SWoPP2009 並列 / 分散 /素センサ , Optical Hydrogen Detection Using

協調処理に関する『仙台』サマー・ワークショッ

Subwavelength Periodic Structure in Infraredプ，情報処理学会「システムソフトウェアとオペ

Region," 2010 年春季 第 57 回 応用物理学関係連合

レーティング・システム」第 112 回研究会，Vol.

講演会，東海大学，平塚市，March 17-20, 2010.

2009-OS-112, No. 14, pp.1-8（2009.08.06）[162] 斎藤 淳，田中丈之，守屋雅隆，小林忠行，水柿[156] 砂田徹也，木村一樹，近藤正章，天野英晴，宇佐義直，前澤正明，"DA 変換器応用を目指したパ

美公良，中村 宏，並木美太郎 ：省電力を目的と

ルス数可変増倍回路の設計と動作検証，" 電子情

した OS による細粒度パワーゲーティング制御方

報通信学会技術研究報告（超伝導エレクトロニク

式の研究，情報処理学会第 72 回全国大会，5L-5ス）, SCE2009-24, 2010 年 1 月 20 日

A-1
232

Appendix（2010.03.11）[163] 天木 健彦，橋本 昌宜，密山 幸男，尾上 孝雄，"

[157] 高田 修司，中井 隆志，酒造 正樹，塩見 淳一郎，

マルコフモデルによるオシレータサンプリング

ドロネー ジャンジャック，丸山 茂夫，山田 一郎，

方式真性乱数生成器の乱数品質解析，" 第 22 回回“カーボンナノチューブを固定相に用いたマイク

路とシステム軽井沢ワークショップ , pp.474-479,

ロガスクロマトグラフィカラム , MicrofabricatedApril 2009.

Column with Carbon Nanotubes Stationary[164] 新開 健一，橋本 昌宜，> " 広範囲な製造・環境

Phase for Gas Chromatography," ナノ学会第 7 回

ばらつきに対応したゲート遅延モデル ," > DA シ

大会，東京大学武田先端知ビル，文京区，May
9-11, 2009.

ンポジウム 2009, pp.73-78, Aug. 2009.
[165] 谷 口， 中 條， 山 下， 大 畠，" 非 対 称 エ ン フ ァ シ[158] 高田 修司，中井 隆志，トゥラキットセーリー

ス VCSEL ドライバを用いた 10 Gb/s 伝送実験 ",ティーラポン，塩見 淳一郎，丸山 茂夫，高木

C-12-51，電子情報通信学会ソサイエティ大会，

秀樹，酒造 正樹，ドロネー ジャンジャック，山田2009 年 9 月

一郎，“単層カーボンナノチューブ膜を用いたマ[166] 大野，山下，大畠，" 磁界相殺構造を有する低ク

イクロガス濃縮器，Micro Gas Preconcentrator

ロストークインダクタの一提案 ", C-12-8，電子情

Made of a Film of Single-Walled Carbon

報通信学会総合大会，2010 年 3 月

Nanotubes," 第 26 回「センサ・マイクロマシンと[167] 大畠，" 超高速 AD 変換器における入力信号帯域

応用システム」シンポジウム , タワーホール船堀，に関する一考察 "，電子情報通信学会シリコン RF

江戸川区，October 15-16, 2009.

研究会，2010 年 3 月[159] 中井 隆志，酒造 正樹，Jean-Jacques Delaunay，[168] 谷口，中條，山下，大畠，" 非対称エンファシス

山田 一郎，“マイクロピラーを有するガスクロ

VCSEL ドライバにおけるジッタの消光比依存性

マトグラフィカラムの分離性能に関する実験評", C-12-58，電子情報通信学会総合大会，2010 年 3

価と数値解析，Experimental and Numerical

月

Studies on Separation Efficiency in Micro Gas[169] 三田吉郎，「高機能 MEMS 三次元構造形成のためChromatography Columns with Micopillars,"のプロセス技術（招待講演）」，応用物理学会秋季

COMSOL カンファレンス東京 2009, UDX カン

全国大会（2009.9）

ファレンススペース，千代田区，December 4,

VDEC2010E.indb 232[170] 榎本忠儀，小林伸彰，「読み出し・書き込みマー

10.8.4 11:31:19 AM

ジンを拡大する SRAM ワード線ドライバ」，信学ソ大会講演論文集，電子情報通信学会 C-12-3，
2009 年 9 月 15 日．

学未来館
（東京）
予稿集 ：40-41[181] 長 藤 圭 介， 杉 本 俊 太 郎， 服 部 俊 太 郎， 濱 口 哲
也，中尾政之，「先進ナノインプリントの挑戦[171] 廣田智一，豊田紀章，山田公，長藤圭介，濱口哲也，〜積層構造，射出成形，ローラナノインプリン

中尾政之，谷弘詞，坂根康夫，「ガスクラスタート〜」，次世代リソグラフィ（NGL）ワークショッ

イオンビームによるパターン間への埋め込み構

プ，2009.7.9-10，日本科学未来館（東京）予稿集 ：造形成」第 56 回応用物理学関係連合講演会，筑50-51

波大学，2009.3.30 〜 4.2 講演予稿集 p.746.
[172] 服部俊太郎，長藤圭介，濱口哲也，中尾政之，「射出成形を用いた高アスペクト比ナノ構造の転写」第 70 回応用物理学会学術講演会，富山大学，2009.9.8 〜 11. 講演予稿集 9a-D-4，p.642[173] 廣田智一，豊田紀章，山田公，長藤圭介，濱口哲也，中尾政之，谷弘詞，坂根康夫，「ガスクラ[182] 内田行紀，山口賢一，" 部分スキャン BIST の為のテストプラン生成法の検討 "，平成 21 年 電気関係学会関西支部連合大会（2009）．
[183] 高井繁吉，高橋弥平，村田絵理，山口賢一，" 回
路上での重み付きランダムパターンの検討と実
現 "，平成 21 年 電気関係学会関西支部連合大会（2009）．

スターイオンビームによるドット状パターンの[184] 村田絵理，山口賢一，" データパス - コントロー

平坦化」第 70 回応用物理学会学術講演会，富山

ラ混在回路に対するテスト容易化設計法の検討 "，大学，2009.9.8 〜 11. 講演予稿集 8a-L-32，p.659

電子情報通信学会関西支部学生会 第 15 回 学生会[174] 古林昌樹，長藤圭介，森谷紘己，濱口哲也，中研究発表会（2010）．

尾政之，「酸化タングステンナノワイヤの電界放[185] 高井繁吉，村田絵理，山口賢一，" 低コストでの出特性に及ぼす分散状態の影響」2009 年度秋季

重み付きランダムパターンの検討と実現 "，電子大会精密工学会，神戸大学，2009.9.10 〜 12.

情報通信学会関西支部学生会 第 15 回 学生会研究[175] 長藤圭介，服部俊太郎，中尾政之，「熱アシスト

発表会（2010）．
[186] 阪堂史哉，村田絵理，高井繁吉，山口賢一，" スイッ

転写」第 1 回マイクロ・ナノ工学シンポジウム（日チング確率を用いた最大消費電力評価ツールの本機械学会マイクロ・ナノ工学専門会議主催），

作成 "，電子情報通信学会関西支部学生会 第 15 回

タワーホール船堀（東京都江戸川区），2009.10.15

学生会研究発表会（2010）．

〜 16[187] 丸石知史，山口賢一，" 応答解析器の実装による[176] 光田健洋，長藤圭介，服部俊太郎，濱口哲也，

ノンスキャン BIST のエイリアシング解析 "，電

中尾政之，「熱アシスト射出成形を用いた高アス子情報通信学会関西支部学生会 第 15 回 学生会研

ペクト比ナノ構造の転写」精密工学会春季大会，
精密工学会春季大会，2010 年 3 月 16 日〜 18 日，
埼玉大学[177] 下田誠，長藤圭介，濱口哲也，中尾政之，「ナノ究発表会（2010）．
[188] 内田行紀，山口賢一，" 部分スキャン BIST のためのテスト容易化設計法の検討 "，平成 22 年 電
子情報通信学会 2010 総合大会（2010）．

インプリントリソグラフィにおける二酸化チタ[189] 村田絵理，山口賢一，" レジスタ転送レベルテスンを用いた残膜除去法の開発」精密工学会春季

ト容易化設計の線形計画法による解法"，
平成22年

大会，2010 年 3 月 16 日〜 18 日，埼玉大学

電子情報通信学会 2010 総合大会
（2010）．

[178] 長藤圭介，服部俊太郎，光田健洋，濱口哲也，[190] 張鋭，山根大輔，藤田博之，年吉洋，「RF‒MEMS

中尾政之，「熱アシスト射出成形による高アスペ技術による可変メタマテリアル導波路の設計とクト比ナノ構造の転写」2010 年春季第 57 回応用試作」，電気学会 E 部門総合研究会（マイクロ マ

物理学関係連合講演会，2010 年 3 月 17 日〜 20 日，

シン・センサシステム研究会），2009 年 7 月 23 日

東海大学

〜 24 日，東京工科大学，MSS-09-3, pp.13-17.

[179] 長藤圭介，杉本俊太郎，濱口哲也，中尾政之，「繰[191] Kazuhiro Takahashi, Makoto Mita, Satoshi

返しローラインプリントを用いた積層ナノ構造

Maruyama, Hiroyuki Fujita, and Hiroshiの製造」2010 年春季第 57 回応用物理学関係連合

Toshiyoshi, "Multi-user CMOS-MEMS Processes

講演会，2010 年 3 月 17 日〜 20 日，東海大学

for SOI Bulkmicromachined Actuat ors," 応用物[180] 長藤圭介，中尾政之，「量子コンピュータを目指

VDEC2010E.indb 233

233

Appendix

射出成形による高アスペクト比ナノ構造の高速

A-1

理学会

集積化 MEMS シンポジウム（電気学会

すアトムチップと微細加工」，次世代リソグラ

第 26 回「センサ・マイクロマシンと応用システム」

フィ（NGL）ワークショップ，2009.7.9-10，日本科

シンポジウム併設），平成 21 年 10 月 16 日，タワー

10.8.4 11:31:19 AM

ホール船堀，B-6.

チュエータと回路の連成解析」 日本機械学会[192] S. Maruyama, M. Mita, H. Fujita, and H.
Toshiyoshi, "Mixed-Signal Analysis for integrat-

考える MEMS 設計手法研究会

ed MEMS by Electrical circuit Simulator Qucs,"

2009（平成 21）年 5 月 15 日，東京大学本郷キャン

応用物理学会

パス．

学会

集積化 MEMS シンポジウム（電気第 2 回研究会，

第 26 回「センサ・マイクロマシンと応用[200] Hiroshi Toshiyoshi, "Optical MEMS --Fromシステム」シンポジウム併設），平成 21 年 10 月

Fiber Telecommunication to Image Display--" in

15 日〜 16 日，タワーホール船堀．

Proc. 3rd Nano and Microsystem Technology[193] Kazuhiro Takahashi, Makoto Mita, Hiroyuki

Conference （NMC）, July 8, 2009, Internal

Fujita, Hiroshi Toshiyoshi, "Monolithically

Seminar at National Chung Hsing University,

Integrated Electrostatic XYZ-Stage Using

Taiwan, R.O.C.

Stiction Bar Inter-layer Electrical Connection,"
電気学会センサ・マイクロマシン部門主催[201] Hiroshi Toshiyoshi, "Optical MEMS --From

第Fiber Telecommunication to Image Display--" in

26 回「センサ・マイクロマシンと応用システム」

Proc. 3rd Nano and Microsystem Technology

シンポジウム，平成 21 年 10 月 15 日〜 16 日，
タワー

Conference（NMC）, July 9-10, 2009, Taiwan

ホール船堀．

National Chiao Tung University, Taiwan,[194] W. Sun, D. Yamane, Y. Yi, H. Toshiyoshi, H.

（Invited）
R.O.C.

Fujita, K. Yamashita, "A Loaded-Line Phase[202] 丸山智史，三田

A-1
234

マイクロナ ノ工学専門会議・電気等価回路から

信，藤田博之，年吉洋，「電Shifter Using MEMS Switches," 電気学会セン

気回路シミュレータ Qucs を用いた MEMS アク

サ・マイクロマシン部門主催

第 26 回「センサ・チュエータの連成解析手法」第 1 回集積化 MEMS

マイクロマシンと応用システム」シンポジウム，技術研究ワークショップ，2009 年 7 月 14 日，東

平成 21 年 10 月 15 日〜 16 日，タワーホー ル船堀．

工大すずかけホール．

Appendix[195] M. Nakada, A. Higo, H. Fujita, H. Toshiyoshi, K.

[203] 年吉洋，「印刷 MEMS 技術によるカラーピクセ

Takahashi, "Silicon Blazed Gratings by Skewed

ルアレイ」 電子情報通信学会・集積光デバイス

Deep-RIE Technique," 電気学会センサ・マイクと応用技術時限研究専門委員会

ロマシン部門主催

東工大

第 26 回「センサ・マイクロマシンと応用システム」シンポジウム，平成 21
年 10 月 15 日〜 16 日，タワーホール船堀．

第 2 回研究会，

大岡山キャンパス，2009 年 10 月 16 日（招待講演）．
[204] H. Toshiyoshi, "Colors in Optical MEMS,"[196] A. Higo, T. Lee, M. Nakada, H. Fujita, H.

in Proc. 3rd KAIST Institute International

Toshiyoshi and Y. Nakano, "An Aluminum/

Symposium, Sep. 24, 2009, Korea Advanced

Parylene Flexible Thin Film Surface Plasmon

Institute of Science and Technology（KAIST）,

Enhanced Color Filter with Sub-wavelength

Daejeon, Korea.
（Invited）

Structures," 電気学会センサ・マイクロマシン部
第 26 回「センサ・マイクロマシンと応Technologies for Integrated MEMS," in用システム」シンポジウム，平成 21 年 10 月 15 日

Proc. 9th Japan-Taiwan Microelectronics〜 16 日，タワーホー ル船堀．

International Symposium, Takeda Hall, VLSI

門主催

[197] 山下清隆，SUN Winston，CHARLOT Benoit，
藤田博之，年吉洋，「MEMS/NEMS 技術の真空ナノエレクトロニクス応用」（日本学術振興会・

D e s i g n a n d E d u c a t i o n C e n t e r （V D E C）,
University of Tokyo, Oct. 28-29, 2009.
[206] 年吉洋，
「MEMS センサ・アクチュエータの

真空ナノエレクトロニクス第 158 委員会） 第 77ための設計製作支援技術」 マイクロウェーブ展

回研究会，2009（平成 21）年 4 月 20 日，筑波大学

2009（MWE09）ワークショップ 18・高機能 ロボッ

東京キャンパス．

トを実現するための無線技術とその最新動向，[198] 年吉洋，
「MEMS 技術の微小光学応用」 ニュー

セラミックス懇話会（第 186 回研究会）・センシン

パシフィコ横浜，2009 年 11 月 27 日．
[207] 年吉洋，
「集積化 CMOS-MEMS 統合設計・製作」

グ技術応用研究会（第 166 回研究会），2009（平成セミコンジャパン 2009 応用物理学会企画基調

21）
年 5 月 8 日，大阪市中央公会堂．

講演（集積化 MEMS 技術の現状と今後の展 開），[199] 丸山智史，三田信，藤田博之，年吉洋，「運動方程式の等価回路による静電マイクロアク

VDEC2010E.indb 234[205] H . T o s h i y o s h i , " D e s i g n a n d F a b r i c a t i o n

2009 年 12 月 3 日，幕張メッセ．
[208] 原 田 翔 次， 赤 峰 悠 介， 吉 村 正 義， 松 永 裕 介，

10.8.4 11:31:19 AM

"SER 評価のための論理回路におけるパルスの[220] 佐 藤， 田 中， 高 木， 高 木，" パ イ プ ラ イ ン 動 作

伝 搬 解 析 "， 電 子 情 報 通 信 学 会 技 術 研 究 報 告，を考慮した単一磁束量子回路のための論理設

DC2009-9, Vol. 109, No. 11, pp.49-54, Apr. 2009.

計 検 証 手 法 " 電 子 情 報 通 信 学 会 SCE 研 究 会，

[209] 小津和 大昌，吉村 正義，松永 裕介，" セルベー

SCE2009-17（2009）．

ス設計に適した SER 評価のためのパルス発生確[221] 川島，高木，" オペランドの和を用いた並列乗率解析手法 "，電子情報通信学会技術研究報告，

算器の消費エネルギー評価，" 電子情報通信学

DC2009-9, Vol. 109, No. 11, pp.43-48, Apr. 2009.

会 VLD/DC 研 究 会，VLD2009-66, DC2009-53[210] 上 利 宗 久， 中 田 尚， 中 島 康 彦 " 線 形 ア レ イ 型（2009）．

VLIW プロセッサの面積効率評価 ", 平成 21 年度[222] 川 島， 中 村， 高 木， 高 木 直 史，" セ ル 遅 延 モ デ

情 報 処 理 学 会 関 西 支 部 大 会 講 演 論 文 集，A-03,

ルを用いた算術演算回路の信号遷移回数見積

Sep.（2009）

も り 手 法，" 電 子 情 報 通 信 学 会 VLD 研 究 会，

[211] 大賀健司，中田尚，嶋田創，山下茂，中島康彦 "VLD2009-124（2009）．

二線式論理を用いた面積効率の良い高信頼演算[223] 田村，深山，松田，" 輝度変化にロバストなオプティ

器 ", 平成 21 年度情報処理学会関西支部大会講演

カルフローアルゴリズムの FPGA 実装検討 "，平論文集，A-07, Sep.（2009）

成 21 年度電気関係学会北陸支部連合大会（2009）．

[212] 吉村和浩，市来亮人，中田尚，中島康彦 " 異種命[224] 北 方 伸 明， 深 山 正 幸， 松 田 吉 雄，" フ ル HD 対

令混在実行プロセッサ OROCHI の開発 ", 電子情

応超解像 VLSI プロセッサのアーキテクチャ検報通信学会 LSI とシステムのワークショップ 2009

討 "，平成 21 年度電気関係学会北陸支部連合大会（poster）, May.（2009）（2009）．
[225] 東郷康二，小松弘季，深山正幸，松田吉雄，" 実

明，" シリコン MOS 反転層へのスピン注入と検時間動領域抽出向けアフィン動きモデル推定

出 "，特定領域研究「スピン流の創出と制御」平

VLSI プロセッサ "，電子情報通信学会 2010 年総成 21 年度第 1 回研究会，北海道大学，2009 年 8 月

合大会予稿集（2010）．
[226] 森井，
高窪，高窪，“電源端子入力型CMOSインバー

9 日 -11 日[214] 國谷瞬，中根了昌，佐藤彰一，菅原聡，田中雅明，

タを用いた電圧検出器の温度依存性について "，"Fe 電極を用いたスピン MOSFET におけるスピ

電子回路研究会，ECT-10-11, pp.57-62, Jan. 2010

ン依存伝導特性 "，2009 年秋季第 70 回応用物理学[227] 土井，高窪，高窪，“PTAT 電圧発生回路を用い会学術講演会，富山大学，2009 年 9 月 8 日 -11 日．

た CMOS ディジタル回路のリーク電流の削減 ", 電[215] 市川

正貴，松田

敏弘，岩田

栄之，高柳

毅，

康弘，" ヒステリシス制御方式 DC-DC コン[228] 市川，高窪，高窪，" 弱反転領域動作 MOSFETにおける MOS ダイオードの表面ポテンシャルを北陸支部連合大会，2009.

考慮した4端子モデルの一考察"，電子回路研究会，[216] 田中

智章，押山

弘樹，松田

敏弘，岩田

ECT-10-20，pp.23-28，Jan,2010

栄之，" しきい値電圧依存性の小さい CMOS 基準[229] 大藤，高窪，高窪，"MOSFET の弱反転領域を利

電流発生回路の設計 "，平成 21 年度電気関係学会

用した温度センサ回路 ", pp.29-34, 平成 22 年度電北陸支部連合大会，2009.

気学会電子回路研究会，ECT-10-21（2010）[217] 柳 澤， 萱 野， 井 上，"IC チ ッ プ 内 F-SIR 周 期 構[230] 下 垣， 楳 田， 田 久， 中 川，" 可 視 光 通 信 用 速 度

造線路の試作（その 2）", 電子情報通信学会技術

補償回路の設計と解析 "，信学技報，CS2009-89

報 告，vol. 109, no. 241, EMCJ2009-76, pp.187-（2010）．

192,Oct,2009.
[218] 小野，飯塚，赤木，船津，一木，" 透明フッ素ポ
リマーを用いた 1 分子蛍光イメージングデバイスの作製 "，19p-ZD-14，第 57 回応用物理学関係連合講演会[219] 伊藤，束原，" 段間ソースフォロワバッファを用

VDEC2010E.indb 235

235

子回路研究会，ECT-10-17, pp.7-12, Jan. 2010

バータ用 LSI の開発，" 平成 21 年度電気関係学会

増谷A-1
Appendix[213] 中根 了昌，國谷瞬，佐藤彰一，菅原聡，田中雅[231] 真鍋，楳田，田久，" 直列均等分圧回路における基板バイアス効果の補正 "，信学技報，CAS2009136（2010）．
[232] 間渕，楳田，田久，" フィードフォワード誤差補償を用いたCMOSアナログ乗算器の線形性向上"，
信学技報，CAS2009-138（2010）．

いた増幅作用を持つ多段ポリフェーズ・フィル[233] 田 中， 下 垣， 楳 田， 田 久，" 残 留 キ ャ リ ア 引 き

タ "，電子情報通信学会総合全国大会，C-12-8，

抜きによる可視光通信用 LED 高速駆動の検討 ",（2010）

2010 年信学総大，A-1-6（2010）．

10.8.4 11:31:19 AM

[234] 高橋英俊，松本潔，下山勲，“MEMS センサを用と配線アーキテクチャの検討 "，信学技報，vol.

いた昆虫型羽ばたき翼における差圧計測，" 日本

109, no. 462, VLD2009-107, pp.49-54, 2010 年 3 月

機 械 学 会 2009 年 度 年 次 大 会，J0202-1-6， 岩 手，

11 日．

13-16 September, 2009.

[247] 堀[235] 中井亮仁，田中悠輔，橋本康史，松本潔，下山直之，藤野毅（立命館大），吉川 雅弥（名城大），

勲，“超小型 MEMS 3 軸触覚センサチップ ," 第 27

“ビアプログラマブルデバイスに最適な基本論理

回日本ロボット学会学術講演会，3E2-08，神奈川，

ゲートアーキテクチャの検討 "，信学技報，vol.

15-17 September, 2009.

109, no. 462, VLD2009-108, pp.55-60, 2010 年 3 月[236] 青山雄一郎，大澤一治，高橋英俊，岩瀬英治，
松本潔，下山勲，“昆虫型羽ばたき機を用いた翼

11 日．
[248] 西本 智広，北森 達也，國生 雄一，山田 翔太，

面圧力の計測，" 第 27 回日本ロボット学会学術講藤野演会，1M3-07，神奈川，15-17 September, 2009.

プログラマブルデバイスVPEXの配線遅延評価"，[237] 稲葉亮，グェンミンジュン，高橋英俊，岩瀬英治，
松本潔，下山勲，“単一センサによる音源定位の毅（立命館大），吉川 雅弥（名城大），“ビア

信学技報，vol. 109, no. 462, VLD2009-109, pp.6166, 2010 年 3 月 11 日．

ためのキリギリス規範音響センサ ," 第 27 回日本[249] 次田，上野，廣瀬，浅井，雨宮，" 低電圧 CMOS ディ

ロボット学会学術講演会，2I1-03，神奈川，15-17

ジタル集積回路のための PVT バラツキ補償技術，

September, 2009.

" LSIとシステムのワークショップ2009,（北九州）,[238] " 電源線を用いた 135Mbps 双方向チップ間通信技術，" 橋田拓志，永田真，電子情報通信学会技術2009 年 5 月[250] 辻川，廣瀬，大﨑，松本，黒木，沼，" インダク
タの逆流電流検出回路を用いた高効率同期整流報告 ICD2009-36, 15-18, 2009.10.

A-1

遼平，國生 雄一，西本 智広，山田 翔太，吉田[239] "CMOS デジタル LSI における電源雑音評価のた

型 DC-DC コンバータ ," LSI とシステムのワーク

めのリファレンス回路 "，松野哲郎，小坂大輔，

ショップ 2009, pp.203-205,（北九州）,2009 年 5 月．

永田真，電子情報通信学会技術報告 ICD2009-66,[251] 松本，廣瀬，鬼頭，大﨑，黒木，沼，"MOSFET

236

Appendixのキャリア移動度温度特性を利用した基準電流19-22, 2009.11.
[240] （" 招待講演）電源雑音とプロセッサ動作エラーのオンチップ評価技術 "，深澤光弥，永田真，電子源回路，" LSI とシステムのワークショップ 2009,
pp.200-202,（北九州）, 2009 年 5 月．

情報通信学会技術報告 ICD2009-77, 7-12, 2009.12.

[252] 大﨑，廣瀬，松本，辻川，黒木，沼，" サブスレッ[241] " チップ間電源線通信を用いたオンチップモニタ

ショルド・ディジタル回路における遅延時間制の搭載容易化手法 "，橋田拓志，永田真，LSI と御の一設計手法，" LSI とシステムのワークショッ

システムのワークショップ 2009 予稿集，pp.185-

プ 2009, pp.197-199,（北九州）, 2009 年 5 月．
[253] 辻川，廣瀬，大﨑，松本，黒木，沼，" 逆流電流

187 2009.5.
[242] " ばらつきを含めたオンチップモニタ回路の性能遮断による同期整流型 DC-DC コンバータの電力

評価 "，坂東要志，高谷聡，永田真，LSI とシス

変換効率改善，" VDEC デザイナーズフォーラム

テムのワークショップ 2009 予稿集，pp.188-190

2009, P-13,（東京）, 2009 年 6 月．
[254] 松本，廣瀬，鬼頭，大﨑，黒木，沼，"PVT バラ

2009.5.
[243] " オンチップモニタの搭載技術 "，橋田拓志，永ツキ特性を改善したサブスレッショルド電流源，田真，STARC フォーラム／シンポジウム 2009," VDEC デザイナーズフォーラム 2009, P-14,（東2009.08.

京）, 2009 年 6 月．

[244] "CMOS アナログ回路における基板ノイズ応答の[255] 上野，廣瀬，浅井，雨宮，" 極低消費電力 LSI の

解析 "，高谷聡，坂東要志，永田真，電子情報通ための CMOS 参照電流源回路，" 電気学会 - 電子信学会技術報告 ICD2009-81, 31-34, 2009.12.

回路研究会，（宮崎）, 2009 年 10 月．

[245] "CMOS-RF 回 路 に お け る 基 板 結 合 の 評 価 と 解[256] 大﨑，廣瀬，松本，黒木，沼，" 極低電力サブスレッ

析 "，東直矢，永田真，電子情報通信学会技術報告

ショルド・ディジタル回路のオンチップ遅延バ

ICD2009-83, 39-42, 2009.12.

ラツキ補正技術，" 電子情報通信学会 集積回路

[246] 山田 翔太，國生 雄一，西本 智広，吉田 直之，
毅（立[257] 永山，廣瀬，大崎，黒木，沼，" 低電圧サブスレッ

命館大），吉川 雅弥（名城大），“ビアプログラマ

ショルドLSIに向けたリニア・レギュレータ回路，"

ブルデバイス VPEX のロジックアレイブロック

電子情報通信学会総合大会，（仙台）, 2010 年 3 月

堀

VDEC2010E.indb 236

研究会，
（東京）
, 2009 年 10 月．

遼平，松本 直樹，北森 達也，藤野

10.8.4 11:31:19 AM

[258] 辻川，廣瀬，大崎，黒木，沼，" デューティ制御を行う画像処理システム，映像情報メディア学回路を用いたスイッチトキャパシタ型 DC-DC コ

会技術報告 情報センシング研究会（IST2009-94）,

ンバータ ," 電子情報通信学会総合大会，（仙台）,Vol. 33, No. 56, pp.17-20, 2009 年 12 月 10 日．

2010 年 3 月[271] 廣瀬貴規，藤本邦昭，矢原充敏，佐々木博文，" ディ[259] 大崎，廣瀬，松本，黒木，沼，" サブスレッショ

ジタル PLL に応用する多相クロック VCO の設計

ルド CMOS ディジタル回路の遅延バラツキ補正

試作 "，電子情報通信学会九州支部学生会講演会

アーキテクチャの評価，" 電子情報通信学会総合大会，（仙台）, 2010 年 3 月[260] 椿，廣瀬，大崎，黒木，沼，" 適応バイアス技術を用いた極低消費電流コンパレータ," 電子情報通信学会総合大会，（仙台）, 2010 年 3 月．

[272] 安田彰，“（招待）ミックストシグナル SoC における回路構成とビヘイビアモデル，" 電子情報通信学会 回路とシステム（軽井沢）ワークショップ
2009, pp.280-284, Apr. 2009.
[273] 小林 琢磨，野田 俊彦，笹川 清隆，徳田 崇，畠中

[261] 松本，廣瀬，大崎，黒木，沼，"Source-Coupled

由美子，田村 英紀，石川 保幸，塩坂 貞夫，太田 淳，Logic 回路を用いたサブスレッショルド SRAM セ" バイオメディカルフォトニック LSI による培養ルの検討，" 電子情報通信学会総合大会，（仙台）,

神経細胞のオンチップ電位イメージング "，第 572010 年 3 月．

回応用物理学関係連合講演会，17p-ZD-6（2010）[262] 磯野，廣瀬，大崎，松本，黒木，沼，"PVT バラ[274] 佐川 祐樹，冨松 慎吾，村上 歩，竹内 陽一，野田

ツキ耐性を有する基準クロック発振回路，" 電子

俊彦，笹川 清隆，徳田 崇，太田 淳，"CMOS チッ

情報通信学会総合大会，（仙台）, 2010 年 3 月．

プ搭載フレキシブル人工視覚デバイスの同時多[263] 廣瀬，" 超低電力サブスレッショルド CMOS 回路に向けた電流源回路，" 電子情報通信学会総合大会，（仙台）, 2010 年 3 月．

点刺激対応と脳刺激・計測デバイスへの展開 "，第 57 回応用物理学関係連合講演会（2010）[275] 南 裕樹，田川 礼人，三谷 昌弘，野田 俊彦，笹川清隆，徳田 隆，太田 淳，" 自由行動マウス脳深サの設計と評価 "，Vol. 009-ARC-184, No. 28，情部蛍光観察用 CMOS イメージセンサの開発 - デバ処研究報告（2009）

イスの実装方法と in vivo 蛍光測定系の開発 "，映[265] 元安，山下，北村，" 論理設計検証テストプロ
グラム生成ツールの開発と評価方式 ", Vol. 2009ARC-184, No. 29，情処研究報告（2009）

像情報メディア学会（2009）[276] 南 裕樹，田川 礼人，三谷 昌弘，笹川 清隆，徳淳，" マウス脳深部蛍光観察用 CMOS イメージセ

しきい値処理により結合されたカオス力学系のンサの開発 "，STARC フォーラム / シンポジウム

学会 非線形問題研究会，NLP2009-154, Vol. 109,
No. 366, pp.65-70, 2010 年 1 月 22 日．
[267] 金永宰，財津賢一郎，森江隆，画像の不完全エッ

2009（2009）[277] 三谷 昌弘，田川 礼人，南裕 裕樹，種子田 浩志，
野田 俊彦，笹川 清隆，徳田 崇，太田 淳，" ライトガイドアレイ搭載 in vivo 脳機能イメージセン

ジを補完する主観的輪郭生成のための AD 融合回

サ "，第 8 回関西学生研究論文講演会（2010）

路方式画素並列型異方性拡散 LSI, LSI とシステム[278] 小黒 康裕，宍戸 三四郎，野田 俊彦，笹川 清隆，のワークショップ，講演資料集およびポスター

徳田 崇，太田 淳，" 光計測法による脳神経活動

資料集，pp.268-270, 2009 年 5 月 19 日．

計測のための CMOS イメージセンサの開発 "，第[268] 松坂建治，森江 隆，大局的画像領域分割のため

8 回関西学生研究論文講演会（2010）の領域ベース結合 MRF モデルを実現する CMOS

[279] 中島 新，野田 俊彦，笹川 清隆，徳田 崇，太田 淳，回路，電気学会 電子・情報・システム部門大会，"In vitro 神経活動イメージングのための平面多点

pp.90-91, 2009 年 9 月 4 日．

電極アレイ一体型CMOSイメージセンサの開発"，[269] 財津賢一郎，金 永宰，栗谷康隆，森江 隆，画素

第 57 回応用物理学関係連合講演会（2010）

並列型異方性拡散 LSI を用いたリアルタイム画[280] 宍戸 三四郎，小黒 康裕，笹川 清隆，徳田 崇，太田像処理システムによる主観的輪郭生成，日本神

淳，" 脳機能イメージングのためのマルチファン

経回路学会 第 19 回全国大会（JNNS2009）, #O4-2,

クショナル CMOS イメージセンサの開発 ", 情報セ

pp.136-137, 2009 年 9 月 26 日．

ンシング研究会（2009）[270] 財津賢一郎，金 永宰，栗谷康隆，森江 隆，画素

[281] 皆川 亨介，太田 淳，" 人工シナプス実現に向並列型異方性拡散 LSI とそれを用いてエッジ補完

けた薬剤吐出 CMOS デバイスの開発 ", STARC

VDEC2010E.indb 237

237

田 隆，畠中 由美子，田村 英紀，塩坂 貞夫，太田[266] 井福一毅，厚地泰輔，森江隆，堀尾喜彦，合原一幸，
パルス変調方式 CMOS 回路実現，電子情報通信

A-1
Appendix[264] 塩田，北村，" 異種命令セット同時実行プロセッ

10.8.4 11:31:19 AMフォーラム / シンポジウム 2009（2009）

清隆，徳田 崇，田村 英紀，畠中 由美子，石川 保幸，[282] 種子田 浩志，水田 裕樹，三谷 昌弘，南 裕樹，

塩坂 貞夫，太田 淳，"in vivo 脳計測用マルチモー田川 礼人，野田 俊彦，笹川 清隆，徳田 崇，太田ダル CMOS イメージセンサの開発 ", 映像情報メ

淳，"in vivo 脳神経 CMOS イメージセンサにおけディア学会

るフィルタ性能の改善とライトガイドアレイ構[293] 徳田 崇，竹内 陽一，野田 俊彦，笹川 清隆，西田造による高解像度化 "，第 57 回応用物理学関係連健太郎，北口 義之，不二角 尚，田野 保雄，太田 淳，

合講演会（2010）" 受光機能搭載 CMOS マルチチップ人工視覚デバ[283] 冨松 慎吾，佐川 祐樹，村上 歩，竹内 陽一，野田俊彦，笹川 清隆，徳田 崇，西田 健太郎，不二門[294] 皆川 亨介，野田 俊彦，笹川 清隆，徳田 崇，太田淳，" 人工シナプスに向けた CMOS チップ駆動型

証 "，第 57 回応用物理学関係連合講演会（2010）

流体吐出マイクロデバイスの開発 "，応用物理学会（2009）

淳，"in vivo 脳神経イメージングデバイスのワイ[295] 田川 礼人，南 裕樹，三谷 昌弘，野田 俊彦，笹川

ヤレス化の検討 "，第 57 回応用物理学関係連合講清隆，徳田 崇，太田 淳，マウス脳深部神経活動

演会（2010）の蛍光・電位デュアルイメージング用 CMOS センサの開発，応用物理学会（2009）

崇，寺尾 公維，堤 健，垣内 喜代三，太田 淳，"[296] 下畠 弘也，野田 俊彦，笹川 清隆，徳田 崇，太田偏光分析 CMOS イメージセンサを用いたインラ

淳，" 不斉度計測のための偏光分析 CMOS イメー

イン不斉計測システムの開発 " 電気学会全国大会

ジセンサの高精度化 "，応用物理学会（2009）[297] 掛田 哲宏，竹内 陽一，笹川 清隆，徳田 崇，太田（2010）[286] 村上 歩，佐川 祐樹，冨松 慎吾，竹内 陽一，野田Appendix俊彦，笹川 清隆，徳田 崇，西田 健太郎，不二門

淳，" 分散型人工視覚デバイス用 CMOS 刺激チップの高電圧化 "，応用物理学会（2009）

尚，田野 保雄，太田 淳，" スマート電極型人工[298] 太田 淳，徳田 崇，笹川 清隆，竹内 陽一，西田

視覚デバイスの動物実験による機能実証 "，電気健太郎，北口 善之，瓶井 資弘，不二門 尚，田野学会全国大会（2010）

保雄，" 網膜下埋込み方式のための光制御機能を[287] 水田 裕樹，南 裕樹，野田 俊彦，笹川 清隆，徳田 崇，畠中 由美子，田村 英紀，塩阪 貞夫，石内蔵した分散型人工視覚デバイス "，情報センシ
ング（2009）

川 保幸，太田 淳，" 脳内埋め込み型 CMOS イメー[299] 徳田 崇，山田 博文，下畠 弘也，笹川 清隆，太田

ジセンサを用いた in vivo 脳機能イメージングシ

淳，" 埋め込みワイヤグリッド構造を利用した偏ステムの開発 "，電気学会全国大会（2010）

光計測 CMOS イメージセンサ "，情報センシング[288] 小黒 康裕，宍戸 三四郎，野田 俊彦，笹川 清（2009）

隆，徳田 崇，太田 淳，" 光学的脳神経活動計測[300] 笹川

清隆，田川

礼人，南

用 CMOS イメージセンサの試作 "，情報センシン

徳田

崇，畠中

由美子，田村グ研究会（2009）貞夫，太田[289] 藤原 正英，笹川 清隆，徳田 崇，太田 淳，" 電界イメージングの高感度化に向けた CMOS イメー
ジセンサの設計 ", Optic & Photonics Japan 2009[290] 藤原 正英，野田 俊彦，笹川 清隆，徳田 崇，太田淳，"CMOS イメージセンサによる高感度電界イ

俊彦，

英紀，塩坂

淳，"CMOS イメージセンサを用いた生体in-vivoイメージングの高コントラスト化"，
情報センシング研究会（2009）[301] 徳田崇，"CMOS 技術による新しい埋め込み（2009）[302] 宍戸 三四郎，小黒 康裕，笹川 清隆，徳田 崇，塩阪貞夫，加藤 天美，太田 淳，" 脳神経活動の光計

メージング " IPG 秋合宿（2009）[291] 宍戸 三四郎，小黒 康裕，野田 俊彦，笹川 清隆，
徳田 崇，太田 淳，塩坂 貞夫，加藤 天美，" 光計測法を用いた脳機能活動のための CMOS イメー
ジセンサの研究 " 映像情報メディア学会

裕樹，野田型バイオメディカルデバイス ", M ＆ BE 研究会（2009）

年次大会（2009）[292] 野田 俊彦，田川 礼人，南 裕樹，三谷 昌弘，笹川VDEC2010E.indb 238

工学シンポジウム（2009）

る同時多点刺激対応人工視覚デバイスの機能実[285] 藤岡 侑司，下畠 弘也，野田 俊彦，笹川 清隆，徳田238

イスによるウサギ網膜刺激 "，第 24 回生体・生理

尚，田野 保雄，太田 淳，" ウサギ動物実験によ[284] 桑山 将和，野田 俊彦，笹川 清隆，徳田 崇，太田

A-1

年次大会（2009）

測用 CMOS イメージセンサ ", システム LSI ワー
クショップ , pp.304-305（2009）[303] 加 藤， 小 野 田， 田 中，" ア ナ ロ グ ニ ュ ー ラ ル
ネットワーク回路を利用したダクト内アクティ
ブノイズコントロール "，pp.29-33，信学技報，
SP2009-11（2009）

10.8.4 11:31:19 AM

[304] 小暮 武，藤岡達也，雫 譲，廣瀬哲也，黒木修隆，

発生の成長条件依存性 " 近藤 佳幸，出浦 桃子，

沼 昌宏，" ハイブリッド型 CMOS 論理構成の 4-2

竹中 充，高木 信一，中野 義昭，杉山 正和 化学

加算器による乗算器のグリッチ削減，" 情報処理工学会第 41 回秋季大会 2009 年 9 月 A120

学会研究報告，vol. 2009-SLDM-142, no. 20, 2009[315] " 選択 MOVPE による Si 上 InGaAs 成長の成長領

年 12 月．

域狭窄化による横方向成長促進 " 近藤 佳幸，出浦[305] 塩木講輔，渡辺浩介，岡田匠史，石原俊郎，廣桃子，竹中 充，高木 信一，中野 義昭，杉山 正

瀬哲也，黒木修隆，沼 昌宏，" 回路構造を考慮

和 第 57 回応用物理学関係連合講演会 2010 年 3 月

した修正箇所候補抽出に基づく論理診断手法，"

19a-TW-8

情報処理学会研究報告，vol. 2009-SLDM-142, no.
33, 2009 年 12 月．
[306] 塩木講輔，岡田匠史，渡辺浩介，廣瀬哲也，黒木修隆，沼 昌宏，" 素子のクラスタリングを用いた論理診断手法，" 情報処理学会 DA シンポジウ
ム 2009, pp.37-42, 2009 年 8 月．
[307] 渡辺浩介，塩木講輔，岡田匠史，廣瀬哲也，黒[316] 石原 昇，水落 裕，益 一哉，" アナログ CMOS 集積回路と MEMS の融合 "，電子情報通信学会 ソサイエティ大会，CT-1-3, 2009 年 9 月 17 日（於 新潟大学）．
[317] 益 一哉，" 総論 ：MEMS と LSI の融合 "，電子情報通信学会 ソサイエティ大会，CT-1-1, 2009 年 9月 17 日（於 新潟大学）．

木修隆，沼 昌宏，" 信号線欠落に対応した論理診[318] 前川 智明，天川 修平，石原 昇，益 一哉，" キャ

断における変更箇所数削減，" 情報処理学会 DA

パシティブプリエンファシス技術を導入したオ

シンポジウム 2009, pp.43-48, 2009 年 8 月．

ンチップ RC 伝送回路と伝送線路回路の比較 "，[308] 出浦 桃子，近藤 佳幸，星井 拓也，竹中 充，高木

電子情報通信学会 ソサイエティ大会，C-12-53,

信一，中野 義昭，杉 山 正和 ：多段階成長を用2009 年 9 月 18 日（於 新潟大学）．
[319] 関口貴之，天川修平，石原昇，益 一哉，" 高速オマイクロ ディスク形状の面内均一化向上，第 28

ンチップシリアル伝送用 4 1 MUX 回路の検討 "，回電子材料シンポジウム，E-2，2009 年 7 月．

電子情報通信学会 ソサイエティ大会，C-12-52,[309] 出浦 桃子，近藤 佳幸，竹中 充，高木 信一，中2009 年 9 月 18 日（於 新潟大学）．

野 義昭，杉山 正和 ：微 小領域選択 MOVPE に[320] 白根 篤史，中野 和雄，水落 裕，天川 修平，石原よる Si 上 InGaAs 結晶最表部における双晶消滅層

昇，益 一哉，" スケーラブル広帯域 RF QPSK 変の形成と評 価，第 70 回応用物理学会学術講演会，

調回路の検討 "，電子情報通信学会 ソサイエティ

11p-C-5，2009 年 9 月．

大会，C-12-23, 2009 年 9 月 16 日（於 新潟大学）．

[310] 出浦 桃子，近藤 佳幸，星井 拓也，竹中 充，高[321] 中野 和雄，天川 修平，石原 昇，益 一哉，"Time木 信一，中野 義昭，杉 山 正和 ：微小領域選択

To Analog Converter を 用 い た ス ケ ー ラ ブ ル

MOVPE における Si 上 InGaAs の原子構造と光学

CMOS RF 信号発生回路の検討 "，電子情報通信

特性解析，第 41 回化学工学会秋季大会，A105，

学会 ソサイエティ大会，C-12-22, 2009 年 9 月 16 日

2009 年 9 月．

（於 新潟大学）．

[311] 出浦 桃子，近藤 佳幸，竹中 充，高木 信一，中[322] 大鶴 基格，佐渡島 進，天川 修平，石原 昇，益野 義昭，杉山 正和 ：微 小領域選択 MOVPE を

一哉，"CMOS インバータ型広帯域可変利得増幅

用いた Si 上 InGaAs 多段階成長の時間発展，第 57

器の評価 "，電子情報通信学会 ソサイエティ大会，

回応用物理学 関係連合講演会，19a-TW-9，2010

C-12-17, 2009 年 9 月 15 日，（於 新潟大学）．

年 3 月．

"CMOS インバータ回路をベースとしたインダク

核発生の成長条件依存性 " 近藤 佳幸，出浦 桃子，

タレス広帯域 RF CMOS 低雑音増幅回路 "，電子

竹中 充，高木 信一，中野 義昭，杉山 正和 第 28

情報通信学会 ソサイエティ大会，C-12-16, 2009

回 電子材料シンポジウム 2009 年 7 月 E-4

年 9 月 15 日（於 新潟大学）．

[313] " 微小領域選択 MOVPE における表面 P 終端 Si か

[324] 石原 昇，水落 裕，天川 修平，益 一哉，"RFらのInAs 均一核発生" 近藤 佳幸，
出浦 桃子，
寺田

CMOS 集積回路と MEMS 回路の融合 "，電気学

雄紀，竹中 充，高木 信一，中野 義昭，杉山 正和

会センサ・マイクロマシン部門主催 第 26 回「セ第 70 回応用物理学会学術講演会 2009 年 9 月 11p-

ンサ・マイクロマシンと応用システム」シンポ

C-4

ジウム , C2-2, 2009 年 9 月 15 日（於 タワーホール

VDEC2010E.indb 239

239[323] 中 島 智 也， 天 川 修 平， 石 原 昇， 益 一 哉，

[312] " 微小領域選択 MOVPE における Si 上 InAs 初期[314] "MOVPE 微小領域選択成長における Si 上 InAs 核

A-1
Appendix

いた微小領域選択 MOVPE における Si 上 InGaAs

船堀）．

10.8.4 11:31:19 AM

[325] 藤原 琢，石原 昇，天川 修平，田追 裕貴，野村

C-12-2, 2010 年 3 月 16 日（於 東北大学）

聡，小西 敏文，町田 克之，益 一哉，"pH センサ[335] 中野和雄，白根篤史，天川修平，石原

用 ISFET 特性のモデリング ", 2009 年（平成 21 年）

一哉，“インジェクションロックを用いた CMOS

秋季第 70 回応用物理学会学術講演会，8p-TB-3,

QPSK RF 信号発生回路の検討” ，電子情報通信

2009 年 9 月 8 日，富山．

学会 2010 年総合大会，講演番号 C-12-3, 2010 年 3[326] 中島智也，天川修平，石原昇，益一哉，"CMOS
インバータ回路をベースとしたスケーラブル広[336] Othman Mousa，天川修平，石原昇，益一哉，“Wide-Band, Linear Low Noise Amplifier

ポジウム , p.56, 2009 年 8 月 25 日，（於 新横浜）Design” ，電子情報通信学会 2010 年総合大会，" インダクタレススケーラブル広帯域 CMOS 増幅

講演番号 C-12-12, 2010 年 3 月 16 日（於 東北大学）[337] 李尚曄，天川修平 ，石原昇，益一哉，“2.8

シリコンアナログ RF‒11GHz 広帯域差動リング型電圧制御発振器 "，電研究会，p. 4, 2009 年 7 月 23 日
（於 東京工業大学）

子情報通信学会 2010 年総合大会，講演番号 C-12-

回路 "，電子情報通信学会[328] 関口貴之，峰山亜希子，鈴木俊秀，伊藤浩之，
天川修平，石原昇，益一哉，"90nm プロセスによる 20Gb/sNear-Rail-to-Rail ロジック動作 1 4

17, 2010 年 3 月 16 日（於 東北大学）[338] 大鶴基格，中島智也，天川修平，石原昇，益一哉，“CMOS インバータ型高利得広帯域 RF

シリコンアナロ

可変増幅回路の検討 “ ，電子情報通信学会 2010

グ RF 研究会，p. 6, 2009 年 7 月 23 日（於 東京工業

年総合大会，
講演番号C-12-13, 2010年3月16日（於

大学）

東北大学）

DEMUX"，電子情報通信学会[329] 伊達貴徳，萩原汐，上薗巧，佐藤高史，益一哉，"SRAM 回路の構造的対称性を考慮し240

月 16 日（於 東北大学）

帯域低雑音増幅回路 ", STARC フォーラム / シン[327] 中島智也，佐渡島進，天川修平，石原昇，益一哉，

A-1

昇，益

[339] 鈴木成人，関口貴之，天川修平，石原一哉，" クロックドインバータ型

昇，益D-FF によるAppendix

た 2 段階学習型重点的サンプリング ", VLSI 設計

MUX/DEMUX の研究 "，電子情報通信学会 2010

技術研究会

年総合大会，
講演番号C-12-158 2010年3月19日（於

システム設計及び一般，信学技報，vol. 109, no. 34, VLD2009-5, pp.37-42, 2009 年 5 月

東北大学）[340] 高木辰則，前川智明，天川修平，石原（於 北九州国際会議場）[330] 前川智明，伊藤浩之，天川修平，石原

昇，益

昇，益

一哉，" オンチップ RC 配線と伝送線路による一哉，「オンチップネットワークへの利用を目指

高速デジタル信号伝送特性の比較 “，電子情報通した低電力パルス伝送線路回路」2009 年（平成 21

信学会 2010 年総合大会，講演番号 C-12-59, 2010年）
LSI とシステムのワークショップ 2009, pp.306-

年 3 月 19 日（於 東北大学）

307,（平成 21年5月19日発表，
北九州国際会議場），[341] 藤原琢，石原昇，天川修平（東工大），山内悠，田邉裕貴，野村

講演番号 42[331] 中島智也，伊藤浩之，天川修平，石原昇，益聡（堀場製作所），小西

敏文，町田克之（NTT-AT），益

一哉， “ISFET

一哉 インダクタレス RF CMOS 低雑音増幅回を用いたワイヤレス pH センサモジュール "，電路の検討 2009年（平成21年）LSIとシステムのワー

子情報通信学会 2010 年総合大会，講演番号 A-1-

クショップ 2009, pp.309-311,（平成 21 年 5 月 19 日

42，2010 年 3 月 19 日（於 東北大学）

発表，北九州国際会議場），講演番号 43[342] 平井智應，平湯宗人，江口啓，寺田晋也，大田一郎，[332] 関口貴之，天川修平，石原昇，益一哉，「オンチッ“フィボナッチ形スイッチトキャパシタを用いた

プコプレーナ‐ストリップ差動伝送線路の最適

DC-DC コンバータに関する研究，” 平成 21 年度第化設計」，LSI とシステムのワークショップ 2009,

8 回電子情報系高専フォーラム , no.B-18, pp.143-

pp.312-314,（平成 21 年 5 月 19 日発表，北九州国

146,（2009）．
[343] 才塚優俊，大田真菜美，寺田晋也，大田一郎，“バッ

際会議場）[333] 大下隆生，天川修平，石原 昇，益 一哉，" 広帯域・テリ延命回路のドライバに関する研究，” 平成 21

低位相雑音・差動型リング VCO の設計 "，第 22

年度第 8 回電子情報系高専フォーラム , no.B-17,

回回路とシステム軽井沢ワークショップ , pp.96-

pp.139-142,（2009）．
[344] 松野新太郎，大田真菜美，寺田晋也，大田一郎，

100, Apr 20, 2009
一哉，“デ“バッテリー延命用パルス発生回路の開発に関す

ジタルベーススケーラブル QPSK RF 変調回路”，

る研究，” 平成21年度第8回電子情報系高専フォー

電子情報通信学会 2010 年総合大会，講演番号

ラム , no.B-16, pp.135-138,（2009）．

[334] 白根篤史，天川修平，石原VDEC2010E.indb 240

昇，益10.8.4 11:31:19 AM

[345] 黒田茜，寺田晋也，江口啓，大田一郎，“スイッ"RSA暗号プロセッサジェネレータの設計と評価，

チトキャパシタを用いた EL 用電子点灯回路の開" 第 8 回 情報科学技術フォーラム（FIT2009）
, No.

発，
" 平成21年度第8回電子情報系高専フォーラム,RC-003, pp.129--136, September 2009.

no.B-15, pp.131-134,（2009）．

[358] 前澤，" 共鳴トンネル素子を生かす新しい集積化[346] 平 川 晋 也， 寺 田 晋 也， 江 口 啓， 大 田 一 郎，“ デ技術 "，第 43 回ナノ・スピン工学研究会（2009）．

ジタル選択方式スイッチトキャパシタを用いた[359] 柴田真吾，笠原康司，松田憲治，森雅之，前澤AC-DC コンバータに関する研究，" 平成 21 年度第宏一，" 高性能広帯域デジタル超音波センサのた

8 回電子情報系高専フォーラム , no.B-14, pp.127-

めの GaAs 基板上 MEMS マイクロフォンの作製 "，130,（2009）．

電子情報通信学会ソサイエティ大会（2009）．

[347] 藤本太郎，寺田晋也，江口啓，大田一郎，“スイッ[360] 堤早希，奥村崇之，赤池宏之，藤巻朗，前澤宏一，

チトキャパシタ DC-AC コンバータの理想解析に"HEMT 埋め込み超伝導回路作製プロセスの評

関する研究，" 平成 21 年度第 8 回電子情報系高専

価，" 秋季第 70 回応用物理学会学術講演会（2009）．

フォーラム , no.B-13, pp.123-126,（2009）．
[348] 桝 田 了 輔， 寺 田 晋 也， 江 口 啓， 大 田 一 郎，“ 新[361] 浅野，瀬戸，丸泉，" ハードウェア合成用 C ベース設計記述向けタスクレベルパイプライン化手しいデジタル選択方式スイッチトキャパシタ

法 ", 2010 年 3 月 研究報告

DC-AC コンバータ , " 第 62 回電気関係学会九州支術（SLDM）

部連合大会，no. 10-2A-03,（2009）．
[349] 平湯宗人，寺田晋也，江口啓，大田一郎，“フィボナッチ形スイッチトキャパシタ（SC）降圧コン
バータ , " 第 62 回電気関係学会九州支部連合大会，
no. 10-2A-02,（2009）．
[350] 大田真菜美，寺田晋也，江口啓，大田一郎，“誘[362] 川人祥二，" パイプライン AD 変換器のデジタル
アシスト技術 "，第 22 回 回路とシステム軽井沢
ワークショップ , Ba1-3-2,（2009）．
[363] 園 田， 田 中， 樋 口， 藤 田， 前 中，" 多 層 集 積 化
MEMS のためのハイブリッドウエハに関する研究 ", 電気学会交通・電気鉄道 / フィジカルセンサ
合同研究会，PHS-01-010（2010）．

スイッチトキャパシタ DC-AC コンバータ , " 第 22[364] 大 智 輝， 戸 川 望， 柳 澤 政 生， 大 附 辰 夫，" 一 般

回回路とシステム軽井沢ワークショップ , pp.349-

化レジスタ分散アーキテクチャを対象としたフ354,（2009）．

ロアプラン指向高位合成手法 ", 信学 第 22 回回路[351] 大田真菜美，寺田晋也，江口啓，大田一郎，“負荷の位相角が変化しても高効率を維持できるス
イッチトキャパシタ電源，" 第 23 回熊本県産学官技術交流会，no. 313,（2009）．

2009.
[365] 長 島 諒 侑， 戸 川 望， 柳 澤 政 生， 大 附 辰 夫，
"IEEE802.11n に対応した高効率列処理演算器による高スループットイレギュラー LDPC 復号器

完全断線配線の信号伝搬に与える影響 "，電気の実装と評価 "，pp.51-56，信学技報，VLD2009-

関係学会四国支部連合大会講演論文集，p.130,

38, 2009[366] 奈良竜太，戸川望，柳澤政生，大附辰夫，" 楕[353] 真鍋，山田，吉田，四柳，橋爪，" 完全断線配線

円曲線暗号に対するスキャンベース攻撃，" 情の同一層配線信号から受ける影響 "，電気関係学

処学 DA シンポジウム 2009，vol. 2009，no. 7，会四国支部連合大会講演論文集，p.131,（2009）

pp.109-114，Aug. 2009.

[354] 樽見，四柳，橋爪，" 縮退故障用テストパターン[367] 橋本識弘，戸川望，柳澤政生，大附辰夫，" 部分を用いたビアオープンの検査可能性評価 "，電気マッチングを考慮し MISO 構造に対応した専用演

関係学会四国支部連合大会講演論文集，p.132,

算器合成手法 "，信学技報，VLD2009-83, pp.89-（2009）

94, 2010.

[355] 栗林，四柳，橋爪，" 隣接線の並走距離を考慮し[368] 平，荻原，" ターボ TCM 復号器の動作レベル設計 "，た断線故障検査用テスト生成 "，電気関係学会四pp.685-690，第 32 回情報理論とその応用シンポジ

国支部連合大会講演論文集，p.133,（2009）

ウム予稿集（2009）[356] 中野，四柳，橋爪，" 局所的な IR ドロップを考[369] 平，荻原，" ターボ TCM 復号器の動作レベル設

慮する複数スキャンチェーン構成法 "，電気関係

計 - パイプライン処理回路の自動合成及び RTL 設学会四国支部連合大会講演論文集，p.134,（2009）

計時との比較 "，pp.331-335，電子情報通信学会情[357] 馬場祐一，宮本篤志，本間尚文，青木孝文，佐藤証，

報通信基礎サブソサイエティ合同研究会（2010）VDEC2010E.indb 241

241とシステム軽井沢ワークショップ，pp.438-443,[352] 山田，吉田，四柳，橋爪，" 断線部形状の IC 内

（2009）

A-1
Appendix

導性や容量性負荷に対して高効率を維持できる- システム LSI 設計技10.8.4 11:31:20 AM

[370] Y. Lee, T. Nishihara, T. Matsumoto, and M.

クオンチップに基づく LSI 設計環境の構築 "，平Fujita, “A Method of Reproducing Iuput/Ouput

成 21 年度電気関係学会東北支部連合大会講演論

Error Trace on High-level Design for Hardware

文集，1D06, p.106,（2009）

Debug Support," 電子情報通信学会技術研究報
告，Vol. 109, No. 416, pp.30-35, 2010 年 2 月．

ド多値回路向け高速・高精度動作検証手法の一[371] Ning Li, Kota Matsushita, Naoki Takayama,考察．" 平成 21 年度電気関係東北支部連合大会

Shogo Ito, Kenichi Okada, and Akira[381] 松本，船崎，鬼沢，羽生，" 非同期式ネットワー

De-embedding Technique up to 110 GHz for

クオンチップの回路レベル検証環境の構築，" 第Millimeter-Wave CMOS Circuit Design," IEICE

8 回情報科学技術フォーラム（FIT）講演論文集，Transactions on Fundamentals of Electronics,

C-036,（2009）

E93-A, No. 2, pp.431-439, Feb. 2010.
[372] D a e h w a P a i k , Y u s u k e A s a d a , M a s a y a[382] 松本，鬼沢，羽生，" 多値 1 色 2 線符号に基づく
非同期データ転送方式とその応用，" 多値論理研
究ノート 第 32 巻，2 号，pp.1-1 〜 1-5,（2009）

Miyahara, and Akira Matsuzawa, "An 8-Bit[383] 白濱，有光，羽生，" 電流モード多値回路に基づ

600-MSps Flash ADC Using Interpolating andく高信頼乗算器の構成 "，多値論理研究ノート 第Background Self-Calibrating Techniques", IEICE

32 巻，2 号，pp.2-1 〜 2-6（2009）

Transactions on Fundamentals of Electronics,[384] 有光，夏井，羽生，" 適応的電流源制御に基づく

Communications and Computer Sciences, Vol.

低電力多値電流モード回路とそのパイプライン

E93-A, No. 2, pp.402-414, Feb. 2010.

システムへの応用，" 電子情報通信学会「多値論[373] Dong Ta Ngoc Huy, Masaya Miyahara, andAkira Matsuzawa, "Thermal Noise Effects242

講演論文集，1D05, p.105,（2009）

Matsuzawa, "Evaluation of a Multi-Line

Communications and Computer Science, Vol.

A-1

[380] 有光，夏井，羽生，" 二次元 LUT を用いた電流モー

理とその応用」第二種研究会技術研究報告，Vol.
MVL10-2, pp.5-10,（2009）

Appendix

Caused by Settling Time Optimization in[385] 夏井，羽生，" ポストプロセスばらつき補償形回Switched-Capacitor Circuits", Electronics

路アーキテクチャの一検討，" 電子情報通信学会

Society Tecchnical Committee on Integrated「多値論理とその応用」第二種研究会技術研究報

Circuits and Devices, IEICE, ICD2009-33-

告，Vol.MVL10-2, pp.43-46,（2009）

ICD2009-62, pp.81-86, Oct. 2009.
[374] 池内博一，吉澤真吾，宮永喜一，"4x4 MIMO-[386] 松永，羽生，"MTJ 素子を用いた高密度不揮発性
2 値 CAM の構成，" 2010 年度電子情報通信学会

OFDM 受信機における動的再構成可能な MMSE

総合大会
（信学総大），C-12-37, p.114,（2010）

検出器の LSI 設計，" 電子情報通信学会 SIS 研究[387] 鬼沢，羽生，"Stochastic 演算に基づく完全並列会，SIS2009-14, pp.79-84, June 2009

型 LDPC デコーダの構成，" 2010 年度電子情報通[375] 金 在成，吉澤真吾，宮永喜一，"e ラーニングと信学会総合大会（信学総大）,A-1-44，p. 44,（2010）

連携した遠隔操作 FPGA 設計教育システムの構[388] 鈴木，羽生，" 不揮発性ルックアップテーブル回築，" FIT2009 第 8 回情報科学技術フォーラム ,路とその高機能化，" 2010 年度電子情報通信学会

Vol. 3, pp.588-589, Sep. 2009

総合大会
（信学総大）, C-12-70，p. 147,（2010）[376] 鬼沢，羽生，V. Gaudet，"MTJ・CMOS ハイブ[389] 金子，牟田，赤岩，" 直交多項式に基づく適応プ

リッド回路に基づく低電力・高信頼 LSI 技術 "，レディストータにおけるマルチキャリア信号に

pp.354-356，LSI と シ ス テ ム の ワ ー ク シ ョ ッ プ

対する歪み補償パラメータの最適化速度の改善

2009 講演論文集（2009）"，電子情報通信学会 無線通信システム研究会，[377] 夏 井， 羽 生，"MTJ・CMOS ハ イ ブ リ ッ ド 回 路に基づく低電力・高信頼 LSI 技術 "，pp.351-353，
LSI とシステムのワークショップ 2009 講演論文集

藤田博之，年吉（2009）

空ナノエレクトロニクス応用， 日本学術振興[378] 鬼沢，松本，羽生，米田，" 高信頼オンチップ非同期データ転送技術に関する一検討，" 電子情報通信学会技術研究報告，DC2009-18（SWoPP2009）,
vol. 109, no. 169, pp.1-6（2009）[379] 船崎，鬼沢，松本，羽生，" 非同期式ネットワー

VDEC2010E.indb 242

RCS2008-212, 2009-3.
[390] 山下清隆，SUN Winston，CHARLOT Benoit，洋， MEMS/NEMS 技術の真会・真空ナノエレクトロニクス第 158 委員会

第77 回研究会， 2009/4/20[391] 朴

柾昱，N. Pereira Rodrigues，O. Ducloux，B.

Charlot，藤井輝夫，藤田博之， 細胞の活動計測を目指すカルシウムイオン選択性トランジスタ

10.8.4 11:31:20 AM

アレイ，第 19 回化学とマイクロ・ナノシステム
研究会（19thCHEMINAS）, 2009/5/29[392] W. Sun, K. Yamashita, D. Yamane, Y. Yi, H.
Toshiyoshi, and H. Fujita, A Loaded-Line Phase[401] 高橋伸嘉，富岡洋一，小平行秀，高橋篤司，" 入力ベクトルの適切な選択によるピーク電力高速
見積り手法 ", DA シンポジウム 2009 論文集，Vol.
2009, No. 7, pp.13-18, 2009.

Shifter Using Mems Switches, The 26th Sensor[402] 高橋伸嘉，富岡洋一，小平行秀，高橋篤司，" 入Symposium on Sensors, Micromachines and

力ベクトルと回路の内部状態を考慮したピーク

Applied Systems, 2009/10/15

電力高速見積もり手法 "，電子情報通信学会技術[393] Kazuhiro Takahashi, Makoto Mita, Hiroyuki
Fujita and Hiroshi Toshiyoshi, Monolithically

報告書（VLD2009-115）, Vol. 109, No. 462, pp.97102, 2010.

Integrated Electrostatic XYZ-stage using[403] 右近祐太，井上雅文，高橋篤司，谷口研二，" エラー

Stiction Bar for Inter-Layer Electrical

検出回復方式における加算器の性能評価 "，電Connection, The 26th Sensor Symposium on

子情報通信学会技術報告書（VLD2009-121）, Vol.

Sensors, Micromachines and Applied Systems,

109, No. 462, pp.133-138, 2010.

2009/10/16[404] 原，戸川，柳澤，大附，外村，" ビットレベル処[394] Kazuhiro Takahashi, Makoto Mita, Satoshi

理を考慮したセレクタ帰着型重み付き加算器 ",Maruyama, Hiroyuki Fujita and Hiroshi

vol. 109, no. 34, VLD2009-2, pp.7-12, VLD 研究会

Toshiyoshi, Multi-user CMOS-MEMS[405] 飯田智士，安福正，平入孝二，高田英裕，野Processes for SOI Bulkmicromachined

村昌弘，高宮 真，桜井貴康，" 各種 CMOS ゲート・

Actuators, The 26th Sensor Symposium on

チェーンの最低可動電圧（VDDmin）のモンテカ

Sensors, Micromachines and Applied Systems,

ルロ法によるシミュレーション," 電子情報通信学

2009/10/16

会総合大会，C-12-62，仙台，2010 年 3 月．

[395] M. Nakada, A. Higo, H.Fujita, H. Toshiyoshi,[406] 佐々木正人，池内克之，大東睦夫，高宮

A-1
真，桜井貴康，" シングルエンド形 L 結合を用いたボーSkewed Deep-RIE Technique, The 26th Sensor

ド間非接触データ伝送，" 電子情報通信学会総合

Symposium on Sensors, Micromachines and大会，C-12-23，仙台，2010 年 3 月．

Applied Systems, 2009/10/15[407] 鈴木誠，更屋拓哉，清水健，桜井貴康，平本俊郎，[396] 石田忠， 藤田博之， シリコン対向探針間にお"SRAM における読み / 書き込みマージン一括自ける TEM 中シリコンナノ構造の自己整列， 第己修復手法，" 2010 年春季第 57 回応用物理学学

26 回「センサ・マイクロマシンと応用システム」

術講演会，東海大学湘南キャンパス , 2010 年 3 月．

シンポジウム，2009/10/16[408] 桜井貴康，" シリコン LSI の課題と要求されるイ[397] 今福 渉，アンサリ タニア，川畑明雄，マタウシュ

ノベーション ," 第 3 回シリコンフォトにクス技術

ハンス ユルゲン，小出哲士，“連想メモリベース

フォーラム 講演概要集，リーガロイヤルホテル

自動学習 LSI アーキテクチャと手書き文字認識

東京，2010 年 3 月．

への適用 "，信学技報，vol. 109，no. 199，pp.9196，（2009.9）．
[398] 賀谷 彰大，上口 光，マタウシュ ハンス ユルゲ
ン，小出 哲士，“リングオシレータを用いた製造
ばらつきの解析 "，信学技報，vol. 109，no. 199，
pp.71-76，（2009.9）．
[399] 川畑明雄，今福渉，アンサリ タニア，マタウ[409] 桜井貴康，" アンビエント・デバイスと新しいエ
レクトロニクスの将来像，" 第 18 回科学技術交流フォーラム，東京大学 山上会館 2 階大会議室，
pp.1-22, 2010 年 1 月．
[410] 桜井貴康，" 組込みハードウェアの今後と研究ビ
ジョン ," 情報処理学会セミナー 2009，化学会館，
No. 5, pp.171-20, 2009 年 9 月．

シュ ハンス ユルゲン，小出哲士，“画像圧縮コー[411] 桜井貴康 " グリーン化の切り札 ：極低電力回路・ドブックを最適にする連想メモリベース自動学

システム技術，" STARC フォーラムシンポジウ

習の研究，" The 11th IEEE Hiroshima Student

ム 2009，新横浜国際ホテル , pp.59-73, 2009 年 8 月．

Symposium[412] 鈴木誠，更屋拓哉，清水健，桜井貴康，平本俊郎，[400] 川畑明雄，今福渉，アンサリ タニア，マタウシュ"SRAM およびロジックトランジスタにおける特ハンス ユルゲン，小出哲士，“連想メモリベース

性ばらつき一括自己修復手法，" 応用物理学会シ

適応学習 LSI の応用とその評価，" 信学技報，vol.

リコンテクノロジー分科会研究集会，東京大学

109, no. 336, pp.89-94. Dec. 2009.

武田先端知ビル , pp.32-35, 2009 年 7 月．

VDEC2010E.indb 243

243

Appendix

K. Takahashi, Silicon Blazed Grating by

10.8.4 11:31:20 AM[413] 桜井貴康，" 設計から見たトランジスタのばらつ[423] 山下祐人，野邊勇樹，清水暁生，深井澄夫，" ニューきと極低電圧ロジック ," 日経セミナー , ベルサー

ロン MOS カレントミラーの回路面積の検討 "，電ル神保町，pp.67-87, 2009 年 7 月．

子情報通信学会九州支部学生会講演会・講演論[414] 増永直樹，石田光一，周 志偉，安福 正，関谷 毅，Zschieschang Ute，Klauk Hagen，高宮 真，染[424] 沖 田 光 聡， 西 晃 司， 清 水 暁 生， 深 井 澄 夫，

谷隆夫，桜井貴康，"8 × 8 のコイルアレーと 2V"FGMOS を用いた 4 値シフトレジスタ "，電子情

有機 CMOS デコーダと EMI 検出用 LSI で構成さ

報通信学会九州支部学生会講演会・講演論文集，

れた伸縮可能な EMI 測定シートの提案と動作実

C-24，2009.

証，" 電子情報通信学会，LSI とシステムのワー[425] 和田侑也，西晃司，清水暁生，深井澄夫，" 多値

クショップ , ポスターセッション 学生部門 28,

論理システムに用いる FG-MOS インバータ面積pp.265-267，北九州，2009 年 5 月．
（IEEE SSCSの検討 "，電子情報通信学会九州支部学生会講演

Kansai Chapter Award を受賞）

会・講演論文集，C-25，2009.

[415] プラバート，柴田，"CMOS バンプ回路を用い[426] 野邊勇樹，清水暁生，石川洋平，深井澄夫，" 多た電流モード動きフィールド生成回路 "，電子

出力ニューロン MOS カレントミラーに関する情報通信学会技術研究報告，Vol. 109, No. 405,

研究 "，電気学会電子回路研究会，ECT-09-087，

ICD2009-113（2010-01）．

2009．

[416] 柴田直，「
（招待論文）心の情報処理に学ぶ新たな[427] 西 晃 司， 清 水 暁 生， 石 川 洋 平， 深 井 澄 夫，

VLSI システムアーキテクチャ」電子情報通信学"FG-MOS を用いた 4 値 SRAM に関する研究 "，電会技術研究報告，Vol. 109, No. 336, ICD2009-95

気学会電子回路研究会，ECT-09-095，2009．
[428] 大塚 「多機能高密度三次元集積化技術開発（2009-12）, 2009 年 12 月

A-1

文集，C-23，2009.

[417] Mohiuddin Hafiz，吉川 公麿 “A Novel CMOSBPSK Detection Scheme for UWB Impulse-244

明星大学共同実施先成果報告」pp.1-22 ASET 研究
成果報告

Appendix

回路とシステム[429] 横山隆哲，森下博和，長名保範，藤田直行，天軽井沢ワークショップ アブストラクト集 p.a-6.

野英晴，"FPGA による UPACS サブルーチンの高2009 年 4 月 20-21 日軽井沢．

速化 ", リコンフィギャラブル研究会，2009

Radio Communication" 第 22 回

[418] 畠山 大輝，米谷 玲皇，永瀬 雅夫，割澤 伸一，石原[430] 田舎片健太，森下博和，長名保範，藤田直行，

直 “AFM 振動励起法による単層グラフェンの振天野英晴，"CFD 専用計算機 FLOPS-2D へ向けた

動特性評価 "，2010 年春季 第 57 回応用物理学関UPACS 制限関数群モジュール化の検討 ", リコン係連合講演会，2010/03

フィギャラブル研究会，2009[419] M. Kamiyanagi, T. Endoh, “Control Theory[431] 森下博和，田舎片健太，長名保範，藤田直行，

of CC-MCML Inverter for Stable Operation

天野英晴，" マルチ FPGA システム FLOPS-2D にunder Fluctuation of Supplied Voltage", 2009向けたパイプライン構築手法の検討", リコンフィ

Tohoku-Section Joint Convention of Institutes

ギャラブルシステム研究会，2009-12

of Electrical and Information Engineers,Japan,[432] 池淵 大輔，関 直臣，小島 悠，釜田 雅大，Lei

2A03,, Sendai, Japan, August 20-21 2009.

Zhao，天野 英晴，" 細粒度パワーゲーティングを[420] 野邊勇樹，西晃司，清水暁生，深井澄夫，" 多出

適用した汎用マイクロプロセッサ Geyser-1"，情力ニューロン MOS カレントミラーの設計 "，電気報処理学会研究報告 2009-ARC-179, 2010-1

関係学会九州支部連合会（第 62 回連合大会）講演[433] 齊藤 貴樹，白井 利明，中村 拓郎，西村 隆，長論文，10-1A-08，2009.

谷川 揚平，堤 聡，香嶋 俊裕，中田 光貴，武田[421] 西 晃 司， 野 邊 勇 樹， 清 水 暁 生， 深 井 澄 夫，

清大，宇佐見 公良，天野 英晴，" パワーゲーティ"FG-MOS を用いた 4 値 SRAM の動作検証 "，電気ングを適用した動的リコンフィギャラブルプロ

関係学会九州支部連合会（第 62 回連合大会）講演

セッサの設計と評価 ", pp.55-60, 2008 年電子通信論文，10-1P-12，2009.

学会信学技報[422] 安元周平，野邊勇樹，清水暁生，深井澄夫，" 多[434] 齊藤 貴樹，加東 勝，齊藤 正太郎，佐野 徹，平井

出力ニューロン MOS カレントミラー回路に用い

啓一郎，西村 隆，中村 拓郎，堤 聡，長谷川 揚平，るトランスインピーダンスアンプの提案 "，電子

天野 英晴，" 動的リコンフィギュラブルプロセッ

情報通信学会九州支部学生会講演会・講演論文

サ MuCCRA-2 βの実機評価 ", pp.69-74 2008 年電集，C-22, 2009.

子通信学会信学技報

VDEC2010E.indb 244

10.8.4 11:31:20 AM[435] 西村 隆，齊藤 貴樹，平井 啓一郎，中村 拓郎，
長谷川 揚平，堤 聡，
天野 英晴，" 動的リコフィギャ

500，平成 21 年度 電気・情報関連学会中国支部第60 回連合大会 Oct. 17, 2009.

ラブルプロセッサにおける電力分析と低電力化[446] 弘中哲夫，戸口博昭，小田裕太郎，浅枝昌則，谷手法の検討 ", 2008 年先進的計算基盤システムシ

川一哉，佐藤正幸，石黒隆，" 細粒度再構成デバ

ンポジウム会報

イス MPLD の研究開発，" 若手研究者支援のため[436] 安田 好宏，齊藤 貴樹，佐野 徹，加東 勝，天野 英晴，" 動的リコフィギャラブルプロセッサ
MuCCRA-3 の実機評価 ", pp.7-12, 2009 年電子通信学会信学技報[437] 天野 英晴，齊藤 貴樹，池淵 大輔，佐野 徹，加東勝，安田 好宏，木村 優之，"65nm プロセスを用いたチップ設計，設計例 ", 2009 年パルテノン研
究会会報の産学協同 GCOE 国内シンポジューム ダイジェ
スト集，pp.24-30, 2009 年 9 月 30 日．
[447] 梅田 賢一，西永 康弘，谷川 一哉，弘中 哲夫，“再構成型プロセッサDS-HIEにおける入出力デー
タ転送機構の検討，" 信学技報，vol. 109, no. 198,
RECONF2009-29, pp.61-66, 2009 年 9 月．
[448] 戸口 博昭，淺枝 昌則，小田裕太郎，谷川 一哉，
弘中 哲夫，佐藤 正幸，石黒 隆，" 再構成デバイ[438] 天野 英晴，平井 啓一郎，佐野 徹，加東 勝，齊

ス MPLD の高密度実装に適した構成手法 " 信学

藤 貴樹，"Dual-Vth セルの利用による動的リコ

技報，vol. 109, no. 198, RECONF2009-35, pp.97-

ンフィギャラブルプロセッサのリーク電力削減

102, 2009 年 9 月．

の評価 ", pp.43-48, 2009 年電子通信学会信学技報[449] 吉岡 佑記，川本 智之，伴 大雅，谷川 一哉，弘中[439] 馬橋 雄祐，佐野 徹，小山 慧，齊藤 貴樹，天野

哲夫，" 高精度浮動小数点演算用リコンフィギャ

英晴，宇佐見 公良，" 動的リコンフィギャラブル

ラブルアクセラレータに用いる数学関数の実装

プロセッサにおける 2 電源電圧の動的な割り当て手法に関する検討，" 信学技報，vol. 109, no. 198,による電力削減機構の実装 ", pp.101-106, 2010 年

RECONF2009-28, pp.119-124, 2009 年 9 月．

電子通信学会信学技報

A-1[450] 淺枝昌則，平川直樹，戸口博昭，小田裕太郎，
谷川一哉，弘中哲夫，佐藤正幸，石黒隆，" 柔軟

ラー訂正・検出符号を用いた Network-on-Chip のな部分再構成を実現するメモリベース PLD アー

低消費電力化．電子情報通信学会技術研究報告．

キテクチャの検討，" 先進的計算基盤システムシ

2009-8ンポジウム SACSIS 2009, pp.140-141, 2009 年．

[441] 小田裕太郎，谷川一哉，弘中哲夫，佐藤正幸，石黒隆" 再構成デバイス MPLD 用 CAD ツール

環境の構築 "

第 11 回 IEEE 広島支部 学生シン

ポジウム 論文集，d-59，pp.431-434，2009.
[442] 梅田 賢一，西永 康弘，谷川 一哉，弘中 哲夫，[451] 梅田 賢一，西永 康弘，谷川 一哉，弘中 哲夫，" 画像処理アプリケーションを用いた再構成型プロセッサ Hy-DiSC の性能評価，" 先進的計算基盤
システムシンポジウム SACSIS 2009, pp.138-139,
2009 年．

“再構成によるデータ転送オーバーヘッドを削減[452] 吉岡 佑記，川本 智之，伴 大雅，谷川 一哉，弘中

した再構成型プロセッサ DS-HIE の性能評価，"哲夫，" ディジットシリアル演算によるレイトレー

pp.491-492，平成 21 年度 電気・情報関連学会中

シング用交差判定器の設計と評価，" 先進的計算

国支部第 60 回連合大会 Oct. 17, 2009

基盤システムシンポジウム SACSIS 2009, pp.159-[443] 川本 智之，伴 大雅，吉岡 佑記，谷川 一哉，弘中

160, 2009 年．

哲夫，“CG 法計算用再構成プロセッサ HP-DSFP[453] 梅田 賢一，内田 琢郎，谷川 一哉，弘中 哲夫，に用いる演算ユニットの構成検討，" pp.487-488，“MeP の拡張機能を用いた再構成型プロセッサ

平成 21 年度 電気・情報関連学会中国支部第 60 回

Hy-DiSC の性能評価，" 信学技報，vol. 109, no.

連合大会 Oct. 17, 2009

26, RECONF2009-1, pp.1-6, 2009 年 5 月．

[444] 小田裕太郎，谷川一哉，弘中哲夫，佐藤正幸，[454] 近内聡史，松本佳宣，"0.18mmCMOS プロセス石黒隆 " 再構成デバイス MPLD アーキテクチャを用いた可視光通信用アバランシェフォトダイ

におけるマッピングアルゴリズムの検討と実装 "オードに関する研究 “，電気学会フィジカルセン

pp.10-11，平成 21 年度 電気・情報関連学会中国サ研究会，PHS-09-19, pp.17-20,（2009.7.23）．

支部第 60 回連合大会 Oct. 17, 2009[445] 淺枝昌則，戸口博昭，谷川一哉，弘中哲夫，佐VDEC2010E.indb 245

245

Appendix[440] 小島 悠，松谷 宏紀，鯉渕 道紘，天野 英晴．エ[455] 山崎 他，" 流路構造を備えた神経再生型電極の開発〜軸索再生の評価と電極配置の検討〜 "，第 24

藤正幸，石黒隆，" 再構成デバイス MPLD におけ

回生体・生理工学シンポジウム（2009）

る基本構成ユニットの構成手法の検討 " pp.499-[456] H. Sawahata, et al., "Mesh-formed ECoG elec-

10.8.4 11:31:20 AM

trode arrays applied to recording visual cortical

タック抑制法とその効果検証，" マグネティック

activities in hooded rats"，第 32 回日本神経科学ス研究会，MAG-09-81（2009）

大会（2009）[468] 鳥塚英樹，ドゥンガナサンディープ，山口正洋，[457] H. Watanabe, et al.,"Multi-channel Recording of健，本間尚文，青木孝文，佐藤証，“RFthe Electrocorticogram in Anesthetized Rats

マイクロ磁界プローブによる暗号 LSI への差分電with Parylene Electrode arrays"，第 32 回日本神磁波解析とその抑制法，" 第 33 回日本磁気学会学

経科学大会（2009）

術講演会，14pF-11（2009）[458] 小竹 他，"Parylene を用いた柔軟型グルタミン酸[469] 鄭然周，更屋拓哉，平本俊郎，「シリコンナノワ

センサの試作 "，電気学会研究会資料（医用・生体イヤ pMOSFET 及び室温動作単正孔トランジス

工学研究会）（2009）

タにおける一軸歪みの効果」, 2009 年春季第 56 回

[459] 室賀翔，遠藤恭，鈴木充，稲垣孝嘉，三束芳央，
山口正洋，" 半導体素子レベル低ノイズ化を目的としたオンチップ伝送線路における磁性薄膜電応用物理学学術講演会，筑波大学，1a-V-2, 2009
年 4 月 1 日．
[470] 陳 杰 智， 更 屋 拓 哉， 平 本 俊 郎，「[110] お よ び

磁ノイズ抑制体の基礎特性評価，" 電子情報通信[100] 方向（110）シリコンナノワイヤ GAA MOS

学会技術研究報告．EMCJ，環境電磁工学，Vol.

トランジスタにおける電子移動度評価」, 2009 年

109
（185）
, pp.7-12（2009）春季第 56 回応用物理学学術講演会，筑波大学，[460] 室賀翔，遠藤恭，鈴木充，稲垣孝嘉，三束芳央，
山口正洋，“2.5 mm 角チップ上に集積化した磁性
薄膜電磁ノイズ抑制体の評価，" 平成 21 年度

A-1

菅原

電

1a-V-10, 2009 年 4 月 1 日．
[471] 陳杰智，更屋拓哉，平本俊郎，「シリコンナノワ
イヤ GAA MOS トランジスタにおける電子移動

気関係学会東北支部連合大会，1H06,（2009）

度の温度依存性評価」, 2009 年春季第 56 回応用物

[461] 室賀翔，遠藤恭，鈴木充，稲垣孝嘉，三束芳央，理学学術講演会，筑波大学，1a-V-11, 2009 年 4 月

山口正洋，“オンチップ伝送線路上の磁性薄膜に

246

Appendix

よる GHz 帯のノイズ抑制効果，" 平成 21 年度ス
恭，山口正洋，“Al/NiFe 多層膜からなるコプレーナ伝送線路における表皮効果抑制，" 平成 21 年度スピニクス特別研

た実験的考察 -」, 2009 年春季第 56 回応用物理学学
術講演会，筑波大学，1p-V-1, 2009 年 4 月 1 日．
[473] 清水健，平本俊郎，「一軸性圧縮応力による（110）
面極薄 SOI pMOSFET の移動度向上」, 2009 年

究会，09-5-18（2009）[463] 稲垣孝嘉，三束芳央，遠藤[472] 清水健，更屋拓哉，平本俊郎，「Si（110）面正孔移
動度における方向依存性の起源 - 極薄 SOI を用い

ピニクス特別研究会，09-5-19（2009）[462] 稲垣孝嘉，難波志織，遠藤

1 日．

恭，難波志織，山口正洋，“リフトオフ法による Al/NiFe 多層構造
コプレーナ線路の試作と特性評価，" 電気学会マ春季第 56 回応用物理学学術講演会，筑波大学，
1p-V-2, 2009 年 4 月 1 日．
[474] 菅野貴仁，更屋拓哉，鈴木龍太，平本俊郎，「SOQ

グネティックス研究会，MAG-09-221（2009）

基板上に作製した MOS トランジスタの移動度評[464] S. Dhungana, S. Kobayashi, M. Yamaguchi,

価」, 2009 年春季第 56 回応用物理学学術講演会，“MSL Based Analysis of LCD Panel for a Better

筑波大学，1p-V-12, 2009 年 4 月 1 日．

Understanding of the Source Bus Line Signal,"[475] 平本俊郎，陳杰智，鄭然周，更屋拓哉，「シリコ電子情報通信学会 2010 年総合大会，B-4-22（2010）

ンナノワイヤトランジスタにおける移動度とひ[465] S . N a m b a , W . K o d a t e , H . T o r i z u k a , M .

ずみ効果」, 2009 年春季第 56 回応用物理学学術講

Yamaguchi, S. Kawahito, “Performance of RF

演会シンポジウム「ナノ CMOS への新展開 - 高機

Amplifier Designed for Integrated Magnetic

能化・高性能化を図る新材料・新構造技術」，筑

Probe," 平成 21 年度電気関係学会東北支部連合大航，山口正洋，川人祥二，石ディジタル回路との連携による単電子トランジ

昇，“低雑音増幅器を用いたオンチップ集積

スタの自動的特性制御の検討」, ナノ，量子，IT化磁界プローブの設計及び試作，" 電子情報通信

融合によるイノベーションの創出公開シンポジ

学会環境電磁工学研究会（2010）

ウム，東京大学理学部小柴ホール , pp.29-30, 2009[466] 難波志織，小舘
原[467] 鳥塚英樹，ドゥンガナサンディープ，山口正洋，

年 4 月 22 日．

証，“磁[477] 平本俊郎，「LSI 低電圧化に向けた CMOS の特性性薄膜を用いた暗号 LSI のサイドチャンネルア

バラつきの克服」，日経マイクロデバイスセミ

菅原

VDEC2010E.indb 246

波大学，1p-X-5, 2009 年 4 月 1 日．
[476] 鈴木龍太，鄭然周，更屋拓哉，平本俊郎，「CMOS

会，2A20（2009）

健，本間尚文，青木孝文，佐藤10.8.4 11:31:20 AM

ナー「0.5V 駆動 LSI への挑戦〜 LSI 低電圧化の技

物の深さ方向分布を考慮した特性ばらつきの新術シナリオ〜」, ベルサール神保町（東京）, pp.23-

正規化手法」，第 70 回応用物理学会学術講演会シ

41, 2009 年 7 月 7 日．

ンポジウム「シリコンナノエレクトロニクスの[478] 陳杰智，更屋拓哉，平本俊郎，「（110）SOI 基板

新展開─ CMOS デバイス高性能化・特性ばらつ上に作製した GAA シリコンナノワイヤの移動き抑制技術の最前線─」，富山大学（富山）, 10p-

度評価」，電気学会電子デバイス委員会「"MoreTE-6, 2009 年 9 月 10 日．

Moore, More than Moore" における化合物半導体[487] 陳杰智，更屋拓哉，平本俊郎，「（110）シリコン

電子デバイス」専門調査委員会，法政大学マイナノワイヤ GAA MOS トランジスタにおける正クロ・ナノテクノロジ研究センタ（東京）, 2009 年

孔移動度」，第 70 回応用物理学会学術講演会，富7 月 15 日．

山大学（富山）, 11a-TH-11, 2009 年 9 月 11 日．

[479] 陳杰智，更屋拓哉，平本俊郎，「（110）SOI 基板上[488] 平本俊郎，竹内潔，西田彰男，「微細 MOS トラに作製した GAA シリコンナノワイヤの移動度評

ンジスタの特性ばらつきの研究」，電子情報通信価」，電子情報通信学会シリコンデバイス・材料学会ソサイエティ大会，新潟大学（新潟）, C-11-1,

研究会・集積回路研究会合同研究会，東京工業

2009 年 9 月 16 日．

大学大岡山キャンパス , SDM2009-105, ICD200921, 2009 年 7 月 16 日．
[480] 鈴木誠，更屋拓哉，清水健，桜井貴康，平本俊郎，「SRAM およびロジックトランジスタにおける特[489] 平本俊郎，「CMOS 技術のイノベーション」，日経マイクロデバイスシンポジウム「半導体技術
革新，次の 10 年を見渡す」，東京大学武田先端知ビル , pp.1-21, 2009 年 10 月 9 日．
[490] 鈴木誠，平本俊郎，「SRAM における特性ばらつ

リコンテクノロジー分科会研究集会，東京大学

きの製造後一括自己修復手法」，科学研究費補助武田先端知ビル , pp.32-35, 2009 年 7 月 21 日．

金特定領域研究「シリコンナノエレクトロニク[481] 鈴木誠，更屋拓哉，清水健，平本俊郎，「ロジッスの新展開─ポストスケーリングテクノロジー

クトランジスタにおける特性ばらつき一括自己─」第 4 回成果報告会，秋葉原コンベンションホー

修復手法」，第 70 回応用物理学会学術講演会，富ル（東京）, 2010 年 1 月 20 日．

山大学
（富山）
, 8a-TE-7, 2009 年 9 月 8 日．

[491] 平本俊郎，「ナノ MOSFET の揺らぎとデバイス[482] 鈴木誠，更屋拓哉，清水健，平本俊郎，「SRAM

インテグリティ」，科学研究費補助金特定領域研における特性ばらつき一括自己修復手法」，第究「シリコンナノエレクトロニクスの新展開─ポ

70 回応用物理学会学術講演会，富山大学（富山）,ストスケーリングテクノロジー─」第 4 回成果報

8a-TE-8, 2009 年 9 月 8 日．

告会，秋葉原コンベンションホール（東京）, 2010[483] 平本俊郎，西田彰男，竹内潔，「微細トランジス[492] 鈴木誠，更屋拓哉，清水健，桜井貴康，平本俊郎，

70 回応用物理学会学術講演会シリコンテクノロ「SRAM における読み / 書き込みマージン一括自ジー分科会企画シンポジウム「シリコンテクノ

己修復手法」, 2010 年春季第 57 回応用物理学学術

ロジーの挑戦─材料・プロセス・デバイスの新講演会，東海大学湘南キャンパス , 2010 年 3 月．

展開」
，富山大学
（富山）
, 8p-TE-2, 2009 年 9 月 8 日．

[493] 清水 健，更屋 拓哉，平本 俊郎，「歪みによる（110）[484] 清水健，更屋拓哉，平本俊郎，「（110）面薄膜 SOI

面極薄 SOI MOSFET 正孔移動度向上の物理的起nMOSFET における電子移動度の方向依存性」，

源」, 2010 年春季第 57 回応用物理学学術講演会，

第 70 回応用物理学会学術講演会，富山大学（富山）,

東海大学湘南キャンパス , 2010 年 3 月．
[494] 平本俊郎，「シリコンナノワイヤ pFET における[485] 平本俊郎，「CMOS プラットホームを利用した

正孔移動度」, 2010 年春季第 57 回応用物理学学術

ERD 技 術 」
， 第 70 回 応 用 物 理 学 会 学 術 講 演 会

講演会シンポジウム「2020 〜 30 年代のナノエレ

シ ン ポ ジ ウ ム「 エ マ ー ジ ン グ メ モ リ デ バ イ ス

クトロニクスデバイスの本命を考える」，東海大と CMOS の機能融合による新しいコンピュー学湘南キャンパス , 2010 年 3 月 19 日．

タアーキテクチャの基礎」， 富 山 大 学（ 富 山 ）,9p-TA-3, 2009 年 9 月 9 日．

[495] 新井宏明・宮本直人・小谷光司・藤澤久典・伊藤
隆司，"Tailbiting BIP を用いた WiMAX ターボデ

[486] 平本俊郎，アリフィン タムシル プトラ，角村貴

コーダ "，電子情報通信学会技術研究報告 信学技昭，西田彰男，蒲原史朗，竹内潔，稲葉聡，寺報 Vol. 109 No. 317, CPM2009-136, p.13-18, 2009.

田和夫，「微細 MOS トランジスタにおける不純[496] 大宮豊，小谷光司，伊藤隆司，"Above CMOS イ

VDEC2010E.indb 247

247

年 1 月 20 日．

タにおける特性ばらつきの現状と将来展望」，第9a-TA-2, 2009 年 9 月 9 日．

A-1
Appendix

性ばらつき一括自己修復手法」，応用物理学会シ

10.8.4 11:31:20 AM

ンダクタによるチップ毎パラメータ調整，" LSIとシステムのワークショップ 2009，講演資料集
およびポスター資料集，pp.321-323, 2009[3] 中司，都甲，" 半導体型味センサ装置 ", 特願 2009200396（2009）．
[4] 丸山 茂夫，項栄 ："2 次元的にパターン化され[497] 大宮豊，小谷光司，伊藤隆司，"Above CMOS イ

たカーボンナノチューブの製造方法，及び 2 次元ンダクタによるRF集積回路のプロトタイピング,"

的にパターン化されたカーボンナノチューブ " 特

STARC フォーラム / シンポジウム 2009, 2009

願 2009-46686[498] 杉本篤生，小谷光司，伊藤隆司，"RFID 向けパッ[5] 原，戸川，柳澤，大附，外村，" 重み付き加算演

チアンテナ一体型インピーダンスマッチング回

算器および加算演算方法 "，特許 2009-107362

路 ", LSI とシステムのワークショップ 2009，講演[6] 長谷川，鈴木，" 網状生体電極アレイ，特願 2009-

資料集およびポスター資料集，pp.318-320, 2009

178454（2009）[499] T. Ishikawa, K. Johguchi, Y. Masui, T. Yoshida,
T. Abe and Y. Murakami, “Wireless CMOS Chip
for Intra-Oral Monitoring”, 第 26 回「センサ・マ
イクロマシンと応用システム」シンポジウム ,2009 年 10 月 15 日 "6 日，東京（江東区）
, Oct. 2009

6. その他[1] 高宮真，関谷毅，染谷隆夫，桜井貴康，" ワイヤレス電力伝送・通信シート ," 日本磁気学会会
報「まぐね」, Vol. 4, No. 9, pp.435-440, 2009 年 9 月．
[2] 岸田和也，神戸尚志 ;" メモリアクセス高速化のた

4. 著書

めの回路自動生成の一手法，" 情報処理学会[1] 黒田和男，山本和久，栗村直／編「レーザーディ

スプレィ」（オプトロニクス社，2010 年 2 月 8 日

A-1
248

西支部支部大会，2009/9.
[3] 小原貴文，神戸尚志 ;" オブジェクト指向によるシ

刊行），
第4章投射技術 4.3.1 MEMS，
pp.216-230（年

ステム LSI 設計の考察．" 情報処理学会

吉

部

洋）

Appendix[2] 式田光宏，佐藤一雄，田中浩

関関西支支部大会，2009/9.

監修「マイクロ・[4] 二川清，山下将嗣，大谷知行，斗内政吉，村上博成，

ナノデバイスのエッチング技術」（シーエムシー

金鮮美，中前幸治，三浦克介，御堂義博，松本徹，

出 版，2009 年 10 月，ISBN- 978-4-7813-0167-9），

青木芳充，井上彰二，永石竜起，酒井哲哉，“LSI第6章

故障解析の新手法．レーザ SQUID 法とレーザテ

SiO2 犠牲層エッチング（年吉洋）t0708.

gif[3] 桜井貴康，" ロジック回路 設計から見たトランジ
スタのバラつきと極低電圧ロジック ," 半導体技術年間 2010 デバイス / プロセス編，日経 BP 社，
pp.87-94, 2010 年 11 月．

ラヘルツ法の複合的利用 ：外部電力・外部信号
不用な電気的解析法．", クリーンテクノロジー，
日本工業出版，no. 12（Dec. 2009）．
[5] Sho Nishiyama, Takashi Nakai, Masaki Shuzo,
Jean-Jacques Delaunay, Ichiro Yamada,[4] 桜井貴康，甲斐康司，藤島実，"2020 年の将来像“Effect of Micropillars of Semi-Packed Micro2020 年の半導体 - アプリケーション多様化への

Gas Chromatography Columns on Separation

挑戦，" 半導体技術年間 2010 デバイス / プロセス

Efficiency," IEEE SENSORS 2009 Conference,

編，日経 BP 社，pp.11-20, 2010 年 11 月．

Christchurch, New Zealand, October 25-28, 2009.

[5] Katsutoshi Saeki, Ryo Shimizu, Yoshifumi[6] Muneki Nakada, Chongho Chong, Atsushi

Sekine, "Pulse-Type Hardware Neural Network

Morosawa, Keiji Isamoto, Takuya Suzuki,with Two Time Windows in STDP", M. Kppen

Hiroyuki Fujita, and Hiroshi Toshiyoshi,"Opticalet al.（Eds.）ICONIP 2008, Part II, LNCS 5507,

coherence tomography by all-optical MEMS

pp.877-884, Springer-Verlag Berlin Heidelberg,

fiber endoscope," IEICE Electronics Express,

2009.

vol. 7, no. 6, 2010, pp.428-433.
[7] On-Chip Power Supply Noise Measurements,

5. 特許等[1] 坂上岩太，" 信号分配器の設計方法及び設計プロ
グラム "，特願 2010-053092[2] 中司，長谷部，" パイプライン型アナログデジタ
ル変換装置 ", 特願 2009-192937（2009）．

VDEC2010E.indb 248

Makoto Nagata, 2009 VLSI Circuits Short
Course, 2009.6.
[8] Seiichiro Yamaguchi, Yuriko Ishitobi, Tohru
Ishihara, and Hiroto Yasuura, "SingleCycle-Accessible Two-Level Caches andCompilation Technique for Energy Reducion",

10.8.4 11:31:20 AM

IPSJ Transactions on System LSI Design
Methodology, Vol. 2, pp.189-199, Aug. 2009.
[9] Yuji Kunitake, Kazuhiro Mima, Toshinori
Sato, and Hiroto Yasuura, "Enhancements of a
Circuit-Level Timing Speculation Techniqueand Their Evaluations Using a Co-simulation
Environment", IEICE Transactions on
Electronics, Vol. E92-C, No. 4, pp.483-491, Apr.
2009.
[10] 前澤，" 共鳴トンネルダイオードを生かす新しい集積化技術 "，応用物理

Vol. 79，3 月号，p.239-242（2010）．
[11] 桜井貴康，" 電機業界活性化へ 新需要の創造のカ
ギ 課題解決するハード供給を ," 日刊工業新聞，
2009 年 12 月．
[12] 桜井貴康，黒田忠広，道関隆国，"CMOS LSI 低電力回路技術の先駆的開発と実用化，" 電子情報通信学会誌，
Vol. 92, N0.7, pp.506-507, 2009年7月．
[13] 桜井貴康，" 日本と台湾両方から資本受け入れへ
半導体大手エルピーダが打ち出す新・資本戦
略，" 財界 春季特大号，
5/12，
pp.52-53, 2009 年 5 月．
[14] 枚田 優人，松谷 宏紀，鯉渕 道紘，天野 英晴，
イプラインルータに関する研究，2009 年 SACSIS
2009[15] T. Ishikawa, K. Johguchi and F. Kaneko,

249

Appendix

パイプラインステージ統合による省電力・可変パ

A-1“Actuation of Magnetic Beads on a CMOS
chip for Biological Application", International
Conference on Solid State Devices andMaterials（SSDM 2009）, Sendai, Miyagi, Oct.
2009,（2009）

VDEC2010E.indb 249

10.8.4 11:31:20 AM

B.
B. 1

VDEC の利用規程・申し込みガイド

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

Unix についての素養はあらかじめ付いていることを期待している．従って，利用でトラブルが起こったときには研究室や学校のネットワーク管理者と十分連絡をとって，問題を切りわけながら対処することが勧められる．

1.

CAD ツールの共同利用

2.

VLSI 試作サービスの共同利用

3.

CAD ツール講習会（8 ‒ 9 月・3 月）

4.

社会人リフレッシュ教育

教育を除く全ての申込や問い合わせには，VDEC の（12 月 ‒ 1 月，学生も参加可能）

WEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いて

5.

VLSI デザイナーフォーラム（若手の会）

いる．一部のページは秘密等が含まれるため，WEB ア

6.

大型装置利用

クセス用アカウント・パスワードならびにアクセスして

B. 2

まずはじめにVDEC からのおしらせ，また講習会・リフレッシュいるマシンの Internet Protocol（IP）アドレスによって
CAD ベンダー，試作会社等のアカデミック向けの協

A-2
250

制限をかけている．

Appendix

力により，それぞれのサービスを大幅なアカデミック

従って，VDEC を利用したい場合，前もって教員に

ディスカウントで提供している．VDEC 設立以来，こよるアカウントの申請が必要である．登録は無料．資格

れまでの実績では，CAD の利用・CAD 講習会は無償，の審査を行うため十分な（サービス開始前 1 ヶ月以上）

LSI 試作サービスは海外での類似サービスの半額以下，

時間的余裕をもって，申込をお願いしたい．申込から概大型装置は消耗品実費負担のみとなっている．見返り

ね数週間が経過した後，WEB ページアクセス用のアカとして，ユーザには VDEC を利用する「顧客」ではな

ウントとパスワードが発行される．アカウントは，半角

く，VDEC と一緒になってサービスを向上させる「主体」

英大文字 2 字 + 半角数字 5 桁（例 : VD00000）からなる．

としての自己研鑽と協力を期待している．全国の研究室がバーチャルな一つの研究室として助けあいができるよ

申 込 で 特 に 注 意 す る 点 は，VDEC の WEB に ア ク

うな状況を理想とし，限られたスタッフの中，日々支援

セスしたい研究室のマシンの IP アドレスを入力する活動を行っている．

ことである．学校の中にあるマシンからのみアクセス

サービスの対象は基本的には，大学・高専であり，端を許可しており，プロバイダーのアドレスならびに，的にはメールアドレスとして「.ac.jp」を持つ教員と，

Proxy サーバのアドレス登録は禁止する．入力の際は，その研究室内の教職員と学生を対象とする．それ以外の133.11.58.4,133.11.58.5 のように，IP アドレスを全て「半研究所の利用や，企業との共同研究については個別の角」の英数字で，「,」（半角カンマ）で区切って，途中判断を要する．特に CAD ツールについては CAD ベン

改行を入れずに入力する．また，ここで入力するアドレ

ダーとのライセンス規定に抵触しないよう細心の注意がスは，「ネットワークの外部から見えるアドレス」であ必要であるため，VDEC の担当者（vdec@vdec.u-tokyo.

ることに注意する．特に，NAT（IP masquerade といac.jp）に必ず相談いただきたい．その他のサービスにうプログラム名で呼ばれることもある．機能としてはついては VDEC の裁量範囲が広くなるので可能性が高NAT が正しい．）で研究室内をローカルネットワーク

くなるが，こちらもあらかじめ相談いただきたい．企業にしている場合は，NAT サーバのアドレスを入力する．

との共同研究については，
少なくとも非営利，
アカデミッ

よくある間違いとして，ローカルネットワークの IP，ク側が 51％以上のイニシアチブを取る研究であること

例えば「192.168.X.XX」を登録したためアクセスできなが必要である．

くて困っている例がある．

また，CAD の申込や試作申込，装置利用申込など，

ネットワークが変更になるとか，研究室のマシン増設

契約にかかわる作業は全て，代表の教員の方々に行ってなどで IP アドレスを変更する場合は同じく，申込のペー

いただくことをお願いしている．研究室のメンバが代理

ジから「登録内容変更」を行う．特に，古い IP が使えで行うことも現実には可能であるが，その場合もあくま

なくなるといった大幅なネットワークの変更がわかってで教員の了解をとり，代理としての心構えで望んでいたいる場合は，まえもって新旧両方のアドレスを登録してだきたい．

おく．万一アクセスできなくなった場合は，「新規登録」VDEC の シ ス テ ム は，Internet と Unix operating
system の上になりたっているので，Internet の仕組やVDEC2010E.indb 250を行い，同じ E-Mail アドレスを入力することで上書き変更が可能である．

10.8.4 11:31:20 AM

てしまい，機密漏洩につながることを防ぐためであるので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない

B. 3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設図 B. 1

VDEC ホームページのインデクスフレーム計を行うための CAD ツールを提供している．これらのソフトウェアは，VDEC の VLSI 試作以外のアカデミッ
ク用途（MOSIS-VDEC を通じた試作，教育用の演習，EB 等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1 つの設計作業を行うために，2 つ以上のベンダー

図 B. 2

アカウント登録・変更ページの入口

から CAD を選べる状況（二重化）を理想としている．
LSI の設計には，CAD ソフトと共に，パラメータやライブラリが必要であるが，これも職員や関連研究室のボランティアにより，充実のための努力が払われている．
ボランティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEBアカウントが必要である）．NDA 事項を了解いただき
CAD の申請ができる．
• 申請時に WEB から入力する内容は以下のとおり．

251

Appendix

サイン入りの文書を VDEC センター長室に送付した後，

A-2• ソフトウェアライセンス数（研究室で同時に使用すると思われる最低数を入力）• 用途• メディアリクエスト（使用する Operating System を選んでチェックする）．
• 利用する研究室所有ワークステーションのホストネーム（VDEC，端的には usr1 から名前→ IP アドレスの解決ができる，「.ac.jp」で終わるホスト名であること
図 B. 3

アカウントの新規登録の注意点が条件．
）【登録する IP アドレスに関する要件】• アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない• IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること• DHCP サーバにより動的に割り当てられた IP アドレスやローカルアドレスなどは登録できない（しても意
味が無い）• Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残っ

VDEC2010E.indb 251

図 B. 4

CAD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点

10.8.4 11:31:21 AMソ フ ト ウ ェ ア の CDROM（ メ デ ィ ア ） に つ い て，スを登録すること．特にその際，「.ac.jp」で終わる

VDEC の創設期においては，メディアを近隣の研究室

アドレスを利用し，メールはプロバイダ等に転送しで「回覧」していたが，インターネットの発達によりないこと（情報漏洩の観点から）．

回線が豊富になったので，現在では CD に書き込める

2.

ISO イメージファイルで提供している．VDEC ホームページの「ライセンスファイルの配布 > ここから」か

リストの更新は頻繁におこない，卒業生へのメール
配信は速やかに停止すること．特に 4 月に注意．

3.

メールをする前に，あらかじめ CADuser ML の過らダウンロードできるようにある．当然ながら，VDEC

去記事検索が WEB からできるので，類似の質問がのユーザアカウントとパスワードが必要となるため，無いかどうか検索してから投稿すること．

CAD を申請してから数週間程度の時間差が必要となる

4.

であろう．

CADuser に送ってはならない．各試作のメーリン

メディアをダウンロードした後，プログラムをインス
トールし，初期設定ファイルを整備する．特に，ライセ

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，
グリストに送ること

5.

問題解決したら，問題，原因，解決法をまとめてンスファイルは WEB 経由で別途取得の上設定するか，投稿すること（必須ではないが，ネット利用のエチ

環境変数 LM̲LICENSE̲FILE 等を（ライセンスサーバ

ケットといえる）．

のポート番号）@（ライセンスサーバ）の形式で設定する．

A-2
252

また，/etc/hosts ファイル等を設定し，ライセンスサー

ライセンスは年度単位で申込みを受けつけしている．

バを「ローカルのネットワーク相当でアクセスできるよ

各 CAD ベンダーと VDEC との交渉がまとまる毎年 3うに」する．端的には，手元のワークステーションにお

月末に，CADuser ML と WEB 上に，次年度の CADいて，例えば「vdec-cad1」と指定するだけで，FQDN

利用申込案内が出るので忘れずに申込する．4 月中は移形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP ア

行期間として前年度申込のライセンスも有効にしてあるドレスが引けるように設定する．

が，4 月末に切れるため，そのときになって慌てる例がCAD ツールを実行するためには，VDEC または地域

Appendix

拠点校のライセンスサーバによる認証が必要である．ラ
イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，
VDEC または地域拠点校のどちらかのライセンスサー

毎年発生している．「永久ライセンスではない」ことに十分ご注意いただきたい．

【毎月注意を払うべき点．熟読必須．】
1.

VDEC では毎月，CAD を使用できる計算機のリス

バがメンテナンス等の事情により停止している場合でト（アクセスリストと呼ぶ）を更新している．このも，稼働中のもう一方のライセンスサーバを選択するこ

とき DNS の逆引きができなくなっていた等の何らとにより CAD を実行することが可能である．また，ラかの不具合で，アクセスリストに自分の計算機が登イセンスサーバの認証は，CAD ツール起動後も数分お録されない場合がある．その場合，CAD が使えなきに行われるので，CAD ツールを実行中は常時ライセくなるので，アクセスリスト更新前に対処する必要

ンスサーバとの通信が可能な状態にしておかなければながある．サーバの停止は，全国ユーザに影響が及らない．また，ファイアーウォールを使用しているネッ

ぶため頻繁には行えないので，万が一アクセスリス

トワーク環境では，VDEC の Web サーバと VDEC おトの不備に気づかなかった場合は，最悪一ヶ月以上

よび地域拠点校に対して，ライセンス認証用の特定の

CAD が使用できなくなる．

ポートを空ける必要がある．この場合，各大学・高専のネットワーク管理者と相談すること．
初期設定等はやり方を一度経験すれば簡単である

2.

以上の理由で，VDEC から「CAD のアクセスリス
トを更新します」というアナウンスがあった場合，必ずチェックを行い，自分のコンピュータが登録さが，はじめてのときは様々な問題が起こることもある．
VDEC に対する大幅なアカデミックディスカウントの引き換えとして，各研究室は CAD ベンダーによる直接のサポートを受けられない．かわりに VDEC では，「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意している．質問はこちらのメーリングリストを利用い
ただきたい．CAD を利用する研究室の構成員のどなたでも投稿，返答してよい．CADuser ML の注意点は以下のとおり．
1.

VDEC2010E.indb 252

WEB ページから，利用するメンバの E-Mail アドレ

図 B. 5

CAD 利用者メーリングリスト登録における注意点

10.8.4 11:31:21 AM

れていることを確認しなければならない．
3.

登録確認のページは，http://www.vdec.u-tokyo.
ac.jp/CAD/cad̲access̲list.html である．ブックマー
クを強くお勧めする．

4.

IP アドレス（ホスト名）registeredという表示が出ていれば登録されている．
5.

false（false（ホスト名）） FAIL という表示が出ていれば登録に失敗しているので，原因を探る．

図 B. 6

VLSI 試作メーリングリスト登録ページの注意点

一般的に，DNS の逆引き（ホスト名から IP アドレス

レイアウトを設計した後，VDEC が提供する最新のを引く）に失敗していることが多い．
研究室のネットワー

Design Rule Check ファイルでチェックを行い，エラー

ク管理者とも相談して，VDEC のサーバから，当該ホ

フリーになったものを提出する．また，シミュレーショ

スト名の逆引きができるまで原因の除去を行う．

ンはもちろんのこと，レイアウトが回路図と同等である

B. 4

VLSI 試作サービスの共同利用ことを確認する Layout Vs Schematic（LVS）チェック
を通しておいて，提出しようとする回路が本当に動作し

VLSI 試作サービスは，教育研究目的に限って認めらそうである確信を持っておくことは最低限必要であろ

れる．WEB ページに本年度のランが掲示され，数ヶ月

う．デザインの提出は指定された VDEC ページから行

前から試作が申込可能になり，リンクが張られる．まう．提出時に VDEC 側で最終 DRC を実行する．ここでず，試作会社の持つ機密情報に対する NDA 契約を行う．

エラーが出たチップは提出できない．必ず自分の環境で

これは VDEC ホームページの「試作関係 > 試作案内 >DRC フリーにしてからチップを提出すること．
提出〆切は月曜日に設定されていることが多いが，でNDA にサインして VDEC に郵送し，VDEC 側で手続きる限り余裕をもって，前の週などに提出をいただきた

き終了後に NDA 締結となり，設計規則やライブラリにい．また，月曜日に締め切った後，VDEC 側でさらにアクセスできるようになる．設計規則は WEB 経由のア

デザインルールをチェックしている．この際本来出てはクセスならびに，WEB での公開を禁止している会社のいけないエラーが出ることがあり，出た場合設計者に修場合は CDROM 等で送付される．NDA の対象は教員で正のお願いを連絡するので，提出したからといって安心あるが，研究室の職員・学生にも同じ NDA が適用されせず，1 週間ほどは VDEC からの連絡に注意願いたい．

るため，取扱には細心の注意を支払っていただきたい．

デザイン提出から数ヶ月後に，
VLSI チップが納品され，尚，秘密保持契約内容は，以降の同一プロセスによるチップ試作全てにおいて有効である．
試作申込はデザイン提出〆切日の 6 〜 3 ヶ月前，キャ

B. 5

CAD ツール講習会

CAD ベンダーとの契約により，個々のサポートは提たキャンセルには，原則として試作代金をお支払いいた

供しないかわりに，毎年 2 回，夏と春と CAD 講習会をだくので注意いただきたい．特にはじめて試作に参加さ開催している．夏は基本的に東京大学の武田先端知ビル

れる場合は，1 ヶ月前には回路ができているくらいの，セミナー室において，春は各地方の拠点校を中心として余裕をもったスケジュールを組まれることを強くお勧め開催される．まずはこういった講習会に参加して，大体する．

の知識を付けてから実際の試作なり CAD 利用を行うこ

VLSI 申込フォームの入力に関する注意点（図 5.8）とをお勧めしている．アナウンスは CADUser メーリン

希望チップ寸法の項目のチェックボックスを必ずグリストで流れる．また，申込は，VDEC の WEB ペー

クを行わないと入力した数字は無効となる
チップ数入力には半角数字を用いる

253

請求書も送付されるので，遅滞なく支払をお願いする．

ンセルの〆切は 1 ヶ月前である．1 ヶ月前より遅くなっチェックした上で希望チップ数を入力すること．チェッ

A-2
Appendix

機密保持契約（NDA）の文面」より，希望プロセスのジから行う．

B. 6

社会人リフレッシュ教育

設計に関する問い合わせについては，各試作について

CAD ツール講習会からさらに進んだ形で，Verilog

メーリングリストを用意してあるので，設計者全員のである回路を実際に設計し，レイアウト合成したり，

メールアドレスを登録する．
「.ac.jp」で終わるアドレス

FPGA による実験を行う「ディジタルコース」，アナロであり，プロバイダに転送をしないよう注意願いたい．

グ回路のレイアウトやシミュレーションを体験したりす

これらメーリングリストの過去記事検索もできる．

る「アナログコース」，「RF」コースならびに一線の研究者による設計事例の講演会などを企画している．12

VDEC2010E.indb 253

10.8.4 11:31:21 AM

月〜 1 月に開催し，有料である．社会人を主に対象としいては，利用の案内を WEB ページに掲載している．そているが，申込数に余裕がある場合学生の参加も歓迎しの手順に従って利用方法の学習と申請を行う．基本的なている．

スタンスは以下のとおり．

B. 7

デザイナーフォーラム（若手の会）

毎年 6 月頃，VDEC を利用する若手が合宿を行い，最近の動向や研究内容について話しあう機会を設けている．発足当初の「若手」の定義は年齢が 5 ビット．最近の定義は「自分は若手だと思っている学生・教職員」であるので積極的な参加をお待ちしている．

B. 8

大型装置利用

公開の対象は教員であり，研究室メンバは教員の代理として責任をもって使っていただく．
利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能
数回のトレーニングを受けて免許を持てば自分一人で利用可能
VDEC 専任・協力教員のサポートスタッフ数に限りがあるので，免許保持者に積極的な教育をお願いすることがあるので，協力いただきたい．

LSI テスターや，EB 装置など，公開可能な装置につ

A-2
254

Appendix
VDEC2010E.indb 254

10.8.4 11:31:21 AM

C.

IP データベースの整備
工学研究センター（STARC）との共同研究として IP プ

IP データベースの整備

ロジェクトを行ってきたが，その最終成果として IP 開設計資産の再利用のために，VDEC では Web 上での発グループの各参加者へ完成 IP の登録を働きかけ，上データベースの構築および公開を行っている（http://

記データベースによって公開を行っている．

www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C. 1）．本デー

現在までに登録済みの IP を表 C. 1 に示す．

タベースの利用対象は，IP 登録に関しては VDEC ユー
ザに限定しているが，IP 利用に関しては任意対象となっまた，（株）ルネサステクノロジより「M32R ソフトマている．本データベースに関しての VDEC の役割は，

クロ」，「M32R-II ソフトマクロ」，「SH3-DSP コア」のIP のカタログデータの整理，公開および登録者−利用提供を受けており，各大学のユーザが無償でこれらの商者間の仲介と機密情報の取り扱いの監督である．

用プロセッサ・IP コアを利用することができ，IP コア

平成 12 年度から平成 14 年度の 3 年間，（株）半導体理

ベース設計研究を進める上で重要な部分を担っている．

A-3
255

Appendix

図 C. 1

表 C. 1
登録番号

VDEC2010E.indb 255

VDEC LSI IP Web データベースの例

VDEC LSI IP データベースに登録済みの IP（平成 22 年 3 月現在）
IP 名

カテゴリー

1

Data Encryption Standard（DES）Core

Others2

Phase Locked Loop（PLL）Core

Others3

PPRAM-Link Interface（PLIF）Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

10.8.4 11:31:21 AM

VLSI Design and Education Center
The University of Tokyo

This is the 2009 Annual Report of VDEC（VLSI Design and Education Center of University of Tokyo）.
A notable trend of the VDEC chip-implementation activity in 2009 was a significant increase in the number of advanced
CMOS 65 nm chip designs. The total number of chip designs, including other technologies, was also recovered comparedwith the previous year.
The VDEC CMOS 65 nm chip-implementation activity entered into the 2nd year. The STARC/METI (Ministr y of
Economy, Trade and Industry) project, which was also in the 2nd year, gave us a lot of opportunities of CMOS 65 nm chipimplementation, along with the independent VDEC activity. On behalf of all the universities in Japan, we would like toexpress our thanks to METI and STARC. A lot of valuable results obtained from the project will be fed back to the society
through the gover nment report and academic papers.
Based on the success of 2009 chip-implementation activity, we believe that the advanced CMOS 65 nm technology has
been accepted widely in the Japanese Academia, and we have started a discussion with e-Shuttle Inc., the chip foundry of
CMOS 65 nm, in order to establish the next stage of collaboration, where the turn-around-time, flexibility of chip size andthe price will be improved considerably. We are expecting that it makes planning of academic researches much more sureand flexible.
As for the widely–used CMOS 0.18μm technology of Rohm Semiconductor, we tried to add a new option, i.e. high-voltage
option. This new option, targeted on so-called “More-than-Moore” axis, is intended to be used for extending the CMOS
0.18μm technology to MEMS or special high-voltage applications. Depending on results from the test run in 2009, we willsoon decide a possibility of the new option in the future VDEC services.
As for an extension toward so-called “More-Moore” axis, we are now planning to introduce a new menu of CMOS
40 nm technology, in addition to the CMOS 65 nm technology. Thus we would like to continue to provide scaled CMOS
technologies for high-speed academic chip designs.
The D2T (Design to Test) research division, donated by Advantest Corporation, entered into the 3rd year. Its researcharea is expanded to cover design verifications, testing methods and high-speed signal measurements. In December 2009,the 3rd D2T Symposium was successfully held, inviting distinguished researchers from Japan and overseas. Here theresearch results obtained by Dr. Komatsu and researches in the D2T division were also reported. The University Award,“ 稷門賞 ” was presented to Advantest Corporation from our President, as recognition to the continuous contributions foreducation and research. We would like to appreciate the valuable support given by Advantest Corporation, again.
The 1st two-year-term of the “VDEC supports of young teachers in Japan” has successfully finished at the end of 2009.
During the last two years, the supporters contributed a lot to VDEC for planning and operation of many VDEC events suchas seminars and forums. Without their contributions, these VDEC events could not be so successful. In 2010 the 2nd twoyear-term starts. We would like to ask new supporters for continuous collaborations with VDEC, again.
Now the economics in Japan is reported getting better. However, the role of LSI designers would be no more same
as before the crisis. Potential capabilities, expected to students and researchers in LSI design field in Japan, are shifting
toward application-oriented practical skills. From the beginning, the mission of VDEC is the promotion of education andresearch in LSI design field, by means of practical chip-design and implementations. We are now, once more, recognizing
our mission and role in order to promote education of future leaders in the LSI design field in Japan. We thank you for yourcontinuous supports and collaborations, again.
April 2010

平成 21 年度
東京大学大規模集積システム設計教育研究センター年報
2010 年 8 月
編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒 113-0032 東京都文京区弥生 2-11-16
武田先端知ビル 4 階 401 号室
電話 03-5841-8901

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里 5-9-8
電話 03-3803-3131（大代表）

VLSI Design and Education Center, University of Tokyo
Director

2010VDEC年報H2-3.indd 1

10.8.4 11:46:09 AM

平成 年度22

東京大学大規模集積システム設計教育研究センター

VLSI Design and Education Center, The University of Tokyo
Annual Report 2010

2010
VLSI Design and Education Center, The University of Tokyo

Annual Report
平成22年度東京大学大規模集積システム設計教育研究センター
年 報

年報