巻 頭 センター長挨拶
第1章 概要2

1. 1. VDEC組織概要
1. 2. 人事報告
1. 3. 決算報告第2章 平成12年度VDEC事業報告 ………
2.
2.
2.
2.
2.

1.
2.
3.
4.
5.

7

VLSIチップ試作
CADソフトウェアの整備
セミナー開催教材整備・情報発信装置の整備・運用・利用公開

第3章 研究報告 ……………………………………

24

3. 1. 研究室構成員
3. 2. 研究概要
3. 3. 発表文献

第4章 平成13年度の活動計画 ………………

50

第5章 チップ試作結果報告 ……………………

55

5. 1. 試作結果
5. 2. チップ種別索引
5. 3. チップ試作者の発表文献リスト

第6章

付録

………………………………………

173

第 1 章 VDEC 概要
1．
1．組織概要VDEC は平成 8 年度に発足した．当初は専任教官

は広島大学と金沢大学からそれぞれ 1 名ずつの流動

5 名と事務官 1 名という小さな組織であったが，平助教授が VDEC に派遣された．平成 13 年度からは

成 9 年度に専任教官 2 名と事務官 1 名が増員され東京工業大学と千葉大学から流動助教授が派遣された．さらに，全国の大学と連携を密にする目的で，ている．また，産業界と協力を行うため，客員教授

各大学から 2 年を単位として 2 名の教官を派遣する（I 種）が 1 名おかれている．現在，VDEC は現在，

「流動教官ポスト制度」が平成 9 年度からスタート

専任教官 9 名，客員教授 1 名，事務官 2 名の定員をした．平成 10 年度までは東北大学と横浜国立大学

有しているが，他にも多くの協力教官および事務官からそれぞれ 1 名ずつ，平成 11 年度と平成 12 年度の援助を得ながら VDEC は運営されている．

1．
2．人事報告VDEC 人事2

センター長・教授

浅

田

邦

博

教

授

鳳

客員教授

田

中

正

文（平成 13 年 3 月まで，平成 13 年 4 月から協力研究員）

客員教授

玉

置

洋

一（平成 13 年 4 月から）

助

教

授

平

本

俊

郎

助

教

授

北

川

章

夫（平成 13 年 3 月まで）

助

教

授

小

出

哲

士（平成 13 年 3 月まで）

助

教

授

一

色

助

教

授

北

神

助

手

鄭

助

手

三

田

助

手

石

原

亨

助

手

小

松

聡（平成 13 年 4 月から）

事務主任

岩

下

会計掛長

清

水

事務掛員

石

井

肇

雄

センター長秘書

吉

田

直

美

協力教官

柴

田

藤

田

藤

島

実（東京大学新領域創成科学研究科助教授）

池田誠（東京大学工学系研究科電気工学専攻助教授）

紘 一 郎

剛（平成 13 年 4 月から）
正人（平成 13 年 4 月から）

若吉健郎（平成 13 年 4 月から工学系研究科電気工学専攻講師）

吾要直（東京大学新領域創成科学研究科教授）
昌宏（東京大学工学系研究科電子工学専攻教授）

浅田 邦博

鳳 紘一郎

田中 正文

玉置 洋一

柴田

直

藤田 昌宏

3

平本 俊郎

北川 章夫

小出 哲士

藤島

実

一色

剛

北神 正人

池田

鄭

三田 吉郎

石原

亨

小松

岩下 健吾

石井 肇雄

吉田 直美

聡

誠

清水

若

要

新任職員紹介
客員教授

玉

置

洋

一（たまき

よういち）

本年 4 月より２年間の任期で VDEC の客員教授を評価に取り組んできました．また，最近は通信分野拝命いたしました．主に，LSI の試作，評価関係をや計測分野でニーズが高まっているミックスドシグ

担当します．これまで会社（日立）では大型計算機

ナル LSI を BiCMOS および CMOS 技術を用いて開用に論理・メモリ LSI の高集積化，高性能化を目的発する仕事を担当しています．ここで，レイアウト

として新しいデバイス構造の研究，開発を行ってき設計からチップ試作，テスティング，実装まで LSIました．そこでは，新デバイスのフィージビリティ

製造の一連のステップを経験しました．今後は，こを評価するために，TEG の設計，試作，評価を行れらの経験を生かして VDEC の活動に貢献したいい，デバイスの性能評価と合わせてプロセスの品質と考えております．よろしくお願い致します．

助

教

授

一

色

剛（いっしきつよし）

この度，流動助教授として，東京工業大学大学院のハードウエア合成 CAD，画像処理，コンピュー理工学研究科集積システム専攻から転任致しまし

タグラフィックス，等を取り上げております．今後，た．研究分野として，マルチメディア用システム

VDEC の一員として，微力ながら精いっぱい頑張っ

LSI，FPGALSI アーキテクチャ及びその FPGA 上でて行きますので，よろしくお願い申し上げます．

の設計 CAD（論理合成，配置配線），C++ 言語から
4

助

教

授

北

神

正

人（きたかみまさと）

平成 13 年 4 月 1 日付けで VDEC の流動教官になップ製作までは至らない場合が多いです．しかし，りました北神です．異動前は千葉大学工学部情報画

実際の回路で生じる誤りの傾向を解析することで新像工学科に所属しておりました．専門はフォールト

たな機能の誤り制御符号が得られる場合も多く，実レラントシステムで，特に計算機のメモリシステム

際の回路の動作の解析は重要になると考えておりま

用誤り制御符号の研究をしてきました．VDEC にはす．このように，まだまだ VDEC を使いこなせてこれまで組み込み自己テスト機能を搭載したプロセ

いるとはいえない身ではありますが，皆様のお役にッサや故障回避機能を持った FPGA チップの作成で立てるよう勉強していきますので，どうぞよろしく

お世話になっていました．私の専門の中心である誤お願いいたします．

り制御符号の研究では一般に理論的検討が中心でチ

助

手

小

松

聡（こまつ

さとし）

今年の 3 月に東京大学大学院工学系研究科電子工ますのでよろしくお願い申しあげます．VDEC の誕

学専攻の博士課程を修了し，4 月より VDEC の助手

生以来，チップ試作や CAD 利用技術の情報交換，に着任しました．これまで，チップ試作サービスや

CAD 講習会，デザイナーズフォーラム（若手の会）

設計技術，CAD 利用技術などを通じて VDEC とはなどを通じて全国の VLSI 関連の研究者のネットワ

ユーザの立場で関係してきましたが，これからはークが急速に広がったと感じますが，今後もさらにVDEC のサービスの提供側として利用者の皆様の力発展させることができればと考えています．私の研になれるように，微力ではありますが頑張っていき

究分野は低消費電力回路/システム技術，VLSI での符号化データ伝送方式，システムレベル設計技術な

まざまな活動を通じて皆様のお世話になるかと思いどですが，こちらに関しても興味のある方々と議論ますがその際にはよろしくお願いします．

や情報交換ができれば幸いです．今後，VDEC のさ運営委員会構成（平成 12 年度）
委

員

委

長

浅

田

邦

博

東京大学大規模集積システム設計教育研究センター長

教

授

員

柳

澤

幸

雄

東京大学大学院新領域創成科学研究科，総長補佐

教

授

紘 一 郎

東京大学大規模集積システム設計教育研究センター

教

授

俊

郎

東京大学大規模集積システム設計教育研究センター

助教授

崇

東京大学先端科学技術研究センター情報物理システム

教

授

鳳
平

本

南

谷

宮

永

喜

一

北海道大学大学院工学研究科電子情報工学専攻

教

授

大

見

忠

弘

東北大学未来科学技術共同研究センター

教

授

國

枝

博

昭

東京工業大学大学院理工学研究科集積システム専攻

教

授

柳

澤

政

生

早稲田大学理工学部電子・情報通信学科

教

授

山

田

実

金沢大学工学部電気電子システム工学科

教

授

高

木

直

史

名古屋大学大学院工学研究科情報工学専攻

教

授

小野寺

秀

俊

京都大学大学院情報学研究科通信情報システム専攻

教

授

谷

口

研

二

大阪大学大学院工学研究科電子情報エネルギー工学専攻

教

授

岩

田

穆

広島大学工学部第二類（電気系）

教

授

安

浦

寛

人

九州大学大学院システム情報科学研究科情報工学部門

教

授

山

内

寛

紀

立命館大学理工学部電気電子工学科

教

授

兵

庫

明

東京理科大学理工学部電気工学科

助教授

協議会構成（平成 12 年度）
協

議

員

浅

田

博

東京大学大規模集積システム設計教育研究センター長

教

授

小宮山

宏

東京大学工学系研究科長

教

授

柴

田

直

東京大学大学院新領域創成科学研究科

教

授

田

中

英

彦

東京大学大学院工学系研究科電気工学専攻

教

授

岡

部

洋

一

東京大学先端科学技術研究センター

教

授

荒

川

泰

彦

東京大学先端科学技術研究センター

教

授

紘 一 郎

東京大学大規模集積システム設計教育研究センター

教

授

鳳

オブザーバー

邦

平

本

俊

郎

東京大学大規模集積システム設計教育研究センター

助教授

北

川

章

夫

東京大学大規模集積システム設計教育研究センター

助教授

小

出

哲

士

東京大学大規模集積システム設計教育研究センター

助教授

柳

澤

幸

雄

東京大学大学院新領域創成科学研究科，総長補佐

教

授

5

1．
3．決算報告１．平成 12 年度経常経費
経

費

人
電

科

目

金

件
子

講

計
師

算
等

機

借
旅

額

経

費

60,548,624

校料

83,234,173

職

費

1,019,030

費

科

目

金

額

費

135,922,000

費

754,000

国 有 特 許 外 国 出 願 費

690,515員

旅２．平成 12 年度科学研究費補助金
研究代表者

研

究

題

目

種

類

金額（千円）

浅田邦

博

知的撮像・プリプロセス

特定Ａ（2）

65,017平

本

俊郎

量子効果を積極利用した薄膜 SOI MOSFET の性能

基盤Ｂ
（2）

3,200

基盤Ｂ
（2）

8,602

奨励Ａ（2）

1,200

ばらつき低減の研究
小

出

哲

士

ディープサブミクロン高集積高性能 VLSI
レイアウト自動設計システムの開発

小

出

哲

士

距離最小検出機能を有する連想メモリチップの試作と画像処理への応用

6

３．平成 12 年度産学連携等経費
研究代表者
浅

田

邦

研
博

究

題

目

システム LSI のための再利用可能な設計資産の構築

種

類

金額（千円）

共同研究

17,991

共同研究

1,790

共同研究

350

受託研究

1,987

手法の実験的研究
浅

田

邦

博

ディープサブミクロン世代の回路挙動評価技術に関
する研究

浅

田

邦

博

半導体自動試験装置におけるデジアナ混在デバイスの検査手法の研究

平

本

俊

郎

量子スケールデバイスのシステムインテグレーション

４．平成 12 年度奨学寄附金
以下の企業・個人から寄附を頂きました．
受入件数：

計 14 件

受入額

計 16,640 千円

日立製作所，日産自動車，三菱電機システム LSI 事業化推進センター，
富士通研究所，電気･電子情報学術振興財団，日本電気 NEC エレクトロンデバイス，東芝セミコンダ
クター社，北川章夫助教授，半導体理工学研究センター

第 2 章 平成 12 年度 VDEC 事業報告
平成 12 年度も前年度までに引き続き，「VLSI チップ試作の安定的運用」，「CAD ソフトウエアの配布・運用」，「セミナー開催」，「教材整備による情報の発信」，および「装置の整備・運用・利用公開」により，『LSI 教育情報の発信拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエアの整備』，『VLSI チップ試作支援』の 3 つの柱の円滑な運営を目指した事業を展開した．図 2.1 に示す VDEC の活動内容に基づき，以下に平成 12 年度の事業の概要を報告する．

7

図 2．1

VDEC の活動内容

2．
1．VLSI チップ試作
図 2.2 に VDEC およびそれに先行する通産省のパイた．さらに平成 10 年度には日立製作所の CMOS 0.35

ロットプロジェクトでのチップ試作数の推移を示したµm，平成 11 年度にはローム社 0.35µm がそれぞれ加ものである．

わり，試作品種数，試作面積ともに依然として増加傾

VLSI チップ試作は，平成 6，7 年度（1994，1995 年

向にある．

度）のパイロットプロジェクトでは，ファウンドリは

図 2.2（a）は設計されたチップ品種数を示す．図中

NEL 社の CMOS 0.5µm（現在当該プロセスは日立北の折れ線は，試作品種数の累計を表しており，VLSI

海セミコンダクタ社にて継続されている）1 社であっ試作研究・教育に直接的に係わった学生数を表していたが，平成 8 年度（1996 年度）の VDEC 発足後，日るものと考えられることから，研究・教育効果が劇的

本モトローラ社の CMOS 1.2µm（平成 11 年度からは，に向上していることが想像される．

オン・セミコンダクターにて継続）が協力を開始し，

図 2.2（b）に設計されたチップ面積を示す．試作プ

平成 9 年度からはローム社の CMOS 0.6µm が加わっ

ロセスが微細化すると，集積度が向上することで，見かけ上試作面積が減少するように見える場合がある．
そこで，図 2.2（c）に試作面積をそれぞれの試作プロ
セスにおける特性寸法で規格化した，規格化試作面積の傾向も併せて示す．
また，図 2.3 にこれまでに試作に参加した教官数，
大学数の推移およびその累計を示す．また，チップ試作に必要な設計規則などの，試作会社固有の機密情報（a）チップ試作数推移にアクセスするための「機密保持契約」締結教官数は
日立北海セミコンダクタが 35 名，日本モトローラが100 名，ロームの 0.6µm プロセスが 107 名，ロームの0.35µm プロセスが 51 名，日立製作所が 18 名となっている．

（b）チップ試作面積推移8（c）特性寸法で規格化したチップ試作面積推移

図 2．
3 VDEC チップ試作参加教官数・大学数の推移とその累計

図 2．
2 VDEC チップ試作実績の推移【平成 12 年度チップ試作概況】
平成 12 年度は，表 2.1 に示す日程でチップ試作を章のチップ試作報告を参照されたい．

行った．チップ試作の参加者・試作の内容は，第 5

表 2．1

チップ試作日程

設計締切日

チップ納品日プロセス

平成 12 年 6 月 19 日

平成 12 年 12 月 20 日

CMOS 0.6µm 2P3M ローム

平成 12 年 8 月 28 日

平成 12 年 12 月 27 日

CMOS 0.5µm 1P3M 日立北海

平成 12 年 9 月 11 日

組立中

CMOS 0.35µm 2P3M ローム

平成 12 年 10 月 2 日

平成 13 年 2 月 5 日

CMOS 1.2µm 2P2M オンセミ

平成 12 年 10 月 30 日

組立中CMOS 0.6µm 2P3M ローム

平成 12 年 12 月 11 日

平成 13 年 2 月 2 日

CMOS ゲートアレイ 0.35µm 1P5M 日立

平成 13 年 1 月 29 日

組立中

CMOS 0.5µm 1P3M 日立北海

平成 13 年 2 月 26 日

プロセス中

CMOS 0.6µm 2P3M ローム

平成 13 年 3 月 12 日

プロセス中

CMOS 0.35µm 2P3M ローム

平成 13 年 4 月 2 日

プロセス中

CMOS 1.2µm 2P2M オンセミ

【ライブラリ整備状況】
VDEC におけるチップ試作（主にディジタル LSI 試

イブラリ整備事業を行ってきている．現状では，作）では，設計ライブラリの整備が重要である．

VDEC における各プロセスの試作において，利用可能

VDEC では，VDEC 提供 CAD ソフトウエア中のライなライブラリは表 2.2 に示すとおりとなっている．

ブラリ生成ツールを利用して，平成 8 年度から順次ラ

プロセス

名

表 2．2

プロセス毎のライブラリ整備状況

称

成

P2lib

作

者

内

容

京 都 大 学 田 ・ Synopsys 用論理合成ライブラリ
丸・小野寺研究 ・ VerilogXL 用シミュレーションライブラリ・ CellEnsemble 用配置配線ライブラリ室状況

試作チップの動作検証完了http://www.vdec.u-tokyo.ac.jp/DesignLib/P2lib/NEL05/index.html
HHS（NEL）
0.5µm
EXDlib

九州大学安浦研 ・ Synopsys 用論理合成ライブラリ
究室
・ VerilogXL 用シミュレーションライブラリ・ VHDL 用シミュレーションライブラリ・ AquariusXO（ApolloXO 対応済み）用配置
配線ライブラリ・ CellEnsemble 用配置配線ライブラリ

試作チップの動作検証完了http://www.vdec.u-tokyo.ac.jp/DesignLib/Kyushu/NEL05/index.html

P2lib

京 都 大 学 田 ・ Synopsys 用論理合成ライブラリ
丸・小野寺研究 ・ VerilogXL 用シミュレーションライブラリ・ CellEnsemble 用配置配線ライブラリ
室

試作チップの動作検証完了http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/MOT15/rule.html

On Semi（MOT）
1.2µm

東京大学 VDEC
EXDlib・ Synopsys 用論理合成ライブラリ・ VerilogXL 用シミュレーションライブラリ・ AquariusXO（ApolloXO 対応済み）用配置
配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/MOT15/rule.html

EXDlib

豊 橋 技 科 大 田 ・ CellEnsemble 用配置配線ライブラリ
所・川人研究室

東 大 版 を
CellEnsembleに移植

http://www.vdec.u-tokyo.ac.jp/DesignLib/TUT/ROHM06/index.html
東京大学 VDEC
ROHM0.6µm

EXDlib・ Synopsys 用論理合成ライブラリ・ VerilogXL 用シミュレーションライブラリ・ AquariusXO（ApolloXO 対応済み）用配置
配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/ROHM06/rule.html
東京大学 VDEC
パスポー
トライブ
ラリ

・ Synopsys 用論理合成ライブラリ
ロームから提・ VerilogXL 用シミュレーションライブラリ 供・ AquariusXO（ApolloXO 対応済み）用配置
配線ライブラリ

CDROM にて配布
東京大学 VDEC
日立 0.35µm

EXDlib・ Synopsys 用論理合成ライブラリ・ VerilogXL 用シミュレーションライブラリ・ AquariusXO（ApolloXO 対応済み）用配置
配線ライブラリ

http://www.vdec.u-tokyo.ac.jp/CHIP/DesignRule/HIT35/rule.html

92．
2．CAD ソフトウエアの整備
平成 8 年度に導入された CAD ソフトウエア（表 2.3）

なっているが，これまで VDEC に利用登録をしていは，図 2.4 に示す全国地域拠点校 10 箇所にライセン

る（a）全国教官数および（b）その所属する大学数およびスサーバを設置し，全国各大学の利用者が手許の計算（c）CAD の利用申請があった研究室（教官）数の推移

機にインストールした CAD ソフトウエアを，最寄のは図 2.5 の通りである．

ライセンスサーバにおいて認証を行うことで，CAD

図 2.6 に VDEC を利用した研究成果の指標として，

ソフトウエアが利用できるという，ネットワークを利VDEC に関係する発表文件数の推移を示す．ただし，用した運用形態となっている．ライセンス数は CAD

発表文件数の調査をはじめた当初は発表文献リストのの項目ごとに 500 から 1000 程度のフローティングラ

提出率が良くなかったことや，文献リストの提出を徹イセンスとなっており，全国の大学・高専において教底したのが 98 年度以降であることから，年度間の文育・研究目的に限り利用できるようになっている．

献数を単純には比較できないが，発表文献の数は着実

VDEC の CAD の利用，および「2．1 項」のチップ試に増加しており，VDEC 発足以来，集積回路に関係す

作の利用のためには，あらかじめユーザ登録が必要とる研究が活性化されていることが確認できる．

北海道大学

10

東北大学

金沢大学

東大センター

九州大学

東京工業大学名古屋大学
京都・大阪大学
広島大学

図 2．4

表 2．3
項

目

全国地域拠点校導入された CAD システム
用

途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーション，論 Cadence Design
理合成，テスト生成，マクロセルを含むセルベースの配 Systems, Inc.
置配線とバックアノテーション，会話型の回路図および
マスクレイアウト入力，アナログ機能・回路シミュレー
ション，設計検証，回路抽出

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テスト Synopsys, Inc.
生成

自動配置・配線設計システム

マクロセルを含むセルベースの配置配線設計とバックア Avant! Co.
ノテーション，回路シミュレーション

（a）全国教官数の推移（b）大学数の推移

11（c）CAD 利用申込研究室数の推移

図 2．5

ユーザー登録数および CAD 申し込み数の推移

図 2．6

VDEC に関係する発表文献数の推移

2．
3．セミナー開催
LSI 設計技術の向上にはセミナーは欠くことができー，若手教官・学生のためのデザイナーズフォーラムない存在である．平成 12 年度には，CAD 利用のため等のセミナー，フォーラムを企画，実施した．

の技術セミナー，社会人のためのリフレッシュセミナ【CAD 利用のための技術セミナー】
CAD 利用のための技術セミナーでは，VDEC で現在使用可能な Cadence，Synopsys，Avant!のそれぞれの CAD ツールの操作方法等を各ツールベンダーから講師を派遣していただき講習を行っている．また，
VDEC で開発したライブラリを用いたチップ設計に関する講習も VDEC スタッフで実施している．平成 12
年度は，8 月に初心者を対象とした第 1 回の CAD 利
用のための技術セミナーを東京大学 VDEC で実施した（表 1）．この技術セミナーでは，Cadence のツール
を 5 日間，Synopsys のツールを 3 日間，Avant!のツー
12

ルを 2 日間，Star-HSPICE の講習を 2 日間で実施し，これら CAD 技術セミナーへの参加要望は非常に大各コースに約 50 名の教官・学生の受講があり，各ツきいため，VDEC 拠点校の協力を得ながら各地方拠点ールの使用方法や VDEC ライブラリを用いた VLSI 設校で開催しているが，地方拠点開催でもその地方から計フローを修得している．また 3 月には上級者を対象の参加者にとどまらず，遠方からの参加希望が多く寄とした CAD 技術セミナーを地方拠点（北海道，東北，

せられている．これは CAD 技術セミナーに対する需金沢，名古屋）で実施し，Cadence，Synopsys，

要が依然として大きなことを表しており，より大規模

Avant!，Star-HSPICE 等の最新のツールの上級トレー

な CAD 技術セミナー開催の仕組みの整備が急がれる

ニングを行った（表 2.4）．

状況にある．

表 2．4
講習項目
Cadence VerilogXL

Cadence
LayoutEditor

会場

平成 12 年度 CAD 技術セミナー開催状況
開

催

日

参加人数

講習概要
Verilog HDL を使用した回路の構造記

東京大学

平成 12 年 7 月 31 日

50

述，動作記述の方法と Verilog-XL の実行方法を学習．
Layout Editor の 使 用 方 法 ，

東京大学

平成 12 年 8 月 1 日

50

Parameterized Cell の概念と作成方法，
Stream 変換を学習．
DRC，ERC，LVS，LPE を行うため

Cadence Diva

東京大学

平成 12 年 8 月 2 日

50に必要なルールファイルの記述方法
を学習．

講習項目
Cadence
SiliconEnsemble

Avant!
Star-HSPICE

会

場

催

日

参加人数

講習概要
デザイン・フロー，入力データ・フ

東京大学

平成 12 年８月３〜４日

50ォーマット，配置，配線に関する基本操作を学習．
Star-HSPICE の基本的な機能と回路記

東京大学

平成 12 年８月 17 〜 18 日

50

述方法を中心に，演習問題を通じてStar-HSPICE の操作までを学習．
回路の合成，結果の解析等のSynopsys ツールを用いた論理設

開東京大学

平成 12 年８月 21 〜 23 日

50

計DesignCompiler を用いた基本的な設計手法を習得．また，VSS を用いたシミュレーションの基礎を修得．
Milkyway での配置配線用ライブラリ
やデザインのセットアップ，自動配Avant!ツールを用いたセルベー東京大学

平成 12 年８月 24 〜 25 日

50

ス設計

置配線コアツール Apollo のデザイン
フローと各フェーズでの機能を講義と実習を通して習得して頂く基本コース．

Cadence

北海道地区

Layout Editor の 使 用 方 法 ，（北海道大Parameterized Cell の概念と作成方法，

学 VDEC

平成 13 年３月６〜８日

30

サブセンタ

LVS，LPE を行うために必要なルーー）

ルファイルの記述方法を学習．

中部地区

Star-HSPICE の基本的な機能と回路記（名古屋大Star-HSPICE

Stream 変換を学習．DRC，ERC，

学 VDEC

平成 13 年３月８〜９日

30

サブセンタ

述方法を中心に演習問題演習問題を通じて Star-HSPICE の操作方法の習得ー）

セルライブラリデータベース構築や
外部データの入出力を行う Milkyway

北陸地区
Avant!

（金沢大学
VDEC サブと配置/配線ツールの Apollo に関する
平成 13 年３月 12 〜 13 日

30

上級トレーニング，並びに，Avant!
社 PlanetPL（フロアプランナ）とタ

センター）

イミングドリブン配置配線に関する講習
DesignCompiler に関する上級トレー

東北地区
Synopsys（東北大学
VDEC サブセンター）

ニング Chip Synthesis2 の講習と演習，
平成 13 年３月 21 〜 23 日

30

並びに Scirocco（VSS シミュレータの後継）の基本・応用シミュレーシ
ョンの講習・演習13【社会人のためのリフレッシュセミナー】

14

平成 12 年度 12 月〜 1 月には平成 11 年度に引き続

12/9 実施），コ

き，集積回路産業に携わる職業人を対象にリフレッシ

ース 2 ：アナロ

ュ教育として VLSI 設計に関する最新かつ高度の知

グ集積回路設計

識・技術の習得を目的として，社会人向けの「VLSIと演習（12/14

設計リフレッシュセミナー」を拠点大学教官および企〜 16 実施），コ業の第一線の設計者を講師に招き開催した（表 2.5）．

ース 3 ：最先端

このセミナーは主に社会人を対象として，演習を伴う

VLSI 設計実例

最新の VLSI 設計技術の実践的教育を行うもので，平（1/9 〜 10）を成 10 年度に文部省専門教育課の支援のもとでスター開催し，講師とトしたが，今年度は（財）電気電子情報振興財団の協して大学・企業

力（共催）を得，また文部省高等教育局専門教育課，の集積回路研日本電子機械協会（EIAJ），システム LSI 開発支援セ

究・教育に携わン タ ー （ V S A C ）， 半 導 体 理 工 学 研 究 セ ン タ ー

る教官や研究者約 13 名を招聘し，VLSI 設計に関する（STARC），日本応用物理学会，情報処理学会，電気講義や最新の CAD ツールを使用した実習をはじめ，

学会，電子情報通信学会の協賛をあわせて得ることが最先端の VLSI 設計技術の紹介を行った．参加者はコでき，大変効果的で有意義なセミナーとなった．本年

ース 1，2 はそれぞれ約 50 名，コース 3 は約 120 名あ

度は VLSI 設計に関する 3 つのコース（コース 1 ：り，延べ 220 名程度となった．

HDL によるディジタル集積回路設計と演習（12/6 〜

表 2．5
講習項目

コース 1：HDL による
ディジタル集積回路
設計と演習

社会人向けリフレッシュセミナー開催状況
開催日

講

師

参加数

講習概要

今井 正治（大阪大学

ハードウェア記述言語（HDL）

教授），越智 裕之（広によるディジタル集積回路設計，

平成 12 年

島 市 立 大 学 助 教 授 ），12 月 6〜 9 日

小林 和淑（京都大学

50

Verilog HDL を用いた FPGA の設計演習，論理合成と自動配置配助手），池田 誠（東京線手法による ASIC 設計の流れの大学 講師）

演習

講習項目

開催日

講

師

参加数

岩田 穆（広島大学 教コース 2 ：アナログ集積回路設計と演習

平成 12 年授），小野寺 秀俊（京12 月 14 〜 16 日 都大学 教授），小谷 光

アナログ集積回路の特徴と役割，
50

VLSI 設計実例

平成 13 年

レイアウト設計，設計検証，回路シミュレーション

司（東北大学 助教授）

コース 3 ：最先端

講習概要

岩田 穆（広島大学 教

アナログおよび AD 混載 VLSI，授），安浦 寛人（九州CMOS アナログ回路設計の基礎，
RF 回路と無線通信用 LSI の設大 学 教 授 ）， 松 澤 昭

１月９〜 10 日 （松下電器），束原 恒夫

120

計，PLL と PLL 搭載 AD 混載 LSI（NTT），小久保 優（日の設計，MPEG4 コーデック LSI

立 製 作 所 ）， 道 山 淳 児の設計事例，システムレベル低（松下電器）

消費電力化設計手法【若手教官・学生のためのデザイナーズフォーラム】
学生および若手教官を対象とした VDEC LSI デザイを学び，実践的な使い方の向上を図るための「チューナーフォーラム（VDEC LSI Designers Forum）を開催

トリアル講演」，2）学生時代の LSI 設計・評価の経験している．VDEC LSI デザイナーフォーラムは，LSIが就職後どのように役立っているかについて伺う

設計者が，互いの研究成果だけではなく，チップ設計「VDEC 卒業生講演」を導入した．今回は，IEEEで苦労した点，失敗事例と解決策，研究室に於ける設Solid-State Circuit Society，Japan Chapter，電子情報通計環境の構築法など，通常の研究会や学会などでは得信学会中国支部，情報処理学会中国支部に共催団体とることのできない情報を共有し，大学または研究室のして支援していただいた．また，本フォーラム開催に枠を越えて研究者が連携を深めることを目的としていあたって，会場・宿泊設備その他の準備，スタッフのる．平成 12 年度は，9 月 26 日，27 日に広島県宮島町

手配等は，地元幹事大学のご協力により実現されていで開催され，76 名の参加者があった．新しい企画とる．平成 12 年度は，広島大学の岩田穆先生，永田真

して，1）LSI 設計の際に使う CAD ツールの動作概念

先生の研究室に幹事を務めていただいた．

表 2．6

平成 12 年度プログラム
9 月 26 日（火）13 : 00 〜 13 : 30

基調講演：広島大学

岩田穆 教授13 : 30 〜 16 : 30

チュートリアル講演（5 件）

16 : 30 〜 18 : 00

設計事例講演18 : 30 〜 20 : 00

懇親会

21 : 00 〜 00 : 00

ポスターセッション（15 件）（3 件）

9 月 27 日（水）09 : 00 〜 10 : 00

VDEC 卒業生講演：NTT 通信エネルギー研究所：ソニー LSI デザイン株式会社

10 : 15 〜 12 : 00

パネルディスカッション

森澤文晴 氏廣瀬 啓 氏15表 2．7平成 12 年度 VDEC LSI デザイナーフォーラム発表内容一覧

1．基調講演16

次世代情報処理システムにおけるアナデジ集積回路技術

岩田 穆（広島大学）

2．チュートリアル講演
2000 年 VDEC の現状と展開

池田 誠（東京大学）

新しい VDEC ライブラリの開発

石原 亨（東京大学）

汎用テストベンチ作成ツールを用いたシミュレーションからテ

小林 和淑（京都大学）

ストまで
PARTHENON と合成技術

泉 知論（京都大学）

レイアウト設計と組合せ最適化-CAD ツールの中身はどうなっ小出 哲士（東京大学）ているか
3．設計事例講演
オンデマンドライブラリを用いた最適 LSI 設計手法

橋本 昌宜（京都大学）

有線 CDMA バスインターフェースの設計とそれに関する考察

吉村 隆治，Tan Boon Keat，松岡俊匡，谷口
研二（大阪大学）

学生実験「CMOS ゲートアレイの設計と試作と評価」紹介

三田 吉郎（東京大学）

4．VDEC 卒業生講演
VDEC の経験の活かし方とアドバイス

森澤 文晴（NTT 通信エネルギー研究所）

会社と大学の LSI 設計環境と VDEC 経験の効用

廣瀬 啓（ソニー LSI デザイン株式会社）

5．ポスターセッション
オーバーサンプリングΔΣ変調器の設計およびチップ作製

北村 登，伊藤 八十四，宮崎 大輔 *，川人 祥
二 *（鈴鹿工業高等専門学校，* 静岡大学）

アナログ波形サンプリング LSI

南雲 崇（東京農工大学）

スイッチトキャパシタ変成器による DC-DC コンバータの IC 化松尾 嘉洋，沖 和史（福岡大学）

光インターフェースの高速化

中村 公亮，藤田 隼人（金沢大学）

マルチスレッドパイプラインプロセッサの VLSI による実現

高松 直樹，中村 毎良，深山 正幸（金沢大学）

吉川 泰正，永田 真，森江 隆，岩田 穆（広電流制御発振器を用いたΔΣ-AD 変換器の設計

島大学）
アナデジ混載レイアウト設計におけるデジタル自動配置配線ツ山本 美子，今村 俊文，永田 真，森江 隆，ール活用法

岩田 穆（広島大学）

入力信号パターンを考慮した低電力演算器の設計

室山 真徳，石原 亨，兵頭 章彦，安浦 寛人（九州大学）

東京大学浅田研究室における設計事例

小松 聡，山岡 寛明，根塚 智裕（東京大学）

ニューロン MOS 回路の低温直流特性

落合 忠博，波多野 裕（静岡理工科大学）

IP 向けプロセッサの設計試作

三谷 陽介，内田 裕志 *，平松 健，弘中 哲夫，Hans Juergen Mattausch*（広島市立大学，* 広島大学）

演算増幅器の試作例

Nicodimus Retdian Agung，高木 茂孝，藤田信生（東京工業大学）
杉本 成範，冨田 明彦，筒井 弘，境 和久，

LUT アレイ型 PLD の設計と試作

檜田 和浩，泉 知論，尾上 孝雄，中村 行宏（京都大学）
マルチポートキャッシュのための高速・小面積集中型アービタ大森 伸彦，岸 浩二，行天 隆幸，ハンス ユ
ルゲン マタウシュ（広島大学）

マイクロプログラム制御交差突然変異回路をもつ遺伝的アルゴ

井村 紀道，小泉 慎哉，中塚 裕康，小出 哲

リズム専用ハードウェア

士 *，若林 真一（広島大学，* 東京大学）
17【その他の共催・協賛セミナー】
日本学術振興会第 165 委員会が主催する「VLSI 設計・夏の学校」への協賛を行い，こちらも盛況であった．

（社）電子情報通信学会

VLSI 設計技術研究会が主催する講習会「VLSI 設計演習」への協賛も行った．

2．
4．教材整備・情報発信
VLSI 設計法の教材整備では，平成 9 年度に作成しズとして｢ディジタ

た「論理合成・シミュレーション検証（上流設計）」

ル集積回路の設計と「セルベースによる自動配置配線（中流設計）」「会話試作｣というタイト型設計（下流設計）」の教材，および平成 10 年度に作ルで出版した．本成した「マクロセル作成のための自習教材」を，

VDEC 教科書シリー

CAD ツールのバージョンアップにあわせて内容の更ズは「アナログ篇」

新を行った．本教材は，Web により参照できるようも発行に向けた準備に設定されており，全国の教育関係者が研究・教育目を行っているところ

的に自由に改定再配布できるようになっている．また，である．

希望される方には，CDROM による配布も行っている．
また平成 11 年度は，「QA システム」（図 2.7）の構築を行った．平成 12 年度には，質問とその回答を自動的にデータベース化するとともに，頻繁にされる質問（FAQ ： Frequentry Asked Question）に対する半自動応答システムの構築を行った．
2.3 項の「リフレッシュセミナー」，「VLSI 設計演習」
18における講習の内容をその講師の先生を中心に執筆していただき，平成 12 年度初旬に VDEC 教科書シリー（a）Q&A システム概要

図 2．7（b）Q&A システムの流れ

Q&A システムの模式図

2．
5．装置の整備・運用・利用公開
VDEC では，発足以来導入されてきた装置の運用を

デジタル LSI に関しては，治具を新たに作成すること行うとともに，各装置を全国に利用公開を行っている

なく，VDEC および拠点校の LSI テスターにより評価（一部装置は，利用公開に向けた準備中）．表 2.9 に装が行える体制が整っている．さらに，今後新たな品種

置の一覧と利用公開の状況を示す．公開されている装の試作が可能になった場合においても，品種に応じた置に関しては，前述の装置利用法セミナーの受講者にドーターボードを 1 種類準備することで，全国の各大対して利用者資格を認定し，利用は，利用者資格を有学における LSI テスターに対応可能な体制が整っていする者もしくはその同伴の場合による利用を原則としる．今後，LSI テスト法および LSI テスター利用法のているが，必要に応じ，VDEC の職員などが対応するセミナーを頻繁に開催することで一層の利用の促進をことで，利用を認める場合もあるので，相談いただき

図り，試作した LSI の特性・性能評価が容易に行える

たい．

環境の整備に努めたい．

その中で，特に試作チップの評価装置関係は，今後試作チップの評価に関しては，試作チップの組み立

ますます評価に対する需要が増大することが予想されてが QFP パッケージが多いことも有り，発足当初よることから，平成 9 年度に，拠点校に設置されている

り，QFP パッケージを実装できるソケットの頒布おLSI テスターの試作チップ評価用治具の共通化を目指

よび QFP ソケットのピンを標準 2.54mm ピッチに変換

して，共通ソケットを有するマザーボード（図 2.8）

する変換ボードの頒布を行ってきている．詳細はをテスターごとに準備し，共通ソケット上搭載する，Web のチップ試作の項目に掲載しているのでご活用

LSI の品種毎のドータボード（図 2.9）を準備した．

いただきたい．

19

これにより，VDEC で標準ピン配置に基づき試作した

表 2．8
項

目

装置一覧および利用公開状況

装置名

説明利用

ロジック LSI

ミックスシグナル

100MHz/200MHz320 ピンのデジタルテストシステ

LSI テスター： ITS

ピンおよび 4 チャネルのアナログピム

9000Exa

ン有している．VDEC において標準

公開状況
公開中

連絡先
ITS9000@vdec.
u-tokyo.ac.jp

ピン配置で試作したチップを測定するための治具を揃えている
EB テスター：

動作状態におけるチップ表面の電位 公開中

IDS5000@vdec.

IDS5000ZXを観測することで動作・不良解析を

u-tokyo.ac.jp

行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
回路修正用 FIB ：LSI パターンの設計ミス等による配 公開中

IDSP2X@vdec.u

IDSP2X

線ショート，オープンに対して，配-tokyo.ac.jp

線の切断，白金膜の生成によるジャンパーの生成が可能

項

目

装置名

説明利用

公開状況

オートプローバ：

ウエハ上での LSI の動作検証を行う 希望に応じ利PM-90-A

ためのオートプローバ．上述の LSI

用可能

連絡先
VDEC@vdec.utokyo.ac.jp

テスターとドッキングして使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブカードを備えている
アナログ・

アナログ・ RF 測定

DC パラメータ測定，容量測定，ネ 希望に応じ利RF 測定シス

装置一式： HP4156,

ットワークアナライザ，スペクトラ 用可能．但し tokyo.ac.jp

テム

HP4284, etc

ムアナライザ等の測定装置

低雑音マニュアル

マニュアルにて 6 インチまでのウエ

プローバ： Cascade

ハ上のチップの測定が可能．測定に社

は，通常のプローブ針（６本まで）

VDEC@vdec.u-

VDEC の業務による利用を優先とするのほか，50GHz までの測定が可能な
高周波プローブを２本備える
低雑音・温度制御

セミオートにてウエハ上のチップの機構付きセミオー

測定が可能．ウエハを− 50 ℃から

トプローバ： Karl

200 ℃まで制御可能．プローブカー

Suss 社

ドによる測定が可能なほか，GPIB を介した制御を行うことで半自動測定も可能

205 インチウエハを 25K まで冷やした

極低温プローバ

要相談

測定が可能

VDEC@vdec.utokyo.ac.jp

電子線描画シ

マスク描画・ウエ半導体製造用マスクの描画，および 試験的に学内

JEOLEB@vdec.

ステム

ハ直描装置： JBX-

シリコンウエハへのパターンの描

u-tokyo.ac.jp

7000SB

画，およびそのエッチングが可能．

向けに公開中最小描画寸法 0.5µm
汎用 FIB シス

FIB 装置：

ガラスマスクの欠陥修正の他，断面 試験的に学内

テム

SMI9800MSP

観測のための加工等が可能

図 2．8

向けに公開中拠点校設置 LSI テスター用マザーボード

SEIKOFIB@vde
c.u-tokyo.ac.jp

図 2．9VDEC を利用した試作チップ用ドーターボード

21

2．
6．VDEC のサービスを利用した学生実験
VDEC の CAD 環境やファウンドリを利用して学生実験を行う大学も年々増加傾向にある．その例として広島大学工学部で行っている学生実験を以下に紹介する．

【はじめに】

ることによって，理解を深める．測定には，東京大学

広島大学工学部第二類（電気系）の電子システム課

大規模集積システム設計教育研究センター（VDEC）

程および電気電子工学課程では，平成 13 年度から学の協力を得て作成された n および p チャネル MOSFET

生実験の大幅な内容改訂を行い，学部 3 年生を対象に（L ＝ 4 および 8µm，W ＝ 20 および 150µm）を用いる．

単体 MOSFET の動作特性を理解することを目的とす

測定は直流電源とディジタルマルチメータを用いて行る学生実験を行うこととなった．このテーマでは，単い，ゲート電圧をパラメータとしたドレイン電圧-ド体 MOSFET の電流電圧特性の測定およびデバイスシ

レイン電流特性と，ドレイン電圧をパラメータとした

ミュレーションを行い，また，CMOS インバータのゲート電圧-ドレイン電流特性を測定する．測定結果

特性を測定することで，集積回路において重要な役割

を MOSFET の動作に関する理論式と併せて考察するを果たす MOSFET とその回路応用の基礎的な部分をことにより，MOS デバイスの基本的な物理を学ぶ．

学習する．
2）単体 MOSFET の 2 次元デバイスシミュレーション
22【実験の概要】第 2 週目は，単体 MOSFET の 2 次元デバイスシミ

本実験では，現在集積回路において欠かせないュレーションを行い，電流電圧特性等は第 1 週目の結MOSFET の構造や動作原理および素子内部のキャリ果と併せて理解し，また，測定では知り得ないデバイ

ア輸送現象を，測定と 2 次元シミュレーションの両面

ス内部のポテンシャル等の様子を求めることによっから理解することを目的とする．また，MOSFET をて，MOSFET の動作原理に関する理解をさらに深め用いた最も単純な回路の 1 つである CMOS インバー

る．学生には基本となるシミュレーションのインプッ

タの動作についても理解し，MOSFET の回路応用をトファイルが与えられ，まずそのファイルを基に 2 次学ぶための橋渡しとしての役割も担っている．本実験

元デバイスシミュレータの基本概念や使い方を学ぶ．

は学部 3 年次の前期において，1 グループ 3 週間にわ

そのファイルの記述を必要に応じて変えていくことにたって行われる．実験は 1 グループ 10 人程度の学生

より，様々な構造や条件下でのシミュレーションを行を 2 つに分けて並列に行われる．

い，結果について考察する．

【実験の流れ】3）CMOS インバータ特性の測定

本実験は 3 週にわたり行われ，3 つの部分から構成
されている．

第 3 週目は，市販の CMOS インバータの DC 特性を測定し，その動作特性をおよび MOSFET の簡単な回路応用について学ぶ．CMOS インバータの入力に DC

1）単体 MOSFET の電流電圧特性の測定
実験の第 1 週目は，単体 MOSFET の動作原理について学び，実際に特性を測定し，結果について考察す

電圧を用い，出力電圧を測定することにより入出力の反転動作を確認し，それが MOSFET の単体動作とどのように結び付いているのかを学ぶ．

【まとめ】
単体 MOSFET の動作特性を理解することは，集積の得た知識を研究に役立てられるような学生実験にしていきたい．

回路の動作理解にも繋がる基本的かつ重要なポイントである．今回の学生実験テーマの改訂で単体 MOS-VDEC では，今後このように学生実験等において

FET の特性測定とデバイスシミュレーションが行われ

VDEC の設備が有効に利用されることを期待すると共ることにより，その理解を深めることができることをに，VDEC の提供するサービスが VLSI 設計教育の活期待する．今後このテーマを改善していき，学部生が性化につながることを期待する．

より半導体デバイス研究に対して興味を抱き，またそ23

第 3 章 研究報告
3．
1．研究室構成員（平成 12 年度）
鳳・藤島研究室
鳳

24

紘一郎

大池

祐輔

修士 1 年

教授吉田浩章

修士 1 年
修士 1 年

藤島

実

助教授

申

秀擘

北澤

清子

助手

小玉

輝

学部 4 年（現在大学院鳳・藤島研）

天川修平

博士 3 年（現在ケンブリッジ大学研究員）

杉山

聡

学部 4 年（現在大学院浅田・池田研）

大内真一

博士 2 年

高山

伸一

今村

晃

修士 2 年（現在大学院鳳・藤島研究室）

中原

段

藤田

隆史

修士 2 年（現在 NTT）

Ulkuhan Ekinciel 研究生（現在大学院浅田・池田研）

千葉智子

修士 2 年（現在松下電器）

石田光一

修士 1 年

柴田研究室

近藤

裕也

修士 1 年

柴田

直

教授

杉浦

学

修士 1 年

村井

徹

助手

田島

卓郎

修士 1 年

三田吉郎

助手（2001 年 4 月 1 日より講師）

田辺亮

修士 1 年

徐懐宇

博士 2 年

八木雅和

博士 1 年

ダナルドノ・ドゥイ・アントノ

学部 4 年（現在大学院桜井研究室）

学部 4 年
学部 4 年（現在大学院保立・山下研）

南雲俊治

学部 4 年生（現在大学院平本研究室）

顧清栄

博士 1 年

本多祐樹

学部 4 年生（現在警察庁）

山崎俊彦

修士 2 年（現在柴田研究室博士 1 年）

柳瀬健吾

学部 4 年生（現在大学院坂内研究室）

小川誠

修士 1 年

小林大輔

修士 1 年

木村弘枝

修士 1 年

野村周央

修士 1 年

伊藤潔人

学部 4 年（現在柴田研究室修士 1 年）

助手

齊藤

康祐

学部 4 年（現在鳳・藤島研究室修士 1 年）
学部 4 年（現在柴田研究室修士 1 年）

浅田・池田研究室
浅田
池田
鄭

邦博
誠
若

教授
講師（

2001 年 4 月 1 日より助教授
現在ケンブリッジ大学客員研究員

）

石原

亨

助手

田口

晶康

鈴木

真一

技官

山本

憲

喬

健

博士 4 年（現在中国へ帰国）山下高廣

博士 4 年（現在 STARC）

小松

聡

村上

学部 4 年（現在鳳・藤島研究室修士 1 年）

藤田研究室

博士 3 年（現在 VDEC 助手）

藤田

昌宏

教授

喜則

博士 2 年

久保賢生

学部 4 年（現在大学院藤田研究室）

瀬戸謙修

博士 2 年（現在 Pacific Design Instruments）

黒羽

毅

根塚

智裕

博士 2 年

世羅元啓

学部 4 年 （現在総務省）

中島裕介

修士 2 年（現在三菱商事）

中谷大介

学部 4 年 （現在日立製作所）

山岡寛明

修士 2 年（現在浅田・池田研博士課程）

学部 4 年

平本研究室
平本

俊郎

北川研究室
助教授

北川

章夫

助教授

（金沢大学工学部情報システム工学科集積回路工学研究室と共更屋拓哉

技官（2001 年 4 月 1 日より助手）

任

玄植

博士研究員

犬飼

貴士

博士 2 年

間島秀明

博士 2 年

後明寛之

修士 2 年（現在，松下電器産業）（広島大学大学院工学研究科複雑システム工学専攻の若林助教

齋藤俊樹

修士 2 年（現在，ソニー）

授グループ，並びに広島大学ナノデバイス・システム研究セン

王海寧

修士 2 年（現在，富士通）

永田英次

修士 2 年（中央大学からの研究実習生，現在日立超 LSI）

齋藤真澄

修士 1 年

大澤淳真

修士 1 年（中央大学からの研究実習生）

齋藤裕太

学部 4 年（中央大学からの研究実習生）

同研究）

小出研究室
小出

哲士

助教授

ターのマタウシュ教授グループと共同で研究）

田中研究室
田中

正文

客員教授

（ローム（株））25

3．
2．研究概要鳳・藤島研究室
Hoh/Fujishima Laboratory（http://www.sf.t.u-tokyo.ac.jp/）
1． 集積回路を用いた量子コンピューティングのハードウェア

26

1.

Hardware Emulation of Quantum Computing Using VLSI

エミュレーション

Architecture

鳳紘一郎，藤島実，大内真一，千葉智子

K. Hoh, M. Fujishima, S. O’uchi, and T. Chiba

我々は量子計算で用いられる情報処理方法を大規模並列

We are studying the application of information processing based

演算機に応用する試みを行っている．汎用の量子計算エミ

on quantum computing for a massive parallel computing system.

ュレータをシリコン CMOS LSI を用いて設計し，実用的なFor the first attempt, we have designed a general-purpose hard-

計算システムを構築する際の要件を検討した．量子ビット

ware emulator of quantum computing with silicon CMOS LSI in（キュビット）で構成される量子系の基底状態はそれぞれorder to investigate the requirements for realization of a practical

周波数スロットを用いた周期信号で表現される．状態の重computer system. A basis of the quantum mechanical system

ね合わせは合成波として表され，各基底の観測確率は周波

consisting of quantum bits (qubits) corresponds to a periodic sig-

数成分のパワースぺクトルに対応する．量子計算における

nal in each signal frequency slot. Superposition of states is rep-

キュビットに対するユニタリ発展は，複素 FIR（Finite

resented by a synthetic signal and observation probability of

Impulse Response）フィルタと周波数変換器を組みあわせeach base corresponds to a power spectrum in the frequencyて各基底の振幅に対し演算を施すことにより実現される．

domain. Unitary evolution of qubits in quantum computing is3 量子ビットの量子アルゴリズムを実演し，その性能と規

realized by operation on the amplitudes using complex Finite

模の拡張性を詳細に議論した．

Impulse Response (FIR) filters and frequency converters.
Three-qubit quantum computation has been demonstrated and its
performance and scalability have been discussed quantitatively.

2． 単電子デバイス・回路の理論検証
鳳紘一郎，藤島実，天川修平，大内真一

2.

Theoretical Study on Single Electron Circuits andDevicesK. Hoh, M. Fujishima, S. Amakawa, S. O’uchi

単一電子デバイス・回路のシミュレーションをおこなう
上で重要な要素として，トンネリングレートの計算がある．

The effect of a tunneling electron on the tunnel barrier shape is

これは，一般的にはトンネル接合が一定のトンネル抵抗を

studied within the limit where a static image charge model is

持つものと仮定して計算されている．より正確には，量子applicable. It is shown that the single-electron tunneling current

力学的にトンネル電流を計算すればよい．しかしながら，

through an ultrasmall voltage-biased junction is not proportional

単一電子効果が発現する系ではトンネル障壁の形状がトンto the junction area because of charging at the electrodes.

ネリングの前後で変化するので，通常のトンネリングの問

Simple expressions are presented for the effective static barrier

題とはやや事情が異なる．そこで，この障壁形状の変化を

shape of a voltage-biased junction and of a junction in a circuit,

考慮に入れつつトンネリングレートを簡便に計算する方法

the former of which accounts for the anomalous current scaling.

を考察した．その結果，単一電子帯電効果がトンネル障壁

A possible experimental arrangement for verifying the scalingに及ぼす影響が明らかになり，理想的に電圧バイアスされ

relationship and the corresponding calculated results are sug-

た微小トンネル接合では，（平行平板キャパシタ近似が成gested. For the future integration of nano-scale memory, we

り立つ条件においても）トンネル電流が接合面積に比例しhave also studied operation mechanism of a metal-oxide-silicon

ないことがわかった．アイランドが含まれる回路に含まれ(MOS) type single-electron memory that realizes stable retention

るトンネル接合では，この効果は現れない．また，この特and fast writing, and shown design guidelines for performance

異な電流のスケーリングを検証するための化合物半導体を

improvement of the single-electron memory. This memory uti-

用いた実験を考案し，計算によってトンネル電流の変化の

lizes the direct tunneling of electrons between a floating silicon

しかたを見積もった．また，メモリのナノスケール集積を

dot and the conducting channel on the interface of silicon and

目指して，安定した記憶保持と高速な書き込みの両立可能

oxide. By a simple analysis taking the structure of the energy

な MOS 型単電子メモリの動作機構を解析し，高性能化のband of silicon into consideration, we showed that the writingための設計指針を示した．このメモリでは，電子がフロー

time of less than one microsecond as well as the retention time

ティングドットと MOS のチャネルとの間を直接トンネル

of more than one hour was obtained at room temperature. It isする現象を用いる．我々は，半導体のエネルギーバンド構also clarified that the features of the energy band were substan-造を考慮した簡潔なモデルを用いて解析を行うことによtial for the memory function of the device.

り，デバイス構造の最適化をもって室温でサブマイクロ秒
程度の書き込み時間とこれより 10 桁程度長い保持時間が両立可能であり，これがエネルギーバンドギャップによるものであるとの知見を得た．
3． ショットキー MOSFET

3.

Schottky MOSFET

鳳紘一郎，藤島実，田辺亮，田島卓郎

K. Hoh, M. Fujishima, R. Tnabe, T. Tajima

シリコンデバイスやシリコン回路は高速ネットワーク社会

In order that silicon-based devices and circuits satisfy theの要求に見合うために，MOSFET の微細化プロセスの開requirements for high-speed networking society, miniaturizing

発が必要とされている．しかしながら，MOSFET の微細

processes of MOSFETs need to be developed. Unwanted char-

化が進むと長チャネルの時代には問題にならなかった，シacteristics such as the short channel effect, punch through, andョートチャネル効果，パンチスルー，不純物原子のランダ

random distribution of doping atoms, however, have increasing-

ム分布のような様々な問題が顕著になる．そのような問題

ly degraded device performance as the gate length of a MOS-を解決するためのデバイスとしてソースおよびドレインに

FET is scaled down. We have studied the Schottky MOSFET to

シリサイドを用いた MOSFET の研究を行っている．我々

overcome these difficulties. Titanium silicide in source andはシリサイドとしてチタンシリサイドを用い，同一基板をdrain regions has been adopted in the MOSFET, which operate

用いて n 型にも p 型にも同等の動作をするデバイスの作製

as both n- and p-type on the same substrate depending on a gateを目指している．現在は同一基板上に 0.1µm 程度のチャネ

material. Currently, we have successfully fabricated 0.1-µm-

ル長までのデバイス作製に成功している．今後は更なる短gate devices. We are planning to scale down the gate length fur-

チャネル化を目指すとともに，同一基板上に，p 型と n 型

ther and will challenge the CMOS devices using different sili-に異なるシリサイドを用いた CMOS デバイスの作製にもcide for PMOSFET and NMOSFET as well. We are also devel-

挑戦していく．また，近年新しい材料として注目を集める

oping deposition and salicidation processes of one of the rare-

希土類金属 Er に焦点をあて，堆積方法，およびシリサイ

earth metals, Erbium, which has received attention for a last

ド形成プロセスの開発とシリサイドの特性を調べることとdecade, and to investigate formation kinetics and properties of同時に，金属・シリコン反応によるシリサイドをソース/

erbium silicide (ErSi1.7). We are currently fabricating Schottky

ドレイン領域に用いた nMOSFET の作製を行っている．研

Barrier nMOSFET with high-quality erbium silicide.

究の目的は，ディープサブミクロン MOSFET 技術において，その構造の妥当性を検証し，その応用可能性を模索す
ることにある．現在は，高品質エルビウムシリサイドを用いた nMOSFET の作製に従事している．
4． マイクロメディカルセンサーの実現に向けた低消費電力ア

4.

Low-Power Analog Circuits for Micro Medical Sensor

ナログ回路

Systems

藤島実，鳳紘一郎，藤田隆史，近藤裕也，石田光一

M. Fujishima, K. Hoh, T. Fujita, Y. Kondo, K. Ishida

我々は，人体に装着したまま，心電図や体温等の生体情We are studying a low-power RF transceiver realized with

報を収集し，送信可能なマイクロメディカルセンサーの研CMOS process for “Micro Medical Sensor” system, where the究を行っている．システム全体を 1 チップで実現すること

whole system is integrated into a small chip with very low

により消費電力やサイズの大幅な低減が見込まれるため，

power consumption. The 2.4-GHz transmitter circuit with a

デジタル回路と相性のよい CMOS 技術を用いて無線通信

simplified power amplifier is fabricated in order to realize low-

回路を構成することを目指している．その一環として，電power consumption. We are also studying a low-power sigma-

力増幅器を簡略化した回路構成とすることで低消費電力化

delta A/D converter applying chopper-stabilized amplifier toを図った 2.4 GHz トランスミッタを試作した．また，meet the following requirements.

・ 1.5 V（ボタン電池 1 個）で動作可能な低消費電力集積・ Low-voltage operation (Supply voltage is a silver-oxide bat-

回路の実現・センサーからの微弱な出力をバッファアンプを介せずダイレクトに変換tery of 1.5volt.)
・ No pre-amplifier is required to capture small input signals.

27

という制約条件のもと，ＤＣオフセットや 1 ／ｆノイズの影響を軽減可能な，チョッパースタビライズドアンプを応用した，ΣΔ型Ａ／Ｄコンバータの研究を行っている．
5． カオスを利用したパイプライン型 A/D 変換器

5.

藤島実，鳳紘一郎，今村晃

Pipelined A/D Converter Using Chaotic Dynamics
M. Fujishima, K. Hoh, A. Imamura

パイプライン型 A/D 変換器を，各段ごとにベルヌーイ

We have studied the chaos-generating nature of the pipelined

シフト型一次元写像を施すことによって時系列カオスを発

A/D converters, which results from the function of each conver-

生する回路として捉え，カオスが持続する条件と写像関数

sion stage with thechaos-generating return-map (Bernoulliのパラメータ，さらに A/D 変換器としての変換精度とのshift map). As a result, we have clarified the relationship of間の関係を明らかにした．その結果を踏まえて，パイプラ

three aspects, namely, the sustainability of chaotic output, the

イン型 A/D 変換器の特性を可変にしておき，カオス持続

shape of the return-map, and the conversion accuracy. We haveの成否によって判定しながらオンチップで適応的に理想的also proposed the on-chip calibration method for pipelined A/Dなパラメータ状態に合わせ込むことで変換精度を向上させconverters to maximize conversion accuracy, where process-

る回路調整法を提唱し，その効果を実証し，集積回路上でdependent variables, such as gain, threshold and offset, areの実現法を提案した．

adjusted with monitoring the sustainability of the chaotic output. The effect of the method has been simulated and estimated, and its implementation has been discussed.

浅田・池田研究室
Asada/Ikeda Laboratory28（http://www.mos.t.u-tokyo.ac.jp/welcome-j.html）
1． 多結晶シリコン薄膜トランジスタ及び GTBT パワーデバ

1.

Studies on polycrystalline silicon thin-film-transotors

イスの動作解析and GTBT Power Devices

浅田邦博，村上善則

K.Asada, Y.Murakami

われわれは温度依存性を考慮したポリシリコン薄膜トラ

We have been studying an polycrystalline silicon TFT (Thin-

ンジスタのドレイン電流モデルを研究している．ドレイン

Film-Transistor) model considering the drain current character-

電流の計算に薄膜トランジスタの構造パラメータ及び，計

istics changing substrate temperature. The one-dimensional

算パラメータとして，ガラス基板上のポリシリコン粒界径，

device simulator was developed for calculating the drain cur-

フラットバンド電圧，膜厚，実効ゲート長，実効ゲート幅，

rent with structural parameters, such as grain size of poly-sili-

基板温度，バイアス条件を用いた一次元デバイスシミュレ

con on the glass, flat band voltage, substrate temperature, filmータを開発した．さらに，実デバイスの基板温度を変えた

thickness, substrate concentration, effective gate width and

測定結果及び，計算結果から実効移動度の温度依存性の解

effective gate length. We are also analyzing the effective

析を行っている．新型パワーデバイス GTBT（Groundedmobility depending on the substrate temperature using some

Trench MOS assisted Bipolar-mode FET）のスイッチング特measurement results and simulation results. Relationship

性とデバイス構造の関連について研究した．GTBT は n 型

between the switching speed and the device structure of GTBT

基板領域並びに p 型ゲート領域の一部と，n 型ソース領域(Grounded Trench MOS assisted Bipolar-mode FET) has beenとを挟み込む固定電位のトレンチ絶縁電極を持つバイポー

investigated by simulations and fabrications. GTBT is a kind of

ラ型パワーデバイスである．構造の最適化によって 100

bipolar-mode power switch having a functional trench MOS

2

A/cm の主電流を 10 ns のオーダーで遮断できることをシ

structure of which potential is permanently grounded.

ミュレーションによってつきとめ，さらに素子を試作・評

Geometrical design of the device can control the switching

価してその傾向を確認した．

characteristics, such as the main current fall time. Less than 10
ns of current fall time for 100 A/cm2 is possible, theoretically.

2． VLSI 中の信号線の最適化・特性抽出

2.

Interconnections and Power Supply Line Optimization in
VLSI

浅田邦博，池田誠，中島祐介，根塚智裕，小玉輝

K.Asada, M. Ikeda, Y.Nakashima, T.Nezuka, H.Kodama
VLSI 中の配線の自己インダクタンス抽出に関する計算量を削減する手法の検討を行った．本手法は，配線断面のWe have studied a new algorithm to reduce number of opera-

電流分布における表皮効果の影響を 1 次元で近似するもの

tions in extracting self inductance of interconnections in VLSIs.

で，従来一般的に行われている行列演算による手法との比We employed an one-dimensional approximation of skin effects

較により妥当性を確認した．また，電源インダクタンスのin carriculating current distributions in cross-section of wires.

バンプの位置および数量の依存性の検討を行った．VLSI

We demonstrated this algorithm achieves good agreement withの複数の配線間の容量マトリクスを抽出するたあめのテス

the conventional matrix solver. We have also studied trends of

トストラクチャを，VLSI の配線層間のアライメント誤差

inductance in power supply systems according to positions andを計測に応用した．2 つの層の配線の組を少しずつ配置を

densities of bumps. We have developed a test structure for

ずらして複数配置して，その配線間の容量マトリクスを計

measurement of alignment error between metal layer in VLSI

測することにより，バーニヤ法に基づいたアライメント誤which is based on a test structure for capacitance matrix extrac-

差の計測を行なう．実際には，配線の組の間の容量値が最tion. We can measure the alignment error by measuring capaci-

大になる配線の組もしくは，2 つの配線の組の間の容量マ

tance matrixes in sets of two wires in different layer with various

トリクスの対称性が最大となる配線の組を容量値の計測に

offsets. The alignment error is equal to the offset of two wires

より決定することにより求めることが可能である．

which have the maximum symmetry of capacitance matirix orthe maximum capacitance between two wires.

3． VLSI 中の電源ノイズ解析と測定

3.

浅田邦博，池田誠，石原亨，杉山聡，申秀擘Power Supply Noise Analysis
K. Asada, M. Ikeda, T. Ishihara, S. Sugiyama, X. B. Shen

VLSI 中の電源配線における電圧変動の評価のために，

We have proposed new a power supply noise estimation method.

パワースペクトルを用いて電源ノイズの影響を解析的に見Our method use power spectrum to express noise waves. Power

積もる手法を提案した．伝達関数を用いて，電源ノイズを

spectrum is a transformed value of self correlation function by

電力スペクトルで表すことで，電源ノイズを高速に予測で

the Fourier transformation method. By integrating this spec-

きることを確認した．トランジスタの同時スイッチングに

trum, we can estimate a probability of noise which violates noise

より VLSI の内部電源配線に生じる電圧降下ノイズを測定

margin of power supply line. We have developed a basic algo-

するため，サンプリング方式による電圧比較回路を用いて

rithm of this method. We have studied a new on-chip voltage

電源電圧変動を測定する回路を試作した．試作には 0.13

monitor architecture for measuring VLSI power and ground

ミクロン CMOS プロセスを用いた．

bounce. We employed a simple voltage comparator using
switched capacitors for measuring voltage bounce, and shift register structure for series data read-out just the same as the data
scan path. Using this architecutre, power and ground bounce in
LSIs can be easily measured using logic testers. We have fabricated a test structure of this architecture, and demonstrated themeasured voltage-bounce wave-form.

4． 高速，低消費電力回路方式の検討
浅田邦博，山下高廣，山岡寛明，中原段

4.

Studies on high-speed and low-power circuits
K.Asada, T.Yamashita, H.Yamaoka, D.Nakahara

パストランジスタ論理とセンスアンプを容量結合する

We have proposed a CSPL (Capacitor-Separated Pass-transistor

CSPL（Capacitor-Separated Pass-transistor Logic）回路方式

Logic), that separates pass-transistor logic part and sense-ampli-の提案を行った．パストランジスタ部分の低振幅化によるfier using a capacitor. The CSPL achieves low-power due to the

消費電力削減と，センスアンプのバイアスの最適化による

signal-swing reduction in logic part, and performance improve-

動作速度の向上が可能であり，シミュレーションにより最ment due to the bias optimization of sense-amplifiers. We

大 9.5 倍の速度で動作した．組み合わせ回路の高速化およdemonstrated the CSPL operates 9.5 times faster than the con-

び設計容易化を目指した回路方式として，PLA 構造とセ

ventional CMOS. We have proposed a sense-apmplifiered

ンスアンプを用いた方式の提案を行った．提案回路を 32

PLA(Programmable Logic Array) structure, that aimes to realize

ビットコンパレータに適用したところ，従来の CMOS ス

high-speed logic block using simple structured layout. We

タティック回路に対し，最大 2.58 倍の高速化が実現されapplied the proposed structure to a 32-bits comparator and29

achieved 2.58 times faster than the conventional CMOS static

た．

circuit by SPICE simulation.
5.

5． スマート画像センサの研究

Studies on Smart Image Sensors
K.Asada, T.Nezuka, Y.Oike

浅田邦博，根塚智裕，大池祐輔
スポット光を用いたアクティブ方式の 3 次元計測向け高We have developed high-speed position detection sensors for an

速位置検出センサの試作および 3 次元計測システムの構築

active 3-D measurement system using laser spotlights, and a 3-Dを行なった．階層構造を持ったアクセスパスにより，従来

measurement system with the sensors. The sensor detects posi-のラスタスキャン方式と比較して，アクセス回数を削減し，tions of spotlights projected on target objects with a novel scan

高速な位置検出センサを実現した．構築したシステムによmethod using a hierarchical access path. We can reduce the

り 3 次元計測を行ない性能の評価を行なった．センサ面内

number of cycles in scanning images in comparison with con-で相関検波を用いることで，背景光の直流成分に対して独

ventional raster scan. We have evaluated the performance of the

立に周波数変調を加えた投射光の座標検出を可能とするセ3-D measurement system byンサを提案した．従来の輝度差による検出と異なり，外乱

measurements using developed system. We have been studyingのある環境でのアクティブ方式による 3 次元計測を可能と

an image sensor for high flexible 3-D measurement system,

し，直流成分に対して独立であるため広いダイナミックレ

which can acquire 3-D shapes in non-ideal environment. 3-D

ンジが実現可能である．

measurement system in such an environment has some difficulties caused by various background illuminations and needs weaklaser intensity. We propose an image sensor for 3-D measurement with correlation technique, which can acquire the projected
light independently of background illuminations.

6． プロセッサシステムの高速化に関する検討
浅田邦博，池田誠，鄭若6.

Studies on High-Speed Processors
K.Asada, M.Ikeda, R.Zheng, S.Komatsu

，小松聡

30
新しい同期概念を用いたプロセッサシステムの一環とし

We have proposed a method of addtion completion prediction,て，ダイナミックロジックを使用した加算器における演算

which utilizes dynamic logic instead of a shift register as we did

終了信号の予測方式の検討を行い，従来のシフトレジスタ

before. This scheme has features of high-speed and low powerを用いた予測方式より高速かつ低消費電力であることを示

consumption. Besides, the hardware overhead of the prediction

した．本方式は，シングルレール信号方式であるため，予circuit is also decreased as single-rail data encoding is used. We

測回路のハードウェアオーバヘッドを最小限に抑えること

proposed statistical encoding method for low power data trans-が可能である．システム LSI のバスにおける符号化の検討

mission on VLSI bus. We evaluated the reductionof signal tran-に関しては，データ伝送の消費電力削減を目指して，統計

sitions and the relation between the entropy of data and the sig-的手法を用いたデータ符号化手法を提案し，信号遷移頻度

nal transition reduction. We also evaluated Adaptive Code-bookの削減率の評価，エントロピーとの関係の考察を行なった．

Encoding method in terms of performance, circuit size, delay

また，従来から提案してきた適応型コード帳符号化方式のtime and power dissipation.

符号化/復号化回路について他手法との比較，評価を行なった．
7． FPGA 向け論理合成手法および進んだ極性最適化の多段論

7.

Logic Synthesis for FPGA and Multi-Level Logic

理最適化への応用

Minimization using Advanced Phase Assignment

浅田邦博，鈴木真一，喬健，瀬戸謙修，吉田浩章

K.Asada, S.Suzuki, J.Qiao, K.Seto, H.Yoshida

関数のエンコーディングは関数分解の結果に大いに影響

Function encoding is one of the critical factors that greatlyする．ここでは，多出力 CLB 構造の FPGA に対し，関数

impact the quality of the final decomposition results. In this

分解で得られた分解関数とイメージ関数を一つの CLB のstudy, we presented a novel encoding approach which can large-

中へ最大限共有化するため，お互いに共有可能な許容関数

ly merge two compatible alpha functions or an alpha function

対を分解関数にするように新しいエンコーディング手法を

and g function into a single CLB keeping the multiple-output

提案した．最適化の効果の評価のため，提案手法を二出力

architecture of the CLBs. To examine the approach, we applied

CLB のルックアップテーブルベースの FPGA に適用し，

our algorithms to logic synthesis for LUT-based FPGAs using

MCNC91 ベンチマーク回路の部分回路に対する実験を行

subset of MCNC91 benchmarks, and compared the results with

った．二段論理合成における極性最適化を，多段論理合成

those from state-of-the-art methods. We have proposed anに応用する方法を提案した．その応用を，進んだ極性最適

advanced phase assignment, where the phase assignment tech-化と呼ぶ．進んだ極性最適化と代数的分解によって，いく

nique in two-level logic is applied to multi-level logic. We

つかの論理関数のブール分解が得られることがわかった．

demonstrated that a combination of the advanced phase assign-

進んだ極性最適化を面積および遅延の最適化に応用し，詳

ment and algebraic factoring produces Boolean decompositions

細な実験結果を得た．またマッピンググラフを使った最新of logic expressions in some cases. We have experimented theのテクノロジマッパーとともに実験し，その効果を調べた．

advanced phase assignment for area and delay optimization. We

本手法は，非常に単純で応用しやすいにもかかわらず，面

have also experimented the results of the advanced phase assign-

積，遅延の削減に効果的であることを示した．

ment with a state-of-art technology mapper, that employs mapping graph. The proposed method is very simple and easy toemploy, yet it is effective both on area and delay optimization.

柴田・三田研究室
Shibata & Mita Laboratory（http://www.if.t.u-tokyo.ac.jp/）
1.

1． 右脳的情報処理集積回路

Right-Brain-Computing Integrated Circuits
T. Shibata, Q. R. Gu, H. U. Xu, M. Ogawa, and K. Ito

柴田直，Gu Qian Rong（顧清栄），Xu Huai Yu（徐懐宇），
小川誠，伊藤潔人

Digital computers are dedicated machines for vary fast execu現在のコンピュータは四則演算の超高速処理に特化したtion of numerical calculations. However, their performance is

マシンであり，人間のように「ものを見て柔軟に判断･理

extremely poor in such tasks like seeing, recognizing, and taking

解し，即座に適切な行動をとる」といった情報処理は非常

actions, which are effortless tasks in our daily life. This researchに不得手である．入力情報に対し，過去の膨大な記憶の中

aims at building intelligent LSI systems based on the psycholog-

から最も近しい事例を瞬時に想起しこれによって次の行動

ical model of a brain. In our system past experience is stored asを決定する．こんなアーキテクチャを持つコンピュータの

template vectors in non-volatile vast memories and the maxi-

基本ハードウェアを，シリコン超 LSI 技術で具現化する研mum-likelihood event to a current event is recalled in real time

究を進めている．単体で脳細胞ニューロンと類似の機能をby a fully parallel processing. The key ingredient of the system

持つ高機能トランジスタ（ニューロン MOS，neuMOS）を

is a new functional device called “Neuron MOS Transistor”

導入，膨大な template 群の中から最短距離ベクトルを約(neuMOS or νMOS) which mimics the action of a nerve cell

500nsec で完全並列探索する連想相関器，これを用いた動neuron at a single transistor level. Based on such an architecture

きベクトルの瞬時検索チップ等を，これまで極めて簡単なthat “association” is the very computing primitive, we are pursu-

ハードで実現してきた．0.25 ミクロンプロセスで，1 チッ

ing human-intelligence system implementation directly on sili-

プ 20 TOPS 相当のプロセッサが実現できる．四則演算に

con integrated circuits. Currently research is in progress for代わり

image recognition and voice recognition processing.

連想を computing primitiveとする実時間事象認

識知能システム実現を目指す研究である．現在，画像認
識・音声認識をテーマに研究を進めている．
2． 超高速書き込み・高密度アナログ不揮発性メモリ
柴田直，山崎俊彦，小林大輔，山本憲

2.

Ultra-High-Speed-Writing High-Density Non-Volatile
Analog Memory
T. Shibata, T. Yamasaki, D. Kobayashi, K. Yamamoto

人間の脳は，いわば連想メモリの超高密度集積体であり，記憶を基にあらゆる知的演算が行われている．従って知能

Human brain is a kind of a huge assembly of associative memo-

LSI 実現には，演算機能を融合させた超高密度半導体メモ

ries and intelligent information processing is carried out based

リ技術が必須である．本研究は，過去の経験をテンプレー

on such a vast amount of memory. Therefore, the development

トとして大量に保持する長期記憶，及び瞬間のエベントをof high-density semiconductor memory inseparably merged with

認識処理のためそのまま高精度に保持する短期記憶，このprocessing functions is essential. In this research project, we are

両方の目的に使える不揮発性アナログメモリ技術の開発を

developing high-precision nonvolatile analog memory technolo-

目指す．通常フラッシュメモリは，フローティングゲート

gy which is applicable to short-term memory for capturing high-31

に注入した電子の有無により 1 ビットの情報を保持する

speed event as well as to long-term memory for storing pastが，ホットエレクトロン注入中のフローティングゲート電

experience as template vectors. In contrast to the conventional

位を実時間でモニターすることにより注入電子量を正確に

flash memory in which one bit of data is stored by the presence

制御，これにより高精度のアナログデータ保持を可能にしof injected electrons in the floating gate, we are controlling the

た．特にこれまで制御の難しかった高速書き込み現象の起amount of electron injection by a real-time monitoring tech-

こるバイアス条件下での高精度制御方式を新たに開発，nique, thus having established analog data storage in a memory

10KHz 程度のデータサンプリングしか出来なかったアナ

cell. In particular, we found a new writing scheme in which the

ログフラッシュにおいて，30MHz 以上の video rate でのデvery fast electron injection phenomenon occurring by a positive-

ータ取り込みを目指し現在テストチップを設計中である．

feed back mechanism is well under control. This will allow us

今後連想機能をメモリセルレベルで融合させ，高密度連想

data capture as fast as that at a video rate while only about 10

プロセッサのコア部として発展させていく．

KHz sampling is possible with conventional analog nonvolatilememories employing write/verify scheme. The memory technology is going to be integrated into the association processor
architecture as the integral part in intelligent systems.

3． 画像の特徴ベクトル抽出とそのパターン認識及び医用Ｘ線

3.

A Robust Characteristic-Vector Image Representation

写真解析への応用

and its application to Handwriting Recognition and柴田直，八木雅和，足立真賢，斉藤康祐，田口晶康

Medical X-ray Analysis
T. Shibata, M. Yagi, M. Adachi, K.Saito, and T.Taguchi

我々の連想プロセサアーキテクチャを画像認識に用いる

32には，2 次元の画像情報を特徴ベクトル，即ち一次元の数

Since image data are massive in quantity, an effective dimen-値列で表現しなければならない．我々はこの目的で，主軸

sionality reduction technique is quite essential in recognition

投影法（PAP: Principal Axis Projection）と呼ぶ新たな特徴

problems. The maximum-likelihood search VLSI chips we are

ベクトル表現法を開発した．2 次元画像に対し，縦・横・developing accept image data in the form of a vector. Therefore

斜め 2 方向，計 4 方向の線分を抽出してフィーチャーマッ

we need to generate a one-dimensional array of numerals, wellプを作成，そのビットフラッグを線分検出方向に垂直な主

representing the characteristic features of the original image. In

軸上にそれぞれ投影加算して 4 組の一次元数値列を形成す

the representation, two vectors representing two images looking

る．これらをつなぎ合わせて 64 次元ベクトルとし，64 ×

similar to our eyes must be closer in the vector space. A robust

64 ピクセルの画像を表現する．これは，元画像の特徴を

image representation technique for recognition has been devel-

実にうまく表現しており，手書きによるパターンの変形，oped based on a hardware intensive algorithm. An input image

歪みに対しほとんど影響を受けない．従って，単純なテン

either in a binary or grayscale format is subjected to adaptive

プレートマッチングの手法で手書き文字やパターンの認識

spatial filtering and the generated feature maps are reduced to a

が大変ロバストに実行できる．特にこれまで認知の問題と

64-dimension vector by “Principal Axis Projection (PAP)”

して困難だった重なりパターンの分離認識もできることが

method. The representation has been applied to handwriting

わかった．さらにこの手法を矯正歯科診療におけるセファ

recognition and the cephalometric landmark identification, to

ロＸ線写真解析に応用，歯学部学生にも結構困難な解剖学

investigate the performance. Interestingly, it is shown the sepa-

的特徴点抽出がかなり正確にできることがわかった．今後，ration of handwritten overlapping patterns is possible based on

連想プロセッサと統合し，一般的な知的画像認識システム

the representation. Using a simple template matching technique,構築へと発展させていく．

identification of Sella (pituritary grand), Nasion, and Orbitale
has been successfully carried out. Some false identifications arefound very similar to typical errors made by humans. The algorithm is fully compatible to real-time processing on the hardware
architecture under development in a separate project.

4． 実時間動画像処理プロセッサの研究
柴田直，木村弘枝，野村周央

4.

Real-Time Moving Image Processing System
T. Shibata, H. Kimura, S. Nomura

リアルワールド画像の実時間情報処理を目標に，視野中

Aiming at real time processing of moving images, a saliencyの運動物体を着目・連続追尾する Saliency Catcher，及びキcatcher that detects objects in motion in non-stationary as well

ャッチした物体の大まかな形状の特徴を，物体の位置や大as in stationary backgrounds is under research now. Two key

きさとは無関係に特徴ベクトルに変換する特徴抽出器の研components of the system were implemented as test chips究を行っている．そのハードウェアアルゴリズム検証を目

through the VDEC chip fabrication program. They include the的にテスト回路を VDEC で設計・試作，その基本動作を

circuit detecting local minima in the parallel matching architec-

確認した．Saliency Catcher については，2 フレーム間の画

ture and the spatial integrator to be used in the scale- and trans-

像のマッチングに際し，一致度の極大値を検出して複数のlation-invariant characteristic vector extraction. The test chip of候補を選択する回路をつくった．また，特徴抽出器は，画

the saliency catcher was also fabricated and is now under evalu-

像の大体の広がりをとらえ，特徴点の位置をその広がりのation. The chip informs the visual recognition system where to

中での相対値として直接出力する回路であるが，これまで

pay attention for detailed analysis for recognition. Furthermore,

はその広がり検出のための空間積分回路のみを試作検証し

the system that extracts three-dimensional information from theた．現在，複数の移動物体を，変化する背景の中からロバ

object of interest is also under study now.

ストに実時間検出する回路も開発，チップ試作を終えて評価中である．さらに，見つけだした運動物体の 3 次元計測
をリアルタイムで行うチップも研究中である．
5． センサ，プロセッサ，アクチュエータ融合型の知的マイク

5.

Sensor, Processor, Actuator integrated intelligent

ロマシン

microsystems

三田吉郎

Y. Mita（共同研究者： Andreas Kaiser，Patrick Garda，荒井誠，藤(Joint research with: A. Kaiser, P. Garda, M. Arai, and H. Fujita)田博之）
Since first demonstration of Micro Electro Mechanical Systems
マイクロマシンが提案された 1980 年代以来，多分野に(MEMS) on 1980s, many pieces of research are carried in many

わたる精力的な研究の結果，機械部品そのものや，機械部

fields. Some are industrialized as simple micro mechanical

品に単純な情報処理回路を付加した様様なシステムが提components, mechanical components with a small-scale inte-

案，実用化されてきている．本研究は，その流れを踏まえ，

grated circuits, and so on. On the basis of these successes on

自分で判断して行動を律することのできる，「知的なマイ

MEMS field, the authors intend to propose and demonstrate a

クロマシン」を提案し，実現可能性を示そうとするもので“Smart MEMS” that can make a decision by itself. An intelli-ある．具体例として，フォトセンサを内蔵して，物体の形

gent conveyance system made of microactuators is selected as

状を判断し，その形状に応じて異なる方向に物体を搬送す

an example. The system can detect the shape of objects with theるシステムをとりあげ，必要とされる基礎技術すなわち，

integrated photo-detector-arrays and processors, and can carry

アルゴリズム，プロセッサアーキテクチャ，アクチュエー

them to the different directions depending on their shape.

タ，実装技術について幅広く検討ならびに試作実証を行っ

Performed research spans on many fields such as algorithm,

た．その過程において，マイクロマシンの作製法に関するarchitecture of processor, microactuators, and integration tech-

さまざまな新しい技術が生み出され，いくつかは実用化を

nologies. Many innovative technologies for MEMS are pub-

めざした研究として広がっている．

lished through this research. Some of these tecnnologies arebeing carried for practical uses.

藤田研究室
Fujita Laboratory（http://www.cad.t.u-tokyo.ac.jp/）
1． ソフトウェア・ハードウェア協調システム設計技術に関す

1.

Computer aided design for software/hardware com-る研究

bined systems

藤田昌宏，黒羽毅，中谷大介

M. Fujita, T. Kuroha and D. Nakatani

デジタルシステムを実現する際に，ソフトウェアとハー

Design methodologies and corresponding CAD techniques for

ドウェアが適切に役割を分担することにより，価格性能比

software/hardware combined digital systems are studied. The

を最適にする設計技術，および設計支援技術について研究

goal is to partition given specifications into the ones for software

している．与えられた仕様をすべてソフトウェアとして実and the ones for hardware so that the cost-performance of the

現するものから，すべてハードウェアで実現するものまで，

designed systems is maximized. We are studying on perform-

シミュレーションや静的な解析による性能評価を通して，

ance analysis methods based on simulations and program compi-

ソフトウェアとハードウェアの適切な分割を決定する．結

lation techniques that can utilize special hardware units that are

33

generated based on the analysis.

果として，ハードウェアは与えられた仕様に合わせて付加演算器などをもつようになり，またソフトウェアに関しては，付加演算器などを有効利用できるプログラムを生成できるコンパイラが合成される．
2． 論理回路合成技術に関する研究

2.

Logic synthesis and layout combined techniques
M. Fujita, M. Kubo and M. Sera

藤田昌宏，久保賢生，世羅元啓
従来は，論理合成を実行し，その結果をレイアウトする

Traditionally logic synthesis of digital circuits and their layoutという順に処理することで LSI 設計を行ってきていた．しprocesses are separated and are sequentially run. As the sizes ofかし，半導体が微細化するにつれ，レイアウト後でないとsemiconductor becomes smaller and smaller, however, delays of回路の性能を的確に把握できない状態になっている．このroutings dominate the entire delays and it is almost impossible toため，従来の論理合成とレイアウトを分離して処理するや

accurately estimate the final circuits delays in logic synthesis.

り方は限界に近づいている．本研究では，レイアウト特に

As a result, logic synthesis and layout processes must be com-

配置を行ったあとの回路をレイアウトを考慮しながら最適

bined appropriately. This research is trying to identify effective

化できる回路最適化技術を論理合成とレイアウトを融合しand efficient ways to integrate logic synthesis and layout

たフレームワークとして実現することを目指している．まprocesses, and developing a common framework for both logic

た，レイアウト後に，何らかの理由で仕様変更が生じた場

synthesis and layout. Also, we are studying on engineering

合でも，既に設計した回路をレイアウトも考慮して部分的change techniques that can rectify circuits with layout, even ifに修正することで新しい仕様を実現する論理合成技術につ

specifications of them are changed after layout.

いても研究している．
3． 設計の形式的検証に関する研究

3.

M. Fujita

藤田昌宏
34

Formal verification of digital systems

設計対象が大規模・複雑化し，設計している時間よりも，As digital systems become larger and more complex, it takes

設計の正しさを確認している時間の方が支配的になってきmuch more time to verify and validate designs than to buildており，途方もない量のシミュレーションをしなければな

designs. Tremendous simulations are necessary to completely

らない場合も多い．このため，効率的なシミュレーション

validate large and complicated designs. We are studying on

パターンの生成や，シミュレーションによらず設計の正し

techniques by which effective and compact simulation patterns

さを数学的に証明する形式的検証技術が重要になっていcan be generated and also studying on formal verification tech-

る．本研究では，システム設計の各レベルであるシステム

niques that can mathematically prove the correctness of designs.

レベル，レジスタ転送レベル，ゲートレベルの各々に対し，Formal verification techniques for various design levels, such as

実用規模の回路にも適用可能な形式的検証技術について，

system-level, register-transfer-level, and gate-level, are being

問題の特徴を有効利用できる手法について研究している．

studied. We have developed an equivalence checking technique

システムレベルでは，プログラムの一部を修正した場合に，

that can be applied to the comparison of two programs, one is a

修正前と修正後の 2 つのプログラムの等価性を効率よく検

slight modification of the other. We have also developed a

証できる手法を開発した．また，ゲートレベルでは，同様

formal verification technique for similar problems in gate-levelの問題に対し，数百万ゲート規模の回路にも適用可能な手that can be applied to designs having millions of gates.

法を開発している．
4． LSI チップ故障・誤設計診断技術に関する研究
藤田昌宏

4.

Diagnosis techniques for manufacturing faults anddesign errors
M. Fujita

LSI チップの故障診断技術，ならびに論理設計の自動誤
設計修正技術について研究している．LSI の故障と，論理

Diagnosis techniques for LSI manufacturing faults and automat-

設計時の誤りを統一的に扱うモデルを提唱し，それをもと

ic error correction techniques for logic design errors are studied.

にした診断アルゴリズムについて研究している．また，従We have proposed an unified model that can capture both manu-

来から行われているゲートレベルだけでなく，レジスタ転facturing faults and design errors, and are studying on circuit

送レベルやシステムレベルでの故障診断・誤設計診断技術

analysis techniques based on that model. Diagnosis and errorについても研究している．

correction techniques not only in gate-level designs, but also inregister-transfer-level and system-level are being studied.

平本研究室Hiramoto Laboratory（http://www.vlsi.iis.u-tokyo.ac.jp/）
1． しきい値制御による 0.5V 動作超低消費電力 MOSFET

1.

Extremely low power MOSFET operating at 0.5 V by thethreshold voltage control

犬飼貴士，任玄植，後明寛之，平本俊郎

T. Inukai, H. Im, H. Gomyo, and T. Hiramoto
VLSI には低消費電力化が強く要求されており，デバイスの超低電圧，超低消費電力化は必須の技術である．本研

Extremely low voltage and low power operation is essential for

究では，0.5V 動作を目標とし，動作時とスタンバイ時で

VLSI circuits and devices. In this study, we aim at the 0.5 V

しきい値電圧を変化させる Variable Threshold CMOS

operation and discuss the possibility of variable threshold volt-（VTCMOS）方式について，デバイスサイドから研究を行

age CMOS (VTCMOS) where the threshold voltage at the activeっている．今年度は，本方式のスケーラビリティについて

mode and stand-by mode is controlled by well potential. This検討した．本方式は，現在の電源電圧（約 1.5V）では超

year, the scalability of VTCMOS is investigated. It is found that

低消費電力デバイスとして極めて有効であるが，電源電圧

VTCMOS scheme is effective when the supply voltage is aboveが低減するとリーク電流を抑制することが困難となる．一1.5 V, but the subthreshold leak can not be suppressed when the方，本方式を高速デバイスとして用いるとスケーラビリテ

supply voltage is scaled down. It is also found that VTCMOS

ィは維持される．次項の BGMOS と組み合わせれば VTC-

acts as a high-speed scheme at low supply voltage in combina-

MOS は超高速デバイス用途に有望であることを示した．

tion with BGMOS described below.

2． Boosted Gate MOS（BGMOS）によるスタンバイリーク

2.

Boosted Gate MOS (BGMOS) for leakage free integrated

フリー回路の提案

circuits

犬飼貴士，大澤淳真，平本俊郎

T. Inukai, A. Ohsawa, and T. Hiramoto
35

MOSFET の微細化が進むと，MOSFET はもはや理想的

As the device size shrinks, a MOSFET is no longer an ideal

なスイッチとしては動作せず，オフ状態において大きなリ

switching device. Large leakage current flows even when theーク電流が流れるようになり，スタンバイ電力の増大をもdevice is off, resulting in the increase in the stand by power.

たらす．しきい値が低くなることによるサブスレショルド

The leakage current includes subthreshold current due to low

電流，ゲート酸化膜厚の薄膜化によるゲートトンネル電流，

threshold voltage, gate tunnel current due to very thin gate oxide

ドーピング濃度増大による接合電流などである．本研究でbelow 2 nm, and junction leak current due to high doping con-は，これらのリーク電流をデバイスと回路の協調により抑

centration. In this study, a new circuit/device cooperative

制する方法を検討している．メイン回路に直列にリーク遮

scheme has been proposed for the suppression of stand by leak-

断用 MOS スイッチを挿入する．このスイッチにはメイン

age current. A MOS switch and main circuits are connected in回路よりゲート酸化膜の厚い MOSFET を用い，リーク電

series. The MOS switch has thicker gate oxide than devices in

流を遮断する．また，この MOSFET に電源電圧より高い

main circuits and has much smaller leak current. The gate volt-

ゲート電圧を印加することにより，メイン回路のスピード

age higher than supply voltage is applied to the MOS switch in

劣化を抑制する．この回路・デバイス形式を BGMOS

order to suppress the speed degradation in main circuits. This

（Boosted Gate MOS）と命名した．将来，スタンバイリー

boosted gate MOS (BGMOS) scheme is one of the most promis-

クは必ず実際に VLSI で問題となるので，BGMOS 方式は

ing circuit schemes for the future VLSI.

その数少ない解決策の一つになると考えられる．
3． 微細 SOI MOSFET の物理と短チャネル効果
更屋拓哉，齋藤俊樹，平本俊郎

3.

Physics and short channel effects in scaled SOI
MOSFETs
T. Saraya, T. Saito, and T. Hiramoto

本研究では，将来の低消費電力デバイスとして有望な
SOI MOSFET について，そのデバイス物理と短チャネル効Silicon-on-Insulator (SOI) MOSFETs attracted much attention

果について研究を行っている．短チャネル抑制を狙ったデas a low power device. In this study, physics and short channel

バイスとして，チャネルを三角形状の細線アレーとした

effects in SOI MOSFETs are widely investigated. MOSFETs

MOSFET を SOI 基板上に実際に試作した．この構造は，with triangular wire channel array have been fabricated on SOI

三角形チャネルの上 2 辺のみをゲートが覆っている構造な

substrate. In this structure, gate electrodes cover only two upperので，ダブルゲート構造などに比べて容易なプロセスで作

side of the triangle, the fabrication process is much easier than製が可能である．実測により単純なシングルゲート完全空that of double gate devices. It is demonstrated that the short

乏型 SOI デバイスに比べて短チャネル効果が大幅に抑制さchannel effects are much more suppressed than fully depleted

れることを示した．また，部分空乏型 SOI デバイスの基板

single gate SOI devices. We also discuss the mechanisms of the

浮遊効果の代表例であるダイナミックパスゲートリーク現

dynamic pass gate leakage problem in partially depleted SOI

象の実験的解明や，完全空乏型 SOI デバイスにおける不純

devices and the enhancement of statistical impurity fluctuations

物の統計的揺らぎの増大等についても検討を進めている．

in fully depleted SOI devices.

4． 極微細 MOSFET における量子効果

4.

Quantum mechanical effects in very narrow MOSFETs
H. Majima and T. Hiramoto

間島秀明，平本俊郎
極薄膜 SOI MOSFET では，キャリアの面内閉じこめに

It is well known that the threshold voltage increases in very thinより量子効果が起こり，しきい値電圧が上昇することが知SOI MOSFETs by quantum confinement effects. In this study,

られている．本研究では，極狭チャネル MOSFET におい

we have demonstrated by experiments and simulation that theては，キャリアが面内のみでなく横方向にも閉じこめられ，

carriers are confined not only vertically but also horizontally andさらに強い量子効果が起こることを実験とシミュレーショ

that a stronger quantum confinement is attained in very narrow

ンにより実証してきた．これまでに，デバイス作製プロセ

channel MOSFETs. The fabrication process has been improved

スを改良し，極めて細いチャネルを持つ極狭チャネル

and extremely narrow channel MOSFETs have been fabricated.

MOSFET を試作し，チャネル長が 10 nm を切る領域でしThe threshold voltage increase due to the quantum confinement

きい値電圧が急激に上昇することを確認した．また，シミ

has been clearly is observed when the width is less than 10 nm.

ュレーションにより狭チャネル MOSFET の電子状態を計

The numerical calculation of energy states in narrow channel is

算し，しきい値電圧の上昇が量子効果によるものであるこ

also performed and it is verified that the observed threshold volt-とを明らかにした．この現象を我々は量子力学的狭チャネ

age increase is due to the quantum confinement effects. We

ル効果と呼ぶ．

refer to this phenomena as the quantum mechanical narrow
channel effect.

36
5． シリコン単電子デバイスの物理

5.

Physics of silicon single electron devices
M. Saitoh and T. Hiramoto

齋藤真澄，平本俊郎
将来の超低消費電力 VLSI デバイスへの応用を考慮しFabrication and physics of silicon single electron devices haveて，Si において極微細構造を作製し，単一電子現象の物

been extensively studied for the future ultra-low power VLSI

理の探究を行っている．我々は当初からシリコンを材料に

device applications. We adopt silicon as a material to consider

用い VLSI への整合性を考慮したアプローチをとっておthe compatibility with the VLSI process, and our research work

り，その先駆的な研究のひとつに数えられる．ポイントコ

is recognized as one of the pioneering works in this field. In a

ンタクト構造を持つ MOSFET では，チャネル狭窄部にシ

MOSFET with point-contact channel, a silicon dot is naturally

リコンドットが自然形成され，室温においても単電子トン

formed, and the device acts as a single electron transistor even at

ネルによるクーロンブロッケード振動が観測される．また，room temperature. The quantum mechanical effects in dots play

高温で動作するシリコン単電子デバイスでは，シリコンド

an important role in transport. This year, we observed large

ットにおける量子効果が重要な役割を果たす．今年度は，

Coulomb blockade oscillations whose peak/valley ratio is as

山谷比が 2 と極めて大きいクーロンブロッケード振動を室

high as 2 at room temperature. The origin of negative differen-

温で観測することに成功し，量子効果による負性微分抵抗tial conductance and the formation mechanism of a quantum dotの物理的起源やシリコンドットが自然形成される機構等に

have been studied.

ついて検討を進めた．
6． シリコン量子ドットメモリ
永田英次，王海寧，齋藤真澄，平本俊郎

6.

MOSFET memory with silicon nano-crystal quantum
dots
E. Nagata, H.-N. Wang, M. Saitoh, and T. Hiramoto

シリコン微結晶をフローティングゲートとする単一電子メモリの特性と電子数の制御について研究を行っている．

Characteristics of MOS memories with silicon floating nano-

これまでに室温において明瞭なメモリ動作（ヒステリシス

crystal gates have been studied. The memory effect is demon-

特性）を観測した．今年度は，極めて細いチャネルを有す

strated at room temperature. This year, it is found that theるメモリで，しきい値電圧シフトが大きくなる現象を見出

threshold voltage shift increases in MOSFET memories with

した．一方，この構造のデバイスでは，理想的にはクーロ

extremely narrow channels. In the ideal memory devices, theン閉塞によりドット中の電子数が制御される．この現象がnumber of electrons in the dots is precisely controlled. The

観測されるデバイス条件について検討し，ドットサイズのdevice parameters for the electron number control are simulated

ばらつきが 10% 程度以下である必要があることを見出し

and it is found that the dot size distribution should be less thanた．

about 10%.

北川研究室
Kitagawa Laboratory（http://gaas.ec.t.kanazawa-u.ac.jp/merl/）
1． 相変化型不揮発性メモリ1.

Nonvolatile Memory Devices Based on Reversible

中山和也，今井豊，笠井稔彦，福島早奈恵，北川章夫，鈴Phase Transition in Chalcogenide Glasses

木正國

K. Nakayama, Y. Imai, T. Kasai, S. Fukushima, A. Kitagawa,and M. Suzuki

電気パルスによりアモルファスと結晶間で相変化を繰り返すカルコゲナイド半導体を利用した不揮発性メモリを開The chalcogenide amorphous semiconductors show the

発している．これまで，書き換え動作が不安定なため実用

reversible amorphous-crystalline phase transition by means of

化されていなかったが，メモリセルのサイズを 0.5µm 程度

electric pulses. The purpose of the project is to fabricate non-まで縮小することにより数 10 万回程度の安定な書き換え

volatile memory devices based on reversible phase transition

動作をさせることに成功した．書き換え動作は，活性領域

phenomenon. This device was not reliable, because of set/reset

をさらに微細化することにより安定化すると予想していerror that is attributable to degradation of the clear-cut transi-

る．素子構造が非常に簡単なため，高速大容量の不揮発性

tions in the reset process. The breakthrough was brought by the

メモリカードとしての応用を目指したメモリチップの試作

scaledown of the feature size of memory cells into deep submi-

実験を進めている．

crons. The decreased volume of the cells has the advantage oflow power dissipation. Then, we attempt to fabricate the nonvolatile memory card devices with a very large capacity.

2． 非半導体による集積回路

2.

Strained Tunneling Devices for ULSIs
A. Kotani, T. Tsujikawa, A. Kitagawa

小谷明也，辻川隆俊，北川章夫
シリコンデバイスの微細化限界を超えるため，誘電体やAn active device based on strained tunneling gap properties has

有機超薄膜をベースとする新しい集積回路デバイスの研究

been proposed in this project. The computed current-voltageを行っている．筆者が提案している歪みトンネリングデバ

characteristics of this device show high current gain and low

イスは，圧電性薄膜に金属パターンを描くことで各種論理

voltage gain for device dimensions around several nano-meters.

機能を実現でき，素子を微細化するほど利得が大きくなる

A fabrication technology with precise control of the deviceという特長を持っている．トンネルギャップの加工寸法に

dimension is required in practical application, because the cur-

電気的特性が極めて敏感なため，試作実験は行っていない

rent gain is sensitive to the tunneling gap length. According toが，電極配置の工夫により，基本的な論理機能の他，1 素computer simulation, it is predicted that a negative transconduc-

子で特異なΛ型負性抵抗を実現できることが解ったので，tance is observed in a STD, and it is supposed that static random

ナノスケールで動作するメモリデバイスへの応用を検討しaccess memory devices are composed of only a STD.

ている．
3． 連続性のある自己を認識するシステム
北川章夫

3.

LSI Architectures to Generate A Continuous SelfProjection of An Identity
A. Kitagawa

人間と機械を分ける本質的な違いの 1 つとして自己を認識する能力があげられる．通常，この能力は生命に特有のAnimated nature, especially intelligent beings can be positively現象であると考えられているが，遺伝情報は，あくまでシ

discriminated from edp systems on account of their ability for

ステムの構造を定義する情報であり，個体の内部状態を逐clear self-recognition. An objective self-definition with a con-37

次規定するものではないことから，LSI システムのような

textual description, however, is nonsignificant solution for the

情報処理機構の上に自己認識機構を実装することも可能で

definition of immanent self and subjective imagery. Therefore,

はないかと推察される．主観的な自己そのものの定義は論

we can have a mechanism to generate a self from a cognitive

理的に無意味であるため，知覚空間の情報を基に，自己のspace and to follow an etiologic sequence. If we find this mech-

内部状態を過去から現在に因果的に関連付けることで自己anism, it makes easy to develop LSI systems that have self-

同一性を保証するようなシステムを，過去の多数の状態がrecognition. Some psychiatrical lucubrations suggest that an

縮退した構造をもつステートマシンとして構成する方法にalgorithm of self-recognition is similar to a system structure of a

ついて検討している．

state-machine with multiple-regression.

4． 高駆動力多結晶 SOI

4.

Polycrystalline SOI structure for Power MOSFETs
H. Mizuno, T. Yokoyama, A. Kitagawa, and M. Suzuki

水野浩樹，横山貴巨，北川章夫，鈴木正國
大面積または特殊形状基板上に集積回路を形成すること

A polycrystalline SOI (Silicon On Insulator) structure is applica-

を目的に，多結晶 SOI MOSFET 集積回路を開発している．

ble to devices with large area and particular geometry of LSI.

特に，ポリシリコン SOI デバイスの高動力を生かし，出力

The goal of this project is to fabricate the integrated power

段を集積化したデバイスを作るため，本研究プロジェクト

devices on the poly-SOI structure. The electron mobility andでは，プロセスの低温化にはこだわらず，平板型ガスフレ

electronic property of the grain boundaries in the poly-Si filmsームを用いた融点直下の高温アニールにより多結晶の高移

on the quartz substrates are improved through the very high tem-

動度化処理を経た SOI 基板を用いる．この結果，高perature thermal process with the gas flame apparatus. The high

ON/OFF 比，低リーク電流特性を持つドライブ力の高い薄ON/OFF ratio and low leakage currents of fully depleted SOI

膜トランジスタの試作に成功した．

MOSFETs (Metal-Oxide-Semiconductor Field EffectTransistors) have been attained using the gas-flame-annealed
SOI (Silicon-On-Insulator) substrates.

5． 急速加熱プロセスにおける固体の相挙動モデル
38

北川章夫，鈴木正國

5.

Model for the glass transition in amorphous solids
based on fragmentation
A. Kitagawa and M. Suzuki

ガラス転移は，過冷却液体から非晶質固体への相転移として観測される．この転移点は冷却速度が大きくなると低The glass transition (2nd order) between supercooled liquid and温化することが実験的に知られているが，速く冷やすと体glass state is experimentally observed in various non-crystalline

積やエントロピーが小さくなるというパラドクスを避ける

solids. The transition point depends on the heating rate andためには，温度変化の経路依存を考慮したガラス状態の微cooling rate in a thermal process, and it, however, conflict with

視的モデルが必要である．本研究プロジェクトでは，フラthe entropy change at the glass transition. The model of the

グメンテーションと過渡的状態図という概念を考案し，ガ

glass transition should be considered that the glass transition

ラス転移の微視的モデルを組み立てることに成功した．こpoint is dependent on the trace of the thermodynamic variables.

のモデルによると，シリコンを含むあらゆる物質がガラス

We have proposed a model for the glass transition in a heating

転移を示し，例えば非晶質化したシリコンに対して RTP

process with ideas of fragmentation of amorphous solid and aを行うと昇温過程で過冷却液体状態を瞬間的に通過し，不transient phase diagram. To examine the present model, appli-

純物分布が大きく乱れることが明らかになった．

cations of the model to the phase changes of amorphous Si in
heating processes are carried out and it is found that impurities
in amorphized layer of Si surface are anomalously redistributed,
because the amorphous layer is passed through the supercooled
liquid state in the heating stage of rapid thermal processes.

小出研究室Koide Laboratory（http://www.rcis.hiroshima-u.ac.jp/rcns/）
1． マイクロプログラム制御交差突然変異回路をもつ遺伝的ア

1.

Hardware Implementation of a Genetic Algorithm with a

ルゴリズム専用ハードウェアの開発

Crossover

小泉慎哉，中塚裕康，小出哲士，若林真一

Microprogrammed Control

andMutation

Circuitusing

S. Koizumi, H. Nakatsuka, T. Koide and S. Wakabayashi
複雑な制約を持つ大規模最適化問題を解く手法の一つとして遺伝的アルゴリズム（GA）が知られている．GA はGenetic Algorithms (GAs) have been widely used to solve large-

数理計画法などの通常の最適化手法が適用困難な問題にもscaled optimization problems with complex constraints. Since

適用できるという利点を持つ反面，多くのパラメータを持

GAs have many parameters, it is difficult to set these parameters

つため，それらの値を調整して GA の探索能力を最大限に

to appropriate values to obtain good solutions. Therefore, many

引き出すことは難しいという問題点がある．そのためパラparameter-setting methods have been proposed. On the other

メータ値を GA 実行中に動的に調整し，効率的に GA を実

hand, GAs generally requires a large amount of computation

行する方法が数多く提案されている．一方，GA は一般にtime, and to solve this problem, many research results for hard-

多大な計算時間を必要とするため，GA をハードウェアで

ware implementation of a GA have been reported. We have pro-

実現することが研究されている．本研究では我々が提案しposed an LSI implementation of a GA, which selects crossover

たエリート度に基づく交差手法の適応的選択機能を組み込

operators adaptively during the algorithm execution based on a

んだ GA の LSI 化を行った．著者らはこれまでにエリート

new measure called “elite degree,” that we have proposed to度に基づく交差手法の動的選択機能を組み込んだ GA ハー

estimate potential superiority of an individual. We have per-ドウェア GAA-I（Genetic Algorithm Accelerator-I），GAA-II

formed software simulation to evaluate the LSI chip and verifiedを開発し，LSI チップとして実現し，シミュレーションおthe LSI chip with evaluation board. We have developed GA

よび実機による検証によりその有効性を確認しているが，

hardware called GAA-I (Genetic Algorithm Accelerator-I) andこれらは選択できる交差，突然変異手法が限られており，

GAA-II, in which the crossover operator to be applied to each

他の手法が有効な問題に対しては適用できないという問題

individual is dynamically selected during the algorithm execu-点があった．そこで本研究では，GAA-II の交差突然変異

tion. The GAA-I and GAA-II were implemented as LSI chips,

回路にマイクロプログラム制御方式を導入し，交差，突然and their effectiveness were verified by simulation and experi-

変異のアルゴリズムをマイクロプログラムとして記述可能

ments with the evaluation board. However, we could not applyとすることにより任意の交差，突然変異を実行可能とした．

them to some problems, for which other crossover and mutation

試作 LSI の性能評価のためにソフトウェアによるシミュレ

methods are effective. In this paper, we introduced micropro-ーションと実機による検証を行った結果，適応的 GA のハ

grammed control to the crossover and mutation circuit of GAA-

ードウェア化はパフォーマンスの向上に大変有効であるこII and enabled users to implement any crossover and mutationとがわかった．

algorithms as a microprogram. From the experiments, we havedemonstrated that the hardware implementation of the proposed
adaptive GA is effective for performance improvement.

2． 遺伝的アルゴリズムの高速実行に適した命令セットを持つ

2.

DLX-GA : A RISC Processor for High-Speed Execution

RISC プロセッサ DLX-GA

of Genetic Algorithms

小泉慎哉，若林真一，小出哲士，藤原一成，井村紀道

S. Koizumi, S. Wakabayashi, T. Koide, K. Fujiwara, N. Imura

本研究では，遺伝的アルゴリズム（GA）の効率的な実In this research, we propose a new RISC processor, whose

行に適した命令セットを持つ新しい RISC プロセッサ

instruction set is tailored to the efficient execution of GAs. The

DLX-GA を提案する．提案プロセッサ DLX-GA は，DLX

proposed RISC processor is designed based on the DLX instruc-アーキテクチャをベースとして設計されており，ロード/

tion set, and we add several special instructions, which are effec-

ストアや算術論理演算等の通常の命令に加えて，GA の実

tive to high-speed execution of GAs. Newly added instructions

行において多用される特別な命令を追加している．新しくcan be classified into three groups. The first group consists of

追加した命令は 3 つに分類できる．1 つ目は交差などの

bit-oriented instructions, because GA operators such as

GA のオペレータのためのビット演算命令である．2 つ目

crossover often require bit-oriented operations. The secondは乱数発生命令であり，GA では頻繁に乱数を使用するた

group consists of instructions concerning with random numbers.

39

め，ソフトウェアでの疑似乱数発生の計算時間を減少させ

Since a GA frequently uses random numbers, the computation

るために用意した．3 つ目は SIMD 型命令で交差を実現す

time for generating a pseudo random number has a heavy effect

るために主として使用している．そして，これらの命令を

on the performance of GA execution. The proposed processor

6 段のパイプラインで処理することにより高速な命令実行

has a pseudo random number generation circuit, and in eachを実現する．また，プロセッサには，並列 GA として動作

clock cycle, a pseudo random number is generated. The proces-

させる場合における他のプロセッサとの通信のための割込

sor has several instructions using random numbers, which are

み機構を備え，さらに処理の高速化のためにオンチップのvery effective to shorten the computation time of selection,

命令キャッシュを備えている．このようなシステム構成に

crossover, and mutation. Finally, the third group of instructions

より任意の GA を高速に実行可能とする．GA は，提案プ

added to the proposed processor consists of SIMD instructions,

ロセッサ上にソフトウェアとして実現するため，任意のwhich are mainly used to implement a crossover operation.

GA が実行可能となる．提案プロセッサの命令セットを用

Using the instruction set of the proposed processor, more thanいると，2 点交差等の遺伝オペレータの実行に要するクロ

90 % reduction of the number of clocks to execute GA operators

ック数の 90% 以上の減少が達成可能である．

such as 2-point crossover can be achieved. The processor has
been designed with the Verilog Hardware Description Language
to be implemented as a VLSI chip with a 0.35 ｵ m standard cell
technology.

3． 遺伝パラメータの適応的調整機能をもつ並列遺伝的アルゴ

40

3.

A Parallel Genetic Algorithm with Adaptive Adjustment

リズムof Genetic Parameters

利根直佳，岩内宣之，若林真一，小出哲士，西村勲

N. Toshine, N. Iwauchi, S. Wakabayashi, T. Koide, I. Nishimura

工学の様々な分野における多くの大規模最適化問題を解

Genetic Algorithms (GAs) are known as one of robust heuristic

くためのヒューリスティック手法の一つとして，遺伝的ア

algorithms for complex large optimization problems. However,

ルゴリズム（Genetic Algorithm, GA）が注目されている．

there are two notorious problems on GAs to realize their per-GA は優れた解探索能力を持つ一方で，（1）遺伝パラメー

formance. One is the difficulty of setting genetic parameters to

タを最適に調整するのが難しく，パラメータ値の効率的なappropriate values so as to draw out a maximum capability of

調整法が知られていない，（2）計算時間が大きい，という

GA. The other is its large amount of computation time. To

2 つの問題点を持つ．これらの解決法として，（1）に対し

solve the former problem, the concept of adaptive GAs has beenては適応的 GA，（2）に対しては並列 GA や専用ハードウ

proposed. An adaptive GA is a GA, in which genetic parametersェア化が提案されている．ここで適当的 GA とは，GA の

are adaptively tuned automatically during the algorithm execu-

実行中に GA パラメータを適応的に自動調整することがで

tion, and many results on adaptive GAs have been presented.

きる GA である．しかし，適応的 GA と並列化については

On the other hand, to solve the latter problem, introduction of

ほとんど報告されていない．そこで，本研究では，部分人

parallel and/or distributed processing into GAs has been also

口間で遺伝パラメータの適応的調整を行う並列 GA と，共intensively investigated. In this research, we propose a new par-同体の概念を用いた新しい階層人口モデルを提案する．提allel genetic algorithm with adaptive adjustment of genetic

案手法により，パラメータに対して最適値を事前に調整すparameters, which runs on a hierarchical island model. During

ることなく，少ない試行回数で高速に優良解を得ることを

the execution of the parallel GA, each subpopulation executes an

可能とする．また，提案手法を PVM（Parallel Virtual

adaptive GA, and genetic parameters of a subpopulation with

Machine）を用いてネットワークで結合された複数のワー

low performance are adaptively adjusted by exchanging the val-

クステーション上に並列プログラムとして実現し，実験的

ues of genetic parameters among the neighboring subpopula-に評価した結果，適応的調整機能がない並列 GA と比べてtions. Experimental results show the effectiveness of the pro-

提案手法が有効であることを示した．

posed algorithm compared to a parallel genetic algorithm without adaptive parameter adjustment among subpopulations.

4． Sequence-Pair 表現を用いた VLSI フロアプランニングに

4.

An Adaptive Genetic Algorithm Using the Sequence-Pair

対する適応的遺伝的アルゴリズム

Representation for VLSI Floorplanning

中矢真吾，小出哲士，若林真一

S. NAKAYA, T. KOIDE, S. WAKABAYASHIVLSI レイアウト設計において，既設計モジュール（ハIn VLSI layout design, the circuits are usually implemented by

ードマクロ）と新規設計モジュール（ソフトマクロ）を組

combination of designed modules (hard macro) and new

み合わせて回路を実現する方式が広く用いられている．フ

designed modules (soft macro). A floorplanning is one of the

ロアプランニングは，チップ面積の最小化とパフォーマン

most important element techniques of minimizing the chip area

スの向上のため，重要な要素技術の 1 つとなっている．

and improving performance. We have proposed a genetic algo-

我々は VLSI レイアウト設計におけるフロアプランニング

rithm (GA) for the floorplanning problem in VLSI layout

問題に対し，適応的遺伝的アルゴリズムに基づく新しい手

design. In the proposed algorithm, a solution of the problem is法を提案した．提案手法においては，問題の解をシーケン

represented as a sequence-pair. The proposed algorithm has an

スペア（Sequence-Pair）で表現し，更に，新たに提案する

adaptive strategy, which dynamically selects an appropriate

複数の交差手法を個体ごとに動的に選択することにより，operator among newly proposed crossover operators as well as

短い計算時間で優良解を求めることを可能にしている．シ

the one of two mutation rates to be applied to individuals during

ミュレーティッドアニーリング（SA）や通常の遺伝的ア

the algorithm execution. Experimental results have demonstrat-

ルゴリズムを用いたフロアプランニング手法との比較実験

ed the effectiveness of the proposed adaptive GA compared withの結果，提案手法の有効性を検証することができた．

conventional methods based on a simulated annealing (SA) andnon-adaptive GAs.

5． 正確な面積と配線遅延の見積が可能なバッファ挿入，配線

5.

A Performance-Driven Floorplanning Method with

幅調整を考慮したパフォーマンスドリブンフロアプランニ

Precise Area and Interconnect Delay Estimation with

ング手法

Wire Sizing and Buffer Insertion

中矢真吾，小出哲士，若林真一

S. NAKAYA, T. KOIDE, S. WAKABAYASHI

本研究では，ディープサブミクロン ULSI のフロアプラ

In this research, we propose a floorplanning method for ULSI

ン設計に対し，モジュール配置，および，バッファ挿入とbuilding block layout. The proposed method produces a floor-

配線幅調整を考慮した概略配線を同時に求めるフロアプラ

plan under the timing constraint for a given netlist. To evaluate

ン手法を提案する．本手法はシミュレーティッドアニーリ

the wiring delay, the proposed method estimates the global rout-

ング（SA）に基づいており，その実行過程を 3 段階に分

ing cost for each net with buffer insertion and wire sizing. Theけ，それぞれの段階においてフロアプランを評価するコス

slicing structure is adopted to represent a floorplan, and the

ト関数を変えることにより，質のよい解を高速に求めるこ

Elmore delay is used to estimate the wire delay. The proposedとを可能にする．バッファ挿入と配線幅調整を考慮した概method is based on simulated annealing. To shorten the compu-

略配線を高速に求めるため，端子位置に基づくテーブル検

tation time, a table look-up method is adopted to calculate the

索によりネットの配線を見積もる．計算機上でのシミュレ

wiring delay. Experimental results show that the proposed algo-ーション実験により，与えられたタイミング制約のもとでrithm performs well for producing a floorplan for an instance

優れたフロアプランを求めるのに本手法が有効であること

with 200 modules and 20,000 nets in a practical computationがわかった．

time.

6． 最小ハミング距離検索機能を有する全並列型アーキテクチ

6.

Architecture for Compact and Fast Associative-

ャによる小面積・高速連想メモリの開発

Memories with All-Parallel Nearest-Match Hamming-

行天隆幸，早田嘉浩，マタウシュ ハンス ユルゲン，小出Distance Search

哲士

T. Gyohten, Y. Soda, H. J. Mattausch, T. Koide

W ビット長の入力データと R 個の参照データの間の最

Finding the nearest-match between an input-data word of W bit

小距離検索はパターン認識やデータ圧縮などでは基本的なlength and a number R of reference-data words is a basic opera-

オペレーションである．本研究ではハミング距離検索のた

tion for pattern recognition as well as data compression.

めの高面積効率かつ高速な連想メモリアーキテクチャを提Associative-memory architecture for Hamming-distance search,

案する．提案アーキテクチャでは高速なアナログ原理を用

compact implementation and short nearest-matches times up to

いたワード比較と自己適応型の winner-line-up 増幅回路にlarge distances is proposed. Main ideas are fast analog word

より，高面積効率かつ高速性を実現している．提案アーキ

comparison and self-adaptive winner-line-up amplification. A

テクチャに基づく 32 ワード× 128 行の連想メモリを 0.6

0.6 um, 2-poly, 3-metal CMOS design with 32 rows and 128

um，2-poly，2-metal CMOS テクノロジで設計し，提案アcolumns verifies the key concepts.

ーキテクチャの有効性を検証した．
7． RISC プロセッサを用いたリアルタイム画像分割処理シス

7.

RISC processor based read-time picture-segmentation

テムの開発

system

森本高志，小出哲士，マタウシュ ハンス ユルゲン

T. Morimoto, T. Koide, H. J. Mattausch

画像分割処理は一般的な画像処理における重要な処理のPicture segmentation is an important general picture-processing41

1 つであり，画像認識処理の最初のステップである．画像

task and the first step in the process of picture recognition.

分割処理のソフトウェアによるリアルタイム処理は不可能

Recently we have proposed an algorithm, which promises theであると考えられていたが，最近，我々はリアルタイムで

possibility of real-time software-based picture segmentation,のソフトウェアによる画像分割処理ができそうなアルゴリ

which was previously considered to be impossible. The task of

ズムを提案している．本研究では，このアルゴリズムのさ

this research is to further improve this algorithm and to build a

らなる改良と性能検証のために RISC プロセッサを用いた

RISC-processor based prototype system for performance verifi-

プロとタイピングシステムを構築を行う．まず，LEGION

cation. First, the original LEGION algorithm is improved andアルゴリズムをディジタル処理向けに改良し（改良modified for digital processing (we call this algorithm the

LEGION と呼ぶ），次に改良 LEGION アルゴリズムを M ・

Improved-LEGION algorithm for short). Next, the Improved-

CORE 上へ実装して，リアルタイム処理システム構築のた

LEGION algorithm is implemented as a program on a M.CORE

めの調査並びに検討を行い，そして，その結果に基づいてsystem, which is a RISC processor based system, verified per-

改良 LEGION アルゴリズムを M ・ CORE プロセッサ上にformance of the algorithm, and the necessary resources for real

実装し，画像分割処理システムを構築すると共に，必要にtime processing is investigated. Finally, based on the prelimi-

応じて画像分割アルゴリズムの専用ハードウェア化を行

nary study, a picture-segmentation hardware/system withう．最後に，リアルタイム画像分割処理システムを構築を

M.CORE processor is designed and implemented.

行う．

42

3．
3．研究発表1．研究論文
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Decomposition for LUT-based FPGA Synthesis”, Asia and3．国内学会，研究会等

South Pacific Design Automation Conference 2001 (ASP-［1］J. Qiao, M. Ikeda, and K. Asada, “Optimum Functional

DAC), Pacifico Yokohama, Japan, pp. 225-230, January-

Decomposition for LUT-based FPGA Synthesis ，第 13 回

February, 2001.

回路とシステム（軽井沢）ワークショップ，The 13thWorkshop on Circuits and Systems，pp. 119-124，2000 年 4［34］T. Nezuka, M. Hoshino, M. Ikeda and K. Asada, “A Smart

月．

Position Sensor for 3-D Measurement”, Asia and South Pacific
Design Automation Conference 2001 (ASP-DAC), pp. 21-22,
January-February, 2001.

［2］鳳紘一郎 浅田邦博，「大規模集積システム設計教育研究センタ−（VDEC）による集積回路の設計教育と試作の支援」，平成 12 年度工学教育連合講演会「21 世紀におけ［35］H. J. Mattausch, T. Gyohten, Y. Soda, T. Koide, “An architecture for compact associative memories with deca-ns nearest-

る日本の工学教育―

ものづくり

と

創造性 」，2000

年 5 月．

match capability up to large distances”, 2001 IEEE
International Solid-State Circuits Conference (ISSCC 2001),
San Francisco, CA, USA, pp. 170-171, February, 2001.

［3］根塚智裕，星野将史，池田誠，浅田邦博， 動き検出および 3 次元計測機能を有する多階調イメージセンサ ，ロボティクスメカトロニクス講演会，1A1-50-069，2000 年［36］T. Hiramoto (Invited), “Integration of Silicon Single Electron

5 月．

Transistors”, 2001 International Symposium on Nano Device
and Display Technology, Yonsei University, Korea, p. 28,
February, 2001.

［4］星野将史，根塚智裕，池田誠，浅田邦博， スマートポ

ジションセンサを用いた 3 次元計測システムの構築 ，DA シンポジウム，pp. 133-138，2000 年 7 月．

［37］M. Fujita and I. Ghosh, “Automatic Test Bench Generation for
Equivalence Checking of C Programs Based on ATPG tech-［5］小泉慎哉，中塚裕康，若林真一，小出哲士，「マイクロプ

niques,” 5th International Workshop on Software andログラム制御交差突然変異回路をもつ遺伝的アルゴリズ

Compilers for Embedded Systems SCOPES 2001, St. Goar,

ム 専 用 ハ ー ド ウ ェ ア 」， S T A R C シ ン ポ ジ ウ ム 2 0 0 0 ，

Germany, March, 2001.

Vol.1, pp. 47-55，2000 年 7 月．

［38］K. Seto, T. Kuroha, D. Nakatani, K. Asada, M. Fujita, “CoDesign of Custom VLIW-DSP Type Data-path Architecture［6］犬飼貴士，高宮真，野瀬浩一，川口博，桜井貴康，平本俊郎，「Boosted Gate MOS（BGMOS）：デバイスと回路の協調によるリークフリー回路の提案」，電子情報通信

pp. I-107-I-108，2000 年 10 月．

学会集積回路研究会・電子デバイス研究会・シリコン材
料・デバイス研究会合同研究会，北見工業大学（北海道）， ［16］中矢真吾，若林真一，小出哲士，「バッファ挿入を考慮しED2000-124，SDM2000-106，ICD2000-60，2000 年 8 月．

た概略配線とフロアプランを同時に求めるフロアプラン
ニング手法」，電子情報通信学会コンピュータシステム研［7］犬飼貴士，高宮真，野瀬浩一，川口博，桜井貴康，究会，CPSY2000-64，pp. 29-34，2000 年 11 月．

平本俊郎，「Boosted Gate MOS と Super Cut-off CMOS によるリークフリー回路」，2000 年秋季第 61 回応用物理学
会学術講演会，北海道工業大学，6a-ZE-3，2000 年 9 月．

［17］石原亨，浅田邦博， コアベースシステム LSI におけるプログラムメモリの電力削減手法 ，電子情報通信学会
技術研究報告，VLD200-85，pp. 95-100，2000 年 11 月．

［8］H. N. Wang, N. Takahashi, H. Majima, T. Inukai, and T.
Hiramoto, “Effects of Dot Size and Its Distribution on Electron［18］山岡寛明，池田誠，浅田邦博 「ラッチ型センスアンプ

Number Control in MOSFET Memories Based on Siliconを用いた高速 PLA」，第 4 回システム LSI 琵琶湖ワーク

Nanocrystal Floating Dots”, 2000 年秋季第 61 回応用物理学

ショップ，pp. 223-226，2000 年 11 月．

会学術講演会，北海道工業大学，

4p-R-6，2000 年 9 月．
［19］小松聡，池田誠，浅田邦博，「高スループットデータ［9］齋藤真澄，石黒仁揮，平本俊郎，「量子効果を考慮したシ伝送のための圧縮符号化手法の提案と評価」，第 4 回シス

リコン極微細ドット単電子トランジスタの電気伝導シミ

テム LSI 琵琶湖ワークショップ，pp. 215-218，2000 年 11ュレーション」，2000 年秋季第 61 回応用物理学会学術講月．

演会，北海道工業大学，4a-R-11，2000 年 9 月．
［20］根塚智裕，池田誠，浅田邦博， 4 進木スキャン機能を誠，浅田邦博，「VLSI 配線におけるイ有するポジション検出向けスマートイメージセンサ ，第ンダクタンス抽出方法の提案とそれを用いた回路評価」，

4 回システム LSI 琵琶湖ワークショップポスター，pp.

信学技法，VLD2000-50，SDM2000-123，pp. 17-22，2000

183-185，2000 年 11 月．

［10］中島祐介，池田

年 9 月．
［21］平本俊郎，「シリコン単電子トランジスタとその集積化」，［11］山岡寛明，中島祐介，根塚智裕，小松

聡，池田

誠，

浅田邦博，「東京大学浅田・池田研究室における設計事

第 3 回分子エレクトロニクス研究会，メルパルク松山（愛媛），2000 年 11 月．

例」，VDEC LSI デザイナーズフォーラム 2000, 2000 年 9月．

［22］齋藤真澄，高橋信義，平本俊郎，「シリコン単電子トラン
ジスタにおける室温での大きなクーロンブロッケード振［12］T. Hiramoto, H. N. Wang, H. Majima, T. Inukai, and M.

動」，第 12 回日本 MRS 学術シンポジウム，かながわサイ

Saitoh, “Control of Electron Number in Silicon Quantum Dots

エンスパーク（川崎），p. 164，H2-P01-M，2000 年 12 月．

for Clustered Electron Memory Application”, The First CREST
Symposium on "Function Evolution of Materials and Devices［23］千葉智子，大内真一，藤島実，鳳紘一郎，「プログラマ

Based on Electron/Photon Related Phenomena”, JA ホール

ブル量子計算エミュレータ」，電子情報通信学会 回路と（東京），p. 82，2000 年 10 月．

システム研究会，那覇，p. 1，CAS2000-78，2001 年 1 月．

［13］若林真一，小出哲士，小泉慎哉，中塚裕康，「交差突然変［24］鳳紘一郎，藤島実，大内真一，千葉智子，「シリコン集

異をマイクロプログラム制御で実現する遺伝的アルゴリ

積回路による量子コンピューティングへの挑戦」，第 13

ズム専用ハードウェアの開発」，情報処理学会第 61 回

回電気電子情報学術振興財団ワークショップ「発展する（平成 12 年後期）全国大会，Vol.1，pp. I-139-I-140，2000

電子・光子機能制御研究」，赤門学士会館（東京），p. 1，

年 10 月．

2001 年 1 月．

［14］小泉慎哉，若林真一，小出哲士，「遺伝的アルゴリズムの［25］平本俊郎，高橋信義，王海寧，齋藤真澄，犬飼貴士，

高速実行に適した命令セットを持つ RISC プロセッサの

間島秀明，「シリコンドットメモリにおける電子数制御と開発」，情報処理学会第 61 回（平成 12 年後期）全国大会，

単電子デバイス集積化」，第 13 回電気電子情報学術振興Vol.1，pp. I-141-I-142，2000 年 10 月．

財団ワークショップ「発展する電子・光子機能制御研究」，
赤門学士会館（東京），pp. 25-32，2001 年 1 月．

［15］中矢真吾，若林真一，小出哲士，「概略配線，バッファ挿
入，タイミング制約を考慮したフロアプランニング手法」， ［26］小泉慎哉，若林真一，小出哲士，井村紀道，藤原一成，
情報処理学会第 61 回（平成 12 年後期）全国大会，Vol.1，「遺伝的アルゴリズムの高速実行に適した命令セットを持

47

つ RISC プロセッサ DLX-GA」，電子情報通信学会計算機［36］藤田隆史，藤島実，鳳紘一郎，「低雑音増幅器におけるアーキテクチャ研究会，Vol.141-12，pp. 65-70，2001 年 1

オンチップインダクタの寄生抵抗の影響」，2001 年電子月．

情報通信学会総合大会，A-1-16，立命館大学，2001 年 3
月 27 日．

［27］平本俊郎，「IEDM 全般（I）デバイス」，応用物理学会シ
リコンテクノロジー分科会第 25 回研究集会，武蔵工業大学（東京），2001 年 1 月．

［37］鳳紘一郎，「JABEE への取り組み･特化領域毎の状況：エレクトロニクス」，2001 年電子情報通信学会総合大会，
一般公開シンポジウム，立命館大学，2001 年 3 月 28 日．

［28］平本俊郎，犬飼貴士，後明寛之，川口博，野瀬浩一，桜井貴康，「デバイス・回路の協調による低消費電力化」， ［38］大池祐輔，池田誠，浅田邦博， 相関検波を用いた 3 次

電子情報技術産業協会極低電力情報端末用 LSI の研究開

元計測向けイメージセンサ ，2001 年電子情報通信学会

発委員会，機械振興会館（東京），2001 年 1 月．

総合大会，立命館大学，C-12-27，2001 年 3 月．

「SOI MOSFET におけるダイナミッ［29］平本俊郎，更屋拓哉，［39］行天隆幸，早田嘉浩，小出哲士，マタウシュ ハンス ユル

クパスリークの評価」，共同プロジェクト研究 H12/B05

ゲン，「最小ハミング距離検索機能を有する小面積・高速「超高速・高精度気体絶縁金属基板 SOI デバイス・プロセ

連想メモリの開発」，2001 年電子情報通信学会総合大会，

スの研究」研究会，東北大学電気通信研究所（仙台），立命館大学，Vol.2，p.133，2001 年 3 月．

2001 年 2 月．
［40］平本俊郎，「サブ 100nm 世代 CMOS の問題点の回路・シ
海寧，間島秀明，犬飼貴士，齋藤真澄，後明寛之，ステム的救済策」，第 28 回応用物理学会スクール B「サ平本俊郎，「シリコン微結晶を用いたメモリデバイスにおブ 100nm CMOS トランジスタ技術の動向と展望」，明治

けるドットサイズとサイズばらつきの影響評価とポテン

大学駿河台キャンパス（東京），pp. 61-75，2001 年 3 月．

［30］王シャル分布」，電子情報通信学会シリコン材料・デバイス研究会・電子デバイス研究会合同研究会，北海道大学， ［41］Hyunsik Im, T. Inukai, H. Gomyo, T. Sakurai, and T. Hiramoto，
ED2000-258，SDM2000-212，2001 年 2 月．
48

「Study of VTCMOS characteristics and its optimum conditions
with a compact analytical model」，2001 年春季第 48 回応用［31］齋藤真澄，高橋信義，平本俊郎，「減圧 CVD で形成したゲート酸化膜を有するシリコン単電子トランジスタの伝

物理学関連連合講演会，明治大学駿河台キャンパス（東京），29a-B-9，2001 年 3 月．

導特性」，電子情報通信学会シリコン材料・デバイス研究会 ・ 電 子 デ バ イ ス 研 究 会 合 同 研 究 会 ， 北 海 道 大 学 ， ［42］犬飼貴士，高宮ED2000-262，SDM2000-216，2001 年 3 月．

真，小宇羅寛，後明寛之，川口博，

桜井貴康，平本俊郎，「High-Speed モード VTCMOS とそのスケーラビリティ」，2001 年春季第 48 回応用物理学関［32］T. Hiramoto, E. Nagata, and H. Majima, “Formation of siliconquantum dots for silicon nano-crystal memories”, The Fifth

連連合講演会，明治大学駿河台キャンパス（東京），29aB-8，2001 年 3 月．

Symposium on Atomic-Scale Surface and Interface Dynamics，
はあといん乃木坂健保会館（東京），pp. 21-23，2001 年 3［43］間島秀明，齋藤真澄，平本俊郎，「極狭シリコン細線におけるポテンシャル揺らぎの評価」，2001 年春季第 48 回応

月．

用物理学関連連合講演会，明治大学駿河台キャンパス［33］間島秀明，平本俊郎，「極狭チャネル MOSFET における（東京），28a-ZN-6，2001 年 3 月．

量子力学的狭チャネル効果」，電子情報通信学会シリコン
材 料 ・ デ バ イ ス 研 究 会 ， 機 械 振 興 会 館 （ 東 京 ）， ［44］後明寛之，犬飼貴士，平本俊郎，「微細 MOSFET におけ
SDM2000-244，2001 年 3 月．

る短チャネル効果抑制と駆動力のトレードオフ」，2001
年春季第 48 回応用物理学関連連合講演会，明治大学駿河［34］今村晃，藤島実，鳳紘一郎，「カオスを用いたパイプ

台キャンパス（東京），29a-B-1，2001 年 3 月．

ライン型 AD 変換器のオートキャリブレーション」，2001
年電子情報通信学会総合大会，SA-1-5，立命館大学， ［45］齋藤俊樹，更屋拓哉，犬飼貴士，間島秀明，高橋信義，
平本俊郎，「三角形並列細線チャネルを有する MOSFETs

2001 年 3 月 26 日.

の試作と特性評価」，2001 年春季第 48 回応用物理学関連［35］千葉智子，大内真一，藤島実，鳳紘一郎，「プログラマ

ブル量子計算エミュレータ」，電子情報通信学会 2001 年

連合講演会，明治大学駿河台キャンパス（東京），30pZL-1，2001 年 3 月．

総合大会，D-6-3，立命館大学，2001 年 3 月 27 日.
［46］齋藤真澄，齋藤俊樹，高橋信義，平本俊郎，「減圧 CVD

で形成したゲート酸化膜を有するシリコン単電子トラン

チングにより作製したシリコン単電子トランジスタの室

ジスタの伝導特性」，2001 年春季第 48 回応用物理学関連

温動作」，生産研究，Vol. 53，No. 2，pp. 116-118，2001

連合講演会，明治大学駿河台キャンパス（東京），28a-

年 2 月．

ZN-3，2001 年 3 月．

5．著書
［47］永田英次，間島秀明，平本俊郎，「シリコンフローティン
グドットを有する極狭チャネル MOSFET メモリにおける［1］浅田邦博，越智裕之，池田誠，小林和淑， ディジタル集積回路の設計と試作 ，培風館，2000 年 6 月．

閾値シフトの増加」，2001 年春季第 48 回応用物理学関連
連合講演会，明治大学駿河台キャンパス（東京），28pZN-5，2001 年 3 月．

［2］K. Hoh, T. Tsujita, T. Irita, Y. Aihara, J. Irisawa, A. Imamura
and M. Fujishima, “Brainware: Bio-Inspired Architecture andits Hardware Implementation”, edited by T. Miki, World

4．紀要，その他

Scientific, 2001, Chapt. 7.

［1］M. Fujita, “Formal Verification Based on Recurrence
Equations and Equivalence,” Journal of the School ofEngineering, The University of Tokyo, Vol. 47, 2000.

［3］鳳紘一郎，浅田邦博，池田誠，平本俊郎（共著），電気工学ハンドブック第 6 版，電気学会，2001 年 2 月．

［2］平本俊郎，「21 世紀のデバイス技術：微細化の先にある［4］T. Hiramoto and H. Majima, “Quantum Mechanical Narrow

もの」，Break Through，No. 174，pp. 8-10，2001 年 1 月．

Channel Effect in Nano-Scale MOSFETs”, ULSI Process
Integration II, edited by C.L. Claeys, F. Gonzalez, J. Murota,［3］平本俊郎，「特集： LSI 製造技術で出し抜く「テクノロジ・パラノイア」 Part2

トランジスタ技術 技術の本命

and K. Saraswat, pp. 102-111, Electrochemical Society, March,
2001.

争い激化 0.05µm 以降 3 候補」，日経マイクロデバイス，
pp. 50-59，2001 年 2 月．

［5］T. Hiramoto, N. Takahashi, H. Ishikuro, and M. Saitoh, “Single
Electron Transistors and Other Nanodevices on SOI”, Silicon-［4］犬飼貴士，平本俊郎，桜井貴康，「スタンバイゲートリー

on-Insulator Technology and Devices X, edited by S.

ク電流削減のための回路技術」，Break Through，No. 175，

Cristoloveanu, P.L.F. Hemment, K. Izumi, G.K. Celler, F.

pp. 17-20，2001 年 2 月．

Assaderaghi, and Y.-W. Kim, Electrochemical Society, pp.
379-389, March, 2001.

［5］平本俊郎，高橋信義，石黒仁揮，齋藤真澄，「異方性エッ

49

第4章 平成 13年度の活動計画
平成 13 年度からは，従来の設計情報発信，CAD ツール提供，チップ試作支援に加え，プロジェクト型研究の推進に関して事業内容を充実拡充していく予定である．

【設計情報発信・セミナー開催】
本年度は，平成 12 年度に開催した，CAD ツール利いる LSI テスター利用法のセミナーも継続して開催

用法に関する技術セミナー，社会人向けの「リフレッ

し，VDEC および拠点校のテスターに対し「利用資格」

シュセミナー」，若手のための「デザイナーズフォーを有する学生・研究者の数を増やす努力をしていく予

ラム」を継続して開催することに加え，教科書，教材

定である．同時に各拠点校のテスター関係者の連携をの整備充実を行うことを予定している．これにより自密にすることで多様化していくテストの需要に全国レ

然な形で，若手の VLSI 設計者の層を厚くし，定常的ベルで対応する体制を整えていきたい．これは，大きな情報交換の場を確立していきたい．

なコストを必要とするテスターの維持・管理を効率化

試作チップ数の増加にともない，チップ動作検証に対する要望が増大していくものと予想されるが，LSIし，維持コストを抑えつつ有効利用を促進するねらいを持っている．

テスト技術および，VDEC および拠点校に設置されて50【CADツール提供】
上流設計（Cadence，Synopsys），中流設計（Avant!，

度は，より信頼性の高いものの提供，およびライブラ

Cadence），下流設計（Cadence）の各基本ツールを，リに応じたより進んだ設計フローの構築などを目指し

平成 13 年度もサポートしていく．

ていきたい．

CAD ツールに必要となる論理設計用ライブラリにまた，後述のプロジェクト型研究などの推進により，ついては，ファウンドリ提供のものに加え，京都大学，

IP ベース設計手法の確立，および大学で利用できる IP

九州大学，早稲田大学，豊橋科学技術大学などの協力（マクロライブラリ）の構築，整備を進めたい．これを得て，VDEC のチップ試作テストラン等を通じて構らの整備活動には広く各大学からの協力を期待してい築されたライブラリの整備が進んでおり，平成 13 年

る．

【チップ試作支援】
平成 12 年度からは，従来の日本モトローラ株式会
社の試作が，オン・セミコンダクターに引き継がれ，
日立北海セミコンダクタ株式会社，ローム株式会社，
日立製作所の協力により，5 種類のプロセスで計 10 回の試作を行った．平成 13 年度においても同様に計 10回の試作を設定する予定である（すでに一部の試作は進行中である）．
これに加え，一層の微細プロセスによるチップ試作
機会の提供に向けての協力を依頼していきたい．

表 4．
1

VDEC チップ試作スケジュール（平成 13 年度）【CMOS 1.2μm 2P2M】オン・セミコンダクタ（旧日本モトローラ）
申込開始

申込〆切

設計〆切

チップ納品

第１回

平成 13 年４月２日

平成13 年７月２日

平成13 年 10 月１日

平成 14 年２月１日

第２回

平成 13 年 10 月 1 日

平成 14 年 1 月 15 日

平成 14 年４月１日

平成14 年７月19 日

申込開始

申込〆切

設計〆切

チップ納品

第１回

平成 13 年４月 ９ 日

平成 13 年 ４ 月 20 日

平成 13 年６月 25 日

平成 13 年 10 月 12 日

第２回

平成 13 年５月 ８ 日

平成 13 年 ８ 月６日

平成 13 年 11 月５日

平成 14 年 ３ 月 １ 日

第３回

平成 13 年９月 24 日

平成 13 年 12 月 17 日

平成 14 年３月 18 日

平成 14 年 ７ 月 ５ 日【CMOS 0.6μm 2P3M】ローム【CMOS 0.5μm 1P3M】日立北海セミコンダクター（旧NEL）
申込開始

申込〆切

設計〆切

チップ納品

第１回

平成 13 年４月 20 日

平成 13 年 ５ 月８日

平成 13 年７月 23 日

平成 13 年 11 月９日

第２回

平成 13 年７月 16 日

平成 13 年 10 月 15 日

平成 14 年１月 14 日

平成 14 年４月19 日
51【CMOS 0.35μmゲートアレイ 1P5M】日立製作所
申込開始

申込〆切

設計〆切

チップ納品

平成13 年４月 26 日

平成 13 年７月 10 日

平成 13 年 12 月 10 日

平成 14 年２月６日

申込開始

申込〆切

設計〆切

チップ納品

第１回

平成 13 年４月 13 日

平成 13 年５月 25 日

平成 13 年８月 27 日

平成 13 年 12 月 21 日

第２回

平成13 年４月 13 日

平成 13 年７月 10 日

平成 14 年２月 ４ 日

平成14 年 ５ 月 31 日

第１回

【CMOS 0.35μm 2P3M】ローム

表 4．2
設計規則

チップ試作料金

チップサイズ

税抜価格（千円）

2.3mm 角

66.5

設計規則

チップサイズ

税抜価格（千円）

2.3mm 角138

4.8mm 角535.9

CMOS 0.35µmGA 1P5M

5.9mm 角506

CMOS 0.35µm 2P3M

4.9mm 角350

CMOS 0.5µm 1P3M
CMOS 1.2µm 2P2M

CMOS 0.6µm 2P3M

4.8mm 角230

7.3mm 角451

3.9mm 角160

4.6mm 角

240

8.9mm 角950

【プロジェクト型研究】
VLSI 技術は日々進歩しており，VDEC がサポート

ェクトを推進した．平成 13 年度は，これまでに各グしている CAD ツールやライブラリ，チップ試作技術

ループから提案された興味深い提案を実際の LSI チッ

も時代に即した高性能・高機能なものへと改善していプとして実装し，その有効性を評価する予定である．

きたいと考えており，各方面の協力を随時お願いする（a）IP（M. CORE）開発研究の参加者および概要

予定である．
平成 12 年度は新たな取り組みとして，特定のテー本プロジェクトは，コア設計者以外のシステム設計

マごとに研究グループを組織し VDEC におけるチップ

者が IP コアを利用して大規模システムを設計するた試作を利用した研究を推進し，その成果物として，大めの環境および技術を構築することを目的として，平学において自由に利用できるような IP ライブラリの成 12 年度より 3 年間の計画でスタートした．参加グル構築を目指したプロジェクトを開始した．具体的にはープの構成および概要は表 4．3 に示すとおりである．

米国モトローラ社からの提供によるマイクロプロセッ
サ IP（M. CORE）をプラットフォームとした設計プ（b）IP 利用技術研究の参加者および概要

ロジェクト，ディジタル及びアナログ IP 開発プロジ

表 4．3
52

グループ名

本プロジェクトも IP（M. CORE）開発研究同様，3IP 開発プロジェクトの構成および研究概要

代表者

参

加

者

概

要

デジタルプロセッサ 安 浦 寛 人 柳沢（早稲田），越智／弘中 ソフトコアプロセッサ，ソフトコアプロ
コア IP 開発研究（九州）
（広島市立），末吉／久我（熊 セッサ，ビヘイビア記述からの LSI 設計
教育向きプロセッサ開発
本）
デジタル演算ユニッ 高 木 直 史 天 野 （ 慶 応 ）， 今 井 ／ 武 内 算術演算回路，基本的な演算ユニット，
ト IP 開発研究（名古屋） （大阪），木村（奈良），村上 PPRAM インターフェース，スマートコ
ア，同期・非同期インタフェース（九州），南谷（東京）
高速 AD/PLL/OP-Amp 谷 口 研 二 小野寺（京都），高木（東工 8-10 ビット Flash/Pipeline，Rail-to-rail
IP 開発研究
OP-Amp，差動 OP-Amp，クロック生成（大阪大学） 業大）
用 PLL，低電圧・高周波 OP-Amp，イメージセンサ A/D 変換／多重解像度フィル
タリング／動き検出回路
PWM/ΔΣ AD IP研究 岩田教授／ 佐々木（熊本），川人（静岡）， 容量アレイ型 AD，DA 変換器，オーバ開発
森 江 助 教 雨宮／浅井（北海道）， 八木 サンプリング型 AD 変換器，デシメーシ
授／永田助 （九工大），杉本（中央），相 ョ ン フ ィ ル タ ， P W M 方 式 演 算 回 路 ，VCO 回路，PLL 回路，カオス発生回路，
手（広大） 澤助教授（東大）
アナログフィルタ（カレントモドフィルタ），パイプライン A/D 変換器（10 ビッ
ト，20MSps），アナログ／デジアナ反応
拡散チップ，動き検出イメージセンサ，
ハフ変換チップ，ゼロ交差画素検出回路，
14 ビット，400MSps，2 Ｖ動作 D/A 変換器
機能メモリ IP 研究開 池田講師／ 小林（京都），柴田（東京）， 機能メモリ，最小ハミング距離探索メモ
発リ，標準的な SRAM
石 原 助 手 マタウシュ（広島）（東京大学）

年間で IP コアベースの設計手法の会得，それによる

4．5 となっている．昨年度は 4 月に M. CORE の利用法

設計と LSI 化における課題の検討を目的としている．

に関する講習会を開催し，11 月に中間報告会を開催

研究のグループの構成および概要は表 4．4 に示すとおした．それぞれの模様は図 4．1，4．2 に示すとおりでりである．プロジェクトのおよそのスケジュールは表

ある．

表 4．4
大

学

氏

研究グループの構成と研究概要

名

概

要

東京大学

池田/石原

低電力 SoC 設計を目的としたコデザイン技術の開発

九州大学

村上

M. CORE を２個，その間にコプロセッサとしての FPGA ならびに PPRAMLink I/F（PLIF）を搭載し，いくつかの実験を実施

金沢大学

深山

インターネット携帯端末向けシステム LSI を設計

東京工業大学

國枝

Multimedia Vehicular LAN System using IEEE1394

東京大学

柴田

M. CORE を用いた話者認識システムの研究

広島大学

小出

M. CORE を用いたプロトタイピングシステムの開発

北海道大学

山本

電子透かしによる音声信号とデジタル情報の重畳とその 1 チップシステム化

大阪大学

今井

リアルタイム OS の LSI と周辺回路を含む SoC の設計．自動車のリアルタイ
ム制御をターゲットとする．

熊本大学

末吉

M. CORE の周辺回路として (自作の) FPGA を搭載し、M. CORE を FPGA のコントローラとして用いるような Custom Computing Machine の設計．FPGA
は対象となるプロセスに合わせて設計

立命館大学

山内

M. CORE によるリアルタイムビデオタイトル作成システムの開発

表 4．5

M. CORE プロジェクトのスケジュール

時

期

内

容

2000/4 月 3，4 日

M. CORE セミナー（VDEC）を開催し M. CORE の利用技術を取得

2000/6 月

FPGA 評価ボード，コンパイラを参加者に配布．これを用いてFPGA プロトタイピングを開始

2000/11 月 27 日

中間報告会

2001/8 月頃

0.13µm用 M. CORE/セルベースを VDEC 経由で提供

2001/9 月頃

セルベース設計終了・試作開始（0.13µm CMOS プロセス），ここでは必要に応じて参加者の中から試作するチップを取捨選択する

2002/2 月頃

試作終了・評価開始

2002/3 月頃

報告会53

図 4．1

平成 12 年 4 月 3 日，4 日に開催された M. CORE 講習会の様子

図 4．2

平成 12 年 11 月 27 日に開催された M. CORE 中間報告会の様子

54

第5章 チップ試作結果報告

55

図 5．1 「相乗りチップ」の顕微鏡写真

平成 11 年度 第2回オンセミコンダクタチップ試作（MOT992）
題

名

大 学 名

研 究 者

掲載頁

スイッチドキャパシタ容量型センサ・インターフェース

静岡大学電子工学研究所

小川 覚美，渡辺 健藏

71

CMOS カレント・コンベアの設計

静岡大学電子工学研究所

倉科 隆，小川 覚美，渡邊 健蔵

71

ディジタル雑音低減回路

東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

71

低雑音演算増幅器の試作（2）東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

72

信号分割型構成回路のための制御回路

東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

72

移動度の減少と基板効果の影響を受けないOTA

東京理科大学理工学部

茨木 栄武，兵庫 明，関根 慶太郎

72

ノイズ特性評価用増幅型CMOS イメージセンサ

広島市立大学大学院情報科学研究科

梅田 昌宏，堀居 賢樹

73

ノイズ特性評価回路の設計

広島市立大学大学院情報科学研究科

梅田 昌宏，堀居 賢樹

73

新しいテール電流制御回路を用いた低消費電力OTA回路とADCL
回路TEG

須藤 敏志，齋藤 裕寿，水沼 充，

山形大学工学部

高橋 一清

Λ形ハードウェアニューロンモデルの試作

日本大学理工学部電子工学科

八木型ハードウェアニューロンモデルの試作

日本大学理工学部電子工学科

アナログ回路用デバイスTEG
デジタル可変容量チップ
負性微分抵抗回路 TEG
広い可変レンジを持つ遅延器を用いたクロック周波数逓倍回路の設計
16ビットCPUの試作

隅山 正巳，袁 立晨，佐伯 勝敏，
関根 好文
鳥田 季代子，袁 立晨，佐伯 勝敏，
関根 好文

73

74

74

富山県立大学工学部

山本 真也，松田 敏弘，大曽根 隆志

玉川大学学術研究所

中村 眞次

玉川大学工学部

小池 卓郎

上智大学理工学部

越坂 亮介，和保 孝夫

75

東京大学生産技術研究所

神田 浩一，桜井 貴康

75

広島工業大学工学部

大村 道郎，田村 哲也，田中 武

76

74
75

平成 12 年度 第1回オンセミコンダクタチップ試作（MOT001）
題

名

大 学 名

研 究 者

掲載頁

スイッチドキャパシタ容量型センサ・インターフェース

静岡大学電子工学研究所

小川 覚美，渡辺 健藏

77

スイッチドキャパシタ容量型センサ・インターフェース

静岡大学電子工学研究所

小川 覚美，渡辺 健藏

77

CMOS カレント・コンベアの設計

静岡大学電子工学研究所

倉科 隆，小川 覚美，渡邊 健蔵

77

低入力インピーダンスAB級CMOS カレント・コンベア

静岡大学電子工学研究所

倉科 隆，小川 覚美，渡邊 健蔵

7856

静岡理工科大学電子工学科
4ビットマイクロプロセッサとニューロンMOS回路

静岡理工科大学大学院材料科学専攻
静岡理工科大学材料科学専攻電子工学科

増田 智美，笹ヶ瀬 喬也，
田中 順一，山田 浩之
落合 忠博

78

波多野 裕
小谷 明也，福島 早奈恵，

2000年度学部学生のフルカスタム設計演習

金沢大学工学部

横山 貴巨，伊藤 康朗，中村 毎良，

78

深山 正幸，北川 章夫
相変化型不揮発性メモリ（CR時定数読み出し回路）
LSI テスタ/EBプローバ実習用チップ

金沢大学工学部
金沢大学工学部情報システム工学科

福島 早奈恵北川 章夫
数馬 晋吾，渡辺 晃

79
79

電力線データ通信用受信回路の IC設計

福岡大学工学部

木村 圭，末次 正

79

スイッチトキャパシタ変成器を用いたDC−DCコンバータの設計

福岡大学大学院工学研究科

松尾 嘉洋，末次 正

80

福岡大学大学院工学研究科

沖 和史，松尾 嘉洋

福岡大学工学部

末次 正

低雑音演算増幅器の試作（2）東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

80

バックゲートバイアス技術を用いた低歪みOTA

東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

81

網膜機能に学んだ動き検出チップの試作

豊橋技術科学大学工学部

山田 仁，米津 宏雄

81

局所適応機能を有する二次元エッジ検出網膜チップ

豊橋技術科学大学工学部

山田 仁，米津 宏雄

81

生体の初期視覚機構に学んだ接近検知センサの設計

豊橋技術科学大学工学部

西尾 公裕，米津 宏雄

82

方向選択性動き検出神経細胞モデルのアナログ集積回路化

豊橋技術科学大学工学部

大谷 真弘，米津 宏雄

82

山形大学工学部

須藤 敏志，水沼 充，高橋 一清

82

スイッチトキャパシタ変成器を用いたDC-DC コンバータの設計

低消費電力OTA回路を用いた完全差動4次チェビシェフ・ローパ
ス・フィルタ

串間 宗夫，永里 政嗣，田中 寿，

80

MOSアナログ集積回路および電流モード多値論理回路

宮崎大学工学部

ニューロンMOSFETを用いた多値論理回路の試作

宮崎大学工学部

多値ディジット ORNSを用いた4×4ビット乗算器チップの試作

宮崎大学工学部

佐竹 恵理子，淡野 公一，石塚 興彦

83

A/D変換基本回路 TEG

上智大学理工学部

増田 貴志，三澤 奈穂子，和保 孝夫

84

電流モードCMOS 演算回路およびオペアンプTEG

上智大学理工学部

角田 正人，織田 淳，和保 孝夫

84

評価回路Inverter Chain の設計

富山県立大学大学院工学研究科

野田 宗邦，松田 敏弘，大曽根 隆志

84

高精度CMOS 定電圧回路

富山県立大学工学部

山本 真也，松田 敏弘，大曽根 隆志

85

VDECのCAD導入を目的としたタイマー回路（2）富山県立大学工学部

山本 真也，松田 敏弘，大曽根 隆志

85

ハードウェアバーストニューロンモデルの試作

日本大学理工学部電子工学科

柏木 直人，佐伯 勝敏，関根 好文

85

朱 大松，淡野 公一，石塚 興彦
堤 貴彦，真方 弘志，三宅 由紀，
淡野 公一，石塚 興彦

8383

古庄 雅幸，稲葉 基，近藤 絢哉，

鳥田 季代子，袁 立晨，佐伯 勝敏，

八木型ハードウェアニューロンモデルとシナプスモデルの試作

日本大学理工学部電子工学科

EM評価用チップの試作

武蔵工業大学工学部

木下 雅彦，柳沢 宏美，秋谷 昌宏

86

Switched-Opampの設計

東京理科大学理工学部

三ツ屋 明香，兵庫 明，関根 慶太郎

86

電流モードフィルタの試作

東京理科大学理工学部

カウンタ及び直列加算器

シンプル CPU

FG-MOSFETを用いたアナログ機能回路の作製
Josephson/CMOS ハイブリッドシステム用低温動作CMOS アンプの設計
三相時間相関光位置検出素子

離散時間型電流モードアナログ CMOS カオス回路

ニューロンMOSFET を用いた4進SD 数全加算器のフローティン

丸山 佑樹，高重 英明，兵庫 明，87

関根 慶太郎

玉川大学工学部

佐野 有介，大石 健太

玉川大学学術研究所

中村 眞次

玉川大学工学部

堀 浩一郎，今井 嘉朋

玉川大学学術研究所

中村 眞次

熊本大学工学部

井上 高宏，浦元 大志

熊本大学大学院自然科学研究科

中根 秀夫，二宮 竜也，平山 陽一朗

横浜国立大学工学部電子情報工学科

阿部 高志，本告 圭，吉川 信行

東京大学大学院工学系研究科

来海 暁，安藤 繁

東京大学工学部

五嶋 健治

87

87

88

88

88

羽野 光隆，濱里 主巳，常田 明夫，

熊本大学工学部

井上 高宏

熊本電波工業高等専門学校

グゲート部分の共有化

86

関根 好文

89

江口 啓
今西 茂，浅香 篤，村中 徳明，関西大学工学部89

徳丸 正孝

電源電圧3Vで動作可能な SIカオス集積回路

熊本電波工業高等専門学校情報工学科

江口 啓

89

新型CMOS シナプス回路

電気通信大学電気通信学部電子工学科

範（Pham） 公可（Cong-Kha）90

MOSFETにおけるフローティングゲートの影響評価

京都大学エネルギー科学研究科

山口 直人，関本 大郷，野澤 博

90

MOS構成に適したアナログ形PLL の試作

秋田大学工学資源学部

川元 雅紀，伊藤 文人，井上 浩

90

動的雑音特性研究用ニューラルネットワーク・チップ

東京大学新領域／先端研

廣瀬 明，本多 正明，中沢 一彦，

91

長嶋 知行

三相時間相関イメージセンサ

東京大学大学院工学系研究科

来海 暁，安藤 繁

91

三相時間相関イメージセンサ（キャパシタ変更版）

東京大学大学院工学系研究科

来海 暁，安藤 繁

91

動的再構成型桁直列演算によるDCT回路

埼玉大学工学部

伊藤 和人

92

57

平成11年度 第2回日立北海セミコンダクタチップ試作（HHS992）
題

名

研 究 者

掲載頁

中央大学理工学部情報工学科

松本 純一，宮崎 雄一朗，榎本 忠儀

93

SRAMおよびMOS容量測定TEGの試作

中央大学理工学部情報工学科

榎園 康憲，鹿野 裕明，榎本 忠儀

93

大面積LSI における高速同期クロック回路評価チップ

東京電機大学理工学研究科

竹内 崇，星野 洋

93

中央大学理工学部情報工学科

小田部 晃，堀口 智哉，榎本 忠儀

94

中央大学理工学部情報工学科

早船 明，榎本 忠儀

94

札幌学院大学社会情報学部

佐藤 友暁

中断法動きベクトル検出の渦巻き探索を実現するレジスタアレイとD-FF TEG

動画像符号化用 ME回路TEGと64bit浮動小数点除算回路用S生成
回路・乗算回路
バックゲートバイアス制御CMOSリングオシレータとそれを用いたPLL

ウェーブパイプライン化ALU

多入力EXOR ゲートの評価用 TEG
量子コンピュータ ハードウェアエミュレータ専用エンジン

IP公開を目的とした乗算器チップの試作設計

入力信号パターンを考慮した低電力乗算器の試作
低消費電力加算器における加算回路方式比較用回路
32bitRISC マイクロプロセッサの設計

大 学 名

弘前大学理工学部

深瀬 政秋

東北大学大学院情報科学研究科

江川 隆輔，中村 維男

94

広島市立大学情報科学部

越智 裕之

東京大学工学系研究科

大内 真一

東京大学新領域創成科学研究科

藤島 実，鳳 紘一郎9595

田上 暢顕，室山 真徳，兵頭 章彦，

九州大学工学部

95

安浦 寛人

九州大学大学院システム情報科学府情報工学専攻

室山 真徳，兵頭 章彦，安浦 寛人

東京大学大規模集積システム設計教育センター

石原 亨

東京大学生産技術研究所
東京工業大学大学院理工学研究科

96

平林 雅之，桜井 貴康

96

大戸 友博，石島 誠一郎，内海 哲章，
畔上 謙吾，高橋 篤司

96

平成12年度 第1回日立北海セミコンダクタチップ試作（HHS001）
題

名

大 学 名

研 究 者

掲載頁

有機LEDディスプレイドライバーIC

九州大学大学院システム情報科学研究院

服部 励治

97

光インターフェースLSI のI-V変換回路の設計

金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

97

光インターフェースLSI のI-V変換回路の設計

金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

97

光源探索ロボット用DCモータコントローラ

東京大学大学院工学系研究科

保東 孝宏，安田 隆，下山 勲

98

RCヘリコプタの高さ制御用回路

東京大学大学院工学系研究科

中井 亮仁，安田 隆，下山 勲

98

音源定位用LSI，信号変換部の設計

名古屋工業大学工学部

中島 裕明，岸野 裕介，高木 晋吾，
内田 秀雄，市村 正也，荒井 英輔

98岸野 裕介，中島 裕明，高木 晋吾，

音源定位用LSI，音圧差抽出部の設計

名古屋工業大学工学部

音源定位用LSI，時間差抽出部の設計

名古屋工業大学工学部

EBテスタによるセル特性測定用TEGその1

京都大学大学院情報学研究科

李 翔，小林 和淑，小野寺 秀俊

99

EBテスタによるセル特性測定用TEGその2

京都大学大学院情報学研究科

李 翔，小林 和淑，小野寺 秀俊

100

低電圧OTAとCFの設計

東京理科大学理工学部

バックゲートバイアス制御CMOS リングオシレータとそれを用いたPLL 回路
階層構造型マルチポートメモリ（全体）

階層構造型マルチポートメモリ（メモリブロック）
階層構造型マルチポートメモリのための衝突処理回路

中央大学理工学部情報工学科

内田 秀雄，市村 正也，荒井 英輔
高木 晋吾，岸野 裕介，中島 裕明，
内田 秀雄，市村 正也，荒井 英輔

鈴木 誠人，高重 英明，兵庫 明，
関根 慶太郎
原田 知親，榎本 忠儀

広島大学先端物質科学研究科

岸 浩二

広島大学ナノデバイス・システム研究センター

Mattausch Hans Jurgen

広島大学先端物質科学研究科

岸 浩二

広島大学ナノデバイス・システム研究センター

Mattausch Hans Jurgen

広島大学ナノデバイス・システム研究センター

大森 伸彦

99

99

100

100

101

101
101

平成 11 年度 第3回ローム0.6μmmチップ試作（ROHM993）
題

名

共鳴トンネル素子のエミュレーションとカオス生成回路

CMOS イメージセンサ用受光回路TEG
ラッチ型センスアンプを用いた高速 PLA
故障の検出および回復が可能な高信頼FPGAの試作

研 究 者
上村 朋典，水谷 孝

名古屋大学工学部

前澤 宏一

東京大学工学系研究科

根塚 智裕，池田 誠

東京大学VDEC

浅田 邦博

東京大学工学系研究科

山岡 寛明，池田 誠，浅田 邦博

東北大学大学院情報科学研究科

青木 孝文，樋口 龍雄

仙台電波工業高等専門学校

鹿股 昭雄

掲載頁
102

102
102
103

仙台電波高専情報通信工学科

中林 撰，本郷 裕行

仙台電波高専情報工学科

鹿股 昭雄，池田 茂

東京工業大学フロンティア創造共同研究センター

山本 修一郎，石原 宏

東京工業大学大学院総合理工学研究科

中野 雅史，栗原 淳司，前島 英雄

素子特性測定用TEGの試作

東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

104

小型ロボットのためのSMA アクチュエータ駆動制御回路の試作

東京大学大学院工学系研究科

長澤 純人，下山 勲

104

複眼薄型撮像システムにむけたCMOS イメージセンサの TEG試作

大阪大学大学院工学研究科

北野 洋司，谷田 純

104

九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院生命体工学研究科

八木 哲也

8×8ビット乗算器と非対称誤りDフリップフロップの設計

1KbitDRAMの試作

58

大 学 名
名古屋大学工学研究科

ゼロ交差検出回路の設計
係数と次数が再構成可能なFIRフィルタ専用 FPGA
リコンフィギュラブルロジックを用いた暗号方式のVLSI化設計

東北大学大学院情報科学研究科
大阪大学大学院工学研究科

青木 孝則，青木 孝文，樋口 龍雄

103

103

105
105

密山 幸男，Zaldy Andales，
三木 裕介，古家 眞，白川 功

105

京都大学大学院情報学研究科

尾上 孝雄

PAP法に基づく画像ベクトル化回路

東京大学

工学部

足立 真賢，柴田 直

106

CMOS 共鳴エージェント連想回路

東京大学

工学部

山崎 俊彦，柴田 直

106アナログ連想回路

東京大学

新領域創成科学研究科

小川 誠，柴田 直

106

Associate Processor

東京大学

工学部

徐 懐宇，柴田 直

107

Saliency Catcher 回路

東京大学

工学部

木村 弘枝，柴田 直

107

キャパシタカップリングによる拡散符号通信インターフェース

大阪大学工学研究科

TAN BOON KEAT，谷口 研二

107DS-CDMA 有線バスの設計（1）大阪大学工学研究科

Dynamically Programmable Parallel Processor

大阪大学工学研究科

高周波LC発振回路の設計

大阪大学大学院工学研究科

吉村 隆治，TAN BOON KEAT，
松岡 俊匡，谷口 研二
TAN BOON KEAT，吉村 隆治，
松岡 俊匡，谷口 研二

108

108

Yew Lim Guan，桜 俊幸，
松岡 俊匡，谷口 研二

108

大阪大学大学院工学研究科電子情報エネル

岩村 宏，畠中 信伍，小川 徹，

ギー工学専攻谷口 研二

大阪大学工学部

清水 由幸

大阪大学大学院工学研究科

吉村 隆治，谷口 研二

神経回路用アナログ長期記憶回路の試作

東北大学電気通信研究所

金城 光永，佐藤 茂雄，中島 康治

109

低温動作マイクロプロセッサ要素回路の試作

横浜国立大学工学部電子情報工学科

本告 圭，宮川 英明，吉川 信行

110

フォトダイオードチップ1

オーミック株式会社

山本 猛，渡辺 國寛

110

奈良先端科学技術大学院大学情報科学研究科

堀山 貴史，木村 晋二，渡邉 勝正

ΔΣ型ADコンバータの設計に関する研究
チャージポンプ回路の試作

過渡電源電流試験法検証用テスト回路の試作
フレキシブルプロセッサ／演算増幅器 相乗りチップ

ATLAS実験用 タイミング調整 ICのアナログ部テスト用ASIC

東北大学大学院工学研究科

石田 雅裕，小谷 光司，大見 忠弘

東北大学大学院工学研究科

堺谷 智，高橋 和史，小谷 光司

東北大学未来科学技術共同研究センター

大見 忠弘

東京大学理学系研究科

仁木 太一

高エネルギー加速器研究機構

佐々木 修

109

109

110
111

111

ATLAS実験用ICの放射線耐性試験用ASIC
立方根計算回路東京大学理学系研究科

香取 勇一

高エネルギー加速器研究機構

佐々木 修

名古屋大学大学院工学研究科

ユークリッドノルム計算回路及び有限体GF（2^16）上の除算回路

名古屋大学大学院工学研究科

111

南 利明，高木 一義，高木 直史
武内 大輔，渡辺 恭章，高木 一義，
高木 直史

東京大学工学系研究科

星野 将史，根塚 智裕，池田 誠

東京大学VDEC

浅田 邦博

高周波電圧制御移相発振回路の設計

大阪大学大学院工学研究科

松岡 俊匡，中村 光男，谷口 研二

平滑化機能を持った人工網膜チップの設計

九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

3次元計測向けスマートポジションセンサ

画像転写型人工網膜チップの設計

ATLAS実験用 タイミング調整 IC ver（-1）

九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

東京大学理学系研究科

仁木 太一

高エネルギー加速器研究機構

佐々木 修

112
112

112
113
113

113

114

東京都立大学理学研究科

狩野 博之，福永 力

高エネルギー加速器研究機構（KEK）

佐々木 修，池野 正弘

中心窩構造を有する neuromorphic vision chip

東北大学大学院工学研究科

中川 源洋

114

32bitRISC マイクロプロセサ

東京大学国際・産学共同研究センター

川口 博，桜井 貴康

115

ATLAS測定器用トリガーシステム回路の設計

114

平成 12 年度 第1回ローム0.6μmmチップ試作（ROHM001）
題

名高エネルギー物理実験用フロントエンドエレクトロニクス

パイプライン型 A/D変換器を拡張したカオス発生回路

ラッチ型センスアンプ及び自己プリチャージ機構を用いた高速 PLA
4進木スキャン機能を有するスマートポジションセンサ

大 学 名
南雲 崇

東京大学大学院工学系研究科

今村 晃

東京大学工学部

ダナルドノドゥイアントノ

東京大学大学院新領域創成科学研究科

藤田 隆史，藤島 実，鳳 紘一郎

東京大学工学系研究科

山岡 寛明，池田 誠，浅田 邦博
根塚 智裕，池田 誠

東京大学VDEC

浅田 邦博

宮崎大学工学部

各種フォトディテクタの特性評価用CMOS イメージセンサ

広島大学工学部

6脚ロボット用歩容生成チップ
昆虫の嗅覚情報処理系を模擬したリカレント・ニューラルネット
ワーク回路の試作
マルチチップ型薄型撮像システム用CMOS イメージセンサ
シリコン網膜チップ要素回路TEGの設計

掲載頁
116

東京大学工学系研究科

ニューロンMOSFETを用いた多値論理回路の試作

電荷逐次型積分回路

研 究 者

東京農工大学工学研究科

稲葉 基，串間 宗夫，堤 貴彦，
永里 正嗣，淡野 公一，石塚 興彦
今村 俊文，永田 真，森江 隆，
岩田 穆

116

116
117

117

117

東京大学宇宙線研究所

増田 正孝，青木 利文，佐々木 真人

高エネルギー加速器研究機構素粒子原子核研究所

新井 康夫

東京大学大学院工学系研究科

岩瀬 英治，安田 隆，下山 勲

118

東京大学大学院工学系研究科

長澤 純人，下山 勲

118

大阪大学大学院工学研究科

北野 洋司，仁田 功一，谷田 純

119

九州工業大学情報工学部

下ノ村 和弘，亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

118

119

電気泳動マイクロディスプレイ用IC

九州大学大学院システム情報科学研究院

服部 励治

119

光インターフェースLSI のためのTEG

金沢大学工学部

北川 章夫，藤田 隼人，中村 公亮

120

光インターフェースLSI のためのTEG

金沢大学工学部

北川 章夫，藤田 隼人，中村 公亮

120

慶應義塾大学理工学部

川上 大輔

慶応義塾大学理工学部

柴田 裕一郎，天野 英晴

東京大学理学系研究科

香取 勇一

高エネルギー加速器研究機構

佐々木 修

東京大学工学系研究科

山崎 俊彦，堀池東京大学新領域創成科学研究科

柴田 直

東京大学

斉藤 康祐，田口 晶康

121
122

DRAM混載マルチコンテキストFPGAの設計と試作

ATLAS実験用 タイミング調整 IC ver0

ISFET特性評価TEG
ラッチ型コンパレータを用いたWinner-Take-All 回路，およびバ
イナリサーチ方式による Winner-Take-All 回路の開発
32ビットマイクロプロセッサの試作
ΔΣ型ADコンバータの試作（1）

新領域創成科学研究科

120

121
浩

金沢工業大学電気系

吉村 豊，福田 一郎

大阪大学大学院工学研究科電子情報エネル

岩村 宏，北谷 卓哉，畠中 信伍，

ギー工学専攻小川 徹，谷口 研二
Yew Lim Guan，松岡 俊匡，

121

122

高周波低雑音増幅回路の設計

大阪大学大学院工学研究科

LSI 間DS-CDMA 有線バスの設計

大阪大学工学研究科

多ビット対応 DS-CDMA 有線バスの設計

大阪大学工学研究科

高機能化大規模アナログ神経回路の設計

東北大学電気通信研究所

金城 光永，佐藤 茂雄，中島 康治

123

大規模アナログ神経回路用メモリアレイ

東北大学電気通信研究所

金城 光永，佐藤 茂雄，中島 康治

124

多数決を用いたメディアンフィルタ回路の試作

東北大学電気通信研究所

鈴木 康介，佐藤 茂雄，中島 康治

124

低温動作マイクロプロセッサの試作

横浜国立大学工学部電子情報工学科

本告 圭，宮川 英明，吉川 信行

124

谷口 研二
吉村 隆治，TAN BOON KEAT，
松岡 俊匡，谷口 研二
TAN BOON KEAT，吉村 隆治，
松岡 俊匡，谷口 研二

122

123

123

59

アナログフレーム間差分チップの設計

再構成可能部を持つJava プロセッサ
基数4のユークリッドノルム計算回路

九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院生命体工学研究科

八木 哲也

名古屋大学大学院工学研究科

鬼頭 秀明，高木 一義，高木 直史

奈良先端科学技術大学院大学情報科学研究科

木村 晋二

名古屋大学大学院工学研究科

電流制御発振器を用いたΔΣAD変換器の設計

広島大学工学部

高速CMOS イメージセンサ

広島大学工学部

岩田 穆
今村 俊文，山本 美子，永田 真，
森江 隆，岩田 穆

東京大学大規模集積システム設計教育研究センター

機能可変1次元セルラーニューラルネットワーク回路・任意カオ
ス生成回路

125
126

126

行天 隆幸，早田 嘉浩，Mattausch Hans Jurgen

126

小出 哲士
三宅 誠，西島 誠一，村越 健一，

広島大学工学部

125

森江 隆，永田 真，岩田 穆

127

基板バイヤス制御を可能にする自動設計手法を用いたプロセッサ

東京大学生産技術研究所

平林 雅之，桜井 貴康

127firing delay buffer 回路TEG群

東京大学生産技術研究所

野瀬 浩一，桜井 貴康

127

異常リーク電流抑制方式を実装したSRAMの設計

東京大学生産技術研究所

神田 浩一，桜井 貴康

128

配線インダクタンス測定回路，高効率DC-DC コンバータ，
Adiabatic クロックドライバの試作
フレキシブルプロセッサ（24×20モジュール搭載版）

東京大学生産技術研究所

稲垣 賢一，浅野 雄太郎，張 綱，
桜井 貴康

東北大学大学院工学研究科

堺谷 智，小谷 光司，須川 成利

東北大学未来科学技術共同研究センター

大見 忠弘

128

128

フレキシブルモジュール測定用チップ

東北大学工学部

宮本 直人

129

配線間クロストーク測定用テスト回路の試作

東北大学大学院工学研究科

石田 雅裕，小谷 光司，大見 忠弘

129

高速ロッキング可能なPLL 回路の設計

大阪大学大学院工学研究科

佐野 智弘，松岡 俊匡，谷口 研二

129DS-CDMA 有線バスの設計（2）大阪大学工学研究科

疑似2次元型アナログ人工網膜チップの設計

2次元アナログ人工網膜チップの設計

60

武内 大輔，高木 一義，高木 直史
吉川 泰正，永田 真，森江 隆，広島大学ナノデバイス・システム研究センター
最小ハミング距離検索機能を有する小面積・高速連想メモリの設計（1）125

双方向電流モード多値FPDFの設計

吉村 隆治，TAN BOON KEAT，
松岡 俊匡，谷口 研二

130

九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

東北大学大学院情報科学研究科

斎藤 雄哉，青木 孝文，樋口 龍雄

131

大 学 名

研 究 者

掲載頁

東京大学大学院新領域創成科学研究科基盤

藤田 隆史，近藤 裕也，藤島 実，

130

130

平成 12 年度 第2回ローム0.6μmmチップ試作（ROHM002）
題

名CMOS 無線通信要素回路及び高速OTAの設計

情報学専攻

鳳 紘一郎

東京大学大学院工学系研究科電子工学専攻

石田 光一

非単調ニューロンを用いたストカスティックニューロシステム

東北大学電気通信研究所

LSI設計実習における16ビットパイプラインプロセッサの設計（1）

奈良先端科学技術大学院大学情報科学研究科

LSI設計実習における16ビットパイプラインプロセッサの設計（2）奈良先端科学技術大学院大学情報科学研究科

高速CMOS 受光素子TEG
12ビットCMOS パイプライン ADコンバータ
ΔΣ型ADコンバータの設計（2）MOS Current Mode Logic を用いた拡散符号生成器

最小ハミング距離検索機能を有する小面積・高速連想メモリの設計（2）

奈良先端科学技術大学院大学物質創成科学
研究科

ステレオ奥行き抽出回路 & 電流モード距離演算回路TEG

パイプラインADC

フレキシブルプロセッサ（24×20モジュール搭載版）

中島 康治
中西 正樹，石井 淳，鈴木 真人，
中本 義人，堀山 貴史，木村 晋二

平井 隆夫，太田 淳

133
133

畠中 信伍，谷口 研二
岩村 宏，畠中 信伍，小川 徹，

ギー工学専攻谷口 研二

広島大学ナノデバイス・システム研究センター
東京大学大規模集積システム設計教育研究

132
133

大阪大学大学院工学研究科

大阪大学工学部132

中西 正樹，堀山 貴史，木村 晋二

大阪大学大学院工学研究科電子情報エネルセンター
ゼロ交差検出回路の設計

根本 憲，金城 光永，佐藤 茂雄，

132

清水 新策，Tan Boon Keat，
谷口 研二

134

134

行天 隆幸，早田 嘉浩，Mattausch Hans Jurgen

134

小出 哲士

九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院命体工学研究科

八木 哲也

東京大学工学部

野村 周央

東京大学新領域創成科学研究科

小川 誠，柴田 直

東北大学大学院工学研究科

高橋 和史，小谷 光司

東北大学未来科学技術共同研究センター

大見 忠弘

東北大学大学院工学研究科

堺谷 智，小谷 光司，須川 成利

東北大学未来科学技術共同研究センター

大見 忠弘

135

135

135

136

カップリングノイズ測定用テスト回路の試作

東北大学大学院工学研究科

石田 雅裕，小谷 光司，大見 忠弘

136

CMOS 共鳴エージェント連想回路（改良版）

東京大学工学部

山崎 俊彦，山本 憲，柴田 直

136

CMOS 共鳴エージェント連想回路（改良版）

東京大学工学部

山崎 俊彦，山本 憲，柴田 直

137

デジタル連想回路

東京大学新領域創成科学研究科

小川 誠，伊藤 潔，柴田 直

137

複眼薄型撮像システム用CMOS イメージセンサ

大阪大学大学院工学研究科

北野 洋司，谷田 純

137

東京大学理学系研究科

香取 勇一

高エネルギー加速器研究機構

佐々木 修

金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

ATLAS 実験用 タイミング調整 IC ver1
光インターフェースLSI のためのプリアンプの試作

138
138

常村 修，関本 大郷，山口 直人，

機能メモリ構造を用いた並列平均値処理回路の設計

京都大学エネルギー科学研究科

PLL クロック・ジェネレータ回路

大阪大学工学部

伴 彰浩，谷口 研二

139

アナログ要素回路 TEG

大阪大学工学研究科

吉村 隆治，小川 徹，谷口 研二

139

東京大学 大学院工学系研究科

大池 祐輔

東京大学工学部

池田 誠

東京大学大規模集積システム設計教育センター

浅田 邦博

相関検波を用いた輝点検出センサの試作

静岡理工科大学電子工学科
テスト回路群と 2ビットマイクロプロセッサ

BSチューナーの実現を目指した基本回路の試作
ソース電位で制御するCMOS リングオシレータとそれを用いた
PLL 回路，および CMOS イメージセンサの試作
各種演算回路および低電力メモリの試作

アナログ時系列情報連想相関システム
単体MOSFETとCDTMOS回路のTEG

山下 真彦

静岡理工科大学材料科学専攻，電子工学科

波多野 裕

中央大学理工学部情報工学科

中央大学理工学部情報工学科

140

和田 和千，高木 茂孝，藤井 信生

小田部 晃，江井 友美，鹿野 裕明，

141

岡 佳憲，原田 知親，榎本 忠儀
鈴木

金城 光永，佐藤 茂雄，中島 康治

暁人

広島市立大学情報科学部

寺田 和夫，永光 正知

東京農工大工学部

宿口 泰弘，El-Farabi Razali

テム専攻

140

榎本 忠儀

東北大学 電気通信研究所

仙台電波工業高等専門学校専攻科電子シス

140

松本 純一，鹿野 裕明，原田 知親，

東北大学電気通信研究所

研究所

12ビット逐次比較形 AD変換器，DA変換器

山田 浩之，増田 智美，丹治 影斉，

落合 忠博

高エネルギー加速器研究機構素粒子原子核

Simple TMC LSI

139

静岡理工科大学大学院材料科学専攻

東京工業大学大学院理工学研究科

138

野澤 博

141
141

142

新井 康夫

佐藤 泰一

142

仙台電波工業高等専門学校電子工学科

松浦 洋，新穂 哲郎，浅見 誠治

複眼光学系を利用した薄型撮像システムのためのイメージセンサ

大阪市立大学工学部

岸 隆史，宮崎 大介，松下 賢二

142

光インターフェースLSI のためのプリアンプの試作

金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

143

光インターフェースLSI のためのプリアンプの試作

金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

143

九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

九州工業大学情報工学部

下ノ村 和弘，亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

2次元アナログ人工網膜チップの設計

2次元アナログ人工網膜チップの設計

2 次元アナログシリコン網膜チップの設計

4進木スキャン機能を有するスマートポジションセンサ

143

144

東京大学工学系研究科

根塚 智裕，池田 誠

東京大学VDEC

浅田 邦博

遺伝的アルゴリズム専用ハードウェアのVLSI名古屋大学大学院工学研究科

フレキシブルモジュール評価用チップ

東北大学工学部

144

144

早川 貴仁，松崎 元昭，小林 良太郎，
安藤 秀樹，島田 俊夫
宮本 直人

145
145

平成 12 年度 第1回ローム0.35μmチップ試作（RO35001）
研 究 者

掲載頁

DRAM混載マルチコンテキストFPGAの試作

題

名慶応義塾大学理工学部

川上 大輔，柴田 裕一郎，天野 英晴

146

16bit マイクロプロセッサの試作

武蔵工業大学工学部

大内 康行，沼端 健悟，秋谷 昌宏

146

IFシステムLSI 及びADCモジュレータの設計

広島大学工学部

吉田 和史，小川 卓臣，岩田 穆

146

IF用Gm-Cフィルタの設計

広島大学工学部

花嶋 直之，岩田 穆

147

クロックドライバ内蔵6ビットフォールディング型AD変換器の
設計

大 学 名

広島大学工学部

各種フォトディテクタの特性評価用CMOS イメージセンサ

広島大学工学部

アダマール変換機能を有するイメージセンサ回路の設計

広島大学工学部

PWM方式画素並列 2次元ガボール型フィルタ回路・任意カオス
生成回路
PWM 方式2次元抵抗ヒューズネットワーク回路

広島大学工学部
広島大学工学部

高周波PLL 周波数シンセサイザを公正する素子回路の設計

大阪大学大学院工学研究科

高性能2線式多値電流モード回路の試作

東北大学大学院情報科学研究科

野曽 幹雄，吉川 泰正，永田 真，
森江 隆，岩田 穆
今村 俊文，永田 真，森江 隆，
岩田 穆
片山 光亮，永田 真，森江 隆，
岩田 穆
西島 誠一，村越 健一，森江 隆，
永田 真，岩田 穆
三宅 誠，森江 隆，永田 真，岩田 穆
佐野 智弘，Yew Lim Guan，
清水 由幸，松岡 俊匡，谷口 研二
池 司，羽生 貴弘，亀山 充隆

147

147

148

148
148
149
149

61

実時間視線推定 LSI

奈良先端科学技術大学院大学情報科学研究科

ユークリッドノルム計算回路及び立方根計算回路

名古屋大学大学院工学研究科

MIPS互換準同期式プロセッサの設計

東京工業大学大学院理工学研究科

マルチスレッドパイプラインプロセッサの設計

金沢大学工学部

無線通信要素回路及びCMOS 高周波回路用 TEGの設計

中村 一博，中西 正樹，堀山 貴史，149

鈴木 真人，木村 晋二，渡邉 勝正
武内 大輔，南 利明，高木 一義，

150

高木 直史
大戸 友博，石島 誠一郎，内海 哲章，
畔上 謙吾，高橋 篤司
高松 直樹，高松 直樹，遠山 治，
深山 正幸

東京大学大学院新領域創成科学研究科基盤

藤田 隆史，近藤 裕也，藤島 実，

情報学専攻

鳳 紘一郎

東京大学大学院工学系研究科電子情報工学

今村 晃

150

150

151

専攻
テスト容易化設計練習用チップ

大阪大学大学院工学研究科

低消費電力用パストランジスタ型ラッチ・フリップフロップTEG
回路
非同期式プロセッサの設計とカスタムLSI への実装及び評価

東北大学大学院工学研究科

三浦 克介，中前 幸治，藤岡 弘
朴 起台，水草 智勝，栗野 浩之，
小柳 光正

151
151

電気通信大学情報工学科

天笠 裕也，阿部 公輝

152

電気通信大学情報工学科

川口 英一郎，阿部 公輝

152

異常リーク電流抑制方式を実装したSRAMの設計（2）東京大学生産技術研究所

神田 浩一，川口 博，桜井 貴康

152

高効率容量型 DC-DC コンバータ

東京大学生産技術研究所

張 綱，桜井 貴康

153

東京農工大工学部

宿口 泰弘，El-Farabi Razali

高エネルギー加速器研究機構素粒子原子核

新井 康夫

153

スーパースカラ・プロセッサの設計とカスタムLSI への実装及び評価

Simple TMC LSI

研究所
128×128画素時間相関イメージセンサ

東京大学大学院工学系研究科

来海 暁，安藤 繁

153

全ディジタル 32×32画素時間相関イメージセンサ

東京大学大学院工学系研究科

来海 暁，土屋 恵太，安藤 繁

154

シリコン網膜チップ要素回路TEGの設計

九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院生命体工学研究科

八木 哲也

シリコン網膜の試験回路の製作

BISC型プロセッサ BISC-2

62

154

九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

東京工業大学大学院理工学研究科

水谷 竜也，山下 幸彦

154
155

平成12年度 日立製作所0.35μmゲートアレイチップ試作（HITGA00）
題

名

大 学 名

研 究 者
田上 暢顕，室山 真徳，兵頭 章彦，

掲載頁

測定，検証を目的とした乗算器チップの試作設計

九州大学工学部

Data Transfer Controller の試作

慶應義塾大学理工学部

阿部 剛

156

マルチプロセッサ用多段結合網の要素スイッチ

慶應義塾大学理工学部

森村 知弘

156

単精度浮動小数点除算器の評価用チップ

広島市立大学情報科学部

越智 裕之，松永 清香

157

ATLAS 測定器用トリガーシステム回路の設計2

東京都立大学理学研究科

狩野 博之，福永 力

KEK佐々木 修，池野 正弘

適応的通信を行うための同期検波用周波数制御ニューラルネット
ワーク・チップ

東京大学新領域／先端研

安浦 寛人

廣瀬 明，本多 正明，長嶋 知行，
中沢 一彦

156

157

157

チップ種別索引

TEG（特性評価回路など）
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

HHS001

光インターフェース LSI の I-V 変換回路の設計

深山 正幸

藤田 隼人

中村 公亮

97

HHS001

光インターフェース LSI の I-V 変換回路の設計

深山 正幸

藤田 隼人

中村 公亮

97

HHS001

EB テスタによるセル特性測定用 TEG その 1

李翔

小林 和淑

小野寺 秀俊99

HHS001

EB テスタによるセル特性測定用 TEG その 2

李翔

小林 和淑

小野寺 秀俊100

HHS992

多入力 EXOR ゲートの評価用 TEG

越智 裕之

HHS992

低消費電力加算器における加算回路方式比較用回路

平林 雅之

MOT001

評価回路Inverter Chainの設計

野田 宗邦

松田 敏弘

大曽根 隆志84

MOT001

高精度 CMOS 定電圧回路

山本 真也

松田 敏弘

大曽根 隆志85

MOT001

EM 評価用チップの試作

木下 雅彦

柳沢 宏美

秋谷 昌宏

86

MOT001MOSFET におけるフローティングゲートの影響評価

山口 直人

関本 大郷

野澤 博

90

MOT992

アナログ回路用デバイス TEG

山本 真也

RO35001

低消費電力用パストランジスタ型ラッチ・フリップフロッ

朴 起台

95
桜井 貴康

96

松田 敏弘
水草 智勝

プ TEG回路

小柳 光正

RO35001

シリコン網膜チップ要素回路 TEG の設計

下ノ村 和弘RO35001

シリコン網膜の試験回路の製作

亀田 成司

ROHM001

シリコン網膜チップ要素回路 TEG の設計

下ノ村 和弘

ROHM001

光インターフェース LSI のための TEG

北川 章夫

大曽根 隆志
栗野 浩之

八木 哲也

74
151
154

八木 哲也

154

亀田 成司
藤田 隼人

八木 哲也
中村 公亮

119
120

ROHM001

光インターフェース LSI のための TEG

北川 章夫

藤田 隼人

中村 公亮

120

ROHM001

ISFET特性評価TEG

山崎 俊彦

堀池

柴田 直

121

ROHM001

firing delay buffer 回路 TEG 群

野瀬 浩一

桜井 貴康

ROHM001

配線インダクタンス測定回路，高効率 DC-DC コンバータ，

稲垣 賢一

浅野 雄太郎Adiabatic クロックドライバの試作

桜井 貴康

ROHM001

フレキシブルモジュール測定用チップ

宮本 直人

ROHM001

配線間クロストーク測定用テスト回路の試作

石田 雅裕

小谷 光司

大見 忠弘

129

ROHM002

カップリングノイズ測定用テスト回路の試作

石田 雅裕

小谷 光司

大見 忠弘

136

ROHM002

光インターフェース LSI のためのプリアンプの試作

深山 正幸

藤田 隼人

中村 公亮

138

ROHM002

アナログ要素回路 TEG

吉村 隆治

小川 徹

ROHM002

テスト回路群と 2 ビットマイクロプロセッサ

山田 浩之

増田 智美

丹治 影斉

山下 真彦

落合 忠博

波多野 裕

ROHM002

単体MOSFETと CDTMOS回路のTEG

寺田 和夫

永光 正知

ROHM002

光インターフェース LSI のためのプリアンプの試作

深山 正幸

藤田 隼人

中村 公亮

143

ROHM002

光インターフェース LSI のためのプリアンプの試作

深山 正幸

藤田 隼人

中村 公亮

143

ROHM002

フレキシブルモジュール評価用チップ

宮本 直人

ROHM993

素子特性測定用 TEG の試作

和田 和千

高木 茂孝

藤井 信生

104

複眼薄型撮像システムにむけた CMOSイメージセンサの

北野 洋司

谷田 純

金城 光永

佐藤 茂雄

ROHM993

浩

127
張綱

128
129

谷口 研二

139
140
141

145
104

TEG試作
ROHM993

神経回路用アナログ長期記憶回路の試作

ROHM993

フレキシブルプロセッサ／演算増幅器相乗りチップ

堺谷 智

高橋 和史

中島 康治
小谷 光司

109
111

大見 忠弘

アナデジ混載ラン名
HHS001
HHS001
HHS001タイ

トル

音源定位用 LSI，信号変換部の設計
音源定位用 LSI，音圧差抽出部の設計
音源定位用 LSI，時間差抽出部の設計

研

究

者

中島 裕明

岸野 裕介

高木 晋吾

内田 秀雄

市村 正也

荒井 英輔

岸野 裕介

中島 裕明

高木 晋吾

内田 秀雄

市村 正也

荒井 英輔

高木 晋吾

岸野 裕介

中島 裕明

内田 秀雄

市村 正也

荒井 英輔

掲載頁
98
99
99

63

ラン名

タ

イ

ト

ル

研

HHS992

大面積LSI における高速同期クロック回路評価チップ

竹内 崇

MOT001

Josephson/CMOSハイブリッドシステム用低温動作 CMOS

阿部 高志

本告 圭

究

者

掲載頁

吉川 信行

88

星野 洋

93

アンプの設計MOT992

ディジタル雑音低減回路

和田 和千

高木 茂孝

藤井 信生

71

ROHM001

大規模アナログ神経回路用メモリアレイ

金城 光永

佐藤 茂雄

中島 康治

124

ROHM002

アナログ時系列情報連想相関システム

鈴木 暁人

金城 光永

佐藤 茂雄

140

中島 康治
ROHM993

CMOS イメージセンサ用受光回路 TEG

根塚 智裕

池田 誠

浅田 邦博

102

アナログ（PLL A-D/DC-DC コンバータなど）
ラン名

タ

イ

ト

ル

HHS001

低電圧OTAと CFの設計

HHS001

バックゲートバイアス制御 CMOS リングオシレータとそれ

研
鈴木 誠人

究

高重 英明

者

掲載頁

兵庫 明

100

関根 慶太郎
原田 知親

榎本 忠儀

100

を用いたPLL回路
HHS992

バックゲートバイアス制御 CMOS リングオシレータとそれ

早船 明

榎本 忠儀

94

を用いた PLL

64

MOT001

スイッチドキャパシタ容量型センサ・インターフェース

小川 覚美

渡辺 健藏

77

MOT001

スイッチドキャパシタ容量型センサ・インターフェース

小川 覚美

渡辺 健藏

77

MOT001CMOS カレント・コンベアの設計

倉科 隆

小川 覚美

渡邊 健蔵

77

MOT001

低入力インピーダンス AB 級 CMOS カレント・コンベア

倉科 隆

小川 覚美

渡邊 健蔵

78

MOT001

電力線データ通信用受信回路の IC 設計

木村 圭

末次 正

MOT001

スイッチトキャパシタ変成器を用いた DC-DC コンバータ

松尾 嘉洋

末次 正

沖 和史

松尾 嘉洋

79
80

の設計
MOT001

スイッチトキャパシタ変成器を用いた DC-DC コンバータの

末次 正

80

設計
MOT001

低雑音演算増幅器の試作（2）

和田 和千

高木 茂孝

藤井 信生

80

MOT001

バックゲートバイアス技術を用いた低歪み OTA

和田 和千

高木 茂孝

藤井 信生

81

低消費電力 OTA 回路を用いた完全差動 4 次チェビシェフ・

須藤 敏志

水沼 充

MOT001

高橋 一清

82

ローパス・フィルタ
MOT001

MOS アナログ集積回路および電流モード多値論理回路

串間 宗夫
朱 大松

永里 政嗣

淡野 公一

MOT001

A/D 変換基本回路 TEG

増田 貴志

MOT001

Switched-Opampの設計

三ツ屋 明香MOT001電流モードフィルタの試作

田中 寿

三澤 奈穂子

丸山 佑樹

83

石塚 興彦
和保 孝夫

84

関根 慶太郎

86

高重 英明

兵庫 明

87

井上 浩

90

兵庫 明

関根 慶太郎MOT001

MOS 構成に適したアナログ形 PLL の試作

川元 雅紀

伊藤 文人

MOT992スイッチドキャパシタ容量型センサ・インターフェース

小川 覚美

渡辺 健藏

MOT992CMOS カレント・コンベアの設計

倉科 隆

MOT992

低雑音演算増幅器の試作（2）

和田 和千

高木 茂孝

藤井 信生

72

MOT992信号分割型構成回路のための制御回路

和田 和千

高木 茂孝

藤井 信生

72

MOT992

移動度の減少と基板効果の影響を受けない OTA

茨木 栄武

兵庫 明

関根 慶太郎72

MOT992

新しいテール電流制御回路を用いた低消費電力 OTA回路と

須藤 敏志

齋藤 裕寿

水沼 充

73

ADCL回路TEG

高橋 一清

広い可変レンジを持つ遅延器を用いたクロック周波数逓倍

神田 浩一

桜井 貴康

クロックドライバ内蔵 6 ビットフォールディング型 AD 変換

野曽 幹雄

吉川 泰正

MOT992

小川 覚美

71
渡邊 健蔵

71

75

回路の設計
RO35001

器の設計

森江 隆

岩田 穆

RO35001

高効率容量型 DC-DC コンバータ

張綱

桜井 貴康

RO35001

Simple TMC LSI

宿口 泰弘

永田 真

El-Farabi Razali

147
153

新井 康夫

153

ラン名

タ

イ

ト

ル

研

ROHM001

高エネルギー物理実験用フロントエンドエレクトロニクス

南雲 崇

ROHM001

電荷逐次型積分回路

増田 正孝

ROHM001ΔΣ型ADコンバータの試作（1）

究

者

掲載頁

佐々木 真人

118

116
青木 利文

新井 康夫
岩村 宏

北谷 卓哉

小川 徹

谷口 研二

畠中 信伍

ROHM001

電流制御発振器を用いたΔΣＡＤ変換器の設計

吉川 泰正

永田 真

ROHM001

高速ロッキング可能な PLL 回路の設計

佐野 智弘

松岡 俊匡

森江 隆

ROHM002

12ビット CMOS パイプライン ADコンバータ

畠中 信伍

ROHM002

ΔΣ型 ADコンバータの設計（2）

岩村 宏

122
岩田 穆

谷口 研二

谷口 研二

126
129
133

畠中 信伍

小川 徹

小谷 光司

谷口 研二

大見 忠弘

134

ROHM002

パイプライン ADC

高橋 和史

ROHM002

PLLクロック・ジェネレータ回路

伴 彰浩

ROHM002

BSチューナーの実現を目指した基本回路の試作

和田 和千

高木 茂孝

藤井 信生

140

ROHM002

ソース電位で制御する CMOS リングオシレータとそれを用

松本 純一

鹿野 裕明

原田 知親

140

谷口 研二

135
139

いたPLL回路，およびCMOSイメージセンサの試作

榎本 忠儀

ROHM002

Simple TMC LSI

宿口 泰弘

El-Farabi Razali

ROHM002

12ビット逐次比較形ＡＤ変換器

佐藤 泰一

松浦 洋

新穂 哲郎

142

畠中 信伍

小川 徹

109

DA変換器

新井 康夫

142

浅見 誠治
ROHM993

ΔΣ型 ADコンバータの設計に関する研究

岩村 宏

ROHM993

チャージポンプ回路の試作

清水 由幸

吉村 隆治

谷口 研二

谷口 研二

109

者

掲載頁

アナログ/デジタル信号処理プロセッサ
ラン名

タ

イ

ト

ル

研

究

HHS001

有機 LEDディスプレイドライバー IC

服部 励治

HHS001

光源探索ロボット用 DC モータコントローラ

保東 孝宏

安田 隆

下山 勲

98

HHS001

RC ヘリコプタの高さ制御用回路

中井 亮仁

安田 隆

下山 勲

98

HHS992

量子コンピュータ

大内 真一

藤島 実

鳳 紘一郎

95

MOT001

電源電圧 3V で動作可能な SI カオス集積回路

江口 啓

89

MOT001新型CMOSシナプス回路

範（Pham）公可（Cong-Kha）90

MOT992

デジタル可変容量チップ

中村 眞次

小池 卓郎

RO35001

実時間視線推定 LSI

中村 一博

中西 正樹

鈴木 真人

木村 晋二

ROHM001

6 脚ロボット用歩容生成チップ

岩瀬 英治

安田 隆

昆虫の嗅覚情報処理系を模擬したリカレント・ニューラル

長澤 純人

下山 勲

118

121

ROHM001

ハードウェアエミュレータ専用エンジン

97

75
堀山 貴史

148

渡邉 勝正
下山 勲

118

ネットワーク回路の試作
ROHM001

電気泳動マイクロディスプレイ用 IC

服部 励治

ROHM001

ATLAS実験用 タイミング調整IC ver0

香取 勇一

佐々木 修

ラッチ型コンパレータを用いたWinner-Take-All 回路，およ

斉藤 康祐

田口 晶康

柴田 直

121

ROHM001

119

びバイナリサーチ方式による Winner-Take-All 回路の開発
ROHM001

高機能化大規模アナログ神経回路の設計

金城 光永

佐藤 茂雄

中島 康治

123

ROHM001

多数決を用いたメディアンフィルタ回路の試作

鈴木 康介

佐藤 茂雄

中島 康治

124

ROHM001

係数と次数が再構成可能な FIR フィルタ専用 FPGA

青木 孝則

青木 孝文

樋口 龍雄

105

ROHM002

ステレオ奥行き抽出回路 & 電流モード距離演算回路 TEG

野村 周央

小川 誠

柴田 直

135

ROHM002

CMOS共鳴エージェント連想回路（改良版）

山崎 俊彦

山本 憲

柴田 直

136

ROHM002

CMOS共鳴エージェント連想回路（改良版）

山崎 俊彦

柴田 直

137

ROHM002デジタル連想回路

小川 誠

ROHM002

ATLAS実験用 タイミング調整IC ver1

香取 勇一

佐々木 修

138

ROHM993

小型ロボットのための SMA アクチュエータ駆動制御回路の

長澤 純人

下山 勲

104

リコンフィギュラブルロジックを用いた暗号方式の VLSI 化

密山 幸男

Zaldy Andales

設計

古家 眞

山本 憲
伊藤 潔

柴田 直

137

試作
ROHM993

白川 功

三木 裕介

尾上 孝雄

柴田 直

105

65

ラン名

タ

イ

ト

ル

研

究

者

掲載頁

ROHM993

PAP 法に基づく画像ベクトル化回路

足立 真賢

柴田 直

106

ROHM993

CMOS共鳴エージェント連想回路

山崎 俊彦

柴田 直

106

ROHM993

アナログ連想回路

小川 誠

ROHM993

過渡電源電流試験法検証用テスト回路の試作

石田 雅裕

小谷 光司

ROHM993

ATLAS実験用タイミング調整ICのアナログ部テスト用 ASIC

仁木 太一

佐々木 修

111

ROHM993

ATLAS実験用ICの放射線耐性試験用 ASIC

香取 勇一

佐々木 修

111

ROHM993

ATLAS実験用タイミング調整IC ver（-1）

仁木 太一

佐々木 修

114

柴田 直

106
大見 忠弘

110

イメージセンサ/スマートセンサ
ラン名

66

タ

イ

ト

ル

研

究

者

掲載頁

MOT001

網膜機能に学んだ動き検出チップの試作

山田 仁

米津 宏雄

81

MOT001

局所適応機能を有する二次元エッジ検出網膜チップ

山田 仁

米津 宏雄

81

MOT001

生体の初期視覚機構に学んだ接近検知センサの設計

西尾 公裕

米津 宏雄

82

MOT001

方向選択性動き検出神経細胞モデルのアナログ集積回路化

大谷 真弘

米津 宏雄

82

MOT001

三相時間相関光位置検出素子

来海 暁

安藤 繁

MOT001

三相時間相関イメージセンサ

来海 暁

安藤 繁

91

MOT001

三相時間相関イメージセンサ（キャパシタ変更版）

来海 暁

安藤 繁

91

MOT992ノイズ特性評価用増幅型 CMOS イメージセンサ

梅田 昌宏

堀居 賢樹

73

MOT992ノイズ特性評価回路の設計

梅田 昌宏

堀居 賢樹

73

RO35001

各種フォトディテクタの特性評価用 CMOSイメージセンサ

今村 俊文

永田 真

森江 隆

岩田 穆

147

RO35001

アダマール変換機能を有するイメージセンサ回路の設計

片山 光亮

永田 真

森江 隆

岩田 穆

148

RO35001

128× 128画素時間相関イメージセンサ

来海 暁

安藤 繁

RO35001

全ディジタル 32 × 32 画素時間相関イメージセンサ

来海 暁

土屋 恵太

ROHM001

各種フォトディテクタの特性評価用 CMOSイメージセンサ

今村 俊文

永田 真

ROHM001

マルチチップ型薄型撮像システム用 CMOSイメージセンサ

北野 洋司

仁田 功一

谷田 純

119

ROHM001

高速 CMOS イメージセンサ

今村 俊文

山本 美子

永田 真

126

森江 隆

五嶋 健治

88

153
安藤 繁
森江 隆

154
岩田 穆

117

岩田 穆

ROHM001

疑似 2 次元型アナログ人工網膜チップの設計

ROHM001

2 次元アナログ人工網膜チップの設計

ROHM002

高速 CMOS 受光素子 TEG

ROHM002

複眼薄型撮像システム用CMOSイメージセンサ

北野 洋司

谷田 純

ROHM002

相関検波を用いた輝点検出センサの試作

大池 祐輔

池田 誠

浅田 邦博

139

複眼光学系を利用した薄型撮像システムのためのイメージ

岸 隆史

宮崎 大介

松下 賢二

142

ROHM002

亀田 成司

八木 哲也

130

亀田 成司

八木 哲也

130

平井 隆夫

太田 淳

123
137

センサ
ROHM002

2 次元アナログ人工網膜チップの設計

亀田 成司

八木 哲也

143

ROHM002

2 次元アナログ人工網膜チップの設計

亀田 成司

八木 哲也

144

ROHM002

2 次元アナログシリコン網膜チップの設計

下ノ村 和弘ROHM993

Saliency Catcher 回路

木村 弘枝

柴田 直

ROHM993

フォトダイオードチップ 1

山本 猛

渡辺 國寛

木村 晋二

渡邉 勝正

ROHM993

平滑化機能を持った人工網膜チップの設計

亀田 成司

八木 哲也

113

ROHM993

画像転写型人工網膜チップの設計

亀田 成司

八木 哲也

113

ROHM993

中心窩構造を有するneuromorphic vision chip

中川 源洋

ラン名

タ

亀田 成司

八木 哲也

144
107

堀山 貴史

110

114

その他
HHS992イトル

中断法動きベクトル検出の渦巻き探索を実現するレジスタ

研
松本 純一

究

宮崎 雄一朗

者
榎本 忠儀

掲載頁
93

アレイとD-FF TEG
HITGA00

マルチプロセッサ用多段結合網の要素スイッチ

森村 知弘

156

ラン名
HITGA00

タ

イ

ト

ル

ATLAS 測定器用トリガーシステム回路の設計 2

研
狩野 博之

究

福永 力

者

掲載頁

佐々木 修

157

池野 正弘
MOT001

2000 年度学部学生のフルカスタム設計演習

小谷 明也

福島 早奈恵

伊藤 康朗

中村 毎良

横山 貴巨

78

深山 正幸

北川 章夫
MOT001

LSI テスタ/EB プローバ実習用チップ

北川 章夫

数馬 晋吾

渡辺 晃

79

MOT001

離散時間型電流モードアナログ CMOSカオス回路

羽野 光隆

濱里 主巳

常田 明夫

89

井上 高宏

江口 啓

ROHM002

非単調ニューロンを用いたストカスティックニューロシス

根本 憲

金城 光永

佐藤 茂雄

テム

中島 康治

ROHM002

遺伝的アルゴリズム専用ハードウェアの VLSI

早川 貴仁

松崎 元昭

安藤 秀樹

島田 俊夫

ROHM993

ATLAS 測定器用トリガーシステム回路の設計

狩野 博之

福永 力

132

小林 良太郎
佐々木 修

145
114

池野 正弘

ニューテクノロジ
ラン名
MOT001

タイ

トル

ニューロン MOSFET を用いた多値論理回路の試作

研
堤 貴彦

究

真方 弘志

淡野 公一

石塚 興彦

者

掲載頁

三宅 由紀

83

MOT001

ハードウェアバーストニューロンモデルの試作

柏木 直人

佐伯 勝敏

関根 好文

85

MOT001

八木型ハードウェアニューロンモデルとシナプスモデルの鳥田 季代子

袁 立晨

佐伯 勝敏

86

試作

関根 好文

動的雑音特性研究用ニューラルネットワーク・チップ

廣瀬 明

MOT001

本多 正明

中沢 一彦

91

長嶋 知行
MOT992

Λ形ハードウェアニューロンモデルの試作

MOT992

八木型ハードウェアニューロンモデルの試作

隅山 正巳

袁 立晨

佐伯 勝敏

74

佐伯 勝敏

74

関根 好文
鳥田 季代子袁 立晨

関根 好文
MOT992

負性微分抵抗回路 TEG

越坂 亮介

和保 孝夫

RO35001

DRAM混載マルチコンテキスト FPGAの試作

川上 大輔

柴田 裕一郎村越 健一

RO35001

75
天野 英晴
森江 隆

PWM方式画素並列 2 次元ガボール型フィルタ回路・任意

西島 誠一

カオス生成回路岩田 穆

RO35001

PWM方式 2 次元抵抗ヒューズネットワーク回路

三宅 誠

森江 隆

岩田 穆

148

ROHM001

パイプライン型 A/D変換器を拡張したカオス発生回路

今村 晃

ダナルドノドゥイアントノ

116

ROHM001

ニューロン MOSFET を用いた多値論理回路の試作

淡野 公一

石塚 興彦

ROHM001

DRAM 混載マルチコンテキスト FPGAの設計と試作

川上 大輔

柴田 裕一郎ROHM001

LSI 間 DS-CDMA 有線バスの設計

吉村 隆治

TAN BOON KEAT

松岡 俊匡

谷口 研二

ROHM001

多ビット対応DS-CDMA有線バスの設計

ROHM001

機能可変 1 次元セルラーニューラルネットワーク回路・任

永田 真

藤田 隆史

藤島 実

鳳 紘一郎

稲葉 基

串間 宗夫

堤 貴彦

TAN BOON KEAT
松岡 俊匡

永里 正嗣

天野 英晴

吉村 隆治

148

117
120
123
123

谷口 研二

三宅 誠

西島 誠一
永田 真

村越 健一

意カオス生成回路

森江 隆

ROHM001

DS-CDMA 有線バスの設計（2）吉村 隆治

TAN BOON KEAT

松岡 俊匡

谷口 研二

ROHM002

MOS Current Mode Logicを用いた拡散符号生成器

清水 新策

Tan Boon Keat

ROHM993

共鳴トンネル素子のエミュレーションとカオス生成回路

上村 朋典

水谷 孝

ROHM993

故障の検出および回復が可能な高信頼 FPGAの試作

阿部 茂樹

青木 孝文

鹿股 昭雄

永田 真

145

127

岩田 穆

谷口 研二

前澤 宏一
樋口 龍雄

130
134
102
103

67

ラン名
ROHM993

タ

イ

ト

ル

キャパシタカップリングによる拡散符号通信インターフェ

研

者

掲載頁

谷口 研二

107

吉村 隆治

TAN BOON KEAT

108

松岡 俊匡

谷口 研二

斎藤 雄哉

青木 孝文

TAN BOON KEAT

究ース
ROHM993
ROHM993

DS-CDMA 有線バスの設計（1）双方向電流モード多値 FPDFの設計

樋口 龍雄

131

者

掲載頁

マイクロプロセッサ
ラン名
HHS992タイ

トル

32bitRISCマイクロプロセッサの設計

研

究

大戸 友博

石島 誠一郎

畔上 謙吾

高橋 篤司

内海 哲章

96

HITGA00

Data Transfer Controllerの試作

阿部 剛

MOT001

4 ビットマイクロプロセッサとニューロン MOS回路

増田 智美

笹ヶ瀬 喬也

山田 浩之

落合 忠博

波多野 裕

MOT001シンプル CPU

堀 浩一郎

今井 嘉朋

中村 眞次

MOT99216 ビット CPUの試作

大村 道郎

田村 哲也

田中 武

76

RO35001

16bit マイクロプロセッサの試作

大内 康行

沼端 健悟

秋谷 昌宏

146

RO35001

MIPS 互換準同期式プロセッサの設計

大戸 友博

石島 誠一郎

畔上 謙吾

高橋 篤司

RO35001

テスト容易化設計練習用チップ

三浦 克介

中前 幸治

非同期式プロセッサの設計とカスタム LSI への実装及び

天笠 裕也

阿部 公輝

RO35001

156
田中 順一

内海 哲章

藤岡 弘

78
87

150
151
152

評価
RO3500168

スーパースカラ・プロセッサの設計とカスタム LSI への実

川口 英一郎

阿部 公輝

152

装及び評価
RO35001

BISC型プロセッサBISC-2

水谷 竜也

山下 幸彦

ROHM001

4 進木スキャン機能を有するスマートポジションセンサ

根塚 智裕

池田 誠

ROHM001

32ビットマイクロプロセッサの試作

吉村 豊

福田 一郎

ROHM001

低温動作マイクロプロセッサの試作

本告 圭

宮川 英明

ROHM001

再構成可能部を持つ Java プロセッサ

鬼頭 秀明

ROHM001

基板バイヤス制御を可能にする自動設計手法を用いたプロ

155
浅田 邦博

117

吉川 信行

124

122

高木 一義

高木 直史

125

木村 晋二
平林 雅之

桜井 貴康

127

セッサ
ROHM001

フレキシブルプロセッサ（24× 20モジュール搭載版）

堺谷 智

小谷 光司

須川 成利

128

ROHM002

LSI 設計実習における 16 ビットパイプラインプロセッサの

中西 正樹

石井 淳

鈴木 真人

132

設計（1）

中本 義人

堀山 貴史

木村 晋二

LSI 設計実習における 16 ビットパイプラインプロセッサの

中西 正樹

堀山 貴史

木村 晋二

大見 忠弘

ROHM002133

設計（2）ROHM002

フレキシブルプロセッサ（24× 20モジュール搭載版）

堺谷 智

小谷 光司

須川 成利

136

浅田 邦博

144

大見 忠弘
ROHM002

4 進木スキャン機能を有するスマートポジションセンサ根塚 智裕

ROHM993

Associate Processor

徐 懐宇

ROHM993

Dynamically Programmable Parallel Processor

TAN BOON KEAT
松岡 俊匡

ROHM993

低温動作マイクロプロセッサ要素回路の試作

本告 圭

ROHM993

3 次元計測向けスマートポジションセンサ星野 将史

ROHM993

32bitRISCマイクロプロセサ

池田 誠
柴田 直

107
吉村 隆治

108

谷口 研二
宮川 英明
根塚 智裕

吉川 信行

110

池田 誠

112

浅田 邦博
川口 博

桜井 貴康

115

メモリ
ラン名

タ

イ

ト

ル

研

究

者

掲載頁

HHS001

階層構造型マルチポートメモリ（全体）岸 浩二

Mattausch Hans Jurgen

101

HHS001

階層構造型マルチポートメモリ（メモリブロック）

岸 浩二

Mattausch Hans Jurgen

101

HHS001

階層構造型マルチポートメモリのための衝突処理回路

大森 伸彦

HHS992

SRAM および MOS 容量測定 TEG の試作

榎園 康憲

MOT001

相変化型不揮発性メモリ（CR時定数読み出し回路）

福島 早奈恵RO35001

異常リーク電流抑制方式を実装した SRAM の設計（2）

神田 浩一

川口 博
早田 嘉浩

ROHM001

101
鹿野 裕明

榎本 忠儀

93
79

桜井 貴康

152

最小ハミング距離検索機能を有する小面積・高速連想メモ

行天 隆幸

リの設計（1）

Mattausch Hans Jurgen

ROHM001

異常リーク電流抑制方式を実装した SRAM の設計

神田 浩一

桜井 貴康

128

ROHM002

最小ハミング距離検索機能を有する小面積・高速連想メモ

行天 隆幸

早田 嘉浩

134

リの設計（2）

Mattausch Hans Jurgen

1KbitDRAMの試作

山本 修一郎

石原 宏

栗原 淳司

前島 英雄

ROHM993

126
小出 哲士

小出 哲士

中野 雅史

103

者

掲載頁

演算回路（乗算器 除算器など）
ラン名
HHS992タイ

トル

動画像符号化用 ME 回路 TEG と 64bit浮動小数点除算回路用

研

究

小田部 晃

堀口 智哉

榎本 忠儀

94

佐藤 友暁

深瀬 政秋

江川 隆輔

94

室山 真徳

兵頭 章彦

95

兵頭 章彦

安浦 寛人

96

室山 真徳

兵頭 章彦

156

S 生成回路・乗算回路
HHS992

ウェーブパイプライン化 ALU

中村 維男
HHS992

IP公開を目的とした乗算器チップの試作設計

田上 暢顕
安浦 寛人

HHS992

入力信号パターンを考慮した低電力乗算器の試作

室山 真徳
石原 亨

HITGA00

測定

検証を目的とした乗算器チップの試作設計

田上 暢顕
安浦 寛人

HITGA00
MOT001

単精度浮動小数点除算器の評価用チップ

越智 裕之

松永 清香
稲葉 基

157

多値ディジット ORNS を用いた 4 × 4 ビット乗算器チップ

古庄 雅幸

の試作

佐竹 恵理子

MOT001電流モード CMOS 演算回路およびオペアンプ TEG

角田 正人

織田 淳

MOT001

VDEC の CAD導入を目的としたタイマー回路（2）

山本 真也

松田 敏弘

大曽根 隆志85

MOT001

カウンタ及び直列加算器

佐野 有介

大石 健太

中村 眞次

87

MOT001

FG-MOSFET を用いたアナログ機能回路の作製

井上 高宏

浦元 大志

中根 秀夫

88

二宮 竜也

平山 陽一朗

MOT001ニューロン MOSFET を用いた 4 進 SD 数全加算器のフロー

今西 茂

近藤 絢哉

淡野 公一

浅香 篤

83

石塚 興彦

和保 孝夫

村中 徳明

84

徳丸 正孝

89

ティングゲート部分の共有化
MOT001

動的再構成型桁直列演算による DCT 回路

伊藤 和人

RO35001

高性能2 線式多値電流モード回路の試作

池司

RO35001

ユークリッドノルム計算回路及び立方根計算回路

92

羽生 貴弘

武内 大輔

亀山 充隆

149

南 利明

高木 一義

150

高松 直樹

遠山 治

150

池田 誠

浅田 邦博

116

高木 直史
RO35001

マルチスレッドパイプラインプロセッサの設計

高松 直樹
深山 正幸

ROHM001

ラッチ型センスアンプ及び自己プリチャージ機構を用いた

山岡 寛明

高速PLA
ROHM001

アナログフレーム間差分チップの設計

下ノ村 和弘

ROHM001

基数 4 のユークリッドノルム計算回路

武内 大輔

ROHM002

ゼロ交差検出回路の設計

下ノ村 和弘

ROHM002

機能メモリ構造を用いた並列平均値処理回路の設計

常村 修

八木 哲也

高木 一義

125

高木 直史

125

八木 哲也

関本 大郷

山口 直人

135
野澤 博

138

69

ラン名
ROHM002

タ

イ

ト

ル

各種演算回路および低電力メモリの試作

研
小田部 晃
岡 佳憲

究

江井 友美

原田 知親

者

掲載頁

鹿野 裕明

141

榎本 忠儀

ROHM993

ラッチ型センスアンプを用いた高速 PLA

山岡 寛明

池田 誠

浅田 邦博

ROHM993

8 × 8 ビット乗算器と非対称誤り D フリップフロップの設計

中林 撰

本郷 裕行

鹿股 昭雄

ROHM993

ゼロ交差検出回路の設計

下ノ村 和弘ROHM993

立方根計算回路南 利明

ROHM993

ユークリッドノルム計算回路及び有限体 GF（2^16）上の

武内 大輔

除算回路

高木 直史

102
池田 茂

八木 哲也

高木 一義

105

高木 直史

渡辺 恭章

103
112

高木 一義

112

通信（RF 回路 ATM など）
ラン名タ

ROHM002

CMOS 無線通信要素回路及び高速 OTAの設計

イ

ト

ル

研

HITGA00

適応的通信を行うための同期検波用周波数制御ニューラル

廣瀬 明

藤田 隆史
鳳 紘一郎

者

掲載頁

藤島 実

132

長嶋 知行

157

岩田 穆

146

石田 光一
本多 正明

ネットワーク・チップ

中沢 一彦

RO35001

IFシステム LSI 及び ADC モジュレータの設計

吉田 和史

RO35001

IF用 Gm-Cフィルタの設計

花嶋 直之

岩田 穆

RO35001

高周波PLL周波数シンセサイザを公正する素子回路の設計

佐野 智弘

Yew Lim Guan

松岡 俊匡

谷口 研二

RO35001

70

究

近藤 裕也

無線通信要素回路及び CMOS 高周波回路用 TEG の設計

小川 卓臣

藤田 隆史

近藤 裕也

鳳 紘一郎

今村 晃

147
清水 由幸

藤島 実

ROHM001

高周波低雑音増幅回路の設計

Yew Lim Guan

松岡 俊匡

ROHM993

高周波LC発振回路の設計

Yew Lim Guan

桜 俊幸

ROHM993

高周波電圧制御移相発振回路の設計

谷口 研二
松岡 俊匡

149
151
122
108

谷口 研二
松岡 俊匡

中村 光男

谷口 研二

113

5．1．試作結果
平成 11 年度 第 2 回 オンセミコンダクタ チップ試作（MOT992）
スイッチドキャパシタ容量型センサ・インターフェース
静岡大学電子工学研究所

小川 覚美，渡辺 健藏

概要：圧力，位置，加速度，回転角度等の物理量の検知に広く使われている差動容量型センサのインターフェース回路に関する研究を行っている．高速，高精度のインターフェー
ス回路の実現を目指してスイッチドキャパシタ技術を用いたインターフェース回路を試作した．試作チップには，基本インターフェース回路の他に，高精度化のためのダブルサン
プリング・インターフェース回路，S/H 回路，差動増幅器が含まれている．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva

トランジスタ数： 100 以上，1,000 未

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-満

DC コンバータなど）

CMOS カレント・コンベアの設計
静岡大学電子工学研究所

倉科 隆，小川 覚美，渡邊 健蔵

概要：電流モード信号処理の基本構成素子である第二世代カレント・コンベア（CC Ⅱ）
は，電流モード信号処理における演算増幅器として位置付けられる．今回の CC Ⅱの設計
では，電圧入力に差動段，定電圧源から成るバイアス段，電流入力に AB 級プッシュプル
段を用いた構成とし，シミュレーションにより得られた性能が，実際の IC でも得られるかどうかを確認するため設計した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Diva, Cadence 社 Analog Artist
試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コ

ンバータなど）参考文献： JOSE E. FRANCA, YANNIS TSIVIDIS, “DESIGN OF ANALOG-DIGITAL VLSI CIRCUITS FOR TELECOMMUNICATIONS AND SIGNAL PROCESSING” Prentice Hill

ディジタル雑音低減回路
東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

概要：アナログディジタル混載 LSI において，ディジタル回路部分から基板などを伝わる
クロック信号等はアナログ回路部分では性能を低下させる雑音となる．これを低減するた
めに，雑音を検出し，その位相を反転し，アナログ回路のガードリング部分に加える回路，
すなわち，アクティブガードバンド回路を作成した．このアクティブガードバンド回路は，基本的にはカレントミラー回路を組み合わせて実現したインバータ回路である．シミュレーションでは，10MHz までの雑音を低減できることを確認している．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 10 以上，100 未満

チップ種別：アナデジ混載

参考文献： S. Takagi, N. R. Agung, K. Wada, N. Fujii, “Substrate Noise Suppression Using Active Guard Band Circuit”, pp. 107-112, ECT00-59, 電気学会研究会資料（2000）

71

低雑音演算増幅器の試作（2）東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

概要：演算増幅器はアナログ回路設計において極めて有用な能動素子であり，非常に幅広い分野で用いられている．この演算増幅器の特性を表す指標として，利得帯域幅積や直流利得，出力インピーダンス，スルーレートなどがある．これ以外の重要な指標として雑音特性が挙げられる．本試作では，利得帯域幅積などの特性も考慮した上で，特に入力換算
雑音の低い演算増幅器の実現を目的としている．また，設計者は，回路設計やレイアウトをした経験の無い修士 1 年や学部 4 年の学生 3 名である．全部で 3 種類の演算増幅器を構成している．なお，その内の一つは，当研究室で開発した自動回路合成プログラムにより設計されている．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Starトランジスタ数： 10 以上，100 未満

HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2µm 2.3mm

参考文献：佐藤，中村，高木，和田，藤井キャリアの移動度の変化及び基板効果の影響を受けない低歪み OTA ，pp.19-24，ECT-00-36，電気学会研究会資料（2000）

信号分割型構成回路のための制御回路
東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

概要：信号分割型構成は，原理的には電源電圧の制約を受けずに等価的に処理できる信号
振幅を任意に拡大することのできるアナログ回路設計手法である．
信号分割型構成回路は，
例えば増幅器をトランスコンダクタと抵抗により実現する場合，これら以外に，制御回路と呼ばれる，信号の分割配分を制御する回路が必要である．従来の制御回路は，1.5V という電源電圧下での動作が困難であり，低電源電圧の回路には不向きであった．今回の試72

作では，1.5V の電源電圧で動作可能な制御回路を提案し，作成している．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
試作ラン：オンセミ CMOS 1.2µm 2.3mm 角
ンバータなど）トランジスタ数： 10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コ

参考文献：和田，高木，藤井

ダイナミックレンジの拡大が容易な非線形電圧信号処理手法

pp.65-70，ECT-

00-12，電気学会研究会資料（2000）

移動度の減少と基板効果の影響を受けない OTA
東京理科大学理工学部

茨木 栄武，兵庫 明，関根 慶太郎

概要： OTA（Operational Transconductance Amplifier）は，非常に有用なアナログ集積回路
ブロックであり，フィルタ，変復調などの応用がある．従来のアナログ集積回路ブロックの伝達関数は，グラデュアルモデルというトランジスタモデルにより実現されていた．このトランジスタモデルは，移動度の減少と基板効果（以下，二次的効果）が考慮されていない．そのため，従来の回路ブロックの特性は二次的効果により劣化する．これは，アナログ信号処理の際に，誤差や歪みの原因となる．以上のような背景から，二次的効果の影
響も考慮され，アナログ集積回路ブロックが必要となる．我々は，以上の要求を満足する
二次的効果の影響を受けない OTA を参考文献［1］で提案した．この回路の伝達関数は，二次的効果をも含むトランジスタモデルにより実現されているため，従来のような問題が生じることはない．今回のランでは，提案した二次的効果の影響を受けない伝達関数を有する OTA を設計した．
設計期間： 0.5 人月以上，1 人月未満
社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 10 以上，100 未満

D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：アナログ（PLL, A-

参考文献：［1］Eitake Ibaragi, Akira Hyogo and Keitaro Sekine, “A CMOS OTA Free from Mobility

Reduction and Body Effect”, Proceedings of ISPACS’99，FAD-02，pp.633-636，Dec. 10, 1999.

ノイズ特性評価用増幅型 CMOS イメージセンサ
広島市立大学大学院情報科学研究科

梅田 昌宏，堀居 賢樹

概要： CMOS イメージセンサは低消費電力，多機能化に対応できるため注目されており，情報処理機能を持たせたビジョンチップの研究が活発である．しかし，ビジョンチップについては，ほとんど画像の根幹である画室を無視したものに終始している．一方，CMOS
イメージセンサは画像部に信号を増幅させる機能を持たせることで，高感度化が計れるものの，画素マイの増幅率の違いによる固定パターンノイズが発生する．これを抑制回路を設けられ，こうした構成により CCD イメージセンサの感度に近づきつつある．しかし，このタイプのノイズ評価，抱える課題については不明確で，十分な評価がなされていないのが現状である．今回，こうした問題を明確にし，性能向上を計るための素子を設計した．
提案されているノイズ抑制回路，
新しく提案したノイズ抑制回路を領域分割して組み入れ，
相対評価と数値評価を行えるようにしている．
設計期間： 0.5 人月以上，1 人月未満
100,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC トランジスタ数： 10,000 以上，試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：イメージセンサ/スマートセンサ

ノイズ特性評価回路の設計
広島市立大学大学院情報科学研究科

梅田 昌宏，堀居 賢樹

概要： CMOS イメージセンサは低消費電力，多機能化に対応できるため注目されており，情報処理機能を持たせたビジョンチップの研究が活発である．しかし，ビジョンチップ
については，ほとんど画像の根幹である画室を無視したものに終始している．一方，CMOS イメージセンサは画像部に信号を増幅させる機能を持たせることで，高感度化が計れるものの，画素マイの増幅率の違いによる固定パターンノイズが発生する．これを抑制回路を設けられ，こうした構成により CCD イメージセンサの感度に近づきつつある．

73

しかし，このタイプのノイズ評価，抱える課題については不明確で，十分な評価がなされていないのが現状である．今回，こうした問題を明確にし，性能向上を計るため，提案されているノイズ抑制回路，新しく提案したノイズ抑制回路の設計を行った．
設計期間： 0.5 人月以上，1 人月未満
100,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC トランジスタ数： 10,000 以上，試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：イメージセンサ/スマートセンサ

新しいテール電流制御回路を用いた低消費電力 OTA 回路と ADCL 回路 TEG
山形大学工学部

須藤 敏志，齋藤 裕寿，水沼 充，高橋 一清

概要：低消費電力 OTA（Operational Transconductance Amplifier）回路では入力電圧によって動的にテール電流を制御するテール電流制御回路が用いられている．消費電力をさらに低減した新しいテール電流制御回路を提案［1］，集積化し，評価した．比較のための
Wang’s OTA 回路やレベルシフト回路，テール電流測定用回路も集積化した．提案回路を用いた低消費電力 OTA 回路では入力電圧によってテール電流が制御され，Wang’s OTA
回路と比較して消費電力が少なく，線形入力電圧範囲は Wang’s OTA 回路，提案回路ともにほぼ同じ範囲であることも確認できた．また，CMOS 回路技術以上の超低消費電力動作を実現する回路方式として当研究室では断熱的ダイナミック CMOS 論理（ADCL）回路を提案している．ここでは，TEG 回路として ADCL-ExOR, ADCL-半加算器，ADCL-1
ビット全加算器，ADCL-4 ビット全加算器等を入れ，動作を確認した．
設計期間： 1 人月以上，2 人月未満
満

設計ツール： SII 社 SX9000，SX-9000 LAYVER/DRC

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 100 以上，1,000 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

参考文献：［1］須藤，高橋，水沼， 新しいテール電流制御回路を用いた低消費電力 OTA 回路 ，平成 12 年度電気関係学会東北支部連合大会講演論文集，1D1，2000 年 8 月．

Λ形ハードウェアニューロンモデルの試作
日本大学理工学部電子工学科

隅山 正巳，袁 立晨，佐伯 勝敏，関根 好文

概要：脳内に存在する神経回路網をモデル化する研究がなされており，アナログ回路方式
でニューロンチップを実現するという試みが行われている．我々は，工学的な応用を目指して，4 端子の負性抵抗素子を用いたΛ形ニューロンモデルの IC 化について検討を行っている．このモデルは，MOSFET，コンデンサによって実現できるモデルであり，PSpiceにて動作を確認している．今回，ケーデンスのアナログ回路設計ツールを用いて，Λ形ニューロンモデルを試作した．
設計期間： 2 人月以上，3 人月未満
Dracula DRC, PSpice
1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso, Cadence 社

トランジスタ数： 10 以上，100 未満

試作ラン：オンセミ CMOS

チップ種別：ニューテクノロジ

八木型ハードウェアニューロンモデルの試作
日本大学理工学部電子工学科

鳥田 季代子，袁 立晨，佐伯 勝敏，関根 好文

概要：脳内における情報の伝達はパルス信号により行われており，パルスを出力する神経回路をモデル化する研究がなされている．中でも，古くから八木のモデルが，パルス 形
ニューロンモデルとして提案され，研究が進められてきている．しかし，このモデルはバイポーラトランジスタを用いており，標準の CMOS プロセスでは IC 化が困難であ る．
我々は，工学的な応用を目指して，パルス形のモデルについて IC 化に対する検討を行っ74ている．そこで，今回，エンハンスメント形 MOSFET とコンデンサを用い八木型ハード
ウェアニューロンモデルを構成し，ケーデンスのアナログ回路設計ツールを用いて，八木型ハードウェアニューロンモデルを試作した．
設計期間： 2 人月以上，3 人月未満
Dracula DRC, PSpice

設計ツール： Cadence 社 Virtuoso, Cadence 社

トランジスタ数： 10 以上，100 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：ニューテクノロジ

アナログ回路用デバイス TEG
富山県立大学工学部

山本 真也，松田 敏弘，大曽根 隆志

概要：アナログ回路設計に必要な基礎データを収集するための TEG（Test Element Group）
を設計した．W/L を変化させた NMOS トランジスタを中心に PMOS トランジスタ，各種
抵抗，容量を配置した．完成したチップを測定し，トランジスタおよび抵抗の温度特性を含めた基本的なデータを収集した．とくに，MOS トランジスタのサブスレッショールド
領域の特性に着目し，シミュレーションパラメータの最適化も行った．今後は，本 TEGのデータを基にアナログ回路の設計行うとともに，ブレッドボード用のトランジスタとしても利用して行く予定である．
設計期間： 1 人月以上，2 人月未満
HSPICE, Cadence 社 Dracula DRC
セミ CMOS 1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 10 以上，100 未満

チップ種別： TEG（特性評価回路など）

試作ラン：オン

デジタル可変容量チップ
玉川大学学術研究所
玉川大学工学部

中村 眞次
小池 卓郎

概要：チップ概要：デジタル回路とアナログ回路の全く独立した二つのデザインを同一チップ上に乗せたものである．デジタル回路は擬似乱数発生を目的としたテスト回路で 7 ビ
ットの（1 + X^6 + x^7）によるサイクリックなシフトレジスターの各ビットに並列入／出
力線をつけて適宜，初期設定と中間結果を調べられるようにしたものである．残念ながら，
この回路は誤って VIA を入れしまい Vdd と GND が短絡しているため動作しなかった．
アナログ回路は，可変容量回路でその容量値を 6 ビットの 2 進デジタル入力で指定するよ
うにしたものである．最小可変量が 2.5pF 程度で最大この 63 倍まで変更可能としたが詳細評価はまだ行っていない．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Tanner 社 L-Edit V8.1

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 100 以上，1,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

負性微分抵抗回路 TEG
上智大学理工学部

越坂 亮介，和保 孝夫

概要：共鳴トンネルダイオードなどの量子効果デバイスで顕著に見られる負性微分抵抗
特性（NDR）を利用して，新しい動作モードに基づく多値回路が提案されている［1］．もし，標準的な CMOS プロセスを用いて NDR 特性が実現できれば，この種の回路の大規模化が可能になる．我々はΛダイオードにヒントを得て，エンハンスメント型 CMOS を用いた NDR 基本回路を 99 年度第 1 回オンセミコンダクタチップ試作にて製作した．今回設計した NDR 回路は，基本的には前回と同じ構成であるが，ピーク電圧，P/V 比を調整

75することで大きな設計自由度を得るため，様々な組み合せの素子パラメタを有する回路を設計した．チップ上には将来これらの回路と組み合わせて使用する目的で，標準CMOS プロセスで形成できるバイポーラトランジスタ（BJT）も搭載した．
設計期間： 1 人月以上，2 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 10 以上，100 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：ニューテクノロジ

参考文献：［1］和保，伊藤： 超高速共鳴トンネル多値回路 ，信学会論文，Vol. J82-C-II, No. 8，pp.421-431，1999 年.

広い可変レンジを持つ遅延器を用いたクロック周波数逓倍回路の設計
東京大学生産技術研究所

神田 浩一，桜井 貴康

概要：デバイスの微細化に伴い，CMOS 回路の電源電圧は低下し続けている．SIA の予想によれば，2010 年にはメインストリームの電源電圧は 0.5V 程度まで下がる．マイクロプ
ロセッサの中で，このような極低電圧での動作が問題になるのは，PLL/DLL のようなアナログ回路や SRAM/DRAM 等のメモリである．本試作ではディジタル制御を用いたクロックジェネレータで用いられる可変遅延器を設計した．この遅延器を多数並べてマルチフ
ェーズのクロック信号を生成し，これらを用いて 400MHz 程度まで周波数逓倍を行う．
しきい値電圧やチャネル長などのバラツキや，動作中の温度ドリフトがあっても常に出力ジッタが一定になるよう，可変遅延器のトランジスタのサイズを最適化した．また，低電圧で問題となる位相周波数比較器の不感帯を低減するため，ダイナミック回路を用いてこれを構成した．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC

トランジスタ数： 10,000 以上，100,000 未満
D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2µm 4.8mm 角

チップ種別：アナログ（PLL, A-

16 ビット CPU の試作
広島工業大学工学部

大村 道郎，田村 哲也，田中 武

概要： CPU の動作原理，および構造を理解することは重要なことである．広島工業大学
工学部電気工学科における電子計算機工学の授業では，CPU を構成する各回路を学生に
VHDL 言語で記述させ，シミュレーション結果を確認させながら授業を行っている．今回はこれらをベースに新たに 16 ビット CPU を設計し，試作を行った．試作した CPU は
ADD r0，r1

SUB r0，r1 ， INC r0

設計期間： 2 人月以上，3 人月未満

等，23 の命令を持つ．
設 計 ツ ー ル ： Synopsys 社 VSS, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Dracula DRC トランジスタ数： 10,000 以上，100,000 未満
ッサ

試作ラン：オンセミ CMOS 1.2µm 4.8mm 角

参考文献：田中,大村： 広島工業大学における IP を用いた LSI 設計教育 ，pp.17-

23，広島工業大学研究紀要 第 35 巻（2001）．

76

チップ種別：マイクロプロセ

平成 12 年度 第 1 回 オンセミコンダクタ チップ試作（MOT001）
スイッチドキャパシタ容量型センサ・インターフェース
静岡大学電子工学研究所

小川 覚美，渡辺 健藏

概要：差動容量型センサの高速，高精度インターフェース回路の実現を目指してスイッチ
ドキャパシタ技術を用いたインターフェース回路を試作した．試作チップには，基本イン
ターフェース回路の他に，高精度化のためのダブルサンプリング・インターフェース回路，
S/H 回路，差動増幅器が含まれている．スイッチドキャパシタ回路において非線形誤差の最も大きな要因となるアナログスイッチに付随するクロックフィードスルーの影響を調べるために異なるスイッチサイズの回路を設計し搭載した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva

トランジスタ数： 100 以上，1,000 未

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-満

DC コンバータなど）

スイッチドキャパシタ容量型センサ・インターフェース
静岡大学電子工学研究所

小川 覚美，渡辺 健藏

概要：差動容量型センサの高速，高精度インターフェース回路の実現を目指してスイッチ
ドキャパシタ技術を用いたインターフェース回路を試作した．試作チップには，基本イン
ターフェース回路の他に，高精度化のためのダブルサンプリング・インターフェース回路，
S/H 回路，差動増幅器が含まれている．スイッチドキャパシタ回路において非線形誤差の最も大きな要因となるアナログスイッチに付随するクロックフィードスルーの影響を調べるために異なるスイッチサイズの回路を設計し搭載した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva

トランジスタ数： 100 以上，1,000 未

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-満

DC コンバータなど）

CMOS カレント・コンベアの設計
静岡大学電子工学研究所

倉科 隆，小川 覚美，渡邊 健蔵

概要：電流モード信号処理の基本構成素子である第二世代カレント・コンベア（CC Ⅱ）
は，電流モード信号処理における演算増幅器として位置付けられる．今回の CC Ⅱの設計
では，電圧入力に差動段，定電圧源から成るバイアス段，電流入力に AB 級プッシュプル
段を用いた構成とし，シミュレーションにより得られた性能が，実際の IC でも得られるかどうかを確認するため設計した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Diva, Cadence 社 Analog Artist
試作ラン：オンセミ CMOS 1.2µm 2.3mm 角
ンバータなど）トランジスタ数： 10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コ

参考文献： JOSE E. FRANCA, YANNIS TSIVIDIS, “DESIGN OF ANA-

LOG-DIGITAL VLSI CIRCUITS FOR TELECOMMUNICATIONS AND SIGNAL PROCESSING” Prentice Hill

77

低入力インピーダンス AB 級 CMOS カレント・コンベア
静岡大学電子工学研究所

倉科 隆，小川 覚美，渡邊 健蔵

概要：これまでの第二世代カレント・コンベア（CC Ⅱ）には，電流入力端子におけるインピーダンスが高く，電流入力端子と電圧入力端子間のオフセット電圧も大きいために理想的な伝達特性が得られないという問題点がある．そこで今回の CC Ⅱは，電圧入力にフィードバック構成を用いた差動増幅器（folded cascode op-amp），定電流源から成るバイア
ス段，電流入力に AB 級プッシュプル段，位相補償部で構成した．シミュレーションにより得られたカレント・コンベアの性能が，実際の IC でも得られるかどうかを確認するた
め試作した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Diva, Cadence 社 Analog Artist
試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 10 以上，100 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

4 ビットマイクロプロセッサとニューロン MOS 回路
静岡理工科大学電子工学科

増田 智美，笹ヶ瀬 喬也，田中 順一，山田 浩之

静岡理工科大学大学院材料科学専攻

落合 忠博

静岡理工科大学材料科学専攻電子工学科

波多野 裕

概要：ニューロン MOS トランジスタを用いたディジタル回路として，4 ビットニューロ
ン MOS 乗算器，4 ビットニューロン MOS 全加算器を，CMOS ディジタル回路として，4ビットマイクロプロセッサ，4 ビット ALU を，それぞれ設計した．4 ビットマイクロプ
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ロセッサは前年度に試作を行った 2 ビットマイクロプロセッサをもとにデータバスを拡張したものである．チップ面積の大部分をゲートアレイの 4 ビットマイクロプロセッサが占め，残りを 4 ビットニューロン MOS 乗算器，4 ビット ALU，4 ビットニューロン MOS
全加算器を割り当てた．
設計期間： 4 人月以上，5 人月未満

設計ツール： Cadence 社 Dracula DRC

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：マイクロプロセッサ

2000 年度学部学生のフルカスタム設計演習
金沢大学工学部

小谷 明也，福島 早奈恵，横山 貴巨，伊藤 康朗，
中村 毎良，深山 正幸，北川 章夫

概要：学部学生が卒業研究で集積回路の研究をするにあたり，小規模な回路をボトムアップでレイアウトレベルから設計する経験をもつことで，集積回路に対する理解を深めることを目的として本チップの設計を行った．本チップは 8 本の入力を共通に用意し，学部生
5 人と教官 1 名それぞれが設計した回路に応じて出力ピン数を割り当て設計・検証を行った．設計した回路は，全加算器 2 種，メモリ読み出し回路，カウンタ 2 種，エンコーダである．
設計期間： 3 人月以上，4 人月未満

設計ツール： Cadence 社 Verilog-XL, Avanti 社

Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC
トランジスタ数： 100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：その他

相変化型不揮発性メモリ（CR 時定数読み出し回路）
金沢大学工学部

福島 早奈恵概要：相変化型不揮発性メモリにおいてメモリ素子の相変化の 2 つの状態の違いを 2 値に割り当ててデータを記録する．今回の試作ではカルコゲナイド薄膜を記憶材料としたメモリ素子を想定しカルコゲナイドメモリの特性（抵抗値が 3 桁程異なる）を利用して，
CR 時定数の違いから読み取り波形の立上りの差で 2 つの状態を 2 値として読み出す．今回の試作では，カルコゲナイドメモリが 2 つの状態で 1K と 100K の抵抗値となるので，メモリ素子部に 2 種類の抵抗を置いた読みだし専用の回路となっている．
設計期間： 0.5 人月以上，1 人月未満
HSPICE, Cadence 社 Dracula DRC
ンセミ CMOS 1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

試作ラン：オ

チップ種別：メモリ

LSI テスタ/EB プローバ実習用チップ
金沢大学工学部情報システム工学科

北川 章夫，数馬 晋吾，渡辺 晃

概要： VDEC サブセンター設備である LSI テスタおよび電子ビームプローバを公開するため，講習会テキストと専用の実習用チップを作成した．講習会の内容としては，2 〜 3
時間程度で VerilogHDL により生成したテストベクトルによる機能テストや DC テストを行うことを想定している．また，同チップを用いた集束イオンビーム装置の講習会も考えている．チップには，カウンタ，リングオシレータ，基本ゲート，縮退故障を含む回路，遅延線路等を含める予定であったが，計算機の不調により設計データが失われ，一79部完成していない．各信号線にはメタル 2 による微細なパッドを付加し，EB プローバによる信号波形の観測が行いやすいようになっている．
設計期間： 0.1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compil-

er, Avanti 社 Apollo, Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
以上，1,000 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：その他

E1380A Users Guide

電力線データ通信用受信回路の IC 設計
福岡大学工学部

木村 圭，末次 正

概要：商用の電灯線を用いてディジタルデータを通信する電力線データ通信においてはス
ペクトル拡散や CDMA 等の通信方式が用いられる．これらの通信方式においては広い周
波数帯においてフラットな増幅特性をもったオペアンプが必要となる．今回 50kHz 〜
1MHz の帯域を使用する CDMA を想定し，電灯線間の差動により信号成分を取り出すオ
ペアンプを設計した．
設計期間： 0.5 人月以上，1 人月未満
HSPICE, Cadence 社 Diva
CMOS 1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 10 以上，100 未満

試作ラン：オンセミ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

トランジスタ数： 100

参考文献： IMS ATS-100，Advantest

スイッチトキャパシタ変成器を用いた DC − DC コンバータの設計
福岡大学大学院工学研究科

松尾 嘉洋，末次 正

概要：システムの小型化や低コスト化,低消費電力化を図るために，チップ集積型の DCDC コンバータの設計が望まれている．そこで我々はスイッチトキャパシタ変成器を用いた DC-DC コンバータの設計を行った．今回，設計した回路は 5V の入力電圧を 2.5V で出力する，1/2 降圧型のコンバータである．スイッチング周波数 0.5MHz において Hspice でシミュレーションを行ったところ，平均出力電力は 367µW，効率は 59% であった．
設計期間： 0.5 人月以上，1 人月未満
HSPICE, Cadence 社 Diva
1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数：〜 10 未満

試作ラン：オンセミ CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

献：上野，井上，梅野

参考文

スイッチトキャパシタ DC-DC コンバータの解析とそのハイブリ

ット IC 化 小型化・大容量化の実現 ，信学技報，PE89-52，（1989）．

スイッチトキャパシタ変成器を用いた DC-DC コンバータの設計
福岡大学大学院工学研究科
福岡大学工学部

沖 和史，松尾 嘉洋

末次 正

概要： LSI の低消費電力化を行うための有効手段として，LSI 内部の駆動電圧の低減化があげられる．そこで，チップ内蔵用の DC-DC コンバータをスイッチトキャパシタ回路を用いて試作した．この回路では，コイルなどの磁性部品を用いないため，集積化に適し，磁束による他の回路への影響も抑えることができる．また，MOSFET の測定評価を再確80

認することを目的にそれらのテスト回路の試作も行った．
設計期間： 0.5 人月以上，1 人月未満
HSPICE, Cadence 社 Diva
1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数：〜 10 未満

試作ラン：オンセミ CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

献：上野，井上，梅野

参考文

スイッチトキャパシタ DC-DC コンバータの解析とそのハイブリット IC 化 小型化・大容量化の実現 ，信学技報，PE89-52，（1989）．

低雑音演算増幅器の試作（2）東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

概要：演算増幅器はアナログ回路設計において極めて有用な能動素子であり，非常に幅広い分野で用いられている．この演算増幅器の特性を表す指標として，利得帯域幅積や直流利得，出力インピーダンス，スルーレートなどがある．これ以外の重要な指標として雑音特性が挙げられる．本試作では，利得帯域幅積などの特性も考慮した上で，特に入力換算
雑音の低い演算増幅器の実現を目的としている．また，設計者は，回路設計やレイアウトをした経験の無い修士 1 年や学部 4 年の学生 3 名である．全部で 3 種類の演算増幅器を構成している．なお，その内の一つは，当研究室で開発した自動回路合成プログラムにより設計されている．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
2.3mm 角トランジスタ数： 100 以上，1,000 未満

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2µm

バックゲートバイアス技術を用いた低歪み OTA
東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

概要： MOS トランジスタを非飽和領域で動作させ，ドレイン端子から入力を加えてOperationalTransconductance Amplifier（OTA）を実現する方法は，モビリティリダクショ
ンの影響を受けずに，より低歪みの OTA を構成できることが知られている．しかし，この手法は，ドレイン電流を簡単な式で表しているため，実際の構成では，歪みが予想以上に増加する．この問題を解決するために，より厳密な式を用いてドレイン電流を表し，
MOS トランジスタのバックゲートにバイアス電圧を加える手法がある．本チップでは，この手法の原理を確認することを目的とし，ドレイン端子に入力電圧を加え，ドレイン電流を取り出す回路を付加すると共に，バックゲートに自動的に最適バイアス電圧が加わる
回路も付加して低歪み OTA を構成している．シミュレーションではバックゲートにバイ
アス電圧を加えない場合の歪み率が 0.35% であるのに対して，バックゲートに最適バイアス電圧を加える手法は歪み率が 0.1% 未
満になることを確認している．
設計期間： 0.5 人月以上，1 人月未満
社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 10 以上，100 未満

D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

参考文献：佐藤，中村，高木，和田，藤井

チップ種別：アナログ（PLL, A-

キャリアの移動度の変化及び基板効果の影響を受けない低歪み OTA ，pp.19-24，ECT-00-36，電気学会研究会資料（2000）

網膜機能に学んだ動き検出チップの試作
豊橋技術科学大学工学部

山田 仁，米津 宏雄

概要：網膜は，光受容器である視細胞側の外網膜と脳へインパルス信号を送り出す神経節細胞側の内網膜の二つに大別される．外網膜では，視細胞，水平細胞，そして双極細胞により，視覚対象のエッジ情報を検出していると考えられている．これまで，我々はこのような外網膜の機能に学んだエッジ検出網膜チップを提案し，集積回路化してきた．
現在，外網膜のエッジ情報から動き情報を生成する内網膜の機能に注目し，そのモデル化とアナログ電子回路化を試みている［1］．その鍵となる細胞は受容野の大きさの異なる81

二つのアマクリン細胞である．今回の試作では，局所適応機能を有する外網膜回路と動き情報生成機能を有する内網膜回路を統合した動き検出チップを設計した．チップには二値化回路を介して 20 個の外網膜回路と内網膜回路を一次元配列した．
設計期間： 0.1 人月以上，0.5 人月未満
10,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 1,000 以上，

チップ種別：イメージセンサ/スマートセンサ

参考文献：［1］山田，

大谷，西尾，古川，米津， 網膜に範を得た速度検出とその電子回路化 ，信学技報，Vol. 100，No. 688，pp.183-190，2001.

局所適応機能を有する二次元エッジ検出網膜チップ
豊橋技術科学大学工学部

山田 仁，米津 宏雄

概要：我々は，網膜の視覚情報処理機構に学んで，そのアナログ集積回路化を試み，これまで実質的な配線の無い非常にシンプルなエッジ検出網膜チップを提案してきた．
しかし，
この網膜チップはダイナミックレンジが比較的狭く，広範囲にわたる光強度分布をもつ視覚対象のエッジ検出が困難であった．そこで，局所空間での光強度分布に従って，画素中の回路パラメータが自動的に適応する機構を有するエッジ検出網膜チップを提案し，豊橋
技術科学大学・固体機能デバイス研究施設で試作を行ない，その基本的な動作を確認した［1］．今回の試作では，提案した網膜チップの大規模集積化にあたり，画素数 16 × 16 と比較的小規模な二次元網膜チップを構成し，その動作を確認することを目的とした．画素
は，1 個のフォトダイオードと 14 個の MOS トランジスタから構成され，その画素サイズ
は 85µm × 85µm であった．試作した網膜チップは，上述した局所適応機能を有するにも関わらず，非常にシンプルな回路構成で実現できた．
設計期間： 0.1 人月以上，0.5 人月未満
10,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 1,000 以上，

チップ種別：イメージセンサ/スマートセンサ

参考文献：［1］宮下，

大谷，高崎，山田，西尾，米津： 局所的な明暗順応機能を有するエッジ検出機構の集積回路化 ，信学技報，Vol. 99，No. 686，
pp.213-220，2000.

生体の初期視覚機構に学んだ接近検知センサの設計
豊橋技術科学大学工学部

西尾 公裕，米津 宏雄

概要：我々は，生体の初期視覚機構に学び，物体の接近を検知する機能を実現するネット
ワークの提案とその集積回路化を試みてきた［1］．バッタなどの視覚系では，網膜上に投影された物体の大きさとその拡大速度から物体の接近を検知している．提案したネットワ
ークにおいて，ネットワーク上に投影された物体の拡大速度は，投影された物体のエッジの移動速度から見積もられる．このエッジの移動速度と投影された物体の大きさから，提案したネットワークは生体の視覚系と同様に物体の接近を検出する．今回の試作では，上述の接近検知機構を検証するため，一次元ネットワークを設計した．また，チップにはネットワークを構成する基本回路の TEG も含めた．試作チップの測定では，各基本回路の動作を確認するとともに，一次元ネットワークの接近検知機能を評価する．
設計期間： 0.1 人月以上，0.5 人月未満
1,000 未満設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 100 以上，

チップ種別：イメージセンサ/スマートセンサ

参考文献：［1］西尾，大谷，山田，高崎，古川，米津， 昆虫の視覚系に学んだ物体の接近を検知する集積回路 ，第 23 回日本神経科学大会・第 10 回日本
神経回路学会大会 合同大会，抄録集，O-212，p302，2000.

方向選択性動き検出神経細胞モデルのアナログ集積回路化
豊橋技術科学大学工学部

大谷 真弘，米津 宏雄

概要：我々は，生体の視覚系に存在する方向選択性動き検出神経細胞の機能を実現するネットワークの提案とそのアナログ集積回路化を行ってきた［1］．方向選択性動き検出神経細胞は，その樹状突起の形態に依存した方向選択性を有する．一般的に，樹状突起は電気刺激に対して容量性の伝達経路であり，これにより局所速度の空間的な重み付けが行われている．ネットワークは，Miller 効果などによる寄生容量の顕在化に着目し，上述の伝達82

経路をキャパシタを用いることのないスマートなアナログ回路によって実現した．今回の試作では，上述の回路の基本特性を検証するため，一次元のネットワークを設計した．また，チップには，ネットワークを構成する基本回路の TEG も含めた．これらの TEG を用いてその基本特性を確認するとともに，視覚対象の一次元の動きに対するネットワークの応答を測定する．
設計期間： 0.1 人月以上，0.5 人月未満
1,000 未満設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 100 以上，

チップ種別：イメージセンサ/スマートセンサ

参考文献：［1］大谷，山田，西尾，高崎，古川，米津， 方向選択性を持つ動き検出神経細胞モデルのアナログ集積回路化 ，第 23 回日本神経科学大会・
第 10 回日本神経回路学会大会 合同大会，抄録集，O-210，p301，2000.

低消費電力 OTA 回路を用いた完全差動 4 次チェビシェフ・ローパス・フィルタ
山形大学工学部

須藤 敏志，水沼 充，高橋 一清

概要：低消費電力 OTA（Operational Transconductance Amplifier）回路では入力電圧によって動的にテール電流を制御するテール電流制御回路が用いられている．筆者らは消費電力をさらに低減した新しいテール電流制御回路を提案している．前回の試作では，提案回路を用いた低消費電力 OTA 回路，比較のための Wang’s OTA 回路やレベルシフト回路，テール電流測定用回路を集積化し，評価した［1］．今回の試作では，提案した低消費電力
OTA 回路を用いた完全差動の 4 次チェビシェフ・ローパス・フィルタ（LPF）を設計し，集積化した．4 次チェビシェフ LPF は 2 次 LPF を 2 つカスケード接続して構成し，2 次
LPF は 4 つの完全差動の低消費電力 OTA 回路と 2 つのキャパシタを用いて構成している．
設計期間： 0.5 人月以上，1 人月未満
10,000 未満

設計ツール： SII 社 SX9000，SX-9000 LAYVER/DRC

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 1,000 以上，

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

参考文

献：［1］須藤，高橋，水沼， 新しいテール電流制御回路を用いた低消費電力 OTA 回路の試作・評価 ，2001 年電子情報通信学会
総合大会，立命館びわこ・くさつ，C-12-2，2001 年 3 月．

MOS アナログ集積回路および電流モード多値論理回路
宮崎大学工学部

串間 宗夫，永里 政嗣，田中 寿，朱 大松，淡野 公一，石塚 興彦

概要：本チップでは，FG-MOSFET を用いた電圧制御線形可変抵抗回路と電流モード完全作動形回路，FG-MOSFET で構成したソースフォロワ回路，および，初期電荷キャンセル
回路の試作を行った．これらの回路の試作とチップの測定を行うことで，回路の特性を評価することができた．
設計期間： 6 人月以上，7 人月未満

設計ツール： SII 社 SX9000，Avanti 社 Star-HSPICE

トランジスタ数： 100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チ

ップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ニューロン MOSFET を用いた多値論理回路の試作
宮崎大学工学部

堤 貴彦，真方 弘志，三宅 由紀，淡野 公一，石塚 興彦

概要：本研究室では多値論理回路の研究を行っており，その基本回路となるダウンリテ
ラル回路，パスゲート，2 値インバータ，ニューロン MOSFET をそれぞれ数種試作した．
設計期間： 3 人月以上，4 人月未満

設計ツール： SII 社 SX9000，Avanti 社 Star-HSPICE

トランジスタ数： 10 以上，100 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チッ

プ種別：ニューテクノロジ
83

多値ディジット ORNS を用いた 4 × 4 ビット乗算器チップの試作
宮崎大学工学部

古庄 雅幸，稲葉 基，近藤 絢哉，佐竹 恵理子，淡野 公一，石塚 興彦

概要：多値ディジット ORNS を用いた 4 × 4 ビット乗算器チップの試作を行った．近年提案された数系 ORNS は，CVD（Continuous Valued Digits）とというアナログ値を用いて
おり D/A コンバータが必要であったが，このチップは CVD を MVD（Multi Valued Digits）に置き換えているため，カレントミラー，しきい値判別器，パストランジスタの基本回路のみで構成している．なお，チップ面積の関係上乗算器の設計ブロックは，2 値-多値変換回路，シフト加算回路までとなっている．これらの回路は，今後の多ビット乗算器の基
本回路となる．
設計期間： 4 人月以上，5 人月未満

設計ツール： SII 社 SX9000，Avanti 社 Star-HSPICE

トランジスタ数： 100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

ップ種別：演算回路（乗算器，除算器など）

チ

A/D 変換基本回路 TEG
上智大学理工学部

増田 貴志，三澤 奈穂子，和保 孝夫

概要： A/D 混合シグナル回路を構成する上で基本となるコンパレータおよび DAC の基本
特性を評価するための TEG を設計した．前者では，ソース結合差動対からなるプリアン
プ，正帰還をかけた判別回路，セルフバイアス差動対からなる出力バッファの 3 段構成とした．また，後者では，将来高速動作を狙うことを念頭に置き，電流切り替え方式を採用することとし，電流スイッチ，バイナリコード・温度計コード変換器（NAND 構成），およびそれらを接続した DAC（3 ビット分，1LSB ＝ 15µA）を設計し搭載した．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ

チップ種別：ア

ナログ（PLL, A-D/DC-DC コンバータなど）

電流モード CMOS 演算回路およびオペアンプ TEG
上智大学理工学部

角田 正人，織田 淳，和保 孝夫

概要：冗長数系，アナログ・デジットなど多値論理の考え方を取り入れた新しい高速演算方式が提案されている．これを実現するためには，結線により線形加算が可能な電流モー
ド CMOS 演算回路が適していると考えられる．今回は，結線により線形加算した電流値を複製するカレントミラー回路，桁上げ信号発生回路，および，桁上げ時に線形加算値から基数分を差し引く和信号発生回路を設計し，搭載した．また，高度のアナログ信号処理
84を可能とするために，2 段構成オペアンプの基本設計を行ない，搭載した．L, W の設計
値に基づき HSPICE シミュレーションを行なった結果では，ω o ＝ 5MHz, Ao ＝ 67dB,
PM ＝ 45º，CMRR ＝ 70dB などの数値を得ているが，実測値と比較してデバイスモデルの妥当性を検討する必要があると思われる．
設計期間： 3 人月以上，4 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 10 以上，100 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角器など）

評価回路 Inverter Chain の設計
富山県立大学大学院工学研究科

野田 宗邦，松田 敏弘，大曽根 隆志

概要： LSI の高集積化にともない相反する問題となっている高速化と低消費電力化について，これらを同時に実現することが求められている．これを実現するための方法として基板バイアスの印加による方法についての検討を行うこととした．
基板バイアス効果により，順バイアスで動作速度が上がり，逆バイアスで電力の消費を押さえることができると考えられる．そこで実際の効果についての検討を行うための評価回路として Inverter Chain の設計を行った．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC

トランジスタ数： 1,000 以上，10,000 未満

ン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別： TEG（特性評価回路など）

試作ラ

チップ種別：演算回路（乗算器，除算

高精度 CMOS 定電圧回路
富山県立大学工学部

山本 真也，松田 敏弘，大曽根 隆志

概要：アナログ回路に不可欠な高精度の定電圧回路を CMOS デバイスによって実現するための TEG（Test Element Group）を設計した．所定の電源電圧および温度範囲で中心値からの変動が± 1 ％以内の定電圧源を得ることを目標としている．回路構成はバンドギャ
ップ型の原理を応用しており，低消費電力化も同時に実現している．試作を完了した回路を測定した結果，基本的な回路動作を確認し，ほぼ目標どおりの性能が得られた．今後，さらに詳細な特性について測定，検討する予定である．
設計期間： 2 人月以上，3 人月未満
HSPICE, Cadence 社 Dracula DRC
ンセミ CMOS 1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

試作ラン：オ

チップ種別： TEG（特性評価回路など）

VDEC の CAD 導入を目的としたタイマー回路（2）富山県立大学工学部

山本 真也，松田 敏弘，大曽根 隆志

概要：富山県立大学への VDEC の CAD システムを導入するためのテスト回路としてタイマーを回路を設計・試作した．前回の試作では，基本動作は問題なかったが，一部に設計仕様と異なる部分があったので，今回，修正した．試作が完了したチップを評価した
結果，仕様どおりの動作が得られていることを確認した．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Verilog-XL, Avanti 社

Apollo, Cadence 社 Dracula DRC

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：

オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：演算回路（乗算器，除算器など）

85

ハードウェアバーストニューロンモデルの試作
日本大学理工学部電子工学科

柏木 直人，佐伯 勝敏，関根 好文

概要：最近，生体の脳が持っている情報処理能力が着目され，脳に存在する神経回路網をモデル化し，工学的に応用するために集積回路技術を用い，脳型情報処理システムの実装に対する研究が行われている．脳内ではパルスで情報が伝達されていることより，実際のパルス波形をそのままモデル化するパルス形のモデルが，ニューロンの有する基本的性質を考慮しているため有効である．その中でも発火・非発火を繰り返すバースト発火現象が得られるモデルの研究は最近注目を集め，生理実験と理論モデルの両面から行われている．
我々はバースト発火現象を示すことができるパルス形バーストニューロンモデルを，CMOS プロセスを用いた標準方式に適用できるエンハンスメント型 MOSFET とコンデン
サのみで構成し，試作を行った．
設計期間： 2 人月以上，3 人月未満
上，100 未満設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, PSpice

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：ニューテクノロジ

トランジスタ数： 10 以

八木型ハードウェアニューロンモデルとシナプスモデルの試作
日本大学理工学部電子工学科

鳥田 季代子，袁 立晨，佐伯 勝敏，関根 好文

概要：近年，生体の神経回路網の持つ情報処理機構の工学的応用を目的に，パルス形のニューロンやニューラルネットワークに対する様々な研究が行われている．大規模なパルス
形ニューラルネットワークの研究を行う場合，コンピュータシミュレーションには限界があり，ハードウェア化が望まれている．ハードウェアでニューラルネットワークを実現する場合，基本構成単位である単体のニューロンモデルを IC 化する必要が ある．今回，パルス形ハードウェアニューロンモデルの一つである八木のモデルを参考に，簡単な回路構
成で，CMOS IC 化可能な八木型ハードウェアニューロンモデルを試作した．また，シナプスモデルを OP アンプを用い構成し，試作した．
設計期間： 2 人月以上，3 人月未満
Dracula DRC, PSpice

設計ツール： Cadence 社 Virtuoso, Cadence 社

トランジスタ数： 10 以上，100 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：ニューテ

クノロジ

EM 評価用チップの試作
武蔵工業大学工学部

木下 雅彦，柳沢 宏美，秋谷 昌宏

概要：エレクトロマイグレイション耐性のパタン効果を調べるために各種の TEG パタンを設計した．設計は 2 層配線の上部配線のみを用いてチップ内部に耐性評価用パタン並びにこれに連なるボンディング用パッドを作りベアチップ支給後に独自のセラミックケースに収容しワイヤーボンディングを行う予定である．
設計期間： 0.1 人月未満86

タ数： 10 未満

設計ツール： SX-9000，Cadence 社 Dracula DRC

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジス

チップ種別： TEG（特性評

価回路など）

Switched-Opamp の設計
東京理科大学理工学部

三ツ屋 明香，兵庫 明，関根 慶太郎

概要：当研究室で提案した，アナログ回路ブロックの一種である Switched-Opamp の設計を行なった．SC（スイッチトキャパシタ）回路は低電源電圧時においてキャパシタは影
響を受けないが，MOS スイッチは駆動電圧が減少するため，スイッチの動作が困難になるという問題が生じる．この問題の解決法としてスイッチをスイッチング可能な Opamp
で置き換える Switched-Opamp がある．今回，提案した利得を改善した Switched-Opamp，
2 種類を試作した．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
数： 10 以上，100 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角ログ（PLL, A-D/DC-DC コンバータなど）

トランジスタ

チップ種別：アナ

参考文献：［1］茨木 栄武,三ツ屋明香,兵庫明,関根慶太郎： 利得を改善した Switched-

Opamp の構成法 ，電気学会電子回路研究会，ECT-00-5，pp23-28，2000

電流モードフィルタの試作
東京理科大学理工学部

丸山 佑樹，高重 英明，兵庫 明，関根 慶太郎

概要：当研究室で提案した電流モードバイカッドフィルタの試作を行った．今回試作したフィルタは，高速動作，電源電圧の低電圧化に適するとされる電流モード回路で実現している．試作したフィルタは MOSFET の小信号特性を利用したものであるため，各積分器
を MOS トランジスタ数個で構成することが出来，回路規模を抑制することが可能である．
この種のフィルタは特に VHF 帯域での使用が期待されている．今回試作したのはローパ
スフィルタ（LPF），バンドパスフィルタ（BPF），Q エンハンスメントを施したバンドパ
スフィルタの 3 種類である．設計遮断（中心）周波数はいずれも 10MHz とした．今回試作した 3 種類のフィルタはいずれも理論上ではそれぞれキャパシタが 3 つ必要であるが，その内 2 つをサイズを意図的に拡大した MOSFET のゲート・ソース間容量で代用した．
このことにより広大な面積を専有するキャパシタの削減を実現している．
設計期間： 1 人月以上，2 人月未満
Diva, Cadence 社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 10 以上，100 未満

アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：

参考文献：［1］長沢俊伸，丸山佑樹，半田幸久，兵庫明，関根慶太郎： 電流モード積分器を用いた CMOS ユニバーサルバイカッドフィルタ ，電気学会電子回路研究会資料，ECT01-1，pp.1-6，Jan. 2001

カウンタ及び直列加算器
玉川大学工学部

佐野 有介，大石 健太

玉川大学学術研究所

中村 眞次

概要：大学院の授業「ディジタル回路特論」で実習設計したチップで二つのデザインが入っている．一つは，外部から入力された正弦波の信号をカウントし，出力させるようにしたもの．家庭用の電源を入力と想定したため，6 ビットのカウンターを用い 1 秒単位で出力できるようにした．しかし，国内では 50hz と，60hz と異なる．そのため，初期値を外部から入力することにより，この問題を回避した．他のデザインは直列演算器で比87

較と加算を上の桁から演算するものである．従来の下の桁からの計算では 1 桁ごとに最上位まで計算ををしないと結果が得られないが，上の桁から計算すると最下位の桁まで計算しなくても結果が得られる場合が多く，また，下の桁へ計算が進むに従って結果が真の値に近づくことになる．従って精度に合わせて処理時間や消費電力を制御するには合理的である．回路はひどく複雑になるが，それが実際にどの程度になるか調べる目的で試作設計を行った．一緒に入れたテスト回路の動作確認は行ったが詳細は未評価．
設計期間： 2 人月以上，3 人月未満
ンセミ CMOS 1.2µm 2.3mm 角

設計ツール： Tanner 社 L-Edit V8.1

トランジスタ数： 100 以上，1,000 未満

試作ラン：オ

チップ種別：演算回路（乗算器，除算器など）

シンプル CPU
玉川大学工学部

堀 浩一郎，今井 嘉朋

玉川大学学術研究所

中村 眞次

概要：大学院の授業「ディジタル回路特論」で実習設計した極簡単な 8 ビットのマイクロプロセッサである．内部に論理演算装置，プログラムカウンタ，アキュームレータ等と，付随する制御回路が組み込まれており，動作時に外部に必要な装置は，クロック発生器，プログラムの書き込まれた RAM，リセット回路，電源等である．CPU が直接アクセス出来るメモリ空間は，6 ビットとなっており，また，プログラムとデータを同一メモリ空間に配置するようになっている．論理演算は，加減算が可能となっている．また付随する制御として，CPU 内ワークレジスタ（アキュームレータ）からのデータを取り出し，演算結果を条件としたジャンプが可能である．
設計期間： 2 人月以上，3 人月未満
オンセミ CMOS 1.2µm 2.3mm 角

設計ツール： Tanner 社 L-Edit V8.1

チップ種別：マイクロプロセッサ

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：

FG-MOSFET を用いたアナログ機能回路の作製
熊本大学工学部

井上 高宏，浦元 大志

熊本大学大学院自然科学研究科

中根 秀夫，二宮 竜也，平山 陽一朗

概要：低電圧完全差動型電流モード 3 次チェビシェフ低域通過フィルタ，トランスリニア
型の乗算・除算回路と 1.6 乗の冪回路，それにテント写像型離散時間型カオス回路を，いずれもフローティングゲート MOSFET（FG-MOSFET）を用いて構成し，1 個のチップ内に集積化した．これら各機能回路は，個別のテスト用の回路を同一チップに相乗りさせたもので，全体としてあるシステムの構築を目指したものではなく，各機能回路において
FG-MOSFET が所望の動作や特性を実現しているかを確認することを主目的として，本チップを試作した．
設計期間： 2 人月以上，3 人月未満
Cadence 社 HSPICE

設計ツール： MAGIC, Cadence 社 Dracula DRC,

トランジスタ数： 10 以上，100 未満（乗算器，除算器など）

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：演算回路

参考文献： T. Inoue, Y. Fukuju, and H. Nakane, “A Design of a Low-Voltage FG-MOSFET Translinear Circuit

Realizing Multiplication, Division, and Power Functions”, Proc. of 2000 IEEJ Int’l Analog VLSI Workshop, pp.84-89, June 2000.

Josephson/CMOS ハイブリッドシステム用低温動作 CMOS アンプの設計
横浜国立大学工学部電子情報工学科

阿部 高志，本告 圭，吉川 信行

概要：我々は超伝導 RSFQ 論理回路と CMOS 回路かならるハイブリッドシステム用のイ
ンターフェイスである高感度高速アンプの設計を行った．RSFQ 論理回路からの出力電圧レベルならびに周波数はそれぞれ 100uA，16GHz である．それをまず，超伝導デマルチ
プレクサと超伝導アンプにより 20mV，500MHz に変換する．本 CMOS アンプはこの出力信号を CMOS の電圧レベルまで増幅するための回路である．回路は動作速度の向上のた
88

め，77K で動作させる．また，スループットを増加させるためにパイプライン方式とし，クロックトフリップフロップとラッチで構成される基本増幅回路を 3 段，ならびに TSPC
ドライバ 1 段で構成さる．HSPICE シミュレーションにより本回路は 77K において，500MHz，500mV の信号を CMOS 電圧レベルに増幅できることが示された．また，予備的な実験により，本回路は 77K において，100MHz，400mV の電圧信号を CMOS の電圧レベルに増幅できることが示された．
設計期間： 0.5 人月以上，1 人月未満
社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：アナデジ混載

参考

文献： N. Yoshikawa, T. Abe, Y. Kato and H. Hoshina, “Component Development for a 16 Gb/s RSFQ-CMOS Interface System”, to be published in IEEE Trans. Appl. Superconductivity, March, 2001.

三相時間相関光位置検出素子
東京大学大学院工学系研究科
東京大学工学部

来海 暁，安藤 繁

五嶋 健治

概要：我々の研究室では MOT98-2 において，参照信号との時間相関により特定の時間波形を有する光の輝点の位置のみを検出可能な時間相関光位置検出素子の試作を行い，基本原理および動作を確認した［1］．本試作ではこれを発展させ，各電極における MOS トラ
ンジスタ−キャパシタの相関演算ユニットを従来の 2 つから 3 つに増やす構成を採用した．この検出回路の特色として，参照信号を三相で加えることにより直交検波出力の対を一度に得ることが可能であり，これにより輝点の位置のみならず，その重心や広がりなど
も 1 回の同時直交検波の結果のみから直接得られるようになり，高速かつ高機能な位置検出への応用が期待される．
設計期間： 1 人月以上，2 人月未満
Dracula DRC, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence 社

トランジスタ数： 10 以上，100 未満

イメージセンサ/スマートセンサ

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

チップ種別：

参考文献：［1］安藤，高橋， 時間相関型 PSD ，p.59，1998 年 VDEC 年報（1998）．

離散時間型電流モードアナログ CMOS カオス回路
熊本大学工学部

羽野 光隆，濱里 主巳，常田 明夫，井上 高宏

熊本電波工業高等専門学校

江口 啓

概要：一次元写像に基づいた離散時間型カオス系列の生成回路を設計した．一次元写像として，アナログ回路での実現が容易（不可避な雑音等による揺らぎに対して頑健）で，かつ良好な統計的性質をもつ区分線形 N 型写像を用いた［1］．試作した回路は，スイッチト
カレント技術を用いた離散時間型電流モードアナログ CMOS 回路で実現しており，演算部と遅延部で構成されている．また，これとは別に，演算部の動作を確認するために演算部のみの回路も試作した．いずれの回路もユニットトランジスタを用いており，また，電源電圧 5.0V で動作するように試作した．
設計期間： 2 人月以上，3 人月未満
未満

設計ツール：

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 100 以上，1,000
チップ種別：その他

参考文献：［1］羽野，常田，濱里，江口，井上， 区分

線形 N 型写像に基づいた CMOS アナログカオス回路の設計 ，電気学会研究会資料，電子回路研究会，ECT-01-9，pp.41-46（2001
年 1 月）

ニューロン MOSFET を用いた 4 進 SD 数全加算器のフローティングゲート部
分の共有化
関西大学工学部

今西 茂，浅香 篤，村中 徳明，徳丸 正孝

概要：電圧モードで動作が可能なニューロン MOSFET はしきい論理を扱う素子である．
このニューロン MOSFET を用いれば，フローティングゲート部において，電荷の加重平均が取れる．これを利用することにより，本研究室においても，ニューロン MOSFET を用いた 4 値全加算器や，3 進 SD 数系全加算器の設計を行ってきた．今回は，4 進 SD 数
系全加算器の設計を行っている．4 進 SD 数全加算器のレイアウトにおいては，フローテ

89ィングゲート部分の占める割合が大きくなって，レイアウト面積の増加になっている．
このために，フローティングゲート部分の共有化を行うことによって，レイアウト面積の縮小を図っている．今回のチップ試作では，しきい値の異なるニューロン MOS インバ
ータ等の素子を作成し,その素子の動作特性も検証している．
設計期間： 0.1 人月以上，0.5 人月未満
1,000 未満設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：オンセミ CMOS 1.2µm 2.3mm 角

トランジスタ数： 100 以上，

チップ種別：演算回路（乗算器，除算器など） 参考文献：浅香，徳丸，

村中，今西： ニューロン MOSFET を用いた 4 進 SD 数全加算器の改善 ，2000 年電気関係学会関西支部連合大会，G-10-6，（2000-11）

電源電圧 3V で動作可能な SI カオス集積回路
熊本電波工業高等専門学校情報工学科

江口 啓

概要：近年，工学分野においてカオスを利用した様々な応用システムが提案されている．
これらのカオス応用システムのビルディングブロックとして用いられるカオス回路は，低電圧で動作できかつ，簡素な回路構成であることが望ましい．本研究においては，電源電
圧 3V で動作可能な離散時間型カオス集積回路を設計する．提案の低電圧回路は 13 個の
MOSFET と 2 個のコンデンサで実現可能であり，カオス応用システム実現の一助となる．
今回の試作においては，コンデンサを外付けにするハイブリッド構成の回路を想定し，レ
イアウト設計を行った．提案回路は，オンセミコンダクタ社 1.2µm，2.3mm 角のチップとして実現した．試作チップ内には，4 つのカオス発生回路が実装されている．設計は筆者（若手助教授）1 名で行った．VDEC を利用した IC 試作は初めてであったため，試作開始
からデータ提出まで約 4 ヶ月を要した．
設計期間： 2 人月以上，3 人月未満
1.2µm 2.3mm 角

設計ツール： MAGIC，

トランジスタ数： 10 以上，100 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：オンセミ CMOS

参考文献： K.Eguchi, F.Ueno, T.Tabata, H.Zhu, T.Inoue,

Simple design of a discrete-time chaos circuit realizing a tent map ， IEICE Trans. on Fundamentals, vol.83-C, no .5，pp.777-778，2000

新型 CMOS シナプス回路
電気通信大学電気通信学部電子工学科

範（Pham）公可（Cong-Kha）

概要：シングルチャンネル MOS トランジスタ及び CMOS トランジスタの相互コンダク
タンス値 g_m を用いて重み値を実現しているシナプス回路はインバータ回路を並列に接続させ，それぞれのインバータを構成しているトランジスタのチャンネル形状（W ／ L）
を用いて重み値を決めていた．それぞれのインバータ入力にはハイレベル又はローレベルのディジタル信号を入力させ，インバータを構成しているトランジスタをオン又はオフ状
態として動作させていた．この時，オンの状態で動作しているトランジスタのチャンネルのオン抵抗とスイッチの組合せで，電源とグランドの間に電圧が分割され，設定されている重み値に対応する電圧レベルが出力端子より得られる．しかし，トランジスタのドレイン端子は出力端子としているため，常時に一定の電圧レベルが保っていなくオン抵抗値を変化させてしまう．今回，新型 CMOS シナプス回路を設計した．回路を構成している CMOS インバータ回路に，トランジスタのオン抵抗値を無視できる抵抗値を持つ抵抗体を導入し，正確にシナプスの重み値を実現することができた．
設計期間： 1 人月以上，2 人月未満
セミ CMOS 1.2µm 2.3mm 角

設計ツール： Cadence 社 Virtuoso

トランジスタ数： 100 以上，1,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

参考文献：範

試作ラン：オン公可， 新型 CMOS シナプス

回路 ，pp.246-248，電子情報通信学会論文誌 2001/2 Vol. J84-A No. 2

MOSFET におけるフローティングゲートの影響評価
京都大学エネルギー科学研究科

山口 直人，関本 大郷，野澤 博

概要：近年，強誘電体薄膜をゲート絶縁膜として用いた MFS（Metal-FerroelectricSemiconductor）FET が，非破壊読み出し可能な不揮発性メモリとして注目されている．
しかし，この MFS-FET 作製には，強誘電体/Si 界面特性の問題などが示唆されている．現在，その解決策としてバッファ層に導電層と絶縁層を用いた MFMIS（Metal-FerroelectricMetal-Insulator-Semiconductor）構造の FET が提案され，実用化に向けての研究が行われて90いる．この MFMIS 構造にはフローティングノードが存在し，それに起因した各種特性（記憶保持特性等）への影響が懸念されている．そこで我々は，この MFMIS-FET のモデ
ル化，動作方式の検討，動作解析・信頼性評価等を目的として，フローティングゲートにおけるドレイン・ソースとのカップリング容量やノード抵抗等の測定及びその影響の見積もりを行う為，パラメータ抽出測定用チップの試作を行った．今回作製した素子は W/L 比の異なる各種サイズの MOSFET，MOSFET のゲートにキャパシタを接続したフローティングゲートを有する MOSFET（容量比が異なるもの数種），ノード抵抗を見積もる為の接触抵抗測定用素子である．
（尚，テスタによる測定は行っていない．
）
設計期間： 0.5 人月以上，1 人月未満
ンセミ CMOS 1.2µm 2.3mm 角

設計ツール： Silvaco Expert 2.5.8.R

トランジスタ数： 10 以上，100 未満

試作ラン：オ

チップ種別： TEG（特性評価回路など）

MOS 構成に適したアナログ形 PLL の試作
秋田大学工学資源学部

川元 雅紀，伊藤 文人，井上 浩

概要：デジタル形として製作されることが多い PLL をアナログ形 PLL とすることで，大幅な回路の簡単化が可能と考えられる［1］．本研究では，CMOS プッシュプル回路を応用
し，分周器やチャージポンプ回路等を用いないアナログ形 PLL を提案し，動作検証を目的に LSI を設計・試作した．従来必要とされてきた回路ブロックを用いない PLL 回路を構成することができ，回路規模の縮小と回路全体の LSI 化が容易となった．試作した IC
は，アナログ形 PLL の全体回路を構成する個別回路ブロック・テスト回路を，前年度の修正版に加えて作成した．数 MHz 程度の周波数帯域を想定したため使用する容量が大きくなったが，高周波化を計ることにより回路およびその面積の縮小は可能と考えられる．
設計期間： 0.5 人月以上，1 人月未満
HSPICE, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

ナログ（PLL, A-D/DC-DC コンバータなど）
通信学会総合大会，基礎・境界，p.51.

試作ラン：オンセミ CMOS 1.2µm 4.8mm 角

チップ種別：ア

参考文献：［1］伊藤，井上： CMOS LSI アナログ PLL の一設計 ，1999 年電子情報動的雑音特性研究用ニューラルネットワーク・チップ
東京大学新領域／先端研

廣瀬 明，本多 正明，中沢 一彦，長嶋 知行

概要：従来，連続電位を信号とするアナログ・ニューラルネットワーク・チップは，その芳しくない雑音性能と荷重制御性能が処理ダイナミクスに限界を与えて良い結果が得られ難いとされてきた．一方でその広い有効帯域幅は，パルス・ニューラルネットワークやディジタル・ニューラルネットワークに比べて格段に優位にある．将来的にハードウエア（チップ）ニューラルネットワークが意味を持つ可能性のある分野は，センサ等と組み合わされたインターフェイス，およびアクティブ・アンテナ等の真に超高速が要求される非線形分散処理にあると，我々は考えている．後者への応用のために，アナログ・ニューラ
ルネットワークの動的雑音特性の解明とその制御を目的とした研究を進めている．最も基本的なニューロ課題である連想記憶を行うチップを作成し，現在計測を進めている．
設計期間： 3 人月以上，4 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 100 以上，1,000 未満

試作ラン：オンセミ CMOS 1.2µm 4.8mm 角

チップ種別：ニューテクノロジ

三相時間相関イメージセンサ
東京大学大学院工学系研究科

来海 暁，安藤 繁

概要：我々の研究室で提案し開発を続けている時間相関イメージセンサは，入射光強度と各画素共通の外部参照信号との時間相関を出力する撮像素子であり，画像の時間軸情報を活用した様々な新しい画像計測応用を可能にする．本試作ではこれまでに基本動作を確認してきた可変伝達コンダクタンス乗算器型画素［1］を発展させ，MOS トランジス
タ−キャパシタの相関演算ユニットを従来の 2 つから 3 つに増やした画素構成を採用した．この画素回路の特色は，参照信号を三相で加えることにより，最小の素子数で直交

91

検波出力の対を一度に得ることが可能な点にある．直交検波出力が 1 フレーム出力として同時取得可能なことは，本イメージセンサを用いた画像計測応用が文字通り実時間で実現可能であることを意味する．本試作ではまず理論検証と動作確認を目的とし，32 ×
32 画素を集積した．
設計期間： 1 人月以上，2 人月未満
Dracula DRC, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence 社

トランジスタ数： 1,000 以上，10,000 未満

別：イメージセンサ/スマートセンサ

試作ラン：オンセミ CMOS 1.2µm 4.8mm 角

年報（1998）．

三相時間相関イメージセンサ（キャパシタ変更版）
東京大学大学院工学系研究科

来海 暁，安藤 繁

概要：本チップでは，時間相関イメージセンサこれまでの試作において問題とされてきたダイナミックレンジを拡大するため，本ランで試作している三相時間相関イメージセンサ
において，相関演算用キャパシタを従来の接合容量からゲート酸化膜容量に変更し，容量の増加を試みている．三相時間相関イメージセンサについては当該ページを参照．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 10,000 以上，100,000 未満

トランジスタ

試作ラン：オンセミ CMOS 1.2µm 4.8mm 角

別：イメージセンサ/スマートセンサ

チップ種

参考文献：［1］来海，安藤， 時間相関型イメージセンサ（第 3 報），p.47，1998 年 VDEC

チップ種

動的再構成型桁直列演算による DCT 回路
埼玉大学工学部

伊藤 和人

概要：集積回路の微細化により，配線を用いたデータ通信時間が相対的に増加しており，
データ通信時間が要因となって処理速度向上を妨げると予想されている．回路の動作中に一部の演算器の再構成が可能な動的再構成型回路を用いれば，近傍の未使用演算器を所要の演算器に再構成することで長距離の演算器間データ通信を不要とし，データ通信時間を低減して高速な処理を達成できる．固定小数点桁直列演算では桁直列乗算器と桁直列加算器の間の再構成が容易であることに着目し，動的再構成型桁直列演算によって 8 ポイント
一次元離散コサイン変換をコンパクトかつ高速に行う回路を考案した．今回の試作では，制御部を除いたデータ演算部のレイアウト設計を行った．
設計期間： 2 人月以上，3 人月未満
HSPICE

算器，除算器など）
56，2001．

92

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 10,000 以上，100,000 未満
参考文献：伊藤,試作ラン：オンセミ CMOS 1.2µm 4.8mm 角

チップ種別：演算回路（乗動的再構成型桁直列演算による離散コサイン変換回路 ，情処研報 2001-SLDM-99，pp.49-

平成 11 年度 第 2 回 日立北海セミコンダクタ チップ試作（HHS992）
中断法動きベクトル検出の渦巻き探索を実現するレジスタアレイと D-FF TEG
中央大学理工学部情報工学科

松本 純一，宮崎 雄一朗，榎本 忠儀

概要：本研究室で開発した中断法動きベクトル検出アルゴリズムは，ME 処理を中心から渦巻き状に探索を行うため，ME 回路にデータを転送するために，画素データを左右水平方向，上下垂直方向に 1 画素ずつ転送できるレジスタアレイが必要となる．出力に 1 ： 5
デマルチプレクサを設けて，5 方向（上，下，左，右，右上）にデータを転送できる DFF を開発し，機能と特性評価のため，簡単なレジスタアレイを設計した．レジスタアレ
イは 8 画素× 8 ラインで，各画素はそれぞれ 1bit である．また，入出力レジスタ，パイ
プラインレジスタ，レジスタアレイ，等に用いる CMOS D-FF を設計した．マスターとス
レーブのスイッチとフィードバック回路の違いよる特性を評価するために 7 種類の D-FFを設計し，搭載した．
設計期間： 6 人月以上，7 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

Diva

トランジスタ数： 1,000 以上，10,000 未満の他

参考文献：［1］宮崎，松本，榎本， 中断法アルゴリズムに階層探索法を併用した動画像動きベクトル検出と低消費 CMOS

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種別：そ動きベクトル検出回路 ，信学技報，ICD2000-22，pp.1-8，2000 年 5 月

SRAM および MOS 容量測定 TEG の試作
中央大学理工学部情報工学科

榎園 康憲，鹿野 裕明，榎本 忠儀

概要： CPU，DSP，ASIC などに搭載する高速 1k ビットスタティック RAM（SRAM）と，
MOS 容量の測定を目的とした，nMOSFET，pMOSFET，n 形 MOS および p 形 MOS を試作した．SRAM のワード構成は 4 ビット×（8 × 32）ワードである．またメモリセル 1 ビットおよび差動増幅器単体も TEG として搭載する．
設計期間： 3 人月以上，4 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 1,000 以上，10,000 未満
角チップ種別：メモリ

トランジスタ

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm

参考文献：
［1］
榎本， CMOS 集積回路 ―入門から実用まで― ，pp.177-205，培風館，1996 年 10 月.

大面積 LSI における高速同期クロック回路評価チップ
東京電機大学理工学研究科

竹内 崇，星野 洋

概要：近年，半導体技術の向上によりチップの大面積化・微細化が進み，減少するゲート遅延に対し配線遅延の問題が年々大きくなっている．特に同期式回路ではクロック配線の遅延増大がチップ性能向上の大きな阻害要因となっている．そこで本研究では PLL 回路を応用したフィードバックループをクロックジェネレータと論理ブロックの間に形成し，動的にクロックスキューを補正するクロック補正回路を試作・検証した．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
10,000 未満

トランジスタ数： 1,000 以上，試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

別：アナデジ混載

チップ種

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動画像符号化用 ME 回路 TEG と 64bit 浮動小数点除算回路用 S 生成回路・乗算回路
中央大学理工学部情報工学科

小田部 晃，堀口 智哉，榎本 忠儀

概要：本研究室で開発した中断法を用いた動画像符号化用 ME 回路のクリティカルパス測定用 TEG を試作した．本 TEG を測定することで，構成と演算ビット数の違いによる遅延
時間の差を評価できる．除算回路についてはアルゴリズムとしてスケーリング法と高基数
非回復型除算を用いた．基数 4 と基数 8 の 64 ビット浮動小数点除算回路の仮数部を設計し，比較した結果，基数 4 の FET 数（49.6K 個）に比べ，基数 8 の FET 数（74.3K 個）の方が大きいが，高速であることがわかった．基数 8 の仮数部の回路規模を小型化するため，加減算回路の共通性を利用した結果，35.3K 個まで削減できた．この回路のクリティカル
パスを含むスケーリング係数生成回路と乗算回路を試作した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Diva
ター CMOS 0.5µm 2.3mm 角

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：演算回路（乗算器，除算器など）回路用の 0.5µm-CMOS スケーリング係数生成回路，乗算回路の設計

試作ラン：日立北海セミコンダク

参考文献：［1］堀口，榎本， 基数 8 非回復型除算

電子情報通信学会総合大会講演論文集 C-12-19，p.114，

2000 年 3 月.

バックゲートバイアス制御 CMOS リングオシレータとそれを用いた PLL
中央大学理工学部情報工学科

早船 明，榎本 忠儀

概要：バックゲートバイアス制御 CMOS リングオシレータ（Back-Gate Voltage Controlled
Oscillator ： BG-VCO）とそれを用いた PLL を HHS0.5umCMOS 技術を用いて開発した．
BG-VCO はバックゲートバイアスで発振周波数を制御するリングオシレータ型 VCO である．また，位相周波数比較器，レベル変換器，及びチャージポンプを設計し，BG-VCO
を用いて PLL を構成できる．
94

設計期間： 2 人月以上，3 人月未満
HSPICE, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

セミコンダクター CMOS 0.5µm 2.3mm 角
バータなど）

試作ラン：日立北海

チップ種別：アナログ（PLL, A-D/DC-DC コン

参考文献：［1］早船，榎本， バックゲートバイアス制御リングオシレータを用いた CMOSPLL の設計 ，電子情報通信学会総合大会，C-12-58，pp.153，2000 年 3 月

ウェーブパイプライン化 ALU
札幌学院大学社会情報学部
弘前大学理工学部

佐藤 友暁

深瀬 政秋

東北大学大学院情報科学研究科

江川 隆輔，中村 維男

概要：ウェーブパイプライン手法は，面積，遅延時間，消費電力の増大を引き起こす同期用のパイプラインレジスタを使用せずに，パイプライン手法を実現する．しかし，ウェー
ブパイプラインは加算器，乗算器といった単機能回路にのみ適用されてきた．これまでのところ，多機能回路には適用されていない．本チップでは，ワード幅 8 ビットのウェーブ
パイプライン ALU を試作した．本試作では，VHDL 言語を用いたトップダウン設計を行い，使用したスタンダードセルライブラリ P2lib である．VSS を用いたシミュレーションの結果，1GHz で動作することを確認した．ロジックアナライザによるチップ測定の結果，50MHz での正常動作を確認した．
設計期間： 1 人月以上，2 人月未満
社 Virtuoso, Cadence 社 Dracula DRC
0.5µm 2.3mm 角

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Cadence 社 Cell Ensemble, Cadence
トランジスタ数： 1,000 以上，10,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：日立北海セミコンダクター CMOS

参考文献：［1］M. Fukase, T. Sato, R. Egawa, and T. Nakamura,“Scaling up of Wave Pipelines”, THE FOURTEENTH INTERNATIONAL CONFERENCE ON VLSI DESIGN, Jun.2000.

多入力 EXOR ゲートの評価用 TEG
広島市立大学情報科学部

越智 裕之

概要： AND-EXOR 論理およびその最適化に関する理論的な研究は盛んに行われているが，それを実設計に生かそうという研究例は少ない．AND-EXOR 論理を直接実現すると仮定すると，多入力の EXOR ゲートが必要になる．本チップは，2 種類（CMOS 論理お
よびパストランジスタ論理）の 64 入力 AND-EXOR ゲートの評価を目的とした TEG である．遅延時間を評価するため，同じ 64 入力 EXOR ゲートを 7 段直列に接続し，リングオ
シレータを形成している．遅延時間の実測結果は，回路シミュレーション結果とほぼ一致することが確認できた．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC,
トランジスタ数： 1,000 以上，10,000 未満

Synopsys 社 PowerMill

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種別： TEG（特性評価回路など）

量子コンピュータ

ハードウェアエミュレータ専用エンジン

東京大学工学系研究科

大内 真一

東京大学新領域創成科学研究科

藤島 実，鳳 紘一郎

概要：量子アルゴリズムを実装可能なハードウェアエミュレータ［1］専用エンジンを作製した．今回試作したチップを複数組み合わせ，制御部等を付加することにより，量子ア
ルゴリズムをエミュレート可能となる．エミュレーションは量子系の確率振幅を FIR で操作することにより遂行される．本専用エンジンは，4 タップの複素 FIR を備えている．
この複素 FIR は符号ビットと仮数部 5bit，指数部 5bit の変則 11bit 浮動小数点演算を行う．

95

チップ内には浮動小数点加算器 14 個，同乗算器 16 個が含まれる．演算の性質上桁落ちが起きやすいため，加算器の配置を工夫し，さらに飽和演算を導入した．また，高速化を図るため，パイプライン処理を加算および乗算に導入した．本チップは Verilog-HDL により記述された．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo,

Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
満

試作ラン：日立北海セミコンダクター CMOS 0.5µm 4.8mm 角

トランジスタ数： 10,000 以上，100,000 未

チップ種別：アナログ/デジタル信号処理プロセッサ

参考文

献：［1］S. O’uchi, M. Fujihsima and K. Hoh, Extended Abstracts of 1999Int. Conf. Solid State Devices Materials, pp. 96-97（1999）．

IP 公開を目的とした乗算器チップの試作設計
九州大学工学部

田上 暢顕，室山 真徳，兵頭 章彦，安浦 寛人

概要：近年の LSI 設計はますます大規模かつ複雑な対象を取り扱っている．同時に設計期間の短縮やコストの削減が求められているため，設計の再利用を目的とした IP（Intellectual Property）の活用が重要になる．今後，IP の需要がますます大きくなることは明らかであり，IP を実際にユーザが利用しやすい形で提供していく必要がある．我々は，各種の乗算回路を設計し，乗算器 IP として公開する事を目指している．この目的はビッ
ト数の違う乗算器を，さまざまな乗算器構成に従って設計し，それぞれの性能データを添付した上で IP として公開するすることにより，利用者の必要に応じて，速度，消費電力，
および面積の異なる乗算器群より，要求する性能の乗算器を選択して手軽に利用することを可能とする事である．今回は，現在設計している十数種類の乗算器の中から，Array 型，
CarrySelect 型，CarryLookAheadSelect 型，FastLookAhead 型，Ripple 型のそれぞれの乗算器について 16 ビットの物を選択し，実装を行った．回路面積は約 2.26 平方 mm，総セル数は 6427 である．試作チップの完成後，これらの 5 つの回路について動作確認，測定，検証，ドキュメント化を行う予定である．
設計期間： 3 人月以上，4 人月未満

設計ツール： Synopsys 社 design_compiler, Synopsys 社 Module Compiler, Avanti 社 Apollo,

Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC
立北海セミコンダクター CMOS 0.5µm 4.8mm 角

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：日入力信号パターンを考慮した低電力乗算器の試作
九州大学大学院システム情報科学府情報工学専攻
東京大学大規模集積システム設計教育センター

室山 真徳，兵頭 章彦，安浦 寛人
石原 亨

概要：我々は入力信号パターンを考慮した低消費電力な乗算器を設計した．今回試作した回路は乗算器を構成する各 1 ビット全加算器（FA）の入力信号パターンを考慮して（1）
複数の FA セルから適当なセルを選択し，（2）入力端子の接続を変更することで低電力な乗算器を構成できる実験用 16 ビット乗算器である．FA として 2 種類の回路構造の異なるセルを用意し，それぞれトランジスタサイズを調整した低電力向けと高性能向けの 2 つを作成した．3 ビットの乗算回路において回路シミュレータ SPICE を用いた結果 32.1 ％の電力の削減が達成できた．乗算器のトップの入出力端子は通常の乗算器の入力データ用と出力データ用の端子以外に，入力端子の接続方法を選択可能な制御線，どの FA セルの出力を有効にするかの制御線および，どの FA セルにこれらのデータを与えるか制御できる入力端子を用意した．
設計期間： 0.5 人月日以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo,

Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC
100,000 未満

試作ラン：日立北海セミコンダクター CMOS 0.5µm 4.8mm 角

トランジスタ数： 10,000 以上，

チップ種別：演算回路（乗算器，除算器など）

参

考文献：［1］室山,石原,兵頭,安浦， 入力信号パターンを考慮した低電力算術演算回路の設計手法 ，情報処理学会論文誌，Vol.4,（2001）．

低消費電力加算器における加算回路方式比較用回路
東京大学生産技術研究所

平林 雅之，桜井 貴康

概要：集積回路を低消費電力化する手法として，動的に電源電圧を変化させる Voltage
Hopping（VH）があり，近年注目されている．VH を用いて低消費電力化を図る際に最適な加算回路形式について検討するため本回路を試作した．検討に用いる加算回路形式はCMOS Logic（CMOS），Complementary Pass-Transistor Logic（CPL），Transmission Gate
Logic（TG）の 3 つであり，それぞれの形式で全加算器（FA）を構成した．FA の 3 入力
96にあらかじめ信号を与えておき，その後信号を変化させる．出力信号が入力に追随して変化するまでの時間を遅延とした．その結果，動作電圧が Vdd/3 まで下がってくると CPLや TG の動作が著しく下がってくることがわかった．つまり CMOS は電源電圧の変動に強く電源電圧が変動してもある程度の動作速度を維持することができる．それを考慮すると FA を CMOS で実現するのがもっとも低消費電力であると考えられる．
設計期間： 0.1 人月以上，0.5 人月未満
数： 100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Diva

試作ラン：日立北海セミコンダクター CMOS 0.5µm 4.8mm 角

トランジスタ

チップ種別： TEG（特性評価回路など）

参考文献：平林雅之，桜井貴康，「低消費電力乗算器における加算回路形式の検討」応用物理学会学術講演会講演予稿集，pp. 800，
2000 年 9 月

32bitRISC マイクロプロセッサの設計
東京工業大学大学院理工学研究科

大戸 友博，石島 誠一郎，内海 哲章，畔上 謙吾，

高橋 篤司
概要：各レジスタへ必ずしも同時刻にクロックを分配をしない準同期式設計手法の有効性を確認するため，32bitRISC マイクロプロセッサを制作した．チップ間の製造誤差の影響を排除し，準同期式設計手法および従来の完全同期設計手法によって得られたプロセッサ
コアの速度を比較するために，両設計手法で設計した二つのプロセッサコアを，試作チッ
プには搭載する予定であったが，設計期間の都合により，完全同期式設計手法で設計された同一のプロセッサコアを二つ搭載した．プロセッサコアは四段パイプラインで構成されており，32bit の汎用レジスタを 4 本内蔵している．命令セットは R2000/R3000 を参考に作成した．詳細なチップの性能評価は行っていないが，自作の評価ボードにより低速での動作を確認した．この試作においては，スタンダードセル方式によるカスタムチップ開発フローの習得が主な成果としてあげられる．実際のチップを作成することによって，開発環境の構築やツールの使用方法など，さまざまなノウハウを得た．
設計期間： 6 人月以上，7 人月未満
Dracula DRC

設計ツール： Cadence 社 Verilog-XL, Avanti 社 Apollo, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 100,000 以上

クロプロセッサ

試作ラン：日立北海セミコンダクター CMOS 0.5µm 4.8mm 角

チップ種別：マイ平成 12 年度 第 1 回 日立北海セミコンダクタ チップ試作（HHS001）
有機 LED ディスプレイドライバー IC
九州大学大学院システム情報科学研究院

服部 励治

概要：アクティブマトリックス駆動有機 LED ディスプレイにおいてピクセル回路のスイッチング TFT の閾値電圧，移動度のバラツキによる輝度不均一性が最大の問題となっている．これを解決する方法として定電流源からの電流値として直接有機 LED に流れる電流を指定する電流指定型アクティブマトリックス駆動法が有効と考えられる．我々はこの駆動法を用いたディスプレイを実現するための専用ドライバー IC を開発する．この設計では，第一段階としてレベルシフターとして使われる高耐圧 MOS の最適化をメインに行った．また，MOS をラダー抵抗として用いた高耐圧インバーターを試作した．同時に余った領域を利用して，4 ビット入力をディスプレイ信号に変換するシフトレジスター，ラインラッチなどのロジック部分を設計した．
設計期間：〜 0.1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 VSS, Cadence 社 Cell Ensemble, Cadence 社 Virtuoso,

Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
セミコンダクター CMOS 0.5µm 2.3mm 角

トランジスタ数： 100 以上，1,000 未満

試作ラン：日立北海

チップ種別：アナログ/デジタル信号処理プロセッサ

光インターフェース LSI の I-V 変換回路の設計
金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

概要：本チップ試作では光インターフェース LSI のための，フォトダイオード付きの I-V変換回路を試作した．光インターフェース LSI の性能を決める初段の I-V 変換回路を試作した．光通信用 LSI のため，非常に高速な動作必要とする．しかし本チップでは光検出用のフォトダイオードも集積しているため，この容量がボトルネックになっている．そこでフォトダイオードの容量で帯域幅が狭くならないように，低入力インピーダンの I-V 変換回路を試作した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 10 以上，100 未満

トランジスタ

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種別： TEG（特性評価回路など）

光インターフェース LSI の I-V 変換回路の設計
金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

概要：本チップ試作では光インターフェース LSI のための，フォトダイオード付きの I-V変換回路を試作した．光インターフェース LSI の性能を決める初段の I-V 変換回路を試作した．光通信用 LSI のため，非常に高速な動作必要とする．しかし本チップでは光検出用のフォトダイオードも集積しているため，この容量がボトルネックになっている．そこでフォトダイオードの容量で帯域幅が狭くならないように，低入力インピーダンの I-V 変換回路を試作した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 10 以上，100 未満

トランジスタ

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種別： TEG（特性評価回路など）

97光源探索ロボット用 DC モータコントローラ
東京大学大学院工学系研究科

保東 孝宏，安田 隆，下山 勲

概要：昆虫の行動を理解するために，その行動をモデル化したロボットを製作することが行われている．昆虫とロボットの行動の比較を厳密に行うには，ロボットを昆虫と同じサ
イズまで小さく製作する必要がある．MEMS（Micro Electro Mechanical Systems) 技術など
により，微小なセンサやアクチュエータの製作が可能になっている．そこで，ロボット全体を小型化するには制御部の小型化が鍵となるが，小さな回路素子を用いたり実装方法を工夫する従来の方法では限界がある．そこで我々は，回路設計を行って制御部をチップ化することを目指した．今回の試作では，光源探索ロボット用のディジタル信号処理プロセッサを製作した．プロセッサはロボットの前面に取り付けられたフォトトランジスタからの入力信号を受け，左右 2 個の DC モータに制御信号を出力する．ロボットは回転と前進を繰り返しながら光源に到達する．
設計期間： 1 人月以上，2 人月未満

設計ツール： Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC
0.5µm 2.3mm 角

トランジスタ数： 100 以上，1,000 未満

試作ラン：日立北海セミコンダクター CMOS

チップ種別：アナログ/デジタル信号処理プロセッサ

RC ヘリコプタの高さ制御用回路
東京大学大学院工学系研究科

中井 亮仁，安田 隆，下山 勲

概要：昆虫の複眼は，隣り合った受光部で知覚される光信号から時間差を検出していることが知られている．我々はこの時間差を用いることで物体との距離を認識することが可能であると考え，マイクロコンピュータを利用して上記の原理に基づいた複眼型センサ及び制御回路を製作し，床との距離を検出することで RC ヘリコプタの高さ制御を実現した．
しかし，飛行時間や実装の観点からセンサ及び制御回路の小型・軽量化が強く望まれてい98る．そこで本試作では，複眼型センサのうち外部の光の強弱を電気信号に変換するフォトダイオード部と，二つのトリガー信号を入力とし，その立ち上がりエッジの時間差に応じてヘリコプタの高さを制御する回路をチップ化した．フォトダイオードは受光部の大きさ
やその形状によって信号がどのように変化するかを確かめるため，いくつかのパターンを設計した．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo,

Cadence 社 Virtuoso, Cadence 社 Dracula DRC
CMOS 0.5µm 2.3mm 角

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：日立北海セミコンダクター

チップ種別：アナログ/デジタル信号処理プロセッサ

音源定位用 LSI，信号変換部の設計
名古屋工業大学工学部

中島 裕明，岸野 裕介，高木 晋吾，内田 秀雄，
市村 正也，荒井 英輔

概要：人間の脳内で行なわれている信号処理をモデル化したパルス伝達型ニューロンモデ
ルを用いた音源定位システムが提案されている．人間の音源定位は，両耳間で発生する音
信号の到着時間差，音圧差を用いて行なわれていると言われている．本研究室では，補聴器に付加情報与える意味で，この人間の音源定位機構を模倣したアナログ LSI の開発を行なった．本チップは，その音源定位機能のうち，周波数分解部，非線型変換部，ピークタ
イミング検出部，ピークレベル検出部を LSI 化したもので，実際の音源定位機構の前処理部分に相当する．なお，本来であると入力された信号をパルスの発生頻度に置き換えるべきであるが，今回は動作確認が目的であるのでより簡易に，タイミングを表すパルスと音圧を表すアナログ値を用いて設計を行なった．
設計期間： 3 人月以上，4 人月未満
Analog Artist

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社

トランジスタ数： 100 以上，1,000 未満

別：アナデジ混載

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

参考文献：黒柳奨： 音源方向定位聴覚神経系モデルによる ITD, ILD の脳内マッピングの実現

学会論文誌 D-II No.2 pp.267-276（1996）

チップ種

電子情報通信音源定位用 LSI，音圧差抽出部の設計
名古屋工業大学工学部

岸野 裕介，中島 裕明，高木 晋吾，
内田 秀雄，市村 正也，荒井 英輔

概要：人間の脳内で行なわれている信号処理をモデル化したパルス伝達型ニューロンモデ
ルを用いた音源定位システムが提案されている．人間の音源定位は，両耳間で発生する音
信号の到着時間差，音圧差を用いて行なわれていると言われている．この音源定位モデルのうち，音圧差抽出回路を半導体デバイス上で実現することを試みた．音圧差抽出回路は音圧差抽出部・音圧差マッピングに分かれている．このうち，音圧差抽出部・音圧差マッ
ピングではニューロン MOS（ν MOS）FET を用いた．ν MOSFET はフローティングゲートと容量結合の重み付けで和が計算できるため，左右の入力比で出力したり，多数決出
力をすることが可能である．なお，本試作ランはポリシリコン堆積が 1 層しか使用できな
いため，ポリシリコンと n 型拡散層間の容量を利用してν MOSFET を実現している．
設計期間： 3 人月以上，4 人月未満
Analog Artist

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社

トランジスタ数： 100 以上，1,000 未満

別：アナデジ混載

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種

参考文献：黒柳奨： 音源方向定位聴覚神経系モデルによる ITD，ILD の脳内マッピングの実現 ，電子情報通信学会論文誌 D-II No.2 pp.267-276（1996）

音源定位用 LSI，時間差抽出部の設計
名古屋工業大学工学部

高木 晋吾，岸野 裕介，中島 裕明，
内田 秀雄，市村 正也，荒井 英輔

概要：人間の脳内で行なわれている信号処理をモデル化したパルス伝達型ニューロンモ
デルを用いた音源定位システムが提案されている．人間の音源定位は，両耳間で発生する音信号の到着時間差，音圧差を用いて行なわれていると言われている．本研究室では，補聴器に付加情報与える意味で，この人間の音源定位機構を模倣したアナログ LSI の開発を行なった．本チップではこの音源定位機構のうち時間差を用いて音源方向を推定す

99る機構を実現することを試みた．時間差抽出部分は時間差抽出回路とマッピング部で構成されている．時間差抽出回路は CMOS ディレイタイプフリップフロップ，2 入力 AND回路を用いて構成し，マッピング部は加算回路，蓄積回路，コンパレータを用いて構成することで，左右の入力信号の時間差から音源方向の推定を行うことを可能としている．
設計期間： 3 人月以上，4 人月未満
Analog Artist

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社

トランジスタ数： 1,000 以上，10,000 未満

種別：アナデジ混載

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

参考文献：黒柳奨： 音源方向定位聴覚神経系モデルによる ITD, ILD の脳内マッピングの実現

チップ

電子情報通

信学会論文誌 D-II No.2 pp.267-276（1996）

EB テスタによるセル特性測定用 TEG その 1
京都大学大学院情報学研究科

李 翔，小林 和淑，小野寺 秀俊

概要：本 TEG は，インバータ列を並べたものである. 各インバータには遅延を大きくする
ための負荷用のインバータが付加されている. インバータ各列間のディレイを EB テスタ
を用いて測定することにより，インバータセルひとつひとつの遅延を直接測定する. 本
TEG を EB テスタを用いて測定を行ったところ，インバータセルの遅延が，セルによりばらついているのが確認できた. その 1 とその 2 とは,負荷用のインバータの数とその大きさが異なる.
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Cadence 社

Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 100 以上，1,000 未満

トランジスタ

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種別： TEG（特性評価回路など）

参考文献：李，小林，小野寺，EB テスタを用いた論理ゲート遅延ばらつき測定手法の検討，電子情報通信学会技術研究報告，vol 100，no 473，pp. 23-28，2000/11

EB テスタによるセル特性測定用 TEG その 2
京都大学大学院情報学研究科

李 翔，小林 和淑，小野寺 秀俊

概要：本 TEG は，インバータ列を並べたものである. 各インバータには遅延を大きくする
ための負荷用のインバータが付加されている. インバータ各列間のディレイを EB テスタ
を用いて測定することにより，インバータセルひとつひとつの遅延を直接測定する. 本
TEG を EB テスタを用いて測定を行ったところ，インバータセルの遅延が，セルによりばらついているのが確認できた. その 1 とその 2 とは,負荷用のインバータの数とその大きさが異なる.
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Cadence 社

Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 100 以上，1,000 未満

トランジスタ

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種別： TEG（特性評価回路など）

参考文献：李，小林，小野寺，EB テスタを用いた論理ゲート遅延ばらつき測定手法の検討，電子情報通信学会技術研究報告，vol 100，no 473，pp. 23-28，2000/11

低電圧 OTA と CF の設計
東京理科大学理工学部

鈴木 誠人，高重 英明，兵庫 明，関根 慶太郎

概要：我々の研究室で提案した，アナログブロックの一つである OTA（Operational
Transconductance Amplifier) と CF の設計を行った．OTA とは入力電圧に比例した電流を出力するアナログ回路ブロックである．また，低電圧 OTA は我々が提案した低電圧
CMOS コンポジットセルを用いた平方根回路を用いて設計した．
設計期間： 2 人月以上，3 人月未満
100

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
数： 10 以上，100 未満

トランジスタ

試作ラン：日立北海セミコンダクター CMOS 0.5µm 2.3mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

バックゲートバイアス制御 CMOS リングオシレータとそれを用いた PLL 回路
中央大学理工学部情報工学科

原田 知親，榎本 忠儀

概要：バックゲートバイアス制御 CMOS リングオシレータ（Back-Gate Voltage Controlled
Oscillator ： BG-VCO) とそれを用いた PLL を HHS0.5umCMOS 技術を用いて設計し，試作を行なった．本試作チップでは，BG-VCO と，位相周波数比較器，レベル変換器，及びチャージポンプを搭載しており，これらを用いて PLL を構成できるようにしている．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC
ジスタ数： 100 以上，1,000 未満
2.3mm 角トラン

試作ラン：日立北海セミコンダクター CMOS 0.5µm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

階層構造型マルチポートメモリ（全体）
広島大学先端物質科学研究科

岸 浩二

広島大学ナノデバイス・システム研究センター

Mattausch Hans Jurgen

概要：我々は高集積化に適したマルチポートメモリとして階層構造型マルチポートメモリを提案している［1］．本マルチポートメモリは，メモリセルに 1 ポート SRAM を用い，高面積効率を実現できる．今回試作したチップは，昨年度試作した，容量 32kbit（1kbit × 32 ブロック）の 4 ポートメモリを改良したもので，25% の高速化を達成した．
本チップはロジックアナライザにより動作検証済みである．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva

トランジスタ数： 100,000 以上

ラン：日立北海セミコンダクター CMOS 0.5µm 4.8mm 角

チップ種別：メモリ

試作

参考文

献：［1］H.J.Mattausch, “Hierarchical architecture for area-efficient integrated N-port memories with latency-free multi-gigabit per second
access bandwidth”, ELECTRONICS LETTERS, Vol35, pp1441-1443,Aug. 1999.

階層構造型マルチポートメモリ（メモリブロック）
広島大学先端物質科学研究科

岸 浩二

広島大学ナノデバイス・システム研究センター

Mattausch Hans Jurgen

概要：我々は高集積化に適したマルチポートメモリとして階層構造型マルチポートメモ
リを提案している［1］．本マルチポートメモリは，メモリセルに 1 ポート SRAM を用い，高面積効率を実現できる．今回試作したチップは，本マルチポートメモリの核となるメ
モリブロック部分を（ポート数，容量）＝（4，1k），（4，4k），（8，4k），（16，4k）の場合で設計した．本チップはロジックアナライザにより動作検証済みである．
設計期間： 2 人月以上，3 人月未満

101

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：日立北海セミコンダクター CMOS 0.5µm 4.8mm 角

チップ種

別：メモリ

参考文献：［1］H.J.Mattausch, “Hierarchical architecture for area-efficient integrated N-port memories with latency-free multi-

gigabit per second access bandwidth”, ELECTRONICS LETTERS, Vol35, pp1441-1443, Aug. 1999.

階層構造型マルチポートメモリのための衝突処理回路
広島大学ナノデバイス・システム研究センター

大森 伸彦

概要：試作したチップは我々が提案している高面積効率を実現する階層構造型マルチポー
トメモリの特徴的な回路，衝突処理回路である．マルチポートメモリはポート同士のアクセス衝突が発生するため，アクセス衝突を検知し，制御する回路が必要になる．アクセス
制御には 2 つのアルゴリズムがあり，各ポートに与えるアクセス優先順位が異なる．今回の試作では，各ポートのアクセス拒否確率が 3 ％以下になるように，2 つのアルゴリズムに対してそれぞれ 8 ポートと 16 ポートを作製した．テスタによる測定はまだ行っていない．
設計期間： 3 人月以上，4 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
100,000 未満

トランジスタ数： 10,000 以上，試作ラン：日立北海セミコンダクター CMOS 0.5µm 4.8mm 角

チップ種別：メモリ

平成 11 年度 第 3 回 ローム チップ試作（ROHM993）
共鳴トンネル素子のエミュレーションとカオス生成回路
名古屋大学工学研究科
名古屋大学工学部

上村 朋典，水谷 孝
前澤 宏一

概要：当研究室では，超高速，超高周波動作が可能な共鳴トンネル素子と高集積 Si-LSIの融合を目指した研究を行っている．本研究は，共鳴トンネルエミュレーション回路を
Si-CMOS で構成することにより，将来の共鳴トンネル／ CMOS 集積回路の動作およびその優位性を検討することを目的としている．ピーク電流の制御可能な負性抵抗素子をCMOS で構成するとともに，その簡単な応用としてシフトマップ型入出力変換回路を設計し，その動作を実証した．
設計期間： 1 人月以上，2 人月未満
数： 10 未満設計ツール： Cadence 社 Virtuoso

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ

チップ種別：ニューテクノロジ

CMOS イメージセンサ用受光回路 TEG
東京大学工学系研究科
東京大学 VDEC

根塚 智裕，池田 誠

浅田 邦博

概要： ROHM0.6um CMOS プロセスを用いて CMOS イメージセンサを試作する際の，受102

光素子の基本特性を計測するための TEG の試作を行った．チップには，各種のフォトダ
イオードおよびフォトゲートの TEG を集積した．また，CMOS イメージセンサにおいて，画素レベル A/D 変換機能［1］を実現するための画素回路の TEG を集積した．画素回路
TEG は，フォトダイオード，コンパレータおよびラッチから構成される．複数種のフォ
トダイオード，コンパレータおよびラッチを用いた画素回路の特性の評価を行う．
設計期間： 0.5 人月以上，1 人月未満
HSPICE, Cadence 社 Dracula DRC
ーム CMOS 0.6µm 3.8mm 角

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

チップ種別：アナデジ混載

試作ラン：ロ

参考文献：［1］根塚 智裕，池田 誠，浅田 邦博， 動き検出および 3 次元計測機能を有する多階調イメージセンサ ，日本機械学会ロボティクスメカトロニクス講演会，1A1-50-069，（2000）．

ラッチ型センスアンプを用いた高速 PLA
東京大学工学系研究科

山岡 寛明，池田 誠，浅田 邦博

概要：半導体微細化技術の進展による集積度増加に伴い，従来のランダムロジックを用いた設計手法は複雑性を増し，設計生産性の低下が問題となっている．我々は，設計容易性
及び高速性を有する回路方式としてラッチ型センスアンプを用いた PLA を提案した［1］．
従来の PLA では回路規模が大きくなると伴に遅延時間の増加が顕著となるが，提案回路においてはセンスアンプを用いることにより，回路規模が大きな場合においても高速動作を実現している．今回，提案 PLA を用いて加算器及び比較器の試作を行った．測定は EB
テスタを用いて行い，シミュレーション結果との良い一致を確認することができた．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC
10,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ数： 1,000 以上，
チップ種別：演算回路（乗算器，除算器など）

参考文献：［1］H.

Yamaoka, M. Ikeda, and K. Asada, “A High-Speed PLA using Array Logic Circuits with Latch Sense Amplifiers and a Charge Sharing
Scheme,” Proc. Asia and South Pacific Design Automation Conference 2001, pp. 3-4, Jan. 2001.

故障の検出および回復が可能な高信頼ＦＰＧＡの試作
東北大学工学部

阿部 茂樹

東北大学大学院情報科学研究科
仙台電波工業高等専門学校

青木 孝文，樋口 龍雄
鹿股 昭雄

概要：プログラムによって構成を柔軟に変更可能な FPGA（Field-Programmable Gate Array）の可能性に着目し，故障の検出と回復を可能にする新しい高信頼 FPGA の試作を行った．
本チップでは，ハードウェアリソースの徹底的な２重化によって，すべての論理ブロック
および配線経路上における動作中の故障を検出できるとともに故障箇所を特定することが可能となる．さらに，故障検出から得られる情報を用いて，故障箇所を回避するように規則的な回路の再構成を行うことで，同一のハードウェア上で正常な機能を回復することができる．本チップは３×３の論理ブロックを集積化し，４ビット加算回路で評価した場合，初期回路と再構成後でそれぞれ 7 ５ ns と 80ns で動作することがＬＳＩテスタを用いて測定されている．
設計期間： 3 人月以上，4 人月未満
Dracula DRC, Cadence 社 Diva
クノロジ

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 100,000 以上

試作ラン：ローム CMOS0.6µm 3.8mm 角

チップ種別：ニューテ

参考文献：［1］阿部，青木，樋口，鹿股， 故障の検出および回復が可能な FPGA アーキテクチャ ，信学技法，

FTS2000-1, pp.1-8.

8 × 8 ビット乗算器と非対称誤り D フリップフロップの設計
仙台電波高専情報通信工学科
仙台電波高専情報工学科

中林 撰，本郷 裕行
鹿股 昭雄，池田 茂

概要：本チップには大きく分けて 2 種類の回路を実装した．1 つは 8 × 8 ビットの乗算器
でる．昨年度試作した Booth アルゴリズムを用いた 4 × 4 ビット乗算器の設計ミスを修正すると共に，8 × 8 ビットに拡張し，入力を直列に行えるように改良した．もう 1 つは非対称誤り D フリップフロップである．チップ内にコンデンサ，抵抗，ダイオードからな
る充放電回路を組み込み，電源ノイズによって，例え誤ったとしても出力が論理

0

に

103

非対称に偏るような D フリップフロップを試作した．また，この D フリップフロップを用いて設計したフェールセーフウォッチドックタイマの試作も行った．ノイズシミュレータを用いた実験の結果，これらの回路は期待通りに動作していることが確認できた．
設計期間： 1 人月以上，2 人月未満
社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角（乗算器，除算器など）

1KbitDRAM の試作
東京工業大学フロンティア創造共同研究センター
東京工業大学大学院総合理工学研究科

山本 修一郎，石原 宏

中野 雅史，栗原 淳司，前島 英雄

概要：我々はゲート絶縁膜に強誘電体を使用したトランジスタを用いた 1Kbit の強誘電体メモリ（FeRAM）の開発を目指しており，その実現に必要な設計システムの導入と，設計技術の習得を目的として，1Kbit の DRAM を設計，試作した．メモリセル，センスア
ンプ，書き込み回路，デコーダ回路など，ほぼ全ての回路をカスタム設計した．キャパシ
タサイズ（容量値）が大きかったため，書き込み動作が不十分である場合があったが，書き込み，読み出し動作が実際に行われていることを確認した．
設計期間： 9 人月以上，10 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC
10,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ数： 1,000 以上，

チップ種別：メモリ

チップ種別：演算回路

素子特性測定用 TEG の試作
東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

概要：本試作では，チャネル幅が等しく，チャネル長の異なる n チャネル及び p チャネ
ル MOS トランジスタ 8 種類からなる MOS トランジスタアレイを構成し，このアレイ 10個をチップ上に点在させ，MOS トランジスタの整合性と配置との関係を明らかにすることを目的としている．MOS トランジスタ以外にも，値の異なるキャパシタや，ゲートを利用した抵抗，n 型拡散層や p 型拡散層を利用した抵抗，n ウェルを利用した抵抗も構成し，特に整合性の違いに着目した測定ができるレイアウトとなっている．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ数： 10 以上，100 未満

チップ種別： TEG（特性評価回路など）

小型ロボットのための SMA アクチュエータ駆動制御回路の試作
東京大学大学院工学系研究科

長澤 純人，下山 勲

概要：我々は昆虫を規範とした小型ロボットの研究を行っている．数センチサイズのロボットを製作するときの問題の一つにアクチュエータの選択とエネルギーのマネジメントがある．SMA（形状記憶合金）ワイヤは細いほど応答性に優れ，且つ小型ロボットを駆動するのに十分なトルクを発生できる［1］．しかし，通電による加熱では数十〜数百ミリア
ンペアの駆動電流を必要とするため，同時に複数の SMA ワイヤを駆動する場合には
104

PWM によって温度制御とタイムシェアリングを行う．本チップは SMA ワイヤを駆動するスイッチング素子の制御信号を生成する．PWM 駆動によって同時に最大 16 個の SMA
ワイヤを制御できる仕様となっており，設定を変えることで，供給電源の系統数や通電加熱の条件変化に柔軟に対応できるように設計されている．小型軽量ロボットのアクチュエ
ータ制御チップを目的としているため，最終的にはフリップチップ・ボンディングによるロボット本体へのベアチップの搭載が前提となっており，ピン配置などのレイアウトは，ロボットのシャーシの設計を意識して設計されている．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence

社 Virtuoso, Cadence 社 Dracula DRC

トランジスタ数： 100 以上，1,000 未満

種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ

参考文献：［1］James M. Conrad et al, “STIQUITO advanced experiments with a simple

and inexpensive robot”, IEEE Computer Society, 1998.

複眼薄型撮像システムにむけた CMOS イメージセンサの TEG 試作
大阪大学大学院工学研究科

北野 洋司，谷田 純

概要：焦点距離の短いマイクロレンズを多数用いた複眼光学系を利用することにより，極めて薄型の撮像装置を実現できる．我々は，複眼光学系を用いた薄型撮像システムの試作を検討している．今回の試作は，このシステムに用いる CMOS イメージセンサ作製の準備として，光センサ回路の基本動作確認や受光素子の特性評価，また LSI チップの設計フロー，および設計ツールの使用方法の修得を目的とした．光センサ回路として Active
Pixel Sensor（APS），受光素子として n 型拡散領域および n ウェル領域と p 型基板により形成した pn 接合を用いたフォトダイオード（PD）の TEG を試作した．APS は画素サイ
ズ 25µm × 25µm で，異なるデバイスパラメータ，開口率を持つ 8 種類の回路を，また，異なる構造，受光面積を持つ 9 種類の PD をそれぞれ試作した．
設計期間： 3 人月以上，4 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 10 以上，100 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別： TEG（特性評価回路など）

ゼロ交差検出回路の設計
九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院生命体工学研究科

八木 哲也

概要：本チップは，視覚センサから 1 画素ずつ入力されるアナログ画像信号に対してゼロ交差を検出することにより，入力に対して実時間で輪郭画像を出力する．ゼロ交差検出回
路は，サンプルホールド回路部，アナログ差分演算回路部，アナログコンパレータ，及び論理ゲート部から構成される．本回路は連続 2 画素間の入力値について，外部から与えられる基準レベルを交差し，かつその傾きが外部から与えられる傾きレベルよりも大きいと
き，その点をゼロ交差点として出力する．また，六方格子状の画素配置を有する 2 次元型
視覚センサからの入力を想定し，これに対して 2 次元的にゼロ交差を検出できるように，
ゼロ交差検出回路のアレイを構成した．
設計期間： 0.5 人月以上，1 人月未満
数： 100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ

チップ種別：演算回路（乗算器，除算器など）

係数と次数が再構成可能な FIR フィルタ専用 FPGA東北大学大学院情報科学研究科
概要：チップ概要

青木 孝則，青木 孝文，樋口 龍雄

数十〜 100MHz 程度の高いサンプリング周期が実現可能で，かつ，係数や演算語長が任意にプログラムできるフィールドプログラマブルディジタルフィル
タ（FPDF）チップの設計を行った．本チップでは，本研究グループが提案している新しい冗長数系（Signed − Weight 数系）に基づく低オーバヘッドの再構成型積和演算回路を使用することにより，FPGA のような再構成可能なデバイスでありながら，ASIC なみのフィルタリング性能を実現することが可能である．
設計期間： 1 人月以上，2 人月未満

105

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 100,000 以上

試作ラン：ローム CMOS 0.6µm 4.5mm 角

ジタル信号処理プロセッサ

トランジスタ

チップ種別：アナログ/デ

参考文献： T. Aoki, Y. Sawada, and T. Higuchi, “Signed-Weight Arithmetic and Its Application to a Field-

Programmable Digital Filter Architecture”, IEICE Trans. on Electronics, pp. 1687-1698, September 1998

リコンフィギュラブルロジックを用いた暗号方式の VLSI 化設計
大阪大学大学院工学研究科
京都大学大学院情報学研究科

密山 幸男，Zaldy Andales，三木 裕介，古家 眞，白川 功
尾上 孝雄

概要：本チップは，マルチコンテクスト型リコンフィギュラブルロジックを用いた暗号方式を設計，試作したものである．リコンフィギュラブルロジックを用いて暗号処理を高速に行う研究は数多く報告されいる．しかし，これらの暗号処理 LSI は，ソフトウェアで実現することを前提とした既存の暗号方式を実装したにすぎない．そこで，2 種類の暗号処
理向きマルチコンテクスト型リコンフィギュラブルロジックを基本要素としてもつ，組込み用途向けブロック暗号方式［1］を提案し，その試作を行った．本暗号方式は 128 ビットの共通鍵を用いて 64 ビットのブロック単位で暗号/復号化処理を行い，最大 317.5Mbps の
スループットを実現する．本試作設計にあたり，2 種類のリコンフィギュラブルロジック
は Cadence 社 Virtuoso を使用してカスタムレイアウトをおこない，制御部も含めたその他の処理部は Verilog-HDL で記述した．
設計期間： 4 人月以上，5 人月未満

設計ツール： Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社

Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
0.6µm 4.5mm 角

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS

参考文献：［1］Y. Mitsuyama, Z. Andales, T. Onoye, and I.

Shirakawa ：“A Dynamically Reconfigurable Hardware-Based Cipher Chip”, Proc. ASP-DAC2001, pp.11-12, Jan. 2001.

PAP 法に基づく画像ベクトル化回路
東京大学 工学部

足立 真賢，柴田 直

概要：画像認識を行う為のチップを試作した．画像処理を行う場合，画像データは膨大な量となるため専用のチップを用いてデータ処理を行う必要がある．特に，このチップで用いられている画像認識の為のアルゴリズムはハードウェアを前提として作られている為，
実際にハードウェアを試作しその有用性を確認した．このチップで行われる画像処理は，2 次元のデータ列として画像を入力するとその画像の特徴を表す 1 次元のデータ列として出力されるというものである．画像の入力は 16x16 ピクセルの 2 値画像を列並列，即ち16 ピクセルのデータを並列に入力する．入力された画像はその特徴を 1 次元のデータ列であるベクトルとして出力され，64 次元のベクトルとして表現する．画像の特徴を少な
い次元のベクトルとして表現する方法は我々の研究室で開発された Principal Axis
Projection（PAP）という手法が用いている．チップの内部は大きくわけてエッジ検出部分，ベクトル作成部分，出力制御部分の 3つに分かれている．PAP では画像のエッジ成分を必要とするため，入力された画像は 5 × 5 ピクセルのカーネルを用いてエッジ検出が行われる．得られた画像のエッジ成分をベクトル作成部分によって特徴ベクトルに変換する．出力制御部分は外部信号によって特徴ベクトルを出力するものである．
設計期間： 1 人月以上，2 人月未満
タ数： 100,000 以上

設計ツール： Cadence 社 Verilog-XL, Avanti 社 Apollo, Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジス

チップ種別：アナログ/デジタル信号処理プロセッサ

CMOS 共鳴エージェント連想回路
東京大学 工学部

山崎 俊彦，柴田 直

概要：ベクトル同士の距離評価はベクトル量子化，連想メモリなどを始め，様々なシステムに欠かすことのできない重要な演算である．集積回路ではユークリッド距離回路やマンハッタン
距離回路などが用いられているがそれらは 1 度作ってしまうと演算特性は固定される．より柔軟な演算を実現するためには演算特性をユーザが自由に変更できる必要がある．そこで本チップではベクトル間同士の類似度（または距離）を演算し，その演算特性を実時間で変更する
106ことができるアナログ類似度演算回路を開発した．演算特性の基本となるのは CMOS インバ
ータの貫通電流である．CMOS インバータの貫通電流を用いた回路は以前にも論文が報告されているが，我々はそれにゲート接地トランジスタ，neuMOS トランジスタを組み合わせることにより，テンプレート値の変更機能に加え，重み付け，類似度評価の厳密性をベクトルの要
素ごとに自由に変更できる機能を実現した．また，開発した類似度演算回路の出力端子に nMOS トランジスタ 1 つを追加するだけで容易に Winner-Take-All 回路を構成する回路方式も新たに考案した．測定によりすべての機能が正確に実現されることが確認された．
設計期間： 1 人月以上，2 人月未満 設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社
Dracula DRC, Cadence 社 Diva トランジスタ数： 1,000 以上，10,000 未満 試作ラン：ローム CMOS 0.6µm 4.5mm 角 チップ種別：［1］T. Yamasaki and T. Shibata, “AN ANALOG SIMILARITY EVALUATION CIRアナログ/デジタル信号処理プロセッサ 参考文献：
CUIT FEATURING VARIABLE FUNCTIONAL FORMS”, to be published in Proc. IEEE International Symposium on Circuits and Systems,
Sydney，Australia，2001

アナログ連想回路
東京大学 新領域創成科学研究科

小川 誠，柴田 直

概要：知的情報処理などでよく用いられるパターンマッチングは従来の汎用プロセッサなどで行うと非常にコストの高い演算となる．そこで演算部にアナログを用いて超並列に処理することで連想想起を高速に行うプロセッサの研究を行っている．今回，32 次元のテンプレートベクトル 16 個の中から入力と最小距離にあるものを検索するプロセッサを試作した．距離演算は全ベクトル距離演算部は 1 次元あたり 6 個のトランジスタと 2 個のキャパシタで構成される簡単なものを考案しこれを用いた．また，内部の演算はアナログで行うが入力はデジタルとなっているため DA コンバータが必要となるが，超並列の処理が可能な省電力でシンプルな DA コンバータを考案し，64 個並列に動作させている．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
ン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラAssociate Processor
東京大学工学部

徐 懐宇，柴田 直

概要： The Associate Processor is a very powerful VQ (Vector Quantization) processor featuringflexible architecture. As compared to our earlier chip which was developed for real-time motion
picture compression, the vector length (number of elements/Vector) and the weight parameter toeach element are made variable .In addition, according to the score , top N can be calculated.
設計期間： 1 人月以上，2 人月未満
Apollo4.5mm 角設計ツール： Cadence 社 Verilog-XL, Avanti 社

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm

チップ種別：マイクロプロセッサ

Saliency Catcher 回路
東京大学工学部

木村 弘枝，柴田 直

概要：動画像の中から動いている物体がどこにあるかを検出するチップである．主な機能は 2 つあり，① 64 × 64 のイメージセンサアレイから画像を読み込む，②画像の時間
的な絶対値差分演算をおこなう，である．イメージセンサはフォトダイオードとリセッ
トスイッチから公正され，出力電圧の減少時間は光の強度に比例する．読み込む際に，縦方向・横方向それぞれに画像のプロジェクションをおこなう．ある一定の時間間隔を置いた 2 つの画像を読み込み，キャパシタに電圧を保持しておく．キャパシタに保持さ107れた 2 つの電圧はバッファの PMOS ソースフォロワを介して絶対値差分演算回路へ送られる．絶対値差分回路はν MOS を用いて構成され，イメージセンサ 1 列・ 1 行に 1 つ配
置している．絶対値差分を取ると動いている部分の出力電圧だけ高い値をとるため，動いている物体があるかどうか，あるとすればどこにあるかを検出することができる．縦方向・横方向の結果を照合することにより，
2 次元での位置を特定することができる．画像を取得する段階で画像のプロジェクションを行うため，画素中に演算回路を含まず高い開口率が実現されている．また，イメージセンサの蓄積時間が短くなることも，このチップの特徴である．
設計期間： 1 人月以上，2 人月未満
Dracula DRC, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

イメージセンサ/スマートセンサ

キャパシタカップリングによる拡散符号通信インターフェース
大阪大学工学研究科

TAN BOON KEAT，谷口 研二

概要：拡散符号を用いた電力線を経由した通信方式が研究されている．今回の設計ではキャパシタカップリングの手法を用いて，ボード配線や電線上での多重通信を検証する目的
で，拡散符号生成回路を設計した．試作した拡散符号生成回路は MK 列の拡散符号を生成する LFSR（Linear Feedback Shift Register）と複数のレジスタから構成される．このレジスタの値を変えることにより拡散符号長や符号など自由に選ぶことができる．チップには拡散符号生成器のほか制御や検証のためのカウンタなど多数組み込まれている.
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva
スタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジ
チップ種別：ニューテクノロジ

チップ種別：

DS-CDMA 有線バスの設計（1）大阪大学工学研究科

吉村 隆治，TAN BOON KEAT，松岡 俊匡，谷口 研二

概要：本設計では，DS-CDMA 有線バスの実現に向けたテスト用回路の組み込みを行なった．DS-CDMA 有線バスは，CDMA 方式を用い複数の通信を同時に有線バスラインを介して行なうことができる新しい技術である．試作したチップに設けた 8 対の送受信回路を通して拡散符号による多重通信を検証することが目的である．送受信回路のほか，テスト用回路や検証用の回路も組み込んだ．チップの実測評価により，8 対の送受信回路が同時動作可能であることを確認した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva
スタ数： 10,000 以上，100,000 未満

トランジ

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：ニューテクノロジ

参考文献：

R.Yoshimura et al. “DS-CDMA Wired Bus with Simple Interconnection Topology for Parallel Processing System LSIs”, IEEE International
Solid-State Circuit Conference, pp.370-371

Dynamically Programmable Parallel Processor
大阪大学工学研究科

TAN BOON KEAT，吉村 隆治，松岡 俊匡，谷口 研二

概要：プログラム可能なデバイスへの配線の自由度を高める目的で DS-CDMA 有線バスを使用した DPPP（Dynamically Programmable Parallel Processor）を設計した．本チップは約 60 個の簡単な機能を有するプロセッサから構成され，各プロセッサがが多重通信可能な DS-CDMA 有線バスに接続されている．このため，DS-CDMA 有線バスはすべてのプロ
セッサが同時に動作する並列コンピューティング・アーキテクチャに適用できるインター
108

フェースである．本チップには最大 20 個乗算，24 個の加算，4 個のシフト演算及び 4 個の比較演算が組み込まれており，それらが同時に動作できる．本提案回路の特徴として，
高集積度，高使用率のほか，プログラムの容易性などあげられる．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE,
Cadence 社 Dracula DRC, Cadence 社 Diva
チップ種別：マイクロプロセッサ

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

参考文献： B.K.Tan et al. “Dynamically Programmable Parallel Processor (DPPP)： A Novel

Reconfigurable Architecture with Simple Program Interface”, 26th European Solid-State Circuits Conference, Stockholm Sweden, pp.316-319（2000）．

高周波 LC 発振回路の設計
大阪大学大学院工学研究科

Yew Lim Guan，桜 俊幸，松岡 俊匡，谷口 研二

概要：近年のワイヤレス端末は急速に発展し，無線通信技術の重要性が増している．外付
け部品削除，小型化，低消費電力化のため，CMOS 技術を用いた 1 チップ集積化無線送受信機が期待されている．今回試作したのは，900MHz 付近で発振する CMOS LC 発振器と低雑音増幅回路である．発振回路は差動型負性コンダクタンス発振器である．本発振回
路は 2.5V の電源電圧を用い，0V から 5V までの正弦波の差動信号を発生する．電磁界解
析ソフトを使ってスパイラルインダクタを設計することにより，所望のインダクタンス，
寄生容量，寄生抵抗を求めた．設計した低雑音増幅回路では，雑音指数の劣化を抑えつつインピーダンス整合をとるため，入力段の NMOS のソースにインダクタを付けている．
設計期間： 2 人月以上，3 人月未満
HSPICEなど）

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：通信（RF 回路，ATMΔΣ型 AD コンバータの設計に関する研究
大阪大学大学院工学研究科電子情報エネルギー工学専攻

岩村 宏，畠中 信伍，
小川 徹，谷口 研二

概要：ΔΣ型 AD, DA コンバータはオーディオ用コンバータとして広く実用化されている．今回は低速高精度 AD, DA コンバータの基本構成回路である変調器部分をとりあげて，設計を行なった．全差動型 OTA，キャパシタ，ポジティブエッジトリガ D フリップフロ
ップ，ノンオーバーラップクロック回路を用いて 1 次のΔΣ変調器を構成した．またアナ
ログ信号のサンプリング部分には Switched-Capacitor を用いた．今回は温度が変化しても電流源を流れる電流値の変化を少なくすることができる電流源を設計した．環境温度を10 度から 100 度まで変化させてシミュレーションを行ない，電流変化が少なく，回路を安定して動作させることができることを確認した．回路は全差動で構成した．電源電圧は5V，最大オーバーサンプリング周波数は 5MHz で動作する．
設計期間： 0.1 人月以上，0.5 人月未満
社 Dracula DRC

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

チャージポンプ回路の試作
大阪大学工学部

清水 由幸

大阪大学大学院工学研究科

吉村 隆治，谷口 研二

概要：一本の伝送路に複数の信号を多重化して伝送するための基本回路を設計した．多重化する各々の信号は微小かつ精密であることが求められる．そこでその微小信号の制御に，伝送路を容量に見立て，そこへの電荷の充放電によって伝送路の電圧値を微小な値で変化させる方法を考えた．今回試作したチャージポンプ回路では，伝送路の代わりにキャパシタを置き，そこへ充放電する電荷を決めるキャパシタと，それと伝送路容量

109

キャパシタの間，参照電圧との間を繋ぐスイッチ回路で構成されている．また伝送路電圧を，電荷を移動させることなくキャパシタへ伝えるために，レベルシフト回路を置いている．この回路を複数接続して一つの伝送路容量に信号を多重する際に，各信号の値は同じ容量のキャパシタにより固定されるので，全ての信号が同じ精度で制御される．他にスイッチの制御回路，参照電圧の極性を入れ替える回路，伝送路容量の電位を取り出すためのオペアンプ回路を搭載している．
設計期間： 0.5 人月以上，1 人月未満
ジスタ数： 100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トラン

チップ種別：アナログ（PLL, A-D/DC-DC コンバー

タなど）

神経回路用アナログ長期記憶回路の試作
東北大学電気通信研究所

金城 光永，佐藤 茂雄，中島 康治

概要：人間の脳を工学的モデル化したニューラルネットワークは，非ノイマン型計算機として情報認識システム分野への応用が期待できる．特に学習による環境への適応能力は重要なファクターである．その学習機能を実現するには脳の神経細胞にあるシナプスに見られるようなアナログ値の長期保持用素子が必要不可欠である．長期記憶素子としてフローティングゲート形成技術及びトンネルデバイス形成技術を用いた不揮発性メモリが適しているが，それ専用の製作プロセスが必要であるため実現は容易ではない．また，SRAM
や DRAM のようなディジタルメモリを利用する方法も考えられるが，A/D 及び D/A コン
バーターが必要となるため高集積化及び高速化が望めない．そこで本研究では，キャパシ
タに電荷リークを補うためのフィードバック回路を付加したアナログ長期記憶回路の実現を目指す．今回試作したチップは，スタンダード CMOS プロセスで製作可能な長期記憶用アナログメモリの実現に向けたもので，キャパシタに対しフィードバック回路として OTA，完全差動型 OTA 及びリーク電流を自律的に補う回路を利用した試作回路 3 種である．
設計期間： 3 人月以上，4 人月未満
未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別： TEG（特性評価回路など）

Y.Amemiya, pp.303-311，IEEE Trans. Electron.，1992.

トランジスタ数： 100 以上，1,000
参考文献：［1］T.Morie, O.Fujita, and低温動作マイクロプロセッサ要素回路の試作
横浜国立大学工学部電子情報工学科

本告 圭，宮川 英明，吉川 信行

概要：我々は CMOS の低温動作によるパフォーマンスの向上を利用したマイクロプロセ
ッサの設計を行っている．本チップでは，低温動作 8 ビットマイクロプロセッサの要素回路を試作し，各回路の動作確認を行った．低温における各要素回路のパフォーマンスの向上を調べるために，デバイスモデル抽出用 MOS トランジスタ，リングオシレータ，レジスタ，プログラムカウンタ，マルチプレクサ，ALU，デコーダ，ならびに 256 ビット
SRAM 等を作成した．リングオシレータの測定により，77K において約 30% の速度向上が見られた．また，室温において，全ての要素回路の正常動作を確認した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社
Diva

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：マイクロプロセッサ

フォトダイオードチップ 1
オーミック株式会社

山本 猛，渡辺 國寛

奈良先端科学技術大学院大学情報科学研究科

堀山 貴史，木村 晋二，渡邉 勝正

概要：奈良先端科学技術大学院大学・情報科学研究科では受託研究員を受け入れ汎用半導体プロセスにおけるセンシング技術の研究をおこなった．本チップは汎用 MOS プロセスにおける光電変換性能の確認の為に製作された．各種接合型ダイオードの光電変換効率や応答速度などの基礎データ取得の一環として製作された．受光部は 10µ 角から 300µ 角ま110でのもので，ndiff ・ pdiff ・ nwell ・ psub の各接合を利用した，フォトダイオードを形成してある．複数の接合部を持つ構造のものには逆バイアスを印加する為の端子を設けた．
また，一部フォトダイオードには I-V 変換部を設けてある．バイアス及び出力端子は全てアナログ IO とした．受託研究員が素子構造設計からレイアウト設計まで行い助手がツールの指導を行った．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Analog Artist, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC ト

ランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：イメージセンサ/スマートセン

サ

過渡電源電流試験法検証用テスト回路の試作
東北大学大学院工学研究科

石田 雅裕，小谷 光司，大見 忠弘

概要： CMOS 集積回路の高速化に伴って，遅延故障（タイミング故障）を生じる断線故障が問題となっている．われわれは，集積回路の過渡電源電流をもちいて断線故障を効率的に検出できる試験法（IDDT 試験法）を提案した．これまでの実験により，IDDT 試験
法で組み合わせ回路内の断線故障を検出できることを明らかにしている．
今回の設計では，
IDDT 試験法検証用のテスト回路（順序回路）を設計した．試作したテスト回路は，
Viterbi 復号器で，回路内部に抵抗性の断線故障をモデル化したトランスミッションゲー
ト（TG）［1］をもつ．TG の制御入力は外部ピンに接続した．これにより，断線故障モデ
ルである TG の抵抗値を外部から自由に設定できる．テスタをもちいた実験により，
IDDT 試験法により順序回路内の断線故障も効率的に検出できることを明らかにした．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.6µm 4.5mm 角

参考文献：［1］N. Weste and K. Eshraghian, Principles of CMOS VLSI Design，

2nd Edition, Addison-Wesley Publishing Co.，pp. 86-90，1993.

フレキシブルプロセッサ／演算増幅器 相乗りチップ
東北大学大学院工学研究科

堺谷 智，高橋 和史，小谷 光司

東北大学未来科学技術共同研究センター

大見 忠弘

半導体集積回路の高集積化が進みシステム LSI の時代が概要：［フレキシブルプロセッサ］
進むにつれ，現在の LSI 製造技術は少品種大量生産向きであるにもかかわらず多品種少量のシステム LSI をも製造していかなければならない根本命題に直面している．更に，シス
テム開発にはきわめて多くの人的労力と開発期間を要し，システム開発期間の短縮がシス
テム LSI 開発の最大の鍵となっている．そこで今回は，上記システム LSI 開発における困難を解決するために，同一のハードウェアで種々の回路構成を実現し機能を動的に切替えることが可能な「フレキシブルプロセッサ」の試作を行った．［演算増幅器］
システムの高機能化に伴い，より高速で高精度な AD 変換が求められている．デジタル回路の微細化・低電圧化が進行する中で，それに適合した低電圧・極微小信号で動作するパイプライン AD 変換器の開発を行っている．今回はその要となる演算増幅器の試作を行った．
設計期間： 1 人月以上，2 人月未満
Diva, Cadence 社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 10,000 以上，100,000 未満

別： TEG（特性評価回路など）

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種

参考文献：［1］Satoshi Sakaidani, Naoto Miyamoto, and Tadahiro Ohmi， Dynamically reconfigurable

Processor with Multi-Mode Operation Based on Newly Developed Full-Adder / D-Flip-Flop Merged Module (FDMM) ， Int. Conf. on SSDM,
Sendai，pp. 358-359，August 2000.

ATLAS 実験用タイミング調整 IC のアナログ部テスト用 ASIC
東京大学理学系研究科

仁木 太一

高エネルギー加速器研究機構

佐々木 修

概要： 2006 年から欧州原子核研究機構において，ヒッグス粒子，超対称性粒子の探索を目的とした ATLAS 実験が開始される予定である．本チップは ATLAS 検出器において，
信号処理，特にタイミング調整のために使われるチップのうちのアナログ部分のテストを行なうための IC である．このチップには LVDS レシーバー，DLL（Delay Lock Loop）
回路を使った可変遅延回路，また差動のパルス発生回路を搭載した．この試作の結果，

111

LVDS レシーバー，差動パルス発生回路では実験に使うために十分な性能が得られた．
DLL 回路の検証により一部設計の不具合が発見された．このことにより回路動作に若干の問題が観測された．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence

社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC
0.6µm 4.5mm 角

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：アナログ/デジタル信号処理プロセッサ

ATLAS 実験用 IC の放射線耐性試験用 ASIC
東京大学理学系研究科

香取 勇一

高エネルギー加速器研究機構

佐々木 修

概要： 2006 年から欧州原子核研究機構において，ヒッグス粒子，超対称性粒子の探索を目的とした ATLAS 実験が開始される予定である．本チップは ATLAS 検出器において，信号処理のために使われる IC が，放射線環境下で安定した動作をすることを確認するた
めの IC である．このチップには単体の CMOS を 20 個と，リングオシレータを 4 個搭載
した．この IC に対し 100krad のγ線の照射を行ない，CMOS のパラメータの変化，またリングオシレータの発振周波数の変化を測定した．その結果，CMOS では若干リーク電流が増えたのみで，またリングオシレータに関しては有意な変化が見られなかった．よってローム 0.6um フルカスタム技術で製作される CMOS 回路（あるいはすべての）VLSI は
積算 100Krad までのγ線照射での動作が保証された．これは ATLAS 実験 10 年分の照射量に相当する．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence

社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC
0.6µm 4.5mm 角

トランジスタ数： 1,000 以上，10,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS

立方根計算回路
名古屋大学大学院工学研究科

南 利明，高木 一義，高木 直史

概要：三次方程式の求解などで用いられる立方根計算の専用回路を試作した．この回路は我々が提案した減算シフト型立方根計算ハードウェアアルゴリズムに基づいている．この回路は，1 サイクルにつき解を 1 桁ずつ上位から決定する．解の 1 桁の値を冗長な桁集合から選ぶことにより，剰余と中間解の上位数桁の値から決定できるようにしている．また，内部加算では桁上げ保存加算を用いて計算の高速化を実現している．回路の入力 X は小数点以下 26 ビットの 2 進数（1/8 ≦ X ＜ 1）であり，出力 Y は小数点以下 24 ビットの 2
進数（1/2 ＜ Y ＜ 1）である．内部演算における基数は 2 であるため，計算には 24 クロッ
クを要する．出力解の丸め処理は行っていない．FPGA を搭載した汎用実験基板を用いてこの回路の動作を確認した．
設計期間： 4 人月以上，5 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社
トランジスタ数： 10,000 以上，100,000 未満

Dracula LVS, Cadence 社 Dracula DRC

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.6µm 4.5mm 角

参考文献：南利明，高木直史，高木一義， 減算シフト型立方根計算回路 ，第 4回システム LSI 琵琶湖ワークショップ（2000）

ユークリッドノルム計算回路及び有限体 GF（2^16）上の除算回路
名古屋大学大学院工学研究科

武内 大輔，渡辺 恭章，高木 一義，高木 直史

概要： 1.ユークリッドノルム計算は，三次元ベクトル（X, Y, Z）に対し√ X^2+Y^2+Z^2を計算する演算であり，グラフィックス等でベクトルの正規化に必要な重要な演算である．
今回は，我々が提案した基数 2 のノルム計算アルゴリズムに基づき，IEEE754 標準の単精度の仮数部を想定し小数点以下 24 ビットまでノルムを計算する回路を試作した．回路は
1 サイクル毎にノルムを 1 ビットずつ計算する順序回路として設計した．計算は 28 サイ
112

クルで終了する．2.有限体（2^m）上の除算は，誤り訂正符号の復号や，暗号の暗号化や復号に用いられる重要な演算である．今回は，我々が提案しているアルゴリズムに基づき，GF（2^16）上の除算を行う回路を試作した．この回路は，有限体 GF（2^16）上の元 A, B，
Q と原始多項式 G について，GF（2^16）上の除算 Q=A/B mod G の計算を行う．入力 A,
B は各 16 ビット，G（x）は 15 ビット，出力 Q は 16 ビットである．FPGA を搭載した汎用実験基板を用いて回路の動作を確認した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.6µm 4.5mm 角

参考文献：渡辺 恭章，高木 直史， バイナリ法に基づく GF（2^m）上の除算のVLSI アルゴリズム ，2000 年電子情報通信学会基礎・境界ソサイエティ大会（2000）

3 次元計測向けスマートポジションセンサ
東京大学工学系研究科
東京大学 VDEC

星野 将史，根塚 智裕，池田 誠

浅田 邦博

概要： 3 次元計測の方式の 1 つであるスポット光投影法においては，センサ面上におけるスポット光の座標を求めることにより，3 角測量の原理に基づき，対象物の 3 次元形状を計測する．本試作では，センサ面上におけるスポット光の座標を高速に検出するための，スマートポジションセンサの設計を行った．チップは，可変のサイズの矩形領域内の画素値の論理和を取得することが可能な 256 × 256 画素の画素アレイおよび可変のサイズ領域を選択する専用のアドレスデコーダから構成される．可変ブロックアクセスの機能を用いることにより，高速なポジション検出を可能とする 4 進木スキャンを実現した．本試作
では，従来のポジションセンサ［1］の画素回路を改良して信号振幅の最適化を行うことにより，フレームレートの向上を図った．
設計期間：〜 0.1 人月未満
100,000 以上

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC トランジスタ数：

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：マイクロプロセッサ

参考文献：［1］T. Nezuka, M. Hoshino,

M. Ikeda and K. Asada “A Position Detection Sensor for 3-D Measurement”, Proc. of ESSCIRC, pp.412-415，（2000）．

高周波電圧制御移相発振回路の設計
大阪大学大学院工学研究科

松岡 俊匡，中村 光男，谷口 研二

概要：近年の MOS 素子の微細化の進展により高周波回路も CMOS 回路で実現されてつ
つある．今回，短距離無線通信用に特化し，位相雑音特性を緩和した電圧制御移相発振回路を設計した．この発振回路は，LC 発振回路よりもインダクタが無い分，小面積化ができる．作製した発振器をウェーハレベルで評価した結果，590 〜 630MHz で発振周波数が可変できることを確認した．位相雑音は，オフセット周波数 10kHz で-60 dBc/Hz であった．消費電流は 2 mA 程度であった．その他，1 チップ短距離無線通信回路のための要素
ブロックを設計した．
設計期間： 4 人月以上，5 人月未満
HSPICE
角設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

チップ種別：通信（RF 回路，ATM など）

試作ラン：ローム CMOS 0.6µm 8.9mm
参考文献：［1］中村，桜，Yew，松岡，谷口， 短距離無線通信用 CMOS 発振回路に関する研究 ，電気学会電子回路研究会 ECT-01-14（2001）

平滑化機能を持った人工網膜チップの設計
九州工業大学大学院情報工学研究科
九州工業大学大学院生命体工学研究科

亀田 成司
八木 哲也

概要：人工網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった利点を持つ．
今回の設計では，自然照明下における実時間画像処理を基本視座とし，アナログ人工網
膜チップを試作した．各画素は六角格子状に配置され，チップは 2 次元ガウシアン型のフィルタ特性を持つ．今回試作した人工網膜チップは，網膜初段の外網膜の回路構造を113

模擬したもので，光センサ回路と抵抗回路網により入力画像の平滑化機能を持つ．集積回路の素子のばらつきを補償する機構を付加し，光センサ部にはアクティブピクセルセンサを用いた．画素数は 70 × 80 で，画素サイズは 103.5µm × 89.6µm，開口率は 7.47 ％となった．
設計期間： 0.5 人月以上，1 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：イメージセンサ/スマートセンサ

亀田，飯塚： 可変受容野を備えた超並列アナログ知能視覚センサ ，pp.104-113，信学論

トランジスタ

参考文献：
［1］
八木，

D-II, J81-D-1，2，（1998）．

画像転写型人工網膜チップの設計
九州工業大学大学院情報工学研究科
九州工業大学大学院生命体工学研究科

亀田 成司
八木 哲也

概要：人工網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった利点を持つ．
今回試作した人工網膜チップは，網膜初段の外網膜の回路構造を模擬している．各画素はアナログメモリ部，抵抗回路網，ばらつき補償回路部で構成されている．外部イメージャ
からの画像情報を各画素のアナログメモリに転写し，抵抗回路網により並列演算すること
で実時間のアナログ画像処理が実現できる．抵抗回路網に与えるバイアス電圧を調節することでフィルタサイズ，方向選択性を変えることができる．画素数は 70 × 80 で，画素サ
イズは 103.5µm × 89.6µm となった．
設計期間： 0.5 人月以上，1 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：イメージセンサ/スマートセンサ

亀田，飯塚： 可変受容野を備えた超並列アナログ知能視覚センサ ，pp.104-113，信学論

トランジスタ

参考文献：
［1］
八木，

D-II, J81-D-1，2，（1998）．

ATLAS 実験用 タイミング調整 IC ver（− 1）
東京大学理学系研究科

仁木 太一

高エネルギー加速器研究機構

佐々木 修

概要： 2006 年から欧州原子核研究機構において，ヒッグス粒子，超対称性粒子の探索を目的とした ATLAS 実験が開始される予定である．本チップは ATLAS 検出器において，
信号処理，特にタイミング調整のために使われるチップのプロトタイプである．この IC
は，検出器からの LVDS 信号を受け，これを TTL に変換する．信号はさらに DLL（Delay Lock Loop）を使った可変遅延回路を通過し，クロックと同期がとられて出力される．また遅延の値などのパラメータを設定するために JTAG プロトコルも搭載している．
アナログ部分である LVDS レシーバと DLL は，HSPICE を使いながらレイアウトレベルから設計を行なった．また JTAG などのデジタル部分は Verilog-HDL を使って開発を行なった．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence

社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC トランジスタ数： 1,000 以上，10,000 未満
0.6µm 8.9mm 角

試作ラン：ローム CMOS

チップ種別：アナログ/デジタル信号処理プロセッサ

ATLAS 測定器用トリガーシステム回路の設計
東京都立大学理学研究科

狩野 博之，福永 力

高エネルギー加速器研究機構（KEK）

佐々木 修，池野 正弘

概要：このチップは高エネルギー実験 ATLAS で用いられる検出器用トリガー生成回路である．このチップは粒子トラックの検出，及びそれの位置，曲率の検出を行う回路を含んでいる．処理時間の短縮化を目指しており，独自開発の選択回路を用いて高速な処理が可能である．このチップは，圧縮された約 400ch の入力信号を用いて処理を行う．処理は，
114

入出力バッファを含めて 2 クロック以内に行うことが可能である．目標動作周波数
40MHz に対し，57MHz 程度まで動作し，また，定格動作電圧 5V に対し 3.3V 動作も可能であった．テストには，オリジナルテスト基板と，パルスジェネレータ，オシロスコープ
等を用いた．
設計期間： 0.5 人月以上，1 人月未満
タ数： 1,000 以上，10,000 未満

設計ツール： Cadence 社 Verilog-XL, Avanti 社 Apollo, Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.6µm 8.9mm 角

トランジス

チップ種別：その他

中心窩構造を有する neuromorphic vision chip
東北大学大学院工学研究科

中川 源洋

概要：人間の網膜細胞である，視細胞，水平細胞，双極細胞，更に，第一次大脳皮質視覚野の方位選択性を持つ単純細胞と複雑細胞の機能を盛り込んだ neuromorphic vision chip を試作した．本チップの機能は，人間の網膜の持つコントラスト強調と，第一次大脳皮質視覚野の細胞が持つ，方位選択である．また，本チップは，中心部は解像度が高く，周辺部にいくに従い低くなるという人間の網膜を模擬し中心窩構造を有している．網膜部分の回路には，アナログ回路技術を利用し，視細胞回路や水平細胞回路，双極細胞回路には，フォトダイオードと増幅回路，そしてパストランジスタを利用した空間平滑化回路，差動増幅器をそれぞれ用いた．また，第一次大脳皮質視覚野の単純細胞は加算回路と比較器を，
複雑細胞回路には論理和回路を利用した．中心窩部分には 122 × 135µm2 のフォトダイオ
ードを，周辺部分には 291 × 301µm2 のフォトダイオードを持つ単位セルを配した．画素数はそれぞれ，中心窩部分は 24 × 24 画
素，その周辺部は更に 4 画素ずつ配した．双極細胞回路の出力の測定結果より，入力画像のコントラストを強調した結果が得られ，本チップの基本機能であるコントラスト強調が実現できたことを確認した．
設計期間： 3 人月以上，4 人月未満
10,000 未満

設計ツール： Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.6µm 8.9mm 角

トランジスタ数： 1,000 以上，

チップ種別：イメージセンサ/スマートセンサ

32bitRISC マイクロプロセサ
東京大学国際・産学共同研究センター

川口 博，桜井 貴康

概要： 32bitRISC 型マイクロプロセッサを設計した．例外やサブルーチンには対応しておらず，レジスタ相互間転送も実装していない．最小構成のマイクロプロセッサを意識して設計した．命令数は 16．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva

トランジスタ数： 1,000 以上，試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：マイクロプロセッ

10,000 未満
サ115

平成 12 年度 第 1 回 ローム 0.6μm チップ試作（ROHM001）
高エネルギー物理実験用フロントエンドエレクトロニクス
東京農工大学工学研究科

南雲 崇

概要：チップ概要本チップの目的は，高エネルギー物理学実験におけるフロントエンドエ
レクトロニクスの開発である．高エネルギー物理学実験におけるフロントエンドエレクト
ロニクスは，多チャンネル，大規模，高速という実験の性質から省電力，省スペース，省タイムを実現するエレクトロニクスが必須であり，今回の試作ではフロントエンドエレク
トロニクスの中心となるプリアンプと，アナログ波形サンプリング回路を製作したプリア
ンプは，カスコード接続によって構成されており，アナログ波形サンプリング回路は，シフトレジスタとスィッチドキャパシタによって構成されている．これらを用いて検出器から送られる信号に必要な処理を行う．
設計期間： 2 人月以上，3 人月未満
Dracula LPE, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Cadence 社

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種

別：アナログ（PLL, A-D/DC-DC コンバータなど）

パイプライン型 A/D 変換器を拡張したカオス発生回路
東京大学大学院工学系研究科
東京大学工学部

今村 晃

ダナルドノドゥイアントノ

東京大学大学院新領域創成科学研究科
116

藤田 隆史，藤島 実，鳳 紘一郎

概要：本研究ではパイプライン型 A/D 変換器を，各段ごとにベルヌーイシフト型一次元写像を施すことによって時系列カオスを発生する回路として捉え，カオスが持続する条件と写像関数のパラメータ，さらに A/D 変換器としての変換精度との間の関係を明らかにした．その結果を踏まえて，パイプライン型 A/D 変換器の特性を可変にし，カオスの持
続時間を観測しながらオンチップで回路パラメータを最適化し，変換精度を向上させる手法を提唱している．1 ビット/段パイプライン型 A/D 変換器を巡回型構成にし，理論的には無限時間 A/D 変換することによりカオスを発生する回路を試作した．本回路は，スイッチトキャパシタを利用した増幅回路，コンパレータ，サンプル/ホールド回路などからなっており，3 種類のパラメータを用いて試作を行った．また，他には，修士 1 年生と学部 4 年生による演習として行った 4 ビット全加算器が入っている．
設計期間： 1 人月以上，2 人月未満
Diva, Cadence 社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別：

ニューテクノロジ

ラッチ型センスアンプ及び自己プリチャージ機構を用いた高速 PLA
東京大学工学系研究科

山岡 寛明，池田 誠，浅田 邦博

概要：半導体微細化技術の進展による集積度増加に伴い，従来のランダムロジックを用いた設計手法は複雑性を増し，設計生産性の低下が問題となっている．我々は，設計容易性
及び高速性を有する回路方式としてラッチ型センスアンプを用いた PLA を提案した［1］．
しかし，ビット線の信号振幅が大きく，消費電力やサイクル時間が大きいことが問題であった．そこで我々は，配線間の電荷分配則を利用した自己プリチャージ回路を用いること
により更なる高速化及び低消費電力化を実現する PLA 回路方式を提案し，今回，比較器，プライオリティー・エンコーダ及び比較用の CMOS 回路の試作を行った．測定は EB テ
スタを用いて行い，シミュレーション結果と良く一致し，従来の CMOS 回路に対し高速化が実現されていることを確認した．
設計期間： 0.5 人月以上，1 人月未満
社 Dracula DRC

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence

トランジスタ数： 1,000 以上，10,000 未満（乗算器，除算器など）

Latch Sense Amplifiers and a Charge Sharing Scheme
2001.

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別：演算回路

参考文献：［1］H. Yamaoka, M. Ikeda, and K. Asada， A High-Speed PLA using Array Logic Circuits with
, Proc. Asia and South Pacific Design Automation Conference 2001，pp. 3-4，Jan.

4 進木スキャン機能を有するスマートポジションセンサ
東京大学工学系研究科
東京大学 VDEC

根塚 智裕，池田 誠

浅田 邦博

概要： 3 次元計測の方式の 1 つであるスポット光投影法においては，対象物にスポット光を投影し，センサ面上におけるスポット光の座標を求めることにより，3 角測量の原理に基づき，対象物の 3 次元形状を計測する．本試作では，センサ面上におけるスポット光の座標を高速に検出するための，スマートポジションセンサの設計を行った．チップは，可変のサイズの矩形領域内の画素値の論理和を取得することが可能な 64 × 64 画素の画素ア
レイ，可変のサイズ領域を選択する専用のアドレスデコーダ，4 進木スキャン制御回路，
および重心演算回路から構成される．本試作では，従来のポジションセンサ［1］と比較して，画素回路の開口率の改善，画素サイズの小型化，アドレスデコーダの高速化，制御回路および演算回路の集積を行い，従来型に対して，約 1 桁の性能向上を図った．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC
角

チップ種別：マイクロプロセッサ

トランジスタ数： 100,000 以上

試作ラン：ローム CMOS 0.6µm 3.8mm

参考文献：［1］T. Nezuka, M. Hoshino, M. Ikeda and K. Asada

A Position Detection Sensor for

3-D Measurement ， Proc. of ESSCIRC, pp.412-415，（2000）．

ニューロン MOSFET を用いた多値論理回路の試作
宮崎大学工学部

稲葉 基，串間 宗夫，堤 貴彦，永里 正嗣，淡野 公一，石塚 興彦

概要：多値論理回路の基本セルとなるニューロン MOSFET を用いた 2 値インバータ，ダウンリテラル回路，カレントミラー，線形抵抗回路，多値 NAND，多値 NOR，完全作動
形多値論理回路をそれぞれ数種試作した．
設計期間： 8 人月以上，9 人月未満

設計ツール： SII 社 SX9000，Avanti 社 Star-HSPICE

トランジスタ数： 10 以上，100 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ

種別：ニューテクノロジ

117

各種フォトディテクタの特性評価用 CMOS イメージセンサ
広島大学工学部

今村 俊文，永田 真，森江 隆，岩田 穆

概要：本チップは，CMOS イメージセンサを試作する際に必要となるフォトディテクタの特性を評価するためのものである．ピクセルサイズ 80um × 80um，ピクセル数 8 × 32，
開口率 25% である．フォトディテクタとして，フォトトランジスタ（PNP）・フォトダ
イオード（n-well/p-sub）（n+/p-sub），フォトゲートの 4 種類を試作した．ピクセル内部のキャパシタで光電流を積分し，その電圧をソースフォロア回路を介して外部で読み出す構成である．試作チップを用いて，ハロゲンランプと，分光器を用いて各フォトディテクタの分光感度特性を評価した．また，分光感度特性を元に量子効率を算出した．各フォトデ
ィテクタの量子効率は，1.5（600nm），0.5（600nm），0.25（500nm），0.008（700nm）となった．
設計期間： 1 人月以上，2 人月未満

設計ツール： Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence

社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist, Synopsys 社
作ラン：ローム CMOS 0.6µm 3.8mm 角PowerMill

トランジスタ数： 1,000 以上，10,000 未満

チップ種別：イメージセンサ/スマートセンサ

試電荷逐次型積分回路
東京大学宇宙線研究所

増田 正孝，青木 利文，佐々木 真人

高エネルギー加速器研究機構素粒子原子核研究所

新井 康夫

概要：我々は，空気シャワー現象を光電子増倍管を用いて測定するための回路の一部である電荷逐次型積分回路の試作を行った．電荷積分回路では，電荷を飽和させないように積分容量に蓄積された電荷を放電することが必要である．そのためこの回路では OP アンプを用いた 3ch の積分器を一組としていて，各積分器は 200ns ごとにサンプル・ホールド・
リセットをおこない，1 つの入力チャンネルに対して電荷積分器 3ch を切り替えて出力する．設計は HSPICE でのシミュレーションをもとに Cadence 社の Layout Editor を用いてすべて手作業で行った．
設計期間： 1 人月以上，2 人月未満
HSPICE

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別：アナログ（PLL, A-

D/DC-DC コンバータなど）

6 脚ロボット用歩容生成チップ
東京大学大学院工学系研究科

岩瀬 英治，安田 隆，下山 勲

概要：直進する昆虫の歩容（脚運び）には，歩行する速度によって 3 脚歩容（tripod gait）と波歩容（wave gait）とがあり，これらは同じ神経網の構成から生成できることが知られている［1］．我々はこの神経網のモデルとして，周囲の環境によって自然と歩容が変化す
る歩容生成ネットワークを考案した．またこれを CPLD に組み込み，実際に 6 脚ロボッ
トを環境に応じた歩容が生成できることを確認した．本試作では，CPLD に組み込んだ歩118

容生成ネットワークを 1 チップ化し，歩容生成部のモジュール化を目指した．これにより，
触角センサなどの各種センサを 6 脚ロボットに搭載しようとしたときに，脚運びにはほとんど気を配ることなくセンサと行動の統合をできるものと考えられる．試作したチップのテストを行ない，CPLD で得られた信号と同じ結果を得ることができた.
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Cadence 社

Dracula DRC トランジスタ数： 1,000 以上，10,000 未満
タル信号処理プロセッサ

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別：アナログ/デジ

参考文献：［1］K. Pearson, “The control of walking”, pp. 72-86, Scientifc American, Vol.235, No.6 (1976).

昆虫の嗅覚情報処理系を模擬したリカレント・ニューラルネットワーク回路の試作
東京大学大学院工学系研究科

長澤 純人，下山 勲

概要：昆虫は比較的単純な体性感覚情報処理を用いて，複雑な実環境に適応した行動を獲得している．我々は雄カイコガの，フェロモン刺激によって発現する雌への定位行動に注目している．本チップでは，この行動を発現させる嗅覚情報処理系を模擬した回路を試作した．嗅覚情報処理系のモデルはリカレント・ニューラルネットワークによって構成される．左右 2 つのフェロモン刺激を入力として，リカレント・ニューラルネットワークが駆動され，最終的に 2 系統のモータ出力を生成する．カイコガの定位行動は，左右のモータ
出力がリズミックに交番する Flip-Flop 機能と，新しい刺激によって行動が初期化される
Reset 機能が，生物学的実験によって神経系レベルで報告されており，この機能を併せ持
つようなリカレント・ネットワークが考案されている［1］．回路としては単純な論理回路であり，設計は容易であるが昆虫サイズのロボットに搭載することを目的としているため，ASIC による小型化が望まれていた．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo,

Cadence 社 Virtuoso, Cadence 社 Dracula DRC

トランジスタ数： 100 以上，1,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.6µm 3.8mm 角

参考文献：［1］Y. Kuwana, I. Shimoyama, “A Pheromone-Guided Robot that

Behaves like a Silkworm Moth with Living Antennae as Pheromone Sensors”, The International Journal of Robotic Research, pp.924-933, 1998.

マルチチップ型薄型撮像システム用 CMOS イメージセンサ
大阪大学大学院工学研究科

北野 洋司，仁田 功一，谷田 純

概要：複眼光学系は，昆虫の視覚系にみられる複眼構造を模した光学系であり，これを用いることにより極めて薄型の撮像装置を実現できる．本研究では，複眼光学系としてマイクロレンズアレイを用いた CMOS イメージセンサを複数個組み合わせることにより，広い視野を持つ薄型撮像システムの試作をめざす．そこで，このシステムに用いる CMOS
イメージセンサを設計した．口径 600µm，焦点距離 1.5mm，レンズ数 4 × 4 のマイクロレンズアレイとの組み合わせを想定し，各レンズごとに対応する画素アレイを偏心配置させ視野の拡大を図った．画素回路としてアクティブピクセルセンサを用い，画素数 32 ×
32，画素サイズ 60µm × 60µm，開口率は 56.3% とした．また，複数のチップを組み合わせて使用するため，配線の複雑化への対策としてイメージセンサ回路を駆動する制御回路を内蔵し，チップ外部との入出力信号を必要最小限に抑えた．その結果，入力信号としてリセット信号と読み出し信号，出力信号に減らすことができた．
設計期間： 4 人月以上，5 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Cadence 社 Cell Ensemble,

Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ数：

チップ種別：イメージセンサ/スマートセンサ

シリコン網膜チップ要素回路 TEG の設計
九州工業大学情報工学部

下ノ村 和弘，亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

概要：シリコン網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった特徴を持つ．本チップはこのシリコン網膜を構成する要素回路の特性を評価するための TEG であり，光センサ回路及び抵抗ネットワークを含む．光センサ回路 TEG は，受光面サイズの異なる 8 個の光センサ回路の出力電圧をシフトレジスタにより順に読み出す．抵抗ネ

119

ットワーク TEG は，MOS 抵抗により構成された抵抗ネットワークのノードに外部から電圧入力を与え，このときの各ノードの電圧を読み出す．なお，テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ

チップ種別： TEG（特性評価回路など）

電気泳動マイクロディスプレイ用 IC
九州大学大学院システム情報科学研究院

服部 励治

概要：我々の開発している新構造電気泳動ディスプレイは高反射率高コントラストを同時に実現し，さらにそのメモリー効果を生かした超低消費電力ディスプレイを実現し得るものである．よって次世代携帯端末用ディスプレイとして非常に有望である．我々の目的はこの電気泳動ディスプレイを信号処理，ピクセル回路を持つ LSI チップ上に作成しマイク
ロディスプレイを完成させることである．第一段階として電気泳動のための高電圧を発生させるレベルシフターの設計と信号処理回路の設計を行った．特にフィールド酸化膜を利用した LDD 構造をもつ高耐圧 MOS の開発に重点をおいた．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

VSS, Synopsys 社 design_compiler, Cadence 社 Cell Ensemble, Cadence 社 Virtuoso, Cadence 社
Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
3.8mm 角トランジスタ数： 100 以上，1,000 未満

チップ種別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.6µm

光インターフェース LSI のための TEG
金沢大学工学部

北川 章夫，藤田 隼人，中村 公亮

概要：このチップ試作は光インターフェース LSI のためのフォトダイオードと，光電流を電圧に変換する I-V 変換回路の TEG である．ワンチップにフォトダイオードと I-V 変換
回路を集積するため，フォトダイオードの容量がボトルネックとなる．よって今回はフォトダイオードの容量の見積もりを目的とした TEG を試作した．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Diva
試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ数： 10 以上，100 未満

チップ種別： TEG（特性評価回路など）

光インターフェース LSI のための TEG
金沢大学工学部

北川 章夫，藤田 隼人，中村 公亮

概要：このチップ試作は光インターフェース LSI のためのフォトダイオードと，光電流を電圧に変換する I-V 変換回路の TEG である．ワンチップにフォトダイオードと I-V 変換
回路を集積するため，フォトダイオードの容量がボトルネックとなる．よって今回はフォトダイオードの容量の見積もりを目的とした TEG を試作した．
設計期間： 2 人月以上，3 人月未満
120

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 10 以上，100 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ

チップ種別： TEG（特性評価回路など）

DRAM 混載マルチコンテキスト FPGA の設計と試作
慶應義塾大学理工学部

川上 大輔，柴田 裕一郎，天野 英晴

概要：ユーザーが自由に回路をプログラムすることが可能な FPGA や CPLD が急速に普及，発達してきたことにより，アプリケーションにあわせて動的に最適な回路を構成し，処理を行うリコンフィギュラブルシステムの研究が盛んに行われている．そのようなシステム向けに，既存の FPGA を拡張し，チップ内に複数の回路構成情報を持たせたマルチ
コンテキスト FPGA と呼ばれるデバイスが開発されてきている．既存の FPGA が利用している SRAM の代わりに DRAM を用いることで，より多くの構成情報をチップ内に格納することが可能になり，システムの性能をあげることが可能である．今回は検証用にFPGA の最小構成単位となるセルとそのセルを構成するためのメモリのみを搭載している．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC
0.6µm 4.5mm 角

チップ種別：ニューテクノロジ

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOSATLAS 実験用タイミング調整 IC ver0
東京大学理学系研究科

香取 勇一

高エネルギー加速器研究機構

佐々木 修

概要： 2006 年から欧州原子核研究機構において，ヒッグス粒子，超対称性粒子の探索を目的とした ATLAS 実験が開始される予定である．本チップは ATLAS 検出器において，
信号処理，特にタイミング調整のために使われるチップである．この IC は，検出器からの LVDS 信号を受け，これを TTL に変換する．信号はさらに DLL（Delay Lock Loop）を使った可変遅延回路を通過し，クロックと同期がとられて出力される．また遅延の値などのパラメータを設定するために JTAG プロトコルも搭載している．この試作の結果，
LVDS レシーバー，差動パルス発生回路，JTAG プロトコルでは実験に使うために十分な性能が得られた．DLL に関しては実際のロックが 25ns とならなければならないところ，
4ns ほど早めに起きてしまうことがわかった．HSPICE シミュレーションの見直し，あるいは設計の変更（DLL の限界か）など現在原因を究明中である．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence

社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC
0.6µm 4.5mm 角

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：アナログ/デジタル信号処理プロセッサ

ISFET 特性評価 TEG
東京大学工学系研究科

山崎 俊彦，堀池東京大学新領域創成科学研究科

浩

柴田 直

概要： ISFET（Ion Sensitive Field Effect Transistor）とは FET のゲート上にあるイオン感応膜上を流れる液体の pH によってゲート電圧が変化するトランジスタのことである．今回は ISFET を集積化することを目指し，基本特性評価用の TEG を設計した．ゲートの電位の変化をそのまま正確に読み出すソースフォロワ型の ISFET 回路，簡単な増幅作用を持
つインバータ型 ISFET 回路，温度変化に対しても比較的正確に演算を行える作動増幅器

121

型 ISFET 回路を設計した．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 100 以上，1,000 未満

試作ラン：ローム CMOS0.6µm 4.5mm 角ローム

トランジスタ
チップ種別： TEG

ラッチ型コンパレータを用いた Winner-Take-All 回路，およびバイナリサーチ
方式による Winner-Take-All 回路の開発
東京大学 新領域創成科学研究科

斉藤 康祐，田口 晶康，柴田 直

概要：本研究室で研究されている連想・認識システムにおいて重要な位置を占める
Winner-Take-All 回路（以下，WTA 回路）の方式として 1）ラッチ型コンパレータを用いた
WTA 回路，2）同コンパレータを用い，バイナリサーチロジックによる WTA 回路を，
VLSI の設計手順および CAD ツールの使用法に習熟することも兼ねて設計した．ラッチ
型コンパレータは，各種コンパレータに比べ，動作速度，消費電力の面で優る．この 2 入
力のラッチ型コンパレータをピラミッド状に配置することにより，64 入力の中から最も小さいもののアドレスを検索する回路を設計した．各入力の前には，与えた値を保持する
Sample and Hold 回路を挿入した．バイナリサーチ方式 WTA 回路はラッチ型コンパレータに 6bit 精度のν MOS-D/A コンバータ，バイナリサーチコントローラ回路を組み合わせ，64 入力のアナログ入力から 6 サイクル
で最大値を検索する回路を設計した．
設計期間： 2 人月以上，3 人月未満
Dracula DRC, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 10,000 以上，100,000 未満

別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種

32 ビットマイクロプロセッサの試作
金沢工業大学電気系

吉村 豊，福田 一郎

概要：本課題では，教材用 32 ビットマイクロプロセッサの試作を行った．RISC タイプの設計は，研究室ではいわばゼロからのスタートであることから，命令セットは MIPS 社のR3000 を参考に，機能をある程度絞った第 1 段階と完成度の高い設計を目指した第 2 段階に分けて行った．チップの試作を行った第 1 段階の基本アーキテクチャは，RISC タイプの特徴であるレジスタ・レジスタタイプ，パイプライン方式は最大 2 命令の並列処理とした．データバス，アドレスバスは 32 ビット，命令語長は 1 ワードで 32 ビットで，命令数は 58 である．レジスタは 2 ビットのフラグレジスタ，32 ビットの命令レジスタ，プログラムカウンタ，メモリ・アドレス・レジスタ，そして汎用レジスタを 32 個用意している．クロックは 10MHz である．設計は修士 1 名が担当し，設計期間は調査期間を含めて
約 1 年であった．FPGA を用いて検証回路を製作し，試作チップの検証を行った．検証の結果，プロセッサ内部に一部動作不良が認められた．調査した結果，設計ミスで動作しないものと，配線遅延と思われるものがあった．前者は全体の機能シミュレーショ
ンを行わないでチップ作製依頼の設計データを提出したためである．
設計期間： 10 人月以上

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC トランジスタ数： 1,000 以上，10,000 未満
ップ種別：マイクロプロセッサ

参考文献： Gerry Kane 著,前川守 監訳,

試作ラン：ローム CMOS 0.6µm 4.5mm 角チ

mips RISC アーキテクチャ R2000/R3000 ，共立出版

ΔΣ型 AD コンバータの試作（1）
大阪大学大学院工学研究科電子情報エネルギー工学専攻 岩村 宏，北谷 卓哉，畠中 信伍，
小川 徹，谷口 研二
概要：ΔΣ型 AD コンバータについては低速高精度 AD，DA コンバータの理論的背景（オーバーサンプリング技術とノイズシエーピング技術）についての理解を深め，また，
デジアナ混載回路におけるノイズを考慮したレイアウトについて学習することを目的として，その変調器部分の設計を行った．回路には，全差動型 A/AB 級 OP-AMP，キャパシタ，122

ポジティブエッジトリガ D フリップフロップ，ノンオーバーラップクロック生成回路を用い，2 次のΔΣ変調器を構成した．また，ノイズ対策のためにアナログ部にガードリン
グを配置し，レイアウト面でも回路の対称性を重視したレイアウトを行った．OP-AMP
に関しては一連の設計フローを体験することを目的とし，シングルエンドで 2 段構成のOP-AMP の設計を行った．設計段階でのゲインは 45dB であった．2 種類のバイアス回路を内蔵している．
設計期間： 0.5 人月以上，1 人月未満
社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

高周波低雑音増幅回路の設計
大阪大学大学院工学研究科

Yew Lim Guan，松岡 俊匡，谷口 研二

概要：近年の MOS 素子の微細化の進展により高周波回路も CMOS 回路で実現されてつ
つある．今回，2.4 GHz で動作する差動低雑音増幅器（LNA）とミキサを設計した．LNAの仕様は，低雑音（NF ＜ 6dB），インピーダンス整合（50 Ω），高利得（＞ 20dB），低消費電力（＜ 10mW）である．今回の設計ではオンチップ化を前提とし，集積回路上の金属
配線インダクタと多結晶 Si キャパシタを用いて CMOS 構造の LNA とミキサを設計した．
LNA の設計については，与えられた消費電力（5mW）下での雑音整合から，最適な雑音指数（NF）を与えるデバイスのゲート幅とバイアスを決めた．今後，トランジスタの微細化によって，NF が小さくなり，雑音特性がよくなることが期待できる．また入力段のゲート電極とソースに接続されたインダクタンスの値を調整することにより 50 Ωのイン
ピーダンス整合も実現した．レイアウトに際して，ガードリングを用いて基板とのカップリングを抑える工夫をした．また，オンチップ化したスパイラルインダクタをグランドからシールドして基板での損失を低減した．
設計期間： 4 人月以上，5 人月未満
満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：通信（RF 回路，ATM など）

トランジスタ数： 10 以上，100 未LSI 間 DS-CDMA 有線バスの設計
大阪大学工学研究科

吉村 隆治，TAN BOON KEAT，松岡 俊匡，谷口 研二

概要：本設計では，LSI 間の DS-CDMA 有線バスの実現に向けたテスト用回路の組み込みを行なった．DS-CDMA 有線バスは，CDMA 方式を用い複数の通信を同時に有線バスラ
インを介して行なうことを可能とする技術である．試作したチップに設けた 8 対の送受信回路を通して拡散符号を使用した多重通信を検証することが目的である．送受信回路のほか，テスト用回路や検証用の回路も実装されている．チップの実測評価の結果，正常なチップの動作確認ができた．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva
スタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジ
チップ種別：ニューテクノロジ

多ビット対応 DS-CDMA 有線バスの設計
大阪大学工学研究科

TAN BOON KEAT，吉村 隆治，松岡 俊匡，谷口 研二

概要：本設計では，DS-CDMA 有線バスの実現に向けてテスト用回路の組み込みを行なった．DS-CDMA 有線バスは，CDMA 方式を用い複数の通信を同時に有線バスラインを介して行なうことを可能とする技術である．但し，従来の DS-CDMA バスと違い，ビット毎で送受信するのではなく，同時に同じ拡散符号で多ビットのデータを同時に送受信を行う．試作したチップに設けた 6 対のの送受信回路を通して拡散符号による多重通信を検証することが目的である．送受信回路のほか，テスト用回路や検証用の回路も実装さ

123

れている．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva
ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ数： 10,000 以上，100,000 未満

試作

チップ種別：ニューテクノロジ

高機能化大規模アナログ神経回路の設計
東北大学電気通信研究所

金城 光永，佐藤 茂雄，中島 康治

概要：ニューラルネットワークは非ノイマン型計算機として，適応的情報認識システムの分野への応用が期待できる．文字認識システムの実現には一般的に 1000 ニューロンを超える大規模ニューラルネットワークが必要であると言われており，そのシステムの実時間処理を実現するためには集積化が不可欠である．また，ニューラルネットワークはその環
境適応能力と冗長性から集積デバイス単体のばらつきを吸収し，システム全体として高い性能を持つ事が可能である．さらに従来とは異なる入出力特性をもつニューロン（非単調ニューロン）を利用することでニューラルネットワークの全体的な性能の高機能化が可能である．そこで本研究では，情報処理の高速化に不可欠なアナログ技術を用いて，非単調
ニューロンを利用した大規模ニューラルネットワークの集積化を目指す．今回試作したチップは，高集積化大規模神経回路の実現に向けた 4 ニューロンで構成される学習機能付きアナログニューロチップである．但しア
ナログ値を長期的に記憶する素子は含まれていない．
設計期間： 3 人月以上，4 人月未満
10,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ数： 1,000 以上，

チップ種別：アナログ/デジタル信号処理プロセッサ

ミード著，臼井支朗・米津宏雄訳， アナログ VLSI と神経システム ，株式会社トッパン発行

参考文献：［1］C.

大規模アナログ神経回路用メモリアレイ
東北大学電気通信研究所

金城 光永，佐藤 茂雄，中島 康治

概要：ニューラルネットワークは非ノイマン型計算機として，適応的情報認識システムの分野への応用が期待できる．文字認識システムの実現には一般的に 1000 ニューロンを超える大規模ニューラルネットワークが必要であると言われており，そのシステムの実時間処理を実現するためには集積化が不可欠である．また，実社会とのインターフェースをより高速化するためにアナログ技術を導入することが望ましい．一般的にアナログ回路は，回路面積は小さいが耐ノイズ性が低く集積化における回路特性のばらつきも大きい．その欠点をニューラルネットワークが持つ適応能力で補うことで，高集積なニューロチップの実現が期待できる．そこで本研究では，アナログ技術を用いた大規模ニューラルネットワ
ークの集積化を目指す．今回試作したチップは，高集積化大規模神経回路の実現に向けたメモリアレイである．メモリは SRAM により構成され，アナログ出力を実現するために D/A コンバーターが付加されている．メ
モリ精度は 1 セルあたり 6bit 相当であり，そのメモリセル 20 個をローム社 0.6µm ルール，4.5mm 角のチップとして実現した．
設計期間： 1 人月以上，2 人月未満
10,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ数： 1,000 以上，

チップ種別：アナデジ混載

多数決を用いたメディアンフィルタ回路の試作
東北大学電気通信研究所

鈴木 康介，佐藤 茂雄，中島 康治

概要：ノイズの除去のためには，ぼかしのフィルタをかけることも利用できるが，解像度が低下してしまう問題点がある．解像度の低下をおさえてノイズを除去するフィルタの一
つに，メディアン（中央値）フィルタがある．メディアンフィルタでは処理する画像におけるある画素と近傍領域内の画素の濃度を求め，その中間値を取ることによりノイズを除去する．小さな画像におけるノイズは，3 × 3 などの小さなメディアンフィルタでも処理124することができるが，画像のサイズが大きくなり大きなノイズがのるようになると，より大きなサイズのメディアンフィルタによる処理が必要となる．ディジタル回路を用いたメ
ディアンフィルタではそのサイズが大きくなるにつれて，その処理時間は大幅に大きくなってしまう．今回試作した多数決を用いたメディアンフィルタ回路を用いることにより，大きなサイズのメディアンフィルタでも高速な処理を行うことができる．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC トランジ

スタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：アナログ/デジタル信号処理プロセッサ

低温動作マイクロプロセッサの試作
横浜国立大学工学部電子情報工学科

本告 圭，宮川 英明，吉川 信行

概要：我々は CMOS の低温動作によるパフォーマンスの向上を利用したマイクロプロセ
ッサの設計を行っている．本チップでは，低温動作 8 ビットマイクロプロセッサを試作し，基本動作の検証を行った．本設計ではマイクロプロセッサは 256 バイトの SRAM を伴うが，これを 3 トランジスタで構成される DRAM に置き換えることにより更なる集積度の向上が見込まれる．更に，チップを 77K で動作させることにより，メモリのリフレッシ
ュタイムは非常に大きくなり，ほぼ不揮発性とみなせるようになる．本回路は 77K において約 30% のパフォーマンスの向上が期待できる．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社
Diva

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：マイクロプロセッサアナログフレーム間差分チップの設計
九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院生命体工学研究科

八木 哲也

概要：本チップは，視覚センサから 1 画素ずつ入力されるアナログ画像信号に対して，各画素について連続 2 フレーム間での差分をアナログ計算することにより，入力に対して実時間で動き情報を抽出する．チップは，サンプルホールド機能及びアナログ差分演算機能をもつ画素回路のアレイ，データ読み込み読み出しのためのシフトレジスタから構成される．各画素回路は，現フレームの値が読み込まれると同時に，ホールドしていた前フレー
ムの値との差分を計算し出力する．また現フレームの値を次フレームの値が読み込まれるまでホールドする．本設計では，画素数 38 × 32，1 画素のサイズ 74.3um × 91.2um となった．なお，テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 10,000 以上，100,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ

チップ種別：演算回路（乗算器，除算器など）再構成可能部を持つ Java プロセッサ名古屋大学大学院工学研究科

鬼頭 秀明，高木 一義，高木 直史

奈良先端科学技術大学院大学情報科学研究科

木村 晋二

概要：組み込みシステム向けの言語として Java が注目されている．我々は，Java バイト
コードを効率よく処理するための機構として再構成可能部を持つ Java プロセッサ（RJava）を設計してきた．R-Java プロセッサは 5 段のパイプライン構成を持ち Java バイト
コードを直接実行する．D201 命令中 112 命令を実装しており，内部演算器は 32bit である．本プロセッサは，プログラム可能命令レジスタへの書き込みにより命令コードに異125なる機能を与えることができ，また，外部演算器（FPGA 等）へのインタフェースを持つ．
これらの機構を用いて，再構成可能な外部演算素子に繰り返し利用される演算に対する専用ハードウェアを構成することで，処理の高速化が可能である．今回試作したチップ
では，1 命令コード当り 8 クロック分の機能を記述できる命令書き換え用レジスタを 3 命令分搭載した．FPGA を搭載した汎用実験基板を用いて動作を確認した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC

トランジスタ数： 100,000 以上

マイクロプロセッサ

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：

参考文献：鬼頭 秀明，高木 一義，木村 晋二，高木 直史， 再構成可能部を持つ Java プロセッサにおける高速化方式およびハードウェア JIT 方式の検討 ，2000 年電子情報通信学会基礎・境界ソサイエティ大会（2000）

基数 4 のユークリッドノルム計算回路
名古屋大学大学院工学研究科

武内 大輔，高木 一義，高木 直史

概要：ユークリッドノルム計算は，三次元ベクトル（X,Y,Z）に対し√ X^2+Y^2+Z^2 を計算する演算であり，グラフィックス等でベクトルの正規化に必要な重要な演算である．
この計算を専用回路化することは，ノルム計算の高速化のみならず，乗加算器をノルム計
算から開放することができるので，プロセッサ全体の演算性能向上に大きく寄与できるものと考えられる．この回路では，我々が提案している減算シフト型のアルゴリズムを用いており，出力は上位桁から順に求められる．アルゴリズムには基数の選択などにより様々なバリエーションが存在するが，今回は基数 4 のノルム計算アルゴリズムを採用し，1 サ
イクル毎にノルムを 1 桁ずつ計算する順序回路として設計した．この回路では IEEE754
標準の浮動小数点数の単精度の仮数部を想定しており，小数点以下 24 ビットまでの値を計算する．計算は 18 サイクルで終了する．FPGA を搭載した汎用実験基板を用いてこの回路の動作を確認した．
設計期間： 1 人月以上，2 人月未満
Dracula LVS, Cadence 社 Dracula DRC

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社
トランジスタ数： 10,000 以上，100,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.6µm 4.5mm 角

参考文献：武内 大輔，高木 一義，高木 直史， 三次元ベクトルのユークリッ

ド・ノルム計算回路の設計 ，2000 年電子情報通信学会基礎・境界ソサイエティ大会（2000）

電流制御発振器を用いたΔΣ AD 変換器の設計
広島大学工学部

吉川 泰正，永田 真，森江 隆，岩田 穆

概要： LSI 化に最適な高精度 AD 変換方式であるΔΣ AD 変換器を通信・ビデオ帯へ拡張するために，VCO を用いたΔΣ AD 変換器が提案されている［1］．この AD 変換方式ではVCO の電圧-周波数の非線形性により S/N が低下するという課題があったが，今回，VCOにマルチバイブレータ方式の電流制御型発振回路を採用し，線形性誤差 0.15% の高線形特性を達成，この問題を解決した．また，積分器は電流モード回路で構成している．電源
電圧は 3.3V とし，オーバサンプリング周波数 100MHz，信号帯域 500kHz で変換精度 12ビット（S/N=72dB）を得た．試作チップの予備測定より，オーバサンプリング周波数
100MHz で設計どおりの動作を確認し，また信号帯域 500kHz において，S/N ＋ D=57.8dBを得た．
設計期間： 1 人月以上，2 人月未満

設計ツール： SII 社 SX9000，Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist, Synopsys 社
上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角PowerMill

トランジスタ数： 1,000 以

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

参考文

献： A.Iwata, et al.， The Architecture of Delta Sigma Analog-to-Digital Converters Using a Voltage-Controlled Oscillator as a Multibit
Quantizer ， IEEE TCASII, vol. 46，no. 7，July. 1999.

高速 CMOS イメージセンサ
広島大学工学部

今村 俊文，山本 美子，永田 真，森江 隆，岩田 穆

概要：本チップは，ピクセルサイズ 80um × 80um（開口率 13%），ピクセル数 8 × 32 のCMOS イメージセンサである．自動搬送車（AGV）のような高速なフィードバック制御が必要なシステムへの適応を考え，フォトディテクタに量子効率の高いフォトトランジス
タを用いている．ピクセル内部で光電流をサンプル容量（1pF）を用い積分する．その結果を電流モードのパルス幅変調（PWM）信号に変換して各ピクセルから出力する．電流126

出力することで出力バス上でピクセル間の加減算を行うことができる．隣接ピクセル間で差分演算を行うことによりチップ上で原画像からエッジを検出することができる．演算結
果はチップ内部で A/D 変換を行いデジタル出力（8bit）する．試作チップの予備測定により，チップ上での加減算など，基本的な動作確認を行った．
設計期間： 1 人月以上，2 人月未満

設計ツール： SII 社 SX9000，Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist, Synopsys 社
上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角PowerMill

トランジスタ数： 1,000 以

チップ種別：イメージセンサ/スマートセンサ

最小ハミング距離検索機能を有する小面積・高速連想メモリの設計（1）広島大学ナノデバイス・システム研究センター

行天 隆幸，早田 嘉浩，Mattausch Hans Jurgen

東京大学大規模集積システム設計教育研究センター

小出 哲士

概要：我々のグループは，従来のアーキテクチャと比べて高速化・高集積化を同時に満たすことができる全並列型アーキテクチャによる新しい連想メモリを提案している［1］．本連想メモリは，メモリ領域内にコンパクトに距離演算回路を実現することで高集積化を実現し，全参照データに対する距離の演算と最小距離の検索を高速なアナログの原理を用いて並列に処理することによって高速化を実現している．今回試作したチップは，最小ハミング距離検索機能を有する 32 行 128 列連想メモリ（メモリ容量 4kbit）である．レイアウ
ト設計はフルカスタムで行い，完成したレイアウトから回路を抽出し，HSPICE を用いて動作の検証を行った．また完成した試作チップを測定すると，測定結果にややばらつきが見られたが，基本動作を確認することができた．
設計期間： 1 人月以上，2 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：メモリ

参考文献：［1］H.J.Mattausch,T.Gyohten,Y.Soda and T.Koide, “An archtecture for compact associative memories with deca-ns nearest-match capability up
to large distance”, ISSCC Digest of Tech. Papers, pp.170-171, 2001.

機能可変 1 次元セルラーニューラルネットワーク回路・任意カオス生成回路
広島大学工学部

三宅 誠，西島 誠一，村越 健一，森江 隆，永田 真，岩田 穆

概要：リアルタイム自然画像認識システムを構築するため，パルス変調方式による画素並列動作型の領域抽出・特徴抽出 LSI を開発中であり，本チップはそのためのプロトタイプ
である．隣接ユニットと任意の非線形関数で結合し，自身の状態を更新していくことにより画像処理を行う．処理機能として，大局的領域分割を行う抵抗ヒューズネットワークと局所的空間周波数を抽出するガボール型変換を実現できる．今回は 1 次元 20 ピクセルのネットワークを構成した．また，パルス変調方式任意カオス生成回路も搭載している．99
年度に設計した回路の改良・発展版である．測定の結果，期待通りの機能を確認した．
設計期間： 8 人月以上，9 人月未満

設計ツール： SII 社 SX9000，Cadence 社 Dracula

DRC, Cadence 社 Diva

トランジスタ数： 10,000 以上，100,000 未満

CMOS 0.6µm 4.5mm 角

チップ種別：ニューテクノロジ

試作ラン：ローム

参考文献： T. Morie, et al., “A Multi-Functional Cellular Neural Network

Circuit Using Pulse Modulation Signals for Image Recognition”, ICONIP-2000, pp. 613-617, 2000.

基板バイアス制御を可能にする自動設計手法を用いたプロセッサ
東京大学生産技術研究所

平林 雅之，桜井 貴康

概要： VLSI テクノロジーの進歩によって微細化が進み回路が高速化する一方，サブスレ
ッショルドリークによる電力消費が無視できなくなりつつある．この解決策のひとつとして，しきい値を制御する VTCMOS など多くの方法が考えられている．しきい値を制御するために基板バイアスを制御しようとすると，基板バイアス用の電源線が必要となる．
自動配置配線によって基板バイアス制御が可能な VLSI の設計を行う場合，スタンダード
セルライブラリに既存のものを用いることができず，Vnsub 線や Vpsub 線を加えた新た

127

なスタンダードセルライブラリの作成，機能チェックを行わなければならず容易ではな
い．そこで既存のスタンダードセルライブラリを用い，基板バイアス制御が可能な回路の設計方法を提案し，当該手法を用いて自動配置配線を行い動作を検証した．
設計期間： 0.5 人月以上，1 人月未満
Star-HSPICE, Cadence 社 Diva
別：マイクロプロセッサ

設計ツール： Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種

参考文献：平林雅之，桜井貴康，「基板バイヤス制御を可能にする自動設計手法」電子情報通信学会ソサエティー大会，pp. 28，2000 年 10 月

firing delay buffer 回路 TEG 群
東京大学生産技術研究所

野瀬 浩一，桜井 貴康

概要：近年，LSI のクリティカルパスがデータパス遅延から配線遅延へと移りつつある．
特に長距離配線となる事が多いバス配線ではその遅延削減が大きな課題となる．そこで本TEG ではバス配線における遅延削減回路を双方向バス，単方向バスそれぞれについて設計および評価を行った．1 つ目は，双方向バスでは従来は配線遅延に最も効果的とされる
バッファ挿入が困難であるという理由からその遅延が問題視されている．そこで，新しい双方向バッファ回路を設計した．TEG には本手法と従来型の 2 種類を設計した．2 つ目は，
単方向バスにおいて，高速化手法を検討した．提案手法では，firingdelay buffer 回路を用いて高速化を実現できる．測定の結果，両手法とも正常動作（高速化）を確認することができた．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence

社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別： TEG（特性評価回路など）

トランジスタ数： 1,000 以異常リーク電流抑制方式を実装した SRAM の設計
東京大学生産技術研究所

神田 浩一，桜井 貴康

概要： SRAM はスタンバイ時において，データ保持に必要なリーク電流しか消費しないはずであるが，実際にはデバイス欠陥を介して異常なリーク電流が流れる場合がある．従来の冗長回路技術によって故障セルの記憶機能を擬似的に復元できるものの，置き換えられた故障セルは依然として電源線とグランド線につながっており，異常リーク電流を取り除くことはできなかった．このような故障はスタンバイ時の電力増加や製造歩留まりの低下をもたらす．設計した SRAM にはリーク電流センサ，DFF 及びヒューズを新たに加えた．各リーク電流センサは各セル電源線と各ビット線に流れる電流を監視する．この電流がある許容値を超えるとセンサは 1 を出力する．この 0,1 の情報は DFF に送られる．DFF
は互いに接続され，シフトレジスタを構成する．シフトレジスタから出力されたビットパ
ターンにおける 1 の位置を見ることで異常個所を同定する．最後に 1 の位置に対応するヒューズを切ると異常リーク電流は流れなくなる．64Kb の SRAM チップ試作を通して本手法の有効性を確認した．付加回路の面積オーバーヘッドは 7% 程度だった．
設計期間： 0.1 人月以上，0.5 人月未満
ジスタ数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：メモリ

トラン

参考文献： K.Kanda, Nguyen.D.M,

H.Kawaguchi, and T.Sakurai

配線インダクタンス測定回路，高効率 DC-DC コンバータ，Adiabatic クロック
ドライバの試作
東京大学生産技術研究所

稲垣 賢一，浅野 雄太郎，張 綱，桜井 貴康

概要：本試作チップにはディープサブミクロン世代における LSI 設計に必要な技術検証として，3 つの試作 TEG を含む．信号伝送が高速化されるに伴い，ディープサブミクロン
配線においてインダクタンスの影響による信号伝播特性の悪化が懸念されている．本試作では実際の配線におけるインダクタンスの影響を測定し，実際の LSI 上でインダクタンス
128を考慮する必要があるかどうかを判定する．4.5mm 長の配線を駆動し両端の電圧波形をラッチ型センスアンプにより測定して，波形よりインダクタンス成分を計算できる．LSIの動作時，電源電圧を動的に変化させることによって低消費電力化を図るため，高効率のDCDC コンバータが求められている．従来のコイル型コンバータと比較し寄生抵抗ロス等を減らした容量型コンバータを試作した．集積回路の高性能化に伴い，クロックの消費電力は相当な割合を占めている．クロッ
ク発生回路の消費電力を抑えるために電荷再利用型のクロックドライバを試作した．
設計期間： 1 人月以上，2 人月未満
100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別： TEG（特性評価回路など）

トランジスタ数：

参考文献：浅野雄太

郎，桜井貴康，「Adiabatic 概念を応用した CMOS 用クロック回路」応用物理学会学術講演会講演予稿集，pp.800，2000 年 9 月

フレキシブルプロセッサ（24 × 20 モジュール搭載版）
東北大学大学院工学研究科

堺谷 智，小谷 光司，須川 成利

東北大学未来科学技術共同研究センター

大見 忠弘

概要：半導体集積回路の高集積化が進みシステム LSI の時代が進むにつれ，現在の LSI 製
造技術は少品種大量生産向きであるにもかかわらず多品種少量のシステム LSI をも製造していかなければならない根本命題に直面している．更に，システム開発にはきわめて多くの人的労力と開発期間を要し，システム開発期間の短縮がシステム LSI 開発の最大の鍵となっている．そこで，ソフトウェアの処理を高速化する手法である「ソフトウェアアクセ
ラレータ」により上記システム LSI 開発における困難を解決するために，同一のハードウ
ェアで種々の回路構成を実現し機能を動的に切替えることが可能な高機能フィールドプロ
グラマブル集積回路である「フレキシブルプロセッサ」の試作・開発を行った．本チップ
は，テスタによる測定は行っているが動作確認は出来なかった．
設計期間： 1 人月以上，2 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Diva, Cadence 社 Analog Artist

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：マイクロプロセッサ

トランジスタ

参考文献：［1］Satoshi

Sakaidani, Naoto Miyamoto, and Tadahiro Ohmi, “Flexible Processor Based on Full-Adder / D-Flip-Flop Merged Module (FDMM)”, Accepted
to JJAP (in press).

フレキシブルモジュール測定用チップ
東北大学工学部

宮本 直人

概要：我々は「動的再構成可能な FPGA を作ること」を目標として掲げている．このチップは後述するフレキシブルモジュール（以下 FM と呼ぶ）の動作周波数及びフレキシブ
ルプロセッサ（以下 FP と呼ぶ）の機能切換え時間を測定するための評価用 TEG である．
FM とは FPGA に含まれる CLB の 1 種である．現在市販されている FPGA に含まれる
CLB の大半がコースグレインの LUT をベースにしているが，それでは演算部と記憶部の比率を変えられない等の欠点がある．一方，FM は論理演算を行う部分（Full-Adder）と信号を記憶する部分（D-Flip-Flop）をマージすることにより，利用効率の良いファイング
レインな CLB を実現できると考えている．この FM を搭載した FPGA を FP 呼ぶ．FP は回路機能の動的切換えができる．なぜならば，FP にはコンフィグレーションデータを格納するメモリプレーンを 2 枚持っていて，一方のメモリプレーンが FPGA の回路機能を実現している間，他方が次の演算処理に使われるコンフィグレーションデータの読込みを行うことができるからである．よって，回路機能の切換えはメモリプレーンをチェンジするだけで実現でき，オーバーヘッドタイムを最小限に抑えることが可能となる．
設計期間： 1 人月以上，2 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 1,000 以上，10,000 未満など）

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別： TEG（特性評価回路

参考文献：［1］堺谷，宮本，大見，“Dynamically reconfigurable Processor with Multi-Mode Operation Based on Newly

Developed Full-Adder / D-Flip-Flop Merged Module (FDMM)”, pp.358-359，SSDM (2000).

配線間クロストーク測定用テスト回路の試作
東北大学大学院工学研究科

石田 雅裕，小谷 光司，大見 忠弘

概要： CMOS 集積回路の高速化・高集積化・多層配線化に伴い，配線間に生じるクロス
トークが問題となっている．クロストークは，信号に生じるノイズや信号の伝搬遅延を増加させるなど，振る舞いが複雑であり，実デバイスによるモデル化が必要である．今回の設計では，配線間クロストークをモデル化するためのテスト回路を設計した．試作
したテスト回路は，11 組の隣接配線構造をもつ．各配線ペアは，metal1 および metal2 をもちいて構成され，配線を駆動するドライバの強度，配線長，配線幅，信号の伝搬方向のそれぞれ異なる組み合わせをもつ．クロストークの影響は，入力信号にたいする出力
信号の伝搬遅延の変化をテスタで観測することにより定量化する．実験の結果をもとに，
クロストークのモデル化をおこなう．
設計期間： 0.1 人月以上，0.5 人月未満
設計ツール： Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC
トランジスタ数： 100 以上，1,000 未満
試作ラン：ローム CMOS 0.6µm 4.5mm 角
チップ種別： TEG（特性評価回路など）

高速ロッキング可能な PLL 回路の設計
大阪大学大学院工学研究科

佐野 智弘，松岡 俊匡，谷口 研二

概要：従来，高速ロッキングを目標とする PLL ではジッタ性能が劣化する．今回，位相比較器で検出される位相差信号に応じてチャージポンプ電流を変えることにより，高速ロ
ッキングと良好なジッタ特性を両立させる PLL 回路を設計した．今回用いた方法により，従来よりもロック時間を半減できることをシミュレーションにより確認した．その他，短距離無線通信用に特化し，仕様を緩和した無線送信回路を設計した．
設計期間： 4 人月以上，5 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

トランジスタ数： 1,000 以上，10,000 未満

8.9mm 角チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.6µm

129DS-CDMA 有線バスの設計（2）大阪大学工学研究科

吉村 隆治，TAN BOON KEAT，松岡 俊匡，谷口 研二

概要：本設計では，DS-CDMA 有線バスの実現に向けたテスト用回路の組み込みを行なった．DS-CDMA 有線バスは，CDMA 方式を用い複数の通信を同時に有線バスラインを介して行なうことを可能とする技術である．試作したチップに組み込んだ 40 対の送受信回
路で拡散符号を使った多重通信を検証することが目的である．送受信回路のほか，テスト用回路や検証用の回路も実装されている．チップの実測評価の結果，一部の送受信回路に不具合が発見された
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva
スタ数： 100,000 以上

試作ラン：ローム CMOS 0.6µm 8.9mm 角

トランジ

チップ種別：ニューテクノロジ

参考文献： R.Yoshimura et al.

“DS-CDMA Wired Bus with Simple Interconnection Topology for Parallel Processing System LSIs”, IEEE International Solid-State Circuit
Conference, pp.370-371

疑似 2 次元型アナログ人工網膜チップの設計
九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

概要：人工網膜チップは，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった利点を持つ．今回の設計では，自然照明下における実時間画像処理を基本視座とし，疑似 2 次元型アナログ人工も網膜チップを製作した．今回試作した人工網膜チップは，224 × 66 画
130

素の光センサ部と 224 × 1 画素の処理部から構成される．水平方向について 1 列ずつ並列に 1 次元ラプラシアン-ガウシアン型のフィルタ処理が行われ，処理結果が 1 画素ずつ順に読み出される．また，十分な出力精度を得るために，光センサ部にアクティブピクセ
ルセンサを用い，回路の特性のばらつきを補償する機構を付加している．画素サイズは光センサ部 32.1µm × 103.65µm，処理部 32.1µm × 631.3µm，開口率は 8.36 ％となった．テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：イメージセンサ/スマートセンサ

トランジスタ

参考文献：［1］亀田，石村，八木： アナログ人工網膜の衝突時間予測システムへの応用 ，pp.121-125，信学技報 NC99-166，（2000）．

2 次元アナログ人工網膜チップの設計
九州工業大学大学院情報工学研究科
九州工業大学大学院生命体工学研究科

亀田 成司
八木 哲也

概要：人工網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった特徴を持つ．
今回の設計では，自然照明下における実時間画像処理を基本視座とし，アナログ人工網膜
チップを製作した．各画素は六角格子状に配置され，チップは 2 次元ラプラシアン‐ガウ
シアン型のフィルタ特性を持つ．今回試作した人工網膜チップは，網膜初段の外網膜の回路構造を模擬したものである．集積回路の素子のばらつきを補償する機構を付加し，光センサ部にはアクティブピクセルセンサを用いた．水平，垂直シフトレジスタによって選択された画素の出力を電圧値として読み出す．画素の出力回路を共通化することで空間解像度を向上させる工夫を行っている．画素数は 67 × 78，画素サイズは 109µm × 95µm，開口率は 1.75% となった．テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：イメージセンサ/スマートセンサ

亀田，飯塚： 可変受容野を備えた超並列アナログ知能視覚センサ ，pp.104-113，信学論

トランジスタ

参考文献：
［1］
八木，

D-II, J81-D-1，2，（1998）．

双方向電流モード多値 FPDF の設計
東北大学大学院情報科学研究科

斎藤 雄哉，青木 孝文，樋口 龍雄

概要：近年の集積回路技術における微細化技術の急速な発展により，１チップに搭載可能な回路規模および機能はますます増大・複雑化しており，デバイスの増加による内部配線の激増が，深刻な問題を引き起こす原因となりつつある．そこで本研究グループでは，演
算アルゴリズムとして，２進 Signed-Digit 数演算アルゴリズムを用いるとともに，回路技術としては，多値電流モード集積回路技術を用いて，FIR フィルタリング用の FPGA であるフィールドプログラマブルディジタルフィルタ（Field-Programmable Digital Filter : FPDF）を設計した．今回作成したチップは，演算を行う CAB ブロックをを 60 個搭載し，最大30 次の FIR フィルタをマッピング可能である．同様の FPDF を 2 値論理により実現したものと比較すると，11 次 FIR フィルタマッピング時，動作周波数 40MHz で，回路規模が41,6%，消費電力が 73.5%で実現が可能となった．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE,

試作ラン：ローム CMOS 0.6 μ m 3.8mm 角

トランジスタ数： 100,000 以上

チップ種別：ニューテクノロジ

131平成 12 年度 第 2 回 ローム 0.6μm チップ試作（ROHM002）
CMOS 無線通信要素回路及び高速 OTA の設計
東京大学大学院新領域創成科学研究科基盤情報学専攻

藤田 隆史，近藤 裕也，
藤島 実，鳳 紘一郎

東京大学大学院工学系研究科電子工学専攻

石田 光一

概要：高速広帯域型の通信は有線から無線，光など様々なプラットフォーム上で実現されるが，高度な高周波アナログ技術を必要とする．CMOS 回路ははバイポーラ回路や化合物回路に比べて高周波特性が悪化することが知られている．しかし，回路の低コスト化，
システム・オン・チップ化には CMOS による RF（Radio-Frequency）/アナログ回路の実現が望ましい．当研究室では，低コスト CMOS プロセスによる無線通信回路の設計に関する研究に取り組んでいる．今回試作したのは，（1）2.45GHzISM 帯域用受信回路（低雑音増幅器・ミキサなど），及び（2）アナログ集積回路設計技術習得を目的とした高速 OTA（Operational Transconductance Amplifier）回路である．
設計期間： 2 人月以上，3 人月未満
Diva, Cadence 社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 100 以上，1000 未満

試作ラン：ローム CMOS0.6µm 4.9mm 角

チップ種別：

通信（RF 回路，ATM など）

非単調ニューロンを用いたストカスティックニューロシステム
東北大学電気通信研究所

根本 憲，金城 光永，佐藤 茂雄，中島 康治

概要：ニューラルネットワークを集積化する際，ディジタル方式はノイズに強いなどの利点を持つ．だが，乗算回路および活性化関数部を実現するためには多くのトランジスタ数132が必要なため，1 チップに格納可能なニューロン数には限界がある．よって大規模なディ
ジタルニューロシステムの実現にむけ，ストカスティクロジックを取り入れたシステムの集積化を行った．ストカスティックロジックを用いると乗算回路を AND ゲート 1 つで実
現でき，また活性化関数部を XOR ゲートで簡単に実現できるため，一般的なディジタル方式より多くのニューロンを 1 チップに格納可能である．今回は決定論的ボルツマンマシ
ン学習機能をもった，8 ビットの荷重値精度をもつシステムのチップを試作した．またシステムに非単調ニューロンを用いた．非単調ニューロンを用いることは単調ニューロンを用いる場合よりも少ないニューロン数で問題を解くことが可能であるため集積化の観点から非常に有効であると考えられる．
設計期間： 3 人月以上，4 人月未満
ジスタ数： 100,000 以上

設計ツール： Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：その他

トラン

参考文献：［1］近藤，矢内，沢田， ス

トカスティックロジックで構成された神経回路網の能力とコーディング雑音 ，信学技報，NC90-27，1990

LSI 設計実習における 16 ビットパイプラインプロセッサの設計（1）
奈良先端科学技術大学院大学情報科学研究科

中西 正樹，石井 淳，鈴木 真人，
中本 義人，堀山 貴史，木村 晋二

概要：奈良先端科学技術大学院大学・情報科学研究科ではハードウェア記述言語を用いた
LSI 設計実習を行っている．本チップは実習の一環として製作されたもので，4 名分のパイプラインプロセッサを 1 チップにまとめたものとなっている．設計課題は DLX アーキ
テクチャに従うパイプライン制御のプロセッサで，ストール処理，データフォワーディン
グ等の基本機能を有する他，内部レジスタを可観測にしている．修士 1 年生 3 名と助手 1名が，基本機能と入出力端子を共通仕様とし，命令セットから各自が独立に VHDL で設計し，マクロセルとしてレイアウトまでを行った．4 個のプロセッサと外部の I/O との接続を決定するプロセッサの選択回路の設計および全体のレイアウトは助手が担当した．自作の汎用テスト基板により，本 LSI の動作確認を行ったが，テスタによる測定は現在のところ行っていない．
設計期間： 8 人月以上，9 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC トランジスタ数： 100,000 以上
マイクロプロセッサ

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：

LSI 設計実習における 16 ビットパイプラインプロセッサの設計（2）奈良先端科学技術大学院大学情報科学研究科

中西 正樹，堀山 貴史，木村 晋二

概要：奈良先端科学技術大学院大学・情報科学研究科ではハードウェア記述言語を用いた
LSI 設計実習を行っている．本チップは実習の一環として製作されたもので，4 名分のパイプラインプロセッサを 1 チップにまとめたものとなっている．設計課題は DLX アーキ
テクチャに従うパイプライン制御のプロセッサで，ストール処理，データフォワーディン
グ等の基本機能を有する他，内部レジスタを可観測にしている．岩垣剛，岡充，河野智彦，
古川哲也の修士 1 年生 4 名が，基本機能と入出力端子を共通仕様とし，命令セットから各自が独立に VHDL で設計し，マクロセルとしてレイアウトまでを行った．4 個のプロ
セッサと外部の I/O との接続を決定するプロセッサの選択回路の設計および全体のレイア
ウトは助手が担当した．自作の汎用テスト基板により，本 LSI の動作確認を行ったが，テスタによる測定は現在のところ行っていない．
設計期間： 8 人月以上，9 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：マイクロプロセッサ

高速 CMOS 受光素子 TEG
奈良先端科学技術大学院大学物質創成科学研究科

平井 隆夫，太田 淳

概要：本試作チップは CMOS による高速受光素子に関するものである．横方向の櫛形受
光素子により容量低減を図り高速化を目指している．また高速変調用のトランスインピ
ーダンスアンプを組込んでいる．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ数： 10 以上，100 未満

チップ種別：イメージセンサ/スマートセンサ

133

12 ビット CMOS パイプライン AD コンバータ
大阪大学大学院工学研究科

畠中 信伍，谷口 研二

概要：〈はじめに〉高精度パイプライン方式の AD コンバータを実現する際，キャパシタのバラツキが問題となる．従来，これを軽減するため，面積の大きなキャパシタを利用した 2 ステップ・アーキテクチャー設計が一般的に用いられている．本試作では大きな面
積のキャパシタを用いることなく，一つのキャパシタを繰り返し用いて電荷の送出・蓄積を行う新しいアーキテクチャーのパイプライン ADC を提案し試作・設計を行った．〈試作チップ〉今回の設計では 1 サイクル 4 相の制御クロックを用い同一キャパシタでサン
プリング・加減算を行うことで，キャパシタのバラツキによる精度劣化を改善する方法を用いた．このパイプライン ADC の特徴は，（1）キャパシタのミスマッチを考慮してサイズを大きくする必要がない（2）キャパシタのサイズを kT/C ノイズが許す限り小さく設計できる（3）チップ面積の削減が可能である．電源電圧 3V で 12 ビット，10MHz のスペックを狙って設計した．
設計期間： 1 人月以上，2 人月未満
社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 1,000 以上，10,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：アナログ

ΔΣ型 AD コンバータの設計（2）大阪大学大学院工学研究科電子情報エネルギー工学専攻

岩村 宏，畠中 信伍，
小川 徹，谷口 研二

概要：低速高精度 AD, DA コンバータの理論的背景についての理解を深め，また，デジア
ナ混載回路におけるノイズを考慮したレイアウトについて学習することを目的として，Δ
Σ型 AD コンバータの変調器部分の設計を行った．回路には，全差動型 A/AB 級 OP-AMP，キャパシタ，ポジティブエッジトリガ D フリップフロップ，ノンオーバーラップクロッ
ク生成回路を用いた．また，ノイズ対策のためにアナログ部にガードリングを配置し，レ
イアウト面でも回路の対称性を重視したレイアウトを行った．今回の設計では，前回設計した AD コンバータをベースにして 3 次のΔΣ変調器を構成した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Analog Artist
0.6µm 4.5mm 角

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

MOS Current Mode Logic を用いた拡散符号生成器
大阪大学工学部

清水 新策，Tan Boon Keat，谷口 研二

概要： CDMA 通信方式の変復調回路で用いられる拡散符号生成器を MOS 電流モード論
理回路を用いて設計した．拡散符号生成器は回路ブロックの中でも最も高速で動作するため，低消費電力化が要請されている．MOS 電流モード論理回路は動作周波数に対し消費電力が一定である特徴を持っている．シミュレーションの結果，従来の CMOS 論理回路で構成した場合の 1/3 以下の消費電力で 200MHz 動作の拡散符号生成器が設計できること134を確認した．符号生成器は 5 段の線形帰還シフトレジスタで構成され，異なる初期値により 31 種類の拡散符号を生成することができる．チップ内には，素子によるばらつきを調べるために計 7 種類の拡散符号生成器を組み込んだ．電源電圧は 3.3V である．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC
0.6µm 4.5mm 角

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：ニューテクノロジ

最小ハミング距離検索機能を有する小面積・高速連想メモリの設計（2）広島大学ナノデバイス・システム研究センター

行天 隆幸，早田 嘉浩，Mattausch Hans Jurgen

東京大学大規模集積システム設計教育研究センター

小出 哲士

概要：我々のグループでは，高集積化・高速化を同時に満足できる全並列型アーキテクチ
ャによる新しい連想メモリを提案している［1］．今回は，高度な検索能力を必要とする画
像認識や画像圧縮などのアプリケーションに本連想メモリを応用させるために，検索能力を高めるための回路の改良を行った．回路を改良することにより，前回の試作チップと比べてデータ長が 6 倍長いデータを同じ時間で処理することが可能となった．今回設計したチップは，最小ハミング距離検索機能を有する 32 行 128 列連想メモリ（メモリ容量
24kbit）である．レイアウト設計はフルカスタム設計で行い，完成したレイアウトから回路を抽出し，HSPICE を用いて動作の検証を行った．検証した結果，条件が最も悪い場合においても，検索時間が 100nsec 以下で実現可能であることを見積もることができた．
設計期間： 1 人月以上，2 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 100,000 以上

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：メモリ

参考文献：［1］H.J.Mattausch, T.Gyohten, Y.Soda and T.Koide, “An architecture for compact associative memories with deca-ns nearest-match capability up tolarge distance”, ISSCC Digest of Tech. Papers, pp.170-171, 2001.

ゼロ交差検出回路の設計
九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院命体工学研究科

八木 哲也

概要：ラプラシアン‐ガウシアン型の空間フィルタリングが施された画像においてはゼロ交差を検出することで輪郭画像が抽出できる．本回路では，空間フィルタ機能をもつビジョンチップから 1 画素ずつ入力されるアナログ画像信号に対して連続 2 画素間の入力値を比較し，それらが外部から与えられる基準レベルを交差し，かつその傾きが外部から与えられる傾きレベルよりも大きいとき，その点をゼロ交差点として出力する．ゼロ交差検出回路は，サンプルホールド回路部，アナログ差分演算回路部，アナログコンパレータ，
及び論理ゲート部から構成される．本チップには，これらの要素回路それぞれの特性を評価するための TEG 回路も含まれる．なお，テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 4.5mm 角

トランジスタ

チップ種別：演算回路（乗算器，除算器など）

ステレオ奥行き抽出回路 & 電流モード距離演算回路 TEG
東京大学工学系研究科

野村 周央

東京大学新領域創成科学研究科

小川 誠，柴田 直

概要：両眼視による奥行き抽出を実現するには，マッチングを行うためにベクトル間の距離を求める演算が必要になる．ベクトル間のマンハッタン距離を求めるには，差分絶対値演算と総和演算が必要となる．本チップには，ソースフォロワを利用した差分絶対値演算回路 4 つと，キャパシタによってそれらの総和をとる回路を TEG として実装した．
また，別の距離演算回路として電流モードで距離演算を行うものも TEG として入れた．

135

これはトランジスタ 6 個とキャパシタ 2 個で構成される．スカラーの距離演算回路とそれを並列に接続して 4 次元のベクトル間の距離演算を行う回路，また出力される距離の大小を判断するためのコンパレータを TEG として入れた．
設計期間： 1 人月以上，2 人月未満
Dracula DRC, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：

アナログ/デジタル信号処理プロセッサ

パイプライン ADC
東北大学大学院工学研究科

高橋 和史，小谷 光司

東北大学未来科学技術共同研究センター

大見 忠弘

概要：システム・アプリケーションの高機能化に伴い，より高速で高精度な AD 変換が求められている．しかし一方，デジタル回路の微細化・低電圧化が進行する中，アナログ回路は様々な理由によりその恩恵を受けられていない．そこで，それに適合した低電圧・極微小信号で動作する高速高精度な AD 変換器を目指し開発を行っている．前述のようなAD 変換を行うにはパイプライン ADC が最も適しているのだが，その中の演算増幅器の性能に全体の性能が左右される．そこで今回は低精度だが上述の条件で高速動作可能な演算増幅器を設計し，その低精度によるエラーを回避する機構を備えたパイプライン型の
A/D コンバータを試作した．
設計期間： 2 人月以上，3 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 100 以上，1,000 未満

DC コンバータなど）

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：アナログ（PLL, A-D/DC-

参考文献：［1］T. Ohmi, S. Imai, and T. Hashimoto, Proceeding of VMIC Conf., pp.261-267, 1988.

フレキシブルプロセッサ（24 × 20 モジュール搭載版）
東北大学大学院工学研究科

堺谷 智，小谷 光司，須川 成利

東北大学未来科学技術共同研究センター

大見 忠弘

概要：半導体集積回路の高集積化が進みシステム LSI の時代が進むにつれ，現在の LSI 製
造技術は少品種大量生産向きであるにもかかわらず多品種少量のシステム LSI をも製造していかなければならない根本命題に直面している．更に，システム開発にはきわめて多くの人的労力と開発期間を要し，システム開発期間の短縮がシステム LSI 開発の最大の鍵となっている．そこで，ソフトウェアの処理を高速化する手法である「ソフトウェアアクセ
ラレータ」により上記システム LSI 開発における困難を解決するために，同一のハードウ
ェアで種々の回路構成を実現し機能を動的に切替えることが可能な高機能フィールドプロ
グラマブル集積回路である「フレキシブルプロセッサ」の試作・開発を行った．本チップ
は，テスタによる測定は行っていない．
設計期間： 1 人月以上，2 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Diva, Cadence 社 Analog Artist

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：マイクロプロセッサ

トランジスタ

参考文献：［1］Satoshi Sakaidani,

Naoto Miyamoto, and Tadahiro Ohmi, “Flexible Processor Based on Full-Adder / D-Flip-Flop Merged Module (FDMM)”, Accepted to JJAP (inpress).

カップリングノイズ測定用テスト回路の試作
東北大学大学院工学研究科

石田 雅裕，小谷 光司，大見 忠弘

概要： CMOS 集積回路の高速化・高集積化に伴い，クロストークによるカップリングノ
イズが問題となっている．クロストークノイズは，高速デジタルシステムにおいて論理故
障やタイミング故障を生じうる．今回の設計では，クロストークによるカップリングノイズの影響を測定・モデル化するためのテスト回路を設計した．試作したテスト回路は，リングオシレータとノイズカップリングのための配線構造をもつ．リングオシレータは，制136

御入力により発振のオン／オフを自由に切り替えることができる．クロストークによるカップリングノイズの影響は，配線に印加するノイズを制御し，リングオシレータの出力信号の変化を測定することにより定量化する．出力信号の測定には，テスタとオシロスコー
プをもちいる．実験の結果をもとに，クロストークカップリングのモデル化をおこなう．
設計期間： 0.1 人月以上，0.5 人月未満
Cadence 社 Dracula DRC

設計ツール： Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社 Dracula LVS,

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：

TEG（特性評価回路など）

CMOS 共鳴エージェント連想回路（改良版）
東京大学工学系研究科

山崎 俊彦，山本 憲，柴田 直

概要： ROHM99_3 で設計した「CMOS 共鳴エージェント連想回路」の測定結果を踏まえた改良版の回路である．2 つの演算回路の平均を取ることで演算特性をより高精度にする
回路，演算の厳密性すなわち類似度評価関数の特性を変化させるための新しい方式を評価する回路，入力信号の増減を簡単に調べるためのスロープ・ディテクタ回路（簡易型微分回路）などを追加してより詳細にデータが取れるテスト回路群を設計した．また，16 次
元，15 テンプレートの連想システムを設計した．この回路ではベクトルの要素ごとに重み付け，類似度演算の厳密性を変化させることができる．また，テンプレートベクトルの中から入力ベクトルにもっとも似通ったものを見つけだす Winner-Take-All 回路も備えている．これにより「柔軟な」連想システムの評価を行う．実際に測定を行い，すべての回路が正確に動くことが確認された．また，連想回路を用いて手書き文字の柔軟な認識にも成功した．
設計期間： 2 人月以上，3 人月未満
Dracula DRC, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 1,000 以上，10,000 未満

別：アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種

CMOS 共鳴エージェント連想回路（改良版）
東京大学工学系研究科

山崎 俊彦，山本 憲，柴田 直

概要： ROHM99_3 で設計した「CMOS 共鳴エージェント連想回路」の測定結果を踏まえた改良版の回路である．2 つの演算回路の平均を取ることで演算特性をより高精度にする
回路，演算の厳密性すなわち類似度評価関数の特性を変化させるための新しい方式を評価する回路，入力信号の増減を簡単に調べるためのスロープ・ディテクタ回路（簡易型微分回路）などを追加してより詳細にデータが取れるテスト回路群を設計した．また，16 次
元，15 テンプレートの連想システムを設計した．この回路ではベクトルの要素ごとに重み付け，類似度演算の厳密性を変化させることができる．また，テンプレートベクトルの中から入力ベクトルにもっとも似通ったものを見つけだす Winner-Take-All 回路も備えている．これにより「柔軟な」連想システムの評価を行う．実際に測定を行い，すべての回路が正確に動くことが確認された．また，連想回路を用いて手書き文字の柔軟な認識にも成功した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 1,000 以上，10,000 未満

Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種

別：アナログ/デジタル信号処理プロセッサ

デジタル連想回路
東京大学新領域創成科学研究科

小川 誠，伊藤 潔人，柴田 直

概要：知的情報処理などでよく用いられるパターンマッチングは従来の汎用プロセッサなどで行うと非常にコストの高い演算となる．そこで連想想起を専用プロセッサで高速に処理する研究を行っている．今回，デジタルで距離演算を効率よく行うためのデジタ
ル回路単体を TEG として試作した．具体的には，重み付き差分絶対値和演算に特化したALU，最小距離を高速に検索することができる Winner-Take-All 回路をいれた．ALU は重
み付き差分絶対値和を単一命令で実行するため汎用プロセッサで同演算をおこない，よ137

り回路的にも小さくなっている．WTA 回路では 24 ビット 128 ワードの中から最小値を 4サイクル @100MHz で検索することが可能になっており，入力するワードを自由にマスクすることで自由度の高い Winner-Take-All を実現する．
設計期間： 2 人月以上，3 人月未満
社 Diva

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：アナログ/デジタ

ル信号処理プロセッサ

複眼薄型撮像システム用 CMOS イメージセンサ
大阪大学大学院工学研究科

北野 洋司，谷田 純

概要：多数の微小レンズからなる複眼光学系を用いた CMOS イメージセンサを，さらに複数個組み合わせ，広い視野を実現する薄型撮像システムの試作を行っている．今回，このシステムに用いる CMOS イメージセンサの作製をめざし，CMOS イメージセンサの設計を行った．本チップは，イメージセンサ回路の動作確認を目的とする．そのために，前回搭載したイメージセンサの駆動回路を削除し，外部から駆動信号を供給することにより，回路動作の細かな制御を詳細に行えるようにした．イメージセンサ回路は，口径 600µm，
焦点距離 1.5mm，レンズ数 4 × 4 のマイクロレンズアレイとの組み合わせを想定し，画素数 32 × 32，画素サイズ 60µm × 60µm，開口率 56.3% とした．また，前回の試作チップにおいてチップ面積の制限から配線領域を十分に確保できなかったため，今回はチップ
面積を大きくして余裕を持って配線を行えるようにした．
設計期間： 2 人月以上，3 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 1,000 以上，10,000 未満

ートセンサ

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：イメージセンサ/スマATLAS 実験用 タイミング調整 IC ver1
東京大学理学系研究科

香取 勇一

高エネルギー加速器研究機構

佐々木 修

概要： 2006 年から欧州原子核研究機構において，ヒッグス粒子，超対称性粒子の探索を目的とした ATLAS 実験が開始される予定である．本チップは ATLAS 検出器において，
信号処理，特にタイミング調整のために使われるチップである．この IC は，検出器からの LVDS 信号を受け，これを TTL に変換する．信号はさらに DLL（Delay Lock Loop）を使った可変遅延回路を通過し，クロックと同期がとられて出力される．また遅延の値などのパラメータを設定するために JTAG プロトコルも搭載している．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社
Dracula DRC トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 4.5mm 角

チップ種別：アナログ/デジ

タル信号処理プロセッサ

光インターフェース LSI のためのプリアンプの試作
金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

概要：光インターフェース LSI において，受光器と受信回路をワンチップ化するためには
高速応答プリアンプが必要である．しかし受光器であるフォトダイードの容量が非常に大きく，受信回路の高速化を困難にしている．今回の試作したのは，並列帰還型のプリアンプである．並列帰還抵抗により回路の入力インピーダンスを低減し，高速動作するプリアンプを設計した．
138

設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 10 以上，100 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ

チップ種別： TEG（特性評価回路など）

機能メモリ構造を用いた並列平均値処理回路の設計
京都大学エネルギー科学研究科

常村 修，関本 大郷，山口 直人，野澤 博

概要：現在の機能メモリの多くは加算機能を基本としている．機能メモリの応用範囲を更に広げる為，除算機能に特化した機能メモリについて調べることが有用である．今回，その第一段階として，除算処理に逆数表参照方式を採用し，ビット直列ワード並列演算を基本とした機能メモリ型並列プロセッサの設計・試作を行った．回路は演算部と制御部からなる．演算部は機能メモリ構造を基本とし，加減算機能を付加した数個のレジスタ + 入
出力インタフェイスを最小単位とする．並列度に応じてこの基本ブロックを並列させる．
制御部は入力データ数カウンタ，制御回路及び逆数表からなる．複数の演算ブロックに加えられる制御信号は共通で，全てこの制御部から生成される．除算処理は，制御部の入力
データ数カウンタ，逆数表と演算部で保持されているデータ総和を利用して行われる．
（尚，テスタによる測定は行っていない．
）
設計期間： 3 人月以上，4 人月未満

設計ツール： Cadence 社 Verilog-XL, Avanti 社 Apollo, Silvaco 社 Expert 2.5.8.R, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC トランジスタ数： 1,000 以上，10,000 未満
ップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チ

参考文献：［1］藤井，野澤，小林，田丸，干場，松本， 強誘電体を用いたビット直［2］（1999）．
列ワード並列型機能メモリの設計 ，Proceedings of the 1999 IEICE General Conference, Electronics

PLL クロック・ジェネレータ回路
大阪大学工学部

伴 彰浩，谷口 研二

概要：アナログ回路ブロックの 1 つである，PLL クロック・ジェネレータ回路を設計・試作した．この回路は位相・周波数比較器，チャージポンプ回路，ループフィルタ，
VCO 回路から構成されている．本設計ではチャージポンプ回路に工夫を施し，（1）回路とNMOS，PMOS のスイッチを用いた基本的なチャージポンプ回路と，（2）スイッチング電流による影響を軽減するためのパスを設けたチャージポンプ回路，の 2 種類の回路を設計した．位相・周波数比較器は NAND ゲートを用いた論理回路で構成し，ループ・フィル
タはパッシブ・フィルタを用いた．VCO は 7 段のインバータから構成される currentstarved VCO である．さらに 16 分周器を用いることにより，電源電圧 3［V］の下で，入力周波数 4MHz を 64MHz の出力信号として取り出すことができる．設計期間は，約 2 ヶ月間であった．
設計期間： 0.5 人月以上，1 人月未満
社 Dracula DRC

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence

トランジスタ数： 100 以上，1,000 未満（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別：アナログ

参考文献：小沢 利行， PLL 周波数シンセサイザ回路設計 ，総合電子出版,1998

アナログ要素回路 TEG
大阪大学工学研究科

吉村 隆治，小川 徹，谷口 研二

概要：本チップは IP プロジェクトに関連して試作したチップである.アナログ回路を設計するために欠かせない基本的な部品の試作を行なった．（i）バンドギャップリファレンス
回路： n-well を用いたバイポーラトランジスタを利用し回路を構成した．（ii）アナログバ
ッファ回路：アナログ信号を出力するためのバッファ回路をオペアンプを用いて構成した．10MHz のアナログ信号を取り出す事ができるよう設計した．（iii）差動アンプ：アナ
ログ要素回路として CMFB 用の端子を持った差動アンプを設計した．（iv）ノイズ測定用

139

回路：ノイズを発生させるためのリングオシレータを配置し，基板およびウェルに設けたコンタクトの電位と外部から入力した基準電圧をコンパレータで比較する事によってノイズ源の影響を調べる回路を構成した．また，コンタクトの周りにガードリングを設けてその影響も測定できるような構成とした．（v）コンタクト抵抗を測定 TEG ：高精度のアナログ回路ではコンタクトにおける抵抗などの影響が懸念される．そこで，多数のコンタクトを直列に接続しそれらの抵抗を測定する事によってコンタクト 1 個当たりの抵抗が測定できる．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Verilog-XL, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence

社 Dracula LVS, Cadence 社 Dracula DRC トランジスタ数： 100 以上，1,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チ

ップ種別： TEG（特性評価回路など）

相関検波を用いた輝点検出センサの試作
東京大学 大学院工学系研究科
東京大学工学部

大池 祐輔

池田 誠

東京大学大規模集積システム設計教育センター

浅田 邦博

概要：光投影法を用いた 3 次元計測システムにおいて，背景光などの外乱の存在する理想的でない環境では，背景光などの光源とは独立に投射した光源を検出する必要がある．
また，開かれた空間での光投影法の適用には，投射光の強度を安全なレベルまで落とす必要があり，従来の輝点検出法では対応できない．これらの問題を解決する方法のひとつとして，周波数変調を加えた光を投射しセンサ面内でこれを相関検波することで，背景光などのその他の周波数成分とは独立に投射光を検出することが可能である．Rohm0.6µm プ
ロセスを用いて相関検波をセンサ内で行うための回路を有した画素回路を試作した．相関検波の動特性改善のための工夫をしたものや，相関検波の方法の異なるものなど数種類のテスト回路を試作した．投射した光の約8 倍の輝度を持つ背景光の中で輝点検出が可能であり，異なる周波数成分とは独立に検出可能である．設計は修士課程 1 年の学生
が 1 名で行った．設計には約 1 ヶ月を要し，回路規模は 39k トランジスタとなった．
設計期間： 0.5 人月以上，1 人月未満
100,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ数： 10,000 以上，

チップ種別：イメージセンサ/スマートセンサ

テスト回路群と 2 ビットマイクロプロセッサ
静岡理工科大学電子工学科

山田 浩之，増田 智美，丹治 影斉，山下 真彦

静岡理工科大学大学院材料科学専攻

落合 忠博

静岡理工科大学材料科学専攻電子工学科

波多野 裕

概要：今回設計した回路は，ゲートアレイ方式の 2 ビットマイクロプロセッサ，2 ビット
ALU，JKFF，JKFF クリア付き，DFF，DFF クリア付き，及び，フルカスタムの 4 ビット
SRAM メモリセル，更に，ロームのセルライブラリを使用したカウンタ，シフトレジス
タ，全加算器，全減算器である．ニューロン MOS を使用した 3 入力インバータ，全加算器も設計した．
設計期間： 3 人月以上，4 人月未満

設計ツール：，Cadence 社 Dracula DRC

トランジ

スタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種

別： TEG（特性評価回路など）

BS チューナーの実現を目指した基本回路の試作
東京工業大学大学院理工学研究科

和田 和千，高木 茂孝，藤井 信生

概要：本試作では，BS チューナーの実現を目指して，BS チューナーで必要となる各回路ブロックの基本動作の確認を目的としている．例えば，BS チューナーで必要となる実際の低雑音増幅器は 1GHz 程度の高い周波数で増幅作用を示す必要があるが，今回のプロセ
スでは周波数が高すぎるので，スパイラルインダクタの特性，雑音性能などの基本的な事
項の確認に主眼を置いている．具体的には，低雑音増幅器や FM 信号検波用の PLL，ディ
140

エンファシス機能を兼ねた，画像と音声を分離するためのフィルタ，15Hz の三角波であるエネルギー拡散信号を除去するためのクランプ回路を構成している．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva
満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ数： 100 以上，1,000 未

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

ソース電位で制御する CMOS リングオシレータとそれを用いた PLL 回路，および CMOS イメージセンサの試作
中央大学理工学部情報工学科

松本 純一，鹿野 裕明，原田 知親，榎本 忠儀

概要：ソース電位で制御する CMOS リングオシレータ（Source Voltage-Controlled
Oscillator ： SVCO）とそれを用いた PLL 回路，および，動作確認と基本特性評価を目的とした CMOS イメージセンサ TEG を設計し，試作した．PLL については，SVCO と，位相周波数比較器，レベル変換器，及びチャージポンプ，ループフィルタを搭載しており，これらを用いて PLL を構成できるようにしている．また，CMOS イメージセンサについては，センサー部（画素数： 8 × 8 画素），1 画素の特性評価用 TEG，そしてアナログ出力バッファを搭載している．1 画素あたりの画素回路は 3Tr，画素サイズは 15um × 36um
である．
設計期間： 3 人月以上，4 人月未満
Dracula LPE, Cadence 社 Dracula DRC

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社
トランジスタ数： 1,000 以上，10,000 未満

ップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チ各種演算回路および低電力メモリの試作
中央大学理工学部情報工学科

小田部 晃，江井 友美，鹿野 裕明，
岡 佳憲，原田 知親，榎本 忠儀

概要：桁上げ選択形差分絶対値和回路，低電力 8 ビット平方根回路および待機時低電力
SRAM を試作した．差分絶対値和回路については 1 画素分の差分絶対値を得る
差分絶対値回路と 1MB 分の差分絶対値を累算する

16 ビット累算回路

8 ビットから構成される．平方根回路については非回復アレイ配列型平方根除算アルゴリズムを用い，2 種類の減算機能付全加算器を 20 個配列することにより，平方根演算を実現する．SRAM については，動的に制御可能な DC/DC コンバータを搭載し，待機時消費電力の削減効果，および動作時の安定性等を測定する 1k ビットメモリセルアレイ，16 ビット SRAM から構成
される．
設計期間： 5 人月以上，6 人月未満
Dracula DRC

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別：演算回路（乗算器，除算器など）

アナログ時系列情報連想相関システム
東北大学電気通信研究所

鈴木 暁人

東北大学 電気通信研究所

金城 光永，佐藤 茂雄，中島 康治

概要：時系列のアナログ信号を入力とし，予め保持している最も近い記憶（アナログ信号）を判定する，時系列情報連想記憶システムである．まず，アナログ入力信号とアナ
ログ記憶信号の差を減算回路で計算する．本チップでは，減算回路は 5 つあり，5 つの記
憶信号まで対応できる．この出力を 5 入力 WTA（Winner Takes All）回路で受け，アナロ
グ入力信号に最も近い記憶のフラグ（デジィタル）を立てる．このフラグは次段の141

SRAM を利用した加算器で時間的に加算され，再度 WTA を利用して，最終的に，入力に最も類似した一つの候補に絞りこむ．入力段に近い部分ではアナログ技術，出力段に近い部分ではディジタル技術を用いることで，アナログ信号の実時間処理を指向した．
設計期間： 2 人月以上，3 人月未満
スタ数： 100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジ

チップ種別：アナデジ混載

単体 MOSFET と CDTMOS 回路の TEG
広島市立大学情報科学部

寺田 和夫，永光 正知

概要：少数の入出力端子で大量の単体 MOSFET の諸特性を測定するための TEG（Test
Element Group）と容量結合を利用した動的しきい値電圧制御 MOS 回路（CDTMOS）の
TEG である．前者では，カウンタとデコーダを用いて入出力端子に接続する単体 MOSFET を切り換えることができるようにして，設計寸法の異なる大量の単体 MOSFET を測定できるように配置してある．入出力端子と単体 MOSFET の間にデコーダが入るため，
単純な配置ではデコーダが精密な測定の邪魔になる．この邪魔を防ぐため，幾つかの工夫をしている．この TEG は MOSFET モデルに対する設計寸法の影響を調べるために使用する．後者は以前設計試作した「容量結合型 CDTMOS インバータ」［1］の改良版である．
以前の設計ではソースと基板を共に接地線に接続したため，基板電圧の効果を評価できな
かった．特にこの回路では MOSFET のしきい値電圧が動作に大きな影響を与えるため，基板電圧によってある程度自由にしきい値電圧を変化できることが回路評価に取って重要である．
設計期間： 1 人月以上，2 人月未満
ローム CMOS 0.6µm 3.8mm 角

設計ツール： Cadence 社 Virtuoso

トランジスタ数： 1,000 以上，10,000 未満

チップ種別： TEG（特性評価回路など）

MOS インバータ ，1999 年 VDEC 年報（1999）．

試作ラン：

参考文献：［1］寺田，寺内，木島， 容量結合型 CDT-

Simple TMC LSI
東京農工大工学部

宿口 泰弘，El-Farabi Razali

高エネルギー加速器研究機構素粒子原子核研究所

新井 康夫

概要： TMC（Time Memory Cell）LSI は，高エネルギー加速器実験用に開発された時間測定用 LSI で，さまざまな素粒子が検出器を通過する際に得られる信号の到着時間を高精度（〜 250ps）に測定することが出来る．現在までに数種類の TMC LSI が開発され，使用されているが，いずれも大規模な衝突ビーム型実験用に開発されたため，小規模な固定標的型実験などでは使いづらい面がある．そこで，今回このようなでも実験使いやすい汎用で安価な TMC LSI を開発することにした．TMC 回路の基本 LSI 構成は，インバータチェインによるリングオシレターに PLL（Phase Locked Loop）回路を組み合わせたもので，クロック周期の 1/32-1/16 の時間間隔を持った基準信号により，時間測定を行うことが出来る．
今回の試作は第 1 回目だったので，これらの基本回路を設計し，性能評価を行うことを目的とした．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Synopsys 社 VSS, Avanti 社

Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC トラ
ンジスタ数： 1,000 以上，10,000 未満
バータなど）

試作ラン：ローム CMOS 0.6µm 3.8mm 角

チップ種別：アナログ（PLL, A-D/DC-DC コン

参考文献：［1］Y. Arai, “Multi-Hit Time-to-Digital Converter VLSI for High-Energy Physics Experiments”, Proceedings of

the Asia and South Pacific Design Automation Conference 2001 (ASP-DAC 2001), pp. 5-6.

12 ビット逐次比較形 AD 変換器，DA 変換器
仙台電波工業高等専門学校専攻科電子システム専攻
仙台電波工業高等専門学校電子工学科

佐藤 泰一

松浦 洋，新穂 哲郎，浅見 誠治

概要：ディジタルとアナログ回路の混在する 12 ビットの逐次比較形 AD，DA 変換用 LSIを設計した．この回路は校内の学生実習に用いているプリント基板に実装された 3 ビットの同形式の変換器の高度化を目的として計画されたものでもある．試作に当たっては，スタンダードな設定のものの他に，基本部分のレイアウト設計から自作して，設計を積み上142げていった回路も別に挿入して，両者の特性の比較を行う予定である．また，オペアンプ，
リングカウンタ，抵抗等もそれぞれ単体でも配置してあり，その回路部分の特性と精度も測定できるように留意した．
設計期間： 6 人月以上，7 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
ローム CMOS 0.6µm 3.8mm 角

トランジスタ数： 100 以上，1,000 未満

試作ラン：

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

複眼光学系を利用した薄型撮像システムのためのイメージセンサ
大阪市立大学工学部

岸 隆史，宮崎 大介，松下 賢二

概要：複眼光学系はマイクロレンズアレイを使用することによって光学系の厚さを小さくし，薄型の撮像システムを構築することができる．本研究では複眼光学系に適したイメー
ジセンサを試作し，実際に薄型の撮像システムを構築する予定である．今回の試作では，
画素数 32 × 32，画素ピッチ 30µm のセンサを設計した．各画素はフォトダイオード，水平選択用のトランジスタ，リセット用のトランジスタ，ソースフォロアの 3 つのトランジ
スタからなる．また，水平選択，垂直選択用をするためにそれぞれシフトレジスタを設置した．HSPICE によるシミュレーションで動作を確認した．また，フォトダイオードの特性を測るために TEG を入れた．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Diva, Cadence 社 Analog Artist
3.8mm 角トランジスタ数： 1,000 以上，10,000 未満

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ローム CMOS 0.6µm

光インターフェース LSI のためのプリアンプの試作
金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

概要：光インターフェース LSI において，受光器と受信回路をワンチップ化するためには
高速応答プリアンプが必要である．しかし受光器であるフォトダイードの容量が非常に大きく，受信回路の高速化を困難にしている．今回の試作したのは，並列帰還型のプリアンプである．並列帰還抵抗により回路の入力インピーダンスを低減し，高速動作するプリアンプを設計した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 10 以上，100 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

トランジスタ

チップ種別： TEG（特性評価回路など）

光インターフェース LSI のためのプリアンプの試作
金沢大学工学部

深山 正幸，藤田 隼人，中村 公亮

概要：光インターフェース LSI において，受光器と受信回路をワンチップ化するためには高速応答プリアンプが必要である．しかし受光器であるフォトダイードの容量が非常に大きく，受信回路の高速化を困難にしている．今回の試作したのは，並列帰還型のプリアンプである．並列帰還抵抗により回路の入力インピーダンスを低減し，高速動作するプリアンプを設計した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC, Cadence 社 Diva
数： 10 以上，100 未満

試作ラン：ローム CMOS 0.6µm 3.8mm 角

143

トランジスタ

チップ種別： TEG（特性評価回路など）

2 次元アナログ人工網膜チップの設計
九州工業大学大学院情報工学研究科
九州工業大学大学院生命体工学研究科

亀田 成司
八木 哲也

概要：人工網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった特徴を持つ．
今回の設計では，自然照明下における実時間画像処理を基本視座とし，アナログ人工網膜
チップを製作した．各画素は六角格子状に配置され，チップは 2 次元ラプラシアン‐ガ
ウシアン型のフィルタ特性を持つ．今回試作した人工網膜チップは，網膜初段の外網膜の回路構造を模擬したものである．集積回路の素子のばらつきを補償する機構を付加し，光センサ部にはアクティブピクセルセンサを用いた．水平，垂直シフトレジスタによって選択された画素の出力を電圧値として読み出す．画素の出力回路を共通化することで空間解像度を向上させる工夫を行っている．画素数は 67 × 78，画素サイズは 109µm × 95µm，開口率は 1.75% となった．テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：イメージセンサ/スマートセンサ

亀田，飯塚： 可変受容野を備えた超並列アナログ知能視覚センサ ，pp.104-113，信学論

トランジスタ

参考文献：
［1］
八木，

D-II, J81-D-1，2，（1998）．

2 次元アナログ人工網膜チップの設計
九州工業大学大学院情報工学研究科

亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

概要：人工網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった特徴を持つ．
今回の設計では，自然照明下における実時間画像処理を基本視座とし，アナログ人工網膜
チップを製作した．各画素は六角格子状に配置され，チップは 2 次元ラプラシアン‐ガウ
シアン型のフィルタ特性を持つ．今回試作した人工網膜チップは，網膜初段の外網膜の回路構造を模擬したものである．集積回路の素子のばらつきを補償する機構を付加し，光センサ部にはアクティブピクセルセンサを用いた．水平，垂直シフトレジスタによって選択された画素の出力を電圧値として読み出す．また，水平シフトレジスタで列を選択することで，画像データの読み出しを列並列に行うことができる．画素数は 40 × 46 で，画素サイズは 179µm × 155µm，開口率は3.14 ％となった．テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 100,000 以上

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別：イメージセンサ/スマートセンサ

亀田，飯塚： 可変受容野を備えた超並列アナログ知能視覚センサ ，pp.104-113，信学論

トランジスタ

参考文献：
［1］
八木，

D-II, J81-D-1，2，（1998）．

2 次元アナログシリコン網膜チップの設計
九州工業大学情報工学部

下ノ村 和弘，亀田 成司

九州工業大学大学院生命体工学研究科

八木 哲也

概要：シリコン網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった特徴を持
つ．今回の設計では，自然照明下における実時間画像処理を基本視座とし，アナログシリ
コン網膜チップを製作した．各画素は六角格子状に配置され，チップは 2 次元ラプラシア
144

ン‐ガウシアン型のフィルタ特性を持つ．今回試作したシリコン網膜チップは，網膜初段の外網膜の回路構造を模擬したものである．集積回路の素子のばらつきを補償する機構を付加し，光センサ部にはアクティブピクセルセンサを用いた．水平，垂直シフトレジスタ
によって選択された画素の出力を電圧値として読み出す．これらのシフトレジスタとして
リセット，双方向データシフトできるものを採用し，より柔軟な出力読み出しを可能にした．画素数は 40 × 46 で，画素サイズは179µm × 155µm，開口率は 3.14 ％となった．なお，テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
数： 10,000 以上，100,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.6µm 8.9mm 角

トランジスタ

チップ種別：イメージセンサ/スマートセンサ

4 進木スキャン機能を有するスマートポジションセンサ
東京大学工学系研究科
東京大学 VDEC

根塚 智裕，池田 誠

浅田 邦博

概要： 3 次元計測の方式の 1 つであるスポット光投影法においては，対象物にスポット光を投影し，センサ面上におけるスポット光の座標を求めることにより，3 角測量の原理に基づき，対象物の 3 次元形状を計測する．本試作では，センサ面上におけるスポット光の座標を高速に検出するための，スマートポジションセンサの設計を行った．チップは，
可変のサイズの矩形領域内の画素値の論理和を取得することが可能な 256 × 256 画素の画素アレイ，可変のサイズ領域を選択する専用のアドレスデコーダ，4 進木スキャン制御
回路，および重心演算回路から構成される．本試作では，従来のポジションセンサ［1］と比較して，画素回路の開口率の改善，画素サイズの小型化，アドレスデコーダの高速化，制御回路および演算回路の集積を行い，従来型に対して，約 1 桁の性能向上を図った．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC
角

チップ種別：マイクロプロセッサ

トランジスタ数： 100,000 以上

試作ラン：ローム CMOS 0.6µm 8.9mm

参考文献：［1］T. Nezuka, M. Hoshino, M. Ikeda and K. Asada “A Position Detection Sensor for

3-D Measurement”, Proc. of ESSCIRC, pp.412-415, (2000).

遺伝的アルゴリズム専用ハードウェアの VLSI名古屋大学大学院工学研究科

早川 貴仁，松崎 元昭，小林 良太郎，
安藤 秀樹，島田 俊夫

概要：遺伝的アルゴリズムは組合せ最適化問題をはじめとした様々な分野において用いられている解探索アルゴリズムである．我々が提案した遺伝的アルゴリズム専用ハードウェ
ア H^3 エンジンはパイプラインストールが全く起こらないアーキテクチャであり，高い並列性を実現している．実際に FPGA に実装した結果，ソフトウェア処理に対して非常に高速であることが判明した．しかし FPGA では実現可能な回路規模や動作速度が十分なものではなかった．今回，回路規模や動作速度の向上のため，H^3 エンジンの LSI 化を行った．今回試作したチップは，チップ外部の FPGA や DSP 等とデータ通信を行いながら動作させることを前提としているが，単独でも動作可能である．またチップが動作するために必要なパラメータ等は外部から入力できるようにした．
設計期間： 3 人月以上，4 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社

Apollo, Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC トランジスタ数： 100,000 以上
CMOS 0.6µm 8.9mm 角

チップ種別：その他

試作ラン：ローム

参考文献：［1］北浦理，浅田英昭，松崎元昭，川合隆光，安藤秀樹，島田俊夫：パイプラインストールを除去した遺伝的アルゴリズム専用ハードウェア ，計測自動制御学会論文集，Vol.35, No.11，pages 14961504，1999．

フレキシブルモジュール評価用チップ
東北大学工学部

宮本 直人

概要：我々は「動的再構成可能な FPGA を作ること」を目標として掲げている．このチップは後述するフレキシブルモジュール（以下 FM と呼ぶ）を 1,024 個敷き詰めたフレキ
シブルプロセッサ（以下 FP と呼ぶ）であり，このプロセッサ上に実現できる論理回路の動作周波数及び機能切換え時間を測定するための評価用 TEG である．FM とは FPGA に含まれる CLB の 1 種である．FM は論理演算を行う部分（Full-Adder）と信号を記憶する部分（D-Flip-Flop）をマージすることにより，利用効率の良いファイングレインな CLB

145を実現できると考えている．この FM を搭載した FPGA を FP と呼ぶ．FP は回路機能の動的切換えができる．なぜならば，FP にはコンフィグレーションデータを格納するメモ
リプレーンを 2 枚持っていて，一方のメモリプレーンが FPGA の回路機能を実現している間，他方が次の演算処理に使われるコンフィグレーションデータの読込みを行うことができるからである．よって，回路機能の切換えはメモリプレーンをチェンジするだけで実現でき，オーバーヘッドタイムを最小限に抑えることが可能となる．
設計期間： 1 人月以上，2 人月未満
Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社

トランジスタ数： 10,000 以上，100,000 未満路など）

試作ラン：ローム CMOS 0.6µm 8.9mm 角

チップ種別： TEG（特性評価回

参考文献：［1］堺谷，宮本，大見， Dynamically reconfigurable Processor with Multi-Mode Operation Based on Newly

Developed Full-Adder / D-Flip-Flop Merged Module (FDMM)”, pp. 358-359, SSDM (2000).

平成 12 年度 第 1 回 ローム 0.35μm チップ試作（RO35001）
DRAM 混載マルチコンテキスト FPGA の試作
慶応義塾大学理工学部

川上 大輔，柴田 裕一郎，天野 英晴

概要：既存の FPGA を拡張し，チップ内に複数の回路構成情報を持たせたマルチコンテ
キスト FPGA と呼ばれるデバイスが開発されてきている．既存の FPGA が利用している
SRAM の代わりに DRAM を用いることで，より多くの構成情報をチップ内に格納することが可能になり，システムの性能をあげることが可能である．本チップは内部に保持できる構成情報を 16 個持つことが可能であり，FPGA の基本構成単位である論理セルを 40 セル，2 次元アレイ状に並べた構成をとっている．また各論理セルからのデータの出力にいくつかの制限を持たせている．また，回路構成用の DRAM は，MOS トランジスタのゲー
ト容量を DRAM セルに利用したものをカスタム設計し，利用した．
設計期間： 1 人月以上，2 人月未満
HSPICE, Cadence 社 Dracula DRC
プ種別：ニューテクノロジ

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チッ

参考文献： M.Motomura,et al, “An Embedded DRAM-FPGA Chip with Instantaneous Logic

Reconfiguration”, Proceeding of the Symposium on VLSI Circuits, 1997.

16bit マイクロプロセッサの試作
武蔵工業大学工学部

大内 康行，沼端 健悟，秋谷 昌宏

概要： 16bit マイクロプロセッサをトップダウンにより設計を行なった．マイクロプロセ
ッサは，AND，OR，XOR の基本論理演算，加減算の演算命令，比較命令，シフト命令，
146

データ転送命令，分岐命令，スタック操作命令のマイクロプロセッサとしての基本的な機能を有している．前回の ALU の試作を踏まえて，レジスタ，制御回路等を追加し，マイクロプロセッサとして動作するものになった．今回の試作にメモリを含めると，入出力
pin 数の不足，作業時間の増大，チップ面積の不足が予想されたため，外付けとすることにした．また，回路のチェック用として，マイクロプロセッサの ALU 部分と，3 段のインタバータチェインを含め設計を行った．
設計期間： 2 人月以上，3 人月未満
Apollo, Cadence 社 Dracula DRC

設計ツール： Cadence 社 Verilog-XL, Avanti 社

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チッ

プ種別：マイクロプロセッサ

IF システム LSI 及び ADC モジュレータの設計
広島大学工学部

吉田 和史，小川 卓臣，岩田 穆

概要：無線通信端末において，最も一般的なスーパーヘテロダイン方式の受信機では，IF 周
波数帯を持つためローカル発振器，ダウンコンバージョンミキサーが必要であり，また受信機に要求される電圧利得の多くは，周波数の低い IF 帯に割り振られる．PI/4QPSK のような位
相・振幅いずれにも情報をもつ変調方式を高精度で実現するためには位相雑音特性に優れたローカル発振器，フェーズリニアで利得を自動制御するアナログ増幅器が IF 帯で求められる．
これらの IF システムのワンチップ化を目指し MIXER, VCOPLL，AGCAMP の設計を行った．
測定では，DC カット回路の寄生容量により AGCAMP の位相特性が劣化しており，DC カット回路の再検討を行っている．また，高い線形性を有する電流制御発信器（CCO）を用い，高い S/N 比が期待できる CCO 型ΔΣ ADC モジュレータを 0.35µ プロセスにて設計した．電．高い
流制御型発振器は，0.17%FS の高い線形性を維持しつつ 100µA 通電時 121MHz の発振周波数を得た（値はシミュレーション値）
線形性は，高調波歪の減少，また発振周波数の増加は OSR（オーバーサンプリング比）に反映され，ADC の性能が向上する．
設計期間： 1 人月以上，2 人月未満 設計ツール： Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence
社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist トランジスタ数： 1,000 以上，10,000 未満 試作ラン：ローム CMOS
0.35µm 4.9mm 角 チップ種別：通信（RF 回路，ATM など）

IF 用 Gm-C フィルタの設計
広島大学工学部

花嶋 直之，岩田 穆

概要：移動体無線機の IF 回路をワンチップ化を実現するための IF フィルタの回路方式として，高速領域動作に適している Gm-C フィルタ方式が注目されている．Gm-C フィルタ方式では，自己調整回路が必要となる．今回の試作では，Q 値 50,100 の 2ndBPF を用いて 12thBPF を設計試作した．また，中心周波数制御回路，Q 値制御回路も設計試作した．
これにより，中心周波数，Q 値がどれくらいの精度で制御することが出来るのかを確認することができる．測定の結果，今回の試作では，前回試作時に実現できた Q 値 100 が実現できていなかった．また，周波数制御に関して，基準周波数と BPF 中心周波数が15kHz 程ずれていた．この原因として，マスターとスレーブ間のバラツキと制御回路内の不具合（位相ズレ等）が考えられる．中心周波数を 450kHz に制御した状態で，VDD を
2.7V 〜 3.3V 変化した場合でも中心周波数を 450kHz ± 0.5kHz（0.22%）に抑えることができた．また，Q 値制御回路に関しては，
うまく動作しなかった．この原因が整流器にあることが FAST/SLOW のシミュレーションによって明らかになった．今回試作の整流器は，MOS の FAST ・ SLOW に大きく影響を受けることが分かった．今後の試作では，これら不具合な点を部分回路にて検討したいと考えている．
設計期間： 1 人月以上，2 人月未満

設計ツール： Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence

社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
0.35µm 4.9mm 角

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：通信（RF 回路，ATM など）

クロックドライバ内蔵 6 ビットフォールディング型 AD 変換器の設計
広島大学工学部

野曽 幹雄，吉川 泰正，永田 真，森江 隆，岩田 穆

概要：当研究室では平成 11 年度に分解能 6 ビット，サンプリング周波数 200MS/s のパイ
プライン・フォールディング型 AD 変換器が設計されている．しかし，このチップには13 本のクロック信号を外部から与える必要があり，冶具上の寄生容量結合により AD 変換器のアナログ入力にノイズがのること，またクロック間のタイミング制御が困難なこと，により高速 AD 変換動作時に設計どおりの性能が得られなかった．そこで， 1 本の外部入力クロックから 13 本の内部クロック信号を発生するクロックドライバ回路を設計

147

し，これを搭載したチップを設計した．治具上での結合ノイズの削減および AD 変換回路への安定したクロック供給が可能となる．サンプリング周波数 200MS/s で積分非線形性
誤差および微分非線形性誤差は共に 0.25LSB，S/N は 33.7dB を得た．試作チップの測定より，サンプリング周波数 150MS/s で積分非線形性誤差 1.19LSB，微分非線形性誤差 0.94LSB，S/N28.8dB を得た．
設計期間： 1 人月以上，2 人月未満

設計ツール： Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence

社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
0.35µm 4.9mm 角

トランジスタ数： 1,000 以上，10,000 未満

試作ラン：ローム CMOS

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

各種フォトディテクタの特性評価用 CMOS イメージセンサ
広島大学工学部

今村 俊文，永田 真，森江 隆，岩田 穆

概要：本チップは，CMOS イメージセンサを試作する際に必要となるフォトディテクタの特性を評価するためのものである．ピクセルサイズ 80um × 80um，ピクセル数 8 × 32，
開口率 25% である．フォトディテクタとして，フォトトランジスタ（PNP）・フォトダ
イオード（n-well/p-sub）（n+/p-sub），フォトゲートの 4 種類を試作した．ピクセル内部のキャパシタで光電流を積分し，その電圧をソースフォロア回路を介して外部で読み出す構成である．本チップでは，外部からの制御信号の数を削減し，測定を容易にするため内部にマルチプレクサを入れている．
設計期間： 1 人月以上，2 人月未満

設計ツール： Avanti 社 Star-HSPICE, Cadence 社

Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva, Cadence 社
Analog Artist, Synopsys 社

PowerMill

トランジスタ数： 1,000 以上，10,000 未満

ップ種別：イメージセンサ/スマートセンサ

試作ラン：ローム CMOS 0.35µm 4.9mm 角チ

アダマール変換機能を有するイメージセンサ回路の設計
広島大学工学部

片山 光亮，永田 真，森江 隆，岩田 穆

概要： CMOS イメージセンサは通常の CMOS プロセスで構成可能なことからアナログ・
デジタル回路と組み合わせた機能イメージセンサが報告されている．我々は，直交変換の1 つであり，画像圧縮や特徴抽出に有効なアダマール変換を回路化することでイメージセ
ンサに新たな機能を付加した［1］．設計したチップは 4096 ピクセルを実装し，各ピクセル
では，光強度とアダマール係数の積がパルス幅変調技術により計算される．計算された値
はピクセル毎の容量に電荷量として一旦保持され，容量に共通のバスラインでチャージシ
ェアすることで瞬間的にアダマール係数が求まる．
現在試作チップは動作確認中であるが，今後オンチップアダマール変換イメージセンサによる画像変換システムを構築し，本回路がシステムの小規模化に寄与することを示す予定である．
設計期間： 1 人月以上，2 人月未満

設計ツール： Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence

社 Dracula DRC, Cadence 社 Diva, Cadence 社 Analog Artist
0.35µm 4.9mm 角

トランジスタ数： 1,000 以上，10,000 未満

チップ種別：イメージセンサ/スマートセンサ

試作ラン：ローム CMOS

参考文献：［1］K. Katayama, et al., “A High-Resolution Hadamard

Transform Circuit Using Pulse WidthModulation Technique”, International Conference on Solid State Device and Materials (SSDM), pp. 366367, Sendai, August 29-31, 2000

PWM 方式画素並列 2 次元ガボール型フィルタ回路・任意カオス生成回路
広島大学工学部

西島 誠一，村越 健一，森江 隆，永田 真，岩田 穆

概要：リアルタイム自然画像認識システムを構築するため，パルス変調方式による画素並列動作型特徴抽出 LSI を開発中であり，本チップはそのためのプロトタイプである．隣接ユニットとの結合強度をもとに自身の状態を更新していくことにより，局所的空間周波数を抽出するガボール型変換を実行する．今回は 2 次元 12x24 ピクセルのネットワークを構成した．また，パルス変調方式任意カオス生成回路も搭載している．本年度に 0.6µm
148プロセスで設計した回路の改良・発展版である．
設計期間： 5 人月以上，6 人月未満
DRC, Cadence 社 Diva
4.9mm 角設計ツール： SII 社 SX9000，Cadence 社 Dracula

トランジスタ数： 100,000 以上

チップ種別：ニューテクノロジ

試作ラン：ローム CMOS 0.35µm

参考文献： T. Morie, et al., “A Multi-

Functional Cellular Neural Network Circuit Using Pulse Modulation Signals for Image Recognition”, ICONIP-2000, pp. 613-617, 2000.

PWM 方式 2 次元抵抗ヒューズネットワーク回路
広島大学工学部

三宅 誠，森江 隆，永田 真，岩田 穆

概要：多様多種な物体を含む自然な情景を認識・理解するためには，まず画像全体をいく
つかのまとまった領域に分割する必要がある．このとき，細かい濃淡を無視して大局的な領域分割を行うことが重要である．そのために，抵抗ヒューズネットワークモデルを用いることとした．このモデルは非線形な入出力特性を有する素子で画素ノード間を接続する必要があるが，通常のアナログ回路では特性の制御が難しい．そこで，我々が提案しているパルス変調方式による任意非線形関数生成回路を用いて，このモデルを実現した．このチップでは 30 × 23 の画素ユニットを集積している．領域分割に要する時間は約 80µs，
消費電力は 55mW と見積もっている．本年度に 0.6µm プロセスで設計した回路の改良・発展版である．
設計期間： 2 人月以上，3 人月未満
100,000 以上

設計ツール： SII 社 SX9000，Cadence 社 Dracula DRC, Cadence 社 Diva

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：ニューテクノロジ

トランジスタ数：

参考文献： T. Morie, et al.， A Multi-

Functional Cellular Neural Network Circuit Using Pulse Modulation Signals for Image Recognition ， ICONIP-2000，pp. 613-617，2000.

高周波 PLL 周波数シンセサイザを公正する素子回路の設計
大阪大学大学院工学研究科

佐野 智弘，Yew Lim Guan，清水 由幸，
松岡 俊匡，谷口 研二

概要：本チップは大きく分けて，下記の 3 つの回路ブロックから構成されている．1）ス
パイクの影響を除去する構成をした CP を用いた 200MHzPLL2）高周波発振器をリミッタ（Limiter）を介して出力振幅を安定させた VCO3）回路特性評価用 TEG（スイッチングマ
トリックス付）（1）スィッチ回路である CP のスパイクは，PLL のループ性能及びジッタ
性能に大きな影響を及ぼす．そのため本チップでは，逆位相の信号を利用し，スパイクの影響を除去する回路を提案・試作した．（2）高周波 VCO に関しては 1.6GHz 付近で発振す
る CMOS の LC 発振器を試作した，回路構成は，NMOS による差動型負性 Gm 発振器の（3）入力部，PMOS によるダイオードの可変容量とスパイラルインダクタの出力部である．
トランジスタをアレイ状に配置し，簡単なディジタル制御回路を付加することで任意のトランジスタの動作特性を測定できる回路を設計した．
設計期間： 0.1 人月以上，0.5 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence

トランジスタ数： 10,000 以上，100,000 未満

社 Dracula DRC

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：通信（RF 回路，ATM など）

高性能 2 線式多値電流モード回路の試作
東北大学大学院情報科学研究科

池 司，羽生 貴弘，亀山 充隆

概要：本研究グループでは，低電源電圧下においても高速動作可能な 2 線式多値電流モード回路を提案してきた．これは，入出力信号に多レベル電流信号を用いることにより線形加算を結線のみで実現しており，算術演算回路の高速化および小型化に有用である．
また，高い電流駆動能力を有する差動対回路を活用することにより，低電源電圧下における電流信号の高速スイッチングが可能である．今回の試作では，複数電源およびバイ
アス電流源を積極的に活用することにより，より小さな信号振幅で動作可能な新しい回149

路構成を提案すると共に，2 線式多値電流モード回路のさらなる高速化および低消費電力化に対する本提案回路の有用性を示すことを目的としている．すなわち，本試作では，
上記提案の回路構成を適用した回路の動作検証および性能評価を目的として，高並列算
術演算回路として知られている 2 進 SD 数加算器および Ring Oscillator の設計を行った．なお，本試作チップの測定については現在進行中である．
設計期間： 0.5 人月以上，1 人月未満
社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 1,000 以上，10,000 未満除算器など）

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：演算回路（乗算器，参考文献： T.Ike, T.Hanyu and M.Kameyama, “Dual-Rail Multiple-Valued Current-Mode VLSI with Biasing Current

Sources,” Proc. 2001 31st IEEE Int. Symposium on Multiple-Valued Logic, Warsaw, Poland, May 2001. (to be published)

実時間視線推定 LSI
奈良先端科学技術大学院大学情報科学研究科

中村 一博，中西 正樹，堀山 貴史，
鈴木 真人，木村 晋二，渡邉 勝正

非接触型の計算機インタフェースの実現が求められている．
概要：利用者に負担の少ない，
そこで我々は，視線を用いたインタフェースに着目し，ディスプレイ上のウィンドウを特定するためのコアとなる LSI の試作を行った．本 LSI は，1 台のカメラからの，毎秒 19フレームの 4-bit グレースケールの 640 × 480 の顔画像を入力とし，各画像に対して，目領域と黒目領域の抽出を行い，それらの相対位置に基づいて，リアルタイムで視線の推定を行う．視線のある領域は，縦横それぞれ 3 分割されているとし，9 個の部分領域のどこに視線があるかをを推定する．設計では，メモリ使用量を押えたアルゴリズムを新たに開発し，さらに並列化によりクロック周波数を低く押えた．本ハードウェアは低消費電力で組み込み用途に適している．自作のテスト基板により，本 LSI の動作確認を行う予定である．テスタによる測定は現在のところ行っていない．
設計期間： 4 人月以上，5 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC トランジスタ数： 100,000 以上
アナログ/デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：

ユークリッドノルム計算回路及び立方根計算回路
名古屋大学大学院工学研究科

武内 大輔，南 利明，高木 一義，高木 直史

概要： 1. 三次元ベクトル（X，Y，Z）のユークリッドノルム計算√ X^2+Y^2+Z^2 は，コンピュータグラフィックス等でベクトルの正規化に必要な重要な演算である．今回は，我々が提案した減算シフト型ノルム計算アルゴリズムの実現法の違いによる回路性能の違いを実測するため，基数 2 及び 4 でそれぞれ 1 サイクルで 1 桁を計算する順序回路を設計し，これら 2 つの回路を試作した．データ長は基数 2，4 ともに 24 ビットとした．2.
我々が提案している減算シフト型立方根計算ハードウェアアルゴリズムに基づき立方根計
算回路の設計を行った．この回路では，各値の更新のための計算やレジスタへの値の記憶の効率化を図り，我々の従来の設計よりも高速でかつ小面積な回路を実現している．回路の入力 X は小数点以下 26 ビットの 2 進数（1/8 ≦ X ＜ 1）であり，出力 Y は小数点以下
24 ビットの 2 進数（1/2 ＜ Y ＜ 1）である．内部演算における基数は 2 であり，計算には 23 クロックを要する．
設計期間： 4 人月以上，5 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35µm 4.9mm 角

参考文献：武内 大輔，高木 一義，高木 直史， 三次元ベクトルのユークリッ

ド・ノルム計算回路の設計 ，2000 年電子情報通信学会基礎・境界ソサイエティ大会（2000）

MIPS 互換準同期式プロセッサの設計
東京工業大学大学院理工学研究科

大戸 友博，石島 誠一郎，内海 哲章，
畔上 謙吾，高橋 篤司

概要：各レジスタへ必ずしも同時刻にクロックを分配をしない準同期式設計手法の有効性を確認するため，32bitRISC マイクロプロセッサを制作した．プロセッサコアの速度を，チップ間誤差の影響を排除し比較するため，準同期式設計手法および従来の完全同期設計
手法によって得られた二つのプロセッサコアを，試作チップには搭載した．準同期式プロ150

セッサコアは，CAD システムなどの制約から，完全同期式プロセッサコアのレイアウト
から，動作クロック周波数の向上を目的にクロック分配回路を 4 個所修正することで得た．
プロセッサは四段パイプライン構成，32bit 汎用レジスタを 32 本内蔵している．命令セッ
トは R2000/R3000 互換で，浮動小数点命令以外のユーザーモード命令を実行できる．納品遅延により実チップ評価は出来ていないが，シミュレーションでは，動作周波数は準同期化により 10% 以上向上することが確認された．
設計期間： 9 人月以上，10 人月未満
Dracula DRC

設計ツール： Cadence 社 Verilog-XL, Avanti 社 Apollo, Cadence 社 Dracula LVS, Cadence 社

トランジスタ数： 100,000 以上

考文献：大戸,石島,内海,畔上,高橋,

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：マイクロプロセッサ

参準同期式設計法を用いたプロセッサ設計 ，信学技報（VLD2000-101），Vol.100，No.473，

pp.191-196（2000）

マルチスレッドパイプラインプロセッサの設計
金沢大学工学部

高松 直樹，高松 直樹，遠山 治，深山 正幸

概要： CPU を高速化するための手法として現在パイプライン方式が広く用いられている．
この方式では，理想的には 1 ステージにかかる時間（1 サイクル）当たり 1 命令を平均的に実行できる．ところが一般的には単一の命令流（スレッド）がパイプラインに投入されるので，命令間の依存関係により，データハザード，制御ハザードといった問題が発生し，実際には 1 命令/サイクルとはならない．この他 CPU のさらなる高速化手法として，スーパースカラや VLIW といった方式が知られているが，これらも単一スレッドをパイプラインに投入するのでキャッシュミス，分岐予測失敗，割り込みや例外の発生により無効なサイクルが生じる．そこで，これら単一スレッドのパイプラインの問題を解決する方式としてマルチスレッドパイプラインプロセッサが提案されている．そして，この方式を用いた CPU を設計し，マルチスレッドコンパイラを含めたシステム全体の性能（動作周波数と消費電力）の定量的見積りと他の方式との比較を行うことを目的としてチップ試作を行った．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence

社 Virtuoso, Cadence 社 Dracula DRC

トランジスタ数： 100,000 以上

演算回路（乗算器，除算器など）

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：

無線通信要素回路及び CMOS 高周波回路用 TEG の設計
東京大学大学院新領域創成科学研究科基盤情報学専攻

藤田 隆史，近藤 裕也
藤島 実，鳳 紘一郎

東京大学大学院工学系研究科電子情報工学専攻

今村 晃

概要：高速広帯域型の通信は有線から無線，光など様々なプラットフォーム上で実現されるが，高度な高周波アナログ技術を必要とする．CMOS 回路はバイポーラ回路や化合物回路に比べて高周波特性が悪化することが知られている．しかし，回路の低コスト化，システム・オン・チップ化には CMOS による RF（Radio-Frequency）/アナログ回路の実現が望ましい．当研究室では，低コスト CMOS プロセスによる無線通信回路の設計に関する研究に取り組んでいる．今回試作したのは，（1）無線通信の要素回路（低雑音増幅器・ミキサ・電力増幅器など）及び（2）トランジスタ及び受動回路要素（抵抗及びキャパシタ）の高周波特性測定用 TEG である．
設計期間： 3 人月以上，4 人月未満
Diva, Cadence 社 Analog Artist

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence

トランジスタ数： 10 以上，100 未満

試作ラン：ローム CMOS0.35µm 4.9mm 角

チップ種別：通信（RF 回路，ATM など）

テスト容易化設計練習用チップ
大阪大学大学院工学研究科

三浦 克介，中前 幸治，藤岡 弘

概要：テスト容易化設計の練習用チップを設計・試作した．同一の機能を持った，1）テ
スト容易化なし，2）部分スキャン設計，3）フルスキャン設計の 3 つのマイクロプロセッサを設計し，一つのチップ内に収めている．テストを困難にするために，リセットのみが可能な 8 ビットカウンタ回路を含めてあり，部分スキャン設計では，この部分のフリップ・フロップ（FF）をスキャン可能にしてある．FF の総数は 174 個であり，部分スキャン設計でスキャン可能にした FF は 30 個である．部分スキャン設計，フルスキャン設

151

計にしたことにより，レイアウト面積は，それぞれ 3%，12% 増加し，クリティカルパス
の遅延は，それぞれ 0.2%，1.0% 増加した．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avanti 社 Apollo, Cadence 社 Virtuoso, Cadence 社 Dracula DRC トランジスタ数： 10,000 以上，100,000 未満
ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：マイクロプロセッサ

低消費電力用パストランジスタ型ラッチ・フリップフロップ TEG 回路
東北大学大学院工学研究科

朴 起台，水草 智勝，栗野 浩之，小柳 光正

概要：パストランジスタ回路は Static CMOS 回路に比べて高速化，低消費電力化，小面積化が可能なためにロジック回路への応用の研究が広く行われてきた．今回我々は初めてデータを保存するラッチやフリップフロップ回路にパストランジスタを適用することを提案し，その評価のための TEG 回路を構成した．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Cadence 社

Dracula DRC, Cadence 社 Diva, HSPICE

トランジスタ数： 100 以上，1,000 未満

試作ラ

ン：ローム CMOS 0.35µm 4.9mm 角

チップ種別： TEG（特性評価回路など）

参考文

献： I. S. Abu-Khater, et.al., “Circuit Techniques for CMOS Low-Power High-Performance
Multipliers”, IEEE JSCC, vol. 31, pp. 1535-1546, 1996

試作

非同期式プロセッサの設計とカスタム LSI への実装及び評価
電気通信大学情報工学科

天笠 裕也，阿部 公輝

概要： VLSI 技術の微細化により，回路のゲート遅延が小さくなる一方，配線による遅延の影響が大きくなっている．今までは配線による遅延の影響を無視することができたが，今後は配線による遅延を無視することができなくなるどころか，配線遅延のほうがゲート遅延よりも速度に与える影響が大きくなるといわれている．このため，今までのように
VLSI 技術の向上に比例してクロック周波数を増やすことが難しくなるといわれている．
この問題を解決する方法の 1 つに，クロックを使用せずに制御を行う非同期式回路がある．
今回は，16 ビットの非同期式プロセッサの設計および評価を行った．試作チップの製造
条件は ROHM0.35um，4.9mm 角である．スタンダート・セル方式で実装し，ライブラリには VDEC の EXD 版ライブラリを使用した．設計したチップでは，命令／データ・キャ
ッシュ，ライトバッファ，レジスタ・ファイル，演算回路，テスト用の乗算回路をマクロ化した．本チップは修士 2 年の学生が約6 ヶ月で設計した．
設計期間： 6 人月以上，7 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC

トランジスタ数： 100,000 以上

マイクロプロセッサ

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：

参考文献： A. Takamura, M. Kuwako, T. Fujii, M. Ozawa, I. Fukasaku, Y. Ueno, and T. Nanya, TITAC-2: An asyn-chronous 32-bit microprocessor based on Scalable-Delay-Insensitive model, Proc. ICCD, pp.284-294 (1997).

スーパースカラ・プロセッサの設計とカスタム LSI への実装及び評価
電気通信大学情報工学科

川口 英一郎，阿部 公輝

概要：標準的なスーパースカラ・プロセッサの LSI への実装を行った．その設計は既に性能がトレースシミュレーションにより様々な視点から評価されているハードウェアモデル
に基づく．パイプラインは 5 段であり，最大 4 命令/クロックの命令フェッチ/デコードを行う．実行ユニットには，2 個の ALU，1 個のシフタ，1 個の分岐ユニット，および，1個のロード/ストアユニットを備える．なお，整数加減算・論理演算・シフト・分岐・ロ
152

ード/ストアのみとし，乗除算や浮動小数点演算は行わない．ここでは，スーパースカラ方式で採用される種々の設計選択肢についての回路量の評価も目的とする．評価項目は 1）
連想検索つきリオーダ・バッファ 対 連想検索なしリオーダ・バッファ +Future File，2）
Out-Of-Order 発行リザベーション・ステーション 対 In-Order 発行リザベーション・ステ
ーション，3）集中ウィンドウ対リザベーション・ステーションである．評価において，16bit 版と 32bit 版の 2 通りを設計し，実装
は 16bit 版スーパースカラ・プロセッサを 4.9mm 角の LSI に行った．本チップは修士二年の学生が約 3 ヵ月で設計した．
設計期間： 3 人月以上，4 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC

トランジスタ数： 100,000 以上

マイクロプロセッサ

試作ラン：ローム CMOS 0.35µm 4.9mm 角

参考文献： M.Johnson, “Superscalar Microprocessor Design Prentice-Hall, Inc., 1991.

異常リーク電流抑制方式を実装した SRAM の設計（2）東京大学生産技術研究所

神田 浩一，川口 博，桜井 貴康

概要： SRAM のスタンバイ時において，デバイス欠陥によって流れる異常リーク電流を検知し，削除するための回路を設計した．従来の SRAM に対して，リーク電流センサ，
DFF 及びヒューズの 3 つの回路が新たに付加される．以前に設計したセンサ回路と DFFに改良を加えると同時に，レイアウト面積を縮小することで面積オーバーヘッドを更に低減した．又，異なるテクノロジでの設計及び検証を通して，本手法の有効性を確認した．
設計期間： 0.5 人月以上，1 人月未満
HSPICE, Cadence 社 Dracula DRC
CMOS 0.35µm 4.9mm 角
Kawaguchi, and T. Sakurai

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-

トランジスタ数： 100,000 以上

チップ種別：メモリ

試作ラン：ローム

参考文献： K. Kanda, Nguyen. D. M, H.

チップ種別：

高効率容量型 DC-DC コンバータ
東京大学生産技術研究所

張 綱，桜井 貴康

概要：電池駆動システムでは LSI の低消費電力を実現したり，LSI 動作時に電源電圧を動的に変化させることによって低消費電力化を図るため，高効率の DC-DC コンバータが必要である．しかし，従来のコイル型コンバータは寄生抵抗ロス等が多く問題もある．そこで，本試作ではコイルレスの容量型コンバータを試作し，検証を行った．この方式はトラ
キングタイムが少なく，最適制御が行えるため不可に依存しない高い電圧変換効率が得られる予定であったが期待通り動作せず，論理の問題点を確認できた．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula DRC, Cadence 社 Diva

トランジスタ数： 100 以上，1,000 未

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：アナログ（PLL, A-D/DC-満

DC コンバータなど）

参考文献：張綱，桜井貴康，「高効率容量型 DC − DC コンバータ」応用物理学会学術講演会講演予稿集，pp.801，2000 年 9 月

Simple TMC LSI
東京農工大工学部

宿口 泰弘，El-Farabi Razali

高エネルギー加速器研究機構素粒子原子核研究所

新井 康夫

概要： TMC（Time Memory Cell）LSI は，高エネルギー加速器実験用に開発された時間測定
用 LSI で，さまざまな素粒子が検出器を通過する際に得られる信号の到着時間を高精度（〜250ps）に測定することが出来る．現在までに数種類の TMC LSI が開発され，使用されているが，いずれも大規模な衝突ビーム型実験用に開発されたため，小規模な固定標的型実験などでは使いづらい面がある．そこで，今回このようなでも実験使いやすい汎用で安価な TMC

153

LSI を開発することにした．TMC 回路の基本 LSI 構成は，インバータチェインによるリング
オシレターに PLL（Phase Locked Loop）回路を組み合わせたもので，クロック周期の 1/321/16 の時間間隔を持った基準信号により，時間測定を行うことが出来る．現在 ROHM0.6um
プロセスで試作を行っているが，より時間精度を高めるため 0.35um プロセスでも試作を行い性能評価を行うことにした．また，0.35um
プロセスは始めてなので，放射線耐性試験を行うことを考慮して，単体のトランジスターやリングオシレター等の回路も含めた．
設計期間： 2 人月以上，3 人月未満 設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Synopsys 社 VSS, Avanti 社
Apollo, Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LVS, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC トラン
ジスタ数： 1,000 以上，10,000 未満 試作ラン：ローム CMOS 0.35µm 4.9mm 角 チップ種別：アナログ（PLL, A-D/DC-DC コンバー
［1］Y. Arai, “Multi-Hit Time-to-Digital Converter VLSI for High-Energy Physics Experiments”, Proceedings of the Asia and Southタなど） 参考文献：
Pacific Design Automation Conference 2001 (ASP-DAC 2001), pp. 5-6.

128 × 128 画素時間相関イメージセンサ
東京大学大学院工学系研究科

来海 暁，安藤 繁

概要：我々の研究室で提案し開発を続けている時間相関イメージセンサは，入射光強度と各画素共通の外部参照信号との時間相関を出力する撮像素子であり，画像の時間軸情報を活用した様々な新しい画像計測応用を可能にする．本試作では 0.35um という最も細密なプロセスを生かし，これまでに 64 × 64 画素までの集積化に成功した可変伝達コンダク
タンス乗算器型画素［1］の 128 × 128 画素への拡大を試みた．画素の大きさは製造誤差の影響を抑えるため 29um × 29um にとどめたが，現在のレイアウトのままもう一回り小
さくすることが可能である．また乗算器には，PMOS 対を用いた以前の試作に比べ安定な動作が確認された MOT99-1 と同じく，NMOS 対を用いた．
設計期間： 1 人月以上，2 人月未満

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence 社 Dracula DRC, Cadence 社 Diva
ン：ローム CMOS 0.35µm 4.9mm 角

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：イメージセンサ/スマートセンサ

メージセンサ（第 3 報），p.47，1998 年 VDEC 年報（1998）．

試作ラ

参考文献：［1］来海，安藤， 時間相関型イ

全ディジタル 32 × 32 画素時間相関イメージセンサ
東京大学大学院工学系研究科

来海 暁，土屋 恵太，安藤 繁

概要：我々の研究室では ROHM99-2 において，時間相関をディジタル的に実行する時間
相関イメージセンサの 16 × 16 画素の集積化を行い，基本原理および動作を確認した．
本試作ではこの改良を図るとともに，0.35um という最も細密なプロセスを利用し 32 ×
32 画素への拡大を試みた．各画素は前回と同じく，光キャリアをパルス列に変換するリング発振回路，2 値参照信号との論理乗算を行う NAND ゲート，およびフリップフロッ
プのカスケードによる 11 ビット積分用カウンタによって構成し，さらにこの乗算−積分ユニットを 3 チャネル分並列化し高機能化を図った．具体的な改良としてはフリップフロ
ップの動作の安定化を行い，これを実験により確認した．一方新たな問題として，発振回路が定格の 3.3V 以下でないとパルスを生成しないことを TEG により確認した．
設計期間： 1 人月以上，2 人月未満
Dracula DRC, Cadence 社 Diva

設計ツール： Cadence 社 Virtuoso, Avanti 社 Star-HSPICE, Cadence 社 Dracula LPE, Cadence 社

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ

種別：イメージセンサ/スマートセンサ

シリコン網膜チップ要素回路 TEG の設計
九州工業大学情報工学部

下ノ村 和弘九州工業大学大学院生命体工学研究科

八木 哲也

概要：シリコン網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった特徴を持
つ．本チップはこのシリコン網膜を構成する要素回路の特性を評価するための TEG であり，光センサ回路及びノイズ補償バッファ回路を含む．光センサ回路 TEG は，受光面サ
154

イズの異なる 8 個の光センサ回路の出力電圧をシフトレジスタにより順に読み出す．ノイズ補償バッファ回路はオフセットノイズを補償する機能を持った回路であり，トランスコ
ンダクタンス増幅器，キャパシタ，アナログスイッチにより構成される．本 TEG 回路においては，MOS キャパシタを用いて構成した．なお，テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満
ジスタ数： 100 以上，1,000 未満

設計ツール： Cadence 社 Virtuoso, Cadence 社 Dracula LVS, Cadence 社 Dracula DRC トラン

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別： TEG（特性評価回路など）

シリコン網膜の試験回路の製作
九州工業大学大学院情報工学研究科
九州工業大学大学院生命体工学研究科

亀田 成司
八木 哲也

概要：人工網膜は，生体視覚系の並列画像処理機構をアナログ CMOS 集積回路により実現したもので，実時間画像処理，小規模ハードウエア，低消費電力といった利点を持つ．
今回はシリコン網膜のテスト回路として，7 種類のシリコン網膜を 1 次元 100 画素のライ
ンセンサとして設計した．種々の光センサの構造の特性，ばらつき補償回路の効果，抵抗
回路網の効果等が試験できるようにしている．テスタによる測定は行っていない．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Virtuoso, Cadence 社

Dracula LVS, Cadence 社 Dracula DRC トランジスタ数： 10,000 以上，100,000 未満
ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別： TEG（特性評価回路など）

試作
参考文

献：［1］八木，亀田，飯塚： 可変受容野を備えた超並列アナログ知能視覚センサ ，pp.104-113，信学論（1998）．

D-II, J81-D-1，2，

BISC 型プロセッサ BISC-2
東京工業大学大学院理工学研究科

水谷 竜也，山下 幸彦

概要：機能の追加・変更の容易な実現を目的とする BISC アーキテクチャに基づく新しいプロセッサ BISC-2 の試作を行った．BISC アーキテクチャでは，命令がレジスタ間のデータ転送のみに限定されている．また，内部バス，レジスタファイル，機能ユニット間が特有の構成となっている．この 2 つの特徴によって，プロセッサの設計時における機能の追加・変更を容易に行うことができる．BISC-2 では，まず命令の効率的な並列実行によって処理を高速化するために，内部バスを多重化し，アウトオブオーダ実行機能を追加している．また，従来の BISC 型プロセッサの問題点を改善するために，メモリアクセス機
能の改良，アンパックユニットの追加，割り込み機能の追加を行っている．今回の試作では，チップサイズの制約のため機能を省略し，キャッシュとシステム制御ユニットを除いたものとなっている．配置配線後のシミュレーションにおいて，周波数 30MHz での動作を確認しており，Dhrystone 2.1 ベンチマークで 17.3 VAX MIPS を達成している．
設計期間： 2 人月以上，3 人月未満

設計ツール： Synopsys 社 VSS, Synopsys 社 design_compiler, Avanti 社 Apollo, Cadence 社

Dracula DRC トランジスタ数： 100,000 以上

試作ラン：ローム CMOS 0.35µm 4.9mm 角

チップ種別：マイクロプロセッサ参

考文献：［1］水谷，吉田，新居，山下， BISC (Bus Instruction Set Computer）型プロセッサ BISC-2 ，情報処理学会研究報告，2001ARC-142/2001-HPC-85，pp.1-6（2001）155平成 12 年度 日立製作所 0.35μm ゲートアレイ チップ試作（HITGA00）
測定，検証を目的とした乗算器チップの試作設計
九州大学工学部

田上 暢顕，室山 真徳，兵頭 章彦，安浦 寛人

概要：我々は IP 公開を目的とした乗算器，低消費電力乗算器の設計を行っている．まずIP 公開を目的とした乗算器について述べる．今回は，現在設計している十数種類の乗算器の中から，Wallace 木を用い，Booth のアルゴリズムを利用した 8 ビット，16 ビット，
32 ビットの 3 種類の乗算器を選択し，実装を行った．次に，低消費電力向け乗算器について述べる．今回試作した回路は乗算器を構成する各 1 ビット全加算器（FA）の入力信
号パターンを考慮して（1）複数の FA セルから適当なセルを選択し，（2）入力端子の接続を変更することで低電力な乗算器を構成できる実験用 8 ビット乗算器である．回路シミ
ュレーション SPICE を用いた結果 32.1 ％の電力の削減が達成できた．乗算器のトップの入出力端子は通常の乗算器の入力データ用と出力データ用の端子以外に，入力端子の接続方法を選択可能な制御線，どの FA セルの出力を有効にするかの制御線および，どの FA セルにこれらのデータを与えるか制御できる入力端子を用意した．試作チップの完成後，これらの回路について，動作確認，測定，検証を行いたいと考えている．
設計期間： 3 人月以上，4 人月未満
Cadence 社 Dracula DRC

設計ツール： Synopsys 社 design_compiler, Synopsys 社 Module Compiler, Avanti 社 ApolloGA,

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS 0.35µm 6.0mm 角

チップ種

別：演算回路（乗算器，除算器など）

Data Transfer Controller の試作
慶應義塾大学理工学部

阿部 剛

概要：コンパイラによる静的解析を利用し，効率の良いデータ転送を実現するためのプロセッサ及びキャッシュコントローラを試作した．プロセッサ部は，64-bit 3 段パイプライ
156

ンプロセッサでキャッシュメモリに対するデータ転送を制御する．キャッシュコントロー
ラ部は，プロセッサ部により発行される要求に応じてデータの転送を行なう．また，モードを切り替えることにより一般的な 4-way キャッシュコントローラとしても動作する．タ
グメモリとしては 9 bit x 64 word，2 port のメモリマクロを 12 個使用した．
設計期間： 2 人月以上，3 人月未満

設計ツール： Synopsys 社 design_compiler, Apollo

GA, Apollo GA, Cadence 社 Dracula DRC

トランジスタ数： 10,000 以上，100,000 未満

試作ラン：日立製作所 CMOS 0.35µm 6.0mm 角

チップ種別：マイクロプロセッサ

参考

文献：なし

マルチプロセッサ用多段結合網の要素スイッチ
慶應義塾大学理工学部

森村 知弘

概要： 5 入力 5 出力のクロスバスイッチを実装．リンクあたり 16bit であるが，内部では32bit 化して処理をおこなっている．特徴はリンクあたり 2 つの通信チャネルをもつことと，このためのクロスバ（5 x 5）を 2 つ備えている点である．パケットバッファは入力側に各チャネルごとにつけられ，2 つのうちの 1 つのチャネルのバッファは，このためのモジュールとして 18 bit x 8 words のメモリセルを使用している．もう一つのチャネルは，
スケジューリングによってアクセスを調整されたパケットのための転送路で，こちらはバッファの深さは要求されないために，レジスタで実現されている．回路の規模は，約45000BC 程度で実現され，動作周波数は約 50Mhz．
設計期間： 1 人月以上，2 人月未満

設計ツール： Synopsys 社 design_compiler, ApolloGA，ApolloGA, Cadence 社 Dracula DRC

トランジスタ数： 10,000 以上，100,000 未満

チップ種別：その他

試作ラン：日立製作所 CMOS 0.35µm 6.0mm 角

単精度浮動小数点除算器の評価用チップ
広島市立大学情報科学部

越智 裕之，松永 清香

概要：本チップは，IEEE-754 規格準拠の単精度浮動小数点除算器 3 種類（パイプライン
動作するもの 1 種類，そうでないもの 2 種類）の評価用チップである．いずれも目標動作
周波数は 100MHz である．消費電力の測定のため，LFSR を用いたランダムパタン発生回路も搭載している．HDL 記述までは 4 年生が行い，配置配線などは教員が行った．4 年
生が IEEE-754 規格を理解し除算アルゴリズムを修得して HDL 記述を完成するまでに多くの時間を費やしたが，配置配線はスタンダードセル方式よりも簡単であった．
設計期間： 5 人月以上，6 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

design_compiler, Avant!社 ApolloGA, Cadence 社 Dracula DRC
以上

試作ラン：日立製作所 CMOS 0.35µm 6.0mm 角

トランジスタ数： 100,000

チップ種別：演算回路（乗算器，除算器など）ATLAS 測定器用トリガーシステム回路の設計 2
東京都立大学理学研究科
KEK狩野 博之，福永 力

佐々木 修，池野 正弘

概要：このチップは高エネルギー実験 ATLAS で用いられる検出器用トリガー生成回路である．このチップは粒子トラックの検出，及びそれの位置，曲率の検出を行う回路を含んでいる．処理時間の短縮化を目指しており，独自開発の選択回路を用いて高速な処理が可能である．このチップは，圧縮された約 400ch の入力信号を用いて処理を行う．処理は，入出力バッファを含めて 2 クロック以内に行うことが可能である．前回設計のチッ157

プと比較し，タイミング調節回路の追加，外部データ転送方法の改良，テストパルス生成回路が追加されている．現在はテスト基板作成中である．
設計期間： 0.5 人月以上，1 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社

VSS, Avanti 社 Apollo, Cadence 社 Dracula DRC トランジスタ数： 1,000 以上，10,000 未満
6.0mm 角試作ラン：日立製作所 CMOS 0.35µm

チップ種別：その他

適応的通信を行うための同期検波用周波数制御ニューラルネットワーク・チップ
東京大学新領域／先端研

廣瀬 明，本多 正明，長嶋 知行，中沢 一彦

概要：マルチパスかつドップラー周波数シフトのある環境下では，通信に使われる電力の多くが無駄になっている．信号の振幅と位相（および周波数）を適応的に扱うニューラル
ネットワークによって，電波利用効率の高い通信方式を考案し，基礎評価のためのモジュールのチップ化を行った．現在，計測を進めている．このような高周波キャリアを有する信号の処理には，専用のチップを作成して高速性を追求することが，その応用分野を広げることにつながる．従来，ニューラルネットワークの多くは，その適応性を最大限に生かすためソフトウエア的に実現されることが多かった．しかし今後，このような専門的処理機能を持ったハードウエア・ニューロならではのアーキテクチャ開発も重要であると考えられる．
設計期間： 2 人月以上，3 人月未満

設計ツール： Cadence 社 Verilog-XL, Synopsys 社 design_compiler, Avanti 社 Star-HSPICE

ランジスタ数： 1,000 以上，10,000 未満
ど）

試作ラン：日立製作所 CMOS 0.35µm 6.0mm 角

ト

チップ種別：通信（RF 回路，ATM な5．
2．チップ試作者の発表文献リスト［1］M. Nagata, J. Nagai, T. Morie, and A. Iwata, “Measurements「AD 混載 LSI のための基板雑音低減化デジタル回路設計

and Analyses of Substrate Noise Waveform in Mixed Signal IC法」，電子情報通信学会

Environment”, IEEE Trans. on Computer-Aided Design of

年 5 月）．

信学技報 ICD2000-17，（2000

Integrated Circuits and Systems, Vol. 19, No. 6, pp. 671-678,［11］ Y. Ohtsuka, T. Hamamoto, K. Aizawa: “A new image sen-2000.

sor with space variant sampling control”, on a focal plane,［2］M. Nagata, J. Nagai, T. Morie, and A. Iwata, “Quantitative
Characterization of Substrate Noise for Physical Design Guides

IEICE Trans. IEICE Trans. Information and Systems, Vol.
E83-D, No. 7, pp. 1331-1337, July 2000.

in Digital Circuits”, Proc. IEEE 2000 Custom Integrated［12］杉浦，呉，相澤：「電流モード逐次比較方式によるセンCircuits Conference, #5-7, pp. 95-98, May. 2000.

サ面上 ADC の検討」，電気学会論文誌 E Vol. 120，No.
［3］A. Iwata, M. Nagata, N. Takeda, M. Homma, and T. Morie,

8/9，pp. 405-409，Sep. 2000.

“Pulse Modulation Circuit Architecture and its Application toFunctional Image Sensors”, Proc. IEEE International ［13］大塚，大田，相澤：「多重解像度イメージセンサ」，映像
Symposium on Circuits and Systems 2000, #0113-4, pp. II-

情報メディア学会誌，Vol. 55，No. 2，pp. 279-286，Feb.

301-304, May. 2000.

2001.

［4］K. Katayama, M. Nagata, T. Morie, and A. Iwata, “A High- ［14］相澤，大塚：「多重解像度イメージセンサ」，エレクトロ
Resolution Hadamard Transform Circuit Using Pulse Width

ニクス誌，No. 562，pp. 14-17，Mar. 2001.

Modulation Technique”, Extended Abstracts of the 2000 Int.
Conf. Solid State Devices and Materials (SSDM2000), pp. 366- ［15］Y. Otsuka, I. Ohta, K. Aizawa: “A new computational image
367, Aug. 2000.

sensor with programmable spatially variant mutiresolution

158

readout capability”, IAPR workshop on Machine Vision［5］A. Iwata, T. Morie, and M. Nagata, “Merged Analog-Digital
Circuits Using Pulse Modulation for Intelligent SoC

Applications (MVA2000), 8-10 pp. 287-290, Nov. 28-30,
2000, Tokyo.

Applications (Invited)”, IEICE Trans. Fundamentals, Vol. E84［16］大塚，相澤：「多重解像度イメージセンサの設計と試作」，

A, No. 2, pp. 486-496, 2001.

ロボティクスメカトロニクス 2000（ROBOMEC2000）［6］M. Nagata, T. Ohmoto, J. Nagai, T. Morie, and A. Iwata, “Test

1P1-68-104，May 11 〜 13，2000．

Circuits for Substrate Noise Evaluation in CMOS Digital ICs”,
Proc. Asia and South Pacific Design Automation Conference ［17］大塚，相澤：「ブロックサイズ選択が可能な新しい多重解像度イメージセンサの設計と試作」，第 6 回(ASP-DAC2001), A1. 7, pp. 13-14, Jan. 2001.

画像セン

シングシンポジウム，pp. 217-222，June. 15-16，2000．
［7］M. Nagata, J. Nagai, K. Hijikata, T. Morie, and A. Iwata,“Physical Design Guides for Substrate Noise Reduction in ［18］大塚，大田，相澤：「新しい多重解像度イメージセンサ
CMOS Digital Circuits”, IEEE Journal. of Solid-State Circuits,の検証」，電子情報通信学会 集積回路研究会 ICD2000-90，

Vol. 36, No. 3, pp. 539-549, 2001.

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209-217, 2000.
［20］大田，大塚，相澤：「動体を中心としたサンプリング制
［9］永田

真，永井

仁，森江

隆，岩田

穆，「CMOS デ御を行なうコンピュテーショナルイメージセンサ」，画像

ジタル回路の基板雑音定量評価と低雑音化レイアウト指

符号化・映像メディア処理シンポジウム（PCSJ ・針」，電子情報通信学会

IMPS2000）I-P2.08，pp. 67-68，Nov. 13-15，2000．

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［21］大塚，大田，相澤：「128x128 画素多重解像度イメージ［10］ 永田真，土方克昌，永井

仁，森江

隆，岩田

穆，

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Nov. 27-29，2000．
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［24］大塚，大田，相澤：「多重解像度空間可変サンプリング ［36］星野将史，根塚智裕，池田 誠，浅田邦博，「スマートポ
ジションセンサを用いた 3 次元計測システムの構築」，
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11-124，Mar. 26-29，2001．

［25］大田，大塚，相澤：「コンピュテーショナルイメージセ ［37］T. Mido, H. Ito, K. Asada, “A Simple and Efficient
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（2000）．
［39］山下高廣，浅田邦博，「ＣＳＰＬ：キャパシタ分離型低電［28］根塚智裕，星野将史，池田誠，浅田邦博，「動き検出および 3 次元計測機能を有する多階調イメージセンサ」，ロ

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誌 C，Vol. J84-C，No. 6，pp. 479-486，2001 年 6 月．

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5 月．

forUndergraduate School in EE Department”, Proc. of 2000
［29］星野将史，池田誠，浅田邦博，「スマートポジションセ

ンサを用いた 3 次元計測システムの構築」，DA シンポジ

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ウム，pp. 133-138，2000 年 7 月．
［41］山岡寛明，池田［30］根塚智裕，池田誠，浅田邦博，「4 進木スキャン機能を有するポジション検出向けスマートイメージセンサ」，第誠，浅田邦博，「ラッチ形センスアンプを用いた高速 PLA」，第 4 回システム LSI 琵琶湖ワーク
ショップ（滋賀），pp. 223-226，2000 年 11 月．

4 回システム LSI 琵琶湖ワークショップポスター資料集，
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［42］H. Yamaoka, M. Ikeda, and K. Asada, “A High-Speed PLA
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ASIC, pp. 135-138, Oct. 2000.

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159

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Sweden.

計測向けイメージセンサ」，電子情報通信学会総合大会，［56］H. J. Mattausch, T. Gyohten, Y. Soda and T. Koide, “An2001 年 3 月．

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Mattausch，「Tbit/s バンド幅実現のための高面積効率マル
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チポートメモリの開発」，2000 年電子情報通信学会総合

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Netherland, pp. 49-53, June 2000.

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on Low Temperature Electronics, The Netherland, pp. 271-275,

ル評価用テスト回路（１）―しきい値電圧付近の電流領

June 2000.

域の評価―Ⅱ，2000 年電子情報通信学会総合大会，A-144，2000 年 3 月，広島大学（広島県）．

［50］落合忠博，波多野裕，「低温動作ニューロンＭＯＳ回路の160最適化」，電子情報通信学会エレクトロニクスソサイエテ ［60］奈良真治，龍見嘉之，三浦道子，H. J. Mattausch，熊代成孝，山口哲哉，小田中紳二，中山範明，「MOSFET モデ
ィ大会講演論文集，p. 84，2000 年 9 月，名古屋．
ル評価用テスト回路（２）―入力電圧の微少変化の増幅［51］伊藤，「動的再構成型桁直列演算による離散コサイン変換回路」，情処研報 2001-SLDM-99，pp. 49-56，2001．

―」，2000 年電子情報通信学会総合大会，A-1-45，2000
年 3 月，広島大学（広島県）．

［52］Xueliang Song, Naoki Futakuchi, Yoshiaki Nakano, etc., ［61］李，小林，小野寺，「EB テスタを用いた論理ゲート遅延
ばらつき測定手法の検討」，pp. 23-28，ol. 100，No. 473，
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Optical Switches Fabricated Entirely by Selective Area

電子情報通信学会

技術研究報告（2000）．

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multi-port SRAMs for on-chip data-storage with high random-Vol., No.，第 4 回システム LSI 琵琶湖ワークショップ

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講演資料集およびポス ター資料集（2000）．

No. 3, pp. 410-417, 2001.
［63］岩橋，柴山，李，小林，小野寺，「ベクトル量子化を用い［54］N. Omori, K. Kishi, T. Gyohten, J. Kim and H. J. Mattausch,“Fast and Compact Central Arbiter for High Access-Bit-Rate

た実時間動画像圧縮システム」，pp. 155-160，Vol., No.,DA シンポジウム

2000

論文集（2000）．

Multi-Port Caches”, Extended Abstracts of the 2000
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Low-Rate Videophones”, pp. 193-201, Vol. E84-C, No. 2,［55］K. Kishi, T. Gyohten, J. Kim, H. J. Mattausch, Y. Tatsumi and

IEICE Transactions on Electronics（2001）．

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Power Consumption for Multi-Issue Single-Chip Processors”, ［65］Okada, Onodera, “Stastical Modeling of Device Characteristics
with Systematic Variability”, pp. 529-536, Vol. E84-A, No. 2,

Proceedings of the 26th European Solid-State Circuits
Conference (ESSCIRC’2000), pp. 340-343, Sept. 2000,

IEICE Transacions on Fundamentals（2001）．

［66］Yasuda, Fujita, Onodera, “A Dynamically Phase Adjusting PLI

December 2000.

wiyh a Variable Delay”, pp. 275-280, Vol. , No. , Proceedingsof ASP-DAC 2001（2001）．

［77］池司，羽生貴弘，亀山充隆，「ソース結合形論理に基づ

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クス 2，No. C-12-19，p. 114，March 2001．

“A Vector-Pipeline DSP for Low-Rate Videophones”, pp. 1-2,
Vol. , No. , Proceedings of ASP-DAC 2001（2001）．

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Arakawa, “Area-Controlled Growth of InAs Quantum Dots by［73］池司，羽生貴弘，亀山充隆，「セルフチェッキング性を有する２線式電流モード多値集積回路と高性能算術演算

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ばらつきの統計に見る MOSFET の特性の研究」，電気学会電子回路研究会，ECT-00-55，pp. 83-87（2000）．
［89］尾辻崇，堀山貴史，木村晋二，渡邉勝正，「冗長 2 進

CORDIC 演算器を有する 16 ビットパイプラインプロセッ ［100］佐野智弘，松岡俊匡，谷口研二，「PLL のループゲインにサ」，電子情報通信学会基礎・境界ソサイエティ大会，

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89-93 (2000）．

［90］中村一博，朱162

強，丸岡新治，堀山貴史，木村晋二，渡 ［101］清水新策，Tan Boon Keat，小川徹，吉村隆治，畠中信

邉勝正，「学習回路インタフェースを持ち不特定話者に対伍，松岡俊匡，谷口研二，「MOS 電流モードロジックを応できる音声認識回路」，電子情報通信学会基礎・境界ソ

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徹，谷口研二，「スイッチトキャパシタを用いたプッシュ・プル出力バッファ」，電子情報通信学会関西支部学生会，C-15，pp. 59（2001. 3）．

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［104］伴［93］B. K. Tan, R. Yoshimura, T. Matsuoka, and K. Taniguchi,“Dynamically Programmable Parallel Processor (DPPP）: A

彰浩，佐野智弘，谷口研二，「CMOS 電圧制御発振器の設計に関する研究」，電子情報通信学会関西支部学生会，C-11，pp. 55（2001. 3）．

Novel Reconfigurable Architecture with Simple Program
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［94］B. K. Tan, R. Yoshimura, T. Matsuoka, and K. Taniguchi,“DS-CDMA Wired Bus for Parallel Processing Systems”, ［106］北谷卓哉，小川徹，谷口研二，「低リプル倍電圧発生回International Symposium on Advanced Analog CMOS

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［95］T. Matsuoka, T. Sano and K. Taniguchi, “Adaptive Aperture ［107］M. Eltokhy, S. Hatanaka, and K. Taniguchi, “A5Ms/s 0Phase Detection Technique capable of Dividerless Locking for

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Analog VLSI Workshop, pp. 10-15 (2000).

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［96］B. K. Tan, R. Yoshimura, T. Matsuoka, and K. Taniguchi, “A ［108］Kazuya Nakayama, Kazuhiko kojima, Fumihiko Hayakawa,
Novel Dynamically Programmable Arthmetic Array Processor

Yutaka Imai, Akio Kitagawa, and Masakuni Suzuki,

“Submicron Nonvolatile Memory Cell Based on Reversible”, ［119］南利明，高木直史，高木一義，「減算シフト型立方根計

Jpn. J. Appl. Phys., Vol. 39, Part 1, No. 11, November, pp.

算回路」，第 4 回システム LSI 琵琶湖ワークショップ

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（2000）．

［109］Kazuya Nakayama, Kazuhiko kojima, Fumihiko Hayakawa, ［120］鬼頭秀明，高木一義，木村晋二，高木直史，「再構成可能
Yutaka Imai, Akio Kitagawa, and Masakuni Suzuki,

部を持つ Java プロセッサにおける高速化方式およびハー“Submicron Nonvolatile Memory Cell Based on Reversible”,

ドウェア JIT 方式の検討」，2000 年電子情報通信学会基Jpn. J. Appl. Phys., Vol. 39, Part 1, No. 11, November, pp.

礎・境界ソサイエティ大会（2000）．

6157-6161 (2000).
［121］鬼頭秀明，高木一義，木村晋二，高木直史，「再構成可能［110］A. Oki, S. Adachi, Y. Takamura, K. Ishihara, H. Ogawa, Y. Ito,
T. Ichiki and Y. Horiike, “Electroosmosis injection of blood

部を持つ Java プロセッサにおけるハードウェア JIT 機構について」，デザインガイア 2000（2000）．

serum into biocompatible microcapillary chip fabricated onquartz plate”, Electrophoresis, pp. 341-347, Vol. 22 (2001).

［122］渡辺恭章，高木直史，「バイナリ法に基づく GF（2^m）
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会基礎・境界ソサイエティ大会（2000）．

換器の設計およびチップ作製」，電気学会電子回路研究会
資料，ETC-00-87（2000）．

［123］渡辺恭章，高木直史，「バイナリ法に基づく GF（2^m）
上の除算アルゴリズムと LSI 実現」，第 4 回システム LSI［112］水谷，吉田，新居，山下，「BISC（Bus Instruction Set

琵琶湖ワークショップ（2000）．

Computer）型プロセッサ BISC-2」，pp. 1-6，情報処理学
会研究報告計算機アーキテクチャ研究会 142-1（2001）． ［124］高松，遠山，深山，「マルチスレッドパイプラインプロセ
ッサの VLSI による実現」，pp. 307-310，第４回システム［113］H. Yamada, T. Miyashita , K. Nishio, M. Ohtani and H.
Yonezu, “An analog MOS circuit for formation of edge motion

LSI 琵琶湖ワークショップ講演資料集およびポスター資料集．
163

dignals with local adaptation based on a biological retinal system”, 7th Int. Conf. on Neural Information Processing, Taejon, ［125］高松，遠山，深山，「マルチスレッドパイプラインプロセ
Korea, 2000.

ッサの VLSI による実現」，pp. 230，平成 12 年度電気関係学会北陸支部連合大会講演論文集（2000）．

［114］山田，宮下，西尾，大谷，古川，米津，「外網膜機能と内網膜機能の統合によるエッジの動き情報生成と集積回路 ［126］秋田純一，渡辺晃，遠山治「2 次元抵抗網中の電位化」，第 23 回日本神経科学大会・第 10 回日本神経回路学

分布を用いた高速領域検出回路」pp. 145-149 DA シンポ会大会 合同大会，O-211, 2000 年 9 月，パシフィコ横浜

ジウム 2000 論文集（2000）．

（神奈川県）．
［127］渡辺［115］山田，大谷，西尾，古川，米津，「網膜に範を得た速度検
出とその電子回路化」，電子情報通信学会 ニューロコン

晃，高瀬信二，遠山治，秋田純一「抵抗網中の電位分布の局所性を用いた高速重心検出回路」信学論 C
Vol. J84-C No. 1，pp. 46-50，2001 年 1 月．

ピューティング研究会，NC2000-181, 2001 年 3 月，玉川大学（東京都）．

［128］遠山治，高瀬信二，渡辺晃，秋田純一「画素並列処

理系のための平面中の複数点に対する高速座標生成回路」［116］大谷，山田，西尾，古川，米津，「動き検出神経細胞モデ

信学論 C Vol. J84-C No. 4，pp. 1-5，2001 年 4 月．

ルのアナログ集積回路化 -樹状突起による方向選択性の生成-」，電子情報通信学会 ニューロコンピューティング ［129］尾崎，大山,安田，下山，“An air flow sensor modeled on
研究会，NC2000-182, 2001 年 3 月，玉川大学（東京都）．

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［117］武内大輔，高木一義，高木直史，「三次元ベクトルのユー
クリッド・ノルム計算回路の設計」，2000 年電子情報通 ［130］Y. K. Lee, I. Shimoyama, “A skeletal framework artificial hand
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actuated by pneumatic artificial muscles”, 1999 IEEE
International Conference on Robotics and Automation, pp.

［118］武内大輔，高木直史，「三次元ベクトルのユークリッド・

926-931, 1999.

ノルム計算回路の LSI 実現」，第 4 回システム LSI 琵琶湖
ワークショップ予稿集（2000）．

［131］（解説）李

湧権，下山勲，空気圧ゴム人工筋の魅力

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52-56，2000．

Architecture for Secure Encryption VLSI Processors using aConstant-Characteristic Power Dissipation Concept”, J. IPSJ,［132］Y. K. Lee, I. Shimoyama : A micro rubber artificial muscle

Vol. 42, No. 4, Apr. 2001. (to be published).

driven by a microcompressor for artificial limbs, International
Conference on New Actuators, B3. 2, pp. 272-275 (2000).

［144］H. Matsubara, T. Watanabe, and Tadao Nakamura, “Cooled
Logic Architecture using Fine-Grain Power Control for Low-［133］M. Gel and I. Shimoyama, “High Aspect Ratio Micro
Actuation Mechanism”, Proc. Micro Electro MechanicalPower”, 13th Karuizawa Workshop, Vol. 42, No. C4-2, pp.
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Systems (MEMS2001), pp. 582-585, 2001.
［145］森江隆，安藤博士，永田真，岩田穆，「反応拡散系を模擬［134］竹内昌治，下山勲，TiNi 薄膜マイクロアクチュエータの研究，精密工学会誌，Vol. 67，No. 2，pp. 246-250，2001.

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2001，明治大学（東京都）．

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MOSFET'S IN WEAK-INVERSION REGION”, pp. 643-646,

MEMS 2000, pp. 721-726.

Proceedings of2000 IEEE International Symposium onIntelligent Signal Processing and Communication Systems［136］K. Hoshino, I. Shimoyama, “An Elastic Thin-film Microlens(2000).

Array with a Pneumatic Actuator”, Proceedings of MEMS［147］河野，越智，津田，「FPAccA model 2. 0 チップの設計―

2001, pp. 321-324.

再構成可能な浮動小数点演算器アレイ―」，信学技報，［137］K. Hoshino, F. Mura, I. Shimoyama, “Design and Performanceof a Micro-Sized Biomorphic Compound Eye with a Scanning
164

Vol. 99，No. 530（VLSI 設計技術研究会），pp. 45-52(2000）．

Retina.”, Journal of Microelectromechanical systems, Vol. 9,［148］河野，越智，津田，「再構成可能な浮動小数点演算器アレ

No. 1, March, 2000, pp. 32-37.

イ」，STARC シンポジウム 2000 講演予稿集，pp. 56-62［138］星野一憲，Fabrizio Mura，下山勲，「静電アクチュエー(2000）．

タによる網膜振動機構を持つマイクロ複眼センサ」，電気学会論文誌 E，121 巻 2 号，平成 13 年，pp. 70-76.

［149］K. Nitta, K. Kagawa, J. Tanida, “Design and Fabrication of
Pipelined Digital Correlator for Opto-Electronic Discrete［139］Masa-aki Fukase, Tomoaki Sato, Ryusuke Egawa, and Tadao
Nakamura, “Breakthrough of Superscalar Processors by

Correlation Processor”, IEICE Trans. Electron., Vol. E84-C,
No. 3, pp. 312-317 (2001).

Multifunctional Wave-Pipelines”, 9th NASA Symposium on
VLSI Design, pp. 6. 3. 1-pp. 6. 3. 17, Nov. 2000.

［150］J. Ohta, A. Uehara, T. Tokuda, and M. Nunoshita, “PulseModulated Vision Chips with Versatile-Interconnected Pixels”,［140］Masa-aki Fukase, Tomoaki Sato, Ryusuke Egawa, and Tadao
Nakamura, “Scaling up of Wave Pipelines”, Proc. of THE 14th

5th Workshop on Optics and Computercience (WOCS),
Cancun, Mexico, May, 2000.

International Conference on VLSI Design, pp. 439-445, Jan.
2001.

［151］J. Ohta, A. Uehara, T. Tokuda, and M. Nunoshita, “A pulsed
vision chip with inhibitory interconnections”, Proc. SPIE 4089

［141］H. Matsubara, T. Watanabe, and Tadao Nakamura, “A

488-495 (2000).

Clocking Scheme for Lowering Peak-Current in Dynamic
Logic Circuits”, IEICE Trans. Electron., Vol. E83-C, No. 11, ［152］太田
pp. 1733-1738, Nov. 2000.

淳，阪田裕彦，平井隆夫，田崇，布下正宏，「パルス周波数変調方式ビジョンチップ低電圧駆動」，電子情報通信学会技術報告，ICD2000-91，pp. 51-56，2000．

［142］H. Matsubara, T. Watanabe, and Tadao Nakamura, “A Fine
Grain Cooled Logic Architecture for Low-Power Processors”, ［153］時 田 直 幸 ， 田崇，太田

淳 ， 布 下 正 宏 ，「 S i G e -IEICE Trans. Fundamentals, Vol. E84-A, No. 3, pp. 735-740,

BiCMOS プロセスを適用したイメージセンセ」，映像情報

Mar. 2001.

メディア学会技術報告 Vol. 25，No. 28，99. 13-18，2001．

［154］Daiji Fukuda, Hiroyuki Takahashi, Masashi Ohno and“A Novel SPICE Model of Ferroelectric Capacitors Using

Masaharu Nakazawa, “Ir TES for X-ray microcalorimeters”,

Schmitt Trigger Circuit”, Ext. Abstr. of the 2000 Int. Conf. on

pp. 241-244, Nucl. Instrum. and Meth. A 444 (2000).

Solid State Devices and Materials, pp. 270-271 (2000).

和男，［165］山本修一郎，石原 宏，「シュミットトリガ回路を用いた回路要素並列型強誘電体 SPICE モデルの構築」，第 61 回
山本啓輔，「CMOS ／パス・トランジスタ論理の混在に
応用物理学会学術講演会，札幌，6a-G-11，p. 447，2000
よる低消費電力回路の合成」，情報処理学会論文誌，Vol.

［155］高田賢吾，神野元彰，黒木修隆，沼昌宏，瀧42，No. 4，2001 年 4 月.（掲載予定）．

年 9 月．

［156］Y. Nakagawa, K. W. Lee, T. Nakamura, Y. Yamada, K. T. ［166］山本修一郎，平山智久，石原 宏，「強誘電体キャパシタ
シミュレーション支援 LSI の設計」，2001 年電子情報通Park, H. Kurino, M. Koyanagi, “Neuromorphic Analog
Circuits for Three Dimensional Stacked Vision Chip”, Proc. of

信学会総合大会，立命館大学草津キャンパス，C-12-33，

International Conference of Neural Information Processing,

エレクトロニクス 2，p. 128，2001 年 3 月．

Vol. 1, pp. 636-641, 2000.
［167］井上進，山本修一郎，石原宏，「強誘電体ゲート FET［157］H. Kurino, Y. Nakagawa, K. W. Lee, T. Nakamura, Y.

を用いた不揮発性ラッチ回路の動作解析」，第 48 回応用

Yamada, K. T. Park, M. Koyanagi, “Smart Vision Chip

物理学関係連合講演会，東京，29p-YA-4，p. 549，2001

Fabricated Using Three Dimensional Integration Technology”,

年 3 月．

Abst. of Neural Information Processing System, 2000.
［168］具

本宰，尹

聖民，石原

宏，「SPICE 解析による強誘［158］M. Koyanagi, Y. Nakagawa, K. W. Lee, T. Nakamura, Y.

電体メモリアレイにおける読み出し方法の検討」，第 48

Yamada, K. Inamura, K. T. Park, H. Kurino, “Neuromorphic

回応用物理学関係連合講演会，東京，28p-ZX-10，p. 541，

Vision Chip Fabricated Using Three-Dimensional Integration

2001 年 3 月．

Technology”, IEEE International Solid-State Circuits
Conference Dig. of Tech. Paper, pp. 270-271, 2001.

［169］T. Aoki, I. Kitaori, and T. Higuchi, “Radix-2-4-8 CORDIC forfast vector rotation”, IEICE Transactions on Fundamentals,［159］若林，小出，八田，中山，後藤，利根，「交差手法の適応Vol. E83-A, No. 6, pp. 1106-1114, June (2000).

的選択機能を組み込んだ遺伝的アルゴリズムの LSI チップによる実現」pp. 1766-1776，情報処理学会論文誌，［170］T. Aoki, K. Nakazawa and T. Higuchi, “High-radix parallel
VLSI dividers without using quotient digit selection tables”,
Vol. 41，No. 6（2000）．
Proc. of the 30th IEEE International Symposium on Multiple［160］小泉，若林，小出，井村，藤原，「遺伝的アルゴリズムのValued Logic, pp. 345-352, May (2000).

高速実行に適した命令セットを持つ RISC プロセッサ
DLX-GA」，情報処理学会計算機アーキテクチャ研究会研 ［171］T. Aoki and T. Higuchi, “Beyond-binary arithmetic Algorithms and implementations”, Extended Abstracts of the究報告，ARC141-12（2001）．
9th International Workshop on Post-Binary Ultra-Large-Scale［161］若林，小出，小泉，中塚，「交差突然変異をマイクロプロ

Integration Systems, pp. 7-10, May (2000).

グラム制御で実現する遺伝的アルゴリズム専用ハードウ
ェアの開発」，pp. 1-139-1-140，情報処理学会第 61 回（平 ［172］浅香 篤，徳丸正孝，村中徳明，今西 茂：「ニューロン MOS を用いた４進 SD 数全加算器の構成」，多値論理
成 12 年後期）全国大会講演論文集（1），5E-7（2000）．
研究会，第 23 回多値論理研究フォーラム，Vol. 23，［162］小泉，若林，小出，「遺伝的アルゴリズムの高速実行に適No23，pp23. 1-23. 8（2000-07）．

した命令セットを持つ RISC プロセッサの開発」，pp. 1141-1-142，情報処理学会第 61 回（平成 12 年後期）全国 ［173］浅香 篤，徳丸正孝，村中徳明，今西 茂：「ニューロン MOSFET を用いた 4 進 SD 数全加算器の改善」，2000
大会講演論文集（1），5E-8（2000）．
年電気関係学会関西支部連合大会，G-10-6（2000-11）．
［163］秦，若林，「遺伝的アルゴリズムアクセラレータ GAA-IIの評価ボードの開発」，pp. 92-93，平成 12 年度電気・情 ［174］S. Kameda, T. Yagi, “An Analog Vision Chip Applicable toReal-Time Image Processings in Indoor Illumination”, The
報関連学会中国支部第 51 回連合大会講演論文集，032315（2000）．

IEEE-INNS-ENNS International Joint Conferenceon Neural
Networks, Como, Italy,（2000）．

［164］Shuu'ichirou Yamamoto, Takumi Kato and Hiroshi Ishiwara,165

［175］S. Kameda, T. Yagi, “Application of A Silicon Retina to Target ［187］藤原完，吉川信行，「BDD RSFQ 論理回路の新しい実

Tracking”, Vol. 1, pp. 140-144, Proceedings of ICONIP,現法」，2000 年秋期応用物理学会学術講演会，6a-ZL-3，

Taejan, Korea,（2000）．

北海道工業大学，2000 年 9 月．

［176］T. Yagi, “Hybrid parallel vision system inspired by vertebrate ［188］越山潤一，吉川信行，「セルベース BDD RSFQ 論理回路
retina”, Vol. 2, pp. 1459-1462, Proceedings of ICONIP,の動作測定」，2000 年秋期応用物理学会学術講演会，6a-

Taejan, Korea, (2000）．

ZL-7，北海道工業大学，2000 年 9 月．

［177］大村道郎，田中武，「LSI 設計教育のための設計支援 IP ［189］阿部高志，吉川信行，「超伝導/CMOS ハイブリッドシス
テム用低温 CMOS 回路の動作特性」，2000 年秋期応用物

データベース」，平成 12 年度電気・情報関連学会中国支部第 51 回連合大会，岡山大学，p. 564，2000 年 10 月．

理学会学術講演会，6a-ZL-9，北海道工業大学，2000 年 9月．

［178］田中武，大村道郎，「広島工業大学における IP を用いた LSI 設計教育」，広島工業大学研究紀要，第 35 巻，pp. ［190］加藤洋介，吉川信行，「ジョセフソン/CMOS ハイブリッ
ドシステム用 SQUID アンプの検討 II」，2000 年秋期応用

17-23，2001 年２月．

物理学会学術講演会，6a-ZL-10，北海道工業大学，2000
年 9 月．

［179］荒屋敷，熱海「パルス率変調形センサインタフェース用
集積化電圧比較器の設計」p. 170，1E7

平成 12 年度

電気関係学会東北支部連合大会講演論文集．

［191］越山潤一，吉川信行，「RSFQ 論理回路の抵抗結合型セル
ベース設計法の検討」，2000 年電子情報通信学会エレク
トロニクスソサイエティ大会，C-8-4，pp. 36，広島大学，［180］N. Yoshikawa, T. Abe, Y. Kato and H. Hoshina, “Component

2000 年 9 月．

Development for a 16 Gb/s RSFQ-CMOS Interface System”, tobe published in IEEE Trans. Appl. Superconductivity, March,［192］依田健一，越山潤一，吉川信行，「BDD RSFQ 論理回路

2001.

のセルベース設計法−ばらつきの検討」，2001 年春期応166

用物理学関係連号講演会，29p-ZC-6，明治大学，2001 年［181］J. Koshiyama and N. Yoshikawa, “A Cell-Based Design

3 月．

Approach for RSFQ Circuits Based on Binary Decision
Diagram”, to be published in IEEE Trans. Appl.

［193］藤原Superconductivity, March, 2001.

完，越山潤一，吉川信行，「RSFQ パケットスイッ

チ回路の設計」，2001 年春期応用物理学関係連号講演会，［182］N. Yoshikawa and J. Koshiyama, “Top-Down RSFQ Logic

29p-ZC-8，明治大学，2001 年 3 月．

Design Based on a Binary Decision Diagram”, to be published［194］本告in IEEE Trans. Appl. Superconductivity, March, 2001.

圭，阿部高志，吉川信行，「低温動作 CMOS ロジックの検討（I）」，2001 年春期応用物理学関係連号講演［183］吉川信行，森静香，越山潤一，「Verilog HDL による会，29p-ZC-12，明治大学，2001 年 3 月．

RSFQ 論理回路のタイミング設計手法の検討」，電子情報通信学会論文誌 C Vol. J83-C，No. 7

pp. 643-650

2001 ［195］松崎二葉子，越山潤一，依田健一，吉川信行，「トップダウン設計法による RSFQ マイクロプロセッサの設計」，

年 7 月．

2001 年電子情報通信学会総合大会，C-8-7，立命館大学，［184］越山潤一，吉川信行，「RSFQ 論理回路のセルベース設計

2001 年 3 月．

手法の検討」，電子情報通信学会論文誌 C Vol. J83-C，No.
7

pp. 636-642

2000 年 7 月．

［196］越山潤一，藤原完，松崎二葉子，依田健一，吉川信行，」

RSFQ 論理回路のスタンダードセルの設計と動作測定」，
2001 年電子情報通信学会総合大会，C-8-8，立命館大学，［185］N. Yoshikawa, “Cell-Based Top-Down Design Methodology

2001 年 3 月．

for RSFQ Digital Circuits”, Abstract of 13th International
Symposium on Superconductivity (ISS200), Tokyo, Japan,
October, 2000, pp. 75.

［197］宮 川 英 明 ， 本 告

圭，阿部高志，吉川信行，「Josephson − CMOS ハイブリッド低温メモリの検討」，［186］星名博，吉川信行，「抵抗結合マルチ磁束量子論理ゲー

2001 年電子情報通信学会総合大会，C-8-15，立命館大学，

ト II」，2000 年秋期応用物理学会学術講演会，6a-ZL-2，

2001 年 3 月．

北海道工業大学，2000 年 9 月．
「大規模 SFQ 論理回路設計技術の課題と展望」，［198］吉川信行，

応用物理学会超伝導分科会第 21 回研究会，東京，2000

Operation by Electromagnetic Actuation”, Sensors &年 7 月．

Actuators. Part A : Physical , Vol. A (87), 2000, pp. 172-178.

［199］越山潤一，吉川信行，「RSFQ 論理回路の抵抗結合型セル ［209］P. Helin, M. Mita, T. Bourouina, G. Reyne, H. Fujita, “Selfaligned Micromachining Process for Large-scale, Free-space
ベース設計法の検討」，電気学会東京支部連合研究会，
MC-00-15，pp. 77-82，東京，工学院大学，2000 年 9 月．

Optical Cross-connects” IEEE/LEOS Journal of Lightwave
Technology, Vol. 18, No. 12 (2000), pp. 1-8.

［200］B. Le Pioufle, P. Surbled, H. Nagai, Y. Murakami, K. S. Chun,
E. Tamiya, H. Fujita, Living cells captured on a bio-microsys- ［210］D. Saya, K. Fukushima, H. Toshiyoshi, H. Fujita, G.
Hashiguchi, H. Kawakatsu, “Fabrication of Silicon-Basedtem devoted to DNA injection Materials Science andEngineering: C Volume 12, Issues 1-2, pp. 77-81, 2000. 8. 18.

Filiform-Necked Nanometric Oscillators”, Jpn. J. Appl. Phys.
Vol. 39, Part 1. No. 6B (June 2000), pp. 3793-3798. 2000. 6.

［201］K. Chun, G. Hashiguchi, H. Toshiyoshi, H. Fujita, Fabricationof array of hollow microcapillaries used forinjection of genetic ［211］H. Kawakatsu, H. Toshiyoshi, D. Saya, K. Fukushima, H.
Fujita, “Fabrication of a silicon based nanometric oscillator
materials into animal/plant cells, Japan. J. Appl. Phys., Vol. 38,
pp L279-281, 1999. Mar.

with a tip form mass for scanning force microcopy operating in
the GHz range”, J. Vac. Sci. & Tech. B18, No,. 2 (2000), pp.

［202］P. Helin, M. Mita and H. Fujita, Self-aligned Mirror and V-

607-11. 2000.

grooves in free-space micromachined optical switches,Electronics Letters, Vol. 36. No. 6, IEE, pp. 563-564, 2000. 03. ［212］P. Helin, T. Bourouina, M. Mita, G. Reyne, H. Fujita, “Newself-aligned micromachining process for large free-space opti16.
cal cross-connects”, MOEMS 2000, IEEE/LEOS Proc.
［203］Y. Mita, A. Tixer, S. Oshima, M. Mita, J. P. Gouy, H. Fujita, A
Silicon Shadow Mask with Unlimited Patterns and a

International Conference on Optical MEMS, pp. 119-120,
August 2000.

Mechanical Alignment Structure by Al-Delay Masking
Process，電気学会論文誌 E，センサマイクロマシン準部 ［213］E. Lebrasseur, T. Bourouina, J-B. Pourciel, M. Ozaki, T.
Masuzawa, H. Fujita, “Resonant-type Micro-probe for Vertical
門誌，Vol. 120-E，No. 7，pp. 357-362，電気学会 2000. 07.
Profiler”, IEEE/AMCM MSM’2000, 3rd conference on［204］H. Toshiyoshi, D. Kobayashi, M. Mita, G. Hashiguchi, H.
Fujita, J. Endo, Y. Wada, “Microelectromechanical Digital-to-

Modelling and Simulation of Microsystems, San-Diego, USA,pp. 285-288. Mar. 27-29 2000.

Analog Converters of Displacement for Step Motion
Actuators”, Journal of Microelectromechanical Systems, Vol. ［214］Y. Mita, A. Kaiser, P. Garda, B. Stefanelli, H. Fujita, “SensorMicroactuator Collocated MEMS for Fully-Integrated
9, No. 2, pp. 218-225, 2000. 06.
Microsystems”, IPEC-Tokyo 2000 Proceedings Vol. 3, The［205］A. Garnier, T. Bourouina, H. Fujita, T. Hiramoto, E. Orsier, J.C. Peuzin, “Magnetic actuation of bending and torsional vibra-

Institute of Electrical Engineers of Japan, April 3-7, Keio Plaza
Hotel, Shinjuku, Tokyo, Japan, pp. 1422-1427, Apr. 2000.

tions for 2D optical-scanner application”, Sensors andActuators, Vol. A84（2000）1-186, pp. 156-160, 2000. 08.

［215］I. Kobayashi, M. Nakajima, K. Chun, Y. Kikuchi, H. Fujita,“FabricationofThrough-type

Microchannelsfor［206］A. Tixier, Y. Mita, J. P. Gouy and H. Fujita, “A silicon shadow

Monodispersed Microspheres”, Proceedings NFRI-BRAIN

mask for deposition on isolated areas”, J. Micromech.

International Workshop on Monodisperse Microspheres andMicroeng. 10 (2000), pp. 157-162, 2000. 08.

Microchannel Technologies, Satellite Session of the Third
International Soybean Processing and Utilization Conference［207］M. Mita, Y. Mita, H. Toshiyoshi, H. Fujita, “Multiple-height(ISPUC-III), Tsukuba, Japan, pp. 674-675, Oct. 16-17, 2000.

Microstructures Fabricated by ICP-RIE and Embedded
Masking Layers”，電気学会論文誌 E，センサマイクロマ ［216］T. Iizuka, T. Oba, H. Fujita, “Fabrication of Metalic andSilicon Micro actuators with High-Aspect-ratio Driving Gaps”,
シン準部門誌，Vol. 120-E，No. 11，pp. 493-497，電気学会，2000. 11.

Digests of APMRC2000 on Mechanical and Manufacturing
Aspect of HDD, TP13, 3rd Asia-Pacific Magnetic Recording［208］H. Maekoba, P. Helin, G. Reyne, T. Bourouina, H. Fujita,

Conference, KOKUYO Hall, Tokyo, Japan, Nov. 6-8, 2000.

“Self-Aligned Vertical Mirror and V-grooves Applied to an
Optical Switch : Modeling and Optimization of Bi-stable ［217］H. Kawakatsu, H. Toshiyoshi, D. Saya, K. Fukushima, H.

167

Fujita, “Strength measurement and calculations on silicon-

2000.

based nanometric oscillators for scanning force microcopy
operating in the gigahertz range”, Applied Surface Science, ［227］A. Tixier, L. Griscom, K. Cozic, H. Nagai, B. Le Pioufle, Y.
Vol. 157, (No. 4), (NC-AFM’99. Second International

Murakami, E. Tamiya, H. Fujita, “Catching and attaching cells

Workshop on Noncontact Atomic Force Microscopy,

using an array of microholes”，第 2 回化学とマイクロシス

Pontresina, Switzerland, 1-4 Sept. 1999.) Elsevier, p. 320-325

テム研究会

April 2000.

ム研究会，Sep. 2000.

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Proceedings of IEEE International Symposium on Circuits andInternational Symposium on Nonlinear Theory and Its

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（軽井沢）ワークショップ論文集，pp. 41-46，2000. 4.
［240］平林雅之，桜井貴康，「低消費電力乗算器における加算回
路形式の検討」応用物理学会学術講演会講演予稿集，pp. ［252］関根好文，染谷和孝，佐伯勝敏，合原一幸：「パルス形ハードウェアカオスニューロンモデル」，第 13 回回路と800，2000 年 9 月．
システム（軽井沢）ワークショップ論文集，pp. 439-444，［241］浅 野 雄 太 郎 ， 桜 井 貴 康 ，「 A d i a b a t i c 概 念 を 応 用 し た

2000. 4.

CMOS 用クロック回路」応用物理学会学術講演会講演予［253］佐伯勝敏，染谷和孝，関根好文，合原一幸：「パルス形稿集，pp. 800，2000 年 9 月．

ハ ー ド ウ ェ ア ニ ュ ー ロ ン モ デ ル の 実 装 と 汎 用 化 」，
［242］張綱，桜井貴康，「高効率容量型ＤＣ−ＤＣコンバー

CREST 第１回公開シンポジュウム，pp. 9，JST，2000. 4.

タ」 応用物理学会学術講演会講演予稿集，pp. 801，2000［254］鳥田季代子，松岡

年 9 月．

淳，関根好文：「CMOS を用いた八木型ペースメーカーニューロ ンモデル」，電気学会電子［243］平林雅之，桜井貴康，「基板バイヤス制御を可能にする自回路研究会資料，ECT-00-38，pp. 1-4，2000. 6.

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ン モ デ ル 」， 電 気 学 会 電 子 ・ 情 報 シ ス テ ム 部 門 大 会 ，［244］浅野雄太郎，野瀬浩一，桜井貴康，「デプリーション形

TC4-5，pp. 95-98，2000. 9.

CMOS ゲートの特性」電子情報通信学会ソサエティー大［256］松岡会，pp. 28，Oct. 2000.

淳，北悦子，関根好文：「パルス形ハードウェ

アカオスニューロンモデルの 回路構成」，電気学会電子［245］張綱，桜井貴康，「高速周波数切り替え可能なクロック

回路研究会資料，ECT-01-8，pp. 37-40，2001. 1.

生成系」電子情報通信学会ソサエティー大会，pp. 28，［257］佐伯勝敏，関根好文：「パルス形ニューロンモデルによOct. 2000.
る信号処理回路」，電気 学会全国大会，SC9-3，2001. 3.
［246］稲垣賢一，神田浩一，桜井貴康，「ITRS ロードマップ準拠標準 SPICE モデルの構築」電子情報通信学会ソサイエ ［258］板垣昌秀，関根好文：「能動的樹状突起ハードウェアモ
デルに対する一検討」，2001 年電子情報通信学会総合大ティ大会，pp. 28，Oct. 2000.
会講演論文集，A-1-9，p. 9，2001. 3.
［247］川口博，張網，李誠洙，桜井貴康，「電圧ホッピン

グとアプリケーションスライシングによるリアルタイム ［259］柏木直人，佐伯勝敏，関根好文：「IC 化を考慮したパル
ス形ハードウェアバーストニューロンモデルの発火特性
アプリケーション向け低電力プロセサシステム」IP アワに対する一検討」，2001 年電子情報通信学会総合大会講ード（応募中），2001．

演論文集，A-1-13，p. 13，2001. 3.
［248］関根好文，鳥田季代子，松岡淳：「CMOS による八木型ハードウェアニューロンモ デル」，電子情報通信学会 ［260］佐伯勝敏，関根好文：「エンハンスメント形 MOSFET を用いたパルス形ハードウェアバーストニューロンモデル
論文誌 C，（採録決定）．
に対する一検討」，2000 年電子情報通信学会情報・シス［249］K. Torita, J. Matsuoka and Y. Sekine: “CMOS-IC

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169［261］諏訪勝，戸川望，柳澤政生，大附辰夫，「システム

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VLSI の動作合成におけるレイアウト面積・遅延見積もり手法」，第 13 回回路とシステム（軽井沢）ワークショッ ［271］野々垣直浩，戸川プ，pp. 125-130，April 2000．

望，柳澤政生，大附辰夫，「画像処理を対象とした Packed SIMD 型命令セットを持つプロセッ
サのハードウェア/ソフトウェア協調合成システムにおけ望，柳澤政生，大附辰夫，「制御処理ハ［262］家長真行，戸川る並列化 C コンパイラ」，電子情報通信学会 VLSI 設計技

ードウェアの高位合成のための高速な面積/時間最適化ア

術研究会技術報告，Vol. VLD2000，No. 139，pp. 31-36，

ルゴリズム」，情報処理学会 DA シンポジウム 2000，pp.

March 2001．

27-32，July 2000．
［272］小田龍之介，磯田新平，戸川望，橘昌良，柳澤政生，［263］Tatsuhiko Wakui, Tatsuhiko Yoden, Makoto Terajima,

大附辰夫，「システム LSI を対象としたハードウェア/ソ

Nozomu Togawa, Masao Yanagisawa, Tatsuo Ohtsuki, “A

フトウェア分割システム」，電子情報通信学会 VLSI 設計

Behavioral Synthesis System for Processors with Content

技術研究会技術報告，Vol. VLD2000，No. 140，pp. 37-42，

Addressable Memories”, Proc. Synthesis and System

March 2001．

Integration of Mixed Technologies (SASIMI2000), pp. 56-63,［273］佐々木敬泰，西村直己，弘中哲夫，吉田典可，「マルチプApril 2000.

ロセッサ・システムに於けるスケジューリング支援ハー
望，柳澤政生，大附辰夫，「機能メモリ

ドウェアのシミュレーション評価」，情報処理学会研究報を使用したプロセッサの面積/遅延見積り手法」，電子情

告 2000-ARC-139，Vol. 2000，No. 74，pp. 121-126（2000

報通信学会 VLSI 設計技術研究会技術報告，Vol. 2000,年）．

［264］余傳達彦，戸川No. 83，pp. 83-88，Nov. 2000.
［274］谷川一哉，弘中哲夫，吉田典可，「PARS プログラミング［265］涌井達彦，戸川望，柳澤政生，大附辰夫，「CAM プロ

セッサを対象とするハードウェア/ソフトウェア協調合成モデルと PARS アーキテクチャ」，情報処理学会研究報告
2000-ARC-140，pp. 247-2508（2000 年）．

システム」，電子情報通信学会 VLSI 設計技術研究会技術170

報告，Vol. 2000，No. 84，pp. 89-94，Nov. 2000.

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プロセッサの FPGA への実装とカスタム LSI 化」，電気(APCCAS2000), pp. 544-547, Dec. 2000.

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［267］Nozomu Togawa, Tatsuhiko Wakui, Tatsuhiko Yoden, Makoto ［277］皆川，阿部，森田，鈴木，奈良岡，中川，渡辺，「ネットTerajima, Masao Yanagisawa, Tatsuo Ohtsuki, “CAM

ワークスイッチの FPGA への実装とカスタム LSI 化」，

Processor Synthesis Based on Behavioral Descriptions”, IEICE

電気通信大学紀要，Vol. 13，No. 1，pp. 29-35（2000）．

Trans. Fundamentals, Vol. E83-A, No. 12, pp. 2464-2473, Dec.
［278］川口，阿部，「スーパースカラ・プロセッサの設計とカス

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国大会講演論文集（1），pp. 91-92（2001）．

と分枝限定法を用いた計算時間予測に基づくリソースバ
インディング手法」，電子情報通信学会 VLSI 設計技術研 ［279］天笠，阿部，「非同期式プロセッサの設計とカスタム LSI
究会技術報告，Vol. 2000，No. 119，pp. 17-24，Jan. 2001.

への実装および評価」，情報処理学会第 62 回全国大会講演論文集（1），pp. 93-94（2001）．

［269］Yuichiro Miyaoka, Yoshiharu Kataoka, Nozomu Togawa,
Masao Yanagisawa, Tatsuo Ohtsuki, “Area/Delay Estimation ［280］Takahiro Inoue, Hideo Nakane, Yuuji Fukuju, Edgar Sanchezfor Digital Signal Processor Cores”, Proc. of ASP-DAC 2001,

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Analog CMOS Integrator Using Floating-Gate MOSFETs”,
Proc. of 2000 IEEE ISCAS, pp. IV-145 -IV-148, Geneva,［270］余田貴幸，戸川望，柳澤政生，大附辰夫，「制御処理ハ

Switzerland, May 2000.

ードウェアの高位合成システムにおける面積/遅延見積もり手法」，情報処理学会システム LSI 設計技術研究会研究 ［281］Takahiro Inoue, Yuuji Fukuju, Hideo Nakane, “A Design of a

Low-Voltage FG-MOSFET Translinear Circuit Realizing

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28，2000 年４月．

ジセンサの試作と評価」，電気学会 E 部門総合研究会，
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［283］井上高宏，二宮竜也，中根秀夫，「FG-MOSFET を用いた
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用いた実時間三次元計測システム」，第 6 回画像センシン
グシンポジウム，pp. 309-314，横浜，2000．

［284］井上高宏，二宮竜也，中根秀夫，飯尾義徳，「FG-MOSFET を用いた MOS 浮遊抵抗回路の一改良とその解析」，［295］栗原，高本，来海，安藤，「時間相関型イメージセンサを
電気学会電子回路研究会資料，ECT-01-5，pp. 23-28，用いた立体計測システム」，第 39 回計測自動制御学会学

2001 年 1 月．

術講演会予稿集，pp. 201B-2，飯塚，2000．

［285］井上高宏，二宮竜也，中根秀夫，飯尾義徳，「改良型浮遊 ［296］A. Kimachi, T. Kurihara, M. Takamoto and S. Ando, “Novel
電源回路を用いた FG-MOSFET 浮遊抵抗回路」，第 8 回

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2000 年 9 月．
［297］M. Takahashi, A. Kimachi and S. Ando, “Time-domain corre［286］中根秀夫，井上高宏，飯田裕一，「FG-MOSFET 電流モーlation PSD (position-sensitive detector): design, fabrication and

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136, Kawasaki, 2000.

2000 年 9 月．
［298］来海，安藤，「時間相関イメージセンサを用いたスペクト［287］井上高宏，中根秀夫，平山陽一朗，「VDEC で試作した
FG-MOSFET 静特性の実験的評価と一検討」，第 8 回電子

ルマッチングイメージャ」，電気学会 E 部門総合研究会，
MSS-00-36，pp. 131-134，東京，2000．

情報通信学会九州支部学生会講演会論文集，p. 57，2000
年 9 月．

［299］A. Kimachi, T. Kurihara, M. Takamoto and S. Ando, “A novel
range finding system using correlation image sensor”, Tech.

［288］江口啓，井上高宏，浦元大志，「1.8V で動作可能な離散

Digest 17th Sensor Symp., pp. 125-130, Kawasaki, 2000.

時間型カオス集積回路の一検討」，第 8 回電子情報通信学会九州支部学生会講演会論文集，p. 58，2000 年 9 月．

［300］酒井雅司，福冨雅彦，田中義人，「逐次電荷積分 LSI の量産化試作」，平成 12 年度電気関連学会第 53 回九州支部連［289］井上高宏，二宮竜也，中根秀夫，「FG-MOSFET を用いた合大会論文集，pp. 398.

電流モード乗除算・冪乗回路の設計法」，平成 12 年度電気関係学会九州支部連合大会講演論文集，p. 391，2000 ［301］田中一成，後田
年 9 月．

司，田中義人，「再構成可能なマルチス

レッドプロセッサの試作 II」，平成 12 年度電気関連学会
第 53 回九州支部連合大会論文集，pp. 774.

［290］井上高宏，中根秀夫，米村洋幸，「FG-MOSFET 電流モード積分器を用いた連続時間完全差動型 CMOS 低域通過フ ［302］服部慎，福富雅彦，田中義人，「シリアル設定可能な可ィルタの設計とその解析」，平成 12 年電気学会電子・情変増幅器の設計と評価」，平成 12 年度電子情報通信学会

報・システム部門大会講演論文集，pp. 83-86，2000 年 9

九州支部学生会公演論文集，pp. 46.

月．
［303］増田隆志，福富雅彦，田中義人，「VDEC プロセスによる［291］井上高宏，中根秀夫，平山陽一朗，「VDEC による FGMOSFET 試作チップの実験的評価とその検討」，第 15 回

オペアンプの設計と評価」，平成 12 年度電子情報通信学会九州支部学生会公演論文集，pp. 50.

171［304］山城正史，清山浩司，田中義人，「VDEC プロセスを用い

Kimura, Shin-ichi Shibahara, Yoshinori Takeuchi, Masaharu

た低周波 SCF の試作・検討」，平成 12 年度電子情報通信

Imai, Akira Kitajima, and Michiaki Muraoka, “A Power学会九州支部学生会公演論文集，pp. 56.

Estimation Method for ASIPs Considering Data Types of
Variables in Application Programs”, Proceedings of 2000

［305］Y. Mitsuyama, Z. Andales, T. Onoye, and I. Shirakawa, “AInternational Technical Conference on Circuits/Systems,

Dynamically Reconfigurable Hardware-Based Cipher Chip”,

Computers and Communications, pp. 387-390, July 11-13,

Proc. Asia and South Pacific Design Automation Conference

2000.

(ASP-DAC 2001), Yokohama, Japan, pp. 11-12, Jan. 2001.
［310］T. Nozawa, M. Konda, M. Fujibayashi, M. Imai and T. Ohmi,
功，「リコン“A parallel vector quantization processor eliminating redundant

フィギュラブルロジックを用いた暗号方式」，電子情報通calculations for real-time motion picture compression”, in

信学会基礎・境界ソサイエティ大会，名古屋工業大学

IEEE 2000 ISSCC Dig. Technical Papers, pp. 234-235, Feb.

（名古屋），A-4-42，2000 年 10 月．

2000.

［306］密山幸男，Zaldy Andales，尾上孝雄，白川［307］K. Takahashi, S. Hashimoto, M. Mizunuma, “An Ultra-Low ［311］T. Nozawa, M. Konda, M. Fujibayashi, M. Imai, K. Kotani, S.
Sugawa and T. Ohmi, “A parallel vector-quantization processor
Power Expandable 4-bit ALU IC using Adiabatic Dynamic
CMOS Logic Circuit Technology”, Proceedings of ITC-CSCC

eliminating redundant calculations for real-time motion picture

2000, pp. 937-940, July. 2000.

compression”, IEEE J. Solid-State Circuits, Vol. 35, pp. 17441751, Nov. 2000.

［308］須藤，高橋，水沼，「新しいテール電流制御回路を用いた
低消費電力 OTA 回路の試作・評価」，2001 年電子情報通 ［312］T. Nozawa, M. Imai, K. Mochizuki and T. Ohmi, “Eliminating
Needless Calculations on Circuit Level: Most-Significant信学会総合大会，立命館びわこ・くさつ，C-12-2，2001
年 3 月．

Digit-First Digit-Serial Processing”, Extended Abstracts of2000 International Conference on Solid State Device and［309］Tutomu Kimura, Shin-ichi Shibahara, Yoshinori Takeuchi,172

Masaharu Imai, Akira Kitajima, Michiaki MuraokaTutomu

Materials, pp. 354-355, Aug. 2000.

付 録
6．
1．利用規定【VDEC WWWページアカウント】

る必要がある．

1．VDEC の提供する全てのサービスの詳細な情報

3．申込者は VLSI チップ試作申し込み単位である各（機密情報を含む）にアクセス，もしくは申し込

大学・高専教官とし，学生毎には利用者アカウン

みを行うためには，前もって WWW ページのア

トの発行は行わない．

カウントを申請する必要がある．
2．VDEC の WWW ページ

4．利用期間は利用承認時期から該当試作チップの納品時期までとする．利用期間終了後はユーザファ

http://www.vdec.u-tokyo.ac.jp/にアクセスし，イル等が消去されることがあるため，ユーザの責「アカウント登録」→「新規登録」の順にリンク

任で利用期間内にバックアップするものとする．

をたどって，必要事項を記入して申し込む．
3．アカウント申請は，各大学・高専の教官が行い， 【チップ試作】
学生からの利用申し込み受付は行わない．
4．詳細情報のダウンロードや，申し込み等は，センターが発行するアカウントとパスワードに加えて，ブラウザを起動している計算機の IP アドレスによって制限をかける．したがって，新規登録の際に，VDEC の WWW ページを読むコンピュー

1．試作日程は VDEC 運営委員会で各大学の学部授業
日程ならびに大学院教育に配慮して決める．
2．チップ試作申し込み期間は，設計締め切りの 6 ヶ月前から 3 ヶ月前までの期間とする．
3．チップ試作申込者は各大学・高専の教官とし，学生からのチップ試作受付はおこなわない．

タの IP アドレスを，半角数字で入力する．

4．申し込みはセンター Web のホームページで行い，

5．アカウントの内容に変更が生じた場合は，WWW

別途書面による秘密保持規約において正式確認すページの「アカウント登録」→「登録内容変更」

る．

のページで変更を行う．学内のネットワーク工事

5．チップ試作費は試作チップ納品時に送付される請等で，IP アドレスが変更になる場合，あらかじ

求書類等に応じ，ユーザ毎に遅滞なくチップ試作

め新旧 IP アドレスを登録しておくことが大事で会社に支払う．

ある．

6．チップ試作費用ならびに納品チップ数は，別途これを定め，センター Web ページその他のセンタ【VDECホスト計算機アカウント】

ー情報誌等に掲載する．

1．VDEC の所有するホスト計算機にログインするた

7．チップ試作申し込みの取り消しは設計締め切りのめのアカウント．計算機利用の目的は主としてセ

1 ヶ月前までとし，それ以降は基本的に試作費のンターが提供する CAD ソフトウエアを利用した支払い義務を負う．

設計・検証のほか，チップ設計・評価に関係する

8．チップの品質検査は同一チップ上に作られるテス大学に所属する研究者独自のプログラムの開発とト回路で行い，センターおよびチップ試作会社は実行とし，一般の VLSI 教育と関係のない計算に基本的に試作チップの動作，性能等についてそれは原則として用いないことを前提に申込を受け付以上の責任を負わない．

ける．
2．VLSI チップ試作申し込みを前提とし，チップ試
作申し込み時に同時にホスト計算機利用申請をす

9．チップ試作申し込みでは同時に別途規定するホス
ト計算機利用申請を行う必要がある．

173

【CAD利用】b VHDL論理設計ツール

1．CAD 利用は，演習・授業でも必要であり，VLSI

b自動配置配線ツール
b会話型回路・レイアウト設計ツール

チップ試作申し込みを条件とはしない．
2．ユーザが必要なライセンス数を把握するため，

bアナログ回路・レイアウト設計ツール
bアナログ回路シミュレータ

CAD 項目単位で申し込みを受け付ける．
3．CAD 利用申込者は，各大学・高専の教官とし，学生からの利用申し込み受付は行わない．

サポートされる OS（平成 13 年 4 月現在）
b SUN Sparc: Solaris 7以上推奨
b HP9000: hpux 10.20 以降【CAD項目とサポートされる OS】
CAD 項目b Verilog HDL論理設計ツール

6．
4．申し込みガイド

174

図 6．1

VDEC 利用申込の流れ【VDEC利用方法の概要】
1．VDEC の利用までの手順をまとめると図 6.1 のようになる．VDEC 計算機アカウントは，大学・高専の教官にのみ発行され，チップ試作費用は，アカウント所有者宛てに請求される．
2．VDEC における利用申請およびユーザへの案内は
主に VDEC ホームページ( http://www. vdec.utokyo.ac.jp/）上で行われる．VDEC のホームペー

図6．
2 VDEC ホームページのインデクス
フレーム

ジを正常に表示するためには日本語が表示できる
Web ブラウザが必要である．NetscapeCommunicator, Microsoft Internet Explorer, SUN

る．VDEC ホームページの上部にインデクスフレ

HotJava などのブラウザでの動作を確認済みであーム（図 6.2）が表示されるので，これを用いて，

図6．
3 アカウント登録・変更ページの入口

アカウント申込，チップ試作申込，CAD 利用申込，公開装置の利用申込のためのページ等を表示することができる．

【アカウント利用申込】
1．はじめて VDEC を利用する場合は，先ずアカウン

図6．
4 アカウントの新規登録の注意点

ト登録のページに入り（図 6.3），アカウントを取得する必要がある．ここから新規アカウントを申請する場合は「新規登録」のページへ，登録内容の変更またはアクセスホストの追加・変更の場合は「登録内容の変更」のページへと進む．
2．「新規登録」のページでは，フォームを全て埋めて内容を確認してから

Submit

ボタンをクリッしないこと
b email アドレスは，半角文字のみを使用する
こと
b IP アドレスは，半角文字のみを使用することクする．特に email アドレスに間違いがあると，b IP アドレスやドメイン名の区切りを表す．

パスワードその他の情報が送付されない．また，（ピリオド）と，複数のアドレスの区切りを間違った IP アドレスまたは後述の「登録する IP表す，（コンマ）を間違えないように注意す

アドレスに関する要件」を満たさない IP アドレ

ることスを登録すると，アカウントが発行されたとしても，アクセス制限を行っているページへのアクセb名前の前後に不要なスペースが混入されないよう注意することスができないので，申請情報を送信する前によく確認すること．

登録する IP アドレスに関する要件

3．ここで登録する IP アドレスは，各種サービスの申bアクセス制限を行わないページのみを参照す

し込み，アクセス制限を行っている web ページ

るコンピュータの IP アドレスを登録する必（機密情報等）へのアクセスを必要とするコンピ

要はないュータ，および試作チップ設計データ提出に用いるコンピュータの IP アドレスである．

b IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定す
ること

入力に関する注意点（図 6．4）：
b全ての入力項目について半角カタカナは使用

b DHCP サーバにより動的に割当られた IP アド
レスやローカルアドレスなどは登録できない

175

図6．
7 チップ試作メーリングリスト
登録ページでの注意点【チップ試作申込】
図6．
5 アカウントの登録内容変更の注意点

1．チップ試作申込には前項アカウント利用申込を行い発行されたアカウントが必要である．また，アカウント利用申込の際に登録した IP アドレスを割り当てたコンピュータからアクセスする必要がある．
2．「チップ試作（チップサービスの案内）」のページ
で申込条件，試作チップの種類，試作日程，試作
料金を見て試作するチップの品種が決まったら

176「チップ試作申込」の個所へ移動し， 受付中の文字をクリックする．この時，ユーザ ID とパス

図6．
6 チップ申込ページでの注意点

ワードが要求されるので半角文字で入力すると，「チップ申込」のページが表示される．必要事項
を記入して

申込

ボタンをクリックする．

（しても意味が無い）
b Proxy サーバ等を介さないアドレスを指定すること．これは，設計規則等の機密情報がチップ申込フォームの入力に関する注意点（図6.6）

Proxy サーバに残ってしまい，機密漏洩につb希望チップ寸法の項目のチェックボックスをながることを防ぐためであるので守っていた

必ずチェックした上で希望チップ数を入力す

だきたい．但し，ファイアーウォールが設置

ること．チェックを行わないと入力した数字

されているなど学内の事情により直接のアクは無効となる

セスが行えない場合にはその限りではない

bチップ数入力は，半角数字のみを用いること

5．「登録内容の変更」のページでは，変更したい項

3．「チップ試作申込確認のページ」（チップ試作申込

目のみ，チェックボックスチェックの上，新しいの下方にリンクがある)を開いて，チップ寸法，

内容を記入し， 登録

品種数等が正しく申し込まれていることを確認す

ボタンをクリックする．

この際も，アクセスホストの IP アドレスの指定には十分注意をすること．（図 6.5）

る．
4．5．「チップ試作（チップサービスの案内）」または「チップ試作申込」ページの左側のフレームに表示されているト

チップ試作者のメーリングリス

をクリックして，「設計者のメールリスト登録ページ」を表示させ，試作を行う予定の試作ラ
ンをクリックして実際に設計を行う設計者のメールアドレスをメーリングリストに登録する．

ように注意する（Web 上ではこの見分けが困難である！）
b.ac.jp で終わるアドレス以外は，登録できな
い
チップ試作メーリングリストの利用に関する注意
bチップ試作の技術的な質問に関しては全てメメーリングリスト登録での入力に関する注意点

ーリングリストに流すようにすること．また，（図 6.7）

チップ試作を申し込むとチップ試作者のため

b全角文字や半角カタカナを決して用いないこのメーリングリストの過去の記事が参照でき
るようになっているので，一度目を通されたとb入力フォームの文字数には制限があるので，

い

多数の試作者が参加する場合には，一度に多bメーリングリストに登録したメールアドレス

くのメールアドレスを入力しないで後で追加のアカウントについては各ユーザまたは管理するとよい．追加する場合には，ラジオボタ者で厳重な管理をお願いしたい．学生が卒業ンを後も登録メールアドレスを使用することのな

追加

にしてから

登録

ボタンをク

いように注意して頂きたい

リックする
b. （ピリオッド）と，（コンマ）を間違えない°°°°

bメーリングリストに登録されたメールアドレ
スからネットワークプロバイダ等へのメール
177の転送を行わないこと

6．当該プロセスにて始めて試作を行う場合，各ファ
ウンダリー毎に秘密保持契約が必要となる．秘密保持契約書面は，「チップ試作申込完了」のページから辿れるようになっているので，ページをプ

図6．
8 CAD 利用登録案内のページ

リントアウトした上で内容を確認し書名の上
VDEC 宛てに送付すること．この手続きが完了す
るまで，設計規則等の機密情報にはアクセスできない．尚，秘密保持契約内容は，以降の同一プロセスによるチップ試作全てにおいて有効である．

【CAD 利用申込】
1．CAD の利用申込には，アカウント登録申請を行い発行されたアカウントが必要である．また，アカウント利用申込の際に登録した IP アドレスを持つコンピュータからアクセスする必要がある．
2．VDEC ホームページ上部のインデクスフレームで

図6．
9 CAD 利用申込フォームの「ライセンス数の登録」

設計 CADをクリックすると「CAD 利用登録の案内」のページ（図 6.8）が現れるので

CAD 利

図6．
11 CAD利用者メーリングリスト
登録における注意点

図6．
10 CAD利用申込フォームの「計算機アドレスの登録」パート記入における注意点

ータなどは登録しても利用できないので注意する
こと．

用申込

を選ぶと「申込用フォーム」が表示される．ライセンス数は，原則として最大同時利用者
数分を申し込むこと．これは次回の CAD ソフト
ウエア入札の際の基礎データ収集の意味をかねている．
178

計算機アドレス入力に関する注意点（図 6.10）
bアドレスの指定はフルドメイン形式で行うことb全角文字は用いないこと
b入力フォームの文字数には制限があるので，

CAD ライセンス数入力に関する注意点（図 6.9）

多数の計算機アドレスを登録する場合には，

b希望する CAD 項目のチェックボックスをチ一度に多くのメールアドレスを入力しないでェックした上で必要なライセンス数を入力す

後で追加するとよい．追加する場合には，ラること．チェックを行わないと入力した数字

ジオボタンをは無効となる

タンをクリックする

bライセンス数の入力には，半角数字のみを使用することb必要に応じて CAD のインストールの際に必

追加

にしてから

登録

ボ

b. （ピリオッド）と，（コンマ）を間違えない°°°°

ように注意する（Web 上ではこの見分けが困難である）

要なメディアのチェックを行うこと．これを忘れるとメディアは送付されず，ライセンスのみが発行される

4．フォームの記入後， 申込

ボタンをクリックす

ると送信確認画面が現れるので，表示された情報が正しいことを確認して確認

ボタンをクリッ3．「計算機アドレスの登録」のパート（図 6.10）でクする．ただし，CAD ライセンスサーバのアクは，本 CAD ソフトウエアの利用を考えている全セス制限の更新およびメディアの送付は原則としてのコンピュータのアドレスを入力する必要があて毎月月末に行うため，月の途中での申し込みのる．なお，登録する計算機のアドレスは，不正ア

場合即応ができないので注意すること．どうしてクセスを防止するため，DNS によるホスト名のも急遽必要な場合には別途連絡頂きたい．

照合を行うため，DNS の逆引きが行えないコン

5．申込完了後に必ず申込のページをリロードしてラピュータ，大学機関外に設置されているコンピュ

イセンス数，計算機アドレスなどが正しく申し込b全角文字や半角カタカナを用いないこと
b入力フォームの文字数には制限があるので，多数の試作者が参加する場合には，一度に多くのメールアドレスを入力しないで後で追加するとよい．追加する場合には，ラジオボタ
ンを

追加

にしてから

登録

ボタンをク

リックする
b. （ピリオッド）と，（コンマ）を間違えない°°

図6．
12 CAD ライセンシングの方法°°

こと．
b.ac.jp で終わるアドレス以外は，登録できない

CAD 利用者メーリングリストの利用に関する注
意b CAD のインストール，その他の質問はすべてメーリングリスト上で行うこと．また，過去のメールが参照できるようになっているの

図6．
13 ファイアーウォールを通した
VDEC へのアクセス方法

で，一度目を通されたい．
b機密保持にかかわるような内容のメールは，
CADuser ではなくて各試作のメーリングリス

まれていることを確認すること．

トに送ること．

6．CAD ツールのメディアに関しては，周囲で既にb CAD 利用申込を行った VDEC アカウント管所有している教官から借りてインストールするこ

理者には，時々「CAD 利用者メーリングリとは一向に差し支えない．また，メディアは当該

ストフォーム」のページをチェックし，卒業年度に標準と考えるバージョンのみとなっている

生のメールアドレスをメーリングリストからが，それ以前のバージョンに関しても希望があれ除くなどアカウントのメンテナンスにご協力ば送付するので，別途ご連絡されたい．

頂きたい．

7．CAD ライセンスサーバに関する情報，その他

bメーリングリストのセキュリィティのため，

CAD 関係の情報はすべて CAD 利用者メーリング

登録者が登録アドレスからプロバイダー他のリスト（CADuser@vdec.u-tokyo.ac.jp）上で行う

メールの転送を行わないように注意して頂きので，CAD ツールを利用する方と管理者を登録

たい．

すること．但し，CAD ツールの利用申込をしな
いと登録が出来ないようになっている．「CAD 利［参考］ CAD ツールのを実行するためには，ユーザ用者メーリングリストの登録」のページは，

機へのライセンスファイルのインストールと CAD ツ「CAD 利用登録の案内」ページから辿れる．

ールの実行時における VDEC または地域拠点校のライ
センスサーバによる認証が必要である（図 6.12）．ラ

メーリングリスト登録フォームの入力に関する注

イセンスファイルの変更により認証を行うライセンス

意点（図 6.11）

サーバを切り替えることが出来るので，VDEC または

179

図6．
13

CADuser メーリングリスト
過去記事の検索図6．
14 キーワードによる過去記事の検索が行えるト（アクセスリストと呼ぶ）を更新している．こ180

地域拠点校のどちらかのライセンスサーバがメンテナのとき DNS の逆引きができなくなっていた等のンス等の事情により停止している場合でも，稼働中の何らかの不具合で，アクセスリストに自分の計算もう一方のライセンスサーバを選択することにより機が登録されない場合がある．その場合，CAD

CAD ソフトウエアを実行することが可能である．まが使えなくなるので，アクセスリスト更新前に対た，ライセンスサーバの認証は，CAD ツール起動後処する必要がある．サーバの停止は，全国ユーザも定期的に行われるので，CAD ツールを実行中は常に影響が及ぶため頻繁には行えないので，万が一時ライセンスサーバとの通信が可能な状態にしておか

アクセスリストの不備に気づかなかった場合は，なければならない．ファイアーウォールを使用してい最悪一ヶ月 CAD が使用できなくなるので注意．

るネットワーク環境では，VDEC の Web サーバと2．以上の理由で，VDEC から「CAD のアクセスリス

VDEC および地域拠点校のライセンスサーバへのアクトを更新します」というアナウンスがあった場合，セスを可能にするための特別な設定が必要である（図必ずチェックを行い，自分のコンピュータが登録

6.13）．この場合，各大学・高専のネットワーク管理

されていることを確認しなければならない．

者と相談すること．
※1

ライセンスサーバとして東京大学 VDEC と最寄りの地域拠点校を選択可能

3．登録確認は，「CAD ライセンスファイル配布」ペ
ージに，「現在ライセンスサーバに登録されているホストのリストはこちら」というリンクがあるので，そのリンクをたどって行う．

【メーリングリスト記事の検索】
1．計算機管理，ソフトウェアの不具合等の問題が生じたときは，CADuser メーリングリストで質問する前に，あらかじめ同様の問題がなかったかどうか，調べることが強く勧められる．

4．IP アドレス(ホスト名)

registeredという表示が出ていれば登録されている．
5．false(false(ホスト名))

FAIL という表示が出ていれば登録に失敗しているので，原因を探る．
6．一般的に，DNS の逆引き（ホスト名から IP アド

WWW ページのトップから，「CAD 関係」

レスを引く）に失敗していることが多い．研究室→「CADuserML の過去記事」リンクをたどるこのネットワーク管理者とも相談して，VDEC のサとで，全文をダウンロードできるほか，過去記事

ーバから，当該ホスト名の逆引きができるまで原の検索を行える．

因の除去を行う．

2．VDEC【忘れがちな点】
1．VDEC では毎月，CAD を使用できる計算機のリス【VDEC 所有公開装置の利用】
1．WWW ページで VDEC が所有する大型装置（テスタ等）の情報を開示している．このうちいくつかに書いてある手順にそれぞれ従い，利用申し込みの装置は公開利用可能であるので，WWW ページ

をする．

181

平成12年度
東京大学大規模集積システム設計教育研究センター年報
2001年 8 月
編集・発行

東京大学
大規模集積システム設計教育研究センターセンター長 浅田 邦博〒113―8656 東京都文京区弥生 2 丁目11番16号
東京大学工学部 9 号館 7 階715号室
電話 03―5841―8900
FAX 03―5841―8910
E-mail:vdec@vdec.u-tokyo.ac.jp

印刷・製本

三美印刷株式会社
東京都荒川区西日暮里5―9―8
電話 03―3803―3131（大代表）