Message from Director of VDEC
東京大学大規模集積システム設計教育研究センター (VDEC)
センター長

藤田 昌宏
大規模集積システム設計教育センター（VLSI Design

卓越したクリーンルームと多様な先端機器を保持し，ユーザ

and Education Center, VDEC）は，1996年に全 国 利用組

が新規半導体関連技術を自身で研究開発できる環境を整え織として東京大学内の1部局の形で設立されました．その任ていることです．通常，半導体チップの設計・試作とは，既

務は，半導体製造や新規デバイスの試作などを通した実践に開発済のデバイスを利用した設計であり，チップ試作を指的教育・研究環境を全国のアカデミアに提供し，机上の学していますが，VDECではそれだけでなく，新規デバイスと組習や演習からは決して得られない，半導体の設計と製造に合せたチップ実装を実現できるようになっています．これに関する全ての角度からの知識が習得できるようにすることで，より，従来では考えられなかった性能や形状の実現が可能

結果として，日本における半導体の開発・設計から製造までになり，世界をけん引するような研究開発が可能になります．

トータルとしての基盤技術力向上を図ることです．

ただ，このVDECが提供している2つの環境を融合して利用

実はVDECと同じ任務を担っていると考えられる組織は世した半導体技術の研究開発は，だれもやってこなかったこと

界中にあります．
米国，
カナダ，
ヨーロッパには2組織・仕組み，であり，簡単ではありません．その2つの環境の利用者はお韓国，台湾，そして最近では中国本土にも同様の組織や仕互いをあまり知らないというのが，実情でもあります．２つの組みが作られています．これらの組織間では，年に2回程度提供されている環境を融合して利用し，真に進んだ技術の情報交換や協調のための会議を開催してきています．各組

研究開発へと結びつけるためには，VDECの人員だけでは織にはその地域の状況から種々の強みがあり，それらを互い困難であると実感していました．そこで，工学系内での動きに活かせるような協調活動について協議しています．結果とと協調し，VDECは2019年10月1日に工学系研究科内のセして，国際共同チップ試作もスムーズに行えるようになっていンター，システムデザイン研究センターとして生まれかわりますし，今後より密な連携のもと，国際共同プロジェクトも立ました．

ち上ると考えられます．

今後，工学系，それに情報理工系とも連携し，2つの環境

一方，VDECが世界の他の同様の組織と異なる点として，を融合して活用することが普通になるような，日本における半導体チップの設計・試作だけでなく，国のプロジェクト支

半導体技術の中心となるべく，活発に活動していきたいと考援を受けた，新規半導体・デバイスの研究開発を支援する

えています．ご支援のほど，何卒よろしくお願いいたします．

Message from Director of d.lab
東京大学工学系研究科附属システムデザイン研究センター (d.lab)
センター長

黒田 忠広
不連続に見える出来事にも，その背景には脈々と繋がるストー
リーがあります．昨年の10月にシステムデザイン研究センター（d.lab）を開設しました．突然の改組でVDECはどうなるのかと，皆様はご心配に思われたことでしょう．その背景をご説明します．
大規模集積システム設計教育センター（VDEC）は，1996年か
ら今日まで四半世紀に渡って，世界に類のない卓越した教育を行い，優れた人材を半導体産業界に輩出してきました．毎年，設計
環境とチップ試作は全国の300以上の研究室で活用され，クリー
ムルームと関連設備は200以上の研究室で利用されています．
ところが，半導体産業界に入った優秀な卒業生たちは，彼らの才能を必ずしも発揮できてはいません．この四半世紀の間，
世界では半導体産業が年率7%の高成長を維持してきたのにもかかわらず，日本の半導体産業は後退の一途をたどってきました．世界一優れた人材を集めながら世界と互角に戦えない理
由は何でしょうか？
いろいろな分析があるでしょうが，私は，日本は資本競争で敗れたと理解しています．
ご存じのとおり，半導体ビジネスは汎用チップを大量に売る
薄利多売のビジネスです．汎用チップが大量に売れる理由は，コンピュータがフォン・ノイマン・アーキテクチャを採用しているからです．半導体ビジネスの王道は，プロセッサとメモリを安く大量に供給することです．ビッグデータの利活用が始まれば，センサーがこれに加わるでしょう．
このビジネスの戦い方は資本競争です．DRAMやフラッシュ
メモリ，あるいはCPUやGPUといったチップが発明され，それが大きなビジネスになると認識されるや巨大な資本が投入され，たちまち過当競争が起こり，業界再編の末に寡占化されます．
日本は，デバイスのイノベーションでは勝ちましたが，資本競争で敗れました．
ところが，ここにきてゲームチェンジが起きています．IntelやQualcommといった半導体専業メーカーから汎用チップを調達していたのでは競争に勝てない．そう感じた「GAFA」などの巨大IT企業が，専用チップの自社開発に乗り出したのです．
その背景には，3つの理由があります．第一の理由は，データ
社会特有の「エネルギー危機」です．エネルギー効率を10倍高めた人だけが，コンピュータを10倍高性能にでき，スマートフォ
ンを10倍長く使えます．あらゆるタスクをこなせる汎用チップに比べて，無駄な回路をそぎ落とした専用チップは，エネルギー効率を10倍以上高くできます．
第二の理由は，AIの出現です．神経回路網と深層学習は，データを持つ者に情報処理の新しい方法を授けました．神経回路
網は，私たちの脳と同じく配線接続が機能を与える布線論理です．並列に処理できるので，逐次に処理するフォン・ノイマン・アーキテクチャに比べて電力効率を10倍以上高くできます．
第三の理由は，分業化が進んだ産業構造です．TSMCなどのファウンドリーが世界の工場となり，ユーザー自らがAIの性能を最大限引き出せるようビジネスモデルにあった半導体チップを自社で開発できるようになりました．大量のチップを使うITプラ

ットフォーマーなら，自社開発した方が半導体ベンダーから調達す
るよりも素早くかつ安く，より高性能なチップを調達できるのです．
つまり，汎用チップから専用チップへ半導体産業のゲームチェ
ンジが起こっています．
汎用の時代は，デバイスのイノベーションで幕が開き，資本競争の末に幕が下ります．一方，専用の時代は，設計開発のイノベーションで幕が開き，ムーアの法則で幕が下ります．
1985年から2000年にかけて，ASIC（特定用途向け集積回路）が大きな市場を創りました．1980年代に，レイアウトや論
理を自動生成する技術がカリフォルニア大学バークレー校を中心に研究開発され，ツールベンダーも誕生しました．加えて，
セミオーダーで洋服を仕立てるように，半完成品のチップを製造しておき最後に配線をカスタマイズするセミカスタム製造方式も開発されました．
こうした設計開発のイノベーションによって，開発効率は一気に3桁高くなりました．しかし，15年後にはムーアの法則によって集積度が3桁増えてしまい，コンピュータを駆使してもかつて以上に人員や時間がかかるようになりました．その結果，ASICビジ
ネスは採算が取れなくなり終息しました．
しかし，現在はムーアの法則が減速しています．次の四半世紀は，設計開発のイノベーションで先行した人が，新しいゲームの勝者となるでしょう．
専用チップに求められるのは資本力ではなく学術です．かつてカリフォルニア大学バークレー校がレイアウトや論理の自動生成技術を創出したように，機能やシステムを自動生成する学術の創出が求められます．大学が担う役割は大きくなっています．
20世紀は「汎用」の時代でした．戦後，物量崇拝と経済効率礼賛のもと，規格大量生産が経済成長を牽引しました．
やがて社会が成熟すると，全体の成長から個人の充実に価値がシフトしました．その結果，工業社会は終わり知価社会が始まりました．
この変化が先進国から発展途上国に広がる過程において，日本は規格大量生産を続けたことで一時的に繁栄しましたが，やがてアジア諸国の後塵を拝することになりました．これが日本の半導体産業が衰退した社会的背景だと考えています．
今世紀は「専用」の時代になるでしょう．資本集約から知識集
約へ，規模から知恵へ，量的拡大から質的発展へ，物質から精神へ，便利から楽しいへ，製品からサービスへ，大量から多様へ，
画一から個性へ，誰でもできるから他の人にはできないへ，価
値は移ります．
そのとき，製造業はどうなっているのでしょうか？その答えを探すのがd.labの使命です．
私たちは，教育に加え，学術の力で産業と社会の発展に貢献していきたいと考えています．d.labには，教育に重点を置いた基盤設計研究部門（VDEC）と基盤デバイス研究部門（武田クリーンルーム）に加えて，産学連携に重点を置いた先端設計研究部門と先端デバイス研究部門が創設され，新たに出発することになり
ました．

1

2020
VLSI Design and Education Center,
The University of Tokyo
Annual Report

C

O

N

T

E

N

T

S

巻頭言
ご挨拶 ………1

第1章

d.lab の紹介………………………………………………………………… 4

第2章

VDEC 事業の紹介と2019年度事業報告…………………………… 5

2-1 VDEC 事業の紹介と2019年度事業報告 ………5
2-2 CADソフトウェアの整備 ………82-3 VLSIチップ試作 ………92-4 セミナー ………12
2-5 装置の整備・運用・利用公開 ………15
2-6 2020年度の活動計画 ………17
2-7 VDEC 発ベンチャー ………18
2-8 超微細リソグラフィー・ナノ計測拠点 ………19

第3章 「アドバンテストD2T 寄附研究部門」活動報告……………………… 20
3-1 「アドバンテストD2T 寄附研究部門」の紹介 ………20
3-2 「第14回 D2Tシンポジウム」開催報告 ………21
3-3 研究活動報告 ………23
3-4 研究発表 ……23

第4章 チップ試作結果報告 ……………………………………………………… 25
4-1 試作ラン別一覧 ………26
4-2 チップ種別一覧 ………29
4-3 各チップの詳細 ………32

第5章
5-1
5-2
5-3
5-4

組織概要 ………58
人事報告 ………59
新任・退任ご挨拶 ………63
決算報告 ………64

第6章
6-1
6-2
6-3
6-4
6-5

VDEC 概要…………………………………………………………………… 58

研究報告……………………………………………………………………… 66

全体概況 ………66
研究室構成員（令和元年度）………67
研究概要 ………70
研究発表 ………78
特許、受賞等 ………96……………………………………………………………………… 98
付録（Appendix）
A. Publication list（VDEC 利用者に関する発表文献リスト）………98
B. VDEC の利用規程・申し込みガイド ………131
C. IPデータベースの整備 ………136

第1章

第

1-1

章

1

d.labの紹介

の紹介
d.lab

昨年の10月にシステムデザイン研究センター（d.lab）

い卓越した教育を行い，優れた人材を半導体産業界にを開設しました．私たちは，教育に加え，学術の力で輩出してきました．毎年，設計環境とチップ試作は全産業と社会の発展に貢献していきたいと考えています．

国の300以上の研究室で活用され，クリーンルームと関d.lab には，教育に重点を置いた基盤設計研究部門

連設備は200以上の研究室で利用されています．本年報（VDEC）と基盤デバイス研究部門（武田クリーンルー

は，その2019年度の活動および成果をまとめたものです．

ム）に加えて，産学連携に重点を置いた先端設計研究

本年報の構成は以下の通りです．第2章では VDEC

部門と先端デバイス研究部門が創設され，新たに出発

事業の紹介と2019年度事業報告を行っています．第3することになりました．

章では，アドバンテスト D2T 研究部門の報告をまとめ

大規模集積システム設計教育センター（VDEC）は，
1996年から今日まで四半世紀に渡って，世界に類のな4ています．第4章では，VDEC 所属の各研究室の研究概要を報告します．

第2章

2.1

VDEC事業の紹介と2019年度事業報告

VDEC事業の紹介と2019年度事業報告（VDEC）は，1996年の発足以来『LSI 教育情報の発信

アは一層複雑化し続けている．そのため，CAD ツール

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエアの導入に際しては，CAD ベンダーから講師を招いてのの整備』，『VLSI チップ試作支援』を3つの柱として，円セミナーの開催を継続しており，参加者の利便を図る

滑な運営を目指した事業を展開した．なお2019年10月

ために2009年度より東京での開催と同時に映像配信に

1日に東京大学における，半導体集積回路関係の強化を

よる拠点校での遠隔受講としている．VDEC としては目指した組織改編により，東京大学大規模集積システ

各ユーザ研究室内で “ 技術伝承 ” され，VDEC 主催のセム設計教育研究センターは東京大学大学院工学系研究

ミナーがトリガーとなって最新の CAD 利用技術が全国

科附属システムデザイン研究センター（d.lab）へと改的に広がることを期待している（2.3章参照）．また , 各組され，その中で，基盤設計研究部門がこれまでの社のツールチェインが複雑化し導入しているツールを

VDEC の担ってきた機能を引き続き担い，シームレス

十分に使いこなすことが困難となっているという現状に活動を継続している．ここでは，図2.1に示す VDECを鑑み , 各ツールベンダーの推奨するツールチェインの活動内容に基づき，以下に2019年度の概要を報告する．

に関する講演会もツールセミナーの開催に合わせる形

VDEC の使命は全国の国公私立大学および高専ので実施した .

LSI 設計研究・教育を高度化し，産業界に対しても優LSI 設計フローセミナーはLSI 設計の基本概念教育と秀な LSI 設計技術者を数多く送り出すことである．

複数の CAD ツールを連携する実用的設計例の体験教

VDEC の発足より24年経過し，各大学における CAD ソ育である．この目的で VDEC では社会人のリフレッ

フトウエアの利用技術教育や LSI 設計・設計フローに

シュ教育プログラムと兼ねて LSI 設計教育セミナーを関する教育の充実が図られている．その一方で，先端開催してきた．2018年度は ,6月〜8月に ,“ アナログ設計

図2.1

2-1

VDEC事業の紹介と2019年度事業報告の LSI 設計技術およびそれに対応する CAD ソフトウエ
第2章

東京大学大規模集積システム設計教育研究センター

VDEC の活動内容

5

第2章

2-1

コ ー ス ”，“RF 設 計 コ ー ス ”, 2012 年 か ら 開 始 し（静岡大学），松山和樹（静岡大学）），3件の VDEC デた ”MEMS 設計コース ” を実施した．いずれも演習を伴

ザインアワードアイデアコンテスト部門嘱望賞

う体験教育コースであり，主要大学の経験豊かな教官（Nattakarn Wuthibenjaphonchai（奈良先端科学技術大を講師に招いて実施している．加えて各プロセスに特学院大学），蔭山享佑（立命館大学），森康登（奈良先化した設計フローに関するセミナー ”VDEC 環境にお端科学技術大学院大学）を授与した．

VDEC事業の紹介と2019年度事業報告

けるトランジスタレベル設計講習会（コース VT）”,

このようなセミナー，フォーラムを通じた教育シス“VDEC EDA 環境におけるディジタルル設計手法講習

テムにより LSI 設計の基本的項目を学習できるように会（コース VD）” を大学における設計者に向けて実施なっているが，それでも実際の LSI 設計の場面では，さしている． なお，2014年度から本設計フローに関する

まざまな困難に直面することが多い．初心者にとってセミナーに関しても有料化して実施している .

は CAD ソフトウエアのセットアップは最大の問題であ

これらセミナーに加えて VDEC では年1回，若手教る．セットアップの後も CAD ソフトウエアが発する官と学生を中心とした VDEC デザイナーズ・フォーラ“ 難解なエラーメッセージ ” でとまどうことも多い．こムを開催している．これはワークショップ形式の会合のような場合に力を発揮するものが VDEC メールグ

であり，企業・大学からの招待講演に交えて，参加者

ループである．VDEC ユーザは VDEC のホームページ

が設計事例を持ち寄ってその成功談，失敗談を交換す

から CAD メールグループや試作技術対応のユーザグ

る．これから設計を始めたいと考えている学生・教官

ループに登録することができ，そこに直面する疑問点もここでさまざまなノウハウを得ることができる．特を投稿し，助けを求めることができる．メールグルーに2011年度から，VDEC 活動における表彰として「IEEEプの登録ユーザはそれに回答する義務を負っているわ

SSCS Japan Chapter VDEC Design Award」の最終審

けではないが，ほとんどの場合，数時間から数日以内

査・表彰を VDEC デザイナーズ・フォーラムの場でに経験豊かなユーザからの支援を得ることができる．ま行 っ て お り，2019年 は，IEEE SSCS Japan Chapter

た，今まで蓄積されてきたメールグループの情報がVDEC Design Award として，東北大学の藤原康行さVDEC の WEB 上で認証された VDEC ユーザへ公開さん，3件の VDEC デザインアワード優秀賞，（藤原康行

れ，教育上の資産として残していく仕組みになってい（東北大学），章浩升（東京工業大学），杉江謙治（奈良る．ぜひこの仕組みを活用することで問題解決の一助

先端科学技術大学院大学）），3件の VDEC デザインアとしていただきたい（図2.2）．

ワード奨励賞（Jian Pang（東京工業大学），河内勇人

図2.2 VDEC メーリングリストの過去記事

6

VLSI チップ試作支援に関しては , ルネサスエレクト

以来の活動の中で LSI 設計文化が根付いた研究室や大ロ ニ ク ス 社 SOTB 65nm CMOS， ロ ー ム 0.18μ m

学ではすでに活発な設計研究・教育が進行している．図

CMOS，オンセミ - 三洋半導体 0.8μ m CMOS 試作と2.3に VDEC を利用した研究成果の指標として，VDEC

ともに実施した．

に関係する発表文件数の推移を示す．単純に比較はできないが発表文献の数は増加傾向にあり，VDEC 発足

部門「Design To Test（D2T）」は，2020年10月より5以来，集積回路に関係する研究が活性化されているこ

期目として活動を継続している．なお，大規模集積シとが確認できる .
図2.4に VDEC に関係する発表文献の VDEC ファシに改組となった関係で，寄付研究部門から，寄付講座

リティー利用状況を示す．論文執筆にあたり CAD ソフへの変更となっている．この寄付講座「Design To Test

トウエアが幅広く利用されていることが確認できる．

（D2T）」では，LSI のテストに関する教育の充実ととCAD ソフトウエアはチップ設計だけでなくチップ試作

もに，設計とテストの架け橋を目指した研究が進めらの準備段階で利用される場合が多いため，研究の基本れている．これまでの活動を振り返ると，VDEC 発足

アイデアを実証するツールとしての貢献度も大きい．

図2.3 VDECを利用した発表文献数の推移

図2.4

VDEC事業の紹介と2019年度事業報告

ステム設計教育研究センターから大学院工学系研究科

2-1
第2章

2008年10月に設置されたアドバンテスト社から寄付

VDEC ファシリティー利用状況

7

2.2

第2章

2-2

CADソフトウェアの整備

1996年度から整備を行っている CAD ソフトウエア

運用形態となっている．ライセンス数は CAD の項目ごは , 2020年度は表2.2.1に示すツール群を全国の大学にとに100から1000程度のフローティングライセンスと提供している．CAD ソフトウエアの利用は , 図2.2.1になっており，全国の国・公・私立大学・高専において示す全国地域拠点校10箇所にライセンスサーバを設置

教育・研究目的に限り利用できるようになっている．

し，全国各大学の利用者が手許の計算機にインストー

東京大学 VDEC 活動を通した VDEC の CAD の利用，

VDEC事業の紹介と2019年度事業報告

ルした CAD ソフトウエアを，最寄のライセンスサーバ

および「2.3章」のチップ試作の利用のためには，あらにおいて認証を行うことで，ネットワークを利用した

かじめユーザ登録が必要となっている．

表2.2.1

導入された CAD システム

名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ

Cadence Design Systems, Inc.

ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出
Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テ Synopsys, Inc.
スト生成．マクロセルを含むセルベースの配置配線
設計とバックアノテーション , 回路シミュレーショ
ン , デバイスシミュレーション

Mentor 社設計ツール

レイアウトのデザインルールチェック及び検証

Mentor Graphics Co. Ltd.

Silvaco 社設計ツール

高速回路シミュレーション

SilvacoADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システ

Keysight Technologies

ムの設計，検証Bach

BachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

図2.2.1

8

全国地域拠点校

2.３ VLSIチップ試作
2.3.1

VLSI チップ試作の推移続している．最先端試作としては，平成25年度からフ

図2.3.1は，VDEC および，それに先行して行われた

ラ ン ス CMP を 介 し て ST マ イ ク ロ 社 FD-SOI 28nm

パイロットプロジェクトでのチップ試作数の推移を示

CMOS 試作を開始した．また，平成27年度から定常試したものである．

作として，ルネサスエレクトロニクス社 SOTB 65nm
CMOS 試作を開始した．また平成28年度にリコー電子度）のパイロットプロジェクトでは，ファウンドリは
北海セミコンダクタ社に継続）1社であったが，平成8
年度（1996年度）の VDEC 発足後，日本モトローラ社の CMOS1.2μ m（平成11年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成9年度からはローム社の CMOS0.6μ m が加わった．さらに平成10
年度には日立製作所の CMOS0.35μ m，平成11年度にはローム社0.35μ m がそれぞれ加わった．また，IP 開
発プロジェクトの一環として STARC0.13μ m の試作を行った．平成13年度から，日立製作所の CMOS0.18μm のサービスを実施している．平成14年度は，広島大学岩田先生の主導の下に，VDEC と MOSIS の協力に

(a) 設計チップ品種数

よる試作サービスを試行的に実施した．これは，TSMC，

VDEC事業の紹介と2019年度事業報告

NEL 社の CMOS0.5μ m（当該プロセスはその後日立

2-3
第2章

VLSI チップ試作は，平成6，7年度（1994，1995年

IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバイポーラ LSI の試作サービスも行った．平成16年からテスト試作として沖電気 CMOS SOI 0.15μ mプロセスおよび ASPLA 90nm（現在は STARC において継続）
プロセスの試作を開始し，90nm 試作については平成17年度より通常の試作として公募の形で運用を行っている．さらに平成18年度からはローム社0.18μ m の試作を開始し，日立製作所0.25μ mSiGeBiCMOS のテスト試作を実施した．平成19年度で終了した90nmCMOSの後継の先端プロセスの検討を平成19年度から開始し，(b) 設計チップ面積

平成20年度に eShuttle 社の65nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の40nm
CMOS による試作も開始した．一方で平成23年9月試作をもって CMOS1.2μ m を終了することとなったほか，平成24年度をもってルネサスエレクトロニクス社の40nm CMOS 試作が終了，平成25年8月シャトルをも っ て eShuttle 社 の65nm CMOS 試 作 が 終 了 し た．
CMOS1.2μ m の後継として，オンセミー三洋半導体製造社の協力により平成24年10月に CMOS0.8μ m のテスト試作を実施し，平成25年度から定常試作として継(c) 規格化した設計チップ面積
図2.3.1 チップ試作数・面積推移

9デバイス株式会社による CMOS 0.6um 高耐圧試作の

試作面積の減少主要因になっていることが考えられる．

検討および，三重富士通株式会社による CMOS 40nm

また，図2.3.2にこれまでに試作に参加した教員数，大学数の推移およびその累計を示す．また，チップ試作

試作の検討を開始した．

第2章

2-3

図2.3.1（a）は設計されたチップ品種数を示す．図中に必要な設計規則などの，試作会社固有の機密情報にの棒グラフは，試作品種数の順調な増加を表しており，

アクセスするための「機密保持契約」締結教員数は，ル

VLSI 試作研究・教育に直接的に係わった学生数を表し

ネサスの65nm プロセスが91名，ロームの0.18um プロているものと考えられることから，研究・教育効果がセスが297名，オンセミ三洋 0.8um プロセスが48名と劇的に向上していることが想像される．試作されたチッなっている．

VDEC事業の紹介と2019年度事業報告

プの品種数は，平成14年度に減少しているが，これはROHM 社の0.6um プロセスを終了したことによる現象

2.3.2

2019年度チップ試作概況が考えられる．またそれ以降ほぼ400品種程度で推移し2019年度は，表2.3.1に示す日程でチップ試作を行っているが，その中でより微細なプロセスへ試作の中心た．チップ試作の参加者・試作の内容は，第4章のチッが推移していることが読み取れる．また平成18年度に

プ試作報告を参照されたい．

0.35μ m が終了し，平成19年度以降0.18μ m への移行したことにより，試作数が130品種程度減少し，さらに平 成19年 度 に ASPLA 90nmCMOS 試 作 が 終 了 し，
eShuttle 65nmCMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも重なり，試作面積が大幅に減少する結果となっている．図2.3.1（b）に設計されたチップ面積を示す．一方設計量の指標として，図2.3.1（c）に試作面積をそれ
ぞれの試作プロセスにおける特性寸法で規格化した，規格化試作面積の傾向も併せて示す．こちらはまだ増加し続けていることから，プロセスの微細化に伴うチッ
プ当たりおよび面積当たりの設計工数の増大が試作数，
図2.3.2表2.3.1

VDEC チップ試作参加教員数・大学数の推移とその累計

平成30年度チップ試作日程○ oCMOS 0.8um( オンセミコンダクター三洋半導体製造 )試作申込締切設計締切

納品・試作完了

2019年度第1回

2019/7/8

2019/9/30

2019/12/23

2019年度第2回

2020/1/6

2020/3/30

2020/6/18○ CMOS 0.18um( ローム )試作申込締切設計締切

納品・試作完了

2019年度第1回（2019年7月試作）2019/4/1

2019/6/24

2019/10/9

2019年度第2回（2019年9月試作）2019/6/17

2019/9/9

2019/12/18

2019年度第3回（2019年11月試作）2019/8/5

2019/10/28

2020/2/20

2019年度第4回（2020年3月試作）2019/12/2

2020/2/24

2020/6/18○ SOTB 65nm CMOS
試作申込締切10

設計締切

納品・試作完了

2019年度第1回（2019年8月試作）2019/6/17

2019/7/29

2020/2/25

2019年度第2回（2020年3月試作）2020/1/27

2020/3/9

2020/7E

2.3.3ライブラリ・設計フロー整備状況

備事業を行ってきている．平成21年度にはアナログ設

VDEC におけるチップ試作（主にディジタル LSI 試

計 向 け の 設 計 キ ッ ト（PDK） の 構 築 を ロ ー ム

作）では，設計ライブラリの整備が重要である．VDEC

0.18umCMOS 向けに行った．現状では，VDEC におけでは，VDEC 提供 CAD ソフトウエア中のライブラリ生

る各プロセスの試作において，利用可能なライブラリ

成ツールを利用して，平成8年度から順次ライブラリ整は表2.3.2に示すとおりとなっている．

プロセス

名称

供ライブ
ラリ

ローム

0.18μ m

京大ライ
ブラリ

ローム提供

スタンダードセル，IO セル，RAM（セルはすべてブラックボックス）（CDROM にて配布）

内容
・Synopsys 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・配置配線用 LEF/DEF ファイル・Synopsys 用論理合成ライブラリ

京都大学 小野寺研究室

・VerilogXL 用シミュレーションライブラリ・Astro 用配置配線ライブラリ

東大ライ ライブラリ情報は京都大学 小野寺研
ブラリ究室，東大 VDEC にてフロー構築

PDK

東京大学 VDEC

・Cadence RTL Compiler 用論理合成ライブラリ
・VerilogXL 用シミュレーションライブラリ
・Cadence Encounter 用配置配線ライブラリ
IC6.1向け PDK

状況

VDEC事業の紹介と2019年度事業報告

ローム提

作成者

第2章

2-3

表 2.3.2 VDEC で利用可能なライブラリ11

2.４ セミナー

第2章

2-4

VDEC事業の紹介と2019年度事業報告
12

LSI 設計技術の向上にはセミナーは欠くことができ備を行ってきた．CAD 利用のための技術セミナーでない存在である．令和1年度にも，CAD 利用のためのは，VDEC で使用可能な Cadence，Synopsys，Keysight

技術セミナー，社会人のためのリフレッシュセミナー，など CAD ベンダーのそれぞれの CAD ツールの操作方

若手教官・学生のためのデザイナーズフォーラム等の法等を各ツールベンダーから講師を派遣していただき

セミナー，フォーラムを企画，実施した．

講習を行っている． 東大 VDEC がメイン会場として開催し，VDEC 拠点校にストリーミング配信をする．年

2.4.1

度内2回開催し，それぞれ，数日間の講習会となる．一VDEC ユーザ向け CAD セミナー

CAD 技術セミナーへの参加要望は常に非常に大きつのツールは1日や二日間となっている．教員・学生はく，これは CAD 技術セミナーに対する需要が依然と本講習会を通して最新版 CAD ツールの使用方法やして大きなことを表しており，VDEC はこの状況に対

VDEC ライブラリを用いた VLSI 設計フローを修得し応し，大規模な CAD 技術セミナー開催の仕組みの整ている．

表2.4.1 令和1年度 CAD 技術セミナー開催状況
第1回 CAD 講習会
日程
8/21

コース
Synopsys Sentaurus (TCAD)

場所
東京大学

参加人数
10

8/21

Synopsys Sentaurus (TCAD)

名古屋大学

0

8/21

Synopsys Sentaurus (TCAD)

大阪大学

2

8/21

Synopsys Sentaurus (TCAD)

秋田県立大学4

8/21

Synopsys Sentaurus (TCAD)

信州大学

3

8/28

Synopsys HSPICE

東京大学

8

8/29

Keysight GoldenGate

東京大学

2

8/29

Keysight GoldenGate

広島大学

5

8/29

Keysight GoldenGate

秋田県立大学4

8/29

Keysight GoldenGate

信州大学

6

9/17、18

Cadence Virtuoso Analog Design
Environment (ADE) Explorer

東京大学

7

9/17、18

Cadence Virtuoso Analog Design
Environment (ADE) Explorer

京都大学

5

9/17、18

Cadence Virtuoso Analog Design
Environment (ADE) Explorer

広島大学

1

9/17、18

Cadence Virtuoso Analog Design
Environment (ADE) Explorer

秋田県立大学3

9/17、18

Cadence Virtuoso Analog Design
Environment (ADE) Explorer

信州大学

6

9/20

Synopsys PrimeTime (Basic)

東京大学

6

9/20

Synopsys PrimeTime (Basic)

広島大学

1

9/24、25

Cadence Virtuoso Analog Design
Environment (ADE) Assembler

東京大学

6

9/24、25

Cadence Virtuoso Analog Design
Environment (ADE) Assembler

名古屋大学

0

9/24、25

Cadence Virtuoso Analog Design
Environment (ADE) Assembler

京都大学

6

9/24、25

Cadence Virtuoso Analog Design
Environment (ADE) Assembler

広島大学

1

9/24、25

Cadence Virtuoso Analog Design
Environment (ADE) Assembler

秋田県立大学2

9/24、25

Cadence Virtuoso Analog Design
Environment (ADE) Assembler

信州大学

7

第2回 CAD 講習会 今 年は、新型コロナウイルスの影響があるため，
第2回はオンライン開催となった．
日程
3/12

コース

場所

Cadence PVS

WebEx

参加人数
21

3/13

Cadence Quantus

WebEx

15

3/16

Cadence System Verilog Real-Number
Modeling

WebEx

17

Synopsys SiliconSmart

WebEx

13

Cadence SKILL

WebEx

24

3/16

Synopsys StarRC

WebEx

14

成 10 年度に文部省専門教育課の支援のもとでスター

今年も集積回路産業に携わる職業人を対象にリフトしたが，今年度は（財）電気電子情報振興財団の協レッシュ教育として VLSI 設計に関する最新かつ高度力（共催）を得，また文部省高等教育局専門教育課，日の知識・技術の習得を目的として，社会人向けの「VLSI

本電子機械協会（EIAJ），システム LSI 開発支援セン設計リフレッシュセミナー」を拠点大学教官および企ター（VSAC），半導体理工学研究センター（STARC），

業の第一線の設計者を講師に招き開催した（表2.4.3）．

日本応用物理学会，情報処理学会，電気学会，電子情

このセミナーは主に社会人を対象として，演習を伴

報通信学会の協賛をあわせて得ることができ，大変効う最新のVLSI 設計技術の実践的教育を行うもので，平果的で有意義なセミナーとなった．

VDEC事業の紹介と2019年度事業報告

社会人・大学向けリフレッシュセミナー

2.4.2

2-4
第2章

3/19
3/24、25

図2.4.2 リフレッシュ教育会場風景（東大 VDEC セミナー室）

13

表2.4.3

リフレッシュセミナー開催状況

日程

第2章

2-4

コース

内容

講師

参加人数

杉本泰博（中央大学 )小野寺秀俊（京都大学 )小谷光司（東北大学 )45

VDEC事業の紹介と2019年度事業報告

6/24、26

回路設計、回路シミュレーション
コース A : アナログ集
アナログ集積回路の特徴と役割
積回路設計と演習
レイアウト設計、検証 (DRC、LVS)

6/11、12

コース M1 : MEMS
設計と演習

MEMS の基礎1: 作製法
MEMS の基礎2: 動作原理
機構設計
レイアウト設計

三田吉郎（東京大学 )

8

7/9、10、11

コース M2 : MEMS
試作と評価

CAD 設計・解析
リソグラフィ、エッチング、リリース
振動解析測定三田吉郎（東京大学 )

4

8/5、6

変復調、多次元接続方式
コース R : CMOS-RF 回路の基本性能、トランシーバアー
集積回路設計と演習 キテクチャ
要素回路、設計フロー

伊藤 浩之（東京工業大学 )

10

8/8、9

コース VT: VDEC 環
VDEC 連携提供したツールとプロセ
境でのトランジスタレ
スでのカスタマイズ設計フローベル設計講習会

名倉 徹（福岡大学 )

7

8/19、20

コース VD : VDEC
VDEC 連携提供したツールとプロセ
環境でのデジタル設計
スでのデジタル設計フロー
講習会

小林 和淑
（京都工芸繊維大学 )3

苦労した点，失敗事例と解決策，研究室に於ける設計

2.4.3 大学向けデザイナーズフォーラム
学生および若手教官を対象とした VDEC LSI デザイ

環境の構築法など，通常の研究会や学会などでは得る

ナーフォーラム（VDEC Designers Forum）を開催しことのできない情報を共有し，大学または研究室の枠ている．VDEC LSI デザイナーフォーラムは，LSI 設を越えて研究者が連携を深めることを目的としている．

計者が，互いの研究成果だけではなく，チップ設計で

表2.4.4

デザイナーズフォーラムプログラム

9/27、28

山形天童温泉

参加人数：27人

9/27
時間
12:00-12:30

会場受付

12:40-14:20

VDEC デザインアワード発表会 I

14:30-16:10

VDEC デザインアワード発表会 II

16:20-17:40

VDEC デザインアワード発表会 III

19:00-VDEC デザインアワード表彰式 ＆ 懇親会

9/28
時間

14

9:00-10:00

VDEC アイディアコンテスト発表会

10:00-12:00

Ph.D 企画セッション

12:00-13:00

基調講演

13:00-13:10

閉会

2.5

装置の整備・運用・利用公開

d.lab/VDEC では，大型装置公開事業すなわち，単Regulus SU8230， エ ネ ル ギ ー 分 散 型 X 線 分 析 装 置

独研究室では取得・維持管理が困難な装置を VDEC で（EDX）付電子顕微鏡 JEOL JSM-6610LV を購入した．

代表して導入管理し，ユーザーは無償または廉価に利また，1kWCO2レーザーにより，3mm 厚のアルミ板ま用するというスキームを，「CAD」「LSI マルチチップ」

でカットできる高出力レーザーカッターを204バックエ「テスト」とならぶ4本柱の一つとして継続的に運用しンド加工室に導入した．
装置の利用については，人的リソースが限られてい示す．装置は VLSI 用大型テスターと，その他のプロセる状況でもできるだけ多く利用機会を設けたいというス装置とに大別でき，テスターは武田先端知ビル1F104

思想から，免許を持っている人間から一定期間装置利号室，プロセス装置は武田地下クリーンルーム並びに用法を習得し，試験に合格したのち利用資格を与える

武田ビル204バックエンド加工室にある．プロセス装置「徒弟免許制度」を基本とした運用を行っている．利用は平成24年度より文部科学省「ナノテクノロジー・プ

者資格を有する者，資格者の同伴，ナノテク支援員のラットフォーム」に参加したことで，さらに多くのユー同伴，代行といった様々な形態のスポット利用が可能

ザーに対する支援体制を整備することができている（ナである．個別の装置についての利用相談は，VDEC のノテクノロジー・プラットフォームについては1.8節を教職員までお寄せいただきたい．

参照いただきたい．
）．
2019年度は VDEC 並びに関連研究室の自助努力分を合わせて，高精細電子顕微鏡日立ハイテクノロジーズ

表2.5.1

VDEC事業の紹介と2019年度事業報告ている．表1.5.1に主要装置の一覧と利用公開の状況を

第2章

2-5

装置一覧および利用公開状況項目
ロジック LSI
テストシステム

装置名説明

利用公開状況

連絡先

EB テスター :IDS10000

動作状態におけるチップ表面の電位を観測するこ 整備中とで動作・不良解析を行う．通常 LSI テスターと組み合わせて使用するため，上述テスターとのドッキング治具を備える
384ピン，1GHz までのデジタル回路のテストを行える．

nanotech@sogo.
t.u-tokyo.ac.jp

LSI テスター：
ADVANTEST
T2000

256ピン，512MHz までのデジタル回路のテスト 試験公開中を行える．アナログオプションを整備中．

nanotech@sogo.
t.u-tokyo.ac.jp

回路修正用
FIB:V400ACE

LSI パターンの設計ミス等による配線ショート， 公開中
オープンに対して，配線の切断，白金膜の生成によるジャンパーの生成が可能．加工ガスによりバ
ルクシリコンを裏面から高速にポイントエッチン
グ可能．

nanotech@sogo.
t.u-tokyo.ac.jp

オートプローバ :PM-90-A

ウエハ上での LSI の動作検証を行うためのオート 希望に応じ利
プローバ．上述の LSI テスターとドッキングして 用可能
使用することが可能で，VDEC において標準ピン配置で試作したチップを測定するためのプローブ
カードを備えている

nanotech@sogo.
t.u-tokyo.ac.jp

アナログ・RF 測定 DC パラメータ測定，容量測定，ネットワークア 希望に応じ利
ナライザ，スペクトラムアナライザ等の測定装置 用可能．但し装置一式 :VDEC の業務
B1500A,HP4156B,
による利用を
HP4284, etc
優先とする

nanotech@sogo.
t.u-tokyo.ac.jp15アナログ・RF 低雑音マニュアル マニュアルにて６インチまでのウエハ上のチップ 希望に応じ利測定システム プローバ : Cascade の測定が可能．測定には，通常のプローブ針（６ 用可能．但し本まで）のほか，５０GHz までの測定が可能な高 VDEC の業務
社による利用を
周波プローブを２本備える
優先とする
公開中

第2章

2-5

VDEC事業の紹介と2019年度事業報告

ナノテクノロジー・プラッ
トフォームの主な装置

精密ボンディ
ングシステム系

16

低雑音・温度制御 8インチまでのウエハ上のチップの測定が可能．
機構付きセミオー ウエハ温度を－50℃から200℃まで制御可能．プ
トプローバ : Süss ローブカードによる測定．GPIB を介した制御を行うことで半自動測定も可能
Microtec 社

マスク描画・ウエ 半導体製造用2.3mm 厚5インチマスクの描画お 公開中
ハ直描装置 :
よびエッチング，2-8インチ並びに不定形ウエハ
F5112+VD01
への直接描画が可能．参考描画寸法50nm L/S．
大面積高速電子線 半導体製造用2.3mm 厚5インチマスクの描画およ 公開中
描画装置：F7000S- びエッチング，2-8インチ並びに不定形ウエハへの直接描画が可能．キャラクタプロジェクション
VD02
機能により，円形や三角形，斜め線などの高速・高精細描画が可能．参考描画寸法１Xnm L/S
塩素系プラズマ
エッチャー CE-S

Cl2, BCl3を使った金属のプラズマエッチングが可能．

シリコン深掘り
エッチング装置
MUC-21 ASEPegasus

ボッシュプロセスによる高速・高アスペクト比シ 公開中
リコン深掘りが可能．

FIB 装置：SII
XVision 200TB

ガラスマスクの欠陥修正の他，断面観測のための 公開中
加工等が可能．ナノテクノロジー・プラットフォー
ムにて利用可能．

ウェッジボンダー : 25μ m φアルミまたは金線によるウェッジボン
Westbond 7476D ディングが可能
エポキシダイボン 精密マニュピレータにより，エポキシや銀ペーストを用いたチップ配置，細線の配線が可能
ダー
Westbond7200C
セミオートボンダー
Westbond4700E

18～25μｍφの金細線を用いたボールボンディン
グまたはボールバンプの形成が可能

精密マニュアルフ
リップチップボン
ダー Finetech
Fineplacer Lamda

15mm 角までのチップ同士をテレビカメラで目視しながら接合することが可能．ランプ加熱による熱接合（超音波オプション購入可能）位置合わせ
精度 XY ±0.5µm，θ =1mrad．

公開中

公開中

nanotech@sogo.
t.u-tokyo.ac.jp

nanotech@sogo.
t.u-tokyo.ac.jp

2.６ 2020年度の活動計画
2020年度においても，従来の設計情報発信，CAD【チップ試作支援】
2020年度は，2019年度から引き続きローム株式会社

ツール提供，チップ支援，寄付講座「D2T」の活動をの0.18umCMOS プロセスおよびオンセミ - 三洋半導体

継続する．

0.8μ mCMOS を定常試作として継続する（すでに一部
しては試作申込数が少ない場合に試作キャンセルとな用法に関する技術セミナー，1998年度から継続していることがある . また，2017年度から技術的相談を開始しる社会人向けの「リフレッシュセミナー」，1996年度よているリコー電子デバイス株式会社の0.6um 高耐圧り継続している若手のための「デザイナーズフォーラ

CMOS 試作および三重富士通株式会社の40nm CMOS

ム」を継続して開催する．教科書，教材の整備充実を

プ ロ セ ス に よ る 試 作 を 検 討 す る． な お SOTB

行なうことを予定している．

65nmCMOS に関しては試作会社の都合により2020年
第1回試作をもって試作を終焉させる．

【CAD ツール提供】
上 流 設 計（Cadence, Synopsys）， 中 流 設 計

【そのほか】（Synopsys,Cadence）, 下流設計（Cadence）の各基本

経済産業省・NEDO の「AI チップ開発加速のためのツールを，2020年度もサポートしていく．これに加えイノベーション推進事業」における「AI チップ開発を

2002年 度 か ら 導 入 し た 設 計 検 証（Mentor: Caribra,

加速する共通基盤技術の開発」」事業を受託することでModelSim, Handel-C 等），2004年度から導入したアナ「AI チップ開発拠点」の整備を継続する．具体的には，

ログRF 設計ツール（Agilent: GoldenGate, ADS/RFDE）

産業技術総合研究所と共同で大規模 AI ディジタルチッ

を継続してサポートするとともに，2005年度より提供

プ設計検証向けのロジックエミュレータを導入するとを受けている Sharp 社 C ベース設計ツール（BachC）

ともに，産業応用可能な EDA ライセンスの整備運用をを継続してサポートする．2008年度より提供を開始し行う．なお，本事業は AI チップ開発加速に向け，AIている TOOL 社レイアウト表示プラットフォーム

チップの設計・評価・検証等の開発環境を中小・ベン（Lavis）に関しても利用状況に基づき継続を行うととチャー企業に提供することを主眼としているが，AI にもに，2011年度からの SpringSoft 社の検証ツールは，関連した集積回路分野における大学発の企業化の促進

SpringSoft 社 が Cadence 社 に 買 収 さ れ Cadence 社 のも目指し大学からの利用の環境も整備を進める予定でツール群としてのサポートが継続されることになっている．

ある．

表2.6.1

VDEC事業の紹介と2019年度事業報告

本年度は，1997年度より継続している CAD ツール利

2-6
第2章

の試作は進行中である）. なお , 一部のチップ試作に関【設計情報発信・セミナー開催】

VDEC チップ試作スケジュール（2020年度）【CMOS 0.8μｍ 2P2M】 オン・セミコンダクタ
試作申込開始

試作申込締切2020年度第1回

2020/4/13

2020/7/6

2020/9/28

設計締切

2020/12/21

納品・試作完了

2020年度第2回

2020/10/12

2021/1/12

2021/3/29

2021/6/28【CMOS 0.18μ m 1P5M（+MiM）】 ローム株式会社
試作申込開始2020年度第1回（2020年7月試作）試作申込締切2020/3/16

設計締切

納品・試作完了

2020/6/8→ 6/29
2020/9/25に延期

2020年度第2回（2020年9月試作）2020/6/15

2020/9/7

2020/12/28

2020年度第3回（2020年11月試作） 2020/5/11

2020/8/3

2020/10/26

2021/2/12

2020年度第4回（2021年3月試作） 2020/9/7

2020/11/30

2021/2/22

2021/6/11【SOTB CMOS 65nm】
試作申込開始2020年度第1回

試作申込締切2020/7/20

設計締切
2020/8/24

納品・試作完了
2021/2/1

17

2.7

VDEC発ベンチャー

VDEC での設計 / 試作経験、人材育成が有効には機能した事例といたしまして、VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト（順不同）を以下に示します。
［1］エイ・アイ・エル株式会社 （http://www.ailabo.co.jp/）
第2章

2-7

代表の先生：
事業内容

神戸大学

瀧 和男 教授 （同社、代表取締役社長）： （1）LSI 設計受託開発・

VDEC事業の紹介と2019年度事業報告（2）エンジニア派遣［2］株式会社シンセシス（2017年7月1日に株式会社ソリトンシステムズと合併、https://www.soliton.co.jp）
代表の先生：
事業内容

大阪大学

白川 功 名誉教授 （同社、取締役）： （1）システム LSI 開発・設計受託（2）IP 開発及び販売（3）システムソリューション提供（4）設計支援ツール開発及び販売［3］エイシップ・ソリューションズ株式会社 （http://www.asip-solutions.com/）
代表の先生：
事業内容

大阪大学

今井 正治 教授 （同社、代表取締役 CTO）

： （1）IoT 応用システムの研究，開発，教育およびコンサルテーション（2）ASIP 設計ツールの販売，ASIP 開発のコンサルテーション［4］株式会社ナノデザイン （http://www.nanodesign.co.jp/）
代表の先生：
事業内容

九州工業大学

中村 和之 教授 （同社、代表取締役）： （1）大規模半導体集積回路（LSI）の設計・開発

		（2）LSI 設計用 CAD、及び LSI 評価用装置の開発

		（3）設計コンサルティング、他［5］株式会社エイアールテック （http://www. a-r-tec.jp/）
代表の先生：
事業内容

広島大学

岩田 穆 名誉教授 （同社、代表取締役）： （1）半導体集積回路（IC）および IC 評価ボードのアナログ設計 / 測定業務

		（2）基板クロストーク雑音の解析・低減業務

		（3）人材育成や OJT，講習会企業との協力と人材育成［6］有限会社 石島電子技研 （http://ishi.main.jp/）
事業内容

18

： （1）電子回路・基板開発

		（2）ソフトウエア開発

		（3）コンサルティング

2.8

超微細リソグラフィー・ナノ計測拠点

ンルームを工学部総合研究機構と共同で運用し，オー

れは2000年から2004年の利用研究グループ数の16倍プンな拠点として全国の学・産・官に広く公開してい（2018年度は15倍）である（図1）．平成30年度の利用研る．平成23年度で終了したナノテクノロジーネットワー

究室数（支払ユニット数）は158であった．「利用報告ク事業に引き続き，東京大学を代表して平成24年度よ書」は158件であり，内訳は企業36，公的機関14，他大り開始された文部科学省ナノテクノロジープラット

学38，東大70（理学系，工学系，情報理工，新領域，医フォームの微細加工実施機関となって，「超微細リソグ

学系，環境安全，素粒子，生産研，先端研，運営関連

ラフィー・ナノ計測拠点」を運営している．一研究室研究室）である．超大口の研究室数が減少し，中 ~ 小

では取得維持が困難な装置群を，組織的に維持管理し，口の利用が増えていること，企業による利用が順調に

学内外，特に学外の企業に公開するというプロジェク

増加していることが特筆される．これはナノプラット

トである．平成27年度より「微細加工プラットフォー

開始後7年を経て，微細加工による新規デバイス開発をム代表機関（京都大学）」のサブセンターとして，主に研究の一部に組み込む団体が増えているためと推察さ東日本を担当するコーディネータ業務を受託している．

れる．最も利用されている装置は電子線描画装置であVDEC の微細加工拠点は，株式会社アドバンテスト社

る．描画回数の年次変化を図2に示す．月当たりの描画

製の量産向け高速電子線描画装置を改造して，1cm 角

枚数が210枚を超えている．他の装置も含め，絶えず右から8インチ丸までの任意形状にまで描画できるように肩上がりの成長をしている．新規リソグラフィ装置のした F5112+VD01ならびに，8インチまでの任意形状に導入等の工夫により，更なる利用スループットを向上描画できる柔軟性・大面積描画性はそのままに，20nm

すべく各方面と調整中である．これだけ好評である理を切る解像度向上と，機器中のステンシルの影像を精

由の一つは，経験豊富な技術支援者のアテンドによる

密に縮小投影する「キャラクタ（セル）プロジェクショ

技術補助利用，技術代行利用が好評を博しているためン」に正式対応した後継機 F7000S-VD02を核に，武田で，さらなる利用の向上が期待できる．

先端知スーパークリーンルームでの活動を支援してい国際的プレゼンスも高い．特にフランス共和国におる．さらに，VLSI ファウンドリ活動の日本代表というける同種のプロジェクトである「CNRS-RENATECH」

立ち位置を最大限利用し，「フェニテックセミコンダク

より名指しで依頼を受け，クリーンルームマネージャ

ター」プロジェクトとの協業により，VLSI を VDEC でによるヨーロッパ運営会議（ENRIS）で講演した．さ

試作し，ウエーハ状態の LSI の供給を受け，ナノテク

らに，経済協力開発機構（OECD）のオープンプラッ

プラットで MEMS 後加工するという新たな「More-

トフォームに関する国際ワークショップに招聘され，成Than-Moore」系の研究支援スキームを安定的に運用功する運営の手法について議論した．

している．実績は極めて好調であり，平成24年度（ナ2-8

VDEC事業の紹介と2019年度事業報告

研究グループ数は累積372（前年度 +39）となった．こ第2章

d.lab/VDEC では，武田先端知ビルスーパークリー

URL:http://nanotechnet.t.u-tokyo.ac.jp/

ノテクプラット開始時）から28年度末までに登録した

図１：ナノテクノロジープラットフォーム
報告書の所属別枚数（全158報告）

図2：d.lab/VDEC 電子線描画装置の月あたり平均描画枚数

19

第3章

「アドバンテストD2T寄附研究部門」活動報告

3.1 「アドバンテストD2T寄附研究部門」の紹介
アドバンテスト D2T 寄附研究部門設立の趣旨に発足後，D2T 寄附研究部門は研究のさらなる発展，

これまでの VDEC の活動を通じ，多くの大学・高専

D2T 教育により重心を置いた「アドバンテスト D2T 寄

で VLSI 設計・試作文化が根付き，活発な設計研究・教附講座」としてセンター内に設置されました．2019年

育活動が行われています．

10月から株式会社アドバンテストのご厚意により新た

3.1.1

第3章 「アドバンテストD2T寄附研究部門」活動報告

3-1

このような状況の中，株式会社アドバンテストからに開始した第5期（2019年10月～2022年9月）の一年目の寄附金により，「アドバンテスト D2T 寄附研究部門」が開始し，D2T に関する研究とともに，教育活動の充が2007年10月に VDEC 内に設立されました．
「アドバ

実図っていく予定であります．

ンテスト D2T 寄附研究部門」は，全国の学生に VLSI

また2019年度はフランス CNRS, University of Paris-の設計からテストまで一貫した研究・教育環境を提供

Saclay から黄吉卿特任准教授（2019年7月～9月），台湾，することで，テスト設計の専門家となりえる人材を育国立台湾大学から林宗賢特任教授（2019年8月～）を客成するとともに，SoC の設計に関する研究を支援する員教員として招聘しており，d.lab-VDEC の研究およびことを目的としております．従来，VDEC では VLSI の教育活動に大きな力を与えて頂いております．

「設計・試作」という面からの活動を重点的に行ってまいりましたが，「設計」だけでなく「テスト」の観点か

当寄附研究部門 / 寄附講座の活動の詳細については，続く各章においてそれぞれ報告いたします．

らも研究・教育の中心拠点となるべく ”Design to Test
(D2T)” の理念のもと，国内の大学・高専における「テ3.1.2

スト研究・教育」の拠点としての活動を行っています．

特任教授

藤田

当部門はこれまで2007年10月～2010年9月（第1期），

特任准教授

黄

吉卿（2019年7月～9月）

2010年10月～2013年9月（第2期），2013年10月～2016年

特任教授

林

宗賢（2019年8月～現在）

9月（第3期），2016年10月～2019年9月（第4期）の計12

特任講師

肥後

昭男

年間に渡るプロジェクトを遂行してきました．2019年

共同研究員

浅
 見

幸司（株式会社アドバンテスト

アドバンテスト D2T 寄附研究部門構成員

研究所）

度の報告は第4期の最終年度，2018年9月～2019年9月の20

昌宏

活動報告となります．東京大学大学院工学系研究科附

学術支援職員山口隆弘

属システムデザイン研究センター (d.lab) が2019年10月

事務補佐員

岡崎

真紀子

3.2 「第14回D2Tシンポジウム」開催報告
2019年9月6日 ( 水 ) に，東京大学武田ホールにおい教授の7名を招待講演者としてお招きし，「IoT、バイて「第14回 D2T シンポジウム」を開催し，たくさんのオシステム、RF 、機械学習」をキーワードに最新の皆様にご参加を頂きました．

研究についての貴重な講演を頂きました．
閉会後の懇親会まで多くの方にご参加を頂き，大変

クレー校の Alan Mishchenko 研究員，アイオア州立大

盛況な会となりましたことを改めて御礼申し上げると学の Degang Chen 教授，国立台湾大学の Tsung-Hsien

ともに，今後開催される第15回シンポジウムへのご参

Lin 教授，CNRS, University of Paris-SaclayのGilgueng

加を心よりお持ち申し上げる次第です．

Hwang 准教授，ユタ大学の Priyank Kala 教授，香港科技大の Tim Cheng 教授，オーバーン大学の Adit Singh

3-2
第3章 「アドバンテストD2T寄附研究部門」活動報告

今回のシンポジウムでは，カリフォルニア大学バー

21第14回 D2T シンポジウム開催プログラム
10:00 Opening Remarks
Masahiro Fujita (Director, VDEC, The University of Tokyo)
Yoshiaki Yoshida (President & CEO, ADVANTEST CORPORATION)

第3章 「アドバンテストD2T寄附研究部門」活動報告

3-2

22

10:15 Session 1 (Chairpersons: Masahiro Fujita, Zule Xu, Nguyen Ngoc MAI-KHANH
VDEC The University of Tokyo)
Circuit-Based Intrinsic Methods to Detect Overfitting
Alan Mishchenko, Full Researcher (University of California, Berkeley)
Effective and practical AMS DfT techniques for achieving robust performance and life-time reliability
Degang Chen, Professor (Iowa State University)
Sensor Readout Circuits for IoT/Bio-Medical Applications
Tsung-Hsien Lin, Professor (National Taiwan University)
12:30 Lunch

14:00 Session 2 (Chairperson: Yoshio Mita, VDEC, The University of Tokyo)
Design, Fabrication and Characterizations of On-chip Micro/nanorobotic Swimmers Toward Biological Applications
Gilgueng Hwang, Associate professor (CNRS, University of Paris-Saclay)
Design Automation for Silicon Nanophotonic Integration
Priyank Kalla (The University of Utah)
15:30 Break

16:00 Session 3 (Chairperson: Virendra Singh, Dept. of EE, Indian Institite of Technology Bombay)
Electronic-Photonic Design Automation
K.-T. Tim Cheng, Professor (Hong Kong University of Science and Technology)
The Next Major Test Challenge: Low Power Designs
Adit Singh, Professor (Auburn University)
Session 4
Recent D2T research division progress
Akio Higo, Lecturer (VDEC, The University of Tokyo)
17:55 Closing
18:00 Reception

3.3

研究活動報告高精度波形測定技術
山口隆弘，肥後昭男，飯塚哲也
確 率 的 ア ナ ロ グ - デ ジ タ ル 変 換 器（Stochastic

広帯域周波数拡散向け高性能 ADC との応用
浅見幸司，Byambadorj Zolboo，肥後昭男，飯塚哲也，藤田昌宏IoT などで使用される低価格の RF デバイスを，低いる．プロセスばらつきや電圧，温度の変動によっコストで高性能に測定するための圧縮サンプリングて生じるコンパレータのオフセットは ADC 特性の劣方 式 の 研 究 を 行 っ て い る． 本 年 度 は Modulated化の原因となる．一方，確率的 ADC 方式は，多数のWideband Converter を Automatic Test Equipment

コンパレータの統計的性質（オフセットのランダム（ATE）へ RF 測定システムとして搭載するため，ばらつきや熱雑音）を利用して精度を向上する．数

Noise Figure の理論式を構築し，実験によりその妥

値実験と試作した CMOS 回路をもちいた実験により，当性を確認した．本成果は，IEEE TCAS-I へ投稿し確率推定理論を検証した．確率の中央値をもちいた

た．また，実装時に発生する性能劣化要因の解析か

レベル交叉時刻検出方式について，理想的確率推定，ら，性能を改善するための Calibration 方法を考案し，

N 個のコンパレータをもちいた確率推定を理論化す

シミュレーションによりその効果を確認した．

るための数値実験をすすめた．条件：外部雑音はゼ
ロ，ランプ波を印加，内部雑音と1-01遷移電圧のプ
ロセスばらつきを変化させる．256個のコンパレータ

高速高精度電子線描画技術
肥後昭男，三田吉郎，藤田昌宏

をもちいた確率推定理論を検証するための実験をす

電 子 線 直 描（Electron Beam Direct Writing;

すめた．条件：外部雑音はゼロ，直流電圧をステッ

EBDW）によるマスクレス露光は，安価かつ短 turn-プ印加．試作した CMOS 回路は256個の差動コンパ

around time（TAT）の露光技術としての期待が大きレータを集積している．ポイント：時間領域では真い一方で低いスループットやビーム形状に起因する

値に近い値を再現性よく測定することは，非常に手図形再現性に課題があるとされている．我々は，キャ数を要する . このため，電圧領域の測定に置き換え ,ラクタプロジェクション（Character Projection; CP）

さらに再現性を統計処理により確保し，理論式を検方式を活用しながら上記の課題を克服し，MEMS や証した .

フォトニクス等の幅広い露光対象に対して有効な高3-3
第3章 「アドバンテストD2T寄附研究部門」活動報告

Analog to Digital Converter; ADC）の研究を行って

速電子線直描処理環境を構築するための研究を行っている．
今 年 度 は，CP 方 式 と Variable-Shaped Beam
（VSB）方式を組み合わせた高速・高精度に露光する
EB 描画手法における描画結果評価の高精度化のための作製手法を検討している．その一環として ,CPと VSB による高速高精度描画を用いたガラス基板上
ナノ周期構造プラズモンカラーフィルタに関する論文を発表した．

3.4

研究発表

論文誌

Large-area Direct Electron Beam Exposure[1] Akio Higo, Tomoki Sawamura, Makoto Fujiwara,

Methods with Plasmonic Devices,” Sensors andEric Lebrasseur, Ayako Mizushima, Etsuko Ota,

Materials, Vol.31, No.8, pp.2511-2525, 2019

Yoshio Mita, “Experimental Comparison of Rapid(2019.05) doi: 10.18494/SAM.2019.2443

23

第4章

チップ試作結果報告

4.1

試作ラン別一覧

平成30年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作
題第4章 チップ試作結果報告

4-1

名

大

学

名

研

究

者

掲載頁

CMOS ディジタル・アナログ回路のテスト設計

東京電機大学工学部電気電子工学科
福島 拓実 , 瀬端 康平 , 清水 優作 , 橋本 陸
東京電機大学工学部電子システム工学科 小松 聡

32

CMOS ディジタル・アナログ回路のテスト設計

東京電機大学工学部電気電子工学科
平野 皓士 , 小山 泰成 , 西岡 伊吹
東京電機大学工学部電子システム工学科 小松 聡

32

静電容量式CMOS-MEMS圧力センサ（3×3アレイ）

東京電機大学大学院工学研究科

野口 駿太 , 小松 聡

32

日本大学大学院理工学研究科

黒澤 実花 , 小原 正也 , 佐々木 拓郎 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙
齊藤 健

33

小原 正也 , 黒澤 実花 , 佐々木 拓郎 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙
齊藤 健

33

黒澤 実花 , 小原 正也 , 佐々木 拓郎 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙
齊藤 健

33

日本大学理工学部

佐々木 拓郎 , 小原 正也 , 黒澤 実花 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙
齊藤 健

34

日本大学大学院理工学研究科
日本大学理工学部

早川 雄一郎
内木場 文男34

基本素子特性測定用 TEG チップ
四足歩行ロボットの歩容を発現する
ニューロモーフィック IC TEG チップ
MEMS マイクロロボット用の歩容変化が可能なハードウェアニューラル
ネットワークの改良
静電モータを駆動するハードウェア
ニューラルネットワークの TEG チップ
制御系と MEMS マイクロロボットを一体化するための低容量型ハードウェア
ニューラルネットワーク

日本大学理工学部
日本大学大学院理工学研究科
日本大学理工学部
日本大学大学院理工学研究科
日本大学理工学部
日本大学大学院理工学研究科

平成31年度 / 令和元年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作
題

名

大

学

名

研

究

者

掲載頁

CMOS-MEMS加速度センサの設計

東京電機大学工学研究科電気電子工学専攻 上村 直義
東京電機大学工学部電子システム工学科
小松 聡

35

静電容量式 CMOS-MEMS 圧力センサ（4×4アレイ）

東京電機大学大学院工学研究科

野口 駿太 , 小松 聡

35

東京電機大学工学部電子システム工学科 井田 拓実 , 小松 聡
CV 変換回路集積化静電容量式 CMOS-MEMS
東京電機大学大学院工学研究科電気電子 野口 駿太
圧力センサ
工学専攻

35

静電容量式 CMOS-MEMS センサ向け
高精度 CV 変換回路

東京電機大学工学部電子システム工学科 井田 拓実 , 小松 聡

36

4bit メモリを用いたプロセッサ用 SRAM のTEG チップ

日本大学大学院理工学研究科
日本大学理工学部

宮本 辰
小林 伸彰 , 齊藤 健

36

日本大学大学院理工学研究科

佐々木 拓郎 , 小原 正也 , 黒澤 実花 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙
齊藤 健

36

加藤 真也 , 小原 正也 , 黒澤 実花 , 佐々木 拓郎 ,宇佐見 雄 , 榊 亜理沙
齊藤 健

37

日本大学理工学部

宇佐見 雄 , 小原 正也 , 黒澤 実花 , 佐々木 拓郎 ,加藤 真也 , 榊 亜理沙
齊藤 健

37

日本大学大学院理工学研究科
日本大学理工学部

早川 幹人
内木場 文男37

静電モータを駆動するハードウェア
ニューラルネットワークの TEG チップの改良
四足歩行ロボット搭載用自己回帰の特性を持つ
ニューロモーフィック回路
階層型のパルス形ハードウェア
ニューラルネットワーク
4足歩行型 MEMS マイクロロボットに実装可能なセンサ入力対応型ハードウェア
ニューラルネットワーク

日本大学理工学部
日本大学大学院理工学研究科
日本大学理工学部
日本大学大学院理工学研究科

平成30年度第4回ローム CMOS 0.18um 試作
題

名

大

学

名

究

者

掲載頁
38

ブロードサイドアレー測定用 TEG

東京大学工学系研究科

原 崇文 , 飯塚 哲也

38

ブロードサイドアレー測定用 TEG

東京大学工学系研究科

原 崇文 , 飯塚 哲也

39

ブロードサイドアレー測定用 TEG

東京大学工学系研究科

原 崇文 , 飯塚 哲也

39

ブロードサイドアレー測定用 TEG

東京大学工学系研究科

原 崇文 , 飯塚 哲也

39

筋電測定回路ほか

福岡大学工学部 電子情報工学科

名倉 徹 , 須藤 有香 , 角田 祥梧 , 樋口 洋彦 , 永末 光

40

山﨑 智裕 , 浜本 隆之

40

SPAD 画素アレイを備えフォトンカウント
イメージング動作とチップ内動被写体
東京理科大学工学研究科
検出機能を備えたイメージセンサの試作チップ

26

研

Integrated Magnetic Near-Field Probe 東京大学大規模集積システム 設計教育
Mai-Khanh Nguyen Ngoc
Improvement
研究センター (VDEC)

シュミットインバータを用いた NN

日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

40

脳波取得フロントエンドの改良及び自立動作
可能 LSI チップのための各要素回路の改良

慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦 , 三河 樹由 , 吉田 祐威
Jorge Canada, 福岡 龍人 , 外村 崇史 , 河添 翔平

41

フローティングインダクタによるトランスインピーダンスアンプと暗号用
断熱的論理回路 TEG の試作

岐阜大学工学研究科
岐阜大学自然科学技術研究科
岐阜大学工学部

陳 翔宇
子安 博貴
高橋 康宏

41

PAM4信号トランスミッタにおける信号劣化補償実証チップ

滋賀県立大学工学部

市井 裕大 , 井上 敏之 , 岸根 桂路

41

光プローブ電流センサ向けオフセット補正
光電流変換 CMOS アナログフロントエンド
回路の高精度化及び広帯域化

信州大学大学院総合理工学研究科
信州大学工学部

高木 憲太郎 , 赤羽 和哉 , 宮地 幸祐
清水 昂 , 塚田 芳寿

42

題

名

大

学

名

研

究

者

掲載頁

ミリ波測定用TEG

東京大学工学系研究科

原 崇文 , 飯塚 哲也

43

ミリ波測定用 TEG

東京大学工学系研究科

原 崇文 , 飯塚 哲也

43

ミリ波測定用 TEG

東京大学工学系研究科

原 崇文 , 飯塚 哲也

43

田中 一平
室原 脩人 , 今川 隆司 , 越智 裕之

44

メタルフリンジキャパシタを用いた CMOS
立命館大学大学院情報理工学研究科
プロセス互換な不揮発性メモリセルのTEGほか 立命館大学情報理工学部
フォトセンサの TEG

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

宮内 悠太 , 田中 一平
今川 隆司 , 越智 裕之

44RF 回路 TEG

岡山県立大学情報工学部

伊藤 信之 , 八木 希知 , 澤山 唯人 , 田島 直樹 ,
吉澤 悠人

44

非同期ディジタル回路向け電圧モード
多値論理回路の動特性評価回路

東京電機大学工学研究科電気電子工学専攻 岩井 一剛
東京電機大学工学部電気電子工学科
平野 皓士
東京電機大学工学部電子システム工学科 小松 聡

45

日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 山口 拓人 , 鈴木 克典 ,丹羽 春太 , 唐鎌 侑馬
伊藤 大輝

45

プリエンファシス・パルス設計理論の検証

静岡大学工学部

丹沢 徹

45

耐放射線回路、磁気センサの特性評価用 TEG

茨城大学工学部

木村 孝之

46

2Step-ADC, Active Indoctor を用いた VCO

法政大学理工学部

原田 康平 , 七田 洸介

46

慶應義塾大学理工学部
慶應義塾大学理工学研究科

中野 誠彦 , 三浦 大毅
吉田 祐威 , Jorge Canada P, 福岡 龍人 ,外村 崇史 , 河添 翔平 , 三河 樹由

46

学部生へのレイアウト設計教育用メインチップ

脳波取得フロントエンドの改良及び自立動作
可能 LSI チップのための各要素回路の改良

第4章 チップ試作結果報告

4-1

平成31年度 / 令和元年度第1回ローム CMOS 0.18um 試作

平成31年度 / 令和元年度第2回ローム CMOS 0.18um 試作
題

名メタルフリンジキャパシタの容量測定TEGほか
DTW 距離計算回路の試作とCLA 加算回路の動作検証

大

学

名

研

究

者

掲載頁

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

田中 一平 , 宮内 悠太
今川 隆司 , 越智 裕之

47

東海大学情報通信学部

山本 遼 , 中島 浩太朗 , 平野 裕大 , 八木 隼翔 ,福原 雅朗
藏野 貴教 , 恩地 夏央 , 山田 海貴

47

東海大学情報通信学研究科

位相シフト回路 TEG

中部大学工学部

宮本 順一

47

確率的フラッシュ ADC

東京電機大学工学部電気電子工学科
東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

福島 拓実 , 西岡 伊吹
荒井 建輝
小松 聡

48

非同期ディジタル回路向け
電圧モード多値論理回路を用いた加算回路

東京電機大学工学研究科電気電子工学専攻 岩井 一剛
東京電機大学工学部電気電子工学科
平野 皓士 , 瀬端 康平
東京電機大学工学部電子システム工学科 小松 聡

48

IoT のためのアナログ回路 TEG

広島工業大学工学部
升井 義博 , 荒川 祐貴
広島工業大学工学系研究科 電気電子工学専攻 上見 アレックス , 西宮 司 , 田中 一輝

48

従来構成 NN のバッファだけ改良したレイアウト

日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

49

ニューロン CMOS インバータを用いた３種の回路の試作

東海大学情報通信学研究科
東海大学基盤工学部

恩地 夏央 , 大塚 陸 , 佐保 十世紀 , 福原 雅朗
藤本 邦昭

49

原田 康平 , 鈴木 隆生 , 布川 祥大

49

中野 誠彦 , 三浦 大毅 , 八木 健太
吉田 祐威 , 三河 樹由 , 外村 崇史 , 河添 翔平 ,
福岡 龍人

50

２Step-ADC，VCO，2次1bit 連続時間Δ∑ ADC 法政大学理工学部
脳波取得フロントエンドの改良及び自立動作
可能 LSI チップのための各要素回路の改良

慶應義塾大学理工学部
慶應義塾大学理工学研究科

超低電圧リテンション SRAM

東京工業大学未来産業技術研究所

塩津 勇作 , 吉田 隼 , 北形 大樹 , 山本 修一郎 ,
菅原 聡

50

光受信用アナログフロントエンド回路 TEG5

岐阜大学大学院自然科学技術研究科
岐阜大学工学部

三輪 祐三久 , 石原 直志
湯浅 貴文 , 伊藤 大輔 , 中村 誠

5027

平成31年度 / 令和元年度第3回ローム CMOS 0.18um 試作
題第4章 チップ試作結果報告

4-1

名

大

学

名

研

究

者

掲載頁

フォトセンサのTEG

立命館大学大学院情報理工学研究科
立命館大学情報理工学部

宮内 悠太 , 田中 一平
室原 脩人 , 今川 隆司 , 越智 裕之

51

RF 回路 TEG

岡山県立大学情報工学部

伊藤 信之 , 澤山 唯人 , 田島 直樹 , 吉澤 悠人 ,
結城 主

51

逐次比較型 A/D 変換器向け
小型低消費電力 D/A 変換器の試作

東京電機大学工学研究科電気電子工学専攻 岩井 一剛
東京電機大学工学部電気電子工学科
平野 皓士 , 瀬端 康平
東京電機大学工学部電子システム工学科 小松 聡

51

オンチップ太陽電池と環境電波発電向け整流回路

秋田県立大学システム科学技術研究科
秋田県立大学システム科学技術学部

宇佐美 蓮 , 菊地 杜斗
小谷 光司

52

ニューラルネットワーク用モジュールの試作（続き）

日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹

52

オペアンプ TEG

東北大学電気通信研究所

菊地 優志 , 堀尾 喜彦

52

3次元積層チップの発熱温度解析に向けた改良チップ

芝浦工業大学大学院理工学研究科
芝浦工業大学工学部

笈川 智秋
宇佐美 公良53

圧電型 MEMS ミラーのための駆動制御回路の集積化に向けた試作

兵庫県立大学大学院工学研究科

嶋田 倫太郎 , 北田 友嗣 , 前中 一介

53

シングルチャネル - マルチポート制御システム
滋賀県立大学工学部
用周波数識別回路チップ

木村 山紫郎 , 市井 裕大 , 井上 敏之 , 岸根 桂路

53

光プローブ電流センサ向け容量型トランスイン
信州大学大学院総合理工学研究科
ピーダンスアンプを用いた光電流変換 CMOSアナ
信州大学工学部
ログフロントエンド回路の高精度化及び広帯域化

赤羽 和哉 , 宮地 幸祐
Nguyen Phuc54

平成31年度 / 令和元年度第1回ルネサス CMOS 65nm 試作
題

名

学

名

研

究

者

掲載頁

スタンバイ電圧生成回路の評価TEG

福岡大学工学部

西澤 真一

55

低消費電力近距離有線通信テストチップ

富山県立大学工学部
富山県立大学情報システム専攻

吉河 武文 , 柴崎 淳詞 , 石丸 雅裕
青山 晃大

55

耐放射線性能を高めた逐次比較型 ADC

富山県立大学工学部
神戸大学イノベーション研究科
富山県立大学情報システム専攻

吉河 武文
三木 拓司
青山 晃大

55

集積化磁気センサの構成回路評価用 TEG

茨城大学工学部

木村 孝之

56

京都工芸繊維大学工芸科学研究科

小林 和淑 , 古田 潤 , 榎原 光則 , 河野 雄或 ,
足助 拓哉
岸田 亮

56

徐 宏傑 , 石井 颯真 , 松野 旺示 , 黄 超 ,永井 健太郎 , 塩見 準 , 小野寺 秀俊
石原 亨

56

RISC-V プロセッサ＋耐ソフトエラー FF+
信頼性評価回路
最小エネルギー点を追跡する
RISC-Vプロセッサの試作

東京理科大学理工学部
京都大学大学院情報学研究科
名古屋大学大学院情報学研究科

しきい値電圧の違いによる
経年劣化評価試作チップ

東京理科大学理工学部 電気電子情報工学科 岸田 亮
東京理科大学理工学研究科 電気工学専攻 小高 孔頌
京都工芸繊維大学電子システム工学専攻 足助 拓哉 , 中野 洋希 , 小林 和淑

56

ガードゲート構造を用いた耐放射線フリップフロップの評価チップ

京都工芸繊維大学電子システム工学専攻 古田 潤 , 榎原 光則 , 山田 晃大 , 小林 和淑

57

最小エネルギー点を追跡する
RISC-Vプロセッサの試作

28

大

京都大学大学院情報学研究科
名古屋大学大学院情報学研究科

徐 宏傑 , 劉 晟宇 , 松野 旺示 , 黄 超 ,永井 健太郎 , 塩見 準 , 小野寺 秀俊
石原 亨

57

4.2 チップ種別一覧
MEMS
ラン名

タイトル

研

究

者

掲載頁

OS08182 静電容量式 CMOS-MEMS 圧力センサ（3×3アレイ）

野口 駿太 , 小松 聡

32

OS08191 CMOS-MEMS 加速度センサの設計

上村 直義 , 小松 聡

35

OS08191 静電容量式 CMOS-MEMS 圧力センサ（4×4アレイ）

野口 駿太 , 小松 聡

35

OS08191 CV 変換回路集積化静電容量式 CMOS-MEMS 圧力センサ

井田 拓実 , 小松 聡 , 野口 駿太

35OS08191 静電容量式 CMOS-MEMS センサ向け高精度 CV 変換回路

井田 拓実 , 小松 聡

36

TEG（特性評価回路など）
ラン名

タイトル

研

究

者

掲載頁

OS08182 基本素子特性測定用 TEG チップ

黒澤 実花 , 小原 正也 , 佐々木 拓郎 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙 , 齊藤 健

33

OS08182 四足歩行ロボットの歩容を発現するニューロモーフィック IC TEG チップ

小原 正也 , 黒澤 実花 , 佐々木 拓郎 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙 , 齊藤 健

33

黒澤 実花 , 小原 正也 , 佐々木 拓郎 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙 , 齊藤 健

33

佐々木 拓郎 , 小原 正也 , 黒澤 実花 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙 , 齊藤 健

34

早川 雄一郎 , 内木場 文男

34

OS08191 4bit メモリを用いたプロセッサ用 SRAM の TEG チップ

宮本 辰 , 小林 伸彰 , 齊藤 健

36

静電モータを駆動するハードウェアニューラルネットワークのOS08191
TEG チップの改良

佐々木 拓郎 , 小原 正也 , 黒澤 実花 , 宇佐見 雄 ,加藤 真也 , 榊 亜理沙 , 齊藤 健

36

OS08191 四足歩行ロボット搭載用自己回帰の特性を持つニューロモーフィック回路

加藤 真也 , 小原 正也 , 黒澤 実花 , 佐々木 拓郎 ,宇佐見 雄 , 榊 亜理沙 , 齊藤 健

37

OS08191 階層型のパルス形ハードウェアニューラルネットワーク

宇佐見 雄 , 小原 正也 , 黒澤 実花 , 佐々木 拓郎 ,加藤 真也 , 榊 亜理沙 , 齊藤 健

37

早川 幹人 , 内木場 文男

37

RO18184 ブロードサイドアレー測定用 TEG

原 崇文 , 飯塚 哲也

38

RO18184 ブロードサイドアレー測定用 TEG

原 崇文 , 飯塚 哲也

39

RO18184 ブロードサイドアレー測定用 TEG

原 崇文 , 飯塚 哲也

39

RO18184 ブロードサイドアレー測定用 TEG

原 崇文 , 飯塚 哲也

39

RO18184 筋電測定回路ほか

名倉 徹 , 須藤 有香 , 角田 祥梧 , 樋口 洋彦 ,
永末 光

40

RO18191 ミリ波測定用 TEG

原 崇文 , 飯塚 哲也

43

RO18191 ミリ波測定用 TEG

原 崇文 , 飯塚 哲也

43

RO18191 ミリ波測定用 TEG

原 崇文 , 飯塚 哲也

43

メタルフリンジキャパシタを用いた
RO18191
CMOS プロセス互換な不揮発性メモリセルの TEG ほか

田中 一平 , 室原 脩人 , 今川 隆司 , 越智 裕之

44

RO18191 フォトセンサの TEG

宮内 悠太 , 田中 一平 , 今川 隆司 , 越智 裕之

44

RO18191 耐放射線回路、磁気センサの特性評価用 TEG

木村 孝之

46

RO18192 メタルフリンジキャパシタの容量測定 TEG ほか

田中 一平 , 宮内 悠太 , 今川 隆司 , 越智 裕之

47

RO18192 位相シフト回路 TEG

宮本 順一

47

RO18193 フォトセンサの TEG

宮内 悠太 , 田中 一平 , 室原 脩人 , 今川 隆司 ,
越智 裕之

51

RO18193 オンチップ太陽電池と環境電波発電向け整流回路

宇佐美 蓮 , 菊地 杜斗 , 小谷 光司

52

RO18193 3次元積層チップの発熱温度解析に向けた改良チップ

笈川 智秋 , 宇佐美 公良

53

RS65191 スタンバイ電圧生成回路の評価 TEG

西澤 真一

55

RS65191 集積化磁気センサの構成回路評価用 TEG

木村 孝之

56

RS65191 しきい値電圧の違いによる経年劣化評価試作チップ

岸田 亮 , 小高 孔頌 , 足助 拓哉 , 中野 洋希 ,
小林 和淑

56

RS65191 ガードゲート構造を用いた耐放射線フリップフロップの評価チップ

古田 潤 , 榎原 光則 , 山田 晃大 , 小林 和淑 ,57

OS08182

MEMS マイクロロボット用の歩容変化が可能な
ハードウェアニューラルネットワークの改良

OS08182 静電モータを駆動するハードウェアニューラルネットワークの TEG チップ
OS08182OS08191制御系と MEMS マイクロロボットを一体化するための低容量型ハードウェアニューラルネットワーク

4足歩行型 MEMS マイクロロボットに実装可能なセンサ入力対応型ハードウェアニューラルネットワーク

第4章 チップ試作結果報告

4-2

29

アナデジ混載
ラン名

タイトル

研

究

者

掲載頁

RO18192 IoT のためのアナログ回路 TEG

升井 義博 , 荒川 祐貴 , 上見 アレックス ,西宮 司 , 田中 一輝

48

RO18193 圧電型 MEMS ミラーのための駆動制御回路の集積化に向けた試作嶋田 倫太郎 , 北田 友嗣 , 前中 一介

53

アナログ / デジタル信号処理プロセッサ
ラン名

第4章 チップ試作結果報告

4-2

タイトル

OS08182 CMOS ディジタル・アナログ回路のテスト設計

研

究

者

掲載頁

福島 拓実 , 瀬端 康平 , 清水 優作 , 橋本 陸 ,
小松 聡

32

OS08182 CMOS ディジタル・アナログ回路のテスト設計

平野 皓士 , 小山 泰成 , 西岡 伊吹 , 小松 聡

32

RO18191 非同期ディジタル回路向け電圧モード多値論理回路の動特性評価回路

岩井 一剛 , 平野 皓士 , 小松 聡

45

RO18191 プリエンファシス・パルス設計理論の検証

丹沢 徹

45

RO18192 非同期ディジタル回路向け電圧モード多値論理回路を用いた加算回路

岩井 一剛 , 平野 皓士 , 瀬端 康平 , 小松 聡

48

RO18193 逐次比較型 A/D 変換器向け小型低消費電力 D/A 変換器の試作

岩井 一剛 , 平野 皓士 , 瀬端 康平 , 小松 聡

51

研

掲載頁

アナログ（PLL, A-D/DC-DCコンバータなど）
ラン名

タイトル

究

者

RO18184 シュミットインバータを用いた NN

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

40

光プローブ電流センサ向けオフセット補正光電流変換 CMOS アナログ
RO18184
フロントエンド回路の高精度化及び広帯域化高木 憲太郎 , 赤羽 和哉 , 宮地 幸祐 , 清水 昂 ,
塚田 芳寿

42

RO18191 学部生へのレイアウト設計教育用メインチップ

佐伯 勝敏 , 佐々木 芳樹 , 山口 拓人 , 鈴木 克典 ,丹羽 春太 , 唐鎌 侑馬 , 伊藤 大輝 ,45

RO18191 2Step-ADC, Active Indoctor を用いた VCO

原田 康平 , 七田 洸介

46

RO18192 確率的フラッシュ ADC

福島 拓実 , 西岡 伊吹 , 荒井 建輝 , 小松 聡

48

RO18192 従来構成 NN のバッファだけ改良したレイアウト

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

49

RO18192 ニューロン CMOS インバータを用いた３種の回路の試作

恩地 夏央 , 大塚 陸 , 佐保 十世紀 , 福原 雅朗 ,
藤本 邦昭

49

RO18192 ２Step-ADC，VCO，2次1bit 連続時間Δ∑ ADC

原田 康平 , 鈴木 隆生 , 布川 祥大

49

RO18193 ニューラルネットワーク用モジュールの試作（続き）

佐伯 勝敏 , 佐々木 芳樹

52

RO18193 オペアンプ TEG

菊地 優志 , 堀尾 喜彦

52

赤羽 和哉 , 宮地 幸祐 , Nguyen Phuc54

RS65191 低消費電力近距離有線通信テストチップ

吉河 武文 , 柴崎 淳詞 , 石丸 雅裕 , 青山 晃大55RS65191 耐放射線性能を高めた逐次比較型 ADC

吉河 武文 , 三木 拓司 , 青山 晃大

55

RO18193

光プローブ電流センサ向け容量型トランスインピーダンスアンプを用いた
光電流変換 CMOS アナログフロントエンド回路の高精度化及び広帯域化

イメージセンサ /スマートセンサ
ラン名
RO18184

タイトル
SPAD 画素アレイを備えフォトンカウントイメージング動作とチップ内動被写体検出機能を備えたイメージセンサの試作チップ

研

究

者

山﨑 智裕 , 浜本 隆之

掲載頁
40

マイクロプロセッサ
ラン名

30

タイトル

研

究

者

掲載頁

RO18184

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良

中野 誠彦 , 三河 樹由 , 吉田 祐威 ,Jorge Canada, 福岡 龍人 , 外村 崇史 ,河添 翔平

RO18191

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良

中野 誠彦 , 三浦 大毅 , 吉田 祐威 ,Jorge Canada P, 福岡 龍人 , 外村 崇史 ,河添 翔平 , 三河 樹由

46

RO18192

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良

中野 誠彦 , 三浦 大毅 , 八木 健太 , 吉田 祐威 ,三河 樹由 , 外村 崇史 , 河添 翔平 , 福岡 龍人

50

RS65191 RISC-V プロセッサ＋耐ソフトエラー FF+ 信頼性評価回路

小林 和淑 , 古田 潤 , 榎原 光則 , 河野 雄或 ,足助 拓哉 , 岸田 亮

56

RS65191 最小エネルギー点を追跡する RISC-V プロセッサの試作

徐 宏傑 , 石井 颯真 , 松野 旺示 , 黄 超 ,永井 健太郎 , 塩見 準 , 小野寺 秀俊 , 石原 亨

56

RS65191 最小エネルギー点を追跡する RISC-V プロセッサの試作

徐 宏傑 , 劉 晟宇 , 松野 旺示 , 黄 超 ,永井 健太郎 , 塩見 準 , 小野寺 秀俊 , 石原 亨

57

41

メモリ
ラン名

タイトル

研

究

者

塩津 勇作 , 吉田 隼 , 北形 大樹 , 山本 修一郎 ,菅原 聡

RO18192 超低電圧リテンション SRAM

掲載頁
50

通信（RF 回路，ATMなど）
ラン名

タイトル

研

究

者

掲載頁

Mai-Khanh Nguyen Ngoc

38

フローティングインダクタによるトランスインピーダンスアンプとRO18184
暗号用断熱的論理回路 TEG の試作

陳 翔宇 , 子安 博貴 , 高橋 康宏

41

RO18184 PAM4信号トランスミッタにおける信号劣化補償実証チップ

市井 裕大 , 井上 敏之 , 岸根 桂路

41

RO18191 RF 回路 TEG

伊藤 信之 , 八木 希知 , 澤山 唯人 , 田島 直樹 ,吉澤 悠人 ,

44

RO18192 光受信用アナログフロントエンド回路 TEG5

三輪 祐三久 , 石原 直志 , 湯浅 貴文 , 伊藤 大輔 ,
中村 誠

50

RO18193 RF 回路 TEG

伊藤 信之 , 澤山 唯人 , 田島 直樹 , 吉澤 悠人 ,
結城 主

51

RO18193 シングルチャネル - マルチポート制御システム用周波数識別回路チップ

木村 山紫郎 , 市井 裕大 , 井上 敏之 , 岸根 桂路

534-2
第4章 チップ試作結果報告

RO18184 Integrated Magnetic Near-Field Probe Improvement

演算回路（乗算器，除算器など）
ラン名

タイトル

RO18192 DTW 距離計算回路の試作と CLA 加算回路の動作検証

研

究

者

山本 遼 , 中島 浩太朗 , 平野 裕大 , 八木 隼翔 ,福原 雅朗 , 藏野 貴教 , 恩地 夏央 , 山田 海貴

掲載頁
47

31

4.3

各チップの詳細

平成30年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作
CMOS ディジタル・アナログ回路のテスト設計
東京電機大学工学部電気電子工学科

第4章 チップ試作結果報告

4-3

福島 拓実 , 瀬端 康平 , 清水 優作 , 橋本 陸

東京電機大学工学部電子システム工学科

小松 聡

概要：これから研究を行う学部生に対して CMOS 半導体の設計，プロセス理解のためにチップ単価の安い CMOS0.8um でチップの試作を行った．作成した回路は OP アンプなどの比較的構造が簡単なものであり，CMOS 設計を初めて行うものに適している．また，動作も分かりやす
く検証もしやすいため，学部生に設計を行わせた．これにより回路でのトランジスタレベルのCMOS 設計，シミュレーション，DRC，LVS などの設計フローの確認を行わせた．実際にチップ試作を行うことにより，CMOS 設計のノウハウを身に付けさせることが出来た．シミュレー
ションをして回路が動くことは確認しているので，試作チップを測定させシミュレーションとどう異なるのかの考察を行わせた．また，簡素な回路のチップ試作を行うことにより，これから自分の作りたい CMOS 回路をどのように設計していくのかがわかったと思うので，次回のチップ試作にフィードバックを行わせたいと思う．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100
ロセッサ

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プ

CMOS ディジタル・アナログ回路のテスト設計
東京電機大学工学部電気電子工学科

平野 皓士 , 小山 泰成 , 西岡 伊吹

東京電機大学工学部電子システム工学科

小松 聡

概要：これから研究を行う学部生に対して COMS 半導体の設計，プロセス理解のためにチップ単価の安い CMOS0.8um でチップの試作を行った，試作した回路は OP アンプ，全加算器，コンパレータである，これらの回路は回路が簡単で CMOS 設計を初めて行うものに適している，
また，動作も分かりやすく検証もしやすいため，学部生に設計を行わせた。これにより回路でのトランジスタレベルの CMOS 設計，シミュレーション，DRC，LVS などの設計フローの確認を行わせた．実際にチップ試作を行うことにより，CMOS 設計のノウハウを身に付けさせることが出来た．シミュレーションをして回路が動くことは確認しているので，試作チップを測定させシミュレーションとどう異なるのかの考察を行わせた．また，簡素な回路のチップ試作を行うことにより，これから自分の作りた
い CMOS 回路をどのように設計していくのかがわかったと思うので，次回のチップ試作にフィードバックを行わせたいと思う．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 StarRC(XT)，

Synopsys 社 HSPICE(RF)， トランジスタ数：10～100
ナログ / デジタル信号処理プロセッサ

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：ア

静電容量式 CMOS-MEMS 圧力センサ（3×3アレイ）
東京電機大学大学院工学研究科

野口 駿太 , 小松 聡

概要：MEMS とは，半導体微細加工技術を応用して製造する微小デバイスである．現在，MEMS

圧力センサは自動車や消費者向け機器，産業機器，医療機器などの様々な製品に応用されており，今後も普及が進むと予想されている．そのため，今後は更なる小型化・高感度化が要求されている．非常に微細なパターンを形成できる CMOS プロセスを利用することで圧力センサの小型化を実現できる．試作した圧力センサは，ポリシリコン層，層間絶縁層，アルミニウム層などを用いてダイアフラムや固定電極を形成している．試作したチップをポストプロセスによって加工することで圧力センサを形成する．ビアとアルミニウムの配線を通して，ダイアフラムと固定電極間のアルミニウム層をエッチングすることで空隙を形成する．これにより，ダイア

フラムが圧力に応じて上下に変位することができる構造を形成する．キャパシタはポリシリコン層－アルミニウム電極間で構成している．センサ素子を3×3のアレイ状に配置することで，感度を9倍得られるように設計した．ポストプロセス後，評価を行った結果，圧力範囲20-100kPa で感度は3.75fF/kPa，非直線性誤差は±1.12% となった．今後は圧力センサ素子数を増やし，更なる高感度化を図る．

設計期間：0.5人月以上，1人月未満 設計ツール：0.5人月以上，1人月未満 トランジスタ数：0.5人月以上，1人月未満 試作ラン：オ
ンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

32

チップ種別：MEMS

基本素子特性測定用 TEG チップ
日本大学大学院理工学研究科 黒澤 実花 , 小原 正也 , 佐々木 拓郎 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙
日本大学理工学部 齊藤 健
概要：我々は昆虫サイズのマイクロロボットの制御方法として，生物の脳が出力するパルス波
形を模倣した，パルス形ハードウェアニューロンモデルを用いて研究を行っている．本試作チップは細胞体モデル，興奮性シナプスモデル，抑制性シナプスモデル，興奮抑制シナプスモデルの基本特性を測定することを目的として設計した．測定の結果，細胞体モデル，興奮性シナプ

スモデル，抑制性シナプスモデル，興奮抑制シナプスモデルはシミュレーション結果と同様の出力を得た．また，細胞体モデルはマイクロロボットの駆動に必要な1.0s の周期で発振可能でアニューラルネットワークを作製する予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

四足歩行ロボットの歩容を発現する
ニューロモーフィック IC TEG チップ
日本大学大学院理工学研究科 小原 正也 , 黒澤 実花 , 佐々木 拓郎 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙
日本大学理工学部 齊藤 健

4-3
第4章 チップ試作結果報告あることを確認した．今後はこれらのモデルを組み合わせイクロロボットの駆動するハードウェ

概要：本試作はこれまでディスクリート素子を用いて作製していた，四足歩行ロボット用ニューロモーフィック回路を集積化した回路である．先に開発したニューロモーフィック回路は，ロボットの各脚に独立して搭載し脚の駆動波形を生成する．試作した回路は地面から受ける反力のみで変化し，プログラム不要なロボットの歩容を生成した．しかし，ディスクリート素子を用いており，素子ごとの特性にばらつきが生じていたため，頻繁なキャリブレーションを必要としていた．これまでの回路はディスクリート素子を用いており，素子ごとの特性にばらつきが生じていた．本試作チップは素子ごとの特性のばらつきを抑えることを目的として設計した．

また本試作チップは，ニューロモーフィック回路の回路定数の異なる二種類のシナプスモデルを搭載している．結果として本回路はコンデンサのみを外部に搭載することで，目的の駆動波形を生成した．今後は回路定数の調整およびレイアウトパターンの調整，実装用
チップの作製をおこなう予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

MEMS マイクロロボット用の歩容変化が可能な
ハードウェアニューラルネットワークの改良
日本大学大学院理工学研究科 黒澤 実花 , 小原 正也 , 佐々木 拓郎 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙
日本大学理工学部 齊藤 健
概要：我々が新たに開発した6足歩行型マイクロロボットの2種類の歩行パターンを生成することを目的として設計した．本試作チップは OS0818_1_O9801「MEMS マイクロロボット用の歩容変化が可能なハードウェアニューラルネットワークの改良」を改良したチップである．先のチップの問題であった，2つの細胞体モデルの発振が確認できない問題の改善を行った．発振が確認できなかった理由は細胞体モデルの入力と出力の短絡であり，その解消を行った．測定の結果，HSPICE シミュレーション結果と同様の3相同期波形の生成が確認できた．また，電源電圧を変化することで昆虫の典型的な歩行パターンである三脚歩行パターンと波状歩行パターンの生成および歩行パターンの切り替えを確認できた．今後は本試作チップを MEMS マイクロロボットに搭載し，駆動実験を行う予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

33

静電モータを駆動する
ハードウェアニューラルネットワークの TEG チップ
日本大学大学院理工学研究科 佐々木 拓郎 , 小原 正也 , 黒澤 実花 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙
日本大学理工学部 齊藤 健
概要：本試作チップでは，静電モータの駆動波形を出力するハードウェアニューラルネットワー

クを設計した．静電モータの駆動には50~100Hz の逆位相同期した2相方形波が必要である．本ネットワークは自励振動・他励振動細胞体モデル，興奮性シナプスモデル，抑制性シナプスモ

デルで構成した．本試作チップでは，回路定数が調整可能なシナプスモデルを新たに導入した．
測定の結果，逆位相同期した2相の50~100Hz の方形波の出力に成功した．以上の回路におけるコンデンサ容量を外部で変更することが可能な回路を作製し，コンデンサ容量を変更した場合

第4章 チップ試作結果報告

4-3の出力の周波数特性を得ることができた．また，本試作チップの出力と，外部の昆虫型マイク

ロロボット用の歩容を生成するハードウェアニューラルネットワークとを接続するための回路を設計した．以上の2チップを接続し測定した結果，昆虫型マイクロロボット用の歩容を生成するハードウェアニューラルネットワークのパルス出力に応じた，静電モータの駆動波形の出力に成功した．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

制御系と MEMS マイクロロボットを一体化するための低容量型ハードウェアニューラルネットワーク
日本大学大学院理工学研究科
日本大学理工学部

早川 雄一郎

内木場 文男

概要：本試作チップでは，ベアチップを実装した歩行用制御回路基板を4足歩行型 MEMS マイ

クロロボットの構成要素と一体化することを目的として，低容量型ハードウェアニューラルネッ
トワークを設計した．回路を構成するコンデンサ容量を削減した低容量型細胞体モデルを用いて CPG モデルを設計した．CPG モデル中のコンデンサが低容量化されたことにより，外形寸法が約2.45mm 四方のベアチップ上に CPG モデルの全要素を集積化することが可能となった．プ

リント基板を加工した歩行用制御回路基板にベアチップを実装した結果，MEMS マイクロロ
ボットの脚部を駆動する形状記憶合金型アクチュエータを十分に駆動可能な，4相のパルス波形の生成を確認した．一方で4相のパルス波形のうち，2相のパルス波形が同相同期であり，MEMS マイクロロボットの歩行パターンの生成には至らなかった．プリント基板上に加工した配線のレイアウトや，ワイヤボンディングやはんだ付けといった手動による実装方法
において，改善するべき要素が存在すると考えられる．今後は上記の問題を改善するための検討を行う予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

34

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

平成31年度 / 令和元年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作
CMOS-MEMS 加速度センサの設計
東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部電子システム工学科

上村 直義
小松 聡

概要：MEMS と LSI が一体化した集積化 MEMS デバイスを1チップ実装することを目的として，
静電容量式の加速度センサを試作した．A/D や増幅を行う読み出し回路と加速度センサを集積化するためには，CMOS プロセスを用いて加速度センサを設計，製造する必要がある．そのた田クリーンルームの装置群を用いて後加工し，加速度センサを製作する．シリコン層のエッチングを行い浮遊構造を作成した後，ワイヤボンディングを行い外部端子へ接続し，加速度セン
サ単体として完成を目指す．また，現在スイッチトキャパシタを用いた読み出し回路の設計を行っており，今後は読み出し回路と加速度センサのレイアウトを一体化して設計を行い，評価を行う．
設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula， トランジスタ数：～10

ンセミ－三洋 CMOS 0.8μ m 5.0mm 角チップ

試作ラン：オ

チップ種別：MEMS

静電容量式 CMOS-MEMS 圧力センサ（4×4アレイ）
東京電機大学大学院工学研究科

第4章 チップ試作結果報告

4-3

め，今回はまず集積化 MEMS 向けの加速度センサのみを設計した．今後，試作したチップを武

野口 駿太 , 小松 聡

概要：MEMS とは，半導体微細加工技術を応用して製造する微小デバイスである．現在，MEMS
圧力センサは自動車や消費者向け機器，産業機器，医療機器などの様々な製品に応用されており，今後も普及が進むと予想されている．そのため，今後は更なる小型化・高感度化が要求されている．非常に微細なパターンを形成できる CMOS プロセスを利用することで圧力センサの小型化を実現できる．試作した圧力センサは，ポリシリコン層，層間絶縁層，アルミニウム層などを用いてダイアフラムや固定電極を形成している．試作したチップをポストプロセスによって加工することで圧力センサを形成する．ビアとアルミニウムの配線を通して，ダイアフラムと固定電極間のアルミニウム層をエッチングすることで空隙を形成する．これにより，ダイア

フラムが圧力に応じて上下に変位することができる構造を形成する．キャパシタはポリシリコン層－アルミニウム電極間で構成している．センサ素子を4×4のアレイ状に配置することで，感度を16倍得られるように設計した．ポストプロセス後，評価を行った結果，圧力範囲40-100kPa で感度は15.8fF/kPa，非直線性誤差は±1.80% となった．今後は圧力センサ素子数を増やし，更なる高感度化を図る．
設計期間：0.5人月以上，1人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula， トランジスタ数：～10

ンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

試作ラン：オ

チップ種別：MEMS

CV 変換回路集積化静電容量式 CMOS-MEMS 圧力センサ
東京電機大学工学部電子システム工学科

井田 拓実 , 小松 聡

東京電機大学大学院工学研究科電気電子工学専攻

野口 駿太

概要：MEMS とは，半導体微細加工技術を応用して製造する微小デバイスであり，今後は更なる小型化・高感度化が要求されている．非常に微細なパターンを形成できる CMOS プロセスを利用することで圧力センサの小型化とセンサ処理回路の1チップ集積化を実現できる．試作したチップをポストプロセスによって加工することで圧力センサを形成する．キャパシタはポリシ
リコン層－アルミニウム電極間で構成している．センサ素子をアレイ状に配置することで，感度を11倍得られるように設計した．集積化したセンサ処理回路には，エンハンスドカレントミ

ラー電流源を用いた電流源駆動型 CV 変換回路を用いた．電流源駆動型 CV 変換回路ではエンハ

ンスドカレントミラー電流源から出力された電流が回路内のコンデンサの静電容量の比に応じて分流する．この分流された電流は全差動アンプを用いた TIA 回路に入力することで，静電容量の比に応じた出力電圧が得られる．出力が差動となっているため回路内で発生する同相ノイズに強く，回路構成が容易であるというメリットがあるが，TIA 回路における帰還抵抗の専有面積が大きいことや製造ば
らつきがあるというデメリットもある．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)， トランジスタ
数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：MEMS35静電容量式 CMOS-MEMS センサ向け高精度 CV 変換回路
東京電機大学工学部電子システム工学科

井田 拓実 , 小松 聡

概要：MEMS センサには圧力センサ，加速度センサなどの種類があり産業や自動車アプリケー
ション，医療機器など広く用いられている．CMOS 技術も MEMS センサを実現するために拡張が可能で CMOS-MEMS 技術はさまざまな高性能センサを実装するためのチップソリューショ

ンと考えている．本試作では CMOS-MEMS 圧力センサ向けの電流源駆動型 CV 変換回路を設計した．電流源駆動型 CV 変換回路ではエンハンスドカレントミラー電流源から出力された電流が回路内のコンデンサの静電容量の比に応じて分流する．この分流された電流を全差動アンプを用いた TIA 回路に入力することで，静電容量の比に応じた出力電圧が得られる．出力が差動

第4章 チップ試作結果報告

4-3となっているため回路内で発生する同相ノイズに強く，回路構成が容易であるというメリットがあるが，TIA 回路における帰還抵抗の専有面積が大きいことや製造ばらつきがあるというデメリットもある．また今回はスイッチの切り替えにより測定するコンデンサを選択できる構成にしたが，スイッチがオフ状態でのリーク電流が原因となり期待通りの出力電圧が得られなかったと考えられる．今後の展望としては CV 変換回路の後段に ADC などを設計し，より扱いやすい信号を取り出せるような回路構成の実現を図る．

設計期間：0.5人月以上，1人月未満
タ数：10～100

設計ツール：Cadence 社 Virtuoso，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)， トランジス

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：MEMS

4bit メモリを用いたプロセッサ用 SRAM の TEG チップ
日本大学大学院理工学研究科
日本大学理工学部

宮本 辰

小林 伸彰 , 齊藤 健

概要：本チップは，ニューラルネットワークにおける重み情報の格納を行うことを目的とした，プロセッサ用 SRAM の試作チップである．ニューラルネットワークを用いた学習では，各パーセプトロン間をつなぐシナプス結合ごとの重み情報の更新が行われる．この学習動作をハード
ウェアニューラルネットワーク上で連続して行うためには，各パーセプトロン間の重み情報を次の学習が行われるまでの期間，記憶しておく記憶装置が必要となる．また，いずれは歩行ロ

ボットに搭載することを目標としており，リアルタイム性のある学習を行うために搭載するメ
モリには高速動作が求められる．そのため，今回は重み情報を16段階以内の情報として記憶を行うことを想定し，1つの重み情報を4bit として格納を行う SRAM メモリの試作を行った．試作を行った SRAM メモリは動作確認が主な用途であることから，記憶容量は目的に合わせた最小単位である4bit として作製されており，本来の構成では必要となる行デコーダが省略された簡略構造となっている．

参考文献：榎本 忠儀，” ナノ CMOS 集積回路 ”，株式会社培風館，2010年5月

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：100～1,000

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

静電モータを駆動する
ハードウェアニューラルネットワークの TEG チップの改良
日本大学大学院理工学研究科 佐々木 拓郎 , 小原 正也 , 黒澤 実花 , 宇佐見 雄 , 加藤 真也 , 榊 亜理沙
日本大学理工学部 齊藤 健

概要：本試作チップは OS0818_2_O9803「静電モータを駆動するハードウェアニューラルネッ
トワークの TEG チップ」の改善チップである．従来のチップは電源と出力測定用の PAD として，20個の PAD が必要だった．本試作チップでは，電源用 PAD を統合したことにより，必要PAD 数を10個に削減した．また，前回の試作チップ（OS0818_2_O9803）にて，コンデンサ容量を変化したときの周波数特性が得られた．その結果から，本試作チップではコンデンサ面積の削減をおこなった．本試作チップの出力は，コンデンサを変更したことにより，従来のチップ以上に安定かつ HSPICE シミュレーション通りの出力が得られた．今後は，本チップを用いた静電モータの駆動実験をおこなう予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

36

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

四足歩行ロボット搭載用
自己回帰の特性を持つニューロモーフィック回路
日本大学大学院理工学研究科 加藤 真也 , 小原 正也 , 黒澤 実花 , 佐々木 拓郎 , 宇佐見 雄 , 榊 亜理沙
日本大学理工学部 齊藤 健
概要：本試作チップでは，歩容を能動的に生成する四足歩行ロボットに搭載していたニューロ

モーフィック回路の集積化をおこなった．これまでは各脚別々の回路基板でディスクリート素子を使用して回路を作製していた．ディスクリート素子を使用していたことによる素子間のバ
ラつき，別々の回路基板を使用していたことによる温度特性の差異を減らすことを目的として集積化をおこなった．各細胞体モデルのコンデンサを外接することで，1チップで各脚の駆動に必要な4つのニューロモーフィック回路が搭載可能な設計をおこなった．出力測定の結果，各回ことを確認した．しかし，稀に抑制性シナプスモデルの電源電圧を入力したとき，パルス出力が得られないといった問題が生じた．今後のチップ試作では，コンデンサ周りをシールドで囲うことによって上記の問題を改善する予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

階層型のパルス形ハードウェアニューラルネットワーク
日本大学大学院理工学研究科 宇佐見 雄 , 小原 正也 , 黒澤 実花 , 佐々木 拓郎 , 加藤 真也 , 榊 亜理沙

4-3
第4章 チップ試作結果報告

路から出力される4つのパルスの周期がシナプス荷重コントロール電圧によって変更可能である

日本大学理工学部 齊藤 健
概要：我々はこれまで作製した昆虫サイズのマイクロロボットの制御方法と同じ基本構成要素を用いて，単純なパターンを識別可能な階層型のパルス形ハードウェアニューラルネットワー
クの実現を目的として研究をおこなっている．単純なパターンを識別するにあたり，まずソフ
トウェアモデルで学習をおこない，その学習結果に基づいてハードウェアニューラルネットワー

クのシナプスモデルの結合強度電圧を調整する必要がある．本試作チップでは，その初期段階として各構成要素であるニューロンモデルとシナプスモデルについて検討をおこなった．結果
として，今回作製した構成要素では単純なパターンの認識が正しくおこなえないことがわかった．原因として，興奮性シナプスモデルの結合強度電圧による電流の調整が上手くできなかったためだと考えられる．今後は構成要素の見直しをおこない，再設計をおこなう予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

4足歩行型 MEMS マイクロロボットに実装可能なセンサ入力対応型ハードウェアニューラルネットワーク
日本大学大学院理工学研究科
日本大学理工学部

早川 幹人

内木場 文男

概要：我々は自律かつ独立して歩容を行う4足歩行型マイクロロボットを最終目標とした研究のため，ハードウェアニューラルネットワークを用いた制御用チップを試作した．先に我々が試作したチップは4足歩行型マイクロロボットに搭載可能でかつ，4足歩行用の歩行パターンが生成可能な回路であった．しかし，外的環境を取り入れるセンサを組み込んでいないため，歩容は一律のものであった．本試作チップは，センサ入力を直接用いて歩容パターンが変化する4足歩行型 MEMS マイクロロボットに実装可能なハードウェアニューラルネットワークを目的として設計した．本試作は，先に試作した CPG モデル内の細胞体モデルにセンサを外部接続できるようにすることで，センサ入力によって歩容パターン生成順を変更できるようにすることを試みた．今後は脚を駆動するためのアクチュ
エータやセンサ等のマイクロロボットの構成要素と接続して検討を行う予定である．

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Dracula，Synopsys 社 HSPICE(RF)，
トランジスタ数：10～100

試作ラン：オンセミ－三洋 CMOS 0.8μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

37平成30年度第4回ローム CMOS 0.18um 試作
Integrated Magnetic Near-Field Probe Improvement
東京大学大規模集積システム 設計教育研究センター（VDEC） Mai-Khanh Nguyen Ngoc
概要：Nowadays, security and privacy are the enormous challenges in wired and wirelessnetworks. The issue of fatety and of security for information system (including hardware,
firmware and software) is becoming emerging, especially in the context of the today orientation

第4章 チップ試作結果報告

4-3

forward smart cities. It has been widely known that non-destructive or side- channel attacks on
cryptographic chips can exploit leaked physical parameters and properties of the chips. Sensing
on such leaked properties of a cryptographic chip during its operation can reveal corresponding
secret key and secure data. The utilization of magnetic near-field probes closing to device-totest’s surface to measure leaked magnetic emanations is based on well-known magnetic flux lawof Faraday-Lenz. These probes employ an inductor or coil to track leaked signals and map magnetic distributions of LSIs. In ourprevious works, two version of magnetic probes have been fabricated and successfully applied for several applications such as safety andsecurity, LSI internal current, and non-invasively detection of device internal fabrication faults. In this work, the revised version ofmagnetic probe is aimed to enhance frequency response and probe sensitivity. By using the quartz substrate for the inductor sensor, thesensitivity of the probe can be enhanced compared with the Silicon substrate as in the previous work, in which edd-current in the Si
substrate degradred the performance of the sensor. This new probe system will overcome the drawbacks and limitations of our existing
works for a fast scanning speed, operating frequency range, and high-resolution sensing. The proposed probe will offer an ability of
extreme-bandwidth operation in microwave regime to non-invasively detect susceptible locations and leaked magnetic fields emitted frommodern Giga-speed cryptographic integrated circuits. Second, we enhance the scanning speed of the near-field probe by employing onchip antenna array scheme. Experimental results with/without reflector will be performed to demonstrate the improvement in this work.

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)，Keysight 社 ADS，
トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：通信（RF 回路，ATM など）

ブロードサイドアレー測定用 TEG
東京大学工学系研究科

原 崇文 , 飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行った．ブロードサイドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエン

ドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチッ
プアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プ
ローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこ
で，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部分に接続してもプローブと衝突しないように設計を行った．複数の異なる大きさのアンテナを測定・比較するための TEG の作成を行った．
設計期間：0.5人月以上，1人月未満

ム CMOS 0.18μ m 5.0mm 角チップ

38

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10
チップ種別：TEG（特性評価回路など）

試作ラン：ローブロードサイドアレー測定用 TEG
東京大学工学系研究科

原 崇文 , 飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行った．ブロードサイドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエン

ドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチッ
プアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プ
ローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこ
で，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部分に接続してもプローブと衝突しないように設計を行った．複数の異設計期間：0.5人月以上，1人月未満

ム CMOS 0.18μ m 5.0mm 角チップ

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

ブロードサイドアレー測定用 TEG
東京大学工学系研究科

原 崇文 , 飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行っ第4章 チップ試作結果報告

4-3

なる大きさのアンテナを測定・比較するための TEG の作成を行った．

た．ブロードサイドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエン

ドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチッ
プアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プ
ローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこ
で，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部分に接続してもプローブと衝突しないように設計を行った．複数の異なる大きさのアンテナを測定・比較するための TEG の作成を行った．
設計期間：0.5人月以上，1人月未満

ム CMOS 0.18μ m 5.0mm 角チップ

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

ブロードサイドアレー測定用 TEG
東京大学工学系研究科

原 崇文 , 飯塚 哲也

概要：本試作ではチップ面に対して垂直方向に指向性の強いブロードサイドアレーの試作を行った．ブロードサイドアレーには差動信号の入力が必要であり，測定機器の都合上シングルエン

ドの入力を差動信号に変換するバランが必要となる．そこでバランをブロードサイドアレーに接続し，シングルエンドの入力をバランに行う．本試作では，誘電体導波路通信向けのオンチッ
プアンテナの試作を行なっており，誘電体導波路をアンテナの出力部分に接続するために，プ
ローブの測定位置は，アンテナから一定の距離を保った位置に設定しなければならない．そこ
で，アンテナとバランを接続したものに対してトランスミッションラインを接続し，誘電体導波路をアンテナの出力部分に接続してもプローブと衝突しないように設計を行った．複数の異なる大きさのアンテナを測定・比較するための TEG の作成を行った．
設計期間：0.5人月以上，1人月未満

ム CMOS 0.18μ m 5.0mm 角チップ

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

39

筋電測定回路ほか
福岡大学工学部 電子情報工学科

名倉 徹 , 須藤 有香 , 角田 祥梧 , 樋口 洋彦 , 永末 光

概要：筋肉の収縮に伴い筋電として微少な電位が発生する，筋電を測定する事で筋肉の収縮量

および時間変化を評価することができ，筋肉の活動状況を把握する事が可能である．本試作では設計実習として筋電を測定し増幅する回路，リングオシレータと分周器を利用したタイマー
回路，リングオシレータを利用した電子サイコロ，じゃんけんの判定を行う組み合わせ回路を設計し搭載した．筋電測定回路は残念ながらボンディングされない PAD を利用してしまい動作の確認を行う事ができなかった．大学のオープンキャンパスにおいて，学内外の来訪者に対して研究室の活動として動作した回路の説明と実演を行った．

第4章 チップ試作結果報告

4-3

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys

社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チッ
プ種別：TEG（特性評価回路など）

SPAD 画素アレイを備えフォトンカウントイメージング動作とチップ内動被写体検出機能を備えたイメージセンサの試作チップ
東京理科大学工学研究科

山﨑 智裕 , 浜本 隆之

概要：SPAD 画素アレイを備えフォトンカウントイメージング動作と高ダイナミックレンジ撮像および動被写体検出機能を備えたイメージセンサの試作チップを試作した．試作チップはフォトンカウント用画素回路アレイと走査回路，高ダイナミックレンジ撮像用のフォトンカウント用回路，チップ内動被写体検出回路およびデータ出力回路から構成される．フォトンカウント用画素回路とは入射光に対し単一光子を検出可能な SPAD およびクエ
ンチング回路，検出パルスのディジタル化のための回路，光子検出回数を検出するためのカウンタ回路から構成

される．画素回路の大きさは，56um ×56um である．クエンチング回路は，バイアス入力および SPAD の強制
Disenable 回路を評価用に導入している．カウント動作はカウント値の出力レンジを評価するため6bit のカウンタを搭載した．画素アレイの後段にあるハイダイナミックレンジ撮像用のフォトンカウント用回路には画素アレイのカウントデータを更にカウント可能な12bit 加算回路が搭載されている．また，チップ内動被写体検出回路には

被写体の動き情報を検出するために過去フレームと現フレームのフォトンカウント値の差分抽出および閾値比較回路が搭載されている．
動被写体の有無に合わせて出力データを削減する．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト ラ ン ジ ス タ 数：1,000,000 ～ 10,000,000

2.5mmx5.0mm チップ

チップ種別：イメージセンサ / スマートセンサ

試 作 ラ ン： ロ ー ム CMOS 0.18 μ m

シュミットインバータを用いた NN
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

概要：本試作チップでは，①シュミットインバータ改（作成：小澤）②神経細胞モデル（作成：佐々木）③ CPG ネットワーク（作成：佐々木）の試作を行った．詳細は下記の通りである．作

成①：シュミットインバータは，神経振動子への組み込みこんだ CPG の制作に耐えうるか確認するために作成した．制作意図は主に，発振集団の切り替わり周期を静電容量の値が大きくなることなく実施することを目指した．更に，シュミットインバータの内部パラメータを外部電圧により制御することで，発振周期を大きく変更することが可能となることを目指し設計を行った．作成②：細胞体モデル（神経振動子）は，各自のネットワーク用途に設計したパラメータで作成．ただし，これまでの傾向から最小設計では本モデルはばらつきへの耐性を獲得できず，意図しない動作が多く見られた．そのため，最小設計を一旦取りやめ，最小幅を2マイクロ程度に設定し設計を行った．一方で，いまだ本モデルは最適な素子配置が定まっておらず，コモンセントロイドなどのばらつきに対する対策がまだ執り行われてはいない．その設計については，次回以降に実施をしていく予定である．作成③：CPG ネットワークは，神経細胞モデルの簡易的な検査ケースとして作成

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，
Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
プ

40

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チッ脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦 , 三河 樹由 , 吉田 祐威

慶應義塾大学理工学研究科

Jorge Canada, 福岡 龍人 , 外村 崇史 , 河添 翔平

概要：筋電，心電，脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用途に広く用いられている．生体電位信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．今回のチップ設計では，デジタル設計 OTA を用いた
ノッチフィルタ実装のためのデジタル設計 OTA を利用した LPF の試作及び，脳波取得増幅器の多重化手法の改善 , 周波数多重ΔΣ変調器の試作を行った． 自立動作可能な LSI チップのため太陽電池の出力を6V 以上に昇圧することで様々なアプリケーション回路の動作を目指す．本試作では，太陽電池の DC-DC コンバータ

部分に外部トリガースイッチを導入し，トリガーシステムが回路に組み込まれた時の DC-DC コンバータとアンチヒューズメモリの動作検証及び，CCCP の改良，SOCP の改良を行った．
設計期間：8人月以上，9人月未満

設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社

Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Keysight 社 ADS， トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

フローティングインダクタによるトランスインピーダンスアンプと暗号用断熱的論理回路 TEG の試作
岐阜大学工学研究科

陳 翔宇

岐阜大学自然科学技術研究科
岐阜大学工学部4-3
第4章 チップ試作結果報告の，オンチップ太陽電池と電源回路とアプリケーション回路の研究を行っている．電源回路は

子安 博貴

高橋 康宏

概要：本チップでは，フローティングインダクタによるトランスインピーダンスアンプ（TIA）と断熱的論理回路の TEG 試作を行った．詳細は，以下の通りである．
（1）フローティングアク

ティブインダクタによる TIA：光通信受信用の TIA を0.18um CMOS プロセスにより設計する
ことで10GPON, EPON に特化した低コスト高パフォーマンス化を目指した．TIA の帯域拡張のために，フローティングアクティブインダクタを用いることでそれを実現し，帯域幅10GHz，
ボーレート15Gbps の TIA を達成した．
（2）AES 暗号向けの回路実現として，断熱的論理によりガロア乗算器を設計し，その評価を行った．提案回路は，出力遷移時の電流のばらつきを抑制するためにロジック段にダミーのトラン
ジスタを挿入することで，その達成を図った．提案回路と従来回路の動作を比較することで，提案回路は，情報漏れのすくない回路であることが分かった．

参考文献：[1] X. Chen, and Y. Takahashi, “Floating active inductor based trans-impedance amplifier in 0.18 μ m CMOS technology for
optical applications,” MDPI Electronics, vol.8, no.12, 1547 (12pages), Dec. 2019.

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ
数：1,000～10,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

PAM4信号トランスミッタにおける信号劣化補償実証チップ
滋賀県立大学工学部

市井 裕大 , 井上 敏之 , 岸根 桂路

概要：400GbE をはじめとして，大容量光伝送の実現に向けて 4値振幅変調（PAM4）方式の採用が進んでいる．本試作では，PAM4 信号トランスミッタにおける信号品質劣化補償効果の実証を目的とした．補償方法の一種であるフィードフォワードイコライジング（FFE）では，入力信号を遅延回路により遅延させ，遅延なし，1回遅延，2回遅延の 3種の信号を重ね合わせることで品質劣化補償を行う．従来，FFE には D-FF 回路を用いた遅延制御手法が用いられてきたが，遅延量が固定であり十分な FFE 効果を得られなかった．本チップでは，外部電圧により遅延量制御が可能なバッファを遅延回路部に採用し，Post-layout シミュレーションにより提案構成における品質劣化補償効果が確認できた．シミュレーションによる検証結果は International SoC

Design Conference 2019［1］に発表済みで，今後，実測による検証結果を含む成果を論文雑誌に投稿することを検討している．

参考文献：[1] Y. Ichii, R. Noguchi, T. Inoue, A. Tsuchiya, and K. Kishine, "Suitable-compensation circuit design for a PAM4 transmitterin 180-nm CMOS", 2019 International SoC Design Conference (ISOCC), pp.210-211, October 2019.

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チッ

プ種別：通信（RF 回路，ATM など）

41

光プローブ電流センサ向けオフセット補正光電流変換 CMOS
アナログフロントエンド回路の高精度化及び広帯域化
信州大学大学院総合理工学研究科
信州大学工学部

高木 憲太郎 , 赤羽 和哉 , 宮地 幸祐

清水 昂 , 塚田 芳寿

概要：本試作では光プローブ電流センサに向けたアナログフロントエンド（AFE）回路の設計を行った．試作回路は1）チョッピングによるオフセット補正を用いた高精度 AFE 回路，2）ディジタル制御によるオフセット補正を用いた広帯域 AFE 回路の2種類である．1）の回路では電流電圧変換に容量型トランスインピーダンスアンプを採用した．これによって受動素子のミスマッチによる影響を小さくした．また，信号を測定するうえで問題であるミスマッチによるオフセット電圧を除去するために，チョッピングを利用することで高精度化を図った．2）の回第4章 チップ試作結果報告

4-3

42

路は，逐次比較アルゴリズムを用いたディジタル DC オフセット補正機構を搭載した広帯域 AFE回路である．前回試作した回路の測定結果として，安定性に課題があることが判明した．そのため回路の安定性を向上させるために，オフセット補正機構やトランスインピーダンスアンプの修正を行った．

設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，

Synopsys 社 Hercules， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

平成31年度 / 令和元年度第1回ローム CMOS 0.18um 試作
ミリ波測定用 TEG
東京大学工学系研究科

原 崇文 , 飯塚 哲也

概要：本試作では，ミリ波測定における要素回路の測定用 TEG の設計を行った．まずは，コプ

レーナ導波路のモデルを用いて設計した伝送線路の試作を行った．伝送線路はグランドと伝送線路間の幅と伝送線路の幅を調整することによって140GHz で50Ωとなるように設計を行った．
その伝送線路のディエンべディングを行うために長さの異なる4種類の伝送線路の測定用 TEGの伝送線路の測定用 TEG の作成を行った．本試作では，オンチップアンテナ下のシリコン基板を除去することによる損失の低減の実測による評価を目的としており，アンテナとしてブロー
ドサイドアレーを用いる．ブロードサイドアレーには差動入力が必要であり，測定機器の都合上シングルエンドの入力を作動信号に変換するバランが必要となる．そこでバランの作成を行い，バランとブロードサイドアレーを測定するための TEG の作成をおこなった．
設計期間：0.5人月以上，1人月未満

ム CMOS 0.18μ m 5.0mm 角チップ

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

第4章 チップ試作結果報告4-3を載せた．また，曲がりの部分における伝送線路の特性を求めるために，曲がりを含んだ5種類

ミリ波測定用 TEG
東京大学工学系研究科

原 崇文 , 飯塚 哲也

概要：本試作では，ミリ波測定における要素回路の測定用 TEG の設計を行った．まずは，コプ

レーナ導波路のモデルを用いて設計した伝送線路の試作を行った．伝送線路はグランドと伝送線路間の幅と伝送線路の幅を調整することによって140GHz で50Ωとなるように設計を行った．
その伝送線路のディエンべディングを行うために長さの異なる4種類の伝送線路の測定用 TEGを載せた．また，曲がりの部分における伝送線路の特性を求めるために，曲がりを含んだ5種類の伝送線路の測定用 TEG の作成を行った．本試作では，オンチップアンテナ下のシリコン基板を除去することによる損失の低減の実測による評価を目的としており，アンテナとしてブロー
ドサイドアレーを用いる．ブロードサイドアレーには差動入力が必要であり，測定機器の都合上シングルエンドの入力を作動信号に変換するバランが必要となる．そこでバランの作成を行い，バランとブロードサイドアレーを測定するための TEG の作成をおこなった．
設計期間：0.5人月以上，1人月未満

ム CMOS 0.18μ m 5.0mm 角チップ

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

ミリ波測定用 TEG
東京大学工学系研究科

原 崇文 , 飯塚 哲也

概要：本試作では，ミリ波測定における要素回路の測定用 TEG の設計を行った．まずは，コプ

レーナ導波路のモデルを用いて設計した伝送線路の試作を行った．伝送線路はグランドと伝送線路間の幅と伝送線路の幅を調整することによって140GHz で50Ωとなるように設計を行った．
その伝送線路のディエンべディングを行うために長さの異なる4種類の伝送線路の測定用 TEGを載せた．また，曲がりの部分における伝送線路の特性を求めるために，曲がりを含んだ5種類の伝送線路の測定用 TEG の作成を行った．本試作では，オンチップアンテナ下のシリコン基板を除去することによる損失の低減の実測による評価を目的としており，アンテナとしてブロー
ドサイドアレーを用いる．ブロードサイドアレーには差動入力が必要であり，測定機器の都合上シングルエンドの入力を作動信号に変換するバランが必要となる．そこでバランの作成を行い，バランとブロードサイドアレーを測定するための TEG の作成をおこなった．
設計期間：0.5人月以上，1人月未満

ム CMOS 0.18μ m 5.0mm 角チップ

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10

試作ラン：ロー

チップ種別：TEG（特性評価回路など）

43

メタルフリンジキャパシタを用いた
CMOS プロセス互換な不揮発性メモリセルの TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

田中 一平

室原 脩人 , 今川 隆司 , 越智 裕之

概要：配線間容量を利用したメタルフリンジキャパシタを NMOS トランジスタのゲートに接続することにより，フラッシュメモリと同様なフローティングゲート構造を標準 CMOS プロセスで実現することが可能であることに着目し，これを用いた不揮発性メモリの実現に向けたメモ

リセルならびに読み書き回路からなる TEG を試作した．高い集積度を実現するため，メタルフ

リンジキャパシタはクロストークノイズの影響を受けにくい Fishbone-in-Cage Capacitor（FiCC）を採用し，超低消費電力での動作を可能にするため，書き込みや消去は FN トンネリングで行第4章 チップ試作結果報告

4-3

う．本試作チップには上記のほか，温度センサなどの TEG も搭載している．

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

設計期間：2人月以上，3人月未満
数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

フォトセンサの TEG
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

宮内 悠太 , 田中 一平

今川 隆司 , 越智 裕之

概要：CMOS 集積回路上に PN 接合ダイオードを形成すると，フォトセンサとして利用できる．
本試作では，ローム0.18μ m プロセスにおけるフォトダイオードの特性に関する基礎データの測定，および低電圧で動作可能なフォトダイオード出力の読み出し回路検討を目的とした TEGを設計・試作した．基礎データ測定用のフォトダイオード TEG は，P 基板 -N ウェル接合面や P

拡散 -N ウェル接合面を用いたものとし，様々な面積やアスペクト比のものを実装した．併せて，素子分離に必要な間隔を明らかにするため，素子間隔を変えたものを実装した．また，フォトダイオード上やフォトダイオード近傍に様々な形状のメタルを配置し，メタルによる遮光（あるいは反射）の影響も測定できるようにした．
設計期間：1人月以上，2人月未満
数：10～100

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

RF 回路 TEG
岡山県立大学情報工学部

伊藤 信之 , 八木 希知 , 澤山 唯人 , 田島 直樹 , 吉澤 悠人

概要：本 TEG 試作に入れた回路は，（1） マルチバンド同時受信 LNA（2） ミリ波帯インダク

タ結合 Class-C 発振器（3） fT ダブラーを用いたミリ波帯増幅器（4） Switched Inductor VCOの4回路である．（1）のマルチバンド同時受信 LNA については，従来我々の研究室で検討してきた相互誘導型入力整合回路 - 相互誘導型整合出力回路に対して整合回路の種類を変えた，相互誘導型入力整合回路 - ノッチフィルタ型整合出力回路とすることにより二つのバンド間のゲイン
偏差を縮小する検討および，外付けインダクタを用いた新しい相互誘導型入力整合回路により雑音指数の向上を検討．
（2）のミリ波帯インダクタ結合 Class-C 発振器については，インダクタの構造，用いるメタルレイヤーによって結合係数を種々変えたインダクタを設計し，それ以外は全く同じ VCO 回路に搭載することにより，我々の提案しているインダクタ結合発振器の位相雑音式の合理性を検証する目的で TEG

会を設計・搭載した．（3）の fT ダブラーを用いたミリ波帯増幅器については，2段増幅器と1段増幅器でパラメータを変えて設計した．
また，（4）の Switched Inductor VCO については，過去の設計からスイッチの入れ方を変更した設計を行った．
設計期間：3人月以上，4人月未満
ランジスタ数：100～1,000

44

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社 ADS， ト

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

非同期ディジタル回路向け電圧モード
多値論理回路の動特性評価回路
東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部電気電子工学科

岩井 一剛

平野 皓士

東京電機大学工学部電子システム工学科

小松 聡

概要：本研究では，近年のディジタル回路が直面している問題を解決する手法として自己タイミング式非同期ディジタル回路を提唱し，それを実現するために2値のディジタル値と処理の完了未完了を3段階の電圧信号とし1本の信号線で表現する電圧モード多値論理回路を提案した．本
試作では提案した多値論理回路の伝搬遅延時間を測定する回路を設計した．この回路では提案
論理回路を直列に複数個接続し，入力電圧信号に対する出力電圧信号の時間差を測定することションによる遅延見積もりが可能か確認する．この回路の測定により提案論理回路の伝搬遅延時間の評価とシミュレーションによる遅延見積もりの妥当性を確認することができた．今後は本試作で設計した提案多値論理回路を用いて，機能を有するディジタル回路を設計・試作し評価を行いたいと考えている．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，
Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000
チップ種別：アナログ / デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

学部生へのレイアウト設計教育用メインチップ
日本大学理工学部

4-3
第4章 チップ試作結果報告

で伝搬遅延を測定する．また，測定結果とシミュレーション結果を比較することでシミュレー

佐伯 勝敏 , 佐々木 芳樹 , 山口 拓人 , 鈴木 克典 , 丹羽 春太 , 唐鎌 侑馬

伊藤 大輝
概要：本試作チップでは，①神経細胞モデル1（作成：山口，丹羽，鈴木，佐々木）②バースト

ニューロンモデル（作成：伊藤）③ STDP モデル（作成：唐鎌）④神経ネットワーク（リピート制作）の試作を行った．詳細は下記の通りである．
・細胞体モデル（神経振動子）は，各自のネットワーク用途に設計したパラメータで作成．また，演算増幅器の負荷を減らすために発振周波数を落としたいため，静電容量を大きくしたものも追加でレイアウトした．ただし，静電容量の大きいモデルは今回はネットワークには組み込んでいない．
・バーストニューロンモデル
は，ノード数を4（4足歩行）と仮定して作成を行った．内部の実質的な動作は CR で時定数を稼ぎつつ，それぞれのノードで位相が意図した差を出力できるよう設計を行っている．
・STDP は，以前作成した STDP の改良版として再設計．以前の設計では，入力の時間差による定量的な電位差を生成するどころか，外部から加えた電位をキープすることもできなかったため，その原因を特定するための経路も別途用意した．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，
Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

プリエンファシス・パルス設計理論の検証
静岡大学工学部

丹沢 徹

概要：大アレイメモリのワード線やパネルディスプレイのカラム線など容量の重たい配線を高速に駆動するプリエンファシスパルスの回路理論を構築した．昨年度の VDEC/ ローム試作では対グランド容量 Cg のみと隣接配線間容量 Cc のみを試作して理論の検証を行った．今回の試作では Cg と Cc の比を三種類（Cg:Cc=1:4, 1:1, 4:1）振った回路を実装した．近端に入力信号を入れ，配線に沿ってアナログバッファを10個配置して各ノードの電圧波形をモニターできるようにした．プリエンファシスパルスの高さをターゲット電圧の1倍から2倍まで振り，配線内部の最も遅いノードがターゲット電圧の1% に達する時間を遅延時間と定義した場合，理論と実測の相対誤差は Cg:Cc=1:4のとき3%，1:1のとき2%，4:1のとき7% であった．プリエンファシスパル

スの高さをターゲット電圧の1.5倍とした場合，理論に従って設定したプリエンファシスパルス幅でパルスを制御すれば，ステップパル
スに比べて遅延時間をおよそ1/3に減らせることを実証した．

参考文献：K. Matsuyama and T. Tanzawa, “A Circuit Analysis of Pre-Emphasis Pulses for RC Delay Lines,” IEICE TRANSACTIONS on
Fundamentals of Electronics, Communications and Computer Sciences (submitted)
設計期間：0.5人月以上，1人月未満
数：10～100

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ45

耐放射線回路、磁気センサの特性評価用 TEG
茨城大学工学部

木村 孝之

概要：耐放射線型デバイスを標準 CMOS プロセスで実現するために，レイアウトの工夫を行ってきた．本研究では，耐放射線型イメージセンサの画素内の MOSFET にレイアウトの工夫を行うことで，放射線に強いデバイスの実現に関する検討を行った．また，レイアウトによっては寄生容量が大きくなり，センサの応答時間が長くなるといった問題が生じる．そのため寄生容量が小さくなるようなレイアウトに関しても検討を行った．その結果，信号電荷の転送を行う
MOSFET を通常型の MOS トランジスタにし，それ以外を対放射線型の MOS トランジスタにすることで低暗電流化と21% の応答速度の改善が見込めることが明らかとなった．同時に周波第4章 チップ試作結果報告

4-3

数分割多重を応用した磁気センサアレイの試作を行った．このセンサでは列ごとに変調周波数を変え，それを同時に読み出すことでセンサアレイでのロックイン検出時間を短くすることが可能となる．本回路では4ch の信号を同時読み出しできることを実証し，1.28秒の検出時間で入力換算ノイズが0.21mTpp の測定を実現した．
設計期間：1人月以上，2人月未満
数：1,000～10,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

2Step-ADC, Active Indoctor を用いた VCO
法政大学理工学部

原田 康平 , 七田 洸介

概要：バッテリー駆動用のオーディオ帯域向けの ADC には高精度で低消費電力化の需要から，4bit の逐次比較型をコース変換に2次2bit 離散時間ΔΣ型をファイン変換とした構成で2STEP-ADC の試作を行った．従来の離散時間Δ∑ ADC の技術では，高精度化のボトルネックとなる

入力換算雑音を削減する為に大きな容量が必須となる．しかし，大きな容量を使用することで積分器の消費電流増加に繋がることから，低消費電力化と高精度化にはトレードオフの関係がある．この問題を解決する為に，逐次比較型の容量 DAC を積分器のサンプリング容量として使用することで，Δ∑ ADC に入力される残差データが K 倍に増幅される為，初段積分器の積分容量を小さく出来，OPAMP の消費電流を削減することが可能となった．これにより，低消費電力化と高精度化のトレードオフを緩和できることが期待される．全体システム構成は，2018年2月に試作したものと同様で前回試作時の測定結果を基に，不具合のあった論理回路と CMOS Swtich のオン抵抗を下げた工夫を反映させたことで，特性の改善ができると考える．また，位相雑音の低減を目的としたアクティブインダクタを用いた VCO を試作した．動作周波数（120MHz）の期待値に対する寄生素子の影響を確認した．

設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre，Synopsys 社 StarRC(XT)， トランジスタ

数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部 中野 誠彦 , 三浦 大毅
慶應義塾大学理工学研究科 吉田 祐威 , Jorge Canada P, 福岡 龍人 , 外村 崇史 , 河添 翔平 , 三河 樹由
概要：筋電，心電，脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用途に広く用いられている．生体電位信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．今回のチップ設計では，デジタル設計 OTA を用いた
ノッチフィルタの試作及び，CMOS スイッチの絶縁性評価 ,GRO-TDC の試作を行った． 自立

動作可能な LSI チップのための，オンチップ太陽電池と電源回路とアプリケーション回路の研究を行っている．電源回路は太陽電池の出力を6V 以上に昇圧することで様々なアプリケーショ

ン回路の動作を目指す．本試作では，レギュレータ付20段 CCCP の試作及び，スロークロックシグナルジェネレータ，カウンタ，ボルテージディバイダ，メモリセルを試作した．
設計期間：8人月以上，9人月未満

設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社

Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Keysight 社 ADS， トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

46

チップ種別：マイクロプロセッサ平成31年度 / 令和元年度第2回ローム CMOS 0.18um 試作
メタルフリンジキャパシタの容量測定 TEG ほか
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

田中 一平 , 宮内 悠太

今川 隆司 , 越智 裕之

概要：配線間容量を利用したメタルフリンジキャパシタを NMOS トランジスタのゲートに接続することにより，フラッシュメモリと同様なフローティングゲート構造を標準 CMOS プロセス

いる．高い集積度を実現するため，メタルフリンジキャパシタはクロストークノイズの影響を受けにくい Fishbone-in-Cage Capacitor（FiCC）を採用している．本試作では，その容量を測定してフィールドソルバ等での見積もり値を検証して今後の設計に活かすことを目的とし，リングオシレータ回路を実装した．本試作チップには上記のほか，フォトセンサなどの TEG も搭載している．

設計期間：1人月以上，2人月未満
数：100～1,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

DTW 距離計算回路の試作と CLA 加算回路の動作検証
東海大学情報通信学部

4-3
第4章 チップ試作結果報告で実現することが可能であることに着目し，これを用いた不揮発性メモリの実現に取り組んで山本 遼 , 中島 浩太朗 , 平野 裕大 , 八木 隼翔 , 福原 雅朗

東海大学情報通信学研究科

藏野 貴教 , 恩地 夏央 , 山田 海貴

概要：DTW（Dynamic Time Warping）距離は，時系列データの類似度を測る距離尺度の1つで，シーケンスデータのシーケンス長に関わらず類似度を計算できる．DTW 距離の計算量は膨大であることから，当研究室では回路的工夫で DTW 距離演算を高速化する手法を模索してきた．
本試作では，半無限長のデータサイズ8bit の入力データからシーケンス長16の検索データの DTW

距離を計算する回路構成となるように設計した．本チップの回路構成としては，8*16（データ
サイズ * シーケンス長）の SRAM セルアレイ，9bit 差分絶対値計算回路（データサイズ＋冗長ビット1bit），ニューロン CMOS インバータを使用した最小値検出回路，10bitCLA（Carry Look-

ahead Adder：桁上げ先見全加算器，データサイズ＋冗長ビット2bit），及び各ノード信号を一時的に記憶するための多数の D ラッチにより構成されている．

設計期間：10人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トラ
ンジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

位相シフト回路 TEG
中部大学工学部

宮本 順一

概要：新規に考案した位相シフト回路を搭載した R0610 : PC579JCNR0610 : RO1818_3のリファイン版である．RO1818_3のチップを，専用治具にアッセンブリし，ネットワークアナライザで測定したところスイッチング付き位相シフタについては，所望の周波数（2.45GHz）ではゲインが十分にとれず，特性が設計値よりもかなり劣った結果となった．これは，各種寄生容量が寄与しているものと考えられ，寄生効果の場所を特定するためのレイアウト修正を行った．また，π /8，π /4，π /2，πの位相シフト量に伴いマイクロ波出力信号の振幅が異なる現象が観測されたので，出力信号の振幅が位相量に依存しないよう RF 増幅器を挿入することにした．これに伴い，遅延線の微調整も行った．RF 増幅器は，まず，単一入力の RF 信号を差動信号に変換した後，差動増幅器を多段に直列接続する方式を採用した．但し，シミュレーションでは，0.18um Rohm プロセスでのトランジスタを用いた場合，±7mV の入力 RF 信号であると2GHz までしか増幅できていない．限界周波数は，入力の RF 信号レベル依存性があるよ
うにみえる．この TEG の実測結果を踏まえて，回路改良を検討する．
設計期間：0.1人月以上，0.5人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社

HSPICE(RF)， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：TEG（特性評価回
路など）

47

確率的フラッシュ ADC
東京電機大学工学部電気電子工学科

福島 拓実 , 西岡 伊吹

東京電機大学工学研究科電気電子工学専攻

荒井 建輝

東京電機大学工学部電子システム工学科

小松 聡

概要：プロセスばらつきを利用することで AD 変換を行う ADC 回路． フラッシュ ADC 回路から抵抗ラダーを排除し，エンコーダを加算器に変更する．一般的なフラッシュ ADC では抵抗ラ
ダーでの分圧によって，コンパレータに入力される参照電圧を決定し，AD 変換を行うが，確率的フラッシュ ADC では理想的な状態では，オフセット電圧は発生しないため，出力は全て ’

0 ’ か ’ 1 ’ に落ち着く． しかし，プロセスばらつきが存在する場合ではオフセット電圧が発生し，

第4章 チップ試作結果報告

4-3

その境目が各コンパレータにて固有に設定される．この ’ 1 ’ を示す個数はガウス分布に従うことで知られており，これを利用することで AD 変換を行う． この回路はすべてスタンダードセルで構成することが可能であり，一般的な論理合成ツール，配置配線ツールを用いることができる．

参考文献：Ryosuke Yumoto and Satoshi Komatsu, “Characteristics optimization of stochastic ADC and its automatic generation system,”2017 15th IEEE NEWCAS, pp.89-92, June 2017.

設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Synopsys

社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

非同期ディジタル回路向け
電圧モード多値論理回路を用いた加算回路
東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部電気電子工学科

岩井 一剛

平野 皓士 , 瀬端 康平

東京電機大学工学部電子システム工学科

小松 聡

概要：本試作は自己タイミング式非同期ディジタル回路向け電圧モード多値論理回路の研究の一環として，RO18191で設計・評価した提案多値論理回路を用いた16bit のインクリメント回路である．この回路は16bit の桁上げ伝搬加算回路による全加算器を用いて前の状態の結果に1を加算する回路であり，自己タイミング式であるためすべての桁の正しい出力が得られ次第状態が進行する．前の状態の出力を用いて処理を行う回路であるためループ状の回路となっており，
非同期ディジタル回路として動作させるにあたり，データの衝突が生じないような処理ステー

ジ数およびハンドシェイク回路を考案し設計を行った．提案多値論理回路を用いた回路と従来手法である二線式論理回路を用いた回路を設計し，提案多値論理回路を用いたディジタル回路の動作評価および従来手法の比較を行う．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ログ / デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナ

IoT のためのアナログ回路 TEG
広島工業大学工学部

升井 義博 , 荒川 祐貴

広島工業大学工学系研究科 電気電子工学専攻

上見 アレックス , 西宮 司 , 田中 一輝

概要：近年では IoT の研究・開発・実用化に伴い、無線センサーネットワークの利用が開始されつつある。最近の無線センサーネットワークでは信号通信用の配線だけでなく、電源配線の無線化もすすみつつある。そこで、本試作ではエネルギーハーベストを電源とし、無線センサー
ネットワークでの利用を想定したアナログ要素回路の試作を行った。低電圧駆動、低消費電力というテーマで0.18μ mCMOS プロセスを用いたアナログ回路 TEG として以下の回路を集積した。ダブルブースト技術を用いた昇圧回路、CMOS スイッチを利用した低電圧整流回路、弱反転領域を利用した温度センサ、差動型 - 非同期動作の8bit 逐次比較型 AD 変換器、低消費電力マ
ルチバイブレータ、オンチップ発電のための光発電セル等。

設計期間：10人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，Synopsys
社 Hercules， トランジスタ数：100,000～1,000,000

48

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナデジ混載

従来構成 NN のバッファだけ改良したレイアウト
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹 , 小澤 俊佑

概要：本試作チップでは，①神経細胞モデル（作成：佐々木）②ヒステリシス付き BNM（作成：小澤）の試作を行った．詳細は下記の通りである．

神経細胞モデルは，基本的には従来設計を行ったレイアウトをそのままリピート作成として生成した．ただし，これまで作成した神経細胞モデル用の演算増幅器は，出力パッドに対して適切なサイズで設計を行ってこなかったため，多数用いてしまうと面積効率が非常に低くなってしまっていた．そのため，今回は出

力パッドと縦幅がほぼ同等となるよう再設計を行った．それ以外の要素では，特に変更を行っていない．神経細胞モデルに採用しているラムダ形負性抵抗素子のみの特性を取得したいため，
ヒステリシス付き BNM は，基本的にはプ

レート容量を用いずに MOS 容量のみで設計を試みている．ヒステリシスインバータには，外部電圧による窓関数制御を採用している．
このモデルを4つ用いて，簡易的な CPG モデルを構築しテストベンチを行っている．ただし，出力にはバッファを使用していないため，
神経細胞モデル単独の出力波形をプローブにて直接計測する形となり，発振周波数などについてはシミュレーションと全く合わないことを前提として設計を行っている．
設計期間：3人月以上，4人月未満

設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Synopsys 社 StarRC(XT)，Synopsys 社

Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000
別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種

4-3
第4章 チップ試作結果報告

その箇所については単独レイアウトを追加した．

ニューロン CMOS インバータを用いた3種の回路の試作
東海大学情報通信学研究科
東海大学基盤工学部

恩地 夏央 , 大塚 陸 , 佐保 十世紀 , 福原 雅朗

藤本 邦昭

概要：本試作チップでは，（1）最小ハミング距離検索 CAM（Content Addressable Memory：

内容照合メモリ），（2）ハミング距離検出器，（3）2入力可変論理回路，の計3つの試作を行った．

（1）は，入力データと多数の記憶データを並列に比較し，ハミング距離が最小である記憶デー

タを高速に読み出す回路である．（2）は，同一ビット長の二つのデータのハミング距離を高速に計算できる回路である．今回の試作では，特に消費電流が大きいカレントミラー回路に着目し，低電力型のハミング距離検出器を設計した．
（3）は，2つの入力信号に対し，回路は固定でありながら制御信号の切り替えによって動的に論理機能を変更することが可能な回路である．な

お，
（1）
，（2），
（3）の回路はそれぞれニューロン CMOS インバータを用いているが，ニューロン CMOS インバータにはフローティン

グゲートが存在するため，その動作が不安定となることが知られていた．今回の試作では，このフローティングゲート（Floating Gate：
FG）の不安定さを解消するための FG キャリブレーション回路をそれぞれ付加することによる効果の検証を試みている．

設計期間：10人月以上 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ数：10,000～

100,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

２Step-ADC，VCO，2次1bit 連続時間Δ∑ ADC
法政大学理工学部

原田 康平 , 鈴木 隆生 , 布川 祥大

概要： 本試作では，2Step ADC，VCO，2次1bit 連続時間Δ∑型 を試作した．4bit の逐次比較型をコース変換に2次2bit 離散時間ΔΣ型をファイン変換とした構成で2STEP-ADC の試作を行った．従来の離散時間Δ∑ ADC は，高精度化のボトルネックとなる入力換算雑音を削減する
為に大きな容量が必須となる．しかし，大きな容量を使用することで積分器の消費電流増加に繋がることから，低消費電力化と高精度化にはトレードオフの関係がある．この問題を解決する為に，逐次比較型の容量 DAC を積分器のサンプリング容量として使用することで，Δ∑ ADCに入力される残差データが K 倍に増幅される為，初段積分器の積分容量を小さく出来，OPAMPの消費電流を削減することが可能となった．これにより，低消費電力化と高精度化のトレード

オフを緩和できることが期待される．全体システム構成は，2019年6月に試作したものと同様で，ミスマッチの影響を低減する DEM シ

ステムを搭載できるような工夫を施した．また VCO については，差動増幅器及び分周器を用いた一般的なものを試作し，Layout 及び測定の練習を行うことを目的とした．2次1bit 連続時間Δ∑型 ADC は，RC 積分器，コンパレータ，DAC を用いた構成になっており，オー
ディオ帯域よりも広帯域のものを試作した．この ADC を用いて，SNR 等の精度の確認を行うことを目的とした．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

49脳波取得フロントエンドの改良及び自立動作可能 LSI チップのための各要素回路の改良
慶應義塾大学理工学部

中野 誠彦 , 三浦 大毅 , 八木 健太

慶應義塾大学理工学研究科

吉田 祐威 , 三河 樹由 , 外村 崇史 , 河添 翔平 , 福岡 龍人

概要：筋電，心電，脳波などの生体電位信号は皮膚に電極を接触させて非侵襲に測定することができ，医療，研究用途に広く用いられている．生体電位信号を扱う低雑音増幅器，フィルタはウェアラブル端末へ応用するために小型化，低電圧化が求められており，我々はこれらをオンチップで実現することを目指している．今回のチップ設計では，制御信号発生回路の試作及び，単チャンネルチョッパ安定化 TDC ベース ADC の試作を行った． 自立動作可能な LSI チッ
プのための，オンチップ太陽電池と電源回路とアプリケーション回路の研究を行っている．電第4章 チップ試作結果報告

4-3

源回路は太陽電池の出力を6V 以上に昇圧することで様々なアプリケーション回路の動作を目指す．本試作では，太陽電池用の段数の異なる SOCP を複数個試作して性能を検証し，また CCCP の改良を行った．

設計ツール：Cadence 社 Verilog-XL，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社

設計期間：8人月以上，9人月未満

Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Keysight 社 ADS， トランジスタ数：100～1,000 試作
ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：マイクロプロセッサ

超低電圧リテンション SRAM
東京工業大学未来産業技術研究所

塩津 勇作 , 吉田 隼 , 北形 大樹 , 山本 修一郎 , 菅原 聡

概要：現在の CMOS ロジックシステムでは待機時消費電力の削減のためパワーゲーティング（PG）が用いられている．しかし，現状の PG では CMOS ロジック内のキャッシュやレジスタ等の記憶回路が揮発性であることに起因して，PG のエネルギー削減効率は制約を受けている．我々は CMOS 技術のみで構成され，データを保持したまま不揮発メモリのように極めて低い待機時電力を実現できる SRAM の開発を進めている．一般的な SRAM セ
ルでも情報保持を持続できる低電圧モードがあるが，この電圧を大幅に下げることは難しく，そのリーク電流の削減率は PG による電源遮断のように高くすることはできない． 我々の提案している超低電圧リテンション SRAM（ULVR-SRAM）は，データ保持電圧を電源電圧の10-15% 程度の超低電圧（ULV）まで低減することができるた
め，リーク電流の削減率を95-99% 程度と大幅に向上できる．このように大きなリーク電流の削減率は不揮発メモ
リを用いた NV-SRAM における完全な電源遮断を行った場合に匹敵する．本試作では，ULVR-SRAM に関する

TEG および8kB マクロを設計した． ULVR-SRAM を用いてロジックシステムの PG を行った場合のスタンバイ電力の削減効果などを検証した．

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM，Synopsys 社 Formality， ト
ランジスタ数：1,000,000～10,000,000

試作ラン：ローム CMOS 0.18μ m 2.5mmx5.0mm チップ

チップ種別：メモリ

光受信用アナログフロントエンド回路 TEG5
岐阜大学大学院自然科学技術研究科
岐阜大学工学部

三輪 祐三久 , 石原 直志

湯浅 貴文 , 伊藤 大輔 , 中村 誠

概要：我々の研究グループでは，光パケット伝送用アナログフロントエンド回路の設計を行っている．光アクセス（FTTH）や光パケットルータでは，信号強度の異なるパケットデータの送受信を行うため，受信したパケットデータに高速応答可能なアナログフロントエンド回路が求められている．これまでの試作では，信号振幅の異なるパケット信号に対応するための高速利得切替回路や，高速・長延化で課題となる光分散にも高速で対応可能な電気分散補償回路（EDC）を検討してきた．今回の試作では，この EDC 回路ついて振幅と分散量が異なるパケッ

ト信号に対して波形補償量を制御するための高速波形モニタ回路の構成を検討し試作を行った．

具体的な構成は，波形劣化量（分散量）の検出を高低異なる閾値を持つコンパレータにより入力信号の立上がり立下り時間を単パルス化する方法で，この構成により分散による波形劣化量を高速に検出可能である．尚，試作 IC の詳細評価は今後行う予定である．

参考文献：石原直志、三輪祐三久、前川竜也、中村誠、伊藤大輔、“ バースト対応電気分散補償回路におけるモニタ回路の高速応答化の検討 ”、電子情報通信学会ソサイエティ大会、A-1-9、2019年9月．
設 計 期 間：4人 月 以 上，5人 月 未 満

設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社

HSPICE(RF)， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：通信（RF 回路，ATMなど）

50

平成31年度 / 令和元年度第3回ローム CMOS 0.18um 試作
フォトセンサの TEG
立命館大学大学院情報理工学研究科
立命館大学情報理工学部

宮内 悠太 , 田中 一平

室原 脩人 , 今川 隆司 , 越智 裕之

概要：CMOS 集積回路上に PN 接合ダイオードを形成すると，フォトセンサとして利用できる．
本試作では，ローム0.18μ m プロセスにおけるフォトダイオードの特性に関する基礎データの測定，および低電圧で動作可能なフォトダイオード出力の読み出し回路検討を目的とした TEG

P 拡散 -N ウェル接合面を用い，様々な面積やアスペクト比のもの，素子間隔を変えたもの，フォトダイオード上やフォトダイオード近傍に様々な形状のメタルを配置したものを実装した．フォ

トダイオード出力を読み出す回路としては，差動型コンパレータを用いた回路と，電流制御発振器を用いた回路の2種を試作した．

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ

設計期間：2人月以上，3人月未満
数：100～1,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

RF 回路 TEG
岡山県立大学情報工学部

第4章 チップ試作結果報告

4-3を設計・試作した．フォトダイオード TEG は本年度第1回試作同様，P 基板 -N ウェル接合面や伊藤 信之 , 澤山 唯人 , 田島 直樹 , 吉澤 悠人 , 結城 主

概要：本 TEG 試作に入れた回路は，（1） マルチバンド同時受信 LNA（2） ミリ波帯インダク
タ結合 Class-C 発振器（3） fT ダブラーを用いたミリ波帯増幅器（4） ストライプ構造インダクタを用いたミリ波帯 VCO の4回路である．（1）のマルチバンド同時受信 LNA については，6月のテープアウトで検討した相互誘導型入力整合回路 - ノッチフィルタ型整合出力回路に対して，
ノッチフィルタ型入力整合回路 - ノッチフィルタ型整合出力回路更により更に雑音指数の向上を図るとともにゲイン偏差も低減することを目標とした回路および，外付けインダクタを用いた
新しいノッチフィルタ型入力整合回路により雑音指数の向上を検討した．（2）のミリ波帯インダクタ結合 Class-C 発振器については，6月のテープアウトではカバーしきれなかった，構造バ

リエーションを設計・した．（3）の fT ダブラーを用いたミリ波帯増幅器については，6月のテープアウト回路の評価により，周波数が低周波側に10~20％ずれた事と，利得向上のための回路修正を行い，さらなる特性向上を目指した．（4）のストライプ構造インダクタを用いたミリ波帯 VCO については，昨年度の試作で搭載した回路に対してあらたな構造を用いた回路を搭載した．
設計期間：3人月以上，4人月未満
ランジスタ数：100～1,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社 ADS， ト

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

逐次比較型 A/D 変換器向け小型低消費電力 D/A 変換器の試作
東京電機大学工学研究科電気電子工学専攻
東京電機大学工学部電気電子工学科

岩井 一剛

平野 皓士 , 瀬端 康平

東京電機大学工学部電子システム工学科

小松 聡

概要：近年，IoT 機器向けに低消費電力で汎用性の高い A/D 変換器として逐次比較型 A/D 変換器が多く用いられている．本研究では IoT 機器向けに低消費電力で A/D 変換するためにスイッ
チドキャパシタ型 ADC の設計を行った．キャパシタの容量を削減するため，C2C 型 DAC の設計を行った．これによりキャパシタの容量を削減し低消費電力で A/D 変換することが可能になる．また，フルカスタム設計をすることにより DAC 部分を45um ×35um という小ささで設計することが出来た．この回路はシミュレーションでは動くことがわかっているので，試作チップを測定してこの回路が動作するかの検証を行う．また，この DAC はキャパシタンスの容量が非常に小さいため，アナログ電圧を外部に出力出来ない可能性があると考えた．そのため，内部でアナログ電圧を測定するために，この DAC にコンパレータを組み込んだものも試作を行った．これにより，コンパレータで DAC の生成電圧と外部からの参照電圧を比較することにより，DAC の出力電圧を外部に出力せず，測定できるように設計を行った．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000～10,000
ログ / デジタル信号処理プロセッサ

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナ

51

オンチップ太陽電池と環境電波発電向け整流回路
秋田県立大学システム科学技術研究科
秋田県立大学システム科学技術学部

宇佐美 蓮 , 菊地 杜斗
小谷 光司

概要：IoT デバイスの普及に向け，ワイヤレスな電源技術が課題となる．本試作では，光無線

給電向けの太陽電池，環境電波発電向け整流回路及び回路素子の TEG を試作した．太陽電池は，1mm 角の大きさで，トリプルウェル構造を採用し，各接合の組み合わせにより，様々な電流・電圧特性を得ることを目的としている．整流回路は，特に差動入力型の整流回路において，整流素子（MOSFET）のしきい値を差動信号による能動バイアスや光エネルギーを活用して補償する回路を設計し，MOSFET のオン抵抗の影響が顕著になる低入力電力領域における高効率動第4章 チップ試作結果報告

4-3

作を目的とした．さらに，逆方向リーク電流による効率劣化が課題となる高入力電力領域での効率向上のために，電圧リミッタ機構を有するしきい値補償制御回路を設計した．今後は，半導体パラメータアナライザおよびベクト
ルネットワークアナライザを用いてチップ検証を実施する予定である．
設計期間：1人月以上，2人月未満
ランジスタ数：10～100

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社 ADS， ト

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

ニューラルネットワーク用モジュールの試作（続き）
日本大学理工学部

佐伯 勝敏 , 佐々木 芳樹

概要：本試作チップでは，前回に引き続き①神経細胞モデル（作成：佐々木）②ヒステリシス付き BNM（作成：小澤）の試作を行った．詳細は下記の通りである． 神経細胞ネットワーク
については，バイアスの電流回路などについては従来の回路を使いまわして設計している．今回の主な変更箇所としては，従来の神経細胞モデルでは，他励振モデルとして設計をしても，ゲートばらつき等に影響を受け自励振動するケースが多々あったため，ラムダ形負性抵抗素子の切片が0原点となるような新規設計のバイアス回路を追加した．この特性が実現するためには，
神経細胞モデルとバイアス回路の特性が同一となる必要があるため，部分的にレイアウト対称性を考慮して設計を行った．ヒステリシス付き BNM は，基本的にはプレート容量を用いずにMOS 容量のみで設計を試みている．ヒステリシスインバータには，外部電圧による窓関数制御を採用している．このモデルを4つ用いて，簡易的な CPG モデルを構築しテストベンチを行っている．ただし，出力にはバッファを使用していないため，神経細胞モデル単独の出力波形をプローブにて直接計測する形となり，発振周波数などについてはシミュレーションと全く合わないことを前提として設計を行っている．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Synopsys 社 Cosmos，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，
Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)， トランジスタ数：100～1,000
チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

オペアンプ TEG
東北大学電気通信研究所

菊地 優志 , 堀尾 喜彦

概要：電源電圧＋ -0.9 V とした Rail-to-Rail のオペアンプ TEG チップ．本チップは，オペアンプ
設計の包括的学習を行うため，アナログスピントロニクスニューラルネットワークの基本構成部品として使用することを主な目的としたオペアンプの試作チップである．学習用チップのた
めと，消費電力を抑えるため，回路構成は基本的な2段オペアンプとしたが，オペアンプの用途

はスピントロニクスニューラルネットワーク回路の試作用とし，新たに提案したスピントロニ
クスニューロンおよびシナプス素子の熱的ダイナミクス特性を勘案した時間応答特性とした．また，ニューラルネットワーク中のシナプスでの重み付き時間積分と積和演算のダイナミックレ

ンジを確保するため，出力電圧振幅が電源電圧一杯までできるだけ線形に振れるように設計した．

参考文献：菊地，佐藤，Kurenkov，堀尾，深見，" 熱ダイナミクスを利用したスピントロニクスニューロンデバイスの数理モデル ", 電

子情報通信学会技術報告 , NLP2019-104, pp. 96-104, 2020.
設計期間：1人月以上，2人月未満

設計ツール：Cadence 社 Virtuoso，Cadence 社 Spectre， トランジスタ数：10～100

ローム CMOS 0.18μ m 2.5mm 角チップ

52

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

試作ラン：3次元積層チップの発熱温度解析に向けた改良チップ
芝浦工業大学大学院理工学研究科
芝浦工業大学工学部

笈川 智秋

宇佐美 公良概要：本チップは3次元積層チップの電力消費に伴う発熱と，チップ温度の過渡解析を目的としたチップである．消費電力量による発熱温度差や，発熱回路の位置による温度上昇の差や温度分布の時間的変化を解析するため，5個の発熱回路と15個の温度モニタ回路を搭載している．これまでの試作では，発熱回路動作時に温度モニタ回路の動作に不具合が生じていた．そこで，今

回は温度モニタ回路への他からの影響を低減させるために電源分離などの改良を加えた．発熱
回路には MOS のオン抵抗による電力消費を目的とした回路を搭載しており，入力信号によってタする回路を基に，温度変化に伴うリーク電流量の増減からチップ温度を測定する回路を搭載した．また，入出力ピン数削減のため，内部に2個の選択回路を搭載している．テスタによる測定はなし．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト
ランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μ m 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

圧電型 MEMS ミラーのための駆動制御回路の集積化に向けた試作
兵庫県立大学大学院工学研究科

4-3
第4章 チップ試作結果報告

稼働する回路数の制御が可能である．また，温度モニタ回路には , チップ上でリーク電流をモニ

嶋田 倫太郎 , 北田 友嗣 , 前中 一介

概要：本研究室では，これまでに MEMS ミラーの研究・開発を行っており，現在チタン酸ジル

コン酸鉛（PZT）を圧電材料として用いた圧電型 MEMS ミラーの試作を行っている．開発中のMEMS ミラーは超小型デバイスとして用いることを想定しており，駆動回路も含めたシステム

としての小型化を目指しチップ開発を行った．圧電型 MEMS ミラーでは駆動源として圧電材料に交流信号電圧を印加することで発生する共振駆動を用いる．本試作では，駆動回路や制御回路などを必要な回路に最終的に1チップ化するための第一歩として，（1．圧電駆動用パルス波出力デジタル回路，（2．圧電体対応の専用バッファ，（3．汎用 OP アンプを1チップに収めたチップの試作を行った．
（1の回路は1.8V デジタル回路で外部から周波数及びデューティ比を設定可

能なパルス波出力回路を実装し，レベルシフタを介してから（2の専用バッファを通り，PZT に送り込むことで圧電駆動を試みた設計となっている．今回試作したチップの動作評価等は現在未着手であり，今後行う予定である．

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Verilog-XL，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Synopsys 社 Formality，
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ

チップ種別：アナデジ混載

シングルチャネル - マルチポート制御システム用
周波数識別回路チップ
滋賀県立大学工学部

木村 山紫郎 , 市井 裕大 , 井上 敏之 , 岸根 桂路

概要：我々は，光通信中継・終端装置内にある複数の信号処理回路を外部からの単一無線チャネルで制御できるインターフェースとして，シングルチャネル - マルチポート制御システムを提案している．このシステムでは，無線制御信号の基準周波数と周波数偏移量をそれぞれポート

情報と制御値情報に対応させて伝送し，それらを受信部の周波数識別回路と周波数偏移識別回

路により復調する．本チップでは，受信部の周波数識別回路に簡易 A/D コンバータを採用し，2.4-GHz 帯において従来構成と比較して高速かつ高分解能動作が Post-layout シミュレーション

により確認できた．シミュレーションによる検証結果は International SoC Design Conference
2019［1］に発表済みで，今後，実測による検証結果を含む成果を論文雑誌に投稿することを検討している．

参考文献：[1] S. Kimura, A. Imajo, T. Inoue, A. Tsuchiya, and K. Kishine, Frequency discriminator using a simple AD converter forinterface systems", 2019 International SoC Design Conference (ISOCC), pp.128-129, October 2019.

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 Hercules，Synopsys 社 HSPICE(RF)，Keysight 社 ADS， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チッ

プ種別：通信（RF 回路，ATM など）

53

光プローブ電流センサ向け容量型トランスインピーダンスアンプを用いた光電流変換 CMOS アナログフロントエンド回路の高精度化及び広帯域化
信州大学大学院総合理工学研究科
信州大学工学部

赤羽 和哉 , 宮地 幸祐

Nguyen Phuc

概要：バッテリーモニタリング用途の光プローブ電流センサアナログフロントエンド（AFE）
回路を試作した．この回路は非測定電流磁界を磁気ファラデー効果によりフォトダイオード電流に変換するもので，R9540 : PC579KCPR9540 : RO1818_4では容量型トランスインピーダン

スアンプ（TIA）とチョッピングを用いた AFE を試作していた．しかし，オフセット除去のチョッピングの効果が低く，SFDR も30dB 程度と低かった．本試作ではフォトダイオードの同相 DC 電流除去バイアス回路をチョッパーの後段に移動させることでこの回路のミスマッチの第4章 チップ試作結果報告

4-3

54

低減を図った．また，レギュレ―テッドカスコード回路によるバッファを追加することで帯域の向上を図りつつ，同相フィードバックの位相補償による安定化もおこなった．また，離散出力を連続アナログ出力に戻していた最後段の平滑化 LPF をなくし，直接 ADC に同期を取りながら入力できるように構成を変更した．これらの改善により SFDR 60dB 程度，帯域80kHz が期待される．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC(XT)，

Synopsys 社 Hercules， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μ m 2.5mm 角チップ チップ種別：アナログ（PLL,A-D/DC-DC コンバータなど）

平成31年度 / 令和元年度第1回ルネサス CMOS 65nm 試作
スタンバイ電圧生成回路の評価 TEG
福岡大学工学部

西澤 真一

概要：集積回路の消費電力の増大が課題であり，特にスタンバイリーク電力の削減が課題となっている．電源遮断はリーク電力削減に効果的だがデータが揮発するため復帰時に電力を消費する問題がある．電源電圧を下げるとリーク電流を削減できるが，電源電圧を可変にするための電源回路のオーバーヘッドが大きい．そこで精度を犠牲にしながら小面積で簡便にスタンバイ電圧を生成する回路を設計した．ベンチマーク回路の電源制御に設計した回路を適用し，スタンバイ状態の維持と復帰とそのときの消費電力について評価する．
gating structure for low-voltage deep-submicron CMOS ICs,” IEEE Transaction on Circuits and Systems II Express Briefs, volume. 54,
nomber. 7, pp. 586–590, July 2007,

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Verilog-XL，Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys
社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト

ランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

低消費電力近距離有線通信テストチップ
富山県立大学工学部

4-3
第4章 チップ試作結果報告

参考文献：Suhwan Kim, Stephan V. Kosonocky, Daniel R. Knebel, Kevin Stawiasz, and Marios C. Papaefthymiou, “A multi-mode power

吉河 武文 , 柴崎 淳詞 , 石丸 雅裕

富山県立大学情報システム専攻

青山 晃大

概要：本試作チップは，複数の半導体チップを縦積みにし Through Silicon Via（TSV）で接続した3次元実装 LSI において，当該 TSV を介した有線通信にかかる電力の低減を目的としている．具体的には，2本の TSV を上下に分けるとともに，それら TSV をドライブする

ドライバを電源とグランド間で中間ノードを挟んで縦積み構成として，これら上下の TSV 間で電荷を再利用させて，低消費電力化を図る．上部の TSV に蓄えられた電荷を下部の TSV の充電に利用するのである．したがって，上部のドライバが TSV を論理1から0に遷移させると同時に，下部のドライバが TSV を論理0から1に遷移させる際に，電荷再利用が行われることとなる．この論理遷移条件を精査
し，ランダムパターンにおいて電荷再利用が期待される確率を得る式を導出した．そして，電荷の再利用の有無に起因する中間ノードの電位変動を抑えるため，ゲート接地増幅器で構成する Local Voltage Stabilizer（LVS）を搭載した．また，受信側には，上下の TSV の遷移状態から電源振幅の信号を生成するレベルシフタを新規設計するとともに，待機電流のないコンパレータを用いた．これらの回路を設計・レイアウトして，試作チップを構成した．ただ，TSV を実際に形成するのは困難であったため，3層と4層目のメタル配線で代用した．

設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100～1,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

耐放射線性能を高めた逐次比較型 ADC
富山県立大学工学部

吉河 武文

神戸大学イノベーション研究科

三木 拓司

富山県立大学情報システム専攻

青山 晃大

概要：本試作チップは，逐次比較型のアナログ・デジタル変換回路（ADC）において，放射線の照射により蓄積電荷量が変わってしまった場合でも，誤ったコードの生成を抑制することを目的としている．この誤コード生成抑制のコンセプトについては，今後の論文に記載していく所存である．試作チップは，2 mm ×1.5 mm の大きさで100ピンである．また，SOTB トランジスタは使用せず，3.3V のI/O トランジスタのみを用いた．これは，放射線に対して Bulk トランジスタの方が SOTB に比べて弱いためである．試作チップは，
QFP160 に封入した．ADC のビット数は13ビットであり，変換クロックは14MHz である．現状の評価では，放射線を照射しない状態

で所望の変換が実現できている．今後は，高崎の量子応用研究所等で実際に放射線を照射して正しく変換ができるかを実験する所存である．

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100～1,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

55

集積化磁気センサの構成回路評価用 TEG
茨城大学工学部

木村 孝之

概要：これまで特殊な埋め込み酸化膜を持つ SOTB プロセスを用いて磁気センサの試作を行ってきた．この磁気センサでは拡散層を利用した Hall プレートを Hall エレメントとして利用した．本研究では2次元集積化磁気センサを実現するため，この Hall エレメントを用
いて3×16アレイと制御用のデジタル回路を集積化し，2次元磁気センサを試作した．試作日程の遅れと感染症流行の対策のため，アレイとしての測定やその評価を行うことはできていない．しかし，これまでに Hall エレメント単体の特性測定は終了しており，その感度はこれまでと同程度（駆動電流を22μ A 流した時の感度が0.1mV/mT）であった．またアレイを駆動するためのデジタル回路が正常に動作することも確認できている．今後は測定系の整備を行い，アレイとしての磁気センサの特性の測定を行い2次元センサとしての評価を行う予定である．

第4章 チップ試作結果報告

4-3

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE(RF)， トランジスタ
数：100～1,000

試作ラン：CMOS SOTB 65nm 2mmx1.5mm

チップ種別：TEG（特性評価回路など）

RISC-V プロセッサ＋耐ソフトエラー FF+ 信頼性評価回路
京都工芸繊維大学工芸科学研究科
東京理科大学理工学部

小林 和淑 , 古田 潤 , 榎原 光則 , 河野 雄或 , 足助 拓哉

岸田 亮

概要：本チップは耐ソフトエラー FF による RISC-V プロセッサ，様々な耐ソフトエラー FF の評価を行う FF アレイならびにリングオシ
レータによる信頼性評価回路の3つの回路ブロックよりなる．RISC-V プロセッサは FF とメモリ内のラッチを SOI プロセスでエラー耐性の高いスタック構造に置き換え，プロセッサ全体としてのソフトエラー耐性を担保している．現在 FPGA によりこの RISC-V プロセッ
サを制御する測定系の組み上げ中である．FF アレイには，スタック構造よりも面積や遅延のオーバヘッドが小さい FRFF を搭載している．信頼性評価回路には，新規に待機時に NBTI/PBTI による経年劣化を完全に抑制する ZBTI 構造による RO も組み込んだ．チップ設
計時に電源配線のミスにより FF アレイと信頼性評価回路が動作しなかったが，VDEC の FIB により回路修正を行い無事動作した．

設計ツール：Cadence 社 NCVerilog，Synopsys 社 VCS，Synopsys 社 DesignCompiler，Synopsys 社

設計期間：1人月以上，2人月未満

ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000,000～10,000,000 試作ラン：CMOS SOTB 65nm 3mm
角

チップ種別：マイクロプロセッサ

最小エネルギー点を追跡する RISC-V プロセッサの試作
京都大学大学院情報学研究科

徐 宏傑 , 石井 颯真 , 松野 旺示 , 黄 超 , 永井 健太郎 , 塩見 準 , 小野寺 秀俊

名古屋大学大学院情報学研究科

石原 亨

概要：電源電圧および基板電圧を動的に調節可能な RISC-V プロセッサを試作した．8kB 命令スクラッチパッドメモリ，16kB データス
クラッチパッドメモリ，4kB 命令キャッシュが搭載されている．スタンダードセルを用いた完全ディジタル型メモリがオンチップメモ

リとして実装されている．様々な要求動作速度の制約の下で，消費エネルギーを最小化する電源電圧と基板電圧からなる電圧条件（最小エネルギー点）で当該プロセッサが動作することを実測で確認した．実測で確認された最小エネルギー点は，電源電圧換算でおよそ0.4V から0.9V にわたる．また，3種類の電圧を生成可能なスイッチトキャパシタ型 DC-DC コンバータと，DLL 型の基板バイアス生成回路が搭載されている．基板バイアス生成回路は与えられた遅延制約を守りながら，自律的に PMOSFET および NMOSFET のスキューを補償し，リークエネルギーを自律的に最小化する．電源電圧0.45V から1.0V において，基板バイアス生成回路の動作を実測で確認した．応答遅延は10μ秒のオーダであり，消費電力のオーダーはベストケースでμ W オーダである．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト
ランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロセッサ

しきい値電圧の違いによる経年劣化評価試作チップ
東京理科大学理工学部

電気電子情報工学科

東京理科大学理工学研究科

電気工学専攻京都工芸繊維大学電子システム工学専攻

岸田 亮
小高 孔頌

足助 拓哉 , 中野 洋希 , 小林 和淑

概要：集積回路の微細化によって経年劣化による信頼性問題が顕在化している．回路設計者は経年劣化によって生じるしきい値電圧の変動量を把握したうえで回路設計する必要がある．リングオシレータの配線接続方法を変えることで経年劣化を抑制できるが，しきい値電圧分の劣化が発生する．このリングオシレータをしきい値電圧の異なるプロセスで同一チップに搭載することで，一度の測定で電圧の違いによる経年劣化を評価できる．チップは正常に動作することを確認しており，現在，経年劣化評価に向けて鋭意測定中である．
設計期間：5人月以上，6人月未満

設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社

Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：1,000,000～10,000,000 試作ラン：CMOS SOTB 65nm
2mmx1.5mm

56

チップ種別：TEG（特性評価回路など）

ガードゲート構造を用いた耐放射線フリップフロップの評価チップ
京都工芸繊維大学電子システム工学専攻

古田 潤 , 榎原 光則 , 山田 晃大 , 小林 和淑

概要：放射線の電離作用により生じる一時故障が回路の信頼性を低下させる要因となっている．一時故障を抑制するフリップフロップ
は多数提案されているものの，面積や消費電力などの増加が多い．本チップ試作ではガードゲート構造と呼ばれるローパスフィルタを

フリップフロップに適用した耐放射線構造を設計した [1]．フリップフロップのスレイブラッチ構造を利用することでトランジスタの増加量を2つに抑制しつつ，回路の遅延増加も数 % に抑えている．本試作チップに重イオン照射による加速試験を行った結果，エラーの発生率が従来のフリップフロップの1/10程度に減少することを確認した．

参考文献：[1] M. Ebara, , J. Furuta, K. Kobayashi, "Evaluation of Soft-Error Tolerance by Neutrons and Heavy Ions on Flip Flops with
Guard Gates in a 65 nm Thin BOX FDSOI Process", RADECS2019

設計ツール：Cadence 社 NCVerilog，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社

Calibre，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)， トランジスタ数：100,000～1,000,000
3mmx2mm

試作ラン：CMOS SOTB 65nm

チップ種別：TEG（特性評価回路など）

最小エネルギー点を追跡する RISC-V プロセッサの試作
京都大学大学院情報学研究科

徐 宏傑 , 劉 晟宇 , 松野 旺示 , 黄 超 , 永井 健太郎 , 塩見 準 , 小野寺 秀俊

名古屋大学大学院情報学研究科

石原 亨

概要：電源電圧および基板電圧を動的に調節可能な RISC-V プロセッサを試作した．試作チップには8-kB 命令スクラッチパッドメモリ，

4-3
第4章 チップ試作結果報告

設計期間：4人月以上，5人月未満

16-kB データスクラッチパッドメモリ，4-kB 命令キャッシュが搭載されている．スタンダードセルを用いた完全ディジタル型メモリがオンチップメモリとして実装されており，電源電圧1.0V における当該プロセッサの動作を実測で確認している．3種類の電圧を生成可
能なスイッチトキャパシタ型 DC-DC コンバータが搭載されている．また，DAC 型の基板バイアス生成回路，および DLL 型の基板バイ

アス生成回路が搭載されている．DLL 型基板バイアス生成回路は与えられた遅延制約を守りながら，自律的に PMOSFET および

NMOSFET のスキューを補償し，リークエネルギーを自律的に最小化する．電源電圧0.45V において，DLL 型基板バイアス生成回路の動作を実測で確認した．

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 NCVerilog，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence

社 Virtuoso，Mentor 社 Calibre，Mentor 社 ModelSim，Synopsys 社 StarRC(XT)，Synopsys 社 HSPICE(RF)，Synopsys 社 HSIM， ト
ランジスタ数：1,000,000～10,000,000

試作ラン：CMOS SOTB 65nm 3mm 角

チップ種別：マイクロプロセッサ

57

第5章

5.1

VDEC概要組織概要

東京大学大規模集積システム設計教育研究センター

第5章

5-1

協力研究員が在籍している．

VDEC概要（略称 VDEC）は，日本の国公私立大学と工業高等専門

また，平成9年4月から平成19年3月まで，全国9大学学校における VLSI 設計教育の充実と研究活動の推進の VDEC サブセンターから連携を密にする目的で，2のために平成8年5月に全国共同利用施設として発足し年を単位として2名の教官を派遣する「流動教官制度」

た．平成16年度の国立大学法人化に伴い，東京大学のを開始した．
（平成16年度からは国立大学法人になった学内の1部局として位置づけとなって以降も，各位のごことに伴い「客員研究員制度」に名称変更） この流動理解の元，それまで同様の活動を継続してきた．令和

教官制度の終了に伴い，全国運営協議会における了解

元年10月に，東京大学における半導体関連研究の強化のもと，VDEC におけるチップ試作料金に手数料を上を目指して設置された東京大学大学院工学系研究科附乗せし，その資金により特任教員を雇用することで属システムデザイン研究センター（d.lab）に合流し，

VDEC の活動（現在の VDEC 機能）の充実を図っている．

これまで VDEC が担ってきた日本の国公私立大学と工加えて，平成20年4月からは「協力教員制度」を開始

業高等専門学校における VLSI 設計教育の充実と研究し，現在は10大学の各拠点校の協力教員が移籍するこ活動の推進の活動を基盤設計研究部門におけるとなくその運営を担っていただいている．（下記参照）「VDEC 機能」として継続しつつ，先端設計研究部門にさらに産業界との連携のため，1名の客員教授に協力おける産学連携をも強化した最先端設計研究の強化ををお願いしている．工学系研究科への改組に伴い，名目指した活動を開始した．

称が「客員研究員」に変更となっているが，引き続き

VDEC は発足当初は専任教官5名と事務官1名という産業界との連携を充実させていきたい．

小さな組織であったが，平成9年度には専任教官2名とVDEC の事務については，VDEC の非常勤スタッフ

事務官1名が増員され，令和元年9月現在で専任教員8名，と工学系・情報理工学系研究科等事務部が連携をとり客員教授1名，そして20名以上の非常勤スタッフや学外行っている．

表：流動教官派遣大学
年

度

派

遣

大

学

平成9・10年度

東北大学，横浜国立大学

平成11・12年度

金沢大学，広島大学

平成13年度千葉大学，東京工業大学

平成14年度千葉大学，東京工業大学，京都大学

平成15年度

京都大学，九州大学

平成16年度

大阪大学，九州大学

平成17年度名古屋大学，大阪大学

平成18年度北海道大学，名古屋大学

平成19年度

北海道大学

平成20年度以降

協力教員派遣実績のある大学（北海道大学，東北大学，東京工業大学，
金沢大学，名古屋大学，京都大学，京都
工芸繊維大学，立命館大学，大阪大学，
広島大学，九州大学，福岡大学）

58

5.2

人事報告

d.lab 人事（2020年4月1日付け）
センター長・教授

黒

田

忠

広

教

授

藤

田

昌

宏

授

小

林

正

治

基盤設計研究部門長・教授 池
非常勤講師
准

教

授

特任講師
助
助

教
教

特任研究員
特任研究員
特任研究員
特任研究員

学術支援専門職員
学術支援専門職員
学術支援専門職員
学術支援専門職員
学術支援専門職員
学術支援専門職員
学術支援専門職員
学術支援専門職員
学術支援専門職員
学術支援専門職員

飯
肥
徐

野
塚
後

正
哲
昭
祖

之
也
男
楽

NGUYEN NGOC MAI KHANH
松

本

高

士

島

本

直

伸

落

合

幸

徳

LEBRASSEUR ERIC CHARLES
荒
大
藤
狹
島

川
西
原
間
津

長谷川
有

文
廉
雅
之

本

久

四手井

綱

岡
林

田

光
泰

男
伸
誠
人
彦
淳
成
司
章
弘

太

田

上席係長

岡

野

孝

之

係

田

村

未

佳

係

長

係

員

長

住
高

谷
梨

悦

啓
芳

5-2

VDEC概要

特任講師

水

誠

第5章

准

教

田

子

介
郎

59

協力教員・協力研究員
濱

田

基

嗣

中

村

宏

竹

内

健

若

林

一

敏

平

本

俊

郎

高

木

信

一

染

谷

隆

夫

内

田

丹

羽

正

昭

三

田

吉

郎

竹

中

（先端設計研究部門長・東京大学工学系研究科附属システムデザイン研究センター特任教授）（先端設計研究部門・東京大学情報理工学系研究科教授）（先端設計研究部門・東京大学工学系研究科電気系工学専攻教授）

第5章

5-2

（先端設計研究部門・東京大学工学系研究科附属システムデザイン研究センター上席研究員）

VDEC概要（先端デバイス研究部門長・東京大学生産技術研究所教授）（先端デバイス研究部門・東京大学工学系研究科電気系工学専攻教授）（先端デバイス研究部門・東京大学工学系研究科電気系工学専攻教授）
建（先端デバイス研究部門・東京大学工学系研究科マテリアル工学専攻教授）（先端デバイス研究部門・東京大学工学系研究科附属システムデザイン研究センター上席研究員）（基盤デバイス研究部門長・東京大学工学系研究科電気系工学専攻准教授）
充（東京大学工学系研究科電気系工学専攻准教授）

602019年度
区分

大規模集積システム設計教育研究センター運営委員会委員名簿
氏

名

所

昌宏

属

大規模集積システム設計教育研究センター長

任期

2019年4月1日現在
メールアドレス2018.4.1～2020.3.31

fujita@ee.t.u-tokyo.ac.jp

2018.4.1～2020.3.31

dean@t.u-tokyo.ac.jp

2019.4.1～2020.3.31

Masatoshi_Ishikawa@ipc.i.u-tokyo.ac.jp

委員長

藤田

1号委員

大久保 達也 工学系研究科長 教授

1号委員

石川

1号委員

池田

1号委員

坂井

修 一 大学院情報理工学系研究科 教授

2018.4.1～2020.3.31

sakai@mtl.t.u-tokyo.ac.jp

1号委員

中野

義 昭 大学院工学系研究科 教授

2018.4.1～2020.3.31

nakano@ee.t.u-tokyo.ac.jp

1号委員

平本

俊 郎 生産技術研究所 教授

2018.4.1～2020.3.31

hiramoto@nano.iis.u-tokyo.ac.jp

1号委員

高木

信 一 大学院工学系研究科 教授

2018.4.1～2020.3.31

takagi@ee.t.u-tokyo.ac.jp

1号委員

三田

吉 郎 大学院工学系研究科 准教授

2018.4.1～2020.3.31

mita@ee.t.u-tokyo.ac.jp

2019.4.1～2020.3.31

masa-kobayashi@nano.iis.u-tokyo.ac.jp

正 俊 情報理工学系研究科長 教授

誠 大規模集積システム設計教育研究センター 教授 2018.4.1～2020.3.31 ikeda@silicon.u-tokyo.ac.jp

小林

正治

2号委員

飯塚

哲 也 大規模集積システム設計教育研究センター 准教授 2018.4.1～2020.3.31 iizuka@vdec.u-tokyo.ac.jp

区

システムデザイン研究センター運営委員会委員名簿
名

所

属

分

氏

委員長

黒田

１号委員

大久保 達也 工学系研究科長

２号委員

峯松

信 明 電気系工学専攻長

2019.10.1～2020.3.31 mine@gavo.t.u-tokyo.ac.jp

３号委員

柴田

直 哉 総合研究機構長

2019.10.1～2021.3.31 shibata@sigma.t.u-tokyo.ac.jp

４号委員

藤田

昌 宏 システムデザイン研究センター

2019.10.1～2021.3.31 fujita@ee.t.u-tokyo.ac.jp

４号委員

池田

誠 システムデザイン研究センター

４号委員

小林

正 治 システムデザイン研究センター

2019.10.1～2021.3.31 masa-kobayashi@nano.iis.u-tokyo.ac.jp

４号委員

飯塚

哲 也 システムデザイン研究センター

2019.10.1～2021.3.31 iizuka@vdec.u-tokyo.ac.jp

５号委員

高木

信 一 電気系工学専攻

2019.10.1～2021.3.31 takagi@ee.t.u-tokyo.ac.jp

５号委員

染谷

隆 夫 電気系工学専攻

2019.10.1～2021.3.31 someya@ee.t.u-tokyo.ac.jp

忠 広 システムデザイン研究センターセンター長

マテリアル工学専攻

５号委員

霜垣

幸浩

５号委員

鈴木

雄 二 機械系工学専攻

６号委員

中村

６号委員

平本

宏 情報理工学系研究科
俊 郎 生産技術研究所

任2019.10.1現在
期

VDEC概要2019年度

5-2
第5章

大規模集積システム設計教育研究センター 准教授

2号委員

メールアドレス

2019.10.1～2021.3.31 kuroda@ee.t.u-tokyo.ac.jp
2019.10.1～2020.3.31 dean@t.u-tokyo.ac.jp

2019.10.1～2021.3.31 ikeda@silicon.u-tokyo.ac.jp

2019.10.1～2021.3.31 shimo@dpe.mm.t.u-tokyo.ac.jp
2019.10.1～2021.3.31 ysuzuki@mesl.t.u-tokyo.ac.jp
2019.10.1～2021.3.31 nakamura@hal.ipc.i.u-tokyo.ac.jp
2019.10.1～2021.3.31 hiramoto@nano.iis.u-tokyo.ac.jp

612019年度
氏

第5章

5-2

VDEC概要62

大規模集積システム設計教育研究センター 全国運営協議会委員名簿

名

所

属

・

職

位

任

期

連
Tel/Fax絡先E-mail藤田昌宏

東京大学大規模集積システム設計教育研究センター教授

2018.4.1～2020.3.31

池田誠

東京大学大規模集積システム設計教育研究センター教授

2018.4.1～2020.3.31

TEL 03(5841)6661

ikeda@silicon.u-tokyo.ac.jp

高木信一

東京大学大学院工学系研究科電気系工学専攻 教授

2018.4.1～2020.3.31

TEL 03(5841)7467

takagi@ee.t.u-tokyo.ac.jp

池辺将之

北海道大学量子集積エレクトロニクス研究センター

2019.4.1～2020.3.31

TEL/FAX 011-716-6004 ikebe@ist.hokudai.ac.jp

須川成利

東北大学大学院工学研究科技術社会システム専攻

2019.4.1～2020.3.31

TEL 022(795)4835

一色

剛

東京工業大学 工学院 情報通信系教授

2018.4.1～2020.3.31

TEL/FAX 03(5734)2842 isshiki@ict.e.titech.ac.jp岡田健一

東京工業大学工学院電気電子系教授

2018.4.1～2020.3.31

TEL 03-5734-3764

okada@ee.e.titech.ac.jp

2018.4.1～2020.3.31

TEL 03-5286-3400

shi@waseda.jp

2018.4.1～2020.3.31

TEL 076(234)4863
FAX 076(234)4863

kitagawa@is.t.kanazawa-u.
ac.jp

2018.4.1～2020.3.31

TEL 052(789)4388
FAX 052(789) 4696

kawaguti@itc.nagoya-u.
ac.jp

史

又

華

教授

早稲田大学基幹理工学部電子物理システム学科

北川章夫

金沢大学理工研究域電子情報学系

河口信夫

名古屋大学大学院工学研究科計算理工学専攻
教授

教授

教授

教授

TEL 03(5841)6673
FAX 03(5841)6724

fujita@ee.t.u-tokyo.ac.jp

shigetoshi.sugawa.d4@
tohoku.ac.jp

小野寺 秀俊京都大学大学院情報学研究科通信情報システム専攻

教授

2018.4.1～2020.3.31

TEL 075(753)5314
FAX 075(753)5343

onodera@i.kyoto-u.ac.jp

松岡俊匡

大阪大学大学院工学研究科附属アトミックデザイン研究センター 准教授

2018.4.1～2020.3.31

TEL 06(6879)7792
FAX 06(6879)7792

matsuoka@eei.eng.osaka-u.
ac.jp

藤島

実

広島大学大学院先端物質科学研究科
教授

半導体集積科学専攻

2018.4.1～2020.3.31

TEL 082(424)6269

fuji@hiroshima-u.ac.jp

井上弘士

九州大学大学院システム情報科学研究院情報知能工学部門教授

2018.4.1～2020.3.31

TEL 092(802)3793
FAX 092(802)3786

inoue@ait.kyushu-u.ac.jp

藤野毅

立命館大学理工学部電子情報工学科教授

2018.4.1～2020.3.31

TEL:077-561-5150( 直通 ) 8391( 内線 )FAX: 077-561-5150，
2663

fujino@se.ritsumei.ac.jp

兵庫明

東京理科大学理工学部電気電子情報工学科

2018.4.1～2020.3.31

TEL 0 4(7124)1501内3756
FAX 04(7122)5171

hyogo@ee.noda.tus.ac.jp

黒田忠広

慶應義塾大学理工学部電子工学科教授

2018.4.1～2020.3.31

TEL 045(566)1534
FAX 045(566)1534

kuroda@elec.keio.ac.jp

吉本雅彦

神戸大学大学院システム情報学研究科特命教授

2018.4.1～2020.3.31

TEL 078(803)6630
FAX 078(803)6630

yosimoto@cs.kobe-u.ac.jp

名倉徹

福岡大学工学部電子情報工学科

2019.4.1～2021.3.31

TEL 092(871)6631

nakura@fukuoka-u.ac.jp

教授

教授

5.3

新任・退任ご挨拶

新任のご挨拶
竹内 健

社になりました．本当に何があるか，人生わからない
ものです．いま感染症でみなさまは大変な生活をされました竹内と申します．どうぞこれからよろしくお願ない（？）のは，予測不可能なトラブルがあっても「そいします．今まで東大（学部・修士）→東芝→東大→のようなものだ」と段々慣れてきます．それはさてお

中央大学→東大というキャリアでしたので，学生の時

き，この数年は日本の半導体産業の凋落と共に，「半導も含めると3度目の本郷です．その間，半導体業界・集体・集積回路の研究の冬の時代」がありました．具体

積回路をめぐる状況は大きく変わりました．学生時代

的には国家プロジェクトなどで，半導体関係で研究資はちょうど NHK で「電子立国・日本」が放映され，半金を得ることも難しくなりました．そういう状況も，い導体産業が日本を背負っているという風潮もありまし

まは AI チップや新コンピューティングブームで，ようた．しかし東芝に入社してからは，日本の半導体産業

やく改善しそうです．私の研究としては，AI 応用に向は落ちる一方．自分自身は NAND 型フラッシュメモリ

け て， デ ー タ の 処 理 と 記 憶 を 統 合 し た CiMの事業の立ち上げに参画するという，貴重な経験・成（Computation in Memory），メモリを中心とするコン

功体験をすることができました．自分は東芝に育ててピューティングが注目されています．ようやく「日本頂いたと今でも感謝しています．フラッシュメモリ事の半導体の冬の時代」が終わりそうな兆しもあり，日業は大きく成長して，頼もしい限りです．そう思って本の半導体を多少なりとも立て直せるよう，微力ながいた最中，突然東芝で，不適切会計事件が露見しましら頑張りたいと思います．どうぞご指導ご鞭撻のほどた．東芝は経営危機に陥り，古巣のフラッシュメモリ

よろしくお願いします．

5-3

VDEC概要ていると思います．年を取ることの唯一良いかもしれ第5章

本年4月から工学系研究科電気系工学専攻に着任し部門はファンドに売却．今ではキオクシアとして別会

濱田 基嗣
2020年1月より，d.lab 特任教授を拝命いたしました
濱田と申します．

ムーアの法則の限界が声高に叫ばれ，少なくとも半導体のスケーリングがペースダウンした現在において，勝負を決めるのは，“ デザイン ” です．本学工学系に新たに設立されたばかりの d.lab に，このタイミングで参1996年3月に本学電子工学専攻博士課程を修了後，同画させていただけるのは僥倖の極みです．これまでの年4月に（株）東芝に入社し，デジタル回路の低消費電産業界／学術界での集積システムの研究開発の経験を力化，無線通信用集積回路の高性能化，パワーマネー

活かし，デジタル／アナログ，高速／低電力，有線／ジメント用集積回路の高効率化など，半導体集積回路

無線などさまざまな技術を適材適所に組合せて，頭一の研究開発に従事しました．2016年3月に東芝を退職し，つ抜けた際立つシステムの設計をリードしていきたい

同年4月より慶應義塾大学理工学研究科特任教授としと考えております．微力ではございますが頑張って参て，低消費電力高速3次元集積技術を研究してまいりま

りますので，皆様のご指導ご鞭撻のほど，よろしくおした．

願い申し上げます．

63

5.4

決算報告

（円）

1. 運営費交付金
事項

収入（予算配分）額

支

出

額

過

不

足

額

共通経費

431,099,601

392,677,731

38,421,870

研究経費

67,023,753

65,457,496

1,566,257

計498,123,354

458,135,227

39,988,127

第5章

5-4

2. 2019年度受託研究

VDEC概要

教員名
1

2

池田

池田

委 託 者

研 究 題 目受託金額（円）誠

IoT 推 進 の た め の 横 断 技 術 開 発 プ ロ ジ ェ ク ト ／国立研究開発法人新エネル
Sensor-to-Cloud Security ～ビッグデータを守る革ギー・産業技術総合開発機構
新的 IoT セキュリティ基盤技術の研究開発

20,000,000

誠

戦略的イノベーション創造プログラム（SIP）第2期
電子商取引安全技術研究組合 ／ IoT 社会に対応したサイバー・フィジカル・セキュ(ECSEC)
リティ／（A1）IoT サプライチェーンの信頼の創出
技術基盤の研究開発

7,245,000

12,277,000

3

池田

誠

高効率・高速処理を可能とするAIチップ・次世代コ
電子商取引安全技術研究組合 ンピューティングの技術開発／革新的AIエッジコン(ECSEC)
ピューティング技術の開発／AIエッジデバイスの横断的なセキュリティ評価に必要な基盤技術の研究開発

4

池田

誠

国 立 研 究 開 発 法 人 新 エ ネ ル AI チップ開発加速のためのイノベーション推進事業
ギー・産業技術総合開発機構／ AI チップ開発を加速する共通基盤技術の開発

1,117,994,000

誠

高効率・高速処理を可能とする AI チップ・次世代コ
国立研究開発法人産業技術総合
ンピューティングの技術開発／革新的 AI エッジコン
研究所→ (2019.10.1付 ) セキュ
ピューティング技術の開発／セキュアオープンアー
アオープンアーキテクチャ・エッ
キテクチャ基盤技術とその AI エッジ応用研究開発のジ基盤技術研究組合
うち TEE ソフトウェア

20,000,000

5池田

戦略的イノベーション創造プログラム（SIP）／重要
インフラ等におけるサイバーセキュリティの確保／
電子商取引安全技術研究組合 （a4）IoT 向けのセキュリティ確認技術（IoT 向けの(ECSEC)
セキュリティ確認技術の研究開発）/IoT システムを構成する機器のためのセキュア暗号モジュールの開

6

池田

誠

7

三田

吉郎

国立大学法人京都大学

国立研究開発法人科学技術振興 IoT とモバイルビッグデータ処理のための高信頼高機構
機能サイバーフィジカルシステムの構築

28,912,000

国立研究開発法人科学技術振興
テラヘルツイメージング集積回路の研究
機構

13,650,000
6,682,000

33,185,000

発 / 暗号モジュール試作開発

8

藤田

昌宏

9

池田

誠

10

飯塚

哲也

国立研究開発法人科学技術振興 リアルタイム学習推論機能創出に向けた回路設計技
機構
術基盤構築

11

藤田

昌宏

独立行政法人日本学術振興会

合64

微細加工プラットフォーム計

丘陵地域における地滑りの予測・検出・監視システム

74,200,000

815,000
1,334,960,000

3. 2019年度共同研究
教員名
1

三田

吉郎

申 込 者
株式会社ニューフレアテクノロジー

研 究 課 題
三次元 MEMS 構造プロセスの研究

受託金額（円）
8,000,000

LSI 一体集積に向けたシリコン上 PbS

2

肥後

昭男

ローム株式会社

コロイド量子ドット赤外フォトダイ

2,160,000

オードの高感度化

3

池田

誠

4

飯塚

哲也

5

藤田

昌宏

国立研究開発法人産業技術総合研究所

AI チップ開発を加速する共通基盤技術の開発

ソニー株式会社 R&D センター 統合技 ランダムアナログ入力用時間デジタル

1,100,000
9,800,000

変換器の研究（Step2）

株式会社ネクスティエレクトロニクス

超集積 LSI の故障・不良解析技術の高度化に関する研究4,994,000

AI 機能付デジタル・アナログ・センサ
国立研究開発法人産業技術総合研究所（DAS）集積システムに関する研究開発

2,750,000

池田

誠

7

藤田

昌宏

株式会社アドバンテスト

先端 LSI 開発環境・テスティング技術

10,000,000

8

三田

吉郎

株式会社アドバンテスト

集積化微小 MEMS による高機能センサの研究

5,000,000

合計

43,804,000

VDEC概要6

5-4
第5章

術開発第一部門化合物半導体開発部

4. 2019年度寄附金
受入件数：2件

受入額 計30,500,000円（株式会社アドバンテスト，株式会社シルバーアイ）

65

第6章

6.1

第6章

6-1

研究報告
66

研究報告

全体概況
研究発表

研究室構成
人数（名）

研究論文

国際会議

その他

旧 VDEC・d.lab 教員

60

22

39

46

0

3

8

協力教員

64

20

52

63

1

1

12

著書（冊） 特許（冊） 受賞（件）6.2

研究室構成員（令和元年度）

黒田研究室

構成

Zhou Zongjin

修士2年

Jin Chaoyi

修士2年

黒 田

忠 広

教授

Wang Fudong

修士1年

濱 田

基 嗣

特任教授

Zhang Yuechuan

修士1年

四 手 井

綱 章

学術支援専門職員

Ding Yi

修士1年

岡 田

光 司

学術支援専門職員

廣 田

海 斗

修士1年

学術支援専門職員

小 池

良 吾

学部4年

イップ ウェイイェン
池田研究室
田

誠

吉 川
荒 川

小林研究室

構成

教授

小 林

正 治

准教授

俊 之

特任研究員

武

継

璇

特任研究員

文 男

特任研究員

金

成

吉

博士3年

非

博士3年

文

修士2年

純	修士2年（現在 医学系

蔡

莫

研究科博士課程）

項

嘉

杉 山

昇 太郎

修士2年（現在 SONY）

Paul Johansen

武 田

直 嗣

修士2年（現在 SONY）

梅

瀟

然

修士1年

笛

修士2年（現在 Huawei）

沢 辺

慶 起

修士1年

崔
劉

玉

清

修士2年

蒋

定

宇

修士1年

飯塚研究室

修士2年

構成

Bayasgalan Amartuvshin

修士1年

中 山

亮 平

修士1年

飯 塚

哲 也

准教授

池 田

健 人

（現在 修士1年）
学部4年

徐

祖

VDEC 特任講師

直（現在 修士1年）
学部4年

Nguyen Ngoc Mai Khanh

VDEC 助教

ビャムバドルジ ゾルボー

博士2年

王

璟

修士2年

小 島

尚 輝

修士2年

渡

辺

藤田研究室

構成

楽

藤 田

昌 宏

教授

高 橋

奈 悟

修士2年

松 本

高 士

助教

山 﨑

大 輔

修士2年

Amir Masoud Gharehbaghi

特任助教

長

将

修士1年

Wang Peikun

博士3年

原

崇

文

修士1年

木 村

博士3年

堀 川

貴 道

学部4年

Le Xingming

修士2年

松

英

学部4年

Wang Junbo

修士2年

Gao Ruitao

修士2年

Gu Jian

修士2年

Liu Yuhang

修士2年

高 木

Lu Qi

修士2年

竹

Liu Zihao

修士2年

トープラサートポン カシディット

助教

Zhang Xinpei

修士2年

陳

志

方

（客員研究員）

合 田

瑛 洋

修士2年

何

鐘

培

（研究員）

宮 坂

幸 雄

修士2年

曺

光

元

博士3年（工学系）

悠 介

研究報告

池

構成

第6章

6-2

田

岡

高木・竹中研究室

構成

信 一

中

充

教授
准教授

67

李

強

博士3年（工学系）

希博士3年（工学系）

敏

博士2年（工学系）

関 根

尚 希

博士2年（工学系）

ロ ダ

ヌ ル

博士2年（工学系）

李宗

恩

博士1年（工学系）

趙子

強

博士1年（工学系）

璇

博士1年（工学系）

尹

尚

林

第6章

6-2

澈

羅

研究報告

陳

家

驄

博士1年（工学系）

王子

龍

修士2年（工学系）

呂東

晟

修士2年（工学系）

湯涵

智

修士2年（工学系）

圭

修士2年（工学系）

隅

田

陳

乾

峰

修士2年（工学系）

呉冬睿

修士1年（工学系）

張暁軒

修士2年（工学系）

林

早阳

修士2年（工学系）

宮 武

悠 人

修士1年（工学系）

大 野

修 平

修士1年（工学系）

安淳

修士1年（工学系）

田 原

建 人

修士1年（工学系）

竹

ティパット ピヤパッタラクン

修士1年（工学系）

韓雪揚

修士1年（工学系）

王澤宇

修士1年（工学系）

名 幸

瑛 心

学部4年（工学部）

渡 辺

耕 坪

学部4年（工学部）

三田研究室

ラットフォーム

昭 男	特任講師
吉太 田悦 子	学 術 支 援 専 門 職 員( ナノテクノロジー・プ
ラットフォーム

技術支援担当 )島 本

直 伸	特 任 研 究 員 ( ナ ノ テ
クノロジー・プラット
フォーム代表機関

東

日本方面コーディネータ)大 西廉 伸	特任研究員( ナノテ

クノロジー・プラット
フォーム代表機関

東

日本方面コーディネータ)
澤 村智 紀	技術専門職員（武田先端知クリーンルーム管
理室）

河 井
渡 邊

哲 子	事務補佐員
か を る	学 術 支 援 職 員 ( ナ ノテクノロジー・プラッ
トフォーム事務局 )廣 澤公 彦	学 術 支 援 職 員 ( ナ ノ当)	（仏 CNRS C2N 研究所/LIMMS 研究所）
エリック	特任研究員( ナノテ

クノロジー・プラット
フォーム

技術支援担

当)
誠	特 任 研 究 員 ( ナ ノ テ
クノロジー・プラット
フォーム

武田ク

リーンルーム管理室担卿	客員研究員

ルブラッスール

技術支援担当 )

准教授（ADVANTEST D2T）

68

( ナノテクノロジー・プ

トフォーム

肥 後

原

彩 子	学 術 支 援 専 門 職 員

テクノロジー・プラッ

吉 郎

藤

水 島

構成

三 田

黄

当)

技術支援担

佐 藤

善 亨	工 学 系 共 同 研 究 員( ナノックスジャパン )高 田武 晃	VDEC 共 同 研 究 員( アドバンテスト )瀧 澤昌 弘	VDEC 共 同 研 究 員( アドバンテスト )中 山雄 太	工 学 系 共 同 研 究 員( コニカミノルタ )宇 佐 美尚 人	日本学術振興会博士研究員

Ranga Reddy

博士3年

岡 本

有 貴

博士3年

稲 垣

俊 典

修士2年

栗 山

大 成

修士2年

屋

拓

修士1年

宮 澤

駒 宏

修士1年

角

啓

学部4年

江 澤

智 也

学部4年

槌
三

（仏 ENS Paris-Saclay）
Muneera AL SHAIBAH	工学系研究科インター（UAE

Khalifa

University）

研究報告

ン シ ッ プ 生（ 修 士 ）

6-2
第6章

Thomas BAUVENT	大 学 院 特 別 研 究 学 生

Romain CATRY	工学系研究科インター（仏ンシップ生（博士）Université FrancheComté）
Nirupam PAUL	d.lab-SICORP 短 期 滞
在 研 修 生（ 印 IITHyderabad）
Hemanth Kumar CHEEMALAMARRI	d.lab-SICORP 短 期 滞
在 研 修 生（ 印 IITHyderabad）
Vipin NAIR	d.lab-SICORP 短 期 滞
在 研 修 生（ 印 IIT
Bombay）

69

6.3

研究概要

黒田研究室

(http://www.kuroda.t.u-tokyo.ac.jp/index.html)

TCI:ThruChip Interface

システムでは Trusted Execution Environment (TEE)の構築が重要である．RISC-V アーキテクチャの TEE
向け仕様拡張のタスクグループに参加し，IoT 向けシ
ステムに適するように仕様提案をした．また，TEE 向黒田 忠広，濱田 基嗣，四手井 綱章，岡田 光司，イッけハードウェアの面積オーバーヘッドを評価し，IoT

プ ウェイイェン

向け小規模プロセッサへの適用性を考察した．

チップの配線を巻いて作ったコイルの誘導結合を用
第6章

6-3

いて積層チップ間でデータ転送を行う3次元集積技術の高機能暗号エンジンの検討

研究報告

研究を行っている．TSV（シリコン貫通電極）と同等

池田 誠，蔡 純 , 杉山昇太郎，中山亮平

以上の性能を低コストで実現可能である．本年度は，検索可能暗号や ID・属性ベース暗号に代表される高TCI 積層時の電源供給を TSV なしで行う技術である

機能暗号は，クラウドサービスにおいて最大の懸念事

HDSV（Highly Doped Silicon Vias）技術と，TCI を活項となるプライバシーの権利の保護を暗号学的に支え用した2.5次元積層技術に関する発表を行った．

る基本技術であるが，演算時間が長く，基礎となる暗号方式によっては暗号文と鍵長が大きいという欠点が

TLC:Transmission Line Coupler

ある．本研究では，楕円曲線ペアリングと完全準同型

黒田 忠広，濱田 基嗣，四手井 綱章，岡田 光司，イッ

暗号の2つの暗号方式についてそれぞれハードウェア設

プ ウェイイェン

計・実装による高速化を行なった．ハードウェア設計

ボード上の伝送線路の電磁結合を用いて，ボード間では演算器の構成に自由度があるため，本研究では演でデータ転送を行う技術の研究を行っている．従来型

算の粒度を剰余環の演算に設定し，暗号アルゴリズムのコネクタで問題となる，摩耗，耐震性，インピーダ

中の小規模ループをアンロールすることでパイプライ

ンス整合などの問題がなく，安価で高性能な無線コネ

ンアーキテクチャを構成している．このパイプラインクタを実現可能である．本年度は，USB3.0の信号をに合わせてデータ入力をスケジューリングすることで，TLC 無線コネクタを介して接続することに成功し，学レイテンシ・スループットを改善した．以上により，楕内外にてデモを行った．

円曲線ペアリングでは8.2us/pairing という結果が得られた．完全準同型暗号では，GPU と比べて論理合成段

池田研究室(http://www.mos.t.u-tokyo.ac.jp)

高性能暗号エンジンの設計最適化

70

階でスループットが19.2倍改善された．
リザバーコンピューティングシステムのハードウェア
実装池田 誠，池田健人，荒川文男

池田 誠，蔡 純 , Amartuvshin Bayasgalan

クラウドからセンサノードまで広範な要求仕様に応

人工ニューラルネットワーク（ANN）のハードウェ

じて設計される高性能暗号エンジンに，データパスに

アの実現は，ハードウエアリソースの最適化が大きな着目した演算処理の最適化を行った．ASIC などのハー課題となっている．ランダムリカレントニューラルネッ

ドウェアにおける高性能暗号設計の課題として，製造

トワーク（RNN）に基づくリザーバコンピューティン

コストが高く，暗号に用いる数式やパラメータを変更

グ（RC）は，時系列データ処理に適した単純でかつ強する場合の再実装が困難である事が挙げられる．本研

力な手法であり，入力を高次元空間にマッピングする

究では暗号曲線や演算器，演算並列数などをパラメーためのリザーバと，リザーバ内の高次元状態からのパタとする暗号設計空間を構築し，探索結果としてスルー

ターン分析のための読み出しから構成されている．リ

プットとレイテンシ共に高性能となるパラメータを得

ザーバ内のパラメータは固定で，読み出し部のみが，線た．また，そのパラメータを用いて HDL を自動的に形回帰や分類といった簡易な手法で学習がなされる．こ

記述し，最適化された暗号エンジンを低コストで実装のため，他のリカレントニューラルネットワークと比する環境を構築した．一方，暗号エンジンを活用する

較し，リザーバコンピューティングは学習が高速であり，学習に要するコストが低いことが利点としてあげ積されており，三次元積層によって検波器と接続されられる．Brain-Machine インターフェースへの応用をる．各 ROIC は，トランスインピーダンス増幅器とロッ想定した脳波時系列データ処理を行う，オンライン学

クインアンプ，ΔΣアナログディジタル変換器と InAs

習機能を備えたエコーステートネットワーク（ESN）

MOS-HEMT の特性を校正するためのディジタルアナのハードウェア実装に関して検討を行った．

ログ変換器が実装されている．読み出しの対象となるピクセルの選択とΔΣ ADC の出力値の読み出しはチッ
プに集積された SPI を介して行われる．試作したチッ設計

プは，アンテナと InAs MOS-HEMT のアレイが集積さ

本研究では，タイミングエラーを避けた高スループッ

元積層され，テラヘルツ信号発生器により生成された

トのゲートレベルパイプライン型自己同期回路の設計

900GHz の信号を用いた測定によりロックインアンプに取り組んでいる．本研究で用いるデュアルパイプラ

による同期検波の実現と0.215pW/ √ Hz の等価雑音電イン型自己同期回路の論理ゲートでは，一つの終了検力の達成を確認した．

6-3

研究報告

池田 誠 , 崔 笛れたガラス基板のチップとスタッドバンプにより三次

第6章

ゲートレベルパイプラインを実現する自己同期回路の出信号で同じ論理の2つの DCVSL 回路が交互に動作し，一方の DCVSL が演算を行う際にもう一方の DCVSL がプリチャージを行うため，プリチャージによる時間のロスが存在しない．加えてゲートレベルでのパイプラ

藤田研究室（http://www.cad.t.u-tokyo.ac.jp）

イン化によりスループットの向上が可能である．高ス

行列 - ベクトル積に対する並列アルゴリズムの合成とループット動作，レイテンシの削減と面積使用率の改一般化について善を実現できる自己同期演算ユニットの設計を検討した．

藤田昌宏，合田瑛洋，アシーシュ ミタル，宮坂幸雄
近年，ニューラルネットワークの研究が活発に行わ

スマートイメージセンサを用いた高機能計測手法とセれていることによって行列 - ベクトル積の計算を行う

キュアセンシング

ことが多くなってきた．本研究では，4つの計算ノード

武田直嗣，劉 玉清 , 蒋 定宇 , 渡辺 直が一方向のリング状に結合しているトポロジーにおいイメージセンサに情報処理機能を統合したスマートて，ある特定の大きさの行列に対する行列 - ベクトル

イメージセンサに基づく高機能計測とセキュアセンシ

積を計算する並列計算アルゴリズムを自動的に最適にングの実現に取り組んでいる．高機能計測では，変調合成する手法を提案した．本研究では32×32の行列に

光投影に基づき電流モードで背景光を除去する ToF イ

おいて合成された計算アルゴリズムを N × N の行列のメージセンサを提案し，回路実装・評価を進めている．

場合に一般化する手法を提案した．

セキュアセンシングでは，パルス周波数変調とディジ
タル処理により背景光および雑音を除去し信号選択を

通信制約を考慮に入れた並列アルゴリズムの合成とそ行う ToF イメージセンサを提案し，回路実装・評価をの一般化について進めている．

藤田昌宏，宮坂幸雄，ガラバギ アミル マスード，
合田瑛洋

テラヘルツ帯ビデオイメージングに向けた微弱信号の読み出し回路の設計と評価

近年，ニューラルネットワークや機械学習を含む様々な場面において並列コンピューティングが利用される

池田 誠，吉川俊之

ようになってきている．各々の並列環境に合わせて最

テラヘルツ帯ビデオイメージングデバイスにおいて，適な計算アルゴリズムを設計することは，特に通信のInAs MOS-HEMT により検波された微小信号をディジ

オーバーヘッドが発生しないようにするという観点か

タル信号へ変換しデバイスの外部へ読み出すための回ら必ずしも容易ではない．そこで本研究では，ユーザ

路（ROIC）を設計した．180nm CMOS プロセスにおが設定した通信制約の下での最適な並列計算法を提案

いて試作されたチップには，8×7の ROIC アレイが集した．目標とする問題についてまず小さなサイズで最71

適なスケジューリングを自動生成し，その結果をもとなっている．多重故障においては全ての可能な故障のに次に半自動的により大きなサイズの問題での最適な数が膨大なため，完全にカバーすることは困難である．

スケジューリングを生成する．行列 - ベクトル積の問

多重故障を扱う手法が複数提案されてきたが，それら題や畳み込みニューラルネットワークの計算問題におは許容範囲の実行時間内で全ての故障を検出するコン

いて本提案手法の正しさと有効性が確認できた．

パクトなテストパターンを生成できていない．この問題を解決するため，本研究ではインクリメンタルな多

第6章

6-3

ゲートレベルの順序回路デバッグのための信号選択手

重縮退故障のための ATPG 法について提案した．全体法についての n 重故障リストを見る代わりに n-1 重の故障に対す

研究報告

藤田昌宏，ガラバギ アミル マスード，木村悠介

る既存のテストパターンによって検出されない故障の本研究ではバグのあるゲートレベルの順序回路を修

みを選択する手法を提案した．単一故障の完全なテス

正して仕様に従った回路にする手法を提案した．回路

トセットから出発してインクリメンタルに全多重故障

最適化に払われたエフォートを活用するために回路修を扱うことができた．さらに未検出の故障の数は全多正はできるだけ小規模になるようにする．修正すべき

重故障を扱う場合より極めて少ないため，提案手法で箇所が与えられている場合，組合せ回路をデバッグすは全故障をカバーするコンパクトなテストパターンをる手法を適用し，仕様とバグのある回路の状態対応を許容範囲内の実行時間で生成することができた．

繰り返し計算することによって該当部分のパッチ関数
に対する適切なファンイン信号セットを見つける手法を提案した．ITC99ベンチマーク回路で実験を行い，2つの回路間の30,000の到達可能状態ペアがあるときにも本手法が有効であることを確認した．

小林研究室(http://nano-lsi.iis.u-tokyo.ac.jp)

負性容量トランジスタのデバイス物理に関する研究
小林正治，平本俊郎

高速でスケーラブルな手法を用いた近似演算回路設計
法について

強誘電体 HfO2をゲート絶縁膜とする負性容量トラン
ジスタは，サブスレショルド係数が60を切ることで超藤田昌宏，ガラバギ アミル マスード，リク キ

低電圧動作が期待される次世代トランジスタ技術であ近似計算はその正確さと低い消費電力，短い遅延，小る．しかし，サブスレショルド係数が60を切るメカニ

さい回路面積とのトレードオフのもとでエラートレラ

ズムや負性容量トランジスタに特有の現象を説明できントな手法に適用される．本研究ではニューラルネッ

る包括的な物理メカニズムは未解明であった．本年度

トワークの計算のように機械学習における本質的な計の研究では，本研究室が提唱してきた強誘電体のダイ

算要素のうち，特に乗算器と加算器をターゲットとしナミクスに基づく過渡的な負性容量の物理モデルをて近似演算回路を設計する手法に焦点を当てる．本研

ベースにすることで，負性容量トランジスタで現れる

究では与えられた正しい回路から近似回路を生成する

負性微分コンダクタンスおよび逆 DIBL 効果が説明で手法を提案した．まず小さな回路で近似回路生成アル

きることを解明した．

ゴリズムを検討し，それをもとに同じアーキテクチャのより大きな回路に対して近似回路を生成する．我々三次元積層型高密度化に向けた IGZO チャネル強誘電は2つの手法を提案し，異なるアーキテクチャの加算器

体トランジスタメモリの実証と乗算器に対して提案手法を適用した．我々の手法は

小林正治，平本俊郎

現在広く使われる手法に比べて1桁以上高品質な回路を

強誘電体トランジスタ（FeFET）メモリは新しい生成することが分かった．

CMOS と整合性の高い HfO2材料を用いることで低消費電力かつ高密度なメモリとして期待されている．ス

72

インクリメンタルにテストパターンを拡張する手法にトレージ応用としてフラッシュメモリと競合するため基づいた多重縮退故障のための ATPG についてには，FeFET 固有の信頼性の問題を克服し，三次元積

藤田昌宏，ガラバギ アミル マスード，王 培坤

層構造による低コストな高密度メモリの実現が必要で特に大規模な回路の場合のように，製造される回路ある．本研究では，三次元積層型 FeFET の実現に向けに含まれるトランジスタ数が非常に多くなるにつれててチャネルとしてポリシリコンではなく酸化物半導体

単一縮退故障だけでなく多重縮退故障が生じやすくである IGZO を用いたメモリデバイスを提案，400℃以

下のプロセスを用いて信頼性劣化の要因となる界面層

グマトリックコンポーネントの推定を行っていたが，従を形成することなくデバイス試作ができ，3V 以下の低来手法では計測の時間がかかると同時にその精度が充電圧で書き換え可能で，かつほぼ理想的なサブスレショ

分確保出来ないと言う問題がある．従って，マルチトー

ルド特性を示すメモリ特性を実証した．

ン信号を使用した MWC の新しいキャリブレーション
方法により単一の測定で実際のセンシングマトリック

強誘電体 HfO2を用いた不揮発性 SRAM および FeFETのモデリングと設計スを推定する手法を提案した．
また，MWC のノイズ耐性について解析的に明らかにするため，MWC の雑音指数を平均的に評価する

強誘電体 HfO2を用いたメモリデバイスは CMOS プ

ANF（Average Noise Figure）を定義し，その性能を解ロセスとの整合性が高く，低コストで低消費電力なメ析的に導出した．そしてノイズを考慮した MATLAB

モリとして期待されている．単体デバイスでのメモリシミュレーションでこの式が妥当であることを確認しデバイスの研究は多数あるが，その微細化やアレー化

た．また，実際の測定により解析結果が妥当であるこ

した場合の課題を提起している研究例は少ない．本研とを実証した．

慮したモデルを用いて，① IoT 応用に向けたノーマリー

アナログ集積回路設計自動化・最適化技術

オフコンピューティングのための不揮発性 SRAM の動

飯塚 哲也，徐 祖楽，小島 尚輝，長田 将，松岡 英

作安定性を検討し微細化可能性を明らかにするとともアナログ集積回路の設計には，手動でのレイアウトに，② FeFET のアレー化に関して disturb を考慮して作成や各種パラメータの探索など，時間と労力を要す

最適なセル構成を提案した．

る場面が多い．その負担の削減や性能向上を目的とし

研究報告

究では，強誘電体 HfO2とトランジスタのばらつきを考

6-3
第6章

竹内潔，小林正治，平本俊郎て，設計自動化や回路最適化といったアナログ集積回

飯塚研究室(http://www.mos.t.u-tokyo.ac.jp)

広帯域信号向け波形再生技術

路の設計支援技術に関する研究を行った．
逐次比較レジスタ型（SAR 型）ADC の自動設計手法とそれに適したアーキテクチャについて研究を行った．
信号処理系に不可欠なADCの設計を自動化することに飯塚 哲也，ビャムバドルジ ゾルボー

より，系全体の素早い実装が可能となり，コスト削減

スパースで広帯域な信号の受信やコグニティブ無線に大きく貢献できると考えられる．本年度では，前年を実現しうるサブナイキストサンプリングのアーキテ

度に提案済みのスタンダードセルで構成された各要素

クチャとして MWC（Modulated Wideband Converter）

回路に関して，それぞれの性能向上手法を考案した．特が注目されている．また自動試験装置などではサンプに，抵抗性 DAC のプリディストーション手法により変リングレートが限られているため，MWC は広帯域で換の線型性を大きく向上させることが可能となった．分

動作するデバイスの測定にも役立つと考えられる．

解能10ビットの SAR 型 ADC を提案自動設計フローで

本研究では MWC のスパースで広帯域な信号に対す設計し，シミュレーションにより動作を確認した．シる測定器としての実現可能性について調査を行った．

ミュレーション結果によると，変換1ステップあたりの

MATLAB で MWC のシミュレーションモデルを作成し，消費電力は2.3 pJ 程度と見積もられた．

理想的な条件においては MWC システムが広帯域な入新規なループ構造を用いることで，低雑音・低スパー

力信号を再構築できることを示した．しかし MWC のを既存手法と比較してよりコンパクトな形で実現する実装を行う場合，非理想素子やノイズなどの影響で適Fractional-N PLL の設計を行った．Harmonic Mixer

切に動作しない可能性がある．

（HM）を用いたデュアルフィードバック構造を用いる

そのため，既製のアナログコンポーネントを使用しことで，分周器において生じた量子化雑音と位相比較てシングルチャネル MWC の実装を行った．理想的な器の非線形性によるスパーが増幅されないことを実測

センシングマトリックスに基づく再構成パフォーマンとシミュレーションを用いて示した．また各要素回路

スは，理想的でないハードウェアコンポーネントのたの性能を考慮し，ノイズと消費電力のトレードオフがめに無視できない誤差が生じる．従来のキャリブレー

最適化されるように設計を行った．

ション手法では，MWC システムに対して連続したシ

センサインタフェース等の用途にむけて，小面積かングルトーン信号を入力することで，実際のセンシン

つ高い SNR を得られるという特徴を持つサイクリック

73

第6章

6-3

研究報告

アシスト型 MASH（Multi-stAge noise SHaping）ADCもない，有線通信の速度は向上している．また映像機に着目した．この回路における容量ミスマッチやアン器の高解像度化や自動車の電装化によりアプリケー

プの DC ゲインの有限性といった非理想性による量子ションに必要なデータレートも向上している．技術・化誤差の影響を解析することで性能低下の主要因を明需要の両面から通信を高速化する必要があるが，それらかにし，回路設計の指針を示すことを目的とした．サを妨げる要因の1つとなっているのがクロストークであイクリックアシスト型 MASH ADC は初段が初段がデる．クロストークの対策として，先行研究では受信回

ルタシグマ ADC，二段目がサイクリック ADC で構成

路でクロストークを低減する手法が提案されていた．本

された1-0MASH 型 ADC である．Simulink を用いたシ研究では先行研究をもとに，送信回路で遅延調整回路

ミュレーションを行った結果，サイクリック ADC にやハイパスフィルタを用いてクロストークを低減する

おけるアンプのゲインの影響は他と比べて小さい事が手法を提案した．シミュレーションを用いて，その手分かった．その他の非理想性は，理想値から最大で約法がより効果的にクロストークを低減できる可能性が10 dB ほど SNDR の低下に寄与することが分かった．

あることを示し，40nm プロセス技術を用いてクロス

また，後段のサイクリック ADC の入力が量子化誤差のトークキャンセル回路の設計を行い，実際の配線を測みであるため，後段のサイクリック ADC の線形性の定する事により得られた線路特性を用いたシミュレー

条件が緩和していることを確認した．

ションにより，クロストークキャンセル回路に性能ばらつきがある場合にも充分な効果が得られることを実

誘電体導波路通信に向けた高周波回路設計

証した．

飯塚 哲也，Nguyen Ngoc Mai-Khanh，山崎 大輔，
原 崇文，堀川 貴道

高木・竹中研究室

近年ミリ波帯を用いて広い帯域を利用した高速通信(http://www.mosfet.k.u-tokyo.ac.jp/)の研究が盛んに行われ，通信速度を維持しながらも低コストかつ通信距離を拡大する方法方法としてポリ

III-V/Ge Metal-Oxide-Semiconductor (MOS) FET

マーなどの誘電体材料を導波路として用いて有線通信とその3次元集積化に関する研究を行う方式が提案され研究の幅を広げている．
送信機において変調された電力増幅回路は必須であ74

高木信一，竹中充，

トープラサートポン

カシディット，り，その出力電力が大きいほど長距離通信やより低い曺 光元，林 澈敏，李 宗恩，尹 尚希，陳 家驄，

エラーレートでの通信が可能となる．本研究では電力

王

合成回路を用いて高い出力電力を持つ電力増幅回路を高 性 能 III-V 族 半 導 体 MOSFET お よ び Ge/SiGe

設計し，また出力電力の限界について考察を行った．さMOSFET を 実 現 す る と 共 に， こ れ ら の 高 移 動 度

らに CMOS 65nm プロセスにて試作・測定を行い，更MOSFET を3次元的に集積した CMOS を形成するためなる並列化における課題を提示した．

の研究を行っている．電子移動度が高い InAs 薄膜チャ

子龍，隅田

圭，竹安

淳，韓

雪揚

受信機では雑音指数が重要であり，それには最もアネルをスマートカットで熱酸化 Si 基板上に転写し，メンテナ側の増幅回路が大きく影響する．本研究では，そタル S/D の寄生抵抗を正確に評価する手法を提唱した．

れを想定した低雑音増幅回路の最適な設計手法を検討

酸化濃縮を用いた Ge-on-insulator（GeOI）MOSFET

した．線形素子として雑音指数において最適なトランの研究においては，GeOI 形成後に追酸化することで，ジスタのサイズを調べて，それに必要なマッチングを

初期の圧縮歪みが緩和後，0.5% 程度の伸張歪みが導入設計したが，実際にはミリ波などの高周波ではマッチされることを見出した．また Ge 膜を2.5 nm まで薄膜

ング部での挿入損失が非常に重要であることがわかっ化することで電子移動度が増加することを突き止めた．

た．またシステム全体として，誘電体導波路の実測に伸張歪みと薄膜化の効果により，膜厚2.5 nm の Ge 薄より取得した周波数特性を利用して複数の変調方式の

膜 nFET において，777 cm2/Vs と極めて大きな実効電検討を行った．

子移動度を得ることに成功した．

高速通信路におけるクロストーク低減手法

強誘電体ゲート絶縁膜 MOSFET に関する研究

飯塚 哲也，高橋 奈悟

高木信一，竹中充，

半導体プロセスの微細化による回路の性能向上にとトープラサートポン

カシディット，羅璇，林 早阳，田原

建人，王

澤宇，名幸

瑛心

Ge 中赤外光集積回路に関する研究

強誘電体をゲート絶縁膜に用いた MOSFET の研究

竹中充，高木信一，

を 行 っ て い る．ALD 法 に よ り Si 上 に 堆 積 し た Hf1-

トープラサートポン

xZrxO2において強誘電ヒステリシス特性をもった

趙MOSFET 動作を確認した．Hf1-xZrxO2の結晶化温度

Ge-on-insulator (GeOI) 基板上に形成した Ge 導波路を低くすることで低準位密度の Si 界面を実現できるこを用いた中赤外光集積回路の研究を進めている．SOGとを見出し，強誘電体ゲート MOSFET の優れたメモを使った固相拡散により高品位 PIN 接合を形成するこリ特性に向けたプロセスの改善を提案した．また，強とで，キャリア注入による光強度変調の効率を改善す

誘電体ゲート MOSFET のゲート直下における電荷密ることに成功した．また PIN 接合に逆バイアス印加す度の測定手法を提唱し，強誘電分極と界面トラップ電ることで，欠陥誘起の光電流を用いた受光器の動作に荷が強くカップリングしていることを見出した．エッ

初めて成功した．

子強，宮武

カシディット，何 鐘培，

悠人

第6章

6-3

ジ AI 応用に関しては，強誘電体のメモリ効果及び非線形特性を活かすことで，強誘電体ゲート MOSFET に

二次元材料デバイスに関する研究
竹中充，高木信一，し，作製した強誘電体ゲート MOSFET のリザバーコ

トープラサートポン

ンピューティング動作を実証した．

湯 涵智，張 暁軒，ティパット ピヤパッタラクン

カシディット，ロダ

ヌル，

研究報告

よる低学習負荷のリザバーコンピューティングを提唱

グラフェンや二硫化モリブデンを用いた半導体デバ
イスの研究を進めている．二硫化モリブデンを用いた

光配線 LSI に関する研究竹中

フォトトランジスタを試作し，光励起により発生した充，高木信一，トープラサートポン

カシディット，李強，

ホールがゲート絶縁膜にトラップされるフォトゲーティ

関根 尚希，湯 涵智，呂 東晟，陳 乾峰，呉 冬睿，

ング効果により，極めて高感度の受光器が得られるこ宮武とが実証することに成功した．また厚膜二硫化モリブ

悠人

シリコンフォトニクス等を用いて LSI の配線や I/O

デンをスコッチテープ法で Si 基板上に転写してショッを光化する研究を進めている．InGaAsP 薄膜をシリコ

ト―接合を形成し，二硫化モリブデンのキャリア濃度

ン光導波路上に貼り合わせたハイブリッド MOS 構造を定量的に評価することに成功した．

において，レーストラック型共振器を用いた光変調動
作に初めて実証した．また，SiO2埋め込みシリコン導三田研究室

波路を用いることで寄生容量を低減し，10 Gbps で変(http://www.if.t.u-tokyo.ac.jp)

調することに成功した．極薄 InP メンブレンを用いた
ハイブリッド MOS 構造を提唱し，テーパー構造を必Programmable Matter プロジェクト - エネルギー自立

要としないハイブリッド MOS 光位相シフタの実証に

型分散マイクロシステムによる形状可変体成功した．スロット導波路と極薄 InGaAs メンブレン

三田吉郎，三角啓，宇佐美尚人 ,を用いた低寄生容量受光器を提唱し，数値計算で特性エリックを明らかにした．

黄吉卿（CNRS LIMMS 研究所），
ロマン

AI 用シリコン光回路に関する研究
竹中充，高木信一，
トープラサートポン
湯 涵智，大野カシディット，李

修平，宮武

悠人，渡辺

ルブラスール，カトリ（仏 FEMTO-ST 研究所），

ユリアック

グェン（仏 FEMTO-ST 研究所），

ジュリアン

ブルジョワ（仏 FEMTO-ST 研究所）
，

強，

ブノワ

耕坪

ステファン

ピランダ（仏 FEMTO-ST 研究所），
ドラランド（仏 PSA-Peugeot）

ユニバーサル光回路などのプログラマブル光回路を集積化 MEMS（微小電気機械システム）のトップダ

用いた AI 用深層学習の研究を進めている．新たに提唱

ウンアプリケーションとして，自立マイクロシステム

したリング共振器クロスバーアレイを用いたプログラの研究を行っている．
「大きさ1cm 以下のマイクロロ

マブルシリコン光回路を試作し，深層学習の基本動作

ボットを多数環境に放出し，個々のロボットは近傍のの実証に成功した．

ロボットと通信を行いながら，協調的に環境測定などの高度な機能を実現するという自律分散システムを目

75

第6章

6-3

指している．2016年度より，集積化マイクロメカトロ

CMOS-VLSI の MEMS 後加工による高機能システムのニ ク ス 研 究 室（ 東 京 大 学 生 産 技 術 研 究 所 LIMMS,

産学連携研究研究報告

CNRS-IIS, UMI 2820）Host Professor の立場でフラン三田吉郎，稲垣俊典，栗山大成，ス共和国国立研究エージェンシー（ANR）の助成を得

佐藤善亨（ナノックスジャパン）て，仏 FEMTO-ST 研究所と PSA-Peugeot との産学共

VDEC を通じて試作した VLSI ウエーハを，武田先同で「組み合わせにより集合の形状変化が可能な自律

端知ビルスーパークリーンルームやその他のクリーンマイクロロボット Programmable Matter」の研究を開

ルームにおいて後加工することによって新規センサデ始している．特に，水中で自立泳動するマイクロシス

バイスを製作，評価する研究を行っている．後加工にテムの実現と背景物理の理解に研究目標を定めている．

関する知見として，トランジスタが作製された直後（配2019 年度は，3D プリンタで微細造形した Matter 外骨

線前）のウエーハ引き渡しを受け，熱工程を伴う後加格に静電引力を実際に加え吸着するシステムの提案実工プロセス（成膜，インプラ，ドライブイン）を施し証を行い，吸引力の電気磁気学 ( 静電気 ) 特性を検証．

てもトランジスタ特性の劣化はそれほど進行しないこさらに，骨格に巻き付ける形で任意法線方向の面に電と，VLSI をあらかじめ Silicon-on-Insulator (SOI) 基板

極を形成するための柔軟な電極の作製法について実証の上に配置した構造を MEMS 後加工できることなどがした．

分かっている．共同研究開発する素子の種類は共同研
究先との相談により様々だが，作製テクノロジは共通

電子線リソグラフィと MEMS プロセスによる微細電極のものを利用できるところが産業的に重要である．数構造の流体素子への集積化作製手法の研究

多くの企業の興味を引き，各社との共同研究ベースで三田吉郎，肥後昭男，江澤智也，太田悦子，

電子デバイスの試作が進んでいる．共同研究を端緒と水島彩子，岡本有貴，鷲津信栄（アドバンテスト），する研究が本年度1件外部受賞を果たした．

高田武晃（アドバンテスト），藤原誠，澤村智紀
電極構造の微細化によるセンサ素子の更なる高感度集積化 MEMS による高感度超音波プローブの研究化，高機能化を目指し，電子線リソグラフィと MEMS

三田吉郎，肥後昭男，吉村武 ( 大阪府立大学）,

加工プロセスを組み合わせた微細電極のトップダウン

水野隆（コニカミノルタ）,

作製手法の高度化に取り組んでいる．局所的に測定電鈴木謙次（コニカミノルタ），

極を集積化した微細孔構造や，マイクロアクチュエー

中山雄太（コニカミノルタ）,

タと微細構造を組み合わせた電極ギャップの精密制御

遠藤登喜子（名古屋医療センター）に取り組んでいる．特に本年度は，前年度課題となっ

CMOS-VLSI の MEMS 後加工と同一のスキームを用た微細メンブレン構造への通水手法について検討実証

い，圧電材料と集積しかつ MEMS 構造とすることにを行った．

よって，医療診断などに用いることが出来る超音波プ
ローブ素子の従来比100倍の高感度化が可能となること

電子線リソグラフィによる大面積精細描画手法の研究

が，共同研究によって示されている．2018年度より受

三田吉郎，肥後昭男，藤原誠，澤村智紀，託している日本医療研究開発機構（AMED）公的資金，
瀧澤昌弘（アドバンテスト）（「送受相補型圧電 MEMS による乳がん検診用高感度工藤靖明（アドバンテスト）

超音波プローブの研究」代表：吉村武准教授）で高い

従来垂直水平方向（矩形）に限られ表現能力に乏し評価を得，画像取得に向けて加配を受け，高電圧ドラ

かった大面積電子線描画技術を高度化する．VDEC にイブ回路を設計試作した．また，本研究に関して電気

平成25年に新規導入された高速大面積電子線描画装置

学会「センサ・マイクロマシンとシステムのシンポジ

F7000S-VD02の持つ高ドース対応性，セル（キャラクウム」で優秀ポスター賞を受賞した．

タ）プロジェクション方式による鮮明なエッジを利用して，自由曲面や繰り返し微細構造などの描画を可能

集積化 MEMS による LSI ホットスポットアクティブ冷とする．描画後の形状評価が長年課題とされており，繰

却システムの研究

り返し構造に対する透過と反射スペクトルを利用して三田吉郎，岡本有貴，藤本興治（東工大），

簡便にパターンの再現性を検証する手法を提案実証した．

良尊博之（東工大），大場隆之（東工大）
特定の回路ブロックの発熱がパッシブな放熱機構の76

限界を超えることで局所的に生ずる高温部分「ホット注目し，コロイド量子ドットを Si-LSI に集積化するこスポット」が高集積 VLSI の高速動作を妨げる物理要因とで，Si の素の物性では吸収できない赤外領域に感度として注目されている．冷却用液体を対流させて熱をを持ち，かつ，読み出し・情報処理回路が集積された引き抜くアクティブ冷却システムを研究している．過beyond Si-LSI デバイスの実現を提案している．量子効

去5年間の研究の集大成として，集積化 CMOS-MEMS

率の向上を阻んでいる要因として，中間層が想定に反高電圧回路によって電気浸透流を発生させるポンプ回してショットキー接合を形成していることが疑われた路を試作実証し，駆動電圧あたりの流量ならびに流速ので，ショットキー接合であっても特性を厳密に評価

で世界最高の性能を得た．さらに，電気浸透流によっできるテスト構造を考案し，実証した．

て実際に冷却効果が起こることを明らかにし，現象を説明するモデルを構築した．

サイバーフィジカルシステム応用に向けた無電力最大複数高周波信号への機械応答を用いた非侵襲マルチ

三田吉郎 , R Ranga Reddy

モーダル細胞解析並列集積システム

VDEC の研究室が共同して，インド IIT ボンベイ校との共同研究プロジェクトを立ち上げている．当研究エリック

室ではサイバーフィジカルシステムのセンサ応用例とトマ

ルブラスール ,ボウヴァン（仏 ENS パリサクレー校）,

して，2014年度まで先行研究を行っていたショック共

モスロンカ（仏 ENS パリサクレー校）,

振スペクトルセンサ（SRS）を取り上げ，作製法の再ルピュウフル（仏 ENS パリサクレー校）,習得を行った．特筆する成果として，無電力で最大加

シャルル
ブルノ

ティクシエ三田アニエス（東大先端研），

速度を設計で定めた段階（設計では10段階）に分割しオリビエて取得記録するデバイスの解析に成功した．本研究のフランセ（仏パリ東大学 ESIEE 校），

フレデリック マーティー（仏パリ東大学 ESIEE 校）

成果をもとに，インド IITB よりインターンシップ生を細胞などの液体中の微細構造を，電気的手法によっ

2週間，IITH よりインターンシップ生を２名３か月そて非侵襲的に測定する方法として，高周波信号による研究報告

三田吉郎 , 槌屋拓，岡本有貴，水島彩子 ,

6-3
第6章

加速度センサ開発

れぞれ受入れ，デバイスの構想を行った．

回転電界に対する測定対象の機械応答を計測する手法（電気回転測定法）が知られている．2018年度より日本
学 術 振 興 会（JSPS） ― フ ラ ン ス 科 学 研 究 セ ン タ ー（CNRS）の二国間研究交流事業に再び採択され，制御回路ならびに検出回路を集積化した CMOS-MEMS デ
バイスによる並列化・広帯域化を目指した研究を行っている．本年度は一体式のドライブ回路となる集積回路を設計試作した．
LSI 一体集積を指向したコロイドドット材料集積化シ
リコン赤外線受光器
肥後昭男 , 宮澤騎宏 , Wang Haibin, 久保貴哉 ,宇佐美尚人 , 瀬川浩司 , 三田吉郎
コロイド量子ドットを用いた電子デバイスは発色デバイスや太陽電池などの分野で研究・実用化が進んで
い る． セ ン サ 分 野 で の 研 究 開 発 は 遅 れ て い る が，
1.35µm-1.4µm 帯で感度を得られる赤外フォトダイオー
ド集積 LSI が実現できれば，屋外使用を想定した Lidar
やセキュリティを始めとした新たな幅広い応用分野への展開が期待できる．本研究では，可視から赤外波長領域までの広帯域吸収スペクトルを分子デザインに
よってトップダウン設計可能なコロイド量子ドットに

77

6.4

研究発表

黒田研究室

H. Ojima, S. Morinaga, T. Ishikawa, M. Yasui, S.
Akizuki, M. Hamada, and T. Kuroda,

研究論文"CA2 area detection from hippocampal microscope

M. Hamada, and T. Kuroda,

images using deep learning,""Transmission Line Coupler: High-Speed Interface for

Neuroscience 2019, Oct. 2019.

Non-Contact Connecter,"
第6章

6-4

IEICE TRANSACTIONS on Electronics, vol.E102-C,

シンポジウム・研究会・大会等発表

No.7, pp.501-508, July 2019.

森永祥平 , 尾嶋弘貴 , 石川智愛 , 安井正人 , 秋月秀一 ,濱田基嗣 , 黒田 忠広 ,研究報告

国際会議論文" 海馬透過光画像からの CA2領域の自動検出 ,"T. Tanaka, K. Tabuchi, K. Tatehora, Y. Shiiki, S.

Neuro2019, July 2019.

Nakagawa, T. Takahashi, R. Shimizu, H. Ishikuro, T.
Kuroda, T. Yanagida, and K. Uchida,"Low-Power and ppm-Level Detection of Gas

池田研究室

Molecules by Integrated Metal Nanosheets,"

論文

IEEE Symposium on VLSI Circuits, Dig. Tech. Papers,[1] 	Y. Ogasahara, Y. Hori, T. Katashita, T. Iizuka, H.

pp. T158-T159, June 2019.

Awano, M. Ikeda, and H. Koike, “Implementationof pseudo-linear feedback shift register-based

T. Tanaka, K. Tabuchi, K. Tatehora, Y. Shiiki, S.

physical unclonable functions on silicon andNakagawa, T. Takahashi, R. Shimizu, H. Ishikuro, T.

sufficient Challenge–Response pair acquisition

Kuroda, T. Yanagida, and K. Uchida,using Built-In Self-Test before shipping,” https://"Low-Power and ppm-Level Detection of Gas

doi.org/10.1016/j.vlsi.2019.12.002, V. 71, March

Molecules by Integrated Metal Nanosheets,"

Issue, pp. 144-153, March 2020.

IEEE Symposium on VLSI Circuits, Dig. Tech. Papers,
pp. T158-T159, June 2019.

[2] 	T. Hamada, T. Takeuchi, T. Aoki, M. Kozuma, T.
Ikeda, M. Ikeda, and S. Yamazaki, “An Oxide ‐Semiconductor ‐ FET ‐ Based Dynamic Logic

K. Shiba, M. Hamada, and T. Kuroda,

Circuit for Wearable Systems,”SID 2019, Vol. 50,"3D SoC Design with TSV-less Power Supply

No. 1, June 2019.

Employing Highly Doped Silicon Via,"
JSAP International Conference on Solid State Devices

国際会議and Materials (SSDM'19), Ex-tended Abstracts, pp.

[3] 	[Invited] M. Ikeda, “Hardware acceleration of

515-516, Sep. 2019.

Advanced Cryptography,” 33rd International
Conference on VLSI Design and 2020.

C. Cheng, K. Shiba, M. Hamada, and T. Kuroda,[4] 	[Invited] M. Ikeda, “Hardware Acceleration of"2.5D Integration Using Inductive-Coupling TSV-less

Functional Cryptography,” ASICON2019, Oct.

Miniature Interposer Achieving 317Gb/s/mm2, 1.2pJ/

2019.

b Data Transfer,"[5] 	C. Cai, H. Awano, and M. Ikeda, “High-Speed

JSAP International Conference on Solid State Devices

ASIC Implementation of Paillier Cryptosystem

and Materials (SSDM'19), Ex-tended Abstracts, pp.

with Homomorphism,” 2019 IEEE 13th

517-518, Sep. 2019.

International Conference on ASIC (ASICON),
pp. 1-4, Nov. 2019.

78

[6] M. Ikeda, T. Ichihashi, H. Awano, “33us, 94uJ
Optimal Ate Pairing Engine on BN Curve Over化 ,” 電子情報通信学会ハードウェアセキュリティ
フォーラム2019，2019年12月 .

254b Prime Field in 65nm CMOS FDSOI,” 2019[17] 	中山 亮平，池田誠，“ 高機能暗号実現向けペアリ

IEEE Proceedings of Asian Solid-State Circuits

ング演算器の設計，” 電子情報通信学会ハード

Conference (A-SSCC 2019), pp. 263-266, Nov.

ウェアセキュリティフォーラム2019，2019年12月 .

2019.

[18] 	門脇 悠真 , 上野 嶺 , ヴィッレ ウリマウル , 藤本

hardware design and optimization,” International

尚文 , “ ペアリング暗号ハードウェアの相関電磁波

Workshop on Hardware Security, Sept. 2019.

解析に関する検討 ,” 信学技報 , vol. 119, no. 260,[8] F. Arakawa, M. Ikeda, A. Tsukamoto, and K.

HWS2019-59, ICD2019-20, pp. 13-18, 2019年11月 .

Suzaki, “Trusted Execution Environment (TEE)[19] 	中山 亮平 , 粟野 皓光 , 池田 誠 , “ 高位設計フロー

with Open Processor Cores,” Proceddings of 19thにベイズ最適化法を応用した設計空間探索 ,” 信学International Forum on MPSoC for Software-

技報 , vol. 119, no. 143, ISEC2019-57, SITE2019-

defined Hardware, July 2019.

51, BioX2019-49, HWS2019-52, ICSS2019-55,[9] 	U. Kim, M. Ikeda, “Active optical sensing with

EMM2019-60, pp. 369-374, 2019年7月 .

randomized coded light for intentional[20] 	蔡 純 , 粟野 皓光 , 池田 誠 , “ 準同型性を有するinterference tolerance,” International Image

Paillier アルゴリズムに向けた高性能プロセッサのSensor Workshop 2019, June 2019.

設計 ,” 信学技報 , vol. 119, no. 143, ISEC2019-59,[10] 	H. Awano, T. Iizuka, and M. Ikeda, “PUFNet: A

SITE2019-53, BioX2019-51, HWS2019-54,

Deep Neural Network Based Modeling Attack for

ICSS2019-57, EMM2019-62, pp. 383-388, 2019

Physically Unclonable Function,” 2019 IEEE年7月 .

International Symposium on Circuits and Systems(ISCAS), pp. 1-4 , May 2019.
[11] 	[Invited] M. Ikeda, “Advanced Cryptographic

6-4

研究報告

大介 , 林 優一 , 永田 真 , 池田 誠 , 松本 勉 , 本間

第6章

[7] [ Invited] M. Ikeda, “Advanced Cryptography[21] 	中山亮平，粟野皓光，池田誠，“ ベイズ最適化による高位合成パラメータの探索，” LSI とシステ
ムのワークショップ2019，2019年5月 .

Hardware designs,” 5th France-Japan
Cybersecurity workshop, April 2019.

国内大会[22] 	中山亮平，池田誠，“ 高機能暗号実現向けマルチ

国内研究会

ペアリング演算器の設計，” 電子情報通信学会総[12] 	武田直嗣 , 池田誠 , “ 電流モード背景光除去機能を合大会，A-20-1, 2020年3月 .

有する ToF CMOS イメージセンサの検討 ,” 情報
センシング研究会 , 2020年3月[13] 	Y, Liu and M, Ikeda, “A Design of Time-of-Flight
Pixel with Background Light Suppression in
Current Mode,” 映像情報メディア学会技術報告 ,(ITE-IST), Session 4-(14), March. 2020[14] 	池田 健人 , 池田 誠 , “Fp256楕円曲線暗号の高速[23] 	D i C u i , M a k o t o I k e d a , “ D e s i g n a n d
implementation of high-speed arithmetic unit
based

on self-synchronous circuit” 電 子 情 報 通

信学会総合大会 ,C-12-13 2020年3月 .
[24] 	Y, Liu and M, Ikeda, “A Design of Time-of-Flight
Pixel for Optical Ranging,” 電子情報通信学会総合大会 , C-12-22, March. 2020化に向けた設計空間探索 ,” 信学技報 , vol. 119,[25] 	武田直嗣 , 池田誠 , “ 電流モードでの背景光除去機

no. 444, VLD2019-130, HWS2019-103, pp. 209-

能を有する ToF CMOS イメージセンサ ,” 電子情214, 2020年3月 .

報通信学会総合大会 , C-12-23, 2020年3月[15] 	杉山 昇太郎 , 池田 誠 , “ 完全準同型暗号のハード[26] 	Di Cui, Makoto Ikeda,“A design of arithmetic unit

ウェア向けアルゴリズムとアーキテクチャ設計 ,”based on self-synchronous circuit” 電子情報通信

信 学 技 報 , vol. 119, no. 444, VLD2019-144,

学会ソサイエティ大会 , A-1-7, 2019年9月 .

HWS2019-117, pp. 285-290, 2020年3月 .
 山 昇太郎 , 池田 誠 , “ 完全準同型暗号を用いた[16] 杉二値化ニューラルネットワーク推論モデルの暗号79

藤田研究室Kato ; Masahiro Fujita ; Shunpei Yamazaki: An

研究論文

Energy-Efficient Normally Off Microcontroller

1.	Binod Kumar ; Jay Adhaduk ; Kanad Basu ;With 880-nW Standby Power, 1 Clock System

Masahiro Fujita ; Virendra Singh: A Methodology

Backup, and 4.69- μ s Wakeup Featuring 60-nm

to Capture Fine-Grained Internal Visibility

CAAC-IGZO FETs: IEEE Solid-State Circuits

During Multisession Silicon Debug: IEEE

Letters, Volume: 2 , Issue: 12, pp. 293 - 296

Transactions on Very Large Scale Integration(2019), DOI: 10.1109/LSSC.2019.2952895(VLSI) Systems, 2020, Early Access Article (2020),
DOI: 10.1109/TVLSI.2019.2958989
第6章

6-4

Yoshinori Ando ; Tsutomu Murakawa ; Kiyoshi

8.	Y u s u k e

KIMURA;Amir

MasoudGHAREHBAGHI; Masahiro FUJITA: Signal

研究報告

2.	Yukio Miyasaka, Akihiro Goda, Ashish Mittal,

Selection Methods for Debugging Gate-Level

Masahiro Fujita: Synthesis and Generalization ofSequential Circuits: IEICE TRANSACTIONS on

Pa r a l l e l A l g o r i t h m f o r M a t r i x - v e c t o r

Fundamentals of Electronics, Communications

Multiplication: IPSJ Transactions on System LSI

and Computer Sciences, Vol.E102-A, No.12, pp.

Design Methodology, Vol.13, pp. 31 - 34 (2020),

1770-1780 (2019), DOI: 10.1587/transfun.E102.

DOI: 10.2197/ipsjtsldm.13.31

A.17703.	Peikun Wang, Amir Masaud Gharehbaghi,
Masahiro Fujita: A Logic Optimization Method

国際会議

by Eliminating Redundant Multiple Faults from1.	Akihiro Goda1, Yukio Miyasaka, Amir Masoud

Higher to Lower Cardinality: IPSJ Transactions

Gharehbaghi, Masahiro Fujita: Synthesis andon System LSI Design Methodology, Vol.13, pp.

Generalization of Parallel Algorithms Considering

35 - 38 (2020), DOI: 10.2197/ipsjtsldm.13.35

Communication Constraints: International

4.	Zolboo Byambadorj ; Koji Asami ; Takahiro J.

Symposium on Quality Electronic Design

Yamaguchi ; Akio Higo ; Masahiro Fujita ;(ISQED) 2020, March 2020: Session PW1.5

Tetsuya Iizuka: Theoretical Analysis of Noise

2.	Yu k i o M i y a s a k a , X i n p e i Z h a n g , Ta k a s h i

Figure for Modulated Wideband Converter: IEEE

Matsumoto, and Masahiro Fujita: Parallel

Transactions on Circuits and Systems I: Regular

Algorithm for CNN Inference and its Automatic

Papers, Vol.67, Issue: 1, pp. 298 - 308 (2020),

Synthesis: IEEE/ACM Design, Automation and

DOI: 10.1109/TCSI.2019.2938964

Test Europe (DATE 2020), University Booth

5.	Binod Kumar ; Kanad Basu ; Masahiro Fujita ;80

Presentation

Virendra Singh: Post-Silicon Gate-Level Error

3.	Binod Kumar ; Atul Kumar Bhosale ; Masahiro

Localization With Effective and Combined Trace

Fujita ; Virendra Singh: Validating Multi-

S i g n a l S e l e c t i o n : I E E E Tr a n s a c t i o n s o n

Processor Cache Coherence Mechanisms underComputer-Aided Design of Integrated Circuits

Diminished Observability, IEEE 28th Asian Testand Systems, Vol.39, Issue: 1, pp. 248 - 261

Symposium (ATS) 2019, Dec. 2019, pp. 99-104,(2020), DOI: 10.1109/TCAD.2018.2883899

DOI: 10.1109/ATS47505.2019.00019

6.	Peikun Wang ; Amir Masoud Gharehbaghi ;4.	Qi Lu ; Amir Masoud Gharehbaghi ; Masahiro

Masahiro Fujita: An Automatic Test Pattern

Fujita: Approximate Arithmetic Circuit Design

Generation Method for Multiple Stuck-at Faults

Using a Fast and Scalable Method: IFIP/IEEE

by Incrementally Extending the Test Patterns:

27th International Conference on Very Large

IEEE Transactions on Computer-Aided Design of

Scale Integration (VLSI-SoC) 2019, Oct. 2019, pp.

Integrated Circuits and Systems, Early Access

65-70, DOI: 10.1109/VLSI-SoC.2019.8920365

Article (2020), DOI: 10.1109/TCAD.2019.2957364

5.	Mayank Palaria ; Sai Sanjeet ; Bibhu Datta Sahoo

7.	Takahiko Ishizu ; Kazuma Furutani ; Yuto Yakubo; Masahiro Fujita: Adder-Only Convolutional; Atsuo Isobe ; Masashi Fujita ; Tomoaki Atsumi ;Neural Network with Binary Input Image: IEEE

62nd International Midwest Symposium on(ISCAS) 2019, May 2019, DOI: 10.1109/

Circuits and Systems (MWSCAS) 2019, Aug.

ISCAS.2019.8702149

2019, DOI: 10.1109/MWSCAS.2019.8885354

12.	Peikun Wang ; Amir Masoud Gharehbaghi ;6.	Satyadev Ahlawat ; Jaynarayan Tudu ; Manoj

Masahiro Fujita: An Incremental Automatic Test

Singh Gaur ; Masahiro Fujita ; Virendra Singh:

Pattern Generation Method for Multiple Stuck-at

Preventing Scan Attack through Test Response

Faults: IEEE 37th VLSI Test Symposium (VTS)

Encryption: IEEE International Symposium on

2019, April 2019, DOI: 10.1109/

Defect and Fault Tolerance in VLSI and

VTS.2019.8758668

Nanotechnology Systems (DFT) 2019, Oct. 2019,
DOI: 10.1109/DFT.2019.8875355

国内学会，研究会等

Tudu ; Masahiro Fujita ; Virendra Singh: Securing

信効率の良い行列ベクトル積演算の自動一般化手

Scan through Plain-text Restriction: IEEE 25th

法」、電子情報通信学会技術研究報告 信学技報International Symposium on On-Line Testing and

VLD2019-97, pp.19-24 (2020)

Robust System Design (IOLTS) 2019, October
2019, DOI: 10.1109/IOLTS.2019.8854411

2.	Jian Gu・Amir Masoud Gharehbaghi・Masahiro
Fujita, “Partial synthesis method based on

8.	Takahiko Ishizu ; Yuto Yakubo ; Kazuma Furutani

Column-wise verification for integer multipliers,”; Atsuo Isobe ; Masashi Fujita ; Tomoaki Atsumi ;電子情報通信学会技術研究報告 信学技報

Yoshinori Ando ; Tsutomu Murakawa ; Kiyoshi

VLD2019-89, pp.211-216 (2019)

Kato ; Masahiro Fujita ; Shunpei Yamazaki: A 48

3.	Xinpei Zhang・Amir Masoud Gharehbaghi・MHz 880-nW Standby Power Normally-Off MCU

Masahiro Fujita, “An Approach to Approximate

with 1 Clock Full Backup and 4.69- μ s Wakeup

Multiplier Optimization,” 電子情報通信学会技術

Featuring 60-nm Crystalline In–Ga–Zn Oxide

研 究 報 告 信 学 技 報 VLD2019-88, pp.205-210

BEOL-FETs: IEEE Symposium on VLSI Circuits(2019)

2019, June 2019, pp. 48-49, DOI: 10.23919/
VLSIC.2019.8778076

4.	Peikun Wang・Amir Masaud Gharehbaghi・Masahiro Fujita, “A New ATPG-based Logic

9.	Tomohiro Maruoka ; Yukio Miyasaka ; Akihiro

Optimization Method by Removing theGoda ; Amir Masoud Gharehbaghi ; Masahiro

Redundant Multiple Faults, 電子情報通信学会技Fujita: Live Demonstration: Automatic Synthesis

術 研 究 報 告 信 学 技 報 VLD2019-32, pp.19-22

of Algorithms on Multi Chip/FPGA with(2019)

Communication Constraints: IEEE International

5.	宮坂 幸雄 , Ruitao Gao, 藤田 昌宏 ,「行列ベクトル

Symposium on Circuits and Systems (ISCAS)

積の並列アルゴリズムの合成」, 電子情報通信学

2019, May 2019, DOI: 10.1109/

会第32回 回路とシステムワークショップ , pp. 43

ISCAS.2019.8702217– 48 (2019)10.	Qinhao Wang ; Amir Masoud Gharehbaghi ;6.	Gao Ruitao、Amir Masoud Gharehbaghi、Takeshi Matsumoto ; Masahiro Fujita : High-Tomohiro Maruoka、Masahiro Fujita: SAT Based

Level Engineering Change Through

Formulation of Automatic Generation of Parallel

Programmable Datapath and SMT Solvers: IEEE

Computing from Specification: IPSJ DA シンポジ

International Symposium on Circuits and Systems

ウム2019, Session 10A-1(ISCAS) 2019, May 2019, DOI: 10.1109/
ISCAS.2019.8702524

6-4

研究報告

1.	合田瑛洋・藤田昌宏 ,「複数プロセッサを用いた通第6章

7.	Satyadev Ahlawat ; Kailash Ahirwar ; Jaynarayan

7.	劉雨航、ガラバギ アミル マスード、藤田昌宏 :Automatic Test Pattern Generation for Functional

11.	Yusuke Kimura ; Amir Masoud Gharehbaghi ;Fault: IPSJ DA シンポジウム2019, Session 13A-2

Masahiro Fujita: Signal Selection Methods for

8.	Xingming Le・Amir Masoud Gharehbaghi・E f f i c i e n t M u l t i -Ta r g e t C o r r e c t i o n : I E E E

Masahiro Fujita, “SRAM-Based Synthesis forInternational Symposium on Circuits and Systems

Multi-Output Gates,” 電子情報通信学会技術研究81報告 信学技報 VLD2019-4, pp.25-30 (2019)

国際会議論文[1] (Invited) Masaharu Kobayashi, “Challenges and

小林研究室

第6章

6-4

opportunities of ferroelectric-HfO2 based transistor
and memory technologies”, Symposium on Nano

研究論文

Device Technology, TSRI, hsinchu, Taiwan, Apr. 4,[1] Yuki Honda, Masahide Goto, Toshihisa Watabe, Kei

2019.

研究報告

Hagiwara, Masakazu Nanba, Yoshinori Iguchi,[2] Yuki Honda, Masahide Goto, Toshihisa Watabe,

Ta k u y a S a r a y a , M a s a h a r u Ko b a y a s h i , E i j i

Masakazu Nanba, Yoshinori Iguchi, Takuya Saraya,

Higurashi, Hiroshi Toshiyoshi, and Toshiro

Masaharu Kobayashi, Eiji Higurashi, Hiroshi

Hiramoto, “Triple-Stacked Au/SiO2 Hybrid

Toshiyoshi, and Toshiro Hiramoto, “Triple-Stacked

Bonding With 6- μ m-Pitch Au Electrodes on

Wafer-to-Wafer Hybrid Bonding for 3D Structured

Silicon-on-Insulator Substrates Using O2 Plasma

Image Sensors”, 2019 6th International Workshop

Surface Activation for 3-D Integration”, IEEE

on Low Temperature Bonding for 3D Integration

Transactions on Components, Packaging and(LTB-3D 2019), Kanazawa, May 21 - 25, 2019.

Manufacturing Technologies, Vol. 9, No. 9, pp.

[3] Tomoko Mizutani, Kiyoshi Takeuchi, Takuya

1904 - 1911, September, 2019.

Saraya, Masaharu Kobayashi, Toshiro Hiramoto,[2] K iyoshi Takeuchi, Masaharu Kobayashi, and“Application of Extreme Value Theory to Statistical

Toshiro Hiramoto, “A Feasibility Study on

Analyses of Worst Case SRAM Data Retention

Ferroelectric Shadow SRAMs Based on Variability-

Voltage”, Silicon Nanoelectronics Workshop, Kyoto,

Aware Design Optimization”, IEEE Journal of theJune 9, 2019.

Electron Devices Society, Vol. 7, pp. 1284 - 1292,
December, 2019.

[4] F. Mo, Y. Tagawa, C. Jin, M. Ahn, T. Saraya, T.
Hiramoto and M. Kobayashi, “Experimental[3] Ki-Hyun Jang, Takuya Saraya, Masaharu Kobayashi

Demonstration of Ferroelectric HfO2 FET with

, Naomi Sawamoto, Atsushi Ogura, and Toshiro

Ultrathin-Body IGZO for High-Density and Low-

Hiramoto, “Width dependence of drain current andPower Memory Application”, VLSI Symposium on

carrier mobility in gate-all-around multi-channel

Technology, Kyoto, pp. T42 - T43, June 11, 2019.

polycrystalline silicon nanowire transistors with

[5] C . Jin, T. Saraya, T. Hiramoto and M. Kobayashi,

10nm width scale”, Japanese Journal of Applied“Transient Negative Capacitance as Cause of

Physics, vol. 59, no. 2, 021004, February, 2020.

Reverse Drain-Induced Barrier Lowering and[4] Tomoko Mizutani, Kiyoshi Takeuchi , Takuya

Negative Differential Resistance in Ferroelectric

Saraya, Masaharu Kobayashi , and Toshiro

FETs”, VLSI Symposium on Technology, Kyoto,

Hiramoto, “Statistical analysis of temperature

pp. T220 - T221, June 13, 2019.

dependence of worst case static random access[6] ( Invited) Masaharu Kobayashi, “Ferroelectric-HfO2

memory data retention voltage using extreme value

based transistor and memory technologies enabling

theory”, Japanese Journal of Applied Physics, vol.

ultralow power IoT applications”, 2019 Asia-Pacific59, no. SG, SGGA10, March, 2020.

Workshop on Fundamentals and Applications of[5] K iyoshi Takeuchi, Masaharu Kobayashi, andToshiro Hiramoto, “A simulation study on low

Advanced Semiconductor Devices (AWAD 2019),
Busan, Korea 86 – 87, July 1, 2019.

voltage operability of hafnium oxide based[7] T. Mizutani, K. Takeuchi, T. Saraya, M. Kobayashi,

ferroelectric FET memories”, Japanese Journal of

T. Hiramoto, “Statistical Analysis of Temperature

Applied Physics, vol. 59, no. SG, SGGB11, March,

Dependence of Worst Case SRAM Data Retention

2020.

Voltage Using Extreme Value Theory”, 2019「次世代高機能材料の動向」，Yano E Plus[6] 小林正治，（矢野経済研究所）54 - 57 2020年3月15日．

International Conference on Solid State Devices
and Materials (SSDM), Nagoya University, pp. 561- 562, September 3, 2019.

82

[8] K . Takeuchi, M. Kobayashi, T. Hiramoto, “A
Simulation Study on Hf-based Ferroelectric FET研究会，北海道大学情報科学院（北海道），2019年
8月9日．

Memory Performance”, 2019 International[3] ( 招待講演 ) 後藤正英，本田悠葵，渡部俊久，萩原Conference on Solid State Devices and Materials

啓，難波正和，井口義則，更屋拓哉，小林正治，日(SSDM), Nagoya University, pp. 375 - 376,

暮栄治，年吉September 4, 2019.

積によるリニア広ダイナミックレンジ出力デジタ

洋，平本俊郎，「画素並列3次元集[9] Masahide Goto, Yuki Honda, Toshihisa Watabe, Kei

ル画素イメージセンサ」，日本工業技術振興協会次Hagiwara, Masakazu Nanba, Yoshinori Iguchi,

世代画像入力ビジョンシステム部会，東京理科大

Ta k u y a S a r a y a , M a s a h a r u Ko b a y a s h i , E i j i

学森戸記念館，2019年9月13日．

Hiramoto, “Triple-Layering Technology for Pixel-郎，「極値理論を利用した最大 SRAM データ保持電

Parallel CMOS Image Sensors Developed by

圧の統計解析」，第80回応用物理学会秋季学術講演

H y b r i d B o n d i n g o f S O I Wa f e r s ” , I E E E会，北海道大学，18a-B11-5，2019年9月18日．

International 3D Systems Integration Conference[5] 竹内 潔，小林正治，平本俊郎，「新ばらつき設計手(3DIC), Hotel Metropolitan Sendai and Miyagino

法を用いた強誘電体シャドー SRAM の再検討」，第Ward Cultural Center, Miyagi, Japan, October

80回応用物理学会秋季学術講演会，北海道大学，

8-10, 2019.

18a-B11-6，2019年9月18日．

[10] ( Invited) Masaharu Kobayashi, “Ferroelectric-[6] Minju Ahn, Takuya Saraya, Masaharu Kobayashi,

HfO2 transsitor memory with IGZO channel”,

and Toshiro Hiramoto,「Improved subthreshold

The 77th Fujihara Seminar, pp. 18 – 19, October,characteristics of p-type poly-Si junctionless

2019.

transistor by utilizing optimized channel structure」，[11] (Invited) Masaharu Kobayashi, Chengji Jin, andToshiro Hiramoto (Invited), “Comprehensive

第80回応用物理学会秋季学術講演会，北海道大学，
18p-B11-5，2019年9月18日．

Understanding of Negative Capacitance FET[7] Chengji Jin, Takuya Saraya, Toshiro Hiramoto, andFrom the Perspective of Transient Ferroelectric

Masaharu Kobayashi,「Mechanisms of Reverse-

Model”, 13th International Conference on ASIC

DIBL and NDR Observed in Ferroelectric FETs」，(ASICON 2019), Hotel Hilton Chongqing,

Young Scientist Presentation Award Speech, 第80Chongqing, China, D2-1, October 30, 2019.

回応用物理学会秋季学術講演会，北海道大学，18p-[12] ( Invited) Masaharu Kobayashi, “Emerging

6-4

研究報告

[4] 水谷朋子，竹内 潔，更屋拓哉，小林正治，平本俊
第6章

Higurashi, Hiroshi Toshiyoshi, and Toshiro

B11-1，2019年9月18日．

ferroelectric memory devices by material[8] Fei Mo, Yusaku Tagawa, Chengji Jin, MinJu Ahn,

innovation”, ISCSI-8, Tohoku University, pp. 63-

Takuya Saraya, Toshiro Hiramoto, and Masaharu

64, Nov. 28, 2019.

Kobayashi, 「Demonstration of HfO 2 based
Ferroelectric FET with Ultrathin-body IGZO for

シンポジウム・研究会・大会等発表

High-Density Memory Application」，第80回応用物[1] 水谷朋子，竹内理学会秋季学術講演会，北海道大学，18p-B11-2，

潔，更屋拓哉，小林正治，平本俊郎，「極値理論を利用した最大 SRAM データ保持2019年9月18日．

電圧の統計解析」，電子情報通信学会シリコン材

[9]（招待講演）小林正治，「負性容量トランジスタの料・デバイス研究会（SDM）および集積回路研究

理解と今後の展望」，第80回応用物理学会秋季学術会 (ICD) 合同研究会，北海道大学情報科学院（北海

講演会，北海道大学（北海道），20p-C309-2，2019道），2019年8月8日．

年9月20日．

[2]（招待講演）小林正治，莫非，多川友作，金 成
吉，安珉柱，更屋拓哉，平本俊郎，「極薄 IGZO[10] 後藤正英，本田悠葵，渡部俊久，萩原 啓，難波正和，井口義則，更屋拓哉，小林正治，日暮栄治，チャネルを有する強誘電体トランジスタメモリの年吉 洋，平本俊郎，「画素単位の3次元集積化技検討」，電子情報通信学会シリコン材料・デバイス術を用いたリニア広ダイナミックレンジ出力デジ研究会（SDM）および集積回路研究会 (ICD) 合同

タル画素イメージセンサ」，映像情報メディア学83

会 情報センシング研究会，機械振興会館（東京），

電圧の温度依存性の統計解析」，第67回応用物理

2019年9月29日．

学会春季学術講演会，上智大学四谷キャンパス，[11]（招待講演）小林正治，莫非，多川友作，更屋拓哉，平本俊郎（招待講演），「強誘電体 v2トンネ

第6章

6-4

[18] 柏嶋 始，福井宗利，竹内 潔，小林正治，平本俊

ル接合メモリのスケーラビリティに関する検討」，

郎，「3次元スケーリングによるスーパージャンク

電子情報通信学会シリコン材料・デバイス研究会，

ション IGBT の性能向上」，第67回応用物理学会春

機械振興会館（東京），SDM2019-69，2019年11月

季学術講演会，上智大学四谷キャンパス，13p-

7日．

PA9-23，2020年3月13日．

[12] 後藤正英，本田悠葵，渡部俊久，萩原 啓，難波正[19] 吉村英将，莫 非，平本俊郎，小林 正治，「強誘電和，井口義則，更屋拓哉，小林正治，日暮栄治，体トンネル接合メモリの大規模集積化に向けた設

年吉 洋，平本俊郎，「SOI ウェハの直接接合を用計に関する検討」，第67回応用物理学会春季学術

いた３層構造リングオシレータとイメージセンサ

講演会，上智大学四谷キャンパス，14p-A303-13，の試作」，情報処理学会システム・アーキテクチャ

2020年3月14日．

研究報告

研究会「デザインガイア2019―VLSI 設計の新しい大地―」，愛媛県男女共同参画センター，ICD201938，IE2019-44，2019年11月15日．
[13] 本田悠葵，後藤正英，渡部俊久，難波正和，井口義則，更屋拓哉，小林正治，日暮栄治，年吉 洋，

飯塚研究室
研究論文
[1] 	Daisuke Yamazaki, Yoshitaka Otsuki, Takafumi

平本俊郎，「３次元構造撮像デバイスの多層積層

Hara, Nguyen Ngoc Mai-Khanh and Tetsuya

化に向けたウェハ接合による多層積層技術」，第Iizuka, ``11-Gb/s 140-GHz OOK Modulator with

11 回 集 積 化 MEMS シ ン ポ ジ ウ ム，Future

24.6dB Isolation utilizing Cascaded Switch andTechnologies from Hamamatsu，アクトシティ浜

Amplifier Based Stages in 65-nm Bulk CMOS,''松（静岡），19pm3-A-3，2019年11月19日．

IET Circuits, Devices & Systems, vol. 14, no 3,[14] 中谷真規，本田悠葵，後藤正英，渡部俊久，難波正和，井口義則，更屋拓哉，小林正治，日暮栄治，

pp. 322 - 326, May 2020.
[2] 	Z olboo Byambadorj, Koji Asami, Takahiro J.

年吉 洋，平本俊郎，「撮像デバイスの高集積化に

Yamaguchi, Akio Higo, Masahiro Fujita and向けた裏面電極素子の試作」，映像情報メディア

Tetsuya Iizuka, ``Theoretical Analysis of Noise

学会冬季大会2019，電気通信大学（東京），21C-3，Figure for Modulated Wideband Converter,''

2019年12月13 日．

IEEE Transactions on Circuits and Systems-I:[15] 木村迅利，水谷朋子，竹内 潔，更屋拓哉，小林正治，平本俊郎，「微細ゲートオールアラウンド

Regular Papers, vol. 67, no. 1, pp. 298 - 308, Jan.
2020.

(GAA) シリコンナノワイヤトランジスタにおける[3] 	Wang Jing, Tetsuya Iizuka, Zule Xu and Toru

極めて大きなランダムテレグラフノイズ (RTN) のNakura, ``A Compact Quick-Start Sub-mW

解析」，第67回応用物理学会春季学術講演会，上Pulse-Width-Controlled PLL with Automated

智大学四谷キャンパス，12p-A305-1，2020年3月12

Layout Synthesis using a Place-and-Route Tool,''

日．

IEICE Electronics Express, vol. 16, no. 19, pp. 1 -[16] Boyang Cui, Tomoko Mizutani, Kiyoshi Takeuchi,

84

12p-A305-8，2020年3月12日．

6, Oct. 2019.

Takuya Saraya, Masaharu Kobayashi, Toshiro[4] 	Tetsuya Iizuka, Kai Xu, Xiao Yang, Toru Nakura

Hiramoto, “Detection of Charge Traps in Silicon

and Kunihiro Asada, ``Spatial Resolution

Nanowire MOSFETs Using Transient Current

Improvement for Point Light Source Detection in

Measurements”，第67回応用物理学会春季学術講

Scintillator Cube using SPAD Array with Multi

演会，上智大学四谷キャンパス，12p-A305-2，2020

Pinholes,'' IEICE Electronics Express, vol. 16, no.

年3月12日．

19, pp. 1 - 6, Oct. 2019.

[17] 水谷朋子，竹内 潔，更屋拓哉，小林正治，平本俊[5] 	Daigo Takahashi, Tetsuya Iizuka, Nguyen Ngoc郎，「極値理論を利用した最大 SRAM データ保持

Mai-Khanh, Toru Nakura and Kunihiro Asada,``Fault Detection of VLSI Power Supply Network

M. Takenaka and S. Takagi, “Effects of hydrogenbased on Current Estimation from Surface

ion implantation dose on physical and electricalM a g n e t i c F i e l d , ' ' I E E E Tr a n s a c t i o n s o nproperties of Ge-on-insulator layers fabricated by

Instrumentation and Measurement, vol. 68, no. 7,

smart-cut process,” AIP Advances, vol. 10,

pp. 2519 - 2530, Jul. 2019.

015045, January 2020. DOI: 10.1063/1.5132881[4]	S. Takagi, K. Kato, and M. Takenaka, “Group IV

国際会議論文based bi-layer tunneling field effect transistor,”[1] 	Naoki Ojima, Xu Zule and Tetsuya Iizuka, ``A

ECS Trans., vol. 93, no. 1, pp. 23–27, 2019

0.0053-mm2 6-Bit Fully-Standard-Cell-Based(invited). DOI: 10.1149/09301.0023ecst[5]	K. Kato, H. Matsui, H. Tabata, M. Takenaka, andProceedings of IEEE International New Circuits

S . Ta k a g i , “ F a b r i c a t i o n a n d e l e c t r i c a l

and Systems Conference (NEWCAS), Jun. 2019.

characteristics of ZnSnO/Si bilayer tunneling
filed-effect transistors,” IEEE Journal of theElectron Devices Society, vol. 7, No. 1, 1201–[1] 	松岡 英 , 根塚智裕 , 飯塚 哲也 , `` サイクリックア

1208, 2019. DOI: 10.1109/JEDS.2019.2933848

シスト型 1-0 MASH ADC における性能低下要因[6]	T. Gotow, M. Mitsuhara, T. Hoshi, H. Sugiyama,の解析 ,'' 電子情報通信学会 総合大会論文集 ,M. Takenaka, and S. Takagi, “Performance

C-12-3, 2020年3月 .

enhancement of p-GaAs0.51Sb0.49/[2] 	高橋 奈悟 , 藤田 悠介 , 三浦 賢 , 飯塚 哲也 , `` 注

In0.53Ga0.47As hetero-junction vertical tunneling

入タイミング制御を用いた遠端クロストーク低減

field-effect transistors with abrupt source impurity

機能をもつ16Gb/s 差動送信器 ,'' 電子情報通信学

profile,” J. Appl. Phys., vol. 126, 214502, 2019.

会 技術研究報告 , vol. 119, no. 284, pp. 65 - 70,

DOI: 10.1063/1.5121567

2019年11月 .

[7]	M. Ke, M. Takenaka, and S. Takagi, “Reduction of[3] 	山﨑 大輔 , 大槻 宜孝 , 原 崇文 , Nguyen Ngoc

slow trap density in Al2O3/GeOxNy/n-Ge MOS

Mai-Khanh, 飯塚 哲也 , `` スイッチ型および増幅

interfaces by PPN-PPO process,” IEEE Trans.

型ステージを用いた高アイソレーションかつ低損

Electron Devices, vol. 66, no. 12, pp. 5060–5064,

失な D バンド OOK 変調器の実装 ,'' 電子情報通信

2019. DOI: 10.1109/TED.2019.2948074

学会 LSI とシステムのワークショップ2019, 2019
年5月 .

研究報告

シンポジウム・研究会・大会等発表

6-4
第6章

Synthesizable SAR ADC in 65nm CMOS,'' in[8]	S.-H. Yoon, K. Kato, C. Yokoyama, D.-H. Ahn, M.
Takenaka, and S. Takagi, “Re-examination ofeffects of sulfur treatment on Al2O3/InGaAs

高木・竹中研究室
研究論文

metal-oxide-semiconductor interface properties,”
J. Appl. Phys., vol. 126, 184501, 2019. DOI:
10.1063/1.5111630[1]	T. Tanamoto, C. Tanaka, T. Hioki, and S. Takagi,[9]	T. Gotow, M. Mitsuhara, T. Hoshi, H. Sugiyama,“SPICE Simulation of 32-kHz crystal-oscillator

M. Takenaka, and S. Takagi, “Improvement ofoperation based on Si tunnel FET”, IEICE

p-type GaAs0.51Sb0.49 metal-oxide-

Electronics Express, vol. 17, No. 6, 20200025,

semiconductor interface properties by using

March 25, 2020. DOI: 10.1587/elex.17.20200025

ultrathin In0.53Ga0.47As interfacial layers,” J.

[2]	Q. Li, C. P. Ho, S. Takagi, and M. Takenaka,

Appl. Phys., vol. 125, 214504, 2019. DOI:

“Optical phase modulators based on reverse-

10.1063/1.5096410

biased III-V/Si hybrid metal-oxide-semiconductor[10]	S . Takagi, K. Kato, K. Sumita, K.-W. Jo, R.

capacitors,” IEEE Photonics Technology Letters,

Takaguchi, D.-H. Ahn, K. Toprasertpong and M.

Vol. 32, No. 6, pp. 345–348, March 2020. DOI:

Takenaka, “Tunneling FET device technology for10.1109/LPT.2020.2973174

ultra-low power integrated circuits”, ECS[3]	C.-M. Lim, Z. Zhao, K. Sumita, K. Toprasertpong,Transactions, 92 (4), pp. 59-69, 2019. DOI:85

Conference (OFC2020), W4G.3, San Diego, 8–12

10.1149/09204.0059ecst[11]	T.-E. Lee, K. Kato, M. Ke, K. Toprasertpong, M.
Takenaka, and S. Takagi, “Impact of metal gate[4]	M . K e , M . Ta k e n a k a , a n d S . Ta k a g i ,electrodes on electrical properties of Y2O3/“Contributions of electron and hole slow traps to

Si0.78Ge0.22 gate stacks,” Microelectronic. Eng.,

hysteresis in C-V characteristics of Al2O3/GeOx/

vol. 214, pp. 87–92, June 2019. DOI: 10.1016/

p-Ge MOS capacitors,” 50th IEEE Semiconductor

j.mee.2019.05.005

Interface Specialists Conference (SISC), 1.3, San[12]	C .-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

第6章

6-4

March 2020.

Diego, 11–14 December 2019.

Takenaka, “Mid-infrared tunable Vernier filter on[5]	T.-E. Lee, K. Toprasertpong, M. Takenaka, and S.

a germanium-on-insulator photonic platform,”

Takagi, “Impact of atomic layer deposition high-k

Optics Letters, vol. 44, no. 11, pp. 2779–2782,

materials on Si0.78Ge0.22 MOS interface

June 2019.

properties with TiN gate,” 50th IEEE

[13]	K. Kato, H. Matsui, H. Tabata, M. Takenaka, andSemiconductor Interface Specialists Conference

研究報告

S. Takagi, “ZnO/Si and ZnO/Ge bilayer tunneling(SISC), 2.3, San Diego, 11–14 December 2019.

field effect transistors: Experimental[6]	K. Toprasertpong, M. Takenaka, and S. Takag,

characterization of electrical properties,” J. Appl.

“Direct observation of interface charge behaviors

Phys., vol. 125, 195701, 2019. DOI:

in FeFET by quasi-static split C-V and Hall

10.1063/1.5088893

techniques: Revealing FeFET operation,”[14]	K. Kato, H. Matsui, H. Tabata, M. Takenaka, andInternational Electron Devices Meeting

S. Takagi, “Bilayer tunneling field effect transistor( I E D M 2 0 1 9 ) , 2 3 . 7 , S a n Fr a n c i s c o , 7 – 1 1with oxide-semiconductor and group-IV

December 2019.

semiconductor hetero junction: Simulation[7]	K . - W. J o , C . - M . L i m , W. - K . K i m , K .

analysis of electrical characteristics,” AIP

Toprasertpong, M. Takenaka, and S. Takag,

Advances, vol. 9, 055001, May 2019. DOI:

“Strain and surface orientation engineering in

10.1063/1.5088890

extremely-thin body Ge and SiGe-on-insulator
MOSFETs fabricated by Ge condensation,”

国際会議論文International Electron Devices Meeting[1]	Q. Li, C-. P. Ho, J. Fujikata, M. Noguchi, S.

( I E D M 2 0 1 9 ) , 2 9 . 1 , S a n Fr a n c i s c o , 7 – 1 1

Takahashi, K. Toprasertpong, S. Takagi, and M.
Takenaka, “Low parasitic capacitance III-V/Si[8]	S. Takagi, K. Kato, M. Takenaka, “Bi-layer

Hybrid MOS optical modulator toward high-tunneling FET using group IV/oxide

speed modulation,” Optical Fiber Communication

semiconductor hetero-structure,” 8th

Conference (OFC2020), Th2A.16, San Diego,

I n t e r n a t i o n a l Sy m p o s i u m o n C o n t r o l o f

8–12 March 2020.

Semiconductor Interfaces (ISCSI-VIII), Sendai,[2]	S. Ohno, Q. Li, N. Sekine, J. Fujikata, M.

86

December 2019.

Japan, 27–30 November 2019 (invited).

Noguchi, S. Takahashi, K. Toprasertpong, S.

[9]	Z. Zhao, C.-P. Ho, S. Takagi, and M. Takenaka,

Takagi, and M. Takenaka, “Taper-less III-V/Si“Mid-infrared Ge variable optical attenuatorhybrid MOS optical phase shifter using ultrathin

formed by spin-on-glass doping,” 9th

InP membrane,” Optical Fiber Communication

International Symposium on Photonics andConference (OFC2020), M2B.6, San Diego, 8–12

Electronics Convergence (ISPEC2019), P-6,

March 2020.

Tokyo, 26–27 November 2019.

[3]	Z. Zhao, C.-P. Ho, K. Toprasertpong, S. Takagi,[10]	J. Fujikata, J.-H. Han, S. Takahashi, K. Kawashita,

and M. Takenaka, “Monolithic Germanium PIN

H. Ono, S.-H. Jeong, Y. Ishikawa, M. Takenaka,

Waveguide Photodetector Operating at 2

μ m

and T. Nakamura, “Si optical modulator with

Wavelengths,” Optical Fiber Communication

strained SiGe layer and Ge photodetector withlateral PIN junction for 56 Gbaud optical[17]	S. Takagi, K. Kato and M. Takenaka, “Group IV/

transceiver,” 9th International Symposium onoxide semiconductor bi-layer tunneling FET,”

Photonics and Electronics Convergence

IEEE SOI-3D-Subthreshold Microelectronics(ISPEC2019), P-7, Tokyo, 26–27 November 2019.

Technology Unified Conferene (SOI-3D2019),[11]	Y. Miyatake, N. Sekine, K. Toprasertpong. S.

San Jose, USA, 14–19 October 2019 (invited).

Takagi, and M. Takenaka, “Optimization of[18]	S . Takagi, K. Kato, D.-H. Ahn, T. Gotow, R.

grating couplers on SOI using artificial

Takaguchi, T. E. Bae, K. Toprasertpong, and M.

intelligence,” 9th International Symposium on

Takenaka, “Tunneling FET device technology for

Photonics and Electronics Convergenceultra-low power integrated circuits,” 236th ECS(ISPEC2019), P-8, Tokyo, 26–27 November 2019.

Meeting, Symposium G03, Hilton Atlanta,
Atlanta, USA, 13–17 October 2019 (invited).

for optical neural network,” 9th International

M. Takenaka and S. Takagi, “Fabrication of highSymposium on Photonics and Electronics

quality InAs-on-Insulator structures by Smart Cut

Convergence (ISPEC2019), P-9, Tokyo, 26–27

process with reuse of InAs wafers,” IEEE

November 2019.

International 3D Systems Integration Conference[13]	C .-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

(3DIC2019), Sendai, Japan, 8–10 October 2019.

Takenaka, “Implementation of coupled-resonator-[20]	Q. Li, C.-P. Ho, S. Takagi, and M. Takenaka, “Si

induced-transparency on germanium-on-insulator

racetrack modulator with III-V/Si hybrid MOS

photonic platform,” 9th International Symposium

optical phase shifter,” European Conference on

on Photonics and Electronics Convergence

Optical Communication (ECOC 2019), Tu.2.A.5,(ISPEC2019), P-10, Tokyo, 26–27 November

Dublin, Irland, 22–26 September 2019.

2019.

[21]	Z. Zhao, C.-P. Ho, S. Takagi, and M. Takenaka,[14]	Q. Li, C.-P. Ho, S. Takagi, and M. Takenaka,“Efficient germanium variable optical attenuator“Integration of III-V/Si hybrid MOS optical phaseat 1.95 μ m wavelength using spin-on-glass

shifter with Si racetrack cavity in critical coupling

doping,” European Conference on Opticalcondition for low-energy optical modulation,” 9th

Communication (ECOC 2019), P19, Dublin,

International Symposium on Photonics andIrland, 22–26 September 2019.

Electronics Convergence (ISPEC2019), P-11,
Tokyo, 26–27 November 2019.

6-4

研究報告

Takenaka, “Microring resonator crossbar arrays[19]	K. Sumita, J. Takeyasu, K. Kato, K. Toprasertpong,

第6章[12]	S. Ohno, K. Toprasertpong, S. Takagi, and M.

[22]	S. Ohno, K. Toprasertpong, S. Takagi, and M.
Takenaka, “Crossbar array of Si microring[15]	N. Sekine, S. Takagi, and M. Takenaka, “Quantum

resonators for deep learning accelerator,”well intermixing for III-V-OI wafer using P2 hot

International Conference on Solid State Devices andion implantation,” 9th International Symposium

Materials (SSDM), B-2-04, Nagoya, 2–5 Sept. 2019.

on Photonics and Electronics Convergence[23]	Y. Miyatake, N. Sekine, K. Toprasertpong, S.

(ISPEC2019), P-14, Tokyo, 26–27 November

Takagi, and M. Takenaka, “Computational design

2019.

of high-efficiency grating coupler based on deep

[16]	S. Takagi, T.-E. Lee, M. Ke, S.-H. Yoon, D.-H

learning,” International Conference on Solid StateA h n , K . K a t o , K . To p r a s e r t p o n g a n d M .

Devices and Materials (SSDM), B-2-05, Nagoya,

Takenaka, “Importance of semiconductor MOS

2–5 Sept. 2019.

interface control on advanced electron devices,”[24]	K. Kato, H. Matsui, H. Tabata, T. Mori, Y. Morita,

International Workshop on Dielectric Thin Films

T. M a t s u k a w a , M . Ta k e n a k a , S . Ta k a g i ,for Future Electron Devices: Science and“Performance improvement in ZnSnO/Si bilayer

Technology (IWDTF 2019), K1-2, Tokyo Institute

TFET by W/Al2O3 gate stack,” Internationalof Technology, Tokyo, Japan, November 18-20,

Conference on Solid State Devices and Materials

2019 (plenary).

(SSDM), N-3-03, Nagoya, 2–5 Sept. 2019.

87

[25]	K. Kato, K. Jo, H. Matsui, H. Tabata, T. Mori, Y.
Morita, T. Matsukawa, M. Takenaka, S. Takagi,[32]	S. Takagi, M. Ke, D.-H Ahn, T.-E. Lee, S.-H.

single ZnSnO/SiGe bilayer structure,”

Yoon, K. Kato, and M. Takenaka, “MOS interface

International Conference on Solid State Devices

defect control in alternative channel materials,”and Materials (SSDM), N-3-04, Nagoya, 2–5

21st Conference on Insulating Films on

Sept. 2019.

Semiconductors (INFOS 2019), 7A.3, Cambridge,
UK, 30 June – 3 July 2019 (invited).

第6章

analysis of waveguide-integrated graphene[33]	T.-E. Lee, K. Kato, M. Takenaka and S. Takagi,

thermal emitter,” International Conference on“Impact of metal gate electrodes on electrical

Solid State Devices and Materials (SSDM), PS-5-

properties of Y2O3/Si0.78Ge0.22 gate stacks,”

01, Nagoya, 2–5 Sept. 2019.

21st Conference on Insulating Films on[27]	R . Nur, K. Toprasertpong, S. Takagi, and M.

研究報告

Takenaka, “Photoresponse enhancement in MoS2

Semiconductors (INFOS 2019), 7A.4, Cambridge,
UK, 30 June – 3 July 2019.

phototransistors by the photogating effect,”[34]	S.-H. Yoon, K. Kato, C. Yokoyama, M. Takenaka

International Conference on Solid State Devices

and S. Takagi, “Re-examination of Sulfur

and Materials (SSDM), PS-8-21, Nagoya, 2–5

treatment effects on Al2O3/InGaAs MOS

Sept. 2019 (Late News).

interface properties,” 21st Conference on[28]	C.-H. Lim, Z. Zhao, K. Sumita, K. Toprasertpong,Insulating Films on Semiconductors (INFOS

M. Takenaka, and S. Takagi, “Effects of hydrogen2019), 7A.1, Cambridge, UK, 30 June – 3 Julyion implantation dose on electrical and physical2019.

properties of (100) and (111) Ge-on-insulator[35]	S. Takagi, K. Kato, K. Sumita, K. Jo, C.-M. Lim, R.

substrates fabricated by Smart-cut process,”

Ta k a g u c h i , D . - H . A h n , J . Ta k e y a s u , K .

International Conference on Solid State Devices

Toprasertpong, and M. Takenaka, “Advancedand Materials (SSDM), N-4-03, Nagoya, 2–5

MOS device technology for low power logic LSI,”

Sept. 2019.

26th International Conference Mixed Design of[29]	K. Sumita, J. Takeyasu, K. Kato, K. Toprasertpong,Integrated Circuits and Systems (MIXDES 2019),

M. Takenaka, and S. Takagi, “Accurate evaluation

Rzeszow, Poland, 27-29 June 2019 (plenary).

of contact resistivity between InAs/Ni-InAs alloy,”[36]	S. Takagi, "Tunneling FET technology for ultra-

International Conference on Solid State Devices

low power logic applications", IEEE

and Materials (SSDM), N-6-01, Nagoya, 2–5

Nanoelectronics – Technology, Design ModelingSept. 2019.

Mini-Colloquium, Rzeszow, Poland, 26 June,[30]	J. Fujikata, J. Han, S. Takahashi, K. Kawashita, H.

2019.

Ono, S.-H. Jeon, Y. Ishikawa, M. Takenaka, T.

[37]	M. Takenaka and S. Takagi, “Exploring graphene-

Nakamuara, “Si optical modulator with strainedb a s e d o p t i c a l p h a s e m o d u l a t o r, ” 1 0 t h

SiGe layer and Ge photodetector with lateral PIN

International Conference on Materials forjunction for 56 Gbaud optical transceiver,”A d v a n c e d Te c h n o l o g i e s ( I C M AT 2 0 1 9 ) ,International Conference on Solid State Devices

Symposium BB-04, Singapore, 23-28 June 2019and Materials (SSDM), B-2-02, Nagoya, 2–5 Sept.

(invited).

2019.

[38]	M . Takenaka and S. Takagi, “Ge-on-insulator[31]	C .-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

platform for communication and sensing,”

Ta k e n a k a , “ C o u p l e d - r e s o n a t o r - i n d u c e d -Progress In Electromagnetics Researchtransparency on germanium-on-insulator mid-

Symposium (PIERS2019), Rome, 17–20 June 2019

infrared platform,” International Conference on(invited).

Group IV Photonics (GFP2019), FD5, Singapore,88

GROUP4.2019.8853937“Demonstration of n- and p-TFET operations in a[26]	H. Tang, S. Takagi, and M. Takenaka, “Numerical

6-4

28–30 August 2019. DOI: 10.1109/[39]	T.-E. Lee, K. Kato, M. Ke, M. Takenaka, and S.

2019 (invited).

Takagi, “Improvement of SiGe MOS interface
properties with a wide range of Ge contents byusing TiN/Y2O3 gate stacks with TMA

著書

passivation,” VLSI Symposium, T9-5, Kyoto,[1]	竹中充，“ プログラマブル光回路を用いた新コンJapan, 9-14 June 2019. DOI: 10.23919/

ピューティング技術 ,” 光アライアンス , Vol. 31,

VLSIT.2019.8776523

No. 3, pp. 17–21, 2020.

[40]	M . Takenaka, “Hybrid Si photonic integrated
シンポジウム・研究会・大会等発表

the University of Tokyo Joint Symposium,[1]	牛田淳 , 岡本大典 , 鈴木康之 , 中村滋 , 竹中充 , 中

Tsinghua University, Beijing, China, 28 May

村隆宏 , “ 歪 SiGe 層を用いた C バンド帯高性能 Si

2019.

光変調器および Si 光トランシーバへの応用 ,” 電子[41]	S. Takagi, K. Kato, and M. Takenaka, “Group IV
based bilayer tunneling field effect transistor”,

情報通信学会総合大会，C3/4-57，広島大学東広島キャンパス , 2020年3月17–20日 .
[2]	名幸 瑛心 , トープラサートポン カシディット , 王International SiGe Technology and Device

澤宇 , 中根 了昌 , 宮武 悠人 , 竹中 充 , 高木 信一 ,Meeting (ISTDM) 12th International Conference“FeFET リザバーコンピューティングにおける強on Silicon Epitaxy and Heterostructures (ICSI),

誘電性の効果の検証 ,” 第67回応用物理学会春季

University of Wisconsin-Madison, WC, USA,

学術講演会，14a-A301-3，上智大学四谷キャンパ

June 2nd-June 6th 2019.

ス , 2020年3月12日 –3月15日 .

[42]	N . S e k i n e , S . Ta k a g i , a n d M . Ta k e n a k a ,[3]	曺 光元 , 林 澈敏 , トープラサートポン カシディッ“Investigation of optical loss and bandwidth ofト , 竹中 充 , 高木 信一 , “ 酸化濃縮法により作製

I n P - o r g a n i c h y b r i d o p t i c a l m o d u l a t o r, ”

した GOI を用いた引張りひずみ GOI nMOSFET,”

Compound Semiconductor Week (CSW2019),

第67回応用物理学会春季学術講演会，13p-A305-

TuA3-3, Nara, 19–23 May 2019.

10，上智大学四谷キャンパス , 2020年3月12日 –3月[43]	Q. Li, J.-H. Han, T.-E. Lee, S. Takagi, and M.

15日 .

Takenaka, “Equivalent oxide thickness scaling for[4]	宮武 悠人 , 関根 尚希 , カシディット トープラサー

efficient III-V/Si hybrid MOS optical phase

トポン , 高木 信一 , 竹中 充 , “ 進化戦略で設計しshifter,” Compound Semiconductor Week

た高効率グレーティングカプラの作製 ,” 第67回応(CSW2019), TuA3-4, Nara, 19–23 May 2019.

用物理学会春季学術講演会，14p-B508-4，上智大[44]	S. Ohno, S. Takagi, and M. Takenaka, “Numerical

研究報告

2nd Joint ISTDM/ICSI 2019 Conference, 10th

6-4
第6章

circuits for AI computing,” Tsinghua University-

学四谷キャンパス , 2020年3月12日 –3月15日 .

Analysis of III-V/Si Hybrid MOS Microdisk[5]	高木 信一 , 曺 光元 , 林 澈敏 , トープラサートポン

Modulator,” Compound Semiconductor Week

カシディット , 竹中 充 , “(001)GOI 薄膜化による(CSW2019), TuA3-5, Nara, 19–23 May 2019.

nMOSFET の電子移動度向上機構に関する考察 ,”[45]	S. Sumita, J. Takeyasu, K. Kato, M. Takenaka, and

第67回応用物理学会春季学術講演会，13p-A305-

S. Takagi, “Effects of thermal annealing on film

11，上智大学四谷キャンパス , 2020年3月12日 –3月

quality of InAs-On-Insulator structures fabricated

15日 .

by Smart Cut method,” Compound[6]	隅田 圭 , 竹安 淳 , 加藤 公彦 , トープラサートポン

Semiconductor Week (CSW2019), TuC2-6, Nara,

カ シ デ ィ ッ ト , 竹 中 充 , 高 木 信 一 , “Multi-

19–23 May 2019.

Sidewall TLM を用いた精密な InAs/Ni-InAs 間の[46]	S. Takagi, K. Kato, K. Sumita, K. Jo, R. Takaguchi,

接触抵抗率測定 ,” 第67回応用物理学会春季学術

D.-H. Ahn, K. Toprasertpong, M. Takenaka,

講演会，13p-A305-7，上智大学四谷キャンパス ,“A d v a n c e d M O S F E Ts a n d T F E Ts u s i n g

2020年3月12日 –3月15日 .

alternative semiconductors for ultralow power[7]	隅田 圭 , 加藤 公彦 , 竹安 淳 , トープラサートポン

logic applications,” MRS Spring Meeting,

カシディット , 竹中 充 , 高木 信一 , “InAs-On-

Symposium EP09, Pheonix, USA, 22–26 April

Insulator 基板の高品質化と貼り合わせ界面特性の89

評価 ,” 第67回応用物理学会春季学術講演会，13p-

Takenaka, “High-speed optical modulation by

A305-6，上智大学四谷キャンパス , 2020年3月12日

III-V/Si hybrid MOS optical modulator with low–3月15日（講演奨励賞受賞記念講演）.

parasitic capacitance,” 第67回応用物理学会春季[8]	曺 光元 , トープラサートポン カシディット , 竹中充 , 高木 信一 , “ 酸化濃縮法により作製した圧縮

第6章

6-4

ス , 2020年3月12日 –3月15日 .

研究報告

ひずみ (110) 面 SiGe-OI pMOSFET,” 第67回応用[16]	Z . Zhao, C. Ho, Q. Li, K. Toprasertpong, S.

物理学会春季学術講演会，13p-A305-9，上智大学

Takagi, M. Takenaka, “Observation of Sub-

四谷キャンパス , 2020年3月12日 –3月15日 .

bandgap Photodetection at 2 μ m wavelengths in[9]	加藤 公彦 , 松井 裕章 , 田畑 仁 , 竹中 充 , 高木 信

a Germanium Lateral PIN Photodetector,” 第67

一 , “ 酸化物半導体／ IV 族半導体 積層型トンネル

回応用物理学会春季学術講演会，15a-B508-7，上

電界効果トランジスタ,” 第67回応用物理学会春季

智大学四谷キャンパス , 2020年3月12日 –3月15日 .

学術講演会，13p-A305-5，上智大学四谷キャンパ[17]	Z. Lin, T.-E. Lee, H. Tang, K. Toprasertpong, M.

ス , 2020年3月12日 –3月15日（第11回シリコンテク

Ta k e n a k a , S . Ta k a g i , “ I m p r o v e m e n t o f

ノロジー分科会研究奨励賞受賞記念講演）.

ferroelectric properties of TiN/Hf0.5Zr0.5O2/Si[10]	関根 尚希 , トープラサートポン カシディット , 高gate stacks by inserting Al2O3 interfacial layers,”

木 信一 , 竹中 充 , “III-V-OI 基板上における量子第67回応用物理学会春季学術講演会，14p-A303-

井戸インターミキシングを用いた導波路型受光器

10，上智大学四谷キャンパス , 2020年3月12日 –3月の実証 ,” 第67回応用物理学会春季学術講演会，

15日 .

15a-B508-3，上智大学四谷キャンパス , 2020年3月12日 –3月15日 .

[18]	C.-M. Lim, Z. Zhao, K. Sumita, K. Toprasertpong,
M. Takenaka, S. Takagi, “First demonstration of[11]	トープラサートポン カシディット , 竹中 充 , 高木(111) Ge-on-insulator n-channel MOSFET

信一 , “ 強誘電体 FETのMOS 界面における電荷分

fabricated by smart-cut technology,” 第67回応用

布の評価とデバイス動作の理解 ,” 第67回応用物理物理学会春季学術講演会，13p-A305-8，上智大学

学会春季学術講演会，14p-A303-12，上智大学四四谷キャンパス , 2020年3月12日 –3月15日 .

谷キャンパス , 2020年3月12日 –3月15日 .

[19]	D. Wu, K. Toprasertpong, S. Takagi, M, Takenaka,[12]	大野 修平 , トープラサートポン カシディット , 高“Design of ultra-thin InGaAs membrane

木 信一 , 竹中 充 , “ リング共振器クロスバーアレ

photodetector on Si slot waveguide,” 第67回応用

イ型光回路を用いた光ニューラルネットワークの物理学会春季学術講演会，15p-B508-4，上智大学

検証 ,” 第67回応用物理学会春季学術講演会，15p-

四谷キャンパス , 2020年3月12日 –3月15日 .

B508-10，上智大学四谷キャンパス , 2020年3月12[20]	X . Zhang, K. Toprasertpong, S. Takagi, M.

日 –3月15日 .

Takenaka, “Evaluation of doping concentration of[13]	渡辺 耕坪 , トープラサートポン カシディット , 関

MoS2 via Schottky diode for the Terman

根 尚希 , 高木 信一 , 竹中 充 , “ 不揮発性 MOS 型

method,” 第67回応用物理学会春季学術講演会，

光位相シフタに向けた強誘電性 Hf0.5Zr0.5O2を用

15a-A305-6，上智大学四谷キャンパス , 2020年3月

いたウェハボンディングの検討 ,” 第67回応用物理

12日 –3月15日 .

学会春季学術講演会，15p-B508-13，上智大学四谷キャンパス , 2020年3月12日 –3月15日 .

90

学術講演会，15a-B508-12，上智大学四谷キャンパ[21]	M. Ke, M. Takenaka, S. Takagi, “Comparison ofcarrier trap characteristics in different interfacial[14]	松田 信幸 , 服部 香里 , 石川 巧 , 鴻池 遼太郎 , 吉

layers of n-Ge MOS structures,” 第67回応用物理澤 明男 , 池田 和浩 , 山田 博仁 , 福田 大治 , 岡野

学会春季学術講演会，15a-A305-12，上智大学四谷誠 , 竹中 充 , “ シリコン導波路からの自発四光波

キャンパス , 2020年3月12日 –3月15日 .

混合信号の光子数識別検出 ,” 第67回応用物理学[22]	M. Ke, M. Takenaka, S. Takagi, “Proposal of a

会春季学術講演会，14p-B406-13，上智大学四谷measurement method to discriminate different

キャンパス , 2020年3月12日 –3月15日 .

types of traps in n-Ge MOS gate insulators,” 第[15]	Q . Li, C.-P. Ho, J. Fujikata, M. Noguchi, S.

67回応用物理学会春季学術講演会，15a-A305-11，

Takahashi, K. Toprasertpong, S. Takagi, M.

上智大学四谷キャンパス , 2020年3月12日 –3月15パス , 2019年9月18日 –9月21日 .

日.
[23]	M. Ke, M. Takenaka, S. Takagi, “Characteristics of[32]	田原 建人 , 加藤 公彦 , トープラサートポン カシ

slow traps in Al2O3/GeOx/n-Ge MOS interfaces

ディット , 竹中 充 , 高木 信一 , “Si/Hf0.5Zr0.5O2

by plasma oxidation,” 第67回応用物理学会春季学の界面特性改善に向けたアニール条件の検討 ,” 第術講演会，15a-A305-10，上智大学四谷キャンパ

80回応用物理学会秋季学術講演会，19a-E305-11，

ス , 2020年3月12日 –3月15日 .

北海道大学札幌キャンパス , 2019年9月18日 –9月[24]	竹中 充 , 高木 信一 , “Society 5.0時代における異21日 .
[33]	加藤 公彦 , Jo Kwangwon, 松井 裕章 , 田畑 仁 , 森

バイス界面テクノロジー研究会，9，東レ総合研

貴洋 , 森田 行則 , 松川 貴 , 竹中 充 , 高木 信一 ,修センター , 2019年1月30日 –2月1日（招待講演）.

“ZnSnO/SiGe 積層構造を用いた n- および p-TFET[25]	竹中 充 , “AI 応用に向けたシリコンフォトニクス

の動作実証 ,” 第80回応用物理学会秋季学術講演の展開 ,” エイトラムダフォーラム，ルヴェソン会，18p-B11-6，北海道大学札幌キャンパス , 2019

ヴェール本郷 , 2019年10月25日（招待講演）.

年9月18日 –9月21日 .
[34]	隅田 圭 , 竹安 淳 , 加藤 公彦 , トープラサートポンに向けた異種材料集積プログラマブル光回路 ,” 第カシディット , 竹中 充 , 高木 信一 , “Smart Cut 法

80回応用物理学会秋季学術講演会，19p-E206-1，

により作製した InAs-On-Insulator 基板への熱処

北海道大学札幌キャンパス , 2019年9月18日 –9月

理の影響 ,” 第80回応用物理学会秋季学術講演会，21日（招待講演）.

18p-B11-7，北海道大学札幌キャンパス , 2019年9

強 , 大野[27]	大野 修平 , 李 強 , 高木 信一 , 竹中 充 , “ テーパー

月18日 –9月21日 .

構造を用いないハイブリッド MOS 型光位相シフ[35]	K . -W. J o , M . Ta k e n a k a , a n d S . Ta k a g i ,タの検討 ,” 第80回応用物理学会秋季学術講演会，“Performance enhancement of extremely thin

19p-E206-5，北海道大学札幌キャンパス , 2019年

body SiGe or Ge on insulator pMOSFETs

9月18日 –9月21日 .

fabricated by Ge condensation,” 第80回応用物理[28]	トープラサートポン カシディット , 名幸 瑛心 , 中根 了昌 , 竹中 充 , 高木 信一 , “ 強誘電体 FET を学会秋季学術講演会，19p-PB2-1，北海道大学札幌キャンパス , 2019年9月18日 –9月21日 .

用いたリザバーコンピューティングの提案 ,” 第80[36]	Z. Zhao, C.-P. Ho, S. Takagi, and M. Takenaka,

回応用物理学会秋季学術講演会，19p-F211-4，北“Carrier-injection Ge MIR variable optical

海道大学札幌キャンパス , 2019年9月18日 –9月21attenuator formed by spin-on-glass doping,” 第80

日.

回応用物理学会秋季学術講演会，18a-PA5-4，北[29]	名幸 瑛心 , トープラサートポン カシディット , 中根 了昌 , 宮武 悠人 , 竹中 充 , 高木 信一 , “ 強誘電海道大学札幌キャンパス , 2019年9月18日 –9月21日.

体 FET を用いたリザバーコンピューティングの実[37]	T.-E. Lee, K. Toprasertpong, M. Takenaka, and S.

験的検証 ,” 第80回応用物理学会秋季学術講演会，

Takagi, “Improvement of Si0.78Ge0.22 MOS

19p-F211-5，北海道大学札幌キャンパス , 2019年9interface properties by using TiN/Y2O3 gate

月18日 –9月21日 .

stacks with TMA passivation,” 第80回応用物理学[30]	尹 尚希 , 加藤 公彦 , 横山 千晶 , 安 大煥 , 竹中充 , 高木 信一 , “(NH4)2S 処理理前の前処理が研究報告

修平 , 高木信一 , “AI 応用[26]	竹中 充 , 李

6-4
第6章

種材料集積シリコンフォトニクス ,” 第25回電子デ会秋季学術講演会，19p-E305-13，北海道大学札幌キャンパス , 2019年9月18日 –9月21日 .

Al2O3/InGaAs MOS 界面に与える影響 ,” 第80回

[38]	C .-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

応用物理学会秋季学術講演会，19a-E305-2，北海

Takenaka, “Realization of coupled-resonator-

道大学札幌キャンパス , 2019年9月18日 –9月21日 .

induced-transparency effect in germanium-on-[31]	トープラサートポン カシディット , 田原 建人 , 福insulator photonics,” 第80回応用物理学会秋季学

井 太 一 郎 , 竹 中 充 , 高 木 信 一 , “TiN/

術講演会，18a-PA5-5，北海道大学札幌キャンパ

Hf0.5Zr0.5O2/Si MFS キャパシタの電気特性に与ス , 2019年9月18日 –9月21日 .

える基板タイプの影響 ,” 第80回応用物理学会秋季[39]	C. Liao, K. Toprasertpong, T. Fukui, M. Takenaka,

学術講演会，19a-E305-10，北海道大学札幌キャンand S. Takagi, “Evaluation of surface potential of91

ferroelectric-gate MOS capacitors by C-V
analyses,” 第80回応用物理学会秋季学術講演会，

第6章

6-4

三田研究室

19a-E305-12，北海道大学札幌キャンパス , 2019年

学会誌

9月18日 –9月21日 .

[1]	Ken Saito, Daniel S. Contreras, Yudai Takeshiro,[40]	Q. Li, J.-H. Han, T.-E. Lee, S. Takagi, and M.

Yuki Okamoto, Satoshi Hirao, Yuya Nakata,

Takenaka, “Toward high modulation efficiency of

Taisuke Tanaka, Satoshi Kawamura, Minami

III-V/Si hybrid MOS optical phase shifter by

Kaneko, Fumio Uchikoba, Yoshio Mita, Kristoferequivalent oxide thickness scaling,” 第80回応用物

S. J. Pister, “Study on Electrostatic Inchworm

理学会秋季学術講演会，19a-E206-4，北海道大学

Motor Device for a Heterogeneous Integrated

札幌キャンパス , 2019年9月18日 –9月21日 .

Microrobot System”, Transactions of The Japan[41]	C.-M. Lim, Z. Zhao, K. Sumita, K. Toprasertpong,

Institute of Electronics Packaging, vol. 12, pp.

M. Takenaka, and S. Takagi, “Influence of

E18-009-1-E18-009-7 (2019.04.16). doi: 10.5104/

hydrogen ion implantation dose on characteristics

jiepeng.12.E18-009-1

研究報告of Ge-on-insulator substrates fabricated by smart-[2]	竹城雄大、宇佐美尚人、岡本有貴、高田武晃、肥cut technology,” 第80回応用物理学会秋季学術講

後昭男、池野理門、鷲津信栄、浅田邦博、三田吉

演会，18p-B11-9，北海道大学札幌キャンパス ,郎、「局所的な微小粒子計測を目指した電極集積

2019年9月18日 –9月21日 .

型微小孔デバイス」、電気学会センサ・マイクロ[42]	竹 中 充 , “ シリコン光回路による深層学習の展
望 ,” 電子情報通信学会ソサイエティ大会，CI-1-7，
大阪大学豊中キャンパス , 2019年9月10–13日（招マ シ ン 部 門 誌、Vol.139-E、No. 8、pp.271-276(2019.08) doi: 10.1541/ieejsmas.139.271[3]	R Ranga Reddy, Keisuke Komeda, Yuki Okamoto,
Eric Lebrasseur, Akio Higo, and Yoshio Mita, “A

待講演）.
[43]	関根尚希 , 高木信一 , 竹中 充 , “InP スロット導波

zero-power sensing MEMS shock sensor with a

路型有機 EO ポリマー光変調器の帯域と光損失にlatch-reset mechanism for multi-threshold events

関する検討 ,” 電子情報通信学会ソサイエティ大会，

monitoring”, Sensors and Actuators A: Physical,

C-3-29， 大 阪 大 学 豊 中 キ ャ ン パ ス , 2019年9月

Vol. 295, pp. 1-10 (2019.08.15). doi: 10.1016/j.

10–13日（招待講演）.

sna.2019.05.036 (IF:2.739)

強 , 関根 尚希 , 高木 信一 , “III-V 族[4]	Akio Higo, Tomoki Sawamura, Makoto Fujiwara,

半導体薄膜を用いたハイブリッド光変調器の展Eric Lebrasseur, Ayako Mizushima, Etsuko Ota,

望 ”, 電子情報通信学会レーザ・量子エレクトロニ

and Yoshio Mita, "Experimental Comparison of

クス研究会 (LQE), 東北大学，2019年8月22–23日

Rapid Large-area Direct Electron Beam Exposure（招待講演）.

Methods with Plasmonic Devices", Sensors and[44]	竹中 充 , 李[45]	加藤公彦 , 松井裕章 , 田畑仁 , 竹中充 , 高木信一 ,M a t e r i a l s , Vo l . 3 1 , N o . 8 , p p . 2 5 1 1 - 2 5 2 5“ アモルファス ZnSnO/Si 積層型トンネル FET の(2019.08.19). doi: 10.18494/SAM.2019.2443

作製と電気特性評価 ,” 電子情報通信学会シリコ[5]	Naoto Usami1, Etsuko Ota1, Takeshi Momose,

ン材料・デバイス (SDM) 研究会，北海道大学札幌

Akio Higo, and Yoshio Mita, “Influence of Preキャンパス , 2019年8月7日 –8月9日 .

Treatment on Adhesion Quality of Supercritical-[46]	高木信一 , 柯夢南 , 張睿 , トープラサートポン・カ

fluid-deposited (SCFD) Cu Film on Si”, Sensors

シディット , 竹中充，“Ge MOS 界面の欠陥制御技

and Materials, vol. 31, No.8, pp.2481-2496

術 ,”(2019.08.19). doi: 10.18494/SAM.2019.2316 (1: co-

第16回 Cat-CVD 研究会 , pp. 64–67，BIZ

SPACE 姫路，2019年7月19–8月20日（セミナー講演）.

first)[6]	Yuki Okamoto, Hiroyuki Ryoson, Koji Fujimoto,Takayuki Ohba, and Yoshio Mita, “On-Chip
CMOS-MEMS-Based Electroosmotic Flow
Micropump Integrated With High-Voltage
Generator”, Journal of Microelectromechanical92

Systems, Vol. 29, Issue 1, pp. 86-94 (2019.11.25).
doi: 10.1109/JMEMS.2019.2953290[4]	Shunsuke Inagaki, Yuki Okamoto, Akio Higo,
Yoshio Mita, “High-Resolution Piezoelectric[7]	Naoto Usami, Etsuko Ota, Akio Higo, Takeshi

MEMS Scanner Fully Integrated with Focus-

Momose, and Yoshio Mita, “Area-selective Cu film

Tuning And Driving Actuators”, The 20th

growth on TiN and SiO2 by supercritical fluid

International Conference on Solid State Sensors

deposition”, IEEJ Transactions on Sensors anda n d A c t u a t o r s ( Tr a n s d u c e r s 2 0 1 9 –Micromachines, vol. 140-E, No. 1, pp.31-26

EUROSENSORS, XXXIII), 23-27 June 2019,(2020.01.01). doi: 10.1541/ieejsmas.140.31

Berlin, Germany, pp. 474-477 (2019. 06). ( 採択率[8]	R Ranga Reddy, Yuki Okamoto, Akio Higo, andYoshio Mita, “An On-chip Micromachined Test

12% ※ 2 件目 )doi:10.1109/

TRANSDUCERS.2019.8808636

Deep-RIE MEMS Sidewall Surfaces”, IEEE

Yuji Matsushita, Takashi Mizuno, Yoshio Mita,

Transactions on Semiconductor Manufacturing,and Takeshi Yoshimura, “Monolithic Integration

vol. 33, no. 2, pp. 187-195, May 2020 (acceptedof P(VDF-TrFE) Thin Film on CMOS for Wide-2020.03.26)

Band Ultrasonic Transducer Arrays”, The 2019

doi: 10.1109/TSM.2020.2982659

IEEE International Ultrasonics Symposium (IUS

6-4

研究報告

[5]	Kenji Suzuki, Yuta Nakayama, Izuru Kanagawa,

第6章

Structure to Study the Tribological Behavior of2019), October 6 - 9, 2019. Glasgow, Scotland,
査読付き国際学会

UK(2019.10.06).

[1]	Makoto Ogasawara, Yuji Kosugi, Jiaqi Zhang, Yuki

ULTSYM.2019.8926015

doi:

10.1109/

Okamoto, Yoshio Mita, Akira Otomo, Yoshiaki[6]	【招待講演】Yoshio Mita, Yuta Nakayama, Kenji

Nakano, Takuo Tanemura, “Electro-optic polymer

Suzuki, Takeshi Mizuno, Tokiko Endo, andsurface-normal modulator using silicon high-Takeshi Yoshimura, “Application of Open Target

contrast grating resonator”, Conference on Lasers

Research on CMOS-MEMS with New Materials

and Electro-Optics (CLEO), San Jose, California,

to Industrial Innovation (Invited

USA (2019. 05). doi: 10.1364/CLEO_AT.2019.

talk)”,International Symposium on Electronics

JTh2A.48

and Smart Devices (ISESD 2019), 8-9, October,[2]	Matthieu Denoual, Corentin Jorel, Didier Robbes,

Bali, Indonesia. (2019.10.08).

Julien Grand, and Yoshio Mita, “Steps Toward[7]	Yoshio Kamiya, Yoshinobu Miyoshi, Yoshio Mita,

Integration of Zeolite-Based Thermal Mass Gas

Ikuo Kurachi, and Yasuo Arai, “Development of a

Detectors to Form Electronic Nose”, Design, Test,

Neutron Imaging Sensor using INTPIX4, SOI

Integration & Packaging of MEMS / MOEMS

Pixelated Silicon Devices”, 12th International(DTIP 2019), 12-15 May 2019, Paris, France, pp.

"Hiroshima" Symposium on the Development and14-17 (2019.05). doi: 10.1109/DTIP.2019.8752802

Application of Semiconductor Tracking Detectors[3]	Yuki Okamoto, Taku Tsuchiya, Yu-Sheng Lin,

(HSTD12), 14-18 December, International

Sung Tsang, Frédéric Marty, Ayako Mizushima,

Conference Center Hiroshima, Japan, 329,

Chen-li Sun, Hsiang-Yu Wang, Agnès Tixier-Mita,(2019.12.14).

Olivier Français, Bruno Le Pioufle, and Yoshio
Mita, “Z-Axis Controllable Mille-Feuille Electrode

その他の講演・シンポジウム

Electrorotation Device Utilizing Levitation[1]	Yoshio Mita and Michel de Labachererie,Effect”, The 20th International Conference on“Japanese Nanotechnology Platform, UTokyo

Solid State Sensors and Actuators (Transducers

VDEC Fabrication Site, and Collaboration Project2019 - EUROSENSORS XXXIII), 23-27 Junew i t h C N R S - R E N AT E C H ” , 2 n d E u r o p e a n

2019, Berlin, Germany, pp. 213-216 (2019. 06).( 採N a n o f a b r i c a t i o n Re s e a r c h I n f r a s t r u c t u r e

択Symposium (ENRIS 2019), 16-18 June 2019,率

1 2 % )

d o i :

TRANSDUCERS.2019.8808820

1 0 . 1 1 0 9 /Enschede, the Netherland, (2019.06.17).

93

第6章

6-4

[2]	
【招待講演】三田吉郎、吉村武、水野隆、鈴木謙[9]	槌屋拓、岡本有貴、Moslonka Charles、Lin Yu-

次、中山雄太、遠藤登喜子、「産学連携とナノテ

Sheng、Tsang Sung、Marty Frédéric、水島彩子、

クプラットフォームで拓く集積化高感度超音波プ

Sun Chen-li、Wang Hsiang-Yu、Français Olivier、

ローブの研究」、第32回回路とシステムワーク

Le Pioufle Bruno、三田吉郎、「モノリシック集積

ショップ、22 - 23 Aug. 2019、東京電機大学、東多層電極による細胞電気回転測定の垂直位置制

京都、A2-1、pp. 77 - 79 (2019.08.22).

御」、第36回「センサ・マイクロマシンと応用シ[3]	栗山大成、ルブラッスール エリック、平川顕二、ステム」シンポジウム、19 - 21 Nov. 2017、アク

岩瀬正幸、小笠原宗博、依田孝、三田吉郎、「2 段

ト シ テ ィ 浜 松、 静 岡 県、19pm5-PS3-66

階パラメータランピングによる高アスペクト垂直(2019.11.19).

深掘りトレンチの作製」、第36回「センサ・マイ[10]	三角啓、宇佐美尚人、肥後昭男、Piranda Benoit、

クロマシンと応用システム」シンポジウム、19 -Bourgeois Julien、三田吉郎、「マイクロモジュラー

21 Nov. 2019、アクトシティ浜松、静岡県、19am3-ロボットに向けたサブミリメートルスケール静電

PS3-7 (2019.11.19).

着脱機構の検証」、第36回「センサ・マイクロマ

研究報告[4]	宇佐美尚人、太田悦子、肥後昭男、百瀬健、三田シンと応用システム」シンポジウム、19 - 21 Nov.

吉郎、「高アスペクト比深掘りトレンチの均一な2017、アクトシティ浜松、静岡県、20am2-PS3-25

電解めっきを可能とする超臨界流体薄膜堆積法で(2019.11.20).

作製された低抵抗銅薄膜種層」、第36回「センサ・[11]	米谷玲皇、上木瞭太郎、Penekwong Khemnat、吉マイクロマシンと応用システム」シンポジウム、

原健太、九里伸治、池田克弥、指田和之、吉田賢

19 - 21 Nov. 2019、アクトシティ浜松、静岡県、一、山田一郎、三田吉郎、割澤伸一、「高感度化

19am3-PS3-23 (2019.11.19).

のための SnO2 ガスセンサの表面応答性に関する[5]	岡本有貴、良尊弘幸、藤本興治、大場隆之、三田研究」、第36回「センサ・マイクロマシンと応用

吉郎、「モノリシック高電圧駆動回路集積 CMOS-

システム」シンポジウム、19 - 21 Nov. 2017、アMEMS 電気浸透流マイクロポンプ」、第36回「セク ト シ テ ィ 浜 松、 静 岡 県、20am2-PN3-15

ンサ・マイクロマシンと応用システム」シンポジ(2019.11.20).

ウム、19 - 21 Nov. 2019、アクトシティ浜松、静岡県、19pm3-T-3 (2019.11.19).

介、石野裕二、水野毅、「スクイーズ膜圧力分布[6]	山口龍太郎、宇佐美尚人、松下裕司、吉村武、肥計測用センサアレイの開発」、第36回「センサ・

後昭男、三田吉郎、「ソフトマイクロアクチュエー

マイクロマシンと応用システム」シンポジウム、タを目指す P（VDF-TrFE）圧電薄膜加工」、第3619 - 21 Nov. 2017、アクトシティ浜松、静岡県、

回「センサ・マイクロマシンと応用システム」シ

21pm1-PS3-25 (2019.11.21).

ンポジウム、19 - 21 Nov. 2019、アクトシティ浜松、静岡県、19pm5-PS3-16 (2019.11.19).

94[12]	高崎正也、原智大、岡本有貴、三田吉郎、山口大[13]	Yoshio Mita, “A zero-power sensing MEMS shock
sensor with a latch-reset mechanism for multi-[7]	【受賞】中山雄太、鈴木謙次、金川いづる、松下

threshold events monitoring”, 17th NAMIS

裕司、水野隆、三田吉郎、吉村武、「P（VDF-TrFE）

workshop, Mumbai, India, 25 - 27 Nov. 2019

薄膜と CMOS のモノリシック構造による広帯域(2019.11.27).

超音波トランスデューサアレイ」、第36回「セン【招待講演】Yoshio Mita, “”Trust and Coordinate”[14]	

サ・マイクロマシンと応用システム」シンポジウ- Case Study in UTokyo Nanofabrication Site with

ム、19 - 21 Nov. 2019、アクトシティ浜松、静岡

Nanotechnology Platform”, OECD Global Science

県、19pm5-PS3-16 (2019.11.19).

Forum – Science Europe 2nd International[8]	【受賞】稲垣俊典、岡本有貴、肥後昭男、三田吉Workshop on Optimising the operation and use of郎、「集積圧電アクチュエータによる自己変形を

national Research Infrastructure, 28-29 Nov 2019,

利用した可変焦点大面積 MEMS 光スキャナ」、第Sejong Hall, Seoul, Korea (2019.11.29).

36回「センサ・マイクロマシンと応用システム」[15]	小西邦昭、赤井大輔、三田吉郎、石田誠、湯本潤

シンポジウム、19 - 21 Nov. 2019、アクトシティ

司、五神真、「誘電体ナノメンブレンを用いた真浜松、静岡県、19pm5-PS3-24 (2019.11.19).

空 紫 外 第 三 次 高 調 波 発 生 (Third harmonicgeneration in the vacuum ultraviolet region using
dielectric nanomembranes)」、応用物理学会春季学
術講演会、上智大学（四谷キャンパス）、東京都、2020年3月12-15日、12p-B415-3 、(2020.03.12).
[16]	小西邦昭、赤井大輔、三田吉郎、石田誠、湯本潤司、五神真、「正方格子誘電体フォトニック結晶
ナノメンブレンを用いた真空紫外領域におけるコ
ヒ ー レ ン ト 円 偏 光 発 生 (Circularly polarized
coherent light generation in the vacuum
ultraviolet region using a square lattice photonic
講演会、上智大学（四谷キャンパス）、東京都、2020年3月12-15日、13p-B401-5 (2020.03.13).
司、五神真、「四回回転対称誘電体フォトニック
結晶からの真空紫外円偏光第三次高調波発生」日

研究報告[17]	小西邦昭、赤井大輔、三田吉郎、石田誠、湯本潤

6-4
第6章

crystal nanomembrane) 、応用物理学会春季学術

本物理学会第75回年次大会、名古屋大学（東山キャンパス）、愛知県、2020年3月16-19日、16aE332 (2020.03.16).

95

6.5

特許，受賞等

池田研究室

IEEE EDS Japan Joint Chapter, February 7, 2020.
［4］小林正治，令和元年度丸文研究奨励賞，「HfO2系

受賞

第6章

6-5

Density and Low-Power Memory Application”,

電子情報通信学会エレクトロニクスソサイエティ賞

強誘電体を用いた次世代集積回路素子の研究」，丸池田 誠

文財団，2020年3月4日．

藤田研究室

飯塚研究室

研究報告

受賞

特許

[1] 東
 大・ 国 立 台 湾 大 学 チ ー ム (He-Teng Zhang,・飯塚 哲也 , 徐 祖楽 , 長田 将 , `` フラクショナル位相

Advisor: Prof. Jie-Hong Jiang, Prof. Masahiro

同 期 回 路 お よ び 位 相 同 期 回 路 装 置 ,'' 特 願2019-

Fujita), 2nd Place of Problem C, IEEE/ACM

192731.

International Conference on Computer-Aided
Design (ICCAD) CAD Contest 2019[2] 東 大チーム (Yukio Miyasaka, Xinpei Zhang, Ryogo
Koike,

Advisor: Prof. Amir Masoud Gharehbaghi,

Prof. Masahiro Fujita), Honorable mention (4th) of・飯塚 哲也 , 高橋 奈悟 , 藤田 悠介 , 三浦 賢 , `` クロス
トーク・キャンセル回路、送信装置および送受信シ
ステム ,'' 特願2019-152624.
受賞（財）船井情報科学振興財団 第18回 船井学術賞
・Problem A, IEEE/ACM International Conference飯塚

哲也「時間領域信号処理による高精度・高効

on Computer-Aided Design (ICCAD) CAD

率集積回路設計技術に関する研究」

Contest 2019

小林研究室
特許
［1］小林正治，莫非，平本俊郎，「不揮発性記憶素子」，
特願2019-146870，2019年8月8日出願．

高木・竹中研究室
特許[1]高木 信一、竹中 充、池尚珉、「トンネル電界効
果トランジスタおよび電界効果トランジスタの製造方法」、特許第6531243号（2019年5月31日登録）.

受賞［1］小林正治 , 多川友作 , 莫非 , 平本俊郎，LSI とシス

受賞等

テムのワークショップポスター賞，「強誘電体 HfO2

[1] 第 80回応用物理学会秋季学術講演会、隅田圭を用いた低消費電力トランジスタ・メモリ技術の 18 回 IEEE EDS Japan Chapter Student Award,[2] 第新展開」，電子情報通信学会（IEICE）- 集積回路李宗恩

研究会（ICE），2019年5月14日．
［2］Chengji Jin, IEEE EDS Japan Chapter Student
Award, “Transient Negative Capacitance as Cause
of Reverse Drain-induced Barrier Lowering and受賞

Negative Differential Resistance in Ferroelectric

外部団体よりの学術受賞

FETs”, IEEE EDS Japan Joint Chapter, February[1] 優 秀ポスター発表賞：稲垣 俊典、岡本 有貴、肥後7, 2020.

96

三田研究室

昭男、三田 吉郎、
「集積圧電アクチュエータによる［3］Fei Mo, IEEE EDS Japan Chapter Student Award,

自己変形を利用した可変焦点大面積 MEMS 光ス“Experimental Demonstration of Ferroelectricキャナ」、第36回「センサ・マイクロマシンと応用

HfO2 FET with Ultrathin-body IGZO for High-システム」シンポジウム、19 - 21 Nov. 2019、アクトシティ浜松、静岡県、19pm5-PS3-24 (2019.11.21)[2] 優秀ポスター発表賞：中山 雄太、鈴木 謙次、金川
いづる、松下 裕司、水野 隆、三田 吉郎、吉村 武、「P（VDF-TrFE）薄膜と CMOS のモノリシック構
造による広帯域超音波トランスデューサアレイ」、
第36回「センサ・マイクロマシンと応用システム」
シンポジウム、19 - 21 Nov. 2019、アクトシティ浜松、静岡県、19pm5-PS3-16 (2019.11.21)[3] 令和元年度文部科学省ナノテクノロジープラット
フォーム「秀でた成果」多田一成、清水直紀、水太田悦子「超親水機能・光触媒機能を兼ね備えた
反射防止誘電体多層膜」(2020.01.31)
ニクスソサイエティ優秀学生修了表彰学生奨励賞：
稲垣俊典 (M2)(2020.3.23)

研究報告[4] 令和元年度（第6回）電子情報通信学会エレクトロ

6-5
第6章

町靖、澤村智紀、藤原誠、水島彩子、Eric Lebrasseur、

東京大学よりの受賞[5] 東 京大学大学院

工学系研究科長賞

稲垣俊典

工学系研究科長賞

岡本有貴

(M2)
[6] 東 京大学大学院(D3)[7] 東京大学

MERIT アワード

岡本有貴 (D3)[8] 東京大学大学院

工学系研究科優秀博士論文賞

岡本有貴 (D3)[9] 東京大学大学院

工学系研究科優秀修士論文賞

電気系工学専攻
電気系工学専攻稲垣俊典

その他のコンテスト[10] 2 019.11.21第36回「センサ・マイクロマシンと応用システム」シンポジウムのフォトコンテスト
SEM 写真部門で最優秀賞を受賞。

97

Appendix
A. Publication list
原著論文[1] 	小野 哲 , 川俣 雅寿，和田 光司 , “ チップキャ

A-A

パシタ装荷型結合線路共振器を用いた2GHz 帯[8] 	Zolboo Byambadorj, Koji Asami, Takahiro J.

超小型 BPF,z 電子情報通信学会和文論文誌 (C),Yamaguchi, Akio Higo, Masahiro Fujita andVol. J102-C, No.5, pp. 186-195,(2019年4月 )Tetsuya Iizuka, ``Theoretical Analysis of Noise

Appendix

哲 , 和田 光司 , “ パッチアンテ

Figure for Modulated Wideband Converter,''

ナとλ /2 共振器を用いた積層サスペンデッドマ

IEEE Transactions on Circuits and Systems-I!

イクロストリップ線路アンテナフィルタの設計 ,”Regular Papers, vol. 67, no. 1, pp. 298 - 308,

エ レ ク ト ロ ニ ク ス 実 装 学 会 誌 , Vol.22, No.6,

Jan. 2020.

[2] 	横山達也 , 小野

pp.574-578,(2019年9月 )[9] 	Wang Jing, Tetsuya Iizuka, Zule Xu and Toru[3] 	S. Lee, S. Hara, T. Yoshida, S. Amakawa, R.

Nakura, ``A Compact Quick-Start Sub-mW

Dong, A. Kasamatsu, J. Sato, M. Fujishima, “AnPulse-Width-Controlled PLL with Automated

80-Gb/s 300-GHz-Band Single-Chip CMOS

Layout Synthesis using a Place-and-RouteTransceiver,” IEEE Journal of Solid-State

Tool,'' IEICE Electronics Express, vol. 16, no.

Circuits, vol. 54, no. 12, pp. 3577-3588, Oct. 15,

19, pp. 1 - 6, Oct. 2019.
[10] 	Daigo Takahashi, Tetsuya Iizuka, Nguyen Ngoc

2019.
[4] 	小島 , 山田 , 古田 , 小林 , "Evaluation of Heavy-

Mai-Khanh, Toru Nakura and Kunihiro Asada,

Ion-Induced Single Event Upset Cross Sections``Fault Detection of VLSI Power Supplyof a

65-nm Thin BOX FD-SOI Flip-Flops

Network based on Current Estimation from

Composed of Stacked Inverters" , vol.E103-C,

Surface Magnetic Field,'' IEEE Transactions on

n o . 4 , p p . 1 4 4 - 1 5 2 , I E I C E Tr a n s . o n

Instrumentation and Measurement, vol. 68, no.

Electronics(2020)

7, pp. 2519 - 2530, Jul. 2019.

[5] 	橋本 , 小林 , 安部 , 渡辺 , 古田 , "Characterizing[11] 	Kaoru Saso and Yuko Hara-Azumi, "Revisiting

SRAM and FF soft error rates with

Simple and Energy-Efficient Embedded

measurement and simulation" , vol.69, pp. 161-

P r o c e s s o r D e s i g n s To w a r d s t h e E d g e

179, Journal of Integration(2019)

Computing," IEEE Embedded Systems Letters,[6] 	岸 田 , 足 助 , 古 田 , 小 林 , "Extracting Voltage

2019.

Dependence of BTI-induced Degradation[12] 	H i s a s h i O s a w a a n d Yu k o H a r a -A z u m i ,without Temporal Factors by Using BTI-

"Approximate Data Reuse-Based Accelerator

Sensitive and BTI-Insensitive Ring Oscillators"

Design for Embedded Processor," ACM, I E E E Tr a n s a c i t i o n o n S e m i c o n d u c t o r

Transactions on Design Automation of

Manufacturing(2020)

Electronic Systems (TODAES), vol.24, no.5,[7] 	Daisuke Yamazaki, Yoshitaka Otsuki, Takafumi

pp.56!1-56!25, Aug. 2019.

Hara, Nguyen Ngoc Mai-Khanh and Tetsuya[13] 	Junya Miura, Hiromu Miyazaki, Kenji Kise! A

Iizuka, ``11-Gb/s 140-GHz OOK Modulator

portable and Linux capable RISC-V computerwith 24.6dB Isolation utilizing Cascaded Switch

system in Verilog HDL, arXiv!2002.03576 [cs.

and Amplifier Based Stages in 65-nm BulkAR] (2020-02-10).

CMOS,'' IET Circuits, Devices & Systems, vol.

98

14, no 3, pp. 322 - 326, May 2020.

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Naruse and T. Taino, "Design of Digital Filtertransistors with abrupt source impurity profile,”for Digital SQUID With Sub-Flux Quantum

J. Appl. Phys., vol. 126, 214502, 2019.

Feedback Resolution," IEEE Tran. Appl.

[22] 	C.-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

Supercond., vol. 29, no. 5, pp. 1-4, 2019, Art no.

Takenaka, “Mid-infrared tunable Vernier filter

1303004.

on a germanium-on-insulator photonic[15] 	H. Omachi, T. Komuro, K. Matsumoto, M.
Nakajima, H. Watanabe, J. Hirotani, Y. Ohno,

platform,” Optics Letters, vol. 44, no. 11, pp.
27792782, June 2019.

and H. Shinohara, "Aqueous two-phase[23] 	K. Kato, H. Matsui, H. Tabata, M. Takenaka,

extraction of semiconducting single-wall carbon

and S. Takagi, “ZnO/Si and ZnO/Ge bilayer

nanotubes with isomaltodextrin and thin-film

tunneling field effect transistors! Experimental

transistor applications", Appl. Phys. Exp. 12,

characterization of electrical properties,” J.

097003-1-3 (2019)

Appl. Phys., vol. 125, 195701, 2019.
[24] 	K. Kato, H. Matsui, H. Tabata, M. Takenaka,

for Reduction of Area and Power Consumption

and S. Takagi, “Bilayer tunneling field effecton Post-Silicon Delay Tuning", IEICE Trans.

transistor with oxide-semiconductor and group-

Fundamentals, Vol. E102-A, No. 7, pp.894-903,

IV semiconductor hetero junction! Simulation

2019.

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“Optical phase modulators based on reverse-[25] 	Yudai Sakamoto and Shigeru Yamashita,b i a s e d I I I -V / S i h y b r i d m e t a l - o x i d e -“Efficient Methods to Generate Constant SNs

semiconductor capacitors,” IEEE Photonics

with Considering Trade-off between Error andTechnology Letters, Vol. 32, No. 6, pp. 345348,

Overhead and Its Evaluation,” IEICEMarch 2020.

Transactions on Information and Systems, Vol.

[18] 	C . - M . L i m , Z . Z h a o , K . S u m i t a , K .

Appendix[16] 	Muroi, Mashiko, Kohira, "Clustering Method

A-A

E103-D, No.02, pp. 321-328, Feb. 2020.

Toprasertpong, M. Takenaka and S. Takagi,[26] 	Xuncheng Zou, Shigetoshi Nakatake, A Low“Effects of hydrogen ion implantation dose on

Vo l t a g e St o c h a s t i c F l a s h A D C w i t h o u tphysical and electrical properties of Ge-on-

Comparator, IEICE Trans. Fundam. Electron.

insulator layers fabricated by smart-cut

Commun. Comput. Sci. 102-A(7)! 886-893

process,” AIP Advances, vol. 10, 015045,(2019)[27] 	Y. Mizugaki, K. Higuchi, and H. Shimada,January 2020.
[19] 	S. Takagi, K. Kato, and M. Takenaka, “Group IV"Enhanced voltage swing of rapid-single-flux-

based bi-layer tunneling field effect transistor,”quantum distributed output amplifier equipped

ECS Trans., vol. 93, no. 1, pp. 2327, 2019with double-stack superconducting quantum(invited).

interference devices," IEICE Electronics[20] 	K. Kato, H. Matsui, H. Tabata, M. Takenaka,
and S. Takagi, “Fabrication and electrical

Express (ELEX), vol. 16, no. 14, pp. 1-4, July,
2019.

characteristics of ZnSnO/Si bilayer tunneling[28] 	Y. Mizugaki, Y. Arai, T. Watanabe, and H.

filed-effect transistors,” IEEE Journal of the

Shimada, "1000-fold double-flux-quantum

Electron Devices Society, vol. 7, No. 1, 1201

voltage multiplier employing directional

1208, 2019.

propagation of flux quanta through[21] 	T. Gotow, M. Mitsuh ara, T. Hoshi, H .

asymmetrically-damped junction branches,"

Sugiyama, M. Takenaka, and S. Takagi,

I E E E Tr a n s a c t i o n s o n A p p l i e d“PerformanceSuperconductivity, vol. 29, no. 5, pp. 1400105-

enhancementofp-GaAs0.51Sb0.49/In0.53Ga0.47As heterojunction vertical tunneling field-effect

1-5, August, 2019.
[29] 	M. Hashimoto, K. Kobayashi, J. Furuta, S. Abe,99

and Y. Watanabe, "Characterizing SRAM and

Fundamentals of Electronics, Communications

FF Soft Error Rates with Measurement andand Computer Sciences, Vol. E103-A, No. 2, pp.

Simulation," Integration, the VLSI Journal, 69,

486-491, Feb. 2020.

pp. 161--179, November 2019.

A-A[30] 	J. Chen, H. Kando, T. Kanamoto, C. Zhuo, anddesign methodology of Switching mode low

M. Hashimoto, "A Multi-Core Chip Loaddropout regulator for bio-medical

Model for PDN Analysis Considering Voltage-

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C u r r e n t -T i m i n g I n t e r d e p e n d e n c y a n d

and Computer Engineering, Vol. 9, No. 6, pp.

O p e r a t i o n M o d e Tr a n s i t i o n s , " I E E E

5046-5059, Dec. 2019.

Transactions on Components, Packaging and[38]	R. Miyauchi, K. Tanno, H. Tamura, "New Active

Manufacturing Technology, 9(9), pp. 1669--

Diode with Bulk Regulation Transistors and Its

1679, September 2019.

Application to Integrated Voltage Rectifier

Appendix[31] 	T. Nakayama and M. Hashimoto, "Stochastic

Circuit",International Journal of Electrical andAnalysis on Hold Timing Violation in Ultra-

Computer Engineering, Vol. 9, No. 2, pp. 902-

Low Temperature Circuits for Functional Test

908, April 2019.

at Room Temperature," IEICE Trans. on[39] 	Y.Tanaka, Y.Suzuki, S. Wei, "Novel binary

Fundamentals of Electronics, Communications

signed-digit addition algorithm for FPGA

and Computer Sciences, 102-A(7), pp. 914--917,

implementation", Journal of Circuits, Systems

July 2019.

and computers, Vol.29, No.9, 2050136, (2020)[32] 	S. Abe, W. Liao, S. Manabe, T. Sato, M.

[40] 	Naoto Usami, Etsuko Ota, Akio Higo, Takeshi

Hashimoto, and Y. Watanabe, "Impact ofMomose, Yoshio Mita,"Area-selective Cu film

Irradiation Side on Neutron-Induced Single

growth on TiN and SiO2 by supercritical fluid

Event Upsets in 65-nm Bulk SRAMs," IEEE

deposition," IEEJ Transactions on Sensors andTransactions on Nuclear Science, 66(7), 1374 --Micromachines, vol. 140, No. 1, pp.31-38, 2020

1380, July 2019.

[41] 	Yudai Takeshiro, Naoto Usami, Yuki Okamoto,[33] 	Y. Masuda and M. Hashimoto, "MTTF-aware

Takeaki Takada, Akio Higo, Rimon Ikeno,

Design Methodology of Adaptively Voltage

Nobuei Washizu, Kunihiro Asada, Yoshio Mita,

Scaled Circuit with Timing Error Predictive"A Device for Localized Measurement of Small

Flip-Flop," IEICE Trans. on Fundamentals ofParticles with Electrode-Integrated Small

Electronics, Communications and Computer

Pores,"IEEJ Transactions on Sensors andSciences, 102-A(7), pp. 867--877, July 2019.

Micromachines, Vol.139, No.8, pp.271-276[34] 	W. Liao, M. Hashimoto, S. Manabe, S. Abe, and[42] 	Ranga Reddy, Keisuke Komeda, Yuki Okamoto,Y. Watanabe, "Similarity Analysis on Neutron-

Eric Lebrasseur, Akio Higo, Yoshio Mita, "A

and Negative Moun-Induced MCUs in 65-nm

zero-power sensing MEMS shock sensor with a

Bulk SRAM," IEEE Transactions on Nuclear

latch-reset mechanism for multi-threshold

Science, 66(7), 1390 -- 1397, July 2019.

events monitoring," Sensors and Actuators A!

[35] 	W. Liao and M. Hashimoto, "Analyzing Impacts

Physical, Vol.295, pp.1-10, 2019of SRAM, FF and Combinational Circuit on[43] 	A k i o H i g o , To m o k i S a w a m u r a , M a k o t oChip-Level Neutron-Induced Soft Error Rate,"

Fujiwara, Eric Lebrasseur, Ayako Mizushima,

IEICE Trans. on Electronics, E102-C(4), pp.

Etsuko Ota, Yoshio Mita, "Experimental

296--302, April 2019.

Comparison of Rapid Large-area Direct[36] 	K. Kondo, H. Tamura, K. Tanno, "High-PSRR,

Electron Beam Exposure Methods with

Low-Voltage CMOS Current Mode Reference

Plasmonic Devices," Sensors and Materials,

Circuit Using Self-Regulator with Adaptive

Vol.31, No.8, pp.2511-2525, 2019

B i a s i n g Te c h n i q u e " , I E I C E Tr a n s . o n100[37] 	K. Kondo, H. Tamura, K. Tanno, "Proposal and[44] 	Naoto Usami, Etsuko Ota, Takeshi Momose,A k i o H i g o , Yo s h i o M i t a , " I n f l u e n c e o f[51] 	Nobutaka Kito, Ryota Odaka, and Kazuyoshi

Pretreatment on Adhesion Quality of

Takagi, "Rapid Single-Flux-Quantum TruncatedSupercritical-fluid-deposited Cu Film on Si,"

Multiplier Based on Bit-Level Processing,"

Sensors and Materials, Vol.31, No.8, pp.2481-

IEICE Transactions on Electronics, vol. E102-C,

2496, 2019no. 7, pp. 607-611, July 2019.

[45] 	Ken Saito, Daniel S. Contreras, Yudai Takeshiro,[52] 	上見アレックス , 日野 翔太 , 升井義博 , " ダブルYuki Okamoto, Satoshi Hirao, Yuya Nakata,

ブースト技術を用いた低電圧チャージポンプ回

Taisuke Tanaka, Satoshi Kawamura, Minami

路 , " 電気学会論文誌Ｃ（電子・情報・システム

Kaneko, Fumio Uchikoba, Yoshio Mita,

部門誌）, vol.140, no.1, pp.16-23,2020年1月 .
[53] 	Masahiro Sugiyama, Takafumi Uemura, Masaya

Inchworm Motor Device for a Heterogeneous

Kondo, Mihoko Akiyama, Naoko Namba,

Integrated Microrobot System," Transactions of

Shusuke Yoshimoto, Yuki Noda, Teppei Araki,

The Japan Institute of Electronics Packaging,

and Tsuyoshi Sekitani, "An Ultraflexible

vol. 12, pp. E18-009-1-E18-009-7, 2019

Organic Differential Amplifier for Recording[46] 	R. Ranga Reddy, Yuki Okamoto, and Yoshio

Electrocardiograms," Nature Electronics,

Mita, "An On-Chip Micromachined Test

volume 2, pages 351-360 August 2019.

Structure to Study the Tribological Behavior of[54] 	M. Kondo, M. Melzer, D. Karnaushenko, T.

Deep-RIE MEMS Sidewall Surfaces," in IEEE

Uemura, S. Yoshimoto, M. Akiyama, Y. Noda,

Transactions on Semiconductor Manufacturing,

T. Araki, O. G. Schmidt, and T. Sekitani,vol. 33, no. 2, pp. 187-195, May 2020

"Imperceptible Magnetic Sensor Matrix System[47] 	Yuki Okamoto, Hiroyuki Ryoson, Koji Fujimoto,Integrated with Organic Driver and Amplifier

Takayuki Ohba, Yoshio Mita, "On-Chip

Circuits," Science Advances / This paper was

CMOS-MEMS-Based Electroosmotic Flow

selected as “Front cover” of the issue. January

Micropump Integrated With High-Voltage

22, 2020, volume 6, number 4, eaay6094

Generator," Journal of MicroelectromechanicalJanuary 2020.

Systems, vol.29, Issue 1, pp.86-94, 2020[55] 	Jun Iwamoto, Yuma Kikutani, Renyuan Zhang[48] 	Moritoshi Yasunaga, Shumpei Matsuoka, Yuya

and Yasuhiko Nakashima! "Daisy-chained

Hoshino, Takashi Matsumoto, Tetsuya Odaira,

Systolic Array and Reconfigurable Memory“A High-Signal-Integrity PCB Trace withSpace for Narrow Memory Bandwidth", IEICE

Embedded Chip Capacitors and Its Design

Trans., Vol.E103-D, No.03, pp.578-589, Mar.

Methodology Using a Genetic Algorithm,”(2020) 2019

Transactions of The Japan Institute of[56] 	Renyuan Zhang, Takashi Nakada, and YasuhikoElectronics Packaging, Vol. 12, pp. E19-007-1～

Nakashima, "Programmable Analog Calculation

9, 2019.

Unit with Multiple Operands! A Solution of[49] 	N o b u t a k a K i t o a n d N a o f u m i Ta k a g i ,"Concurrent Error Detectable Carry SelectEfficient Vector-Computation", IEICE Trans.
Fundamentals, Vol.E102-A, No.7, Jul. (2019)

A d d e r w i t h E a s y Te s t a b i l i t y , " I E E E[57] 	Takahiro ICHIKURA, Yuma KIKUTANI, andTransactions on Computers, vol. 68, no. 7, pp.

Yasuhiko NAKASHIMA! "DSA 並みの効率を達1105-1110, July 2019.

成する CNNs 拡張機能付き CGRA の提案と評価[50] 	Nobutaka Kito, Kazuyoshi Takagi, and Naofumi", "A Proposal and Evaluation of a CGRA withTakagi, "Conversion of Logic Gates in Netlists

CNNs Extension for Near Efficiency to DSA",

for Rapid Single Flux Quantum Circuits

IEICE Trans., Vol.J102-D, No.07, pp.477-490,

Ut i l i z i n g C o n f l u e n c e o f P u l s e s , " I P S J

Jul. (2019)

Tr a n s a c t i o n s o n S y s t e m L S I D e s i g n
Methodology, vol. 12, pp. 78-80, Aug. 2019.

A-A
Appendix

Kristofer S. J. Pister, "Study on Electrostatic[58] 	Yan CHEN, Jing ZHANG, Yuebing XU, Yingjie
ZHANG, Renyuan ZHANG, and Yasuhiko101Nakashima! "A ReRAM-based Row-column-

Technique”, IEICE Transactions on Electronics,

oriented Memory Architecture forvol. E102.C no.4 pp.269-275, Apr. 2019.

Convolutional Neural Network", IEICE Trans.

[65] 	Kenya Hayashi, Shigeki Arata, Ge Xu, Shunya

Electron, Vol.E102-C, No.7, pp.580-584, Jul.

Murakami, Cong Dang Bui, Atsuki Kobayashi,(2019)and Kiichi Niitsu, ”An FSK Inductive-Coupling[59] 	Hisashi Kino, Takafumi Fukusima, and Tetsu

Transceiver Using 60mV 0.64fJ/bit 0.0016mm2

Tanaka, “Symmetric and asymmetric spike-

Load-Modulated transmitter and LC-Oscillator-

timing-dependent plasticity function realized in

Based Receiver in 65 nm CMOS for Energy-

a tunnel-field-effect-transistor-based charge-

Budget-Unbalanced Application", IEICE Trans.

trapping memory”, Japanese Journal of Applied

Elec, vol. E102.C, no.7, pp.585-589. Jul. 2019.

Physics, vol.59, SGGB12-1-4, February 2020[66] 	Kenya Hayashi, Shigeki Arata, Ge Xu, Shunya

A-A[60] 	Hisashi Kino, Takafumi Fukushima and Tetsu

Murakami, Cong Dang Bui, Atsuki Kobayashi,

Appendix

Tanaka, “Investigation of TSV Liner Interface

and Kiichi Niitsu, ”A 385 ×385 μ m2 0.165V

with Multiwell Structured TSV to Suppress

0.27nW Fully-Integrated Supply-Modulated

Noise Propagation in Mixed-Signal 3D-IC”

OOK Transmitterin 65nm CMOS for Glasses-

IEEE Journal of the Electron Devices Society,

Free, Self-Powered, and Fuel-Cell-Embedded

vol. 7, p. 1225-1231, August 2019

Continuous Glucose Monitoring Contact Lens",[61] 	Sungho Lee, Rui Liang, Yuki Miwa, Hisashi
Kino, Takafumi Fukushima and Tetsu Tanaka,

594. Jul. 2019.

“Multichip thinning technology with temporary[67] 	Atsuki Kobayashi, Kenya Hayashi, Shigeki

bonding for multichip-to-wafer 3D integration”,

Arata, Shunya Murakami, Ge Xu, and Kiichi

Japanese Journal of Applied Physics, vol. 59,

Niitsu, "Design of a Self-Controlled Dual-

SBBA04-1-7, December 2019

Oscillator-Based Supply VoltageMonitor for[62] 	Fukushima, Takafumi, “Directed Self-Assembly

Biofuel-Cell-CombinedBiosensing Systems inbased Interconnect Technology for Next-

65-nm CMOS and 55-nm DDCCMOS", IEEE

Generation 2D/3D LSI”, Impact, vol.2020, p.

Transactions on Biomedical Circuits and6-8, February 2020

Systems (TBioCAS), vol.13, pp.1152-1162, Dec.

[63] 	Ki i chi N iitsu , Taiki Na kan ish i, Sh u n y a

2019.

Murakami, Maya Matsunaga, Atsuki Kobayashi,"[68]	 [J1]S. Tajima, M. Yanagisawa and Y. Shi,

Nissar Mohammad Karim, Jun Ito, Naoya"Transition Detector-based Radiation-Hardened

Ozawa, Tetsunari Hase, Hiromasa Tanaka,

Latch for Both Single-and Multiple-NodeMitsuo Sato, Hiroki Kondo, Kenji Ishikawa,

Upsets," in IEEE Transactions on Circuits and

Hidefumi Odaka, Yoshinori Hasegawa, Masaru

Systems II! Express Briefs. (Early Access).

Hori, and Kazuo Nakazato, "A 65-nm CMOS

[69] 	A Charge Recycling Stacked I/O in Standard

Fully Integrated Analysis Platform Using an

CMOS Technology for Wide TSV Data Bus

On-Chip Vector Network Analyzer and a[70] 	清水 , 野口 , 石川 , 深井，“ 膀胱内尿量計測に用Transmission-Line-Based Detection Window

いるカレントステアリング型 DAC” 電気学会論

for Analyzing Circulating Tumor Cell and

文誌 C（電子・情報・システム部門誌），139巻

Exosome", IEEE Transactions on Biomedical

5号，p.632-633，2019．

Circuits and Systems (TBioCAS), vol.13, no.2
pp.470-479, Apr. 2019.

[71] 	Yi GUO, Heming SUN, Ping LEI, Shinji
KIMURA、”Design of Low-Cost Approximate[64] 	Yuya Nishio, Atsuki Kobayashi, and Kiichi

Multipliers Based on Probability-Driven Inexact

Niitsu, ”Design and Calibration of a Small-Compressors," IEICE Trans. on Fundamentals,

Footprint, Low-Frequency, and Low-Power

Vol. E102.A, No. 12, pp.1781-1791, Dec. 2019.

Gate Leakage Timer Using Differential Leakage

102

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2019.

pp. 175-178, Boston, Massachusetts, Jun. 1,[93] 	中根祐介、佐藤匠、中村誠、伊藤大輔、“ 光受2019.

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835, Dec. 2019.

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Kaneko, Fumio Uchikoba, Katsutoshi Saeki, andmodel for speech recognition in noise

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International Symposium on on Brainware LSI,

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0.0053-mm2 6-Bit Fully-Standard-Cell-BasedElectronics Packaging(ICEP), Toki Messe,
Niigata, Japan, pp.316-319, 2019.4.19[14] 	Takuro Sasaki, Mika Kurosawa, Yu Usami,

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Shinya Kato, Arisa Sakaki, Masaya Ohara, Yuki

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Takei, Minami Kaneko, Fumio Uchikoba and2019.

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Miyaji, "A 65nm CMOS Process 4.2V Battery

Shinya Kato, Arisa Sakaki, Masaya Ohara, Yuki

Charging Cascode SIDO Boost Converter with

Takei, Minami Kaneko, Fumio Uchikoba and

87% Maximum Efficiency for RF Wireless

Ken Saito, “Neural networks integrated circuit

Power Transfer Receiver", Proc. Internationalwith switchable gait pattern for insect type

Conference on Solid State Devices andmicrorobot”, The Twenty-Fifth International

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Kameda, Takayuki Hamamoto, "CMOS Image

Embedded Multicore/Many-core Systems-on-

S e n s o r w i t h P i x e l Pa r a l l e l A D C a n d

Chip (MCSoC 2019), pp.108-115 (Singapore,

Intermediate Image Readout for HDR

Presentation 2019-10-02) (October 2019).

Reconstruction", International Workshop on[12] 	Hiromu Miyazaki, Junya Miura, and Kenji Kise!

A-A
Appendix

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Image

Media

Qualityandits

An Efficient Instruction Fetch Architecture for a

Applications(IMQA), 4pages, 2020年3月 .

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International Symposium on Highly-Efficient

Hamamoto, "Adaptive Exposure Time Control

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for Image Sensor Estimating Motion(HEART 2019), pp.1-4 (Nagasaki Japan, Poster

Distribution", International Workshop on Image

short speech 2019-06-06) (June 2019).

Media Quality and its Applications(IMQA),

105

4pages, 2020年3月 .
[19] 	Yuta Tokusashi, Hiroki Matsutani, Hideharu

Communication Conference (OFC2020),
M2B.6, San Diego, 812 March 2020.

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and M. Takenaka, “Monolithic Germanium PIN

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Chips and Systems (COOL Chips 22), pp.1-3,

Wavelengths,” Optical Fiber Communication

Apr 2019.

Conference (OFC2020), W4G.3, San Diego, 812[20] 	Tomoya Itsubo, Mineto Tsukada, Hiroki

March 2020.

Matsutani, "Performance and Cost Evaluations[27] 	S. Takagi, K. Sumita, K. Jo, C.-M. Lim, K. Kato,of Online Sequential Learning and

D . - H . A h n , K . To p r a s e r t p o n g , a n d M .

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Takenaka, “MOS Device Technology forA-Aof the 22nd IEEE Symposium on Low-Poweradvanced logic LSI,” International Workshop on

Appendixand High-Speed Chips and Systems (COOL

Nanodevice Technologies (IWNT), Hiroshima,

Chips 22), pp.1-3, Apr 2019.

Japan, 5 March 2020 (invited).

[21] 	Susumu Mashimo, Akifumi Fujita, Reoma[28] 	K. Toprasertpong, M. Takenaka, and S. Takag,

Matsuo, Seiya Akaki, Akifumi Fukuda, Toru

“Direct observation of interface charge

Koizumi, Junichiro Kadomoto, Hidetsugu Irie,

behaviors in FeFET by quasi-static split C-V

Masahiro Goshima, Koji Inoue, and Ryota

a n d H a l l t e c h n i q u e s ! Re v e a l i n g Fe F E T

Shioya! An Open Source FPGA-Optimized

operation,” International Electron Devices

Out-of-Order RISC-V Soft Processor, IEEE

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International Conference on Field-

December 2019.

Programmable Technology (FPT), pp. 63—71(2019).

Toprasertpong, M. Takenaka, and S. Takag,[22] 	Tongshuang HUANG, Takashi OHSAWA, “Cell“Strain and surface orientation engineering inArray Design with Row-Driven Source Line inextremely-thin body Ge and SiGe-on-insulator

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6F2 1T1MTJ Memory,” 2019 International

International Electron Devices Meeting

Symposium on VLSI Technology, Systems and( I E D M 2 0 1 9 ) , 2 9 . 1 , S a n Fr a n c i s c o , 7 1 1

Applications (VLSI-TSA), T3, Hsinchu, Taiwan,

December 2019.

April 23, 2019.

[30] 	S. Takagi, K. Kato, M. Takenaka, “Bi-layer[23] 	Muroi, Kohira, "Clock Tree Modification fortunneling FET using group IV/oxide

Circuits with Programmable Delay Elements",

semiconductor hetero-structure,” 8th

In Proc. SASIMI, pp.304-309, October, 2019.

International Symposium on Control of[24] 	Q. Li, C-. P. Ho, J. Fujikata, M. Noguchi, S.

Semiconductor Interfaces (ISCSI-VIII), Sendai,

Takahashi, K. Toprasertpong, S. Takagi, and M.

Japan, 2730 November 2019 (invited).

Takenaka, “Low parasitic capacitance III-V/Si[31] 	Z. Zhao, C.-P. Ho, S. Takagi, and M. Takenaka,Hybrid MOS optical modulator toward high-“Mid-infrared Ge variable optical attenuator

speed modulation,” Optical Fiber

formed by spin-on-glass doping,” 9th

Communication Conference (OFC2020),

International Symposium on Photonics andTh2A.16, San Diego, 812 March 2020.

Electronics Convergence (ISPEC2019), P-6,[25] 	S. Ohno, Q. Li, N. Sekine, J. Fujikata, M.

106[29] 	K . -W. J o , C . - M . L i m , W. - K . K i m , K .

Tokyo, 2627 November 2019.

Noguchi, S. Takahashi, K. Toprasertpong, S.

[32] 	C.-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

Takagi, and M. Takenaka, “Taper-less III-V/Si

Takenaka, “Implementation of coupled-hybrid MOS optical phase shifter using

resonator-induced-transparency on germanium-

ultrathin InP membrane,” Optical Fiber

on-insulator photonic platform,” 9thInternational Symposium on Photonics andElectronics Convergence (ISPEC2019), P-10,
Tokyo, 2627 November 2019.

2019 (plenary).
[39] 	akagi, K. Kato, K. Sumita, K. Jo, C.-M. Lim, R.
Takaguchi, D.-H. Ahn, J. Takeyasu, K.

[33] 	Q. Li, C.-P. Ho, S. Takagi, and M. Takenaka,

Toprasertpong, and M. Takenaka, “Advanced“Integration of III-V/Si hybrid MOS optical

MOS device technology for low power logic

phase shifter with Si racetrack cavity in critical

LSI,” 26th International Conference Mixed

coupling condition for low-energy optical

Design of Integrated Circuits and Systems

modulation,” 9th International Symposium on(MIXDES 2019), Rzeszow, Poland, 27-29 June

Photonics and Electronics Convergence2019 (plenary).

(ISPEC2019), P-11, Tokyo, 2627 November
2019.

[40] 	M. Takenaka and S. Takagi, “Ge-on-insulator
platform for communication and sensing,”
Pr o gr e s s I n E l e c t r o m a gn e t ic s Re s earc hMorita, T. Matsukawa, M. Takenaka, S. Takagi,

Symposium (PIERS2019), Rome, 1720 June

“Performance improvement in ZnSnO/Si

2019 (invited).

bilayer TFET by W/Al2O3 gate stack,”[41] 	S. Takagi, K. Kato, K. Sumita, K. Jo, R.

International Conference on Solid State

Takaguchi, D.-H. Ahn, K. Toprasertpong, M.

Devices and Materials (SSDM), N-3-03,

Takenaka, “Advanced MOSFETs and TFETs

Nagoya, 25 Sept. 2019.

using alternative semiconductors for ultralow[35] 	K. Kato, K. Jo, H. Matsui, H. Tabata, T. Mori, Y.

power logic applications,” MRS Spring Meeting,

Morita, T. Matsukawa, M. Takenaka, S. Takagi,

Symposium EP09, Pheonix, USA, 2226 April“Demonstration of n- and p-TFET operations

2019 (invited).

in a single ZnSnO/SiGe bilayer structure,”[42] 	Q. Li, J.-H. Han, T.-E. Lee, S. Takagi, and M.

International Conference on Solid State

Takenaka, “Toward high modulation efficiency

Devices and Materials (SSDM), N-3-04,

of III-V/Si hybrid MOS optical phase shifter by

Nagoya, 25 Sept. 2019.

equivalent oxide thickness scaling,” 第80回応用[36] 	K . S u m i t a , J . Ta k e y a s u , K . K a t o , K .
Toprasertpong, M. Takenaka, and S. Takagi,

物理学会秋季学術講演会，19a-E206-4，北海道大学札幌キャンパス , 2019年9月18日9月21日 .

“Accurate evaluation of contact resistivity[43] 	Xinghuai Zhang, Shigetoshi Nakatake, On-chip

between InAs/Ni-InAs alloy,” International

resistance configuration by subthreshold

Conference on Solid State Devices and

MOSFET-array for ultra weak current sensing.

Materials (SSDM), N-6-01, Nagoya, 25 Sept.

APCCAS 2019! 261-264

2019.

[44] 	S . To k u d a a n d T. Ta n z a w a , “ To w a r d a[37] 	C.-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.

minimum-operating-voltage design of DC-DC

Takenaka, “Coupled-resonator-induced-

charge pump circuits for energy harvesting”,

transparency on germanium-on-insulator mid-IEEE ISCAS, C5L-K-5, May 2019.

infrared platform,” International Conference on[45] 	K. Matsuyama and T. Tanzawa, “Design of Pre-

Group IV Photonics (GFP2019), FD5,

Emphasis Pulses for Large Memory Arrays with

Singapore, 2830 August 2019.

Minimal Word-Line Delay Time”, IEEE ISCAS,[38] 	akagi, K. Kato, K. Sumita, K. Jo, C.-M. Lim, R.

A-A
Appendix[34] 	K. Kato, H. Matsui, H. Tabata, T. Mori, Y.

B1L-H-4, May 2019.

Takaguchi, D.-H. Ahn, J. Takeyasu, K.

[46] 	K. Matsuyama and T. Tanzawa, “A Pre-

Toprasertpong, and M. Takenaka, “Advanced

Emphasis Pulse Generator Insensitive to

MOS device technology for low power logic

Process Variation for Driving Large Memory

LSI,” 26th International Conference Mixed

and Panel Display Arrays with Minimal Delay

Design of Integrated Circuits and Systems

Time,” IEEE APCCAS, 5097, Nov. 2019.

(MIXDES 2019), Rzeszow, Poland, 27-29 June[47] 	H. Kawauchi and T. Tanzawa, “A 2V 3.8 μ W

107Fully-Integrated Clocked AC-DC Charge Pump

Superconductive Electronics (SCE), Yokohama,with 0.5V 500 Ω Vibration Energy Harvester,”January 16-17, 2020.

IEEE APCCAS, 5098, Nov. 2019.
[48] 	Y. Yamazaki, M. Tsuchiaki and T. Tanzawa, “A"Design and operation of single-flux-quantum

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(SSV 2020) & IEICE Technical Committee on[49] 	M. Fang, A. Kumura, T. Yoshimasu, "A -197.3
dBc/Hz FoMT Wideband LC-VCO IC With an

A-A

Superconductive Electronics (SCE), Yokohama,January 16-17, 2020.

I-MOS Based Novel Varactor in 40-nm SOI[56] 	K. Yamazaki, H. Shimada, and Y. Mizugaki,

CMOS" in Proc. of Asia Pacific Microwave"Design and Error-Rate Evaluation of RSFQ

Conference (APMC), pp.1-4, 2019

Logic Gates Comprising a Toggle Storage

Appendix[50] 	T. Mori, J. Ida, H. Endo, and Y. Arai, “Precise

Loop," The 32nd International Symposium on

Transient Mechanism of Steep Subthreshold

Superconductivity (ISS 2019), Kyoto, Japan,

Slope PN-Body-Tied SOI-FET and Proposal of

December 3-5, 2019.

a New Structure for Reducing Leakage Current[57] 	Y. Mizugaki, K. Higuchi, and H. Shimada,

upon Turn-off,” in Proceeding of International"Enhanced voltage swing of RSFQ output

Conference on Simulation of Semiconductor

amplifiers equipped with double-stack

Processes and Devices (SISPAD), Sep. 2019,SQUIDs," The 32nd International Symposium

10.4.

on Superconductivity (ISS 2019), Kyoto, Japan,[51] 	W. Yabuki, J. Ida, T. Mori, K. Ishibashi and Y.

December 3-5, 2019.

Arai, “Effect of Vsub and Positive Charge in[58] 	M. Hashimoto, X. Bai, N. Banno, M. Tada, T.

Buried Oxide on Super Steep SS “PN Body-

Sakamoto, J. Yu, R. Doi, Y. Araki, H. Onodera,

Tied SOI-FET” and Proposal of CMOS without

T. Imagawa, H. Ochi, K. Wakabayashi, Y.

Vsub Bias,” in Proceeding of IEEE SOI-3D-

Mitsuyama, and T. Sugibayashi, "Via-Switch

Subthreshold Microelectronics Technology

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110

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Ohta,

Hironari

A-A
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I n t e r n a t i o n a l Wo r k s h o p b y t h e 1 7 4 t h

AVIC 2019, 4pages, Oct. 28-30, Yilan, Taiwan.

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Nanodevices, 2019.6.26. Nara KasuganoΩ transimpedance amplifier with negative

International Forum,Nara,Japan.

impedance converter,” Proc. IEEJ AVIC 2019,[135] 	K ulmala Natcha, Jun Ohta,"CMOS Image

5pages, Oct. 28-30, Yilan, Taiwan.

Sensor for FRET Imaging Using Hybrid[143] 	X. Chen, and Y. Takahashi, “Design of a CMOS

Emission Filter ,"The third International

broadband transimpedance amplifier with

Wo r k s h o p b y t h e 1 7 4 t h C o m m i t t e e o n

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using adiabatic logic,” Proc. IEEE ISVLSI 2019,
pp.409-412, July 15-17, Miami, FL.

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behavior in freely moving GCaMP6 transgenic

Thapliyal, “Post-layout simulation of quasi-

mice,"The third International Workshop by the

adiabatic logic based physical unclonable

174th Committee on Coexistence of Biology

function,” Proc. IEEE ISVLSI 2019, pp.443-446,

and Nanodevices, 2019.6.26. Nara Kasugano

July 15-17, Miami, FL.

[146] 	Tomoaki Ikari, Takahiro Sasaki, "Hardware

28th International Conference on Artificial

Design and Evaluation of Cel Allocation

Neural Networks, pp. 718-723, 2019年9月 .

Cache", Proc. of the 2019 The Seventh[156] 	5 S. Sato, Y. Tamura, S. Moriya, T. Kato, M.

International Symposium on Computing and

Sakuraba, Y. Horio, J. Madrenas, “A spiking

Networking, 2019/11.

neuron MOS circuit for low-power[147] 	Taiga Yukawa, Takahiro Sasaki, "Improvement

neuromorphic computation,” Proc. 2019of Cache System Automatic Design Tool forInternational Symposium on Nonlinear Theory

Heterogeneous Multi-core", Proc. of the 2019

and Its Applications (NOLTA 2019, Kuala

The Seventh International Symposium on

Lumpur, Malaysia, Dec. 2-6, 2019), p. 80, 2019

Computing and Networking, 2019/11.

年12月 ."[157] 	K . Maezawa,M. Mori,"Resonant Tunneling

Numa, "A global placement method for

Delta Sigma Modulation Ultrasound Sensors

RECON spare cells in ECO-friendly design

Us i n g A Su s p e n d e d M i c r o s t r i p D i s kstyle," SASIMI 2019, pp. 158-163, Oct. 2019.

R e s o n a t o r " , To p i c a l W o r k s h o p o n[149] 	Asuka Natsuhara, Takashi Imagawa, Hiroyuki
Ochi, "Wire Load Model for Rapid Power

Heterostructure Microelectronics (TWHM
2019),2019年8月 .

Consumption Evaluation in Early Design Stage[158] 	T. Ito, M. Mori, K. Maezawa,"Spurious Freeo f V i a - Sw i t c h F P G A , " P r o c e e d i n g s o f

Oscillations of the Resonant Tunneling Hard-

Workshop on Synthesis And System Integration

Type Oscillators Having a Simple Capacitorof Mixed Information technologies (SASIMI),

Coupled Trigger Input", Topical Workshop on

pp. 298--303, Oct. 2019.

Heterostructure Microelectronics (TWHM[150] 	Aatiqah AZIZ，寺田晋也，江口 啓，大田一郎，

2019),2019年8月 .

Clock generator with exponentially increasing[159] 	Tongxin Yang, Tomoaki Ukezono, and Toshinori

frequency using switched-capacitor circuit，Sato, "Design of a low-power and small-area

International Journal of Electrical andapproximate multiplier using first theElectronic En-gineering & Telecommunications

approximate and then the accurate compression(IJEETC), vol.9, no.1, pp.49-55 (2020.1)

method", Proc. of The 29th edition of the ACM[151] 	杉 浦 , 松 本 , 中 野 , "Evaluations of TOPCon

Great Lakes Symposium on VLSI (GLSVLSI),

Solar Cell Rear Structure on Numerical
Simulations", SSDM2019, 2019年9月2-5日

pp.39--44, Washington, D.C., USA, 2019.5.
[160] 	Toshinori Sato and Tomoaki Ukezono, "On[152] 	Canada, 中野 , "An On-Chip Sub-pW Hz-Range

Applications of Configurable Approximation to

Ring Oscillator", TJCAS 2019, 2019年8月19-21

Irregular Voltage", Proc. of 2019 IEEE Nordic

日

Circuits and Systems Conference (NorCAS[153] 	福岡 , 河添 , 三河 , 中野 , "Frequency Adjustable2019), 30-D5, Helsinki, Finland, 2019.10.

On-Chip Notch Filter to Eliminate Hum Noise[161] 	To s h i n o r i S a t o a n d To m o a k i U k e z o n o ,for EEG Acquisition", AVIC2019, 2019 年 10 月

"Evaluation on Configurable Approximate

28-30日Circuit for Aging-Induced Timing Violation[154] 	三 河 , 河 添 , 福 岡 , 中 野 , "A Delta-Sigma

Tolerance", Proc. of 24th IEEE Pacific Rim

Modulator With Frequency DivisionInternational Symposium on Dependable

Multiplexing for Multi-Channel EEG

Computing (PRDC 2019), pp.23--24, Kyoto,

Acquisition Front-end", ICECS2019, 2019 年 11Japan, 2019.12.

月27-29日

A-A
Appendix[148] 	J. Akashi, S. Hojo, N. Kuroki, T. Hirose, and M.

[162]	To s h i n o r i S a t o a n d To m o a k i U k e z o n o ,[155] 	Y. Tamura, S. Moriya, T. Kato, M. Sakuraba, Y.

"Tolerating Aging-Induced Timing Violations

Horio, S. Sato, “An Izhikevich model neuron

via Configurable Approximations", Proc. of

MOS circuit for low voltage operation,” Proc.

IEEE 8th Global Conference on Consumer

115

Electronics (GCCE 2019), pp.1047--1050,
Osaka, Japan, 2019.10.

Noguchi, Jiro Ida，“High Sensitive 2.4 GHz

Sato, "A High-Accuracy Capacitance-to-Voltage

Band Rectenna with Direct Matching

Converter for Capacitive Sensors", Proceedings

Topology”，IEEE Wireless Power Transfer

of 11th IEEE Latin American Symposium on

Conference 2019，2019年6月[172] 	Nobuhiko Yasumaru, Kanto Nakanishi, Kenji[164]	Shunsuke Hironaga, Takahide Sato, Satomi

Itoh, Shunya Tsuchimoto, Takuya Yamada,Ogawa, "Analysis of Charge Pump and

Takayuki Mori, Jiro Ida，“1 MHz band rectenna

Es t i m a t i on of Th e Nu mbe r of Sta ge s " ,with several rectifier devices in nW operation”，

Proceedings of 2019 International Conference

IEEE Wireless Power Transfer Conference 2019，

on Analog VLSI Circuits, Octo. 20192019年6月

Appendix[165]	Y. Yabuuchi, S. Sato, Y. Omura, "The Impact of[173] 	S hinichiro Tsujita, Naoki Sakai, Kenji Itoh,

Doping Concentration on the Electrical

Shunya Tsuchimoto，“920MHz band highCharacteristics of Z2-FET", 2019 IMFEDK,

sensitive rectenna with a small loop antenna”，

p31-32, November, 20192019 Asia-Pacific Microwave Conference，2019[166]	Daisuke Ito, Tomotaka Tanaka, Makoto

年12月

Nakamura, and Keiji Kishine, “A Wideband[174] 	Atsuya Hirono, Naoki Sakai, Kenji itoh，“Highdifferential VCO based on double-short pathefficient 2.4GHz band high power rectenna

loop architecture,” International SoC Design

with direct matching topology”，2019 Asia-

C o n f e r e n c e ( I S O C C 2 0 1 9 ) , Te c h D i g . ,Pacific Microwave Conference, pp.1472-1474,(Analog2-3), pp. 126-127, South Korea, Oct.

2019年12月

6-9, 2019.

[175] 	Yuki Takeyoshi and Kimiyoshi Usami, "Single[167]	Akiyama, Ishikawa, Miyazaki, "Accuracy

Supply Level Shifter Circuit using body-bias",

improvement of avalanche photodiode based

2019 34th International Technical Conference

filter-less spectroscopy by deep learning",

on Circuits/Systems, Computers andProceedings of 2019, pp.349-353, 2019.9

Communications (ITC-CSCC), JeJu, Korea,[168]	Mika Kurosawa, Takuro Sasaki, Masaya Ohara,

June 23-26, 2019.

Taisuke Tanaka, Yuichiro Hayakawa, Minami[176] 	R yota Miyauchi, Akira Kojima, Hideyuki

Kaneko, Fumio Uchikoba, Katsutoshi Saeki,

Kawabata, and Tetsuo Hironaka, "A Study of a

Ke n S a i t o , G a i t Pa t t e r n G e n e r a t i o n o fParallel Architecture for Accelerating Batch-

Hexapod-Type Microrobot Using Interstitial

Learning Self-Organizing Map by using

Cell Model Based Hardware Neural Networks

Dedicated Hardware," 34th International

I C , Pr o c . I n t e r n a t i o n a l C o n f e r e n c e o n

Technical Conference on Circuits / Systems,

Electronics Packaging, 19 April 2019.

Computers and Communications (ITC-CSCC[169]	Takashi Tokuda, Makito Haruta, Kiyotaka2019), June 23--26, 2019.

Sasagawa, Jun Ohta, "1mm3-sized optogenetic[177] 	Takumi Hosaka, Shinichi Nishizawa, Ryo

stimulator with CMOS-integrated optical power

Kishida, Takashi Matsumoto and Kazutoshi

receiver The 1st Optical Wireless and Fiber

Kobayashi, "Compact Modeling of NBTIPower Transmission Conference," パシフィコ横Replicating AC Stress / Recovery from a Single-

浜 , 2019/4/25

shot Long-term DC Measurement," in[170] 	Takashi Tokuda, Makito Haruta, Kiyotaka
Sasagawa, Jun Ohta, "Implantable

116[171] 	S hunya Tsuchimoto, Kenji Itoh, Keisuke[163]	Kota Mizushima, Satomi Ogawa, and Takahide

Circuits and Systems, pp. 1-4, Feb. 2020

A-A

Exposition in San Diego, CA, 2019/8/25

International Online Testing Symposium(IOLTS), pp. 305-309, 2019, July

optoelectronic devices based on CMOS LSI[178] 	A.K.M. Mahfuzul Islam, Shinichi Nishizawa,technology," ACS Fall 2019 National Meeting &Yusuke Matsui, and Yoshinobu Ichida, "Drive-Strength Selection for Synthesis of Leakage-[185] 	Y. Sawayama, T. Kitano, T. Morishita, K.

Dominant Circuits", International Symposium

Komoku, and N. Itoh, “1.7/3.5 GHz Dual-Band

on Quality Electronic Design (ISQED), pp.298-

Concurrent LNA with Small Gain Deviation

303, 2019, May

a n d L o w N F, ” T h e 2 2 n d I n t e r n a t i o n a l[179] 	K.Kiyoyama, M.Koyanagi et al.,"Developmentof a CDS circuit for 3-D stacked Neural

Conference on Analog VLSI Circuits(AVIC2019), Yilan, Oct. 2019.

Network Chip using CMOS Analog Signal[186] 	D. Kitagata, S. Yamamoto, and S. Sugahara, “A

Processing", IEEE 3D System Integration

New Store Energy and Latency Reduction

Conference, 4pages, (2019)

Architecture for Nonvolatile SRAM Using STTM T J s ! Pr o a c t i v e Us e l e s s D a t a F l u s hShinsuke Hara, Akifumi Kasamatsu, Masaya

Architecture”, IEEE International Electron

Toda, Hiroyuki Ito, Takahito Ono, and Tetsuya

Devices Meeting (IEDM) MRAM special

Ido, "Drift-free FBAR oscillator using an

session 2019, San Francisco, USA, December

atomic-resonance-stabilization technique," The

7-11, 2019, paper P-25.

2019 IEEE International Ultrasonics[187]	K o j i K o t a n i , " O p t i c a l W i r e l e s s Po w e r

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Transmission with In-System Boost Converter

October 6-9, 2019.

Using Pulse-Modulated Laser Light," The 1st[181] 	Tatsuya Koga, Takashi Ichikawa, Naoto Tanaka,

Optical Wireless and Fiber Power Transmission

Taiki Ogata, Hiroki Ora, Daisuke Yamane,C o n f e r e n c e ( OW P T 2 0 1 9 ) , OW P T- 9 - 0 4 ,Noboru Ishihara, Hiroyuki Ito, Masato Sone,

Yokohama, Apr. 23-25, 2019.

Katsuyuki Machida, Yoshihiro Miyake, Kazuya[188] 	Koji Kotani, Shota Inoue, Takao Komiyama,

Masu, "High-Sensitivity Inertial Sensor Module

Yasunori Chonan, and Hiroyuki Yamaguchi, "RF

to Measure Hidden Micro Muscular Sounds,"

Rectifier Absolute Figure of Merit Based onin Proc. IEEE Biomedical Circuits and Systems

Relative Comparison with Reference Rectifier,"

Conference 2019 (BioCAS2019), Nara, Japan,

2019 IEEE International Symposium on Circuits

Oct. 17-19, 2019.

and Systems (ISCAS), Sapporo, May 26-29,[182] 	Motoaki Hara, Yuichiro Yano, Masatoshi Kajita,

2019.

Shinsuke Hara, Akifumi Kasamatsu, Hiroyuki[189] 	Koji Kotani, "Highly Efficient CMOS RectifiersIto, and Tetsuya Ido, “INJECTION LOCKING

for Energy Harvesting from Ambient RadioTYPE 1/2 FREQUENCY DIVIDER

Waves," 2019 IEEE International Conference on

EMPLOYING PIEZOELECTRIC MEMS

Electron Devices and Solid-State Circuits

RESONATOR FOR SIMPLIFYING THE(EDSSC), Xi'an, Jun. 12-14, 2019.

MICRO ATOMIC CLOCK SYSTEM,” The
33rd International Conference on Micro Electro
Mechanical Systems (IEEE MEMS 2020), Jan.
19, 2020.
[183] 	M. Yagi, K. Komoku, T. Morishita, and N. Itoh,

A-A
Appendix[180] 	Motoaki Hara, Yuichiro Yano, Masatoshi Kajita,

国内会議，研究会等[1] 	伊藤駿 , 藤島実 , 吉田毅 , “CMOS スタック型アンプの高出力化の検討 ,” LSI とシステムのワー
クショップ , 東京 , May. 14, 2019.

“A Study on 14 bit Digital Controlled Oscillator[2] 	小林知広 , 天川修平 , 藤島実 , 吉田毅 , “ 線路長Using Switched Striped Inductor,” Proc. of theを57％短縮するスローウェーブ伝送線路 ,” LSI

2019 Asia-Pacific Microwave Conference,とシステムのワークショップ , 東京 , May. 14,

pp.998-1000, Singapore, Dec. 2019.

2019.

[184] 	N. Tajima, K. Komoku, T. Morishita, N. Itoh,[3] 	小林知広 , 李尚曄 , 天川修平 , 吉田毅 , 藤島実 ,“24-GHz Inductive Coupled Class-C VCO,”“ 異なるグランドスロット幅を有するスロー

The 22nd International Conference on Analog

ウェーブ伝送線路の評価 ,” 電子情報通信学会ソ

VLSI Circuits (AVIC2019), Yilan, Oct. 2019.

サイエティ大会 , C-12-4, Sep. 10, 2019.

117

[4] 	伊藤駿 , 李尚曄 , 吉田毅 , 天川修平 , 藤島実 ,“ 局所帰還を有する80GHzCMOS 電力増幅最終段の検討 ,” 電子情報通信学会ソサイエティ大[15] 	織間健守，堀尾喜彦，" 蝸牛に基づく無反射伝[5] 	伊藤駿 , 吉田毅 , 天川修平 , 藤島実 , “ ミリ波帯形ワークショップアブストラクト集 , p. 35, 2019

CMOS 多段電力増幅回路の付加電力効率の改[16] 	松岡 英 , 根塚智裕 , 飯塚 哲也 , `` サイクリック

善 ” 電子情報通信学会集積回路研究会 学生・若アシスト型 1-0 MASH ADC における性能低下

手研究会 , Dec. 15, 2019.

要因の解析 ,'' 電子情報通信学会 総合大会論文[6] 	スミス 力紀 , 李尚曄 , 吉田毅 , 藤島実 , “ ショー集 , C-12-3, 2020年3月 .

トスタブを用いたミリ波帯低損失 CMOS パッ[17] 	高橋 奈悟 , 藤田 悠介 , 三浦 賢 , 飯塚 哲也 , ``ド ,” 電子情報通信学会総合大会 , C-14-14, Mar.

注入タイミング制御を用いた遠端クロストーク

17, 2020.

低減機能をもつ16Gb/s 差動送信器 ,'' 電子情報

Appendix[7] 	邱浩， 桜 井 貴 康， 高 宮

真 , "Coupling-

Dependent Data Flipping in Wireless Powerand Data Transfer System," 電子情報通信学会，

通信学会 技術研究報告 , vol. 119, no. 284, pp.
65 - 70, 2019年11月 .
[18] 	山﨑 大輔 , 大槻 宜孝 , 原 崇文 , Nguyen Ngoc

LSI とシステムのワークショップ，ポスターセッ

Mai-Khanh, 飯塚 哲也 , `` スイッチ型および増ション 一般部門，5，東京，2019年5月 .

幅型ステージを用いた高アイソレーションかつ[8] 	王 叡智，崔 通，磯部敦生，山﨑舜平，高宮

低損失な D バンド OOK 変調器の実装 ,'' 電子情

真 ,“ 結 晶 性 酸 化 物 半 導 体 n 型 FET を 用 い た2

報通信学会 LSI とシステムのワークショップ

mHz, 44 aW 発振回路の設計 ,” 電子情報通信学

2019, 2019年5月 .

会ソサイエティ大会 , C-12-41，大阪，2019年9月.

[19] 	赤羽和哉 , 清水昂 , 高木憲太郎 , 曽根原誠 , 佐藤敏郎 , 宮地幸祐 , " 容量型 TIA を用いた光プロー[9] 	C. Wu and M. Takamiya, "Switched Capacitor

ブ電流センサ向け CMOS アナログフロントエン

Multiplier-Accumulator Circuits for Near-Pixel

ド回路の高精度化の検討 ", 電子情報通信学会

Convolutional Neural Networks," 電子情報通信

ソサイエティ大会 , C-12-35, 2019年9月 .

学会ソサイエティ大会 , C-12-38，大阪，2019年[20] 	熊谷洸太 , 吉田裕志 , 原慎太朗 , 谷村恭兵 , 宮地

9月 .

幸祐 , "DLL 制御を用いた高速高降圧 LLC 共振[10] 	森川隆造，崔 通，畑 勝裕，高宮 真 , " 所望の周コンバータ向けセンタータップ型 ZVS 全波整流

波数帯の EMI とスイッチング損失の両方を低減器の設計 ", 電子情報通信学会信越支部大会 ,する IGBT のゲート駆動方法 ," 電気学会全国大1D-3, p. 17, 2019年9月 .

会，4-013，東京，2020年3月．

[21] 	滝 英 俊 , 福 岡 孝 将 , 谷 村 恭 兵 , 宮 地 幸 祐 ,[11] 	福留 環，邱 浩，新山龍馬，高宮 真 , " 複数アク"Constant-Frequency Adaptive-On/Off-Time 制

チュエータのワイヤレス駆動 IC の設計 ," 電子情御を用いた10MHz 高速高降圧 DC-DC Buck コ

報通信学会総合大会，C-12-16，広島，2020年3

ンバータの設計 ", 電子情報通信学会信越支部大月．

会 , 1D-4, p. 18, 2019年9月 .

[12] 	C. Wu and M. Takamiya, "Near-Pixel Binary[22] 	吉田裕志 , 熊谷洸太 , 原慎太朗 , 谷村恭兵 , 宮地

Convolution Engine for Energy- Efficient Image

幸祐 , "10MHz、高速高降圧 LLC 共振コンバー

Recognition," 電 子 情 報 通 信 学 会 総 合 大 会，

タの制御回路設計 ", 電子情報通信学会信越支C-12-30，広島，2020年3月．

部大会 , 1D-5, p.19, 2019年9月 .

[13] 	織間健守，堀尾喜彦 , " 無反射伝送線路モデルを[23] 	赤羽和哉 , 髙木憲太郎 , 塚田芳寿 , 曽根原誠 , 佐用いた高雑音下における音声認識のためのプレ

藤敏郎 , 宮地幸祐 , " 光プローブ電流センサ向け

フィルタリング ", 非線形ワークショップアブス

CMOS アナログフロントエンド回路の完全差動トラクト集 , p. 14, 2020.

化による DC 測定の検討 ", 電子情報通信学会信[14] 	織間健守，堀尾喜彦 , " 蝸牛に基づく能動的無反
射伝送線路モデルのパラメータ値の決定手法 ",118

pp. 93-97, 2019.
送線路モデルの回路実装に向けての考察 ," 非線

会 , C-12-6, Sep. 10, 2019.

A-A

電子情報通信学会技術報告 , vol. 119, no. 209,

越支部大会 , 2C-3, p.31, 2019年9月 .
[24] 	鈴木大 , 浅野孝紘 , 土屋智紀 , 石田涼 , 宮地幸祐 , " 体内埋め込み型医療用デバイス向け非接触

CPSY2019-70, RECONF2019-62, pp. 117-122,

給電回路の送電電力制御と受電整流制御による2020年1月 .

高効率化 ", 電子情報通信学会集積回路研究会[33] 	今井 , 西澤 , 伊藤 , "LSI の最大消費電力を削減

LSI とシステムのワークショップ , ポスター発表

するスタック構造スタンダードセルライブラリ

13, 2019年5月 .

", 電 子 情 報 通 信 学 会 技 術 報 告 VLD2019-101,[25] 	柄澤悠樹 , 福岡孝将 , 滝英俊 , 宮地幸祐 , " 中間pp. 43-48, 2020.

電 圧 生 成 チ ャ ー ジ ポ ン プ 一 体 型 AOOT 3値[34] 	佐々木 拓郎 , 黒澤 実花 , 小原 正也 , 長田 元気 ,Buck DC-DCコンバータ", 電子情報通信学会集

水本 明日也 , 平尾 聡志 , 金子 美泉 , 内木場 文

積回路研究会 LSI とシステムのワークショップ ,男 , 齊藤 健 , “ 静電モータを用いた昆虫型マイク

ポスター発表14, 2019年5月 .

ロロボットを駆動するハードウェアニューラル[26] 	福岡孝将 , 柄澤悠樹 , 吉田裕志 , 秋山知輝 , 岡亮
太郎 , 石田嵩 , 白澤智寛 , 曽根原誠 , 佐藤敏郎 ,ネットワークの開発 ”, JPCA2019 アカデミック
プラザ , 日本 , 2019.6.7[35] 	佐々木 拓郎 , 黒澤 実花 , 小原 正也 , 早川 雄一

ポーザを用いた3次元積層降圧型高速 DC-DC コ

朗 , 野口 大輔 , 金子 美泉 , 内木場 文男 , 齊藤

ンバータ ", 電子情報通信学会集積回路研究会

健 , “ 静電モータを駆動するマイクロブレイン

LSI とシステムのワークショップ , ポスター発表

チップの開発 ”, 電気学会 電子・情報・システ

65, 2019年5月 .

ム部門大会 , 日本 , pp.958-963, 2019.9.4[27] 	石田涼 , 西田純也 , 浅野孝紘 , 土屋智紀 , 宮地幸[36] 	佐々木 拓郎 , 黒澤 実花 , 小原 正也 , 武井裕樹 ,祐 , " クロックドコンパレータを使用した低消費金子 美泉 , 内木場 文男 , 齊藤 健 , “ マイクロロ

電力整流 - レギュレーション一体型制御回路のボットに用いる静電モータを駆動するマイクロ

検討 ", 電子情報通信学会信越支部大会 , 2C-4,

ブレインチップの開発 ”, 令和元年度 ( 第63回 )p.32, 2019年9月 .

日本大学理工学部学術講演会 , 日本 , 2019.12.4[28] 	谷村恭兵 , 福岡孝将 , 滝英俊 , 宮地幸祐 , " 高周[37] 	黒澤 実花 , 佐々木 拓郎 , 小原 正也 , 森下克幸 ,波 動 作 対 応 Dead Time Controller を 備 え た

武井裕樹 , 金子 美泉 , 内木場 文男 , 齊藤 健 , “3GaN FET ゲートドライバの設計 ", 電子情報通層ハードウェアニューラルネットワークの一検

信学会信越支部大会 , 2C-5, p.33, 2019年9月 .

討 ”, 令和元年度 ( 第63回 ) 日本大学理工学部学[29] 	土屋智紀 , 浅野孝紘 , 宮地幸祐 , “ 体内埋込み型術講演会 , 日本 , 2019.12.4

医療デバイス向け非接触給電システムにおける[38] 	小原 正也 , 佐々木 拓郎 , 黒澤 実花 , 宇佐見 雄 ,電力伝送用コイルの低損失化及び小型化の検加藤 真也 , 榊 亜理沙 , 武井 裕樹 , 齊藤 健 , “ 四討 ”, マグネティックス / リニアドライブ合同研

足歩行ロボット用の動物に似た歩容を生成する究会 , pp.61-66, 2019年6月 .

ニューロモーフィック回路の開発 ”, 令和元年度[30] 	一色保明 , 鈴木大 , 石田涼 , 宮地幸祐 , "RF 非接
触バッテリー給電レシーバー向け65nm CMOS

( 第63回 ) 日本大学理工学部学術講演会 , 日本 ,2019.12.4

プロセスカスコード SIDO ブーストコンバータ[39] 	宇佐見 雄 , 佐々木 拓郎 , 黒澤 実花 , 小原 正也 ,", 電子情報通信学会総合大会 , C-12-17, 2020年

武井 裕樹 , 金子 美泉 , 内木場 文男 , 齊藤 健 ,3月 .

“ 脚マイクロロボットの歩容変化が可能なマイ[31] 	宮崎 広夢 , 三浦 順也 , 吉瀬 謙二 , "RISC-Vソフ

クロブレインチップの検討 ”, 令和元年度 ( 第63トプロセッサの効率的な命令フェッチアーキテ回)日本大学理工学部学術講演会, 日本,

クチャ ", 電子情報通信学会 技術研究報告 , Vol.

2019.12.4

119, No. 18, RECONF2019-1, pp. 1-6, 2019年5月.

Appendix

宮地幸祐 , " 磁性コアインダクタ内蔵インター

A-A[40] 	加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 黒澤 実花 ,佐々木 拓郎 , 小原 正也 , 武井 裕樹 , 齊藤 健 ,[32] 	三浦 順也 , 宮崎 広夢 , 吉瀬 謙二 , "Linux が動“ 四足歩行ロボットに搭載するニューロモー

作する RISC-V コンピュータシステムの設計とフィック回路の集積化に向けた検討 ”, 令和元年

Verilog HDL による実装 ", 電子情報通信学会

度 ( 第63回 ) 日本大学理工学部学術講演会 , 日

技術研究報告 , Vol. 119, No. 373, VLD2019-72,

本 , 2019.12.4

119

[41] 	宇佐見 雄 , 黒澤 実花 , 佐々木 拓郎 , 森下 克幸 ,SQUID with Sub- - Flux Quantum Feedback

小原 正也 , 武井 祐樹 , 齊藤 健 , “ 階層型のパル

Resolution fabricated using 10 kA/cm 2 2 Nb

ス形ハードウェアニューラルネットワークに対

process," ISS2019, Kyoto・Japan, 3-5 Dec. 2019

する検討 ”, 電子回路研究会 , pp.50, 2020.3.7[51] 	R yo Matsunawa, Kohki Itagaki, Itta Oshima,[42] 	榊 亜理沙 , 宇佐見 雄 , 加藤 真也 , 黒澤 実花 ,Yuichi Hasegawa, Masato Naruse, Tohru Taino,

佐々木 拓郎 , 小原 正也 , 武井 裕樹 , 齊藤 健 ,Hiroaki Myoren, "Implementation of interface“ マイクロロボット用の静電アクチュエータを

circuit for Digital SQUID with sub-Flux

駆動するニューラルネットワーク集積回路の基

Quantum Feedback Resolution," ISS2019,

礎的検討 ”, 電子回路研究会 , pp.47, 2020.3.7

Kyoto・Japan, 3-5 Dec. 2019[43] 	加藤 真也 , 宇佐見 雄 , 榊 亜理沙 , 黒澤 実花 ,[52] 	H. Myoren, R. Matsunawa, K. Itagaki, I.

佐々木 拓郎 , 小原 正也 , 武井 裕樹 , 齊藤 健 ,Oshima, Y. Hasegawa, M. Naruse, T. Taino,

A-A“ 四足歩行ロボットに実装するニューロモー

“Digital SQUID Magnetometer for Airborne

Appendix

フィック回路の集積化に対する検討 ”, 電子回路

TEM,” SSV2020, Yokohama・Japan, 16-17 Jan.

研究会 , pp.48, 2020.3.7

2020[44] 	早川 雄一朗 , 野口 大輔 , 大槻 るみ , 金子 美泉 ,[53] 	I. Oshima, K. Itagaki, M. Naruse, T. Taino, H.

齊藤 健 , 内木場 文男 , “ 小型化および自律化に

Myoren, “Paralle SFQ Generator for Digital

向けたニューラルネットワーク IC 搭載型マイク

SQUID with Sub-SFQ feedback," SSV2020,

ロロボットの開発 ”, LSI とシステムのワーク

Yokohama・Japan, 16-17 Jan. 2020[54] 	Y. Hasegawa, M. Naruse, T. Taino, L. Kang, J.

ショップ 2019[45] 	早川 幹人 , 早川 雄一郎 , 金子 美泉 , 内木場 文

C h e n , P. Wu , H . M y o r e n , “ H i g h -Ti m e

男 , “ センサ入力に応じてロボットの運動変化を

Resolving Dynamic AND Array for Hong-Ou-

発現する人工脊髄 IC の設計 ”, 令和元年度 ( 第Mandel Interference,” SSV2020, Yokohama・

63回 ) 日 本 大 学 理 工 学 部 学 術 講 演 会 , 日 本 ,Japan, 16-17 Jan. 2020[55] 	鹿倉未咲 , 島本正仁 , 浜本隆之 , " 多重露光時間

2019.12.4[46] 	大槻 るみ , 早川 雄一朗 , 野口 大輔 , 金子 美泉 ,撮像を用いた動きぼけとフリッカを抑制した高齊藤 健 , 内木場 文男 , “ 低容量ニューラルネッ

DR 画像の取得 ", 映像情報メディア学会技術報

トワーク IC 搭載による MEMS マイクロロボッ

告，Vol. 43, No. 18, pp. 5-9, 2019年6月 .
[56] 	岩渕清隆 , 山崎智裕 , 亀田裕介 , 浜本隆之 , " 単ト ”, JPCA2019 アカデミックプラザ[47] 	野口，小松，" パリレンコートによる常温真空

一光子検出型撮像方式における高精度な動き推封止を用いた CMOS-MEMS 圧力センサ ," 第36

定及び動きぼけ抑制手法 ", 映像情報メディア学

回「センサ・マイクロマシンと応用システム」

会技術報告，IST2019-50, pp. 29-32, 2019年9月 .
[57] 	今井陽太朗 , 大高俊徳 , 亀田裕介 , 浜本隆之 ,シンポジウム , 2019年11月 .
[48] 	野口，小松，" パリレン常温真空封止を用いた"CTIA 画素回路を用いた高感度・高 DR 信号を

静電容量式 CMOS-MEMS 圧力センサ ," 令和2

同時に出力可能なイメージセンサ ", 電子情報通年電気学会全国大会

信学会技術研究報告，Vol.119, No. 285, pp. 51-

講演番号3-143, 2020年3

54, 2019年11月 .

月.
Ryo[58] 	島本正仁 , 亀田裕介 , 浜本隆之 , " 多重露光時間

Matsunawa, Kohki Itagaki, Masato Naruse,

撮像における空間解像度の低下と動きぼけを考and Tohru Taino, "High-Resolution Digital

慮した HDR 画像の再構成 ", 電子情報通信学会

SQUID Magnetometer using Sub-Flux

技 術 研 究 報 告，Vol.119, No. 285, pp. 55-58,

Quantum Feedback," EUCAS2019, Glasgow・

2019年11月 .

[49] 	H i r o a k i M y o r e n , K o s u k e O k a b e ,UK,1-5 Sept. 2019120[59] 	佐藤 , 松嶋 , 福本 , "4線 STP ケーブルのモード多[50] 	Kohki Itagaki, Itta Oshima, Yuichi Hasegawa,

重伝送におけるトランスを用いた励振法に関す

Ryo Matsunawa, Masato Naruse, Tohru Taino,

る 検 討 ," 電 子 情 報 通 信 学 会 技 術 報 告 ,Hiroaki Myoren, "Performance of Digital

EMCJ2019-37, vol. 119, no.241, pp. 7-12, 2019

令和元年度電気学会九州支部沖縄支所講演会，

年10月 .
[60] 	佐藤 , 松嶋 , 福本 , " 次世代の高速通信に向けた

OKI-2019-52，pp.222-228

伝送方式における変成器を用いた時間領域解[72] 	田中，森下，深井，” 生体計測に用いる低電圧

析 ," 2020年 電 子 情 報 通 信 学 会 総 合 大 会 , pp.

オペアンプ ”，IEEE2019年度第１回学生研究発

271, 20203月 .

表会，IEEE_IM-S19-01,pp.1-2，2019年11月[61] 	難波 , " 耐ソフトエラーラッチにおけるセット[73] 	森，山崎，深井，”FGMOS を用いた４値 AND

アップホールド時間と耐ソフトエラー性の関係 ,"回路のレイアウト設計 ",2019電子情報通信学会

信学技報 , FIIS, 2019年 10月 .

九州支部学生会講演会，C-25,2019年9月[62] 	山本 , 難波 , "C-elementを用いた耐ソフトエラー[74] 	山崎，深井，”FG-MOS を用いた４値全加算器

ラッチにおける電源電圧と臨界電荷量の関係 ,"におけるノイズの低減 ”，2019年度電気・情報

FTC 研究会 , 2020年 1月 .

関係学会九州支部連合大会，12-2A-04，2019年[63] 	中田 , 山本 , 堀田 , 難波 , " 中性子線照射実験に9月[75] 	室井 , 小平 , " 製造後遅延調整における遅延調整

ラッチ回路の評価 ," 信学技報 , FIIS, 2019年 6

素 子 の ゲ ー ト サ イ ジ ン グ 手 法 ", 信 学 技 報

月.

(VLD2019-103), Vol.119, No.443, pp.53-58,[64] 	中埜，田中，" センサ誤作動改善のための低電

2020年3月 .

源 Gm-C ローパスフィルターを用いた対策 "，[76] 	名幸 瑛心 , トープラサートポン カシディット ,2019年度電子情報通信学会九州支部学生会講王 澤宇 , 中根 了昌 , 宮武 悠人 , 竹中 充 , 高木

演会・講演論文集，A-13，2019年9月．

信一 , “FeFET リザバーコンピューティングにお[65] 	米吉，田中，" 低電源電圧におけるオペアンプ

ける強誘電性の効果の検証 ,” 第67回応用物理

設計の検討 "，2019年度電子情報通信学会九州学会春季学術講演会，14a-A301-3，上智大学四支部学生会講演会・講演論文集，A-12，2019年

谷キャンパス , 2020年3月12日3月15日 .
[77] 	曺 光元 , 林 澈敏 , トープラサートポン カシ

9月．
[66] 	青山，佐々木，松嶋，” マイクロストリップ分

ディット , 竹中 充 , 高木 信一 , “ 酸化濃縮法にー入力線路の屈曲部の改より作製した GOI を用いた引張りひずみ GOI

善ー ”，2019電子情報通信学会九州支部学生会

nMOSFET,” 第67回応用物理学会春季学術講演

講演会，B-04,2019年9月

会，13p-A305-10，上智大学四谷キャンパス ,岐線路の特性評価

Appendix

よる異なるゲート幅を有する耐ソフトエラー

A-A[67] 	中川，佐々木，二宮，” 抵抗付加法における回

2020年3月12日3月15日 .

路基板（電源）の放射雑音低減 ー電源雑音評[78] 	宮武 悠人 , 関根 尚希 , カシディット トープラ

価ー ”，2019電子情報通信学会九州支部学生会

サートポン , 高木 信一 , 竹中 充 , “ 進化戦略で講演会，B-05,2019年9月

設計した高効率グレーティングカプラの作製 ,”[68] 	松嶋，佐々木，” 屈曲部を有するマイクロスト
リップ線路の特性評価

ー曲部形状の検討ー ”，

2019年度電気・情報関係学会九州支部連合大会，

第67回 応 用 物 理 学 会 春 季 学 術 講 演 会，14pB508-4，上智大学四谷キャンパス , 2020年3月12日3月15日 .
[79] 	高木 信一 , 曺 光元 , 林 澈敏 , トープラサートポ

09-2A-08，2019年9月[69] 	二宮，佐々木，” プリント配線板電源層からのン カシディット , 竹中 充 , “(001)GOI 薄膜化に

放射雑音低減 ー最適な抵抗値の検討ー”，2019

よる nMOSFET の電子移動度向上機構に関する

年度電気・情報関係学会九州支部連合大会，09-

考察 ,” 第67回応用物理学会春季学術講演会，

2A-07，2019年9月

13p-A305-11，上智大学四谷キャンパス , 2020年[70] 	松嶋，佐々木，” 曲部を有するマイクロストリッ
プ線路の特性改善 ”，令和元年度電気学会九州

3月12日3月15日 .
[80] 	加藤 公彦 , 松井 裕章 , 田畑 仁 , 竹中 充 , 高木支部沖縄支所講演会，OKI-2019-53，pp.229-235，

信一 , “ 酸化物半導体／ IV 族半導体 積層型トン

2019年12月

ネル電界効果トランジスタ ,” 第67回応用物理学[71] 	二宮，佐々木，” 抵抗付加法によるプリント配線板電源層からの雑音低減

ー最適抵抗値ー ”，

会春季学術講演会，13p-A305-5，上智大学四谷キャンパス , 2020年3月12日3月15日（第11回シ121

リコンテクノロジー分科会研究奨励賞受賞記念

E206-1，北海道大学札幌キャンパス , 2019年9月

講演）.

18日9月21日（招待講演）.

[81] 	関根 尚希 , トープラサートポン カシディット ,[89] 	大野 修平 , 李 強 , 高木 信一 , 竹中 充 , “ テー高木 信一 , 竹中 充 , “III-V-OI 基板上における

パー構造を用いないハイブリッド MOS 型光位

量子井戸インターミキシングを用いた導波路型

相シフタの検討 ,” 第80回応用物理学会秋季学術

受光器の実証 ,” 第67回応用物理学会春季学術講演会，19p-E206-5，北海道大学札幌キャンパ

講演会，15a-B508-3，上智大学四谷キャンパス ,ス , 2019年9月18日9月21日 .
[90] 	トープラサートポン カシディット , 名幸 瑛心 ,2020年3月12日3月15日 .
[82] 	トープラサートポン カシディット , 竹中 充 , 高

中根 了昌 , 竹中 充 , 高木 信一 , “ 強誘電体 FET

木 信一 , “ 強誘電体 FET の MOS 界面におけるを用いたリザバーコンピューティングの提案 ,”電荷分布の評価とデバイス動作の理解 ,” 第67回

第80回 応 用 物 理 学 会 秋 季 学 術 講 演 会，19p-

A-A

応用物理学会春季学術講演会，14p-A303-12，上F211-4，北海道大学札幌キャンパス , 2019年9月

Appendix

智大学四谷キャンパス , 2020年3月12日3月15日 .

18日9月21日 .

[83] 	Q. Li, C.-P. Ho, J. Fujikata, M. Noguchi, S.

[91] 	名幸 瑛心 , トープラサートポン カシディット ,Takahashi, K. Toprasertpong, S. Takagi, M.

中根 了昌 , 宮武 悠人 , 竹中 充 , 高木 信一 , “ 強Takenaka, “High-speed optical modulation by

誘電体 FET を用いたリザバーコンピューティン

III-V/Si hybrid MOS optical modulator with

グの実験的検証 ,” 第80回応用物理学会秋季学

low parasitic capacitance,” 第67回応用物理学会

術講演会，19p-F211-5，北海道大学札幌キャン

春季学術講演会，15a-B508-12，上智大学四谷

パス , 2019年9月18日9月21日 .

キャンパス , 2020年3月12日3月15日 .
[84] 	Z. Zhao, C. Ho, Q. Li, K. Toprasertpong, S.

森 貴洋 , 森田 行則 , 松川 貴 , 竹中 充 , 高木 信

Takagi, M. Takenaka, “Observation of Sub-一 , “ZnSnO/SiGe 積層構造を用いた n- およびbandgap Photodetection at 2 μ m wavelengths

p-TFET の動作実証 ,” 第80回応用物理学会秋季in a Germanium Lateral PIN Photodetector,”

学術講演会，18p-B11-6，北海道大学札幌キャン

第67回 応 用 物 理 学 会 春 季 学 術 講 演 会，15a-

パス , 2019年9月18日9月21日 .

B508-7，上智大学四谷キャンパス , 2020年3月12[93] 	K.-W. Jo, M. Takenaka, and S. Takagi,“Performance enhancement of extremely thin

日3月15日 .
[85] 	C . - M . L i m , Z . Z h a o , K . S u m i t a , K .

body SiGe or Ge on insulator pMOSFETs

Toprasertpong, M. Takenaka, S. Takagi, “Firstfabricated by Ge condensation,” 第80回応用物

demonstration of (111) Ge-on-insulator

理学会秋季学術講演会，19p-PB2-1，北海道大n-channel MOSFET fabricated by smart-cut

学札幌キャンパス , 2019年9月18日9月21日 .

technology,” 第67回応用物理学会春季学術講演[94] 	Z. Zhao, C.-P. Ho, S. Takagi, and M. Takenaka,会，13p-A305-8，上智大学四谷キャンパス , 2020

“Carrier-injection Ge MIR variable optical

年3月12日3月15日 .

attenuator formed by spin-on-glass doping,” 第[86] 	竹中 充 , 高木

信一 , “Society 5.0時代における80回応用物理学会秋季学術講演会，18a-PA5-4，

異種材料集積シリコンフォトニクス ,” 第25回電北海道大学札幌キャンパス , 2019年9月18日9月

子デバイス界面テクノロジー研究会，9，東レ

21日 .

総合研修センター , 2019年1月30日2月1日（招待[95] 	C.-P. Ho, Z. Zhao, Q. Li, S. Takagi, and M.
Takenaka, “Realization of coupled-resonator-

講演）.
[87] 	竹中 充 , “AI 応用に向けたシリコンフォトニク

induced-transparency effect in germanium-on-

スの展開 ,” エイトラムダフォーラム，ルヴェソ

insulator photonics,” 第80回応用物理学会秋季

ンヴェール本郷 , 2019年10月25日（招待講演）.

学術講演会，18a-PA5-5，北海道大学札幌キャン[88]	竹中 充 , 李

122[92] 	加藤 公彦 , Jo Kwangwon, 松井 裕章 , 田畑 仁 ,

強 , 大野修平 , 高木信一 , “AI 応パス , 2019年9月18日9月21日 .

用に向けた異種材料集積プログラマブル光回[96] 	竹中 充 , “ シリコン光回路による深層学習の展

路 ,” 第80回応用物理学会秋季学術講演会，19p-

望 ,” 電子情報通信学会ソサイエティ大会，CI-

1-7，大阪大学豊中キャンパス , 2019年9月1013

DA シンポジウム , pp. 208-213, 2019/08/30, 加日（招待講演）.

賀市 , 石川 .

強 , 関根 尚希 , 高木 信一 , “III-V[107] 	曽明裕太 , 山崎洸生 , 島田 宏 , 水柿義直 , "10-族半導体薄膜を用いたハイブリッド光変調器のkA/cm2 Nb 集積プロセスを用いた Double-Flux-

展望 ”, 電子情報通信学会レーザ・量子エレクト

Quantum Amplifier の再設計と動作検証 ," 第67

ロニクス研究会 (LQE), 東北大学，2019年8月

回応用物理学会春季学術講演会 , 2020年3月122223日（招待講演）.

日[97] 	竹中 充 , 李[98] 	加藤公彦 , 松井裕章 , 田畑仁 , 竹中充 , 高木信[108] 	曽明裕太 , 山崎洸生 , 樋口孔明 , 島田宏 , 水柿義

一 , “ アモルファス ZnSnO/Si 積層型トンネル

直 , " 磁気結合入力を用いた並列入力型 DFQ ア

FET の作製と電気特性評価 ,” 電子情報通信学

ンプ ," 第80回応用物理学会学術講演会 , 2019年

会シリコン材料・デバイス (SDM) 研究会，北海

9月20日

道大学札幌キャンパス , 2019年8月7日8月9日 .
悠 里， 横 山

高 広，

た単一磁束量子 NOT ゲートの設計及びエラー

正太，佐野

レートの評価 ," 第80回応用物理学会学術講演

紗 由 里， 池 上

Prasoon Ambalathankandy，平松

栄一（北海道大学），瀧田 佑馬，南出 泰亜（理会 , 2019年9月20日

化学研究所），池辺 将之（北海道大学）" 画素[110] 	樋 口孔明 , 島田 宏 , 水柿義直 , "Double-stack

並列 ADC アーキテクチャを用いた32×32解像

SQUID を採用した12段 RSFQ 分布型出力アン度グローバルシャッタテラヘルツイメージセン

プの試作と動作検証 ," 2019年電子情報通信学

サ "LSI とシステムのワークショップ2019

会ソサイエティ大会 , 2019年9月13日[100] 	池上高広・平田脩馬・澤口浩太朗・永安佑次・[111] 	樋口孔明 , 島田 宏 , 水柿義直 , " 二重 SQUID を

金澤悠里・池辺将之（北大）” 製造ばらつきを採用した RSFQ 分布型出力アンプの設計と動作考慮した CMOS テラヘルツイメージセンサ向け

実証 ," 電子情報通信学会技術研究報告（超 伝導画素利得ばらつき補償機構 ”, SDM ICD ITE-

エレクトロニクス）, 2019年8月9日

IST 8月研究会2019[112] 	Y. Sun, R. Doi, and M. Hashimoto, "Rc[101]	 J. Ye and T. Tanzawa, “An Optimum Circuit

Extraction-Free Wiring Delay Analysis Focusing

Design of clocked AC-DC charge pumps,”

on Number of On-State Switches for Via-

IEICE general conference, C-12-19, Mar. 2020.

Switch FPGA," DA シンポジウム , August 2019.

[102] 	J. Ye and T. Tanzawa, “An Optimum Circuit[113] 	古賀，田中，魏，SD 数表現された値の3倍値のDesign of clocked AC-DC charge pumps,”

高速算出と乗算器への応用，電子情報通信学会

IEICE general conference, C-12-19, Mar. 2020.

東京支部 学生会研究発表会，2020年3月 .

[103] 	T. Nomura and T. Tanzawa, “A Double[114] 	松本 昂，安永守利，“AI アプローチによる PCB

Resonant Enhanced Swing Colpitts Oscillator

用超高速配線の設計，” 第29回マイクロエレク

for Extremely Low-Voltage DC/DC Boost

トロニクスシンポジウム（MES2019）（エレク

Conversion,” IEICE general conference, C-12-

トロニクス実装学会 秋季大会），pp. 229-232，大18, Mar. 2020.

阪大学（大阪），9月12日 -13日，2019年．

[104]	Y. Sakamoto and T. Tanzawa, “A Power[115] 	狩野貴彦，松本 昂，星野裕哉，安永守利，“ 遺Converter System for Energy Harvesting

伝的アルゴリズムを用いたインダクタを含む

Toward Zero Net Battery Power,” IEICE

PCB 用超高速配線の試作設計，” 第34回エレク

general conference, C-12-20, Mar. 2020.

トロニクス実装学会春季講演大，3A1-05（4ペー[105] 	Y. Sugiura and T. Tanzawa, "Pre-Emphasis

ジ），大会中止で論文公開のみ（3月3日 -5日 横Pulse Design for Random Access Memory,"
IEICE general conference, Mar. 2020.

A-A
Appendix[99] 	金 澤[109] 	山崎洸生 , 島田宏 , 水柿義直 , " 回路面積を減じ

浜国立大 予定）2019年．
[116] 	仲 松佑花 , 譜久山篤也 , 磯部佑真 , 木原崇雄 ,[106] 	岸田 亮 , 小髙 孔頌 , 小林 和淑 ,「電流スターブ“VCO ベース A/D 変換器の可変デシメーション型リングオシレータを用いたアンテナダメージ

による直接 RF サンプリング受信機の低消費電と経年劣化によるしきい値電圧変動量の比較」,

力化 “, 2020年電子情報通信学会総合大会 , 広島

123

大学 , 2020年3月 .
[117] 	譜久山篤也 , 木原崇雄 , “ 電圧制御発振器を用いた Sub-GHz 帯直接サンプリング時間インター
リーブ A/D 変換器 “, 電子情報通信学会 学生・
若手研究会 , 奄美市 , 2019年12月 .

Multichip-to-Wafer 3D Integration Process”, 第80回応用物理学会秋季学術講演会講演予稿集 ,12-116, 2019九月[127] 	熊原 宏征、三輪 侑紀、李 晟豪、梁 芮、木野
久志、福島 誉史、田中 徹 , “Multichip-to-Wafer[118] 	磯部佑真 , 木原崇雄 , “VCO ベース ADC を用い三次元集積に向けたマイクロバンプ接合技術 ”,

た直接 RF サンプリング受信機における1次再帰

第80回応用物理学会秋季学術講演会講演予稿

型 CICフィルタの配置 “, 令和元年電気関係学会

集 , 12-117, 2019九月

関西連合大会 , 大阪市立大学 , P-23, 2019年11月.

[128] 	三輪 侑紀 , 李 晟豪 , 梁 芮 , 熊原 宏征 , 木野 久
志 , 福島 誉史 , 田中 徹 , “ 高密度電極接続を用[119] 	木原崇雄 , 宮腰佳祐 , 吉村勉 , “ 電圧制御発振器

いた三次元集積のための低背マイクロバンプ接A-Aを用いた時間インターリーブ A/D 変換器におけ合評価 ”, 第80回応用物理学会秋季学術講演会

Appendix

る3次非線形性のデジタル補正＂ , LSI とシステ

講演予稿集 , 12-125, 2019九月

ムのワークショップ2019, 一般部門04, 東京大学 , 2019年5月 .
[120] 	来嶋祐音，西宮司，升井義博，"SC 型回路を用いたニューロンの実装検討 " 電子情報通信学会 ,2020年電子情報通信学会総合大会 , 2020年3月

遺伝学用 UCNP オプト神経プローブの発光強度特性評価 ”, 第80回応用物理学会秋季学術講演
会講演予稿集 , 12-247, 2019九月[130] 	髙橋則之 , 煤孫祐樹 , 木野久志 , 田中徹 , 福島誉[121] 	金阪遼，升井義博，外谷昭洋，吉川公麿，" イ

史 , “RDL-first FOWLP によるハイドロゲル用

ンバータベースパイプライン型 ADCの設計 ," 令いた FHE のためのチップ内蔵技術 ”, 第80回応

和元年（第70回）電気・情報関連学会中国支部

用物理学会秋季学術講演会講演予稿集 , 12-385,

連合大会 , 2019年10月

2019九月[122] 	上見アレックス，荒川裕貴，時永征弥，升井義[131] 	田中 , 土谷 , 谷村 , 井上 , 岸根 , "RGC-TIA にお博，" 低電圧チャージポンプ回路における差動

ける多層インダクタによる面積効率向上効果のリング型発振器の検討 ," 電子情報通信学会 ,評 価 ", 2020年 電 子 情 報 通 信 学 会 総 合 大 会 ,2019年電子情報通信学ソサイエティ大会 , 2019

C-12-9, 2020年3月 .

年9月[132] 	中田 , 土谷 , 谷村 , 井上 , 岸根 , "RGC-TIA の利[123] 	西宮司，荒川祐貴，時永征弥，升井義博，"IoT

得が帯域と入力換算雑音の関係に与える影響 ",デバイスに向けたマルチバイブレータの低消費

2019年電子情報通信学会ソサイエティ大会 ,

電力化 ," 電子情報通信学会 , 2019年電子情報通C-12-36, 2019年9月 .

信学ソサイエティ大会 , 2019年9月[133] 	岩田 , 土谷 , 谷村 , 井上 , 岸根 , " ブロック方式に[124] 	田中一輝，升井義博，" カスコード構成を用いおけるモデル化誤差を考慮した配線ブロック数

た IC 温度センサの高感度化 ," 電子情報通信学と面積の関係 ", 2020年電子情報通信学会総合会 , 2019年電子情報通信学ソサイエティ大会 ,大会 , A-6-8, 2020年3月 .

2019年9月[134] 	J i e L I , Yi G U O , a n d S h i n j i K I M U R A ,[125] 	アルベス サタケ フィリペ , 李 嘉敏 , 銭 正陽 ,"Approximate Floating Point Multiplier based

矢吹 僚介 , 杜 邦 , 福島 奨 , 木野 久志 , 福島

on Shifting Addition Using Carry Signal from

誉史 , 清山 浩司 , 田中 徹 , “ 経爪型集積化光電Second-Highest-Bit," IEICE Tech. Report,

容積脈波計測システムの開発－二階微分回路のVLD2019-120, pp.151-156, March 2020.

設計と評価－ ”, 第80回応用物理学会秋季学術[135] 	松本 , 中澤 , 黒木 , 沼 , 廣瀬 , “ 超低消費電力で講演会講演予稿集 , 11-252, 2019九月[126] 	Rui Liang, Sungho Lee, Yuki Miwa, Kousei
Kumahara, Hisashi Kino,Takafumi Fukushima,

124[129] 	浦山 翔太、木野 久志、福島 誉史、田中 徹 , “ 光動作するアクティブダイオードの設計 ,” LSI とシステムのワークショップ2019, PS-10, 2019年
5月 .

and Tetsu Tanaka, “Annealing Effect on Room-[136] 	西 , 中澤 , 松本 , 黒木 , 沼 , 廣瀬 , “ 極低電圧エネ

Temperature-Deposited SiO2 Liner for

ルギーハーベスティングに向けたスイッチトキャパシタ型昇圧コンバータ ,” 第32回 回路とシス

フォーラム 2019, デザインアワード発表会 ,テムワークショップ , pp.205-210，東京，2019年

2019年9月 .

8月．

[147] 	上村 大地 , 山口 正登志 , 香取 勇一 , 田向 権 ,[137] 	木 村 , 浅野 , 松本 , 黒木 , 沼 , 毎田 , 兼本 , 廣

森江 隆 , "CMOS カオスボルツマンマシン回路

瀬，” リアルタイムクロックに向けた超低消費のリザバー計算への応用 ", 電気学会 電子回路

電力32 kHz 水晶発振回路 ,” 電子情報通信学会

研究会 , ECT-19-089, 2019年12月 .

ICD/CAS 研究会 学生・若手研究会 , 2019年12月.
[138] 	矢倉 , 佐藤 , 松本 , 黒木 , 沼 , 毎田 , 兼本 , 廣瀬 ,“ 低電圧エネルギーハーベスティングシステム[148] 	長 佳蓉子 , 白水 孝始 , 山口 正登志 , 村上 秀樹 ,森江 隆 , "CMOS カオスボルツマンマシン回路の最適化問題への応用 ", 第72回電気・情報関係学会九州支部連合大会 , 11-1A-10, 2019年9月 .
[149] 	森江 隆 , " 次世代人工知能のための脳型集積回

報通信学会 ICD/CAS 研究会 学生・若手研究

路技術とデバイス技術 ", 第83回半導体・集積回会 , 2019年12月 .

路技術シンポジウム , 2019年8月 .

[139] 	沖田 , 増田，松本，黒木，沼，毎田，兼本，廣[150] 	石川，野口，清水，松野，ゴーチェ，池上，荻瀬，” ワイヤレス給電システムの位置自由度を島，深井，” 集積回路と音・光・センサを結び改善するパワーマネジメント回路に関する研つける学生実験に関する一検討 ”，電気学会教究 ,” 電 子 情 報 通 信 学 会 ICD/CAS 研 究 会 学

育フロンティア研究会，2019年9月

生・若手研究会 , 2019年12月 .
[140] 	玉城 , 長名 , 藤井 , "FPGA による短波海洋レーダの実現へむけた検討 ", 電子情報通信学会技術研究報告 , RECONF2019-36, 2019年11月[141] 	葛西孝己 , 今井雅 , 黒川敦 , 金本俊幾 , " シミュ[151] 	木下，三浦，” 耐電源ノイズ用ラッチのソフト
エラー耐性 ”，信学技法，DC2019-97, pp. 67-72，
2020年2月[152] 	 大島史也 , 江馬健太郎 , 安田彰，温度計コード

出力ΔΣ変調器による低ビット相互相関処理をレーションベースオンチップ電源容量抽出手用いた距離推定法

法 ," 情報処理学会東北支部研究報告 , Vol.2019-

ECT-020-20，1月23日 -24日，2020年，（大阪府）

6, No.1-1, Feb., 2020

電気学会電子回路研究会，[153]	江馬健太郎 , 大島史也 , 安田彰，音声認識技術[142] 	伊 藤颯汰 , 宗形恒夫 , 黒川敦 , 今井雅 , 金本俊を用いた端末における音声検出部の低消費電力

幾 , " パワーモジュールの熱応力連成解析に向け

化 電気学会電子回路研究会，ECT-020-006，1

た IGBT 等価回路モデルに関する検討 ," 情報処

月23日 -24日，2020年，（大阪府）"

理学会東北支部研究報告 , Vol.2019-6, No.2-1,
Feb., 2020
[143] 	八 木 , 大塚 , 山本 , 福原 , " ニューロン MOS 型[154] 	文参・西勝聡・安田彰，周波数掃引を用いた位置検出装置における SNR 改善の一手法，電子情報通信学会ソサエティ大会，Ａ－５－８，9

SHL 回路の FG への電荷の影響に対する無効化

月10日～13日，2019年，( 大阪府豊中市）

回路の導入 ", 2020年電子情報通信学会総合大[155] 	春田 牧人 , 西郷 太輔 , 竹原 浩成 , 笹川 清隆 ,会 , 2020年3月

太田 淳 ," 行動と血流および脳機能の相互関連[144] 	佐保 , 福原 , 藤本 , " 複数の参照データを順次読性解明を目指した小型イメージングデバイスのみ出し可能なハミング距離型 CAM" , 2020年電

開 発 ," 第67回 応 用 物 理 学 会 春 季 学 術 講 演 会 ,子情報通信学会総合大会 , 2020年3月

2020.3.14. 上智大学

四谷キャンパス .

[145] 	山口 正登志 , 岩元 剛毅 , 田向 権 , 森江 隆 , " 時[156] 	Natcha Kulmala, Kiyotaka Sasagawa, Hironari

間領域アナログ積和演算方式を用いた演算効率

Takehara, Makito Haruta, Jun Ohta,"Lens-free

300TOPS/W 人工知能向け CMOS バイナリコネ

Imaging Device with Hybrid Emission Filter

クトネットワーク回路 ", LSI とシステムのワー

forDual-color Fluorescent Imaging," 第67回応用

クショップ , 2019年5月 .

物理学会春季学術講演会 , 2020.3.13. 上智大学

[146]	山口 正登志 , "An analog VLSI implementation

A-A
Appendixに向けた超低消費電力電圧モニタ回路 ,” 電子情

四谷キャンパス .

of chaotic Boltzmann machines for reservoir[157] 	長谷川 諒 , 福成 由基 , 秦 真誉 , 遠藤 広貴 , 張

computing applications", VDEC デザイナーズ

家綺 , 森 康登 , 鐘堂 健三 , 春田 牧人 , 竹原 浩

125成 , 笹川 清隆 , 太田 淳 ," 人工視覚システムのWearable Device for Non-invasive Health

AC 駆動化に向けた CMOS 整流器の設計 ," 第67Monitoring, Operated by Optical Power

回応用物理学会春季学術講演会 , 2020.3.13. 上Transfer,"VDEC デザイナーズフォーラム2019,智大学

2019.9.27. 山形県天童温泉

四谷キャンパス .

滝の湯 .

[158] 	西郷 太輔 , 竹原 浩成 , 春田 牧人 , 笹川 清隆 ,[166] 	Pakpuwadon Thanet,"Wireless optical power

太田 淳 ," 慢性脳血流観察用 CMOS イメージン

transfer platform for ultra-small implantable

グデバイスの小型化 ," 第67回応用物理学会春季

devices,"VDEC デザイナーズフォーラム2019,

学術講演会 , 2020.3.13. 上智大学

2019.9.27. 山形県天童温泉

四谷キャン

滝の湯 .

[167] 	杉 江 謙治 ," 角度選択画素を搭載した脳内刺入

パス .
[159] 	長谷川真菜 , 川崎 祐久 , 長沼 京介 , 太田 安美 ,型レンズレス CMOS イメージセンサ ,"VDEC デ

竹原 浩成 , 春田 牧人 , 笹川 清隆 , 太田 淳 ,"ザイナーズフォーラム2019, 2019.9.27. 山形県天A-A

げっ歯類・マカクザル脳用刺入型光刺激デバイ

童温泉

Appendixスの作製と評価 ," 令和２年電気学会全国大会 ,[168] 	森 康登 ," 人工視覚システムにおける埋植ユニッ2020.3.11. 東京電機大学 東京千住キャンパス .

ト間通信の高速化・低消費電力化の検討と送受[160] 	Pakpuwadon Thanet, Wuthibenjaphonchai

信回路の設計 ,"VDEC デザイナーズフォーラム

Nattakarn, Makito Haruta, Toshihiko Noda,

2019, 2019.9.27. 山形県天童温泉

滝の湯 .

Kiyotaka Sasagawa, Takashi Tokuda, Mohamad[169] 	P akpuwadon Thanet,"CMOS-Integrated

Sawan, Jun Ohta,"1 mm3埋植型光刺激デバイス

Optical Transfer for an Ultra-Small Wireless

用光電力伝送チップ ," 令和２年電気学会全国大Implantable Devices," 第19 回関西コロキアム・

会 , 2020.3.11. 東京電機大学

電子デバイスワークショップ , 2019.9.24. 龍谷大

東京千住キャン

学大阪梅田キャンパス .

パス .
[161] 	Nattakarn Wuthibenjaphonchai, Makito Haruta,[170] 	N atcha Kulmala, Wan Shen Hee, Kiyotaka

Kiyotaka Sasagawa, Takashi Tokuda, Jun

Sasagawa, Makito Haruta, Jun Ohta,"CMOS

Ohta,"Wireless Attachable Health-monitoring

Image Sensor for FRET Imaging Using Hybrid

Devices Operated by Optical Power Transfer,"

Emission Filter," 第80回応用物理学会秋季学術

令和２年電気学会全国大会 , 2020.3.11. 東京電講演会 , 2019.9.19. 北海道大学、札幌キャンパ

機大学

ス.

東京千住キャンパス .

[162]	杉江 謙治，笹川 清隆，Mark Christian Guinto，[171] 	秦 真誉 , 森 康登 , Chang Chia-Chi , 遠藤 広基 ,春田 牧人，徳田 崇，太田 淳 ," 脳内神経活動計

野田 俊彦 , 鐘堂 健三 , 寺澤 靖雄 , 春田 牧人 ,測のための角度選択画素を搭載したレンズレス

笹川 清隆 , 徳田 崇 , 太田 淳 ," 人工視覚システ

イメージセンサ ," 第36回「センサ・マイクロマ

ムにおける制御回路搭載埋植ユニットへの高速シンと応用システム」シンポジウム , 2019.11.20.

化・低消費電力通信の検討 ," 第80回応用物理学

アクトシティ浜松 .

会秋季学術講演会 , 2019.9.19. 北海道大学、札[163] 	杉江 謙治 , 笹川 清隆 , Mark Christian Guinto,

幌キャンパス .

春田 牧人 , 德田 崇 , 太田 淳 ," 角度選択画素に[172] 	遠藤 広基 , 野田 俊彦 , 寺澤 靖雄 , 春田 牧人 ,よる複数視点観察可能な脳内刺入型 CMOS イ

笹川 清隆 , 徳田 崇 , 太田 淳 ," 人工視覚用ハニ

メ ー ジ セ ン サ ,"2019年 度 第2回 支 部 講 演 会 ,カム型 CMOS スマート電極アレイの開発と評

2019.11.8. 大阪大学豊中キャンパス シグマホー

価 ," 第80回 応 用 物 理 学 会 秋 季 学 術 講 演 会 ,ル.

2019.9.19. 北海道大学、札幌キャンパス .

[164] 	Chia-Chi Chang, Toshihiko Noda, Kenzo Shodo,[173] 	森 康登 , 張 家綺 , 遠藤 広基 , 秦 真誉 , 鐘堂 健

Yasuo Terasawa, Makito Haruta, Kiyotaka

三 , 寺澤 靖雄 , 野田 俊彦 , 徳田 崇 , 春田 牧人 ,Sasagawa, Takashi Tokuda, Jun Ohta,","2019年

笹川 清隆 ., 田 淳 ," 多電極人工視覚向け高周波度第2回支部講演会 , 2019.11.8. 大阪大学豊中

給電システムの検討 ,"2019年電子情報通信学会

キャンパス シグマホール .

ソサイエティ大会 , 2019.9.10. 大阪大学

[165] 	W uthibenjaphonchai Nattakarn,"Wireless

126

滝の湯 .

キャンパス（豊中市）.

豊中[174] 	K iyotaka Sasagawa, Yasumi Ohta, Mamiko

越智 裕之 , "FiCC を用いた CMOS 互換な不揮Kawahara, Erus Rustami, Makito Haruta,

発性メモリ素子の閾値電圧特性の測定ならびにTakashi Tokuda, Jun Ohta," 生 体 埋 植 蛍 光 イ

読み出し方式検討 ," Proceedings of DA シンポ

メージングデバイスの高性能化 ," 第42回日本神ジウム2019論文集 , pp. 9--14, Aug. 2019.

経 科 学 大 会 (NEURO2019), 2019.7.27. Toki

[182]	田中 一平 , 宮川 尚之 , 木村 知也 , 今川 隆司 ,越智 裕之 , "FiCC を用いた CMOS 互換な不揮Messe,Niigata,Japan.
[175] 	Mark Christian San Gabriel Guinto, Yasumi

発性メモリ実現に向けた素子特性測定 ," 信学技Ohta, Mamiko Kawahara, Makito Haruta,

報 , vol.119, no.282, pp. 63--68, Nov. 2019.

Kiyotaka Sasagawa, Takashi Tokuda, Jun Ohta[183]	三河 , 河添 , 福岡 , 中野 , " 脳波取得フロントエ,"Investigation of neural activity related to

ンドにおけるシステムレベル周波数多重化 ", LSI

feeding behavior in GCaMP6 transgenic miceとシステムのワークショップ2019, 2019年5月

using an implantable imaging device ," 第 42 回

13-14日[184]	吉田 , 外村 , 中野 , " クロスカップルチャージポ
ンプに おける駆動方式の検討 ", LSI とシステム

Toki Messe,Niigata,Japan.
[176] 	Romeo B Rebusi, Mark Guinto, Yasumi Ohta,のワークショップ2019, 2019年5月13-14日

Mamiko Kawahara, Makito Haruta, Kiyotaka[185]	外村 , 中野 , " オンチップメモリ書き込み用 自己

S a s a g a w a , To k u d a Ta k a s h i , J u n

発振 DC - DC コンバータ ", IEICE サステナブ

Ohta,"Implantable needle-type imaging sensor

ルコンピューティング特別研究会 (SUSC) 第2回

device for simultaneous detection of neuronal

研究会 , 2019年8月10日

activity in nuclei involved in nociception," 第42[186]	三浦 , 吉田 , 外村 , Canada, 中野 , " リングオシ

回日本神経科学大会 (NEURO2019), 2019.7.27.

レータ用昇圧器付きクロスカップルチャージポ

Toki Messe,Niigata,Japan.

ンプ ", 電子回路研究会 , 2019年12月18-19日[177] 	春田 牧人 , 倉内 祐樹 , 大澤 匡弘 , 笹川 清隆 ,[187]	Canada, 吉田 , 外村 , 三浦 , 中野 , "Low-Power德田 崇 , 太田 淳 ," 慢性脳観察用イメージングデ

High-Voltage Driver Based on Standard CMOS

バイスの開発 ," バイオ・マイクロシステム研究

Technology for On-Chip Memory Recording",

会 , 2019.7.1. 東京工業大学すずかけ台キャンパ

電子回路研究会 , 2019年12月18-19日[188]	吉田 , 森 , 前澤 ," 共鳴トンネルダイオード発振器

ス・すずかけ台大学会館 .
[178]	T h a n e t P a k p u w a d o n , N a t t a k a r nの回路構成と回路パラメータの位相ノイズへのWuthibenjaphonchai, 春田 牧人 , 笹川 清隆 , 德

影響 ", 応用物理学会北陸・信越支部学術講演

田 崇 , 太田 淳 ,"Optical power transfer platform

会 ,2019年12月 .

for ultra-small implantable device with

[189]	本村 , 前澤 , 森 ," 周波数⊿Σ型振動センサ―用発alternative current limitations.,"LSI とシステム

振器に対する基板歪みの効果 ", 応用物理学会北のワークショップ2019, 2019.5.13. 東京大学 生

陸・信越支部学術講演会 ,2019年12月 .
[190]	前澤 , 森 ," 周波数⊿Σ変調方式センサに対する産技術研究所 .
[179] 森 康登 , ChiaChi Chang, 遠藤 広基 , 秦 真誉 , 野

発振器位相ノイズの影響 ", 電子情報通信学会電田 俊彦 , 鐘堂 健三 , 寺澤 靖雄 , 春田 牧人 , 笹川子デバイス研究会 ,ED2019-28,2019年8月 .

清隆 , 徳田 崇 , 太田 淳 ," 高解像度人工視覚シス[191]	Todokoro, Seto, "Memory access optimization

テム向けスマート電極デバイスの高速信号伝送

for convolution with scheduling transformations

方式の検討 ,"LSI とシステムのワークショップ

of dependence graphs", SLDM, Jan 2020

2019, 2019.5.13. 東京大学

Appendix

日 本 神 経 科 学 大 会 (NEURO2019), 2019.7.27.

A-A

生産技術研究所 .

[192] 	宜保 遼大 , 吉田 司 , 本多 亮也 , 阿部 晋士 , 大[180]	高橋康宏 , 子安博貴 , “ 断熱的論理による SRAM

平 孝 , “ 製作費5000円以下13.56 MHz 電界型走PUF のポストレイアウトシミュレーション評

行 中 ワ イ ヤ レ ス 給 電 ミ ニ 四 駆 (Invited

価 ,” 2019年電気学会電子回路研究会 , vol.ECT-

Lecture),”19, pp.47-50 (ETC-19-58), Sept. 2019.

WPT2019-65, pp. 37-42, Mar. 2020.

[181]	田中 一平 , 宮川 尚之 , 木村 知也 , 今川 隆司 ,信 学 技 報 , vol. 119, no. 465,

[193]	宜保 遼大 , 阿部晋士 , 西岡正悟 , 大平 孝 , “[ 依127

頼公演 ] 整流動作を用いた 6.78 MHz 1.5 W 半

力整合回路の検討 ”、電子情報通信学会総合大

導 体 切 替 整 合 回 路 ,” 信 学 技 報 , vol. 119, no.

会、A-1-18、2020年3月．

218, WPT2019-34, pp. 43-46, Oct. 2019.

[205] 	霜田幸長、林宏太、鷲見和紀、中村誠、伊藤大[194]	北岡 晃 , 阿部晋士 , 塚本悟司 , 大平 孝 , “ 送受輔、“PAM4 受信器用波形劣化補償器の補償量

対称形電界・磁界結合器の寸法から求まる LC

改善の一検討 ”、電子情報通信学会総合大会、整合回路の最大電力効率 ,” 信学技報 , vol. 119,A-1-19、2020年3月．

no. 218, WPT2019-33, pp. 37-42, Oct. 2019.

[206] 	三角剛，唐鎌侑馬，佐伯勝敏，佐々木芳樹，[195]	増田 , 佐藤 , 小川 , 田村 , " 広い入出力電圧範囲“ 高頻度刺激と発振周波数に依存したシナプスを持つ昇降圧型 DC-DC コンバータの高効率化

電子回路モデルの構築 ”，電気学会電子回路研", 電気学会研究会資料 電子回路研究会 , ECT-究会，ECT-19-085，pp.23-26，2019.12.18.

19 068-079, pp.43-48, 2019年12月[207] 	丹羽春太，佐伯勝敏，佐々木芳樹，“ 集積化可能

A-A[196]	水島 , 小川 , 佐藤 , "スイッチトキャパシタ容量・な能動的樹状突起モデルの構築 ”，電気学会電Appendix

電圧変換回路の高精度化 ", 2019年電子情報通子 回 路 研 究 会，ECT-19-087，pp.31-34，

信学会ソサイエティ大会 , 講演論文集 A-1-2, 基2019.12.18.

礎・境界 /NOLTA 講演論文集 , p. 2, 2019年9月[208] 	佐々木芳樹，佐伯勝敏，“ パルス形ニューロンモ

[197] 	水島 , 小川 , 佐藤 , "スイッチトキャパシタ容量・デルの実装に対する検討 ”，電気学会電子回路

電圧変換回路の高精度化に関する研究 ", 第26回
電気学会東京支部山梨・静岡東部支所研究発表
会 予稿集 , pp. 6-9, 2019年11月[209]	德田崇 , Pakpuwadon Thanet,

Wuthibenjaphonchai Nattakarn, 春田 牧人 , 笹[198] 	川幡 知孝 , 筒井 弘 , 宮永 喜一 , " 高スループッ

川 清隆 , 太田 淳 , " 生体埋め込みデバイス向け

トスケーラブル Radix-4 FFT 回路の設計とそのワイヤレス光電力伝送技術 ," 電気学会総合研究

回路規模評価 ," 電子情報通信学会総合大会 , p.

会 ,2019/7/1

124, A-15-2, Mar. 2020.
[199] 	平山 茉利子 , 筒井 弘 , 宮永 喜一 , "5G 規格無線[210]	德田崇 , Pakpuwadon Thanet,

Wuthibenjaphonchai Nattakarn, 春田 牧人 , 笹
生体埋め込みデバイス向け

通信システムにおけるスクランブルのハードウェ

川 清隆 , 太田 淳

ア実装 ," 電子情報通信学会北海道支部学生会

ワイヤレス光電力伝送技術 , " 電気学会マイクロ

インターネットシンポジウム予稿集 , Feb. 2020.

マシン・センサシステム／バイオ・マイクロシ[200] 	塩見 , " アウトフェーズ構成による適応負荷制御を用いた高効率増幅器 ", MIKA 研究会 , 2019年
10月 .

ステム合同研究会 ," 2019/8/6[211]	德田崇 , Pakpuwadon Thanet,

Wuthibenjaphonchai Nattakarn, 春田 牧人 , 笹[201] 	石原直志、三輪祐三久、前川竜也、中村誠、伊川 清隆 , 太田 淳 , " バッテリレス超小型光刺激

藤大輔、“ バースト対応電気分散補償回路におデバイス ," 第57回日本生物物理学会年会 , 宮崎

けるモニタ回路の高速応答化の検討 ”、電子情シーガイア

報通信学会ソサイエティ大会、A-1-9、2019年9月．
[202] 	湯浅貴文、三輪祐三久、石原直志、志津有記、中2019/9/25[212] 	安 丸 , 中西 , 伊東 , 土本 , 山田 , 森 , 井田，“nW 級1MHz 帯レクテナ ”，信学技報 , vol. 119, no. 12,
MW2019-8, pp. 39-43, 2019年4月

村誠、伊藤大輔、“ バースト伝送用帯域可変[213] 	辻田 , 坂井 , 伊東 , 土本，“ 微小ループアンテナを

CMOS RGC-TIA 回路の検討 ”、電子情報通信学

用いる920MHz 帯高感度レクテナ ”，信学技報 ,会総合大会、A-1-15、2020年3月．

vol. 119, no. 37, MW2019-14, pp. 25-30, 2019年[203] 	佐藤優杜、脇田健杜、佐藤匠、中村誠、伊藤大

5月輔、“ 異なる実装条件に対応可能な入力抵抗可[214]	安丸，坂井，野口，伊東，“SOI-CMOS 整流器

変 TIA の提案 ”、電子情報通信学会総合大会、

IC を用いる nW 動作1MHz 帯レクテナ ”，信学技

A-1-16、2020年3月．

報 , vol. 119, no. 346, MW2019-120, pp. 11-16,[204] 	篠田龍一、林宏太、鷲見和紀、中村誠、伊藤大輔、“PAM4 信号対応 CMOS ドライバ回路用出128

研究会，ECT-19-092，pp.49-52，2019.12.18.

2019年12月[215]	伊東，安丸，田村，坂井，牧野，“AMC 基板上

の折り返しダイポールアンテナを用いる920MHz

サとロックイン検出を用いた微小磁場の測定に

帯高感度レクテナ ”，信学技報 , vol. 119, no.

関する検討 ", 令和元年度電気学会茨城支所研346, MW2019-121, pp. 17-22, 2019年12月

究発表会 , 2019年12月[216]	安丸，辻田，田村，坂井，伊東，牧野，“920MHz[229] 	伊藤浩之，古賀達也，市川崇志，山根大輔，石帯レクテナの室内における受電特性 ”, 信学技報 ,原昇，三宅美博，町田克之，益一哉，「兆し計測

vol. 119, no. 380, WPT2019-50, pp. 7-12, 2020のための高感度 MEMS 加速度センサ技術」，計

年1月

測自動制御学会 システム・情報部門 学術講演

[217]	伊東，坂井，土本，野口，井田，“ 直接整合による2.4GHz 帯高感度レクテナ ”，2019 信学ソ大C-2-15,2019年9月

会 2019，SS16-03，11月15日，千葉大学[230] 	安藤 幹，大島 佑太，吉田 僚一郎，鍋屋 信介，
平川 顕二，岩瀬 正幸，小笠原 宗博，依田 孝，
石原 昇，伊藤 浩之，「2 次元アレイ状データ転ナを用いる920MHz 帯高感度レクテナ ”，2019

送回路のアーキテクチャの検討」電子情報通信

信学ソ大 C-2-16,2019年9月

学会 総合大会，C-12-24，2020年3月17日[219]	安丸，伊東，土本，坂井，井田，“nW 級1MHz[231] 	吉田 僚一郎，安藤 幹，大島 佑太，鍋屋 信介，

帯レクテナ ”，2019 信学ソ大 C-2-17,2019年9月

平川 顕二，岩瀬 正幸，小笠原 宗博，依田 孝，[220]	廣野，伊東，坂井，“ 直接整合による2.4GHz 帯

石原 昇，伊藤 浩之，「ELT の耐放射線性評価と高効率レクテナの検討 ”，2019 信学ソ大 C-2-

特性換算モデルの検討」電子情報通信学会 総合18,2019年9月

大会，C-12-11，2020年3月17日[221]	米村，伊東，坂井，“Crescent 形状のループアン[232] 	大島 佑太，安藤 幹，吉田 僚一郎，鍋屋 信介，

テナを用いた2.4GHz 帯レクテナ ”，IEEE AP/

平川 顕二，岩瀬 正幸，小笠原 宗博，依田 孝，

MTT-S Nagoya Chapter 学生発表会 ,2019年12石原 昇，伊藤 浩之，「2次元アレイ状データ転月

送回路における放射線影響の評価」電子情報通[222]	廣野，坂井，伊東，“ 直接整合による2.4GHz 帯
高効率レクテナの検討 ”，信学技報 , vol. 119, no.

信学会 総合大会，C-12-10，2020年3月17日[233] 	筧祐弥，宇賀神守，伊藤信之，” 位相補償構成

135, WPT2019-22, pp. 1-6, 2019年7月に よ る4相 LC 電 圧 制 御 発 振 器 の 位 相 雑 音 低[223]	佐藤大介 , 宇佐美公良 , " 超低電圧向けオンチッ

減，” 電気学会 電子回路研究会，ECT-020-022，

プリークモニタ型温度センサ回路の提案と評価", 信学技報 VLD2019-33, pp.45-50, デザインガ
イア , 2019年11月13日 .

大阪，2020年1月24日 .
[234] 	田 島直樹，森下賢幸，小椋清孝，伊藤信之，”インダクタ結合を用いた準ミリ波 Class-C 発振[224]	秋葉爽輔 , 宇佐美公良 , "2電源を用いた不揮発器の検討，” 第21回 IEEE 広島支部学生シンポ

性フリップフロップの提案と評価 ", 信学技報

ジウム論文集 , pp.322-323, 岡山 , 2019年11月30

VLD2019-99, pp.31-36, VLD 3月研究会 , 2020日 -12月1日 .

年3月5日 .

[235] 	澤 山唯人，森下賢幸，小椋清孝，伊藤信之，”[225]	米田 , " ポストレイアウトシミュレーションのた

低雑音・低利得偏差二帯域同時受信増幅器の検めの SPF ファイル縮小化に関する一考察 ", 2019

討，” 第21回 IEEE 広島支部学生シンポジウム

年 DA シンポジウム , pp.166-171, 2019年8月 .

論文集 , pp.320-321, 岡山 , 2019年11月30日 -12[226]	山根 , 木村 , 増澤 , " 周波数分割多重によるロッ月1日 .

クイン検出の集積化磁気センサアレイへの導入[236] 	原拓実，吉田隼，北形大樹，山本修一郎，菅原",「センサ・マイクロマシンと応用システム」

聡，“ ニアスレッショルド電圧動作擬似不揮発

シンポジウム , 2019年11月

SRAM セルの設計と解析 ”，第67回応用物理学[227]	半田 , 木村 , " 耐放射線性イメージセンサで使用される MOSFET 構造の最適化による応答速度向上に関する検討 ", 令和元年度電気学会茨城支所研究発表会 , 2019年12月[228] 	藤村 , 山根 , 木村 , 増澤 , "2次元集積化磁気セン

A-AAppendix[218]	辻田，坂井，伊東，土本，“ 微小ループアンテ

会春季学術講演会，千代田区，東京，2020年3月12日 -15日，paper 12p-A305-10.
[237] 	吉田隼，北形大樹，山本修一郎，菅原聡，“ 新型擬似不揮発性 SRAM セルの提案 ”，第67回応用物理学会春季学術講演会，千代田区，東京，

129

2020年3月12日 -15日，paper 12p-A305-9．
[238] 	原拓実，吉田隼，北形大樹，山本修一郎，菅原聡，“ 各種リテンション技術を用いた SRAM の[1] 	Naoki Ojima, Toru Nakura, Tetsuya Iizuka, andパワーゲーティング性能 ”，第80回応用物理学

Kunihiro Asada ``A 65 nm CMOS

会秋季学術講演会，札幌市，北海道，2019年9Synthesizable Digital Low-Dropout Regulator

月18日 -21日，paper 18a-B11-10.

Based on Voltage-to-Time Conversion with[239] 	瀧口憲一郎，北形大樹，松﨑翼，山本修一郎，菅99.6% Current Efficiency at 10-mA Load,'' pp. 1

原聡，“ 不揮発 / 擬似不揮発性 FF を用いたパ- 13, ``VLSI-SoC! Design and Engineering of

ワーゲーティングの性能評価 ”，第80回応用物

Electronics Systems Based on New Computing

理学会秋季学術講演会，札幌市，北海道，2019

Paradigms,'' Springer, June 2019.

年9月18日 -21日，paper 18a-B11-9.
A-A[240] 	吉田隼，北形大樹，山本修一郎，菅原聡，“ 不Appendix

ゲーティング性能 ”，第80回応用物理学会秋季

揮発 / 擬似不揮発記憶を用いた SRAM のパワー
学術講演会，札幌市，北海道，2019年9月18日-21日，paper 18a-B11-8．
[241] 	塩津勇作，山本修一郎，舟窪浩，黒澤実，菅原聡，“ 新構造ピエゾエレクトロニックトランジ
スタを用いた FF の設計と性能 ”，第80回応用物
理学会秋季学術講演会，札幌市，北海道，2019
年9月18日 -21日，paper 18a-B11-7.
[242] 	北形大樹，山本修一郎，菅原聡，“NV-SRAM を用いた Useless data の積極的破棄による不揮発性パワーゲーティング ”，第80回応用物理学会
秋季学術講演会，札幌市，北海道，2019年9月
18日 -21日，paper 18a-B11-11.
[243] 	石川皓史，小谷光司，「レーザー光を用いた微小電力無線伝送技術」，本荘由利テクノネット
ワーク【学生×企業】事業 秋田県立大学学生パ
ネル発表，[B-3]，2020年2月 .
[244] 	石川皓史，菊地杜斗，小宮山崇夫，長南安紀，山[2] 	和保孝夫，安田彰，ΔΣ型アナログ / デジ

タル変換器入門，丸善，2020年1月7日
特許[1] 	李 尚曄，藤島 実，” デュアルモード高速無線受
信機およびデュアルモード高速無線通信 システ
ム，” 特願2019-099465，2019/5/28[2] 	李 尚曄，藤島 実，” 電圧制御発振器，” 特願2019-099466，2019/5/28[3] 	李 尚曄，藤島 実，” サブサンプリング位相同期回路，” 特願2019-099467，2019/5/28[4] 	李 尚曄，藤島 実，“ 注入同期型分周器，” 特願2019-150151，2019/8/20[5] 	李 尚曄，吉田 毅，“ 半導体チップの電極パッド，” 特願2020-018228，2020/2/5[6] 	浅見 幸司 , 飯塚 哲也 , ビャムバドルジ ゾルボー`` 圧縮センシング回路向けキャリブレーション
技術 ,'' 特願2020-76379.
[7] 	飯塚 哲也 , 徐 祖楽 , 長田 将 `` フラクショナル
位相同期回路および位相同期回路装置 ,'' 特願2019-192731.

口博之，小谷光司，「光無線電力伝送向け光ス[8] 	飯塚 哲也 , 高橋 奈悟 , 藤田 悠介 , 三浦 賢 `` ク

イッチングブーストコンバータの整流回路構成

ロストーク・キャンセル回路、送信装置および最適化」，電子情報通信学会総合大会，B-20-7，

送受信システム ,'' 特願2019-152624.

2020年3月 .
[245] 	野口駆，宇佐美蓮，小宮山崇夫，長南安紀，山口博之，小谷光司，「最大出力電力制御による高周波整流回路の電力広帯域化」，電子情報通[9] 	大田一郎，寺田晋也，指数関数発生回路，特願
2019-166647号 (2019.8)[10] 	大田一郎，寺田晋也，クロック発生回路，特願
2019-240167号 (2019.12)

信学会総合大会，B-20-8，2020年3月 .

[11] 	佐伯勝敏，奥山敦司，負性抵抗回路及び発振回[246] 	小宮山崇夫，小谷光司，井上翔太，長南安紀，山路 特許第6539911号 令和元年6月21日

口博之，「pn ダイオード整流回路を基準とした高周波整流器用性能指数」電子情報通信学会通信ソサイエティ無線電力伝送研究専門委員会第14回ポスターコンテスト，2020年3月 .

130

著書

B. VDECの利用規定・申し込みガイド
B.1

概要

VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

system の上になりたっているので，Internet の仕組やUnix についての素養はあらかじめ付いていることを期待している．従って，利用でトラブルが起こったとき

1.

CAD ツールの共同利用には研究室や学校のネットワーク管理者と十分連絡を

2.

VLSI 試作サービスの共同利用

とって，問題を切りわけながら対処することが勧めら

3.

CAD ツール講習会 (8-9月・3月 )れる．

4.	社会人リフレッシュ教育 (6月 -8月，学生も参
加可能 )
5.

VLSI デザイナーフォーラム ( 若手の会 )6.

大型装置利用B.2

まずはじめにVDEC からのおしらせ，また講習会・リフレッシュ
教育を除く全ての申込や問い合わせには，VDEC のCAD ベンダー，試作会社等のアカデミック向けの協いる．一部のページは秘密等が含まれるため，WEB ア

力により，それぞれのサービスを大幅なアカデミック

クセス用アカウント・パスワードならびにアクセスしディスカウントで提供している．VDEC 設立以来，こているマシンの Internet Protocol (IP) アドレスによっれまでの実績では，CAD の利用・CAD 講習会は無償，て制限をかけている．

LSI 試作サービスは海外での類似サービスの半額以下，

従って，VDEC を利用したい場合，前もって教員に

大型装置は消耗品実費負担のみとなっている．見返りよるアカウントの申請が必要である．登録は無料．資として，ユーザには VDEC を利用する「顧客」ではな格の審査を行うため十分な(サービス開始前1ヶ月以上 )く，VDEC と一緒になってサービスを向上させる「主時間的余裕をもって，申込をお願いしたい．申込から体」としての自己研鑽と協力を期待している．全国の概ね数週間が経過した後，WEB ページアクセス用のア

研究室がバーチャルな一つの研究室として助けあいがカウントとパスワードが発行される．アカウントは，半できるような状況を理想とし，限られたスタッフの中，

角英大文字2字 + 半角数字5桁 ( 例 : VD00000) からなる．

Appendix

WEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いて

A-B

日々支援活動を行っている．
サービスの対象は基本的には，大学・高専であり，端申込で特に注意する点は，VDEC の WEB にアクセ

的にはメールアドレスとして「.ac.jp」を持つ教員と，

スしたい研究室のマシンの IP アドレスを入力すること

その研究室内の教職員と学生を対象とする．それ以外である．学校の中にあるマシンからのみアクセスを許の研究所の利用や，企業との共同研究については個別可しており，プロバイダーのアドレスならびに，Proxyの判断を要する．特に CAD ツールについては CAD ベ

サ ー バ の ア ド レ ス 登 録 は 禁 止 す る． 入 力 の 際 は，ンダーとのライセンス規定に抵触しないよう細心の注

133.11.58.4,133.11.58.5のように，IP アドレスを全て「半意 が 必 要 で あ る た め，VDEC の 担 当 者 (vdec@vdec.

角」の英数字で，「,」( 半角カンマ ) で区切って，途中

u-tokyo.ac.jp) に必ず相談いただきたい．その他のサー改行を入れずに入力する．また，ここで入力するアドビスについては VDEC の裁量範囲が広くなるので可能

レスは，「ネットワークの外部から見えるアドレス」で性が高くなるが，こちらもあらかじめ相談いただきたあることに注意する．特に，NAT(IP masquerade といい．企業との共同研究については，少なくとも非営利，

うプログラム名で呼ばれることもある．機能としては

アカデミック側が51% 以上のイニシアチブを取る研究

NAT が正しい．) で研究室内をローカルネットワーク

であることが必要である．

にしている場合は，NAT サーバのアドレスを入力する．

また，CAD の申込や試作申込，装置利用申込など，よくある間違いとして，ローカルネットワークの IP，契約にかかわる作業は全て，代表の教員の方々に行っ

例えば「192.168.X.XX」を登録したためアクセスできていただくことをお願いしている．研究室のメンバがなくて困っている例がある．

代理で行うことも現実には可能であるが，その場合もネットワークが変更になるとか，研究室のマシン増あくまで教員の了解をとり，代理としての心構えで望設などで IP アドレスを変更する場合は同じく，申込のんでいただきたい．

ページから「登録内容変更」を行う．特に，古い IP が

VDEC の シ ス テ ム は，Internet と Unix operating

使えなくなるといった大幅なネットワークの変更がわ

131

味が無い）•Proxyサーバ等を介さないアドレスを指定すること．これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためであるので守っていただきたい．但し，ファイアーウォールが設置されているなど学内の事情により直接のアクセスが行えない場合にはその限りではない
図 B.1 VDEC ホームページのインデクスフレーム

B.3

CAD ツールの共同利用

VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらの
A-B

ソフトウェアは，VDEC の VLSI 試作以外のアカデミッ

Appendix

EB 等 VDEC の大型装置利用のためのデータ作成用，

ク用途 (MOSIS-VDEC を通じた試作，教育用の演習，
図 B.2 アカウント登録・変更ページの入口

等 ) の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1つの設計作業を行うために，2つ以上のベンダーから CAD を選べる状況 ( 二重化 ) を理想としている．LSIの設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボランティアにより，充実のための努力が払われている．ボランティアとしての協力は大変に歓迎される．
CAD 申 込 の WEB ペ ー ジ に 教 員 が ア ク セ ス す る(WEB アカウントが必要である )．NDA 事項を了解い
ただきサイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．

図 B.3

アカウントの新規登録の注意点

かっている場合は，まえもって新旧両方のアドレスを登録しておく．万一アクセスできなくなった場合は，「新規登録」を行い，同じ E-Mail アドレスを入力することで上書き変更が可能である．
【登録する IP アドレスに関する要件】•アクセス制限を行わないページのみを参照するコン
ピュータの IP アドレスを登録する必要はない•IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること•DHCP サーバにより動的に割り当てられた IP アドレスやローカルアドレスなどは登録できない（しても意132

図 B.4 CAD 利用申込フォームの「ライセンス数の登録」パート記入における注意点

申請時に WEB から入力する内容は以下のとおり．
•ソフトウェアライセンス数 ( 研究室で同時に使用するの特定のポートを空ける必要がある．この場合，各大学・高専のネットワーク管理者と相談すること．
初期設定等はやり方を一度経験すれば簡単であるが，と思われる最低数を入力 )•用途はじめてのときは様々な問題が起こることもある．

•メディアリクエスト ( 使用する Operating System を選

VDEC に対する大幅なアカデミックディスカウントのんでチェックする )．

引き換えとして，各研究室は CAD ベンダーによる直接•利用する研究室所有ワークステーションのホストネーのサポートを受けられない．かわりに VDEC では，ム (VDEC，端的には usr1から名前→ IP アドレスの解「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用決ができる，「.ac.jp」で終わるホスト名であることが意している．質問はこちらのメーリングリストを利用条件．)

いただきたい．CAD を利用する研究室の構成員のどなたでも投稿，返答してよい．CADuser ML の注意点はソフトウェアのCDROM(メディア)について，VDEC

1.

WEB ページから，利用するメンバの E-Mail アドレ

覧」していたが，インターネットの発達により回線がスを登録すること．特にその際，「.ac.jp」で終わる

豊富になったので，現在では CD に書き込める ISO イ

アドレスを利用し，メールはプロバイダ等に転送

メージファイルで提供している．VDEC ホームページ

しないこと ( 情報漏洩の観点から )．

の「ライセンスファイルの配布 > ここから」からダウ

2.
3.

メールをする前に，あらかじめ CADuser ML の過去記事検索が WEB からできるので，類似の質問が申請してから数週間程度の時間差が必要となるであろう．

無いかどうか検索してから投稿すること．

メディアをダウンロードした後，プログラムをインストールし，初期設定ファイルを整備する．特に，ラリストの更新は頻繁におこない，卒業生へのメー
ル配信は速やかに停止すること．特に4月に注意．

ンロードできるようにある．当然ながら，VDEC のユー
ザアカウントとパスワードが必要となるため，CAD を

4.

機 密 保 持 に か か わ る よ う な 内 容 の メ ー ル は，

イセンスファイルは WEB 経由で別途取得の上設定す

CADuser に送ってはならない．各試作のメーリン

るか，環境変数 LM_LICENSE_FILE 等を ( ライセンス

グリストに送ること

サーバのポート番号 )@( ライセンスサーバ ) の形式で設A-B
Appendixの創設期においては，メディアを近隣の研究室で「回以下のとおり．

5.

問題解決したら，問題，原因，解決法をまとめて定する．また，/etc/hosts ファイル等を設定し，ライセ

投稿すること ( 必須ではないが，ネット利用のエ

ンスサーバを「ローカルのネットワーク相当でアクセチケットといえる )．

スできるように」する．端的には，手元のワークステー
ションにおいて，例えば「vdec-cad1」と指定するだけ
で，FQDN 形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマ
シンの IP アドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．ラ
イセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，
VDEC または地域拠点校のどちらかのライセンスサー
バがメンテナンス等の事情により停止している場合で

図 B.5 CAD 利用者メーリングリスト登録における注意点

も，稼働中のもう一方のライセンスサーバを選択する
ことにより CAD を実行することが可能である．また，ライセンスサーバの認証は，CAD ツール起動後も数分おきに行われるので，CAD ツールを実行中は常時ライ
センスサーバとの通信が可能な状態にしておかなければならない．また，ファイアーウォールを使用している ネ ッ ト ワ ー ク 環 境 で は，VDEC の Web サ ー バ と
VDEC および地域拠点校に対して，ライセンス認証用133

ライセンスは年度単位で申込みを受けつけしている．

続き終了後に NDA 締結となり，設計規則やライブラ

各 CAD ベンダーと VDEC との交渉がまとまる毎年3月

リにアクセスできるようになる．設計規則は WEB 経

末に，CADuser ML と WEB 上に，次年度の CAD 利用

由のアクセスならびに，WEB での公開を禁止している

申込案内が出るので忘れずに申込する．4月中は移行期

会社の場合は CDROM 等で送付される．NDA の対象

間として前年度申込のライセンスも有効にしてあるが，は教員であるが，研究室の職員・学生にも同じ NDA が4月末に切れるため，そのときになって慌てる例が毎年適用されるため，取扱には細心の注意を支払っていた

発生している．
「永久ライセンスではない」ことに十分だきたい．尚，秘密保持契約内容は，以降の同一プロご注意いただきたい．

セスによるチップ試作全てにおいて有効である．
試作申込はデザイン提出〆切日の6～3ヶ月前，キャ【毎月注意を払うべき点．熟読必須．
】

ンセルの〆切は1ヶ月前である．1ヶ月前より遅くなっ1.

VDEC では，CAD を使用できる計算機のリスト

たキャンセルには，原則として試作代金をお支払いい

A-B（アクセスリストと呼ぶ）を半年毎に更新している．

ただくので注意いただきたい．特にはじめて試作に参Appendix

このとき DNS の逆引きができなくなっていた等の加される場合は，1ヶ月前には回路ができているくらい

何らかの不具合で，アクセスリストに自分の計算の，余裕をもったスケジュールを組まれることを強く機が登録されない場合がある．その場合，CAD がお勧めする．

使えなくなるので，アクセスリスト更新前に対処

VLSI 申込フォームの入力に関する注意点（図5.8）する必要がある．サーバの停止は，全国ユーザに•希望チップ寸法の項目のチェックボックスを必ず影響が及ぶため頻繁には行えないので，万が一アチェックした上で希望チップ数を入力すること．

クセスリストの不備に気づかなかった場合は，最チェックを行わないと入力した数字は無効となる

悪半年以上 CAD が使用できなくなる．

•チップ数入力には半角数字を用いる

2.

3.

以上の理由で，VDEC から「CAD のアクセスリス

設計に関する問い合わせについては，各試作についトを更新します」というアナウンスがあった場合，てメーリングリストを用意してあるので，設計者全員

必ずチェックを行い，自分のコンピュータが登録「.ac.jp」で終わるアドのメールアドレスを登録する．

されていることを確認しなければならない．

レスであり，プロバイダに転送をしないよう注意願いた登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.

い．これらメーリングリストの過去記事検索もできる．

ac.jp/CAD/cad_access_list.htmlである．ブックマー
クを強くお勧めする．
IP アドレス ( ホスト名 ) registered4.

という表示が出ていれば登録されている．
false(false( ホスト名 )) FAIL という表示が出てい5.

れば登録に失敗しているので，原因を探る．
一般的に，DNS の逆引き（ホスト名から IP アドレスを引く）に失敗していることが多い．研究室のネッ

図 B.6 VLSI 試作メーリングリスト登録ページの注意点

トワーク管理者とも相談して，VDEC のサーバから，当該ホスト名の逆引きができるまで原因の除去を行う．

レイアウトを設計した後，VDEC が提供する最新のDesign Rule Check ファイルでチェックを行い，エラー

B.4

134

VLSI 試作サービスの共同利用

フリーになったものを提出する．また，シミュレーショVLSI 試作サービスは，教育研究目的に限って認めら

ンはもちろんのこと，レイアウトが回路図と同等であれる．WEB ページに本年度のランが掲示され，数ヶ月ることを確認する Layout Vs Schematic (LVS) チェッ

前から試作が申込可能になり，リンクが張られる．まクを通しておいて，提出しようとする回路が本当に動ず，試作会社の持つ機密情報に対する NDA 契約を行作しそうである確信を持っておくことは最低限必要でう．これは VDEC ホームページの ｢試作関係 > 試作案

あろう．デザインの提出は指定された VDEC ページか内 > 機密保持契約 (NDA) の文面｣ より，希望プロセス

ら行う．提出時に VDEC 側で最終 DRC を実行する．この NDA にサインして VDEC に郵送し，VDEC 側で手こでエラーが出たチップは提出できない．必ず自分の環境で DRC フリーにしてからチップを提出すること．

B.7

デザイナズフォーラム ( 旧若手の会 )提出〆切は月曜日に設定されていることが多いが，で毎年9月頃，VDEC を利用する若手が合宿を行い，最きる限り余裕をもって，前の週などに提出をいただき

近の動向や研究内容について話しあう機会を設けていたい．また，月曜日に締め切った後，VDEC 側でさらる．発足当初の「若手」の定義は年齢が5ビット．最近にデザインルールをチェックしている．この際本来出の定義は「自分は若手だと思っている学生・教職員」てはいけないエラーが出ることがあり，出た場合設計であるので積極的な参加をお待ちしている．

者に修正のお願いを連絡するので，提出したからといって安心せず，1週間ほどは VDEC からの連絡に注意願

B.8

大型装置利用LSI テスターや，EB 装置など，公開可能な装置についたい．
デザイン提出から数ヶ月後に，VLSI チップが納品さいては，利用の案内を WEB ページに掲載している．それ，請求書も送付されるので，遅滞なく支払をお願いの手順に従って利用方法の学習と申請を行う．基本的する．

なスタンスは以下のとおり．

B.5

代理として責任をもって使っていただく．

CAD ツール講習会

CAD ベンダーとの契約により，個々のサポートは提2.

にてメイン会場として開催され，各地方の拠点校へサ

利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

供しないかわりに，毎年2回，夏と春と CAD 講習会を開催している．東京大学の武田先端知ビルセミナー室

公開の対象は教員であり，研究室メンバは教員のAppendix

1.

A-B

3.

数回のトレーニングを受けて免許を持てば自分一人で利用可能ブ会場としてストリーミング配信される．まずはこう

VDEC 専任・協力教員のサポートスタッフ数に限りいった講習会に参加し，大体の知識を付けてから実際があるので，免許保持者に積極的な教育をお願いするの試作なり CAD 利用を行うことをお勧めしている．アことがあるので，協力いただきたい．

ナウンスは CADUser メーリングリストで流れる．また，申込は，VDEC の WEB ページから行う．
B.6

社会人・大学リフレッシュ教育

CAD ツール講習会からさらに進んだ形で，VDEC 環
境での回路設計，アナログ回路のレイアウトやシミュ
レーションを体験したりする「アナログコース」，「RF」
コース，「MEMs コース」らびに一線の研究者による設計事例の講演会などを企画している．6月～9月に開催し，有料である．社会人を主に対象としていたが，近年関係者にも向けている．

135

C. IPデータベースの整備
設計資産の再利用のために，VDEC では Web 上での利用者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている (http://

平成12年度から平成14年度の3年間，( 株 ) 半導体

www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 C.1)．本デー

理工学研究センター (STARC) との共同研究として IP

タベースの利用対象は，IP 登録に関しては VDEC ユー

プロジェクトを行ってきたが，その最終成果として IP

ザに限定しているが，IP 利用に関しては任意対象と開発グループの各参加者へ完成 IP の登録を働きかけ，なっている．本データベースに関しての VDEC の役割

上記データベースによって公開を行っている．

は，IP のカタログデータの整理，公開および登録者－

現在までに登録済みの IP を表 C.1に示す．

A-C
Appendix
図 C.1 VDEC LSI IP Web データベースの例

表 C.1 VDEC LSI IP データベースに登録済みの IP( 平成24年3月現在 )
登録番号

136

IP 名

カテゴリー

1

Data Encryption Standard (DES) Core

Others2

Phase Locked Loop (PLL) Core

Others3

PPRAM-Link Interface (PLIF) Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller令和2年度東京大学工学系研究科附属システムデザイン研究センター（大規模集積システム設計教育研究センター）
年報
2020年8月

編集・発行

東京大学工学系研究科附属システムデザイン研究センター
黒田 忠広〒113-8656
東京都文京区本郷7-3-1工学部2号館111A1
TEL 03-5841-6561
株式会社総北海 東京支店

印刷・製本

〒130-0022
東京都墨田区江東橋4丁目25番10号 加藤ビル2F
TEL 03-5625-7321