計測自動制御学会東北支部 第回研究集会

資料番号

分散演算を用いた高性能 次元フィルタのアーキテクチャ

野崎 剛 ，佐々木友寿 ，恒川佳隆 ，田山典男

岩手大学 工学部

キーワード

分散演算

，高次形 次元電力

，滞在時間

連絡先
野崎剛，

〒まえがき
多次元ディジタル信号処理は，画像処理やセンサアレイ信号処理などの幅広い分野で用いられ，今後さらに重要になっていくと考えられる．多次元ディジタル信号のフィルタリングの一つとして，次元ディジタルフィルタがある．これは安定性が常に保証されており，完全な直線位相特性が容易に実現できるため，画像処理などの 次元信号の処理に広く利用されている．しかし，所望の仕様を満足するための必要な次数が高いため，フィルタリングに必要なハードウェア量や計算量が大きくなるという問題がある．
次元フィルタの実現法の つとして，乗算器を用いた直接型構成に基づく手法がある ．これは，基本的に各タップごとにパイプライン処理を施して，高いサンプリングレートが得られる．
しかし，次の場合には個もの乗算器を必要とするため，高次フィルタの実
現には膨大なハードウェア量と消費電力を必要とする．
本稿 では ，分散 演算を 用い た高 性能 次元フィルタのアーキテクチャを提案する まず，，低消費評価盛岡市上田，フィルタ

岩手大学 工学部，内積演算の処理時間が語長のみに依存する分散演算に着目して，次数の増加に対してサンプリングレートを保持しながらほぼ一定の小さな滞在時間に抑える ．しかし，分散演算に基づく従来形の構成はを用いている部分の消費電力が大きいため，高次フィルタの実現には非常に大きな消費電力を必要とする．そこで，
ではなく我々が提案してきた最適関数回路を用いた分散演算に基づく構成に着目する ．これにより，従来形分散演算に基づく構成で問題であった消費電力を解決でき，高次向き 次元フィルタを実現する．
しかし，これを極めて高い次数のフィルタの実現に用いると，加算器数が増加するために消費電力が増加してしまう．また，同時に加算段数が増加するために消費電力だけでなく滞在時間が増加してしまう．この問題を解決するために，を用いた直線位相特性に基づく手法をさらに適用した構成を提案する．これにより，滞在時間を考慮しながら消費電力を減少でき，極めて高い次数に向いた 次元フィルタを実現できる．最後に，本プロセッサに対して評価を行うことによって，本提案法が極めて高い次数の 次元フィルタに有効な手法であることを明らかにする．

分散演算に基づく構成
高次向き 次元フィルタを実現するために，乗算器を用いずに実現でき，しかも処理時間が語長のみに依存する分散演算に着目する ．そこで，本章では分散演算について示す．次に， 次元フィルタに分散演算を適用できることを示し，その構成を示す．

分散演算
分散演算とは定係数の内積演算をテーブルルックアップにより実現する計算手法であるいま，項数 の係数ベクトルと変数ベクトルとの内積である．に分散演算の基本構造を示す．この構成では 個のシフトレジスタからを出力して，これをにアドレス値として入力する．には入力の各ビットと係数との内積演算の結果すなわち式 の関数 がテーブルとして書き込まれている．計算時にはそのテーブルの参照により得られた値を関数加算部で順次 ビットシフトしながら加算する処理を語長 回繰り返す．
これは，項数 が増加しても処理時間を一定の小さい値にでき，しかも乗算器を用いずに構成できるため，ハードウェア量を非常に小さくすることができる．

分散演算に基づく 次元を考える．ただし，で， は ビットの固定小数点形の の補数表示である．これをと表す．ここで， は の ビット目の値で またはである．式 を式 に代入すると，内積演算は，と表される．ただし，関数 は次の 次元フィルタ

フィルタの入出力関係は，と 表される ．ここで，，とはそれぞれインパルス応答と入力と出力である． 次元フィルタの実現法として，乗算器を用いた直接形構成に基づく構成がある
これは高いサンプリングレートが得られるが，高次のフィルタ実現には個の乗算器を必要とするため， 次元フィルタでは考えれられない程の膨大なハードウェア量と消費電力を必要とする．そこで，分散演算の特長を利用したフィルタを実現する．

ここで，式をと表す．なお，である．
をで，ビットの固定小数点形の の補数表示とすると，と表される．ここで，はの ビット目の値で または である．式に代入すると，を式かし， 次元フィルタではワードもの膨大な容量を必要とするため， 次元フィルタとは異なり比較的高い次数でも非常に大きな消費電力を必要とする．
この問題を解決する方法として関数の分割化法があり，高次向き 次元フィルタを実現するためには必要不可欠である ．これは，大きな容量をいくつかの小さな容量の加算として実現する手法である．ここで分割数を とすると，それを以下のように表せる．

ただし，関数 はである．これより，式

より式はただし，と表される．式で示された分散演算を適用した次のフィルタの構成はのように表される．なお，ここでは入力部と関数生成部と関数加算部に大別する．各には個 の入力デ ータがビットシリアルに入力される．には入力の各ビットと係数との内積演算の結果すなわち式の関数 がテーブルとして書き込まれている．計算時にはそのテーブルの参照により得られた値を関数加算部で順次 ビットシフトしながら加算する処理を語
長 回繰り返す．これは，次数が増加してもサンプリングレートを保持しながら，ほぼ一定の小さな滞在時間に抑えることができる．さらに，乗算器を用いた直接形構成に基づく構成と比較して，ハードウェア量を大幅に抑えることができる．しである．これにより，容量を大幅に低減することができる．しかし，この手法を用いても，高次では比較的消費電力の大きいを多く用いるために，関数生成部の消費電力が非常に大きくなり，フィルタ全体の消費電力が増大する．

最適関数回路サンプリングレートを低減させずに関数生成部の消費電力を大幅に減少するために，を用いた従来形の分散演算に基づく構成ではなく，我々が提案してきた最適関数回路を用いた構成に着目する
ここで，アドレス線数 のに格納されている関数 のテーブルをというの行列で表す． は または であり，式の行ベクトルは 番地に格納されている ビットの出力データである．最適関数回路では，式の行または列それぞれの同じベクトルを共有化した関数 をテーブルとして用いる．この共有化を適用したテーブルを，次元フィルタにこれを適用すると消費電力を大幅に減少できる．
しかし，極めて高い次数のフィルタ実現に用いると，関数加算部において加算器数の増加による消費電力の増加が生じる．最適関数回路を用いた構成ではその部分の占める消費電力が大きいため，次数の増加に伴う関数加算部の消費電力の増加はフィルタ全体の消費電力に大きく影響を及ぼす．また，同時に加算段数が増加するために滞在時間も増加する．そこで，関数加算部に効果のある手法を新たに適用した構成を提案する．

直線位相特性を利用したに基づく構成というの行列で表す．ただし，である．最適関数回路は，に示すように式の行ベクトルに対応する部分機能回路と列ベクトルに対応する部分機能回路を縦続接続した構成である．これは論理ゲートで構成され，高次形滞在時間を考慮した上で最適関数回路によって得られた非常に小さい消費電力をさらに減少するために，直線位相特性を有する 次元フィルタのインパルス応答が点対称となる場合に着目する．
ここで， と を奇数とおくと，この特性をもつフィルタのインパルス応答には，である．ここで，式とで括られた二つの入力データの和を一つの入力データとして処理す
ると，項数をに減少した演算とみなすことができる．これにより，関数 のテーブルの大きさをに低減することができる．しかも，関数の分割化を適用した本構成では加算器数をに減少することも可能となる．しかし，括られた二つの入力データが ビット長になる場合を考慮する必要がある．
この問題を解決できる手法として，に示すような最適関数回路に基づく構成にを適用した新たな構成を提案する．まず，式の括られた個のデータの最下位ビットの組の加算をで示されるので行う．この処理で生じる和とキャリーをそれぞれ最適関数回路とのレジスタへ出力する．このレジスタに格納されたデータは，に示すように一つ上位の ビットの組という関係が成り立つ．式
ると，を式に代入すの加算時に入力データとして用いる．このような処理を最上位ビットすなわち語長回繰り返す．ただし，オーバフローを防ぐために入力データをに制限する．の適用により，分割化を施した本実現法では，に示すように最適関数回路の回路規模をに低減できるだけでなく，関数加算部の加算器数 をに低減することができる．本構成において，関数加算部が占める消費電力の割合が大きいため，の適用による低消費電力化への効果が大きいといえる．また，同時に加算段数が段減少できるために滞在時間も減少できる．このように，本手法は関数の分割化と最適関数回路との特徴を相互に利用して，滞在時間を考慮した低消費電力化を可能にした手法である．

評価と表すことができる．ただし， 関数 は本プロセッサを設計システムで設計する ．ここでは，実部品として用いるセルライブラリーの設計ルールをスタンダードセルとし，電源電圧をとする．また，ここでは標準偏差のガウシアンフィルタを設計する
まず，を用いた分散演算に基づく従来形の構成との比較を行う．これは，関数生成部で比較的消費電力の大きいを多く用いるため，という大きな消費電力を必要とする．それに対して，本プロセッサでは関数の分割化と最適関数回路を用いて，関数生成部の大幅な低消費電力化を実現させた．これにより，を用いた分散演算に基づく従来形のプロセッサの消費電力に対して約もの大幅な減少を可能にした．
さらに，消費電力と同時に滞在時間を減少するために，を適用して関数加算部の加算段数を一段減少させ，その上加算器数をに減少させた．の適用により，最適関数回路のみを適用したプロセッサに対して，消費電力と滞在時間をそれぞれ約と約減少させた．
さらに，乗算器を用いた直接型構成に基づくプロセッサとの比較・評価を行う．
より，乗算器を用いたプロセッサに対して，本プロセッサのゲート数と消費電力はそれぞれ約と約もの大幅な減少が可能となることがわかる．この比較対象のプロセッサは本プロセッサよりも高いサンプリングレートを得られるが，個もの乗算器を必要とするためにに示すように非常に膨大なハードウェア量と消費電力を必要とする．このことから，乗算器を用いた実現法ではサンプリングレートと滞在時間と消費電力を同時に考慮した高次の 次元フィルタを実現するのは非常に困難であるといえる．
さらに次数が増加しても，処理時間が語長に依存する分散演算を利用した本プロセッサは，一定のサンプリングレートにした上で滞在時間をほぼ一定の小さい値に抑えることができる．以上のことから，本提案法が極めて高い次数の 次元フィルタ実現において非常に有効な手法の一つであるといえる．

むすび
本稿では，高性能 次元フィルタのアーキテクチャを提案した．まず，処理時間が語長のみに依存する分散演算を用いて，次数の増加に対してサンプリングレートを保持しながらほぼ一定の小さな滞在時間に抑えた．しかし，を用いた従来形の分散演算を適用した構成で非常に大きな消費電力を必要とする．そこで，我々が提案してきた最適関数回路を用いて，サンプリングレートを低減させずに消費電力を大幅に減少させた．しかし，これを極めて高い次数のフィルタ実現に用いると，加算器数と加算段数が増加するために消費電力と滞在時間が同時に増加してしまう．そこで，これらに効果のある手法として，最適関数回路を用いた構成にを用いた直線位相特性に基づく手法を提案した．これにより，滞在時間を考慮しながら最適関数回路によって得られた非常に小さい消費電力をさらに減少させた．最後に，本プロセッサを次の高い次数で評価した結果，本提案法が極めて高い次数のフィルタ実現に有効な手法の一つであることを明らかにした．

参考文献
西川 清：多次元
トロール，，フィルタの設計，コンピュー，コロナ社，恒川，野崎，三浦 滞在時間を考慮した高次
フィ
ルタの高速・低消費電力形
アーキテクチャ 電気学会論文誌

データ通信株式会社