計測自動制御学会真北支部第1丁5回研究集会（1郎吼且19）
資料番号1丁印

PLAの動的再構成に基づ〈ビジュアルフィードバック制御用並列プロセッサの構成

De呈ignofaPara11elProcessorhrVisualFeedbackControI
Ba5edonI〕ynamicReconfigurationofPLA
苫米地宜裕

○藤岡与周

OYbshichikaFujiok乱and NobuhiroTbmabechi
八戸工業大学江乱dlhobeIn昏tit11teOfTecbnology
キーワード：削堀井遣れ時間（弧山1dモl叩血．亡），知能ロボットシステム（intdli酢ntIOb鵬町血m），動的再れ成（dynaJTli亡reCOn航＄tlr＆tion），ビジュア）I／フイ，ドlてック鯖御（Yi引1i）tiedhckcontroI）．PLA（PLAI

遵緒先：〒031一阜与m 青森県八戸市大字妙手太閤舶−1八戸工手大学工学部t気工学科＃岡与札Tel．こ（01叫2与−806a，F弧．：（01悶）2か14叫駐m血L加ji01a仙i−t眈b・aLjp

1．まえが卓る可〜11）．しかし，DSP数が増大すると演算遅れ時間に対するDSP槻通信の割合，すなわち通自律的動作を目指した知能ロボット制御の実眉信オーバヘッドが増大し済算器の利用効率が減少には，外界の韓境詔朋からマニピュレータの制倒するため，演算性能を十分向上できない，まで．多種多様な処理が必要となる．これら一連

この間哩に対し，種々の入力数の多入力積和演の処理吼 情報の流れが直列的であるとともに，算器を各プログラムステップ毎に動的に再構成すセンサフィードバックが多く存在する．このため，ることにより．乗算器や加＃器などの利用効率を個々の処理においては．スループット向上のみな向上させ，PE開通何のオーバヘッドと多入力積らず．．演算遅れ時間が小さいVLSIプロセッサの′ 和演＃の謹h時佃を大幅に減少可能な再構成可能開発1）〜8）が重要となる．

vLSlアーキテクチャが提案書れている6），7），再知能ロボット制御の実現に必要となる処理の一構成可能アーキテクチャに関する主な研究として例として，ロボットマニピュレータの動的制御や，は．フォールトトレラントシステムの構築を目的多指ハンドを備えたマニピュレータによる把持ととする．故障ユニットと予備ユニットをオフライン操りの制御など，計＃量の多い処理があげられる．

で切換えるという観点の研究や．集積回路の開発

これらの処理は種々の入力数の多入力横軸演算を時仰やコストの削減を目的とした，FPGA（Fi亡Id多く含むため，複数個のディジタル信号処理プロ

Pro即amablモGateArray）に関する研究などがあ

セッサ〔DSP）による並列処理がしばしば用いられげられる．また∴演算性能の向上を目的とする桝

・1−

究としては，FPGAを用いた専用プロセッサや，複数個の処眉層襟間の接続をプログラム可能な専用プロセッサ12）などがあげられる．これらはいずれも．オフラインでシステムの構造を変更後．
オンラインではハードウェア構成を変更せずに処理を行うものである．これに対し，本握実の再構
成可能VLSIプロセッサは．ハードウェア構造を常にオンラインで動的に変更しながら並列処理を行うものであり．複雑なデータ依存関係を有する
高並列な処理でも演算器の利用効率の高い並列処理を可能とするものである．また．DSPによる並⑳畑山tlplier

LMILoc∂1日emo工y◎：凰dder

SC：日｝1亡亡h ⊂i亡亡山亡Ⅴ⊥】W！Vl」ⅠV C⊂■ntr（〕1

列処理と異なり，PE開通倍オーバヘッドが十分

pE：P工・○⊂e悶Or 丘1号mモnt

Fig．1再構成可能VLSIアーキテクチャ

小さいため．並列プロセッサの全チップ両横が一定である場合，各PEのチップ面積に逆比例しててからそれを実現するための専用ハードウェアをPE数と演算性能を向上できる，したがって，PE動的に再構成できれば、知能ロボットなどに虫けの面積と，ローカルメモリヘのアクセスや制御なるビジュアルフィードパック制御など、外界環境とどを含む総合的な多入力積和演＃時間との積であの動的相互作用を要求される知能集積システムをる，PEの面積時間構（AT積）を減少することに容易に構築可能と考えられる。そこで本論文では，

よ軋．再構成可能VLSIプロセッサの高性能化が特に規則的なパターンで実行可能な処理応用に対可能であるという特長を有する．

しては、専用の制御回路をPEに備えることによ

PEのAT構を減少する手法の一つとして、ビッり制御回路の面積を大幅に減少可能であ古点に昔トシリアルアーキテクチャの導入が有用である。特日し、動的に再構成可能なPLA（Programmableに、スイッチ回路をも含めた演算部のAT租につLogi亡Array）の概念をPE内の制御信号発生回路いては容易に減少することが可能である。しかし．に導入し、多入力積和演算器のみならず、制御回水平形マイクロプログラム制御方式のメモリ帯長路をも含めたPEアーキテクチャ全体の構造を動を大きくしたVLIW（VeryLongIm如uctionWDrd）的に再構成可能な並列プロセッサアーキテクチャ

制御方式を導入している場合には、ビットシリアの構成を提案している。
ルアーキテクチャを導入しても基本的に制御部の′望．再構成可能VLSIアーキテク

回路構成が変化しないため、このままでは制御回路をも含めたPE全体のAT構を減少することがチャ困難である。また、画健処理など、規則的で計算量が健太な処理は、塩高並列処理（数万個以上のロボット制御などに要求される種々の入力数の要素プロセッサからなる並列処理）により、演算遅多入力積和演算の遅れ時間を減少するため，再構れ時間を劇的に減少可能と考えられる。特に、入成可能VLSlアーキテクチャが授業されている．♯

力データに応じて処理内容を適応的に変化させる

アーキテクチャは，P正に備えられた乗算器や加ような複雑な処理については．処理要求が発生し算鯨の各人出力間の接続をプログラムステップ毎に動的に切換えることにより，所望とする入力数・−2・−

1〕A］dr戸55亡5

PE忙−コ

■PE k

「J＝かゎc十d∈lナナ冒十力り

Fig、2 PEの構成

F■ig．3 多入力穏和演算器の再構成となるように多人力相和演算器の構造を変化させ，多入力穏和演算の空間的並列処理を実行できる．

「1、ablel 再構成可能l Ⅰ．SIプロセッサによる多人例として，1個のPLチップに乗算据と加力格和演算の並列処理

算器をそれぞれ2個ずつ備えた場合のアーキテク（a）式tl）の実行
ステップ PF二1 l〕トニコ Pl㌔

チャをF転1とFig．2に，また，4個の乗算器と加Cl；＝r2；＝rユ ＝（ユ1わl （上2わ2 出．1占コ

算器を備えた多人力穏和演算器を再構成する場合

C＝（Tl＋cコ＋c．コをFi島．：lにそれぞれ示す．このように，乗算器と加tbl式（1J．仰の実行
ステップ

算詰問の直接接続を切換えるため，PEにはクロスバスイッチにより構成されたスイッチ回路が備2えられている．また，多人力楯和演算器の再構成

PEl P上ニコ L）El PE4 PEf一 PE6
rl：こ＝ r二2 ＝ rこ）＝ J・上＝ ブコ＝ 長＝け1わ1 輿木 町占こ1 dlPl d2e2 d3r3
rこl：1＋r2＋む
J＝J】＋ム＋木に伴うPF二間の局所的なデータ転送のため，隣接するPEのスイッチ回路が相互に接続されている，できる．また，演算器数と比べて処理I舶巨なデー

さらに．このスイッチ回路をVtIllTプログラムでタ数が十分多い場合には．演算器の個数に比例し制御することにより．種々の人力数の多人力穏和てはぼ理想的に演算性能を向上できる．
一例として，再構成可能Vl．Slプロセッサと，演算誰をプログラムステップ毎に動的に再構成可

DSPによる並列処王削こより，次式で表される多入能としている．

力積和演算の並列処理を行う場合の実行ステップ

このように，再構成可能Ⅴ【」SIプロセッサにおをそれぞれ√1■最）1elとTablp2に示す．

いては，多入力楕和演算における小間結果の転送がハードウェアの直接接続によりなされるため，

ぐ ＝ 祀1占1＋けコ占2＋鶴占3

DSPを用いた並列処理におけるソフトウエア手続
J＝ dlel＋dコピ2＋d3と3きによるデータ転送と比較すると，データ転送に要する遅れ時間を大幅に減少できるという特長を再構成可能Vl．SIプロセッサを用いる場合は，Table有する．すなわち，再構成口丁能VLSlプロセッサはl（・a）とT■ahkl（l））に示すように，PIl数に比例し通信オーバヘッドが小さいため，乗算器や旭算器て演算性能を向上できるため，1回あたりの多人の利用効率が大幅に向卜し，演算遅れ時間を減少

ノ」楕和演算の遅れ時間が増加しない．これに対し，−3−Table2 DSPによる多入力輔和演算の並列処理

Tableユ PEの諸元（乱）式（1）の実行

動作速度
クロック周期
教書東胡レイアウトサイズ
ローカルメモリステップ DSPl DSP2 DSP3
亡l＝

1

亡ヨ ＝

匂ぃ＝庄Ibl 82b7
Out2

血3占3lnCl

亡1′

ユ亡1＋cコ

Ollt】nq ql 亡2

乗算増

32薫3コピット直列／並列乗算器

加贅半スイッチ回路

全加井器
1ピット1拍X15クロスバスイッチ＃績／薫条件分岐眉択

ヰ＝o11tIn亡1＋句ム

ム

011t．

in

ぢ＝c主cちJl＋お亡＝01止in

烏J壬亡3＋亡左

pEの緒元を示す丁）。ピットパラレルアーキテク
J＝

6

ム＋月

チャによるPEと比較すると、AT積を最大で1／3に減少可能であるが、このPEに占めるVLIW制御回路の面積はPE全体の約6割に至るため、制御回路の面積の減少によりさらにPEのAT積DSPを用いた並列処理では，T且ble2（a〕に示すよを大幅に減少で書ると考えられる。

うに，ソフトウェア手続きによる多入力稚和演算の中間結果の転送が必要となる．このため．DSP敷3．制御回路の動的再構成が増加すると，Table2（b）に示すように中間結果の転送回数の増加により．1回あたりの多入力積所望とする入力数の多入力穏和演算器をプロ和演算時間が増加することから∴演算性能をDSP

グラムステップ毎に動的に再構成するた軌Fig．3の個数に比例して向上させることは困難である．に示すようにVLIWマイクロプログラム制御方式

並列プロセッサ全体のハードウェア呈が御領さがPEアーキテクチャに導入されている。これにれる場合，多入力積町演算の遅れ時間を減少する

より、ロボットマニピュレータの動的制御などでのみならず．PEの回路両横を減少してできるだけ要求されるように．不規則なパターンでも多入力多＜のPEを備えることにより．再構成可能VLSI横軸演算器を容易に動的に再構成可能となるが、プロセッサの演算性能を大幅に向上できる．これ長いプログラムステップが要求される場合には、は．再構成可能VLSIプロセッサが，通信オーバ

ループ命令による繰り返し処理などを行なわないヘッドが小さくPE敷に比例して演算性能を向上

限り、VLIW制御メモリに要求されるハードウェで書るという特長を有するためである，したがっア卑が膨大になる可能性がある。特に、空間フィて，PEのAT積をできるだけ減少することが演

ルタリングなどの低レベル画像処堰は、鹿則的な算性能の向上に重要となる．T乱ble3に、ピッ・トシパターンで多入力構和演算器を再構成できる応用

リアルアーキテクチャを導入しAT積を減少したであるが、ループ命令機堵に加えて画像メモリに−4−1

干構亡lXX

利鞘フィールド

DSP8

T19

DSP占5DSPl

13ほトトトdユ匂DSPユ編▼

ム＝恥ふユ dl亡t dコ亡コ

入出力ポート赦鮒御方法⁚仁ビDSPコ

1 亡l＝ 亡コ ＝
qlbl 叫占コ
in
2 Out

5

64ワードx32ビット
ユポートメモリ

亡3 i Jl＝ 丘＝

C＝＝（b）式（1），（2）の実行

4

丁．9m爪Xl．Dmm

Xl個

亡3＋亡皇ノ3

32ビット雇虐小数

20入力マルチプレクサx15の機能
1biL Tボナト
VLIW制御9（享ワード xl抑ビットVLnVメモt」
ローカルメモリアドレス
マルチナレクサ邁択信号
ジャンプアドレス5

亡14†ld

Cコ＝

4

DSPl

軋む〟mCMOS コ
250〟〟J備えることが望ましい。そこで、VuW制御回路のかわりにFPGAをPEに備えることにより、所望とする応用に応じた専用の制御回路をPE内に静的に再構成可能とする方法が考えられる．この方法は、要素プロセッサ数がそれほど多くなく、制御回路の再構成を静的に行なうことによる遅れ時間のオーバヘッドが処理時間全体に比較して大きくないような並列処理に有用である。しかし、超高並
DRLA：Dynaml亡Re亡On臼如ね現e与0如宇九rray

列処理では．各処理に要する演算遅れ時間を極め■て小さくすることがで舌るため、処埋時間全体にFi与・4 動的に再構成可能なPLA（DRLA）を備えたPEの構成

対する制御回路の再構成に伴う遅れ時間．．すなわ

ち制御回路再構成オーバヘッドが相対的に増大し、桜高並列処理の有用性が損なわれる可能性がある。

専用のアドレス生成器を備えない限り、プログラ

そこで、動的に論理機能を変更し、制御回路の構ムステップ数、すなわちVLIW制御メモリのハー造を再構成可能なPEアーキテクチャを提案する。

ドウェア皇が膨大となる。

Fig．4に示すように、制御回路の動的再構成のた

また、演算括果に応じて条件分岐を操月返し行めに備えられたDRLA（DyTlamicRecorLfiEur且ble

ない∴処理の中間緬異に応じて次の処理を選択すh由仁Arr町）は．ローカルメモリアドレス生成用．

るような応用では、VLIW制御方式では条件分岐スイッチ回路切換え信号生成用と、条件分岐などに要する遅れ時間が増大する可能性がある。そののシーケンス処理用の3ブロックから構成苦れてような応用の一例として．掃出珪などの連立1次いる。また、他のPEの内部状態を相互に参照し方程式の数値解法におけるピボット選択があげらあうため、条件分岐処理用ブロックは制御用多重れる．連立1次方程式の数値解法はロボット制御パスに接続されている。に剖ナる種々の逆ヤコピ行列計算などに応用され制御回路の動的再構成は次の方法で実現できるが、複数のデータから零でないデータ（ピボッる。まず．処理応用としては．画像処理の基本的ト）を選択するとともに、そのデータの存在するな処理など、規則的なパターンで多入力横軸演算行ベクトルを利用して次の処理を行なうため、ピ半の動的再構成を行なう応用が適している。極め

ボット選択には条件分岐を繰り返す必要があり、て不規則なパターンでの動的再構成を必要とする

その間多入力横軸演算を実行できない状態が続い処理応用についてはVLIW制御回鰯を備えたPEてしまう。また、ビジュアルフィードバック制御にを用いることが望ましい。次に、処理応用の有すおいても、特徴量の抽出過程などにおいて．演算る演算やデータ転送の規則性を考慮して、PE間結果に基づく処理の決定が必要となることがしばの接続や各PEでの演算手順などを決定する。ましば存在する。

た、苗PEの内部状態を相互に参照する必要があ

このように、規則的なパターンで多入力横軸演る場合には、制御回路用多重パスを必要に応じて算器の再構成を行なう応用や∴温算結果に基づい接続する。以上より、各PEにおける制御信号生て条件分岐を繰り返すような応用では、VLIW執成の仕様が決定される。この仕様に基づき、状態御方式ではなく、各応用に対し専用の制御回路を−5−遷移図などを用いて各PE毎の制御回路をステートマシンとして設計する．最後に．PE内部に備えられたDRLAのコンプイグレーションデータを各基本処理毎に生成する。これを予め各PEのDRLAに青き込んでおき、必要に応じてオンラインでDRLAの機能を動的に変化させることにより、多入力積和演算畢の構造のみならず、制御回路の機能をも含めたPEアーキテクチャそのものを動的に再構成可能な専用並列プロセッサを構築できる。

ノ

Fi苫，51〕RLAの構成（組合せ回路部）

所望とする入力数の多入力横軸演算＃を動的に再構成可能であるとともに、処理応用に応じた4．DRI−Aの構成専用の制御回路を動的に再構成可能である並列プ
ロセッサは、与えられた並列プロセッサアーキテ制御回路をも動的に再構成可能とするためにクチャ用に並列プログラムを作成するのではなく、は、論理機能を動的に変更可能なハrドゥェアが並列処理を効率良＜行えるように並列プロセッサ必要となる。この目的のために考案したDRLAのアーキテクチャの一部を変更し再設計で書るよう構成をFig．5に示す。DRLAは基本的にPLAのにしたものとみなすことができる。従来のように、

AN工】平面やOR平面の舎素子の機能を実喫する与えられた並列プロセッサ用に並列プログラムをためのDRl」Aセルが2次元上に配置され、それ作成する手法では、各処理応用はソフトウェアサらが縦虫よび横方向のクロスバ配線に接続されるブルーチンとして実現される。これに射し∴提案構成となっている。また、縦方向の足掛こはⅠ／0

す奇並列プロセッサは専用ハードウェアの構造をモジュールが接続菖れ、AND平面として機能する各処理毎に最適となるように再設計できるため、場合には入力回路として、またOR平面として機各処理応用は、いわば極めて高性能なハードウェ能するためには出力回路として機能するように．

アサブルーチンの組み合わせにより実現されると入出力選択回路によりその切替えを動的に行なえみなすことができる。また、VLIW制御回路を備る構成となっている。さらに．横方向の配線を必えた再構成可能並列プロセッサと比較すると、制要に応じて選択することにより、所望とする論理御回芦削こ要求される回描画積が減㊥するのみなら機能を瞬時に切替えることができる．この動的切ず、ソフトウェアによる条件分岐やループ命令の替え機能が、PE内部制御回路の動的再構成を可処理などに伴う遅れ時間をも減少可能であるため、能としている。

動的にハードウェアサブルーチンとしての機能をDRLAセルの回路構成とその機能をそれぞれ再構成できる奉再構成可能並列プロセッサは、ATFig．8とFig．7に示す。DRLAセルは、基本剛＝棟および演算遅れ時間の減少に有用と考えられる。

AND平面上の素子かあるいはOR平面上の素子素子としての機能を有する。これらの機能は．DRLA
セルに備えられたモードレジスタ（2ピット）により静的に設定で卓る．また、DRIJAセルは．縦方−6肘回田回

出＝D∵q

亡01皿 七n且bleヽAHDp止ne】

iFig．6 t）臥Aセルの構成

r且W色nき eoR plane

Fig．9 nMOS■pLAの例
百草百向および横方向の配線をクロスバ接続するための機能も備えている。これは、DRLA内部にて多段PLAを構成するための撫能である。この機能を活AND pl畠山e OR plane operat⊥on

用することにより．各処理毎に類似の機能をまとめて実現することを可能としており、DRLAに要bl−dlfeC亡lonal

妄二

CrOSB−ba工 COnneCtion

成されるハードウェア量のさらなる減少に有用とdynam土c reconfl叩工且tlon
Of multl一昌taすe Pl且）考えられる。Fig．畠は、DRLAに備えられたⅠ／0モジュールの回路構成と機能を示している。このFig．7 DRLAセルの機能モジュールは、PLAに要求される入力回路と出力回路の機能在DIR信号により切替えることができるようにしたものであり．DRLAの動的再構成（入出力鴇数／他の回路との接続）をも変更可能としている。

DIR→例として、Fig．9に示す論理回路を、DRLA・⊥V−−−を用いて再構成する場合をFig．10に示す。
この場合は、一部の横方向のⅠ沌比Aセルを用いて、Fi苫．9の機能を実現しているが、いくつかの論理機能を他の横方向のDRLAセルにそれぞれ予め設定しておくことにより、晩方向のDRLAセ

e dOmnr工↑しu

咽皿edOm亡・⊥叩︒皿阿国・⊥V−−−．艮辛臨に伴い．論理機能のみならず、入出力回路の構成ルの選択と縦方向のⅠ／0機能選択のみで、所望とする論理回路を動的に再構成することが可能となる．。また．この特長を、PEの制御回路に導入することにより、多入力稗和演算器Ⅵみならず、制Fi苫一呂 DRLAI／0モジュールの構成と機能御回路をも含めたPE全体のアーキテクチャを動−7−

PE全体の定圭的評価が必要となる。また、PE全ヨ亡町体の面積減少にはローカルメモリについても考点する必要がある。PE内部のデータ転送を容易と︼凸叫‖iするために、冗長なメモリ素子を用いて等価的にq凸 ︸ U 叫

H即上 一 〇q叫一句︼
P即︼U即t申Ⅵ

マルチボートメモリを構成しているが、制御回路の再構成とともに、ローカルメモリ構造の再構成
凪概念導入による冗長な回路の減少が重要となると考えられる。
1 ヨ 1 冒 1

参考文献
Fig．10 DRLAによる再構成の例

1）亀山先取藤岡与周† ロボット用VLSIプロ
セッサシステム， 日本ロボット学会誌，叩l．14，的に再構成可能な並列プロセッサを構成することn（）・1，pP．22−25，1g96．

が可能となる。この結果、各処理に射し最適化された専用ハードウェアを動的に再構成しながち処ヨ）亀山尭阻 ロボットエレクトロニクス， ASIC

理を実行する、ハードウェアサブルーチンの概念

技術の基礎と応凧今井正治編，集8章，電子を尭現することが可能となる。したがって、確実

情報通信学会，未見1994．

する並列プロセッサアーキテクチャは、演算皇が3）T・且Yeun島and C．S．G．Lee．

膨大でかつ実世界からの情報入力に対する高速なE代亡ient

ParalLelalgorithm＄ aTld VLSIardlitectur朗

相互作用が要求される種々の知能集積システムのhrmanlPulatorJacobiancomput8．tion，構集に有用であると考えられる白IEEE¶an5，Sy号t．Mam＆Cybernリ 叩1．19，nO．5，pp．9呂3一朗曙19日9．

占．むすび4）S・Ⅸitti亡haik叩nkitandM▲鮎meyam乱，所望とする入力数の多入力横軸演算器の再構

Aminimum−latencylineararral・FFTpro亡e8−成という概念に基づく並列プロセッサが、AT積＄Or for robotic蕗． IEICEna．ns，Inf．＆Sy＄t．，の減少により演算性能を向上できる点に着目し、

叩t・E76−D，mO・6，pp朋0−6朋，1993・

演算細のみならず制御部の回路両横や演算遅れ時
叫叶鮎ー如㌣a．andM・Kameyama・ De＄加ofa

間を中大l削こ減少する羊とを目的として，DRLAによる制御回路の動的再構成という概念を新たにCAM−ba甜dcoILisiondetectionVLSIprocessor

導入した並列プロセッサアーキテクチャを提案し砧rrobotic邑， IEICET柑n8．Ele亡trOn．，VOl．E77・た。この結果、知能ロボットに必要となるビジュ

C，nO▲7，Pp．11耶トl‖惰，1994．

アルフィードバック制御など、計算量が膨大でか

6）Y．Fujioka，M．Kameyama，N．Tbma．bechi，つ超高並列処理が可能な応用に対しては、PEのReconfigurable paraLlelVLSIproces占Or tbr

AT積をさらに減少できるため超高並列プロセッ

dynamic亡OntrOlofintelligent robots， lEE

サの実現に有用であることが示された。

Proc・一Comput．Digit．Te亡h．，YOl，143，nO．1，

今後の課哩として、辛夷したDRLAを含めた、

PP．2ユー29，1996．

ー呂−7）藤岡与周，亀山尭隆，

ビットシリアルアーキテ

クチャに基づくロボット制御用再構成可能並列VLSlプロセッサの構成， 信学論，VOl．J81−D−Ⅰ，no，2pp．鮨一犯，199乱

即P．Sad町app叫Y．L．C．Lin臥K．W．0ト
SOn乱nd D，E．0rin， A re皇truCturab）eVLSI
robot主csvectorprocessorarchite亡tlユTehrr由1−tir［1e CロntrOl， IEEETran5．Roboti亡白＆Au−
tom乱tion，VOl．与，nO．与，pp．583−599，19邑乱g）虻tPtJankow専ki乱ndⅡ・Ⅴ・Brus鞭l， An乱pt

proachtodi紙reteinver艮edynamic8COntrO）of
鮎Ⅹib】eJoimtrobots，叩tEEETr乱nS■RDboti田＆Autom如io町VO1月，mO．昌，pP．5幻−5g9，19g2．
10）軋Kog叫E・Ko畠uge，Ⅸ・F肝ut乱andE・m酌軋
Coordinated motion controlofI・Obot arm日

ba8edonthe virtualinternalmodeI， IEEE
Tran＄．Rbbotic日＆A11tOrnation，VOl．8．no．1，pp．77一指．1992．

11）B・W・DrakeandT・C・S■貼ia， Implementa−tion of且unified robot kinemat，ic8amdinverse
dynamicsa・1gorithmo11且DSP chip，IEEE

Tran8．Ind．ElectroTl・，VOI．40，nO，2，Pp．273−2Bl，

1993．
12）J．Yano，J・Miy乱ke∴M．Urano，G．Inoue，S▲T8ubata，Ⅱ．Ninomiya，K．Sok且Wa・，Y．Miki，Ⅸ．
OniⅢka，R．ItohTH・N且batani，T．Ⅳishiyama，

S．Yamaguchi，

23GOPS programmable叩S−

toli亡ar−町DSP由一video良唱nalpT耶鰯1ng，
ISSCC Di苫eSt OfTbchllicalPapers．vol．40⊃
pp．288−269，1997．

−9−