242■研究紹介

アトラスミューオントリガーシステムのためのエレクトロニクス開発と建設
高エネルギー加速器研究機構 素粒子原子核研究所

佐 々 木

修

osamu.sasaki@kek.jp

池 野

正 弘

masahiro.ikeno@kek.jp

2007 年 11 月 30 日

1.

が，より高いバックグラウンド頻度が予想されるエンド

はじめに

キャップ部では Thin Gap Chamber（TGC）が使用されま

2008 年夏の実験開始を目指し，LHC アトラス測定器の建す。TGC は，ワイヤー間隔 1.8 mm ，ワイヤーとカソード

設・インストール作業が CERN において急ピッチで進めら

間隔 1.4 mm の MWPC の構造をしています。 25 ns 以上のれています。LHC 計画，アトラス測定器の概要および期待

時間分解能を実現するために 1.8 mm という狭いワイヤーされている物理に関しては昨年の本誌研究紹介記事[1]を参間隔が決められています。 r 方向の情報は，要求される位照してください。

置分解能に応じて束ねられたワイヤーグループからの信号，

図 1 はわれわれ日本 TGC ミューオングループが参加し

φ 方向の情報はカソード側ストリップの信号が用いられまているアトラス測定器ミューオンスペクトロメータシステ

す。詳細については参考文献[2]を参照して下さい。図 1 にムの断面図です。ミューオンシステムの最大の特徴の一つ示すように，衝突点からのミューオンはカロリーメータ外は，ミューオン運動量測定のためにカロリーメータの周り側のトロイド磁場によって曲げられ，磁場を挟んで多層にを air core の超伝導バレルトロイド電磁石とエンドキャッ

配置されたミューオン検出器によって検出されます。TGC

プトロイド電磁石が取り囲んでいることです。もう一つのシステムにおいては，エンドキャップトロイド電磁石後方

特徴は，配置される検出器として，ミューオン飛跡精密測TGC1, 2, 3 の三つの Big Wheel ステーションによって飛跡定用の検出器（Precision Chamber）と Level-1 Trigger 用の測定が行われます。また，トロイド電磁石の内側にも TGC

検出器（Trigger Chamber）を用途別に完全に分離し，別々が置かれます。

のものを用いているということです。これは，LHC 加速器

本プロジェクトは 1994 年に日本アトラスグループが結からのビームが 40 MHz の bunch crossing，陽子・陽子衝突成されて以来 12 年以上にもわたるもので，日本とイスラエ

34

−2

−1

ルミノシティ 10 cm s での実験となり，物理的に有用なEML

事象のデータのみをいかに効率よく選び出すことが出来るかが非常に重要となるためです。アトラス実験では，Level-1
トリガーにより 40 MHz のバンチ単位で測定器からのデー
タの取捨の判断が行われます。従って Level-1 トリガー情報を提供するべき Trigger Chamber に要求される性能として

10

BOL

RPC3

Barrel Toroid
high-p T

RPC2

low-p Tは， 40 MHz の bunch crossing に対応するために 25 ns 以下の時間分解能が必要となります。また，Precision Chamber

2-station
coin.

BML

RPC1

5

EIL

BIL
3-stationcoin.

では η 方向（バレルでは z ，エンドキャップでは r ）の飛跡情報しか得られないため， φ 方向（second coordinate）
TGC1の飛跡情報は Trigger Chamber が提供することになります。

更に η が 2 以上の衝突点に近い超前方では Cathode Strip

Chamber（CSC）が用いられます。Trigger Chamber としてはバレル部（ η ≤ 1 ）では Resistive Plate Chamber（RPC）

TGC3

End-cap Toroid

Precision Chamber としては，直径 30 mm のドリフトチュー
ブを束ねた Monitored Drift Tube（MDT）が用いられます。

TGC2

Shielding
0

5

10

15 m

図 1 アトラス測定器ミューオンスペクトロメータ
バレル部では RPC2 が，エンドキャップでは TGC3 が pivot チェン
バーとなる。

243
ルおよび中国が参加しています。TGC チェンバー本体の基TGC M3 (active area of chambers)

本パラメータの決定から始まり，トリガーステーションとして重要となる個別チェンバーの配置方法，トリガーロ

10000

ジックスキームの決定など，本格的なエレクトロニクスシ

Endcap
Trigger Sector

ステムのデザインに入るまでにもかなりの日数を費やしました。また，総チャンネル数 32 万，4 種類の ASIC の開発，

5000

30 種類にも及ぶ回路モジュールの開発・製造も膨大な労力と時間を費やしてきましたが，それらの量産は 2007 年夏でほぼ終了しました。本誌上をお借りして，設計から開発・

ForwardTrigger Sector0

建設までのことを紹介したいと思います。
-5000

2.

TGC システムの基本設計

TGC システムの使命は，Pt が 6GeV 以上のミューオン-10000

飛跡に対して Pt 値を 6 種類の可変閾値で特定し，その座標値と共に上位トリガーシステムに通知することです。アト-10000

-5000

0

5000

10000

ラス測定器で許されている Level-1 Trigger 信号の latency
は最大 2.5 μs です。ここで言う latency とは，衝突時間から数えてすべての検出器の front-end 回路が Level-1 Accept（L1A）信号を受信するまでの時間です。アトラス測定器の大きさと Central Trigger Processor（CTP）システムが置かれる測定室までの距離（ケーブル長で最大 100 m ）などを考えると，latency 2.5 μs のうちの約半分がケーブルによる伝播時間で占められ，実際のトリガーロジックに許される
時間は 1 μs 余りです。従ってトリガーシステムは 100%
ハードワイヤのものと成らざるを得ません。
トリガーロジックスキームを考える上で，個別チェン
バーの配置は大変重要です。図 2 にチェンバー配置の R − Z
断面図および R − φ 断面図を示します。エンドキャップト
ロイド電磁石の後方に三つの Big Wheel TGC Station（内側から M1，M2，M3）が置かれます。M1（TGC1）は 3
層の TGC チェンバー，M2（TGC2）と M3（TGC3）は各2 層の TGC チェンバーで，合計 7 層の TGC が Pt 値測定に使用されます。TGC3 は pivot station と呼ばれ，このstation 内のミューオンヒット位置を基準にして TGC2，
TGC1 station 内のミューオンヒット位置の直線（衝突点とpivot station でのミューオンヒット位置を結ぶ直線）から

図 2 TGC3（pivot）の R − φ 断面図と R − Z 断面図のズレから Pt 値を計算します。 R − φ 断面図において太線部が一つの Trigger Sector を表します。大きい方の太線部はると思います。その結果として，チェンバーとチェンバー

End-cap Sector，小さい方が Forward Sector と呼ばれ，片の境界が各 Big Wheel 間でまったく projective でないとい

端でそれぞれ φ 方向に 48 および 24 セクターから成り立っうことが起こります（Endcap と Forward Sector の境界であています。 R − Z 断面図を見ると，それぞれの Big Wheel

る η = 1.92 の部分を除いて）。また，各チェンバーからのワ（M1，M2，M3）のチェンバー配置がわかります。チェン

イヤー信号は η 座標で projective にチャンネリングされな

バーのサイズおよびその配置は，入手できる材料（G-10）

くてはならず，それぞれのチェンバーによって出力信号数のサイズおよびチェンバーサイズの種類とチェンバー総数

がバラバラになるという結果をもたらします。これはトリの最少化から決まりました。同一サイズのチェンバーが，ガーロジックを設計する上で大変厳しい制約となりました。

各 Big Wheel 内の随所に使われていることが図 2 から分か

各チェンバーがお互いに projective に配置されていれば，

244
その単位でトリガーロジックを組むということが可能にな

分解能を上げるようにデザインされています。同様にトリるのですが（バレル部 Trigger Chamber の RPC はこの様に

プレット TGC についても相互に 1/3 幅ずれています。

なっています），これが出来ません。従って同一 trigger

TGC エレクトロニクスシステムの概観図を図 3 に示しま

sector 内のチェンバーからの信号は一箇所に集められ，す 。 チ ェ ン バ ー 本 体 に 取 り 付 け ら れ た ASD

sector 内すべてのチェンバーからの信号をあたかも単一の（ Amplifier-Shaper-Discriminator ） ボ ー ド か ら の 信 号 はチェンバーからの信号群のように隙間なく順番に並べなお

PS-Board（Patch-Panel Slave Board）に導かれます。チェ

してからトリガーロジックに入れる必要があります。これンバーからのヒット信号は，Patch-Panel ASIC に入り可変は，トリガーロジックモジュールの設置場所にも大きな制遅延回路を通過後 BCID（Bunch Identification）回路によ限を加えることになります。TGC からのワイヤーグループ

り 25 ns （ 40 MHz ）ごとのヒット信号に変換されます。変

信号の granularity は，6 段階で設定する Pt 閾値での切れ味換されたヒット信号は，他の TGC レイヤーからの信号とをシミュレーションすることにより決まりました。基本設

共に SLB ASIC（Slave Board ASIC）に入ります。Doublets

計の途中では，一時は総数 80 万チャンネルぐらいにまで跳

PS-Board 上の SLB では，TGC2（M2）と TGC3（M3）とね上がったのですが，ミューオンの多重散乱からの影響がの信号で 3-out-of-4 コインシデンスのトリガーマトリック

大きく，あまり細かな granularity を採用しても期待ほどのス（2-Station Coincidence）がとられ，飛跡情報（ヒット位

効果がないことが分かりました。最終的には，総 TGC チェ

置と磁場による飛跡のズレ情報）は，H-pT Board へと送らンバー数 3600 枚，総チャンネル数は 32 万チャンネルとなれます。Triplet PS-Board では，TGC1（M1）からの 3 層りました。ワイヤーグループのチャンネル幅は， η の大きの信号を用いて 2-out-of-3 のコインシデンスがとられ，ヒッ

い方（小さな r 側）で 1cm ぐらい， η の小さい側で 5 cm ぐ

ト位置情報は同じく H-pT Board へと送られます。また，らいです。ストリップ幅は，すべてのチェンバーで 32 チャ

TGC のヒット信号は Level-1 Buffer と呼ばれる FIFO に書

ンネルです。また，ダブレット TGC では二つのレイヤー

き込まれ，Leve-1 トリガー信号受信時には該当するバンチのチャンネルは，お互いに 1/2 幅ずれており実効的に位置のヒット情報がイベント ID 情報と共に Star Switch Board

図 3 TGC エレクトロニクスシステムの概観図
赤のラインはトリガー信号，青のラインは読み出し信号，緑のラインはコントロール信号，紫のラインはタイミング信号を表します。

245（ SSW ） へ と 送 ら れ ま す 。 Doublets PS-Board か ら のTGC2-TGC3 間の飛跡情報と Triplet PS-Board からのヒッ
ト情報は，H-pT Board 内のコインシデンスマトリックス回路（H-pT ASIC）により 3-Station Coincidence がとられます。TGC ストリップからの信号に関しても独立に同様の処理が行われます。ワイヤー信号およびストリップ信号からの飛跡情報は，各 H-pT Board から Sector Logic Board へと送られ，ここでワイヤー・ストリップ 2 座標からの飛跡情報が組み合わされ，ミューオン飛跡の TGC3 pivot sta-tion 上での 2 次元位置情報と 6 段階の Pt 値情報に変換されます。Sector Logic は，Trigger Sector あたり最大 2 個のミ ュ ー オ ン 飛 跡 情 報 を Muon CTP Interface Board

図 4 TGC1 Big Wheel 写真（MUCTPI）へと送ります。2 個を超える飛跡が存在するとWheel 外よりに PS-Pack（PS-Board と Service Patch Panel）が付
けられています。

きは Pt 値の高いものが優先されます。また，バックグラウ
ンドに対する耐性を強化するため，カロリーメータ直後にある TGC EI/FI station からのヒット信号も必要に応じて行われます。SSW と PS-Board およびそのボード内の通信使われます。SSW モジュールは複数の PS-Board からの読

は，JTAG プロトコールを用いて行われます。PS-Board とみ出しデータを受信しイベント単位で並べなおした後，測H-pT/SSW 間の信号はシリアライズされた LVDS 信号定室に置かれる Read-Out-Driver（ROD）へと出力信号を（ 480 Mbps ）が使われ，HSC/H-pT/SSW と測定室内の CCI/送ります。LHC 加速器からの 40 MHz クロックやトリガー

Sector Logic/ROD との通信には G-Link 光信号（ 800 Mbps ）関連の信号は，TTC （Trigger Timing Control）と呼ばれが使われています。

るエンコードされた光信号によって各測定器に配られます。

PS-Board 上には DCS（Detector Control System）カード

この TTC は LHC 加速器で行われるすべての実験・測定器が実装されており，ASD への閾値電圧の供給，チェンバーに共通な規格となっています。

からのアナログ信号のモニター，電源・温度・位置センサー

回路設計をする上で大変重要なものの一つが，モジュールの設置場所と設置方法です。PS-Board は 1300 台を優になどのモニターを行っています。測定室内 PC と DCS 間の通信は CANbus を用いて行われます。

超える台数があり，上述したようにリードアウトのみではリードアウト最終段の ROD と DCS はイスラエルグルー

なくトリガーロジック回路を含むため，Trigger Sector 単位

プによって，その他のすべてのモジュールが日本グループ

でまとまった場所に設置する必要があります。これは同一によって開発・建設されました。

Trigger Sector 内では PS-Board 間でのヒット信号の相互通信が必要となるためです。所謂クレート状のものを設置しこれに収める可能性も提案されましたが，まったくそのよ
うなスペースはないとのことで，止むを得ず Big Wheel 上

3.

ASIC 開発

TGC システムのために 4 種類の ASIC が開発されました。

のチェンバーの上に並べることになりました（図 3, 4 参照）。

膨大なチャンネル数や要求される耐放射線性を考えると，Triplet PS-Board は M1 wheel の内側表面に， Doublets

ASIC 開発以外に解はありませんでした。開発は回路デザイ

PS-Board は M3 Wheel の外側表面に r 方向に一列に並ぶ形

ン・設計まですべてわれわれの手で行いました。さらに ASDで設置されました。改めて言うまでもないことですが，こ以外は，コストが余りにも高いため CMOS プロセス製造とのような設置方法は，電源や制御信号を供給する上でも決チップ組み立てのみを会社にお願いし，チップの回路設計

H-pT Board と SSW では，して有利な方法ではありません。

とレイアウトは元より，量産 ASIC の検査までも当方で行J1 バックプレーンのみが VME 標準の変形 9U VME クレー

わざるを得ませんでした。

ト（H-pT/SSW Crate：HSC クレート：奥行き 160 mm ）に収められます。この HSC クレートの制御は，測定室に設置された VME64x クレート内の CCI（Configuration Con-

trol Interface）と HSC クレート内の HSC コントローラ（HSC）からの通信によって行われます。アトラス実験室内の全 TGC Front-end システムのコンフィギュレーションや
モニターは，この CCI−HSC−SSW−PS-Board のルートで

3.1

ASD チップの設計と製造

TGC はその名前の通りワイヤーとカソード間のギャップが 1.4 mm と非常に狭い構造になっています。また，要求される位置分解能（束ねられるアノードワイヤーの数およびストリップの幅）は 1cm 程度以上の幅となります。その246
結果，チャンネルあたりの入力容量は数百 pF 以上にもなり2iます。高い信号頻度・早い信号処理と大きな入力容量と言SW

う二つの要求はローノイズのアンプを考える時には互いに相反する要求となります。このような状況を考えると，トランスコンダクタン スの 大 きなバ イポ ー ラプロ セスがA

B

C f = 1 pF
Rf = 16 kΩ
INV

NON-INVCMOS プロセスと比べ圧倒的に有利となります。現在ではoffsetsetting

半導体プロセスの主流は CMOS で，利用できるバイポーラ

Cfのプロセスは大変限られたものになります。幸いソニーのRf

協力により Bipolar Analog Master Slice のプロセスを利用することが出来ました。このプロセスは超ローノイズのトランジスタを提供しており，われわれの用途には打って付

preamplifier

G〜 7

Cb

comparator

VthiSW-position

C b

NON-INV > INV

B

discharged by i

NON-INV < INVAcharged-up by i

図 5 ASD ASIC のブロック図

けのものでした。図 5 にブロック図を示します。初段はゲ
インが 0.8 V/pC のチャージアンプで低ノイズトランジス
タが使われています。2 段目は 7 倍ゲインの差動アンプで，温度や信号頻度によるベースラインの変動を抑える回路が付加されています。最終段は，コンパレータで，その出力回路は ECL と同様のオープン・エミッターですが，電圧レベルとしては LVDS に合わせてあります。この ASD 回路 4チャンネル分を一つの IC としてデザインしたのが図 6 の写
真です[3,4]。開発開始から量産準備完了までに要した時間
は丸 2 年でした。
量産は 100 k チップ行いました。またこれとは別に他の実験用として今までに 18 k チップ，積分定数を変更した ASD
が 23 k チップ製造されました。この ASIC の量産はチェン
バー本体の建設・検査にも使用されるため 1999 年に量産されましたが，アトラス測定器全体としても最初の量産 ASICでした。

図 6 ASD ASIC
サイズは 3.1 mm × 3.1 mm 。

3.2

Patch-Panel ASIC の設計と製造

Patch-Panel ASIC のブロック図を図 7 に示します。ASD
ボードからのチェンバーヒット信号は，LVDS レシーバによって受信され，サブナノ秒単位で設定できる可変遅延回路へと送られます。遅延回路からの信号は，BCID（Bunch

Identification）回路によって LHC 加速器サイクル 40 MHz
クロックに同期した 40 Mbps の信号へと変換されます。一つの IC で二つの 16-ch ASD ボードを賄い，それぞれ独立に設定できるようになっています。可変遅延回路は PLL（Phase Locked Loop）回路によって実現されます。インバー
タゲートを奇数個並べてループを作れば「遅延設定電圧によって周波数可変」の VCO（Voltage Controlled Oscillator）
が出来上がります。この VCO の発振周波数と外からの基準クロック 40 MHz 信号を用いて PLL 回路を作ります。この回路が正しく働くと内部に作った VCO への遅延設定電圧が自動的に制御され，発振周波数が供給電圧や温度などの変化によらず一定に保たれます。この VCO 回路とまったく同じ回路で同じレイアウトのものをコピー＆ペースト

図 7 Patch-Panel ASIC のブロック・ダイアグラム

247
して遅延回路（31 段の遅延ゲート）を作ります。遅延回路

め，飛跡情報としてエンコードして出力します。読み出しの遅延設定電圧は PLL 内 VCO とまったく同じ電圧ですの部は，ヒットデータおよびトリガーロジック回路からの飛で，VCO の周波数が一定に保たれるのと同様に，遅延回路

跡情報を深さ 128 の FIFO に格納し，Level-1 トリガー受信の遅延量も一定に保たれます。遅延量の設定は，31 段の遅時には該当するバンチと前後 1 バンチ分のデータをイベン

延ゲートのどこからの信号を出力するかで決めます。また，ト ID と共に出力 FIFO に格納します。3 バンチ分のデータ

この IC は ASD ボードへ送る Test Pulse も出力します。Testと IC ステータス情報はシリアルデータに変換され出力さPulse の大きさは 16 段階可変で，Test Pulse Trigger 信号受れます。

信後 Test Pulse 出力までの時間遅延も可変です。これらの設定はすべて JTAG プロトコルを用いて行います。

この IC は，回路規模としては 80 万ゲートと大きいのですがすべてがロジック回路です。すべてがロジック回路と本 ASIC は VDEC（東京大学大規模集積システム設計教

言うこともあり，いくつかの会社にコンタクトを取り開育研究センター）の協力のもとローム社の CMOS プロセス

発・製造コストの見積もりをお願いしましたが，1 億円前を用いて開発を行いました。当初は 0.6 μm CMOS プロセス

後の回答のみでわれわれの手の届く範囲ではありませんでを用いて開発を行いましたが，最終的には 0.35 μm CMOS

し た 。 覚 悟 を 決 め て VDEC 経 由 で ロ ー ム 社 のプロセスに移りました。最終版が完成するまでに 5 年かか

0.35 μm CMOS プロセスを用いて独自開発の道を選びましりました。量産はローム社の標準 1 ロット（25 枚ウエハー）

た。度重なる失敗を繰り返し，Version-6 で最終版が完成しで 25 k チップ製造しました。

たのは初めての試作から足掛け 5 年後の 2005 年冬でした。
これらの度重なる試作と失敗に対して，アトラスマネージ

3.3

SLB ASIC および H-pT ASIC の設計と製造

メントのみならず協力をいただいているローム社からも叱図 8 に SLB ASIC（Slave Board ASIC）のブロック図を咤（激励も）を賜り，スケジュール的にも薄氷の思いでの示します。この IC は一言でいえば，MWPC 読み出し回路完成でした。量産は，2005 年に 1 ロット（25 枚ウエハー）とトリガー（飛跡情報取り出し）回路です。最大 TGC 4 層

で 5 k チップ製造しました。この ASIC は，アトラス測定器

からのヒットデータ 160 チャンネルを受信し，トリガーロ

全体として最後の量産 ASIC だと思います。

ジック回路においては，飛跡の位置とその曲がり具合を求図 8 SLB（Slave Board）ASIC のブロック・ダイアグラム

248
H-pT ASIC は 2 段目のトリガー用コインシデンスマト

電気変換素子，FPGA/CPLD，CMOS を中心とした標準ロリックス回路です。本回路は，トリガー回路と言う所謂ラジック IC，電源用 IC などです。ASIC や FPGA に関して

ンダムロジック回路で奥行きのない論理構造になっており，

は放射線試験用にリングオシレーターやシフトレジスター

回路記述もシミュレーションも比較的平易です。VDEC 経を実装し発振周波数や SEU クロスセクションなどを測定

由で日立の 0.35 μm CMOS Gate Array プロセスを使用し，しました。

2 回の試作で終了しました。量産は 1.2 k チップ行いました。

これらの一連の試験の結果，ガンマ線および中性子線照量産後，入力信号の可変遅延回路部にバグが見つかりまし射に関しては，ほとんどの半導体で要求性能を満たすこと

たが，標準ロジック IC を付加することで凌ぐことにしましが判明しました。試験を行った何種類かの FPGA/CPLD にた。

関しては，Xilinx や Altera の書き換え可能な FPGA/CPLD
は SEE 試験で要求を満たすものはありませんでした。しか4.

耐放射線テストし Actel の Anti-Fuse FPGA（書き換え不可）のみが要求を満たすことが判明しました。TGC システムの読み出し回路

アトラス測定器の実験ホール内に置かれるすべての半導やコントロール回路など ASIC で対応できない部分につい体は，放射線試験が義務付けられております。予想されるては，この Anti-Fuse FPGA を使うことにしました。また，

被爆線量はシミュレーションにより電子回路の設置場所ごASIC および FPGA 内のすべてのレジスタは，SEU 対策ととに細かく計算されており，また放射線試験の方法についして多数決ロジック（1 つのレジスタを 3 個の flip-flop からても細かく規定されています。耐放射線性の試験において構成し 3 者の多数決で 0/1 を決める）を採用することに決は， 1034 cm −2 s −1 のルミノシティでの 10 年間の運転を想定めました。

し，さらに各種の安全ファクターを掛けた値までの試験が要求されています。安全ファクターとしては，シミュレー
ションの不確定さ，製造ロット間での違いによるファク
ター，短時間での被爆試験〈加速試験〉に対する不確定さなどが掛けられます。この安全ファクターは，半導体のプ
ロセス，ASIC か市販品か，また試験方法などで細かく規定されており，回路部品ごとに異なる値になります。結果とまた，試験結果から見積もられる SEE によるデータ転送
時のデータ化けおよびシリアル信号リンクロスは，TGC 全システムでトリガー信号に関しては 0.2 data errors/min お
よび 0.17 link errors/hr，読み出しデータに関しては 0.23

data errors/hr および 0.1 link errors/day となります。この
数字は充分に許容の範囲と考えています[5]。

して要求される耐放射線性は，予想値に対しての実際の試
験被爆線量は 35 倍から 100 倍以上にもなります。TGC 測定器の場合は，Dose で言うと 10 年間での期待線量は高い
ところでも 10Gy 以下ですが，放射線試験では 1000Gy 近くまでの試験を行いました。中性子については1013 1MeV equivalent neutron / cm2 ぐらいまで行いました。
もうひとつ放射線が半導体に及ぼす効果として， Single

Event Effect（SEE）と呼ばれるものがあります。高速荷電粒子（高速中性子でも半導体内陽子との反応を通して同様の現象が起こる）が半導体内を通過した際に確率的に起こる現象で，メモリやレジスタの内容 0/1 が反転する Single

5.

モジュールの開発と製造・試験

図 3 から分かるように TGC エレクトロニクスシステム
は，何種類ものモジュールから成り立っています。設置場
所の強い制限や耐放射線性などの条件を加味し，モジュー
ルがデザインされました。また，32 万チャンネルという膨大な量となり，「安く作る」というのが必須の条件となります。

5.1

ASD Board

Event Upset（SEU），内部素子トランジスタの Single Event

TGC 用として本 ASD IC 4 個を実装した 16-ch ASD

Latch Up，最悪の場合では Single Event Burn Out などがあBoard は 25,000 枚製造されました。保護用のダイオードやります。

抵抗，さらに test pulse 入力用の回路などを付加しました。

ガンマ線の照射試験は東京大学および首都大学東京の施設で，中性子照射は KEK の 12GeV PS の EP1 ビームライ
ンおよびフランスの Prospero 研究所の小型原子炉からの中性子を用いて行いました。また SEE の試験は，東北大学サイクロトロン RI センターで 70 MeV 陽子ビームを用いて行いました。われわれのシステムで使用される半導体としては 4 種類の ASIC に使用された各プロセス，LVDS Serial-izer/De-serializer IC，高速データ通信用 IC（G-Link），光-また，チェンバー一枚に付き 1 チャンネルのアナログ出力（LEMO）があり，チャージモニター用に使われます。基板
製造と実装はすべて日本で行い，検査としては中国のコラボレーターである中国科学技術大学（USTC）に送られ全品検査されました。検査では test pulse 入力を用いて ASDのゲインなども測られたのですがゲインの分散は

σ = 1.1% ，ボードの不良率は 0.25% という驚くべきよい成績でした。コラボレーションミーティングでこれを発表し249たとき，「It’s a SONY !」と言う言葉がかかったのを覚えています。チップはソニー製ですが，基板および部品のアセ
ンブリは茨城県内のローカルな中小企業によるものです（この 2 社はともに倒産して現在はありません）。

5.2

PS-Board および H-pT Board

開発された 3 種類の ASIC を除くと，実装されるべき回路部品としては，トリガーデータ，読み出しデータ転送やコントロール信号送受信のためのインターフェース素子が中心となります。PS-Board（図 9）は ASD ボードからのヒット信号を受信するのは勿論ですが，ASD ボードに対して

DC 電源，閾値電圧および Test Pulse 信号も供給します。
システムデザインのところで述べましたが，複数のチェン
バーからのヒット信号はこのボード上できれいに番号順に並べなおされ，隙間なくあたかも大きな 1 枚のチェンバー
からの一様なヒット信号であるかの様にトリガーロジック
へと配られます。そのため PS-Board 上でのヒット信号の配線は，多種多様とならざるを得ません。結果的には 17 種類の PS-Board が必要になりました。量産数は 15% の予備を入れて約 1600 枚となりました。2 枚の PS-Board を一つ

図 9 PS-Board 写真のアルミフレームのケースに収め，TGC チェンバー上に設

Patch-Panel ASIC 9 個と SLB ASIC 2 個が実装されています。

置された梯子上のフレームに取り付けました。TGC スペク
トロメータシステムは左右のエンドキャップでミラー対称に作られています。そのため左右のエンドキャップでケーブルの引き回しが逆になります。これに対応するため，一方のエンドキャップ用の PS-Board をアルミケースに裏表逆にして収めます。ちなみに，「ミラー対称の 2 種類のボードは作れないか」と質問されたときは目眩がしました。

H-pT Board（図 10）は，TGC2，TGC3 からの飛跡情報と TGC1 のヒット情報をつなぎあわせるトリガーマトリッ
クス回路です。マトリックスの前には，ケーブル長の違いなどから生じる時間差を調節するための遅延回路が付加されます。奥行き 16 cm の 9U VME モジュールで，VME プ
ロトコル部分には Anti-Fuse FPGA が使われています。このモジュールは 3 種類で約 200 枚製造されました。

5.3

Sector Logic Board (SL)

SL（図 11）は Wire H-pT Board からの η 方向の飛跡の曲がり情報と，Strip H-pT Board からの φ 方向の飛跡の曲がり情報を組み合わせて，最終的に 6 段階の Pt 値に変換し，その座標値と共にミューオン飛跡情報を Level-1 トリガーシステム最終段へ送るものです。トリガーセクター内ではPt 値の高い方から最大 2 個のミューオン飛跡が選ばれ，もしそれ以上の飛跡が見つかった場合はその旨のみ通知されます。トロイド電磁石による磁場が理想的なものならば，ミューオン飛跡は η 方向にのみ曲がり φ 方向には曲がりま

図 10 H-pT Board 写真

せん。しかし 8 角形のバレルトロイド電磁石に対して，同

H-pT ASIC 3 個が実装されています。

250

図 11 Sector Logic Board
Xilinx FPGA による LUT とデータ読み出し用にSLB ASIC を実装。

じく 8 角形（星型）のエンドキャップトロイド電磁石は半フェーズだけ互いにずらした「入れ子」の関係で置かれているため，二つの電磁石の間で干渉が起き，場所によってはトロイド磁場が大きく乱れます。ミューオン飛跡で見ると，まったく曲がりのないところや， η 方向ではなく φ 方

図 12 Star Switch Board（SSW）

向にのみ曲がるというようなところすらあります。このよAnti-Fuse FPGA を用いています。

うな複雑なトロイド磁場に対応するため，SL は非常に細分化された Look-Up-Table（LUT）を持っており，飛跡の場

ジュール経由で行われます。すべてのレジスターやシーケ

所・場所に応じた LUT により η ⋅ φ 両方向の曲がりから Pt

ンサーなどの回路には，SEU 対策として多数決回路が採用値を算出します。また場所によってはマスクします。幸い

されています。SSW は奥行き 16 cm の 9U VME モジュールにして SL は測定室に置かれるモジュールなので，豊富な回で 260 台量産されました。

路資源を有する書き換え可能な FPGA を用いることが出来ます。本番においても，トリガーロジックのシミュレーショ

5.5

CCI − HSC モジュール

ンやバックグラウンドなどにより，必要に応じて LUT が書

HSC クレートは，H-pT Board と SSW ボードを入れるた

き 換 え ら れ る も の と 思 わ れ ま す 。 モ ジ ュ ー ル は 9U

めの VME クレートで実験室内の M1 Big Wheel に取り付け

VME64x 標準のボードサイズで，2 種類 82 枚量産されましられます。アトラス測定器において実験室内に VME クレー

た。

トを設置するのはわれわれ TGC 検出器のみです。TCP/IPなどのネットワーク環境も実験本番では使用できません。

5.4

Star Switch Board (SSW)

理由は，放射線環境下で使用できる VME コントローラやSSW（図 12）は最大 10 台の PS-Board からの読み出しデー

CPU ボードが存在しないからです。われわれは，VME ク

タを受信し，各 SLB ASIC からのデータを同一イベント ID

レートを実験室内で使用するための VME クレートコント

番号単位に束ねて Read-Out-Driver（ROD）に転送するモロ ー ラ を 開 発 し ま し た 。 そ れ が Configuration Control

ジュールです。出力は 800 Mbps の光信号です。また，デーInterface モジュール（CCI）と H-pT/SSW Crate Controller

タの zero-suppress もこのボードで行われます。ボードは実（HSC）モジュールです（図 13）。CCI モジュールは VME

験室内に置かれるため，耐放射線性を考えて Anti-Fuseのスレーブボードで，VME クレートコントローラ HSC モ

FPGA で回路を実現する必要がありました。通常の書換え

ジュールとの通信を行うものです。CCI モジュールと HSC

可能な FPGA を用いて 2 度の試作を行い，内部回路のデコントローラ間の通信は， 800 Mbps の G-Link 光通信で行

バッグを行いました。また，試作モジュールは 2 度の CERN

われます。試作段階では，書き換え可能な FPGA を用いてでのビーム試験にも使われ実践での色々な問題に対処でき

HSC モジュールの実現を試みましたが，放射線によるるように工夫され，入力シリアルデータラインのモニター

FPGA に対する SEU の影響が大変懸念されました[6]。最終や入力 FIFO の占有率などのモニター回路も実装されてい版 HSC 内の回路はすべて Anti-Fuse FPGA が使われており，ます。また，PS-Board のコントロール・モニターはこのモ

SEU 対策で多数決回路が使われています。VME アドレス

251

6.

おわりに

10 年以上にもわたる TGC ミューオントリガーチェン
バー用エレクトロニクスシステムのデザインと建設は 2007
年夏の最後の PS-Board の製造でほぼ終了しました。量産
回路の設置および組み立てられた TGC セクターとのアトラス実験室外での動作試験も一部を除き終了し，現在はほぼすべての TGC 検出器がアトラス実験室に設置されセク
ター単位での commissioning 作業が順次行われています。
金額面での¥1,000/ch と言う目標もケーブル，電源を除け
ば開発費も込みでクリヤーできました。この間にデザインされた回路基板の種類は試作まで入れると 100 種類以上にものぼり，また最終の TGC 検出器システムでも簡単な
図 13 CCI-HSC モジュール

Patch-Panel のようなものを除いても 30 種類にも及びます。

HSC では Anti-Fuse FPGA が用いられています。

実にたくさんの失敗を繰り返してきました。簡単なものか
ら解決に非常に長時間を費やしたもの，金額的にもかなりとしては A16/24/32，データは D16/32 をサポートします。

大きなものまで色々でした。初めての CERN でのビームテ

また，割り込み処理も行うことが出来ます。このモジュー

ストでは，回路系電源の ON/OFF などの問題により期間中

ルは TGC 検出器フロントエンドの configuration の要となに 50 個以上の IC が破損し，これを現場で修理しながら実るモジュールです。HSC モジュールは TGC 検出器用に変験を続けるという惨憺たるものでした。2 回目以降は日本

形 9U VME モジュールとして設計されています。30 セット

から LV 電源を運び，すべての回路へ同時にパワーが入るのモジュールが TGC 検出器で使われます。

ように変更して問題を解決しました。PS-Board の TGC セ

図 14 TGC3 Big Wheel の PS-Board，ASD Board および Dull Board
ASD Board からの大量のケーブルが PS-Board 手前でひしめき合っています。

252
クターへの組み込み，およびその試験では，PS-Board とSSW・H-pT Board を繋ぐ CAT6 ケーブル（通常のネット
ワークケーブルです）接続時の ESD （ Electrostatic Dis-

参考文献
[1] 浅井祥仁，高エネルギーニュース，24 巻 4 号 249 ペー

charge）により 150 個以上の LDVS Serializer IC が壊れ，
これをすべて現場で交換するということもありました。原ジ，2006 年。

[2] 田中秀治，高エネルギーニュース，25 巻 2 号 37 ペー

因が分かるまでに暫く時間かかかったのですが，新品のケーブルを接続する前には discharge するということを徹底し解決しました。今年の最大の失敗は図 14 です。チェン

ジ，2006 年。

[3] O. Sasaki and M. Yoshida, IEEE Trans. Nucl. Sci., 46(1999) 1871.

バー本体のチャンネルアサインが回路のそれと食い違っていました。同様の食い違いが TGC 検出器全体で数箇所見[4] http://www-online.kek.jp/~sosamu/ASD-PRR.pdf

つかりました。これはイスラエルのチェンバー製造側のミ[5] R. Ichimiya et al., IEEE Trans. Nucl. Sci., 52 (2005)

スによるものでしたが，製造してしまったチェンバーを作り直すことは出来ません。仕方ないので 2 種類の PS-Board
計 112 枚の作り直し，チャンネルアサイン変換ボード（Dull

Board と命名された）およびそのためのケーブル（ Dull
Cable）の製造を行いました（損失額をここに書くのは控えます）。今後，来年夏の実験開始に向けて準備作業が佳境を迎えます。まだ踏んでいない隠された地雷（失敗）がない
ことをひたすら祈るばかりです。
ここ数年の CERN での TGC セクター組み立て，検査および commissioning 作業については次号の高エネルギー
ニュースで紹介される予定です[7]。

TGC エレクトロニクスの開発は KEK，東京大，首都大学東京，農工大，信州大，名古屋大，京都大，大阪大および神戸大との共同で行ってきたプロジェクトで実働部隊の中心は学生でした。4 月に新人を迎え，3 月に卒業生を送り出すという出会いと別れを繰り返し，効率の決してよくな
いデザインやノウハウの継承と蓄積を行ってきて，やっとこさ今に至ったとい う感 じ です。 この 一 連の開 発から

commissioning までの長年にわたる建設過程では，大学院学生の活躍によるところが大きく，修士論文 31 編，博士論文

2 編，多数の学会発表（数え切れませんでした）が出されています。改めて関係者皆様に感謝します。この間にパーティに費やされた金額はスタッフの場合 100 万円（もちろん自腹）をどれくらい超えているのでしょうか？ これはあ
まり考えないことにしたいと思います。

1061.
[6]

K. Hasuko et al., IEEE Trans. Nucl. Sci., 49 (2002)
501.

[7] 石野雅也，高エネルギーニュース，26 巻 4 号，2008 年。