LSI 実装時半断線故障に対する電流テストによる検出可能性の評価
月本功＊

安藤健太＊

須崎晴登＊＊

Evaluation of Detectability for Resistive Open Fault on Soldered LSIby Supply Current Test Method
Isao TSUKIMOTO, Kenta ANDO and Haruto SUZAKI

Abstract
The supply current test method to detecting open faults of CMOS IC was proposed in thepast. Open faults include complete open faults and resistive open faults. Until now, complete
open faults have been researched as targets. In this research, resistive open faults are targeted.
In this research, the range of voltage which resistive open faults can be detected wasinvestigated.

Keywords : Fault Detection, Resistive Open, Supply Current, Detectability

れかの固定値となった故障としてモデル化して扱う縮1. はじめに電子回路関係技術は不可欠な技術であり，この技術退故障に基づいている 1）。LSI をプリント基板上にはんは産業機器や医療機器などといった高い信頼性の要求だ付けした際に生じる故障には，はんだ過剰による隣される用途でも多く使用されている。電子回路のうち，接リードとの短絡故障とはんだ不足による断線故障が特にディジタル回路は電子回路製品の中核を担っておある。

り，この回路における信頼性向上は重要な課題である。

短絡故障が生じた場合，故障箇所電圧が固定値となディジタル回路を構成する LSI は高機能化・大規模るため縮退故障でモデル化でき，短絡故障は機能テス化する一方，電子機器の小型化要求にともない，非常トで検出可能である。断線故障には，LSI のリードと基に小型化された LSI が多く使用されている。しかしな

板パッドが完全に断線している完全断線故障（リードがら，この小型化によって，LSI をプリント基板にはん浮き）と，ある抵抗値を持った状態で接続されているだ付けした後に行われる検査が非常に困難になってい半断線故障が存在する。完全断線故障が生じた場合にる。

は，故障箇所リードの電圧が不定であり，その電圧は一般的に行われる検査には，目視やカメラを用いた周辺温度や周辺回路動作でも変動するため，縮退故障

画像処理による外観検査や，実際に回路を動作させてでモデル化できず,機能テストを行っても見逃す可能

正常に動作するか確認する機能テストがある。外観検性がある。また，半断線故障の場合は，故障箇所抵抗

査は LSI の小型化のため以前に比べ，故障検出が難しの大きさによっては正常回路と同様の動作をするため，い状況にある。一方，機能テストでは，回路内の故障同様に機能テストでは検出できない可能性がある。
これに対し，正常な CMOS 回路は静的電源電流 IDDQ

を，ディジタル回路の信号線の論理値が 0 か 1 のいずが流れないという電気的特徴を利用した電流テストが＊香川高等専門学校 電子システム工学科

過去に提案され，多くの評価実験が行われ，その有用＊＊

香川高等専門学校専攻科 電子情報通信工学専攻

性が確認されている 2)～7)。しかしながら，これらの評価

107

独立行政法人国立高等専門学校機構香川高等専門学校研究紀要 10(2019)

実験で検出対象としていたのは完全断線故障で，半断線故障を対象としての評価・検証はほとんど実施されていない。電流テストでは故障箇所の抵抗成分が小さいほど正常な状態に近づくため故障の検出が困難となる。そこで，本研究ではこの半断線故障を対象として電流テストを適用した場合，どの程度までの抵抗成分なら半断線故障を検出できるのかを調査した。
過去の研究により回路規模が同程度な LSI であっても，メーカーによって電気的特性は異なり，流れる IDDQにも差異があることが確認されている 5)。そこで，評価実験では，同じパッケージ形状で同程度の回路規模で
図 2 NOT ゲートの静特性ある 2 種類の LSI を対象として評価実験を行った。
2. 完全断線故障に対する電流テスト 7)で製造された LSI によっては，リーク電流等で IDDQ が一定量流れ，必ずしも 0[A]とは限らない場合もあるため，IDDQ の変化（ΔIDDQ）が測定されることにより故障

2.1.CMOS 回路の静特性
現状のディジタルLSI はCMOS 回路で実現されていありと判定する。LSI 実装時に生じる短絡故障は，機能る。この CMOS 回路は nMOS と pMOS を組合せるこテストでも検出可能であるため，本節では機能テストとで実現される。基本ゲートの１つである NOT ゲートで検出困難なリード浮きを検出対象とする「外部交流の回路図を図 1 に，その静特性を図 2 に示す。図 2 の電界印加による電流テスト法」の故障原理について述

横軸は入力電圧 Vi，縦軸は出力電圧 VO（実線）と静的べる。

電源電流 IDDQ（点線）である。正論理において，論理値

本検査法の検出原理図を図 3 に示す。図 3 では検査0 は Low 電圧，論理値 1 は High 電圧に対応し，これら対象 IC は NOT 回路である。図中の a は前段 LSI とのの電圧は図 2 に示すように電圧範囲を持っている。図信号線，f は NOT 回路の入力端子である。

VIH はそれぞれのLSI ごとで規定されている。
2 のVIL，以降，Low 電圧の範囲にある電圧を L，High 電圧の範囲にある電圧を H で表す。
正常回路では，静的状態で入力電圧 Vi は L あるいはH である。Vi が L の場合は nMOS が遮断状態，H の場
合は pMOS が遮断状態となり IDDQ は流れない。したがって，もし，IDDQ が生じた場合，なんらかの故障が存在すると判断することができる。

図 3 電流テスト原理図
a と f の間に完全断線故障（リード浮き）が生じた場
合，入力端子 f の電圧 は不定となる。 がしきい値
図 1 NOT ゲート回路

電圧付近の場合には IDDQ が流れ，リード浮き検出が可能である。しかし，必ずしも がしきい値電圧付近とは限らず，その場合には IDDQ が流れない。そこで，図2.2. 電流テストによる故障検出原理
電流テストでは，正常な CMOS 回路では IDDQ は流れ3 に示すように外部から被検査 IC を電極で挟み，交流電界を印加した状態で IDDQ を測定し，リード浮きを検ないという特徴を利用する。最新の微細化プロセス

査する。回路を電極で挟むことで，故障箇所端子 f と外部電極の間には浮遊容量 CV と CG が存在する。 が108

月本功 他 : LSI実装時半断線故障に対する電流テストによる検出可能性の評価

正弦波の場合，断線箇所端子電圧 は式(1)で表すこと

完全断線に対する評価時には，交流電界印加用電源波形形状として主に 1kHz の正弦波を用いてきた。しができる。

かし，その場合，CV と CG のインピーダンスに比べ RFの値が小さいため， の減衰が大きく，故障箇所電圧(1)ここでの V0 は検査開始時の故障箇所電圧値（初期電圧） をほとんど変化させることができず，半断線故障を検出することが困難である。そこで， として高い周波である。
は式(1)の第 1 項により， によって変化する。こ数成分を有する矩形波を用いる。図 5 は CV と RF による微分回路に加え，RF に並列に CG が存在している回をしきい値電圧付近に誘導することでれにより，ΔIDDQ を生じさせ，リード浮きを検出する。

路であるが，CG のインピーダンスに比べ RF が小さい
ため， は図 6 のように，矩形波に対して微分特性に2.3. 交流電界印加による静的電源電流発生近い応答特性を示す。図 6 に示すように，矩形波の立外部電極から正弦波交流電界を印加した場合，リー上り時・立下り時には大きな電圧が故障箇所に誘導さド浮き発生個所の電圧 は式（1）の第 1 項により正弦れるが，時間的に減衰する。減衰時間は断線抵抗 RF の波状に変化する。印加電圧 の振幅を大きくしていく値に依存するため，RF の値が小さいほど，ΔIDDQ が生じと，図 4 に示すように， の電圧値は IDDQ が流れる範る時間が短くなるが，この電流変化を観測できれば，囲まで変化し，ΔIDDQ が生じることになる。なお，図中半断故障の有無を判定可能となる。の Vi1，Vth，Vi2 は図 2 の横軸記入の電圧である。電極の GND は検査対象 IC の GND に接続されるので，故障箇所と GND 電極の距離は LSI によらずほぼ一定であるため，CG の値もほぼ変化しない。したがって CV の値を大きくできれば，リード浮き検出のための を小さくすることができる。
50.00

40.00

30.00

t20.00010.000.00

12345678910111213141516171819202122232425262728293031323334353637383940

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‐10.00‐20.00‐30.00‐40.00

Vi2
Vth
Vi1
t

‐50.00
6.00

VDD
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00.00

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図 6 半断線故障に対する電圧誘導印加する は大きな電圧を印加する必要があるため，

126

‐1.00

1.20

信号源からの矩形波を増幅して生成する。そのため

1.00

0.80

IDDQ

0.60

は理想的な矩形波とはならず，一定の傾きで変化する。

0.40

t0.20

00.00

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図4

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1 1811 91 2012 1

1 22

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1 24

12 5矩形波の立上り時の傾きを k[V/s]とすると，立上り時の の時間的変化は式(2)で表される。式(2)より，RF が126のによる IDDQ の発生小さくなると，立上り時の の最大値が小さくなり，
図 6 の IDDQ が流れる電圧範囲まで増加することが難し

3.半断線故障に対する電流テストくなることがわかる。
半断線故障が存在する場合，図 3 の信号線 a と f の1間に抵抗成分（半断線抵抗）を持つことになり，図 3 は(2)

図 5 で等価的に表現できる。図中の Vo は故障個所から見た前段の LSI の出力電圧，RF は半断線抵抗である。

4．評価実験

3.3[V]電源系統の場合，Vo の代表的な電圧は 0[V]または 3.3[V]である。

4.1．評価対象回路
Intel 社製の MAX V CPLD「5M240ZT144C5N」と

CV
RF
VO

GND

Xilinx 社製 Coolrunner-Ⅱ CPLD「XC2C256-7TQG144C」
を評価対象 LSI とした。2 つとも 0.18[µm]製造プロセCGスで，電源電圧が 1.8[V](内部電源)と 3.3[V](I/O 電源)の

図 5 半断線故障発生時の図 3 の等価回路

LSI である。主な仕様の比較表を表 1 に示す。

109

独立行政法人国立高等専門学校機構香川高等専門学校研究紀要 10(2019)

TFC を測定するための測定系を図 9 に，測定に使用した機器の概要を表 2 に示す。LSI を電極で挟み外部か

表１ 検査対象 LSI の主な仕様

パッケージタイプ
ピッチ間隔[mm]ピン数I/O電源[V]
内部電源[V]
製造プロセス[μm]マクロセル

ら矩形波交流電界を印加した状態で，電流プローブとMAXⅤ
CoolRunnerⅡ(5M240ZT144C5N) (XC2C256-7TQG144C)
TQFP
TQFP
0.50.5144144
3.33.31.8
1.80.180.18
256192電流アンプを用いて IDDQ を測定する。CPLD に書き込
んだ AND 回路の入力の 1 つには 3.3[V]（TV）を印加し，もう 1 つの入力に RF を接続する。測定はディジタ
ルオシロスコープで行い，オシロスコープの入力はCH3 を印加する交流電界印加電圧 ，CH4CH2 をIDDQ，を AND 回路の出力 V0 とした。

実験に使用した基板を図7 に示す。
基板サイズは90mm×130mm（t=1.6mm）である。図 7 では MAX V CPLD

Ve発振器が実装されているが，Coolrunner-Ⅱ CPLD についても同じ基板を使用している。
また，
両LSI には2 入力AND電流プローブ回路を書込んでいる。

電流アンプ+電極アンプ

TVFPGAIDDQオシ ロスコープ

VDD

IDDQ

直流電源

RFVo-電極

図 9 測定系図
表 2 使用機器概要
名称概要
上側:(縦)30mm×(横)30mm×(高さ)20mm
電極
上側:(縦)50mm×(横)50mm×(高さ)12mm
直流電源
METRONIX社製524B,20V,1.2A
AWG-10K
ELMOS社製 任意波形生成装置
アンプ
ゲイン25倍TVジェネレータ 3.3[V]
電流プローブTektronix社製TCP305
電流アンプ
Tektronix社製TCP300,変換係数5[A/V]
Tektronix社製TDS3034B
オシロスコープ
受動プローブ：TekP3139A 入力容量10～14[pF]

図 7 評価実験用基板
4.2. 実験方法
LSI の入力リードと基板パッドの間の半断線故障を模擬する抵抗を挿入することは非常に困難である。一方，LSI の出力リードの半断線故障は次段の LSI の入力リードの故障と等価なので，図 8 のように前段の出電極には大きな を印加する必要があるため，図 10力リードの半断線故障を模擬する抵抗 RF を設置し，評の非反転増幅回路を用いて増幅した電圧を使用する。

価実験を行う。なお，ここでは図 5 の Vo は 0[V]とし

図 10 では，TEXAS INSTRUMENTS 社製の高電圧オペている。
実験では，
RF として1[MΩ]の可変抵抗を用い，アンプ OPA454 を用いている。実験では 10[kHz]の矩形

この可変抵抗の値を 1[MΩ]から徐々に小さくしていき， 波を使用し，図 10 により発振器からの信号を増幅し，過剰な IDDQ の生じる時間 TFC を測定する。過剰な IDDQのﾋﾟｰｸﾄｩﾋﾟｰｸ電圧は 80[V]とした。なお，図 10 の回路のスルーレートは約 17[V/μsec]である。

が生じなくなる最も小さい抵抗値を本評価実験で検出可能な判断線抵抗の最小値とする。

C2V+(+50[V])
0.01[F]

R3電圧ve 増幅器電極発振器

CVR122[kΩ]
2R2LSIRF

2.4[kΩ] 10[kΩ]CG

Vi3 ＋76Vo4C1

評価基板

0.01[F]

GND

V-(-50[V])

図 8 半断線故障検出実験方法

図 10 交流電界印加用増幅回路の回路図

110月本功 他 : LSI実装時半断線故障に対する電流テストによる検出可能性の評価

4.3. 実験結果評価を実施してきた。しかしながら，ある抵抗値をも実際の測定した波形例を図 11 に示す。図 11 はっており完全には断線状態になっていない半断線故障

MAXV における RF が 150k[Ω]の場合の測定波形であに対しての評価はほとんど行われていなかった。そこる。図 11 のような測定波形から，目測により TFC を計で，Intel 社製の MAX V CPLD「5M240ZT144C5N」と測する。

Xilinx 社製 Coolrunner- CPLD「XC2C256-7TQG144C」
を評価対象 LSI とし，半断線故障に対して電流テストを適用し評価実験を行った。実験では可変抵抗を故障箇所に挿入して半断線故障を模擬し，可変抵抗の値を過剰なIDDQが発生小さくしていき，どの程度小さな半断線抵抗まで検出可能かを実験的に評価した。実験においての結果では，検出可能な最小の半断線故障の大きさは MAXV では
88[kΩ]，Coolrunner- では 175[kΩ]であった。この 2 つはパッケージ形状が同じで回路規模も同程度の LSI である。実験結果より，電流テストで検出可能な半断線故障の判断線抵抗は，LSI の電気的特性で異なることが確認できた。
参考文献

図 11 測定波形例

1)玉本英夫, ”論理回路の故障診断”, 日刊工業新聞

測定結果を図 12 に示す。図 12 より，MAXV におい社, 1983 年て検出可能な判断線抵抗の最小値が 88[kΩ]なのに対2)Masao Takagi et al.，”AC Electric Field for Detecting Pin

し，Coolrunner- では 175[kΩ]と，約 2 倍の差があるこ

Opens by Supply Current of CMOS ICs”， Proceedings ofとが分かる。この結果より，検出可能な半断線故障のInternational Conference on Electronics Packaging, pp217～

抵抗値は LSI の電気的特性に依存することが確認でき

222，2004

る。

3)月本功 他，”交流電界印加時の電流テストによるCMOS IC のリード浮き検出における電界印加電圧へ

25

MAXⅤの周辺配線の影響”，平成 20 年度電気関係学会四国支Tfc[μs]20部連合大会講演論文集 p.103，2008 年154)月本功 他，”90nm プロセス FPGA の外部交流電界印

CoolRunnerⅡ

加状態でのリード浮き発生時静的電源電流測定”，平成10521 年度電気関係学会四国支部連合大会講演論文集88[kΩ]p.115，2009 年

175[kΩ]00100 200 300 400 500 600 700 800 900 10001100

5)西川大樹 他，”電流テストによる CMOS LSI のリー

抵抗[kΩ]，
平成 23
ド浮き検出に対する LSI 低消費電流化の影響”

図 12 実験結果

年度電気関係学会四国支部連合大会講演論文集 p.130，
2011 年
6) Seiya Tanaka et al, ”IDDQ Flowing Time by Voltage

5．まとめ

Waveform for Applying AC Electric Filed on Supply Current
Test”, Proceedings of International Seminar on Nanoscience

LSI 実装に生じる断線故障は一般的な機能テストでは検出できない可能性がある。この断線故障の検出に

and Nanotechnology 2016, pp.35-36, 2016

対して有用性が確認されている電流テスト法は，正常7)月本功 他， ”電流テストにおける交流電界印加用

な CMOS 回路では静的電源電流 IDDQ が流れないとい，独立行政
電圧波形形状による IDDQ 出現時間への影響”

う特徴を利用し，IDDQ 変化が測定された場合，リード浮法人国立高等専門学校機構香川高等専門学校研究紀要きありと判断する検査法である。これまでの断線故障

第 8 号，pp.133-138，2017 年

検出評価実験では，LSI のリードと基板上のパッドが完全に未接続状態となった完全断線故障に対してのみ

111