最新の半導体集積技術と超純水
LcITes†Semiconductor[n†egrc111ionU什rく叩Ure

ond

Techno一ogy

W亡什er(環)技術室

知The

improvementofsemiconductor

Mbit

DRAM

hasalreadystarted･

level

controlsurfacewafer
difficulty
rinsing

hand,

other

more

and
water

I℃ulti‑1ayerized
the

まえがwaterqualityaswellcapablecellof∇ill beき(DynamicRandom

Access

DRAM

in

aof

the∇bich

for

the

行

16

atomictheOnprocesses.

forandrequlrement
GOLDEP‑made

water

point

production

requlreS

production

quality

criticalthe博
Chifukumoreultrapure

64 Mbit

DRAM

operation.

さいCMOSが現れ,現在では主流となっている｡
先にも述べたようにMOS形FETはMetal/oxide/Memory:記憶保持操作の必要な随時書き込み読み出しメモ1)‑)については,現在各社で64Mbitの量産工場の建設が行われておSemiconductorの3層積層構造でFETを構成している｡
第1図にMOSFETの構造を模式的に示したが,ゲーTl電極ヘの電圧(現在5V)のON‑OFF(SiO2薄膜絶縁層;

り,一部で供給も始まっている｡また,次世代,次々世代
1Gbitについて研究開発が進めらについては256Mbit,れており,

bigb

producingmethodthat

rapidMbit

to muユti‑layerization
Althoughanstructure･

半導体メモリーにおける集積度の向上ほめざましく,特にDRAM

sodue

refinedcontrolis

64generation
highcleanlinessnext

is increasingandis

systemproductionrequlreS,

asof

integration

memoryThe

福Hiroyukiが,ゲート酸化膜
64MDRAM

1MDRAMで約30nI℃,で約10nm)を隔てて,半導体表層(チャンネル)の電流256Mbitではすでに試作品もつくられている｡

キァ1)ア潰度を制御することによってスイッチ機能を果たしている｡

このような高集積度の半導体メモリーの製造プロセスにおいては,現状よりはるかVL高度なクリーン化が要求されDRAM集積回路の単位メモリセ/レは†ランジスターとるとともに,超純水についてもさらに厳しい水質が要求されるものと予想される｡

キャパジグ(コンデンサー)により構成される｡トランジス

本報では64MDRAMの製造技術動向や,周辺技術を展の役割を果たしており,キャパシタの電荷の有無がメモl)メ‑はキャパシタへの電流をON‑OFF制御するスイッチ望し,これらの要求に対応できる超純水水質e,=ついて検討

1.半導体メモリー‑の状態に対応している｡キャパシタも構造的にFETと殆ど同じ3重構造(絶縁膜厚;SiO2換算で1MDRAMで約10nIⅥ, 64MDRAMで約3.5nm)であり構造が簡単であ1. 1構造る｡例えばCMOSした｡

集積回路はIC(IntegratedCircuit)とも呼ばれておDRAMではNMOSFETとPMOSFET各1個とキャパシタ1個の合計3素子よりメモl)セルが構CMOS成されており,り,一枚のシリコンチップの上にトランジスター,ダイオSRAM(Static RAM記憶保持動作の不要なRAM)と比較すると構成素子数が1/2とコンード,拭抗,コンデンサ‑等を形成し,回路を構成したものである｡俗に言うICはこのような物を指しており,辛導体IC(モノl)シックIC)と呼ばれている.これに対パクトになる｡また,

MOS

DRAMでは1FET＋1キャパシタで構成されているためさらにコンパクトになるoして一部の部品を外付けして製作されたものを混成集積回路(ハイブリッドIC)と呼んで区別している｡(‑)

半導体集積回路は使用されている素子の種類によってバOxideイポーラ形とMOSemiconductor)
S形(Metalに分類できる｡バイポーラ形はNPN,

SourceEffectnodeGateoxidei)raill

PNPトランジス

MOS形はMOSFETと言われるグーで構成されており,ET
絶縁ゲート形F(Field(＋)
GateNTransistor)で構成t),pe

̲̲二±Electr()II
N cballllel

Si()2NtⅥ)e

されている｡またMOS形には,バイポーラトランジスタ
Bi‑MOSーとMOS‑FETの両方で構成されたNチャンネル形の両方のMOSFETで構成されたCMOSIC等がある｡

ICや,

Pチャンネル形,一般的に DRAM
CMOSを指すが,28といわれているものは,

NMOS,64Kbitの終わり頃より消費電力の小P type

第1図
Fig.

1

神鋼パンテツク技報

MOSFETの構造(Nチャンネル)structure(N･channel

MOSFET

Vbl1type)36No.

3(1992/12)

第1表

Total output

集積畏による集積回路の分類
I

Table

Classification

circuit byof integratedlClassification
SSI100′･‑1100(Ultra large scale integration)>10

Monolithic icircuit : 279000000′‑′10000000

Eybrid000000

第3囲1991年!蔓の電子部品生産衝(一般電子部晶を除く)
Fig.
3 Japan's output
of electronic partsinfiscaI

256M
;

VLSI

口LSI
64M

100 M

(Excltlding ordiI】ary electronic

16M

書

Semiconductc‑r
de†,ice: 7 418

i:
circし】it

1G
LSI: 7088

ontube

1 000ノー′100 000

Ⅰ.SI (Large scale integration)
VI.SI(Very large scale integration)
ULSI

ロnit: A hundred million ),enElements/Chip<100(Small scale integration)(Mediumscale integration)

MSI: 47572

Liquid crystal

packirlg density

Total output:2797O

Unit: A1991parts)

hundredmi1ion

yen10Mく1)>

1M4)

Others : 7601
Bipolar type(Logic device.

IM⊂:(〇256 Kてコ(勺ゝ一

1CIO K⊂:‑‑‑‑1J￣￣‑‑‑‑￣‑‑64 E￣‑‑I‑‑‑‑‑I‑‑‑￣￣￣1‑I‑‑‑‑LL: 7577

device)memoryeLDq)

MOSRAM

AnalogIC
九'IOSROM: 1 896

161(九:IOSlogic device 10 89610K
4E
11くIK

'80

'90

第4図1991年度の半導体集積回路生産額の内訳
Fig. 4 The
breakdown
for Japan's outptlt

2 0nO

Year

Note:

第2園
Fig.

Starting

pointsof mass

productionof solid lines indicate

Historyof DRAM

集積度によるI

integrationlevel

CMOSる｡

Iと呼ばれ

1. 3

Cの分類を第1表に示したが,S

形のDRAMの場合には64Kbit以上がVL
4Mbit

CMOS

circuitintheOf monolithic

fiscal 1991

･再書き込みできる読み出し専用メモリー)の高集積度化
AS
I C (ApplicationSpecificlnte‑に向かうとともに,grated
Circuit:特定用途向けIC)にも注力し始めていDRAMの集積度の変化2る｡

inegratedstart

半導体メモリーの生産動向｢機械統計月報+

DRAMでは90mm2のチップ面積に( (財)通省産業調査会)によると1991

1 200万素子が組み込まれており0･8〃m以下の微細加工が年度の一般電子部品を除いた電子部品の出荷額は4兆7,要求される｡

億円である｡その内訳を第3図に,半導体集積回路生産高の内訳を第4図に示した｡
わが国における半導体集積回路の年間生産額は'91年度

1.

2

半導体メモリーの歴史

鉱石検波器の発明より始まる半導体の歴史は約90年におよぶが,ゲ)i,マニウムーランジスタ,シ1)コン†ランジス
Lタの発明･製品化の時代を経て今やデジタル集積回路,SIの時代であるといえる｡これまでの半導体の進歩を大きく分けると次のようになり,アナログからデジタルへの変化が著しい｡
1960年代:シリコントランジスタ,小規模集積回路時代
LS

1980年代:64Ⅰく‑1MDRAM,I時代1‑16KbitDRAM,において2兆7,970億円であり金額で前年度比0.9%の増加であったが,在庫は数量で前年度比34.4%の増加となMOS形半導体メった｡この半導体集積回路生産額の内,MOSRAMはほぼ80%
モリーの生産額は9,473億円で,の7,577億円を占めている｡

2.最新の半導体集積技術

1951C)年代:ゲルマニウムトランジスタ時代
1970年代:4,8bitマイクロプロセッサー

DRAMの製造において,ス}t,‑プットや歩留まり向上のためウェーハサイズのアップや高集積化が行われてきた｡ウェーノ＼サイズでは第5国のように3,4,5,6イン

4, 8, 16bitマイクロプロ

セッサー

チと大口径化が進み,現在の4‑16MDRAMでほ8イン8インチウェー/＼の面積は6イチが採用され始めている｡に示したようにDRAMの集積度はほぼ3年サイクルで4倍に向上している｡このような技術革新の波や,市場にお16Mや64MDRAMでは約2倍のンチの1.8倍であるが,チップ数を得る事が出来る｡第2表にセ/レ構造の変遷をまとめたが,これより集積度が4倍になり世代が交代する

ける二‑ズの波等が複雑に絡み合いDRAMの需要はシリと,おおよそ三拝に1970年からはDRAMの高集積化が著しく,第2図コンサイクルと呼ばれる3/‑4年を周期とした波をもっている｡現在のDRAM需要は米国景気の回復基調により徐1Mbitから4Mbitへの移行は途々に上向いてはいるが,中であり, 2世代が共存している｡

Vol.

36

No.

3(1992/12)(1)最小加工寸法が70%の割合で縮小(2)セルサイズは40%に縮小(3)チップサイズは1.5倍に増加となる｡さらに世代ごとにプロセスステップも増加し,
1MDRAMにおいて100‑200ステップであったものが16

また'91年後半より,半導体各メーカーはDRAM一辺倒からSRAMやフラッS/ユメモリ‑

572(電気的に一括消去

MDRAMでは400ステップを越える｡次世代の64MDRAM

神鋼パンテツク技報

29

2020
1K

4E

16K64E256EIM

4M16M64M256M

第 2表

セル構造の変遷

Table

2History

DRAM15∽Q)

15

ICUCell

1010I‑:ゝ+Q)

Chip

6り

空r■￣

rulesize

FLm2oxide
Capacitor
insulator

8■■lM/皿Gate10r'

Q)lgeneration

Design12

圭of cell structureareanmnm

mm2〇53'80'9()

2 0nO

History

喜12l■
2:1;5g■ョンについて沸騰超純水洗浄が注目されている｡

3.

DRAMウェ‑ハサイズの変化
564M

とくに最近ではウェーノ＼表面シl)コンの水素クーミネーシ

0Year

Fig.

16M

要となり原子レベ)I/のコントロ‑lL,が必要になってくるo2r'

第5図

14M

of DRAM

wafer

64MDRAMに要求される超純水

3.

1size

パーティクル

パーティク/レがウェーノ＼上に残留した場合,次工程がフでもこの傾向は変わらず,広い面積を均一に加工･洗浄する技術と微細加工する技術が要求される｡次に超純水の立場よりみた64MDRAMにおける要素技術およびメモリ

ォトl)ソグラフであるとピンホールや配線パタ‑ンの短絡を引き起こし,いわゆるパタ‑ン欠陥となる｡また次工程が熱酸化膜形成プロセスである場合,耐圧特性が悪化する｡パーティク)I,は洗浄水のみならずガスや空気もその原因となるので,クリーンルームについても高清浄度のもの

セル構造の特長をまとめた｡
1 64 MDRAM製造における要素技術(1) O135FLmデザインルールの微細加工技術

2.

サービスエリアでクラス100(0･1/∠m))パーティクルの許容サイズは重ね合わせ精度の1/2とされている｡重ね合わせ精度はデザインルールの概ね1/5であるから,パーティゲート酸化膜,層間絶縁膜の薄膜化

クルの許容サイズとしてはデザインルー/レの1/10となり64(4) ウェ‑ノ＼表面における原子レベ/レでのクリーン化,平坦化技術,水素グーミネーション技術(5) 8 以上の大口径ウェー/､への均一,均質な微細加工,成膜,エッチング,イオン注入技術(6) プロセス内で発生するパ‑テイクルやメタルコンタミネーションの防止技術(7) ガス,薬品の純度向上,超純水の水質向上
パーティク)1,,金属,有機物の低減,酸化膜の生成

MDRAMで0･03f皿となる｡
3. 2

溶存酸素従来はバクテ')ア対篤として100FLg/eを目安としていたが,溶存酸素は自然酸化膜を形成するという報告があり,4Mbitのころより溶存酸素の低減に関.bがもたれ始めた｡
特にデバイスが微細化しコンタクトホ‑ルの面積が減少
すると, Si表面の自然酸化膜の抵抗が影響してくる｡
求されているが,‑イアスペクト部の効果的な洗浄(9)パ‑テイク)i,,金属,などの計測管理,評価技術ると考えている｡
3. 3

セル構造

64Mbitでほ1‑5pg/e程度が必要にな

TOC

従来はバクテリアの栄養源として考えられており,殺菌

これまで集積度の向上に伴い,第2表のようにセルサイズの縮小や薄膜化が進められてきた｡
DRAMの集積度を高めていく上で,構造的な問題点としてキャパシタ面積の確保があげられる｡

DRAMの記憶動作はセル内に形成したキャパシタで行うが,ソフトエラ‑の防止などのためこの蓄積容量は25fF程度を確保する必要がある｡
SiO2換算で5nmのキャパシタ絶縁膜を使用しても25fFによってバクテリア対策が可能であったためTOCそのものにはあまり注目されていなかったo

しかしウェ‑/＼表面の有機物で汚染されると,有機物の下の酸化膜除去が不完全となりやすいことや,有機物の吸着汚染が生じた場合エビタキシャル膜が成長しないことなどが明らかになってきたo1986年にはGEのMcConneleeら1)が1･25FlmのCMOSプロセスについてゲート酸化膜(20‑25nm)のの蓄積容量を得るためにほ3･6/1m2のキャパシタ面積を必MDRAMでは要としセ)I/面積が1･5FLm2程度しかない643次元的な構造が必要となる｡

耐圧試験で検出される欠陥密度と酸化前洗浄に使用する純水のTOC値の間に第6園のような相関のあることを見いだし,TOCを20/∠g/β以下に低減するとこのプロセスで実際にほ4Mbitごろよりキャパシタが立体化され始め,の欠陥密度を低レベルで安定さすことが出来ると報告した｡この報告以後4M‑16MDRAMにおける超純水のTOCは5‑20〃g/β程度で設計されていることが多い｡
64MDRAMについては必要かつ十分なレベルは明らかにウェ‑ノ＼上に積み重ねてゆくスタック形とウェーノ＼内を利用するトレンチ形の2種類が実用化されてきた｡またキャパシタのみならずセル構造も立体化され,アスペクト比が2‑6のコンタク†ホールやトレンチの洗浄が必要となっSiO21原子層の厚みがてきた｡絶縁膜厚についてみると,0･2nmであるから,数十層のオ‑ダーでの成膜が必要とされていないが,分析機器の精度からみて1‑5FLg/e程度と考えている｡
3.

なり,成膜前のウェ‑‑表面の清浄度や平坦度が非常に重3β16Mbitでは10‑50FLg/eの溶存酸素レベルがユ‑ザより要防止(8)微細構造部,立体構造部の精密洗浄技術

2. 2(プロセスエリアでクラス1(0･05/｡m),が要求されている｡(2) セル構造の立体化技術
キャパシタの立体化,配線膜の多層化(3) 薄膜形成技術

4バクテリアバクテl)アはパーティクルと同様に形状的欠陥の原因と神鋼パンテツク技報I(oil36九o.

3(1992/12)

なる｡その他細胞内に含有する

第 3

表

集積度と超純水への要求水質

P,

Table

3

rntegration

DRAM

generation

Na,Kなどが熱処理時にシリコン結晶内に拡散し,不純物汚染の原因となる｡
制御レベ/レに明確な根拠は見16Mbitまでのあたらないが,Designru1e値は運転実績より経験的に求まった値と思われる｡
3. 5
金属

fLm

Resi sti▼ityParticle

MD･cm

>
>>
>
>

64 MDRAMでは集積度が向上した分セル面積が減少し,セSi‡ica

密度にたいする要求が厳しくなってきた｡また欠陥の種類についても従来からのウェ‑ノ＼表面required

ultrapure

E64K

256K

E

3waterquality(1M4Mー【1.2

一十2〃mCo〃m〝m

芸1壬…8ts〃皿

cfu/100 me<50‑100<10≦竺̲

fLg/e<200<100〝g/〜< 20′‑30<10<1ng/〜0.8

ト諾>18>18.1

0. 35

1 >18.2

̲】

oxygeni,g/e<2'5喜;20i<1<10三石i<0.I<5⊥10<1<1̲̲5空理<3<1<1<100<50≦空≦i!

<l.3<10<0.1

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18.25

11<o.1ng/e】
z;‑‑‑⊥=4JjrFi<10‑20≦里̲̲̲】

000ru&E,uEnit

64M』.̲】三二巨/mg

Fe‑Dissol'ed

1>17.6‑18r<50‑150Na

ル内の活性な領域の割合が増大してきたため,ウェ‑ノ､の欠陥

vs>16/‑17〝mBacter ia
TOC

level

000<50垂う<100<50<100.1

く50<201 ′･‑5<0.5のパターン欠陥や有機物の吸着から,結晶欠陥の制御に関心が払われるようになってきた｡

8()()

金属汚染は結晶欠陥の重要な原因となり接合リ‑クや耐Relativeo一='→圧劣化を誘発し,デバイスの特性や製造歩留まりに悪影響を及ぼす｡金属の汚染源としては加工プロセスにおけるプラズマ装置内,イオン注入装置内でのスパッタリングや澱送装置の摩耗発車,ウェッ†処理での薬品や超純水からのdefect･B

density‑￣￣￣◆ーTOCpolishing,.⊂､na【:q)｢コsupplyU(リ(D｢コU(⊃トq)>'L(て:q)

金属の吸着がある｡これらの金属汚染の結果次のような障害を引き起こす｡(1)バルク内で深い準位を作り,∝M

DRAMの保持時間特A九.■I JJ AS0NI)

JFM

1984

性を劣化させる｡(2)

SRAMの微少リーク電流の原因となる｡(3)熱処理を繰り返すことによってウェーノ＼の表面に凝第6図6集し,条件によっては酸化･拡散時に発生する積層欠陥の原因ともなる｡
金属汚染レベルとウェ‑ノ＼に対する影響についての研究

MJS･0etal (1))

Relationof defectultrapurevaterilldensity(McConneleeOXideandTOClevel

再結合ライフタイムはウェ‑ノ＼表面不純物濃度に比例して低下し,ウェ‑ノ､表面のFe濃度は1010atoms/cm2以下

むすぴにする必要性を示している｡
これらの研究よりウェーノ＼の結晶欠陥のレベルよりみた
許容金属量は1010atoms/cm2以下であり,超純水の水水に要求されるグレードは当然16MDRAMの場合より一質基準値としては精度(特にオンラインにおける分析精度)の下限値に近かFe<10ng/eCu<10ng/ど

664n4I)RAMに要求される超純水水質

これまでの各世代のDRAMに要求されてきた超純水水
質と64MDRAMに要求されるであろう水質を第3表にまとめるとともに,当社のGOLDEP製超純水装置の供給可能水質3)を示した｡

0･05Flm以下では精度ィクルカウンタ‑で測定出来るが,よく測定することが難しくなる｡金属類でも全金属で10No.

3(1992/12)

行ってゆきたいと考えている｡〔参考文献〕) P･ A･of 5th

TOCおよび溶存酸素はほほ分析計の分析下限値に近い｡また微粒子は0･07/∠mではパーテ36

当社技術研究所にはGOLDEP製超純水製造装置が設置されており,また微量金属分析装置も導入されたので,今後は水質管理を中心とした運転管理面でのデータの収集を

1

本表の水質預目の内,Vol.

段と厳しいものになっており,項目によっては現在の分析なってくると考えられる｡

64MDRAM

では全金属壌度として10ng/ど以下の水質が必要と考えている｡
3.

64MDRAM対応の超純水水質について検討した｡超純ったりそれ以下のものもあるため,今後は水質の分析方法や管理方法が超純水製造装置の性能とともに重要な課題とが必要となる｡
これよりinetal (1))

ng/e以下とすると,個々の金属では1ng/e程度の分析精度を要求されるので64MDRAM対応の超純水では製造技術とならんで分析技術が重要であるといえる｡

がいくつかなされている｡例えば下野ら2)は少数キャリア

AJ

1985

酸化膜欠陥密度と洗浄純水のTOCとの相関関係(McConnelee

Fig･A

McConnelee,

Semiconductor

S. ∫.Poirier, R. flanselka
Pure

WaterConference,;Proceedings

SamFrancisco(1986. 1)
2) ￣F野, ii:;超LSIウルトラクリーンテクノロジーワークシ
NovemberョップNα1プロシーディング,
3)牛越健一ら;ウ/L,トラクリーンテクノロジ‑,(1991), p. 57

神鋼パンテツク技報ll1989p.

49

Vol.3,No.

13J