研究論文

JSD 学会誌 システムダイナミックス No.9 2010

システムダイナミックスによる DRAM 市場における周期的変動の考察～モデル構築と基本メカミズム～
Fundamental Consideration for Cyclical Behavior of
DRAM Market with System Dynamics Model:
Market Model and Dynamics
小川 貴史（Takashi Ogawa）
筑波大学大学院 ビジネス科学研究科 博士課程
ogawa@gssm.otsuka.tsukuba.ac.jp
Abstract : Cyclical behavior of DRAM (Dynamic Random Access Memory) market has been well-known as amain cause of so-called “Silicon Cycle”. However, the quantitative understanding of dynamics has not beenstudied enough and the unpredictable market behavior remains an industrial issue to be understood inelectronics industry. As a new approach to address the issue with system dynamics method, the generalmarket model for DRAM market, which contains specific model-functions for yield improvement in DRAM
production and price decline with learning-curve effect, was constructed on a base of Commodity Production
Model by Meadows and Sterman. In this study, the simulation results of DRAM market by “Single
Generation Market Model” and historical market data were compared and evaluated to consider the behaviorof supply and demand gap, which is driven by several delay effects, and price variation in the market.
Furthermore, the simulation result by “Multi Generation Market Model”, which deals with seven generationsof DRAM market, successfully reproduced an approximate cyclical behavior which has been observed in themarket. The result showed a potential that “Multi Generation Market Model” with further detail dynamics
for the generation shift could approach to an understanding for mechanism and behavior of cyclicality in
DRAM market.
キーワード：Silicon cycle, Commodity cycle, Supply and Demand, Semiconductors, Electronics

要旨：DRAM(Dynamic Random Access Memory)市場における周期的変動は「シリコンサイクル」の主因として古くから知られているが、未だに、そのメカニズムの定量的理解が不十分であり、未解決の産業課題となっている。
今回、システムダイナミックス(System Dynamics:以下 SD と略す)によるメカニズム理解への新たなアプローチとして、Meadows, Sterman らにより提唱されている Commodity Production Model をベースに、DRAM 市場特有の学習曲線効果による歩留まり向上及び価格下降をモデル化した DRAM 市場モデルの構築を行った。本研究では、単一世代の DRAM 市場モデルを用いたシミュレーションを行い、実績データとの比較から、遅延効果により生じる需給ギャップの挙動及び価格変動の考察を行った。さらに、この考察に基づき、7 世代の DRAM 市場を同時に取り扱った多世代市場モデルにより DRAM 市場のシミュレーションを行ったところ、シミュレーション結果は、過去に観測された市場の周期的変動を近似的に再現し、多世代市場モデルにさらに詳細な世代シフトのダイナミックスを織り込むことにより、周期的変動のメカニズム及び挙動の理解にアプローチできる可能性を示した。
１．はじめに
１．１ 研究背景及び課題
半導体産業は、70 年代から目覚しい発展をとげ、今や重要な基幹産業となっており、2008 年の世界半導体市場は 2550 億ドルに達している。こうした半導体市場の発展過程においては、市場の山及び谷を周期的に繰り返す、
いわゆる“シリコンサイクル”と呼ばれる現象が古くから知られている。半導体産業は、過去２0 年以上にのぼり、サイクルによる好不況を繰り返している。需要のピーク時には生産能力の不足による供給逼迫が顕在化する
一方、需要のボトム時には、大幅な生産過剰に陥り、工場閉鎖や大幅な人員削減などのリストラ策を迫られてき45

JSD 学会誌 システムダイナミックス No.9 2010

た。このため、このサイクルにいかに適応し生産を行うかが、未だに伝統的な経営課題となっている。こうしたサイクルの発生原因は、過剰投資による需給バランスの崩れによることが古くから指摘されているが、必要に応じて市況分析が報告されているのみで、そのメカニズムに関する定量的理解は十分には得られておらず、先行研究は極めて少ない。過去のトレンド分析では、サイクル周期はおおよそ４年であることから、オリンピックや米国大統領選などの特需に関連があるとも指摘されているが[1]、近年では、半導体需要がデジタル民生電子機器へ多様化しているのに加え、産業の成熟化とともに半導体企業の寡占化が進んでいることから、そのサイクル挙動は薄れつつあるとの指摘もなされており、本質的な理解が不足しているが故に未だ効果的な経営指針を定めることができない現状にある。
DRAM(Dynamic Random Access Memory)は、パーソナルコンピューターをはじめとする主要電
百万ドル
Billion MB
子機器に導入されている記憶デバイスである。
14000
350
そのビット需要は、いわゆるムーアの法則[2]DRAM金額市場による周期的なテクノロジー進化を伴い、指数
12000
300
ビット出荷
関数的成長を示している。その市場規模は近年
10000
250
では全半導体市場の約 10%を占めており、2008
年では 244 億ドルに上っている。このテクノロ
8000
200
ジーシフトを伴う需要増加に対して、需給バラ
ンスは、常に供給不足、供給過剰を繰り返すた
6000
150
め、市場は周期的な変動を示し、“シリコンサ
4000
100
イクル”の主要因となっている。
図 1 は、1985 年から 2008 年における DRAM 市
2000
50
場の四半期毎のビット出荷及び金額市場の推移
を示しており、金額市場は 1985 年以降、周期的
00な変動を繰り返している。
85Q1 88Q1 91Q1 94Q1 97Q1 00Q1 03Q1 06Q1
また、DRAM 産業は巨大な設備投資産業として
出所:Gartner
も知られている。先端微細化技術を主体とした
図 1 DRAM 市場の推移
次世代 DRAM 生産設備に必要とされる投資は膨れ上がり、現状では数千億円規模の投資が必要とされており、その投資リスクは益々、増大している。2009 年では、2008 年後半に再び顕在化してきた過剰供給に加え、“リーマンショック”に端を発した世界的経済危機に見舞われ、メモリー産業では、数社のベンダーが倒産したのに加え、存続した企業に対しても公的資金の投入が議論されたことは記憶に新しい。現状、DRAM 企業の寡占化やデジタル民生機器市場の拡大による需要の多様化などから、従来の周期性は薄れるとも憶測される一方、そのメカニズムの定量的理解が欠如していることから、その将来動向について、信頼をもった見解を題すことが困難な状況にある。このようなことから、DRAM 市場の周期的変動に対する理解及び考察の意義は大きく、未だ産業課題として存在している。
１．２ 本研究の目的
以上のような産業課題解決に対する一歩として、本研究では、SD により、DRAM 市場の周期的変動の基本メカニズムを検討することを目的として、市場モデルを構築し、観測された市場データとシミュレーション結果との比較及び考察を行う。本論で取り上げる具体的な研究内容は以下のようである。
1.

Meadows[3], Sterman[1]らにより、提唱されている Commodity Production Model をベースに DRAM 市場のモデルを初めて構築する。この際、モデルの緻密さよりも、周期変動に起因していると考察される過程のみを考慮する。また、構築する市場モデルは、DRAM 市場の特性を包含し、モデルの新規性として以下の特徴を備
えている。



ロジスティック成長モデルの導入により、出荷データから世代別 DRAM 需要を推定することで、需要の世代シフトの推移を SD モデルとして実現する。
DRAM 生産に特徴的な学習曲線効果を SD モデルに取り入れ、歩留まり向上及びコスト低減による価格下
落の効果をモデル上で再現する。
46

JSD 学会誌 システムダイナミックス No.9 20102.

過去 23 年間に観測された市場データと構築されたモデルによるシミュレーション結果との比較を行い、さまざまな遅延効果により生じる需給ギャップの挙動及び価格変動への影響の考察を行う。

3.

世代シフトを伴う需要推移に対して、２の結果を考慮した多世代モデルによるシミュレーションにより、過去に観測されている DRAM 市場の周期的挙動が再現されるかの検証を行い、周期的挙動のメカニズム及び挙動の理解に対して、将来における多世代市場モデルの適用可能性を示す。

２．先行研究２．１ 産業サイクル一般に関する先行研究
はじめに、本研究に関する先行研究について述べる。周期的変動を伴う市場推移は、半導体産業以外の産業においても古くから観測されており、研究が行われている。研究されている産業サイクルの多くは、総じて、コモ
ディティサイクルとして取り扱われている。大規模な生産設備等が必要とされる産業においては、プロダクトの需要増加に対し、供給能力を増加させ、需給バランスを均衡させる過程において、供給能力の増強に一定の遅延が生じるため、需給バランスの均衡がとれず、需要及び価格に周期性(コモディティサイクル)が生じると説明される。この際、需要は経済サイクルの影響を受けるが、コモディティサイクルは、各産業の構造や特徴等に影響されるため、必ずしも経済サイクルとは一致しない[5]。
コモディティサイクルは、亜鉛、銅などのメタル市況[6]をはじめとして、畜産市場では、養豚[7]、畜牛[8]、養鶏[9]、養卵[10]、さらに農作市場では、檸檬[11]においても認知されている。また、そのサイクル現象は、それぞれ、Hog Cycle, Cattle Cycle, Chicken Cycle、Egg Cycle、Lemon Cycle と呼ばれている。
コモディティサイクルの主な研究アプローチ方法としては、１)ミクロ経済理論によるアプローチ（くもの巣理
論）２)SD によるアプローチが知られている。Hog Cycle, Cattle Cycle, Chicken Cycle など、農業分野における産業サイクルの初期の研究では、くもの巣理論[12]によるアプローチが試みられたが、1)実際の市場における
ストック/フロー構造が取り入れられていない。（在庫、仕掛品、生産キャパシティ等) 2）時間的に離散なモデルである。3）変化に対する時間的なインターバル（反応の遅れ）の効果が取り入れられていない等の欠点が問題となった。Meadows は、くもの巣モデルでは取り入れることの難しかったこれらの因子を含むモデルを SD により構築し、Dynamic Commodity Cycle Model として提唱した[3]。
また、工業分野では、製紙[13]、化学製品[14]、石油[15]の市場のサイクルについても研究対象として取り上げられており、90 年後半では、テクノロジーベースのコモディティ市場に対しても、研究アプローチがなされてきている。テクノロジーベースのコモディティ市場の先行研究としては、オイルタンカー市場[16]、航空市場[17]やテレコム市場のダイナミックス[18]が報告されている。製造産業以外のコモディティ市場の研究では、不動産需要の周期性をコモディティサイクルとして分析した研究例がある[19]。 さらに、Meadows 以来、コモディティ
サイクルのモデルの一般化も、Henry[20]、Sterman[4]によって、新たに提唱されている。
２．２ 半導体産業サイクルに関する先行研究
コモディティサイクルに関する研究は比較的古くから行われている一方、半導体産業サイクルを直接の研究題材とした事例は少ない。特に学術雑誌に発表された研究例は稀少であり、大部分が、調査機関の報告書や学位論文に限られている。サイクル挙動のメカニズムに関する先行研究は、サイクル挙動の定性的考察及びサイクルパ
ターンの分析に関するものが知られている。
1980 年代中盤から 1990 年代では、DRAM 産業が台頭し、DRAM 市場のサイクル挙動が初めて顕在化したことから、
そのメカニズムに関する定性的考察が行われている。
長島[21]は DRAM の世代交代を伴う需要推移及び価格低下の動きから、世代交代を前にした新製品の供給不足と世代交代を境にした製品価格の急落がシリコンサイクルを招くと説明している。また、岡田[22]は、累積生産量と学習曲線による価格低下の経験則から、DRAM 世代交代時に、半導体の生産額には、“半導体の波”と呼ばれる波形が生じることを考察している。
これらの研究はいずれもサイクル現象の考察に留まっているが、サイクル現象のメカニズムの理解にアプローチした唯一の先行研究として、SD の手法を用いた VanBree[23]による先行研究がある。同氏は SD により半導体生産における生産能力、テクノロジー、価格、財務・コストの相関及びダイナミズムをモデル化し、過去の半導体市場の挙動パターンを分析し、その影響因子について検討している。
１．１で示した課題に対する研究の視点としては、1)サイクルの実証分析及び 2）サイクル要因の特定と影響度の評価が考えられるが、いままでの先行研究では、1)の研究課題への部分的なアプローチに留まっている。長47

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島 ,岡田は DRAM 市場に着目し、サイクル挙動の考察を行っているが、いずれも定性的な考察に留まっており、
また、実際のビジネス状況に関連づけた考察は行っていない。VanBree は、SD モデルにより、サイクル挙動の定量的評価を試みているが、半導体市場の一般的なモデルを対象としており、DRAM 市場に特化したものではない。
また、挙動の再現に至っておらず、サイクル要因の影響因子に言及しているが、その影響度については、評価は行っていない。
本研究では、“シリコンサイクル”の主要因と考えられる DRAM 市場の周期的変動に着目し、従来の先行研究では得られていなかった、その基本メカニズムに対して新たな知見を得ようとするものである。
３．モデル構築
３．１ DRAM 市場モデルの基本構造
以上の先行研究を踏まえ、本研究では半導体サイクルの主因となる DRAM 市場に焦点を当て、SD モデルを構築する。その折、モデル構築の目的及び指針は以下のようである。
1.

2.
3.

モデル対象は、実績データを参照し実際の DRAM 世界市場を対象とする。ただし、市場のサイクル挙動のメ
カニズムを考察することを目的とし、挙動に関連すると考えられる骨格のみをモデル要素として包含する。
このため、必ずしも緻密な市場描写を目的としない。
モデル要素としては、Sterman らにより、提唱されている Commodity production model をベースとする。
DRAM 市場に関する先行研究や過去の市場考察から得られている産業知見（過去の経験）を、SD モデルとして取り入れる。

図 2 に構築するモデルの基本構造を示す。モデルは、DRAM のテクノジー世代(DRAM１から DRAM7)ごとに、需要セクター、生産セクター、キャパシティセクター及び価格・出荷セクターから構成されており、各世代において算出された結果は合算され、実績データと比較検討される。以下に、モデルの各セクターの主要な要素及びその関係を示す。
A)
B)
C)
D)

需要セクター：ロジスティック成長モデルに基づき、世代ごとにビット需要を生成させる。同時に、必要とされる生産キャパシティ需要を算定する。
生産セクター：生成されたビット需要に従い、生産工程のモデルを担う。
キャパシティセクター：生産セクターとリンクし、実際に必要とされる生産キャパシティ増設の動きを担う。
価格・出荷セクター：生産セクター及びキャパシティセクターとリンクし、累積生産量から単位価格の推移の算定を行なう。また、シミュレーションされたビット出荷から金額市場の推移の算定を行なう。

DRAM1:

需要セクターキ ャ パシティセクター

DRAM1:

DRAM1:

生産セクター

価格・出荷セクタート ー タル
DRAM市場

DRAM1

ビット出荷ユニット出荷
金額出荷
トー タル
ビット需要

DRAM7
実績データ
DRAM7:

DRAM7:

DRAM7:キ ャ パシティセクター

生産セクター

価格・出荷セクター

図 2 DRAM 市場モデルの基本構造

48

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３．２ 需要セクター
DRAM 市場の大きな特徴として、周期的なテクノロジー進化を伴った需要成長が挙げられる。図 1 に示したように、メモリーのビット需要は PC をはじめとする電子機器需要の増加と供に、指数関数的増加を維持している。
百万ユニット

2500

1Mb
4Mb
16Mb
64Mb
128Mb
256Mb
512Mb
1Gb
2Gb

2000
1500

1000
500
0

85Q1 88Q1 91Q1 94Q1 97Q1 00Q1 03Q1 06Q1
出所：Gartner
図 3 DRAM ユニット出荷の推移

一方、こうしたビット需要は周期的なテクノロジーシフトを伴っており、いわゆるムーアの法則に従い、チッ
プ当りのビット密度は周期的に増加し、チップ需要のテクノロジーシフトが起こる。 図 3 に世代別の DRAM ユニ
ット出荷推移の実績データを示すが、チップ当りのビット密度は、64Mb 世代までは 4 倍で増加し、それ以降は 2倍で増加して、周期的なシフトを繰り返している。
農作市場のような多くのコモディティサイクルでは、単一の物量的な需要そのものが、周期的変動を示す事例が多い。本研究で対象とする DRAM 市場は、この点において、従来、研究対象とされたコモディティ市場とは大きく異なっており、この需要のダイナミックスをモデルとして考慮する必要がある。

Δt
N(t)

1)累積ビット需要の定式

N( t ) kk ln(81)t  tm 
1  exp t2)世代ビット需要の定式

k/2

D(t ) tm

time

dN (t )
dtkln(81)
 ln(81)t  tm  tf 
exp tt ln(81)1 exp  t t  tm  tf  




2

図 4 ロジスティック成長モデルと DRAM ビット需要の定式

DRAM 市場における世代シフトに関しては、いくつかの先行研究が知られている。Mahajan ら[24]は、拡散モデルにより、市場における次世代製品の浸透を考察しており、Victor ら[25]は、各世代のメモリーの累積ビット出
荷がロジスティック成長モデルに従うことから、非線形回帰分析により、世代交代の考察を行なっている。本研
究では、モデル化が比較的容易なことから、実際の市場データを用いて、ロジスティック成長モデルにより、各世代の DRAM 需要の推定を行なった。
Meyer ら[26]、によるロジスティック成長モデルに従えば、時刻 t における DRAM の累積ビット需要 N(t)は、図49

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4 のような S 字カーブを描き、その定式は図中の１）式で表すことができる。ここで、k は需要のピークレベル、Δt は k が 10%レベルから 90％レベルへ達するまでの期間、tm は、k/2 に達する時間を示している。また、ln(81)は自然対数で表された定数を表している。この定式を用いれば、各世代の DRAM の累積ビット出荷データを回帰することにより、世代ごとに各パラメーターを推定できる。さらに、累積ビット需要の定式を時間 t に関して微分すれば、２）式で示すように世代毎に、世代ビット需要を推定できる。このようにして算出されるプロファイル
を、SD モデルの DRAM 需要推移のベースとした。また、 多世代モデルにより DRAM 市場の周期的挙動の最適化シ
ミュレーションを行う際には、需要推移と出荷実績データの時間差を最適化するために、パラメーターtf を導入している。
３．３ 生産セクター
３．２で推定された世代ごとのビット需要推移はチップ面積需要に変換され、生産工程を担う生産セクターへ
インプットされる。DRAM 生産では、性能及び生産効率の向上（ウェハあたりのチップ数の増加）を目的として、生産時系列とともに、微細化技術によるチップシュリンクが行なわれている。モデルでは、面積需要への変換に際して、このチップサイズの減少推移を考慮している。図 5 は生産セクターモデルの因果ループ構造を示している。生産セクターは、DRAM 受注(フロー)➝DRAM 受注 Backlog(ストック)➝生産(フロー)➝DRAM 生産(ストック)➝生産管理(フロー)の工程を骨格としている。また、生産管理では DRAM 生産から算出された DRAM 生産量に累積生産量から求められる歩留まりを掛け合わせ、実効的な出荷量を算出している。同セクターは以下のループ構造を有している。
B1: DRAM 受注、期待生産量、実行生産稼動率、生産、DRAM 受注へ至るネガティブループ
B2: DRAM 受注、期待生産量、キャパシティ、生産、DRAM 受注へ至るネガティブループ
B3: DRAM 受注、Backlog 補正、必要キャパシティ、キャパシティ、生産、DRAM 受注へ至るネガティブループ
R1: 生産、生産管理、DRAM ウェハ出荷、必要キャパシティ、キャパシティ、生産へ至るポジティブループ
R2: 生産管理、生産ユニット増加、累積ユニット、歩留り、生産管理へ至るポジティブループ
特に、R2 は生産技術の習熟により、累積生産に対して指数関数的に歩留りが向上するという DRAM 市場の特徴の一つを反映しており、累積生産量に対して S 字曲線による歩留り推移を仮定している。また、遅延効果として
は、受注遅延(平滑化遅延)、生産遅延(3 次の遅延)及び出荷遅延(3 次の遅延)が導入されている。
キャパシティ
+
+
B1

実行生産
稼働率

+

必要キャパ
シティ

期待稼働率

+

DRAM生産+DRAM受注

R2

+

+

生産管理
B2

+

-

DRAM受注
Backlog

B3
期待生産量+++R1

DRAMウェハ出荷

Backlog補正

キャパシティウェハ出荷比+

図 5 生産セクターモデルの因果ループ構造

50

+
歩留まり

+

生産

+

+

+
累積生産
ユニット

生産ユニット増加+

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３．４ キャパシティセクター
DRAM 産業は周期的なテクノロジーシフトを伴う需要隆起に応じて、巨額な設備投資を必要とする設備産業として知られており、キャパシティセクターでは、DRAM 需要に対応した生産キャパシティの動きがモデル化されている。生産キャパシティは、DRAM の生産能力を表し、ウェハ面積換算量(平方インチ)で表わされる。キャパシティ
セクターは、キャパシティオーダー(フロー)➝キャパシティ在庫(ストック)➝キャパシティ増加(フロー)➝キャパシティ(ストック)➝キャパシティ償却(フロー)の工程を骨格としている。また、同セクターには、図 5 の生産
セクターからリンクし、生産から期待稼働率または必要キャパシティを介する 3 つのネガティブループ（B1 からB3）、生産からウェハ出荷、必要キャパシティを介するポジティブループ(R1)がある。
図 6 はキャパシティセクターにおける因果ループ構造を示しているが、同セクターでは、R4 から R7 の 4 つのポジティブループ、B4 のネガティブループが介在している。B4 は、図 5 の R1 とは逆に、キャパシティ増加により、必要キャパシティが減少する効果を示している。一方、R4 は、現在のキャパシティ在庫と期待在庫の補正からなるループであり、R5 はキャパシティ償却の補填によるループである。また、キャパシティの変化は、リファ
レンスキャパシティ及び補正期待キャパシティを通じて、期待キャパシティに影響を与える(R6 及び R7)。ここでリファレンスキャパシティとは、前期のキャパシティからの外挿による予測値であり、期待キャパシティは、これにキャパシティ増強に対する期待を表す係数（リファレンスキャパシティ因子）を乗じて、推定される。さらに、キャパシティ増加、期待キャパシティ在庫、補正期待キャパシティは、キャパシティ増加遅延(3 次の遅延)、
期待キャパシティ在庫時間（1 次の遅延）、補正期待キャパシティ時間（1 次の遅延）として遅延効果を含んでいる。
-

キャパシティ在庫補正+

キャパシティ在庫

R4+

期待キャパシティ在庫++

キャパシティ償却

キャパシティ増加

+

期待稼働率
+
+

+

キャパシティ

DRAMウェハ出荷R6必要キャパシティ
オーダー率

+

-

R7

キャパシティ-ウェハ出荷比+

キャパシティオーダー
+

+

R5

補正期待キャパシティ

++リファレンスキャパシティ
+

+

B4

期待キャパシティ+

必要キャパシティ

図 6 キャパシティセクターモデルの因果ループ構造

３．５ 価格・出荷セクター
価格・出荷セクターでは、生産セクターで算出されたユニット市場出荷に、ユニット実効価格を掛け合わせて、出荷金額が算出される。図 7 は、算出される DRAM 出荷金額の因果ツリーを示している。ユニット実効価格は、生産セクターで算出された累積生産量を用い、実際の市場データから得られた累積生産量に対する学習曲線によるコスト低下の経験則(学習曲線効果)により、価格下降を再現している。さらに、シミュレーションでは、キャパ
シティ需給ギャップの効果も取り入れ、その実行価格及び出荷金額への影響も検討している。

51

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累積生産ユニット
DRAMユニット実効価格

キャパシティ需給バランス効果
DRAM出荷金額

ユニット市場出荷

DRAMウェハ出荷

図 7 価格・出荷セクターの因果ツリー構造

４．シミュレーション結果及び考察
４．１ モデル期間及びパラメーターの推定
はじめに、DRAM 市場モデルに導入されるビット需要推移を推定する。モデル期間は、1985 年第 1 四半k(百万 MB) t m(四半期) Δt(四半期) 期から2008 年第4 四半期とし、
1Mb, 4Mb, 16Mb, 64Mb,
1Mb
6.39E+02
30.6
26.5
128Mb, 256Mb, 512Mb の７世代の DRAM 需要をモデル対象とした。また、本研究で用いられた実績データ
4Mb
3.98E+03
43.9
23.4
は、
過去の DRAM に関する先行研究[25][27][28]でも16Mb
2.19E+04
57.4
28.0
用いられている米国調査会社 Gartner 社( 旧64Mb
6.59E+04
64.2
21.9
Dataquest 社)のデータを参照している。ビット需要
128Mb
1.26E+05
71.7
21.2
推移の具体的な推定は、図 2 で示した実績データか
256Mb
4.98E+05
80.0
17.2
ら、累積ビット数を非線形回帰分析により、３．２
512Mb
1.52E+06
90.8
12.3
で示したロジスティック成長モデルの各パラメーター(k, Δt, tm)を決定することで得られる。
このとき、算出された各パラメーターを表 1 に、また、求められた各世代の DRAM のモデル期間におけるビット
需要推移を図 8a 及び 8b に示す。ただし、1985 第 1 四半期を時間軸の原点としてある。
表 1 DRAM 需要モデルのパラメーター

百万 メガバイト3500

百万
1600003000

1Mb140000128Mb

4Mb

120000

256Mb

2500

16Mb

100000

64Mb

80000

2000
1500

メガバイト

512Mb

60000

1000

40000

500

20000

0

0
1

12

23

34

45

56

67

78

1

89

12 23 34 45 56 67 78 89

四半期

四半期

図 8a 推定された DRAM ビット需要の推移(1Mb～64Mb)

図 8b 推定された DRAM ビット需要の推移(128Mb～512Mb)

52

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４．２ 単一世代の DRAM 市場のシミュレーション及び考察
前章で構築された SD モデルは、
表 2 に示す遅延及び補正時間による遅れの効果や期待キャパシティの効果を含んでいる。ここでは、これらの効果がシミュレーション結果に及ぼす主な影響について考察する。本章では、第3 章でモデル化した DRAM 市場の基本的挙動を考察するため、単一世代の DRAM に注目し、市場シミュレーションと実績データの比較による考察を行う。シミュレーション及び考察の対象としては、モデル期間における中間世代に対応している 64Mb DRAM を取り上げる。このとき、ケーススタディとして行ったシミュレーションにおける各パラメーターの条件を、表 3 として示す。表に示すように、Case1 及び 2 は生産セクターにおける遅延効果のシミュレーション、Case3 及び 4 はキャパシティセクターにおける遅延効果のシミュレーション、Case5 から 7は期待キャパシティに関するシミュレーションの条件をそれぞれ示している。
表 2 モデルで考慮される遅延及び補正時間による遅れ
モデルセクター
生産セクター

キャパシティ・セクター

遅延・補正時間役割

受注遅延

需要が生じて受注するまでの時間

生産遅延

生産過程に要する時間

出荷遅延

生産終了から市場出荷までの時間

キャパシティ増加遅延

増強決定から稼働までに要する時間

キャパシティ補正時間

キャパシティ需要が生じて増強オーダーするまでの時間

キャパシティ在庫補正時間期待されるキャパシティ在庫(未稼働分）までに調整される時間

Backloｇ補正時間期待される生産Backlog量にまで調整されるのに要する時間

表 3 シミュレーションにおけるパラメーターの条件
シミュレーションケース及び内容

リファレンスRef.

受注遅延(四半期)
生産遅延(四半期)
出荷遅延(四半期)
キャパシティ増加遅延(四半期)
キャパシティ補正時間(四半期)
キャパシティ在庫補正時間(四半期）
Backloｇ補正時間(四半期）

RC係 数 a
RC係 数 b

キャパシティ・セクターにおける遅延・補正時間
の効果
Case3
Case4

生産セクターにおける
遅延効果

0.10
0.10
0.10
0.10
0.10
0.10
0.10
4.00
0.08

Case1

1.00
1.00
1.00
0.10
0.10
0.10
0.10
4.00
0.08

Case2

2.00
2.00
2.00
0.10
0.10
0.10
0.10
4.00
0.08

0.10
0.10
0.10
4.71
1.01
0.10
0.10
4.00
0.08

0.10
0.10
0.10
1.47
3.47
0.10
0.10
4.00
0.08

期待キャパシティの効果
Case5

0.10
0.10
0.10
3.30
1.50
0.10
0.10
4.00
0.08

Case6

Case7

0.10
0.10
0.10
1.76
1.21
0.10
0.10
13.50
0.68

0.10
0.10
0.10
1.76
1.21
0.10
0.10
30.00
2.00

４．２．１ 遅延及び補正時間の効果による影響
４．２．１．１ 生産セクターにおける遅延効果
生産セクターモデルでは、受注、生産及び出荷に関して遅延効果を含んでいる。図 9 は、入力されたビット需要に対して、遅延効果を導入しないケースと導入したケースのビット出荷のシミュレーション結果を示している。
遅延効果がほとんどないケース(Ref.)と比較して、遅延効果を導入したケース(Case1 及び 2)では、ビット需要に対して、プロファイルが時間軸に対してシフト（遅延シフト）を起こし、かつ需要に対しオーバーシュートが起こる。遅延の長さによりこれらの効果は促進されるが、遅延は 1～3 ヵ月である場合が多く、この遅延範囲においては、遅延シフトの効果が支配的となると考察される。また、リファレンス(Ref.)では、すべての遅延効果のパラメーターをゼロにきわめて近づけているため、計算の不安定性による揺らぎが観測されるが、これは、遅延パラメーターの増大とともに消失する。
6M

10 M

Case1

Case4
7.5 M

ビット需要

ビット出荷[ K MB ]ビット出荷[ K MB ]

4.5 M

Case2

3M

Ref.

1.5 M

Case3
5M

ビット需要

出荷実績

2.5 M

0

0
0

6

12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

図 9 生産セクターにおける遅延効果

06

12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

図 10 キャパシティセクターにおける遅延・補正時間の効果

53

JSD 学会誌 システムダイナミックス No.9 2010

ビット出荷のピーク値 [K MB]

ビット需給ギャップ[ K MB ]４．２．１．２ キャパシティセクターにおける遅延・補正時間の効果
ビット出荷に大きな影響を与えるキャパシティセクターにおける遅延には、キャパシティ増加遅延及びキャパシティ補正時間がある。図 10 に、遅延及び補正時間の効果を導入したケース(Case3 及び 4)のビット出荷のシミュレーションを示す。遅延を導入した場合には、ビット需要に対して、オーバーシュートの効果が顕著となる。
また、実際のビット出荷の実績データの推移も非対称で、かつシミュレーションと類似して急速な立ち上がりを示しており、オーバーシュートの効果がビット出荷に影響していることが推察される。
図 11 は、キャパシティ増加遅延を増加させた場合のビット需要に対する需給ギャップの挙動を示している。これより、遅延が長引くとオーバーシュートの効果により、需給ギャップが供給不足から供給過剰へ急転するのが分かる。
さらに、キャパシティ増加遅延によるビット出
3M
遅延=7.0荷のオーバーシュートの挙動はキャパシティ補正
時間(キャパシティ需要が生じて増強オーダーを2M
決定するまでの時間)に依存している。図 12 は、
遅延=6.0
供給過剰
キャパシティ増加遅延とビット出荷のピーク値の1M
遅延=5.0推移を示している。キャパシティ増加遅延が長引
遅延=0.1
くほど、ピーク値は増加し、オーバーシュート挙0
動は促進されるが、この挙動はキャパシティ補正
時間(CP 補正時間)に依存していることがわかる。
-1 M
すなわち、キャパシティ補正時間(CP 補正時間)が供給不足
長くなるに従い、短期間のキャパシティ増加の遅-2 M
れで、オーバーシュートが大きくなっている。半0 6 12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
導体生産設備におけるキャパシティ増加遅延は、
四半期
一般に 1～1.5 年程度であり、この生産設備の建設
図 11 キャパシティ増加遅延によるビット需給ギャップの変化の遅れがビット需給バランスの崩れに大きく影響するとの見方が多いが、実際のバランスの崩れは増強オーダーを決定するまでの時間に大きく依存していることが分かる。シミュレーション結果では、補正時間が短いほど、キャパシティ増加遅延に対するオーバーシュート
効果は抑制されている。このことから、経営的視点の考察として、キャパシティ需要の早期の感知とキャパシテ
ィ増加の決定の迅速性が、需給バランスの均衡の上では、重要であることが示唆される。

16
14
12
10
8
6
4
2
0

CP補正時間=0.1
CP補正時間=0.3
CP補正時間=0.5
CP補正時間=1.0
CP補正時間=1.5
CP補正時間=2.0

0

2

4

6

8

10

12

キャパシティ増加遅延 (四半期)

図 12 キャパシティ補正時間とキャパシティ増加遅延によるビット出荷のピーク値の変化

４．２．２ 期待キャパシティに対する考察
図 6 の因果ループに示したように、生産キャパシティは、期待キャパシティにより牽引される。期待キャパシ
ティとは、
必要キャパシティ及びリファレンスキャパシティ(RC)から演繹されるキャパシティターゲットであり、期待キャパシティは、リファレンスキャパシティ因子(RC 因子)と２つのリファレンスキャパシティ係数(RC 係数)a 及び b により決定される。このとき、モデル上での期待キャパシティに関連する各変数は表 4 のようにまとめることができる。
54

JSD 学会誌 システムダイナミックス No.9 2010

表 4 期待キャパシティに関連する変数の概要

変数

変数の概要
必要キャパシティ
生産セクターにおける期待Backlog値へ補正するために必要なキャパシティ
リファレンスキャパシティ(RC)
過去のキャパシティ推移から導かれる一期先の外装値(予測値)
リファレンスキャパシティ因子(RC因子) キャパシティの増加に対する期待因子
リファレンスキャパシティ係数(RC係数) RC因子を決定する係数であり、a及びbの定数で表わされる

RC 因子は、キャパシティの増加に対する期待因子を表し、市場・産業への成長期待に関連する変数である。また、RC 係数は、具体的に RC 因子の動きを支配する係数で、成長期待への高揚を意味する変数である。モデルでは、期待キャパシティ、RC、RC 因子は、次式により、関係づけられている。

期待キャパシティ  RC  RC 因子
必要キャパシティ
RC 因子  a 1  exp  b

RC




12 M

2

9M

1.5

稼働率(X 100%)

ビット出荷[ K MB ]RC 因子を変化させたケースのビット出荷のシミュレーションを図 13 に示す。
（シミュレーション条件は表 3を参照） Case5 から Case7 は、RC 係数 a 及び b を変化させたシミュレーション例である。Case5 では、前節で示した遅延・補正時間の効果により、需要に対してアンダーシュートからオーバーシュートが顕在化するが、Case6
及び Case7 では顕在化せず、プロファイルはほぼ一致して釣鐘形状を保っている。また、図 14 は、対応する各々のケースでのキャパシティの平均稼働率の推移を示している。Case5 では、需要推移に対してキャパシティ供給が不十分であるため、稼働率はモデルでの許容最大値(120%)へ急速に立ち上がり、需要ピーク後はキャパシティ
過剰に陥るため、急速に稼働率を低下させている。Case6 は、需要ビット推移に対してほぼキャパシティ供給が適合した場合を表している。このとき平均稼働率は、ビット需要の隆起とともに、100%を維持したのち需要減少と同期して、減少する。一方、Case7 は、高い成長期待から、期待キャパシティが高揚し、需要推移を上回るキャパシティ増加が起こった場合を示している。稼働率は需要の隆起とともに上昇するが、キャパシティ供給過剰となるため、稼働率は 80%レベルに留まっている。このとき、稼働率の推移に振動が見られるが、この挙動は RC
係数(a 及び b)に依存する。成長期待が高揚し、キャパシティ需要を大きく上回るキャパシティの供給を許容する条件では、キャパシティ需要の隆起に対して、キャパシティはオーバーシュート及びアンダーシュートを伴いながら増加するため、稼働率も揺らぎを示す。一方、キャパシティ需要に対して適切な期待キャパシティを仮定した場合には、Case6 にように揺らぎは見られない。こうした期待キャパシティの相違によるキャパシティ需給ギ
ャップは、次節で述べるように、DRAM の価格推移に影響を及ぼす。

6M

3M

1

0.5

0

0
0 6 12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

0

Case5(a=4.0 b=0.08)
Case6(a=13.5 b=0.68)
Case7(a=30.0 b=2.0)

6 12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

Case5(a=4.00 b=0.04)
Case6(a=13.5 b=0.68)
Case7(a=30.0 b=2.0)

図 13 RC 係数によるビット出荷の変化

図 14 RC 係数による平均稼働率の変化

55

JSD 学会誌 システムダイナミックス No.9 2010

ユ ニット価格 [log US$]

ビ ット出荷 (百万 MB)

４．２．３ DRAM 価格推移のシミュレーション
及び考察
5.0
8.0
DRAM 市場の特徴のひとつとして学習曲線に
4.57.0
従う価格下落がある。DRAM
市場においては、テ
4.0
6.0
クノロジーの周期的なシフトに加え、各世代でβ=-0.531
3.5
5.0
生産技術の習熟に従う急速な価格減少が観測さ
α=7969.56
3.0
4.0
れており、学習曲線理論による生産コストの減
2.5
3.0
2.0
2.0
少に関する研究が行われている。
1.5
1.0
Gruber[27]は回帰モデルにより、DRAM を含め1.00.0
た半導体メモリー価格の学習曲線の評価を行い、0.5-1.0
製品間の差異について比較検討を行っている。
0.0-2.0
さらに、Irwin[28]らは、日本企業及び米国企業
35
44
53
62
71
80
89
における DRAM 生産の学習曲線の評価から、
国籍
四半期
64Mb ビット出荷価格(実績）
価格(回帰）
別企業の学習効果の比較を行い、半導体産業内の学習効果のシフトを検討している。
図 15 64Mb DRAM のビット出荷とユニット価格の推移
これらの先行研究を参照すれば、DRAM の市場
価格が、学習曲線効果による生産コストの低下に比例して低下するものと仮定すると、時間 t におけるユニット価格 Pt は、時間 t までの累積生産量を Qt とすれば、次式のように表わすことができる。

Pt   Qt 
ここで、α及びβは定数である。図 15 は、64Mb DRAM のビット出荷及びユニット価格の実績データを示している。図中に示すように、回帰分析によって得られる学習曲線の価格推移は、価格実績データのトレンドを再現するが、実際の価格実績は、ビット出荷のピークを境界として、急下降➝平衡➝急下降と不連続な挙動が観察されており、この不連続な挙動には、前節で述べたキャパシティの需給バランスの効果が反映されているものと推察される。そこで、価格・出荷セクターモデルにおいては、上式の回帰式に、γを変数としてモデルで算出される
キャパシティ需給ギャップ G 及び新たにギャップ認知遅延 d を導入し、以下の式により、DRAM 価格推移のシミュ
レーションを行った。

Pt   Qt  Gt  d 
図 16 及び 17 は、
Case2 におけるユニット価格及び金額出荷のシミュレーションと実績データを示している。
6M
DRAM 出荷金額(Kドル)

ユニット価格[Log US$]

6

4.4

2.8

1.2

4.5 M

3M

1.5 M

0

-0.4
0

0

6 12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

需給ギャップ効果なし
ユニット価格実績
需給ギャップ効果あり

6 12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

需給ギャップ効果なし
出荷金額実績
需給ギャップ効果あり

図 16 ユニット価格のシミュレーション(Case2 の場合)

図 17 出荷金額のシミュレーション(Case2 の場合)

56

JSD 学会誌 システムダイナミックス No.9 2010

図 16 は、SD モデルにおいて、価格の回帰式にキャパシティ需給ギャップ G の効果を導入しないケース(γ=0)と導入したケース(γ=0.04)のシミュレーション結果の比較を表している。モデルでは、市場データとの回帰分析によって得られた価格定数(α及びβ)を用いていること及び需要推移と出荷実績データの時間差 tf（図 4 の 2）式）の最適化をここでは考慮していないため、実績データと価格推移に差が生じているが、シミュレーション結果では、キャパシティ需給ギャップの効果の導入により、ビット出荷のピーク近傍の不連続な挙動が再現されている。さらに、この需給ギャップの効果は、DRAM 市場の出荷金額の挙動にも大きく影響を与える。図 17 は、同
じく Case2 のおける DRAM 出荷金額のシミュレーションと実績データの比較を示しているが、需給ギャップ効果の導入により、実績データの挙動に近い、市場ピークの動きが再現される。

6M

6

4.5 M

4.4

log[ US$ ]ビット出荷[ K MB ]４．２．４ 最適化手法によるモデルパラメーターの決定
以上のように、SD による単世代の DRAM 市場のシミュレーション及び実績データとの比較から、生産セクター
及びキャパシティセクターにおける遅延及び補正時間がビット出荷の挙動に大きな影響を与えることが確認された。また、累積生産による学習効果曲線にキャパシティ需給ギャップの効果を加えることで、ユニット価格下落の挙動を説明でき、ビット出荷の挙動と合わせて、単世代の DRAM の金額出荷が再現された。
ここでは、
SDツール(Vensimを使用)の最適化の機能(Optimization機能)[29]を用いて、実績データ(出荷実績、
価格実績、出荷金額)と各シミュレーションの適合の最適化により、表 3 で示した遅延及び補正時間のパラメーター及び RC 因子係数の決定を行った。モデル自体の適合限界による差異はあるが、各パラメーターに実現可能な範囲を設定することで、実績データとの適合の最適化が可能で、実現的なパラメーターを得ることができる。
図 18 から図 20 は、最適化されたビット出荷、ユニット価格及び金額出荷のシミュレーションを示しており、このときの各パラメーターは表 5 のように決定される。ロジスティック成長モデルでは、ビット需要の分布を釣鐘形状と仮定しているため、図 18 の 72 四半期以降には実績データとの差が生じている。また、図 19 における
54 四半期までの実績価格データとシミュレーションとの差は、図 16 において説明した理由によるものである。

3M

2.8

1.5 M

1.2

0

-0.4

0

6 12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

ビット需要
出荷実績
最適化シュミレーション

0

12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

学習効果曲線による価格
実績価格データー
最適化シミュレーション

図 18 ビット出荷の最適化シミュレーション

図 19 ユニット価格推移の最適化シミュレーション

表 5 最適化されたモデルパラメーター

6M

金額出荷[ K US$ ]

6

4.5 M

遅延・補正時間最適化

受 注 遅 延 (四 半 期 )

0.044
0.530
0.530
2.371
5.974
2.000
2.000
7.764
0.080
0.041

生 産 遅 延 (四 半 期 )3M

出 荷 遅 延 (四 半 期 )キ ャ パ シ テ ィ 増 加 遅 延 (四 半 期 )1.5 M

キ ャ パ シ テ ィ 補 正 時 間 (四 半 期 )キ ャ パ シ テ ィ 在 庫 補 正 時 間 (四 半 期 ）00Backloｇ 補 正 時 間 (四 半 期 ）6 12 18 24 30 36 42 48 54 60 66 72 78 84 90 96
四半期

RC係 数 a

最適化シミュレーション
実績市場金額RC係 数 b
需給バランス係数

図 20 市場金額出荷の最適化シミュレーション

57

JSD 学会誌 システムダイナミックス No.9 2010

４．３ 多世代市場モデルによる DRAM 市場における周期的挙動のシミュレーション
これまでのSDモデルによるDRAM市場の挙動の考察に照らし合わせれば、過去に観測されている周期的挙動は、
単一世代モデルで示唆された遅延効果によるビット出荷の遅延及びオーバーシュートに加え、需給ギャップ効果を伴った価格下落が、周期的なテクノロジーシフトに伴い各世代で誘発され、金額出荷に周期的変動を引き起こしているものと推察される。
そこで、もっとも単純な仮定として、３．２で解説したロジスティック成長モデルに従い、DRAM 需要の世代推
移(1Mb から 512Mb)が生じ、各世代の需要に応じてキャパシティ増加が行われた場合の DRAM 金額市場の周期的挙動のシミュレーションを試みた。このとき、各世代のロジスティック成長モデルのパラメーターは表 1 に示したものを用い、その需要推移は図 8a 及び 8b のように示される。単一世代の DRAM 市場モデルにおけるシミュレーシ
ョン結果及び考察をベースに、多世代 DRAM 市場モデルによる金額出荷のシミュレーションを行った結果を図 21に示す。

金額出荷[ K US$ ]

12 M

9M

6M

3M

0
0

6

12 18

24 30

36 42

48 54
四半期

60 66

72 78

84 90

96

実績データ
遅延・需給ギャップ効果なし
需給ギャップ効果なし
最適化シミュレーション

図 21

DRAM 市場における周期的挙動のシミュレーション

表 6 多世代モデルにおける最適化されたパラメーター
タイム シ フ トt f (四半期）受注遅延(四半期)
生産遅延(四半期）
出荷遅延(四半期）
キ ャ パシ テ ィ増加遅延(四半期）
キ ャ パシ テ ィ補正時間(四半期）
キ ャ パシ テ ィ在庫補正時間(四半期）
Bac klo ｇ補正時間(四半期）R C係数 aR C係数 b
需給バラ ン ス係数
キ ャ パシ テ ィギ ャ ップ 認知遅延(四半期)

1 Mb

4 Mb

-5.17
0.04
0.03
2.22
3.14
3.06
3.49
2.69
7.82
0.08
0.16
0.22

-5.06
2.07
3.16
0.02
2.76
2.66
2.62
2.11
3.74
0.08
0.05
5.08

1 6 Mb

-4.25
1.00
0.79
0.02
5.00
7.00
4.00
3.00
4.81
0.56
0.11
1.31

6 4 Mb

-2.17
0.03
1.47
0.03
3.49
5.12
4.00
3.00
4.99
0.29
0.03
2.00

1 2 8 Mb

-2.07
0.04
0.04
0.03
4.00
3.97
4.00
3.00
9.94
0.13
0.05
1.00

2 5 6 Mb

-2.00
0.03
0.62
0.57
4.07
1.01
1.07
1.00
6.74
0.08
0.01
0.00

5 1 2 Mb

-1.21
0.43
0.03
0.19
1.00
0.97
0.97
2.97
4.85
0.23
0.00
0.00

これよりわかるように、遅延効果及び需給ギャップの価格変動の効果を考慮しない場合には、実際に観測されているような周期的変動はまったく示さず、遅延なくビット出荷が可能となるため、ビット需要の増加に伴い、市場は単調増加を示している。(90 四半期以降、金額出荷が下降を示しているのは、512Mb 以降のビット需要をモ
デルでは考慮していないためである)。さらに、本論で考察した遅延及び補正時間による効果を考慮したシミュレーションでは、ビット需要に対して、オーバーシュートが顕在化する。このため、金額出荷においても揺らぎが誘発される。しかしながら、学習曲線効果に従う価格降下の仮定のみでは、観測されるような顕著な周期的挙動は起こらない。一方、同時に価格下降曲線にキャパシティ需給ギャップの効果を考慮した場合には、周期的変動を引き起こす。図中に示すように、世代ごとに諸効果のパラメーターの最適化を行ったシミュレーションでは、
過去 23 年間に観測された実績データに近い周期的挙動が再現されている。また、このとき、最適化されたパラメ
58

JSD 学会誌 システムダイナミックス No.9 2010

ーターを表 6 に示す。
実際の DRAM 需要の世代シフトに対する供給サイドのダイナミックスは複雑であり、今回得られた単世代モデル
からの知見の各世代への適応のみでは不十分と考えられ、別途、世代シフトに対する供給サイドの市場ダイナミ
ックスの考慮が必要とされる。しかしながら、本シミュレーション例は、SD による多世代市場モデルに、さらにこれらの詳細な市場ダイナミックスを織り込むことにより、周期的変動のメカニズム及び挙動の理解にアプロー
チできる可能性を示している。
５．まとめ及び課題
本研究では、古くから産業課題として認知されていながら、未だ知見が十分でない DRAM 市場の周期的挙動の基
本メカニズムを考察することを目的として、はじめて SD による市場モデルの構築を行った。モデル構築における新たな試みとして、周期的なテクノロジーシフトを伴う需要推移に対して、
ロジスティック成長モデルを導入し、ビット出荷のシミュレーションを行うことで、さまざまな遅延効果及び期待キャパシティのビット出荷に対する影響を考察した。また、DRAM 産業の特徴の一つとされる、生産習熟によるコスト下落に伴う価格下降を、累積生産に対する学習効果曲線をモデルに導入することで再現し、キャパシティ需給ギャップの価格推移への影響を検討した結果、実績データに近い金額出荷のシミュレーションを得た。さらに、これらの考察結果をベースに、多世代 DRAM 市場の SD モデルにより、DRAM 市場における周期的挙動を近似的に再現した。構築された DRAM 市場モ
デルによるシミュレーション結果と過去 23 年間に観測された実績データとの比較及び検討から、以下の DRAM 市
場の挙動に関する知見が得られた。
1.
2.
3.

4.
5.
6.

生産セクターにおける遅延効果は、遅延期間の増加に伴い、需要に対して、オーバーシュート及び遅延シフトの影響を与えるが、実際に想定される遅延期間では、遅延シフトの効果が支配的である。
一方、キャパシティセクターにおける遅延効果（キャパシティ増加時間及びキャパシティ補正時間）では、遅延期間の増加に伴い、需要に対して、オーバーシュートが大きく顕在化し、需給ギャップを生じさせる。
キャパシティ増加遅延によるビット出荷のオーバーシュートの挙動はキャパシティ補正時間に依存している。シミュレーション結果では、補正時間が短いほど、キャパシティ増加遅延に対するオーバーシュート効
果は抑制されており、キャパシティ需要の早期の感知とキャパシティ増加の決定の迅速性が、需給バランスの均衡では、重要であることが示唆される。
生じる需給ギャップは、市場・産業への期待の高揚に支持される期待キャパシティにも依存する。このこと
は、需要推移に対する供給側の期待が、需給ギャップ変動に影響することを示している。
累積生産量に対する学習曲線効果は、DRAM 価格下降のトレンドを説明する一方、金額出荷のピーク挙動には
価格下降におけるキャパシティ需給ギャップの効果が大きく影響する。
単一世代モデルで示唆された遅延効果によるビット出荷の遅延及びオーバーシュート、さらに需給ギャップ
効果を伴った価格下落が、周期的なテクノロジーシフトに伴い各世代で誘発され、金額出荷に周期的変動を引き起こすものと考えられる。

また、SD は、DRAM 市場の周期的挙動の理解に対して有効な手法と考えられる。多世代市場モデルに世代シフトに対する供給サイドの市場ダイナミックスをさら織り込むことにより、周期的変動のメカニズム及び挙動の理解にアプローチできる可能性が示唆される。今後は、多世代モデルの改良及びシミュレーションで得られた各モデ
ルパラメーターの推移を検討し、周期的挙動の特徴及び今後の挙動に関しての考察を行う。
さらに、本研究で構築されたモデルの実用レベルでの検討に対してはさまざまな課題を残している。本研究で構築した SD モデルは、過去の DRAM 市場の定性的な挙動を説明するが、定量的な評価を目的とする場合には、さらに詳細なモデルの検討が必要となる。特に、遅延効果に対する数値計算の感度及びシステムの安定性の検討か
ら、遅延パラメーターの適用可能な範囲を考察する必要がある。また、本モデルは、その目的から周期的挙動に直接関連すると考えられる要素のみを取り上げている。このため、現実レベルのモデルとしては、先行研究[3]で取り上げているように、さらに経営意思決定や財務プロセスにも踏み込んだ大規模なモデルの適用が必要となる。一方、市場価格の影響因子としては、累積在庫や仮需要の効果などを取り込む必要がある。今後は、本研究をベースとして、これらの課題にも取り組む予定である。

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JSD 学会誌 システムダイナミックス No.9 2010

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