平成 13 年度
修士論文

超 LSI 用微細 MOS トランジスタのゲート酸化膜破壊機構の解明
The study of gate oxide breakdown mechanism
by MOS transistor for the VLSI

指導教官
河津哲 教授工学研究科基板工学専攻
電子・光エレクトロニクスコース

学籍番号1045017

大畠 旬平

目次
第一章 序論第二章 原理・理論
2.1. MOS トランジスタ
2.1.1. MOS 構造
2.1.2. MOS トランジスタ基本特性
2.1.3. ショートチャネル効果
2.1.4. ゲート酸化膜中へのキャリア注入
2.1.5. ゲート酸化膜中のトラップ
2.2. ショットキー電流
2.2.1. 整流性接触2.2.2. 抵抗性接触

第三章 測定システム
3.1. 序論
3.2. 測定システム
3.3. 測定システム試験
3.4. 結論第四章 ショットキー電流測定
4.1. 序論
4.2. 測定試料
4.2.1. LOCOS プロセス
4.2.2. プレナープロセス
4.2.3. 測定試料データ
4.3. ショットキー電流測定
4.3.1 正電圧印加
4.3.2 負電圧印加
4.3. 結論

2

第五章 ショットキー接合考察
5.1. アルミニウムと半導体の接触
5.2. 電流測定
5.2.1 順方向電流
5.2.2 逆方向漏れ電流

第六章 MOS トランジスタ電流測定
6.1. 序論
6.2. 測定試料
6.2.1 構造
6.2.2 測定試料データ
6.3. ゲートしきい値電圧
6.3.1 ゲートしきい値電圧測定
6.4. MOS トランジスタ各電流の関連性
6.5. ソース電流
6.5.1 ゲート電圧による影響
6.5.2 基板電圧による影響
6.5.3 ゲート長による影響
6.6. 基板電流
6.6.1 ゲート電圧による影響
6.6.2 基板電圧による影響
6.6.3 ゲート長による影響
6.7. ゲート電流
6.7.1 ゲート電圧による影響
6.7.2 基板電圧による影響
6.7.3 ゲート長による影響
6.8. 結論第七章 MOS トランジスタ電流考察
7.1. ゲートしきい値電圧
7.2. MOS トランジスタ漏れ電流
7.2.1 ソース電流
7.2.2 基板電流
7.2.3 ゲート電流3第八章 結論
8.1. ショットキー電流
8.2. MOS トランジスタ電流特性

謝辞
本論文に関する発表
参考文献
付録

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第一章 序論

1970 年に DRAM が登場して以来、セル面積をひたすら小さくすることで、ビット単価を低減し、市場を広げてきた。この方式で、製造コストをほとんど変えずに記憶容量を拡大してきた。しかし、その結果内部のコンデンサ容量及び電圧が小さくなり 1 セルあたりに記憶される電荷量は減少してきている。しかも、リフレッシュ時間が長くなることを要求されている。したがって、担体の発生量を抑えることが常に求められている。
また、携帯電話機やディジタル・スチル・カメラなどの普及に伴い不揮発性メモリとしてフラッシュ EEPROM の需要がここ数年で急拡大している。これは電荷が酸化膜を通過することを認め制御ゲートとシリコン基板の間にある浮遊ゲートに電荷の格納・排出をすることによって情報を記憶するメモリである。このフラッシュ EEPROM も DRAM と同様にセル面積を小さくすることで記憶容量の拡大を行っている。しかし、フラッシュ EEPROM は酸化膜に電荷を通過させるという方法を採用しているため酸化膜劣化により書き込み回数が DRAMに比べてまだまだ少ないのが現状である。また、動作時にセル内のトランジスタのソース‐ドレイン間に大きな電圧をかけるため、本質的にはトランジスタのショートチャネル化に弱いという特性がある。これらを解明し解決することがこれからの記憶容量拡大に向けて求められている。
こういった背景から担体の発生量・酸化膜通過電荷量を微少電流としてウェハ状態で測定し評価することが、それぞれのメモリが進歩していく中で必要である。本研究ではウェ
ハ状態で 4×10‑15[A]の測定が可能な微少電流評価システムを構築し、ショットキー接合における微少漏れ電流の測定、MOS トランジスタにおけるゲート酸化膜通過微少電流の測定を行った。そして、それぞれの微少電流によって引き起こされる破壊機構の解明を試みた。

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第二章 原理・理論

2.1. MOS トランジスタ
この節ではまず、MOS トランジスタの基礎となる MOS 構造特性について触れ MOS トランジ
スタの動作原理について述べる。また、ショートチャネル MOS トランジスタの動作原理についても述べる。
2.1.1. MOS 構造
半導体の表面に、薄い絶縁物の膜を挟んで金属電極を取り付けた構造を、一般に金属(Metal)‐絶縁物(Insulator)‐半導体(Semiconductor)の頭文字をとって MIS 構造とよんでいる。この MIS 構造の中でも、半導体がシリコンの場合はシリコンの酸化物でつくられているので特に金属(Metal)‐酸化物(Oxide)‐半導体(Semiconductor)の頭文字をとって MOS構造と呼んでいる。MOS トランジスタの原理・理論に入る前に、簡単な MOS 構造の原理・理論について述べる。
理想的な p 形半導体の MOS 構造に電圧を印加しない場合におけるエネルギーバンド図を
図 2.1 に示す。印加電圧 VA が 0[V]の場合、金属の仕事関数 qφM と半導体の仕事関数ｑφsの差は 0[eV]である。
Eg
qV0 ≡ (qφ M − qφ s ) = qφ M − qχ ++ qφ f  = 0
2



(2.1)

ここで q は単位電荷量、χは半導体の電子親和力、そしてφf はフェルミレベル Ef と真性フェルミレベル Ei のエネルギー差である。

図 2.1 理想 MOS 構造エネルギーバンド図6

図 2.1 で示した VA=0[V]においてバンドの曲がりが生じていない。このような状態をフラ
ットバンド状態という。
次に、金属側に負(VA>0)の電圧を印加した場合、図 2.2(a)のように半導体中の多数キャリアである正孔が表面のほうに引きつけられる。このとき、半導体表面近傍の正孔濃度は半導体内部より高くなり、その結果、半導体のバンドはわずかに上向きに曲がる。理想的な MOS 構造においては電圧を印加してもデバイスには電流が流れないから、半導体中のフェルミレベルは変化しない。すなわちエネルギーバンドが上向きに曲がるとエネルギー差
Ei‑Ef は増加する。したがって、半導体中のキャリア密度 pp は、このエネルギー差の Ei‑Efに指数関数的に依存するため次のような式で表される。
p p = ni e

(Ei − E f ) kT

(2.2)

ここで ni は真性半導体の濃度、k はボルツマン定数、そして T は絶対温度である。
逆に、金属側が正(VA<0)の電圧を印加すると、図 2.2 の(b)のように、まず半導体のバン
ドは曲げられ、表面に空乏層が発生する。この状態を空乏状態という。これは、金属にかけられた正電圧で多数キャリアの正孔が奥に押しやられたためである。この場合、半導体の単位面積あたりの空間電荷 QSC は空乏層領域の電荷で与えられる。
Q SC = −qN AW(2.3)

ここで NA はアクセプタ濃度、W は空乏層幅である。
そして、VA を大きくしていくと、バンドの曲がりも大きくなり、空乏層幅も増大する。さらに VA を大きく印加すると、やがて図 2.2(c)のように、表面付近の伝導帯に電子が多量に発生するようになる。この状態で半導体表面近傍を見ると、もともと p 形半導体であった
ところが、フェルミレベルＥF が価電子帯端 Ev より伝導体端 Ec にずっと近づき、その結果、正孔より電子の濃度が圧倒的に大きくなり、n 形半導体のような状況になる。この表面に誘導された電子の層を反転層と呼び、反転層が形成されるまでバンドが曲げられたこの状態
を反転状態という。電子濃度 np は、エネルギー差 Ef−Ei に指数関数的に依存し、次式のよ
うに与えられる。
n p = ni e

(E f − Ei ) kT

(2.4)

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(a) 蓄積

(b)空乏

(c)反転
図 2.2 MOS 構造電圧印加時のエネルギーバンド図8

金属表面の単位面積当りに正の電荷 QM がデルタ関数的に存在し、半導体側には(2.3)式にしめしたような負の電荷 QSC が空乏層内に一様に分布している。このとき、空乏層領域内でのポアソン方程式は次のようになる。
d 2φ ( x)
dx

2

=

qN A

(2.5)

ε 0ε sここで、図 2.3 に示すように、x 座標は半導体表面を x=0 として深さ方向に取り、φ(x)はバンドの曲がりに対する電位で、半導体内部の中世領域でφ=0 である。また、εs は半導体の比誘電率である。そして、空乏層の端で内部電界および電位がいずれもゼロとなる境界条件で(2.5)式を解くと、空乏層内の電界および電位の分布がそれぞれ、

φ s (x ) =qN A(x − W )22ε 0 ε s(2.6)と求められる。
次に、絶縁物層の内部は一定電界 E OX が存在し、半導体との界面では電束密度が等しくなることを考慮すると
E OX =εsqN A 2E (0 ) =W
ε OX
2ε 0ε s(2.7)

であり、この結果、金属にかける印加電圧 VA は
V = E OX tOX + φ (0) = E OX tOX + φ sur(2.8)の関係にある。ここで、tOX は絶縁物層の厚さ、εOX は絶縁物の比誘電率である。また、φ(0)は半導体表面の電位であるので、これを特にφsur と表すことにする。
また、いったん反転層ができると表面空乏層の幅はそれ以上増えない。なぜならそれ以上はバンドの曲がりがわずかに増えても反転層の電荷 Qn は非常に増大するから、印加電圧の増加によって反転層の電荷が増加しても、空乏層幅が増加することはない。したがって強い反転状態では半導体表面の単位面積あたりの電荷は次のように与えられる。
Q S = Q n + Q SC

(2.9)

Wm は表面の空乏層幅の最大であり、次式で表される。
Wm =2ε 0 ε s
・2φ f
qN A

(2.10)

よって次式が与えられる。
Q SC = − 2qε 0 ε s N A 2φ f

(2.11)

この様子を印加電圧 VA と半導体表面電位φsur との関係で考えると、空乏状態では VA の増
大につれてφsur も増大するが、φsur＝2φf の付近で反転層が生じ、これ以上は VA が増大してもφsur は一定となる。この反転層が形成されるとこの VA の値を MOS ダイオードでは単に
しきい値電圧、MOS トランジスタではゲートしきい値電圧という。このしきい値電圧 Vth は次式で表される。

9

Vth = 2φ f +2ε s qN A・2φ f
qN AWm= 2φ f +C OX
C OX(2.12)

ここで COX は単位面積あたりの絶縁物層の静電容量であり次式のように表される。
COX =ε 0ε OX(2.13)tOX

MOS トランジスタでは、反転層がチャネルとなって電流の担い手になるので、最終的にはこの特性が重要となる。

(a)バンド図(b) 電荷分布10

(c)電界分布(d)電荷分布図 2.3 MOS 構造空乏状態
図 2.2 の理想的な MOS 構造では、VA＝0 でフラットバンド状態になると考えたが、実際のMOS 構造では、これは一般に成り立たない。この主な原因は、①金属と半導体の仕事関数に差がある、②絶縁体層の中に固定電荷が存在する、③半導体と絶縁体層の界面に界面準位が存在するなどである。実用の MOS 構造では、②や③の効果はデバイス特性を劣化させるものでもあり、現在の技術ではほぼ問題のないレベルに抑えられている。これに対し、①は使う材料に応じて変化する無視できない効果である。
材料の仕事関数は、真空準位のフェルミレベルまでのエネルギーとして定義されている。
ここで、金属の仕事関数φM と半導体の仕事関数φs が異なっている場合を述べる。この両者を同電位に保ちながら接合すると考えると、両者のフェルミレベルが一致しなければならないので、結果的にバンドの湾曲が生じる。
ところで、このようなバンド曲がりが生じる MOS 構造に

11

V0 = φ M − φ s(2.14)の電圧 V0 を金属側に印加すると、仕事関数差がキャンセルされて、フラットバンド状態を得ることができる。このときの V0 は、フラットバンド電圧と呼ばれている。そして、MOS
構造の印加電圧に依存した状態の変化は、常時この V0 だけシフトさせれば、理想状態と全く同様になる。したがって、(2.12)式は次のように書き換えられる。
Vth = 2φ f +2ε s qN A・2φ f
qN AW m+ V0 = 2φ f +
+ V0
C OX
C OX

(2.15)

2.1.2. MOS トランジスタ基本特性
逆転層の電荷による伝送路はチャネルと呼ばれる。逆転層の電子によってチャネルが構成されるトランジスタを n チャネル形という。n チャネル形を例にすると、p 形基板内に作られた二つの n+領域間をチャネルによって連続させる。二つの n+領域はそれぞれソースおよびドレインという。
簡単な動作の様子をつかむため、チャネル内の電流の流れる方向(x 方向)の電界が低い場合を考える。これに直角の方向(z 方向)、すなわちゲートからの電界の変化に比べて十分に小さいと近似する。
図 2.4 はドレイン電圧が 3 つの場合について、チャネルの深さを強調して書いた MOS ト
ランジスタの断面とチャネル内の電位変化を示す。図 2.4(a)はドレイン電圧 VD≪(VG‑Vth)の場合である。Vth は(2.15)式で示したしきい値電圧で、ゲート電圧がこの電圧となるとチャネルに誘導自由電荷が表れて電流が流れ始める電圧であり、(VG‑Vth)が実効的なゲート電圧とみることができる。VD が十分に小さいときチャネルは図 2.4(a)に示されるようにソース
からドレインへ向かってほぼ均一であり、電荷密度も均一で導電率はほぼ(VG‑Vth)に比例する。
次に、ドレイン電圧をだんだんと増していって、図 2.4(b)に示すようにドレイン領域に接するチャネルの右端のチャネル電流が 0 となった状態をピンチオフ状態と呼ぶ。このときのドレイン電圧をピンチオフ電圧 VP という。
不純物を無視した簡単な考え方では、VP は(2.15)式の Vth を使って VP=VG‑Vth で表される。
すなわち、ドレイン電圧が(VG‑Vth)となったときはドレインに接するチャネルの部分の電位も(VG‑Vth)であり、ゲート電圧が VG‑Vth であるとき、この部分へはゲートの実行電位差は 0となって、誘導電荷は 0 となるのである。
次に図 2.4(a)、(b)におけるドレイン電流 ID を求める。緩やかなチャネルの近似を用いて、チャネル内の電荷密度、すなわち反転層電荷 Qn は z 方向の電界のみで定まるとし、基板の不純物を無視すればQ(x ) = −C OX {VG − Vth − V ( x )}(2.16)

で表される。ここで V(x)はチャネル内の電位である。
ドレイン電流 ID はチャネル内でも連続であるから、チャネル内での電荷を Q(x)、移動度

12

をμ、電界を E とすると
I D = ZµQ( x )E

(2.17)

ここで Z はゲート幅である。(2.17)式に(2.16)式を代入し、0 から L(ゲート長)まで積分
すると

∫

L

0

I D dx =dVL∫ ZµC {V − V − V (x)} dx dx
OX

0

G

th

1


I D L = ZµC OX (VG − Vth )V D − V D 2 
2



I D=

{

(

(2.18)(2.19)ZµC OX(VG − Vth )2 − VG − Vth − V D 2
2L)}(2.20)となる。すなわちドレイン電流 ID は VD とともに増加し、VD=(VG‑Vth)において最大となる。
この最大のところがピンチオフのところである。
次に、ドレイン電圧を増して VD >(VG‑Vth)となった場合を考える。この場合ソースは零電位であるから、図 2.4(c)に示すようにソースからドレインまでのシリコン表面のどこかに
V(x)=VG‑Vth の電位のところがあり、図 2.5 に示すように、その右側においてはゲートからの酸化膜内の電界は左側とは逆転して、ゲートからの電界によって表面電荷は誘導されず、むしろドレインからの空乏層の中を通ってゲートに向かう電界が主となる。すなわち、ここでは緩やかなチャネルの近似は満たされず、ゲート電圧による誘導電荷もないから、(2.20)式の VD 依存特性は使えないこととなる。この VD> VG‑Vth の領域の電流に対する最も簡単な近似は(2.20)式において VD= VG‑Vth のドレイン電流の頂点となるところにおいても一定で、ピンチオフ以降はほぼ一定の電流値に飽和するという近似で、チャネル長が比較的大きい MOS トランジスタではよい近似である。この近似においてドレイン電流は(2.20)式から
ZµC OX(VG − Vth )22L
V D ≥ VG − VthI D=(2.21)となる。

13

(a) VD≪(VG‑Vth)(b) VD＝(VG‑Vth)(c) VD＞(VG‑Vth)
図 2.4 MOS トランジスタのチャネルとその電位のドレイン電圧による変化

14

図 2.5 酸化膜および空乏層内の電界
2.1.3. ショートチャネル効果
ショートチャネル効果は LSI の集積度を上がるために素子寸法を小さくしたことから起こってきた効果である。素子寸法が小さくなるとチャネル領域における電界や電位に及ぼすソースおよびドレインの影響が顕著になってくる。そのため、電界や電位の 1 次元近似ができなくなり、本来の 2 次元あるいは 3 次元的な電界分布および電位分布を考える必要がでてくる。ショートチャネル効果はこのような電界や電位の 2 次元分布の広がりから生じてくる。
ショートチャネル効果の代表的なものはしきい値電圧 Vth の低下である。n チャネル、pチャネルともにチャネル長 L が短くなるに従って、｜Vth｜が減少する。チャネル長が短くなるにつれて、チャネル領域の電荷がゲート電圧だけでなく、ソースおよびドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受けるようになるためである。しきい
値電圧の低下以外に、ソース‐ドレイン間耐圧の低下もショートチャネル化に伴う大きな問題である。チャネル長が短くなるとドレイン空乏層がソースに近づいてきて、ドレイン
空乏層とソース空乏層がつながってしまう。この状態ではドレイン電界がソース側にまで影響して、ソース近傍の拡散電位をさげる。このように、パンチスルーが起こり始めると飽和領域でもドレイン電流は飽和しなくなり、ドレイン電圧の増加と共に急増する。
さらに、表面にチャネルが形成されている場合にはチャネル方向の電界が加速されたキャリアによりアバランシェが起こり、これによって発生したキャリアによってソース‑基板‑ドレインからなる横型バイポーラトランジスタが導通するため、ソース‑ドレイン間耐圧がさらに低下し、あるゲート電圧のところで最小値をとるようになる。また、しきい値電圧の低下やパンチスルーに伴ってサブスレッショルド特性(しきい値電圧以下でのドレイ
ン電流‐ゲート電圧特性)が劣化することもショートチャネル化に伴う大きな問題である。
さらに、チャネル電界の増大に伴って発生するホットキャリアによる素子特性の劣化やチ
ャネル内キャリアのドリフト速度の飽和などはショートチャネル MOS トランジスタの信頼性や性能に関係して重要な問題である。
ショートチャネル効果が生じている場合の MOS トランジスタの動作解析を行う近似解析

15

手法が二つある。一つはチャージシェアモデルによるもの、もう一つは擬 2 次元モデルによるものである。チャージシェアモデルはゲート電圧が比較的低い領域で、また擬 2 次元
モデルはドレイン電圧の高い領域でよく用いられる。もう少し詳しくいうと擬 2 次元モデ
ルは主に飽和領域の動作を比較的精度よく記述するモデルである。特に、ドレイン近傍の電界を非常に簡単な形の解析式で表すことができるので衝突電離現象やホットキャリア注
入現象を記述するのに有力な手段となるので、ここではこの手法について述べていく。
擬 2 次元モデルでは図 2.6 に示すようにソース‑ドレイン間をソース領域とドレイン領域の 2 領域に分割する。そして、ソース領域ではグラジュアルチャネル近似や空乏近似が成り立つとし、ドレイン領域にガウスの定理を適用してドレイン近傍の電界を導出する。

Ex

E1

Ey

E4

図 2.6 擬二次元モデルにおける領域分布
図 2.8 で①，②，③，④の 4 辺で囲まれた長方形がドレイン領域である。長方形の 4 辺のうち①はソース領域とドレイン領域を分割する境界線で表す。この境界線上ではソース
領域から求められた電位や電界を境界条件として用いる。②はゲート絶縁膜と半導体の界面、③はドレイン拡散層端である。④は電位および電界が零になると仮定した境界線で界面からの深さを X1 とする。図に示すように、境界①，②，③，④において境界線に垂直な方向の電界をそれぞれ E 1 ， E x ， E 4 また、境界線①から y だけ離れ①に平行な境界線に垂直な電界を E y と定義する。仮定から E 4 =0 である。以上の仮定および定義の基にドレイン
領域に次式で表されるガウスの定理を適用する。

∫ D・dS = Q
S rec(2.22)

rec

ガウスの定理を適用するにあたってはドレイン領域を紙面と垂直な方向に単位長さをもった直方体と考え、境界線①〜④に対応した直方体の側面に沿って面積分を行っている。
したがって、(2.22)式で S は直方体の側面の表面積、D は各側面に垂直な電束密度、Qrec は16

直方体内部の全電荷容量となる。(2.22)式に上述の仮定および定義を入れると∫ D・dS = ∫ (ε ε E − ε ε E )dx − ∫ (ε ε E )dx 
 X1

S rec

0

Qrec = −q

y

X1

0

0

X1

y

s o

s o

1

s o

0

s



∫ ∫ (N + n)dxdy(2.23)(2.24)Aとなる。ドレイン領域表面における電位を V 内部の電位を U で表し、U=V(1‑x/X1)2 となる近似を用いると、(2.23),(2.24)から
2

6C OX
Q 
d  dV 
6 
 qN A − m  =V −Vg +
ε sε 0ε sε 0 
dV  dy 
X1 
Qm = −q()(2.25)

X1

∫ ndx
o

V g = VG − V0 − 2φ fが導かれる。ここで、Qm は界面における単位面積当りの可動電荷密度である。
上式を境界①から境界③(ドレイン拡散端)まで積分するとE SD 2 = A2 (VD − VS1 )2 + B (VD − VS1 ) + C
A2 =(2.26)3C OX
ε sε 0 X1
VD

B=

6qN A

ε sε 0

−

∫

Qm dv
6C OX
6
S1
V g − V S1 −ε sε 0 X1ε s ε 0 X 1 V D − V S1()

C = E S12のようにドレイン電界 E SD が求められる。(2.26)式で E S1 ,VS1 は境界①における表面電界と表面電位である。ドレイン領域が完全にピンチオフ状態で可動電荷の影響がないと仮定す
ると B=0 となる。また、境界線①が界面に交わる点をピンチオフ点と近似すると、VS1 ≈ VP,
E S1 = E P (ピンチオフ電界)となるので(2.26)式はE SD 2 = A2 (VD − VP )2 + E P 2 = A2 (VDS − VPS )2 + E PS 2

(2.27)のように簡単になる。
以上のようにして、飽和領域におけるドレイン電界を簡単な解析式で記述できたので、次にこのドレイン電界を用いてドレイン電流を求める。ドレイン電流がドリフト電流であるとすると一般的に次式で表される。
I D = W・Qm・µ E y = −W・Qm・µdVdy(2.28)

ソース領域では Qm=Qn(チャネル内電荷密度)となるので(2.28)式は
I D = W・Qn・µ E y(2.29)となる。ドレイン領域では Qm は非常に小さくなるが完全に零とはならない。このことは(2.27)式を導く際に可動電荷の影響を無視したことと矛盾するように感じるかもしれない

17

が、これは(2.26)式の B の式で電界に対する可動電荷の寄与分が他の項に比べて非常に小さいと近似しただけであって、けっして Qm=0 としたわけではない。ドレイン領域では電界
Ey が非常に大きいため、Qm が小さくともソース領域と同じ一定のドレイン電流 ID を流すことができるのである。
以上の論議から、(2.28)式はソース領域でもドレイン領域でも成り立つ一般的な式であることが分かる。(2.28)式から
dI D
dV
=
ID
L・− E sy()

(2.30)

が得られるので、この式をドレイン領域にわたって積分するとドレイン電流は
I D = I 1・exp(∆L / L )(2.31)のように与えられる。ここで、ΔL は
∆L =

VD

dV

V DS

dV

∫ (− E ) = ∫ (− E )
VS1

sy

V PS

(2.32)syで与えられる。
前述のように境界線①が界面と交わる点をピンチオフ点と近似できるので(2.31)式は
I D = I Dsat・exp(∆L / L )(2.33)と 書 き 表 す こ と が で き る 。 こ こ で IDsat は 飽 和 電 流 で あ る 。 し た が っ て 、 (2.32) と(2.27),(2.32)式からドレイン電流は
1

2

 LA
 A

A

(V − VPS ) + 1 +(VDS − VPS )
I D = I Dsat   E PS DS
E PS




(2.34)のように与えられる。なお、(2.33)式でΔL/L≪1 のときはID =I DsatLL=I=
・I Dsat∆L L − ∆L Dsat Leff
1−L

(2.35)となる。ここで Leff は実行チャネル長である。また、(2.27)式の A はドレイン拡散層深さ
xj およびキャリア速度の飽和を取り入れると
A2 =

C OX
X1
・
ε s ε 0 X 1 x j + 0.001(V DS − V PS ) X 1 − x j((

A 2 = K 0 V PS + V SUB + 2φ f)

(2.36))のように修正される。ここで VSUB は基板電圧である。
2.1.4. ゲート酸化膜中へのキャリア注入
MOS デバイスではゲート酸化膜中のキャリアの挙動もデバイス特性に大きな影響を与える。特に、ゲート絶縁膜中に注入されたホットキャリアによる特性変動やゲート酸化膜の18

絶縁破壊といったような素子の信頼度に関する現象にはゲート酸化膜中のキャリアが重要な役割を持っている。ここではゲート酸化膜中へのキャリア注入の機構について述べる。
MOS デバイスでは半導体とゲート酸化膜の間に大きなエネルギーバリアがあるため半導体中のキャリアはこのエネルギーバンドに阻止されて容易にゲート酸化膜中には入れなかった。しかし、半導体表面のキャリアに何らかの方法でエネルギーバリアを越えられるエ
ネルギーを与えてやるとキャリアはゲート酸化膜中に用意に注入される。また、キャリアのエネルギーがそれほど大きくなくても、ゲート絶縁膜中の電界を十分に強くするとキャリアはトンネル効果でゲート酸化膜中に注入される。
図 2.7 にゲート酸化膜中にキャリアを注入する方法として代表的な２つの方法を示す。
図 2.7(a)は半導体側に高電界がかかるようにしてこの電界によってキャリアを加速し、弱いアバランシェ崩壊または衝突電離を起こして多量の高エネルギー状態のキャリア(ホットキャリア)を発生させ注入する方法である。

(a)アバランシェ(b)トンネル

図 2.7 ゲート酸化膜中へのキャリア注入
MOS トランジスタでドレイン電圧を高いかショートチャネル MOS トランジスタにおいて発生する。図 2.8 に示すようにドレイン電流によってアバランシェ崩壊が起こりそれによって発生した担体が基板電流となる。そしてこの基板電流がさらなるアバランシェ崩壊を引き起こすことによってホットエレクトロンが発生する。このホットエレクトロンがゲート
酸化膜のエネルギーバリアを越え、それがゲート電流となる機構である。

19

図 2.8 衝突電離によるホットエレクトロン注入
アバランシェ注入によるゲート電流を求める。まず、弱いアバランシェ崩壊によって発生した電子による半導体側の電流密度 Jn はマックスウェル分布を用いてJn =∫ qv(E, E )Nc(E )exp − kT (E ) dE
 E − E0 ∞

0(2.37)eのように表される。ここで、v は速度、Nc は半導体側伝導帯の状態密度、E0 は定数、Te は電子温度である。これは基板電流の電流密度でもある。今、半導体‑絶縁膜界面に到達した電子が絶縁膜中を注入される確立を P(E)とおくと、注入電流密度 JG は
JG =

( )

 E − E0 dEqP(E )v E , E Nc(E ) exp − kT E 
0
e



∫

∞

()

(2.38)のようになる。ここでバリアハイトφb より大きなエネルギーを持つ電子のみが注入されるとして、E≧qφb で P(E)=P0、E＜qφb で P(E)=0 と仮定すると、(2.38)式は( ) qφ  ∞] N c E , E Nc(E + qφb ) exp − E − E0 dE
J G = P0 xp − b  qv[(E + qφb ), ε・kTe  kTe  0

 qφ 
= J n Sca exp − b 
 kTe ∫(2.39)のようになる。ここで Sca は∫ v[(E + qφ ), E ]Nc(E + qφ ) exp − kT dE∞

S ca =

b

0

E 

b

e

∫ ( )

 E 
dE
v E , E Nc(E ) exp −0
 kTe ∞(2.40)であり、散乱因子とよばれる。(2.39)式から電子が電子温度 Te の高い高エネルギー状態になると急激に注入電流が増加することがわかる。また、(2.39)式から注入電流密度 JG はバ
リアハイトφb によっても大きく変化することがわかる。そのため、図 2.9 に示すようにバ
リアハイトφb の値としては鏡像力による低下分Δφb を考慮したより正確な値を用いる必要がある。鏡像力および電界効果によるポテンシャルエネルギーの低下はそれぞれ q2/(16πε0εox)、 q E OX で表されるので、これらを考慮した後の絶縁膜中のポテンシャルエネル
ギーqφbi(x)は20

qφbi (x ) = qφb 0 −q2
16πε 0ε OX x

− q E OX x

(2.41)のうように表される。したがってφbi(x)は
xm 0 =

q(2.42)

16πε 0ε OX E OX

で最大となり、バリアハイトの低下分Δφb は∆φb =q E OX(2.43)

4πε 0ε OXのように求められる。したがって、鏡像力を考慮したバリアハイトφb は

φ b = φ b 0 − ∆φ b

(2.44)

で与えられる。

q E OX

図 2.9 鏡像力によるバリアハイトの低下
図 2.8(b)はトンネル現象によってキャリアを注入する方法である。図の例では半導体側から電子がトンネル場合であるが、電子のトンネルの仕方は 2 通り考えられる。1 つは半導体側の伝導帯からゲート電極まで電子が直接トンネルする場合 JDT であり、もう 1 つは電子が半導体側の伝導帯から絶縁膜の伝導帯にまずトンネルした後ドリフトによってゲート電極に流れ込む場合 JFN である。前者は直接トンネリング、後者は Fowler‑Nordheim トンネリ
ングと呼ばれる。トンネル電流の式は正確に解くと非常に複雑となるが、簡単には
 4 2m* (qφ )3 2 bJ ∝ E OX 2 exp −


3
q
=
E
OX



(2.45)の形で表される。ここで m*は有効質量である。また、Fowler‑Nordheim の式は

21

J FN =

 4 2m* (qφ )3 2 
q 2 E OX 2b
exp −
8πhφb


3
q
=
E
OX



(2.46)となる。
また、鏡像力によるバリアハイト低下、およびバリアハイトの温度依存性を考慮すると、(2.46)式は
J FN =

 4 2m* (qφ )3 2

q 2 E OX 2 m 1
πCkT
b
−

v
y
exp
(
)


8πhφb m* t 2 ( y ) sin (πCkT )
q
E
3
=
OX



(2.47)

こ こ で C = 2 2m * qφ b・t ( y ) =q E OX 、 y は 鏡 像 力 に よ る バ リ ア ハ イ ト 低 下 を 表 す 量 で
y = ∆ φ b φ b 、t(y),v(y)はそれぞれ楕円積分である。

2.1.5. ゲート酸化膜中のトラップトラップで捕獲されたキャリアは一度捕獲されるとトラップのまわりは絶縁であるため
簡単には放出されず長時間(ほぼ半永久的)捕獲されたままでいる。しかし、熱励起、衝突
電離、トンネル、そして光励起のよってトラップから抜け出ることができる。この現象をデトラッピングと呼んでいる。デトラッピングが重要でないときの反応速度式は次のように表される。
dnt= n C v th σ C (N t − n t )dt(2.48)

ここで nt はトラップに捕獲された電子の密度、nC は絶縁膜伝導帯の電子密度、vth は熱運動
速度、σC は捕獲断面積、Nt はトラップ密度である。絶縁膜中の電界が 0.2〜3[MV/cm]ではドリフト速度 vd は熱運動速度 vth にほぼ等しくなるので、絶縁膜中を流れるゲート電流密度
JG を
J G = qnC v d ≈ qnC v th

(2.49)と近似する。さらにゲート電流の時間に依存性が小さいと仮定すると(2.48)式から次式が得られる。
 t 
n t (t ) = N t 1 − exp − τ C 

(2.50)

τ C = (J G σ C q )−1(2.51)

ここでは捕獲時定数を表している。(2.50)式を絶縁膜全体にわたって積分するとトラップ表面密度 Qt は t Qt (t ) = qN T 1 − exp − τ C 

(2.52)

22

のようになる。ここで Qt (t ) = q

tOX∫ n dx 、 N = ∫
0

t

T

tOX

0

N t dx である。

以上のようにしてトラップに捕獲されたキャリアは絶縁膜中の電界分布を変え、さらには、フラットバンド電圧にも影響を与える。絶縁膜中のトラップは空間的に分布しているので(2.50)、(2.52)からただちに電界やフラットバンド電圧を求めることはできない。そこで、絶縁膜中に分布した捕獲キャリアの荷重平均距離 x にすべての捕獲されたキャリアが存在しているとの近似を行う。そうすると、ゲート電圧に正電圧を印加した場合はゲート側の電界 E G 、半導体側の電界 E s は次式で表される。
E G (t ) = E +Es(t ) = E −Qt (t )

x(2.53)

ε 0 ε OX t OX

Qt (t ) x 
1−ε 0ε OX  tOX (2.54)

また、逆にゲート電圧に負電圧を印加した場合は次のようになる。
E G (t ) = E −Es(t ) = E +Qt (t )

x(2.56)

ε 0ε OX tOX

Qt (t ) 
x 

1 −

ε 0ε OX  tOX (2.57)

このように、キャリアが捕獲されることによってそれぞれの電界が変わると絶縁膜中に注入される電流も変化してくる。注入されるキャリアが電子で、流れる電流がFowler‑Nordheim 電流であるとき印加電圧負側の電界によって電流値が決められる。したがって、絶縁膜中のトラップに電子が捕獲されているときには印加電圧負側の電界は常に弱められるので、ゲート電流は正負のどちらのゲート電圧を印加しても減少する。このときの IG‑VG 特性におけるゲート電圧のシフト分ΔVG(+)、ΔVG(‑)は∆V G (+ ) =∆V G (− ) =Qt (t )

ε 0 ε OX
Qt (t )

ε 0 ε OX(t

OX − x)(2.58)

x(2.59)のようになる。絶縁膜中に電子が捕獲されているときには C‑V 特性も変化する。電子が捕獲されることによって C‑V 特性におけるフラットバンド電圧のシフト分ΔV0 は(2.52)式から∆V 0=

Qt (t・) t OX − xε 0 ε OX=qN T xε 0 ε OX

[1 − exp(− t τ C )]のように求められる。

23(2.60)

2.2. ショットキー電流
ショットキー電流
ショットキー接合とは金属と不純物半導体を接合した MS 構造である。金属と半導体が接触すると仕事関数の差により電位障壁が生じる。この電位障壁のことをショットキーバリ
アと呼んでいる。このバリアが両者の接触付近における空間電荷によって形成されたときは、整流作用が起こり、この接触を整流性接触という。また金属の種類によってバリアが形成されないこともあり、この接触を抵抗性接触という。ここでは金属と n 形半導体の接触を例にその動作原理・理論について述べていく。
2.2.1. 整流性接触①

熱平衡状態
図 2.10 は金属と n 形半導体の接触前の状態のエネルギーバンド図を示したものである。

エネルギー準位の相対的位置は真空準位を基準として決められている。金属では電子を表面から外側への真空中へ取りだすためには仕事がなされなければならない。0[K]における電子を金属から放出するためには、電子が占める最高の状態はフェルミ準位 EfM であるから、少なくとも真空準位とフェルミ準位の差のエネルギーを電子に与えられなければならない。
1 個の電子をフェルミ準位から真空準位へ取り出すのに要する仕事を仕事関数といい、ここでは qφM とする。半導体では、電子は平均してフェルミ準位に等しいエネルギーの位置か
ら真空中に取り出されると考えるので、フェルミ準位と真空準位との差 qφs を仕事関数と定義する。一方、1 個の電子を伝導体の底から真空準位へ取り出すのに要するエネルギーとして電子親和力 qχs を定義する。整流性接触とは特に金属の仕事関数が半導体の仕事関数と比較して大きい場合の接触のことをいう。

図 2.10 整流性接触(φM＞φs)前のエネルギーバンド図24

図 2.11 は接触後外部から電圧を印加しない場合で、熱平衡状態のエネルギーバンド図である。接触付近に存在する n 形半導体の伝導電子は金属に拡散し、金属の接触付近に負の表面電荷が蓄積され、n 形半導体の接触付近にドナーイオンが残り空乏層が形成される。空乏層が形成されると接触付近には内部電界が発生し、半導体から金属へ電子の拡散がなくなり、両者のフェルミ準位が一致する。そのため、空乏層のエネルギーバンドは図のように湾曲し、バリアが形成される。すなわち、内部電位により電子が動かなくなるのは、このバリアが存在するためである。この金属から見たバリアの高さ qφB は次式で示される。
qφ B = qφ M − χ s(2.61)

また、半導体内部にはV0 = φ M − φ s(2.62)の内部電位が生じる。
ショットキー接合ではこのように、半導体表面に空乏層が形成される。この幅や内部電界の状況については、金属内部には高密度の電荷が存在できるために空乏層が出来ないと近似した考え方で理解できる。すなわち図 2.12 のような理想モデルを考えればよい。

図 2.11 整流性接触後の熱平衡状態エネルギーバンド図25

図 2.12 ショットキー接合における空乏層と電荷、電界分布
結果として熱平衡状態の空乏層幅 W は半導体側のみを考えた次式のように表される。
W (0 ) =2ε 0 ε sV0qN d(2.63)

そして、単位面積あたりの接合容量 CJ は次のようになる。
C J (0 ) =qε 0 ε s N D 1
・2
V0(2.64)

前述したように外部からの電圧 VA がゼロの場合は、V0 なる内部電界が存在する。そのため、接合付近の n 形半導体領域の多数キャリアである電子のうち、このバリアを乗り越えられるエネルギーをもったものだけが金属へと移動する。電位障壁 V0 を越えられる電子の存在確率は、マクスウェル‐ボルツマンの分布関数で与えられ、
 qV 
exp − 0  kT 

に比例すると考えてよい。したがって、内部電界に逆らって半導体から金属へ流れる拡散
電流 Isdif は次のように書ける。
 qV 
I sdif (0 ) = I 0 exp − 0  kT 

(2.65)

26

また、ショットキーバリアを越えて金属から半導体へ流れる拡散電流 IMdif は次のように表される。
 qφ 
I Mdif (0 ) = I 0 exp − B  kT 

(2.66)

熱平衡状態では半導体及び金属からのこの拡散電流が等しく、正味の電流は流れない。
I (0) = I sdif (0 ) − I Mdif (0) = 0(2.67)②順方向電圧印加
図 2.13 は金属に正、半導体に負電荷 VA を印加した場合のエネルギーバンド図である。印
加電圧 VA により半導体のフェルミ準位 Efs は金属のフェルミ準位より VA だけ上がるため、半導体の伝導帯のバリアは低くなり空乏層の幅も狭くなる。そのため n 形半導体の多数キャリアである電子はバリアを越えて金属に拡散し、外部電界のドリフト作用により次々と金属に移動するので、金属から半導体に向かって電流が流れる。なお n 形半導体の少数キャリアであるホールに対してもバリアは低くなるため、ホールによる電流も順方向に加わるが極めて微少であり、多数キャリアの電子によって順方向電流が流れていると考えてよい。

図 2.13 整流性接触後順方向電圧印加時のエネルギーバンド図
順方向電圧 VA が印加された場合は半導体からのバリアの高さは(V0−VA)となる。したがって、Isdiff(VA)は次式となる。
 q (V0 − V A ) I sdif (V A ) = I 0 exp−

kT



27

(2.68)

一方、金属から半導体をみたときのバリアの高さφB は電圧によって一次的には変わらないから一定である。これは、φB が電圧に依存せず物質固有の値で固定されているからである。
よって
 qφ 
I Mdif (V A ) = I Mdif (0 ) = I 0 exp − B  kT 

(2.69)となるから、差し引きによって、流れる電流 I(VA)は次式となる。
I (V A ) = I sdif (V A ) − I Mdif (V A ) q(V A − V0 )  qφ B = I 0 exp
 − I 0 exp −kT
 kT 
 qφ   qV  = I 0 exp − 0 exp A  − 1 kT   kT  (2.70)

  qV  = I sdif (0 )exp A  − 1  kT  

また、空乏層幅 W(VA)及び単位面積辺りの接合容量 CJ(VA)は次のようになる。
W (V A ) =2ε 0 ε s・(V0 − V A )qN D(2.71)C J (V A ) =qε 0 ε s N D
1・
2
V0 − V A(2.72)③逆方向電圧印加
図 2.14 は金属に負、半導体に正電圧 VA を印加した場合のエネルギーバンド図である。印
加電圧 VA により半導体のフェルミ準位 Efs は金属のフェルミ準位より VA だけ下がるため、その分だけ半導体側からのバリアが高くなり半導体から電子への移動ができなくなる。しかし、金属側からのバリアの高さは変化しないので半導体側のフェルミ準位が下がっただけ
拡散電流により微少な電流が流れる。この電流は電圧の大きさにかかわらずほぼ一定値を示すので逆飽和電流と呼んでいる。

28

図 2.14 整流性接触後順方向電圧印加時のエネルギーバンド図
逆方向電圧 VA が印加された場合は半導体からのバリアの高さは(V0＋VA)となる。したがって、Isdif(−VA)は次式となる。
 q (V 0 + V A ) I sdif (− V A ) = I 0 exp −

kT



(2.73)

一方、前述したように金属から半導体をみたときのバリアの高さφB は電圧によって一次的には変わらないので
 qφ 
I Mdif (− V A ) = I 0 exp − B  kT 

(2.74)となるから、差し引きによって、流れる電流 I(−VA)は次式となる。
 q(− V A − V0 )  qφ B I (− V A ) = I 0 exp
 − I 0 exp −kT
 kT 
 qφ   qV  = I 0 exp − 0 exp − A  − 1 kT   kT  (2.75)

  qV  = I sdif (0)exp − A  − 1  kT  

ここで qV A 
exp −
 < 1
 kT 

であるので I(−VA)は負になり、金属側から半導体側へより多く電子が流れることが確認される。さらに(2.75)式より
I sdif (−V A ) − I Mdif (−V A ) ≈ − I Mdif (−V A )29

となり、印加電圧の大きさが変化してもバリアを越える電子の量は一定となる。
また、空乏層幅 W(−VA)及び単位面積辺りの接合容量 CJ(−VA)は次のようになる。
W (− V A ) =2ε 0 ε s・(V0 + V A )qN D(2.76)C J (− V A ) =qε 0 ε s N D
1・
2
V0 + V A(2.77)

したがって、接触境界部をまたいで外部から印加する電圧の方向によって電流が非常によく流れたり、そうでなかったりする。これはとりもなおさず整流作用であり、このような接触を整流性接触という。
2.2.2. 抵抗性接触①熱平衡状態
図 2.15 は金属と n 形半導体の接触前のエネルギーバンド図であり、接触後は整流性接触と同様に、両者のフェルミ準位が一致するように電荷分布状態が変化する。
図 2.16 は、接触後の電荷分布状態の変化をエネルギーバンド図で示したものである。φM＜φs であるときフェルミ準位は EfM＞Efs であり、金属の電子が n 形半導体に拡散するため、金属の接触付近には負の表面電荷が形成される。このような負の電荷の増加により半導体の接触付近のエネルギーバンドは湾曲し、半導体のフェルミ準位が伝導体に入り込む状態となり、バリアは形成されない。そのため金属と反動他の電子は拡散しようとするが、両者のフェルミ準位が一致して電子の拡散はなくなる、つまり熱平衡状態となる。

図 2.15 抵抗性接触前のエネルギーバンド図30

図 2.16 抵抗性接触後の熱平衡状態エネルギーバンド図②順方向電圧印加
抵抗性接触に順方向電圧を印加すると図 2.17 のような動作状態を示すエネルギーバンド図になる。この順バイアスによりフェルミ準位は Efm＜Efs となり、半導体の伝導体準位も上がるため、バリアの存在しない接触付近を電子は半導体から金属へ移動し、順方向電流が金属から半導体へ流れる。

図 2.17 抵抗接触後順方向電圧印加時のエネルギーバンド図31

②逆方向電圧印加
図 2.18 は逆方向電圧を印加した場合の動作状態を示すエネルギーバンド図である。両者のフェルミ準位の関係は順方向電圧を印加した場合とは逆に、Efm＞Efn となる。そのため半導体の伝導体準位は下がり、金属から半導体へ電子が移動し、逆方向電流が半導体から金属へ流れる。

図 2.18 抵抗接触後逆方向電圧印加時のエネルギーバンド図
つまり、半導体側に正あるいは負になるような外部から電圧が印加されても、図 2.17 あ
るいは図 2.18 に示したように、電子の流れに対して妨げとなるような電位バリアは生じない。したがって、印加電圧の方向によって電流が流れたり流れなかったりする整流作用は現れない。このような接触を抵抗接触という。

32

第三章 測定システム

3.1. 序論
MOS トランジスタの進歩が進むにつれて内部で取り扱う電流値は低下している。そのため、
MOS トランジスタの漏れ電流値も低下しており、これを評価するためには極めて微少な電流が計測可能なシステムの構築が必要である。そこで今回、MOS トランジスタのそれぞれ 4 端子での微少電流の測定が可能なシステムを構築した。ゲート電圧測定用の端子においてはシステムリーク電流を 4.0×10‑15[A]に抑え 1.0×10‑14[A]クラスの測定が可能である。

3.2. 測定システム
図 3.1 が構築したシステムの全体写真である。写真の左二つのラックに測定装置類を配置し、測定資料は右のシールドボックス内に格納して測定を行う。また、その内部を拡大したものが図 3.2 である。

図 3.1

MOS トランジスタ微少電流測定システム33

図 3.2 シールドボックス内部

GP-IB
トライアキシャルPC

コアキシャルTR6150HP4140B
変換
ボックス

HP4141B

ウェハ台
図 3.3 測定システム概略図
図 3.3 は測定システムの概略図である。HP4141B(図 3.4)は電源と電流計を兼ね備えた

34

装置で 1.0[pA]という非常に微少な電流測定が可能である。そして、電流計と定電圧源(あるいは電圧計と定電流源)を兼ね備えた端子を４つと、これとは別に定電圧源 2 系統と電圧計 2 系統を搭載している。HP4141B ではソース、ドレイン、そして基板への電圧印加と電流測定に用いている。

図 3.4 HP4141B
HP4140B(図 3.5)は定電圧源 2 系統と電流計 1 系統を搭載した装置である。この装置もHP4141B と同様に 1.0[pA]という非常に微量な電流測定が可能である。HP4141B 比べて非常にシステムリーク電流が少ないため、流れる電流が微少であるゲートの電流測定用として用いた。

図 3.5 HP4140B
ゲート端子の定電圧源として先に述べた HP4140B の電源を用いず TR6150(図 3.6)を用いた。こちらは HP4140B が 1.0×10‑3[V]の分解能であるのに対して TR6150 は 1.0×10‑5[V]であり非常に細かい電圧の設定が可能である。また、この定電圧源はゲート端子に限らずドレイン電圧を細かく設定した場合でドレインの定電圧源としても用いた。

35

図 3.6 TR6150
それぞれの測定器から変換ボックス(図 3.7)までは雑音が測定器や蛍光灯などの雑音が非常に多く外部からの影響を受けやすい。そのため、トライアキシャルケーブルという信号線を二重の金網で守る構造の雑音に強いケーブルが用いている。そして、シールドボッ
クス(図 3.8)内部では外部からの雑音がカットされているため変換ボックスによって信号線を守る金網層が 1 つのコアキシャルケーブルに変換している。
また、シールドボックス内に測定試料を設置しているためむき出しのウェハ状態試料でも測定が可能である。

図 3.7 ケーブル変換ボックス36図 3.8 シールドボックス
これらのすべての装置は GP‑IB ケーブルで PC に接続されている。そして、PC によってVisual Basic プログラムで制御されている。

3.3. 測定システム試験
図 3.9 はプローバに何も接続しないでゲート電流測定用端子である HP4140B の電圧‐電流特性を測定した結果である。電圧を増加させてもシステムリーク電流が±1.0×10‑14[A]以内であり、10‑14[A]クラスの電流測定が可能である。
また、図 3.10 は 3×1014 [Ω]という非常に高抵抗な素子をプローバとウェハ台の間に接続して測定を行った結果である。この結果より 10‑14[A]という微量な電流レベルも正確な測定できていることが確認できる。
これから示していく測定結果は 10‑14[A]より十分に大きな電流を測定しているため測定値にバラつきがないものと言える。

37

5E-14
4E-14
3E-14

電流[A]

2E-14
1E-14
0
-1E-14 0

5

10-2E-14-3E-14-4E-14-5E-14電圧[V]図 3.9 無接続での電圧‐電流特性

3.5E-13
3E-13

電流[A]

2.5E-132E-13
1.5E-13
1E-13
5E-14
0
0

図 3.10

5
電圧[V]

10

1014 [Ω]接続時の電圧‐電流特性

3.3. 結論
外部からの雑音除去などを施すことによりウェハ状態でソース、ドレイン、基板、ゲー
ト電流の 4 つの微少な電流が同時に測定可能なシステムを構築した。図 3.9 と図 3.10 の結果から 10‑14[A]という微少なレベルでの正確な測定ができていることが確認できる。

38

第四章 ショットキー接合電流測定

4.1. 序論
MOS トランジスタのゲート酸化膜破壊はゲート電流が大きく起因する。ドレイン‑基板間の pn 接合での電離破壊、つまり正孔・電子対の発生によりドレイン電流は電流がソース電流に比べ増加する。このドレイン電流と相反するキャリアによって基板電流は発生する。
そして、ドレイン電流の一部でゲート酸化膜障壁を越えられるキャリアがゲート電流となる。このようなことからゲート電流はキャリアジェネレーションに大きく依存している。
この章では簡単なキャリアジェネレーションによる微少電流の発生を確認するため、金属と半導体を接合した構造のショットキー接合素子の評価を行った。また、重金属の添加によるキャリアジェネレーション及び漏れ電流への影響についても評価を行う。

4.2. 測定試料
シリコンウェハ上での pn 接合形成はイオン注入を行うため、均一なキャリア濃度の素子を形成するのは不可能である。また、p 形と n 形との濃度差により電圧印加時における空乏層広がりに偏りが生じてしまう。こういった効果を無視したキャリアジェネレーション及び漏れ電流の評価を行うため、半導体‑半導体の接合ではなく片方を金属に変えた金属‑半導体の接合、いわゆるショットキー接合を用いた。この構造はシリコンウェハ上に直接金属を蒸着するためシリコンウェハ内のキャリア濃度の位置による差は極めて少ない。また、金属と半導体との接合であるため半導体と半導体の接合のように濃度差による空乏層広がりの偏りを考える必要がない。
試料は現在主流の LOCOS プロセスではなく、プレナープロセスで製作されたものを用いた。シリコンウェハメーカー出荷時のジェネレーションライフタイムが室温で数千秒あるのに対して実際の DRAM は数十秒という 100 分の 1 まで低下してしまう。これは、通常行われる LOCOS プロセスではフィールド酸化膜端でのストレス誘起が大きく影響するためである。重金属による漏れ電流特性の評価を行う際には、できるだけ重金属影響のみを確認するためストレスが掛かりにくい構造のプレナー型を用いた。
4.2.1. LOCOS プロセス
LOCOS プロセスとは現在一般的に採用されているプロセスである。単純なプロセスの流れを次に示す。

39

①ウェハ全体薄く酸化(パッド酸化膜)、その上にシリコン窒化膜形成②フィールド酸化膜部分の酸化膜及び窒化膜除去③フィールド酸化膜形成のため酸化④すべてのパッド酸化膜及びシリコン窒化膜除去⑤ウェハ全体多結晶シリコン堆積⑥リソグラフィ工程により電極領域以外の多結晶シリコン除去
このような流れで LOCOS プロセスは図 4.1 のようなショットキー接合を形成する。多結晶シリコンはアルミニウムと比較して導電率が低いが、拡散を行うような温度においても安定である。さらに自己整合とよばれる位置合わせをおこなっているため、微細化でのリソグラフィにおいて誤差が少ないという利点がある。しかし、部分的な酸化によりフィー
ルド酸化膜を形成するためフィールド酸化膜端でのストレス誘起欠陥が発生するという問題を持っている。

図 4.1 LOCOS プロセス
4.2.2. プレナープロセス
プレナープロセスとは電極がまだアルミニウムのころ使用されていた方式で現在は一般的には採用されていない。単純なプロセスの流れを次に示す。
①ウェハ全体酸化②電極領域の酸化膜を選択的に除去③ウェハ全体アルミニウム蒸着④リソグラフィ工程により電極領域以外のアルミニウム除去
このような流れでプレナープロセスは図 4.2 のような pn 接合の形成を行う。フィールド
酸化膜の形成方法がウェハ全体を酸化させてから除去をするという方式のため、フィール
ド酸化膜端でのストレス誘起欠陥が少なく漏れ電流に強いという特性を持つ。

40

図 4.2 プレナー型
4.2.3. 測定試料データ
試料は、基板濃度 5.0×1015[cm‑3]の n 形シリコン基板を用いた。そして、重金属を添加していないものを Reference(表 4.1)とし鉄汚染 2.3×1011[cm‑3]したもの(表 4.2)との比較を行った。さらに、接合面積による違いを評価するために 6 種類(Reference 試料は 4 種類)の面積が違うショットキー接合を用いた。この接合面積の情報に関しては、比率より推量したものであるので多少の誤差が考えられる。
表 4.1 n 形基板 Reference 試料
試料名
長さ比
面積比
製造方式
基板伝導形
基板濃度[cm‑3]
汚染物元素
汚染物濃度[cm‑3]

SNRef‑1
1.00
1.00

SNRef‑2
SNRef‑3
1.78
2.56
3.17
6.55
プレナー型
n形
5.0×1015

SNRef‑4
5.67
32.1

なし

表 4.2 n 形基板鉄汚染 2.3×1011[cm‑3]試料
試料名
長さ比
面積比
製造方式
基板伝導形
基板濃度[cm‑3]
汚染物元素
汚染物濃度[cm‑3]

SNFe‑1
1.00
1.00

SNFe‑2
1.78
3.17

SNFe‑3
SNFe‑4
2.56
5.67
6.55
32.1
プレナー型
n形
5.0×1015
Fe
2.3×1011

SNFe‑5
9.44
89.1

SNFe‑614.0
196

4.3. ショットキー接合電流測定
n 形基板である 2 種類の試料を用いて測定を行った。金属側に正電圧を半導体側に負電圧を印加したとき(これを正電圧印加とする)と逆に金属側に負電圧を半導体側に正電圧印加したとき(これを負電圧印加とする)の電流測定結果を示す。

41

4.3.1 正電圧印加
ショットキー接合の金属側に正電圧を 0[V]から 0.1[V]刻みで 1[V]まで印加し、そしてそのときに流れる電流の測定を行った。まず、Reference 試料についての測定結果を次に示す。
グラフ内の 4 種類のデータは面積の違うそれぞれの素子での測定結果を示したものである。
素子の接合面積が広がることによって電流が流れ始める開始電圧、いわゆる立ち上がり
電圧は低下していく。また、少し分かりにくいが直線部分の傾きもすべての素子で違っており、最も面積差が大きい SNRef‑1 と SNRef‑4 とでは電圧が増加するにつれて電流の差が確認できるぐらいに大きくなってきている。

SNRef-1

SNRef-2

SNRef-3

SNRef-4

電流[A]1.0E-04

5.0E-05

0.0E+00
0

0.5
電圧[V]

1

図 4.3 Reference 試料における正電圧印加時の電流
2.3×1011[cm‑3]という微量な鉄汚染をほどこした試料についても同様の測定を行ったので次に示す。
Reference 試料と同様に鉄汚染を施した試料でも接合面積が広くなるにしたがって立ち
上がり電圧が低下することが確認できた。

42

SNFe-1

SNFe-2

SNFe-3

SNFe-4

SNFe-5

SNFe-6電流[A]1.0E-04

5.0E-05

0.0E+00
0

0.5
電圧[V]

1

図 4.4 鉄汚染試料における正電圧印加時の電流
鉄汚染による影響の確認を行うため、Reference 試料と鉄汚染試料の測定結果を総合して図 4.4 に示す。データは面積がそれぞれ等しい SRef‑1 と SNFe‑1、そして SRef‑4 と SNFe‑4を採用した。
その結果、面積が同じ SRef‑1 と SNFe‑1、および SRef‑4 と SNFe‑4 の電流が流れ始める電圧値はほぼ同じで立ち上がり電圧はほとんど変化していない。また、立ち上がり電圧は同じであるが、その後の直線部分の傾きに大きな違いがある。つまり、鉄汚染を施した試料は Reference の試料に比べて傾きが激しくなっている。このことから鉄汚染は立ち上がり
電圧には影響を与えず、全体的な電流量を増加させる働きがある。

43

SNRef-1

SNRef-4

SNFe-1

SNFe-4電流[A]1.0E-04

5.0E-05

0.0E+00
0

0.5
電圧[V]

1

図 4.5 正電圧印加時における鉄汚染の影響
4.3.2 負電圧印加
ショットキー接合の負電圧を‑50[V]から 0.1[V]刻みで 0[V]まで印加し、その時の電流値の測定を行った。まず、Reference 試料についての測定結果を次に示す。
金属側に負電圧を印加した場合でも正電圧を印加したときと同様に接合面積が広がるにしたがって電流値が増加していることが確認できる。図 4.6 ではこのことが細部まで確認できないので図 4.7 で部分的に拡大したものを示す。これにより面積に差がないもの同士
でもこのことが顕著に現れている。理想的なショットキー接合の逆方向漏れ電流は電圧を増加させても一定である。しかし、実際には緩やかな傾きで電流が増加している。これはソフトブレークダウンによる影響であると考えられる。

44

-50

SRef-1

SRef-2

SRef-3SRef-4

-40

-30

-20

-10

0
0.0E+00

漏れ電流[A]-5.0E-09-1.0E-08-1.5E-08
電圧[V]

図 4.6 Reference 試料における負電圧印加時の電流-50SRef-1

SRef-2

SRef-3SRef-4

-40

-30

-20

-10

0

漏れ電流[A]

0.0E+00-5.0E-10-1.0E-09
電圧[V]図 4.7 Reference 試料における負電圧印加時の電流(拡大)また、漏れ電流と接合面積比との関係を見るために負電圧‑10[V], ‑20[V], ‑30[V],‑40[V], ‑50[V]印加時をピックアップしてグラフ化したものを図 4.8 に示す。
面積比が小さいところでは直線性を示しており比例関係にあるようにも見られるが全体として一貫した決まりは確認できなかった。

45

-10[V]-20[V]-30[V]-40[V]-50[V]

0.0E+00

漏れ電流[A]0

20

40-6.0E-09-1.2E-08
面積比

図 4.8 Reference 試料における面積比‐漏れ電流特性
次に鉄汚染を施した試料においても同様の測定を行ったので、その測定結果について次に示す。
鉄汚染を施した試料でも Reference とほぼ同様の面積が広がれば逆方向漏れ電流が増加するという結果が得られた。ただひとつ違うのは図 4.11 の漏れ電流と面積比との関係を示したグラフがあらゆる電圧で比例関係を示していることである。このことから鉄汚染が逆
方向漏れ電流に影響を与えるということと、均一な鉄汚染が施されているということが言える。また、図 4.8 のグラフが鉄汚染を施した結果直線になったことから、鉄汚染による漏れ電流の影響は非常に大きい。

46

SNFe-1-50

SNFe-2-40

SNFe-3

SNFe-4

SNFe-5

SNFe-6

-30

-20

-10

0

漏れ電流[A]

0.0E+00-5.0E-08-1.0E-07
電圧[V]図 4.9 鉄汚染試料における負電圧印加時の電流

SNFe-1-50

SNFe-2-40

SNFe-3

SNFe-4

SNFe-5

SNFe-6

-30

-20

-10

0

漏れ電流[A]

0.0E+00-5.0E-10-1.0E-09
電圧[V]図 4.10 鉄汚染試料における負電圧印加時の電流(拡大)47-10[V]-20[V]

050-30[V]-40[V]

100-50[V]

150

200

漏れ電流[A]

0.0E+00-5.0E-08-1.0E-07-1.5E-07
面積比

図 4.11 鉄汚染試料における面積比‐漏れ電流特性
さらに、鉄汚染による逆方向漏れ電流の関係を詳しく確認するため Reference 試料と鉄汚染試料のそれぞれからデータを取り出しグラフにしたものを次に示す。
それぞれ面積が同じもので比較を行うと鉄汚染によって漏れ電流が増加していることが確認できる。つまり、ソフトブレークダウンが鉄汚染によって激しくなったものと考えられる。このことは面積が広くなればなるほど顕著に現れている。

SNRef-1

SNRef-2-50-40

SNRef-3-30

SNFe-1-20

SNFe-2-10

SNFe-30電流[A]0.0E+00-1.0E-09-2.0E-09
電圧[V]図 4.12n 形基板負電圧印加時における鉄汚染の影響

48

4.3. 結論
測定試料は正電圧印加時には非常に多くの電流が流れ、負電圧印加時にはほとんど流れ
なかったことから抵抗接合ではなくショットキー接合である。2.3×1011[cm‑3]の微量な鉄汚染によって正電圧印加時に立ち上がり電圧は変化しないが全体的な電流値を増加させる。
そして、逆方向電圧においても鉄汚染が影響して電流が増加する。面積と漏れ電流の関係
が比例関係を示している。Reference 試料においてこの効果は確認できなかったことから鉄汚染が漏れ電流増加に大きく影響を与えている。

49

第五章 ショットキー接合考察

5.1. アルミニウムと半導体の接触
今回、金属に用いた材料はアルミニウムであり、理想的なアルミニウムの仕事関数 qφAlはおよそ 4.1[eV]である。それに対してシリコンの電子親和力 qχs が 4.25[eV]、エネルギ
ーギャップ Eg が 1.1[eV]である。シリコンの仕事関数φs は次の式から求めることができる。
qφ s = qχ s +Eg
2− qφ f(5.1)

ここでφf は真性半導体のフェルミレベル Ei と使用している半導体のフェルミレベルとの差であり次式で表される。

φf =kT  N ln q  ni (5.2)

Reference 試料の基板濃度は 5.0×1015[cm‑3]である。これを常温の条件で式(5.2)に代入して計算を行うとφf =300  5.0 × 1015 ln≈ 0.3311600  1.38 × 1010 となる。これを用いて仕事関数φsn を求めると次のような値になる。

φ sn = 4.25 +1 .1− 0.33 ≈ 4.5
2

図 5.1 アルミニウムと n 形シリコン基板のエネルギーバンド関係図

50

n 形シリコン基板の仕事関数がアルミニウムのそれよりも大きい。このことから n 形シリコン基板では抵抗性接触が形成されるはずである。

φ Al < φ sn
しかし、実際には整流性接触という結果が得られている。つまり、アルミニウムの仕事
関数が n 形シリコン基板の仕事関数に対して大きいのである。

φ Al > φ sn
図 5.1 は理想的なアルミニウムとシリコンの接触を考えているため理論と結果の相違が発生したのである。この結果を考える場合、半導体表面の問題、そして金属としてアルミニウムを用いているためアルミニウムが半導体中へ拡散することを考慮に入れる必要がある。
半導体表面は内部と違った性質を持っており、仕事関数が同じである同素材の単結晶を接触させたとしても一つの単結晶とは全く違う特性になる。これはいかに半導体表面をきれいにしてあっても表面準位と呼ぶ状態があって、内部と電位が異なっている。その結果、金属と接触する前から図 5.2 のような障壁が出来ている。したがって、その障壁の高さは表面準位に捕らえられた電子によって決まり、金属の種類によらないのである。

図 5.2 半導体表面構造
また、今回の試料において金属としてアルミニウムを用いている。アルミニウムは低い温度で溶けるためショットキー接合製作工程で半導体側への拡散が起こる。アルミニウム
はⅢ族の原子であるため、半導体内ではアクセプタの役割を果たす。これにより図 5.3 に示すように半導体界面のフェルミ準位が変動し、障壁を形成するのである。
これらの効果により理想とは違った整流性接触となる。この二つでより効果があるのは51

アルミニウムによる半導体への拡散効果である。自然発生的に起こるわずかな表面準位の影響にくらべてアルミニウム拡散は非常に大きな影響を与える。

図 5.3 半導体へのアルミニウム拡散

5.2. 電流測定
5.2.1 順方向電流
Reference 試料において順方向電流が面積によって立ち上がり電圧が低下している。これは部分的にショットキーバリアを越える電子の数は同じであるが全体的に見ると面積が広がったため電流が流れ始める電圧点が低くなったのである。電流を求める式に含まれる
I0 は次式で表される。
 qφ   qV  
I (V A ) = I 0 exp − 0 exp A  − 1 kT   kT  

I 0 = A *T 2 S(5.3)

ここで、A*はリチャードソン定数と呼ばれる材料によって決まる定数である。よって、順方向電流は面積に依存して増加したのである。
また、Reference 試料と鉄汚染試料の順方向電流を比較すると電流が流れ始める電圧値は同じである。しかし、電圧を印加していくにしたがって鉄汚染試料の電流が Reference 試料と比較して大きくなり、両者の電流差が増大している。このことを説明するには原理・理論で説明した順方向電流機構よりもう少し複雑になる。その機構を説明するにあたって
ショットキー接合の電流の流れを図 5.4 に示す。

52

この 4 つの電流機構が一般的に考えられるショットキー接合における電流である。まず①が濃度差によってショットキーバリアを越えて電子が移動する機構である。そして②は量子力学におけるトンネル効果によって電子が障壁を通過し移動する機構である。これは非常に濃度の濃いドーピングがなされたときにバンドの湾曲が急になるために起こる。③は空乏層領域でのキャリアジェネレーションによって発生する電流である。最後に④は金属から半導体への正孔注入による電流である。言い換えれば、中性領域でのキャリアジェ
ネレーションによる電流である。

図 5.4 ショットキー接合電流機構
この４つの順方向機構で鉄汚染によって電流が増加したことを説明できるのは③と④である。基本的に①と②はもともと存在する多数キャリアの量に依存する。鉄汚染は 2.3×
1011[cm‑3]で基板濃度の 5.0×1015[cm‑3]と比べて極めて少ないので鉄汚染によって多数キャリアを増加させるということは考えられない。このことから①と②の電流機構に鉄汚染が影響を与えていないといえる。
③と④の電流機構の基本はキャリアジェネレーションである。ここでショットキー接合と同じ TEG 内に形成された MOS ダイオードのキャリアジェネレーション量の時間依存性を
パルススキャニング C‑V 法によって評価をした。その結果、図 5.5 が Reference 試料、図5.6 が鉄汚染試料のそれを表したもので、横軸が電圧印加保持時間で縦軸がそのときに発生するキャリアの量である。同じ保持時間でも鉄汚染試料のキャリアジェネレーション量がReference 試料に比べて多い。これは鉄汚染が施されたことによってシリコンに欠陥ができ禁制帯内に新たなエネルギーレベルができたことによる。このエネルギーレベルはシリコ
ンの伝導帯の下端のエネルギーEc から 0.55[eV]と価電子帯の上端のエネルギーEv から
0.40[eV]の位置に発生する。これにより図 5.7 のように鉄エネルギーレベルを利用した低いエネルギーでのキャリアジェネレーションが可能になる。

53

要するに順方向電流の開始電圧点は Reference 試料でも鉄汚染試料でも変わらないがそれ以上の電圧を印加していくと鉄汚染によって発生したエネルギーレベルを利用したキャ
リアジェネレーションが増加する。その結果、Reference 試料に比べて鉄汚染試料の順方向
電流が増加したのである。
そして、電圧の増加に依存して順方向電流が増加している。このことから③の電流機構というよりも④の電流機構によるものが大きいといえる。③の電流機構では空乏層の曲がりが大きいほど電流が増加するが、順方向電圧の場合はこの曲がりを小さくしていく方向に働く。つまり、④の電流機構によるものであれば電圧が増加するにしたがい Reference
試料との電流の差が小さくなるはずである。しかし、実際には電流の差は大きくなっていることから鉄汚染は④の電流機構に大きな影響を与えている。
5.2.2 逆方向漏れ電流
図 5.3 の①の機構である多数キャリアの拡散電流のみを考慮した場合、ある一定の電圧を超えると電流は飽和する。しかし、実際に測定した結果の逆方向電流は傾きのある直線である。このことから逆方向の場合も順方向と同様に図 5.3 の他の 3 種の電流機構を考える必要がある。
③と④は前述したようにキャリアジェネレーションによるものである。ここでは逆方向電圧を印加しているので空乏層幅が伸び、さらに空乏層領域の傾きが大きくなる方向に働く。その結果、空乏層内のバンドギャップが狭くなる。そのため、空乏層内でのキャリア
ジェネレーションが増加し電流が増加する。確かに④の電流機構による電流増加も考えられるが③の空乏層内のキャリアジェネレーションによる電流増加の影響が大きい。また、
高電圧を印加しており、ショットキーバリアが狭くなる効果が現れるので②のトンネル効
果による電流増加の影響も存分に考えられる。この効果は温度依存性が高いので測定時の温度調整によって影響の度合を評価することも可能であるが今回はそこまでいたっていな
い。
次に逆方向電流に対する鉄汚染による影響について述べる。絶対温度 300[K]において鉄汚染を施した試料は Reference 試料と比較してどの面積でもおよそ 1.5 倍の増加が確認できる。また、図 5.5 と図 5.6 のパルススキャニング CV 法で測定した結果を比較すると鉄汚染試料のキャリアジェネレーション量が 1.5 倍近く増加している。このように漏れ電流の測定結果とパルススキャニング CV 法でのキャリアジェネレーション量の測定結果に一致が見られる。
鉄汚染は前項でも述べたようにシリコンの禁制帯内に新たなエネルギーレベルを形成するためキャリアジェネレーションを活発化させる効果がある。このことより順方向電流と同様に③と④の電流機構に影響を与えたものと考えられる。この中でも逆方向電圧の場合
は空乏層を広げる方向に電圧が働くので空乏層内でキャリア発生して電流となる③の機構が鉄汚染による影響をよく受ける。

54

担体発生量（v:×8.0E11[cm2])

1.4
1.2
1
0.8
0.6
0.4
0.2
0
0

500

1000

1500
2000
保持時間[s]

2500

3000

図 5.5 Reference 試料におけるキャリアジェネレーションの時間依存

担体発生量(v:×8.0E11[cm-2])

2
1.8
1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
0

1000

2000
3000
保持時間[s]

4000

5000

図 5.6 鉄汚染試料におけるキャリアジェネレーションの時間依存55

図 5.7 鉄汚染によるエネルギーレベルの形成

図 5.8 逆方向電流機構

56

第六章 MOS トランジスタ電流測定

6.1. 序論
理想的な MOS トランジスタにおいて考えられる電流はソース‐ドレイン間を流れるチャ
ネル電流のみである。しかし、実際には異なり 4 種類の電流が存在する。MOS トランジスタ
はソース、ドレイン、ゲート、そして基板の 4 つの端子を持ち、それぞれの端子に違った電圧を印加することによって動作する。そのため、実際にはそれぞれの 4 端子において違った特性の電流が発生する。この理想状態では存在しない電流、いわゆる漏れ電流が MOS
トランジスタの動作に大きな影響を与え、DRAM においてはリフレッシュタイムを短くする。
また、MOS トランジスタが故障する一番の要因はゲート酸化膜破壊である。ゲート酸化膜破壊はサージによって起こる場合もあるがこちらは取り扱い方法に起因する。MOS 特性によるゲート酸化膜破壊は担体がゲート酸化膜を通過することによって発生するゲート電流に大きく起因する。微細化・高速化に伴いゲート酸化膜は年々薄くなってきており、ゲート電流を抑えることが要求されている。そのため、非常に微少なゲート電流の機構を知ることが必要である。ここでは、ドレイン、ゲート、基板に通常ではかけないようなレベルの電圧をかけて、その影響を調べる。また、ゲート長による影響も確認するためゲート長の違うものを 4 種類用意して測定を行う。

6.2. 測定試料
6.2.1 構造測定に用いた MOS トランジスタは図 6.1.に示した LOCOS プロセスで作製されたものである。図 6.1.(a)はその断面写真で、図 6.1.(b)概略図を表したものである。
ソース・ドレイン端子では配線金属と半導体が抵抗性接合されており、この部分での接触抵抗は低いことが要求されている。そのため図 6.1(b)に示したように接合部分の不純物濃度を非常に濃く(n++)してある。そして、ゲート酸化膜近傍はショートチャンネル化によるゲートしきい値電圧減少、空乏層の広がりを抑えるため濃く(p+)なっている。また、ソース・ドレインとゲートの間は電界を緩和するためゲート酸化膜近傍の濃度と近い値(n+)になっている。
6.2.2. 測定試料データ使用した試料のゲート長とゲート幅、そしてそれぞれの部分における不純物濃度を表 6.1.

57

に示した。ゲート幅に関するデータはゲート長と比較した結果、比率から求めたので多少の誤差があるものと考えられる。4 種類の試料における相違点はゲート長の違いだけによるものである。

(a) 断面写真

n

++

+

p
p

n

+

(b)概略図
図 6.1. LOCOS プロセス MOS トランジスタ58

表 6.1.試料情報
試料名SMOS‑1

素子名

SMOS‑2

SMOS‑3ｎチャンネル MOS トランジスタ

ゲート長[μm]

10.0

1.0

ゲート幅[μm]

0.6

1.0×1015

不純物濃度 p+ [cm‑3]

1.0×1016

不純物濃度 n+ [cm‑3]

1.0×1017

不純物濃度 n++ [cm‑3]

1.0×1021

p

0.5

10

[cm‑3]

基板濃度

SMOS‑46.3. ゲートしきい値電圧
ゲートしきい値電圧は MOS トランジスタの特性を決める重要なパラメータの１つである。
ゲート電圧を印加することにより酸化膜付近で半導体が蓄積状態、空乏状態そして反転状態へと遷移していく。この反転状態になったときにチャネル電流は流れ始める。この反転状態を形成するときの電圧がゲートしきい値電圧である。この値を決定する要素として基板不純物濃度と酸化膜厚、酸化膜比誘電率、そして基板電圧がある。さらにショートチャ
ネル効果を考慮にいれるとゲート長も大きな要素の一つとなってくる。
ここでは、ゲートしきい値電圧の測定をそれぞれの試料について行い、ゲート長によるゲートしきい値電圧の変化、基板電圧変化によるゲートしきい値電圧の変化をみる。
6.3.1. ゲートしきい値電圧測定
基板電圧に 0[V]を印加し、ドレイン電圧を 0.1[V]に固定してゲート電圧を 0.01[V]刻みで 0[V]から 2[V]まで増加させてそれぞれの点においてドレイン電流の測定を行った。そしてゲート電圧が 2[V]に達したら基板電圧を変化させて、これまでと同様の工程を繰り返して行うという方法で測定する。その得られた結果から傾きが最大のところに接線を取り、横軸との交点を求めることによって、ゲートしきい値電圧とする。
図 6.2 は基板電圧 0[V]でのゲート長 10.0[μm]の SMOS‑1 試料の測定結果である。このようにグラフに赤い補助線を引いた結果、この MOS トランジスタのゲートしきい値電圧はおよそ 0.8[V]である。

59

ドレイン電流[V]1.0E-05

5.0E-06

0.0E+00
0

0.4

0.8
1.2
ゲート電圧[V]1.62

図 6.2 試料 SMOS‑1 のゲートしきい値電圧
そして、図 6.3 は SMOS‑1 試料の基板電圧とゲートしきい値電圧の関係を示したものである。基板電圧が増加するにしたがい、ゲートしきい値電圧も増加している。このような結果は他試料においても同様に得られる。

Vsub=0[V]Vsub=-5[V]Vsub=-1[V]Vsub=-6[V]Vsub=-2[V]Vsub=-7[V]Vsub=-3[V]Vsub=-8[V]Vsub=-4[V]Vsub=-9[V]ドレイン電流[A]1.0E-05

5.0E-06

0.0E+00
0

0.5

1

1.5
2
ゲート電圧[V]2.53

図 6.3 基板電圧変化によるゲートしきい値電圧
それぞれの試料の測定を行いその測定結果を 1 つにまとめたものを図 6.4 に示す。試料
によってゲート長が違うためこのグラフはゲート長とゲートしきい値電圧の関係を表した

60

ものである。ゲート長が 10.0[μm]の試料と比較してゲート長が短い試料ではしきい値電圧が低下している。

L=10.0[μm]L=1.0[μm]L=0.6[μm]L=0.5[μm]ドレイン電流[V]1.0E-05

5.0E-06

0.0E+00
0

0.25

0.5

0.75
1
ゲート電圧[V]

1.25

1.5

図 6.4. ゲート長変化によるゲートしきい値電圧

6.4 MOS トランジスタ各電流の関連性
MOS トランジスタのソース電流、ドレイン電流、基板電流及びゲート電流といったさまざ
まな電流について測定し、関連性を確認した。SMOS‑4 試料で基板電圧‑3[V]、ゲート電圧
3[V]を印加しドレイン電圧を 0[V]から 9[V]まで変化させ電流測定した結果を次に示す。

61

ゲート電流ソース電流n

ドレイン電流n

チャネル電流p

基板電流

図 6.5 MOS トランジスタ電流

ソース電流[A]1.5E-03

1.0E-035.0E-04

0.0E+00
0

3

6
ドレイン電流[A]

図 6.6 ドレイン電圧‐ソース電流特性(VG=3,VSUB=‑3)629ドレイン電流[A]1.5E-03

1.0E-035.0E-04

0.0E+00
0

3

6

9

ドレイン電圧[V]図 6.7 ドレイン電圧‐ドレイン電流特性(VG=3,VSUB=‑3)

0

3

6

基板電流[A]

0.0E+00-5.0E-04-1.0E-03
ドレイン電流[A]

図 6.8 ドレイン電圧‐基板電流特性(VG=3,VSUB=‑3)

63

9

0

3

6

9

0.0E+00

ゲート電流[A]-5.0E-13-1.0E-12-1.5E-12-2.0E-12-2.5E-12-3.0E-12-3.5E-12
ドレイン電圧[V]図 6.9 ドレイン電圧‐ゲート電流特性(VG=3,VSUB=‑3)
ソース電流に比べてドレイン電流の値がドレイン電圧 4.5[V]あたりから大きくなってきている。そして、基板電流が流れ始める電圧点もおよそ 4.5[V]である。図 6.10 はソース電流とドレイン電流の差分を取りグラフ化したものと基板電流のグラフを比較したものである。ほとんど一致していることからドレイン電流のソース電流に対するかさ上げ分が基板電流である。また、ゲート電流も基板電流が流れ始めた電圧あたりから流れ始めている。
そして、ドレイン電圧 7[V]を境に減少し始めている。

ソース・ドレイン電流差分

基板電流

電流[A]

7.0E-04

3.5E-04

0.0E+00
0

3

6
ドレイン電圧[V]図 6.10 ソース・ドレイン電流差分と基板電流の関係

6496.5 ソース電流
チャネル電流は MOS トランジスタの基本電流であり、MOS トランジスタはこれをゲート電圧で制御することによって動作している。ここではこのチャネル電流の測定を行う。理想的な MOS トランジスタにおいてソース電流とドレイン電流はドレイン電圧が低いときにはほとんど等しい。しかし、実際には電圧が高くなると前節の測定結果で示したようにドレイン電流は増加する。ここでは単純なチャネル電流のゲート電圧、基板電圧及びゲート長による影響を評価するためドレイン電流ではなくソース電流のそれぞれの測定結果を示す。
6.5.1 ゲート電圧による影響
ゲート電圧によりドレイン電流がどのような影響を受けるのかを確認する。図 6.11 はロングチャネルである SMOS‑1 試料の基板電圧‑3[V]、ゲート電圧 1[V]刻みで 0[V]から 5[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 9[V]まで電流測定を行った結果である。
ゲート電圧が増加するに伴い飽和電流の値が増加している。また、ゲート電圧が 4[V]と5[V]で高いときにはソフトブレークダウンの効果が現れている。

Vg=0[V]

Vg=1[V]

Vg=2[V]

Vg=3[V]

Vg=4[V]

Vg=5[V]

ソース電流[A]6.0E-04

3.0E-04

0.0E+00
0

3

6

9

ドレイン電圧[V]図 6.11 ゲート電圧によるソース電流への影響(ロングチャネル試料、VSUB=‑3)
図 6.12 は同様の測定をショートチャネル試料である SMOS‑4 を用いて測定を行った結果である。
ロングチャネル試料と比較して全体的に電流量が増加している。また、ゲート電圧が 5[V]のときには飽和領域が確認できない。

65

Vg=0[V]

Vg=1[V]

Vg=2[V]

Vg=3[V]

Vg=4[V]

Vg=5[V]

ソース電流[A]3.0E-03

1.5E-03

0.0E+00
0

3

6

9

ドレイン電圧[V]図 6.12 ゲート電圧によるソース電流への影響(ショートチャネル試料、VSUB=‑3)

6.5.2 基板電圧による影響
基板電圧によりドレイン電流がどのような影響を受けるのかを確認する。図 6.13 はロン
グチャネルである SMOS‑1 試料のゲート電圧 3[V]、基板電圧 1[V]刻みで 0[V]から‑5[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 7[V]まで電流測定を行った結果である。
基板電圧を増加するにしたがいソース電流が減少している。また、基板電圧 0[V]では見られていたソフトブレークダウンが基板電圧電を増加させることによって無くなっている。

66

Vsub=0[V]Vsub=1[V]Vsub=2[V]Vsub=3[V]Vsub=4[V]Vsub=5[V]ソース電流[A]3.0E-04

2.0E-04

1.0E-04

0.0E+00
0

3
ドレイン電圧[V]6図 6.13 基板電圧によるソース電流への影響(ロングチャネル試料、VG=3)
図 6.14 は同様の測定をショートチャネル試料である SMOS‑4 を用いて測定を行った結果である。
ロングチャネル試料と比較して全体的に電流値が増加している。また、基板電圧増加によるソフトブレークダウン減少の効果がよくあらわれている。

Vsub=0[V]Vsub=1[V]Vsub=2[V]Vsub=3[V]Vsub=4[V]Vsub=5[V]ソース電流[A]2.0E-03

1.0E-03

0.0E+00
0

3
ドレイン電圧[V]6図 6.14 基板電圧によるソース電流への影響(ショートチャネル試料、VG=3)

67

6.5.3 ゲート長による影響
ゲート長によりドレイン電流がどのような影響を受けるのかを確認する。図 6.15 はロン
グチャネルである SMOS‑1 からショートチャネルである SMOS‑4 のすべての試料についてゲート電圧 3[V]、基板電圧 0[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 9[V]まで電流測定を行った結果である。
ゲート長が短くなるにつれてドレイン電流が増加しソフトブレークダウンが見られるようになる。

L=10.0[μm]L=1.0[μm]L=0.6[μm]L=0.5[μm]ソース電流[A]3.0E-03

1.5E-03

0.0E+00
0

4
ドレイン電圧[V]8図 6.15 ゲート長によるソース電流への影響(VG=3、VSUB=0)

6.6 基板電流
ドレイン電流の増加によって基板電流は発生し、ゲート電流を発生させる。つまりこの電流はゲート電流と密接な関係にある。ここではこの基板電流の機構を考察するためにゲート電圧、基板電圧及びゲート長を変化させて基板電流の測定を行った。
6.6.1 ゲート電圧による影響
ゲート電圧により基板電流がどのような影響を受けるのかを確認する。図 6.16 はロング
チャネルである SMOS‑1 試料の基板電圧‑3[V]、ゲート電圧 1[V]刻みで 0[V]から 5[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 9[V]まで電流測定を行った結果である。
一見、規則性がないように見受けられるが、よく観察するとその規則性が見えてくる。

68

ゲート電圧が低いときほど電流が流れ始めるドレイン電圧点が低い。それに対して、電流が流れ出してからの直線の傾きはゲート電圧が高くなるほど大きくなる。
ゲート電圧が 3[V]印加時を例にとり説明を行うために拡大したグラフを図 6.17 に示す。
ゲート電圧 3[V]印加電流が流れ始めた時点で既にゲート電圧 2[V]印加電流は流れている。
しかし、その傾きは非常に小さいため、ドレイン電圧が増加するとゲート電圧 3[V]印加電流がそれを越える。その後、ゲート電圧 3[V]印加電流よりも後で流れ始めたゲート電圧
4.5[V]印加電流の方が傾きが大きいため、ドレイン電圧が高くなるとこれらを越えていく。
この現象は例にとったゲート電圧 3[V]印加電流に限らず他の電圧でも発生している。

Vg=0[V]0

Vg=1[V]

Vg=2[V]

Vg=3[V]3

Vg=4[V]6

Vg=5[V]

90.0E+00

基板電流[A]-5.0E-05-1.0E-04-1.5E-04-2.0E-04-2.5E-04
ドレイン電圧[V]図 6.16 ゲート電圧による基板電流への影響(ロングチャネル試料、VSUB=‑3)69Vg=0[V]

Vg=1[V]4

Vg=2[V]

Vg=3[V]5

Vg=4[V]6

Vg=5[V]78

基板電流[A]-2.0E-05-7.0E-05
ドレイン電圧[V]図 6.17 ゲート電圧による基板電流への影響(ロングチャネル試料、拡大)
図 6.18 は同様の測定をショートチャネル試料である SMOS‑4 を用いて測定を行った結果である。
ロングチャネル試料と同じ規則性が得られている。ただし、ロングチャネルよりも全体的に電流値は高くなっており、それぞれのグラフが交差する点も高くなっている。このことからそれぞれのグラフの傾き差がロングチャネルと比べて小さくなっている。

Vg=0[V]0

Vg=1[V]

Vg=2[V]

Vg=3[V]3

Vg=4[V]6

Vg=5[V]9基板電流[A]

0.0E+00-3.0E-04-6.0E-04
ドレイン電圧[V]図 6.18 ゲート電圧による基板電流への影響(ショートチャネル試料、VSUB=‑3)70

6.6.2 基板電圧による影響
基板電圧により基板電流がどのような影響を受けるのかを確認する。図 6.19 はロングチ
ャネルである SMOS‑1 試料のゲート電圧 3[V]、基板電圧 1[V]刻みで 0[V]から‑5[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 8[V]まで電流測定を行った結果である。また、このグ
ラフだとドレイン電圧 3[V]付近の状況が分かりにくいのでこの部分を拡大したものを図6.20 に示す。
図 6.20 から基板電流の立ち上がり電圧は基板電圧が高くなるにしたがい、上昇している。
それに対してグラフの傾きは基板電圧が高いほど大きい。つまり、基板電圧でもゲート電圧と同じ効果が得られる。

Vsub=0Vsub=-1

Vsub=-20

Vsub=-3

4

Vsub=-4

Vsub=-58基板電流[A]

0.0E+00-5.0E-05-1.0E-04-1.5E-04
ドレイン電圧[V]図 6.19 基板電圧による基板電流への影響(ロングチャネル試料、VG=3)

71

Vsub=0

Vsub=-1

Vsub=-2

Vsub=-3

Vsub=-4

Vsub=-5

0.0E+00

基板電流[A]

2.5

3.5-3.0E-08-6.0E-08
ドレイン電圧[V]図 6.20 基板電圧による基板電流への影響(ロングチャネル試料、拡大)
図 6.21 は同様の測定をショートチャネル試料である SMOS‑4 を用いて測定を行った結果である。
基板電圧 0[V]を印加した場合を除いては、ロングチャネル試料と同じような結果が得られる。

Vsub=0Vsub=-1

Vsub=-20

Vsub=-3

4

Vsub=-4

Vsub=-58基板電流[A]

0.0E+00-2.0E-04-4.0E-04
ドレイン電圧[V]図 6.21 基板電圧による基板電流への影響(ショートチャネル試料、VG=3)72

6.6.3 ゲート長による影響
ゲート長により基板電流がどのような影響を受けるのかを確認する。図 6.22 はロングチ
ャネルである SMOS‑1 からショートチャネルである SMOS‑4 のすべての試料についてゲート
電圧 3[V]、基板電圧‑3[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 9[V]まで電流測定を行った結果である。
ゲート長が短い試料ほど基板電流が増加している。

L=10.0[μm]0L=1.0[μm]L=0.6[μm]3

L=0.5[μm]69基板電流[A]

0.0E+00-3.0E-04-6.0E-04
ドレイン電圧[V]図 6.22 ゲート長による基板電流への影響(VG=3、VSUB=‑3)

6.７
6.７ ゲート電流
ゲート電流はキャリアが酸化膜を通過した結果発生する電流であるため、ゲート電流が流れることにより酸化膜が劣化する。そのため、MOS トランジスタの動作特性に影響を与える。最悪の場合、MOS トランジスタを故障させる原因ともなり、ゲート電流機構を把握することが大変重要となってくる。ここではゲート電流の機構を考察するためにゲート電圧、
基板電圧及びゲート長を変化させて基板電流の測定した結果を報告する。
6.7.1 ゲート電圧による影響
ゲート電圧によりゲート電流がどのような影響を受けるのかを確認する。図 6.23 はロン
グチャネルである SMOS‑1 試料の基板電圧‑4[V]、ゲート電圧 1[V]刻みで 0[V]から 5[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 9[V]まで電流測定を行った結果である。
ロングチャネル試料においてはドレイン電圧・ゲート電圧が増加すればゲート電流が増73加するという単調な規則性が得られた。
図 6.24 は同様の測定をショートチャネル試料である SMOS‑4 を用いて測定を行った結果である。
ロングチャネル試料では単調な規則性であったのに対してショートチャネル試料では少し複雑になっている。ロングチャネル試料ではドレイン電圧増加にしたがいゲート電流も共に増加している。それに対して、ショートチャネル試料でも最初はロングチャネル試料
同様ドレイン電圧と共に増加するが、それぞれある電圧点を境に減少し始める。それぞれのグラフの頂点をゲート電圧基準で見てみると初めは増加していくが、ある電圧点を境に減少し始める。また、同様にドレイン電圧規準で頂点を見ると最初は減少するがある点を境に増加する。

Vg=0[V]0

Vg=1[V]

Vg=2[V]

Vg=3[V]3

Vg=4[V]6

Vg=5[V]9ゲート電流[A]0.0E+00-5.0E-12-1.0E-11-1.5E-11
ドレイン電圧[V]図 6.23 ゲート電圧による基板電流への影響(ロングチャネル試料、VSUB=‑4)74Vg=0[V]0

Vg=1[V]

Vg=2[V]

Vg=3[V]3

Vg=4[V]

Vg=5[V]69ゲート電流[A]0.0E+00-3.0E-11-6.0E-11
ドレイン電圧[V]図 6.24 ゲート電圧による基板電流への影響(ショートチャネル試料、VSUB=‑4)
6.7.2 基板電圧による影響
基板電圧によりゲート電流がどのような影響を受けるのかを確認する。図 6.25 はロング
チャネルである SMOS‑1 試料のゲート電圧 4[V]、基板電圧 1[V]刻みで 0[V]から‑5[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 9[V]まで電流測定を行った結果である。
基板電圧が増加するにしたがいゲート電流が増加している。

Vsub=00

Vsub=-1

Vsub=-2

Vsub=-3

3

Vsub=-4

6

Vsub=-59ゲート電流[A]0.0E+00-4.0E-12-8.0E-12
ドレイン電圧[V]図 6.25 基板電圧による基板電流への影響(ロングチャネル試料、VG=4)75

図 6.26 は同様の測定をショートチャネル試料である SMOS‑4 を用いて測定を行った結果である。
ゲートチャネル同様基板電圧増加に伴いゲート電流が増加している。また、頂点は多少
グラフの左側へシフトしている。

Vsub=00

Vsub=-1

Vsub=-2

Vsub=-3

3

Vsub=-4

6

Vsub=-59ゲート電流[A]0.0E+00-1.5E-11-3.0E-11
ドレイン電圧[V]図 6.26 基板電圧による基板電流への影響(ショートチャネル試料、VG=4)

6.7.3 ゲート長による影響
ゲート長によりゲート電流がどのような影響を受けるのかを確認する。図 6.27 はロン
グチャネルである SMOS‑1 からショートチャネルである SMOS‑4 のすべての試料についてゲート電圧 3[V]、基板電圧‑4[V]、そしてドレイン電圧 0.1[V]刻みで 0[V]から 9[V]まで電流測定を行った結果である。一見するとゲート長が短くなるとゲート電流が増加している。
しかし、図 6.28 の部分的に拡大したものを見るとゲート長 1.0[μm]試料と 0.6[μm]試料のものではゲート長が長い試料側のゲート電流が大きい。これはショートチャネル効果を考慮する必要がある。

76

L=10.0[μm]0L=1.0[μm]L=0.6[μm]3

L=0.5[μm]690.0E+00

ゲート電流[A]-1.0E-11-2.0E-11-3.0E-11-4.0E-11-5.0E-11-6.0E-11
ドレイン電圧[V]図 6.27 ゲート長によるゲート電流への影響(VG=3、VSUB=‑4)

3

6

9

ゲート電流[A]0.0E+00

L=10.0[μm]L=1.0[μm]L=0.6[μm]L=0.5[μm]-2.5E-12-5.0E-12
ドレイン電圧[V]図 6.28 ゲート長によるゲート電流への影響(拡大)6.8 結論ゲートしきい値電圧はゲート長が長くなれば減少する。また、基板印加電圧の増加によっても減少する。
ソース電流、ドレイン電流、基板電流、そしてゲート電流の各電流はそれぞれ異なる測77

定結果を示す。しかし、細かく見ていくと色々な共通する点があり、それぞれ数珠つながりの関係を持つ。ドレインにおける増加電流と基板電流はほとんど一致し、さらにゲート
電流についてもドレイン増加開始電圧と基板電圧立ち上がり電圧で電流が流れ始める。
各電流で見ていくと、ソース電流はゲート電圧増加により増加し、基板電圧増加により減少する。ショートチャネル化によって増加する。
そして、基板電流はゲート電圧増加によって立ち上がり電圧値、電流増加率が上昇する。
ショートチャネル化によって増加する。
最後に、ゲート電流はロングチャネル試料とショートチャネル試料では大きな違いがある。ロングチャネル試料ではドレイン電圧増加によってゲート電流が単調に増加しているのに対して、ショートチャネル試料では初め同様に増加をするが、あるドレイン電圧点から頂点を形成し減少を始める。また、ゲート電圧を増加させてもロングチャネル試料では単調な増加であるが、ショートチャネル試料では複雑な測定結果が得られる。

78

第七章 MOS トランジスタ電流考察

7.1. ゲートしきい値電圧測定結果で示したようにゲート長 10.0[μm]のロングチャネル試料において基板電圧を変化させた場合のしきい値電圧は変化する。また、この結果は他のショートチャネル試料においても得られる。基板電圧とゲートしきい値電圧の関係をロングチャネル(10.0[μm])とショートチャネル(0.5[μm])の試料で示したグラフが図 7.1 である。

L=10[μm]

L=0.5[μm]

しきい値電圧[V]

3

2

1

0
0

5
基板電圧[V]10

図 7.1 基板電圧‐ゲートしきい値電圧特性
基板電圧増加にしたがい 2 つの試料のしきい値電圧の差が大きくなっていることが確認できる。このように基板電圧によってしきい値電圧値が上昇するのは、ゲート酸化膜‐基板間の空乏層が広がり空間電荷が増加するため反転層電荷が減少するからである。この結果、チャネルを形成するのに高い電圧が必要となるのである。
ロングチャネルに比べてショートチャネルではこの効果が多少減少している。この測定でソース‐ドレイン間には 0.1[V]という電圧を印加したのでロングチャネルでは 1.0×
102[V/cm]、ショートチャネルではその 20 倍である 2.0×103[V/cm]の電界が発生している。
この 2 倍の電界によってゲート酸化膜‐基板方向の電界の広がりを抑制したのである。
基板電圧 VSUB を考慮したゲートしきい値電圧はロングチャネルが(1)式、ショートチャネ
ルが(2)式のように表される。

79

Vth = 2φ f +1
C OX

2ε s qN A 2φ f + V SUB(1)

Vth = 2φ f +1
C ox r j 2y2ε Si qN A 2φ p + V sub 1 −  1 + d − 1
L 
rj





(2)

共にしきい値電圧は基板電圧に 2φf を加えたものの平方根にほぼ比例している。
試 料 の パ ラ メ ー タ を 元 に 計 算 し た 結 果 2 φ f は お よ そ 0.7[V] で あ る 。 こ の 値 を
2φ f + V SUB に代入してグラフの横軸として、しきい値電圧との関係を表したものが図 7.2である。理想的な比例の関係を示している。

L=10.0[μm]L=1.0[μm]

しきい値電圧[V]

3

2

1

0
1

2

3

2 φ p + V SUB

図 7.2

[V]

4

2φ f + V SUB ‐ゲートしきい値電圧特性

7.2. MOS トランジスタ漏れ電流
7.2.1 ソース電流
ショートチャネル(L=0.5[μm])試料に基板電圧‑3[V]、ゲート電圧 5[V]を印加するとソース電流の飽和領域が確認できなくなる。この結果はロングチャネル(L=10.0[μm])試料で基
板電圧 0 から 5[V]、ゲート電圧 0 から 5[V]のあらゆる条件で測定を行ったがどの条件下でも発生は確認されていない。
これは電圧をこれはドレイン空乏層がソースに近づいてきて、ドレイン空乏層とソース空80

乏層がつながってしまうパンチスルーが起こったためである。この状態ではドレイン電界
がソース側まで影響して、ソース近傍の拡散電位を下げるため、チャネルが形成されていなくてもソース‐ドレイン間に電流が流れるようになる。パンチスルーが起こると 2 つの空乏層が接触し、ゲートは電流を制御することができなくなる。
ソース‐ドレイン間の空乏層の広がりの公式はソース側の空乏層幅(3)式とドレイン側の空乏層幅(4)式を合計することにより算出できる。
WS =2ε Si  N A + N D  φ p + φ n + V SUB
q  NAND 

(3)

WD =

2ε Si  N A + N D  φ p + φ n + VSUB + VD
q  N AND (4)

基板電圧‑3[V]、ドレイン電圧 0[V]の条件で今回の試料のパラメータである NA=1.0×
1016[cm‑3] 、ND=1.0×1017[cm‑3]を代入して計算を行う。ソース側の空乏層幅は 0.91[μm]、ドレイン側の空乏層幅は 1.12[μm]となり合計 2.03[μm]となる。ゲート長 10.0[μm]のロ
ングチャネル試料では通常の動作をするが通常の動作をする。しかし、ゲート長 0.5[μm]のショートチャネル試料においては空乏層幅がゲート長を越えてしまいパンチスルーが発生したのである。また、基板電圧、ドレイン電圧を印加しないという条件で計算を行うとドレイン側、ソース側の空乏層幅は共に 0.91[μm]であり空乏層幅合計は 1.82[μm]となる。
つまり、ショートチャネル試料において電圧を印加しない状態で理論的に空乏層幅がゲー
ト長を越えおりパンチスルーが起こる状態にある。
ただ、NA=1.0×1016 という値を用いて計算を行ったがこれは公称であり、実際に(1)式を用いて図 7.2 のロングチャネル試料の傾きより濃度を計算するとおよそ 3.2×1017[cm‑3]である。これを元に再度計算を行うとソース、ドレインそれぞれの空乏層幅が 0.12[μm]となり
総空乏層幅は 0.24[μm]である。この結果、低電圧下で MOS トランジスタは正常な動作をしているのである。しかし基板電圧‑3[V]の条件下、あるいはそれ以上の電圧を印加した場合において図 7.3 に示すように総空乏層幅がゲート長を越えパンチスルーが発生したのである。

81空乏層幅[μm]

1

0.5

0
0

1

2

3

4
5
6
基板電圧[V]

7

8

9

10

図 7.3 基板電圧‐空乏層幅特性
また、ゲート電圧を増加することによりパンチスルー効果が顕著に現れたのは反転層電荷が増加したことによりエネルギーバリアを越える電荷が増加したためである。
また、ショートチャネル試料ではロングチャネル試料に比べソース電流のソフトブレー
クダウンが顕著であった。ソフトブレークダウンは先に述べたパンチスルーと電離は買いによるものである。ショートチャネル試料ではソース−ドレイン間で 20 倍の電界がロング
チャネル試料に比べ発生するため弱い電離破壊が現れたのである。
7.2.2 基板電流n チャネルではドレイン近傍での弱い電離破壊によって生じたキャリア対の電子がドレイン側へ流れるため、ソース電流に比べドレイン電流が増加する。そして、この弱い電離破壊によって発生したもう 1 つのキャリアであるホールが基板側へ流れ基板電流となる。
つまり、基板電流はソース・ドレイン電流に依存している。(5)式は電界によって発生する
電離破壊の確率、いわゆる電離係数αの計算式を示したものである。
 −b  E mα = A exp

(5)

ここで E は電界表す。
また、
A と b は電子とホールによってそれぞれ違い表 7.1 の値である。
そして、電離係数と電界の関係をグラフにしたものが図 7.4 である。

82

表 7.1 電離係数のパラメータ電子
A[cm2]

b[V/cm]6

1.3×106

A[cm2]
5.8×10
電子電離係数5b[V/cm]m

61

1.6×10

ホール電離係数

1.0E+06
1.0E+05-1

電離係数[cm ]1.4×10ホール

1.0E+04
1.0E+03
1.0E+02
1.0E+01
1.0E+00
1.0E+05

1.0E+06
電界[V/cm]

図 7.4 電離係数‐電界特性

図 7.5 電界図(VS=0[V],VD=5.5[V],VG=3[V],VSUB=10[V])

83

経路①

経路②

1.4E+06
1.2E+06

電界[V/cm]

1.0E+06
8.0E+05
6.0E+05
4.0E+05
2.0E+05
0.0E+00
0.0E+00 5.0E-06 1.0E-05 1.5E-05 2.0E-05 2.5E-05 3.0E-05
距離[cm]

図 7.6 経路による電界の違い
図 7.5 はソース電圧 VS=0[V]、ドレイン電圧 VD=5.5[V]、ゲート電圧 VG=3[V]、そして基板電圧 VSUB=‑10[V]印加時における電界図のシミュレーション結果である。この結果をもとにして MOS トランジスタで一般的に電流が流れるとされている経路①ともうひとつの経路②について電離破壊確率をもとめる。チャネル電流は実際には電離破壊によって増加しているが一定と仮定、またすべての電流は 1 つの経路をたどると仮定して計算を行う。その結果、
経路①におけるアバランシェ確率が 6.6[％]、それに対して経路②におけるそれが 42.7％であった。
測定を行った結果のそれぞれにおける電流値はソース電流 IS=3.0×10‑4 [A]、ドレイン電流 ID=4.7×10‑4 [A]、基板電流 ISUB=‑6.3×10‑10 [A]、およびゲート電流 IG=‑1.7×10‑4 [V]である。前述したようにソース電流に対するドレイン電流の増加分は電離破壊によるものであるので次式によって総電離確率 NAV を求めることができる。
N AV ≈ID − ISIS(6)

この式に測定値を代入すると総電離確率は 55[％]という結果が得られた。つまり、一般的に言われている MOS トランジスタの経路①ではなく、経路②に近い道筋を電流は流れている。このことから図 7.7 に示すようなバンドギャップが形成されていることが分かる。

84

表 7.2 経路①データ

距離[cm]

1.8×10‑5

3.2×10‑6

3.0×10‑6

7.9×10‑7

電界[V/cm]

6.0×105

4.0×105

6.0×105

4.0×105

電子電離係数[cm‑1]

2.1×103

5.4×104

1.6×105

5.4×104

ホール電離係数[cm‑1]

1.9×102

1.1×104

4.0×104

1.1×104

電子電離確率[％]

8.8

17.1

48.5

4.3

ホール電離確率[％]

0.8

3.4

12.2

0.8

各電離確率[％]

0.1

0.6

5.9

0.0

総電離確率[％]

6.6
表 7.3 経路②データ

4.5×

6.1×

3.7×

1.7×

2.1×

7.9×

10‑5

10‑6

10‑6

10‑6

10‑6

10‑7

電界[V/cm]

2.0×105

4.0×105

6.0×105

8.0×105

1.0×106

電子電離係数[cm‑1]

2.1×103

5.4×104

1.6×105

2.8×105

1.9×102

1.1×104

4.0×104

電子電離確率[％]

9.4

32.9

ホール電離確率[％]0.9

各電離確率[％]

0.1

3.9×10‑7

3.9×10‑7

3.9×10‑7

3.9×10‑7

1.2×106

1.0×106

8.0×105

6.0×105

4.0×105

3.8×105

4.7×105

3.8×105

2.8×105

1.6×105

5.4×104

7.8×104

1.2×105

1.5×105

1.2×105

7.8×104

4.0×104

1.1×104

59.1

47.2

80.3

37.4

15.1

10.9

6.3

2.1

6.4

14.8

13.4

24.7

12.1

4.6

3.1

1.6

0.4

2.1

8.8

6.3

19.8

4.5

0.7

0.3

0.1

0.0

距離[cm]

ホール電離係数[cm‑1]

42.8

総電離確率[％]

図 7.7 半導体バンド底の移動
85

ゲート長 L=0.5[μm]に対して酸化膜厚 tOX=90[Å](9.0×10‑3[μm])と非常に薄い。そのため酸化膜端へはゲート電圧による影響がドレイン電圧に対する影響より非常に大きい。その結果、ゲート電圧とドレイン電圧の電位差が逆転したとき、ドレイン電圧によって形成されるバンドの湾曲は酸化膜端から離れたところで形成されるようになるのである。ドレ
イン電圧が増加するほどこの効果は顕著に現れ、図 7.7 の赤い線で描いたバンドのようにさらに酸化膜端から離れていく。
また、ゲート・基板電圧を増加することによって基板電流の立ち上がり電圧が上昇している。図 7.5 を見ると電界集中は内部にあり、チャネル電流が内部を流れている方が電離破壊の発生量は多い。ゲート・基板電圧を増加することによってチャネル電流はゲート電圧で制御されるようになりシリコン表面近傍を流れ電離破壊量は減少する。そのため、立ち上がり電圧は上昇しているのである。そして、基板電流増加率がゲート･基板電圧を増加することによって高くなるのは、それぞれの電圧を増加することによって電界集中箇所の電界が強くなるためである。電界が強くなった結果、ドレイン電圧増加によってチャネル
電流経路が内部に押しやられたときの電離破壊発生率が増加するからである。
7.2.3 ゲート電流
ゲート電流は高電界領域を電流が流れて起こった電離破壊によって発生したキャリアの一部がエネルギーバリアを越えた結果発生する。そのため、各電流と電界分布に依存している。ゲート電流の立ち上がり電圧とソース電流に比べてドレイン電流が増加し始める点、基板電流の立ち上がり点は一致する。このことから前述したようにゲート電流が高電界領域における電離破壊によるキャリアによることが証明される。
ロングチャネル試料でドレイン電圧を増加させていくと単調な増加である。ドレイン電圧を増加することによって図 7.8 に示すようにゲート‐基板方向のバンドは変化する。

(a)ドレイン電圧増加前(b)ドレイン電圧増加後

図 7.8 ロングチャネルにおけるドレイン電圧増加ゲート電流増加バンド図86

ドレイン電圧を増加することによってドレイン近傍の電界が強くなるため電離破壊が多くなる。そのため、ゲート電流となりうる担体、すなわち電子の発生量が増加する。さらに図 7.8 を見て分かるように、電子から見てゲート酸化膜障壁が低下するため障壁を越える確率が上昇する。これらの効果によってドレイン電圧増加によってゲート電流が増加している。
また、ロングチャネル試料においてゲート電圧を増加させてもゲート電流は単調に増加している。ゲート電圧を増加させると図 7.9 のようにバンド図は変化する。

(a)ゲート電圧増加前(b)ゲート電圧増加後

図 7.9 ロングチャネルにおけるゲート電圧増加ゲート電流増加バンド図
ドレイン電圧を増加させたときと同じでゲート電圧を増加することによって電子の発生量が増加し、ゲート酸化膜障壁が低下するためゲート電流が増加する。
次にショートチャネル試料について考えてみる。ドレイン電圧を増加させると初めゲー
ト電流はロングチャネル試料同様増加をするこれまでの機構はロングチャネル試料と同じである。しかし、ドレイン電圧がある電圧を境に頂点を形成し減少を始める。
この機構を説明する前に電流経路について説明する。図 7.10 と図 7.11 は今回の測定試料ではないロング・ショートチャネル試料で電位分布図と電荷密度図のシミュレーションを行った結果である。
まず、図 7.10 のロングチャネル試料(L=10.00[um])のシミュレーション結果を見る。電流は等電位線に対して垂直に流れるためゲート酸化膜障壁に衝突しながら青矢印で示したようにシリコン表面近傍を流れる。このことは電荷密度図を見ても高電荷密度領域がシリコン表面近傍にあることからも分かる。

87

(a)電位分布図(b)電荷密度図
図 7.10 ロングチャネル試料(L=10.00[um])シミュレーションにおける電位・電荷密度図
次に図 7.10 のロングチャネル試料(L=10.00[um])のシミュレーション結果を見る。こ
の試料は今回の測定試料のようにシリコン近傍の濃度を濃くするという工程無しで製作されてあるためショートチャネル効果が顕著に現れている。ゲート長が短くなったことによりドレイン電圧による電界が強くなり、図 7.11(a)のようにゲート電圧でシリコン近傍の電界を制御できなくなる。その結果、赤矢印で示したようにシリコン内部を電流が流れるようになる。これは図 7.11(b)を見ても高電荷密度領域が内部にあることから確認できる。

88

(a)電位分布図(b)電荷分布図
図 7.11 ショートチャネル試料(L=1.00[um])シミュレーションにおける電位・電荷密度図
図 7.12 は今回測定した試料の定格電圧印加時（(a) VD=5[V]VG=3[V]VSUB=‑3[V]）と定格電圧より高いドレイン電圧印加時（(b) VD=7.5[V]VG=3[V]VSUB=‑3[V]）の電位分布図のシミュ
レーション結果である。少し、分かりにくいのでドレイン近傍の拡大図も示す。(a)の定格電圧を印加したときはゲート酸化膜近傍の濃度を濃くしたことによりシリコン表面近傍をチャネル電流が流れている。しかし、ドレイン電圧を増加させて定格電圧より高い電圧を印加すると図 7.12(b)のようにあまり顕著ではないが等電位線図が湾曲している。このこと
よりゲート酸化膜近傍を濃くした今回の試料においても定格電圧より高い電圧をいんかす
るとチャネル電流はシリコン内部を流れる。

89

(a) 定格ドレイン電圧印加時（VD=5[V]VG=3[V]VSUB=‑3[V]）(b) 定格電圧より高ドレイン電圧印加時（VD=7.5[V]VG=3[V]VSUB=‑3[V]）図 7.12 ショートチャネル試料(L=0.5[um])シミュレーションにおける電位分布・拡大図
ショートチャネル試料でドレイン電圧増加によりゲート電流が減少し始める機構はこの電流経路の変化を考える必要がある。ドレイン電圧を増加することによって電界の強い内部をチャネル電流が流れ担体の発生量が増加はするが発生した場所からゲート酸化膜までの距離が長くなる。そのため、発生当初はゲート酸化膜障壁を越えるだけのエネルギーを持っていた電子でも散乱によってエネルギーを失うのである。また、ドレイン電圧増加によりバンド図が図 7.13 に示すように変化する。つまり、ゲート酸化膜にかかる電圧の正負が逆転してゲート酸化膜所上へ気を越える電子の数は減少する。ドレイン電圧増加により担体発生後の散乱距離が長くなる、またゲート酸化膜障壁にかかる電圧の正負が逆転するという効果により、ショートチャネル試料においてゲート電流はあるドレイン電圧を境に減少を始める。

90

(a)ドレイン電圧増加前(b)ドレイン電圧増加後

図 7.13 ショートチャネルにおけるドレイン電圧増加ゲート電流減少バンド図
ロングチャネル試料においてゲート電圧を増加させると単調な増加であるが、ショート
チャネル試料においては複雑にゲート電流が変化する。ここで図 7.14 にゲート電圧 1.4 から 5.0[V] まで 0.2[V]刻みで細かく変化させてゲート電流を測定した結果を示す。

1.4
3.4

1.6
3.6

1.8
3.8

2
4

2.2
4.2

2.4
4.4

2.6
4.6

2.8
4.8

3
5

3.2

ドレイン電圧[V]
0

3

6

9

ゲート電流[A]0.0E+00-1.0E-12-2.0E-12-3.0E-12-4.0E-12

図 7.14 ゲート電圧によるゲート電流への影響(ショートチャネル試料、VSUB=‑3)
図 7.14 では少し分かりづらいのでゲート電圧を 3 つのグループに分けて図 7.15、
7.16、
7.17 に示す。この分け方はドレイン電圧 6[V]でのゲート電圧増加によるゲート電流の変化
状況によって分けた。図 7.15 はゲート電圧を増加することによってゲート電流が増加、図7.16 は無変化、そして図 7.17 はゲート電流が減少している。

91

1.4

1.6

1.8

2

2.2

2.4

2.6

2.8

ドレイン電圧[V]
0

3

6

9

ゲート電流[A]0.0E+00-1.0E-12-2.0E-12-3.0E-12-4.0E-12

図 7.15 ゲート電圧によるゲート電流への影響(ショートチャネル試料、VSUB=‑3)①

3

3.2

3.4

3.6

3.8

ドレイン電圧[V]
0

3

6

9

ゲート電流[A]0.0E+00-1.0E-12-2.0E-12-3.0E-12-4.0E-12

図 7.16 ゲート電圧によるゲート電流への影響(ショートチャネル試料、VSUB=‑3)②

92

4

4.2

4.4

4.6

4.8

5

ドレイン電圧[V]
0

3

6

9

ゲート電流[A]0.0E+00-1.0E-12-2.0E-12-3.0E-12-4.0E-12

図 7.17 ゲート電圧によるゲート電流への影響(ショートチャネル試料、VSUB=‑3)③
まず、図 7.15 のゲート電流増加機構について説明する。図 7.18 に同時に測定を行った
基板電流の測定結果を示す。ゲート電圧増加に従い基板電流が増加していることからゲー
ト電流の担体の発生量が増加していることが分かる。図 7.19 にバンド図を示す。ゲート電圧を増加することによってゲート酸化膜障壁が低下し障壁を越える電子の確率が上昇する。
これらの効果によりゲート電流が増加する。

1.4

1.6

1.8
0

2

2.2 2.4 2.6 2.8
ドレイン電圧[V]369基板電流[A]

0.0E+00-4.0E-04-8.0E-04
図 7.18 ゲート電圧による基板電流への影響(ショートチャネル試料、VSUB=‑3)①

93

Ec

Ec

Ev

Ev

EfM
EfM

(a)ゲート電圧増加前(b)ゲート電圧増加後

図 7.19 ショートチャネルにおけるゲート電圧増加ゲート電流増加バンド図
次に図 7.16 の無変化機構について説明する。このとき、同時に測定を行った基板電流の測定結果を図 7.20 に示す。ゲート電圧を増加させても基板電流にほとんど変化が無く担体の発生量に変化が無いものと言える。また、図 7.21 にバンド図を示す。図 7.19 とはゲー
ト酸化膜にかかる電圧の正負が逆転しているためゲート電圧を印加させてもゲート酸化膜
障壁高さに変化は無く電子が障壁を越える確率も変化していない。これらの微妙なバランスによってゲート電圧を増加させてもゲート電流が変化していないのである。

3
0

3.2

3.4

3.6

ドレイン電圧[V]
3
6

3.8
9

基板電流[A]

0.0E+00-4.0E-04-8.0E-04
図 7.20 ゲート電圧による基板電流への影響(ショートチャネル試料、VSUB=‑3)②

94

Ec

Ec

Ev

Ev

EfM
EfM

(a)ゲート電圧増加前(b)ゲート電圧増加後

図 7.21 ショートチャネルにおけるゲート電圧増加ゲート電流無変化バンド図
最後に、図 7.17 のゲート電流減少機構について説明する。図 7.22 はその時の基板電流の測定結果である。ゲート電圧を増加することによって基板電流が減少しており、担体の発生量が減少している。この結果、ゲート電流が減少しているのである。
それでは何故基板電流が減少したのかについて説明する。ゲート電圧が低いときはチャ
ネル電流を制御できず内部を流れる。それがゲート電圧を増加することによって制御できるようになりシリコン表面近傍をチャネル電流が流れるようになる。電界集中は内部で起きているためシリコン表面近傍をチャネル電流が流れだすと電離破壊確率が減少するのである。その結果、担体の発生量は減少し、ゲート電流が減少するのである。
また、図 7.17 のドレイン電圧 8[V]ではゲート電圧を増加させるとゲート電流が増加するというドレイン電圧が低い時とは反対の結果が表れている。これは高電圧を印加したため
バンド間トンネルが発生してことによる。

95

4

4.2

4.4

4.6

4.8

5

ドレイン電圧[V]
0

3

6

9

基板電流「A]

0.0E+00-4.0E-04-8.0E-04
図 7.22 ゲート電圧による基板電流への影響(ショートチャネル試料、VSUB=‑3)③
図 7.14 の測定条件で基板電圧のみを‑3[V]から‑5[V]に変化させて測定を行った結果である。ゲート電圧増加によるゲート電流無変化の現象は無く、増加後すぐに減少始める。これらの増加・減少の機構は基板電圧‑3[V]の時と同じ機構である。このようにドレイン、ゲート、基板電圧などの非常に微妙なバランスによってゲート電流は発生、増加、減少をし
ている。
1.4
3.6

1.6
3.8

1.8
4

2
4.2

2.2
4.4

2.4
4.6

2.6
4.8

2.8
5

3

3.2

3.4

ドレイン電圧[V]
0

3

6

9

0.0E+00

ゲート電流[A]-2.0E-12-4.0E-12-6.0E-12-8.0E-12-1.0E-11-1.2E-11

図 7.23 ゲート電圧によるゲート基板電流への影響(ショートチャネル試料、VSUB=‑5)

96

第八章 結論

8.1. ショットキー電流
鉄汚染を施したショットキー接合ダイオードと通常のショットキー接合ダイオードをReference 試料として逆方向電流の評価をおこなった。二つの試料の順方向電流の立ち上がり電圧に変化がなかったことから使用したウェハの基板濃度 5.0×1015[cm‑3]に比べて鉄汚染濃度は非常に低いことを確認した。また、絶対温度 300[K]で評価用 MOS ダイオード TEG
を用いてパルススキャニング CV 法で測定した結果、2.3×1011[cm‑3]という微量な鉄汚染試料でも Reference 試料に比べておよそキャリアジェネレーション量が 1.5 倍近く多い。また、絶対温度 300[K]で順方向、逆方向の電流測定を行うと Reference 試料に比べて鉄汚染
試料の電流が 1.5 倍多く流れている。このように漏れ電流測定結果とパルススキャニング
CV 法でのジェネレーション量の測定結果は一致している。
また、Reference 試料に比べて鉄汚染試料の漏れ電流が増加したのは、2.3×1011[cm‑3]という微量な鉄汚染による影響である。鉄汚染によってシリコンの禁制帯内の伝導帯端から0.55[eV]と価電子帯端から 0.40[eV]の位置に新たなエネルギーレベルが形成される。このエネルギーレベルを経由してキャリアは通常のシリコンの場合と比べて低いエネルギーでも価電子帯から伝導体へ励起される。そのため、キャリアジェネレーションが増加し電流値が増加する。

8.2. MOS トランジスタ電流特性
ロングチャネル試料とショートチャネル試料の違いの一つとして電流経路の違いがある。
ロングチャネル試料においてはシリコン表面をチャネル電流が流れる。しかし、ショート
チャネル試料ではゲート長が短くなりドレイン電圧による影響が強くなるためゲート電圧で制御できず電流はシリコン内部を流れる。今回測定した試料はショートチャネル試料でもシリコン内部を電流が流れるようにゲート酸化膜近傍の濃度を濃くしている。その効果が表れて、定格電圧であるドレイン電圧 5[V]、ゲート電圧 3[V]、そして基板電圧‑3[V]を印加したときはシリコン表面を電流が流れている。しかし、定格より高い電圧を印加すると濃度を濃くしてあっても内部を電流が流れる。
ソース、ドレイン、ゲート、そして基板電流を比較すると増加電圧値および立ち上がり
電圧値の一致が見られる。電界の強い pn 接合端に電流が流れたことによって電離破壊が起
こり、担体即ち電子・ホール対が発生する。そして、ホールは基板方向へ、電子はドレイ

97

ン方向へ流れそれぞれ基板電流とドレイン電流となる。このドレイン方向へ流れる電子の中でゲート酸化膜障壁を越えられるだけのエネルギーを持つものがゲート電流となる。つまり、すべてのきっかけは電界の強いところで起こる電離破壊によるため、それぞれの電流の増加電圧値および立ち上がり電圧値が一致する。
ロングチャネル試料においてドレイン電圧を増加させるとゲート電流は単調な増加であるが、ショートチャネル試料では増加の後、減少する。増加は電圧増加により電界が強くなり担体の発生量が増加すること、また、ゲート酸化膜障壁が低下することによる。ショートチャネル試料である電圧を境に減少を始めるのはドレイン電圧を増加することによりショートチャネル効果によって電流経路がシリコン内部へ押しやられるため担体の発生領域が内部になり拡散距離が大きくなるからである。つまり、担体発生当初ゲート酸化膜障
壁を越えられるだけのエネルギーを持っていた電子でも拡散距離が拡大したことによってエネルギーを失う。そのため、ゲート電流が減少する。
ロングチャネル試料でゲート電圧を増加するとゲート電流は単調な増加である。ショー
トチャネル試料でも今までは定格電圧より少し高い測定までしか行われていなかったため単調な増加しか言われていなかった。しかし今回、破壊電圧ギリギリまで電圧を印加することによって、ゲート電流が増加した後減少を始めるという結果を得ることができた。ゲート電圧が高くなったことによってチャネル電流がコントロールされて、電界の弱いシリコン近傍を電流が流れる。その結果、電離破壊が減りゲート電流となりうる担体の発生量が減少したためである。これはゲート電圧を増加することによって基板電流が減少していることからも考えることができる。
現在は、ゲート電流減少機構は定格より高い電圧を印加したときと同じく破壊電圧ギリ
ギリで発生している。これからゲート長が短くなるにつれて定格内でこの現象が発生することになる。そのため、これからのデバイス設計においてこの現象を考慮しなければならなくなる。今回の機構の解明が MOS トランジスタ進歩の一躍となることを期待している。

98

謝辞

本論文をまとめるにあたり有益なご助言ご指導をいただきました高知工科大学
電子・光システム工学科

河津哲

工学部

教授に心から感謝いたします。河津哲教授には研究に対する姿勢など多くのことを教わりました。これから半導体業界へ進んでいく私にとってこれらの経験は大きな礎となると確信しております。
三菱電機（株）ＵＬＳＩ技術開発センター

永久克己氏、藤永正人氏には本論文を作成するにあたって数多くのシミュレーションを行っていただきました。このシミュレーシ
ョン結果がなければ機構解明が非常に難しく、本論文も完成できなかったと思います。本
当にありがとうございました。
本研究、ならびにこれまでの学生生活にあたってご指導いただきました高知工科大学
工学部

電子・光システム工学科

原央学科長をはじめとする教授の皆様に謹んで感謝の意を表します。
高橋秀和氏、長木正錦氏には同学年が三人ということで授業や研究で分からないことを教えていただくのはもちろんのこと、就職活動でもいろいろとお世話になりました。大変感謝しております。
楽しいとき、辛いとき、様々な時を共に過ごした平成 13 年度学部卒業生 安澤伸慎介氏、家村伸吾氏、石松幸三氏、現修士 1 年大橋健二氏、平成 14 年度学部卒業生 山根優氏、弓岡浩二氏に心から感謝し、深くお礼を申し上げます。

筆者のわがままを最後まで暖かく見守り陰ながら支えてくれた家族を初めとする親愛なるものへ謝意を表し最後とします。

99

本論文に関する発表

大畠旬平、家村伸吾、河津哲「微少 PN 接合電流評価」平成 13 年度電気関係学会四国支部連合大会 (2001.9.29)

100

参考文献

1) S.M.Sze:

Physics of Semiconductor Devices SCOND EDITION,John Wile & Sons(1981)

2) Eiji Takeda, Cary Y.Yang Akemi Miura‑Hamada:

HOT‑CARRIER EFFECTS IN MOS

DEVICES ,ACADEMIC PRESS(1995)
3) S.M.SZE: VLSI Technology SECOND EDITION ,McGraw‑Hill Book Company(1988)
4) Siegfriend Slberherr: Analysis and Simulation of Semiconductor Devices5) W.Shockley:

The Theofy of p‑n Junction in Semiconductors and p‑n Junction

Transistors
6) S.M.ジィー著,南日康夫,川辺光央,長谷川文夫訳:
ス技術‑

半導体デバイス‑基礎理論とプロセ,産業図書(1987)

7) 原央,名取研二,堀内重治共著:
8) 岸野正剛,小柳光正共著:

MOS トランジスタの動作理論 ,近代科学社(1980)

VLSI デバイスの物理,丸善株式会社(1986)

9) 垂井康夫: 半導体デバイス[改訂版] ,電気学会(1999)
10) 筒井一生: よくわかる電子デバイス ,オーム社(1999)
11) 宇佐美晶,田中勝廣,伊比則彦,高橋市郎共著: 電子デバイス ,日本理工出版会(1988)
12) 飯田昌盛: 電子デバイス入門 ,東海大学出版会(1984)
13) 寺元巖: 電子デバイス概論 ,倍風館(1995)
14) 玉井輝雄: 図解による半導体デバイスの基礎 ,コロナ社(1995)
15) 河東田隆: デバイスプロセス ,倍風館(1993)
16) 清水潤治: 半導体工学の基礎 ,コロナ社(1986)
17)

J.メーバー,M.A.ジャック,P.B.デニア共著,管野卓雄,桜井貴康監訳: MOS LSI 設計

入門 (1984)
18) W.マリ著,小田俊理訳:

図説超 LSI 工学 ,哲学出版(1990)

19) 菊地正典: 半導体のすべて ,日本実業出版社
20) 安達三郎,大貫繁雄共著: 電気磁気学,森北出版株式会社(1988)

21）田丸健,中司浩生,玉野和保,里村祐,長田昭義共著: 基礎電磁気学,コロナ社(1996)22) 舛岡富士雄: 半導体ファイルの先兵躍進するフラッシュメモリ ,工業調査会(1992)
23)大石基之,松本輝恵共著: そして、すべてのメモリは不揮発になる『日経エレクトロニ
クス』 ,日経 BP 社(2001)
24)家村伸吾: PN 接合リーク電流と MOS キャリアジェネレーションの相関関係について(2001)

101

付録

付録 1 シミュレーション
シミュレーション
ドレイン電圧変化電界分布図
ゲート長 0.5[μm],ゲート電圧 5[V],基板電圧‑3[V]図 a.1 ドレイン電圧 0[V]102

図 a.2 ドレイン電圧 1[V]図 a.3 ドレイン電圧 2[V]103

図 a.4 ドレイン電圧 3[V]図 a.5 ドレイン電圧 4[V]104

図 a.6 ドレイン電圧 5[V]図 a.7 ドレイン電圧 6[V]105

図 a.8 ドレイン電圧 7[V]図 a.9 ドレイン電圧 8[V]106

図 a.10 ドレイン電圧 9[V]107

ドレイン電圧変化電位分布図
ゲート長 0.5[μm],ゲート電圧 5[V],基板電圧‑3[V]図 a.11 ドレイン電圧 0[V]108

図 a.12 ドレイン電圧 1[V]図 a.13 ドレイン電圧 2[V]109

図 a.14 ドレイン電圧 3[V]図 a.15 ドレイン電圧 4[V]110

図 a.16 ドレイン電圧 5[V]図 a.17 ドレイン電圧 6[V]111

図 a.18 ドレイン電圧 7[V]図 a.19 ドレイン電圧 8[V]112

図 a.20 ドレイン電圧 9[V]113

基板電圧変化電界分布図
ゲート長 0.5[μm],ドレイン電圧 5.5[V],ゲート電圧 5[V]図 a.21 基板電圧 0[V]

図 a.22 基板電圧‑1[V]114図 a.23 基板電圧‑2[V]図 a.24 基板電圧‑3[V]115図 a.25 基板電圧‑4[V]図 a.26 基板電圧‑5[V]116図 a.27 基板電圧‑6[V]

図 a.28 基板電圧‑7[V]117図 a.29 基板電圧‑8[V]

図 a.30 基板電圧‑9[V]118図 a.31 基板電圧‑10[V]119基板電位変化電界分布図
ゲート長 0.5[μm],ドレイン電圧 5.5[V],ゲート電圧 5[V]図 a.32 基板電圧 0[V]120

図 a.33 基板電圧‑1[V]図 a.34 基板電圧‑2[V]121図 a.35 基板電圧‑3[V]図 a.36 基板電圧‑4[V]122図 a.37 基板電圧‑5[V]図 a.38 基板電圧‑6[V]123図 a.39 基板電圧‑7[V]

図 a.40 基板電圧‑8[V]124図 a.41 基板電圧‑9[V]

図 a.42 基板電圧‑10[V]125付録 2 測定プログラミング
測定インターフェース

図 a.43 インターフェース画面
測定プログラミング'測定装置関連
Dim adrHP4141B As Integer'HP4141B アドレス

Dim HP4141B As Integer'HP4141B 戻り値

Dim adrHP4140B As Integer'HP4140B アドレス

Dim HP4140B As Integer'HP4140B 戻り値

Dim adrTR6150 As Integer'TR6150 アドレス

Dim TR6150 As Integer'TR6150 戻り値'ソース関連Dim SMUs As Integer'ソースの SMU 番号

Dim Source As Single'ソース電圧Dim Scomp As Single'ソース制限電流

Dim SStatus As String'測定器状態'基板関連
Dim SMUsub As Integer'基板の SMU 番号

Dim Substrata As Single'基板電圧

Dim Subfrom As Single'基板開始電圧Dim Subto As Single'基板終了電圧Dim SubStep As Single'基板ステップ電圧

Dim Subcomp As Single'基板制限電流Dim SubStatus As String'測定器状態126

'ドレイン関連
Dim SMUd As Integer'ドレインの SMU 番号

Dim Drain As Single'ドレイン電圧Dim Dfrom As Single'ドレイン開始電圧

Dim Dto As Single'ドレイン終了電圧

Dim DStep As Single'ドレインステップ電圧

Dim Dcomp As Single'ドレイン制限電流

Dim DStatus As String'測定器状態'ゲート関連Dim Gate As Single'ゲート電圧Dim Gfrom As Single'ゲート開始電圧

Dim Gto As Single'ゲート終了電圧

Dim GStep As Single'ゲートステップ電圧

Dim Gcomp As Integer'ゲート制限電流 1

Dim Gcomp2 As Single'ゲート制限電流 2

Dim GStatus As String'測定器状態'電流・電圧関連
Dim Isource As Single'ソース電流Dim Isubstrata As Single'基板電流

Dim Idrain As Single'ドレイン電流Dim Igate As Single'ゲート電流Dim Vsource As Single'ソース電圧Dim Vsubstrata As Single'基板電圧

Dim Vdrain As Single'ドレイン電圧Dim Vgate As Single'ゲート電圧'待ち時間関連
Dim Wait0 As Integer'基板電圧変化時の待ち時間

Dim Wait1 As Integer'ゲート電圧変化時の待ち時間

Dim Wait2 As Integer'電圧印加後の待ち時間'その他
Dim SpreadNum As Integer'Excel 表の入力位置

Dim MeaNum'総測定回数Dim FirstG As Boolean'ゲート電圧を変えて初めての測定かどうか

Dim FirstSub As Boolean'基板電圧を変えて初めての測定かどうか

127

Dim FirstTime As Boolean'最初の電圧印加

Dim Status As String'測定器状態

Dim AbortStatus As Boolean
Private Sub cmdAbort̲Click()
AbortStatus = True
End Sub
Private Sub Form̲Load()'On Error Resume Next
'Compliance の AddItem
For I = 1 To 15
cmbVd.AddItem CStr("1.0E‑" & I)
cmbVs.AddItem CStr("1.0E‑" & I)
cmbVsub.AddItem CStr("1.0E‑" & I)
Next IFor I = 2 To 4
cmbVg.AddItem CStr("1.0E‑" & I)
Next I'初期データ'ドレイン
txtVd(0).Text = 0
txtVd(1).Text = 9
txtVd(2).Text = 0.1
cmbVd.ListIndex = 1'ゲート
txtVg(0).Text = 0
txtVg(1).Text = 5
txtVg(2).Text = 0.2
cmbVg.ListIndex = 2'基板
txtVsub(0).Text = 0
txtVsub(1).Text = 3
txtVsub(2).Text = 1
cmbVsub.ListIndex = 2

128

'ソース
txtVs(0).Text = 0
cmbVs.ListIndex = 1'待ち時間
txtW(0).Text = 20
txtW(1).Text = 2
txtW(2).Text = 5
End Sub
Private Sub cmdStart̲Click()'INOUE 追加
AbortStatus = False'INOUE 追加
On Error GoTo ErrHandler'保存用ファイル消去
Kill ("C:¥Measure¥DRAMMeasure.txt")
ErrHandler:FirstTime = True
'Excel 表入力位置変数初期設定
SpreadNum = 2'On Error Resume Next
'HP4141B 作動
adrHP4141B = iopen("hpib7,23")
HP4141B = itimeout(adrHP4141B, 3000)
HP4141B = iremote(adrHP4141B)
HP4140B = itermchr(adrHP4141B, 10)HP4141B = iclear(adrHP4141B)'HP4140B 作動
adrHP4140B = iopen("hpib7,17")
HP4140B = itimeout(adrHP4140B, 3000)
HP4140B = iremote(adrHP4140B)
HP4140B = itermchr(adrHP4140B, 10)HP4141B = iclear(adrHP4141B)

129

'HP4140B モード設定
HP4140B = ivprintf(adrHP4140B, "F1,RA1,I3,A6,B2" + Chr$(10))'TR6150 作動
adrTR6150 = iopen("hpib7,5")
TR6150 = itimeout(adrTR6150, 3000)
TR6150 = iremote(adrTR6150)
TR6150 = itermchr(adrTR6150, 10)
TR6150 = iclear(adrTR6150)'シート調整'spsData.Selection.DeleteColumns (16)'

spsData.ActiveSheet.Cells(1, 1) = "Vs"'

spsData.ActiveSheet.Cells(1, 2) = "Vd"'

spsData.ActiveSheet.Cells(1, 3) = "Vg"'

spsData.ActiveSheet.Cells(1, 4) = "Vsub"'

spsData.ActiveSheet.Cells(1, 5) = "Is"'

spsData.ActiveSheet.Cells(1, 6) = "Id"'

spsData.ActiveSheet.Cells(1, 7) = "Ig"'

spsData.ActiveSheet.Cells(1, 8) = "Isub"'

spsData.ActiveSheet.Cells(1, 9) = "Vs'"'

spsData.ActiveSheet.Cells(1, 10) = "Vd'"'

spsData.ActiveSheet.Cells(1, 11) = "Vg'"'

spsData.ActiveSheet.Cells(1, 12) = "Vsub'"'spsData.ActiveSheet.Cells(1, 13) = "IsStat"'

spsData.ActiveSheet.Cells(1, 14) = "IdStat"'

spsData.ActiveSheet.Cells(1, 15) = "IgStat"'

spsData.ActiveSheet.Cells(1, 16) = "IsubStat"''''''''''入力'''''''''''測定順番(ドレインから測定なら True を入力)
FirstD = True 'True（ドレインから測定）推奨'ソース電圧一定
SMUs = 1
Source = txtVs(0).Text
Scomp = cmbVs.Text

130

'ドレイン電圧変化
SMUd = 2
Dfrom = txtVd(0).Text
Dto = txtVd(1).Text
DStep = txtVd(2).Text
Dcomp = cmbVd.Text'ゲート電圧変化
Gfrom = txtVg(0).Text
Gto = txtVg(1).Text
GStep = txtVg(2).Text
Gcomp = cmbVg.ListIndex
Gcomp2 = cmbVg.Text'基板電圧変化
SMUsub = 3
Subfrom = txtVsub(0).Text
Subto = txtVsub(1).Text
SubStep = txtVsub(2).Text
Subcomp = cmbVsub.Text'待ち時間設定
Wait1 = txtW(1).Text'ゲート電圧変化時の待ち時間

Wait2 = txtW(2).Text'電圧印加後の待ち時間'総測定回数計算・表示・リフレッシュ
MeaNum = (Abs(Round((Dto ‑ Dfrom) / DStep)) + 1) * (Abs(Round((Gto ‑ Gfrom) /GStep)) + 1) * (Abs(Round((Subto ‑ Subfrom) / SubStep)) + 1)
lblProgress.Caption = 0 & "/" & MeaNum
frmSimple.Refresh'ソース電圧印加
HP4141B = ivprintf(adrHP4141B, "DV" & SMUs & ",0," & Source & "," & Scomp & ""+ Chr$(10))'電圧印加
Call AddV

131

'電圧０印加'ソース電圧印加
HP4141B = ivprintf(adrHP4141B, "DV" & SMUs & ",0,0," & Scomp & "" + Chr$(10))'基板電圧印加
HP4141B = ivprintf(adrHP4141B, "DV" & SMUsub & ",0,0," & Subcomp & "" + Chr$(10))'ゲート電圧印加
HP4140B = iclear(adrHP4140B)
HP4140B = iflush(adrHP4140B, I̲BUF̲WRITE)
HP4140B = ivprintf(adrHP4140B, "F1,RA1,I1,A5,PA0,B2,L3" + Chr$(10))
HP4140B = ivprintf(adrHP4140B, "W1" + Chr$(10))'ドレイン電圧印加
TR6150 = ivprintf(adrTR6150, "HV5L1L5D0E" + Chr$(10))'測定器クローズ
HP4141B = iclear(adrHP4141B)
HP4141B = ilocal(adrHP4141B)
HP4141B = iclose(adrHP4141B)
HP4140B = iclear(adrHP4140B)
HP4140B = ilocal(adrHP4140B)
HP4140B = iclose(adrHP4140B)
TR6150 = iclear(adrTR6150)
TR6150 = ilocal(adrTR6150)
TR6150 = iclose(adrTR6150)
lblWait.Caption = "測定終了"
frmSimple.Refresh'終了アラーム
For b = 1 To 3 ' ループを 3 回繰り返します。
Beep' ビープ音を鳴らします。

For a = 1 To 2500000
b = b
Next aNext b132

End Sub'電圧印加の Sub
Private Sub AddV()'保存用ファイルオープン
Close #1
Open "C:¥Measure¥DRAMMeasure.txt" For Output As #1
Write #1, "Vs", "Vd", "Vg", "Vsub", "Is", "Id", "Ig", "Isub", "Vs'", "Vd'", "Vg'","Vsub'", "IsStat", "IdStat", "IgStat", "IsubStat", "Dfrom", "Dto", "DStep", "Dcomp","Gfrom", "Gto", "GStep", "Gcomp", "Subfrom", "Subto", "SubStep", "Subcomp", "Source","Scomp", "Wait0", "Wait1", "Wait2"'INOUE 追加
Close #1
'INOUE 追加'基板電圧の開始電圧設定
Substrata = Round(Subfrom, 3)'基板電圧を開始電圧から終了電圧まで変化させるループ
Do Until (Substrata > Subto) Or AbortStatus'ゲートの開始電圧設定
Gate = Round(Gfrom, 3)'基板電圧印加'テスト用にコメントアウト
HP4141B = ivprintf(adrHP4141B, "DV" & SMUsub & ",0," & Substrata * ‑1 & ","& Subcomp & "" + Chr$(10))'テスト用にコメントアウト'基板電圧を変えて一回目であることを宣言
FirstSub = True
'ゲート電圧を開始電圧から終了電圧まで変化させるループ
Do Until (Gate > Gto) Or AbortStatus
Open "C:¥Measure¥DRAMMeasure.txt" For Append As #1'ゲートの開始電圧設定
Drain = Round(Dfrom, 5)'ゲート電圧印加'テスト用にコメントアウト
HP4140B = iclear(adrHP4140B)
HP4140B = iflush(adrHP4140B, I̲BUF̲WRITE)

133

HP4140B = ivprintf(adrHP4140B, "F1,RA1,I3,A5,PA" & Gate & ",B2,L3" +Chr$(10))HP4140B = ivprintf(adrHP4140B, "W1" + Chr$(10))'テスト用にコメントアウト'ゲート電圧を変えて一回目であることを宣言
FirstG = True
'ドレイン電圧を開始電圧から終了電圧まで変化させるループ
Do Until (Drain > Dto) Or AbortStatus'ドレイン電圧印加'テスト用にコメントアウト
TR6150 = ivprintf(adrTR6150, "HV5L2L5D" & Drain & "E" + Chr$(10))'テスト用にコメントアウト'初めての電圧印加かどうか確認
If FirstTime = True Then
MeaTime = Round(((1 + Wait2) * MeaNum + Wait1 * 5 *(Abs(Round((Gto ‑ Gfrom) / GStep)) + 1) * (Abs(Round((Subto ‑ Subfrom) / SubStep))+ 1) + Wait0 * 5 * (Abs(Round((Subto ‑ Subfrom) / SubStep)) + 1)) / 3600, 1)
Msg = MsgBox("測定回数：" & MeaNum & "[回] 測定時間：" & MeaTime& "[時間]" & Chr$(10) & "測定を開始してよろしいでしょうか？", 1, "測定開始確認")
If Msg = 2 Then GoTo EndAddV
End If'基板電圧を変えて一回目の測定なら待ち時間を挟む
If FirstSub = True And FirstTime = False Then
'基板電圧印加後の待ち時間
For I = 1 To 5
lblWait.Caption = "基板電圧印加後待時間" & Wait0 * 5 & "秒[" & I & "/5]"
lblWait.Refresh
Call Wait(Wait0)
Next IEnd If'ゲート電圧を変えて一回目の測定なら待ち時間を挟む
If FirstG = True And FirstTime = False Then
'ゲート電圧印加後の待ち時間
For I = 1 To 5134

lblWait.Caption = "ゲート電圧印加後待時間" & Wait1 * 5 & "秒[" & I & "/5]"
lblWait.Refresh
Call Wait(Wait1)
Next IEnd If'測定プログラミングへジャンプ'テスト用に追加'

Isource = Rnd(10)'Idrain = Rnd(10)'Igate = Rnd(10)'Isubstrata = Rnd(10)'Vsource = Rnd(10)'Vdrain = Rnd(10)'Vgate = Rnd(10)'Vsubstrata = Rnd(10)'SStatus = "N"'

DStatus = "N"'

GStatus = "N"'

SubStatus = "N"'テスト用に追加'テスト用にコメントアウト
Call Measure'テスト用にコメントアウト'データ保存If FirstTime = True Then
Write #1, Source, Drain, Gate, Substrata, Isource, Idrain, Igate,
Isubstrata, Vsource, Vdrain, Vgate, Vsubstrata, SStatus, DStatus, GStatus, SubStatus,
Dfrom, Dto, DStep, Dcomp, Gfrom, Gto, GStep, Gcomp2, Subfrom, Subto, SubStep, Subcomp,Source, Scomp, Wait0, Wait1, Wait2
Else
Write #1, Source, Drain, Gate, Substrata, Isource, Idrain, Igate,
Isubstrata, Vsource, Vdrain, Vgate, Vsubstrata, SStatus, DStatus, GStatus, SubStatus
End If'進行状況
Call Progress135

'フォームのリフレッシュ
frmSimple.Refresh'Exel への入力位置変更
SpreadNum = SpreadNum + 1'ステップ電圧プラス
Drain = Round(Drain + DStep, 5)FirstTime = False
FirstSub = False
FirstG = False'INOUE 追加
DoEvents'INOUE 追加
Loop'ステップ電圧プラス
Gate = Round(Gate + Abs(GStep), 3)'INOUE 追加
DoEvents
Close #1
On Error GoTo NotCopy:
Open "C:¥Measure¥tmpDRAMMeasure.txt" For Output Access Write As #2
Close #2
FileCopy"C:¥Measure¥DRAMMeasure.txt","C:¥Measure¥tmpDRAMMeasure.txt"
NotCopy:'INOUE 追加
Loop'基板電圧プラス
Substrata = Round(Substrata + Abs(SubStep), 3)'INOUE 追加
DoEvents'INOUE 追加
Loop
EndAddV:
Close #1
End Sub136

'測定
Private Sub Measure()'On Error Resume Next
Dim I As Integer'For 文用（電流測定）

Dim j As Integer'For 文用（ゲート測定）

Dim Current As String * 200'測定電流一時保存

Dim Voltage As String * 200'測定電圧一時保存'電圧印加後の待ち時間
lblWait.Caption = "電圧印加後待時間" & Wait2 & "秒"
lblWait.Refresh
Call Wait(Wait2)'本番測定''''''''''ソース'''''''''''ソース電流電圧測定
HP4141B = ivprintf(adrHP4141B, "TI" & SMUs & "" + Chr$(10))
HP4141B = iread(adrHP4141B, Current, 200, &O0, &O0)
HP4141B = iflush(adrHP4141B, I̲BUF̲READ)
Isource = Mid(Current, 4, 11)
SStatus = Mid(Current, 1, 1)
Isource = Isource * ‑1
Current = ""'ソース電圧測定
HP4141B = ivprintf(adrHP4141B, "TV" & SMUs & "" + Chr$(10))
HP4141B = iread(adrHP4141B, Current, 200, &O0, &O0)
HP4141B = iflush(adrHP4141B, I̲BUF̲READ)
Vsource = Mid(Current, 4, 11)Current = ""'Excel 表入力処理'行を挿入'

spsData.Rows(2).Select'spsData.Selection.InsertRows'ソース電流・電圧を Excel 表へ入力'

spsData.ActiveSheet.Cells(2, 1) = Source

137

'

spsData.ActiveSheet.Cells(2, 9) = Vsource'

spsData.ActiveSheet.Cells(2, 5) = Isource'

spsData.ActiveSheet.Cells(2, 13) = SStatus''''''''''基板'''''''''''基板電流測定
HP4141B = ivprintf(adrHP4141B, "TI" & SMUsub & "" + Chr$(10))
HP4141B = iread(adrHP4141B, Current, 200, &O0, &O0)
HP4141B = iflush(adrHP4141B, I̲BUF̲READ)
Isubstrata = Mid(Current, 4, 11)
SubStatus = Mid(Current, 1, 1)
Current = ""'基板電圧測定
HP4141B = ivprintf(adrHP4141B, "TV" & SMUsub & "" + Chr$(10))
HP4141B = iread(adrHP4141B, Current, 200, &O0, &O0)
HP4141B = iflush(adrHP4141B, I̲BUF̲READ)
Vsubstrata = Mid(Current, 4, 11)Current = ""'基板電流・電圧を Excel 表へ入力'

spsData.ActiveSheet.Cells(2, 4) = Substrata'

spsData.ActiveSheet.Cells(2, 12) = Vsubstrata'

spsData.ActiveSheet.Cells(2, 8) = Isubstrata'

spsData.ActiveSheet.Cells(2, 16) = SubStatus''''''''''ドレイン'''''''''''ドレイン電流・電圧測定'HP4141B = ivprintf(adrHP4141B, "TI" & SMUd & "" + Chr$(10))'HP4141B = iread(adrHP4141B, Current, 200, &O0, &O0)
'HP4141B = iflush(adrHP4141B, I̲BUF̲READ)'Idrain = Mid(Current, 4, 11)'DStatus = Mid(Current, 1, 1)'Current = ""'ドレイン電圧測定'HP4141B = ivprintf(adrHP4141B, "TV" & SMUd & "" + Chr$(10))'HP4141B = iread(adrHP4141B, Current, 200, &O0, &O0)
'HP4141B = iflush(adrHP4141B, I̲BUF̲READ)

138

'Vdrain = Mid(Current, 4, 11)'ドレイン電流・電圧を Excel 表へ入力'

spsData.ActiveSheet.Cells(2, 2) = Drain'

spsData.ActiveSheet.Cells(2, 10) = Vdrain'

spsData.ActiveSheet.Cells(2, 6) = Idrain'

spsData.ActiveSheet.Cells(2, 14) = DStatus'ゲート電流・電圧を Excel 表へ入力
On Error GoTo ErrorHandler

ErrorHandler:
HP4140B = iflush(adrHP4140B, I̲BUF̲READ)'

spsData.ActiveSheet.Cells(2, 3) = Gate
HP4140B = ivprintf(adrHP4140B, "E" + Chr$(10))
HP4140B = iread(adrHP4140B, Current, 200, 0&, 0&)HP4140B = iflush(adrHP4140B, I̲BUF̲READ)
Igate = Mid(Current, 4, 10)
GStatus = Mid(Current, 2, 1)
Vgate = Mid(Current, 16, 6)
Current = ""'ゲート電流が 1E‑13 より高ければやり直し
If Abs(Igate) > 0.1 Then GoTo ErrorHandler'

spsData.ActiveSheet.Cells(2, 3) = Gate'

spsData.ActiveSheet.Cells(2, 11) = Vgate'

spsData.ActiveSheet.Cells(2, 7) = Igate'

spsData.ActiveSheet.Cells(2, 15) = GStatus

End Sub'待ち時間
Private Sub Wait(Waiting As Integer)'テスト用にコメントアウト
Dim t1 As Date
Dim t2 As Date
Dim T As Single

139Dim Temp As Single
t1 = Timet2 = TimeT = t1 ‑ t2
Temp = Second(T)Do While (Temp < Waiting) And (AbortStatus = False)
t2 = TimeT = t1 ‑ t2
Temp = Second(T)If Temp > Waiting Then GoTo LoopEnd'待ち時間進行状況（バー）
jsmWait.value = Int((Temp / Waiting) * 10000)
DoEvents
Loop
LoopEnd: lblWait.Caption = "処理中"
lblWait.Refresh'テスト用にコメントアウト
End Sub'進行状況
Private Sub Progress()'測定進行状況（バー）jsmProgress.value = Int(((SpreadNum ‑ 1) / MeaNum) * 10000)'測定進行状況（数値）
lblProgress.Caption = SpreadNum ‑ 1 & "/" & MeaNum
End Sub140