Proceedings of the 12th Annual Meeting of Particle Accelerator Society of Japan
August 5-7, 2015, Tsuruga, Japan

PASJ2015 WEOL03

SPring-8 新規 Bunch-by-Bunch Feedback システム信号処理回路の開発
DEVELOPMENT OF A NEW BUNCH-BY-BUNCH FEEDBACK SIGNAL PROCESSORAT THE SPRING-8 RING
小林和生#, 中村剛, 正木満博 , 藤田貴弘
Kazuo Kobayashi #, Takeshi Nakamura, Mitsuhiro Masaki , Takahiro Fujita
Japan Synchrotron Radiation Research Institute (JASRI)

Abstract
Transverse bunch-by-bunch feedback (BBF) system for the SPring-8 storage ring has been in operation from January
2004. Signal processors which are being used for BBF now were developed in 2004 and in Sept. 2005 began to utilize.
This current processor is also to install many lightsources or accelerator rings both within and outside Japan. A new BBF
signal processor aims to renew completely with the latest devices which are FPGAs, ADCs and DACs. Specifications of
the new signal processor are designed to satisfy to reduce external devices and to realize an easy tuning and an initialadjustment. And also various diagnostic methods are available.
A) SPring-8 において通常のユーザー運転時のバンチフィリングであるハイブリッドフィリングに対応するためのバンチ電流強度感応自動アッテ
放射光リングである SPring-8 蓄積リングでは、ネータシステム
2004 年 1 月から蓄積ビーム不安定性を抑制するためB)
ADC
入力の 1 本化（現回路は 127MHz サンプ
FPGA をデジタル信号処理に用いた Bunch-by-Bunch
ルADCを 4 個使用し、4 系統で 508MHz のバン[1] [2]
Feedback（BBF）システムを開発し導入している。
チレートに対応）
現在、同システムで運用中の信号処理回路は 2004 年C) ユーザー運転に対応したチューンの常時観測機
度に開発、2005 年 9 月より SPring-8 のビーム運転に能。挿入光源が引き起こすチューンシフトのリ適用しており、内外の放射光リングの BBF システム
アルタイム補正が可能となる。にも採用されてきた。しかしながら開発から 10 年がD)
FIR タップ数の増大（現行最大 50⇒300）経過し、使用しているデバイスの入手が困難になりE)
BBF
システムの基本性能の確認や立上げ調整時つつあるため、今回、最新のデバイスを採用し、回におけるシステム性能確認の支援機構、ビーム路を一新した。ADC/DAC には 500MHz データレー
アボート時のビーム挙動の診断機能トで 12/16 ビットのもの、FPGA には内部演算サイクF) DAC 出力（キッカー駆動用パワーアンプ入力）
ルとして 4nsec が可能なものを採用し、BBF システの振幅増大、及び DC 結合化
ムとして RF 入力フロントエンド回路の簡略化、及G) 特定のバンチに対する DAC 出力パルス長の延びアナログ出力能力向上によりこれまでキッカー駆伸機能。これにより大電流孤立バンチに対する動用パワーアンプの入力とするため DAC 出力に外付効率的なキックや、より長いキッカーを使用可けする必要のあったプリアンプの省略を図ると共に、能とする。
これまで BBF システムを運用するにあたって多くのH) 10psec ステップの出力ディレイ調整機能
外付け回路が必要であったバンチ電流強度感応自動I) キッカー駆動用パワーアンプの周波数特性補償
アッテネータシステム、ダンピングタイム評価シス機能テム等も新回路ではほとんど外付け回路無しで実施
例として上記の機能 A)を実現するための機能ブできるように設計している。本報告では新信号処理回路の機能、及びその実現方法としてのハードウェ ロック図を Figure 1 に示す。あらかじめ、ハイブアを紹介すると共に SPring-8 でのビームを用いた評 リッドフィリングの各バンチ電流に応じ ADC 入力で飽和が生じないようなゲインを供した複数のバンチ価結果も併せて報告する。
位置信号を用意しておき、バンチ電流信号に対応して内部においてリアルタイムでバンチアドレス毎に2. 機能仕様
新回路において、BBF 信号処理回路としての基本 使用する ADC 入力（位置信号）を切り替え、後段の機能の他に処理回路に統合、あるいは現在、調整等 信号処理部（ここでは FIR フィルタ）に送りキッで実施している機能で、それらが簡便に実現できる カー用 DAC 出力信号を生成している。本機能を複数ことを目指したもの、また、採用デバイスの性能向 の ADC、バンチ電流測定用 ADC、切り替えスレッ上の結果として可能になったものとして以下の機能 シュホールド判定、及び切り替えにおいてばたつきが生じないようにアンチチャタリング（シュミットが挙げられる。
トリガ）回路を有し実現している。なお、本機能は___________________________________________
現在、現 BBF 用信号処理回路の出力を DC に改造し
#1.

はじめに

kkoba@spring8.or.jp- 30 -Proceedings of the 12th Annual Meeting of Particle Accelerator Society of Japan
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たものと高速切替 RF アッテネータ回路で実現しているものである[3] [4]。
機能 E) に於いてはバンチの振動振幅を検出し、その大きさによって、DAC 出力の OFF/ON や極性反転を処理回路内部で遅滞なく行うことによってビームを不安定性で失うことなく、振動の励起、ダンプを繰り返すことができ、不安定性の成長率やダンピングタイム等の測定、ビームの振動状況の観測が容易に可能になる。

FPGA に取り込まれ、FPGA 内部では 254MHz のレートで全演算が実行される。DAC にはやはり DDR により 508MHz のレートで FPGA から出力データを転送する。キックタイミングの調整のために DAC のサンプリングクロック系に 10psec の分解能で制御が可能なデバイス（MC100EP196B）を採用しており、FPGA 内部での RF 入力クロック単位の調整に加え、10psec 単位の設定が可能となった。これによりこれまで必要であった外付けの位相調整器（トロンボーン等）を省くことができる。

Figure 2: Circuit block diagram.

Figure 1: Function diagram of current sensitive fast
selector.

3.

ハードウェア仕様

3.1

使用デバイス

新旧回路の主要なデバイスを Table 1 に示す。
Table 1: Key Components of Old and New Processor
ADC

FPGA

AD9433CurrentNew

3.2

AD9735

12bits125MSPSXC2VP70-6

ADS54RF63

XC7VX690T2 (x2 unit)

12bits550MSPSDAC

XC6SLX75-2

12bits600MSPSDAC3482
16bits625MSPS

構成、回路、機能

Table 1 に示すデバイスを用い、先に示した機能仕様を実現するため Figure 2 及び 3 に示すブロックダ
イアグラムで新規信号処理回路は構成されている。
FPGA は内部演算速度、乗算器リソース数、実装している ADC の総数、及び全 ADC のデータをメモリにダンプするためのピン数等の要件から Xilinx 社製
Virtex-7 を 2 個搭載する構成となった。実際の基板実装構成は ADC 基板、FPGA 基板、DAC 基板の 3 枚構成となっており、それぞれ FMC コネクタで相互に接続されている。ADC、DAC 部は FMC コネクタのピン配置を踏襲すれば独立に変更が可能である。
ADC のデータは DDR により 508MHz のレートでFigure 3 において ADC0～7 にバンチ位置信号、ADC8 にはバンチ電流信号が入力され、バンチ電流に応じ”Selector“により適正な ADC 入力が選択される 。 "NCO ” は 数 値 制 御 型 発 振 器 （ NumericalControlled Oscillator）であり、チューン測定用の励振波形を発生する。外部からの”1-turn”信号もしくは”Gate-A“信号により特定の測定対象バンチに対してのみ BBF のループで振動抑制する代わりにこのNCO を用いベータトロン周波数近傍の信号で励振し、そのバンチ振動の ADC データからチューン測定が可能となる。これにより真空封止型挿入光源のギャップが閉じたような不安定性にとって厳しい条件下でも不安定性を抑制したままでのチューン測定が可能になる。”Stretcher”は SPring-8 で実施されている大電流孤立バンチを含むフィリングに対するため、大電流シングル部に対して同一の DAC 出力、すなわちキック信号を数クロックの期間、連続して出力する機能であり、これによりキックの高効率化及び、長いキッカーの利用を可能とする。大電流バンチのバケット位置はバンチ電流測定用 ADC（”current“）の入力から自動的に求められ、またキックの時間幅（=クロック数）は制御端末から設定可能となっている。FPGA2 に配した、10-tap の FIR フィルタ、及び”Switcher”はビーム（バンチ）の振動振幅を監視し、その結果によってキッカーをドライブするパ
ワーアンプの入力となる DAC1、3、5、7 の各出力をOFF/ON あるいは反転することによって、BBF シス
テムを不安定性抑制／振動励起／OFF の各モードに切替える機能を持ち、この動作閾値を調整することによりビームを不安定性で失うことなく、不安定性の成長／抑制を繰り返すことが可能となる。一方、
DAC0、2、4、6 はこの切り替え、ON/OFF とは独立したモニタ出力となっており、この信号をオシロス- 31 -

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コープで観測することにより、上記過程で不安定性の成長率や BBF のダンピングタイム等をリアルタイムでモニタすることができる。7-tap の FIR フィルタはバンチ毎のフィルタではなく 508MHz のレートで処理を行うデジタルフィルタとなっており、キッカー用パワーアンプの位相の周波数特性を調整することを目的としている。各位置 ADC のデータは508MHz のサンプリングレートの場合、最大 0.7secまでのリングバッファメモリへの記録が可能となっている。ADC データの処理端末へのイーサネットを通しての UPLOAD サイズは変更可能であり、その記録開始／停止は外部からの TTL 信号または端末からのレジスタ書き込みにより実施できる。

Figure 3: Function block diagram.
理回路周りの構成を簡略化して示したものである。
現在の SPring-8 において実施しているユーザー運転サイクルの立上げ時の確認手法では問題は生じず、ハードウェア、特に ADC/DAC が 508MHz のレートで正しくアナログ信号を扱えるかどうかの試験を またこれまで Figure 5（上）に比べて RF 入力を 4 分まずオフラインで行った。Figure 4 は FIR フィルタ 割する必要がなく（機能 B)）、DAC 出力のディレイの応答を through（ある係数のみ”1“、他は”0”で実 を 10psec 分解能で調整することができ（機能 H)）、現）としたゲイン応答を示す。処理回路のデジタル これまで必須であった DAC 出力微調用位相調整器をゲイン≒192 倍程度までリニアな応答を示している 省け、DAC 出力増幅用のプリアンプも実際に省くこことが判る。実際のビームを用いた最初の試験を とができ、BBF システムの調整自体が大幅に容易に2014 年 11 月に実施し、さらに 2015 年 4 月にはユー なったことを確認した。
Figure 7 に新回路の機能 C)を使用したチューン測ザー運転の状況、すなわちハイブリッドフィリング定例を示す。試験時にはFPGA 内部に NCO は未実において真空封止型挿入光源のギャップが閉じられ、装であったので新回路の外部から信号発生器を用い、不安定性が誘起される状況でのビーム試験（ユーザー運転サイクルの立上げ調整時と同じ手法）を ベータトロン周波数 237KHz に対し、228KHz から行った。Figure 5（下）はビームを用いた試験時の処 258KHz に 3msec でスイープさせた正弦波を入力し4.

ビームテスト- 32 -

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PASJ2015 WEOL03て一つのバンチのみを励振し、新回路の ADC によりその振動を観測した。Figure 7 はその結果であり、左は横軸にターン数、縦軸は ADC のデジタル出力値を示し、同中は左図の 0 から 1024 ターン分を用いた
FFT の結果、同右は 60 ターン毎にオーバーラップさせた 64 ターンのデータを用いた FFT の時間経緯（spectrogram）とそれぞれなっている。

Figure 6: New BBF Signal Processor.

5.

まとめ開発、投入から約 10 年が経過した現行の BBF 信号処理回路の後継機を開発した。新規処理回路には最新のデバイスを搭載し、BBF システムの基本機能で現行回路を凌ぐ性能を持たせながら、現行回路単体では実施することができなかった多くの機能を盛り込むことに成功している。現在は今年度後半に実際にビーム運転に投入することを目標として、ハードウェアの追加手配、制御系を整備するとともに搭載した多くの機能を確認中である。
Figure 4: Frequency responses of new processor, lines
show responses of different gain.

参考文献[1] T. Nakamura, K. Kobayashi, “FPGA Based Bunch-by-bunch
Feedback Signal Processor”, Proc of ICALEPCS’05, Geneva,
Switzerland, PO2.022-2 (2005).
[2] T. Nakamura, T. Fujita, K. Fukami, K. Kobayashi, C.
Mitsuda, M. Oishi, S. Sasaki, M. Shoji, K. Soutome, M.
Takao and Y. Taniuchi, Z. Zhou, “Filling of High Current
Singlet and Train of Low Bunch Current in SPring-8 StorageRing”, Proc of EPAC08, Genoa, Italy, THPC127,(2008)p.3284.
[3] K. Kobayashi, T. Nakamura, “NEW AUTOMATIC
BUNCHCURRENT SENSITIVE FAST ATTENUATOR
FOR RF FRONT-END OF BUNCH-BY-BUNCHFEEDBACK SYSTEM AT SPRING-8”, Proc of
ICALEPCS’09, Kobe, Japan, THB006, p.659.
[4] K. Kobayashi, T. Nakamura, “Bunch-by-Bunch Feedback
用新規バンチ電流感応型自動アッテネータシステムの開 発 ” , Proceedings of the 7th Annual Meeting ofAccelerator Society of in Japan, Himeji, Japan, FRSH06,p.301.

Figure 5: BBF loop with current and new signal processor.

Figure 7: Tune measurement results using the new BBF signal processor.

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