米国情報●日本弁理士会 国際活動センターからのお知らせ【米国情報】
2023 年８月 4 日
担当：米州部 岡東 保
引例の組み合わせの動機づけ要件に関するCAFC判決の紹介（2023年3月13日、先例）
INTEL CORPORATION, Appellant v. PACT XPP SCHWEIZ AG, Appellee
March 13, 2023, CAFC（precedential）
目次
１．事件の概要
２．特許権（‘908 特許）の概要
３．引用文献４．PTAB の判断
５．CAFC の判断
６．考察
1．事件の概要（１）当事者
特許権者は PACT XPP SCHWEIZ AG（以下、PACT と呼ぶ）である。
PACT は、デジタル信号処理用 FPGA（Field Programmable Gate Array）、メディア・ストリーミング・アクセラレータ、組み込みプロセッサおよび SoC（System on a chip）、宇宙・防衛用プロセッサ等を扱う欧州の会社であり、本社は、リヒテンシュタイン、トリーゼン市にある。
IPR（Inter Partes Review）申請人は INTEL CORPORATION（以下、INTEL と呼ぶ）である。
Intel は、世界最大手の中央処理装置および半導体素子のメーカーである。 本社をカリフォルニア州サンタクララに置いている。
（２）IPR の申請
Intel は、PACT の有する米国特許 9250908（以下、’908 特許）に対して、 PTAB（Patent Trialand Appeal Board）へ IPR を申請した。
（３）PTAB の審決
PTAB は特許は有効と審決した。（2021 年 8 月 9 日）
（４）CAFC への控訴
Intel は CAFC （Court of Appeals for the Federal Circuit）へ控訴した。
（５）CAFC の判決（2023 年 3 月 13 日）
CAFC は PTAB の審決を取消し、PTAB へ差戻した。
（６）PTAB での差戻審決（2023 年 10 月 18 日）

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２．特許権（908 特許）の概要（１）技術的背景‘908 特許は、マルチプロセッサシステム、およびそのプロセッサがデータにアクセスする方法に関するものである。
マルチプロセッサシステムは、通常データをいくつかの場所に保存する。この場合、一次キャッシュはプロセッサの近くに配置され、遠いところに配置される二次キャッシュよりも保存できるデータ量は少なくなる。
ただし、複数のキャッシュメモリを使用すると、キャッシュ・コヒーレンシ（キャッシュの一貫性）の問題が生じる可能性がある。
異なるキャッシュに同じデータのローカルコピーが存在する可能性がある。あるプロセッサがデータのローカルコピーを変更し、その変更がそのデータの他のコピーに伝播されない場合、不整合が発生する可能性がある。そのため、マルチプロセッサシステムでは、キャッシュの一貫性を監視および維持するためのメカニズムが必要になる。キャッシュの一貫性を維持するには、例として、以下の方法がある。
（ア）第１の方法は、共有バスでのスヌーピング（snooping、効率的なネットワーク運用）である。(後述のKabemoto の図 3)（イ）第２の方法は、グローバルでセグメント化された 2 次キャッシュの使用である。（後述の Bauman の図6）（２）‘908 特許のクレーム４（一部）および５
Claim 4.
A system, the system comprising:a processing system comprising:...
wherein the at least one separated cache comprises a separated cache segment for atleast some of the plurality of processors;
the system further comprising:an interconnect system interconnecting (1) each of the separated cache segments witheach of the processors, (2) each of the processors with neighboring processors, and (3)each of the separated cache segments with neighboring separated cache segments; andan arbiter, the arbiter controlling access of a processor to the interconnect system.
Claim 5.
The bus system of claim 4 where the arbiter is operable to allow processor access inchronological sequence.
（３）クレーム 4 および５の日本語参考訳
クレーム４
システムであって、前記システムは、処理システムと、複数のプロセッサと、プロセッサの一部ではない、少なくとも 1 つのセグメント化されたキャッシュと、
...
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前記少なくとも 1 つのセグメント化されたキャッシュは、前記複数のプロセッサの少なくとも一部のためのセグメン
ト化されたキャッシュセグメントを含み、前記システムはさらに、（１）前記セグメント化されたキャッシュセグメントのそれぞれを前記プロセッサのそれぞれと相互接続し、（２）前記プロセッサのそれぞれを隣接するプロセッサと相互接続し、（３）前記セグメント化されたキャッシュセグメントのそれぞれを隣接するセグメント化されたキャッシュセグメントと相互接続する相互接続システムと、前記相互接続システムへの前記プロセッサへのアクセスを制御するアービタ1 と、を備えるシステム。
クレーム５
前記アービタは、時系列的に前記プロセッサのアクセスを許可するように動作可能である、クレーム 4 に記載のシステム。
クレーム４の相互接続システムは、上記の（１）から（３）の３つの相互接続を必要とする。ここで、（３）のキャッシュセグメント間の相互接続の限定(segment to segment limitation)がポイントである。
（４）‘９０８ブロック図

601：ALU（Arithmetic Logic Unit、算術論理演算器）
602：RAM（Random Access Memory、ランダムアクセスメモリ）
104：BUS System
3．引用文献（１）引用文献（ア）引用文献、Kabemoto（河部本氏）（USP 5890217）
発明の名称：Coherence apparatus for cache of multiprocessor（イ）引用文献、Bauman（USP 5680571）

1 アービタ:バスの管理者、各デバイスのデータが衝突なくバス上を流れるようにアクセス制御を行う。
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発明の名称：Multi－processor data processing system with multiple,
separate instruction and operand second level caches（ウ）引用文献、Chaney （USP 5930822）
発明の名称：Processor Having A Programmable Function Unit
Kabemoto の図 3 と図 4 および Bauman の図 6 の 3 つの図を以下に示す。これら 3 つの図すべてにおいて、プロセッサは黄色で、2 次キャッシュは青色、相互接続システムは金色で示されている。
（２）引用文献 Kabemoto (図３)キャッシュの一貫性を維持する第１の方法は共有バスでのスヌーピングである。
(例えば Kabemoto の図 3 に示される)。

Kabemoto 図 4

システムバス１２共有バス２２(スヌーピング)

図 3 の共有バス 22 上のプロセッサ 14-1 の拡大図を示す。
番号３８は２次キャッシュ（secondary cache）である。

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共有バス２２(スヌーピング)（３）引用文献 Bauman 図６
図 6 では、プロセッサ（IPa～IPd）、グローバル 2 次キャッシュ（SLC、secondary level cache）（SEG0～SEG3）、メモリ間のデータパスを示している。
キャッシュの一貫性を維持する第２の方法は、グローバルでセグメント化された 2 次キャッシュを使用することである。(例えば Bauman の図６に示される。)

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（３）引用文献 Bauman 図 1
図 1 では、プロセッサ IP1～IP8）、グローバル 2 次キャッシュ（SLC、secondary level cache）I-SLC,
O-SLC が示されている。

４．PTAB の判断
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米国情報（１）Intel の主張- 当業者であれば Kabemoto と Bauman を組み合わせて、「Kabemoto の 2 次キャッシュ」を「Baumanのセグメント化されたグローバル 2 次キャッシュ」に置き換えることで、クレーム 4 のすべての限定を教示出来るであろうと主張した。
- 周知の技術（known-technique）
個別のキャッシュを使用することは、周知の技術であり、 Kabemoto のキャッシュメモリを 「Bauman のセグメント化されたグローバル 2 次キャッシュ」に置き換えることは自明であると主張した。
（２）PACT の主張- Kabemoto と Bauman を組み合わせることにより、クレーム 4 のすべての限定を教示するとの、Intel の主張に対して、異議を唱えなかった。
- Intel は、上記組み合せの動機を立証出来なかったと主張した。
- Intel は、提案した Kabemoto と Bauman の組み合わせは、後知恵（Hindsight ）であると反論した。
- Kabemoto は、既にキャッシュの一貫性の問題を解決しているので(共有バスでのスヌーピング)、さらに、他の文献を検索する動機が生じないと主張した。
Intel の主張例１

PACT の反論：この構成は後知恵（Hindsight）である。

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Intel の主張例２

PACT の反論：この構成は後知恵（Hindsight）である。
（３） PTAB 審決
PTAB は、Intel が主張した「周知の技術」の根拠を否定し、以下のように審決した。
（ア）Intel は、従来技術がセグメント間の限定（segment to segment limitation）を開示していることを立証できなかった。
（イ）Intel は、当業者であれば、Kabemoto と Bauman の教示を組み合わせる動機を立証できなかった。
Kabemoto は、既に、キャッシュの一貫性の問題を解決しているので、さらに、他の文献を検索する動機が生じない。
（ウ）Intel は、クレーム４の各限定の自明性を立証できなかった。
PTAB は、申請のあったクレーム４およびクレーム５の特許性を認める審決をした。
５．CAFC の判断（１） CAFC への控訴
Intel は、PTAB の特許有効との審決に対し、CAFC へ控訴した。
CAFC での主な論点は、以下の 2 点である。
論点１：従来技術はクレーム４の「セグメント間の限定（segment to segment limitation）」を開示しているか。
論点２：従来技術を組み合わせる動機があるか。
（２） 論点１について
論点１：従来技術はクレーム４の「セグメント間の限定」を開示しているか。
（ア）Intel の主張
Intel は、クレーム 4 に関する PTAB の２つの審決は実質的な証拠を欠いていると主張した。
Intel は、論点１に対して、先行技術がセグメント間の限定を開示していないという PTAB の審決を裏付ける実質的な証拠は、ないと主張した。
8米国情報（イ）CAFC 判決
CAFC は Intel の主張に同意した。
Bauman の図 6 は、明確に示していないにしても、主張する相互接続システムのセグメント間の限定を示している。各青色のキャッシュ セグメントは、金色のデータ パスを介して隣接する青色のキャッシュ セグメントに接続されている。
したがって、従来技術はセグメント間の限定を開示していないとの PTAB の審決は、実質的な証拠を示していない。
CAFC は PTAB の審決を覆した。
（３） 論点２について
論点２：従来技術を組み合わせる動機があるか（ア）Intel の主張
Intel は、PTAB が、組み合わせる動機に関して,「周知の技術（known technique）」の根拠を拒否した
ことには、実質的な証拠がないと主張した。
（イ）CAFC 判決
CAFC は、 Intel の主張に同意し、PTAB の審決は実質的な証拠によって裏付けられていないと判断し、PTAB の審決を覆した。
（４） 論点２に関する CAFC 判決
さらに、CAFC は組み合わせの根拠となり得る要件について、以下のように判示した。
（ア）組み合わせの動機分析は柔軟なものである。発明の時点で、その(共通の)技術努力傾注分野で知られており、特許が対処するあらゆる(共通の)必要性または問題点は、クレームされた方法で要素を組み合わせる動機付けとなり得る。KSR, 550 U.S. at 420。
（イ）技術を改善するための特定の分野で知られている普遍的な動機、（例えば「エネルギー効率の向上」）
は、引用文献自体にそれを示唆する記載がなくても、引用文献の組み合わせの動機を提供する。Intel, 21
F.4th at 797-99。
（ウ）ある装置を改良するために技術が使用され、その技術が同様の装置を同じように改良することを当業者が認識する場合、その技術の実際の適用が当業者の技量を超えない限り、その技術の使用は自明である。
KSR, 550 U.S. at 417。
これはいわゆる「公知技術」の理論である。“確立された機能に従った先行技術要素”を使用して既知の問題に対処する既知の技術がある場合、組み合わせる動機がある。 Intel, 21 F.4th at 799-800。
（エ）クレームされた主題が「公知技術の応用」を含むかどうかの判断は、「複数の特許の相互関連する教示」に目を向ける必要がある。KSR, 550 U.S. at 417-18.
（５） Intel の主張への適用
CAFC は上記の考え方を適用し、以下のように判示した。
Intel は、以下の項目を示せば十分である。KSR に基づく組み合わせの動機を示すためには、これ以上のことは要求されない。
（ア） 当該技術分野においてキャッシュのコヒーレンシーの問題が知られていたこと、
9米国情報（イ） Bauman の 2 次キャッシュがその問題の解決に役立ったこと、および（ウ） Kabemoto と Bauman の教示を組み合わせることが通常の技術者の技量を超えるものではなかったこと。
（６） CAFC 判決（2023 年 3 月 13 日）（ア）CAFC は前述の PTAB による 2 つの事実認定の審決を取り消す。
（イ）クレーム５は、クレーム４の従属クレームであるが、引用文献 Chaney（USP 5930822）に開示されている。
（ウ）クレーム４の審理のために PTAB へ再審理のために差戻しをする。
なお、PTAB は差戻の審理を行い、CAFC の判決に基づいて 2023 年 10 月 18 日に最終審決をした。
６．考察（１） 特許権者（PACT）の反論について
IPR で、PACT は、 Kabemoto と Bauman を組み合わせることにより、クレーム 4 のすべての限定を教示するとの Intel の主張に対して、異議を唱えなかった。組み合わせは後付けであると主張した。
上記組み合わせの動機を Intel が立証出来なかったとだけ(only)主張した。
PACT は、 IPR で、 Kabemoto と Bauman を組み合わせるときの技術的な問題点があれば、それらを主張すべきであったと思われる。それらを主張しなかったために、Intel が控訴した CAFC での論点は、以下の２点に絞られたと思われる。
論点１：従来技術はクレーム４の「セグメント間の限定」を開示しているか。
論点２：従来技術を組み合わせる動機があるか。
（２） 引用文献の組み合わせに対して反論する場合の視点の例（ア）組み合わせることは、従来技術の範囲を超える。
今回の事件の CAFC の判決（イ）Teach Away（逆教示）
引用文献の中に他の引用文献を組み合わせることの問題点が記載されている場合- Crocs, Inc. v. U.S. ITC, 598 F.3d 1294 (Fed. Cir. 2010)- Allergan v. Sandoz, 796 F. 3d 1293 (Fed. Cir. 2015)（ウ）提案された変更を実施すると、引例の動作原理が変更される場合。（MPEP2143.01、VI）（エ）提案された変更を実施すると、その引例が意図した目的を達成することが出来なくなる場合。
（MPEP2143.01、VI）

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