JP 2021-44709 A 2021.3.18(57)【要約】【課題】比較回路のオフセットを補正するＡ／Ｄ変換回路を提供すること。
【解決手段】一つの実施形態によれば、Ａ／Ｄ変換回路
は、オフセット可変比較回路と、第１の制御回路とを備える。前記オフセット可変比較回路は、第１の入力ノー
ドと、第２の入力ノードと、オフセット制御ノードと、出力ノードとを有する。前記２つの入力ノードの電位に関する比較動作の比較結果は、前記出力ノードから出力される。前記第１の制御回路は、前記出力ノード及び前記オフセット制御ノードに接続される。前記第１の制御回路は、Ａ／Ｄ変換対象のアナログ信号のサンプリング
期間に重複するオフセット調整期間に実行された前記比
較動作の比較結果に応じた制御信号を前記オフセット制
御ノードに供給することにより前記オフセット可変比較
回路のオフセット電圧を制御する。
【選択図】図１

(2)JP 2021-44709 A 2021.3.18【特許請求の範囲】【請求項１】
第１の入力ノードと、第２の入力ノードと、オフセット制御ノードと、前記２つの入力
ノードの電位に関する比較動作の比較結果が出力される出力ノードとを有するオフセット
可変比較回路と、
前記出力ノード及び前記オフセット制御ノードに接続され、Ａ／Ｄ変換対象のアナログ
信号のサンプリング期間に重複するオフセット調整期間に実行された前記比較動作の比較
結果に応じた制御信号を前記オフセット制御ノードに供給することにより前記オフセット
可変比較回路のオフセット電圧を制御する第１の制御回路とを具備するＡ／Ｄ変換回路。
【請求項２】
前記オフセット可変比較回路は、
前記２つの入力ノードの電位を比較する前記比較動作を実行する比較回路と、
前記比較回路及び前記オフセット制御ノードの間に接続され、前記制御信号に応じて
前記比較回路のオフセット電圧を変化させるオフセット調整回路とをさらに有する、請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記制御信号は、ディジタルコードであり、前記第１の制御回路は、前記オフセット調整期間に実行された前記比較動作の比較結果に応じて前記ディジタルコードのビット値を決定する、
請求項２に記載のＡ／Ｄ変換回路。
【請求項４】
前記第１の制御回路は、クロックを生成するクロック生成回路と、前記出力ノード及び前記クロック生成回路に接続され、前記クロック生成回路から供給されるクロックに同期して、前記オフセット調整期間に実行された前記比較動作の比較
結果に応じて上位ビットから順に値を決定していく逐次比較制御を行う逐次比較レジスタと、
前記クロック生成回路及び前記逐次比較レジスタに接続され、前記逐次比較レジスタの出力を保持し、前記クロック生成回路から供給されるクロックに同期して、前記逐次比
較レジスタの出力を前記ディジタルコードとして前記オフセット調整回路に供給する出力レジスタとを有する、請求項３に記載のＡ／Ｄ変換回路。
【請求項５】
前記ディジタルコードは、前記オフセット調整回路によるオフセット電圧の調整階調に対応するビット数を有し、前記比較回路は、前記オフセット調整期間に前記ディジタルコードのビット数に応じた回数の前記比較動作を実行し、前記第１の制御回路は、前記オフセット調整期間に前記ディジタルコードの上位ビットから順に前記ディジタルコードを逐次決定する、
請求項３又は４に記載のＡ／Ｄ変換回路。
【請求項６】
前記オフセット調整回路は、電流補償、容量補償及び電荷補償のうちの少なくとも１つの調整方法により、前記比較回路のオフセット電圧を変更する、請求項２乃至５のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項７】
前記オフセット調整回路は、容量補償により前記オフセット電圧を変化させる少なくとも１つの容量素子を有する、請求項２乃至５のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項８】

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前記第１の制御回路は、前記オフセット調整期間に実行された前記比較動作の比較結果に応じて、前記少なくとも１つの容量素子の使用又は不使用を制御する、
請求項７に記載のＡ／Ｄ変換回路。
【請求項９】
前記オフセット調整回路は、容量補償により前記オフセット電圧を変化させる少なくとも１つの容量素子を有し、前記ディジタルコードのビット値は、対応する容量素子が使用されるか否かを示す値である、
請求項３乃至５のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項１０】
前記オフセット調整回路は、前記比較回路の前記２つの入力ノードのうちのいずれか一方の側に設けられる、請求項２乃至９のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項１１】
前記オフセット調整回路は、前記比較回路の前記２つの入力ノードの両方の側に設けられる、請求項２乃至９のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項１２】
前記２つの入力ノードに前記オフセット調整期間にオン状態に遷移されるスイッチを介して接続され、前記オフセット調整期間に前記２つの入力ノードを等電位化する等電位化回路をさらに備え、前記第１の制御回路は、前記２つの入力ノードが等電位化された期間の比較結果に応じて前記オフセット調整回路を制御する、
請求項２乃至１１のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項１３】
前記等電位化回路は、前記２つの入力ノードに供給する所定の電圧を発生する電圧発生回路である、請求項１２に記載のＡ／Ｄ変換回路。
【請求項１４】
前記出力ノードに接続される第２の制御回路をさらに備え、
前記オフセット可変比較回路は、前記オフセット調整期間の後の変換期間において、前記制御信号に従い前記オフセット可変比較回路のオフセット電圧が調整された状態で、前記サンプリング期間にサンプリングされた前記Ａ／Ｄ変換対象のアナログ信号に関する前
記比較動作を実行し、前記第２の制御回路は、前記変換期間に実行された前記比較動作の比較結果を用いて前記Ａ／Ｄ変換対象のアナログ信号に対応するディジタルの出力信号を決定する、
請求項２乃至１３のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項１５】
前記第２の制御回路に接続されるＤ／Ａ変換回路をさらに備え、
前記オフセット可変比較回路は、前記変換期間に前記ディジタルの出力信号のビット数に応じた回数の前記比較動作を実行し、前記第２の制御回路は、前記変換期間に前記ディジタルの出力信号の上位ビットから順に前記ディジタルの出力信号を逐次決定し、
前記Ｄ／Ａ変換回路は、前記逐次決定された前記ディジタルの出力信号に応じたアナログの出力信号を前記オフセット可変比較回路に逐次供給する、
請求項１４に記載のＡ／Ｄ変換回路。
【請求項１６】
前記オフセット調整期間は、前記サンプリング期間内の期間である、請求項１乃至１５のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項１７】
前記オフセット調整期間は、前記サンプリング期間の開始前及び／又は終了後の期間を含む期間である、請求項１乃至１５のうちのいずれか１項に記載のＡ／Ｄ変換回路。
【請求項１８】

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第１の入力ノードと、第２の入力ノードと、オフセット制御ノードと、前記２つの入力
ノードの電位に関する比較動作の比較結果が出力される出力ノードとを有するオフセット
可変比較回路と、前記出力ノード及び前記オフセット制御ノードに接続される第１の制御回路とを備えるＡ／Ｄ変換回路において、
Ａ／Ｄ変換対象のアナログ信号のサンプリング期間に重複するオフセット調整期間に、
前記オフセット可変比較回路により、前記比較動作を実行することと、
前記第１の制御回路により、前記オフセット調整期間に実行された前記比較動作の比較結果に応じた制御信号を前記オフセット制御ノードに供給することにより前記オフセッ
ト可変比較回路のオフセット電圧を制御することとを含むＡ／Ｄ変換方法。
【請求項１９】第１の入力ノードと、第２の入力ノードと、オフセット制御ノードと、前記２つの入力ノードの電位に関する比較動作の比較結果が出力される出力ノードとを有するオフセッ
ト可変比較回路と、
前記出力ノード及び前記オフセット制御ノードに接続され、Ａ／Ｄ変換対象のアナロ
グ信号のサンプリング期間に重複するオフセット調整期間に実行された前記比較動作の比較結果に応じた制御信号を前記オフセット制御ノードに供給することにより前記オフセッ
ト可変比較回路のオフセット電圧を制御する第１の制御回路と
前記出力ノードに接続され、前記オフセット調整期間の後の変換期間において、前記制御信号に従い前記オフセット可変比較回路のオフセット電圧が調整された状態で実行された前記比較動作の比較結果を用いて前記Ａ／Ｄ変換対象のアナログ信号に対応するディ
ジタルの出力信号を出力する出力回路とを有するＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路に接続され、前記Ａ／Ｄ変換対象のアナログ信号を前記Ａ／Ｄ変換
回路に供給するセンサ回路と、
前記Ａ／Ｄ変換回路に接続され、前記ディジタルの出力信号に信号処理を施す処理回路とを具備する半導体装置。
【発明の詳細な説明】【技術分野】【０００１】
本実施形態は、Ａ／Ｄ変換回路、半導体装置及びＡ／Ｄ変換方法に関する。
【背景技術】【０００２】
従来、供給されたアナログ信号をサンプルホールド回路によりサンプリングし、サンプ
ルホールド回路から出力されるサンプリング電圧をコンパレータ（比較回路）により量子化 し て デ ィ ジ タ ル 信 号 に 変 換 す る Ａ ／ Ｄ （ Analog-to-Digital） 変 換 回 路 が あ る 。
【０００３】
しかしながら、コンパレータ（比較回路）による量子化において、オフセットが発生する場合がある。比較回路のオフセットは、Ａ／Ｄ変換の変換精度を劣化させる。
【先行技術文献】【特許文献】【０００４】【特許文献１】特開平５−２５９９０９号公報【発明の概要】【発明が解決しようとする課題】【０００５】
一つの実施形態は、比較回路のオフセットを補正するＡ／Ｄ変換回路、半導体装置及びＡ／Ｄ変換方法を提供することを目的とする。
【課題を解決するための手段】

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JP 2021-44709 A 2021.3.18【０００６】
一つの実施形態によれば、Ａ／Ｄ変換回路は、オフセット可変比較回路と、第１の制御回路とを備える。前記オフセット可変比較回路は、第１の入力ノードと、第２の入力ノー
ドと、オフセット制御ノードと、出力ノードとを有する。前記２つの入力ノードの電位に関する比較動作の比較結果は、前記出力ノードから出力される。前記第１の制御回路は、
前記出力ノード及び前記オフセット制御ノードに接続される。前記第１の制御回路は、Ａ／Ｄ変換対象のアナログ信号のサンプリング期間に重複するオフセット調整期間に実行された前記比較動作の比較結果に応じた制御信号を前記オフセット制御ノードに供給することにより前記オフセット可変比較回路のオフセット電圧を制御する。
【図面の簡単な説明】【０００７】【図１】図１は、実施形態に係るＡ／Ｄ変換回路の構成の一例を示す図である。
【図２】図２は、図１のオフセット可変比較回路の構成の一例を示す図である。
【図３】図３は、図１のオフセット補正制御回路の構成の一例を示す図である。
【図４】図４は、図１のＡ／Ｄ変換回路の動作タイミングの一例を示す図である。
【図５】図５は、図１のオフセット可変比較回路の構成の別の一例を示す図である。
【図６】図６は、図１のＡ／Ｄ変換回路を有する半導体装置の構成の一例を示す図である。
【発明を実施するための形態】【０００８】
以下、添付図面を参照して、実施形態に係るＡ／Ｄ変換回路、半導体装置及びＡ／Ｄ変
換方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】（実施形態）
従 来 、 Ａ ／ Ｄ （ Analog-to-Digital） 変 換 回 路 の 比 較 回 路 に お い て ダ イ ナ ミ ッ ク 型 コ ン
パレータの前段にプリアンプを設け、比較動作時に後段のコンパレータのオフセットがＡ／Ｄ変換特性に現れない程度までコンパレータ入力電圧をプリアンプで増幅することにより、コンパレータのオフセットを補正する技術がある。また、比較回路にプリアンプを設けない構成もある。例えば、コンパレータ（比較回路）にディジタル値でオフセット電圧を調整する回路を設け、予めコンパレータのオフセット電圧を補正するためのディジタル値を設定することにより、コンパレータのオフセットを補正する技術がある。
【００１０】
しかしながら、従来技術では、プリアンプを設けることにより消費電力が増大し、また、比較動作時のプリアンプの電圧増幅期間によりＡ／Ｄ変換速度が低下する。一方で、消費電力やＡ／Ｄ変換速度を優先して比較回路にプリアンプを設けない場合、温度や電圧などの使用環境の変化により生じるコンパレータ（比較回路）のオフセット変動を補正することができない。
【００１１】
そこで、本実施形態では、実動作時にコンパレータ（比較回路）のオフセット電圧をデ
ィジタル値で制御することによりオフセットを補正し、高精度な高速Ａ／Ｄ変換を実現する。
【００１２】
以 下 、 逐 次 変 換 （ Successive Approximation Register： Ｓ Ａ Ｒ ） 型 の Ａ ／ Ｄ 変 換 を行う場合を例として、実施形態に係るＡ／Ｄ変換回路、半導体装置及びＡ／Ｄ変換方法について説明する。
【００１３】
図１は、実施形態に係るＡ／Ｄ変換回路１０の構成の一例を示す図である。Ａ／Ｄ変換
回路１０は、図１に示すように、オフセット可変比較回路１１、電圧生成回路１２、オフ
セ ッ ト 補 正 制 御 回 路 １ ５ 、 Ａ ／ Ｄ 変 換 用 の Ｄ ／ Ａ （ Digital-to-Analog） 変 換 回 路 １ ７ 、Ａ／Ｄ変換制御回路１８、複数のスイッチＳＳＷ，ＤＳＷ，ＣＳＷＮ，ＣＳＷＰ及び複数

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JP 2021-44709 A 2021.3.18の容量素子ＣＳ１，ＣＳ２を有する。ここで、電圧生成回路１２は、等電位化回路の一例である。オフセット補正制御回路１５は、第１の制御回路の一例である。Ａ／Ｄ変換制御
回路１８は、第２の制御回路の一例である。スイッチＣＳＷＮは、第１のスイッチの一例である。スイッチＣＳＷＰは、第２のスイッチの一例である。容量素子ＣＳ１は、第１の容量素子の一例である。容量素子ＣＳ２は、第２の容量素子の一例である。
【００１４】
Ａ／Ｄ変換回路１０は、入力されたアナログ信号ＡＩＮを容量素子ＣＳ１に充電し、充電されたサンプリング電圧と参照電圧とをオフセット可変比較回路１１で比較することにより入力されたアナログ信号ＡＩＮを量子化し、入力されたアナログ信号ＡＩＮに応じた
ディジタル信号ＤＯＵＴを出力する回路である。
【００１５】
図１に示すように、Ａ／Ｄ変換回路１０には、Ａ／Ｄ変換の実動作時にオフセット可変比較回路１１のオフセット電圧をディジタル値で制御するオフセット補正制御回路１５が設けられている。オフセット補正制御回路１５は、Ａ／Ｄ変換の実動作時において、サン
プリング動作中にオフセット可変比較回路１１のオフセット電圧がゼロとなるディジタル
コードをサーチする。ディジタルコードのサーチは、例えばＡ／Ｄ変換の逐次比較動作に類似する動作である。オフセット補正制御回路１５は、得られたディジタルコードに応じてオフセット可変比較回路１１のオフセット電圧をサンプリング動作中に調整する。
【００１６】
このように、本実施形態に係るＡ／Ｄ変換回路１０は、実動作時において、サンプリン
グ期間にオフセット可変比較回路１１のオフセット電圧をディジタル値で制御することにより変換期間にオフセット可変比較回路１１のオフセットを補正するため、高精度な高速
Ａ／Ｄ変換を実現することができる。
【００１７】
以下、本実施形態に係るＡ／Ｄ変換回路１０について、より詳細に説明をする。
【００１８】
オフセット可変比較回路１１は、容量素子ＣＳ１に充電されたサンプリング電圧と、容量素子ＣＳ２に充電された参照電圧（グラウンド電位）とを比較し、その比較結果を出力する回路である。オフセット可変比較回路１１の詳細については、後述する（図２参照）。
【００１９】
電圧生成回路１２は、オフセット補正用の所定の電圧を生成する回路である。電圧生成
回路１２の出力ノードは、スイッチＣＳＷＮを介して、オフセット可変比較回路１１の第１の入力ノードＩＮＮに電気的に接続される。また、電圧生成回路１２の出力ノードは、
ス イ ッ チ Ｃ Ｓ Ｗ Pを 介 し て 、 オ フ セ ッ ト 可 変 比 較 回 路 １ １ の 第 ２ の 入 力 ノ ー ド Ｉ Ｎ Ｐ に 電
気的に接続される。また、電圧生成回路１２には、Ａ／Ｄ変換制御回路１８から制御信号が入力される。
【００２０】
オフセット補正制御回路１５は、Ａ／Ｄ変換のサンプリング動作中にオフセット可変比
較回路１１のオフセット補正アナログ回路１４の制御値（ディジタルコード）を決定する回路である。また、オフセット補正制御回路１５は、決定された制御値（ディジタルコー
ド）をオフセット可変比較回路１１のオフセット制御ノードＣＴＬに供給する回路である。オフセット補正制御回路１５の詳細については、後述する（図３参照）。
【００２１】
Ａ／Ｄ変換用のＤ／Ａ変換回路１７は、入力されたディジタル信号（ディジタルコード）をアナログ信号に変換し、変換されたアナログ信号を容量素子ＣＳ１に供給する回路である。ディジタルコードは、Ａ／Ｄ変換制御回路１８から供給される。Ｄ／Ａ変換回路１
７は、Ａ／Ｄ変換制御回路１８に電気的に接続される。また、Ｄ／Ａ変換回路１７は、スイッチＤＳＷを介して、容量素子ＣＳ１に電気的に接続される。
【００２２】

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Ａ／Ｄ変換制御回路１８は、オフセット可変比較回路１１が出力するＭＳＢからＬＳＢまでの複数のビット値をディジタル信号ＤＯＵＴとしてとして出力する回路である。また、Ａ／Ｄ変換制御回路１８は、オフセット可変比較回路１１、電圧生成回路１２、オフセ
ット補正制御回路１５及び複数のスイッチＳＳＷ，ＤＳＷ，ＣＳＷＮ，ＣＳＷＰを制御す
る制御信号（φ０，φ１，φ２，φＳＳＷ，φＤＳＷ，φＣＳＷＮ，φＣＳＷＰを含む）を出力する回路である。Ａ／Ｄ変換制御回路１８は、オフセット可変比較回路１１の出力ノードＣＯＭＰＯＵＴ、Ａ／Ｄ変換用のＤ／Ａ変換回路１７の入力ノード及びＡ／Ｄ変換
された入力信号（ディジタル信号ＤＯＵＴ）の出力ノードに電気的に接続される。また、
Ａ／Ｄ変換制御回路１８は、オフセット可変比較回路１１、電圧生成回路１２、オフセッ
ト補正制御回路１５及び複数のスイッチＳＳＷ，ＤＳＷ，ＣＳＷＮ，ＣＳＷＰに電気的に接続される。
【００２３】
スイッチＳＳＷは、Ａ／Ｄ変換制御回路１８から供給されるスイッチング信号φＳＳＷに応じて、オン状態とオフ状態とが切り替わるスイッチである。スイッチＳＳＷは、一端がＡ／Ｄ変換対象のアナログ信号（入力信号ＡＩＮ）の入力ノードに電気的に接続され、他の一端が容量素子ＣＳ１に電気的に接続され、制御ノードがＡ／Ｄ変換制御回路１８に電気的に接続される。
【００２４】
スイッチＤＳＷは、Ａ／Ｄ変換制御回路１８から供給されるスイッチング信号φＤＳＷに応じて、オン状態とオフ状態とが切り替わるスイッチである。スイッチＤＳＷは、一端
がＤ／Ａ変換回路１７の出力ノードに電気的に接続され、他の一端が容量素子ＣＳ２に電気的に接続され、制御ノードがＡ／Ｄ変換制御回路１８に電気的に接続される。
【００２５】
スイッチＣＳＷＮは、Ａ／Ｄ変換制御回路１８から供給されるスイッチング信号φＣＳ
ＷＮに応じて、オン状態とオフ状態とが切り替わるスイッチである。具体的には、スイッ
チＣＳＷＮは、一端が電圧生成回路１２の出力ノードに電気的に接続され、他の一端が容量素子ＣＳ１に電気的に接続され、制御ノードがＡ／Ｄ変換制御回路１８に電気的に接続される。また、スイッチＣＳＷＰは、Ａ／Ｄ変換制御回路１８から供給されるスイッチン
グ信号φＣＳＷＰに応じて、オン状態とオフ状態とが切り替わるスイッチである。具体的には、スイッチＣＳＷＰは、一端が電圧生成回路１２の出力ノードに電気的に接続され、他の一端が容量素子ＣＳ２に電気的に接続され、制御ノードがＡ／Ｄ変換制御回路１８に電気的に接続される。なお、複数のスイッチＣＳＷＮ，ＣＳＷＰの制御ノードは、オフセ
ット補正制御回路１５に電気的に接続されていてもよい。換言すれば、スイッチング信号
φＣＳＷＮ，φＣＳＷＰは、例えばＡ／Ｄ変換制御回路１８からの制御信号に応じてオフセット補正制御回路１５により生成され、オフセット補正制御回路１５からスイッチＣＳ
ＷＮ，ＣＳＷＰに供給されてもよい。
【００２６】
複数の容量素子ＣＳ１，ＣＳ２は、供給されたアナログ信号の電荷を蓄えるサンプリン
グ容量である。容量素子ＣＳ１は、一端がスイッチＳＳＷ及びスイッチＤＳＷに電気的に接続され、他の一端がスイッチＣＳＷＮ及び第１の入力ノードＩＮＮに電気的に接続される。容量素子ＣＳ２は、一端がグラウンド電位となるノード（基準電位が供給される接地線）に電気的に接続され、他の一端がスイッチＣＳＷＰ及び第２の入力ノードＩＮＰに電気的に接続される。
【００２７】
ここで、実施形態に係るオフセット可変比較回路１１について、より詳細に説明する。
図２は、図１のオフセット可変比較回路１１の構成の一例を示す図である。
【００２８】
オフセット可変比較回路１１は、図１及び図２に示すように、比較回路（コンパレータ）１１１及びオフセット補正アナログ回路１４をさらに有する。また、オフセット可変比
較回路１１には、第１の入力ノードＩＮＮ、第２の入力ノードＩＮＰ、オフセット制御ノ

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ードＣＴＬ及び出力ノードＣＯＭＰＯＵＴが設けられている。ここで、オフセット補正ア
ナログ回路１４は、オフセット調整回路の一例である。
【００２９】
第１の入力ノードＩＮＮには、実動作時のサンプリング期間において、スイッチＣＳＷ
Ｎを介して、電圧生成回路１２から供給される所定の電圧が印加される。また、第１の入力ノードＩＮＮには、実動作時の変換期間において、容量素子ＣＳ１に充電されたサンプ
リング電圧が印加される。具体的には、第１の入力ノードＩＮＮは、反転入力端子（−）
である。第１の入力ノードＩＮＮは、容量素子ＣＳ１に電気的に接続される。
【００３０】
第２の入力ノードＩＮＰには、実動作時のサンプリング期間において、スイッチＣＳＷ
Ｐを介して、電圧生成回路１２から供給される所定の電圧が印加される。また、第２の入力ノードＩＮＰには、実動作時の変換期間において、容量素子ＣＳ２に充電された参照電圧が印加される。具体的には、第２の入力ノードＩＮＰは、非反転入力端子（＋）である。第２の入力ノードＩＮＰは、容量素子ＣＳ２に電気的に接続される。
【００３１】
オフセット制御ノードＣＴＬには、オフセット補正制御回路１５からディジタルの制御
信号（ディジタルコード）が入力される。入力された制御信号は、オフセット補正アナロ
グ回路１４に供給される。具体的には、オフセット制御ノードＣＴＬは、オフセット補正
制御回路１５の出力ノード及びオフセット補正アナログ回路１４に電気的に接続される。
【００３２】
出力ノードＣＯＭＰＯＵＴは、比較回路１１１による増幅結果（ハイレベル又はローレ
ベルの信号）、すなわちオフセット可変比較回路１１による比較結果を出力する。出力された比較結果は、実動作時のサンプリング期間においてオフセット補正制御回路１５の入力ノードに供給され、実動作時の変換期間においてＡ／Ｄ変換制御回路１８の入力ノードに供給される。具体的には、出力ノードＣＯＭＰＯＵＴは、オフセット補正制御回路１５の入力ノード及びＡ／Ｄ変換制御回路１８の入力ノードに電気的に接続される。
【００３３】
比較回路１１１は、第１の入力ノードＩＮＮに印加された電圧と、第２の入力ノードＩ
ＮＰに印加された電圧とを比較する差動増幅回路である。比較回路１１１の増幅動作は、オフセット補正アナログ回路１４により調整される。比較回路１１１は、Ａ／Ｄ変換制御
回路１８からクロック入力ノードＣＬＫを介して入力されるクロックφ１（φ１１，φ１２，φ１３，φ１４），φ２（φ２１，φ２２，φ２３，φ２４）に応じて増幅動作を開始する。具体的には、比較回路１１１は、第１の入力ノードＩＮＮ、第２の入力ノードＩ
ＮＰ、出力ノードＣＯＭＰＯＵＴ、クロック入力ノードＣＬＫ及びオフセット補正アナロ
グ回路１４に電気的に接続される。より具体的には、比較回路１１１は、図２に示すように、第１のアナログ制御ノードＡＣＴＬ＿Ｎ、第２のアナログ制御ノードＡＣＴＬ＿Ｐ、
複数のＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４，ＮＭ５及び複数のＰＭＯ
ＳトランジスタＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４，ＰＭ５，ＰＭ６を有する。
【００３４】
第１のアナログ制御ノードＡＣＴＬ＿Ｎは、比較回路１１１の負極性側に設けられたオ
フセット調整用のアナログノードであり、第２のアナログ制御ノードＡＣＴＬ＿Ｐは、比較回路１１１の正極性側に設けられたオフセット調整用のアナログノードである。２つのアナログ制御ノードＡＣＴＬ＿Ｎ，ＡＣＴＬ＿Ｐは、オフセット補正アナログ回路１４に電気的に接続される。
【００３５】ＮＭＯＳトランジスタＮＭ１は、ゲートがクロック入力ノードＣＬＫに電気的に接続され、ソースがグラウンド電位となるノードに電気的に接続され、ドレインがＮＭＯＳトラ
ンジスタＮＭ２，ＮＭ３の各ソースに電気的に接続される。
【００３６】ＮＭＯＳトランジスタＮＭ２は、ゲートが第１の入力ノードＩＮＮに電気的に接続され

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JP 2021-44709 A 2021.3.18、ソースがＮＭＯＳトランジスタＮＭ１のドレイン及びＮＭＯＳトランジスタＮＭ３のソースに電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭ５のドレイン、第２のアナログ制御ノードＡＣＴＬ＿Ｐ及びＰＭＯＳトランジスタＰＭ１のゲートに電気的に接続される。
【００３７】ＮＭＯＳトランジスタＮＭ３は、ゲートが第２の入力ノードＩＮＰに電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１のドレイン及びＮＭＯＳトランジスタＮＭ２のソースに電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭＯＳ６のドレイン、第１のアナログ制御ノードＡＣＴＬ＿Ｎ及びＰＭＯＳトランジスタＰＭ２のゲートに電気的に接続される。
【００３８】ＮＭＯＳトランジスタＮＭ４は、ゲートがＰＭＯＳトランジスタＰＭ４のゲートに電気的に接続され、ソースがグラウンド電位となるノードに電気的に接続され、ドレインがＰ
ＭＯＳトランジスタＰＭ３のドレインに電気的に接続される。
【００３９】ＮＭＯＳトランジスタＮＭ５は、ゲートがＰＭＯＳトランジスタＰＭ３のゲートに電気的に接続され、ソースがグラウンド電位となるノードに電気的に接続され、ドレインがＰ
ＭＯＳトランジスタＰＭ４のドレインに電気的に接続される。
【００４０】ＰＭＯＳトランジスタＰＭ１は、ゲートがＮＭＯＳトランジスタＮＭ２のドレイン、Ｐ
ＭＯＳトランジスタＰＭ５のドレイン及び第２のアナログ制御ノードＡＣＴＬ＿Ｐに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがＰＭＯＳ
トランジスタＰＭ３のソースに電気的に接続される。
【００４１】ＰＭＯＳトランジスタＰＭ２は、ゲートがＮＭＯＳトランジスタＮＭ３のドレイン、Ｐ
ＭＯＳトランジスタＰＭ６のドレイン及び第１のアナログ制御ノードＡＣＴＬ＿Ｎに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがＰＭＯＳ
トランジスタＰＭ４のソース及び出力ノードＣＯＭＰＯＵＴに電気的に接続される。
【００４２】ＰＭＯＳトランジスタＰＭ３は、ゲートがＮＭＯＳトランジスタＮＭ５のゲートに電気的に接続され、ソースがＰＭＯＳトランジスタＰＭ１のドレインに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ４のドレインに電気的に接続される。
【００４３】ＰＭＯＳトランジスタＰＭ４は、ゲートがＮＭＯＳトランジスタＮＭ４のゲートに電気的に接続され、ソースがＰＭＯＳトランジスタＰＭ２のドレイン及び出力ノードＣＯＭＰ
ＯＵＴに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ５のドレインに電気的に接続される。
【００４４】ＰＭＯＳトランジスタＰＭ５は、ゲートがクロックノードＣＬＫに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがＮＭＯＳトランジスタＮ
Ｍ２のドレイン、ＰＭＯＳトランジスタＰＭ１のゲート及び第２のアナログ制御ノードＡ
ＣＴＬ＿Ｐに電気的に接続される。
【００４５】ＰＭＯＳトランジスタＰＭ６は、ゲートがクロックノードＣＬＫに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがＮＭＯＳトランジスタＮ
Ｍ３のドレイン、ＰＭＯＳトランジスタＰＭ２のゲート及び第１のアナログ制御ノードＡ
ＣＴＬ＿Ｎに電気的に接続される。
【００４６】
オフセット補正アナログ回路１４は、比較回路１１１のオフセット電圧を調整する回路である。より詳細には、オフセット補正アナログ回路１４は、オフセット補正制御回路１

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５からオフセット制御ノードＣＴＬを介して制御値（ディジタルコード）が入力される。
オフセット補正アナログ回路１４は、供給されたディジタルコードに応じて、比較回路１１１のオフセット電圧を変化させる回路である。このことから、オフセット補正アナログ
回路１４は、オフセット補正用のＤ／Ａ変換回路と表現することもできる。具体的には、
オフセット補正アナログ回路１４は、容量可変のオフセット調整回路及び容量固定のオフ
セット調整回路を有する。
【００４７】
容量可変のオフセット調整回路は、オフセット補正制御回路１５からオフセット制御ノ
ードＣＴＬを介して入力されるディジタルコードに応じて、比較回路１１１のオフセット
電圧を変化させる回路である。具体的には、容量可変のオフセット調整回路は、比較回路
１１１の第２の入力ノードＩＮＰ（非反転入力（＋））側に設けられる。より具体的には、容量可変のオフセット調整回路は、比較回路１１１の第２のアナログ制御ノードＡＣＴ
Ｌ＿Ｐに接続される。容量可変のオフセット調整回路は、複数の容量素子Ｃ１，Ｃ２，Ｃ
３，Ｃ４及び複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を有する。
【００４８】
複数の容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４は、比較回路１１１から供給される電荷を蓄える容量である。４つの容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４には、例えばバイナリの重み付けがされている。一例として、４つの容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の容量比は、Ｃ１：
Ｃ２：Ｃ３：Ｃ４＝８：４：２：１である。具体的には、複数の容量素子Ｃ１，Ｃ２，Ｃ
３，Ｃ４は、一端が比較回路１１１のＮＭＯＳトランジスタＮＭ３のドレイン及びＰＭＯ
ＳトランジスタＰＭ２のゲートに電気的に接続される。容量素子Ｃ１は、他の一端がスイッチＳＷ１に電気的に接続される。容量素子Ｃ２は、他の一端がスイッチＳＷ２に電気的に接続される。容量素子Ｃ３は、他の一端がスイッチＳＷ３に電気的に接続される。容量
素子Ｃ４は、他の一端がスイッチＳＷ４に電気的に接続される。
【００４９】
複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、複数の容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４と、グラウンド電位となるノード（基準電位が供給される接地線）との電気的な接続／非接続を切り替えるスイッチである。複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ
４の各々は、オフセット制御ノードＣＴＬを介してオフセット補正制御回路１５から供給されるディジタルコードの各ビットの値（スイッチング信号）に応じて動作する。具体的には、スイッチＳＷ１は、容量素子Ｃ１と接地線との間に設けられ、スイッチング信号φＳＷ１に応じて動作する。スイッチＳＷ２は、容量素子Ｃ２と接地線との間に設けられ、スイッチング信号φＳＷ２に応じて動作する。スイッチＳＷ３は、容量素子Ｃ３と接地線との間に設けられ、スイッチング信号φＳＷ３に応じて動作する。スイッチＳＷ４は、容量素子Ｃ４と接地線との間に設けられ、スイッチング信号φＳＷ４に応じて動作する。複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４としては、例えば各制御ノード（ゲート）がオフセット制御ノードＣＴＬに接続されるＭＯＳトランジスタが使用可能である。
【００５０】
容量固定のオフセット調整回路は、比較回路１１１の第１の入力ノードＩＮＮ（反転入
力（−））側に設けられる。具体的には、容量固定のオフセット調整回路は、比較回路１
１１の第１のアナログ制御ノードＡＣＴＬ＿Ｎに接続される。容量固定のオフセット調整
回路は、容量素子Ｃ５を有する。容量素子Ｃ５は、比較回路１１１から供給される電荷を蓄える容量である。具体的には、容量素子Ｃ５は、一端が比較回路１１１のＮＭＯＳトラ
ンジスタＮＭ２のドレイン及びＰＭＯＳトランジスタＰＭ１のゲートに電気的に接続され、他の一端がグラウンド電位となるノードに電気的に接続される。
【００５１】
ここで、実施形態に係るオフセット補正制御回路１５について、より詳細に説明する。
図３は、図１のオフセット補正制御回路１５の構成の一例を示す図である。
【００５２】
図１に示すように、オフセット補正制御回路１５は、オフセット可変比較回路１１の出

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力ノードＣＯＭＰＯＵＴ及びオフセット制御ノードＣＴＬに電気的に接続される。また、オフセット補正制御回路１５には、Ａ／Ｄ変換制御回路１８から制御信号が入力される。
【００５３】
オフセット補正制御回路１５は、オフセット補正アナログ回路１４による増幅動作の調整量を決定する回路である。より詳細には、オフセット補正制御回路１５は、オフセット
補正動作の制御値（ディジタルコード）を決定し、決定されたディジタルコードをオフセ
ット補正アナログ回路１４に供給する回路である。具体的には、オフセット補正制御回路
１５は、図３に示すように、クロック生成回路１５１、逐次比較レジスタ１５２及び出力
レジスタ１５３を有する。
【００５４】
クロック生成回路１５１には、Ａ／Ｄ変換制御回路１８からクロック（制御信号）φ０，φ１（φ１１，φ１２，φ１３，φ１４）が入力される。クロック生成回路１５１は、入力されたクロックφ０，φ１に応じてクロックを生成し、生成されたクロックを逐次比較レジスタ１５２又は出力レジスタ１５３に供給する回路である。具体的には、クロック
生成回路１５１は、複数の出力ノードを有し、複数の出力ノードは、逐次比較レジスタ１５２の複数の入力ノード及び出力レジスタ１５３に電気的に接続される。
【００５５】
逐次比較レジスタ１５２は、クロック生成回路１５１から供給されたクロックに同期して、オフセット可変比較回路１１の出力ノードＣＯＭＰＯＵＴから出力された比較結果に応じて上位ビットから順に値を決定していく逐次比較制御を行う回路である。具体的には、逐次比較レジスタ１５２は、オフセット可変比較回路１１の出力ノードＣＯＭＰＯＵＴ、クロック生成回路１５１の複数の出力ノード及び出力レジスタ１５３の複数の入力ノードに電気的に接続される。
【００５６】
出力レジスタ１５３は、逐次比較レジスタ１５２の各段のレジスタから出力された複数のビット値やオフセット補正アナログ回路１４に供給するディジタルコード（制御値）の初期値を保持する回路である。また、出力レジスタ１５３は、クロック生成回路１５１から供給されたクロックに同期して、保持された複数のビット値（ディジタルコード）をオ
フセット補正アナログ回路１４に供給する回路である。具体的には、出力レジスタ１５３
は、逐次比較レジスタ１５２の複数の出力ノード、クロック生成回路１５１及びオフセッ
ト補正アナログ回路１４の複数のオフセット制御ノードＣＴＬに電気的に接続される。
【００５７】
ここで、実施形態に係るＡ／Ｄ変換回路１０の動作の一例について説明する。図４は、図１のＡ／Ｄ変換回路１０の動作タイミングの一例を示す図である。図４には、実動作時における、Ａ／Ｄ変換の複数のサイクルのうちの１つのサイクル１が例示されている。各サイクルは、サンプリング期間と、変換期間とを含む。
【００５８】
以下、Ａ／Ｄ変換回路１０のＡ／Ｄ変換制御回路１８が４ビットの逐次比較レジスタを有する場合を例として説明する。この場合、出力レジスタ１５３からオフセット補正アナ
ログ回路１４に供給されるディジタルコード（制御値）は、４ｂｉｔのコードであり、４つの容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４に接続される４つのスイッチＳＷ１，ＳＷ２，ＳＷ
３，ＳＷ４のオン／オフ状態を示すものとする。ここで、図２に示す例では、４つの容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４は、４つのスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４がオン状態であるときに電荷を蓄えるとする。
【００５９】
なお、ディジタルコードのビット数、すなわち、オフセット補正アナログ回路１４によるオフセット電圧の調整階調は、要求されるオフセット補正の分解能（精度）や補正可能な電圧幅に応じて適宜設定され得る。ここで、ディジタルコード（制御値）は、オフセット補正アナログ回路１４によるオフセット電圧の調整階調に対応するビット数を有するとも表現できる。

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JP 2021-44709 A 2021.3.18【００６０】
まず、サンプリング期間（図４のｔ１〜ｔ２，ｔ３〜）における動作について説明する。
【００６１】
タイミングｔ１において、Ａ／Ｄ変換が開始され、入力信号ＡＩＮのサンプリングが開始される。具体的には、Ａ／Ｄ変換制御回路１８は、ハイレベルのスイッチング信号φＳＳＷを生成し、スイッチＳＳＷの制御ノードに供給する。スイッチＳＳＷは、供給された
スイッチング信号φＳＳＷに応じてオフ状態からオン状態へ遷移する。容量素子ＣＳ１には、スイッチＳＳＷがオン状態である期間に、入力信号ＡＩＮが入力され、サンプリング
電圧が充電される。
【００６２】
また、タイミングｔ１において、オフセット補正動作が開始される。具体的には、Ａ／
Ｄ変換制御回路１８は、ハイレベルのスイッチング信号φＣＳＷＮを生成し、スイッチＣ
ＳＷＮの制御ノードに供給する。スイッチＣＳＷＮは、供給されたスイッチング信号φＣ
ＳＷＮに応じてオフ状態からオン状態へ遷移する。また、Ａ／Ｄ変換制御回路１８は、ハイレベルのスイッチング信号φＣＳＷＰを生成し、スイッチＣＳＷＰの制御ノードに供給する。スイッチＣＳＷＰは、供給されたスイッチング信号φＣＳＷＰに応じてオフ状態からオン状態へ遷移する。電圧生成回路１２は、スイッチＣＳＷＮ，ＣＳＷＰを介して、容量素子ＣＳ１，ＣＳ２の逆極性側、すなわちオフセット可変比較回路１１の入力ノードＩ
ＮＮ，ＩＮＰにオフセット補正用の所定の電圧を印加する。２つの容量素子ＣＳ１，ＣＳ
２には、電圧生成回路１２から供給されたオフセット補正用の所定の電圧が充電される。
このようにして、オフセット可変比較回路１１の２つの入力ノードＩＮＮ，ＩＮＰは、サンプリング期間中に等電位になる。
【００６３】
なお、オフセット補正用の所定の電圧としては、例えば中間電圧（コモン電圧）が使用可能であるが、オフセット可変比較回路１１が動作する電圧であって、２つの入力ノード
ＩＮＮ，ＩＮＰが等電位となる電圧であればよい。
【００６４】
タイミングｔ１１に先立って、オフセット補正制御回路１５は、ディジタルコードの初期値を用いて、オフセット可変比較回路１１のオフセット電圧の初期値を設定する。ディ
ジタルコードの初期値は、例えば出力レジスタ１５３に保持される。ディジタルコードの初期値としては、例えばセンター値「１０００［ｂｉｎ］」が使用可能である。ここで、センター値は、オフセット可変比較回路１１がオフセットの無い理想状態であるときに、
オフセット補正アナログ回路１４にオフセットを発生させないディジタルコードであるとする。具体的には、Ａ／Ｄ変換制御回路１８は、例えばハイレベルのスイッチング信号φ
ＳＳＷに同期してクロックφ０を生成し、オフセット補正制御回路１５のクロック生成回
路１５１に供給する。クロック生成回路１５１は、入力された制御信号φ０に応じてクロックを生成し、出力レジスタ１５３に供給する。出力レジスタ１５３は、供給されたクロックに応じて、保持されたディジタルコードの初期値をオフセット補正アナログ回路１４にオフセット制御ノードＣＴＬを介して供給する。つまり、オフセット補正制御回路１５は、ディジタルコードの初期値をオフセット補正アナログ回路１４に設定する。オフセット補正アナログ回路１４では、供給されたディジタルコードの初期値に応じて複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の状態が遷移され、ディジタルコードの初期値に応じたオフセット電圧の初期値が設定される。
【００６５】
なお、オフセット可変比較回路１１のオフセット電圧の初期値の設定、すなわちクロッ
クφ０の生成は、ハイレベルのスイッチング信号φＳＳＷに同期する場合に限らず、ハイレベルのスイッチング信号φＣＳＷＮ，φＣＳＷＰに同期していてもよいし、これらのハイレベルのスイッチング信号が生成された後であってもよい。さらに、サンプリング期間が開始される前に、オフセット可変比較回路１１のオフセット電圧の初期値の設定が行わ

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れてもよい。
【００６６】
タイミングｔ１１において、オフセット可変比較回路１１は、クロックφ１１に従い、等電位化された２つの入力ノードＩＮＮ，ＩＮＰに関する比較動作を行い、比較結果を出力する。ここで出力される比較結果は、センター値「１０００［ｂｉｎ］」に対応するオ
フセット可変比較回路１１のオフセットに従った比較結果である。その後、オフセット補正制御回路１５は、オフセット可変比較回路１１の出力結果に基づいて、最上位ビットのディジタルコードを決定する。また、オフセット補正制御回路１５は、２ビット目のディジタルコードを「１」に設定する。
【００６７】
タイミングｔ１２において、オフセット可変比較回路１１は、クロックφ１２に従い、タイミングｔ１１と同様に比較動作を行い、比較結果を出力する。ここで出力される比較
結果は、タイミングｔ１２に先立って２ビット目が「１」に設定されたディジタルコードに対応するオフセット可変比較回路１１のオフセット電圧に従った比較結果である。その後、オフセット補正制御回路１５は、オフセット可変比較回路１１の出力結果に基づいて、２ビット目のディジタルコードを決定する。
【００６８】
タイミングｔ１３，ｔ１４におけるオフセット補正動作は、タイミングｔ１２における補正動作と同様であり、オフセット補正制御回路１５は、クロックφ１３，φ１４に従う
比較動作の比較結果に基づいて、上位ビットから順にディジタルコードを決定する。
【００６９】
なお、オフセット補正動作は、図４を参照して上述したように、Ａ／Ｄ変換の要求精度に応じて必要となる長さに設定されたサンプリング期間内に完了させることが好ましい。
サンプリング期間内にオフセット補正動作を完了させる場合には、Ａ／Ｄ変換の変換速度を低下させることなく、オフセット補正したＡ／Ｄ変換が可能となる。このとき、オフセ
ット補正動作が実行される期間であるオフセット調整期間は、サンプリング期間内の期間である。しかしながら、オフセット調整期間は、サンプリング期間内の期間である場合に限らない。つまり、オフセット補正動作が開始されるタイミングは、Ａ／Ｄ変換対象のサンプリング開始と同時のタイミングであってもよいし、サンプリング開始前のタイミング
であってもよいし、サンプリング開始後のタイミングであってもよい。また、オフセット
補正動作が終了するタイミングは、Ａ／Ｄ変換対象のサンプリング終了と同時のタイミングであってもよいし、サンプリング終了前のタイミングであってもよいし、サンプリング
終了後のタイミングであってもよい。ただし、サンプリング開始前及び／又はサンプリング終了後の期間にオフセット補正動作が実行される場合には、Ａ／Ｄ変換の変換速度は、
サンプリング期間外のオフセット調整期間の分だけ低下することになる。この場合であっても、サンプリング期間内に含まれるオフセット調整期間の分だけＡ／Ｄ変換の変換速度の低下を抑制することができる。換言すれば、サンプリング期間に重複するオフセット調
整期間にオフセット補正動作を実行することにより、Ａ／Ｄ変換の変換速度の低下を抑制
しつつ、オフセット補正したＡ／Ｄ変換が可能となる。
【００７０】
次に、オフセット調整期間の後の変換期間（図４のｔ２〜ｔ３）における動作について説明する。
【００７１】
タイミングｔ２において、入力信号ＡＩＮのサンプリングが終了し、サンプリングされた入力信号ＡＩＮ（サンプリング電圧）に関する量子化（比較動作）が開始される。具体的には、タイミングｔ２において、Ａ／Ｄ変換制御回路１８は、ローレベルのスイッチン
グ信号φＳＳＷを生成し、スイッチＳＳＷの制御ノードに供給する。スイッチＳＳＷは、供給されたスイッチング信号φＳＳＷに応じてオン状態からオフ状態へ遷移する。その後、Ａ／Ｄ変換制御回路１８は、クロックφ２を生成し、サンプリング電圧に関する逐次比較動作を開始する。図４に示す例では、４つのクロックφ２１，φ２２，φ２３，φ２４

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が、４つのタイミングｔ２１，ｔ２２，ｔ２３，ｔ２４において、４ビットの逐次比較レ
ジスタに供給される場合が示されている。なお、Ａ／Ｄ変換制御回路１８は、４つのタイ
ミングｔ２１，ｔ２２，ｔ２３，ｔ２４に先立って、Ｄ／Ａ変換回路１７に制御信号を供給し、制御信号に応じた基準電圧を生成させる。また、Ａ／Ｄ変換制御回路１８は、ハイレベルのスイッチング信号φＤＳＷを生成し、スイッチＤＳＷの制御ノードに供給することにより、スイッチＤＳＷをオフ状態からオン状態へ遷移させ、生成された基準電圧を容量素子ＣＳ１に供給する。このようにして、図１に示すオフセット可変比較回路１１では、サンプリング電圧及び基準電圧の和と、参照電圧（グラウンド電位）とを逐次比較し、Ａ／Ｄ変換された入力信号ＡＩＮ（ディジタル信号ＤＯＵＴ）を出力する。その後、タイ
ミングｔ３において、次のサイクルが開始される。
【００７２】
このように、オフセット補正制御回路１５は、オフセット可変比較回路１１の出力ノー
ドＣＯＭＰＯＵＴからの出力（２つの入力ノードが等電位であるときの比較結果）の値か
ら、オフセット可変比較回路１１のオフセットが最小となるディジタルコードを、上位ビットから逐次比較動作によりサーチし、決定する。換言すれば、オフセット補正制御回路
１５は、ディジタルコードのビット数に応じた回数の比較動作をオフセット可変比較回路
１１に実行させる。図２に示すように４ｂｉｔでオフセット補正アナログ回路１４及びオ
フセット補正制御回路１５が構成される場合、オフセット補正用のディジタルコードは、４回の比較動作により決定することができる。
【００７３】
なお、実施形態に係るオフセット補正動作は、オフセット可変比較回路の前段にプリアンプを設け、サンプリング期間中にプリアンプのオフセットをオートゼロ動作により補正し、比較動作時にプリアンプの増幅効果によって後段の比較回路のオフセットをシステム全体として小さくする、というアナログ動作によるオートゼロ手法に対し、プリアンプを設けず、比較回路のオフセットに関してディジタル動作によるオートゼロを行う、ということに相当すると表現できる。
【００７４】
以上説明したように、実施形態に係るＡ／Ｄ変換回路１０は、Ａ／Ｄ変換対象のサンプ
リング期間に重複するオフセット調整期間にオフセット可変比較回路１１のオフセット電
圧をディジタル値で制御することにより、オフセット可変比較回路１１のオフセットを補正するオフセット補正制御回路１５を備える。換言すれば、実施形態に係るＡ／Ｄ変換回
路１０は、Ａ／Ｄ変換対象のサンプリング期間に重複するオフセット調整期間にオフセッ
ト可変比較回路１１のオフセット電圧をディジタル値で制御することにより、オフセット
可変比較回路１１のオフセットを補正する。より好ましくは、実施形態に係るＡ／Ｄ変換
回路１０は、Ａ／Ｄ変換対象のサンプリング期間内のオフセット調整期間にオフセット可変比較回路１１のオフセット電圧をディジタル値で制御することにより、オフセット可変比較回路１１のオフセットを補正する。この構成／方法によれば、高精度、かつ、高速な
Ａ／Ｄ変換が実現される。
【００７５】
より具体的には、この構成／方法によれば、オフセット可変比較回路１１のオフセット
電圧がディジタル値で制御されることから、プリアンプを用いるＡ／Ｄ変換と比較して、低消費電力で高速なＡ／Ｄ変換が実現できる。
【００７６】
また、この構成／方法によれば、決定されたディジタルコードは、例えばオフセット補正制御回路１５の出力レジスタ１５３等に保持しておくだけでよい。つまり、Ａ／Ｄ変換
結果から予め設定されたオフセット値を減算する処理は不要である。このため、減算処理が要求されるＡ／Ｄ変換と比較して、高速なＡ／Ｄ変換が実現できる。
【００７７】
また、この構成／方法によれば、Ａ／Ｄ変換の実動作時にオフセット補正動作が行われることから、Ａ／Ｄ変換の変換動作は１回で済む。つまり、実動作時のＡ／Ｄ変換に先立

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JP 2021-44709 A 2021.3.18って、基準とする電圧のＡ／Ｄ変換を行ってオフセット値を予め求めるといった２回のＡ／Ｄ変換は不要である。このため、実動作時のＡ／Ｄ変換及び基準とする電圧のＡ／Ｄ変換が要求されるＡ／Ｄ変換と比較して、簡易に高速なＡ／Ｄ変換が実現できる。
【００７８】
また、この構成／方法によれば、Ａ／Ｄ変換の実動作時にオフセット補正動作が行われることから、例えば温度や電圧などの使用環境の変化などによるオフセットの変動も補正できる。オフセット変動の補正は、Ａ／Ｄ変換の変換精度の劣化の抑制に寄与する。このため、予め設定されたオフセット値の減算処理を行うＡ／Ｄ変換と比較して、高精度なＡ／Ｄ変換が実現できる。
【００７９】
なお、ディジタルコードのビット数、すなわち、オフセット補正アナログ回路１４によるオフセット電圧の調整階調は、要求されるオフセット補正の分解能（精度）やレンジに応じて適宜設定され得る。
【００８０】
例えば、上記実施形態では、オフセット補正アナログ回路１４の容量可変のオフセット調整回路が４つの容量素子を有する場合（２の４乗の調整階調）を例として説明したが、これに限らない。容量可変のオフセット調整回路が有する容量素子の数は、１つであってもよいし、３つ以下の複数の数であってもよいし、５つ以上の複数の数であってもよい。
【００８１】
例えば、上記実施形態では、オフセット可変比較回路１１の比較回路１１１の第２の入力ノードＩＮＰ側（非反転入力ノード（＋）側）にバイナリの重み付けがされた４つの容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４、すなわち容量可変のオフセット調整回路（オフセット補正アナログ回路１４）を設ける場合を例として説明したが、これに限らない。オフセット
補正アナログ回路１４の容量可変のオフセット調整回路は、オフセット可変比較回路１１の比較回路１１１の第１の入力ノードＩＮＮ側（反転入力ノード（−）側）に設けられていてもよいし、これらの両方に設けられていてもよい。図５は、図１のオフセット可変比
較回路１１の構成の別の一例を示す図である。図５に示すオフセット可変比較回路１１は、第１の入力ノードＩＮＮ、第２の入力ノードＩＮＰ、クロック入力ノードＣＬＫ、出力
ノードＣＯＭＰＯＵＴ、比較回路１１１−１、オフセット補正アナログ回路１４を有する。ここで、比較回路１１１−１は比較回路１１１の別の一例であり、以下の説明において、比較回路１１１−１と比較回路１１１とを区別せずに、比較回路１１１と記載する場合もある。
【００８２】
比較回路１１１−１は、２つの入力ノードＩＮＮ，ＩＮＰ、出力ノードＣＯＭＰＯＵＴ
及び２つのオフセット調整回路１４−１，１４−２に電気的に接続される。より具体的には、比較回路１１１−１は、複数のＮＭＯＳトランジスタＮＭ１１，ＮＭ１２，ＮＭ１３，ＮＭ１４，ＮＭ１５、複数のＰＭＯＳトランジスタＰＭ１１，ＰＭ１２を有する。
【００８３】ＮＭＯＳトランジスタＮＭ１１は、ゲートがクロック入力ノードＣＬＫに電気的に接続され、ソースがグラウンド電位となるノードに電気的に接続され、ドレインがＮＭＯＳト
ランジスタＮＭ１２，ＮＭ１３の各ソースに電気的に接続される。
【００８４】ＮＭＯＳトランジスタＮＭ１２は、ゲートが第２の入力ノードＩＮＰに電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１１のドレインに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１４のソース及び第１のアナログ制御ノードＡＣＴＬ＿Ｎに電気的に接続される。
【００８５】ＮＭＯＳトランジスタＮＭ１３は、ゲートが第１の入力ノードＩＮＮに電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１１のドレインに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１５のソース及び第２のアナログ制御ノードＡＣＴＬ＿Ｐに電

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気的に接続される。
【００８６】ＮＭＯＳトランジスタＮＭ１４は、ゲートがＰＭＯＳトランジスタＰＭ１１のゲート、
ＮＭＯＳトランジスタＮＭ１５のドレイン、ＰＭＯＳトランジスタＰＭ１２のドレイン及び出力ノードＣＯＭＰＯＵＴに電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１
２のドレイン及び第１のアナログ制御ノードＡＣＴＬ＿Ｎに電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭ１１のドレイン、ＰＭＯＳトランジスタＰＭ１２のゲート及びＮＭＯＳトランジスタＮＭ１５のゲートに電気的に接続される。
【００８７】ＮＭＯＳトランジスタＮＭ１５は、ゲートがＰＭＯＳトランジスタＰＭ１２のゲート、
ＮＭＯＳトランジスタＮＭ１４及びＰＭＯＳトランジスタＰＭ１１の各ドレインに電気的に接続され、ソースがＮＭＯＳトランジスタＮＭ１３のドレイン及び第２のアナログ制御
ノードＡＣＴＬ＿Ｐに電気的に接続され、ドレインがＰＭＯＳトランジスタＰＭ１２のドレイン、ＰＭＯＳトランジスタＰＭ１１のゲート、ＮＭＯＳトランジスタＮＭ１４のゲー
ト及び出力ノードＣＯＭＰＯＵＴに電気的に接続される。
【００８８】ＰＭＯＳトランジスタＰＭ１１は、ゲートがＮＭＯＳトランジスタＮＭ１４のゲート、
ＰＭＯＳトランジスタＰＭ１２のドレイン、ＮＭＯＳトランジスタＮＭ１５のドレイン及び出力ノードＣＯＭＰＯＵＴに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１４のドレイン、ＰＭＯＳトランジ
スタＰＭ１２のゲート及びＮＭＯＳトランジスタＮＭ１５のゲートに電気的に接続される。
【００８９】ＰＭＯＳトランジスタＰＭ１２は、ゲートがＮＭＯＳトランジスタＮＭ１５のゲート、
ＰＭＯＳトランジスタＰＭ１１のドレイン及びＮＭＯＳトランジスタＮＭ１４のドレインに電気的に接続され、ソースが電源電位となるノードに電気的に接続され、ドレインがＮ
ＭＯＳトランジスタＮＭ１５のドレイン、ＰＭＯＳトランジスタＰＭ１１のゲート、ＮＭ
ＯＳトランジスタＮＭ１４のゲート及び出力ノードＣＯＭＰＯＵＴに電気的に接続される。
【００９０】
オフセット補正アナログ回路１４は、第１のオフセット調整回路１４−１及び第２のオ
フセット調整回路１４−２を有する。第１のオフセット調整回路１４−１及び第２のオフ
セット調整回路１４−２は、容量可変のオフセット調整回路であり、例えば図２の容量可変のオフセット調整回路と同様である。具体的には、第１のオフセット調整回路１４−１
及び第２のオフセット調整回路１４−２は、オフセット補正制御回路１５からオフセット
制御ノードＣＴＬを介して入力されるディジタルコードに応じて、比較回路１１１−１のオフセット電圧を変化させる回路である。
【００９１】
第１のオフセット調整回路１４−１は、比較回路１１１−１の第２の入力ノードＩＮＰ（非反転入力（＋））側に設けられる。第１のオフセット調整回路１４−１は、複数の容量素子Ｃ１−１，Ｃ２−１，Ｃ３−１，Ｃ４−１及び複数のスイッチＳＷ１−１，ＳＷ２−１，ＳＷ３−１，ＳＷ４−１を有する。複数の容量素子Ｃ１−１，Ｃ２−１，Ｃ３−１，Ｃ４−１は、例えば図２のバイナリの重み付けがされた４つの容量素子Ｃ１，Ｃ２，Ｃ
３，Ｃ４と同様であり、比較回路１１１−１から供給される電荷を蓄える容量である。複数の容量素子Ｃ１−１，Ｃ２−１，Ｃ３−１，Ｃ４−１は、一端が第１のアナログ制御ノ
ードＡＣＴＬ＿Ｎに電気的に接続される。容量素子Ｃ１−１の他の一端は、スイッチＳＷ
１−１を介してグラウンド電位となるノード（接地線）に電気的に接続される。容量素子
Ｃ２−１の他の一端は、スイッチＳＷ２−１を介してグラウンド電位となるノード（接地線）に電気的に接続される。容量素子Ｃ３−１の他の一端は、スイッチＳＷ３−１を介してグラウンド電位となるノード（接地線）に電気的に接続される。容量素子Ｃ４−１の他

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JP 2021-44709 A 2021.3.18の一端は、スイッチＳＷ４−１を介してグラウンド電位となるノード（接地線）に電気的に接続される。複数のスイッチＳＷ１−１，ＳＷ２−１，ＳＷ３−１，ＳＷ４−１は、オ
フセット制御ノードＣＴＬを介して供給されるスイッチング信号（ディジタルコードの対応するビット値）に応じて動作するスイッチであり、例えば図２の複数のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４と同様である。スイッチＳＷ１−１は、スイッチング信号φＳ
Ｗ１−１に応じて動作する。スイッチＳＷ２−１は、スイッチング信号φＳＷ２−１に応じて動作する。スイッチＳＷ３−１は、−１スイッチング信号φＳＷ３−１に応じて動作する。スイッチＳＷ４−１は、スイッチング信号φＳＷ４−１に応じて動作する。なお、複数のスイッチＳＷ１−１，ＳＷ２−１，ＳＷ３−１，ＳＷ４−１としては、例えば各制
御ノード（ゲート）がオフセット制御ノードＣＴＬに接続されるＭＯＳトランジスタが使用可能である。
【００９２】
第２のオフセット調整回路１４−２は、比較回路１１１−１の第１の入力ノードＩＮＮ（反転入力（−））側に設けられる。第２のオフセット調整回路１４−２は、複数の容量素子Ｃ１−２，Ｃ２−２，Ｃ３−２，Ｃ４−２及び複数のスイッチＳＷ１−２，ＳＷ２−
２，ＳＷ３−２，ＳＷ４−２を有する。ここで、第２のオフセット調整回路１４−２は、第１のオフセット調整回路１４−１と同様である。複数の容量素子Ｃ１−２，Ｃ２−２，
Ｃ３−２，Ｃ４−２は、複数の容量素子Ｃ１−１，Ｃ２−１，Ｃ３−１，Ｃ４−１と同様
であり、比較回路１１１−１から供給される電荷を蓄える容量である。複数のスイッチＳ
Ｗ１−２，ＳＷ２−２，ＳＷ３−２，ＳＷ４−２は、複数のスイッチＳＷ１−１，ＳＷ２−１，ＳＷ３−１，ＳＷ４−１と同様であり、オフセット制御ノードＣＴＬを介して供給されるスイッチング信号（ディジタルコードの対応するビット値）に応じて動作するスイッチである。複数の容量素子Ｃ１−２，Ｃ２−２，Ｃ３−２，Ｃ４−２は、一端が第２のアナログ制御ノードＡＣＴＬ＿Ｐに電気的に接続される。容量素子Ｃ１−２の他の一端は、スイッチング信号／φＳＷ１−２に応じて動作するスイッチＳＷ１−２を介して、グラウンド電位となるノード（接地線）に電気的に接続される。容量素子Ｃ２−２の他の一端
は、スイッチング信号／φＳＷ２−２に応じて動作するスイッチＳＷ２−２を介して、グ
ラウンド電位となるノード（接地線）に電気的に接続される。容量素子Ｃ３−２の他の一端は、スイッチング信号／φＳＷ３−２に応じて動作するスイッチＳＷ３−２を介して、グラウンド電位となるノード（接地線）に電気的に接続される。容量素子Ｃ４−２の他の一端は、スイッチング信号／φＳＷ４−２に応じて動作するスイッチＳＷ４−２を介して、グラウンド電位となるノード（接地線）に電気的に接続される。
【００９３】
なお、オフセット補正動作において、第１のオフセット調整回路１４−１及び第２のオ
フセット調整回路１４−２のためのディジタルコード（制御値）としては、２つのオフセ
ット調整回路のうちの一方は上述したように決定されたディジタルコードが使用され、他の一方は上述したように決定されたディジタルコードの逆相のディジタルコードが使用されればよい。具体的には、第１の入力ノードＩＮＮ側に設けられる容量可変のオフセット
調整回路のディジタルコード（／φＳＷ１−１，／φＳＷ２−１，／φＳＷ３−１，／φＳＷ４−１）は、上述したように決定された第２の入力ノードＩＮＰ側の容量可変のオフセット調整回路のディジタルコード（φＳＷ１−１，φＳＷ２−１，φＳＷ３−１，φＳ
Ｗ４−１）の逆相である。この場合、容量可変のオフセット調整回路が比較回路１１１−
１のいずれか一方の側に設けられる場合と同じ回数の比較動作によりディジタルコードを決定することができる。なお、図２の比較回路１１１の両側に容量可変のオフセット調整回路が設けられる場合も同様である。もちろん、両側のオフセット調整回路が少なくとも１つのディジタルコードの各ビットの値によって独立に制御される場合もあり得る。換言すれば、本実施形態に係る技術は、逆相のディジタルコードが使用される場合に限定されない。
【００９４】
このような構成であっても、上述の実施形態と同様の効果が得られる。また、容量可変

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JP 2021-44709 A 2021.3.18のオフセット調整回路が比較回路１１１の両側に設けられる場合には、オフセット補正において補正可能なオフセット電圧のレンジを大きくすることができる。
【００９５】
なお、上記実施形態では、オフセット可変比較回路１１のオフセット電圧を変更する方式として、複数のスイッチ（複数のＭＯＳトランジスタ）で複数の容量素子の使用／不使用を制御することにより、比較回路１１１の負荷容量を調整（容量補償）する方式を例として説明したが、これに限らない。以下に示す各方式が適宜利用可能である。また、以下に示す各方式を適宜組み合わせて利用することもできる。
【００９６】
例えば、ＭＯＳトランジスタを可変容量として用いて、バイナリの重み付けがされた複数のＭＯＳトランジスタを有するオフセット補正アナログ回路１４により比較回路１１１の負荷容量を調整（容量補償）する方式も使用可能である。
【００９７】
また、例えば、少なくとも１つの可変容量のＭＯＳトランジスタと、当該ＭＯＳトラン
ジスタにバイアス電圧を印加するバイアス生成回路とを有するオフセット補正アナログ回
路１４により比較回路１１１の負荷容量を調整（容量補償）する方式も使用可能である。
バイアス生成回路は、決定された制御値（ディジタルコード）に応じた容量になるように
バイアス電圧を発生し、ＭＯＳトランジスタの容量を変更する。
【００９８】
なお、上記実施形態では、オフセット可変比較回路１１のオフセット電圧を変更する方式として、オフセット補正アナログ回路１４により比較回路１１１の負荷容量を調整（容量補償）する方式を例として説明したが、これに限らない。
【００９９】
例えば、２つの入力ノードＩＮＮ，ＩＮＰのうちの少なくとも１つにバイアス電圧（ボディ電圧）を制御値（ディジタルコード）に応じて印加するバイアス生成回路を有するオ
フセット補正アナログ回路１４により比較回路１１１に流れる電流量を調整（電流補償）する方式も使用可能である。
【０１００】
また、例えば、比較回路１１１の入力差動対（２つの入力ノードＩＮＮ，ＩＮＰに接続されるＮＭＯＳトランジスタＮＭ２，ＮＭ３又はＮＭＯＳトランジスタＮＭ１２，ＮＭ１
３）のうちの少なくとも１つに並列に接続されるトランジスタと、当該トランジスタのゲート電圧を制御値（ディジタルコード）に応じて印加するバイアス生成回路とを有するオ
フセット補正アナログ回路１４により比較回路１１１に流れる電流量を調整（電流補償）する方式も使用可能である。
【０１０１】
また、例えば、複数の容量素子に制御値（ディジタルコード）に応じて電荷を注入する
オフセット補正アナログ回路１４により、複数の容量素子に関するバイナリの重み付けを調整（電荷補償）する方式も使用可能である。
【０１０２】
なお、オフセット補正アナログ回路１４の容量可変のオフセット調整回路において、複数の容量素子の容量は、バイナリの重み付けに限らない。要求されるオフセット補正の分解能（精度）やレンジに応じて、複数の容量を有する複数の容量素子が適宜使用されればよい。例えば、オフセット補正のレンジのうちの一部のレンジに関して分解能を高く（調整階調を大きく）したい場合には、当該一部のレンジに対応する複数の容量素子間の容量の差を小さく設定すればよい。
【０１０３】
また、オフセット補正アナログ回路１４の容量可変のオフセット調整回路において、複数の容量素子のうちの少なくとも２つの容量素子の重み付けが同一に設定されていてもよい。例えば、容量可変のオフセット調整回路の有するすべての容量素子が同一の容量であってもよく、この場合、決定されたディジタルコードに応じた数の容量素子が使用されれ

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ばよい。また、例えば、容量可変のオフセット調整回路の有する一部の容量素子が同一の容量であってもよい。同一の容量とする容量素子は、要求されるオフセット補正の分解能（精度）やレンジに応じて決定されればよい。例えば、オフセット補正のレンジのうちの一部のレンジに関して分解能を高く（調整階調を大きく）したい場合には、当該一部のレンジに対応する複数の容量素子を同一の容量とすればよい。
【０１０４】
なお、上記実施形態では、等電位化回路として、スイッチＣＳＷＮ，ＣＳＷＰを介して２つの入力ノードＩＮＮ，ＩＮＰに接続される電圧生成回路１２を例示したが、これに限らない。等電位化回路としては、第１の入力ノードＩＮＮ及び第２の入力ノードＩＮＰに電気的に接続され、オフセット補正制御回路１５又はＡ／Ｄ変換制御回路１８から供給される制御信号に応じて動作するスイッチも使用可能である。この場合、例えば、電圧生成
回路１２は、スイッチＣＳＷＮ，ＣＳＷＰのいずれか一方を介して、２つの入力ノードＩ
ＮＮ，ＩＮＰのいずれか一方に接続されていてもよい。
【０１０５】
なお、上記実施形態では、２つの入力ノードＩＮＮ，ＩＮＰに印加されるオフセット補
正用の所定の電圧が共通である場合を例として説明したが、これに限らない。例えば、２つの入力ノードＩＮＮ，ＩＮＰに要求される変換精度から許容される範囲で互いに異なる電圧が印加されてもよい。また、例えば、２つの入力ノードＩＮＮ，ＩＮＰに所定の電位差を与えた状態で上述のオフセット補正動作を実施すれば、Ａ／Ｄ変換結果に所定の電位差に応じた任意のバイアス（オフセット）を与えることも可能である。
【０１０６】
なお、上記実施形態では、逐次比較型のＡ／Ｄ変換回路を例示して説明したが、これに限らない。実施形態に係る技術は、例えば並列比較型、追従比較型、ΔΣ型など、他の型のＡ／Ｄ変換回路であっても適用可能である。
【０１０７】な お 、 上 記 実 施 形 態 に 係 る Ａ ／ Ｄ 変 換 方 法 は 、 Read Only Memory（ Ｒ Ｏ Ｍ ） や Random
Access Memory（ Ｒ Ａ Ｍ ） 等 の メ モ リ と 、 Central Processing Unit（ Ｃ Ｐ Ｕ ） 等 のプロセッサとを有するコンピュータにおいて、メモリに展開されたプログラムをプロセッ
サが実行することにより実現されてもよい。
【０１０８】［適用例］
図６は、図１のＡ／Ｄ変換回路１０を有する半導体装置１の構成の一例を示す図である。図６に示すように、半導体装置１は、Ａ／Ｄ変換回路１０、センサ回路２０及び処理回
路３０を有する。
【０１０９】
センサ回路２０は、スイッチＳＳＷを介して、容量素子ＣＳ１にアナログ信号ＡＩＮを供給する回路である。具体的には、センサ回路２０の出力ノードは、Ａ／Ｄ変換回路１０の入力ノードに電気的に接続される。センサ回路２０としては、例えば、温度センサ、湿度センサ、輝度センサなど、計測値をアナログ信号として出力する各種の回路／装置が使用可能である。なお、センサ回路２０に代えて、取得／受信した値に応じてアナログ信号を出力する各種の回路／装置が使用されてもよい。
【０１１０】
処理回路３０には、Ａ／Ｄ変換回路１０の出力するディジタル信号ＤＯＵＴが入力される。処理回路３０は、入力されたディジタル信号ＤＯＵＴに関する信号処理を実行する回路である。具体的には、処理回路３０の入力ノードは、Ａ／Ｄ変換回路１０の出力ノードに 電 気 的 に 接 続 さ れ る 。 処 理 回 路 ３ ０ と し て は 、 Application Specific Integrated C
ircuit（ Ａ Ｓ Ｉ Ｃ ） や Field-Programmable Gate Array（ Ｆ Ｐ Ｇ Ａ ） な ど の デ ィ ジ タ ル
信号を入力可能な各種の論理回路が使用可能である。なお、処理回路３０として、ＲＯＭやＲＡＭ等のメモリに展開されたプログラムを実行するＣＰＵ等のプロセッサが使用され
てもよい。

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JP 2021-44709 A 2021.3.18【０１１１】
以上説明した少なくとも１つの実施形態によれば、Ａ／Ｄ変換の実動作時にオフセット
可変比較回路１１のオフセット電圧をディジタル値で制御することにより、比較回路１１
１（コンパレータ）のオフセットを補正するＡ／Ｄ変換回路、半導体装置及びＡ／Ｄ変換
方法を提供することができる。
【０１１２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】【０１１３】
１ 半導体装置、１０ Ａ／Ｄ変換回路、２０ センサ回路、３０ 処理回路、１１オフセット可変比較回路、１２ 電圧生成回路（等電位化回路）、１４，１４−１，１４−２ オフセット補正アナログ回路（オフセット調整回路）、１５ オフセット補正制御
回路（第１の制御回路）、１７ Ａ／Ｄ変換用のＤ／Ａ変換回路、１８ Ａ／Ｄ変換制御
回路（第２の制御回路）、１１１，１１１−１ 比較回路、１５１ クロック生成回路、
１５２ 逐次比較レジスタ、１５３ 出力レジスタ、ＡＣＴＬ＿Ｎ 第１のアナログ制御
ノード、ＡＣＴＬ＿Ｐ 第２のアナログ制御ノード、ＣＳ１ 容量素子（第１の容量素子）、ＣＳ２ 容量素子（第２の容量素子）、ＣＳＷＮ スイッチ（第１のスイッチ）、Ｃ
ＳＷＰ スイッチ（第２のスイッチ）、ＣＴＬ オフセット制御ノード、ＣＯＭＰＯＵＴ
出力ノード、ＩＮＮ 第１の入力ノード、ＩＮＰ 第２の入力ノード。
【図１】

【図２】

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【図３】

【図４】

【図５】

【図６】

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