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yyyyy ௒䜎䛷䝬䜲䝁䞁䛷䜔䛳䛶䛝䛯䛾䛷タィ㈨⏘䛜䛒䜛y 㻯ゝㄒ䛰䛡䛷῭䜎䛫䛯䛔y 㻼㼃㻹䛿䝬䜲䝁䞁䛾䝍䜲䝬䜢౑䛳䛶ฟ᮶䛭䛖㻼㼃㻹䛾࿘Ἴᩘ䛜㏿䛔䛛䜙䝻䝆䝑䜽ྥ䛝㻼㼃㻹䛜㻤㼏㼔䜒せ䜛䛾䛷୪ิฎ⌮䛜ᚲせ㻴㻰㻸䛰䛡䛷῭䜎䛫䛯䛔䝪䝍䞁䛸㻣䝉䜾㻸㻱㻰䛿䝇䝔䞊䝖䞉䝬䝅䞁䛷ఱ䛸䛛䛺䜛見本㻮ྩ⾲㻝㻌㻯㻼㻸㻰䛸㻲㻼㻳㻭䛾㐪䛔㻖㻖䠖㻯㼛㼙㼜㼘㼑㼤㻌㻼㼞㼛㼓㼞㼍㼙㼙㼍㼎㼘㼑㻸㼛㼓㼕㼏㻌㻰㼑㼢㼕㼏㼑䠊㻲㻼㻳㻭䠄㻲㼕㼑㼘㼐㻙㻼㼞㼛㼓㼞㼍㼙㼙㼍㼎㼘㼑㻌㻳㼍㼠㼑㻌㻭㼞㼞㼍㼥䠅䛸䛾㐪䛔䜢ၥ䜟䜜䜛䛸᫂☜䛺ᐃ⩏䛿䛺䛔䛜䠈୍⯡ⓗ䛻⾲㻝䛾䜘䛖䛻ゝ䜟䜜䛶䛔䜛䠊䝬䜲䝁䞁䠇㻯㻼㻸㻰䛷䜔䜛䟿䝀䞊䝖つᶍ䝁䞁䝣䜱䜼䝳䝺䞊䝅䝵䞁㻾㻻㻹㻯㻼㻸㻰㻲㻼㻳㻭ᑠ኱୙せ䠄ᅇ㊰䛜 ᚲせ䠄ᅇ㊰䛜୙᥹Ⓨᛶ䠅᥹Ⓨᛶ䠅䝬䜲䝁䞁ᐇ⿦ᅔ㞴㻺㼕㼛㼟㻌㻵㻵䝬䜲䝁䞁ධ䜚㻲㻼㻳㻭䛷䜔䜛䟿ᐇ⿦ྍḟ䛾䝨䞊䝆䛾ୗḟ䛾ḟ䛾䝨䞊䝆䛾ୖ㻯ྩy 㻼㼃㻹䛺䛹㧗㏿䞉୪ิ䛺㒊ศ䛿䝻䝆䝑䜽䛷ฎ⌮䛩䜛y 䝪䝍䞁䜔㻣䝉䜾㻸㻱㻰䛺䛹᮲௳ศᒱ䛿䝬䜲䝁䞁䛷ฎ⌮䛩䜛

y ᭱㏆ヰ㢟䛾㻺㼕㼛㼟㻌㻵㻵䝬䜲䝁䞁䜢㻲㻼㻳㻭䛻⤌䜏㎸䜣䛷䜏䜛y 䝁䝇䝖䠈ᇶᯈ㠃✚䠈ಙ㢗ᛶ䛺䛹䛷᭷฼䛻䛺䜚䛭䛖㻭ྩ䠖䚷඲㒊䝬䜲䝁䞁䛷䜔䜛䜎䛪䝣䝻䞊䝏䝱䞊䝖䛛䜙ධ䜛㻭ྩ䠄䝋䝣䝖ᒇⓗⓎ᝿䠅㼙㼍㼕㼚㻌䝹䞊䝏䞁䛒䛳䟿䟿䛣䛾䝬䜲䝁䞁䠈䝍䜲 䝬 㻞 ಶ 䛧䛛䛺䛔䟿䟿䝍䜲䝬๭䜚㎸䜏䝇䝍䞊䝖䝍䜲䝬๭䜚㎸䜏Ⓨ⏕䝍䜲䝬タᐃ㻰ྩ㻼㼃㻹䛿㻤㼏㼔䛒䜛䛧࿘ᮇ䜒䝕䝳䞊䝔䜱䜒䝞䝷䝞䝷䛰䛧䈈䛹䛖䛧䜘䛖䈈䝇䝔䞊䝖䜢ぢ䛺䛜䜙࿘ᮇ䛸䝕䝳䞊䝔䜱ኚ᭦䛥䜙䛻㻣䝉䜾㻸㻱㻰䛾⾲♧䝍䜲䝬㛤ጞ๭䜚㎸䜏䝣䝷䜾䞉䜽䝸䜰ၥ㢟Ⅼ䜢ᩚ⌮䛧䛶䜏䜛䛸䈈㻚䝪䝍䞁ᢲ䛥䜜䛯䠛䝪䝍䞁䜢ᢲ䛩䛸䝇䝔䞊䝖㑄⛣䛩䜛䠊䛣䛣䛿㼙㼍㼕㼚䝹䞊䝏䞁䛷ฎ⌮䠊㼚㼛㼥㼑㼟㻼㼃㻹䛸㻸㻱㻰䛾ኚ᭦䛿䝍䜲䝬๭䜚㎸䜏䛰䛺䈈᚟ᖐ䝇䝔䞊䝖㑄⛣ᩘ㼙㼟䚷䜴䜵䜲䝖䝍䜲䝬䛾ᩘ䛜㊊䜚䛺䛔

if((reg1 & 0x03) == 0x01) { // button2䠄㑅ᢥ䝪䝍䞁䠅䛜ᢲ䛥䜜䛯if(state[1] == 'N') { // "PNx", Pwm ChN selection
if(state[2] == '0') {state[2] = '1';
} else if(state[2] == '1') {state[2] = '2';
} else if(state[2] == '2') {state[2] = '3';
䠖if((reg1 & 0x03) == 0x02) { // button1䠄Ỵᐃ䝪䝍䞁䠅䛜ᢲ䛥䜜䛯if(state[1] == 'U') { // "RUN", free-run state
state[0] = 'P';
state[1] = 'N';
if(ChN == 0) state[2] = '0';else if(ChN == 1) state[2] = '1';else if(ChN == 2) state[2] = '2';else if(ChN == 3) state[2] = '3';䠖䝇䝔䞊䝖㑄⛣䜢㻯ゝㄒ䛷᭩䛟䛸䛣䜣䛺ឤ䛨䛷Ⰻ䛔䛿䛪䟿

13୪ิฎ⌮䛜ⱞᡭ䜻䝱䝸䜰࿘Ἴᩘ䛾ྲྀ䜚ᚓ䜛⠊ᅖ䛜ᑠ䛥䛔ᇶᮏⓗ䛻䝬䜲䝁䞁䛿㻝ᗘ䛻୍䛴䛾ฎ⌮䛧䛛䛷䛝䜎䛫䜣䠊䛭䛾ḞⅬ䜢ゎᾘ䛩䜛䛯䜑䛻䠈䝍䜲䝬๭䜚㎸䜏䜔㻰㻹㻭㻔㻰㼕㼞㼑㼏㼠㻹㼑㼙㼛㼞㼥㻌㻭㼏㼏㼑㼟㼟䠅䛺䛹䛾ᶵ⬟䛜䛒䜚䜎䛩䛜䠈௒ᅇ䛾䜘䛖䛻㻼㼃㻹䜢㻤ಶไᚚ䛩䜛䛸䛺䜛䛸౑䛘䜛䝬䜲䝁䞁䛜㝈䜙䜜䜎䛩䠊⌧ᅾ䛷䛿䝬䜲䝁䞁䛜ᦚ㍕䛥䜜䛶䛔䛺䛔㟁Ẽ〇ရ䛿䛺䛛䛺䛛ぢ䛴䛡䜛䛣䛸䛿ฟ᮶䛺䛔䛸ᛮ䛔䜎䛩䠊ᚑ䛳䛶䠈䝬䜲䝁䞁䜢౑䛔䛣䛺䛩䛣䛸䛿ᢏ⾡⪅䛻䛸䛳䛶ᚲ㡲䛺䝯䝋䝗䝻䝆䛸ゝ䛘䜎䛩䠊䛧䛛䛧䠈䝬䜲䝁䞁䛰䛡䛷᏶⤖䛩䜛〇ရ䜒䜋䛸䜣䛹Ꮡᅾ䛧䛺䛔䛣䛸䜒஦ᐇ䛷䛩䠊➨ 1 㒊 PWM ไᚚࢩࢫࢸ࣒⦅㻮ྩ䠖䚷඲㒊㻯㻼㻸㻰䛷䜔䜛䜎䛪ᅇ㊰ᅗ䛛䜙ධ䜛㻮ྩ䠄䝝䞊䝗ᒇⓗⓎ᝿䠅䝇䝔䞊䝖䞉䝬䝅䞁䛾䜲䝯䞊䝆㻿㼠㻵㼚㼕㼠㼕㼍㼘䠄࿘ᮇ䜢ኚ䛘䜛䠅㻼㻱㻾㻵㻻㻰㻮㼡㼠㼠㼛㼚㻝㻔㑅ᢥ䠅㻮㼡㼠㼠㼛㼚㻞㻮㼡㼠㼠㼛㼚㻞㻔Ỵᐃ䠅㻿㼠㻲㼘㼍㼟㼔㻼㼣㼙㻺㼛䝁䞁䝟䝺䞊䝍㼏㼘㼞㼏㼘㼗䜰䝑䝥䞉䜹䜴䞁䝍䝁䞁䝟䝺䞊䝍ၥ㢟䛿䝪䝍䞁䛸㻣䝉䜾㻸㻱㻰䞉䞉䞉㻴㻰㻸䛷᭩䛟䛻䛿䈈䝇䝔䞊䝖䞉䝬䝅䞁䛰䛺㻼㼃㻹㻣䝉䜾㻸㻱㻰㽢㻠䜹䜴䞁䝍䛾䜽䝸䜰䛾䝍䜲䝭䞁䜾䜢ኚ䛘䜜䜀㻼㼃㻹䛾࿘ᮇ䛜ኚ䜟䜛䠊䝁䞁䝟䝺䞊䝍䛾䛧䛝䛔್䜢ኚ䛘䜜䜀䝕䝳䞊䝔䜱䛜ኚ䜟䜛䞉䞉䞉㻰㻱㻯㻻㻰㻱㻮ྩ䛿ᚲṚ䛷䝇䝔䞊䝖䞉䝬䝅䞁䜢᭩䛝䜎䛧䛯䠊䛭䛾⤖ᯝ䛿䈈㻿㼠㻲㼘㼍㼟㼔㻰㼡㼠㼥䝇䝔䞊䝖䞉䝬䝅䞁㻝䝇䝔䞊䝖㻣䛛䜙㻝㻝䛻⛣䜛᮲௳䛿䈈䝇䝟䝀䝑䝔䜱䜏䛯䛔䛰䞉䞉䞉見本䝇䝔䞊䝖䞉䝬䝅䞁㻞᮲௳ศᒱ䛾ከ䛔ฎ⌮䜢㻴㻰㻸䛷᭩䛟䛸ศ䛛䜚䛻䛟䛟䛺䜛䠄௚ே䛻䛿ゎㄞ୙⬟䛻䛺䜚䛜䛱䠅

assign counter0_clr = (counter0 >= Period0 - 1) ? 1'b1 : 1'b0;
assign counter0_dec = (counter0 < Decode0) ? 1 : 0;୪ิฎ⌮䜒ᴦ䚻䟿㻿㼠㻲㼘㼍㼟㼔㻲㼞㼑㼝㻔䝕䝳䞊䝔䜱䜢ኚ䛘䜛䠅

always @(posedge CLK or negedge RST_N)
begin
if (RST_N == 1'b0) begin
counter0 <= 0;
end else begin
if(counter0_clr == 1'b1) begin
counter0 <= 0;
end else begin
counter0 <= counter0 + 1;
end
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見本

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見本
このPDFは，CQ出版社発売の「FPGAスタータ・キットで初体験︕ オリジナル・マイコン作り」の一部見本です．
内容・購入方法などにつきましては以下のホームページをご覧下さい．
内容

https://shop.cqpub.co.jp/hanbai/books/48/48191.html

購入方法 https://www.cqpub.co.jp/order.htm