1997 年 6 月 20 日

大学院論文輪講資料

半導体産業におけるスケーリング則浅田研究室博士課程 3 年

概要

1

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「1974 年に R.H.Dennard らによって提案された、いわゆる \スケーリング則"[1] は、素子の微細化によって集積回路の高性能化が可能であることを示すものであり、その後の集積回路技術の進むµVË

57105 秋田 純一

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べき方向の指標となった。」 | この 件 は、浅田研の学生による輪講資料をはじめ、集積回路に関

図 1: MOSFET のスケーリング

する文献で非常にしばしば目にする表現である。
本輪講では、この \スケーリング則" の意義について、集積回路技術の歩んできた道に与えた影響

表 1: 理想的なスケーリングによる各変数の変化
パラメータ
スケーリング係数

くだり

電流という意味での技術的側面と、いまや全世界で 10兆円規模の産業に成長した半導体産業の成長に与えた影響という意味での経済的側面の双方から考えていきたい。
2

容量
回路遅延
消費電力
電力密度
抵抗
配線による電圧降下
配線遅延
配線の電流密度半導体産業とスケーリング則 | 技術的側面

本節ではまずスケーリング則のもつ技術的意義について、その効能、実際の傾向およびさまざまな要因による限界について考える。
2.2
2.1

スケーリング則とは

図 1のような MOSFET をスイッチ素子と考えた場合、信号はソース領域からドレイン領域へチ
ャネル領域を通って伝わる。ならば、このチャネルの長さを短くすればスイッチング時間が短くな
るのではないか | これがスケーリング則の発想である。 R.H.Dennard らによって最初に提案されたスケーリング則 [1] は、デバイス構造内の電界を一定にしたまま寸法を縮小するものであり、デバイス寸法と電源電圧を 1=k 倍、不純物密度を k倍にすると表 1 のようにたとえばスイッチング速
度は 1=k 倍、消費電力は 1=k 2 倍となり、集積度
は k 2 倍となることが導かれる。すなわち、素子の微細化によって速度、集積度、消費電力のいずれも性能が向上することを示しているため、その後の半導体技術の高性能化の道として微細化の道を明示したことになった。

秋田: 「半導体産業におけるスケーリング則」

1=k
1=k
1=k
1=k2
1

k
k

1

k

現実のスケーリング

以上のような利点をもつスケーリング則にもとづき、実際に図 2のように微細化が進んできた。
また図 3 のように 3 年で容量が 4 倍というペースで大容量化が進んできた DRAM では、製品としての採算性はともかくとして、予定通り 1997 年には 4G ビットのものが学会発表されている。 [3]しかし、スケーリング則が半導体産業界で用いられていく過程にはいろいろな問題があった。まず電源電圧は、長らく TTL レベルの +5V が標準として用いられてきたため、スケーリング則で仮定している電源電圧の 1=k 倍低減が実現されないままデバイス寸法のみが 1=k 倍に縮小されていった。この状態では電界強度が k 倍となるため、キャリア速度の飽和やホットキャリアによるデバイ
ス劣化等の問題が顕在化してくることになり [4]、このため標準電源電圧の +5V から +3V への移行を促すこととなった。また前述のホットキャリアの問題の解決策として、ゲート長が 0.25m 程度
1

図 4: 速度、消費電力重視のスケーリングによる電界強度の変化 [5]図 2: 素子の微細化の歴史 [2]の MOSFET からはドレイン部分の不純物密度を低くして電界集中を避ける LDD (Lightly Doped
Drain) 構造が一般的に用いられているが、ドレイン部分の拡散抵抗が大きくなるためにトランジス
タのスイッチング速度が低下してしまうという問
題がある。
これらの問題を考慮し、最適な電源電圧やデバイス構造についての指針を示す、一般化されたスケーリング則についても多くの研究と提案がされている。 [6, 7, 8, 5, 9, 10] 例えば図 4のようにス
イッチング速度の向上と消費電力の低減のそれぞ

1G

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1M

1K
70

れを重視するスケーリング則を、用途に応じて使い分けることも必要となる。また実際には素子の非線形性などのために表 1ほどは単純にスケーリングされないため、微細化された素子のためのモデルも提案されている。 [11, 12, 13, 14]
スケーリング則による素子の微細化で問題となるもう一つの点として、 MOSFET のしきい値 Vtの問題がある。理想的なスケーリング則によれば
Vt も電源電圧とともに 1=k とする必要があるが、
MOSFET がスイッチとしてオフとなる領域 (サブスレッショルド領域) では、ドレイン電流はゲー

80

Ï=

90

図 3: DRAM の大容量化の歴史

ト電圧に対して指数関数的に変化する。この特性は、ドレイン電流を 1 桁変化するのに必要なゲー
ト電圧である S パラメータで表されるが、この値はスケーリングされず、標準で 80mV/dec (室温)程度である。つまり Vt を 80mV 低くするごとに

2

秋田: 「半導体産業におけるスケーリング則」

表 2: 今後 10 年のスケーリング指針の例 [5]-1990 1992 1995 1998 2001 2004

電源電圧 [V]
速度重視
電力重視
チャネル長 [m]
酸化膜厚 [nm]集積密度
速度 (相対値)
速度重視
電力重視
機能あたりの消費電力 (相対値)
速度重視
電力重視
面積あたりの消費電力 (相対値)
速度重視
電力重視

5

5

3.3

2.5

1.5

{

3.3

2.5

1.5

1.0

1.2
1.0

0.9

0.6

0.35 0.2

0.1

0.07

23

15

9

6

3.5

2.5

1.0

2.5

6.3

12.8

25

48

1.0

1.4

2.7

4.2

7.2

9.6

{

1.0

2.0

3.2

4.5

7.2

1.0

0.9

0.47 0.29 0.12 0.077{

0.27 0.20 0.08 0.036 0.041

1.0

2.25

3.12

3.7

{

0.7 1.25 1.02 0.90

1.97

3.0

3.7

図 5: 配線遅延を考慮した金属配線の断面 [5]オフ時のドレイン電流 (これは回路全体のオフ時のもれ電流となる) が 10 倍となることになり、電池動作を前提とする携帯端末用途のように特に低消費電力が要求される分野では深刻な問題となる。
これに対する解決策としては、回路部分ごとに複数のしきい値を使い分けたり、基板やウエルのバ
イアスを動的に制御することで Vt の変動を低減できる手法も提案されている。 [15]以上のような点に留意しながら微細化を進める
結果、表 2 のような効果が得られることが試算され、 2004 年にはチャネル長が 0.07m のトラン
ジスタを用いて 48 倍の集積度を実現でき、速度重視の電源電圧 1.2V では 9.6 倍の速度で 3.7 倍の消費電力、低消費電力重視の 1.0V では 7.2 倍の速度で 1.97 倍の消費電力を実現できることが期待される。ただし各年度については、素子の微細化が現在のペースで進んだと仮定した場合のものであり、後述のように技術的および経済的な要因で微細化が遅れる場合は、全体的に遅れていくことは十分に考えられる。
また、このようにスケーリングを進める場合では、配線遅延の問題も特に動作速度の点で顕在化してくる。表 1 のスケーリング則からも明かなよ
うに、理想的なスケーリングでは配線遅延は低減されないため、相対的に配線遅延の影響が大きくなることになる。そこで図 5 のように、長い配線
では配線を太くするといった配線遅延の影響を低くする配線方法や配線材料も重要となってくる。
なおスケーリングによる微細化によって効果があるのは CMOS 論理回路やメモリだけでなく、イ
秋田: 「半導体産業におけるスケーリング則」

図 6: APS の画素におけるスケーリングの効果
メージセンサの分野でもさまざまな利点がうまれる。 [16] フォトダイオードの信号を画素ごとにもつ増幅回路で増幅し、それを外部へ読みだす APS(Active Pixel Sensor) と呼ばれるイメージセンサ
では、画素ごとに増幅回路をもつために開口率が低くなることが避けられない。しかし増幅回路部分の面積はスケーリングによって小さくできるため、図 6 のように画素の面積が一定であれば相対的に開口率を高くでき、また逆に開口率が一定であれば画素面積を小さくして高解像度化が可能となる。
2.3

スケーリングの限界

以上のようなさまざまな工夫によって、スケー
リング則に従った微細化と、それによる高性能化が進められるが、それに従って種々の問題が予想され、古くから非常に多くの議論がされている。
3

[17, 18, 19, 20, 21, 22]
その原因として、まず根本となる微細加工技術の問題がある。通常、集積回路のパターン描画にはリソグラフィが用いられているが、その光源は素子の微細化に従って水銀ランプの g 線 (436nm)
から i 線 (365nm) へと短波長化してきた。しかし
0.5m 以下の加工には、さらに波長の短い深紫外線や KrF, ArF レーザ、更には X 線による露光、およびそれらに対応する感光材料も必要となってきている。 [17] あるいは波長を短くしやすい
電子線による描画も考えられるが、一括露光が可
能な光リソグラフィに比べて生産性が大幅に低くなるため、量産ラインでの採用はまだ先のこととなるであろう。もちろんリソグラフィの問題以外にも、膜堆積方法やエッチング方法など解決すべき問題は多い。しかし工程数や材料数の増大という問題はあるものの、新しい材料や工程の開発によって 0.01m 程度までは加工技術のめどはたちつつある。 [2]微細化の他の問題として、ゲート酸化膜が薄くなることによるトンネリングがある。ゲート酸化膜が 3nm 程度になると、ゲート酸化膜を通ってトンネル電流が流れるようになり、 MOSFET としての動作が難しくなると考えられる。しかしこのトンネル電流はゲート電極の面積に比例するため、非常にチャネル長の短いトランジスタでは動作が確認できた例もある。 [23] 他にも、高電界によるホットキャリアや高い電流密度からくる素子の長期的な信頼性の問題 [24] や、不純物密度のばらつきによるしきい値のばらつきの問題 [25] などがある。いずれも重要な問題であるが、テスト方法の確立等によって、ゲート長が 0.09m 程度
までは解決できるめどがたちそうである。これらの困難をふまえ、試験的にではあるがゲート長が0.1m 以下の MOSFET が試作され、期待された特性を示すことが報告されている。 [26, 27]
3

半導体産業とスケーリング則 | 経済的側面
前節では、スケーリング則のもつ技術的側面についてまとめ、チャネル長が 0.1m 程度までは性能向上が見込まれ、作成上の問題もほぼ解決できそうであることがわかった。本節では、スケーリ
ング則による微細化が半導体産業に及ぼした影響について、主に経済的側面から考える。

表 3: スケーリングによるマイクロプロセッサの性
能向上の例

動作周波数
プロセス
電源電圧
チップ面積
(相対値)
性能

(iCOMP)

3.1

66MHz
0.8m
5.0V

100MHz0.6m
3.3V

133MHz0.35m
3.3V

1.00

0.46

0.22

567

1000

1110

スケーリングによる経済的利点

理想的であれ、そうでなかれ、スケーリング則に基づく微細化は、半導体産業としては素子の高速化による高性能化、集積度向上による機能単価の低減、大規模システムのワンチップ化といった利点をもたらしてきた。その端的な例としてマイクロプロセッサやメモリ素子では、最初の製品の後で、同一回路で製造プロセスのみを微細化した製品 (シュリンク版やカットオフ版) が市場に投入されることが多い。例えば Intel の例では、 Pentium という同一のアーキテクチャのまま、シュリ
ンクによって表 3 のように性能向上が実現されてきた。 [28]
DRAM に代表されるメモリ素子でもスケーリ
ングによって集積度が向上し、機能単価 (メモリの場合はビット単価) の低減が継続的に実現されてきた。この DRAM の価格についてはいくつかの分析や予測がある。 [29, 30, 31, 32] 「経験的に各世
代 (容量が 4 倍の製品) ともチップあたり 1.57 ドル ( =2 ドル) となる」という、いわゆる  ルール [30] が知られていたが、 1M ビット品以降はむしろ「チップ価格が前世代品の倍になる」とい'う、いわゆるバイ・ルール [31] の方が、製造コストを含めた試算からも実情にあっているとされている。
図 7 に示すこれまでの DRAM 価格の統計によれば、継続的なスケーリングによってビット単価が低下することでユーザ側にとって利益があるだ
けでなく、チップの面積あたりの単価が上昇していることと、チップ面積自体が各世代で約 1.15 倍になる [33] ことからメーカ側にも利益があるという、ユーザ、メーカ相益の半導体産業の特異な構図が浮かび上がってくる。

4

秋田: 「半導体産業におけるスケーリング則」

この DRAM の面積と価格の予測についてもう少し詳しく触れておくと、量産品における DRAMのチップ面積の増加分については大きく分けて世代ごとに 1.25 倍 とする考え方と、各世代でチップ面積はほぼ一定とする考え方がある。 [33]前者の場合は、チップ面積の増加をウエハの大口径化 (1.4 〜 1.26 倍 / 世代) によって補うことで« _.ç« /

100

256Kb

10

64Kb

ウエハあたりのチップ取得数をほぼ一定に保つ。
ウエハあたりの製造コストは、加工技術の開発費や工程数の増大を含めて約 1.5 倍 / 世代であるので、ウエハあたりのチップ取得数が一定であれば

1Mb
16Mb

1

4Mb

0.1

q

85

90

95

(a)

るパソコンにおいて、その価格に占めるメモリの価格の割合ををほぼ一定に保つことを目標としている [34] が、そのためには 十分な微細加工技術が2®ö9dH_Æ.cm /

100

1Mb
16Mb

10

4Mb

256Kb

1

85

必要なために DRAM の量産開始時期が予定よりも多少遅れることは避けられない。
なお 1996 年の DRAM の総ビット需要は前年
1016 ビットとなり、から 1.79 倍増えて 2:31

2

64Kb

0.1

ビット単価は 1.5/4 = 0.38 倍 / 世代 = 0.72 倍 /年と、過去 20 年の平均ビット単価下落率 (0.75 倍/ 年) と同等に保つことができる。
後者の場合は、 DRAM の最も大きな市場であ

q

90

95

(b)

1995 年の伸び率 1.72 を上回った。 [35] このように DRAM 産業を支える需要の方も、順調に伸びているように見える。 (もっともこれは外挿にすぎないので、詳細な分析が必要だが。)
3.2「スケーリング」の「トレンド」

前述のように、半導体産業にはスケーリングに
よって、ユーザ、メーカの双方に利益があるという特異な性質がある。またそれによって過去 20
年以上にもわたって年平均 25% という驚異的な成長をとげてきたわけであるが、このことは同時に「スケーリングとそれによる利点が永久に続いていく」という、いわゆる「スケーリング神話」「トレンド神話」という信仰を産業界に生むこととなったことを否定できない。 [36, 37, 38]
実際、例えば図 8(a) の DRAM の世代交代予測や図 8(b) のマイクロプロセッサの高性能化の予測、図 8(c) の世界の半導体市場成長の予測 [39,40, 41, 42] など、従来の変化をほとんどそのまま(c)

外挿しただけの予測が平然とおこなわれてきた。
これらの予測が何の疑いもなく受け入れられたの

図 7: DRAM のビット単価 (a) とチップの面積あは、少なくとも過去 20 年間は、外挿だけの予測が現実となってきたという半導体産業の特殊事情もあるであろう。

たりの価格 (b)、チップ面積 (c) の統計

しかし順調にみえた DRAM の世代交代も、

秋田: 「半導体産業におけるスケーリング則」

5

1200

4M

64M

256K

1000

Fr$.211b/

16M

64K

800

200

256M

1M

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250

1Mb

150

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600

4Mb

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100

400
16K
200
1K
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1975

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50

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0
87

4Mb

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4K
80

85

90

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95

2000

88

(a)

89

90

91

q

92

93

94

図 9: 1M ビット DRAM と 4M ビット DRAMの出荷量の推移

1M ビット品から 4M ビット品への交代で転機を迎えることになる。 1990 年代初め、日本をはじめ半導体メーカは、来るべき 4M ビット品への世代交代のために大規模な設備投資をしていた。 [43]しかし図 9のように 4M ビット品の本格的な立上りが期待された 1992 年でも、出荷量は予測の半分程度に過ぎず、価格の下落によって採算割れのメーカが続出することになった。しかし 4M ビッ
ト品の市場回復は、 1992 年の Windows3.1 の発売という意外な要因ではじまった。つまり Windows3.1 が発売される以前のパソコンはほとんど(b)

MS-DOS で動作し、そこではメインメモリの容量が不足していることはなかったが、 Windows3.1

XÐÊÌÐäåíuK ØZ ÌîÚ

600
500

の普及によってパソコンの搭載メモリでは不足となり、メモリ市場が回復した、と見ることができ

®ÉÐWï

る。
すなわちこれ以前は、メモリ容量やマイクロプ
ロセッサの性能が慢性的に不足している状態だったため、製品の世代交代によって性能が高くなる

¤¶±

400
300

®ÉÐ
Wï

¤¶³

200
100
0
1988

1990

1992

1994

1996

(c)
図 8: スケーリングのトレンドに基づく予測の例。

(a)DRAM 世代交代の実績と予測、 (b) マイクロプロセッサの進歩の予測、 (c)MOS メモリ製品の世界市場の実績と予測

6と、一斉に市場がそちらに移行するという構図があった。 1M ビット DRAM から 4M ビット
DRAM への移行では、このような市場のニーズを考慮せず、ただトレンドの追求によってのみ世代交代を進めたことが原因であったと考えられる。
パソコンの搭載メモリ量の推移などの市場のニーズを考慮した半導体市場の分析もいくつかあるが、 [44, 34] 大容量化へのニーズは必ずしも大きくないと予想されている。 (もっとも DRAM メー
カとしては、製造設備投資や工程数の増加による製造コストの増加のために、ビット単価の低減のためにはそれを上回る大容量化が必要であるという事情もある) このような事態をふまえ、 DRAM
秋田: 「半導体産業におけるスケーリング則」

図 10: 1997 年の WSTS による世界半導体市場予測 [50]
業界を含め、半導体業界自体の体質は大きく変貌をとげようとしている。 [45, 46, 47, 48] 従来のように、ただ作れば売れるという時代ではなく、
例えば高速な DRAM 規格等を提案していく力
や、需要の動向を把握する力が求められている。
実際 ISSCC (International Solid-State Circuits

Conference) などの学会でも、メモリ素子に関する発表は、大容量化よりもむしろ高速読み出しやテスト機能の内蔵などの容量以外の点で価値を見い出そうという傾向がますます顕著となってきている。 [49]
なお 1997 年の WSTS (World Semiconductor
Trade Statistics: 世界半導体市場統計) の予測[50] では、図 10 に示すように 1996 年に一時的に
08:6% というマイナス成長になったが、 1997 年には +4:6% と再びプラス成長に移行し、その後は 1998 年から順次 +20:1%、 +21:9%、 +21:6%と拡大基調が持続するとなっている。これらは、
i) パソコン市場の二桁成長、 ii) デジタル移動体通信市場の拡大、 iii) 車産業の電子化、 iv) 民生用電子機器のデジタル化の普及、を根拠としている。
これがスケーリングの外挿にすぎないものではな
ければいいのだが。
4

まとめ { 今後の半導体産業のあるべき姿

図 11: トレンドの外挿による、 2000 年に実現される集積回路の諸元 [2]
設備投資の高騰や工程数の増加などのマイナス要因はあるものの、集積度の向上も機能単価の低減も継続することは可能であると言えそうである。
ただし 1M ビット DRAM から 4M ビット
DRAM への世代交代時に顕在化したように、市場のニーズ自体の問題は注意深く検討していく必要がありそうである。
単純にスケーリングのトレンドを外挿すると、
西暦 2000 年には表 11 のような諸元の集積回路が実現されることになっている [38]。これが実現されるかどうかという問題も重要だが、これらのありあまる機能を十分に使いこなすだけのソフトウエアも重要となるであろう。このように高機能化した集積回路に何をさせるのか。例えば音声や画像の「認識」という機能を実現するためには、 10
億トランジスタでも足りないという説もある。 [2]
また、低消費電力が要求される分野では細かな電力制御のために多くのトランジスタを割くことも可能となるであろう。
これからの集積回路やコンピュータでは、ただ作るだけ、機能を上げるだけでは不十分で、このように余剰となったトランジスタを有効に使い、「人間や地球にやさしいコンピュータ」を実現するための技術や方法についても検討を加えていく必要があるであろう。

以上、半導体産業にとって「スケーリング則」
がもつ意義について、技術的側面と経済的側面の双方から概況をまとめた。
まず技術的には、チャネル長が 0.1m 程度まで
は素子の動作や加工技術自体には現時点でもめどが立っていると言えそうである。
また経済的には、素子の微細化によって集積度の向上、機能単価の低減が実現され、今後は製造

秋田: 「半導体産業におけるスケーリング則」[余談] もっとも、われわれの幸福というものは、
必ずしも最先端の技術が必要なわけでもない。既存の技術を応用することでも、「われわれの欲し
いもの」は現実にできることは多々ある。例えば飛行機の全自動操縦が実現できてパイロットの居眠りが問題となっていることは、人類の幸福なのであろうか。また、最近流行している右図のようなキーホルダー型ゲーム機のように、機能的には 4bit の CPU、モノ
クロ液晶、ビープ音といったかなり古くからある技術の組合せで構成されているものでは、人々の幸福 (暇つぶしも含まれるであろう) にならないのであろうか。

7

参考文献

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秋田: 「半導体産業におけるスケーリング則」