JP 2021-77926 A 2021.5.20(57)【要約】【課題】差動出力回路が出力する波形特性について、プ
ロセス、温度、及び電圧による影響を抑制する。
【解決手段】半導体装置は、差動出力信号に含まれる第１の信号を出力する第１の出力回路と、第１の出力回路の出力波形を制御する第１の回路と、差動出力信号に含まれる第２の信号を出力する第２の出力回路と、第２の出力回路の出力波形を制御する第２の回路と、第１の信号が予め決められた電圧範囲にあるか否かを示す第１のステータス信号を出力する第１のコンパレータと、第２の信号が前記予め決められた電圧範囲にあるか否かを示す第２のステータス信号を出力する第２のコンパレータと、第１のステータス信号と第２のステータス信号とを受信する調整制御回路と、を具備し、調整制御回路は、第１のステータス信号と、第２のステータス信号とに基づいて、第１及び第２の回路を制御する。
【選択図】図２

(2)JP 2021-77926 A 2021.5.20【特許請求の範囲】【請求項１】
差動出力信号に含まれる第１の信号を出力する第１の出力回路と、
前記第１の出力回路の出力波形を制御する第１の回路と、前記差動出力信号に含まれる第２の信号を出力する第２の出力回路と、
前記第２の出力回路の出力波形を制御する第２の回路と、前記第１の信号が予め決められた電圧範囲にあるか否かを示す第１のステータス信号を出力する第１のコンパレータと、
前記第２の信号が前記予め決められた電圧範囲にあるか否かを示す第２のステータス信号を出力する第２のコンパレータと、
前記第１のステータス信号と前記第２のステータス信号とを受信する調整制御回路と、を具備し、前記調整制御回路は、前記第１のステータス信号と、前記第２のステータス信号とに基づいて、前記第１の回路及び前記第２の回路を制御する、半導体装置。
【請求項２】
前記調整制御回路は、
前記第１のステータス信号に基づいてカウントを行う第１のカウンタと、
前記第２のステータス信号に基づいてカウントを行う第２のカウンタと、を具備し、前記調整制御回路は、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第１の回路及び前記第２の回路を制御する、
請求項１に記載の半導体装置。
【請求項３】
前記第１の回路は、前記第１の出力回路の出力波形を制御するための第１の定電流回路と第２の定電流回路を具備し、前記第２の回路は、前記第２の出力回路の出力波形を制御するための第３の定電流回路と第４の定電流回路を具備し、前記調整制御回路は、前記第１のカウンタが示す第１のカウント値及び前記第２のカウンタが示す第２のカウント値に基づいて、前記第１ないし第４の定電流回路の電流量を制御する、
請求項２に記載の半導体装置。
【請求項４】
前記第１の回路は、前記第１の出力回路に接続される第１の容量素子及び第２の容量素子を更に具備し、前記第２の回路は、前記第２の出力回路に接続される第３の容量素子及び第４の容量素子を更に具備し、前記第１の容量素子は、前記第１の定電流回路に接続され、前記第２の容量素子は、前記第２の定電流回路に接続され、前記第３の容量素子は、前記第３の定電流回路に接続され、前記第４の容量素子は、前記第４の定電流回路に接続される
請求項３に記載の半導体装置。
【請求項５】
前記調整制御回路は、前記第１のカウント値が前記第２のカウント値より大きい場合、前記第１の定電流回路及び前記第２の定電流回路の電流を大きくする制御を行う、
請求項３に記載の半導体装置。
【請求項６】
前記調整制御回路は、前記第１のカウント値が前記第２のカウント値より大きい場合、前記第３の定電流回路及び前記第４の定電流回路の電流を小さくする制御を行う、
請求項３に記載の半導体装置。
【請求項７】

10

20

30

40

50

(3)

JP 2021-77926 A 2021.5.20

前記第１の出力回路及び前記第２の出力回路に供給される電源電圧に基づいて予め決められる第１の基準電圧と第２の基準電圧が、前記第１のコンパレータと、前記第２のコンパレータとに入力され、前記予め決められた電圧範囲は、前記第１の基準電圧以上、かつ、前記第２の基準電圧以下である、
請求項１に記載の半導体装置。
【請求項８】
前記調整制御回路は更にクロック生成回路を具備し、前記第１のカウンタと前記第２のカウンタは、前記クロック生成回路により供給されるクロックに基づいてカウントを行う、
請求項２に記載の半導体装置。
【請求項９】
前記第１の回路は、前記第１の出力回路に入力されるデータの遅延量を調整するための第１の遅延調整回路であり、前記第２の回路は、前記第２の出力回路に入力されるデータの遅延量を調整するための第２の遅延調整回路であり、前記調整制御回路は、前記第１のステータス信号と、前記第２のステータス信号とに基づいて、前記第１の遅延調整回路の遅延量及び前記第２の遅延調整回路の遅延量を制御す
る、
請求項１に記載の半導体装置。
【請求項１０】
前記第１の出力回路及び前記第２の出力回路に供給される電源電圧に基づいて予め決められる基準電圧が、前記第１のコンパレータと、前記第２のコンパレータとに入力され、前記予め決められた電圧範囲は、前記基準電圧以上である、
請求項１に記載の半導体装置。
【請求項１１】
前記第１の回路に入力されるデータの遅延量を調整するための第１の遅延調整回路と、
前記第２の回路に入力されるデータの遅延量を調整するための第２の遅延調整回路と、を更に具備し、
前記第１の回路は、前記第１の出力回路の出力波形を制御するための第１の定電流回路と第２の定電流回路を具備し、前記第２の回路は、前記第２の出力回路の出力波形を制御するための第３の定電流回路と第４の定電流回路を具備し、前記調整制御回路は、前記第１のカウンタが示す第１のカウント値及び前記第２のカウンタが示す第２のカウント値に基づいて、前記第１ないし第４の定電流回路の電流量、前記第１の遅延調整回路の遅延量、及び、前記第２の遅延調整回路の遅延量を制御する、
請求項２に記載の半導体装置。
【請求項１２】
前記第１の出力回路及び前記第２の出力回路に供給される電源電圧に基づいて予め決められる基準電圧が、前記第１のコンパレータと、前記第２のコンパレータとに入力され、前記予め決められた電圧範囲は、
前記第１の信号が第１のレベルから第２のレベルに変化する場合、前記基準電圧以上であり、前記第１の信号が前記第２のレベルから前記第１のレベルに変化する場合、前記基準
電圧以下であり、
前記第１のステータス信号と前記第２のステータス信号が活性化される時間差に基づいて、前記第１のカウンタまたは前記第２のカウンタがカウントを行い、前記調整制御回路は、前記第１のカウンタまたは前記第２のカウンタのカウント値に基づいて、前記第１の回路または前記第２の回路を制御する、
請求項２に記載の半導体装置。

10

20

30

40

50

(4)

JP 2021-77926 A 2021.5.20【請求項１３】
第１及び第２の出力回路と、第１及び第２の回路と、第１及び第２のコンパレータと、第１及び第２のカウンタと、を具備する半導体装置の動作方法であって、前記動作方法は、
差動出力信号に含まれる第１の信号を出力するステップと、
前記第１の回路により、前記第１の出力回路の出力波形を制御するステップと、差動出力信号に含まれる第２の信号を出力するステップと、
前記第２の回路により、前記第２の出力回路の出力波形を制御するステップと、
前記第１のコンパレータにより、前記第１の信号が予め決められた電圧範囲にあるか否かを示す第１のステータス信号を出力するステップと、
前記第２のコンパレータにより、前記第２の信号が予め決められた電圧範囲にあるか否かを示す第２のステータス信号を出力するステップと、
前記第１のカウンタにより、前記第１のステータス信号に基づいてカウントを行うステ
ップと、前記第２のカウンタにより、前記第２のステータス信号に基づいてカウントを行うステ
ップと、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第１の回路及び前記第２の回路を制御するステップと、を有する、半導体装置の動作方法。
【請求項１４】
前記第１の回路は第１及び第２の定電流回路を具備し、前記第２の回路は第３及び第４の定電流回路を具備し、前記第１の出力回路の出力波形を制御するステップは、前記第１及び第２の定電流回路
により、前記第１の出力回路の出力波形を制御するステップを更に含み、前記第２の出力回路の出力波形を制御するステップは、前記第３及び第４の定電流回路
により、前記第２の出力回路の出力波形を制御するステップを更に含み、前記第１の回路を制御するステップは、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第１及び第２の定電流回路に流れる電流量を制御するステッ
プを更に含み、
前記第２の回路を制御するステップは、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第３及び第４の定電流回路に流れる電流量を制御するステッ
プを更に含む、請求項１３に記載の半導体装置の動作方法。
【請求項１５】
前記第１の回路は、前記第１の出力回路に入力されるデータの遅延量を調整するための第１の遅延調整回路を具備し、前記第２の回路は、前記第２の出力回路に入力されるデータの遅延量を調整するための第２の遅延調整回路を具備し、前記第１の回路を制御するステップは、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第１の遅延調整回路の遅延量を制御するステップを更に含み、
前記第２の回路を制御するステップは、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第２の遅延調整回路の遅延量を制御するステップを更に含む、
請求項１３に記載の半導体装置の動作方法。
【請求項１６】
前記第１の回路は第１及び第２の定電流回路を具備し、前記第２の回路は第３及び第４の定電流回路を具備し、前記半導体装置は、
前記第１の回路に入力されるデータの遅延量を調整するための第１の遅延調整回路と

10

20

30

40

50

(5)

JP 2021-77926 A 2021.5.20、
前記第２の回路に入力されるデータの遅延量を調整するための第２の遅延調整回路と、を更に具備し、前記第１の出力回路の出力波形を制御するステップは、前記第１及び第２の定電流回路
により、前記第１の出力回路の出力波形を制御するステップを更に含み、前記第２の出力回路の出力波形を制御するステップは、前記第３及び第４の定電流回路
により、前記第２の出力回路の出力波形を制御するステップを更に含み、前記第１の回路を制御するステップは、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第１及び第２の定電流回路に流れる電流量を制御するステッ
プを更に含み、
前記第２の回路を制御するステップは、前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第３及び第４の定電流回路に流れる電流量を制御するステッ
プを更に含み、
前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第１の遅延調整回路の遅延量を制御するステップと、
前記第１のカウンタ及び前記第２のカウンタのカウント値に基づいて、前記第２の遅延調整回路の遅延量を制御するステップと、を更に含む、
請求項１３に記載の半導体装置の動作方法。
【発明の詳細な説明】【技術分野】【０００１】
本発明は半導体装置及びその動作方法に関し、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓ
ｅｒｉａｌ Ｂｕｓ）ドライバ等の差動出力を内蔵する半導体装置及びその動作方法に関する。
【背景技術】【０００２】
パーソナルコンピュータなどにおいては、共通のコネクタによってキーボード、マウス、あるいはプリンタなどの様々な周辺機器を接続することのできるインタフェース規格であるＵＳＢインタフェースが広く普及している。このため、電子機器に組み込まれるマイ
クロコンピュータやＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）等の半導体装置には、差動出力のドライバを備えたものがある。
【０００３】
ＵＳＢインタフェースには、データを高速で送受信するＵＳＢトランシーバが必要であり、ＵＳＢトランシーバは、差動ドライバ、差動レシーバなどから構成されている。
【０００４】
異なる転送速度をサポートするため、ＵＳＢ差動ドライバには、ＵＳＢ Ｆｕｌｌ Ｓ
ｐｅｅｄドライバ、及びＬｏｗ Ｓｐｅｅｄドライバがある。これらのＵＳＢ差動ドライ
バは差動出力端子ＤＰ（Ｄ＋）とＤＭ（Ｄ−）とを備えるが、差動出力端子ＤＰとＤＭに関して、クロス電圧のポイント、信号の立ち上がり時間や立ち下がり時間（スルーレート）、及びスルーレートの比のマッチングなどの波形特性が規格化されている。これらの波形特性に対する規格は非常に厳しく、半導体装置の製造プロセスが変わる度に、波形特性の規格を満足するように、差動ドライバの設計合わせこみが必要となっている。
【０００５】
具体的には、差動ドライバはアナログ回路であり、基準電流とフィードバック容量によって波形の遷移を行っているため、差動ドライバが出力する差動信号の波形特性は、プロセス、温度、及び電圧によってばらつく問題がある。また、波形特性のばらつきを抑えるために基準電流回路の素子サイズが大きくなり、かつ、設計の難易度も高くなる問題がある。
【０００６】
特許文献１には、基本となる差動ドライバ回路構成に加えて、閾値補償のトランジスタ

10

20

30

40

50

(6)

JP 2021-77926 A 2021.5.20を備える技術が開示されている。特許文献１によれば、クロスオーバー電圧のばらつき、
スルーレートのばらつきを抑制することができるとされる。
【先行技術文献】【特許文献】【０００７】【特許文献１】特開２００３−３０９４６０号公報【発明の概要】【発明が解決しようとする課題】【０００８】
しかし、特許文献１に係る差動ドライバには、定電流のばらつきやフィードバック容量のばらつきを抑制することはできないとの問題がある。また、温度及び電圧依存の影響を含めたばらつきの抑制を実現することはできないという問題もある。
【０００９】
実施の形態の課題は、差動出力回路が出力する波形特性について、プロセス、温度、及び電圧による影響を抑制する点にある。その他の課題及び新規な特徴は、本明細書の記述
及び図面の記載から明らかになるであろう。
【課題を解決するための手段】【００１０】
一実施の形態に係る半導体装置は、差動出力信号に含まれる第１の信号を出力する第１の出力回路と、第１の出力回路の出力波形を制御する第１の回路と、差動出力信号に含まれる第２の信号を出力する第２の出力回路と、第２の出力回路の出力波形を制御する第２の回路と、第１の信号が予め決められた電圧範囲にあるか否かを示す第１のステータス信号を出力する第１のコンパレータと、第２の信号が前記予め決められた電圧範囲にあるか否かを示す第２のステータス信号を出力する第２のコンパレータと、第１のステータス信号と第２のステータス信号とを受信する調整制御回路を具備し、調整制御回路は、第１のステータス信号と、第２のステータス信号とに基づいて、第１及び第２の回路を制御する。
【００１１】
他の実施の形態に係る半導体装置の動作方法は、第１及び第２の出力回路と、第１及び第２の回路と、第１及び第２のコンパレータと、第１及び第２のカウンタを具備する半導体装置の動作方法であって、差動出力信号に含まれる第１の信号を出力するステップと、第１の回路により、第１の出力回路の出力波形を制御するステップと、差動出力信号に含まれる第２の信号を出力するステップと、第２の回路により、第２の出力回路の出力波形を制御するステップと、第１のコンパレータにより、第１の信号が予め決められた電圧範
囲にあるか否かを示す第１のステータス信号を出力するステップと、第２のコンパレータ
により、第２の信号が予め決められた電圧範囲にあるか否かを示す第２のステータス信号を出力するステップと、第１のカウンタにより、第１のステータス信号に基づいてカウントを行うステップと、第２のカウンタにより、第２のステータス信号に基づいてカウントを行うステップと、第１及び第２のカウンタのカウント値に基づいて、第１及び第２の回路を制御するステップを有する。
【発明の効果】【００１２】
一実施の形態によれば、差動出力ドライバが出力する波形特性について、プロセス、温度、及び電圧による影響を抑制することができる。
【図面の簡単な説明】【００１３】【図１】図１は、実施の形態１に係る半導体装置の構成例を示すブロック図である。
【図２】図２は、実施の形態１に係る差動出力回路の構成例を示すブロック図である。
【図３】図３は、実施の形態１に係るカウント部の構成例を示すブロック図である。
【図４】図４は、実施の形態１に係る出力ドライバの出力波形の一例を示す図である。

10

20

30

40

50

(7)

JP 2021-77926 A 2021.5.20【図５】図５は、実施の形態１に係るドライバ回路の構成例を示すブロック図である。
【図６】図６は、実施の形態１に係る差動出力回路の動作フローを示すフローチャートである。
【図７】図７は、実施の形態２に係る差動出力回路の構成例を示すブロック図である。
【図８】図８は、実施の形態２に係るカウント部の構成例を示すブロック図である。
【図９】図９は、実施の形態２に係る遅延調整回路の構成例を示すブロック図である。
【図１０】図１０は、実施の形態２に係る遅延調整回路の動作例を示すタイミングチャー
トである。
【図１１】図１１は、実施の形態２に係る出力ドライバの構成例を示すブロック図である。
【図１２】図１２は、実施の形態２に係る出力ドライバの出力波形の一例を示す図である。
【図１３】図１３は、実施の形態２に係る差動出力回路の動作フローを示すフローチャー
トである。
【図１４】図１４は、実施の形態３に係る差動出力回路の構成例を示すブロック図である。
【図１５】図１５は、実施の形態３に係る差動出力回路が出力する差動出力信号の一例を示すタイミングチャートである。
【図１６】図１６は、実施の形態３に係る差動出力回路の動作フローを示すフローチャー
トである。
【図１７】図１７は、実施の形態４に係る差動出力回路の構成例を示すブロック図である。
【図１８】図１８は、実施の形態４に係る差動出力回路が出力する差動出力信号の一例を示すタイミングチャートである。
【発明を実施するための形態】【００１４】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複
説明は省略されている。
【００１５】［実施の形態１］
図１は、実施の形態１に係る半導体装置１の構成例を示すブロック図である。図１には、ホストコンピュータ９０とＵＳＢインタフェースにより通信を行う周辺機器９が示されている。周辺機器９は、半導体装置１を備える。図１に示されるように、半導体装置１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２と、ＲＯＭ（Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）３と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４と、論理回路５と、ＵＳＢトランシーバ６と、差動出力回路７と、を備える。
【００１６】
ＣＰＵ２は、ＲＯＭ３に格納されたプログラムを読み出し、様々な演算を行う。ＲＯＭ
３は、ＣＰＵ２が実行するプログラムを格納するための記憶装置である。ＲＡＭ４は、例
えば、ＣＰＵ２が実行した演算の結果を格納するための記憶装置である。論理回路５は、
例えば割込みコントローラなど、様々な処理回路を含む。ＵＳＢトランシーバ６は、共通のコネクタを介してホストコンピュータ９０と周辺機器９とを接続するインタフェースである。ＵＳＢトランシーバ６は、差動出力回路７を含む。差動出力回路７は、差動出力信号を半導体装置１の差動出力端子ＤＰ及びＤＭから出力する。
【００１７】
図２は、実施の形態１に係る差動出力回路７の構成例を示すブロック図である。差動出力回路７は、ドライバ回路１１と、ドライバ回路１２と、ドライバ制御回路１３と、基準電流生成回路１４と、コンパレータ２０及び２１と、調整制御回路３０とを備える。
【００１８】

10

20

30

40

50

(8)

JP 2021-77926 A 2021.5.20

ドライバ回路１１及びドライバ回路１２は、それぞれ、差動出力端子ＤＰ及びＤＭに信号を出力するためのドライバ回路である。ドライバ回路１１は、差動出力端子ＤＰをドライブする。ドライバ回路１２は、差動出力端子ＤＭをドライブする。
【００１９】
ドライバ制御回路１３は、ＵＳＢトランシーバ６から、データ信号と、イネーブル信号を受信して、ドライバ回路１１及び１２を制御するための信号ＰＥＮ＿ＤＰ、ＮＥＮ＿Ｄ
Ｐ、ＰＥＮ＿ＤＭ、及びＮＥＮ＿ＤＭを生成する制御回路である。
【００２０】
基準電流生成回路１４は、ドライバ回路１１及びドライバ回路１２の出力波形を調整するための基準となる電流を生成する回路である。
【００２１】
コンパレータ（第１のコンパレータ）２０は、差動出力端子ＤＰに出力される差動出力
信号の電圧と基準電圧とを比較し、ステータス信号（第１のステータス信号）ＤＰ＿ＣＯ
ＭＰを出力する電圧比較回路である。換言すると、コンパレータ２０は、差動出力端子ＤＰに出力される差動出力信号が、予め決められた電圧範囲にあるか否かを示すステータス
信号を出力する回路である。同様に、コンパレータ（第２のコンパレータ）２１は、差動出力端子ＤＭに出力される差動出力信号の電圧と基準電圧とを比較し、ステータス信号（
第２のステータス信号）ＤＭ＿ＣＯＭＰを出力する電圧比較回路である。換言すると、コ
ンパレータ２１は、差動出力端子ＤＭに出力される差動出力信号が、予め決められた電圧範囲にあるか否かを示すステータス信号を出力する回路である。
【００２２】
より具体的には、コンパレータ２０は、差動出力端子ＤＰの電圧が、基準電圧ＶＲＥＦ
１以上、かつ、ＶＲＥＦ２以下の場合に、ステータス信号ＤＰ＿ＣＯＭＰとして例えばＨ
ｉｇｈ Ｌｅｖｅｌ（以下、「Ｈレベル」とも呼ぶ）の信号を出力する。一方、差動出力端子ＤＰの電圧が、基準電圧ＶＲＥＦ１より小さい、または、ＶＲＥＦ２より大きい場合、ステータス信号ＤＰ＿ＣＯＭＰとして例えばＬｏｗ Ｌｅｖｅｌ（以下、「Ｌレベル」とも呼ぶ）の信号を出力する。同様に、コンパレータ２１は、差動出力端子ＤＭの電圧が、基準電圧ＶＲＥＦ１以上、かつ、ＶＲＥＦ２以下の場合に、ステータス信号ＤＭ＿ＣＯ
ＭＰとして例えばＨを出力する。一方、差動出力端子ＤＭの電圧が、基準電圧ＶＲＥＦ１より小さい、または、ＶＲＥＦ２より大きい場合、ステータス信号ＤＭ＿ＣＯＭＰとして
例えばＬを出力する。
【００２３】
以下では、コンパレータ２０がステータス信号ＤＰ＿ＣＯＭＰとしてＨレベルを出力す
る期間、及び、コンパレータ２１がステータス信号ＤＭ＿ＣＯＭＰとしてＨレベルを出力する期間を、スルーレート時間と呼ぶ。
【００２４】
調整制御回路３０は、カウント部３１と、制御回路３４とを備える。調整制御回路３０は、コンパレータ２０及びコンパレータ２１でモニタしたスルーレート時間から、ドライ
バ回路１１及びドライバ回路１２のスルーレートを調整するための制御信号ＳＬＥＷ＿Ｄ
Ｐ及びＳＬＥＷ＿ＤＭを生成するための制御回路である。スルーレート調整用の制御信号
ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭは、それぞれ、スルーレートを変更するためにドライ
バ回路１１及びドライバ回路１２に設けられている定電流回路を制御するための信号である。調整制御回路３０は、カウンタ３２及びカウンタ３３のカウント値に基づいて、制御
信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭを出力する。
【００２５】
カウント部３１は、カウンタ（第１のカウンタ）３２及びカウンタ（第２のカウンタ）
３３を備える。カウンタ３２は、コンパレータ２０が出力するステータス信号ＤＰ＿ＣＯ
ＭＰがＨレベルである時間をカウントして、スルーレート時間をデジタル値に変換するための回路である。同様に、カウンタ３３は、コンパレータ２１が出力するステータス信号
ＤＭ＿ＣＯＭＰがＨレベルである時間をカウントして、スルーレート時間をデジタル値に

10

20

30

40

50

(9)

JP 2021-77926 A 2021.5.20

変換するための回路である。
【００２６】
制御回路３４は、カウンタ３２が示すカウント値（第１のカウント値）及びカウンタ３３が示すカウント値（第２のカウント値）に基づいて、スルーレートを調整するための制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭを生成するための回路である。制御回路３４は、カウンタ３２及びカウンタ３３が示す値として許容できる閾値を記憶する閾値設定レジ
スタ（図示しない）を備える。
【００２７】
図３は、実施の形態１に係るカウント部の構成例を示すブロック図である。カウント部
３１は、リングオシレータ（Ｒｉｎｇ ＯＳＣｉｌｌａｔｏｒ、ＲＯＳＣ）３１３及び３
１４と、カウンタ３２及び３３を備える。
【００２８】
リングオシレータ３１３及び３１４は、カウンタ３２及び３３に供給されるクロックを生成するクロック生成回路である。
【００２９】
カウンタ３２は、リングオシレータ３１３が生成するクロックと、ステータス信号ＤＰ＿ＣＯＭＰとに基づいて、カウント動作を行う回路である。例えば、リングオシレータ３
１３は、ステータス信号ＤＰ＿ＣＯＭＰがＨレベルの期間、クロックを生成する。カウン
タ３２は、リングオシレータ３１３が生成するクロックでカウントアップする。また、カウンタ３３は、リングオシレータ３１４が生成するクロックと、ステータス信号ＤＭ＿Ｃ
ＯＭＰとに基づいて、カウント動作を行う回路である。例えば、リングオシレータ３１４は、ステータス信号ＤＭ＿ＣＯＭＰがＨレベルの期間、クロックを生成する。カウンタ３
３は、リングオシレータ３１４が生成するクロックでカウントアップする。なお、カウント部３１の構成はこれに限られない。例えば、共通のクロック生成回路から生成されたクロックに基づいて、カウンタ３２及び３３が、それぞれ、ＤＰ＿ＣＯＭＰ及びＤＭ＿ＣＯ
ＭＰがＨレベルの期間、カウントアップ動作を行う構成としても良い。
【００３０】
図４は、実施の形態１に係る差動出力回路７が出力する差動出力信号の波形の一例を示す図である。コンパレータ２０は、差動出力端子ＤＰの電圧が基準電圧ＶＲＥＦ１及びＶ
ＲＥＦ２と交わる点を検出することができる。図４には、ＶＲＥＦ１を電源電圧ＶＤＤの
１０％の電圧とし、ＶＲＥＦ２を電源電圧ＶＤＤの９０％の電圧とする例が示されているが、ＶＲＥＦ１及びＶＲＥＦ２の値は、これに限られない。ＶＲＥＦ１及びＶＲＥＦ２の値は、規格等により、調整したい範囲で任意に定めることができる。図４に示されるように、ステータス信号ＤＰ＿ＣＯＭＰは、差動出力端子ＤＰの電圧がＶＲＥＦ１以上、かつ、ＶＲＥＦ２以下の区間でＨレベルとなる。同様に、ＤＭ＿ＣＯＭＰ信号は、ＤＭ端子の電圧がＶＲＥＦ１以上、かつ、ＶＲＥＦ２以下の区間でＨレベルとなる。
【００３１】
図５は、実施の形態１に係るドライバ回路１１の構成例を示す回路図である。図にはドライバ回路１１の構成例が示されるが、ドライバ回路１２の構成も同様である。ドライバ
回路１１は、外部端子ＰＡＤをドライブするためのＰ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるＭＰ１及びＭＰ２と、Ｎ型ＭＯＳＦＥＴであるＭＮ１及びＭＮ２と、フィード
バック容量素子Ｃ１及びＣ２と、抵抗Ｒ１及び抵抗Ｒ２と、ＣＭＯＳインバータＩＮＶＰと、ＣＭＯＳインバータＩＮＶＮと、定電流回路１１０と、定電流回路１１１とを備える。なお、ドライバ回路１１及び１２の構成は、図５の構成例に限られず、例えば、抵抗Ｒ
１及びＲ２を配線で置き換えても良い。抵抗Ｒ１は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、静電気放電）保護のために挿入されているため、ドライバ回
路１１及び１２は、抵抗Ｒ１に代えて単純な配線を備えても良い。また、抵抗Ｒ２は、Ｎ
型ＭＯＳＦＥＴであるＭＮ２の能力調整のために挿入されているため、ドライバ回路１１及び１２は、抵抗Ｒ２に代えて単純な配線を備えても良い。抵抗Ｒ２が配線で代替される

10

20

30

40

50

(10)

JP 2021-77926 A 2021.5.20

場合、ＭＮ２のトランジスタサイズが調整される。以下では、ドライバ回路１１及び１２
が抵抗Ｒ１及びＲ２を備える図５を参照して、ドライバ回路１１及び１２の構成例を説明する。
【００３２】
図５のＰＡＤは、図２の差動出力端子ＤＰまたはＤＭである。
【００３３】
ＭＰ１とＭＮ１は、外部端子ＰＡＤをドライブするＭＯＳＦＥＴである。図５に示されるように、ＭＰ２と、フィードバック容量素子Ｃ１と、フィードバック容量素子Ｃ２と、抵抗Ｒ２と、ＭＮ２は、直列に接続される。ＭＰ２のソースは、ＶＣＣＱに接続され、ドレインはフィードバック容量素子Ｃ１に接続される。フィードバック容量素子Ｃ１の他端は、フィードバック容量素子Ｃ２に接続される。フィードバック容量素子Ｃ２の他端は、抵抗Ｒ２に接続される。抵抗Ｒ２の他端は、ＭＮ２のドレインに接続される。ＭＮ２のソースは、ＶＳＳＱに接続される。フィードバック容量素子Ｃ１とフィードバック容量素子
Ｃ２の接続ノードは、抵抗Ｒ１と接続され、抵抗Ｒ１の他端は外部端子ＰＡＤ、ＭＰ１のドレイン、及びＭＮ１のドレインと接続される。
【００３４】
フィードバック容量素子Ｃ１は、Ｐ型ＭＯＳＦＥＴであるＭＰ１がＯＮまたはＯＦＦされる速さを制御するための容量素子である。ドライバ回路１１は、フィードバック容量素子Ｃ１として、第１の容量素子を備える。また、ドライバ回路１２は、フィードバック容量素子Ｃ１として、第３の容量素子を備える。同様に、フィードバック容量素子Ｃ２は、
Ｎ型ＭＯＳＦＥＴであるＭＮ１がＯＮまたはＯＦＦされる速さを制御するための容量素子である。ドライバ回路１１は、フィードバック容量素子Ｃ２として、第２の容量素子を備える。また、ドライバ回路１２は、フィードバック容量素子Ｃ２として、第４の容量素子を備える。
【００３５】ＣＭＯＳインバータＩＮＶＰは、Ｐ型ＭＯＳＦＥＴであるＭＰ３とＮ型ＭＯＳＦＥＴであるＭＮ３とを含む。ＣＭＯＳインバータＩＮＶＰの出力は、ＭＰ２のドレイン、フィードバック容量素子Ｃ１、及び、ＭＰ１のゲートに接続される。また、ＣＭＯＳインバータ
ＩＮＶＮは、Ｐ型ＭＯＳＦＥＴであるＭＰ４とＮ型ＭＯＳＦＥＴであるＭＮ４とを含む。
ＣＭＯＳインバータＩＮＶＮの出力は、フィードバック容量素子Ｃ２、抵抗Ｒ２、及び、ＭＮ１のゲートに接続される。
【００３６】
定電流回路１１０は、カレントミラー構成の定電流回路である。定電流回路１１０のミ
ラー側には複数のＰ型ＭＯＳＦＥＴ１１３を備える。ドライバ回路１１は、制御信号ＳＬ
ＥＷ＿ＤＰに基づいて、複数のＰ型ＭＯＳＦＥＴ１１３のうち、ＯＮするＰ型ＭＯＳＦＥ
Ｔの数を制御し、定電流回路１１０に流れる電流量を調整する。その結果ドライバ回路１１は、定電流回路１１０により、フィードバック容量素子Ｃ２の充放電時間を制御することができる。
【００３７】
定電流回路１１１は、カレントミラー構成の定電流回路である。定電流回路１１１のミラー側には複数のＮ型ＭＯＳＦＥＴ１１４を備える。ドライバ回路１１は、制御信号ＳＬ
ＥＷ＿ＤＭに基づいて、複数のＮ型ＭＯＳＦＥＴ１１４のうち、ＯＮするＮ型ＭＯＳＦＥ
Ｔの数を制御し、定電流回路１１１に流れる電流量を調整する。その結果ドライバ回路１１は、定電流回路１１１により、フィードバック容量素子Ｃ１の充放電時間を制御することができる。
【００３８】
ドライバ回路（第１のドライバ回路）１１は、定電流回路１１０として、第１の定電流回路を備える。また、ドライバ回路（第１のドライバ回路）１１は、定電流回路１１１として、第２の定電流回路を備える。同様に、ドライバ回路（第２のドライバ回路）１２は、定電流回路１１０として、第３の定電流回路を備える。また、ドライバ回路（第２のド

10

20

30

40

50

(11)

JP 2021-77926 A 2021.5.20

ライバ回路）１２は、定電流回路１１１として、第４の定電流回路を備える。
【００３９】
ドライバ回路１１は、ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭに基づいてカレントミラーの比を制御して、基準電流を調整する。これにより、フィードバック容量素子Ｃ１及びＣ２の充放電に要する時間が変化する。したがって、差動出力回路７は、ドライバ回路１１及びドライバ回路１２のスルーレート、差動出力のクロスポイントの調整をすることができる。換言すれば、ドライバ回路１１及びドライバ回路１２は、基準電流とフィードバック
容量の時定数を介して、差動出力端子ＤＰ及びＤＭのスルーレートを制御することができる。
【００４０】
図５を参照して、更にスルーレートの調整原理を説明する。ドライバ回路１１及びドラ
イバ回路１２のスルーレートの立ち上がり側を調整するには、定電流回路１１１のカレン
トミラー比を変える。これにより、フィードバック容量素子Ｃ１の放電時間が変化するので、立ち上がり時間Ｔｒを調整することができる。より具体的には、複数のＮ型ＭＯＳＦ
ＥＴ１１４について、ＯＮするトランジスタ本数を増加させると、定電流回路１１１が駆動する、複数のＮ型ＭＯＳＦＥＴ１１４に流れる電流量が増加する。そのため、フィード
バック容量素子Ｃ１はより速やかに放電される。そのため、Ｐ型ＭＯＳＦＥＴであるＭＰ
１もより速やかにＯＮする。したがって、ＰＡＤの電圧はより速やかにＶＣＣＱに変化する。この結果、ドライバ回路１１が出力する信号波形は、より急峻に立ち上がることとなる。一方、複数のＮ型ＭＯＳＦＥＴ１１４について、ＯＮするトランジスタ本数を減少させると、定電流回路１１１が駆動する、複数のＮ型ＭＯＳＦＥＴ１１４に流れる電流量は減少する。そのため、フィードバック容量素子Ｃ１はより緩やかに放電され、Ｐ型ＭＯＳ
ＦＥＴであるＭＰ１がＯＮするまでの時間も遅くなる。したがって、ＰＡＤの電圧はより緩やかにＶＣＣＱに変化するため、ドライバ回路１１が出力する信号波形は、より緩やかに立ち上がることとなる。
【００４１】
次に、ドライバ回路１１及びドライバ回路１２のスルーレートの立ち下がり側を調整す
るには、定電流回路１１０のカレントミラー比を変える。これにより、フィードバック容量素子Ｃ２の充電時間が変化するので、立ち下がり時間Ｔｆを調整することができる。より具体的には、複数のＰ型ＭＯＳＦＥＴ１１３について、ＯＮするトランジスタ本数を増加させると、定電流回路１１０が駆動する、複数のＰ型ＭＯＳＦＥＴ１１３に流れる電流量が増加する。そのため、フィードバック容量素子Ｃ２は、より速やかに充電される。そのため、Ｎ型ＭＯＳＦＥＴであるＭＮ１もより速やかにＯＮする。したがって、ＰＡＤの電圧はより速やかにＶＳＳＱに変化する。この結果、ドライバ回路１１が出力する信号波
形は、より急峻に立ち下がることとなる。一方、複数のＰ型ＭＯＳＦＥＴ１１３について、ＯＮするトランジスタ本数を減少させると、定電流回路１１０が駆動する、複数のＰ型
ＭＯＳＦＥＴ１１３に流れる電流量は減少する。そのため、フィードバック容量素子Ｃ２はより緩やかに充電される。そのため、Ｎ型ＭＯＳＦＥＴであるＭＮ１がＯＮするまでの時間も遅くなる。したがって、ＰＡＤの電圧はより緩やかにＶＳＳＱに変化する。この結果、ドライバ回路１１及びドライバ回路１２が出力する信号波形は、より緩やかに立ち下がることとなる。
【００４２】（動作）
図６は、実施の形態１に係る差動出力回路７の動作フローを示すフローチャートである。上述したように、制御回路３４は、カウンタ３２及びカウンタ３３が示す値として許容できる閾値を記憶する閾値設定レジスタを備える。差動出力回路７の動作に先立って、例
えばＣＰＵ２が初期化ルーチンを実行して、閾値設定レジスタにカウンタ３２及びカウン
タ３３の差として許容される閾値が設定される。
【００４３】
差動出力回路７が動作を開始すると差動出力回路７は、差動出力端子ＤＰ及びＤＭから

10

20

30

40

50

(12)

JP 2021-77926 A 2021.5.20

差動出力信号を送信する（ステップＳ１０１）。差動出力回路７による差動出力信号の送信が開始されると、コンパレータ２０は、差動出力端子ＤＰに出力する信号の電圧と、基準電圧ＶＲＥＦ１及びＶＲＥＦ２とを比較し、ステータス信号ＤＰ＿ＣＯＭＰを出力する。同様に、コンパレータ２１は、差動出力端子ＤＭに出力する信号の電圧と、基準電圧Ｖ
ＲＥＦ１及びＶＲＥＦ２とを比較し、ステータス信号ＤＭ＿ＣＯＭＰを出力する。カウン
タ３２はステータス信号ＤＰ＿ＣＯＭＰに基づいて、ＤＰ端子のスルーレートをモニタするためのスルーレートカウントを実行する（ステップＳ１０２）。同様に、カウンタ３３は、ステータス信号ＤＭ＿ＣＯＭＰに基づいて、ＤＭ端子のスルーレートをモニタするためのスルーレートカウントを実行する（ステップＳ１０２）。
【００４４】
続いて、制御回路３４は、カウンタ３２及びカウンタ３３の値が予め決められた閾値内
に入っているか否かを判定する。カウンタ３２またはカウンタ３３のいずれか一方の値が閾値内に入っていない場合（ステップＳ１０３：ＮＯ）、制御回路３４は、スルーレート
調整用の制御信号ＳＬＥＷ＿ＤＰによりドライバ回路１１のスルーレートを調整するか、
制御信号ＳＬＥＷ＿ＤＭによりドライバ回路１２のスルーレートを調整する（ステップＳ１０４）。より具体的には、カウンタ３２またはカウンタ３３の値が予め決められた閾値
よりも小さい場合、スルーレートが小さく信号波形がより急峻であることを示している。
そのため、波形の立ち上がり、または立ち下がりを鈍らせるように調整する。一方、カウンタ３２またはカウンタ３３の値が予め決められた閾値よりも大きい場合、スルーレートが大きく信号波形が緩やかに変化していることを示している。そのため、信号をより急峻に変化するよう調整する。制御回路３４は、差動出力端子ＤＰ及びＤＭの両者に対してス
ルーレートの調整を行う。
【００４５】
ステップＳ１０３において、カウンタ３２及びカウンタ３３の値がともに閾値内に入っている場合（ステップＳ１０３：ＹＥＳ）、制御回路３４は、カウンタ３２の値とカウン
タ３３の値とを比較する（ステップＳ１０５）。以下では、カウンタ３２が示す値をＣＮ
ＴＤＰと呼ぶ。同様に、カウンタ３３が示す値をＣＮＴＤＮと呼ぶ。ＣＮＴＤＰとＣＮＴ
ＤＭとが等しい場合（ステップＳ１０５：ＹＥＳ）、差動出力回路７は差動出力信号のス
ルーレート調整を終了する。一方、ＣＮＴＤＰとＣＮＴＤＭとが不一致の場合（ステップＳ１０５：ＮＯ）、制御回路３４は、ＣＮＴＤＰがＣＮＴＤＭより小さいか否かを判定す
る（ステップＳ１０６）。ＣＮＴＤＰがＣＮＴＤＭより小さい場合（ステップＳ１０６：
ＹＥＳ）、制御回路３４は、制御信号ＳＬＥＷ＿ＤＰにより、差動出力端子ＤＰのスルー
レートを鈍らせるように調整する（ステップＳ１０７）。一方、ＣＮＴＤＰがＣＮＴＤＭ
以上である場合（ステップＳ１０６：ＮＯ）、制御回路３４は、制御信号ＳＬＥＷ＿ＤＭ
により、差動出力端子ＤＭのスルーレートを鈍らせるように調整する（ステップＳ１０８）。
【００４６】
ドライバ回路１１及び１２は、基準電流量でスルーレートを制御している。即ち、基準電流量が多くなると、スルーレートがより急峻となるよう調整され、基準電流量が少なくなると、スルーレートが緩やかになるよう調整される。例えば、スルーレート調整用の制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭは、カウンタ値とスルーレートの変動量を対応づける予め用意されたテーブルと、ＣＮＴＤＰ及びＣＮＴＤＭの値とに基づいて決定される。
【００４７】
差動出力端子ＤＰのスルーレートと差動出力端子ＤＭのスルーレートの差分の調整は、スルーレートをより鈍らせる方向で調整する方が消費電力の点で優位であり、かつ、ＥＭ
Ｉ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の点でも、低ノイズのため優位である。しかし、スルーレートを鈍らせて調整するか、または、スルーレート
を急峻にして調整するかは、インタフェースの規格等の要因によっても変わり得る。
【００４８】

10

20

30

40

50

(13)

JP 2021-77926 A 2021.5.20（効果）
実施の形態１に係る差動出力回路７は、出力回路１１２のスルーレートを制御するための定電流回路１１０及び１１１を具備するドライバ回路１１及び１２と、コンパレータ２
０及び２１と、制御回路３４とを備える。制御回路３４は、コンパレータ２０及び２１が出力するステータス信号ＣＯＭＰ＿ＤＰ及びＣＯＭＰ＿ＤＭに基づいて、ドライバ回路１
１及び１２の定電流回路が駆動する電流量を調整し、差動出力端子ＤＰ及びＤＭに出力される信号波形のスルーレートを調整する。このため、差動出力信号の電気的特性が、製造ばらつき、電圧、または温度により変動するのを抑止することができる。また、実施の形
態１に係る半導体装置１において、調整制御回路３０は、差動出力端子ＤＰ及びＤＭから出力される差動出力信号のスルーレートを自動的に調整するため、差動出力信号のドライ
バ回路の設計が容易になり、素子サイズの縮小によりチップ面積を低減することができる。
【００４９】［実施の形態１の変形例］
実施の形態１に係る半導体装置１では、半導体装置１の起動後に、制御回路３４が、カウンタ３２及び３３の値に基づいて、制御信号ＳＬＥＷ＿ＤＰ、ＳＬＥＷ＿ＤＭを生成することにより、差動出力信号のスルーレートを調整していた。しかし、半導体装置１の出荷テスト時にテスタでスルーレートを調整し、最適なＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭ
を決めることができる。そこで、制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭの値を、出荷テスト時に決められた値に固定した後、半導体装置１を出荷しても良い。例えば、半導体装置１に内蔵される不揮発性メモリ（図示しない）に信号値を書き込むことで、ＳＬＥ
Ｗ＿ＤＰ及びＳＬＥＷ＿ＤＭの値を、出荷前に決められた値に固定することができる。ただし、実施の形態１の変形例に係る半導体装置１において、テスト時に調整できるのは、プロセスの影響に関するスルーレート変動のみである。これとは別に、半導体装置１が動作する度に、調整制御回路３０によるスルーレートの自動調整機能を利用することもできる。この場合、電圧または温度に応じた電気的特性の変動も、調整制御回路３０により調整可能である。
【００５０】（効果）
実施の形態１の変形例に係る半導体装置１によれば、調整制御回路３０が出力する制御
信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭの値は出荷前に決められた値に固定されている。
このため、差動出力回路７が動作を開始する度に、プロセスの影響に関するスルーレート
変動を調整する必要がない。したがって、実施の形態１の変形例によれば、実施の形態１より容易に差動出力信号の電気的特性を満足することができる。
【００５１】［実施の形態２］
次に実施の形態２について説明する。図７は、実施の形態２に係る差動出力回路７Ａの構成例を示すブロック図である。実施の形態２に係る差動出力回路７Ａは、実施の形態１に係る差動出力回路７と比較して、遅延調整回路２２及び２３を備える点と、コンパレー
タ２０及び２１に代えてコンパレータ２０Ａ及び２１Ａを備える点と、調整制御回路３０に代えて調整制御回路３０Ａを備える点と、ドライバ回路１１及び１２に代えてドライバ
回路１１Ａ及び１２Ａを備える点と、で異なる。これ以外の構成及び動作については、実施の形態１で説明した半導体装置１と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。
【００５２】
実施の形態１に係る差動出力回路７は、スルーレートの調整を行ったが、実施の形態２に係る差動出力回路７Ａは、クロスポイントの調整を行う。
【００５３】
コンパレータ２０Ａは、差動出力端子ＤＰの電圧が基準電圧ＶＲＥＦ３以上の場合に、ステータス信号ＤＰ＿ＣＯＭＰとしてＨレベルを出力する電圧比較回路である。同様に、

10

20

30

40

50

(14)

JP 2021-77926 A 2021.5.20

コンパレータ２１Ａは、差動出力端子ＤＭの電圧が基準電圧ＶＲＥＦ３以上の場合に、ス
テータス信号ＤＭ＿ＣＯＭＰとしてＨレベルを出力する電圧比較回路である。
【００５４】
調整制御回路３０Ａは、カウント部３１Ａと、制御回路３４Ａと、を備える。調整制御
回路３０Ａは、カウンタ３２のカウント値とカウンタ３３のカウント値との差分として検出した遅延時間差に基づいて、遅延調整回路２２及び２３の遅延時間を調整する。即ち、調整制御回路３０Ａは、制御信号ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭにより、遅延調
整回路２２及び２３の遅延時間を調整する。換言すると、調整制御回路３０Ａは、ドライ
バ回路１１の出力波形の立ち上がりとドライバ回路１２の出力波形の立ち下がりとの間の遅延時間差、または、ドライバ回路１１の出力波形の立ち下がりとドライバ回路１２の出力波形の立ち上がりとの間の遅延時間差を、カウンタ３２及びカウンタ３３が出力する各々のカウント値に基づいて検出する。
【００５５】
カウンタ３２は、ＤＰ＿ＣＯＭＰ信号がＨレベルであることを検出して、カウント動作を行う回路である。同様に、カウンタ３３は、ＤＭ＿ＣＯＭＰ信号がＨレベルであることを検出して、カウント動作を行う回路である。カウンタ部３１Ａの構成の詳細については、図８を用いて後述する。
【００５６】
制御回路３４Ａは、カウンタ３２及びカウンタ３３の示す値に基づいて、遅延調整回路
２２及び２３の遅延時間を調整するための制御信号ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿Ｄ
Ｍを生成するための回路である。制御回路３４Ａは、カウンタ３２及び３３の差分として許容できる閾値を予め記憶するためのレジスタ（図示しない）を備える。制御回路３４Ａは、例えば、ＣＰＵやデコーダとして構成することが可能である。制御回路３４Ａがデコーダとして構成される場合、カウンタ３２及びカウンタ３３の値をデコードして、制御信号ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭが生成される。また、制御回路３４ＡがＣＰＵ（例えば、ＣＰＵ２）で構成される場合、ＣＰＵは、カウンタ３２及びカウンタ３３のカウント値に基づいて、制御信号ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭに出力すべき値を算出する。ＣＰＵは、算出した出力すべき値に基づいて、ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡ
Ｙ＿ＤＭを出力するためのレジスタ（図示しない）に、予め決められた値を書き込む。
【００５７】
遅延調整回路（第１の遅延制御回路）２２は、制御信号ＤＥＬＡＹ＿ＤＰに基づいて、
データラインの遅延量を変更するための回路である。同様に、遅延調整回路（第２の遅延制御回路）２３は、制御信号ＤＥＬＡＹ＿ＤＭに基づいて、データラインの遅延量を変更するための回路である。このように、調整制御回路３０Ａは、制御信号ＤＥＬＡＹ＿ＤＰとＤＥＬＡＹ＿ＤＭを制御することにより、差動出力端子ＤＰ及びＤＭに出力されるデー
タの遅延量を調整することができる。遅延調整回路２２及び２３の詳細は、図９及び図１０を用いて、後述する。
【００５８】
図８は、実施の形態２に係るカウント部３１Ａの構成例を示すブロック図である。カウント部３１Ａは、ＸＯＲ回路３１０とＡＮＤ回路３１１及び３１２と、リングオシレータ（ＲＯＳＣ）３１３及び３１４と、カウンタ３２及び３３を含む。ＸＯＲ回路３１０は、
ＤＰ＿ＣＯＭＰ及びＤＭ＿ＣＯＭＰのＸＯＲをとる回路である。ＸＯＲ回路３１０の出力
信号は、ＡＮＤ回路３１１及び３１２に入力される。ＡＮＤ回路３１１は、ＤＰ＿ＣＯＭ
Ｐ信号がＨレベルの場合のみ、ＸＯＲ回路３１０の出力をリングオシレータ３１３に伝播させる機能を有する。また、ＡＮＤ回路３１２は、ＤＭ＿ＣＯＭＰ信号がＨレベルの場合のみ、ＸＯＲ回路３１０の出力をリングオシレータ３１４に伝播させる機能を有する。リングオシレータ３１３が出力するクロック信号ＤＰ＿ＣＮは、カウンタ３２に入力される。リングオシレータ３１４が出力するクロック信号ＤＭ＿ＣＮは、カウンタ３３に入力される。
【００５９】

10

20

30

40

50

(15)

JP 2021-77926 A 2021.5.20

図８の左下のタイミングチャートは、ＤＰが立ち上がり、ＤＭが立ち下がる場合の波形が示されている。ＤＰ側の変化が早い場合は、ＤＰ立ち上がりからＤＭ立ち下がりまでの間、ＤＰ＿ＣＮにクロックパルスが出力される。一方、クロック信号ＤＭ＿ＣＮにはクロックパルスが出力されない。図８の右下のタイミングチャートは、ＤＰが立ち下がり、Ｄ
Ｍが立ち上がる場合の波形を示している。ＤＰの変化が早い場合は、クロック信号ＤＰ＿
ＣＮにはクロックパルスが出力されない。一方、ＤＰ立ち下がりからＤＭ立ち上がりまでの間、クロック信号ＤＭ＿ＣＮにクロックパルスが出力される。
【００６０】
図８には、カウント部３１Ａがリングオシレータ３１３及び３１４を備える構成例が示されているが、カウント部３１Ａの構成例はこれに限られない。カウント部３１は外部より基準クロックを受信しても良い。この場合、カウンタ３２及び３３は、基準クロックを基準として、ＤＰとＤＭの遅延時間だけ、カウントする構成とすることが可能である。
【００６１】
次に、図９及び図１０を用いて、遅延調整回路２２及び２３の詳細について説明する。
図９は、実施の形態２に係る遅延調整回路２２の構成例を示すブロック図である。図１０は、遅延調整回路２２の内部信号のタイミングチャートである。遅延調整回路２３も、同様に、図９のように構成されるので、説明を省略する。遅延調整回路２２は、ＲＩＳＥ遅延調整回路２２０と、ＦＡＬＬ遅延調整回路２３０と、を備える。ＲＩＳＥ遅延調整回路
２２０は、信号ＰＥＮ＿ＩＮを受信し、信号ＰＥＮ＿ＯＵＴを出力する。ＰＥＮ＿ＩＮ及びＰＥＮ＿ＯＵＴは、出力回路１１２のＰ型ＭＯＳＦＥＴであるＭＰ１のＯＮまたはＯＦ
Ｆを制御するための制御信号である。ＲＩＳＥ遅延調整回路２２０は、ＰＥＮ＿ＯＵＴが立ち上がるタイミングを調整することにより、ＭＰ１がＯＮしてＤＰが立ち上がるタイミ
ングを調整する。一方、ＦＡＬＬ遅延調整回路２３０は、信号ＮＥＮ＿ＩＮを受信し、信号ＮＥＮ＿ＯＵＴを出力する。ＮＥＮ＿ＩＮ及びＮＥＮ＿ＯＵＴは、出力回路１１２のＮ
ＭＯＳトランジスタＭＮ１のＯＮまたはＯＦＦを制御するための制御信号である。ＦＡＬ
Ｌ遅延調整回路２３０は、ＮＥＮ＿ＯＵＴが立ち上がるタイミングを調整することにより、ＭＮ１がＯＮしてＤＰが立ち下がるタイミングを調整する。
【００６２】
図９を参照して、ＲＩＳＥ遅延調整回路２２０は、複数の遅延素子２２１と、マルチプ
レクサ（ＭＵＸ）２２２と、ＡＮＤ回路２２３とを備える。ＲＩＳＥ遅延調整回路２２０は、入力された信号ＰＥＮ＿ＩＮから異なる伝播遅延を有する複数の信号を生成する。信
号２２４は、信号ＰＥＮ＿ＩＮをバッファリングして生成された信号である。信号群２２５は、異なる遅延値あるいは異なる段数の遅延素子２２１を伝播することにより、異なる
伝播遅延値を有する複数の信号である。異なる伝播遅延を有する信号群２２５は、マルチプレクサ（ＭＵＸ）２２２に入力され、制御信号ＤＥＬＡＹ＿ＤＰに基づいて、所望の遅延値をもつ信号２２６が選択されて、ＡＮＤ回路２２３のＢ端子に入力される。ＡＮＤ回
路２２３のＡ端子には、信号２２４が入力される。遅延調整回路２２の出力信号ＰＥＮ＿
ＯＵＴは、ＡＮＤ回路２２３により信号２２４と所望の遅延値をもつ信号２２６との論理積をとり生成される。これにより、ＲＩＳＥ遅延調整回路２２０は、信号ＰＥＮ＿ＩＮに対して、所望の値だけ立ち上がりを遅延させた信号をＰＥＮ＿ＯＵＴに出力することができる。図１０には、ＰＥＮ＿ＯＵＴの立ち上がりエッジが遅延する様子が示されている。
ＲＩＳＥ遅延調整回路２２０は、ＡＮＤ回路２２３により、ＰＥＮ＿ＩＮの立ち下がり側を遅延させずにＰＥＮ＿ＯＵＴに伝播させる。図１０には、ＰＥＮ＿ＯＵＴの立ち下がり
エッジが遅延せずに出力されている様子が示されている。ＰＥＮ＿ＩＮの立ち下がり側を遅延させない理由は、ＭＰ１のＯＦＦ制御の遅れにより、ＭＰ１とＭＮ１に貫通電流が流れることを防止するためである。図１０には、ＰＥＮ＿ＯＵＴがＨレベルにある間、ＰＭＯＳトランジスタＭＰ１がＯＮすることが示されている。
【００６３】
再び図９を参照して、ＦＡＬＬ遅延調整回路２３０は、複数の遅延素子２３１と、マル
チプレクサ（ＭＵＸ）２３２と、ＯＲ回路２３３とを備える。ＦＡＬＬ遅延調整回路２３

10

20

30

40

50

(16)

JP 2021-77926 A 2021.5.20０は、入力された信号ＮＥＮ＿ＩＮから異なる伝播遅延を有する複数の信号を生成する。
信号２３４は、信号ＮＥＮ＿ＩＮをバッファリングして生成された信号である。信号群２３５は、異なる遅延値あるいは異なる段数の遅延素子２３１を伝播することにより、異なる伝播遅延値を有する複数の信号である。信号群２３５は、マルチプレクサ（ＭＵＸ）２
３２に入力され、制御信号ＤＥＬＡＹ＿ＤＭに基づいて、所望の遅延値をもつ信号２３６が選択されて、ＯＲ回路２３３のＤ端子に入力される。ＯＲ回路２３３のＣ端子には、信号２３４が入力される。ＦＡＬＬ遅延調整回路２３０の出力信号ＮＥＮ＿ＯＵＴは、ＯＲ
回路２３３により信号２３４と所望の遅延値をもつ信号２３６との論理和をとり生成される。これにより、ＦＡＬＬ遅延調整回路２３０は、信号ＮＥＮ＿ＩＮに対して所望の値だ
け信号の立ち下がりを遅延させた信号を、ＮＥＮ＿ＯＵＴに出力することができる。図１０には、ＮＥＮ＿ＯＵＴの立ち下がりエッジが遅延する様子が示されている。ＦＡＬＬ遅延調整回路２３０は、ＯＲ回路２３３により、ＮＥＮ＿ＩＮの立ち上がり側を遅延させずにＮＥＮ＿ＯＵＴに伝播させる。図１０には、ＮＥＮ＿ＯＵＴの立ち上がりエッジが遅延せずに出力される様子が示されている。ＮＥＮ＿ＩＮの立ち上がり側を遅延させない理由
は、ＭＮ１のＯＦＦ制御の遅れにより、ＭＰ１とＭＮ１に貫通電流が流れることを防止するためである。図１０には、ＮＥＮ＿ＯＵＴがＨレベルにある間、ＮＭＯＳトランジスタ
ＭＮ１がＯＦＦすることが示されている。
【００６４】
なお、図９において、ＲＩＳＥ遅延調整回路２２０及びＦＡＬＬ遅延調整回路２３０は、それぞれ複数の遅延素子２２１及び２３１を有しているが、遅延調整回路２２の構成はこれに限られない。
【００６５】
図１１は、実施の形態２に係るドライバ回路１１Ａの構成例を示すブロック図である。
実施の形態１に係るドライバ回路１１と異なり、ドライバ回路１１Ａは、ＭＰ３及びＭＮ３から構成されるインバータ回路の入力として、ＰＥＮ＿ＤＰに代えて遅延調整回路２２が出力する信号ＰＥＮ＿ＯＵＴを受信している。また、ドライバ回路１１Ａは、ＭＰ４及びＭＮ４から構成されるインバータ回路の入力として、ＮＥＮ＿ＤＰに代えて遅延調整回
路２２が出力する信号ＮＥＮ＿ＯＵＴを受信している。ドライバ回路１１Ａは、ＰＥＮ＿
ＯＵＴ及びＮＥＮ＿ＯＵＴにより、出力回路１１２の変化タイミングを調整することができる。
【００６６】（動作）
図１２は、実施の形態２に係る差動出力回路７Ａが出力する差動出力信号の波形の一例を示すタイミングチャートである。図１２には、差動出力端子ＤＰ及びＤＭから出力される差動出力信号の波形と、コンパレータ２０及び２１が出力するステータス信号ＤＰ＿Ｃ
ＯＭＰ及びＤＭ＿ＣＯＭＰの波形と、が示されている。コンパレータ２０Ａ及び２１Ａは、ＤＰ及びＤＭの電圧が、基準電圧ＶＲＥＦ３とクロスする点をモニタする。ここで、基準電圧ＶＲＥＦ３の値は、例えば、電源電圧ＶＤＤの１／２であるが、規格等により調整
したい範囲で任意に決めることも可能である。図１２では、ＤＰがＬレベルからＨレベルに変化し、ＤＭがＨレベルからＬレベルに変化している。
【００６７】
コンパレータ２０Ａは、ＤＰの電圧がＬレベルからＨレベルに変化する場合は、ＶＤＤ／２以上になるとＤＰ＿ＣＯＭＰにＨレベルを出力する。コンパレータ２１Ａは、ＤＭの電圧がＨからＬに変化する場合は、ＶＤＤ／２以下になるとＤＭ＿ＣＯＭＰにＨレベルを出力する。カウンタ３２及び３３は、ＤＰ＿ＣＯＭＰ及びＤＭ＿ＣＯＭＰに基づいて、Ｄ
Ｐの立ち上がりとＤＭの立ち下がりの遅延時間差、または、ＤＰの立ち下がりとＤＭの立
ち上がりの遅延時間差をカウントする。制御回路は、カウンタ３２及び３３が示すカウン
ト値に基づいて、遅延調整用の制御信号ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭを生成し、差動出力端子ＤＰ及びＤＭの信号遅延を調整する。
【００６８】

10

20

30

40

50

(17)

JP 2021-77926 A 2021.5.20

図１２を参照して、破線で示される波形は、このようにしてＤＰの出力波形を遅延させて得られた遅延後のＤＰの波形である。実線のＤＭの波形と破線のＤＰの波形とはＶＤＤ／２で交わっている。即ち、差動出力信号のクロスポイントは、ＶＤＤ／２に調整されている。
【００６９】
図１３は、制御回路３４Ａによるクロスポイント調整フローを示すフローチャートである。まず、差動出力回路７Ａは、差動出力信号を送信する（ステップＳ２０１）。続いて、カウンタ３２及び３３は、差動出力端子ＤＰ及びＤＭのクロスポイントの時間差をカウントする（ステップＳ２０２）。実施の形態２に係る制御回路３４Ａは、カウンタ３２及
び３３の差分として許容できる閾値を予め記憶するためのレジスタ（図示しない）を備えている。制御回路３４Ａは、カウンタ３２及び３３の示す値を参照して、ＤＰ及びＤＭのクロスポイントの時間差が予め決められた閾値以下か否かを判定する（ステップＳ２０３）。ＤＰ及びＤＭのクロスポイントの時間差が閾値より大きい場合（ステップＳ２０３：
ＮＯ）、制御回路３４Ａは、ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭで遅延調整回路２２及び２３の遅延を調整するため、ＤＰ側とＤＭ側のどちらの変化タイミングの方が早いかを判定する（ステップＳ２０４）。ＤＰが基準電圧ＶＲＥＦ３と交わる時刻が、ＤＭが基
準電圧ＶＲＥＦ３と交わる時刻より早い場合（ステップＳ２０４：ＹＥＳ）は、ＤＰ側の遅延調整用の制御信号ＤＥＬＡＹ＿ＤＰにより、ＤＰ側に遅延を挿入する（ステップＳ２０５）。ＤＰ側の遅延を調整した後、ＤＰ及びＤＭのクロスポイントの時間差が閾値以下に改善されたか否かを判断するため、制御回路３４Ａによる制御は、ステップＳ２０２の処理に遷移する。一方、ＤＭが基準電圧ＶＲＥＦ３と交わる時刻が、ＤＰが基準電圧ＶＲ
ＥＦ３と交わる時刻より早い場合（ステップＳ２０４：ＮＯ）、遅延調整用の制御信号Ｄ
ＥＬＡＹ＿ＤＭにより、ＤＭ側に遅延を挿入する（ステップＳ２０６）。ＤＭ側の遅延を調整した後、ＤＰ及びＤＭのクロスポイントの時間差が閾値以下に改善されたか否かを判断するため、制御回路３４Ａによる制御は、ステップＳ２０２の処理に遷移する。
【００７０】（効果）
実施の形態２に係る差動出力回路７Ａは、実施の形態１に係る差動出力回路７と比較して、コンパレータ２０及び２１に代えて、コンパレータ２０Ａ及び２１Ａを備える。また、実施の形態２に係る差動出力回路７Ａは、遅延調整回路２２及び２３を備える。このため、遅延調整回路２２及び２３により、ドライバ回路１１Ａ及び１２Ａが差動出力信号を出力するタイミングを遅らせることができる。したがって、差動出力回路７Ａは、ＤＰとＤＭのクロスポイントを調整することができる。その結果、例えばＵＳＢ等の規格で定められた電気的特性について、プロセス、電圧、及び温度の変動による影響を抑止し、規格を満足する差動出力信号を出力することが容易となる。
【００７１】
実施の形態２においても、実施の形態１の変形例と同様、出荷時にテスタで半導体装置をテストした結果に基づいて、ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭを固定することが可能である。この場合、ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭの値は、例えば、半導体装置に内蔵される不揮発性メモリ（図示しない）に記憶することができる。
【００７２】
また、図７において遅延調整回路２２及び２３は、ドライバ回路１１Ａ及び１２Ａの外部にあるものとして説明したが、差動出力回路７Ａの構成はこれに限られない。遅延調整
回路２２及び２３は、それぞれ、ドライバ回路１１Ａ及び１２Ａに含まれる構成であっても良い。
【００７３】
更に、実施の形態２に係る制御回路３４Ａとしては、例えばＣＰＵを利用することができる。また、制御回路３４Ａは、専用のデコーダであっても良い。
【００７４】［実施の形態３］

10

20

30

40

50

(18)

JP 2021-77926 A 2021.5.20

次に実施の形態３について説明する。図１４は、実施の形態３に係る差動出力回路７Ｂの構成例を示すブロック図である。実施の形態３に係る差動出力回路７Ｂは、実施の形態
１に係る差動出力回路７と比較して、遅延調整回路２２及び２３を具備する点と、コンパ
レータ２０及び２１に代えてコンパレータ２０Ｂ及び２１Ｂを具備する点と、カウント部
３１に代えてカウント部３１Ｂを具備する点と、制御回路３４Ｂが制御信号ＳＬＥＷ＿Ｄ
Ｐ及びＳＬＥＷ＿ＤＭに加えて、ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭをも出力する点で異なる。これ以外の構成及び動作については、実施の形態１で説明した半導体装置１と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。
【００７５】
実施の形態３に係る差動出力回路７Ｂは、実施の形態１に係る差動出力回路７のスルー
レート調整機能と、実施の形態２に係る差動出力回路７Ａのクロスポイント調整機能の両方の調整機能を有する。
【００７６】
遅延調整回路２２及び２３は、実施の形態２で説明した差動出力回路７Ａと同一の遅延調整回路である。
【００７７】
コンパレータ２０Ｂは、差動出力端子ＤＰの電圧と、３つの基準電圧ＶＲＥＦ１、ＶＲ
ＥＦ２、及びＶＲＥＦ３との大小関係を比較する電圧比較回路である。同様に、コンパレ
ータ２１Ｂは、差動出力端子ＤＭの電圧と、３つの基準電圧ＶＲＥＦ１、ＶＲＥＦ２、及びＶＲＥＦ３との大小関係を比較する電圧比較回路である。
【００７８】
調整制御回路３０Ｂは、カウント部３１Ｂと、制御回路３４Ｂと、を備える。調整制御
回路３０Ｂは、カウンタ３２のカウント値とカウンタ３３のカウント値に基づいて、ドラ
イバ回路１１及び１２に、それぞれ、制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭを出力する。また、調整制御回路３０Ｂは、カウンタ３２のカウント値とカウンタ３３のカウン
ト値に基づいて、遅延調整回路２２及び２３に、それぞれ、制御信号ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭを出力する。
【００７９】
カウント部３１Ｂは、実施の形態１に係るカウント部３１、及び、実施の形態２に係るカウント部３１Ａの両機能を有する。カウント部３１Ｂは、実施の形態１と同様に制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭにより制御を行うステップにあるか、実施の形態２と同様にＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭにより制御を行うステップにあるか、に基づいて、それぞれに適したカウント動作を行う。
【００８０】
制御回路３４Ｂは、ドライバ回路１１及び１２に対して、制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭを送信するとともに、遅延調整回路２２及び２３に対して制御信号ＤＥＬ
ＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭを送信する。
【００８１】（動作）
図１５は、差動出力回路７Ｂが出力する差動出力信号のタイミングチャートである。実施の形態３に係る差動出力回路７Ｂは、図１５（ａ）に示されるように、まず、Ｔｒ／Ｔ
ｆ、即ち、スルーレートを調整する。続いて、差動出力回路７Ｂは、図１５（ｂ）に示されるように、遅延調整回路を用いてクロスポイントの調整を行う。
【００８２】
図１６は、実施の形態３に係る差動出力回路７Ｂの動作フローを示すフローチャートである。ステップＳ１０１からＳ１０８については、実施の形態１に係るフローチャート図である図６と同様であるので、説明を省略する。ステップＳ１０５においてＣＮＴＤＰとＣＮＴＤＭとが一致する場合（ステップＳ１０５：ＹＥＳ）、カウンタ３２及びカウンタ
３３は、クロスポイントの時間差をカウントする動作モードに切り替わる（ステップＳ２０２）。ステップＳ２０２からＳ２０６までの動作は、実施の形態２に係るフローチャー

10

20

30

40

50

(19)

JP 2021-77926 A 2021.5.20

トである図１３と同様であるので、説明を省略する。クロスポイントの時間差が閾値以下である場合（ステップＳ２０３：ＹＥＳ）、差動出力回路７Ｂによる差動出力信号の調整
動作は終了する。このように、実施の形態３では、スルーレートを調整した後、クロスポ
イントの調整を行う。これは、スルーレートを変更するとクロスポイントも変わってしまうため、先にスルーレートを調整し、スルーレートを決めた後でクロスポイントの遅延差を調整する方が、調整効率が良いためである。
【００８３】（効果）
実施の形態３に係る差動出力回路７Ｂは、実施の形態１の差動出力回路７に対して、更に遅延調整回路２２及び２３を具備する。また、コンパレータ２０Ｂは、差動出力端子ＤＰの電圧と、基準電圧ＶＲＥＦ１、ＶＲＥＦ２、及びＶＲＥＦ３との電圧を比較することができる。同様に、コンパレータ２１Ｂは、差動出力端子ＤＭの電圧と、基準電圧ＶＲＥ
Ｆ１、ＶＲＥＦ２、及びＶＲＥＦ３との電圧を比較することができる。調整制御回路３０
Ｂは、スルーレートを調整するための制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭと、ク
ロスポイントを調整するための制御信号ＤＥＬＡＹ＿ＤＰ及びＤＥＬＡＹ＿ＤＭを生成する。このため、差動出力回路７Ｂは、スルーレート調整とクロスポイント調整の両方を行うことができる。したがって、差動出力回路７Ｂが出力する差動出力信号に関してスルー
レート及びクロスポイントの電気的特性が規格化されている場合にも、差動出力回路７Ｂ
は、プロセス、電圧、及び温度の影響を除去して規格を満足する差動出力信号を容易に出力することができる。
【００８４】［実施の形態４］
次に実施の形態４について説明する。実施の形態４に係る差動出力回路７Ｃは、クロス
ポイント調整を、スルーレートを調整することで実現する。
【００８５】（構成）
図１７は、実施の形態４に係る差動出力回路７Ｃの構成例を示すブロック図である。実施の形態４に係る差動出力回路７Ｃは、実施の形態１に係る差動出力回路７と比較して、コンパレータ２０及び２１に代えて、コンパレータ２０Ｃ及び２１Ｃを備える点で異なる。これ以外の構成及び動作については、実施の形態１で説明した差動出力回路７と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。
【００８６】
コンパレータ２０Ｃは、差動出力端子ＤＰの電圧と基準電圧ＶＲＥＦ３とを比較する電圧比較回路である。コンパレータ２０Ｃは、差動出力端子ＤＰの電圧がＬレベルからＨレ
ベルに変化する場合には、基準電圧ＶＲＥＦ３以上の場合に、ＤＰ＿ＣＯＭＰ信号としてＨレベルを出力する。また、コンパレータ２０Ｃは、ＤＰの電圧がＨレベルからＬレベルに変化する場合には、基準電圧ＶＲＥＦ３以下の場合に、ＤＰ＿ＣＯＭＰ信号としてＨレベルを出力する。
【００８７】
同様に、コンパレータ２１Ｃは、差動出力端子ＤＭの電圧と基準電圧ＶＲＥＦ３とを比較する電圧比較回路である。コンパレータ２１Ｃは、差動出力端子ＤＭの電圧がＬレベル
からＨレベルに変化する場合には、基準電圧ＶＲＥＦ３以上の場合に、ＤＭ＿ＣＯＭＰ信号としてＨレベルを出力する。また、コンパレータ２１Ｃは、ＤＭの電圧がＨレベルからＬレベルに変化する場合には、基準電圧ＶＲＥＦ３以下の場合に、ＤＭ＿ＣＯＭＰ信号としてＨレベルを出力する。
【００８８】
調整制御回路３０Ｃは、カウンタ３２または３３が示す値に基づいて、ドライバ回路１
１及び１２のスルーレートを制御するための制御信号ＳＬＥＷ＿ＤＰ及びＳＬＥＷ＿ＤＭ
を出力する回路である。ドライバ回路１１は、ＳＬＥＷ＿ＤＰに基づいて、定電流回路１１０及び１１１のカレントミラーの比を制御して、基準電流を調整する。定電流回路１１

10

20

30

40

50

(20)

JP 2021-77926 A 2021.5.20

０及び１１１の基準電流が調整されるため、フィードバック容量素子Ｃ１及びＣ２の充放電に要する時間が変化する。その結果、差動出力端子ＤＰに出力される差動出力信号のス
ルーレートが調整される。同様に、ドライバ回路１２は、ＳＬＥＷ＿ＤＭに基づいて、定電流回路１１０及び１１１のカレントミラーの比を制御して、基準電流を調整する。定電流回路１１０及び１１１の基準電流が調整されるため、フィードバック容量素子Ｃ１及びＣ２の充放電に要する時間が変化する。その結果、差動出力端子ＤＭに出力される差動出力信号のスルーレートが調整される。調整制御回路３０Ｃは、差動出力端子ＤＰ及びＤＭに出力する信号のスルーレートを調整することにより、両信号のクロスポイントを調整する。
【００８９】（動作）
調整制御回路３０Ｃでは、差動出力端子ＤＰまたはＤＭのいずれか一方が先にＶＤＤ／２に到達してから、ＤＰまたはＤＭの他方がＶＤＤ／２に到達するまでの時間差が、カウンタ３２またはカウンタ３３でカウントされる。換言すると、調整制御回路３０Ｃでは、ステータス信号ＤＰ＿ＣＯＭＰまたはＤＭ＿ＣＯＭＰの一方が活性化されてから、他方が活性化されるまでの時間差が、カウンタ３２またはカウンタ３３でカウントされる。より具体的には、差動出力端子ＤＰの方が差動出力端子ＤＭより先にＶＤＤ／２に到達する場
合には、カウンタ３２によりカウント動作が行われる。一方、差動出力端子ＤＭの方が差
動出力端子ＤＰより先にＶＤＤ／２に到達する場合には、カウンタ３３によりカウント動作が行われる。
【００９０】
図１８は、実施の形態４に係る差動出力回路７Ｃが出力する差動出力信号のタイミング
チャートである。図１８に示される例では、差動出力端子ＤＰの波形がＬレベルからＨレ
ベルに変化する際にＶＤＤ／２に到達する時刻Ｔ１は、差動出力端子ＤＭの波形がＨレベ
ルからＬレベルに変化する際にＶＤＤ／２に到達する時刻Ｔ２より早い。このため、実線で示される調整前のＤＰの波形と、実線で示される調整前のＤＭの波形とはＶＤＤ／２より高い電圧で波形がクロスしている。カウンタ３２は、時刻Ｔ１から時刻Ｔ２までの間、カウント動作を行う。制御回路３４Ｃは、カウンタ３２の示す値に基づいて、差動出力端子ＤＰのスルーレートを調整するために、ＳＬＥＷ＿ＤＰ信号を生成する。ドライバ回路
１１は、制御信号ＳＬＥＷ＿ＤＰに基づいて、差動出力端子ＤＰのスルーレートを、より緩やかにＬレベルからＨレベルに変化するように調整する。その結果、図１８に示される
ように、差動出力端子ＤＰの立ち上がり波形は、破線のように変化する。これにより、差動出力回路７Ｃは、差動出力端子ＤＰ及びＤＭのクロスポイントを、ＶＤＤ／２に調整することができる。
【００９１】（効果）
実施の形態４に係る差動出力回路７Ｃは、実施の形態１に係る差動出力回路７と比較して、コンパレータ２０及び２１に代えて、コンパレータ２０Ｃ及び２１Ｃを備えている。
このため、コンパレータ２０Ｃ及び２１Ｃは、１つの基準電圧ＶＲＥＦ３に基づき、かつ、遅延制御回路を具備することなく、差動出力信号のクロスポイントを調整することができる。この結果、差動出力回路７Ｃは、プロセス、電圧、及び温度の影響を除去して、規格等で定められた電気的特性を満足する差動出力信号を容易に出力することができる。
【００９２】
以上、本発明によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。
【符号の説明】【００９３】
１ 半導体装置
２ ＣＰＵ

10

20

30

40

50

(21)

３ ＲＯＭ
４ ＲＡＭ
５ 論理回路６ ＵＳＢトランシーバ
７、７Ａ、７Ｂ、７Ｃ 差動出力回路
９ 周辺機器
１１、１２ ドライバ回路
１３ ドライバ制御回路
１４ 基準電流生成回路
２０、２０Ａ、２０Ｂ、２０Ｃ コンパレータ
２１、２１Ａ、２１Ｂ、２１Ｃ コンパレータ
２２、２３ 遅延調整回路
３０、３０Ａ、３０Ｂ、３０Ｃ 調整制御回路
３１、３１Ａ、３１Ｂ、３１Ｃ カウント部
３２、３３ カウンタ
３４、３４Ａ、３４Ｂ、３４Ｃ 制御回路
９０ ホストコンピュータ
９１ 半導体装置
９２ ＵＳＢトランシーバ
１１０、１１０Ａ 定電流回路
１１１、１１１Ａ 定電流回路
１１２ 出力回路
２２０ ＲＩＳＥ遅延調整回路
２３０ ＦＡＬＬ遅延調整回路
２２１、２３１ 遅延素子
２２２、２３２ マルチプレクサ（ＭＵＸ）
２２３ ＡＮＤ回路
２３３ ＯＲ回路
２２４、２３４ 信号
２２５、２３５ 信号群
２２６、２３６ 信号
３１０ ＸＯＲ回路
３１１、３１２ ＡＮＤ回路
３１３、３１４ リングオシレータ（ＲＯＳＣ）
Ｃ１、Ｃ２ フィードバック容量素子
ＤＥＬＡＹ＿ＤＰ、ＤＥＬＡＹ＿ＤＭ 制御信号
ＤＰ＿ＣＮ、ＤＭ＿ＣＮ クロック信号
ＤＰ、ＤＭ 差動出力端子
ＤＰ＿ＣＯＭＰ、ＤＭ＿ＣＯＭＰ ステータス信号
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４ Ｎ型ＭＯＳＦＥＴ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４ Ｐ型ＭＯＳＦＥＴＰＥＮ＿ＩＮ、ＮＥＮ＿ＩＮ 信号
ＰＥＮ＿ＯＵＴ、ＮＥＮ＿ＯＵＴ 信号
ＰＥＮ＿ＤＰ、ＮＥＮ＿ＤＰ、ＰＥＮ＿ＤＭ、ＮＥＮ＿ＤＭ
ＳＬＥＷ＿ＤＰ、ＳＬＥＷ＿ＤＭ 制御信号
ＶＣＣ、ＶＣＣＱ、ＶＤＤ 電源電圧
ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３ 基準電圧
ＶＳＳ、ＶＳＳＱ 接地電圧

JP 2021-77926 A 2021.5.20

10

20

30

40

制御信号

(22)

【図１】

【図２】

【図３】

【図４】

JP 2021-77926 A 2021.5.20

(23)

【図５】

【図６】

【図７】

【図８】

JP 2021-77926 A 2021.5.20

(24)

【図９】

【図１０】

【図１１】

【図１２】

JP 2021-77926 A 2021.5.20

(25)

【図１３】

【図１４】

【図１５】

【図１６】

JP 2021-77926 A 2021.5.20

(26)

【図１７】

【図１８】

JP 2021-77926 A 2021.5.20