Experiment

Q1-1
Japanese (Japan)

紙トランジスタ（10 点）
現代社会の電⼦技術はすべて，シンプルかつ強⼒な素⼦であるトランジスタによって⽀えられている。トランジスタはスイッチや増幅などの機能を持つが，デジタル情報の記憶や処理にはスイッチの機能が⽤いられる。
ここでは 2 つのタイプの電界効果トランジスタ (FET)，すなわち接合電界効果トランジスタ (JFET) と薄膜トランジスタ (TFT) を解析しよう。
FET がどのように動作するか、簡単に説明する。FET は 3 端⼦の⾮線形素⼦ (端⼦の名前をゲート (G)，ソース (S)，ドレイン (D) とする) であり、ゲートとソースの間に加えられた電圧によってソースとドレインの間に流れる電流を制御することができる。FET は⽔道の蛇⼝からでる⽔に例えることができる。この例では，蛇⼝による⽔流の制御が，ゲートによる電流制御に対応している。

図 1. n チャンネル接合型電界効果トランジスタの模式図 (左)，⽔流によるイメージ図 (中央), 電⼦
回路の記号 (右)．左図の⽮印はソース (S) とドレイン (D) の間を流れる電流を⽰す。電流経路の幅はゲート (G) とソース (S) の間に加えられた電圧に依存する。
接合型電界効果トランジスタ (JFET) は、p 型ドープシリコン-n 型ドープシリコンなどの 2 種の半導体を接触させてつくった接合の性質を利⽤している。JFET では、ソースとドレインの間を流れる電流は細い電流経路を通り抜けるようにできており、n チャンネル FET ではこの電流経路は n 型半導体でできている。この電流経路の幅は、ゲートとソースの間の負の電圧 𝑉GS = 𝑉G − 𝑉S によって正確に制御することができる。𝑉GS を⼀定に保ったとき、ソースとドレインの間を流れる電流は、ドレイン-ソース間の電圧 𝑉DS = 𝑉D − 𝑉S の⾮線形関数となる。しかし、ドレイン-ソース間の電圧 𝑉DS が⼩さいときは、電流は 𝑉DS に⽐例し、JFET はオームの法則に従う。出⼒抵抗 𝑅DS = 𝑉DS /𝐼DS はゲート-ソース間の電圧 𝑉GS に強く依存し、次のような法則に従う:
𝑅DS =0𝑅DS,
1 − 𝑉GS /𝑉P(1)0
ここで 𝑅DSは 𝑉GS = 0 での出⼒抵抗であり、𝑉P (< 0) はピンチオフ電圧と呼ばれる JFET のパラメータである。式から明らかなように、ピンチオフ電圧において FET は電流を完全に遮断する。

ここで 𝑉GS > 𝑉P の範囲で 𝑉GS の値を固定し，𝑉DS を増やすと，ソース-ドレイン間の電流は 𝑉DS との⽐例関係からずれはじめ，あるところでほぼ⼀定値に飽和するようになる。飽和領域 (𝑉GS が⼤きい領域) で、飽和電流は 𝑉GS に次のように依存する:
𝐼DS = 𝐼DSS (1 − 𝑉GS /𝑉P )2 .

(2)

ここで JFET に特徴的な 2 つの重要な性質を強調しておく。出⼒抵抗を制御するゲート-ソース電圧は⾮常に⼩さいが、⼊⼒抵抗 (𝑅GS = 𝑉GS /𝐼GS ) は極めて⼤きく、典型的に 109 Ω 程度であるため、この素⼦は⾮常に⼩さな⼊⼒電圧で動作する。また、⼩さい JFET では電気容量は⾮常に⼩さくなるので、素⼦の動作をとても早くでき、スイッチのオン・オフ切り替えを MHz のレートよりすばやく⾏うことができる。
ここで、もう⼀つのタイプの FET である TFT(薄膜トランジスタ) がどのように動作するかを説明しよう。

Experiment

Q1-2
Japanese (Japan)

他の FET と同様、TFT はゲート電極に加える電圧によってソースとドレインの間の電流を制御することができる。
ゲート電極と半導体層の間は絶縁体によって物理的に仕切られており，垂直⽅向の電場によって半導体に存在する⾃由な電荷キャリアを制御することができる (電界効果)。誘電体層はイオンが動くことのできる電解質膜に置き換えることが可能であり，例えば紙などに置き換えることができる。ゲートに加えられた電圧により、荷電イオンを半導体界⾯の⽅に押し出し，イオン電荷膜を作って半導体中の⾃由電荷キャリア密度を変調させる (電解質ゲートトランジスタ)。新リスボン⼤学の研究者は，2008 年に開発された「紙トランジスタ」研究の先駆者であり，この分野で世界のリーダーとなっている。

図 2. 本問題で使われる紙薄膜トランジスタ (TFT) の模式図。S: ソース，D: ドレイン，G: ゲート，
A: 紙 (誘電体)，B: 基板，C: 半導体層 (ガリウム・インジウム・亜鉛の酸化物)，X: ⾦属。⽮印は電流の流れを⽰す。
JFET と同様に，TFT トランジスタは線形モードと飽和モードの 2 つの基本作動モードによって動作する。
JFET と異なり、TFT の内部電気容量は素⼦性能にとって重要なパラメータとなる。
この実験問題では，n-チャンネル JFET と紙でできた TFT がどのように動作するかを調べる。
ゲート G(𝑉GS ) とドレイン D(𝑉DS ) に異なる電圧を加えたときのソースとドレイン間の電流 (𝐼DS ) を測ることで、これらの素⼦の特性曲線を決定する。
2 つの最も重要な特性曲線が出⼒曲線と伝達曲線である：
出⼒曲線: この曲線は、𝑉GS を⼀定に保ちながら 𝑉DS を 0V から +3V まで掃引して、ソース-ドレイン間の電流(𝐼DS ) をソース-ドレイン間の電圧 (𝑉DS ) の関数として測定し、プロットを⾏って作成する。
伝達曲線: この曲線は，𝐼DS を 𝑉GS に対して測定し、プロットを⾏って作成する。𝑉DS はトランジスタが常に飽和モード として動作するよう適当な値をとり、その値を固定しながら、𝑉GS を-3 V から 0 V まで掃引する。

Experiment

Q1-3
Japanese (Japan)

実験装置
この実験問題に対しては，次の実験装置のセット（図 3）が与えられている。
1. マルチメータ（テスター）
2. JFET トランジスタ（ラベルの付いたビニール袋の中に⼊っている）
3. ワニ⼝クリップの付いたケーブル (10)4. 平らなワニ⼝クリップ（4, ビニール袋の中に⼊っている）
5. 乾電池パック（1.5V が 4 つ）
6. 乾電池ホルダー
7. ミニブレッドボード
8. ミニブレッドボードに接続するジャンパー線 (3)9. HB 鉛筆
10. 銀の導電インクペン（回路書き込み⽤）
11. ストップウォッチ
12. 回路が印刷され，紙を誘電層に⽤いた TFT が埋め込まれた紙⽚（図 4）
13. 筆記⽤具の⼊ったバッグ (ペン 1，鉛筆 1，消しゴム/鉛筆削り 1，定規 1）

Experiment

Q1-4Japanese (Japan)

図 3. 実験装置のセット

Experiment

Q1-5Japanese (Japan)

図 4. 左図：実験装置に含まれている回路の印刷された紙⽚。(1) 紙，(2) 銀の導電部，(3) カーボン抵抗部，(4) 紙トランジスタ，(𝑅1 と 𝑅2 ) 電圧分割⽤抵抗。右図：電圧分割⽤抵抗の⼨法（各分割部分の段差は 0.5mm で⼀定）

重要な注意点：回路がプリントされ，トランジスタの埋め込まれた紙⽚は簡単に傷つくので折り曲げないこと。最良の結果を得るためには実験の間できるだけ平らな状態に保つようにせよ。

実験においては，次の重要な情報を考慮に⼊れることが⼤切である。

Experiment

Q1-6Japanese (Japan)• マルチメータは常に DC モードで使⽤すること。
• マルチメータはオートレンジとせず実験に最適な（測定）レンジを慎重に選ぶべきである。オーバーフローが起きるとディスプレイには正または負の値に対して，それぞれ，（左詰で）”1” または”-1” が表⽰される。その時には異なるレンジに変更すべきである。
• 低い電流のレンジは 315mA のヒューズで保護されている。⼤電流によりヒューズが⾶んでしまうため，電池とマルチメータをショートさせることは絶対に避けること。
• 電圧計として使⽤するときのマルチメータの内部抵抗は 10MΩ である。
• 電流計として使⽤するとき，マルチメータの内部抵抗は次の表に⽰されるようにレンジに依存する：
レンジ

𝑅int /Ω

200 mA

1.020 mA

102 mA100

表 1: 電流計として使⽤したときのマルチメータの内部抵抗
従って，マルチメータを DC 電流計のモードで使⽤する場合，DC の 3 つのレンジ全てにおいてレンジの最⼤電流値では端⼦間に最⼤ 200mV の電圧降下がある。

Part A. 回路のディメンジョニング（2.5 点）
必要な 𝑉DS と 𝑉GS の電圧を得るために，紙に印刷された 2 つのカーボン抵抗 (𝑅1 および 𝑅2 , 図 4 を⾒よ) と電圧分割回路を⽤いる。𝑅1 と 𝑅2 は電圧分割回路の全抵抗 (𝑅tot ) となる。例えば，⼀定の電圧（この場合には電池の 3V）を 𝑅1 の両端に加えたとき，その両端に 3 V (𝑉in , 電池の正の端⼦）から接地端⼦ (0 V; ; 今後接地端⼦という場合には 2 つのバッテリーパックの中間の共通端⼦を指す）への電圧降下が⾒られ，𝑅tot は実質的に 2 つの抵抗 (𝑅x and 𝑅y ) に分割され，必要な 𝑉out を得ることができる (図 5)。

図 5. 電圧分割回路

Experiment

Q1-7Japanese (Japan)

A.1

出⼒電圧 𝑉out を 𝑉in と抵抗 𝑅x および 𝑅y の関数として書け。

0.2ptA.2

紙のシートの下の部分にある 3 つの試験抵抗器 (𝑅T1 , 𝑅T2 および 𝑅T3 ) の抵抗をマルチメータで測定せよ。銀の端⼦の異なる場所で必要な回数測定すること。それらの値を解答⽤紙に記⼊せよ。それぞれの試験抵抗器の抵抗に対して平均値を計算し誤差を⾒積もれ。

0.5pt

A.3

正⽅形の薄膜の抵抗は⼀辺の⻑さに依存しないことを⽰せ。このサイズに依存しない抵抗はシート抵抗と呼ばれ，𝑅□ と書かれる。

0.3pt

A.4

A.2 のデータからカーボン薄膜のシート抵抗の平均値を計算し，カーボン薄膜の抵抗率 𝜌 を求め，誤差を評価せよ（カーボンフィルムの厚さ 𝑡 を 20 ± 1 𝜇m と考えること）。

0.4pt

A.5

抵抗 𝑅1 と 𝑅2 の理論的な値が 𝑅1 = 𝑅2 = 𝜅𝑅□ , 𝜅 ∼ 14.2897 であることを⽰せ。 0.5pt
𝑅1 と 𝑅2 を測定し，解答⽤紙に値を書け。𝜅 の実験値を決定し，理論値と⽐較せよ。

与えられた銀の導電インクペンを⽤い，（図 6 に例⽰されたように）与えられた抵抗器のそれぞれに沿って，7 本の銀の導電線を等間隔で描け。これらのそれぞれの線を電圧分割器の接触端⼦として⽤いる。

図 6. 銀の導電線の書き⽅の例と接触端⼦の名前の付け⽅
A.6

全ての接触端⼦について抵抗 𝑅𝑥 と 𝑅𝑦 を測定せよ。𝑅𝑥 は接触端⼦と V（抵抗 1 の場合）もしくは W（抵抗 2 の場合）との間の抵抗と定義され，𝑅𝑦 は接触端⼦と Zとの間の抵抗と定義される。解答⽤紙に与えられた表を埋めよ。

0.3pt

乾電池を乾電池ホルダーに⼊れよ。乾電池の極を注意して観察し，短絡が起きないようにせよ。それから図7 に⽰されているように乾電池パックを物理的に接続せよ。ワニ⼝クリップで銀の配線を傷つけないように注意せよ。

Experiment

Q1-8Japanese (Japan)

図 7. 乾電池の接続
A.7

それぞれの接触端⼦での 𝑉out を測定せよ。𝑉out は Z に対して測定した電圧であり， 0.3pt
解答⽤紙に与えられた表に値を記⼊せよ。

これで回路のディメンジョニングの部分を終えて，JFET トランジスタの CC（特性曲線）の測定へ進むことができる。

Part B. JFET トランジスタの特性曲線 (4.0 点)
JFET トランジスタの特性を調べるために図 8 に⽰されたセットアップを⽤いる。まず，与えられた JFET トランジスタの 3 つの端⼦（S, D および G）がどれになるか確認せよ。トランジスタ素⼦は対称ではないので，よく注意して端⼦を正しく確認すること。JFET を取り付けるのに与えられたミニブレッドボードを⽤いてよい。与えられたジャンパー線はミニブレッドボードで使⽤できる。
与えられたケーブルを⽤い，トランジスタのゲートとソースを接地端⼦（回路の Z の点を 0 V とする）に接続せよ。問題のこのパート全体で，JFET のソースは常に接地端⼦に接続し続けること。

Experiment

Q1-9Japanese (Japan)

図８. JFET の特性曲線を決定するための装置。破線で囲まれた TFT を含む部分はパート B では使われれない。右上の挿⼊図は，JFET トランジスタのゲート (G)，ソース (S)，ドレイン (D) の⾒分け⽅を⽰している。右下の挿⼊図は⼩型ブレッドボードの⽳の結線を⽰している。番号付けされた列のすべての⽳は内部で結線されており，他の列の⽳とは絶縁している。マルチメータの図は簡略化されたものである。適切な測定モードと測定レンジをマルチメータの回転スイッチで選択すること。
B.1

トランジスタのゲートを接地端⼦に接続せよ（𝑉GS = 0）。次に直流電流（DC current） 0.2pt
モードにしたマルチメータの⼀本のケーブルをトランジスタのドレインに接続せよ。もう⼀⽅のケーブルで電圧分割器の最も⾼い電圧が得られるポイントに触れよ。電流 𝐼DS の値を解答⽤紙に記⼊せよ。

B.2

𝑉GS = 0 に保ったまま，異なる正の電圧をドレインに与えた場合の電流 𝐼DS を測定せよ。次に負の電圧をトランジスタのソース-ゲート間に与える（𝑉GS < 0）ように回路を変更し，𝐼DS をドレイン-ソース間に与えた正の電圧の関数として求める測定を繰り返せ。解答⽤紙の表に測定結果を書き込め。

0.8pt

L
電圧分割器の回路が抵抗の⼩さなの負荷に接続されているとき（図 9）は，電圧分割器で与えられる電圧 𝑉outは，インピーダンスの⼤きな電圧計のように抵抗の⼤きな負荷に接続された場合の公称電圧 𝑉out と異なっている。

ExperimentQ1-10Japanese (Japan)

図９．負荷を接続した電圧分割器
B.3

電圧分割器が抵抗 𝑅L の負荷に接続されている場合を考える。補正係数 𝑓 =L𝑉out/𝑉out を 𝑅L , 𝑅x , 𝑅y の関数として求めよ。

0.2pt

0
JFET トランジスタは，𝑉GS = 0，すなわち 𝑅DS∼ 50 Ω のとき，⼩さい出⼒抵抗をもつ。しかし，ゲートがソースに対して負の電圧になると，この抵抗は⼤幅に増加する。𝑉GS < 0 に対しては，出⼒抵抗は式 (1) で与えられた法則にほぼ従う。

B.4

適切な補正係数を⽤いて，𝑉DS ，すなわちドレイン-ソース間の電圧降下を B.2 で測定したすべてのドレイン点について計算せよ。この課題で⽤いた JFET の公称値0（𝑅DS= 50 Ω, 𝑉P = −1.4 V）を考慮すること。

1.2pt

B.5

⽤いた JFET トランジスタの出⼒曲線 𝐼DS (𝑉DS ) をすべて描け。

0.5pt

B.6

トランジスタが⼩さい 𝑉DS で動作している場合を考える。異なる 𝑉GS に対する⽤いた JFET の実験値𝑅DS を異なる 𝑉GS に対して求め，結果の図を描け。

0.5pt

B.7

⽤いた JFET の 𝑉DS ∼ +3 V における伝達曲線を描け。

0.3pt

JFET トランジスタが飽和モードで動作しているとき，電流 𝐼DS は式 (2) で表される法則にほぼ従う。
B.8

測定結果から，⽤いた素⼦の 𝐼DSS とピンチオフ電圧 𝑉P を求めよ。公称値として与えられた 𝑉P と⽐較せよ。

0.4pt

JFET トランジスタを増幅器として⽤いる場合の重要なパラメータは，いわゆるトランジスタの相互コンダク
タンス 𝑔 であり，以下の式で与えられる。
𝑔=

𝜕𝐼DS.
𝜕𝑉GS

𝜕𝑓は 𝑦 を⼀定に保ったときの 𝑓 の 𝑥 による微分を表す。
⼆つの変数をもつ関数 𝑓(𝑥, 𝑦) にたいして， 𝜕𝑥(3)ExperimentQ1-11Japanese (Japan)

B.9

測定した伝達曲線から，⽤いた素⼦の 𝑉GS = −0.50 V における相互コンダクタンスを求めよ。結果を式 (2) から得られる計算結果と⽐較せよ。

0.4pt

Part C. 紙薄膜トランジスタ (2.0 点)
ここからは，JFET は使わない。以下のすべての実験問題は印刷された回路の上側の⾓にある紙薄膜トランジ
スタ (TFT) についてのものである。TFT のゲート (G)、ソース (S)、ドレイン (D) は図 10 に⽰されている。TFTのゲートとソースを接地端⼦に接続せよ。この課題でも図 10 に⽰すように，紙 TFT のソースは乾電池パックの共通端⼦つまり 0 V に常に接続される。電圧分割器の⼀つを⽤いてトランジスタを 𝑉DS > 0 の状態にせよ（図 10）。電流が電流計を流れていることを確認せよ。

図 10. 紙 TFT の測定装置。マルチメータの図は簡略化されたものである。適切な測定モードと測定レンジをマルチメータの回転スイッチで選択すること。

ExperimentQ1-12Japanese (Japan)

C.1

𝑉DS = +3.0 V を与えよ。𝑉GS = −3.0 V を与えてトランジスタを遮断せよ。トランジスタが遮断されるまで 1 分間待つこと。残留した電流 𝐼closed の値を解答⽤紙に書け。次に 𝑉DS = +3.0 V を保ったまま 𝑉GS = 0 としてトランジスタを開け。電流を時間の関数として測定せよ。トランジスタを開いた直後に開始し，少なくとも 5分間は測定せよ。𝐼DS (𝑡) のデータを解答⽤紙に集計せよ。

0.8pt

C.2𝐼DS (𝑡) を図⽰せよ。この時間特性は，⼀⽅の時定数（𝜏2 ）が他⽅（𝜏1 ）より⾮常に⼤きい⼆つの指数関数現象の重ね合わせになっている。短い⽅の時定数 𝜏1 を決定せよ。

1.2pt

Part D. 反転回路 (1.5 点)
電⼦回路で最も重要な回路の⼀つは，デジタル⼊⼒を逆転することができる反転回路である。例えば，もし𝑉in = high の場合は 𝑉out =low であり，その逆でもある。今⼀度⾔うが，トランジスタは回路の基礎である。最も単純なデザインは，図 11 に⽰す共通ソース増幅器と呼ばれものであり，トランジスタと負荷抵抗（𝑅L ）を⽤いる。この場合は 𝑉in =𝑉GS で，𝑉out はトランジスタのドレイン電極の電圧を測定する。このように，この課
題では 𝑉GS を-3 V から 0 V まで変化させたときに，𝑉out に何が起こるかを調べる。

図 11. 共通ソース増幅器と反転回路
図 11 の装置では，トランジスタは紙 TFT であり，𝑅L はこれから⼿作業で付け加える負荷である。図 12 に⽰すようにゲート端⼦と接続して 𝑉in 端⼦とする端⼦とドレイン端⼦との間に鉛筆で負荷 𝑅L を書く。鉛筆で書くことにより，導電性黒鉛の薄い層を蓄積させる。そのため，より多くの層を描くほど，より低い抵抗が得られる。𝑅L を描く間は，その抵抗を継続的に確認すること。𝑉out をできるだけ 0 V に近づけるためには，負荷抵抗は⼗分に⼤きい必要がある。そのため、抵抗を描いている間は，𝑅L = 200 kΩ を達成することを⽬的とせよ。
鉛筆を⽤いて 𝑅L を減少させるだけでなく，消しゴムで増加させることもできる。⽬的とする値からの差が10% 以下であることを⽬標とせよ。

Experiment

Q1-13
Japanese (Japan)

図 12. 反転∕共通ソース増幅器装置の配置
反転回路（図 12 参照）を作るために紙 TFT の負荷抵抗に⽤いる 𝑅L ≃ 200 kΩ の炭素抵抗を，付属の HB 鉛筆を⽤いて⼿で描け。
D.1

作成した 𝑅L の測定値を解答⽤紙に書け。炭素抵抗と紙 TFT を⽤いて反転回路（図12）を作成せよ。測定前にトランジスタを完全にオフにするために 𝑉GS = −3 V を与えて約１分間待つことを忘れないこと。次に 𝑉GS を −3 V から 0 V まで変化させて 𝑉out を測定する。各点で最⼤ 100 秒間の安定化時間をおいてから 𝑉out を読み取ること。測定結果を解答⽤紙に書け。

0.5pt

D.2

測定した 𝑉out (𝑉in ) 電圧伝達曲線を描け。データ点の傾向を⽰す滑らかな曲線を描け。

0.5pt