東海大学紀要情報通信学部
vol.6,No1,2013,pp.23-30

論文ツールセット
オープンソース EDA
プロセス対応 λ ルールベースセルライブラリとオープンソース EDA ツールセットとディープサブミクロン けレイアウトの設
オープンソース
EDA ツールセットとディープサブミクロン
λ
プロセス対応λ ルールベースセルライブラリとを用いた
Rohm 0.18µm プロセス向細川 達也*1 , 清水 尚
プロセス対応 λ ルールベースセルライブラリとを用いた
けレイアウトの設計手法 Rohm 0.18µm プロセス向
けレイアウトの設計手法
The Layout
Design Method for Rohm 0.18µm Process U*1*2
細川 達也 ,
細川 達也*1 ,清水 尚彦
清水 尚彦*2

Based Cell Library Corresponding to
The Layout Design Method for Rohm 0.18µm Process Using Open Source EDA Tool-set and λλrule by
The Layout Design
Method
for
Rohm
0.18
µ
m
Process
Using
Open
SourceEDA
Tool-setand
λrule
Based Cell Library Corresponding to Deep Sub-micron Process
Based Cell Library Corresponding to Deep Sub-micron Process Tatsuya HOSOKAWA and Na
byby

Tatsuyaand Naohiko
TatsuyaHOSOKAWAHOSOKAWA*1 andNaohiko SHIMIZUSHIMIZU*2
Tatsuya HOSOKAWA and Naohiko SHIMIZU

Received: March 29, 2013

Accep

Abstract
Received:
March 29,
29, 2013
2013 & Accepted:
July19,19,2013
on March
Accepted on
July
2013）
（ReceivedStart-upcompany
Received: March 29, 2013 Accepted:
July 19,2013 and rising country are difficult to design application
pensive both The forefront chip that can be implemented very large c
Abstract
Abstract
softwareintegrated
to design circuit(ASIC)
the circuit(EDA).
Start-up company and rising country are difficult to design application specificsinceTherefore
it is verywe
ex-resolve the matter b
Start-upcompany
and risingchip
country
are bedifficultto designvery
application
specific
integrated
circuit(ASIC)
since
exthatbyfabricationcost
is fabrication
inexpensive
and itbeisinvery
demandpensive both
The forefront
that canimplemented
large circuit
improving
LSI
techniqueandthe using open sourc
pensive
bothThe
forefront
chip
that
can
be
implemented
very
large
circuitbyimproving
LSIfabrication
technique
and
the
that
it
is
main
way
to
plan
the
ASIC.
Moreoverweadopt λ rule based csoftware to design the circuit(EDA). Therefore we resolve the matter by developing the layout designing method for the chip

softwareto design
Therefore
we resolve
matterby EDAdeveloping
thecorresponding
layoutdesigning
methodforchip
for thesystemandbe provided
fabricationcompany(Celllibrary) isthat fabrication
costtheis circuit(EDA).
inexpensive andbe in demandusingtheopen
sourcesoftwareto by
standard
cellthesystemthatfabricationcost
is
inexpensive
and
be
in
demandusing
opensourceEDA
softwarecorresponding
tostandard
cell
systemresulttocompareandverifythechip-layout
thatcanfabricatedesignedthat it is main way to plan the ASIC. Moreover we adopt λλ rule based cell library that can used free since the library that need
that
it
is
main
way
to
plan
the
ASIC.
Moreover
we
adopt
λ
rule
based
cell
library
that
can
used
free
since
the
librarythat
need
for the system and be provided by fabrication company(Cell library) is only use in the pay EDA. We demonstrate our research
Keyword:
Open
SourceEDA, Deep
Sub-micronour
Process,λ Rule, Standard Cellforthetosystemandandbe provided
fabricationthat
company(Cellis onlyuse
in thepay
We demonstrateresearch
resultcompareverify theby
chip-layout
can fabricatelibrary)
designedby ourmethodand EDA.
it developedby the pay EDA.
キーワード:
オープンソース
EDA,
ディープミクロンプロセス, λ ルール, ス
result to compare and verify the chip-layout that can fabricate designed by our method and it developed by the pay EDA.
Keyword: Open Source EDA, Deep Sub-micron Process, λλ Rule, Standard Cell Library, Rohm 0.18µm
Keyword:
Open
SourceEDA,
DeepSub-micron
Process,λ Rule, ,Standard
Library, Rohm 0.18µm
キーワード: オープンソース EDA, ディープミクロンプロセス
λ ルールCell, スタンダードセルライブラリ, Rohm 0.18µm
キーワード: オープンソース EDA, ディープミクロンプロセス, λ ルール, スタンダードセルライブラリ, Rohm 0.18µm
1. はじめに
1. はじめに
1. はじめにफ़Қʸʹˡ2000.0‫ࢬݍ‬সഅ0.08umΤࣣʍ˩˿ˍˋɫ
फ़Қ౨஡੄फ़Қˉʹʴ4Әʱতʠʪʸʹˡ୺௬ॐ / ࡕ‫ࢬݍ‬সഅ0.08umΤࣣʍ˩˿ˍˋɫफ़Қ౨஡੄
近年、集積回路(LSI)製造技術の向上による微細化が進み性能फ़Қˉʹʴ4Әʱতʠʪʸʹˡ୺௬ॐ / ࡕ
2000.0が向上するとともに製造費(NRE) も高額になっている。また、特1．はじめに1600.02000.0
定目的集積回路 (ASIC) の設計には設計ソフトウェア20%(EDA*1 ) が0.2umΤࣣ
20%
1200.01600.0必須であるが、ライセンス料が非常に高額である。加えてEDA
0.2umΤࣣ
1600.020%
ベンダーは寡占状態にあるためその他の選択肢がない。最先端
0.2umෆෂ
800.0
20%1200.0のチップを利用したディジタル
ASIC の開発には膨大なコスト
0.2umෆෂ
0.08umΤࣣ
1200.00.08umΤࣣがかかるので、ベンチャー企業や新興国には困難である。
60%
800.0
Fig.1 に示すように、NRE が非常に高価な最小設計線幅
60%0.08µm
800.0
0.08umෆෂ未満の LSI が世界シェアの半分以上を占める一方、それ以下の0.08umෆෂ
1Q : ‫ޱ‬౨Վ
1)
ものが未だ’09
4 割のシェアを持っていることがわかる
’09
’10
’10
’10
’11 。また、
1Q : ‫ޱ‬౨Վ
’09
’09
’10
’10
’10
’11
1Q
3Q
1Q
3Q
4Q
1Q
0.2µm 以上のものは四半期ごとにシェアを落としているものの、
1Q
3Q
1Q
3Q
4Q
1Q
ディープサブミクロンプロセスは継続して2 割程度のシェアを

近年、集積回路 (LSI) 製造技術の向上による微細化が進み性能
近年、集積回路 (LSI) 製造技術の向上による微細化が進み性能が向上するとともに製造費(NRE) も高額になっている。また、特が向上するとともに製造費(NRE) も高額になっている。また、
特定目的集積回路(ASIC) の設計には設計ソフトウェア(EDA*1 ) が*1 ) が定目的集積回路(ASIC)の設計には設計ソフトウェア(EDA
必須であるが、ライセンス料が非常に高額である。加えて EDA
必須であるが、ライセンス料が非常に高額である。加えてEDA
ベンダーは寡占状態にあるためその他の選択肢がない。最先端
ベンダーは寡占状態にあるためその他の選択肢がない。最先端のチップを利用したディジタル ASIC の開発には膨大なコストのチップを利用したディジタル ASIC の開発には膨大なコストがかかるので、ベンチャー企業や新興国には困難である。
がかかるので、ベンチャー企業や新興国には困難である。
Fig.1 に示すように、NRE が非常に高価な最小設計線幅 0.08µm

Fig.1 LSIに示すように、
NRE が非常に高価な最小設計線幅 0.08µm
未満のが世界シェアの半分以上を占める一方、それ以下の未満のLSIが世界シェアの半分以上を占める一方、それ以下のものが未だ 4 割のシェアを持っていることがわかる 1) 。また、ものが未だ4 割のシェアを持っていることがわかる 。また、0.2µm以上のものは四半期ごとにシェアを落としているものの、0.2µm以上のものは四半期ごとにシェアを落としているものの、
ディープサブミクロンプロセスは継続して2 割程度のシェアを
ディープサブミクロンプロセスは継続して1 割程度のシェアを枚のウェハを複数確保している。また、NRE を下げるため、2NREを下げるため、
1 枚のウェハを複数確保している。また、のプロジェクトでシェアするシャトルサービスも使われるが、

Fig.1 The wafer
numbers each1a 枚のウェハを複数
quarter
NREsalesを下げるため、確保している。また、
Fig.1
The
wafer
sales
numberseachaquarterのプロジェクトでシェアするシャトルサービスも使われるが、

1)

スタ

方式

NRE を軽減しても EDA のコストが大きな負担となる。この問
スタンダードセルライブラリ方式の概要を Fig.3 に示す。この題を解決するため、最小設計線幅
0.2µm から
0.08µmまでのスタンダードセルライブラリ方式の概要をFig.3に示す。この*2 (セ方式は、設計した論理回路をレイアウト済みの基本ゲート
LSI(ディープサブミクロンプロセス) を対象としてオープンソー*2 (セ方式は、設計した論理回路をレイアウト済みの基本ゲート
ル) と置き換え、セルどうしを論理回路どおりに配線することでス)EDAとラムダルールベースセルライブラリとを用いるスタンと置き換え、セルどうしを論理回路どおりに配線することでル
チップレイアウトを設計する手法である。この手法はフルカス
ダードセル方式の設計手法を提案する。チップごとの開発費をチップレイアウトを設計する手法である。この手法はフルカス
タム手法*3 やゲートアレイ手法*4 と比較して、フルカスタムと同比較したグラフと研究成果によるコスト削減効果予測を
Fig.2 に*4 と比較して、フルカスタムと同タム手法*3 やゲートアレイ手法
EDA
による自動化が可能であると等の集積度を実現でき、かつ示す。
EDA による自動化が可能であると等の集積度を実現でき、かつ*5 ごとに行わないう利点がある。しかし、セルの設計はプロセスのプロジェクトでシェアするシャトルサービスも使われるが、NREを軽減しても EDA のコストが大きな負担となる。この問NREを軽減しても EDA のコストが大きな負担となる。この問題を解決するため、最小設計線幅
0.2µm から 0.08µm までの題を解決するため、最小設計線幅
から 0.08µm までのLSI(ディープサブミクロンプロセス)0.2µmを対象としてオープンソー
LSI(
ディープサブミクロンプロセス) を対象としてオープンソー
ス EDAとラムダルールベースセルライブラリとを用いるスタン

ス EDA とラムダルールベースセルライブラリとを用いるスタン
ダードセル方式の設計手法を提案する。チップごとの開発費をダードセル方式の設計手法を提案する。チップごとの開発費を比較したグラフと研究成果によるコスト削減効果予測を Fig.2 に

ル) と

チッ

タム手

等の集

いう利

ければ

*2

*5 ごとに行わないう利点がある。しかし、セルの設計はプロセス*1 工学研究科 情報通信制御システム工学専攻
ければならず、プロセス間の互換性はない。また、基本論理とな*2 情報通信学部 組込みソフトウェア工学科
ければならず、プロセス間の互換性はない。また、基本論理とな比較したグラフと研究成果によるコスト削減効果予測を Fig.2 に
示す。
示す。

*3

*4

*21 Electronic
Automation
論理回路のDesignand 素子やor 素子などを総称して基本ゲートという*5*32 論理回路設計からチップレイアウト設計までを全て人手で行う手法
論理回路の and 素子や or 素子などを総称して基本ゲートという*1 工学研究科 情報通信制御システム工学専攻*12 工学研究科
情報通信制御システム工学専攻
情報通信学部
組込みソフトウェア工学科*34 論理回路設計からチップレイアウト設計までを全て人手で行う手法
予めチップ領域に格子状に敷き詰めた基本ゲートをつなぎ合わせる手法*21 情報通信学部
組込みソフトウェア工学科
Electronic Design
Automation*45 予めチップ領域に格子状に敷き詰めた基本ゲートをつなぎ合わせる手法
チップの種類を指す。チップは設計会社ごと、最小設計線幅ごとに区別さ*5 チップの種類を指す。チップは設計会社ごと、最小設計線幅ごとに区別さ*1 Electronic Design Automation

-1-

−- 23
1 -−

-1-

オープンソース EDA ツールセットとディープサブミクロンプロセス対応λルールベースセルライブラリとを用いた
Rohm 0.18μm プロセス向けレイアウトの設計手法

ҟౙಛ
[З]

ラリ (vsclib4) ) を採用し、スタンダードセル方式に対応しているٰ֖२Ѣʊʧʪҟౙಛ‫ۄڄݵ‬Ѣ

オープンソース EDA(Alliance5) ) の修正を行うことによって新しい設計手法を開発した。また、この手法を用いて 0.18µm プロセ

ٰ֖੆ࣛ
2х

ス向けのチップレイアウトの設計を行った。

६ਏಐ

1х

঎‫ˋظ‬Ɵ˲ಐ>= 0.08um< 0.2um< 0.08um>= 0.2um
Rohm0.35um

Fig.2 The development cost each process and cost-cut effectivity by our reserch

新規設計手法の開発にあたり、Alliance の論理合成*6 ソフト
ウェアと配置配線*7 ソフトウェアとを改造し、λ ルールとプロセには非常に大きなコストが発生する。

スのデザインルールの差とを設定ファイルで調整する機能 (補正この設計手法に対して、1981 年に Mead と Conway が λ ルー機能) を用いてデザインルールの調整を行った。また、補正機能

ルを提唱した 2) 。これはトランジスタのゲート長を λ ないし 2λでは修正できないエラーがあったため、プログラムを新たに開発とすることでレイアウト中の全ての寸法を λ で表現する手法でし解決した。これによってデザインルールチェック (DRC) をクある。このルールによってセルライブラリにプロセス間の互換リアできるレイアウトの設計に成功した。レイアウト面積を計性が生まれ、生産性の向上が目された。しかし実際には約 0.5µm

測・比較した結果、先行研究にて試作したチップの面積を大幅に以下のプロセスでスケーラビリティを実現できる EDA が存在し下回っており、先行研究での課題を解決することができた。双方ないため、λ ルールベースセルライブラリを用いた設計は 1µmの面積比を Fig.5 に示す。

前後、もしくはそれ以上のプロセスでのみ可能である。

ঢ‫ٰ֖ۼ‬ʍฆ੠୐ʱ҈ٔɶɾˍ˽˻ʶ˨˻˼ʍˍ˽ʎॐ಼࠱຾
Replace

෮ঋ[%]

A

C

A
B
D

C

Place &
RoutingBD
Dঢ‫ٰ֖ۼ‬
1764%
ࢤ๑
ओ˧˿ƪ
EDA
164%
100%

ঙ‫˽ك‬ƪ˽ඬʊˍ˽˻ʶ˨˻˼ɫ಴๗
Only
CompanyA
eShuttle65nm
0.35um

A > iii,
B > jjj

CompanyB 0.35um

෮ঋ[%]

C

A
B

X

B

Vdd

Y

A

GND

Rules

8bit CPU

16bit CPUF

˻˲˒˽ƪ˽˫ƪˋʉʨˋ˃ƪ˻˨˽

Fig.3 Outline of standard cell library method and lambda rule

先行研究ঢ‫ٰ֖ۼ‬
ࢤ๑ 668% ओ˧˿ƪ
EDA
155%
100%

CompanyB 0.18um

A > ooo, A > www,B > ppp B > xxx

3)

Rohm0.18um

Fig.4 The chip pictures our designed

る回路は非常に多く数百種類に及ぶため、セルライブラリの設計

Cell Library
Cell Library
Cell Library

Onsemi1.2um

では 1µm プロセス用のスタンダードセルの λ を

8bit CPU

16bit CPU

ࢤ๑EDA

100%

100%

ঢ‫ٰ֖ۼ‬

1764.26%668.54%ओ˧˿ƪ

164.08%155.54%

変更し、調整することで 1.2µm、0.35µm 及び 0.18µm プロセスを用いるチップレイアウトを設計できる手法を開発した。実際

Fig.5 Area
comparisonofchips
designed
method(commercial, previous research, new work)に試作したチップの写真を Fig.4 に示す。しかし、この手法でeach設計したチップは商用の EDA ソフトウェアと専用のセルライ
ブラリを用いて設計した場合と比較して面積が数倍から数十倍類似研究として Grad, stein らの研究 6) が挙げられる。この研になるため早急な改善が必要であった。この手法で用いている

究は、学生へ ASIC 開発の実践教育を提供するために 0.5µm 向

セルライブラリは λ をゲート幅より大幅に大きくしなければけのスケーラブルセルライブラリと、それを配置配線するためのデザインルールを満足できなかったからである。そこで我々はスクリプトとを併せて開発したものである。しかし、この研究で0.13µm プロセス向けに開発された λ ルールベースセルライブ*6 設計した論理を目的に合わせて最適化する工程れる。e.g. Rohm 社の最小設計線幅 0.18µm チップ:Rohm 0.18µm プロセス*7 論理回路と置き換えたセルを、指定の領域に敷き詰め (配置)、セル間を配線する (配線) こと-2-− 24 −

細川達也・清水尚彦

は論理合成に商用ツールを使用している。また、対象のプロセス

Table 2 The remaking and additional point by software

は AMI0.5µm であるため、我々の、安価なディープサブミクロ追加・変更点ンプロセスの設計手法を確立する目的を果たせない。小野寺ら

レイヤー

メタル 8 層の追加

はプロセスごとにスタンダードセルライブラリを自動生成する

オプション

x 軸方向にハーフピッチで計算するオプションを追加

ルール

ピッチとトラックをプログラム外で調整可能としたシステムを開発し、教育に用いることができるようにすべての情報をライブラリとして提供する機能をもたせた 。しかし、この7)システムのスケーラビリティは 0.5µm までであり、我々の目的と合致しない。この研究と同様の研究として吉田, 藤田の研究

˾ʶʴʸ˚૦४˧˿ƪʎ˻˲˒૦४Ɛˍ˂˳̅˚ˇʶˌ૦४Ɛˍ˽˾ʶʴʸ˚૦४ʍࢇʆ‫ۼ‬ɥ

8)があるが、彼らは商用ツールを用いて、最適なセルライブラリをʺ˻ƪƕȩ‫ڎ‬

作成するための指針を示すのみであり、実際のセルライブラリ作

ʺ˻ƪƕȥ‫ڎ‬成は行っていない。
˻˲˒૦४

2. 新セルライブラリ適用上の問題点
2．新セルライブラリ適用上の問題点
新セルライブラリをこれまでの設計手法に適用するためには、

Table 1 に示す問題点を解決する必要があった。以下の項でそれ

ˍ˂˳̅˚
ˇʶˌ૦४

ぞれの問題の詳細と解決法とを述べる。
Table 1 The solution, cause, and problem on new research
問題点

原因

解決法

新ライブラリ利用不可

ハードコーディングされたデザインルール

ソフトウェア改変ʺ˻ƪƕȣ‫ڎ‬

ライブラリに必要なレイヤーの不足
デザインエラー発生

設定ファイルの不適合設定ファイル再設計

セグメント調整による副作用

セルレイアウト調整

セル境界のルール違反

新プログラム設計ʺ˻ƪƕʉɶ

ˍ˽˾ʶʴʸ˚૦४Fig.7 The layout designing method flow on previous research

2.1
2.1 EDAEDA ソフトウェアの改造
ソフトウェアの改造
Alliance の配置配線ソフトウェアにはデザインルールがハードコーディングされている。そのため仕様の異なるセルライブ

2.2 設定ファイル書き換え
設定ファイル書き換え
2.2

ラリを利用することができない。セル内部の仕様の違いを Fig.6

vsclib は 0.13µm プロセス向けに作られており、0.13µm 用に示す。

Alliance 設定ファイルが用意されている。我々はそれを元にˍ˽ʍީํɫεʉʪɾʠEDA˖ƪ˽ʍҔਚʉɶʊओˍ˽˻ʶ˨˻˼ʎެɧʉɣ

Rohm が提供するゲート長が 0.18µm のチップ (Rohm 0.18µm プロセス) 向けの設定ファイルの作成を行った。設定ファイルの調

6 lambda

整手法は石黒によって解説されており 9) 、樋口はこれを参考に試8 lambda

VDD

作可能なレイアウトを設計できる手法を開発した (先行研究)10) 。

VDD

開発手法を Fig.7 に示す。

10 lambda
100
lambda72
lambda7 track

8 lambda

本研究では GDS 上の 1 グリッドのサイズを 0.005µm に、λ6 track

を 0.085 に設定した。セグメントサイズを補正する最小単位は 1

6 lambda

グリッドのサイズで決定するため、設定できる最小値を与えた。

8 lambda

vsclib はゲート幅を 2λ としているため、当初 λ には 0.09 を与え

VSS

VSS

ɲʫʝʆʍˍ˽ʍީํ

ओˍ˽ʍީํ

一部正しく計算されないという Alliance の問題を発見したため、Fig.6 The cell specification difference

補完することとした。実際に λ を 0.09 にした場合に発生するポた。しかし、λ に 0.03 の倍数の値を設定するとセグメント幅がλ の値を 0.085 とし、0.005 の誤差をセグメントの調整によってリシリコン幅のエラーを Fig.8 に示す。
新セルライブラリではこれまで使用していなかったレイヤー補正機能に与える設定値は石黒の論文で示されている式によっが必要であったり、様々なレイヤーのサイズが異なったりしたたて計算可能であるが、Alliance の本機能は異なるセグメント間のめ、使用するセルライブラリに応じて設定値を変更できるよう配関係を考慮、補正することができないため、設定値を算出した後置・配線ソフトウェアを改造した。新セルライブラリを対応させは gds もしくは cif に変換し、DRC でレイアウトを確認するこるために行った具体的な作業内容を Table 2 にまとめる。

とが不可欠である。代表的なレイアウトエラーを Fig.9 に示す。

-3-

− 25 −

オープンソース EDA ツールセットとディープサブミクロンプロセス対応λルールベースセルライブラリとを用いた
Rohm 0.18μm プロセス向けレイアウトの設計手法

し、紫色の正方形は論理回路の入力にあたるコンタクトを示している。

a grid = 0.005[um]width length

Fig.8 We resolve segment error as λ=0.085
Fig.11 The layout in case of no complement poly layer

この例は最小幅エラーが起きているセグメントの補正をした結果、他のセグメントとの間隔が狭まってしまい、新たなエラーを

Alliance には同じ種類のセグメントの間隔が一定以下であった引き起こす状態を示している。補正機能は異なるセグメント間場合に自動的に間隔を補完する機能 (補完機能) がある。補完機の距離を設定する機能を持たないため、このようなエラーは補正

能のインプラントレイヤーの設定値を最小間隔ルールより大き機能とその設定値だけでは修正できない。

く設定した。トランジスタが何個も並ぶようなレイアウトの場
合、インプラントが凹凸になってしまい、凹部で最小間隔エラー

B
Aが発生したからである。この状況を Fig.12 に示す。

B
ˍ˂˳̅˚
ൊ९

A

Fig.9 The new error caused by fixing layout error

コンタクトレイヤーに付属しているメタル 1 レイヤーを縮小し、同じサイズにした。セル内部の配線が混みいっているため、コンタクトレイヤーからオーバーラップしているメタル 1 レイ
ヤーが最小間隔エラーを引き起こすからである。具体的な事例
を Fig.10 に示す。
Fig.12 A layout error example in case of no using merge function
Contact

2.3
2.3 セルライブラリの修正
セルライブラリの修正
˙ˈʶ̅ʺ˻ƪ

補正機能の設定値を調整してもデザインルール違反となるセ
ルが数点あったため、セルを直接編集することによってエラーを

Metal 1解決した。この違反は設定ファイルによる調整では解決できなかった。編集したセルは、

Fig.10 A minimum distance error caused by metal under contant• an4v0x1• nd2v5x2• nr3abv0x05

ゲートのポリシリコンを長めに、論理の入力部分のコンタクトに付属するポリシリコンを大きく宣言した。補正しない状態のポリシリコンは大半が短すぎる状態だったからである。この状の 3 つである。それぞれのレイアウトを Fig.13、14、15 に示す。

態を Fig.11 に示す。図中の赤いセグメントはポリシリコンを示

それぞれの図の上部が編集前、下部が編集後である。an4v0x1-4-− 26 −

細川達也・清水尚彦

セル (Fig.13) では完全に接続されていないコンタクトと配線とを (上)、配線を付け足すことで接続させた (下)。nd2v5x2 セル(Fig.14) では正しく接続されていない配線を (上)、配線を付け足すことで接続させた (下)。nr3abv0x05 セル (Fig.15) ではコンタ
クトからのオーバーラップが足りない配線 (上) をルールを満足するまで延長した (下)。

Fig.14 The example routing extention

gds と S 式との相互変換工程 (工程 1, 工程 7) では gds フォー
マットと入れ子になった連想リストとを相互変換する。出力される連想リストの例を Fig.18 に示す。
工程 2 ではトップセルに記述されているセルの位置定義とセ

Fig.13 We fix contact layer shown figure below

ルの内部定義とを抽出し、別々に保存する。工程 3 では内部定義からセグメント記述を示すキーワードとレイヤー番号とを用いてフィルタリングする。工程 4 は位置定義とフィルタリング

2.4 レイアウト調整用新プログラムの設計開発
レイアウト調整用新プログラムの設計開発したセグメントとを照会し、コアの原点を基準とした位置情報に統一する (Fig.19)。

セル間のレイアウトエラーを新規にプログラムを開発して解決した。セル間でインプラントレイヤーの最小間隔エラーが発工程 5 では近傍のセルとセグメントの距離を計算し、設定さ生している例を Fig.16 に示す。補完後のレイアウトを Fig.17 にれた値以下の距離であったら補完箇所として記録する。近傍の示す。以下はプログラムが実行する補完工程である。

セルの検出は x 軸方向と y 軸方向とに分けて行う。x 軸方向では

1. gds ファイルを S 式に変換

隣合うセルのセグメントとのみ比較する。隣接判定はセル位置情報によって行う。y 軸方向では上下の行について、隣接するセ2. S 式で表現したレイアウト情報からセル位置定義とセル内部

ルの原点の x 座標より遠くまで延びているセルとを検出、比較

定義を取得

3. セル内部定義から指定レイヤーを取得する。x 軸と y 軸との比較を Fig.20,、
21 に図示する。

4. セル位置定義からコアを基準としたセグメントの座標を計算

工程 6 は記録した補完箇所をもとにセグメントをレイアウト

5. セグメント間の距離を計算

記述に追加する。補完セグメントはトップセルの定義箇所に挿6. 補完セグメントをトップセルに書込入する。記述は Fig.18 に沿って行う。こうして作成した補完セ

7. S 式を gds に変換

グメントを含む S 式のレイアウト記述ファイルを GDS 形式に戻
し、セル間のセグメント merge 処理が完了する。

1 と 7 は C で実装し、残りは Scheme で実装した。
-5-− 27 −

オープンソース EDA ツールセットとディープサブミクロンプロセス対応λルールベースセルライブラリとを用いた
Rohm 0.18μm プロセス向けレイアウトの設計手法

Fig.17 The layout after complement by the our program. complemented area is in the circle red line.

Fig.15 The overlap error example

Fig.18 This is association list showing layout filesˍ˽݈ೀՂࢀɪʨ
‫୐ڀ‬Ղࢀʗഷԋ

˅ʴຬς

ˍ˽ຬς

ˍ˂˳̅˚
X

ˍ˽ʍ݈ೀ
(A, B)

Fig.16 The example minimum distance fault between cells.
Blue line is cell border. Red line is area there is fault.

(X-A, Y-B)ɪʨ
(X, Y)ʗ

Y(0, 0)

Fig.19 The convert from based on cell position to core position-6-− 28 −

細川達也・清水尚彦

ࢤ๑EDAʇடପ୩ʍ෮ঋɫ੷२ʆɬʪ˧˿ƪʆɡʪ
෮ঋ[%]

෮ঋ[%]
ࠄਢડ
164%

ࠄਢડ
155%

ीଜડ
118%

ࢤ๑
EDA
100%

ࢤ๑
EDA
100%

8bit CPU

Fig.20 The distance comparison example between neighbor cellalign x-axis

ीଜડ
88%

16bit CPU
8bit CPU

16bit CPU

ࢤ๑EDA

100%

100%

ࠄਢડ

164.08%155.54%

ीଜડ

118.54%88.45%

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Fig.21 The distanc comparison example between neighbor cellalign y-axis 上下の行の中で、x 軸について隣接するセルの原点の x 座標を含むセルのセグメントとのみ比較する

3．デザインルールチェック
3. デザインルールチェック

Fig.22 Layout area designed by new method and estimatedvalue in case that cell number is same

これまで開発した手法とプログラム、改造した Alliance を用
いてチップレイアウトを設計した。このレイアウトをメンター
社 Calibre を用いて DRC を行った結果、デザインエラーがない

Table 3 The chip area designed by new method in case area ofchip developed by commercial library as 100%ことを確認した。

4. 考察

4．考察

新ライブラリ

8bit CPU

16bit CPU

164.08%155.54%商用 EDA と専用セルライブラリとを用いる手法と、本研究の手法とで同じプロセス向けのレイアウトを設計すると、どのセルも新セルライブラリのほうが小さいにもかかわらず、本手法のレイアウト面積は商用 EDA で設計したものより約 50% から

Table 4 The relative cell area in the vsclib compared to the commercial cell. The unit is percent.

60% ほど大きくなってしまう。レイアウトの面積を Table 3 に、セル面積の比較を Table 4 に示す。この問題を考察するため、双vsclib方のレイアウト全体で使用されているセルの数を比較した。その結果新手法のほうが必要な余白も使用しているセル数も多いことが判明した。余白なしで配置可能であり、かつ使用するセルがどちらも同数であると仮定して面積比較を行うと、新手法で設計したレイアウトは商用 EDA で設計したものと同程度の面積であった。それぞれのレイアウトの面積比と余白・セル数を考慮した推定値との比を Fig.22 に示す。なお、ターゲットとしてRohm 0.18µm プロセスのデザインルールを用いた。
それぞれのセルの面積では vsclib のほうが小さいにもかかわ-7-− 29 −

vsclib2 入力 and

83.25%

2 入力 or

83.25%

3 入力 and

96.83%

3 入力 or

98.53%

4 入力 and98.98%

4 入力 or

98.98%

2 入力 nand

80.02%

2 入力 nor

80.02%

3 入力 nand

83.25%

3 入力 nor

83.25%

4 入力 nand

98.53%

4 入力 nor

98.53%

インバータ

75.49%

2 入力 xor

89.06%

オープンソース EDA ツールセットとディープサブミクロンプロセス対応λルールベースセルライブラリとを用いた
Rohm 0.18μm プロセス向けレイアウトの設計手法

らずレイアウトの面積が専用ライブラリに劣る理由は、論理合成

2) Carver Mead and Lynn Conway. Introduction to VLSI Sys-の性能差によって使用するセルの数が異なるからである。使用

tems. Addison-Wesley Publishing Company, 1981.

するセルの数の比を Table 5 に示す。

3) 樋口拓哉, 山本小太郎, 大金淳一郎, 北嶌卓也, 末広尚義, 清水尚彦. 0.18µm プロセスルールにおけるオープンソース cad

Table 5 The cell numbers comparison between chip designedby commercial cell library and our method as commercial one is
100 %

新手法

8bit CPU

16bit CPU

146.55%115.35%

ツールを用いた lsi 設計環境. 第 35 回パルテノン研究会,

Vol. 35, pp. 17–23, 2010.
4) Asic standard cell library design by graham petley. http://www.vlsitechnology.org/.
5) Alliance home page. http://www-asim.lip6.fr/
recherche/alliance.

そこで、論理合成の性能が同等であり、配置のための余白が必

6) J. Grad and J.E. Stine. A standard cell library for student

要でない場合の面積比較を考える。予想面積比率は Table 6 のよprojects. In Microelectronic Systems Education, 2003. Pro-

うになる。

ceedings. 2003 IEEE International Conference on, pp. 98–99,
2003.
7) HIDETOSHI ONODERA, AKIO HIRATA, TERUO KI-

Table 6 The chip area comparison as one designed commercial
library is 100%. Result considering mergin and cell number isbelow line.

8bit CPU

16bit CPU

実測値

164.08%155.54%

予測値

118.54%88.45%TAMURA, KAZUTOSHI KOBAYASHI, and KEIKICHITAMARU. P2lib:process portable library and its generation
system (special issue on design technologies and design automation of electronic systems). IPSJ Journal, Vol. 40, No. 4,
pp. 1660–1669, apr 1999.
8) Hiroaki YOSHIDA and Masahiro FUJITA. Automatic gener-

この結果より、論理合成の性能を上げ、配置の余白を削減でき

ation of design-specific cell libraries. IEICE technical report.
Dependable computing, Vol. 109, No. 316, pp. 179–184, nov

れば、本手法は専用セルライブラリに劣らない面積のレイアウト
設計ができると予想される。

5. まとめ2009.
9) 石黒健史. Alliance の scalable cmos library によるチップ試
作の研究. 東海大学工学部卒業研究論文, 2003.

5．まとめ

10) 樋口拓哉, 細川達也, 今井紘士, 清水尚彦. λ ルールスケーラ
ブルセルライブラリの 0.18µm プロセスへの実装試行と teg
チップ開発. 東海大学紀要情報通信学部, Vol. 4, No. 1, pp.

我々は安価にディジタル ASIC を設計できる手法を、オープン
ソース EDA ソフトウェアと λ ルールベースセルライブラリとを用いて開発した。開発した手法を用いて Rohm 0.18µm プロセス

19–25, 2011.

向けにレイアウトを設計し、デザインルールチェックを行ったところ、エラーの発生する箇所がないことを確認できた。また、商用 EDA と専用のセルライブラリとを用いて設計したものと比較したところ、約 1.5 倍の面積となった。今後の改良によってほぼ同等の面積を達成できる可能性があることがわかり、先行研究の課題であった面積削減を達成できたと言える。同時に、論理合成と配置工程とに課題が残ることも判明した。そのため、配置するセルの合計面積だけでコアを作ることができる配置ソフトウェ
アと、セル数を削減できる論理合成ソフトウェアとの開発が今後の課題となる。

6. 謝辞

6．謝辞

本研究は東京大学大規模集積システム設計教育研究センター
を通し、メンター株式会社の協力で行われたものである。

参考文献
参考文献

1) Semiconductor capacity urilization reports.
http://
www.sia-online.org/industry_statistics/
semiconductor_capacity_utilization_
sicas_reports/.
-8-− 30 −