東海大学紀要情報通信学部
vol.4,No1,2011,pp.19-25

論文

λ ルールスケーラブルセルライブラリの 0.18µ ｍプロセスへの実装試行と TEG チップ開発
樋口 拓哉*1 細川 達也*1 今井 紘士*2 清水 尚彦*3

The Implementation Trial and the TEG Chip Development of The Lambda Rule Scalable Cell
Libraries to Rohm0.18µm Processby*1*1
Takuya Higuchi,
Tatsuya
Hosokawa,
Hiroshi IMAI
Imai,*2Naohiko
Shimizu
Takuya HIGUCHI, Tatsuya
HOSOKAWA, Hiroshi
and Naohiko
SHIMIZU*3(Received on April 26, 2011 & Accepted on September 9, 2011)
Abstract
We designed for a independent chip layout to the process scale to adopt the EDA tool having scalable cell libraries. Originally, this tool cannot apply to deep sub-micron process. Therefore we improved this tool to design Rohm0.18µm process and perform to implementation trial.
In this process, we designed for the TEG chip and verified it.
Keyword: A TEG Chip, Implementation Trial, Lambda Rule Cell Library
作し、開発手法の確立を行ってきた。試作したプロセスの詳細を Table.1. にまとめた。Rohm、ONSEMI は LSI 生産受託会社

1. はじめにの社名を表し、数字はその LSI に集積されているトランジスタLSI(Large Scale Integration) 開発の規模は増大し、短期間でののゲート幅を表している。今回我々は Rohm0.18µm プロセスを開発が求められるようになっている。現在の設計手法での大規対象に LSI の試作を行った。このプロセスへの回路実装に必要模な開発は記述量、可視性等の面から問題があり、効率のよい上なコストや工数の削減を目指した。

位の設計手法、開発環境がもとめられている 1) 。
この問題に対し我々は高位技術を利用したハードウェア記述

我々の設計手法は NSL で回路を設計し、これを OSSEDA ツー

言語 NSL(Next Synthesis Language)2) と OSSEDA(Open Source

ルセットを用いてチップレイアウトに変換するものである。詳Software Electronic Design Automation) ならびにスケーラブルセルライブラリとを用いて新しい LSI 設計手法を開発した。セ細な設計フローを 2 章に示す。
しかし、スケーラブルセルライブラリはディープサブミクロン

ルライブラリを用いる設計ではあらかじめ配置配線を行ったセプロセスに対応しきれない。今回採用した EDA ツールの開発元ルと呼ばれる論理ゲートを数十から数百種用意する必要がある。

である LIP6 は、この EDA ツールを使った開発は 0.8µm プロセ

セルは各プロセスの設計規則に基づいて人間が注意深く設計しスまでしかできていない 4) 。この問題に対する解決法を 3 章になければならない。また、セルは種類が多く、セルの性能が最終示す。

的に完成する LSI の性能に直結する。そしてセルごとにゲート遅延と浮遊容量、面積、入出力端子を定義する定義ファイルを作

我々は配置配線検証を EDA ツールセット付属の検証ツール成する必要もある。さらにそれぞれのセルの検証を回路シミュで行った。付属の検証ツールはそのままでは使用できない。こレータで検証するため、スタンダードセル設計において、セルのれはツール使用法についてのドキュメントが整備されておらず、設計には高度な知識と膨大な工数を要する。また、セルはプロルール記述法が全く不明であるためである。また、コマンドやオセス独自のものであり、同じ論理でも搭載するプロセスが異なプションについても機能だけでなく用意されている数も不明でれば新たなセルライブラリを用意しなければならない。この問あった。検証ツールの問題点と解決法を 4 章に示す。

題に対して新たにセルライブラリを作り直すことなく、異なるプロセスに適応できるセルライブラリがスケーラブルセルライ

実際に我々が提案する手法で TEG(Test Element Group) チッブラリである。スケーラブルセルライブラリとはトランジスタプレイアウトを設計し、動作評価を行った。TEG チップには評のゲート幅を λ もしくは 2λ とし、メタルやポリシリコンなどの価用の回路を実装し、様々なテストを行った。評価内容を 5 章

セグメント間隔を 0.5λ もしくは λ の整数倍で表したセルライブに詳しく述べる。

ラリを指す 3) 。この手法により Fig. 1 に示す Onsemi1.2µm プロ

また、我々の手法で設計したチップレイアウトと LSI 生産受

セス、Fig. 2 に示す Rohm0.35µm プロセスのチップを実際に試託会社が提供するセルライブラリで設計したチップレイアウト*1 工学研究科 情報通信制御システム工学専攻とを比較、評価した。評価項目はチップ面積とゲート遅延時間で*3 専門職大学院 組込み技術研究科ある。この評価の詳細を 6 章に示す。

*2 情報通信学部-1-− 19 −λルールスケーラブルセルライブラリの 0.18μｍプロセスへの実装試行と TEG チップ開発し、ツールセットが定義した VHDL サブセットに変換する。こTable.1 Processes summary
Process

れをモジュールごとに動作記述ファイルと構造記述ファイルとMetal Poly Gate(µm)

Rohm 0.35µm

320.35に分割する。動作記述ファイルは回路をデータフロー形式で記

Rohm 0.18µm

510.18

ON SEMI 1.2µm

221.2

述したものであり、構造記述ファイルは各論理がどのように結ばれているかを示す回路の配線を記述したものである。この動作記述ファイルをスケーラブルセルライブラリを用いて論理合成する。論理合成した回路を元にチップ上に対応するセルを配置し、配置したセルどうしを配線することによって λ を単位とした仮想レイアウトが生成される。そして仮想レイアウトの λ に実際のゲート幅の数値を与えることによって実際の配置配線を示したチップレイアウトが完成する。
NSL
nsl file

nsl2vhVHDL subset

Fig.1 On semi1.2µm

Alliance
Logic synthesis

Alliance VHDL
subset file

Layout design

Verification

Symbolic layout
fileLayout check

Cell library

Place and routeConvert

Substitute gate sizefor Lambda

Real layout file

VDEC
Chip

Fig.2 Rohm 0.35µm

Fig.3 The flow chart of all process

3. ディープサブミクロンへの適用

2. 設計フロー

我々の提案するチップレイアウト設計手法を確立するために

我々は、一つのレイアウトパターンから複数のプロセスに適合はスケーラブルセルライブラリをディープサブミクロンへ適用さ可能なスケーラブルセルライブラリを用いた設計手法を開発しせる必要がある。我々はスケーラブルセルライブラリをディーた。設計手法の全体像を Fig.3 に示すフローチャートを交えて述

プサブミクロンに適用させるためにスケーラブルセルの変換ルーべる。

ルに基づいて λ の値を調整した。また、ツールセット中のセグ

まず、設計手法に取り入れた回路記述言語 NSL と Alliance

メント幅調整機構を用いてセグメントのサイズを直接調整した。

VLSI CAD System との特徴を説明する。NSL は抽象度の高5)しかし調整しきれない箇所が存在したため、セルライブラリの内い記述が可能である。そのため開発者は下位記述に触れずに大部を直接調整することで解決した。作業の概略を Fig.4 に示す。

規模かつ高機能な LSI 設計を行うことができる。また、NSL 合成ツールは Alliance が定義した VHDL(VHSIC(Very High Speed

Integrated Circuits)Hardware Description Language) サブセット

3.1だけを用いた VHDL への変換をサポートしているため、NSLスケーラブルセルの変換ルール

λ ベースセルの変換には、スケーラブルセルを配置配線したレコードによる回路設計から複数のプロセスのレイアウト生成まイアウトと、各レイヤの変換に必要な値を使用する。Fig. 5 にでをシームレスに行うことが可能である。Alliance はスケーラブルセルライブラリとセグメント調整機構を持つ。論理合成や自トランジスタのレイアウト変換例を示す。左の表が変換に必要

動配置配線にはスケーラブルセルライブラリを適用する。生成な値、右が出力されるレイアウトと寸法を表している。表内のした、λ を単位とする仮想レイアウトに対してそれぞれのセグメ

Segment は、スケーラブルセル内に宣言しているレイヤの種類ントを調整できる。また、独自の配置配線検証用ツールを備え、を表している。Fig. 5 の例の TRANS はトランジスタを表していVHDL からチップレイアウト生成までを全て Alliance のみで行る。Ls、W s は、セグメントの長さを λ 単位で示しており、こえる。かつ、Alliance は教育用途に適している 6) 。の長さが配置するレイヤ寸法の基準となる。下の表には、各セグメントの配置するレイヤを示しており、対応する DLR と DWR

次に、設計手法の全体像を述べる。まず、NSL で回路を設計-2-− 20 −樋口拓哉・細川達也・今井紘士・清水尚彦

Broken Layout(more improve)

Broken Layout(little improve)

Broken Layout

Lambda adjustment

Segments adjustment

Fixed Layout

Cell libraries adjustment: Broken point: Segment

Fig.4 The flow chart of applying scalable cell libraries to deepsubmicronの値は、λ 値で生成したレイヤの幅と長さのオフセットを表している。変換後のレイヤの長さは、以下の数式を基に決定される。

Lr = Lsλ + 2DLR

(1)

W r = W sλ + DW R

(2)

Fig.6 Ex-Symbolic to Real layout convert

この問題を解決する方法として、λ の値を大きくとりセグメン

例では、トランジスタに配置する Polysilicon、Diffusion の宣言

ト幅調整機構を用いて最小ゲート幅を設計ルールに一致させると、オフセットの値を示している。

調整をした。調節例を Fig. 8、調節後のレイアウトを Fig. 9 に示

すべてのセグメントに配置するレイヤを宣言し、スケーラブルす。各セグメント毎に幅、長さを λ 単位で決定している。また、セルから実際の大きさのレイアウトを Fig. 6 のように生成する。

オフセット値を設定することで幅を調節することが可能である。

Fig. 6 は反転回路の変換例で、左はスケーラブルセルのセグメン

Fig. 8 の赤い部分が調節箇所である。しかし、調整しきれない箇トの配置、右は実際の変換後のレイアウトとなる。

所が存在したため、セルライブラリの微調整を行った。Fig .10の赤い部分に修正例を示す。

Poly1

Segment

Ls

Ws

NTRANS41

Ls
5.0
DWR(um)NTRANS RDS_PORY

2-0.5

RDS_NDIF

-25.0

Layer

今回採用した EDA ツールは様々な機能を持つツールの集合体-0.5

DLR(um)Segment

4. 配置配線検証-1Diffusionである。このツールセットの中には配置配線検証を行うためのツールも用意されている。しかし、このツールセットにはドキュメントが整備されておらず、検証に不可欠なレイアウトルールの記述法が示されていない。その上、ツール自体の使用方法もNTRANS説明されていないため実際の使用に耐えないものとなっている。

Ws

我々はこのツールを用いた検証方法をソースコードを解析することで解明し、配置配線検証を行うためのドキュメントの整備を

Fig.5 Ex-Symbolic to Real layout convert

行っている。実際の配置配線検証方法を以下に示す。

4.1
3.2 SCMOS レイアウトを用いた Rohm0.18µm レイアウト設計

配置検証

配置検証では Fig.11 のようにセグメントの幅を指定したルールに基づいて検証する。しかし、レイアウトルール記述ができな

ディープサブミクロンプロセスは、サブミクロンプロセスにかったため、このツールセットがオープンソースであることを生比べて設計規則が複雑になっている。Rohm0.18um の設計ルー
ルは NDA により開示できないため、MOSIS7) に記述されていかし、ソースコードを解析することで Table.2 のようなルール記る SCMOS と DEEP 向けのデザインルールを Fig. 7 に示す。
SCMOS 向けのレイアウトを DEEP に適合させるためには、ポリシリコン間隔を 3λ にする必要がある。そのため SCMOS 向けレイアウトは全てのサイズを 3/2 倍する事になる。全てのレイアウトサイズが 3/2 倍になったためチップサイズは 2.25 倍となり、トランジスタの Ids は 1/1.5 となる。すなわちチップサイズが大きくなり、ゲート速度が遅い LSI となる。

述法や種類を特定した。
その結果、このツールが用意しているルールは 56 種類あることが判明した。開発するプロセスが Rohm0.18µm プロセスの場
合、これで全 253 種類のルールを表現しなければならない。しかし、レイヤーの総面積やチップ全体に占める特定のレイヤーの割合などをチェックするルールは実現できない。そのため、これらのルールを実現するためには外部ツールで補うか、配置検証-3-− 21 −λルールスケーラブルセルライブラリの 0.18μｍプロセスへの実装試行と TEG チップ開発

SCMOS

DEEP2223Lose the connection

34332Ƕ

2Ƕ
1Ƕ

22.5

MetalLambda
SCMOS
DEEP

Description

1Ƕ + 0.2

The layers are too short.
Metal

SCMOS=>DEEPMinimum width of poly

223

Minimum width of activ

334

Minimum gate extension of active

22.5

3

Minimum active extension of poly

344Fig.8 The adjusted examples of the segments

SCMOS => DEEP33443Fig.9 The adjusted examples of the layout
Fig.7 Mosis

ツールのソースコードを書き換える必要がある。また、このツールセットが生成するレイアウトファイルは Fig.12 に示すようにどのような形のレイヤーでも全て長方形のレイヤーの組み合わせで作られている。そのため複数のレイヤーが重なり合うもしくは隣り合うことでルールを満たしている場合、これを検出でき

Fig.10 The modification examples of the cell libraries

ない。しかし今回用いたツールセットはそれぞれの長方形のレイヤー一つ一つがルールを満たすように設計されるため、この問題は回避される。

4.2.1
Table.2 Example of converting process rule to Druc rule description

Process rules

Druc rule description

Min. width of A-layer is X micron

longueur inter > X.

ネットリスト抽出

ネットリストはツールセットの中のネットリスト抽出ツールによってチップレイアウトから抽出される。この時、レイアウト通りの配線情報が正しく抽出されているかを検証するためにレMin. space between A-layer and B-layer is Y micron distance axiale min Y.

イアウトの一部分とそこに対応するネットリスト情報を比較した。Fig.14 は、作為的に断線させた箇所のレイアウトとそれから抽出された断線させた箇所のネットリスト情報と、正しく配線されている同一部分のそれらとを比較している。レイアウトが断4.2線している場合、抽出されるネットリストでも断線している事が配線検証解る。

配線検証はネットリスト抽出とネットリスト検証との二段階

今回作成したレイアウトからネットリストを抽出すると配線に分けて行われる。配線検証の全体フローを Fig.13 に示す。以が断線してしまう箇所が発生した。前述の検証によってネット下の節でその工程を示す。

リスト抽出ツールの不具合ではなくレイアウトの誤りだという-4-− 22 −樋口拓哉・細川達也・今井紘士・清水尚彦

LayerRule 1
Rule2

使用するセルライブラリをトランジスタレベルで検証し、同一のLayer

セルライブラリを使用したネットリストを、ゲートレベルでの検証を行なうことで整合性を保つ手法を考案した。

Rule3

Rule4

Error situation
Compare Terminals

Fig.11 The process need to check rules of those places

Layer 1Compare Instances
Layer 2

Layer A (in all)fafbffThere is no difference of netlist
n_a_iNetlist(from symboric layout)***** Compare Terminals ...........
***** O.K. (0 sec)

n_q_o

n_a_i(extract)b

Fig.15 Circuit verification flow

Fig.12 A layer A is composed 3 layers

Cougarf

Compare Connections

Layer 3

Symboric Layout(Lambda unit layout)

an_q_o***** Compare Instances ..........
***** O.K. (0 sec)

n_q_o_ins
n_a_i***** Compare Connections ..........
***** O.K. (0 sec)

n_q_o

n_a_i

n_q_o

===== Terminals .......... 4===== Instances .......... 1===== Connectors ......... 8

n_q_o_ins

Structure DescriptionFile(separated fromVHDL subset)

Lvx

There is difference of netlist(compare andverification)

n_a_i

n_q_o

n_a_i

n_q_o

***** Compare Instances ..........
Instance ’n_q_o_ins’ only in netlist 1
Instance ’n_q_i_ins’ only in netlist 2

n_q_o_ins

True/False
n_b_i

n_a_i

Fig.13 The flow in route verification

n_b_i

n_q_o
n_q_i_ins

ことを断定した。この問題はツールセットが共有する設定ファ***** Compare Terminals ...........
Terminal ’n_a_i’ only in netlist 1
Terminal ’n_b_i’ only in netlist 2

n_q_o***** Compare Connections .........
n_a_i of ’inv_e_extract’ is NOT connected toi of ’n_q_o_ins’ in netlist 2 through signal
n_b_i but to signal n_a_i

Fig.16 Difference of message between legal netlist and illegal one

イルを調整することによって解決することができた。
Mtr_00004 sig2 i0 vdd vdd tp L=0.18U+ W=2.38U AS=0.952P AD=0.952P PS=5.56U PD=5.56U
Mtr_00003 sig2 i0 sig3 vss tn L=0.18U+ W=2.38U AS=0.952P AD=0.952P PS=5.56U PD=5.56U

5. TEG 回路
我々はスケーラブルセルライブラリを用いて設計したレイアウトを VDEC を通して試作した。設計したレイアウトの動作

Mtr_00004 sig4 sig7 vdd vdd tp L=0.18U+ W=2.38U AS=0.952P AD=0.952P PS=5.56U PD=5.56U
Mtr_00003 sig4 sig9 sig3 vss tn L=0.18U評価を行うため、評価回路を実装した。実際に搭載した回路をTable. 3 に示す。実装した回路は、すべてのセルが正常に動作可+ W=2.38U AS=0.952P AD=0.952P PS=5.56U PD=5.56U

能であるか確認するための評価回路と、チップ内のクロックスキュー計測用のラッチ回路、動作周波数の性能評価のための 50

Fig.14 One of the netlist extracted by Cougar

段インバータ + 起動用 NAND のリングオシレータ、中規模順序回路 (メモリ) とを実装した。実装した回路を合わせて入出力を含めた順序回路のテスト回路とした。実際にテープアウトした

4.2.2

マスクパターンを Fig. 17 に示す。

ネットリスト検証

検証パターンはターミナル、インスタンス、コネクションの6. 評価

3 つであり、どれか一つでも問題があればエラーとなる。Fig.15
で、エラーのパターンを、Fig.16 では、実際に動作させた場合の我々の手法を用いて設計した基本回路の評価を行った。Table.
6. には、計測時の負荷容量、設計したレイアウトの出力遅延時間、Rohm 提供セルとの比率を示している。3 入力の NAND、NOR回路では、Rohm 提供のセルに対して回路性能が大きく劣る。しエラーメッセージを示している。しかし、比較を行えるのがゲー
トレベルのみで、トランジスタレベルでの検証を行なえない問題がある。我々は解決策として、Spice シミュレーションを用いて-5-− 23 −λルールスケーラブルセルライブラリの 0.18μｍプロセスへの実装試行と TEG チップ開発

Table.3 on-board circuit
回路

テスト内容

全セルテストスケーラブルセルライブラリ内全セルの動作確認

リングオシレータ

動作周波数の性能評価

スキュー測定用ラッチ回路

チップ内部で発生するスキューの計測

メモリ

中規模順序回路の動作確認

Fig.18 Chip figure of trial manufacture

不具合を解消し、ツールセット内の検証用ツールを用いた配置配線検証法を確立することによってこの EDA ツールセットのみで0.18µm プロセスを試作する事が可能になった。Fig.18 に実際に作成したチップ写真を示す。
これによって、我々は 1.2µm、0.35µm、0.18µm の３つのプロセスがこの EDA ツールセットで試作可能であることを実証した。これは λ ルールベースのセルライブラリでディープサブミクロンプロセスの設計を行うことができるということを示している。

Fig.17 Chip layout of Rohm0.18µm

また、LSI 生産受託会社の提供するセルライブラリで設計したチップレイアウトと我々の方法で設計したチップレイアウトをチップ面積とゲート遅延との項目について比較、評価した。そのかし、それ以外の回路はほぼ同等のゲート遅延となった。回路性

結果、我々の方法で設計したチップレイアウトは LSI 生産受託能が劣る回路に対しては今後詳細な原因追求を行う予定である。

会社の提供するセルライブラリで設計したチップレイアウトとlogic

Capacitance(pF)

Delay time of SCMOS (pS)ratio of SCMOS to Rohm cells

inverter

0.005

22+10%

2-I/P NAND gate

0.005

57+14%

3-I/P NAND gate

0.008

146+83%

4-I/P NAND gate

0.009

185+58%2-I/P NOR gate

0.005

62+4%

3-I/P NOR gate

0.009

204+65%

4-I/P NOR gate

0.008

228-37%2x2-OR into 2-NAND gate

0.005

161-13%2x2-AND into 2-NOR gate

0.005

208

+37%

遜色ない性能をだせることがわかった。
我々は過去にクロックツリーの自動生成手法を確立している
8)9)。そのため、今後はクロックツリー生成ツールをデザインフローに組込み、実用的なディープサブミクロンのチップ製造を行う予定である。また、グラハム・ピートレイが 0.13µm 互換のセルライブラリを作成している。今後、グラハム・ピートレイのセルライブラリの導入を検討している。

Table.4 delay time of standerd cell

8. 謝辞
SCMOS

Rohm0.18µmm8 (8bit CPU)

114105.6µm2

6467.616µm2

snx(16bit CPU)

187920µm2

28108.9µm2

本研究は東京大学大規模集積システム設計教育研究センター
を通し、日本ケイデンス株式会社、メンター株式会社、シノプシス株式会社の協力で行われたものである。

Table.5 Comparing the chip core in area

参考文献

1) International Technology Road-map for Semiconductors 2009

7. まとめEdition Design(JEITA 訳), p.8

我々はオープンソースで提供され、スケーラブルなセルライブ

2) http://www.overtone.co.jp/

ラリを持つ EDA ツールセットを用いて 0.18µm プロセスの設計

3) C. Mead and L. Conway, Introduction to VLSI Systems,

試行を行った。本来、このツールセットは 1.0µm から 0.5µm まAddison-Wesley, 1980でのスケーラビリティしか保証していなかったため、0.18µm プ4) Greiner. A, Lucas. L, Wajsburt. F and Winckel. L, ”Design

ロセスを設計する際に様々な不具合が発生した。だが、これらのof a High Complexity Superscalar Microprocessor with the-6-− 24 −

樋口拓哉・細川達也・今井紘士・清水尚彦

Portable IDPS ASIC Library”, pp.9-13, European Design andTest Conference, 19945) http://www-asim.lip6.fr/recherche/alliance/6) Elias Kougianos, Saraju P. Mohanty, Priyadarsan Patra, ”Digital Nano-CMOS VLSI Design Courses in Electrical and Computer Engineering through Open-Source/Free Tools”, pp.265270, 2010 International Symposium on Electronic System Design, 20107) http://www.mosis.com/Technical/Designrules/scmos/scmosmain.html8) T. higuchi, J. Ogane, and N. Shimizu, ”Develop a design flowfor deep sub-micron process(0.18um) with a scalable cell library”, pp.958-960, ITC-CSCC2010, 20109) 樋口拓哉, 大金淳一郎, 清水尚彦, ” オープンソース CAD シ
ステム Alliance へのクロックツリージェネレータの開発とROHM0.18 μｍテクノロジを用いたチップの試作”, pp.9-14,
DA シンポジウム 2010 論文集, 2010-7-− 25 −