半導体ﾃﾞﾊﾞｲｽの静電気保護
Electrostatic Protection for Semiconductor Devices
福 田 保 裕Yasuhiro FUKUDA
概 要
半導体デバイスの急速な高速化、低消費電力化への開発において採用されてきた先端デバイス構
造は静電気に非常に脆弱な構造である。デバイスに組み込む静電気保護回路設計手法もこれらに対応して新たな設計手法が創出、展開されだしているので、ここで紹介する。

説明し、今後の問題をまとめる。

1．はじめに
2．半導体デバイス ESD 損傷モデル
半 導 体 デ バ イ ス は 、 静 電 気 放 電 (ESD:Electro-Static-Discharge)によって損傷及び誤動半導体デバイスへ損傷を与える ESD モデルは、作発生などの影響をうける。また、半導体デ大きく 3 つに分類される。(表 1 参照) ①外部バイスの集積度向上を実現させてきた微細加の静電気帯電(導体)物体からデバイス端子へ工の発展は、デバイス側の ESD 保護回路の設の ESD によりデバイスが損傷､②デバイスが置あるいは組立ラインの静電気対策の展開、静電気帯電あるいは帯電物体にて電位誘導し、強化にもかかわらず、半導体デバイスの各種デバイス端子から外部導体へ ESD、デバイスESD 耐性を低下させ、ESD 障害発生を完全にが損傷、③デバイス周囲の急激な電場変化に防止できない状況を今日まで引きずっている。

より損傷するモデルである。さらに詳しく分つまり半導体、電子機器業界においては、何類、命名されている。例えば、②のデバイス年おきに大きな ESD 障害を発生させる古くて帯電モデル(CDM: Charged Device Model)にお新しい問題として存在しているわけである。

いて､デバイス電位を上昇させる静電気帯電が、近年、携帯電話開発などに代表されるようにパッケージ樹脂表面の摩擦静電気であれば機器の高速化、低消費電力化、高信頼性化要パッケージ帯電モデル(CPM: Charged Package

求に対応するため、次々と新規なデバイス構

Model)(*1) ､ベアーチップに対する静電気誘導造を採用し、製品開発がなされている。しかであればチップ帯電モデル(CCM:Charged Chip

し、これら新規構造は ESD に対し脆弱である

Model)(*2) と言う具合である。図 1 は、HBM 概ことが確認され、ESD 保護回路設計手法が大要及び等価回路図を示し、人体等価容量としきく変化している。ここでは半導体デバイスての 100pF の容量に蓄えられた電荷を、1.5kの ESD 損傷モデル、先端デバイスの HBM 耐の放電抵抗を介してデバイス端子へ放出する性、新規 ESD 保護回路設計手法の検討などをことで適切な再現実験が出来るとされている。

図 2 は IEC/JEITA/ JEDEC 等公的規格 (*3) のおける HBM 試験、短絡負荷条件の規定放電電流波形を示したものである。重要なことは、放電経路にて構成される L(インダクタンス)によって放電電流の立上り時間 tr を、2~10nsecと遅くおさえられていることである。一方、
図 3 に示されるパッケージ帯電モデルのようなデバイス帯電・誘導による ESD 現象は、写立上り時間( tr ) = 2~10nsec真 1 に示される放電電流波形のように、立上り時間 tr が 200psec 未満と非常に速いサージ

図２

短絡負荷 HBM 試験放電電流波形

電流がデバイス端子に流れ込んでくる現象でデバイスに直接、間接に帯電した静電気の放ある。

電現象は、非常に小さな放電経路しか構成さ① 外部静電気帯電物体からの ESD 損傷れず、結果として、L(インダクタンス)が非常人体帯電モデルに小さく、放電電流の立上り時間 tr も非常にマシンモデル速い現象となるわけである。半導体デバイス② デバイス帯電・誘導による ESD 損傷の取扱い、モジュール組立工程等において、デバイス帯電モデル

静 電 気 管 理 対 象 の 代 表 的 ESD 損 傷 で あ る

電場誘導デバイス帯電モデル

HBM、CDM のデバイス内部保護について述

パッケージ帯電モデル

べる。

ボード帯電モデル
チップ帯電モデル
帯電体誘導モデル③ 周囲の電場変化による ESD 損傷
電場誘導モデル表 1 半導体デバイスの ESD 損傷モデル
図３

パッケージ帯電モデル：CPM

放電電流静電気放電現象

立上り時間( tr ) < 200psec
図1

人体帯電モデル：HBM と等価回路

写真１

短絡負荷 CPM 試験放電電流波形

した HBM サージ電流を内部回路に挿入させ3．HBM 保護回路ずに保護できた。(図５参照)

従来より半導体デバイス組立工程における静電気管理の中心的対象となってきたのはHBM による ESD 損傷である。例えば、IEC
61340 シリーズ規格 (*4) において ESDS(静電気敏感性デバイス)を取り扱う EPA(静電気保護区域)の中では、静電気管理手法としてリスト破壊現象としては、保護抵抗、保護トランジスタ、出力トランジスタ等の溶断、接合破壊となる場合が多く、破壊箇所によって平均破壊電力と放電時定数との関係が異なり、断熱破壊、熱拡散型破壊、熱平衡破壊に分類され、各素子のこれらの関係を用いて最適保護設計していた。

スラップ、導電靴等人体接地が規定されていスナップバックる。逆に言えば、デバイスの HBM 耐性は、(GGトランジスタ)
ブレークダウン(逆方向ﾀﾞｲｵｰﾄﾞ)

工程において管理されている静電気帯電値よりマージンを持った耐性値になるように設計されていなければならない。そこで、従来よ

図５

ESD 保護トランジスタ動作

4．CDM/CPM 保護回路
現在、半導体デバイス組立工程におけるESD 損傷の多くがこのデバイス帯電、誘導によるデバイス帯電モデル(CDM)あるいはそれ
1:接地可能車輪 2:接地可能表面 3:ﾘｽﾄｽﾄﾗｯﾌﾟ検査器 4:履物検に類するパッケージ帯電(CPM)現象と推定さ

査器 5: 履物検 査台 6:ﾘｽﾄﾊﾞﾝﾄﾞ及びｺｰﾄﾞ 7:EPA ｸﾞﾗﾝﾄﾞｺｰﾄﾞれている。これらの現象は、写真 1 にも示さ

8:EPA ｸﾞﾗﾝﾄﾞ 9:ｱｰｽ接続点(EBP)

10:ﾄﾛﾘｰ接地可能点 11:ESD

保護履物 12:ｲｵﾅｲｻﾞｰ 13:作業表面

14:接地可能脚とﾊﾟｯﾄﾞ付れるように非常に立上りが早い( tr < 0.2nsec)

椅子

15: 床

16: 衣 服17: 接 地 表 面 棚

18: 接 地 可 能 棚

19:EPA 標識 20:機器

図 4 半導体ﾃﾞﾊﾞｲｽ取り扱い工程 EPA(静電気放電保護区域)
り HBM 耐性を確保するための保護回路設計

放電電流サージの流入によって、保護回路のブレークダウン等の動作が間に合わず、内部回路における MOS トランジスタゲート酸化膜等が電界的破壊である絶縁破壊を発生させることが多い。図６は GG(Gate-Grounded)

が半導体デバイスに挿入されて来た。HBM は、図２に示されるように、放電電流の立上り時間 tr が比較的遅いため、端子と内部回路との間にダイオ ードや GG(Gate-Grounded)NMOS等オフトランジスタを保護素子、保護回路として挿入すれば、これらの素子のブレークダウン、スナップバック動作を利用して、流入

図６GG-NMOS 保護トランジスタ保護回路

NMOS 保護トランジスタを用いた入力保護回

Co コバルトの例)をゲートポリシリコン層､拡路で、CPM 耐性が非常に低いことが確認され散層に貼り付け、高融点金属のシリサイド層たものである。破壊箇所は写真２に示されるを形成した構造である。このときゲート領域、ように入力ゲート酸化膜破壊である。問題点拡散層領域のみにシリサイド層が形成されるは保護トランジスタの GND ラインと入力ゲーためサリサイド構造と呼ばれる。サリサイド

トの GND ラインが分離されていることであ構造トランジスタは、HBM サージ電流がドレる。図７のように入力トランジスタゲートとイン領域に流入したときにブレークダウン実ソース間に直接 GGNMOS 保護ﾄﾗﾝｼﾞｽﾀを挿入

効接合断面積が極端に小さくなりブレークダすることが対策のひとつとなる。結果、CPM耐性は大幅に改善された。

入 力ｹﾞｰﾄ酸化

写真 3 サリサイド構造トランジスタ断面図
写真２

CPM 試験による破壊箇所

ウン発生箇所にシリサイド層を通して HBMサージ電流が集まり、スナップバック動作前に接合破壊に至る。結局、トランジスタ寸法を増加させても耐性は向上せず、ブレークダ
ウン 動作 をさ せる とす ぐに 破壊 され 、HBMサージをスナップバック動作にて通過させる保護回路設計ができなくなる。とくに特性の図７

CPM 耐性改良対策

関係から、通常、出力トランジスタを ESD 保護素子としても利用する出力回路における

5. 先端半導体デバイス ESD 耐性HBM-ESD 保護手法が困難となる。そこで、ドレイン領域の高融点シリサイド層を除去す5.1 サリサイド構造デバイスと HBM 耐性ることによって、ブレークダウン実効接合断

先端半導体デバイスは、性能向上要求に新面積を確保、スナップバック動作が可能になたな構造を作り出すことによって対応してきるようにした構造がサリサイドブロック構造た。結として、単純な微細化による ESD 耐性と呼ばれるものである。この構造トランジス低下ではなく、各種 ESD 耐性に特有な脆弱さタを ESD 保護として使用することによってをもたらすことになった。写真３に示される

HBM 耐性を確保することが検討、多く使用さサリサイド構造トランジスタは、動作速度をれた。しかしながら、このサリサイドブロッ向上するための構造として普及したものであク構造トランジスタは、素子自身の HBM 耐る。ゲートポリシリコン抵抗削減、ソース、性は向上、耐性の寸法依存も確保できるが、ドレイン領域のコンタクト、ゲート間拡散抵

通常のサリサイド構造トランジスタに比較し、抗を削減するため、高融点金属(写真３ではESD サージを通過させる応答は構造上、遅くなる。結果として保護されるべき内部回路のところ、電源ブロック間信号インターフェイESD 保護能力を落としたことになった。と言っスインバータにおけるゲート酸化膜が HBMて、内部もすべてサリサイドブロックを装着

電圧 500~1000V にて破壊した。電源ブロックした構造にすれば ESD 保護は従来通りの考え(A) の 電 源 間 保 護 PC(Power Clamp) 及 び

方でよいことになるが、それではサリサイド

GND(A)- GND(B)間保護として、サリサイド構造トランジスタを採用しないのと同じで、ブロック構造トランジスタを用いた高速性能実現を放棄することになる。かつて

GGNMOS-PC を採用している。この HBM 低ホットキャリア対策として登場した LDD 構

耐性は、電源(A)端子-GND(A)端子間、GND(A)造トランジスタが、非常に低 HBM 耐性であっ端子-GND(B)端子間に挿入されているサリサたとき、HBM 耐性の強い保護素子を開発し、イドブロック構造 GGNMOS-PC が HBM サー

それを入力、出力、電源間に ESD 保護回路とジに対する応答の遅いことにより、電源ブロッして装着すればよいというような ESD 保護設

ク間信号インターフェイストランジスタゲー

計手法では対応できなくなったわけである。

ト酸化膜破壊が生じたものと推定される。こ(*5 )結局、HBM サージが流入したときの各素の種の ESD 耐性対策は特性劣化とのトレード

子、内部回路の印加電圧、通過電流を見積り、オフとなる場合が多いため、HBM 印加時におHBM サージの通過路を設計する ESD 保護設

ける各素子、内部回路における動作を見積る計手法が必要となる。

ことが重要となる。ブレークダウン、スナッ

5.2 ESD ﾊﾟﾗﾒｰﾀを用いた保護設計手法

プバック動作を ESD 保護動作として活用してサリサイド構造トランジスタを用い、分離ゆく ESD 保護設計の場合は、各素子の HBM

電源方式設計による図８に示されデバイスにサージが流入したときのブレークダウン、スおいて、GND(B)を ESD コモンとして電源(A)ナップバック動作パラメータ (ESD パラメー端子に HBM 電圧を印加する試験を実施した

タ)を抽出し、保護回路網における ESD 動作ｻﾘｻｲﾄﾞﾌﾞﾛｯｸ構造の予測手法を構築する必要がある。 (* ) 結果、

電源(A)

電源(B)

GGNMOS-PC

各部位の印加過渡電圧変化を確認し、対策案を検討、ESD 保護回路と製品性能との最適化
が 実 現 で き る の で あ る 。 HBM-TDR(TimeDomain

Reflection)-TLP(TransmissionPulse)測定方法(*6)

Lineにより各素子の HBM パラメータ抽出、Mixed-Mode シミュレーション
によって､図 8 の破壊されたゲート酸化膜にHBM 印加時にかかる電圧を予測したものが、ｹﾞｰﾄ酸 化ESDｻｰｼﾞ膜破壊Vｇ

応答遅い

図９である。該当ゲート酸化膜の真性破壊電圧が 14V であることを考慮すると、HBM 印
加 500~1000V にて破壊する試験結果を表現でGND(A)GND(B)きているものと考えられる。この手法を用いればこの HBM 低耐性改良対策を検証できる。
この手法よって HBM 耐性向上は見積れるた

図８

分離電源方式設計を用いたサリサイド構造デバイス HBM 破壊め、特性シミュレーションを同時に実施し、最適化対策を抽出、検証できることにな

:Vg
ｼﾘｻｲﾄﾞ金属層+ｼﾘｺﾝ層
SOI 層 (動作素子領域)

ｹﾞｰﾄ酸化膜破壊電ｹﾞｰﾄ金属埋込酸化膜(BOX 膜)

Si 支持基板

写真４FD(完全空乏型)-SOI 構造デバイス断面図９

ゲート酸化膜印加電圧

このように、HBM-TDR-TLP 測定による HBMパラメータ抽出、Mixed-Mode シミュレーショ
ンによる ESD 対策最適化手法は、ESD 保護素子、被保護内部素子のブレークダウン、スナップバック特性を最大限利用することによって

写真５

SOI 層溶断現象

ESD 保護回路設計する上で必須の手法となる

高耐圧トランジスタの場合は、耐圧を上昇さものと思われる。

せた PN 接合に HBM サージが流入すれば、5.3 SOI 構造、高耐圧デバイスと HBM 耐性

サージ電流は外部回路にて決まる過渡電流が

写真４は、高速、低消費を実現するトラン

ブレーク ダウン 電流とし て流れ るため 、PN

ジ ス タ と し て 用 い ら れ る FD-SOI(Fully

接合で消費される電力が上昇するので、破壊Depleted Silicon on Insulator)構造デバイス断面耐性は低下する。従って、通常トランジスタである。Si 支持基板と SOI 動作領域は埋込酸

耐圧と ESD 耐性は負の相関をもつことになる。

化膜にて分離、素子間も酸化膜にて完全分離

すでにブレークダウンするとその時点で破壊されているため、寄生容量は非常に小さい。

するとい状態となっている高耐圧トランジス

SOI 層は非常に薄く、完全に空乏化している

タがかなり多い。(参照 図１０)

ため、高速動作、低電圧動作、低消費動作が可能となる。非常に薄い SOI 層に HBM サージなどが流入、ブレークダウンを起こすと、1000
HBM 耐 圧

周囲は酸化膜に覆われているため、発熱した熱は殆ど逃げず、すぐに融点に達し、ポリシ100

リコン抵抗の溶断のような現象で容易に破壊してしまう。(写真５参照)しかし、SOI 層を厚くするとFD-SOI 構造デバイスの特徴が維持できなくなり、低電圧動作、低消費動作が10

物理 的 に 得ら れ な くな っ てし ま う 。FD-SOI性能を実現するならば、ESD に対する脆弱性を克服する ESD 保護設計手法が必要となる。

図１０110100 DC耐圧値(V)

高耐圧トランジスタのDC 耐圧と HBM 耐圧との関係

5.4 PC-ESD 保護回路網手法

ウンさせないためには、Va 電位が Tr1 の BVsdブレークダウン、スナップバック動作を ESDより上昇しないように PC が動作しなければ保護の動作として活用してゆくサリサイドブならない。図１２は CC タイマ PC (*7) と呼ばれロック構造トランジスタが、出力トランジスている PC を採用した保護回路を示す。

タとして利用できず、SOI 構造トランジスタ、高耐圧トランジスタのようなブレークダウンHBMサージ

VDD

すると構造上すぐに破壊してしまう素子を、Tr2出力トランジスタなどに用いなくてはならなC1い場合はどうすればよいのか。今後、ブレーVa

クダウンすると破壊し、ブレークダウン、スナップバック動作を ESD 保護の動作として活Rp

CCタイマーPC
LTr

出力端子用することが、構造上不可能な素子、デバイRｇ

C2

Tr1スはどんどん出てくるものと思われる。ESDVSS

保護設計手法としての発想の転換が必要である。近年、先端デバイス､高耐圧デバイスにて

図１２

検討、展開されだしている RC タイマ、CC タ

出力端子に流入した HBM サージは、Tr2(順方イマ､GC(Gate Control) NMOS､トリガリング向動作)を介して流れ、VDD ライン電位を上SCR 等を PC 用いた ESD 保護回路網設計思想昇させる。C1/C2 の容量分圧にて LTr(Large Tr)である。簡単に言えば、ブレークダウンしたのゲート電位を上昇させ、ON 状態となったら破壊する素子にはブレークダウンさせない

LTr チャネルを HBM サージは VDD ラインかように ESD サージを違う経路で流してしまう

ら VSS ラインへ流れる。従って、Va 電位のESD 保護経路設計手法である。

上昇は抑えられ、出力トランジスタ Tr1 は、HBMサージ

VDD

CC タイマ PC 搭載 ESD 保護回路網

ブレークダウンせずに HBM サージは、出力端子 Tr2RpLTrVSS という経路で流れTr2ることになります。C1/C2 比、LTr 寸法など

Rによっても変わりますが、HBM サージ電流量
PC

Vaが多くなると LTr 自身がブレークダウン、スナップバックします。しかしながら、チャネ

出力端子

Tr1

ル電流がかなり大きく流れている状態でのスVSSナップバック現象開始電圧 BVon は GGNMOSの BVsd 値よりもかなり低くなるので、Va は

図１１

PC を用いた出力 ESD 保護回路網

Tr１のブレークダウン電圧まで上昇しないよ

図１１は PC を用いた出力 ESD 保護回路網手うに設計できるのである。但し、図１２にお法を示したもので、出力端子に流入するいて出力端子から PC までの電源配線抵抗がHBM-ESD サージが Tr1 が入力端子に流入す大きいと Va は上昇し、Tr１がブレークダウン、る ESD サージにてブレークダウンを起こすま

ESD 保護されない状態になるので、注意が必

えに Tr2(順方向動作)RPC Vss という経要である。図１３は HBM2kV 印加時において路で ESD サージを通過ように設計するものあ

出力端子電圧 Va と上記配線抵抗(Rp)との関係る。ここで保護されるべき Tr1 をブレークダを示したものである。

トランジスタ、内部回路等がブレークダウンVa (V)しないように ESD サージを通過させる道として動作させる重要な ESD 保護回路ユニットとなっている。ここで紹介した以外にも、トリ

Rp=100

ガリング SCR (*9) を用いた PC なども多く研究され、使用されている。
Rp=50

106. 今後の課題
Rp=1

今後、CDM 耐性低下となってくることが構造上予測される。また、ESD による信頼性劣化問題も出てきそうな状況である。CDM モ

CC タイマ-PC 保護回路におけるデリング、CDM-ESD パラメータ抽出方法、

HBM 印加(2kV)時 Va 電位と Rp との関係

信頼性シミュレーションなど早急に整備されさらに図１４は、PC として GCNMOS(Gateなければならない。これらの検討から、さらControl Ntype Metal Oxide Semiconductor)-PCなる ESD 保護設計手法を構築してゆくことが

図１３を搭載した ESD 保護回路網(*8)

を示している。

求められている。

参考文献

HBMサージ

VDD1) 福田保裕：”MOS DEVICE の静電気破壊評価
Tr2 Rp方法・ﾊﾟｯｹｰｼﾞ帯電法の提案” , 電子通信学会
VdCVaVg

出力端子Tr1LTrR

技術研究会報告(信頼性研究会),R83-33,1983.102) Y.Fukuda etc：”VLSI ESD Phenomenon andProtection”, 1988 EOS/ESD Symp. Proc.

VSS

pp228-236,1988.93) IEC 61340-3-1：IS ”Methods for simulation of

図１４GCNMOS-PC 搭載搭載 ESD 保護回路網

electrostatic effects-Human body model

この場合、CR タイマにインバータを介して(HBM)-Component testing.”,2005

LTr のゲートへ接続しているものである。こ4) IEC 61340-5-1：TR2 “Protection of electronicの PC では、HBM サージ印加にて LTr の Vg,Vddevices from electrostatic phenomena- General2が同電位となり Id=A(Vd-Vt) のチャネル電流

requirements”,1998

として HBM サージを逃がすことになる。LTr5) I.Kurach and Y.Fukuda：”Improvement of Soft

自体はつねに非飽和領域と飽和領域の中点でBreakdown Leakage of off-State nMOSFETs動作する。

Induced by HBM ESD Event Using Drain

このように従来は、単に電源-GND 間の内部回路保護として使用されてきた PC が、現Engineering for LDD Structure”, IEICE Trans.
Vol E77-A No1, pp 166-173, 1994.11

在の先端デバイスでは、入出力端子に ESD 印

6) 福田保裕：”TLP 解析手法と先端デバイス ESD加されたときに出力トランジスタや入力保護保護回路設計”,クリーンテクノロジ誌,pp8-11,

2004.67) 特許第 3526853 号”半導体装置の静電気破壊防止回路”
8) Richard Merrill etc.：”ESD DesignMethodology”, 1993 EOS/ESD Symp. Proc.,4B.7, 1993.99) Bart Keppens ：”ESD Protection Solutions forHigh Voltage Technologies”, 2004 EOS/ESD
Symp. Proc., 5B.5, 2004.9（ふくだやすひろ／沖エンジニアリング）

福田保裕
1977 年 3 月名古屋工業大学電気工学科卒業、1977年 4 月沖電気工業株式会社へ入社、以来、半導体ﾃﾞﾊﾞｲｽ静電気障害の研究に従事、1983 年半導体ﾃデバイスの静電気破壊現象としてのパッケージ帯電モデルを発表、1986 年パッケージ帯電モデルによる自動試験装置を開発、1990 年 LDD トランジスタへの ESD キャリア注入現象解明、1999年より完全空乏化 SOI デバイス開発業務に従事、2004 年 よ り TDR-TLP 測 定 手 法 、 Mixed-Mode-Simulation 手法を用い、抽出される ESDパラメータによる ESD 保護設計手法を展開。
IEC TC101(静電気)WG6(ESD Simulation)国内委員会主査、ESD Industry Council コアメンバー、
静電気学会会員。