2008 OEGセミナー

車載電子部品におけるESD・ラッチアップ試験の現状と実績
2008年 7月 8日

信頼性設計事業部
加藤 且宏© Copyright 2008 Oki Engineering Co., Ltd.

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目次
1. 車載電子部品におけるESD・ラッチアップ試験の現状と課題
2. 評価・解析事例
3.各試験への沖エンジニアリングの適応状況
4. まとめc Copyright○©
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1. 車載電子部品におけるESD・ラッチアップ試験の現状と課題

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33自動車のエレクトロニクス化の加速
従来：制御系システム（主にマイコン）

現在～将来：無線・画像・パワー系など多様化

エンジン・コントロール・ユニット
パワー・ウィンドウ
オートマチック・トランスミッション
パワー・ステアリング
アンチロック・ブレーキシステム
エアバッグ・システム

各種センサ・RF無線通信
インテリジェントパネル（カーナビからPCへ）
インバータ（電力制御）
路車間通信（オートクルーズ）

安全性
省エネ性
快適性
利便性
自動車の電子化がキーテクノロジ
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電子部品の信頼性が益々重要→部品レベルでの信頼性の作り込み

静電破壊耐性・ラッチアップ耐性
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静電破壊とラッチアップ
静電破壊（ESD：Electro-Static Discharge）
静電気放電によってデバイスが破壊される現象。
ラッチアップ（Latch-up)
CMOSデバイスの寄生サイリスタがターンオンし、電源ーGND間に電流が流れ続ける現象（デバイス破壊発生）
WireOpenSource

Drain

Gate

静電破壊の例c Copyright○©
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ラッチアップ破壊の例
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静電破壊・ラッチアップ耐性の試験方法
ESD
ESD

コンポーネントレベル試験

システムレベル試験

・電子部品製造者が実施（半導体・ディスクリート）・システム製造者が実施（電子部品ユーザ）・デバイス単体の破壊（劣化）耐性評価・システムの破壊（誤動作）
耐性評価

・ESD試験とラッチアップ試験がそれぞれ存在・破壊耐性がESD試験、誤動作耐性がラッチアップ試験

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ESD試験の現状と課題

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同一名称で異なる試験規格
コンポーネント（部品）ESD試験
規格名 JEITA
ED-4701
種類

システムESD試験

JEDEC
JESD22ESDA
STM5.X

AECQ100

IEC60749

IECISO61000-4-2 10605

HBM

○○

○

○

○

○

○

MM-○○

○

○

--

Direct-CDM

○-○

○

○

--FI-CDM

-○○

○

○

--・部品ESD試験／システムESD試験
ともにHBM (Human Body Model)
・試験回路、強度分類が異なる・システムESD試験の要求耐性を部品単体に求める傾向
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部品（デバイス）メーカの動向と環境変化
システムレベルESD試験規格への適合性をアピールする動き（M社、N社ともに有力なAECメンバー）システムの小型・軽量化（ESDストレスの影響：大）ESDガンシステムESD試験のストレスが部品単体へ加わりやすいアプリケーション（アンテナ端子、インターフェイス機器接続端子）
システムESD試験がデバイス単体の信頼性でも差別化の要素になりつつある
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部品ESD試験の放電回路と強度区分
部品ESD試験

1.5kΩ

充電抵抗

ESD

DUT
試験端子

HV電源

100pF

V

基準端子

AEC-Q100 002 RevDの 強度区分
100%

I p=1.02A

1500V放電電流波形

H００～２５０V

H１A

２５１～５００V

H１B

５０１～１０００V

H１C

１００１～１５００V
１５０１～２０００V

36.8%

td=150ns

H２

２００１～４０００V

H３A

４００１～８０００V

H３B

８００１V以上

tr=8ns

要求耐性>2kV (Ipeak：1.33A)
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1010

システムESD試験放電回路と強度区分
S1

システムESD試験

ESDガン

Rc

330Ω S2150pF

V

ｼｬｼｰ
（GND)
IEC61000-4-2 強度区分

8000V放電電流波形

31A
21A

8.5A

30ns

60ns

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レベル

接触放電

気中放電

12kV

2kV

24kV

4kV

36kV

8kV

48kV

15kVxSpecial

Special

要求耐性>8kV (Ipeak=30A)→部品ESD試験の約23倍→筐体外部露出端子には必須要件？
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システムESD対応設計へのSPICEシミュレーションの応用
電子部品の保護回路をSPICE シミュレーションを使って最適化する手法
システムESD試験対応保護回路設計にも適用可能

部品ESD試験対応保護
回路設計では一般化

SystemESD短絡-HCPICE合わせ込み(5000V)20

1.33A@2kV

1818A@5kV

1614Current [A]

設計手法
として定着

今後の展開を予定

12108642001020304050607080

Time [nsec]

SPICE回路Sim.で再現させた部品ESD試験放電電流波形

SPICE回路Sim.で再現させたシステ
ムESD試験放電電流波形システムESD試験の放電ストレスにもSPICE_Simを適用できる環境が整いつつあるc Copyright○©
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1212SPICEシミュレーション適用に向けた課題
部品ESD（HBM ）試験
SPICE_Sim等価回路
VDD

システムESD（HBM）試験
SPICE_Sim等価回路

ESD

Metallic Surfaceof EUT

VDD

ESD

I/O
Terminal

Protected
CircuitPower
C lampProtected
C ircuit

Power
Clamp

I/O
Terminal

GND

GND

HCP and VCP・システムESD試験＝「閉じていない回路」
・印加側と接地側の容量と抵抗の見積
・サージの畳重効果の有無（反射波の影響）
GRP
・放電波形の測定（GHｚ帯インパルス波形の計測）
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ラッチアップ試験の現状と課題

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ラッチアップ試験の課題～トリガパルスの乖離
コンポーネント（部品）ラッチアップ試験
規格名 JEITA
ED-4701
種類

ｼｽﾃﾑｲﾐｭﾆﾃｨ試験

JEDEC
JESD78ESDA
STM5.X

AECQ100

IEC60749

IECISO61000-4-2 10605

電流パルス

○○-○

○--電圧パルス-----○

○

電源過電圧

○

○-○

○--

・部品ラッチアップ試験は電流パルス・システム誤動作試験は電圧ノイズ・トリガ源が両者で異なる
・部品ラッチアップ試験に電圧パルスの公的規格は存在しない
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部品ラッチアップ試験回路と強度区分
A

部品ラッチアップ試験

その他の端子試験端子
VCC/VDD
IN/OUT

A

Logic-High or
Logic-Low

VSS/GNDVJEDEC JESD78AのJESD78Aの 強度区分50Ω50Ω on 200mA
Pulse Width:10msec

100%
90%

V p=10.0V

50 %10msecc Copyright○©
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Temperature

Class 1>100mA

RT

Class 2>100mA

Ta=Operation
Maximum

50%10%
tr=300us

Current

tp=10m s

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要求耐性>100mA (Ta ; Max)
トリガパルス幅: 5usec~5sec
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システムイミュニティ試験放電回路と強度区分
S1

システムイミュニティ
試験
ESDガン

330Ω S2Rc

150pF

V

ｼｬｼｰ
（GND)
IEC61000-4-2 強度区分

31A

8000V放電電流波形
21A
8.5A

30ns

60ns

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レベル

接触放電

気中放電

12kV

2kV

24kV

4kV

36kV

8kV

48kV

15kVxSpecial

Special

要求耐性>8kV (Ipeak=30A)
トリガパルス幅：～数100nsec(トランジェント電圧パルス）
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ラッチアップ試験の課題～温特評価の必要性
コンポーネント（部品）ラッチアップ試験
規格名 JEITA
ED-4701種類JEDEC
JESD78ESDA
STM5.X

AECQ100

ｼｽﾃﾑｲﾐｭﾆﾃｨ試験

IECIECISO60749 61000-4-2 10605

電流パルス

○

○-○

○

--電圧パルス-----○

○

電源過電圧

○

○

-○

○

--

RT 又は 最大動作保証温度（高い）

ラッチアップ耐性

周囲温度

ラッチアップ耐性と試験時周囲温度

RTのみ

ラッチアップ耐性は高温で低下

部品ラッチアップ
試験は最大動作保証温度で実施

システムイミュニティ
試験は室温で実施（高温下で実施困難）

部品単体の電圧パルス・ラッチアップ試験
最大動作保証温度で実施
周囲温度c Copyright○©
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（高い）

システムイミュニティ試験補完の可能性
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1818

部品試験とシステム試験の課題と方策（まとめ）ESD試験・部品ESD試験とシステムESD試験ともにHBM
・部品単体にシステムESD試験耐性を求める流れ・システムの小型化（サージ吸収能力の低下）
・部品端子がサージに晒されやすいアプリケーション
・Sim手法による最適化（必要な端子に適切な保護回路）
ラッチアップ試験
・部品ラッチアップ試験とシステムイミュニティ試験でのトリガパルスの乖離
・部品ラッチアップ試験への電圧パルス試験の取り込み→（トランジェントラッチアップ）規格化
・部品ラッチアップ試験によるイミュニティ試験高温保証の代替
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1919

2. 適用事例のご紹介

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2020

SPICEシミュレーションを用いた保護回路設計例

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ESDシミュレーションによる保護回路設計
ESDサージを印加した時、所定のノードの電位が設定値を超えないように保護回路を構成する手法（例） HBM：2kVで、ゲートに掛る電位を5.7V以下に抑える
VDD
配線
R1a

HBM
2kV

配線
R2a配線
R3a

PN-保護Diode
INPUT

入力保護
抵抗Power
Clamp

5.7V以下5.7V以下

NMOS
保護Tr

配線
R3b
配線
R1b入力端子の保護回路例
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配線R2bVSS
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ESDシミュレーション結果(回路構成)【PMOS保護の場合】【Diode保護の場合】

HBM2kV-Sim結果(XI端子PMOS保護)

HBM2kV-Sim結果(XI端子Diode保護)

99
GC1個
条件1 配線R=0Ω
条件2 配線R=0Ω
GC2個
条件3 配線R=0Ω
GC3個

8775.7V

5.7V

6
Voltage [V]6Voltage [V]GC1個
条件1 配線R=0Ω
条件2 配線R=0Ω
GC2個
条件3 配線R=0Ω
GC3個

85454332211000100200300
Time [nsec]400500600

PMOSでは、3条件とも設定値をオーバー → 不適
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0100200300
Time [nsec]

400500600

ダイオードでは、条件１のみ設定値をオーバー → 条件２を採用

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ESDシミュレーション結果(配線抵抗)
配線R-1

HBM
2kV

VDD

P-Diode
Power
Clamp

INPUT
配線R-2

GND

0.6Ωまで許容範囲→バラツキを考慮して0.5Ω以下(配線R-1)＋(配線R-2) ≦ 0.5Ωc Copyright○©
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配線R[ohm]

INPUT電位[V]判定04.85

Pass

0.1

4.98

Pass

0.2

5.11

Pass

0.3

5.25

Pass0.4

5.38

Pass

0.5

5.51

Pass

0.6

5.65

Pass

0.7

5.78

Fail0.8

5.91

Fail0.9

6.04

Fail16.18

FailURL: http://www.oeg.co.jp/2424

SPICEシミュレーションを用いた保護回路設計（まとめ）・半導体デバイスの保護回路設計に用いられる手法
・SPICEパラメータを使って、ESDサージが入った時の所定ノードの過渡電圧をシミュレーションする手法
・本手法を使うことで、保護回路面積を最適化する（ESD耐性対コスト）
・この種の手法をシステムレベルESD試験の保護回路設計に応用することで、同様の効果を期待できる

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故障解析と対策例

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ガードリングの破壊
Coサリサイドプロセス / NMOS出力TrW Plug残骸

N+/Nwell(VDD_5V)
P+(GND)

Psub
N+(I/O Drain)

N+

Nwell

VDD5VをコモンにI/Oポートへ（－）サージを印加した時に発生症状はサージを印加したI/O端子自身のリークではなく、5V_IDD不良
ドレインのN+に向かってサージ電流が流れた痕跡
寄生npnTr = ガードリング（N+）－基板（P+）－I/Oのドレイン（N+） ’のコレクタ側接合が破壊（ドレイン＝I/O端子側は順方向なので破壊しない）c Copyright○©
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故障解析と対策（まとめ）・ESD試験で発生した故障品の解析事例
・破壊の痕跡と寄生バイポーラTrの構造から故障メカニズムを想定
・サリサイド構造Trの脆弱性（サージの局所集中）・ベース・フローティング状態での寄生バイポーラの挙動
・素子面積の増加を抑えた改良方法を検討

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3.沖エンジニアリングにおける各種試験への適応状況

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URL: http://www.oeg.co.jp/3131各種試験規格への適応状況
コンポーネント（部品）ESD試験
規格名 JEITA
ED-4701
種類

JEDEC ESDAJESD22 STM5.X

システムESD試験

AECQ100

IEC60749

IECISO61000-4-2 10605

HBM

○○○○

○

○***

○***

MM-○

○

○

○

--

Direct-CDM

○-○

○

○

--

FI-CDM

-○*

○*

○*

○*

--

コンポーネント（部品）ラッチアップ試験
規格名 JEITA
ED-4701
種類

JEDEC ESDAJESD78 STM5.X

ｼｽﾃﾑｲﾐｭﾆﾃｨ試験

AECQ100

IEC60749

IECISO61000-4-2 10605

電流パルス

○○-○

○--

電圧パルス

○**----△***

△***

電源過電圧

○○-○○--* 2008.7より、HED-C5002導入開始** 旧EIAJ AB6201 半導体信頼性委員会内部資料に準ずる
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S OKI CONFIDENTIAL*** 簡易評価
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まとめ・車載電子部品のESD/ラッチアップ試験のあらゆるニーズに対応可能（受託試験から対策コンサルまで）
・SPICE_SimのシステムレベルESD試験への適用（納得性のあるソリューションをご提供）
・高温ラッチアップ試験の適用（車載部品のノイズ誤動作耐性をラッチアップ耐性の尺度でご提供）
・部品単体からシステム評価まで、どのような試験のご相談にも対応

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ご静聴、有り難う御座いました。
お問合せ先信頼性設計事業部
TEL：042-662-6778
福田保裕
E-mail： oeg-esdsales@oki.com
URL： http://www.oeg.co.jp/
ご連絡をお待ちしておりますc Copyright○©
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（参考）規格制定団体の略称
JEITA: Japan Electronics and Information
Technology Industries Association
JEDEC: Joint Electron Device Engineering
Council
ESDA: ESD Association
AEC: Automotive Electronics Council
IEC: International Electrotechnical Commission
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