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2009 OEGセミナー

AEC-Q100車載用IC
高温ラッチアップ試験の落とし穴
2009年 7月14日

信頼性設計事業部
加藤 且宏©
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目次
1. ラッチアップについて
2. AEC-Q100ラッチアップ試験条件の落とし穴
3. ラッチアップ試験の個別試験仕様が問題となる代表的な事例
4. 沖エンジニアリングのラッチアップ試験と改良支援サービス
5. まとめc©Copyright
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1.1 ラッチアップとは入出力端子へのサージ流入、電源のバウンスetc

ラッチアップ（Latch-up)
CMOSデバイスの寄生サイリスタがターンオンし、電源ーGND間に電流が流れ続ける現象

パッケージ焼損・割れ
ワイヤ剥がれ（破断）
ワイヤの溶断アルミ・ポリ配線の焼損…など

ラッチアップ破壊（チップ割れ）の例
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プリント基板の焼損
失火への危険安全に直結する信頼性要素
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1.2 なぜラッチアップが起こるか
PMOS_FET

VDD
P
N
P
N

NMOS_FET

GND

I/O

N+

P+

P+

N+

P+

N+

N+

P+
Rsub

Rwell
Q1

N- wellQ2
P- substrate

Q1:Vertical PNP
transistor

Q2

・CMOS構造デバイスには寄生サイリスタが形成される（Q2を手前から左下に折り返した形）

GND

・２つの電流が互いに帰還を掛け合う （β1xβ2 > 1）
→電源をOFFしないとラッチアップ状態から抜け出せない

Q2:Lateral NPNtransistorc©Copyright
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大電流・発熱S OKI CONFIDENTIAL

デバイス・基板破壊All rights reserved 4http://www.oeg.co.jp/

1.3 ラッチアップ試験
試験対象と試験法
試験対象

試験法

入力・出力端子

パルス電流注
入法

電源端子

電源過電圧法

試験電流（電圧）と判定レベル±100mAの電流パルスでLUを起こさないこと
VCCの1．5倍までの電圧パルスでLUを起こさないこと

国内外の規格
規格名
種類
試験実施温度 室温
最大動作
保証温度
端子固定条件c©CopyrightCopyright2009
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AEC-Q100-004 Rev.C

JEDEC
JESD78B

JEITA
ED-4701－○○○○○（個別）

All LogicHigh/Low

All LogicHigh/Low

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Inom min
１条件

一般的な認証レベ
ルとして定着してきている

AEC-Q100では最大動作保証温度のみ試
験要求（室温試験の要求無し）

最大動作保証温度の試験がワーストにならない場合がある→認証を誤る可能性
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2. AEC-Q100 ラッチアップ
試験条件の落とし穴
最大動作保証温度（高温下）でのラッチアップ試験が、必ずしもワーストケースとは限らない事例とは….
事例１
I/Oに近接する内部回路がラッチアップを起こすケース
事例２
クランプ電圧でラッチアップ判定を免れるケースc©Copyright
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2.1 I/Oに近接する内部回路がラッチアップを起こすケース
I/O領域（トリガ注入側）
GND

I/O(-Trigger)

レベルシフト領域

GND

VDD_IO

R1

R2

r1

r2

内部領域
（ラッチアップ発生箇所）
VDD_Core

R3

R4

Q2
r3

r4

Q3
低温時
Q1

高温時
高温下で少数キャリアの拡
高温下で少数キャリアの拡散による移動が阻害される
散による移動が阻害される

I/O回路に近接する内部回路がラッチアップを起こす（Q1のベース長が大きい）場合、高温時は室温に比べて、Q1のコレクタ電流（Psub内を拡散する小数キャリア電流）が流れ難くなり、ラッチアップを起こし難くなるc©Copyright
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2.2 クランプ電圧でラッチアップ判定を免れるケース
I/O領域（トリガ注入側）
I/O(-Trigger)

ラッチアップ発生
ラッチアップ発生
前にクランプ電前にクランプ電圧に到達する圧に到達するGND

低温時

レベルシフト領域

GND

VDD_IO

R1

R2

r1

r2

内部領域
（ラッチアップ発生箇所）
VDD_Core

R4

R4

Q2
r4

r4

Q3

高温時
Q1

室温では、クランプ電圧に到達する前にラッチアップトリガ電流が流れ、ラッチアップを起こしているレイアウトの時、高温下で配線抵抗が高くなると、トリガ電流に達する前にクランプ電圧に到達し、（見かけ上）ラッチアップを起こさなくなる→ラッチアップ耐性が良く見えてしまうc©Copyright
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2.3 AEC Q100準拠の正しい認証試験を行なうには…
事例１
I/Oに近接する内部回路がラッチアップを起こすケース→多電源デバイスで起こりやすい→問題を回避するための画一的な方法はない→温特評価、又は、マージン評価を適宜実施する
ラッチアップ試験に高事例２い専門性が要求される
クランプ電圧でラッチアップ判定を免れるケース→試験結果のクランプ電圧に着目する
ラッチアップ試験結果を適格に見極める専門性

ラッチアップ試験規格に記載されていない個別の試験条件をデバイス仕様書から適切に読み取る専門性

沖エンジニアリングのラッチアップ試験サービス

個別の試験仕様が問題となる具体事
例にはどんなものがあるか？

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3.1 個別試験仕様が問題となる代表的な事例
個別仕様の項目

設定を誤った場合の影響

多電源デバイスの電源投入順序

デバイス破壊同
電源切断順序受動部品（バイパスコンデンサ）の除電対象デバイス（端子）大規模システムLSI

データシート から 試験条件を適切に設定（Tolerant, on抵抗, Pull-up/Pull-down etc)

クランプ電圧設定

過剰ストレス試験（デバイス破壊）オープンドレイン端子

端子固定条件

デバイス破壊レギュレータ出力端子
ドライバ出力端子
大規模システムLSIPU/PD抵抗付入力端子

ラッチアップ誤判定
異常電流(内蔵PU/PD抵
抗と外部抵抗との競合）
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3.2 オープンドレイン端子の破壊
CMOS端子クランプ電圧を適切に設定しないと問題が生じる

I/O

VDD
N+P+

GNDP+P+N+

Rwell
N- well

Q1
正極トリガ電流が順方向で流れる

I/O

Open Drain
端子N+P+GND
N+N+P+Rsub

N- well
NMOSがブレークダウンを起こすまで正極トリガ電流が流れない→接合破壊→破壊防止には、ブレークダウンを未然に防ぐ（クランプ電圧までに留める）
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3.3 レギュレータの破壊
配線焼損

破壊の模式図VDD

All_High / All_Lowの2条件にとらわれると問題が生じる
ON状態のレギュレータ出力端子にマ
イナストリガ試験を実施すると…

ON抵抗:数Ω“L” “H”

端子電位：20V

20V

試験開始時（リレーが入った瞬間）に破壊（数Ωの短絡回路に20V掛る）
レギュレータOFF状態でなければ破壊回避不能
・出力ゲート電位＝“H”はOK
・出力ゲート電位＝“L”はNG“L” “H”

リレー（試験開始時ON)

PGND

定電流源

OFF条件の端子固定条件のみ有効とする（又は、仕様書で外部負荷を規定）c©Copyright
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VDD配線の焼損
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3.4 PU/PD抵抗付入力端子の中間電位設定
VDD
A

不適切50kΩ DU

端子の仕様を正確に把握しないと問題が生じる

適切Reset100kΩ PD

1kΩ PD

100kΩ PU

1kΩ PU

Power
デバイス内部のPull-up/
Down
Pull-down抵抗と競合 デバイス内のPU/PD

50kΩ PD

GND

抵抗より十分低い
動作時の端子設定

スタンバイ時（LU試験）
端子設定

装置内蔵抵抗100kΩ ボード上結線ででのPU/PD設定のPU/PD設定

Resetx (H)LH (2/3 VDD)

LPower downx (L)H

L (1/3 VDD)

H

数100mA 数uA

数100mA数uA

電源電流c©Copyright
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4. 沖エンジニアリングのラッチアップ試験
改良支援サービスc©Copyright
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4.1 ラッチアップ試験トータル支援サービス
試験技術

ラッチアップ試験

発生箇所特定NG発生メカニズム特定ホットエレクトロン解析
液晶解析
解析技術発光・発熱画像（LU箇所特定）

レイアウト確認（GDS・ラフ図面）
修正プラン提案
改良確認試験提案（FIB加工サンプル）

設計
技術

改良確認試験
最終改良プラン提案c©Copyright
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FIB加工作成
発光・発熱解析

加工技術

試験から改良プランまでワンストップでご提供
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4.2 イミュニティ試験改良支援サービス
システムイミュニティ試験

部品ラッチアップ試験

試験技術
測定技術
ESDガンｼｬｼｰ（GND)

実使用環境下でのストレス・ノイズ種類
・効果的な対策箇所

電流ノイズ/電圧ノイズ耐性
電流ノイズ/電圧ノイズ耐性
・電源/GNDライン・電源/GNDライン
・ワースト端子

沖エンジニアリングのトータルサポート体制
デバイスラッチアップ試験→故障解析→デバイス改良↓(デバイスの実力) → システムイミュニティ対策c©Copyright
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