EDAアニュアルレポート

2012

Annual Report on Electronic Design Automation－

システム・オン・チップ時代の向こうに－

Beyond the "System on a Chip" era2013年6月発行

作

成

半導体技術委員会／EDA技術専門委員会
Semiconductor Technology Committee／EDA Technical Committee

発行

一般社団法人 電子情報技術産業協会
Japan Electronics and Information Technology Industries Association

【 巻 頭 言 】 	
 	
 「 高 付 加 価 値 LSI の 設 計 基 盤 で あ る EDA 技 術 発 展 に 向 け て 」
	 EDA 技術専門委員会	
 委員長	
  河村	
  薫	
 
	
 
LSI は家電製品だけでなく、情報機器、自動車、医療機器などにも搭載され、現在の社会基盤にはなくてはならないものになっている。さらに、クラウドのような高度情報化社会、エコ社会を実現するためには、信頼性、低消費電力といった高付加価値 LSI の提供が求められている。とくに、増大するバラツキを考慮したタイミング設計技術、低消費電力技術、
大規模 LSI の検証技術など、少ない工数で高品質な LSI を設計する技術において一層の発展が期待されている。これらの技術発展には、国内の半導体産業、大学、官庁間の密な連携が重要であり、更に、海外の関連業界・機関とも国際的な視野で協調、連携を図ってい
く必要がある。	
 	 EDA 技術専門委員会は、電子情報技術産業協会(JEITA)における業界活動組織の一つとして電子機器の機能・性能を決定するシステム LSI の設計技術に関わる活動を行っている。
設計技術およびそれに関わる標準化の動向を調査し、それらの発展・推進を図り、国内外の関係業界の発展に寄与することを目的とし、三つのテーマを設定し、活動をしている。	
 
	
 
	
 
(1) EDA 技術の動向・関連情報の調査検討、課題解決への提案。	
 (2) EDA に関する標準化活動への貢献。	
 (3) EDA 技術および標準化の普及推進のためのイベント実施・支援。	
 
	
 
	
 
(1)	
 EDA 技術の動向・関連情報の調査検討、課題解決への提案。	
 2012 年度はナノ世代物理設計ワーキンググループ(NPD	 WG)と LSI-パッケージ-ボード相互設計ワーキンググループ(LPB	 WG)の二つの WG で活動した。	
 NPD	
 WG では、物理設計における課題の抽出、対策の検討、モデル・フォーマットを含んだ設計手法の標準化を目的として、微細プロセスにおける設計課題の予測、対策の検討、提案を行っている。	
 LPB	
 WG では、昨年提案した LPB フォーマットを拡張し、JPCA	
  ３D フォーマットと整合性を図っている。	
 本活動の結果は、関係機関・団体との会議、学会・研究会の場で発表およびアニュアル
レポートを通じて積極的に公開している。	
 
	
 
(2)	
 EDA に関する標準化活動への貢献。	
 標準化に関して昨年度に 2 つの大きな変化があった。一つ目は我々の委員会に関するもので、それまで標準化小委員会として下部組織で活動していた標準化活動を EDA 技術専門委員会で直接行って、活動の強化を行うことにした。これに伴い、委員会に標準化担当委
員を置くことにした。二つ目は、我々と関係が深かった IEC/TC93 が解散し、TC91 に統合されたことである。	
 -1-

IEEE/DASC とは継続して連携を進めている。DAC(6 月)や DVCON(2 月)の時期に米国で開催される DASC 会議のほか、SystemC	
 Japan(7月)や EDSFair(11 月)の時期には関係者が来日して日本国内で DASC 会議を行っている。	
 ナノ物理設計 WG や LPB	 WGにおいても標準化に向けた取り組みを行っている。特に LPB	 WG
についての標準化は積極的にタイムリーに進めていきたい。	
 SystemC/SystemVerilog/Power	 Formatなど言語関連の WG は今年度はすべて休止となっているが、必要に応じて IEEE へのフィードバックを行う予定である。また、国際的な関連機関・団体(IEC、IEEE 等)との情報交換等を通じて国際的な標準化活動へも貢献していく予定
である。	
 
	
 
(3)	
 EDA 技術および標準化の普及推進のためのイベント実施・支援。	
 普及活動については、EDSFair の開催、システムデザインフォーラムの開催、LPB	 WG に
よるセミナーの開催を行っている。EDSFair は 2012 年 11 月 14 日（水）から 16 日（金）の3 日間パシフィコ横浜において、昨年に引き続き ET	
 (Embedded	
 Technology／組込み総合技術展)と同時開催した。EDA 技術専門委員会では EDSFair 実行委員長を任命し、EDSFair 実
行委員会を立ち上げたほか、特設ステージをはじめとして EDSFair の企画・運営に当たった。	
 さらに、システムデザインフォーラムを EDSFair と同時開催した。このフォーラムでは、
EDA 技術専門委員会および傘下のワーキンググループの活動内容と成果を発表した。	
 LPB	
 WG では LPB 標準フォーマットを定義し、昨年度はベンダを対象にしたセミナーを開始して普及を行ってきた。今年は、ユーザを対象にしたフォーラムを実施した。	
 	
 以下の図で、本委員会の活動と関係団体との関わりを示す。	
 
	
 
	
 

	
 
	
 

-2-

EDA 技術専門委員会は、上図の関連組織・標準化団体との連携のもと、三つのテーマである EDA 技術調査と課題解決への技術検討、標準化活動、技術と標準化の普及促進という活動を通じ、高度情報化社会、エコ社会の実現を支える高付加価値 LSI の設計を支える EDA
技術の発展、さらには日本の電子情報機器業界の発展に寄与すべく、本年度 13 社約 60 名
弱の業界各社有志の参画により活動してきた。2013 年度も積極的な活動を継続する予定で
ある。	
 
	
 
本報告「EDA アニュアルレポート 2012」は、EDA 技術専門委員会の 2012 年度年次報告として、上記三つのテーマについて活動成果をまとめたものである。また、本委員会のホームページにも各種報告を掲載しているので、ご覧いただきたい。	
 (http://www.jeita-edatc.com/index-jp.html)	
 
	
 
	
 

-3-

2012 年度 JEITA/EDA 技術専門委員会 委員一覧
委員長

河村

薫

富士通セミコンダクター㈱アドバンストプロダクト事業本部
共通テクノロジ開発統括部
専任部長

副委員長

大芝

克幸

ソニーＬＳＩデザイン㈱第２ＬＳＩ設計部門
フィジカルＩＰ設計技術部５課
シニアデザインエンジニア

副委員長

山口

龍一

パナソニック㈱デバイス社
セミコンダクタービジネスユニット
システムインテグレーション
基盤技術開発グループ
参事

監事

吉田

正昭

ルネサスエレクトロニクス㈱ 技術開発本部
ＥＤＡ・設計手法統括部
シニアエキスパート（2012 年 10 月退任）

監事

高倉

正博

ルネサスエレクトロニクス㈱ 第一事業本部
ＥＤＡ・設計手法統括部
ＢＥ設計技術開発部
シニアエキスパート（2012 年 11 月新任）

幹事

今井

浩史

㈱東芝

セミコンダクター＆ストレージ社
アナログ・イメージングＩＣ事業部
設計技術開発部
設計メソドロジー開発担当

委員

林

靖二

キヤノン㈱

生産技術研究所

実装技術研究部

実装技術第３研究室
主任研究員
委員

大坪

裕司

㈱図研

技術本部

ＥＬ開発部

シニア・エンジニア-4-

参事

（2013 年 1 月退任）
委員

松澤

浩彦

㈱図研

ＥＤＡ事業部

ＥＬ開発部

シニア・パートナー（2013 年 2 月新任）
委員

市川

浩司

㈱デンソー

技術開発センター
ＤＰ－ＥＭＣ推進室

委員

益子

行雄

開発課長

日本ケイデンス・デザイン・システムズ社
テクニカルフィールド
オペレーション本部
シニアテクニカルセールス
マネージャー

委員飯島一彦

日本シノプシス(合)

技術本部

本部長

バイスプレジデント
委員

川上

雅士

日本電気㈱

グリーンプラットフォーム研究所
担当（2012 年 6 月退任）

委員

石田

尚志

日本電気㈱

グリーンプラットフォーム研究所
主幹研究員（2012 年 7 月新任）

委員

三橋

明城男

メンター・グラフィックス・ジャパン㈱マーケティング部
ディレクター

委員

前野

酉治

㈱リコー

電子デバイスカンパニー
第一設計室

１１設計グループシニアスペシャリスト
特別委員

田中

玄一

ルネサスエレクトロニクス㈱ 第一事業本部
ＥＤＡ・設計手法統括部
ＦＥ設計技術開発部
部長

-5-

特別委員

小島

智

ＮＥＣシステムテクノロジー㈱ＰＦ統括本部
エグゼグティブ・エキスパート

特別委員

山中

俊輝

㈱リコー

電子デバイスカンパニー
第三設計室

３２設計グループシニアスペシャリスト
特別委員

福場

義憲

㈱東芝

セミコンダクター＆ストレージ社
アナログ・イメージングＩＣ事業部
設計技術開発部
設計インフラ技術担当

客員

若林

一敏

日本電気㈱

参事

中央研究所
ビジネスイノベーションセンター
ＥＤＡ開発センター

客員

今井

正治

大阪大学

大学院

情報科学研究科

情報システム工学専攻
客員

神戸

尚志

近畿大学

理工学部

研究部長

教授

電気電子工学科教授＜２０１３年３月３１日現在＞

-6-

略

語

一

覧

［１］団体・組織の名称
Accellera

Accellera Systems Initiative
旧Accellera(VIとOVIを統合した、設計記述言語の標準化に関連する活動
機関)とOSCI(Open SystemC Initiative : SystemC の標準化団体)が統合

ANSI

American National Standards Institute
米国の標準化国家機関

ASP‐DAC

Asia and South Pacific Design Automation Conference
アジア・南太平洋地域でのEDA関連の国際学会（1995年に始まる）

CENELEC

European Committee for Electrotechnical Standardization
EC（欧州委員会）の電気電子分野に関する標準化機関

DAC

Design Automation Conference
米国で行われるEDA関連の国際学会

DASC

Design Automation Standardization Committee
IEEEの下部組織で設計自動化に関する標準化委員会

DVCON

Design & Verification Conference & Exhibition
米国で行われる検証専門の国際会議

ECSI

European Electronic Chips & Systems design Initiative
欧州の設計自動化に関する標準化機関

EDIF Div．

Electronic Design Interchange Format Division
EIAの下部組織で電子系の惜報データ交換規格の検討機関

EIA

Electronic Industries Alliance
米国の電機電子通信業界団体

ICCAD

International Conference on Computer Aided Design
CADに関する国際学会

IECInternational Electrotechnical Commission
国際電気標準会議（電気電子分野に関する国際標準化機関)

IEEE

Institute of Electrical and Electronics Engineers, Inc．
米国の電気電子分野の国際的な学会組織

IPC

Association Connecting Electronics Industries
旧称:Institute for Interconnecting and Packaging Electronic Circuits
米国のプリント基板設計・製造に関する業界組織

ISOInternational Organization for Standardization
国際標準化機構-7-

(電気及び電子、通信技術分野を除く全産業分野[鉱工業、農業、医薬品等]に関する国際標準化機関)
IVC

International Verilog Conference
OVI が 主 催 す る Verilog HDL 国 際 学 会 で あ り 、 2000 年 に VIUF(VHDL
International Users Forum) と 統 合 し て HDLCon( International HDL
Conference)となり、2003年よりDVCon( Design & Verification Conference &Exhibition)として開催

JEITA

Japan Electronics and Information Technology Industries Association
一般社団法人 電子情報技術産業協会（電機電子業界団体）

JISC

Japanese Industrial Standards Committee
日本工業標準調査会(国家審議会、IEC/ISOに対する代表機関)

JPCA

Japan Electronics Packaging Circuits Association
社団法人 日本電子回路工業会

OSCI

Open SystemC Initiative
SystemC の標準化団体で、2011年にAccellera Systems Initiativeへ統合

OVI

Open Verilog International
Verilog ‐ HDL に 関 連 す る 技 術 の 標 準 化 と 普 及 推 進 組 織 で 、 2000 年 にVI(VHDL International)との統合でaccelleraに名称変更

SEMATECH

Semiconductor Manufacturing Technology Initiative （Consortium）
半導体技術を向上するために始まった米国の官民プロジェクト

Si2

Silicon Integration Initiative
設計環境の整備促進を支援する米国の非営利法人（旧CFI）

VASG

VHDL Analysis and Standards GroupDASC傘下のVHDL標準化に関するワーキンググループ

VITAL

VHDL Initiative Toward ASIC Libraries
VHDLライブラリ標準化団体

VSIA

Virtual Socket Interface Alliance
LSIの機能ブロックのI/F標準化を目指している業界団体、2008年解散［２］標準化・規格に関する技術用語
ALF

Advanced Library Format
OVIで検討されたIPをも含むASICライブラリのフォーマットALR

ASIC Library Representation
ASICライブラリ表現

-8-

CALS

Computer Aided Logistics Support / Commerce at Light Speed
製品の技術情報の流通に関するすべての標準化活動の総称

CHDS

Chip Hierarchical Design System
SEMATECHが要求仕様を作成した0.25-0.18um世代設計システム

CHDStdChip Hierarchical Design System technical data
CHDSで使用するデータモデルの標準化

DCL

Delay Calculation Language
遅延計算のための記述言語

DPCS

Delay and Power Calculation System
IEEE1481として標準化推進されている遅延と消費電力の計算機構仕様

ECALS

Electronic Commerce at Light Speed
電子機器、半導体、電子部品等の複合電子部品技術情報の流通ならびに
ECALS 辞書等の維持管理等、すべての標準化活動の総称

EDI

Electronic Data Interchange
電子データ交換

EDIF

Electronic Design Interchange Format
EIAの下部組織で検討されている電子系の情報データ交換規格

ESPUT

European Strategic Program for Research andDevelopment in Information Technology
欧州情報技術研究開発戦略計画

HDL

Hardware Description Language
ハードウェア記述言語

IPIntellectual Property
流通/再利用可能なLSI設計資産（本来は知的財産権の意）

JISJapanese Industrial Standards
日本工業規格SDF

Standard Delay Format
遅延時間を表記するフォーマットSLDL

System Level Design Language
システム仕様記述言語

STEP

Standard for the Exchange of Product Model Data
CADの製品データ交換のための国際規格

VHDL

VHSIC（Very High Speed Integrated Circuit)
Hardware Description Language
IEEE1076仕様に基づくハードウェア記述言語

VHDL-AMS

VHDL-Analog and Mixed-Signal (Extensions)-9-

DASCの中で進められているVHDLのアナログ及びミックストシグナルシス
テムへの拡張- 10 -

１．ＥＤＡ技術専門委員会の活動

1.1

2012 年度

JEITA/EDA 技術専門委員会

概要

委員会の名称EDA 技術専門委員会 (Electronic Design Automation Technical Committee)

委員会の目的EDA に関連する技術およびその標準化の動向を調査し、その発展、推進を図り、もって国内外の関係業界の発展に寄与する委員会の構成会員会社 /委員
特別委員
客員

委員会の予算会費 240,000 円 * 16 社 =3,840,000 円（会費 13 社＋LPB-WG 特別委員負担金 3 社）

委員会の開催幹事会の開催

年４回程度(実績： 別紙-2 参照)
必要に応じ開催 (実績： 別紙-2 参照)

担当事務局

JEITA/電子デバイス部

13 社/13 名
4名
3名

進藤

淳二（～2012/12）・幾見宣之（2013/1～）・細川

照彦■EDA 技術専門委員会役員と担当 (敬称略)・幹事会社 5 社(5 名)
委員長 ：富士通ｾﾐｺﾝﾀﾞｸﾀｰ
副委員長：ソニー
副委員長：パナソニック
監事：ﾙﾈｻｽｴﾚｸﾄﾛﾆｸｽ
監事：ﾙﾈｻｽｴﾚｸﾄﾛﾆｸｽ
幹事： 東芝
・特別委員(4 名)
標準化担当
前国際標準化担当
ナノ世代物理設計 WG 主査
LPB 相互設計 WG 主査
・客員(3 名)
標準化識者
設計言語識者
ASP-DAC ﾘｴｿﾞﾝ

河村
大芝
山口
吉田
高倉
今井

薫

EDSFair 特設ステージ企画検討会主査
EDSFair 実行委員会委員、ASP-DAC OC
克幸
HP/ML、内規改訂
龍一
広報ﾊﾟﾝﾌﾚｯﾄ、ｱﾆｭｱﾙﾚﾎﾟｰﾄ、ｼｽﾃﾑ･ﾃﾞｻﾞｲﾝ･ﾌｫｰﾗﾑ WG 委員
正昭(～10 月) ｼｽﾃﾑ･ﾃﾞｻﾞｲﾝ･ﾌｫｰﾗﾑ WG 主査、EDSFair 実行委員会委員
正博(11 月～) ｼｽﾃﾑ･ﾃﾞｻﾞｲﾝ･ﾌｫｰﾗﾑ WG 主査、EDSFair 実行委員会委員
浩史
EDSFair 実行委員会委員長、ｼｽﾃﾑ･ﾃﾞｻﾞｲﾝ･ﾌｫｰﾗﾑ WG 委員

ﾙﾈｻｽｴﾚｸﾄﾛﾆｸｽ
NEC ｼｽﾃﾑﾃｸﾉﾛｼﾞｰ
リコー
東芝

田中 玄一
小島 智 旧 IEC/TC93/WG2 ｺﾝﾍﾞﾅ→TC91/WG13 ｺﾝﾍﾞﾅ
山中 俊輝
福場 義憲

近畿大学
大阪大学
日本電気

神戸
今井
若林

- 11 -

尚志
正治
一敏

旧 IEC/TC93 国内委員長

■2012 年度活動方針
1.委員会活動の継続的発展
2011 年度からの新体制でのスムーズな運営と継続可能な体制の確立
EDSFair およびそれに関わる活動の 2011 年度体勢継続
健全で公平感のある財務体質の確立
委員会の効率的な運営
議論に重点
予算の最適運用
報告の簡略化（議事録確認、予算状況確認など）
2.標準化の推進と展開
IEEE-SA に Basic メンバーとして積極的参加
IEEE/DASC の加入継続
国際会議(DASC)へ参加
標準化団体との定期的な会議開催■活動計画の概要 ＜別紙-1 参照＞- 12 -

＜別紙‐1＞
活動計画の概要

1. EDA 技術の動向＆関連情報の調査検討、課題解決への提案(1) WG による技術動向とニーズ調査
・最先端テクノロジ ： ナノ世代物理設計 WG、LPB-WG
・設計言語 ： 今年度は言語関連の WG はすべて休会(2) 関連機関、団体、キーパーソン等との合同会議、意見交換、交流
・STARC, STRJ 等(3) 国内外の学会、研究会、イベントへの参加と連携
2. EDA 技術および標準化の普及推進のためのイベント実施、支援(1) 「EDSFair2012」開催
・ET との同時開催で EDSFair 開催を継続
・特設ステージの運営体制（幹事会社＋委員会社有志＋JESA）継続(2) 各種ワークショップ、講演会の開催
・システム・デザイン・フォーラムの実施を検討
3. EDA に関する標準化活動への貢献と関連機関、団体への対応(1) EDA 設計言語およびモデル標準化のための技術的検討と提案
・LPB-WG を継続し、LPB 相互設計環境標準化に向けた活動を実施
・SystemC、SystemVerilog、VHDL、A-HDL、PowerFormat などは、必要に応じて対応（WG の再開等）(2) 国際的な関連機関、団体への参画・連携と標準化活動への協力
・標準化担当委員を中心に委員会で対応
・IEEE/DASC、IEEE-SA、Accellera Systems Initiative、 Si2 等との連携
DASC 会議（6 月@DAC、11 月@EDSFair、2 月@DVCon)
IEEE-Basic の資格を継続
4. 委員会活動の広報(1) 広報パンフレットの配布@EDSFair2012(2) アニュアルレポートの発行(下記 HP でも公開)(3) WWW ホームページの公開 http://www.jeita-edatc.com/(4) 活動成果の発表
・システム・デザイン・フォーラム：標準化活動
・学術論文：ナノ世代物理 WG
・セミナー：LPB-WG ナノ世代物理設計 WG- 13 -

＜別紙‐２＞
2012 年度
年/月

2012/4JEITA/EDA 技術専門委員会 開催実績
技術専門委員会
4/20(金) (東京地区)
・12 年度役員審議、承認
・11 年度専門委員会/WG の年間活動報告
・12 年度事業活動計画
・委員名簿更新内容確認
・11 年度予算執行状況報告
・11 年度版アニュアルレポート報告
・EDSFair2012 実行委員会および特設ステージ企画検討 WG、SDF 活動報告
・12 年度予算案

懇親
会

幹事
会

○
（2011
年度
慰労
会）

4/20

関連イベント2012/5
・DAC2012 （6/3-6/7）@San Francisco, CA

2012/6
7/20(金) (関西地区)
・標準化活動/WG 進捗報告
・EDSFair2012 実行委員会および特設ステージ企画検討 WG、SDF 活動報告
・11 年度版アニュアルレポート配布
・EDSFair 用パンフレット原稿作成依頼予告

7/20

10/26(金) (東京地区)
・標準化活動/WG 進捗報告
2012/10 ・EDSFair2012 実行委員会および特設ステージ企画検討 WG、SDF 活動報告
・EDSFair 用パンフレット配布

10/26

2012/7

2012/8
2012/9・EDSFair2012 （11/14-16）@横浜

2012/112012/122013/1

1/18(金) (東京地区)
・標準化活動/WG 進捗報告
・EDSFair/SDF 実施報告
・アニュアルレポート作成分担

1/18

・ASP-DAC2013 （1/22-25）@横浜
・DVCon2013 (2/25-2/28)@San Jose, CA

2013/2
2013/3- 14 -

1.2

2012 年度 JEITA/EDA 技術専門委員会 WG 開催実績

月
2012 年 4 月
5月
6月
7月
8月
9月
10 月
11 月
12 月
2013 年 1 月
2月
3月

月
2012 年 4 月
5月
6月
7月
8月
9月
10 月
11 月
12 月
2013 年 1 月
2月
3月

4/19(木) 10:00-17:00
5/16(木) 10:00-17:00
6/21(木) 10:00-17:00

ナノ世代物理設計 WG 関連
第 1 回ナノ世代物理設計 WG JEITA 関西支部 第 1 会議室
第 2 回ナノ世代物理設計 WG JEITA 417 会議室
第 3 回ナノ世代物理設計 WG JEITA 関西支部 第 1 会議室

8/ 2(木) 10:00-17:00
9/ 6(木) 10:00-17:00
10/18(木) 10:00-17:00

第 4 回ナノ世代物理設計 WG
第 5 回ナノ世代物理設計 WG
第 6 回ナノ世代物理設計 WG

JEITA 407 会議室
JEITA 408 会議室
JEITA 関西支部 第 1 会議室

12/14(金)～15(土)ナノ世代物理設計 WG/集中審議 富士通/ヴィラ伊豆
1/17(木) 10:00-17:00 第 7 回ナノ世代物理設計 WG JEITA 407 会議室
2/14(木) 10:00-17:00 第 8 回ナノ世代物理設計 WG JEITA 関西支部 第 1 会議室
3/21(木) 10:00-17:00 第 9 回ナノ世代物理設計 WG JEITA 407 会議室

LPB 相互設計 WG 関連
5/22(水) 13:00-17:00

第 1 回 LPB 相互設計 WG

JEITA

402 会議室

7/13(金) 13:00-17:00

第 2 回 LPB 相互設計 WG

JEITA

413 会議室

9/12(水) 13:00-17:00
10/19(金)～20(土)第 3 回 LPB 相互設計 WG JEITA 403 会議室
LPB 相互設計 WG/集中審議 西伊豆 中荘

1/23(水) 13:00-17:00

第 4 回 LPB 相互設計 WG

3/ 6(水) 13:30-17:00
3/13(水) 13:00-17:00

第 1 回 LPB フォーラム 日本教育会館 707 号室
第 5 回 LPB 相互設計 WG JEITA 412 会議室- 15 -JEITA

412 会議室

1.3

JEITA/EDA 技術専門委員会ホームページ

1.3.1 開設の目的
電子情報技術産業協会（JEITA）の EDA 技術専門委員会の活動状況を公開し、EDA 技術に関する標準化や技術調査に関するご理解とご協力を頂くことを目的とする。
1.3.2 ホームページの詳細
2006 年度にホームページを一新し、よりわかりやすく、また、欲しい情報に容易にアクセスできるような構成にした。ホームページは日本語版の他、英語版も用意し海外からの利用者の利便性を考慮している。日本語版、英語版の切り替えは簡単にできるように構成されている。本委員会の成果は、ドキュメントとして閲覧できると共に、ダウンロードすることもできる。
なお、2011 年度に EDA 技術専門委員会の体制・構成を見直し、それに対応する形で、ホームページの構成をリニューアルした。具体的には、中間階層の EDA 標準化小委員会をなくし組織をフラット化したことに対応し、従来、小委員会傘下にあった、SystemC WG、
LSI･パッケージ･ボード相互設計 WG、SystemVerilog WG、PowerFormat WG の各 WGのページを、委員会活動の直下に配置している。
（１）ホームページの URL
http://www.jeita-edatc.com/
2009 年度までは、大阪大学のご協力で、大阪大学のサーバーにホームページを設置させて頂き、またデータの更新など、メンテナンスについてもご協力を頂いた。2009 年度に、
jeita-edatc.com のドメインを取得すると共に、サーバーを外部業者のレンタルサーバーへ移行した。データ更新やメンテナンスは、担当委員が行っている。
（２）エントリーページの構成
日本語版、英語版はそれぞれ次のエントリーで構成されている。
日本語版：

英語版：

委員会の紹介

Introduction of a committee

委員会活動Committee activity

公開資料ライブラリ

Open data library

イベント・関連機関

Event・A related organization

お問い合わせInquiry

サイトマップ

Site map（３）委員会の紹介/Introduction of a committee
委員長挨拶、活動と成果、メンバーをサブエントリとする。本委員会の概要、前年度の活動内容・成果、本年度の活動計画、委員会メンバーを紹介している。
（４）委員会活動/Committee activity
下記の委員会の活動を紹介している。

- 16 -ナノ世代物理設計 WG
LSI･パッケージ･ボード相互設計 WG
SystemVerilog WG
SystemC WG
PowerFormat WG
EDSFair 実行委員会
なお、LSI･パッケージ･ボード相互設計 WG は、2011 年度から、独自のホームページを開設し、WG のページからリンクを張っている。
（５）公開資料ライブラリ/Open data library「公開資料ライブラリ」のページでは、EDA 技術専門委員会内の各委員会・WG の活動報告や各委員からの発表資料等を適宜掲載している。主な掲載資料を以下に示す。なお、英語版では、日本語版と同一の日本語資料を掲載している。
EDA 技術専門委員会（過去のアニュアルレポート）
EDA 標準化小委員会（SystemC 推奨設計メソドロジ、Power Format 比較表など）
ナノ世代物理設計 WG（過去の資料）
EDSFair 実行委員会（システムデザインフォーラムの紹介）システムレベル設計研究会（旧サイトへのリンク）その他（過去の委員会活動報告）（６）イベント・関連機関/Event・A related organization「関連の会議」では、次の関係の深い EDA 関連技術委員会を紹介している。
IEEE/DASC（電気電子学会/設計自動化標準化委員会）
IEC/TC93（国際電気標準会議/デザインオートメーション標準化技術委員会）
注) IEC/TC93 は、2012 年 2 月に IEC/SMB（標準管理評議会）によって解散が議決され、5 月に TC91（電子実装技術）に引継がれた。
また、「関連機関」では、本委員会に関連のある 17 機関を紹介し、委員会名称はそれぞれのホームページへリンクされている。

- 17 -

２．各技術委員会の活動報告

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- 22 -

2.2

ナノ世代物理設計ワーキンググループ(Nano Scale Physical Design Working Group)

2.2.1

目的

ナノ世代プロセスの進化に伴い、新しい材料や加工技術が導入され、システム設計とプロセスの接点となる物理設計の役割がクローズアップされている。特にファブレス化に舵をとる半導体企業では、ファウンダリーのデザインキットの物理基盤に基づいた利用技術や、差別化のための独自のばらつきコーナー設計手法・ライブラリなどが重要性を増してきた。このような最先端のテクノロジーは、物理現象の理解、設計メソドロジー・EDA 化技術の知識と情報共有が必須であり、最終的には建設的な設計手法の標準化提案に到る活動が重要になると考える。
上記課題を背景として、本ワーキンググループでは、次のような調査、課題検討、及び標準化を実施することにより、より効率的な設計環境の実現に貢献することを目的として活動を行っている。
ナノ世代テクノロジー･ノードにおける、LSI の物理設計・検証に関する参加各社の共通課
題の抽出、および解決手法の提案



半導体ベンダとその顧客との間でやり取りするライブラリや設計情報等を規定する、設計
ルール・ガイドラインの作成



LSI の物理設計、検証手法の精度、互換性や効率を向上できるライブラリ・設計情報フォー
マットの標準化



各種ライブラリを用いて行う検証が十分な精度で行えるかを判定するための標準ベンチマ
ークデータの作成

2.2.2

活動内容

2007 年 5 月から活動を開始し、今年度は、ばらつきに関わる下記のテーマを取り上げて調査や検討を行った。


Double Paterning の配線ばらつきコーナー検討グローバルばらつきにおけるデバイス間相関と回路間相関の関係検討Importance Sampling 手法の高度化と RTN/NBTI 信頼性解析応用

Near Threshold による低電圧動作回路の検討

今年度の活動の成果としては、以下の 2 項目について詳細な調査、検討を行い、有用な知見を得た。
(1) 配線コーナー条件の削減手法の検討
タイミング検証に必要な配線のコーナー条件は、一般的に MaxC, MaxRC, MinC, MinRC の 4 条件が使用されている。これに、温度条件、電圧条件、トランジスタのばらつき条件等を加えると、そのコーナー条件数は膨大となる。タイミング検証時間の増大や設計収束性の悪化を防ぐために－1－- 23 -

は、適切なコーナー条件を把握し、必要最小限のコーナー条件で検証を行うことが望まれる。
我々の研究においては、デバイスの微細化とともに従来の配線コーナー4 条件では不十分になるという結果が得られている。そのメカニズムを明らかにするため、タイミング検証に必要なホールドおよびセットアップのタイミングを決定する、配線構造の明確化を行った。
また、デバイスの微細化に伴い、配線加工技術としてはダブルパターニングが用いられることになる。これにより、配線ばらつきを助長する要素が増えることになるが、従来のシングルパタ
ーニング技術と比較して、どの程度のマージンを見込む必要があるかを検証した。
さらに、ドライバサイズや配線長に制約を設けることにより、配線コーナー条件を増やすことなく、検証することも可能であることを示した。また、ダブルパターニング配線によるばらつきの増大に対しても、配線長に制約を設けることでマージンを最小限に抑えることができることを示した。
(2) グローバルばらつきコーナーの統計的緩和手法の検討
微細化に伴うばらつきの増大により、タイミング設計におけるコーナー幅の削減が望まれている。従来、グローバルばらつき(Die to Die)は、統計的な手法でコーナー幅を削減することはできないものと考えられてきた。それに対し我々は、チップ内回路特性の相関を考慮することにより、回路の特徴に応じてグローバルコーナーの削減が可能であることを示した。
さらに今回、グローバルコーナーの削減効果が、ローカルばらつきと比較して、どの程度かを定量的に評価した。解析の結果、グローバルばらつきの削減率はローカルばらつきと同等である
ことを示した。
さらに、素子間ばらつきの相関が、回路遅延ばらつきの相関に与える影響を解析するため、自己相関長をパラメータとするシミュレーション手法を提案した。提案手法を用いて回路遅延の実測比較を行った結果、実測値と非常に良い一致を得た。

－2－- 24 -

これらの活動で得られた成果は、次のような形態により無償で一般に公開する。


アニュアルレポート



JEITA のホームページ



関連学会の研究会・学会における発表や論文誌への投稿

成果の詳細は本アニュアルレポートの付録に掲載した。また、成果の一部を以下の学会、フォーラムにて発表した。
[1] 「微細 CMOS タイミング設計の新しいコーナー削減方法」, 情報処理学会 DA シンポジウム,
2012 年 8 月[2] 「微細プロセス（22nm 世代）における配線コーナー設計手法の検討」, 情報処理学会 DA シ
ンポジウム, 2012 年 8 月.
[3] 「設計品質を決めるばらつき制御」,メンター・グラフィックス・ジャパン 「Fabless 時代の
DFM セミナー」,2012 年 8 月[4] 「ナノ世代テクノロジに向けて新しいタイミングコーナーの考え方」,システムデザインフォーラム 2012 ,2012 年 11 月
[5] 「Fabless 時代の DFM を問う」,システムデザインフォーラム 2012 ,2012 年 11 月.
なお、「Fabless 時代の DFM 」に関しては、生産技術委員会の DFM 小委員会と連絡を取り合い、今後も連携を継続していく予定。

2.2.3

参加メンバー

主

査

山 中

査

城

員

山口

龍一

パナソニック㈱

同

成 木

保 文

メンター・グラフィックス・ジャパン㈱

同

赤嶺

武一郎

富士通セミコンダクター㈱

同

金本

俊幾

ルネサスエレクトロニクス㈱

同

小 谷

憲

ルネサスエレクトロニクス㈱

副

主

委

特別委員

俊 輝

間

誠

㈱リコー
パナソニック・デバイス・システムテクノ㈱小笠原 泰 弘産業技術総合研究所

増田弘生

千弘技術士事務所

佐藤

高史

京都大学

同

橋本

昌宜

大阪大学

同

黒

敦

弘前大学

同
客

員

川

－3－
- 25 -

2.3 LPB (LSI・パッケージ・ボード)相互設計ワーキンググループ
2.3.1 LPB 相互設計ワーキンググループ（本委員会）活動報告
2.3.1.1

背景と設立までの経緯

2.3.1.1.1 日本工業製品の状況
電子機器(セット）の開発は高性能化、低価格化、商品サイクルの短期化が顕著となり、これに対応するためにセットの機能面、設計／製造面でのグローバル化が進んでいる。この中で市場競争力を生む商品企画と開発力が課題である。かつて、日本工業製品は機能・性能・品質において差別化を図ってきたがこの要素を保持したまま、国際市場において開発競争に勝ち残る為の手段が模索されている。これまで日本の企業において、LPB 各分野においては個別に切磋琢磨しており設計のノウハウは構築されている。しかしながらそれらを共有しない閉塞性、企業間の考え方の違い、設計結果保証要求に対して情報公開の消極的態度など、様々な要因で LPB相互の設計現場の連携が十分に取れていたとは言い難い。結果として全体としての最適化が進
まず、単価、開発コストや開発期間において国際市場での競争力は向上せず、むしろ低下の傾向にあるとすら言える。
2.3.1.1.2 開発環境における問題
設計を効率的に行うには EDA の整備や改良、情報の収集が迅速に行われなければならない。各
企業個々にこれらの開発環境の整備は行われてきており、ノウハウとして一般には公開されていない。しかしながらこの閉塞性が設計に必要な情報の流通を阻害しており、また EDA の整備
コストの増大や、VOC(Voice Of Customer)の分散によりツールの改良が行われない等の弊害を生んでいる。これらは競争するべき分野と協調するべき分野が明確にされていないために、本来複数の企業が協力して効率化をするべき分野の要素まで各企業の機密内容に含まれていると拡大解釈されていたことに問題の本質があると考えられる。
2.3.1.1.3 技術的背景
システムの高速化と電源・インターフェースの低電圧化でタイミングやノイズに対するマージンが少なくなってきている。またコスト競争の激化によりコストと性能のバランス設計は益々重要となっている。これまで設計はＬＳＩ・パッケージ・ボード（以下 LPB）それぞれ別々に設計ガイドに従って行われてきた。しかしながら設計マージンの減少に伴いあらかじめ LPB 各所個別の設計ガイドを定めることが難しくなり、LPB 全体で協調して設計ターゲットを決める
必要が出てきた。すなわちシステムの設計途上でシミュレーションによって設計指針を決める
手法への変革が必要であり、その為には迅速でかつ正確なシミュレーションを行える環境が必要となった。

2.3.1.1.4 JEITA における LPB 相互設計 WG の発足
開発の難易度アップ、コスト・開発期間の国際競争の激化は設計のやり方へも変革を求められる。個々の最適化ではセット全体の最適化を実現するのは難しくなり全体を見越した設計が- 26 -

LPB 個々にも求められる。そこで LPB の設計をある 1 つのパーティーに集約する手段も考えられるが、これは非現実的である。LPB それぞれの物理的事象はスケールが違いすぎ、個々の専門の技術者が腕を振るわなければならない。ここで LPB がうまく連携できる仕組みが必要となってきた。この、声を受けて JEITA の半導体部会、EDA 技術専門委員会の元に各企業の代表が集まり半年の準備ワークグループ活動を経て 2010 年 4 月に LPB 相互設計ワークグループが正式発足した。このワークグループでは設計最適化の課題を整理し、競争領域と非競争領域の区別を行って、共通化することによって設計効率が向上する部分の仕様を策定する作業を行っている。
2.3.1.1.5 特性面における LPB 相互設計の効果例
LPB が相互に協調して設計すべき部分の一例として電源網の設計がある。LPB 上の電源網：Power
Delivery Network（以下 PDN）
（図-1）はノイズを小さくする為にインピーダンスを下げるように設計をする。LPB 各部に存在するインダクタンス成分とキャパシタンス成分により共振が起こる。共振が発生する周波数ではインピーダンスが極端に大きくなる。すなわち LPB 各部の PDNモデルを正確にシミュレーションに反映しないと全体の PDN の設計が正しく出来ない（図-2）。
このシミュレーションを実行するためには LSI の PDN 等価モデル、パッケージやボードの形状
情報、構成材料の電気特性、構成部品の等価モデルなど様々な情報を揃えなければならない。
この際に LPB の各部分の設計情報の書式や仕様の違い、必要パラメータが共有されていない事などが効率的な設計が出来ない要因となっている。

図-1 LPB の電源網(PDN)の等価回路- 27 -

図-2 LPB の電源網(PDN)の等価回路

2.3.1.2 LPB 相互設計解説
2.3.1.2.1 LPB 相互設計 WG の目的とゴール
１、LPB が協力しあって設計を行う為の課題を抽出しその分析を行いソリューションの提案を行う。
２、具体的には LPB 全体での接続記述、形状情報、解析設定条件に着目し、それらの定義や書式等の検討を行い提案を作成する。
３、提案内容は公開し普及を図る
４、これにより日本のエレクトロニクス製品の国際的競争力を高めることを目標とする。
2.3.1.2.2 LPB 相互設計の概念解説 ～個別設計と相互設計～
LPB 相互設計がこれまでの設計思想と異なる点を説明しておく。
2.3.1.2.2.1 従来型個別設計の概念
従来の設計手法は紙に書いたレベルの大まかなセットの製品仕様が決定されると LPB 別々に設計がスタートし、その個々分野内で最適化が行われてきた。これを個別設計という呼び方にこ
こでは定義する。個別設計においても LPB が完全に別々に設計が行われていたわけではなく当然すり合わせは行われてきたが場当たり的な確認が多く、また共通の認識も乏しいためにお互いの情報の公開・流通がし難い場合も多く、時間がかかるものであった。それでも日本企業においては LPB 各部門の設計力は高く、品質・特性といった面での差別化は図られていたといえる。しかしながら上記背景に述べたような市場要求の変化に対してこの方法では以下の問題に直面することになっている。（図-3）
1, 全体最適化が困難
2, 設計解析の準備に時間がかかる
3, やり直しが発生し開発期間増大
4, リソースの重複- 28 -

図-3

従来型個別設計

2.3.1.2.2.2 LPB 相互設計の概念
個別設計の課題を克服する方法として LPB 各部門が協力しあって設計を進めるスタイルを相互設計と定義する。相互設計においては全体構想設計を十分に行い各部の設計基準を設定し、その後は個々に設計を行う。設計終了後は全体を統合したシミュレーションを行い、設計のへのフィードバックを適所に行う。これにより下記の効果を期待する。（図-4）１、全体最適化を可能にする。
２、設計・解析期間を短縮。
３、やり直しを最小に留める。
４、リソースの分担。

- 29 -

図-4

ＬＰＢ相互設計

2.3.1.2.2.3 EDA の面からみた LPB 相互設計
LPB 相互設計の内 EDA を使って設計検証する部分を考える
EDA が使われる工程の前段階では必ず入力データの準備がある。LPB 相互設計ワークグループの分析によると、この準備の段階において情報の流通が十分ではなかったり、書式の違いがあり、EDA のセットアップに多大な時間を要しており相互設計の実現を阻む要因のひとつになっている。LSI の設計は比較的１つの EDA ベンダツールでフロアプラン、詳細設計、検証、ECO（Engineering Change Oder)でまかなわれ、工程間のやりとりも統一書式（DEF など）がある。
一方、パッケージやボードの設計では設計ツールと検証ツールは別々で、しかもツール間でデータの互換性はない。ベンダごとにもデータ書式はバラバラで、複数の EDA ツールを駆使して最適な設計環境の構築には多大な投資と開発リソースが発生する。また、この流通性の悪さにより最適設計の為の新規 EDA ツールを導入する動機が削がれる。その結果ユーザから EDA ツー
ルに対する改良要求は単一のものとなりがちで、EDA ベンダは ROI を考慮すると改良を積極的に行わないという状況も発生する。
2.3.1.2.2.4 競争領域と共通化領域
相互設計における競争領域と共通化するべき部分とを分類してみる。構想設計や設計、検証の作業は各社のノウハウなど機密内容が含まれる。それに比して EDA の入力部分は各社で共通化できる内容であり相互設計の実現を促進する効果が期待できることからこの部分について- 30 -JEITA では共通仕様化を検討・推進することとなった。（図-5）図-5相互設計におけるＥＤＡ活用部分と共通化部分

2.3.1.3 LPB 相互設計共通仕様
2.3.1.3.1 課題の整理
LPB 相互設計を行おうとすると多くの問題点に直面する。
1、LPB でネットリストがバラバラ
それぞれのネットリストのやり取りの際に変換をする必要があり、煩雑な上にミスが起きやす
い。LPB が別々に設計変更を加える際に接続にフィードバックがかかり難くしばしば接続エラーが発生する。全体のネットを管理しないために全体での接続検証や機能検証など EDA を使ったアプローチが整備されない。
2、LPB で設計結果の形状データがバラバラ
LPB で設計結果の出力データフォーマットはバラバラであり、これにより解析ツールへの読み込みが一元的に出来ないために全体解析を難しくしていた。別々なフォーマットは EDA ツールに読み込む際に、EDA ツール側に複数のフォーマットに対応する機能を整備することが必要でその準備に時間とコストが発生する。それぞれの書式に対するバージョンアップも常に対応し続ける必要があり管理コストも発生し続ける。また違う書式のデータは違った付加情報を必要とし、その情報収集にも多大な時間と労力を要しているのが現状である。（図-6）- 31 -

図-6

パッケージ・ボードはインターフェースが統一されていない

３、LPB の合成が煩雑
LPB は別々に設計されるためにそれぞれの繋ぎあわせでミスが生じやすい。たとえば LSI のフ
リップやローテンションでは頻繁に連絡ミスや誤解、思い込みで事故が起こる。パッケージとボード間でもその向きでミスが発生することもある。解析ツール上で LPB を合成する際には画面を見ながら手作業で位置合わせや向き合せを行なって接続するのが常識的に行われている。
これではミスは撲滅できない。
４、設計途上の設計制約の・設計結果へのフィードバックの難しさ
LPB の間で設計制約に対する考え方がバラバラで、与える情報量・質・書式に差があることがある。これらは設計途上での誤解や追加の煩雑なコミュニケーションを生み、結果として確認
待ち時間や反復的な設計やり直しによる時間のロスを生じることがある。一方、設計後も書式
式の多様性やそれに伴うインターフェースの複雑化により検証結果を設計にフィードバック
するのも煩雑となり、フィードバックを避けて問題を残したままにしたり、比較的に簡単なところにのみフィードバックすることに留まって全体の最適化が進まない状況にも陥りやすい。
（図-7）- 32 -

図-7 インターフェースが統一されていないまま相互設計を行った場合の問題点
2.3.1.3.2 標準フォーマットの作成
LPB 相互設計標準フォーマットを策定した。2010 年の活動結果では下記５点を策定しＶ1.0 としてリリースをしている。
LPB-V1.0
１、ネットリスト：

VerilogHDL の拡張(SPICE 制約互換）

２、階層定義情報：独自定義

XML 出力３、設計制約情報：独自定義

XML 出力４、設計結果形状情報

既存フォーマット

５、用語集
これに基づき 2011 年の活動で設計試行を行った結果、仕様の変更が必要となり LPB-V2.0 に改定を行っている。こ（図-8）
LPB-V2.0
１、プロジェクト管理(M-Format)

２、ネットリスト（N-Format)
３、コンポーネント（C-Format)
４、デザインルール（R-Format)
５、ジオメトリ（G-Format）
６、用語集
LPB-1.0 から LPB-2.0 への大きな変更点は開発プロジェクトにおいてそれぞれのインターフェ
ース標準フォーマットの履歴を管理する「プロジェクト管理」フォーマットの追加と、「階層定義」「設計制約」に記載される内容を大幅に改定し、「コンポーネント」「デザインルール」- 33 -

に仕分けなおしたことである。
さらに、2012 年には EDA ベンダへの採用とツールへの導入が進む過程で、フォーマットの齟齬の修正や改良が必要となり LPB-V2.1 が作成された。2012 年度中のリリース（2013 年 3 月）が予定されている。LPB-V2.1 の構成は LPB-V2.0 と同じであり、各フォーマットが改定されている。

図-8

ＬＰＢ標準フォーマット

各標準フォーマットの詳細についてはインターフェースフォーマットＳＷＧの活動報告の章を参照。
プロジェクト管理フォーマット： 製品の開発プロジェクトの中では LPB それぞれに標準フォーマットに沿ってインターフェースファイルが準備されるが、それぞれの設計工程の最適化や改変によりインターフェースファイルも逐次アップデートされる。LPB 相互に連絡なしにファイルをアップデートすると設計結果に不整合がおこりミスややり直しの原因となる。システム全体でインターフェースファイルのバージョンを管理する目的でそれぞれのバージョン名を記述する。
ネットリスト：LPB 全体での接続管理を目的とし、将来 LPB 全体の接続検証や機能検証ができる EDA 環境の開発が促進されることを狙って Verilog-HDL を基本ネットリストとした。形状情報と完全に分離した接続情報に徹して階層構造にも柔軟に対処が可能である。弱点としては電源グランドの- 34 -

ネットがないことへの対処と、パッケージ・ボードの検証に使われている SPICE との互換性を持たなければならない。これらにより、LPB 共通仕様では Verilog-HDL の書式に電源グランド端子を追加したり、SPICE におけるピン並びに制約と同じ制約を課す拡張仕様が加えられている。
コンポーネント ： コンポーネントファイルは LPB 各部の設計結果をつなぎ合わせる場合の部品の物理的な形状、接続位置・方向、設計上の制約を定義する。流通している同様なフォー
マットで必要となる情報がすべて包含されている書式がないため、本 WG で独自に書式を制定した。EDA ツールへの読み込みを簡単にするために XML の書式を採用している。
デザインルール：

LPB 各部の設計ルールを記述する。ライン、ＶＩＡやスペース、走行性をあらわす。解析のセットアップの為の材料物理特性や詳細断面構造もあわせて定義する。流通している同様なフォーマットで必要となる情報がすべて包含されている書式がないため、本WG で独自に書式を制定した。EDA ツールへの読み込みを簡単にするために XML の書式を採用し
ている。
ジオメトリ

：

ジオメトリは設計結果を解析環境に渡す際の書式を定義する。各層ごとの 2次元図形と、ＶＩＡ，Ｂｕｍｐ，ＢｏｎｄＷｉｒｅの 3 次元的情報、２次元情報を積み上げて立体構造にするための層構造（縦方向の寸法）などと記述する。テキストでの表現が必須であり、シンプルでかつある程度の精度をもった書式が必要である。これは独自の書式の開発は困難であることから EDA ベンダが提供した書式(XFL)を採用している。
用語集：

LPB 各部の設計文化の違いにより同じ物理形状、材料などに対して別の表現をすることがある。たとえば Via は Via と呼ばれるだけではなく PTH など製造方法を表した表記がされることがある。この LPB 共通仕様の中では基本的にひとつの設計要素は１つの表記をする
よう言葉の定義をしている。
2.3.1.3.3 LPB 相互設計標準フォーマットにより期待する効果
これまで詳細設計段階で「すり合わせ」が行われてきたが標準フォーマットができると全体での情報伝達が容易になり、より早い段階での全体設計構想が練ることができることが期待される。全体構想設計が行われて、LPB 各部の設計仕様が詳細設計前に明確化されることにより各部の個別の設計はやり直しの少ない短期間の設計完了が期待される。また解析も全体を見越した検討が可能となり、スムースにできれば解析にかける時間も取れるようになり吟味した設計
フィードバック案が作成できる。また、構想設計と統合解析の関係が出来上がっていると、設計のフィードバックは LPB どの部分に適用するべきかを考察した上で行えるようになり全体最適化が促進されることが期待される。EDS フェア 2011Nov.でパネル討議を行った結果、半導体側からの期待値として設計前半の全体設計構想の部分を主導し、設計最適化を促進したいというコメントがあった。一方セット側のコメントとしては後半の統合検証がやりやすく、効率的に解析かつ、解析の項目を増やしてしっかりやり製品の品質保障責任を果たせることを期待している。この設計スタイルが定着すると LPB の水平分業だけではなく、半導体とセットの開発分担という縦の分業も促進される。（図-9）- 35 -

図-9インターフェースフォーマットを整理したＬＰＢ相互設計

この構想の元、LPB 相互設計共通仕様の効果を可視化する。縦方向を時間軸とみなして各工程の相対的な工程期間を示す。（図-10）図-10ＬＰＢ相互設計の効果- 36 -

設計スタイルの変革従来の個別設計に比較して構想段階と分析・フィードバックの段階に時間をかける代わりに実際の設計期間を短縮する。これらによりコスト・性能のバランス最適化と設計品質の向上を狙う。今まで時間のかかっていた設計・解析の準備にかかる時間も短縮する。これらにより全体の開発期間を短縮可能とし、完成品での不具合を減少させ結果として市場投入を早める。
商品の市場での成功にはその時の市場にニーズにマッチした仕様の製品をいち早く市場投入することが重要であり構想設計をより早い段階で精度よく実施する必要がある。そのためには、開発に係る情報がそろっており、かつ直ぐに設計プロセスに使用可能な状況でなければならない。設計に係る情報とは LPB 各部分の設計結果だけでなく、設計に入る前に必要なデザインル
ールや材料の電気・物理特性、受動部品やコネクタなどの形状や電気モデル、組み立て（パッケージまたはボード）の際のルール（配置制約、ボンディングルール等）等、サプライチェー
ンから情報を集めなければならない。現状、それら情報の収集は人対人のコミュニケーションに大きく依存し、異種サプライヤー間で言葉の定義の違いによる相互理解にかかる余分な時間と、提供されたデータもそのまま設計ツールに読み込みができない書式であり、書式の合わせこみを行う時間が大きく発生している。これらが構想設計の実施を妨げ、時間不足となりいき
なり詳細設計に入らなければならない状況に至り詳細設計段階のやり直しの増大がおこった
り、情報不足による構想設計の結果の精度が悪くなると詳細設計でやり直しが多く派生原因となる。この情報のやり取りに LPB 標準フォーマットを活用することによって効率よく情報の収集や設計結果の提供ができるようになる。必要な情報は LPB 標準フォーマットで明らかになっており、LPB 標準フォーマットで記載された情報ファイルを要求、または提出すればよい。
（図
-11）。

図-11 LPB 標準フォーマットを使った情報共有- 37 -また、あらかじめ材料、部品についての LPB 標準フォーマットによる情報ファイルを複数集めておき、構想設計の過程でどの材料・部品を使うか容易に試し選択することが可能となってくる。このようにサプライチェーンが協力し合って情報を集め、競争力のある製品を市場に出して成功すればサプライチェーン全体がエコシステムとして成功していく。このように一つ一つの情報が設計の価値を高めていくバリューチェーンが成立する。

2.3.1.3.4 開発効率における JEITA LPB 標準フォーマットの効果
JEITA LPB-WG では小規模な模擬セットを想定して LPB 標準フォーマットを使って実設計を行った（図-12）。この結果この程度の設計事例であっても従来の詳細設計や検証にかかっていた
時間を 61％削減し、情報を待っている時間を 2 週間以上削減することが出来た。

図-12 LPB 標準フォーマットを使った設計事例とその効果

2.3.1.4

LPB 相互設計ワークグループ活動

2.3.1.4.1 構成メンバー（表‐１）
2010 年

１６社／２０名＋特別委員 3 名

客員１大学／1 名2011 年

１７社／２３名＋特別委員 2 名

客員１大学／1 名2012 年

１７社／２１名＋特別委員４名

客員１大学／1 名

主査：福場義憲（株）東芝

副主査：大槻隆志（株）リコー (標準化準備サブワーキンググループ主査)
副主査：中川祐之 富士通 VLS(株)(インターフェースフォーマットサブワーキンググループ主- 38 -

査)
副主査：冨島敦史（株）東芝

氏名
福場義憲
林 靖二
大坪祐司
松澤浩彦
古賀一成
濱田誉人
田中修治
川畑 航
津田剛宏
市川浩司
岡野資睦
冨島敦史
青木孝哲
益子行雄
川上雅士
石田尚志
楠本学
齊藤義行
中川祐之
佐藤敏郎
折原広幸
澤田修
大槻隆志
貝原光男
坂田和之
村田洋
門田和博
金子俊之
永野民雄
表-1

(普及活動サブワーキンググループ主査)

正副
正

役職
主査

所属
株式会社東芝正
正
正(期中交代）キヤノン（株）
（株）図研
（株）図研

副
正
副

（株）図研
ソニーLSIデザイン株式会社
ソニーLSIデザイン株式会社

副(期中交代）正副

ソニーLSIデザイン株式会社
株式会社デンソー
株式会社デンソー

副
副
副

株式会社東芝株式会社東芝株式会社東芝副主査

正
正
正(期中交代）日本ケイデンス・デザインシステムズ社
日本電気（株）日本電気（株）副正正

日本電気（株）パナソニック株式会社
富士通VLSI（株）

副主査

副
副(期中交代）正正富士通ｱﾄﾞﾊﾞﾝｽﾄﾃｸﾉﾛｼﾞ（株）
富士通ｱﾄﾞﾊﾞﾝｽﾄﾃｸﾉﾛｼﾞ（株）
メンター・グラフィックス・ジャパン株式会社
副主査

株式会社リコー
株式会社リコー
ルネサスエレクトロニクス株式会社

正
正
正

特別委員
特別委員
特別委員

（株）ジェム・デザイン・テクノロジーズ
ステイシフト(株)（株）トッパンNECサーキットソリューションズ

正

特別委員

STARC

副
正

ＬＰＢ相互設計ワーキンググループメンバー（2012 年度）

2.3.1.4.2 活動内容
ワークグループ内で 3 つのサブＷＧを構成して活動をしている。2012 年度は下記 3 グループ。
①インターフェースフォーマット SWG
・LPB-V2.0 の EDA ツールへの導入サポート。
・LPB-V2.0 への VOC（Voice of Customer

EDA ベンダやユーザーからのフィードバック）の収集・フォーマットの改良
・サンプルデータの改良②普及活動 SWG
・LPB 標準フォーマットの普及活動
・EDS フェア展示ブースの企画・出展・運営- 39 -

・SDF のステージ企画と実施
・第 1 回 LPB フォーラムの企画と準備、実施③標準化準備 SWG
・LPB 標準フォーマットの規格化の準備活動
・標準化の手法検討、フォーラム化の検討
・国際標準化の検討
・フォーラム運用用コミュニュティーサイトの企画と作成、開設
以上、3 つの SWG が協力しあって LPB 標準フォーマットの改良と普及を促進する活動を行っている。
活動は 7 回の本委員会を実施した（内 2 回は 10 月に連日で行った）。本委員会や集中討議の合間には SWG が複数回の委員会を行い、それぞれの役割における検討結果や成果を議案として本会議と集中討議に提出し討議と審議をおこなった。
また本活動を上位委員会の EDA 技術専門委員会への報告を行った。
本委員会日程5 月 22 日（発足からの通算第 19 回）
7 月 13 日（同第 20 回）
9 月 12 日（同第 21 回）
10 月 19 日（同第 22 回）
10 月 20 日（同第 23 回）
1 月 23 日（同第 24 回）
3 月 13 日（同第 25 回）
4 月 16 日（同第 26 回、2012 年と 2013 年度引き継ぎ会、2013 年度 1 回目と兼ねる。）
8 回の本会の間に分科会、サブＷＧの活動を多数行い、仕様をまとめ、本会議にて審議決定を行った。（図-13）- 40 -

図-13 ＬＰＢ相互設計ワーキンググループ活動記録（2012 年度）
当初予定されていた 9 月のユーザー向け LPB セミナーは EDA ベンダの導入が進まないため中止とした。また、12 月に予定していた有料の LPB 公開講座は聴講申し込みがなかった為に中止した。いずれも来年度以降同様の企画・実施を検討する。
2.3.1.4.3

活動内容のダイジェスト LPB-V2.0 リリース、ダウンロード化
 LPB 独自のホームページ英文化
 LPB-V2.1 の作成
 Golden
 8 月Sample の作成

実装学会

 EDS フェア 2012 SDF2012

発表
LPB/IBIS コーナーへのブース出展とコーナー全体のとりまとめ

にてパネル討議 国際標準化のケーススタディー、IEC・IEEE への提案検討
 LPB フォーラムの企画・開催
 LPB フォーラムコミュニティーサイト作成、公開開始

以降サブワーキンググループごとの活動報告- 41 -

2.3.2 ＬＰＢ相互設計ＷＧインターフェースフォーマットサブワーキンググループ
2.3.2.1

目的

LPB(LSI-Package-Board)相互設計ワーキンググループで、LPB を統合的に扱う設計環境の実現に向け、その課題の分析をする中で、LSI、Package、Board の設計・解析で扱うツールが異なり、データフォーマットが異なること、さらに、Package、Board の設計・解析環境では、EDAベンダ間でデータフォーマットが統一されていないため、必要情報が揃わない、設計・解析のセットアップに膨大な時間とリソースがかかる、結果が共用できない、といった課題が明らかになった。
そこで、ツール間のデータフォーマットの統一を検討するサブワーキンググループを立ち上げ、①LPB 全体の管理、②接続記述、③部品・制約・端子情報、④設計ルール・材料特性情報、⑤解析用形状データのフォーマットを『JEITA LPB 標準フォーマット』として策定した。
サブワーキンググループは 2010 年度より継続して活動しており、2010 年度

LPB 標準フォーマット Ver.1.0

2011 年度

LPB 標準フォーマット Ver.2.0

としてリリースしている。今年度は、
1. LPB 標準フォーマット Ver.2.0 のブラッシュアップ
ツールへの実装を想定して、曖昧な記述の見直し、キーワードの整理、フォーマット説
明の充実をはかり、Ver.2.1 としてリリースする。
2. Golden Sample の作成
EDA 開発に使えるテスト用のデータを用意する。その際、可能な限り記述の網羅性を高める。
を目的に活動を行った。
2.3.2.2 活動内容
(1) LPB 標準フォーマット Ver.2.0 のブラッシュアップ (Ver.2.1 のリリース)
表-2 は LPB 標準フォーマット一覧を示す。LPB 標準フォーマットは、①プロジェクト管理(M-Format)、②ネットリスト(N-Format)、③コンポーネント(C-Format)、④デザインルール(R-Format)、⑤ジオメトリ(G-Format)の 5 種類のファイルで構成されており、Ver.2.1 では①
プロジェクト管理(M-Format)、③コンポーネント(C-Format)、④デザインルール(R-Format)を見直している。
表-2 LPB 標準フォーマット
フォーマット概要

フォーマットの書式

Ver.2.1の対応①プロジェクト管理

M-Format

設計各部の履歴XML (独⾃)Update②ネットリスト

N-Format

ネット接続表現＋ＶＧ

Verilog-HDL (既存)
※電源/GND端⼦を追加

Ver.2.0と同じ(⾒直しなし)③コンポーネント

C-Format

部品・制約・端⼦XML (独⾃)Update④デザインルール

R-Format

設計ルール・材料特性

XML (独⾃)Update⑤ジオメトリ

G-Format

解析⽤形状データ

アパッチ：XFL Ver1.0 (既存)
現時点で公開を認められたフォーマット
アパッチ殿からドネーション頂いている

Ver.2.0と同じ(⾒直しなし)- 42 -

① プロジェクト管理 (M-Format)添付資料：4-2-3_JEITA-LPB_MFormat_Ver_2_1.pdf
表-3 は M-Format Ver.2.0 の課題と Ver.2.1 の対処を示す。フォーマット Ver.2.0 では、
M-Format が管理するファイル(N-Format, C-Format, R-Format, G-Format, その他ファイル)はすべてフラットに記述することになっていたが、Ver.2.1 ではこの点を中心に見直しをはか
っている。
表-3

M-Format の課題と Ver.2.1 の対処

No.

課題

Ver.2.1 対処

1

管理するファイルをすべてフラットに記述するため、階層構造が取れない

include MFORMAT=“filename”
で下階層のM-Formatを参照可能にする

2

管理するファイルをすべてフラットに記述するため、各ファイルの相関関係がわかりにくい

関連するファイルをclass⽂でまとめ、class⽂でまとめられたファイルで⼀つのモジュールを構築する
例えば、⼀つのパッケージを構成するC-FormatやR-Formatファイルを、⼀つのclass⽂でまとめる③ コンポーネント (C-Format)添付資料：4-2-5_JEITA-LPB_CFormat_Ver_2_1.pdf
表-4 は C-Format Ver.2.0 の課題と Ver.2.1 の対処を示す。C-Format は、今回大幅に見直しが図られており、表-4 は仕様変更のみ記載している(キーワードの微調整や説明文の修正等は
割愛)。
表-4

C-Format Ver.2.0 の課題と Ver.2.1 の対処

No.

課題

Ver.2.1 対処

1C-FormatにはLayer定義が無いため、Layer指定ができない- padstack の ref_shape- component の placement“⼀番上に置く”、“⼀番下に置く”を定義できるようにする- padstackは pad_layer="TOP"or"BOTTOM"で対応する
layer というキーワードは削除する- componentは mount="TOP"or"BOTTOM"で対応する
layer というキーワードは削除する

2

LandとBallの紐付けができない

socketのportにball_name/ball_shapeを追加し、C-FormatでLandとBallを紐づける
port定義でBallを追加する(Option)[想定ケース]
解析ツールがC-FormatとR-Formatを読むと、Ball設定されて解析できる。
ツールはpadstackをみて、Ballがどちら(上側or下側)に付くか判断する

3

portgroup が group指定できない

ref_portgroup を導⼊する

4

guard_shield の shieldnet_port_name は
port指定で、group指定できないshieldnet_port_group_name を導⼊する

5

powerdomain_group の指定が、group単位でしかできない

ref_port を導⼊し、端⼦単位で定義可能とする

6

信号skewを定義する際、対象がグループ指定なので、1ピンずつ異なるSkewを与えることができな
いグループ指定だけでなく、ポート指定もできるようにするため、
port_id/port_name を追加する

7

connectable の使い道が無い

削除する④ デザインルール (R-Format) 添付資料：4-2-6_JEITA-LPB_RFormat_Ver_2_1.pdf
表-5 は R-Format Ver.2.0 の課題と Ver.2.1 の対処を示す。フォーマットそのものの変更は無く、曖昧な点を補足する説明文を付け加えている。

- 43 -

表-5

R-Format の課題と Ver.2.1 の対処

No.

課題

Ver.2.1 対処

1

モールドの⾼さ定義が不明確

最上位層(SR)からの⾼さとする
フォーマットの説明に追加する

2

thicknessで膜厚Aを定義して、
plate_thicknessでメッキ厚Bを定義した場合、トータルの厚さはA+B? それともA?

thickness は plate_thickness を含む (トータルの厚さはA)
フォーマットの説明に追加する

3

Bonding wire定義には、Dieの厚さが必要だが、 SOCのC-Formatに、moduleのthicknessの定義がある
R-Formatでは定義されていない
フォーマットの説明に追加する

4

design_rule_area を使⽤して、Defaultとは別のデザインルールを設定する場合、ルールは排他になるのか、それともDefaultが上書きされるのか不明

Physicaldesignは原則Default設定が採⽤される。変更したい場合は、別のPhysicaldesignを定義する。このとき、変更したいところだけ設定する。ただし、Layer stack upは変更できない。
(layer nameは変更できない。Defaultと同じ名前にする)
フォーマットの説明に追加する

5

数字の表記
“e”や”G”は使⽤可否が不明

e+/-* の表記は可能、”G”の使⽤は不可
ex. 1GHzの周波数を表す場合、
NG!
(1) unit Hz
frequency="1G“NG!
(2) unit GHz
frequency="1G“OK!
(3) unit Hz
frequency="1e9“OK!
(4) unit GHz
frequency="1“

6<unit>の補助単位系の例が細かすぎる

h e+2、da e+1、 d e-1、 c e-2は削除
フォーマットの説明を変更する(2) Golden Sample の作成
図-14 は、フォーマット Ver.2.0 公開の際に用意したサンプルの概略図である。これは、コントローラとメモリ間の DDR 配線をモチーフに、LPB フォーマットの有効性を検証したもので、その結果については、EDSFair2011Nov.(2011/11/17)、2011 年度の Annual Report で報告して
いる。

図-14

LPB フォーマットの有効性を検証するために用意したサンプル

このサンプルはフォーマットの有効性を検証するために作成されたものであり、構成が単純なため、フォーマット記述の網羅性が低いという課題がある。そこで、EDA 開発に使えるテス
ト用のデータを用意する目的で、今回 Update したフォーマット Ver.2.1 に準拠し、可能な限
りフォーマット記述の網羅性を高めた所謂『Golden Sample』を作成した。
- 44 -

図-15 は、今回用意した Golden Sample の概略図を、図-16 は Golden Sample の File 構成を、
表-6 は Golden Sample の使用部品概要を示す。

図-15

Golden Sample の概略図

- 45 -

図-16

Golden Sample の File 構成

表-6Golden Sample 使用部品概要

SOC

LSI, PKGとも新規設計の想定<Features>・DDR3‐Interface
・PCI‐Express x4 Interface
・GPIO Bus (Input:3Byte, Output:3Byte)<Package>
Size
27mm□
Ball Pitch
1.0mm
Num. of Balls
276 Ball (3Row)
Num. of Layers
4

DDR

既存, PKG品<Package>
Size
Ball Pitch
Num. of Balls

13.0x9.3mm
0.8mm
78 Ball

FKB48

既存, PKG品の想定<Features>
・Analog Input (SMA)
3channel・Analog Output (SMA)
3channel
・GPIO Bus (Input:3Byte, Output:3Byte)<Package>
Size
20mm□
Ball Pitch
1.0mm
Num. of Balls
136 Ball (2Row)

Regulator

既存, PKG品

水晶

既存

受動部品 (R, C, Ferrite bead)

既存

2012 年度はサブワーキンググループを 7 回開催した。
成果の詳細は本アニュアルレポートの付録に掲載した。

2.3.2.3 参加メンバー
リーダー

中川 祐之

富士通 VLSI 株式会社

サブリーダー

青木 孝哲

東芝セミコンダクター＆ストレージ社

メンバー

濱田 誉人

ソニー株式会社

同

永野 民雄

株式会社半導体理工学研究センター

同

齋藤 義行

パナソニック株式会社

同

古賀 一成

株式会社図研同

益子 行雄

日本ケイデンス・デザイン・システムズ社

同

村田 洋

株式会社ジェム・デザイン・テクノロジーズ

同

澤田 修

メンター・グラフィックス・ジャパン株式会社

同

門田 和博

ステイシフト株式会社

同

佐藤 敏郎

富士通アドバンストテクノロジ株式会社 ※1

同

折原 広幸

富士通アドバンストテクノロジ株式会社 ※1※1

期の途中で佐藤から折原に交代した。

- 46 -

2.3.3

ＬＰＢ相互設計ＷＧ普及活動サブワーキンググループ

2.3.3.1 目的
JEITA LPB 標準フォーマットのユーザや EDA ベンダーへの採用促進を図る。
2.3.3.2 活動内容
2011 年度の活動を受けて、EDA ベンダーの LPB 標準フォーマットへの対応が始まった。 今
年度は、標準フォーマットを活用することによるメリットを理解してもらうために、設計や解析サービスを行うユーザ側への情報発信を積極的に行う。
これにより、EDA ベンダーへの標準フォーマットの採用促進を図ると共に、LPB 相互設計の普及に努めることを活動の中心とする。
具体的な活動内容
1.

JEITA の企画運営する EDS Fair への出展

2.

SDF2012(システムデザインフォーラム)における LPB 相互設計セミナーの開催

3.

第一回 LPB フォーラム企画/実施

4.

JEITA LPB 相互設計 WG ホームページ

メンテナンス

活動実績
 2012/8/30 に芝浦工業大学豊洲キャンパスにて開催された、エレクトロニクス実装学会
2012 サマーセミナーにて、「LSI・パッケージ・ボード相互設計の効率と品質を向上させる
LPB 標準フォーマットの効果と活用手法」と題し、LPB 標準フォーマットを活用することによりもたらされる、設計効率と品質の向上について紹介するとともに、フォーマットの普及状況や標準化動向などを含め、LPB 相互設計ワーキンググループの活動について報告を行った。
関連 URL1：
http://techon.nikkeibp.co.jp/article/NEWS/20120914/240032/?ST=edaonline&P=4（注）登録制サイトの為、別途 ID,パスワードの設定が必要な場合があります
添付資料:4.2.10

実装学会サマーセミナー

プレゼンテーション資料

 2012/11/14～16 に開催された EDS Fair の特別展示 LPB/IBIS ゾーンに出展し、LPB 相互設
計ワーキンググループの活動内容と、JEITA 標準フォーマットに関する紹介を行った。LPB
ゾーン出展の 5 社 1 大学及び IBIS ゾーン出展 2 社と合わせて、ブース内でのセミナーを行い、LPB 連携の現状と EDA ソリューション、IBIS 作成と活用方法の解説を行った。
関連 URL2:
http://www.edsfair.com/special/lpb_ibis.html
関連 URL3：
http://techon.nikkeibp.co.jp/article/NEWS/20111107/200654/（注）登録制サイトの為、別途 ID,パスワードの設定が必要な場合があります- 47 -

 また、2012/11/15 に実施されたシステムデザインフォーラム 2012 において、「競争力を創出する LPB 標準フォーマットの流通と活用～EDA ツールのデモとユーザによる活用方法の議論～」と題して LPB 相互設計セミナーを実施。

SDF 全体で 125 名の聴講者を迎え、活発な議論を行うことにより、多くの来場者の関心を集めることが出来た。
関連 URL4、5：
http://techon.nikkeibp.co.jp/article/NEWS/20121105/249372/
http://techon.nikkeibp.co.jp/article/NEWS/20121122/252353/（注）登録制サイトの為、別途 ID,パスワードの設定が必要な場合があります
関連 URL6
http://www.edsfair.com/special/stage.html（システムデザインフォーラム）関連 URL7：
http://www.edsfair.com/special/eds2012_sdf05_pdf.html（注）登録制サイトの為、別途 ID,パスワードの設定が必要な場合があります
添付資料: 4.3 SDF2012 講演資料
 2012/11/15 に行われ EDS Fair 企画ワインの夕べにおいて、LPB/IBIS ゾーン出展 8 社とともに、「升酒の夕べ」を開催。LPB 相互設計ワーキンググループ主査福場義憲氏と神戸大学
永田真教授による「鏡開き」を行い、升酒を多数のユーザに振る舞うイベントを行った。
 2013/3/6 に第一回 LPB フォーラムを、日本教育会館にて開催した。
LPB 相互設計にかかわる様々の業界から 37 社 55 名と JEITA LPB 相互設計ワーキンググル
ープメンバー23 名の合計 78 名の参加があった。
当日の発表内容は以下の通り
 オープニングスピーチ
LPB:LSI パッケージボード～連携を生み出す LPB～JEITA LPB 相互設計ワーキンググループについて
 EDA 事例紹介
株式会社ジェムデザインテクノロジーズ
株式会社図研株式会社ファースト
株式会社ワイ・ディー・シー
メンターグラフィックスジャパン株式会社
日本ケイデンスデザインシステムズ社
株式会社 Oscillated Recall Technology
株式会社エムイーエル
ステイシフト株式会社
アンシスジャパン株式会社- 48 -

株式会社アパッチデザインソリューションズ
 ゴールデンサンプル説明 LPB フォーラム

コミュニティサイトと加入案内

 座談会
これからの発展(LPB エコシステム)
参加者からは、プレゼンテーションと座談会を行った今回の形式での開催を望む声が多数あり、今後も LPB フォーラムを継続して行うと共に、コミュニティサイトを立ち上げて情報を積極的に発信するとともに、メンバー間でのディスカッションの場として立ち上げていく。
関連 URL8：
http://techon.nikkeibp.co.jp/article/NEWS/20130311/270539/（注）登録制サイトの為、別途 ID,パスワードの設定が必要な場合があります
2.3.3.4 普及活動サブワーキンググループメンバー
リーダー

冨島

敦史

(株)東芝セミコンダクター＆ストレージ社

メンバー

大坪

祐司

(株)図研

メンバー

林

精二

キヤノン（株）

メンバー

岡野

資睦

(株)東芝セミコンダクター＆ストレージ社

メンバー

貝原

光男

(株)リコー

メンバー

津田

剛宏

(株)デンソー

メンバー

金子

俊之

(株)トッパン NEC サーキットソリューションズ

SDF LPB 相互設計セミナー発表者
発表者

福場

義憲

(株)東芝セミコンダクター＆ストレージ社

発表者

中川

祐之

富士通 VLSI(株)

発表者

古賀

一成

(株)図研

発表者

村田

洋

(株)ジェムデザインテクノロジーズ

発表者

門田

和博

ステイシフト(株)- 49 -

2.3.4

ＬＰＢ相互設計ＷＧ標準化準備サブワーキンググループ

2.3.4.1目的
2.3.4.1.1 標準化の目的、背景
JEITA LPB相互設計WGで策定したJEITA LPB標準フォーマットの標準化へ向けての活動を始めるにあたり、SWGメンバーにおけるコンセンサスとして、「標準化するべき」という大前提でよいかについて議論を行った。
標準化はあくまでLPB標準フォーマットを普及させるための手段であって、最終目的ではなく、手段のひとつとして進めるということと、現場設計者に対する普及のための他の手段は無いかまでを検討していくということを基本とし、以下のように目的を設定した。
<標準化の目的>・フォーマットを普及させるための標準化→ＬＰＢ－ＷＧ活動における設計の立場としての本来の目的である現場における設計効率向上のための普及手段
・ＥＤＡベンダーからの要望→ツールへのフォーマット適用に対する理由付け。ＥＤＡベンダー内でのフォーマット採用に向けての大義名分。
・ＪＥＩＴＡとしての成果

標準化
公平な市場と立案者の保護
競争と協調
利益と公平
制限と自由
知的財産の保護
企業力強化
企業利益
技術力強化

独占禁止法
公平な市場
健全な市場

<図-17 標準化に対する一般的解釈>- 50 -

標準化として定義されている役割
公平な市場競争の提供と企業の知的財産の保護を同時に成立させるもの。
しかし、企業の本音は、・ロイヤリティ、ライセンス提供による利益拡大
・独禁法に違反することなく利益を獲得
そのために標準化を推進している。

<JEITA LPB 標準フォーマットの標準としての位置付け>JEITA LPB 標準フォーマットは一企業の利益を獲得するための標準ではなく、設計現場、ベンダーの相互作用による業界の活性化を図るための標準である。

2.3.4.1.2 標準化準備ＳＷＧの活動方針
活動方針を決定するにあたり、JEITA LPB標準フォーマットの役割について述べる。
JEITA LPB 標準フォーマットは、LPB 各分野が協力しあって円滑に製品を創るために必要な設計・ 検証の情報流通改善、時間の有効活用を実現する標準であり、日本のエレクトロニクス製品の国際的競争力を高めることを目標としたものである。
また、JEITA LPB 標準フォーマットは設計現場における共通言語であり、さらにサプライチェーンにおける情報伝達のための媒体としても非常に大きな役割を持っており、業界全体の力を集結し、ベクトルを合わせ、その結果としてＱＣＤの達成に至らせる手段としての目的を担っている。
さらに、プロジェクト遂行におけるバリューチェーンマネージメントを考えたとき、 設計・検証の入出力情報であるＬＰＢ標準フォーマットは、現場で広く共有化・流通することが必要で、そのためには、まず標準ありきではなく、草の根的活動が重要となる。
以上の役割を達成するための具体的活動を以下のとおり定めた。

- 51 -

セット

半導体

C ‐F o r m a t
L S I設 計

CAD
CAE

ED A

N ‐F o r m a t
回路
C ‐F o r m a t
PKG設 計G ‐F o r m a t
S I/ P I/ E M I/ 熱基板
設計
C ‐F o r m a t
PW B設 計G ‐F o r m a t

P r o je c t M a n a g e m e n t (M ‐F o r m a t )
ＰＷ Ｂ
ルール

ＰＫＧ基 板ルール

R ‐F o r m a t

R ‐F o r m a t

部 品 、コネ
クタ、ソケ ッC ‐F oトr m a t

組立

ボ ンデ ィン
グルール

R ‐F o r m a t

部品

材料

<図-18

G lo s s a r y

バリューチェーンにおける JEITA LPB 標準フォーマットの役割><具体的活動内容>①フォーマットの普及が目的であり、そのために最適な公開手段を検討。
標準化はその手段のひとつである。
世の中には、規格として公開されているものの位置づけとして、デジュール、
デファクト、フォーラムを検討する。
②普及のためのドキュメントを作成。
③ユーザードリブンを基本とした活動を行う。

＜ＳＷＧ間役割分担について＞標準化準備ＳＷＧのテーマはフォーマットＳＷＧおよび普及ＳＷＧに密接に関係するが、上記①、②に対して下記の役割案を考える。
①については、普及ＳＷＧとともに検討。
標準化団体等の調査については、標準化準備ＳＧが行う。
②についてはドキュメント事例調査は標準化準備ＳＷＧで行い、フォーマットＳＷＧにてドキュメント作成。
フォーマットSWGおよび普及SWGと連携し、標準関連調査等の実施、および提案を標準化準備ＳＷＧの活動とする。

＜今年度の活動＞
今年度は設計現場、ＥＤＡベンダーにおいて、ＬＰＢ標準フォーマットを広く共有化・流通することを目的として、まずはフォーラム立ち上げを先行し、平行してデジュール- 52 -

である国際標準化に向けての調査を実施する。
最終的には国際標準を狙う。

＜参考（言葉の定義）＞
・デジュール（dejure standard）→公的な標準化機関により，公開された手順を経て策定された規格
ＩＥＣ、ＩＳＯ等
・デファクト（defact standard）→公的な標準化機関による手続きを経ずに，市場原理によって世の中に広く受け入れられた規格
ＳＰＩＣＥ、ＧＤＳ、ＥＤＩＦ等
・フォーラム（forum）→広く公共的討論の場や，集団的公開討論の一種であり、その結果として規格も提案
ＩＢＩＳフォーラム、ＮＦＣフォーラム等
オープンフォーラムとは本来、設計協調、設計手法、技術共有を行う場である。

2.3.4.2活動内容
2.3.4.2.1 標準化へ向けてのスタディ
標準化に向けて、まず以下の項目についてのスタディを実施①標準化の手順の確認②標準化に必要な要件の確認③要件を満たすために必要な作業は何か④ターゲットスケジュールとマイルストーン
これらの項目について、デジュールおよびフォーラムとして位置付けられる標準および普及団体についての調査を実施。
<デジュール>・国内標準であるJEITA- 53 -

・国際標準であるＩＥＣおよびＩＥＥＥ<フォーラム>・業界団体における規格の普及

2.3.4.2.1.1 JEITA標準
技術革新に伴うデジタル化、モジュール化が進み、戦略的な国際標準化への取り組みの重要性が高まる中、JEITAでは国際競争力の強化に向けて、積極的に標準化事業に取り組んでいる。
IEC（International Electrotechnical Commission：国際電気標準会議）やISO（International Organization for Standardization：国際標準化機構）を中心とした、国際標準化活動に精力的に取り組むとともに、JIS規格、JEITA規格の制定にも携わっている。

<JEITA 規格制定に関する規定>
番号

名称

TSC-01

標準化総合委員会

TSC-02

社団法人電子情報技術産業協会

規格類に関する規定

TSC-03

社団法人電子情報技術産業協会

規格類審議システム規定

TSC-08JEITA 規格類番号体系表

TSC-16

電子情報技術産業協会

委員会組織・運営規定

規格類の作成手順- 54 -

<図-19 JEITA 規格策定手順>- 55 -

2.3.4.2.1.2 国際標準
2.3.4.2.1.2.1 ＩＥＣ
JEITA は特にＩＥＣとは非常に関係が深く、経済産業省

日本工業標準調査会（JISC：

Japanese Industrial Standards Committee）から審議委託（審議団体引き受け）されている委員会数は、３５にのぼる。
具体的な審議形態としては、ＩＥＣの各委員会（ＴＣ）に対応し設置された国内委員会を中心に、当該分野のＪＥＩＴＡ内委員会や関係機関等と連携をはかり、各審議文書（規格案等）の検討や日本からの国際提案（ＮＰ：New Work Item Proposal）に向けた活動を行っている。
JEITA では WTO/TBT 協定遵守の観点から JEITA 規格をＩＥＣ国際規格にすることを主眼とし、ＩＥＣ国内審議団体業務を経済産業省から委託を受けており、半導体実装・製品技術専門委員会において、ＩＥＣの半導体標準化委員会（ＴＣ４７）における審議文章の提案・検討、回答処理を支援している。
ＩＥＣには技術革新のスピードアップに対応して時宜を得た国際規格策定を行うために、迅速手続（Fast-track procedure）制度を導入している。
※WTO/TBT (World Trade Organization/Technical Barriers to Trade) Agreement<専門委員会 (ＴＣ: Technical Committee)>
ＴＣは,標準管理評議会（SMB）が承認した作業範囲で作業計画を立て、その作業を実行
して国際規格を作成する。
この作業は、ＴＣとその下に必要に応じて設置される分科委員会(SC:Subcommittee)、
作業グループ(WG:Working Group)等によって、他のＩＥＣ／ＴＣ又は他の国際機関との連係のもとに実行される｡<分科委員会(ＳＣ: Sub-Committee)>
ＳＣは、標準管理評議会（SMB）の承認のもとに、親ＴＣにより設置される。ＳＣ設置の条件は、幹事国を引き受ける国内委員会があること、及び親ＴＣのメンバーの内５つ以上のメンバーが積極的に参加を表明することである。
親ＴＣの幹事国はＳＣの設置を中央事務局に通知し、事務総長は標準管理評議会（SMB）の承認を得る。
- 56 -

<収集情報>・ＩＥＣにおけるＴＣ９３（デザインオートメーション）は無くなり、ＴＣ９１（電子実装技術）に吸収された。
・ＴＣ９１の下にＷＧ１３があり、JEITA LPB相互設計WGメンバーであるＮＥＣ
システムテクノロジー社 小島氏がコンビナ（主査）を務めている。
・ＷＧ１３はＩＢＩＳを扱っているＷＧである。
・ＴＲが技術報告書の発行という最短パスであるため、公開という意味では一番早い。

2.3.4.2.1.2.2 ＩＥＥＥ1963年にアメリカ電気学会(AIEE)と無線学会(IRE)が合併し組織された非営利の専門機関であり、電気工学を源流としたコンピュータ、通信、電力、航空、電子、情報工学、さらにバイオ等の技術分野を扱い、国際会議の開催、技術教育、標準化などの活動を行っている。専門分野ごとに39のSocietyと称する分科会を持ち、それぞれに会誌(論文誌)を発行している。
<IEEE全体組織>
標準化に関係する組織はIEEE-SA(Standards Association)である。

<図-20 IEEE全体組織><JEITA LPB標準フォーマットに関係する委員会>- 57 -JEITA LPB標準フォーマットはIEEE内ではEDA Standardという位置付けとして考えられるため、関連委員会としてはDASC(The Design Automation Standards Committee)となる。

<IEEEにおける標準化へのステップ>
IEEEにおける標準化へ向けての最初のステップは、PAR（Project Authorization
request）と呼ばれるProjectに対する提案書の発行から始まり、JEITA LPB標準フォーマットにおいては、その内容がDASCにおいて承認される必要がある。

<図-21 IEEEにおける標準化へのステップ>- 58 -

2.3.4.2.1.2.3 ＪＥＩＴＡとＩＥＣおよびＩＥＥＥの連携
JEITAは国際標準機構であるＩＥＣおよびＩＥＥＥと密接な関係があり、各審議文書（規格案等）の検討や日本からの国際提案に向けた連携活動を行っている。

<ＪＥＩＴＡとＩＥＣおよびＩＥＥＥの連携>
JEITA LPB相互設計WGメンバーであるNECシステムテクノロジー社 小島氏は、
TC91 WG13におけるコンビナ（主査）を務めており、標準化にむけての支援が期待できる。
また、IEEE DASCとJEITAはAssociation membershipの関係であり、密接な連携活動を行っている。

<図-22 ＪＥＩＴＡとＩＥＣおよびＩＥＥＥの連携>- 59 -

2.3.4.2.1.2.4 ターゲットスケジュール<国際標準化への道のり>
ＩＥＣおよびＩＥＥＥにおける標準化へのステップおよびTime Limitを示す。
国際標準化に向けての道のりは長いものではあるが、JEITA LPB相互設計WGとして定めた方針に基づき、標準化に向けての活動を継続していく。
ＥＤＡ標準として日本から提案、発信することに大きな意義がある。

<図-23 国際標準化への道のり>

2.3.4.2.2 事例調査
１．標準に関するドキュメント作成のために標準化された事例を調べて、一般公開されている標準というものはどういった内容なのかを理解し、ドキュメント作成における参考とする。
<調査対象>- 60 -

・ＩＭＩＣ
ＩＥＣテクニカル（ＴＣ）として登録されており、今回の
ＪＥＩＴＡ

ＬＰＢ標準フォーマットの標準化に近いものではないか。

ＩＳＥ/ＪＥＩＴＡ規格書となっており入手可能。
・ＩＢＩＳ
テックフォーラムからＡＮＳＩ規格となった事例
２．ＩＥＥＥ向けＰＡＲ作成のために
ＩＥＥＥ

ＤＡＳＣにおける標準化に向けての１ｓｔステップであるPAR作成のための他標準の事例を調査<調査対象>
・Ｐ１８０１
これは“Standard for Design and Verification of Low Power“に対するPARである。
このPARの内容を調査することで、JEITA LPB標準フォーマットとして提案するときの必要項目、および内容の参考とする。

2.3.4.2.3 JEITA ECセンターとの連携
JEITA ECセンターは、企業間電子商取引および企業間コンカレントエンジニアリングの基盤を整備することによって、電子機器および半導体・電子部品等の業界の発展に貢献することを目的に活動をおこなっている組織であり、電子機器および半導体・電子部品等の商取引情報および技術情報を企業間で電子交換・再活用が可能となるよう、用語・取引に係わる情報の種類・形式を標準化し維持管理を行っている。
JEITA LPB相互設計WGで策定したＬＰＢ標準フォーマットをＥＣセンターで推進している
バリューチェーンにおける情報伝達媒体として、活用できるのではという観点から、まずＥＣセンターキーマンと議論をおこなった。
議論内容としては、まずはお互いの活動状況認識およびＥＣセンターとの連携模索を目的としたものであり、JEITA LPB相互設計WGとしては、ＥＣセンターをＬＰＢ標準フォーマットの普及媒体として活用させていただけるかの観点で議論。
JEITA LPB相互設計WG側からは、ＥＣセンターメンバーにLPB-WGの活動およびＬＰＢ標準
フォーマットについて理解いただくために説明を実施。

- 61 -

<参考：ECALGA>JEITA/EC センターが標準化、実用化を推進している次世代 EC 標準の総称。
コンセプトは、「全ての壁を越えて、全てのビジネスプロセスをグローバルかつ
シームレスに繋ぎ、ダイナミックなビジネス展開を可能にするビジネススタンダード」

ECALGA（Electronic Commerce ALliance for Global Business Activity）<図-24 ECALGA><ＥＣセンターにおける活動情報収集>
・ファイルの流通・促進のための標準化活動。流通させるための標準。
・枠組み（運営）は各企業の領域との認識。
・ＥＣＡＬＧＡ（JEITA/ECセンターが標準化、実用化を推進している次世代
EC標準、事業の総称。）という事業のなかでは、現在流通手段として”添付ファイル”という形をとっており、どういった情報を送るかの選択項目がある。
→元々は細かい仕様書を定義していたが、実際やり取りができない状況となったためファイルを一本化したとのこと。
・部品情報としては”ＥＣＡＬＳ”というものが存在しており、ＥＣＡＬＳ辞書というものに準じているとのこと。

<ＥＣセンター会合への参加>
ＥＣセンターにおいて本テーマを扱っているＥＤＡ標準化ＷＧのメンバーと直接議論を行うためにJEITA LPB相互設計WGからＥＣセンター本会合に参加。(2013/1/25)- 62 -

2.3.4.2.4 コミュニティーサイトについて
2.3.4.2.4.1 設立背景、目的
既存の概念を打ち破る新たな仕組みをもった製品・サービス・ソリューションを市場へいち早く提供することが求められている。このような製品を生み出すにはユーザやアプリケーションを重視したマーケティングと商品企画構想が必要になる。そのためには、LSI・パッケージ・ボードの協調設計と垣根を超えたエンジニア同士の交流が重要である。
LPBForumを協調設計の推進と、会員相互の情報交流の場として設立する。
また、普段感じていること、言いたいこと、提案等の現場設計者およびＥＤＡベンダー
サイドからの意見を迅速に反映する場として、コミュニティーサイトを立ち上げる。

- 63 -

2.3.4.2.4.2 コミュニティサイト立ち上げ履歴
2012/10/20

JEITA LPB-WGにおいてコミュニティーサイト概要説明および立ち上げ合意

2012/10/22

JEITA TDA-TC にて報告、承認

2012/12/7

JEITA LPB 標準化準備SWGにおいてドメイン名、Web設計/公開時期決定

2013/1/23

JEITA LPB-WG本会合にて公開、メンバーによる試行開始「プライベートポリシー」「会則」「利用規定」の電子審議開始

2013/2/8

第一回電子審議2013/2/21

第二回電子審議2013/2/25

審議内容を反映した修文を掲示

2013/2/28

最終承認

2013/3/6

第一回ＬＰＢフォーラムにて一般公開

2.3.4.2.4.3 コミュニティサイト内容<図-25 コミュニティサイト トップページ><コミュニティサイト内容>
・ＬＰＢフォーラムからのお知らせ
・会員限定の公開情報- 64 -

・ＬＰＢフォーマット仕様書先行公開など
・メーリングリスト
・情報共有のための掲示板
・分科会
・ボード設計分科会
・フォーマット分科会
・ＥＤＡ分科会
等々、会員相互の情報共有の場とする。

2.3.4.3 参加メンバー

リーダー
サブリーダ
ー
メンバー
同
同
同
同
同

大槻
田中

隆志
修治

株式会社リコー
ソニー株式会社

福場
小島
石田
田中
坂田
市川

義憲
智
尚志
玄一
和之
浩二

株式会社東芝ＮＥＣシステムテクノロジー株式会社
日本電気株式会社
ルネサスエレクトロニクス株式会社
ルネサスエレクトロニクス株式会社
株式会社デンソー- 65 -

３．各種イベント（主催／協賛）報告

3.1

Electronic	 Design	 and	
 Solution	
 Fair	 2012（EDSFair2012） 	
 

国内随一の LSI 設計・テスト技術・EDA 技術の展示会として、2012 年 11 月 14 日（水）から 11 月 16 日（金）の 3 日間、パシフィコ横浜において、Electronic	 Design	 and	
 Solution	
 Fair	
 2012（略称 EDSFair2012）を開催した。	
 国内半導体業界および電子機器産業界の発展に寄与することを目的として、国内の LSI
設計者・EDA 技術者・同関係者に対して、最先端設計ソリューション、最先端設計技術、EDA技術に関する情報発信と関係者間での情報共有の場を提供した。	
 近年の半導体部品はソフトウェア・リッチなシステム構成が主流となり、ハードウェア
のみならずソフトウェアも含めた並行開発や、半導体も含めたあらゆるハードウェア・コ
ンポーネント、ソフトウェア・コンポーネントのサプライチェーンを連携させた製品開発の重要性が高まっている。また、半導体設計の面ではアナログ・リッチなデザイン、3D	
 IC、
微細化プロセスへの対応など、ますます高度化する設計課題の克服が大きな壁となって立ちはだかっている。このような状況を考え、開催テーマを『いざ出航！	
 〜Software	 to	
 Silicon の大海へ〜』とした。	
 	
 この大海に乗り出すために求められる新しいソリューションとして最先端技術・サービスの展示、出展社セミナーを実施した。特別企画としては、会期初日に前回好評だった ETとの共同企画セッションを開催し、また、特設ステージ企画を会期中 1 日 1 セッション開催した。併せて、システム・デザイン・フォーラム 2012 も開催し、エンジニア、管理職、若手技術者まで、多くの方々に有益な情報を発信し、最先端の技術動向を習得できる場を提供した。	
 技術・サービスの展示では、エンジニアが注目する最新技術やトピックスに関する展示をまとめた特別ゾーンとして、LSI・パッケージ・ボードの相互設計に関する技術と IBIS
（I/O	 Buffer	 Information	
 Specification）モデルに関する展示を集めたゾーン、普段接することの少ない国内外のベンチャー企業の展示を集めた新興ベンダエリア、産学の技術交流を深める大学の研究発表の場としてのユニバーシティ・プラザを設置した。	
 また、今回も新興ベンダ・ガイド・ツアーを実施、普段接する機会の少ない新興ベンダの最新技術紹介・質疑応答のサポートを行った。	
 
	
 
	
 

- 66 -

3.1.1 EDSFair2012 の 概 要 	 名称	
 Electronic	 Design	 and	
 Solution	
 Fair	 2012	 (EDSFair2012)	
 同時開催	
  Embedded	
 Technology	
 2012	
 (組込み総合技術展)	
 会期	
 2012 年 11 月 14 日（水）〜11 月 16 日（金）	
 3 日間	
 11 月 14 日（水）10:00〜17:00	
 開場時間	
  11 月 15 日（木）10:00〜18:00	
 ［17:00〜18:00 ワインの夕べ］	
 11 月 16 日（金）10:00〜17:00	
 会場	
 パシフィコ横浜（展示ホール／アネックスホール／会議センター）	
 

展示	
 

展示ホール C	 全来場者登録入場制	
 

入場	
 

当日登録：入場料 1,000 円	
 Web 事前登録・招待券当日登録：入場無料	
 

主催	
 

一般社団法人	
 電子情報技術産業協会(JEITA)	
 

協力	
 

Electronic	 Design	
 Automation	
 Consortium	
 (EDAC)	
 後援	
 経済産業省、アメリカ合衆国大使館、日本半導体商社協会	
 (DAFS)、横浜市	
 一般社団法人組込みシステム技術協会（JASA）、一般社団法人電子情報協賛	
 通信学会（IEICE）、一般社団法人情報処理学会	
 (IPSJ)、社団法人日本
電子回路工業会	
 (JPCA)	
 運営	
 一般社団法人	 日本エレクトロニクスショー協会	
 (JESA)	
 HP	
 http://www.edsfair.com/	 	 - 67 -

3.1.2 開 催 概 況 	 来場者数、出展社数、各イベントへの参加者数は以下のようであった。
来場者数	
 

5,606 名	
 

出展社数	
 

61 社・団体（92 小間）	 出展社セミナー	
 53 セッション、述べ 901 名聴講	 EDSFair

219 名聴講	
 ET	
 共同企画セッション	
 特設ステージ	 述べ 129 名聴講	 	
 会期中の来場者数と近年の来場者数の推移、来場者の業種、来場目的、出展傾向を以下の表とグラフで示す。	
 	
 会期中の来場者数
	
 11/14（水）	
 11/15（木）	
 11/16（金）	
 

合計	
 

来場者数	
 

1,322	
 2,167	
 2,117	
 5,606	
 ET 来場者数	
 6,691	
 8,118	
 8,004	
 22,813	
 来場者の推移
開催年	
 

2012	
 

2011Nov.	
 

2011	
 

2010	
 

2009	
 

2008	
 

来場者数	
 

5,606	
 6,189	
 8,016	
 9,300	
 9,117	
 10,431	 来場者数の減少傾向が続いている。この減少傾向をまず止めることが必須である。下記の来場者の業種のデータから分かるように、EDSFair の来場者の約 70%が設計者である。展示内容の拡充はもちろんのこと、設計者の来場を促すイベントの企画・実施も必要である。	
 来場者の業種半導体・電子部品メーカ部門	
  41.4%	
 機器メーカ部門	 28.1%	
 設計関連サービス	 10.5%	
 ツールベンダ	
 8.7%	
 商社・営業	
 

4.2%	
 

その他	
 

7.1%	
 

	
 

- 68 -

来場目的

出展傾向
出展社数	
 

通常出展	
 

新興ベンダ	 特別企画	 ユニバーシティ	 （小間数）	
 

エリア	
 

エリア	
 

ゾーン	
 

プラザ	
 

2012	
 

40(72)	
 10(9)	
 

9(9)	
 

2(2)	
 

61(92)	
 2011Nov.	
 42(97)	
 

8(9)	
 

-	
 

3(3)	
 

80(109)	
 

2011	
 

47(176)	
 

14(17)	
 

-	
 

6(6)	
 

118(199)	
 合計	
 前回の EDSFair2011Nov.では同一年内に 2 回の開催ということで、予算確保の関係から出展社数が減少していたと考えていた。出展社数は EDSFair2011 のレベルまで回復すると期待していが、減少した。EDSFair 出展の効果と魅力を明確にし、出展社に訴えていくことが必要であり、また、中小ベンダ誘致策の検討と実施も必要である。	
 
	
 
	
 

- 69 -

3.1.3 開 会 式 	 EDSFair2012、ET2012 の開催に先立ち、開催初日の 11 月 14 日（水）9 時 45 分より展示
ホール B の 1 階（コンコース）において開会式が行われた。	
 冒頭、ET 主催者代表として一般社団法人組込みシステム技術協会の簗田稔会長から主催者挨拶があり、続いて EDSFair 主催者を代表して一般社団法人電子情報技術産業協会の福間雅夫半導体部会長代行より主催者挨拶があった。その後、来賓の横浜市経済局局長の光田清隆氏、（株）エルイーテックエグゼクティブコーディネーター石井孝一氏、一般社団法
人電子情報技術産業協会福間雅夫半導体部会長代行、EDSFair2012 実行委員会委員長、一般
社団法人組込みシステム技術協会簗田稔会長、一般社団法人組込みシステム技術協会藤木優副会長/ET 事業本部長によるテープカットが行われ、EDSFair2012 ならびに ET2012 が開
幕した。	
 

	
 
	
 
3.1.4 出 展 カ テ ゴ リ 	 l

ハードウェア・ソリューション	 システム LSI、ASIC/ASSP、MPU/MCU/DSP、FPGA/PLD デバイス、その他	
 l

ハードウェア開発環境（EDA）	
 
LSI 設計関連ツール：システムレベル設計（RTL より高位）、論理設計（RTL〜ネットリスト）、論理検証、アナログ設計・検証、レイアウト、レイアウト検証・解析、LSI 信
号解析、テスト設計（DFT/BIST/ATPG など）、DFM 関連（OPC/RET/PSM/LRC/TCAD など）、	
 ASIC プロトタイピング、その他	
 PCB/SIP 設計関連ツール：回路図作成、アナログ設計・検証、レイアウト、	 SI/PI/EMC
解析、電磁界解析、熱解析、その他	
 l

ソフトウェア・ソリューション	 組込み OS、デバイスドライバ、ファームウェア、ミドルウェア、仮想開発環境・技術、
その他	
 

l

LSI テスト、計測器	
 LSI テスタ、PCB テスタ、計測器、その他	
 l

IP コア、マクロ、セルライブラリ	
 l

組込みプロセッサ開発環境	
 リコンフィギャラブルプロセッサ、ICE、デバッガ、マイコン CASE、コンパイラ/クロ
スコンパイラ、シミュレータ、ハード/ソフト協調設計環境、その他	
 - 70 -

l

設計サービス関連	
 デザインセンタ、設計サービス、設計コンサルティング、試作・製造、IP 流通サービ
ス、その他	
 l

設計インフラ（WS/PC、ネットワーク）	
 l

設計データ管理ツール	
 設計データ管理、その他	
 l

マスクメーカ、ファウンダリメーカ	
 l

大学（研究室）、コンソーシアム	 lPR 関連	
 出版物、その他	
 	
 3.1.5 出 展 社 一 覧 	 通常出展エリア	 (株)アイヴィス	 CM エンジニアリング(株)	
 IBIS	
 Quality	
 Framework	
 (JEITA/EC センター	
  (株)シンコム	
 EDA 標準 WG)	 Jasper	 Design	
 Automation	
 (株)アストロン	 (株)数理システム	 アトレンタ(株)	
 ステイシフト(株)	
 (株)アプリスター	 スプリングソフト(株)	
 アルデック・ジャパン(株)	
 タナーリサーチジャパン(株)	
 アンシス・ジャパン(株)	
 タワージャズジャパン(株)	
 アパッチデザインソリューションズ（株）	
 イノテック(株)	
 TOOL(株)	
 日本イヴ(株)	
 カーネロンシリコン（株）	
 日本シノプシス合同会社	
 Cosmic	 Circuits	
 Pvt	
 Ltd	
 

日本リアルインテント(株)	
 SKILLCAD	 INC.	 Berkeley	 Design	
 Automation,	
 Inc.	
 Target	 Compiler	
 Technologies	
 N.V.	 パルシックジャパンリミテッド	 Duolog	 Technologies	
 Ltd.	
 フォルテ・デザイン・システムズ(株)	
 (株)モーデック	
 Blue	
 Pearl	
 Software,Inc	 カーボン・デザイン・システムズ・ジャパン(株)	
  プロプラスデザインソリューション(株)	
 兼松エレクトロニクス(株)	
 MathWorks	
 Japan	 ケイレックス・テクノロジー(株)	
 MunEDA	 GmbH	
 Q チップス(株)	
 メンター・グラフィックス・ジャパン(株)	
 サイバネットシステム(株)	
 
	
 
	
 

- 71 -

新興ベンダエリア	
 (株)アドバンテスト	 DOCEA	 POWER	 (株)ウィンドワード	
 (株)日本サーキット	
 サーキットストラ	 テクノロジーズ社	
 S2C	
 Inc.	 サイエンスパーク（株）	
 マジレム・デザイン・サービス	 

SIMPLIFY	 DESIGN	
 AUTOMATION,	
 INC.	
 OneSpin	
 Solutions	 ユニバーシティ・プラザ	
 会津大学	
 齋藤研究室	 広島大学	
 大学院工学研究科	
 アルゴリズム論研究室	
 特別展示 LPB ゾーン・IBIS ゾーン	 LPB ゾーン：	
 （株）オシレイテッド	 リコール	 テクノロジ	 ギガヘルツテクノロジー(株)	
 神戸大学大学院	
 システム情報学研究科	
 永田研究室	 JEITA	 EDA 技術専門委員会	
 LSI・パッケージ・ボード相互設計ワーキンググループ	 (株)ジェム・デザイン・テクノロジーズ	
 (株)図研	
 Nimbic,	 Inc.	 IBIS ゾーン：	
 ATE サービス(株)	
 (株)モーデック	
 ※一段下げは共同出展	
 

	
 

	
 

- 72 -

3.1.6 EDSFairET	
 共 同 企 画 セ ッ シ ョ ン 	 ET との同時開催を記念した共同企画セッションの 2 回目として内容を拡充した。自動車
関連メーカ各社の車載ソフトウェアの開発者に登壇いただき、自動車業界における組み込
みソフトウェア開発の現状、課題とその解決方法について紹介いただくセッションと、ツールベンダに登壇いただき、ソフトウェア開発環境としての仮想ソフトウェア開発環境の現状、ユーザからの要求、最新技術の展望について議論するセッションの二部構成とした。
EDSFair・ET 双方から 219 名の聴講者を集めた。	
 
日時	
 
会場	
 

Automotive セッション：14 日（水）13:00	
 -	
 14:20	
 仮想ソフトウェア開発環境セッション：14 日（水）14:30	
 -	
 16:00	 パシフィコ横浜	
 会議センター5F	
 503	
 

聴講者数	
  219 名	 Automotive セッション	 消費増税よりこっちの方が待った無し！	
 仮想 ECU 環境を利用した車載ソフトウェアの開発検証！	
 〜その現状と課題そして解決策〜	
 自動車のエレクトロニクス化の進展により搭載されるハードウェアの複雑化・高性能化のみならず、その上で稼動するソフトウェアの複雑化・多様化も大きな課題となっている。仮想開発環境を利用したソフトウェア開発の現状について、現状抱える問題点や今後の課題、求められる解決策についてトークセッションを通じてその現状や課題、解決方法を探った。	
 【講演者】	
 ［モデレータ］	
 日本工業大学	 電気電子工学科	
 教授	
 
於保	
 茂	
 氏	
 
［パネリスト］	
 日立オートモティブシステムズ（株）	
 技術開発本部	
 主管技師長	
 
宮崎	
 義弘	
 氏	
 
（株）本田技術研究所	
 四輪Ｒ＆Ｄセンター	
 開発推進室	 開発技術推進ブロック	 	 	
 主任研究員	
 
嶋田	
 敏	
 氏	
 
カルソニックカンセイ（株）	
 電子事業本部	
 電子設計グループ	
 
小澤	
 哲也	
 氏	
 
富士通テン（株）	
 AE 技術本部	
 品質監査室	
 主幹	
 
斗納	
 宏敏	
 氏	
 
	
 
	
 

- 73 -

仮想ソフトウェア開発環境セッション	 ソフトウェア開発環境最前線！	
 開発ソリューション・プロバイダが提供する仮想ソフトウェア開発環境	
 〜その現状と開発現場の要求、そして将来展望〜	
 電子回路やシステムの複雑化に伴い、組込みソフトウェアの多様化・高度化が許容限度を超え、エレクトロニクス業界では新しいソフトウェア開発環境の採用が進みつつある。	
 ポジション・トークを通じて、「各社が提供する仮想ソフトウェア開発環境の現状」と、「実際に使用されているユーザの要求（ユーザ事例と仮想ソフトウェア開発環
境に対するユーザからの要求）」を紹介し、その後のトークセッションを通じて最新の開発ソリューションの現状と展望を探った。	
 【講演者】	
 ［モデレータ］	
 CQ 出版（株）	
 クロスメディア部	
 取締役	
 部長	
 
中山	
 俊一	
 氏	
 
［パネリスト］	
 ガイオ・テクノロジー（株）	
 執行役員	
 事業推進	
 
岩井	
 陽二	
 氏	
 
メンター・グラフィックス・ジャパン（株）	
 デザイン・クリエイション＆シンセシス部	
 ビジネス・ディベロップメント・マネージャー	
 
牧野	
 潔	
 氏	
 
ウインドリバー（株）	
 営業技術本部	 エンジニアリング	
 ソリューションズ部	 Simics 担当	
 シニアエンジニア	
 
高橋	
 高弘	
 氏	
 
日本シノプシス合同会社	
 システムレベルソリューションズ	
 FAE マネージャー	
 
中野	
 淳二	
 氏	
 
	
 

	
 
	
 

- 74 -

3.1.7 特 設 ス テ ー ジ 	
 各開催日に 1 セッションを実施した。半導体産業および電子機器産業に詳しい大学の先生に設計者だけではなくマネージャークラスの方も対象とした講演をお願いした。また、組み込み設計における ESL（Electronic	
 System	
 Level	 Design）技術の貢献を技術・スキル・組織づくりの面からの講演を開催した。さらに、毎年好評を博している設計者の生の声を聴けるセッションも開催した。	
 セッション 1	 日時	
 11 月 14 日（水）	
 11：45-12：45	
 

会場	
 

アネックスホール	
 F201	
 聴講者数	
  41 名	 テーマ	
 日本のエレクトロニクス、個人も企業も、分野の越境が生き残りの条件	
 苦境が続く日本のエレクトロニクス。アップル、グーグル、フェイスブックがハードを手掛ける時代では、ハードだけ、ソフトだけでは生き残ることが難しい。
必要なのは、個人も企業も勇気を持って、分野を越境すること。日本ではハードに強みを持つ企業が多い。ハードの強みを武器に、ハード・ソフト・サービスの融合を行う。本講演ではビッグデータのクラウド情報処理システム（IT 融合）を例に、今後の日本のエレクトロニクスの生き残りの条件について講演した。	
 ［講演者］	
 中央大学	 理工学部	
 電気電子情報通信工学科	
 教授	
 
竹内	
 健	
 氏	
 
セッション 2	 日時	
 11 月 15 日（木）	
 11：00-12：00	
 

会場	
 

アネックスホール	
 F201	
 

聴講者数	
  44 名	 テーマ	 差別化ができる製品づくり	
 

ESL がもたらす価値と効果について再度見直し、真に差別化を行うための製品づくりについて議論した。価値のある仕様書とは何か、仕様をどのように評価すべき
か、ハードウェアとソフトウェアの両方から最適化をすることにより、どのような差別化が可能かについて展望を語った。	
 - 75 -

［オーガナイザ］	
 メンター・グラフィックス・ジャパン(株)	
 マーケティング部	
 ディレクター	
 
三橋	
 明城男	
 氏	
 
［パネリスト］	
 （株）東陽テクニカ	
 ソフトウェア・システム研究部	
 技術主幹／部長	
 
二上	
 貴夫	
 氏	
 
トプスシステムズ（株）	
 代表取締役社長	
 
松本	
 祐教	
 氏	
 
セッション 3	 日時	
 11 月 16 日(金)	
 10:30-12:00	
 

会場	
 

アネックスホール	
 F201	
 

聴講者数	
  44 名	 テーマ	
 設計者の困りごと	 電子システムの設計者は、設計作業を実施する中で様々な「困りごと」に直面しているが、これらの「困りごと」には技術上の問題もあれば、マネージメント上の問題もある。電子システムの設計者が設計作業を行う上で直面するこれらの「困りごと」について意見交換・討論を行う、聴講者参加型のフォーラムを実施した。	
 ［オーガナイザ］	
 
大阪大学	
 大学院	
 情報科学研究科	
 情報システム工学専攻	
 集積システム設計学講座	
 教授	
 
今井	
 正治	
 氏	
 
［パネリスト］	
 エイシップ・ソリューションズ(株)	
 取締役	
 開発部長	
 
小林	
 芳直	
 氏	
 
三菱電機（株）	
 コミュニケーションネットワーク製作所	
 アクセスシステム部	
 技術第一課／専任	
 
松本	
 仁	
 氏	
 
（株）クセル	
 代表取締役社長	
 
松浦	
 一教	
 氏	
 
	
 

	
 

- 76 -

3.1.8 出 展 社 セ ミ ナ ー 	
 最新技術の発表、製品 PR が行える場として出展者セミナールームを提供した。今回は 3
会場にてテーマ毎に 7 つのトラックで、合計 53 セッションを開催した。	
 日時	
 11 月 14 日(水)〜11 月 16 日(金)	
  10:00〜16:45	
 

会場	
 

展示会場内諸室 D11、DM3、DM6	
 

聴講料	
  無料	
 
	
 
セッショントラック名	 セッション数	 【EE】システム設計・検証トラック	
 

11	
 

【ED】機能検証／テスト設計／設計・検証サービストラック	
 

11	
 

【EA】AMS 設計検証／電磁界／熱／流体解析トラック	
 

13	
 

【EL】LowPower／IP／DFM トラック	 6	
 【EP】ロジック設計＆フィジカル設計／検証トラック	 9	
 【EG】FPGA トラック	 1	
 【EF】フリートラック	
 

2	
 

合計	
 

53	
 

	
 
3.1.9 特 別 ゾ ー ン 	 l

特別展示 LPB ゾーン IBIS ゾーン	 LSI・パッケージ・ボード協調設計の現状と EDA ソリューション、IBIS 作成と活用方法について、参加各社より展示とプレゼンテーションが 3 日間行われた。	
 l

新興ベンダエリア	 
普段接することが少ない国内外のベンチャー企業のソリューションを集めた「新興ベンダエリア」を設置し、国内外 7 社が出展し、最新情報を発信した。	
 l

ユニバーシティ・プラザ	 産学の交流を促進するとともに、日本における EDA 技術、システム LSI 設計技術を始めとした電子回路設計技術およびソリューション技術の更なる向上を図ることを目的として、国内外の大学機関 2 校が研究の成果を発表した。	
 
	
 

	
 

- 77 -

3.1.10 新 興 ベ ン ダ ・ ガ イ ド ・ ツ ア ー 	
 日本の設計技術・EDA 技術の第一人者にツアーガイドをお願いし、ツアーガイドによる国内外の新興企業の主要な技術の紹介後、ブースへ同行訪問し、各社の技術紹介・質疑応答をサポートした。	
 日時	
 11 月 15 日（木）13:00-14:00	
 富士通セミコンダクター（株）	
 

ガイド	
 

長谷川	
 隆	
 氏	
 
開発本部	
 SoC ソリューション統括部	
  統括部長	 サーキットストラ	 テクノロジーズ社	
 訪問ブース	
 

DOCEA	 POWER	 サイエンスパーク（株）	
 マジレム・デザイン・サービス	
 

日時	
 

11 月 16 日（金）13:00-14:00	
 （株）半導体理工学研究センター	
 

ガイド	
 

南	
 文裕	
 氏	
 
研究開発第 2 部	 システム LSI 設計技術開発室長	
 （株）ウィンドワード	 訪問ブース	
  ステイシフト（株）	
 （株）シンコム	 	 	
 3.1.11 ワ イ ン の 夕 べ 	 11 月 15 日（木）17:00〜18:00 の時間帯、展示会場内ラウンジにおいて、来場者と出展者との交流の場として「ワインの夕べ」を開催した。多くの方々にご参加いただき、1 年に1 度、関係者との交流をはかる場として活用された。	
 	
 - 78 -

3.1.12 来 場 者 ア ン ケ ー ト 	
 
l

業種詳細	
 
半導体・電子部品メーカ部門 41.4%の内訳	
 	
 機器メーカ部門 28.1%の内訳	
 	
 
設計関連サービス 10.5%の内訳	
 

	
 
	
 

- 79 -

	
 ツールベンダ 8.7%の内訳	
 	
 商社・営業 4.2%の内訳	
 

	
 
l

職務	
 
設計	
 

39.1%	
 設計環境構築	 24.2%	
 研究	
 10.2%	
 営業・販売	
 9.4%	 企画・宣伝・マーケティング	
 

6.7%	
 

製造・検査	
 

1.6%	
 

購買	
 

0.5%	
 

流通	
 

0.0%	
 

その他	
 

8.3%	
 

	
 

	
 

- 80 -

	
 
職務の詳細	
 

	
 
l

年代	
 
開催年	
 

l

l

2012	
 

2011Nov.	
 

2011	
 

10 代	
 

0.2%	
 

0.1%	
 

0.1%	
 

20 代	
 

10.2%	
 9.4%	
 10.0%	
 30 代	
 26.0%	
 27.9%	
 27.9%	
 40 代	
 37.3%	
 36.7%	
 36.7%	
 50 代以上	 26.3%	
 25.9%	
 25.3%	
 

	
 

来場頻度	
 
開催年	
 

2012	
 

2011Nov.	
 

2011	
 

今回が初めて	 23.1%	
 28.5%	
 30.9%	
 2 回目	
 12.5%	
 11.6%	
 13.5%	
 3 回〜5 回目	 31.6%	
 30.6%	
 30.5%	
 6 回以上	
 32.8%	
 29.3%	
 25.1%	 2012	
 2011Nov.	
 

2011	
 

	
 

製品導入	
 
開催年	
 
導入を決定・承
諾する	
 

9.2%	
 

8.1%	
 

9.9%	
 

51.6%	
 52.2%	
 50.4%	
 導入に際して企業・製品を評	
 価・推薦する	 関与しない	
 39.2%	
 

39.7	
 

	
 

- 81 -

39.7%	
 

l

認知経路	
 

	
 
3.1.13 来 場 誘 致 策 	
 
l

広報活動	
 
報道発表（リリース配信）	
 ‒	
 出展募集開始リリース（3/14）	
 ‒	
 開催告知／取材誘致リリース（11/12）	
 ‒	
 プレスルーム設置（11/14〜16）	
 ‒	
 終了報告リリース（11/16）	
 プレス登録数	 ‒	
 97 名	
 

l

宣伝活動	
 
EDSFair データベースへのメール配信	 ‒	
 過去ご登録いただいた来場者データベースおよび、EDSFair2012 の事前登録者に向けて、「EDSFair	
 OFFICIAL	 MAIL	 NEWS」を配信。	
 ‒	
 9 月 13 日から 11 月 29 日まで 15 回配信。	
 PR ツール（印刷物）の作成	
 ‒	
 案内状／招待券／封筒	
 ‒	
 会場案内図(和文)	
 l

公式 Website	 http://www.edsfair.com/	 ‒	
 アクセス数：30,380	
 Online	 Members	
 Site（https://regist.jesa.or.jp/edsfair-regist/index.php）	
 ‒	
 事前登録期間：9 月 12 日〜11 月 16 日	
 ‒	
 登録者数合計：18,150 名	  ※過去の登録者を含む全 EDSFair メンバー数	 l

ワインの夕べ	 日時：11 月 15 日（木）17:00〜18:00	
 ET フェスタと合わせて開催	
 場所：会場内ラウンジ	 - 82 -

3.1.14 EDSFair2012 実 行 委 員 会 	
 
委員長	
 

東芝	
 

今井	
 浩史	
 

副委員長	
  日本シノプシス	
 

藤井	
 浩充	
 

委員	
 

イノテック	
 

坂井	
 仁	
 

委員	
 

ジーダット	
 

太田	
 裕彦	
 

委員	
 

ツール	
 

中根	
 麻子	
 

委員	
 

メンター・グラフィックス・ジャパン	
 

秋谷	
 美和	
 

委員	
 

富士通セミコンダクター	
 

河村	
 薫	
 

委員	
 

ルネサスエレクトロニクス	
 吉田	
 正昭／高倉	
 正博	
 

委員	
 

JEITA 電子デバイス部	
 

進藤	
 淳二	
 

事務局	
 

日本エレクトロニクスショー協会	
 

石崎	
 芳典	
 

事務局	
 

日本エレクトロニクスショー協会	
 

鳥飼	
 浩平	
 

事務局	
 

日本エレクトロニクスショー協会	
 

森	
 美枝子	
 

	
 
3.1.15 ま と め 	 ET との同時開催 1 回目の前回は過度的な開催であったが、同時開催の 2 回目としての今回は同時開催の効果が来場者数に現れることを期待していた。しかし、来場者数の減少傾
向は止まらなかった。来場者数減少の一つの原因として出展社数が減ったことが考えられる。来場者数と出展社数はお互いに関係し合うものであり、来場者と出展社の両方にとって EDSfair が魅力あることが重要である。来場者および出展社にとっての EDSFair の魅力・効果を明確にし、来場者増加と出展誘致の施策の検討が必要である。	
 	 - 83 -

3.2

システム・デザイン・フォーラム 2012

3.2.1

はじめに

EDA 技術専門委員会活動成果の業界内アピールと成果の普及、及び最新 EDA 技術の普及促
進と標準化の推進の一環として、EDA 技術専門委員会主催による“システム・デザイン・フォ
ーラム 2012”を、EDSFair2012 と同期して 2012 年 11 月 15 日に開催した。
EDA 技術専門委員会では、”システム・デザイン・フォーラム“を、次のように、ほぼ毎年継続して開催してきた。
・1990 年から 1994 年“EDA 標準化フォーラム”を 4 回開催。

EDA 標準化活動の発表とその一般への普及を図ることを目的。
・1999 年から 2002 年“EDA フォーラム”を 2 回開催。

EDA 技術専門委員会の活動に係る内容の発表、討論の場を目的。
・2004 年

“システム・デザイン・セミナー”

最新の設計技術、課題を設計事例とともに紹介するため 2 日間の日程で開催。
・2005 年

“システム・デザイン・フォーラム 2005”

1 日目

SystemVerilog ユーザ・フォーラムと SystemC ユーザ・フォーラム。

2 日目

SoC に関連した設計技術、課題等を含めた設計事例を紹介する 2 セッションと、LSI/パッケージ/基板を含めた統合設計に関するパネル討論のセッションを開催。
・2006 年

“システム・デザイン・フォーラム 2006”“SystemVerilog ユーザ・フォーラム”と“SystemC ユーザ・フォーラム”の 2 セッション。両設計言語の標準化動向の紹介、チュートリアル、設計適用事例紹介を実施。
・2007 年

“システム・デザイン・フォーラム 2007”“SystemVerilog ユーザ・フォーラム”と“SystemC ユーザ・フォーラム”の 2 セッションに、65nm 以下のプロセスノードで深刻化するプロセスばらつきを打破する最新の設計技術動向を紹介するフィジカル･デザイン･フォーラムを新たに加え、計 2 日間
3 セッションを開催。
・2008 年

“システム・デザイン・フォーラム 2008”“SystemC ユーザ・フォーラム”と“Power Format フォーラム”の 2 セッションを開催。“SystemC ユーザ・フォーラム”では、最新の SystemC 標準化動向、TLM2.0 のチュートリアル、JEITA SystemC ワーキンググループの取り組みの報告と、設計適用事例の紹介を実施。“Power Format フォーラム”では、最新の低消費電力設計技術の紹介と、個々に Power Format 標準化を目指す二つの団体 Accellera Organization, Inc.、
Si2(Silicon Initiative, Inc.)双方からの標準化活動の最新状況や設計適用事例の紹介と、JEITA Power Format 検討ワーキンググループの Power Format の標準化に対する検討状況の報告を行った。
・2009 年

“システム・デザイン・フォーラム 2009”「SystemC ユーザ・フォーラム 2009」に加えて、新たに、プロセス微細化による製造- 84 -

ばらつきの問題に対して、「最先端統計から見た 32nm ばらつき予測と設計法」をテーマとした、「ナノ世代物理設計フォーラム」を開催。SystemC ユーザ・フォーラム 2009
では、OSCI（Open SystemC Initiative）による SystemC の最新動向の紹介、JEITA
SystemC ワーキンググループによる、システム設計から実装、検証を含む SystemC
推奨設計メソドロジの紹介、半導体理工学研究センター(STARC)による TL モデリング
ガイドの紹介、SystemC を用いた高位合成適用事例、および TLM2.0 を利用した回路設計事例を報告。また、ナノ世代物理設計フォーラムでは、プロセスの微細化により、新たな設計上の課題としてあらわれてきた製造ばらつきによる設計の収束性および製造時の良品率の低下に対処するため、ばらつきの影響を考慮できる統計的な設計手法の現状を報告した。
・2010 年

開催見送り。

EDA 技術専門委員会の各活動のフェーズが、「有償」で開催するシステム・デザイン・フ
ォーラムに合致しない等の理由により開催を見送った。
ただし、ナノ世代物理設計 WG および LPB 相互設計 WG から魅力的な講演が可能であるため、
EDSFair2010 特設ステージに「特別協力」する形で３セッションを「無償」で開催した。
・2011 年

“システム・デザイン・フォーラム 2011”

EDA 技術専門委員会の各活動である、標準化、LSI・パッケージ・ボード相互設計 WG、ナノ世代物理設計 WG からの報告 3 件に加えて、JEITA の半導体技術委員会傘下の半導体技
術ロードマップ専門委員会(STRJ)内の設計技術とテストの 2 つの WG から発表いただいた。
開催日時・会場に関しては、集客力を考えて、従来と同様に EDSFair と同時開催し、EDSFairの特設ステージ用に確保したアネックスホールの会議室の空き時間を使用することで安価に開催できた。
今年度(2012 年度)も、昨年に引き続き、EDSFair 内で独立、かつアネックスホールでの無償開催とし、各 WG の活動を報告した。特に今年は、LSI・パッケージ・ボード相互設計についてはセミナー形式を採用した。
3.2.2

システム・デザイン・フォーラム 2012 概要

 開催日時：2012 年 11 月 15 日（木）14:30-17:00
 開催場所：パシフィコ横浜 アネックスホール(F201 会議室)
 定 員：176 名
 参加費：無料
 主 催：社団法人 電子情報技術産業協会 EDA 技術専門委員会
 開催案内プログラム
EDA 技術専門委員会の活動をご紹介するセッションです。2 回目となる今回は EDA 標準化
担当、ナノ世代物理設計 WG、LPB 相互設計 WG から以下の内容を報告します。多数の皆様のご参加をお待ちしております。

- 85 -

■日時：

2012 年 11 月 15 日

14:30-17:00

■場

所

：

パシフィコ横浜内アネックスホール[F201]

聴講無料■プログラム１）ＥＤＡ技術専門委員会委員長挨拶
河村 薫 氏：富士通セミコンダクター（株）
２）ＥＤＡ標準化のトレンド～標準化の仕組みから最新動向まで～
田中

玄一 氏：ルネサスエレクトロニクス（株）

３）ナノ世代テクノロジに向けた新しいタイミングコーナーの考え方～微細化における設計対策～
赤嶺武一郎 氏：富士通セミコンダクター（株）

４）Fabless 時代の DFM を問う～設計と製造をいかに補完し合うか～
黒川 敦 氏：弘前大学
５）LPB 相互設計セミナー：競争力を創出する LPB 標準フォーマットの流通と活用～EDA ツールのデモとユーザによる活用方法の議論～
福場 義憲 氏：（株）東芝
冨島 敦史 氏：（株）東芝
中川 祐之 氏：富士通 VLSI（株）
金子 俊之 氏：(株)トッパン NEC サーキットソリューションズ
林 靖二 氏：キヤノン(株)村田 洋 氏：(株)ジェム・デザインテクノロジーズ
古賀 一成 氏：(株)図研門田 和博 氏：ステイシフト(株)3.2.3

開催結果とアンケートまとめ

・聴講者数は 125 名と昨年の 69 名より大幅増、アンケート(回答数:71 名)での満足度(高評価)は LBP 相互設計セミナーが 68％と好評、の結果となった。
当日の会場風景を添付する。なお、講演資料は添付資料に掲載する。
【会場風景】- 86 -

・当日、聴講者にアンケートの記入をお願いしたが、その集計結果（回答数：71 件）を以下に示す。
【質問 1】今回のフォーラムは何でお知りになりましたか？（複数回答あり）
前年同様に、EDSFair の公式 Website や EDSFair からの案内状、E-mail 配信サービ
スで本フォーラムを知った方が多かった。

【質問 2】各フォーラムセッションの内容（満足度）についてお聞かせください。
LBP 相互設計セミナーの「満足＋やや満足」の割合が 68％と好評であった。
１）ＥＤＡ標準化のトレンド- 87 -

２）ナノ世代テクノロジに向けた新しいタイミングコーナーの考え方

３）Fabless 時代の DFM を問う

４）LPB 相互設計セミナー- 88 -

【質問４】フォーラム全体に関するご意見をお願いします。
・伝えたいことが理解しづらかった。
・目的志向での説明もあると良かった。
・事前に提供された資料が、かなり荒い。発表用資料を提供して欲しい。
・LBP がどのような活動で現状がどのような開発状況なのかが今回のセッションでよく理解できた。
・LBP はパネラーが多い。もっと時間が有れば良かった。
【質問５】フォーラムの運営・会場に関するご意見をお願いします。
・資料の配布。
・会場の場所が判りにくい。
【質問６】今後取り上げてほしいテーマを記述願います。
・３Ｄ－ＩＣ熱解析
・ＬＰＢは次回も行って欲しい
・ＬＳＩ設計事例、EDA ツールの活用ノウハウ
3.2.4

まとめと今後に向けて昨年に引き続き、システム・デザイン・フォーラムを EDSFair2012 内で、単独開催した。
内容は、EDA 技術委員会の活動内容(WG 活動他)を紹介するものにした。加えて、LSI・パッケ
ージ・ボード相互設計についてはセミナー形式を採用した。
開催結果として、聴講者数は 125 名と、EDSFair 参加者の減少にも関わらず昨年の 69 名より大幅増となった。また、LBP 相互設計セミナーの「満足＋やや満足」の割合が 68％と、他の 3 件（50%程度）と比較しても、非常に好評であった。今後も、企業のエンジニアが興味を持つテーマを EDA 専門技術委員会の活動に拘らず選定することが重要であると考える。
3.2.5

システム・デザイン・フォーラム 2011WG 委員（敬称略、順不同）

主査

高倉

正博

EDA-TC 幹事

ルネサスエレクトロニクス

ｱﾄﾞﾊﾞｲｻﾞ山口

龍一

SDF 前年度主査

パナソニック委員今井浩史

EDSFair 実行委員長/SDF2013 主査

東芝

委員

山中

俊輝

ナノ世代物理設計 WG 主査

リコー

委員

福場

義憲

LPB 相互設計 WG 主査

東芝

委員

田中

玄一

標準化担当

ルネサスエレクトロニクス

事務局

石崎

芳典・大西

修平・森 美枝子- 89 -

日本ｴﾚｸﾄﾛﾆｸｽｼｮｰ協会

3.3 ASP-DAC 2013
3.3.1 はじめに
Asia and South Pacific Design Automation Conference (ASP-DAC) は、VLSI およびシステム LSIの設計技術や設計自動化技術をテーマにしたアジア太平洋地域での最大規模の国際会議である。
ASP-DAC は 米 国 で 開 催 さ れ る こ の 分 野 の ト ッ プ ・ コ ン フ ァ レ ン ス で あ る Design Automation
Conference (DAC)、International Conference on Computer Aided Design (ICCAD) や欧州で開催される Design, Automation and Test in Europe (DATE) とはシスター・コンファレンスの関係にあり、お互いにリエゾンを交換して協力関係を持っている。
ASP-DAC は、電子情報通信学会や情報処理学会などの学会だけでなく、電機メーカおよび半導体メーカの業界団体である JEITA（会議開始当時は EIAJ）と EDSF（会議開始当時は EDAT）の支援のもとで 1995 年に開始された。業界団体である JEITA が ASP-DAC のような国際会議の支援を行っているのは、次のような理由による。電機メーカや半導体メーカが国際競争力のある電子製品の開発を行うた
めには、マーケッティングや製品企画だけでなく、大規模・高機能・低消費電力のシステム LSI の最適設計を短期間で行える設計力を持つ必要がある。そのためには、最新の設計自動化技術についての情報収集と研究開発を行う必要がある。一流の国際会議を国内で開催することにより、わが国からより多くの技術者と研究者が参加して最先端の設計技術および設計自動化技術についての情報収集、情報交換などを行うことが可能になる。
3.3.2 会議の開催経緯
ASP-DAC の第 1 回目の会議は 1995 年 8 月 30 日から 9 月 1 日にかけて幕張メッセの日本コンベンションセンターで、情報処理分野の国際学会である International Federation on Information Processing(IFIP) の TC10 WG10.2 および WG10.5 に属する CHDL および VLSI という名称の 2 つの国際会議と並列開催の形で開催された。第 2 回目は 1997 年 1 月に開催され、それ以降毎年 1 月に開催されてきた。
この間、1999 年には香港（中国）で、2002 年にはバンガロール（インド）でそれぞれ開催された。2007
年以降は、日本と国外で交互に開催するというローテーションで運営されている。今回の会議（ASP-DAC 2013）は 18 回目で、パシフィコ横浜（横浜市）で 1 月 22 日（火）から 1 月 25 日（金）の日程で開催された。
3.3.3 ASP-DAC 2013 の概要
ASP-DAC 2013 の概要を表 1 に示す。一般講演としては、29 カ国から投稿された 311 編の論文の中から 97 編が採択され、3 日間にわたって並列の 4 つのトラック、25 のセッションで発表された。表１
からもわかるように、論文の投稿数については前回シドニー（オーストラリア）で開催された ASP-DAC
2012 より多い 311 件であり、論文の採択率は例年より少し低い 31％であり、この分野での他の国際会
議（DAC, ICCAD,

DATE）とほぼ同じ水準を維持している。これまでどおり、ASP-DAC は名実ともに一流の国際会議であると評価できる。
基調講演のタイトルと講演者を表 2 に、特別セッションのタイトルを表 3 に、デザイナーズ・フォー
ラムのタイトルを表 4 に示す。表 5 には、有料チュートリアルのタイトルを示す。
発表された論文の中から、表 6 に示す 2 件の論文が選ばれ、Best Paper Award が授与された。また、デザイン・コンテストに応募した作品の中から、表 7 に示す Best Design Award および Special FeatureAward がそれぞれ 1 件選ばれて表彰された。今回から学生フォーラムは実施されていない。

- 90 -

表 1: ASP-DAC 2011、2012、2013 の比較
開催年
日時
会場

2011 年

2012 年2013 年

2011 年 1 月 25 日（火） 2012 年 1 月 30 日（月） 2013 年 1 月 22 日（火）～28 日（金）～2 月 2 日（木）～25 日（金）シドニー (オーストラ
横浜市 (日本)
横浜市 (日本)リア) Sydney
パシフィコ横浜
パシフィコ横浜
Convention Centre

併設展示会

EDSF 2011

---

---

論文投稿数

300

287

311

論文投稿国
（地域）数

26

28

29

論文採択数
（採択率）

104（35%）98（34%）

97（31%）

3件

3件

3件（表 2 参照）

キーノート
アドレス
一般講演

24 セッション（104 編） 25 セッション（98 編） 25 セッション（97 編）

特別セッション
（招待講演等）

5 セッション

9 セッション

6 セッション
（表 3 参照）

デザイン・
コンテスト

1 セッション

2 セッション

1 セッション

学生フォーラム

昼休みに実施（Student Forum）

昼休みに実施（Student Forum）---

ポスターボード－－－

有料チュートリアル6件（全日 2 件、半日 4 件）

5件
（全日 5 件）

5 件 （表 5 参照）（2 時間 5 件）

デザイナーズ・フォーラム

4 セッション
（招待講演 2、
パネル討論 2）---

4 セッション
（表 4 参照）（招待講演 2、
パネル討論 2）

- 91 -

表 2: 基調講演
講演タイトル

講演者
Sani Nassif(IBM, USA)Kee Sup Kim(Samsung Electronics, Korea)

From Circuits to Cancer
Gearing Up for the Upcoming Technology Nodes

Human, Vehicle and Social Infrastructure System
Hiroyuki Watanabe
Development for Sustainable Mobility – Development(Toyota, Japan)
Innovation based on Large-Scale Simulation –表 3: 特別セッションのタイトル種類

セッション・タイトル
セ ッション 1A: Advanced Modeling and Simulation Techniques for Power/Signal
Integrity in 3D Design
セッション 2A: Dependability of on-Chip Systems

招待講演

セッション 3A: Design Automation for Flow-Based Microfluidic Biochips: Connecting
Biochemistry to Electronic Design Automation
セッション 4A: High-Level Synthesis and Parallel Programming Models for FPGAs
セッション 4D: Emerging Security Topics in Electronic Designs and Mobile Devices
セッション 7D: Many-Core Architecture and Software Technology

表 4: デザイナーズ・フォーラムのタイトル
種類

招待講演

セッション・タイトル
セッション 5A: Heterogeneous Devices and Multi-Dimensional Integration Design
Technologies
セッション 6A: Future Direction and Trend of Embedded GPU
セッション 8A: Photonics for Embedded Systems

パネル討論
セッション 9A: Harmonized Hardware-Software Co-design and Co-verification- 92 -

表 5：

Tutorial のタイトル

トピック

種類

タイトル

1

2 時間

Programming Embedded Multiprocessor Systems: Application Code Mappingand Performance Estimation Technologies

2

2 時間 Pulse Based Design and Optimization

3

2 時間 Temperature- and Process Variation-Aware Dependable Embedded Systems

4

2 時間 Non-Volatile Memory Based Design5

2 時間 Introduction to RF CMOS and MEMS Design

表 6: Best Paper Award が授与された論文

論文タイトル・著者
1B-1: "A Case for Wireless 3D NoCs for CMPs ", Hiroki Matsutani (Keio Univ., Japan), Paul
Bogdan, Radu Marculescu (Carnegie Mellon Univ., U.S.A.), Yasuhiro Take, Daisuke Sasaki, Hao
Zhang (Keio Univ., Japan), Michihiro Koibuchi (NII, Japan), Tadahiro Kuroda, Hideharu Amano(Keio Univ., Japan)
2C-1: "I-LUTSim: An Iterative Look-Up Table Based Thermal Simulator for 3-D ICs", Chi-Wen
Pan, Yu-Min Lee (National Chiao Tung Univ., Taiwan), Pei-YuHuang (ITRI, Taiwan), Chi-Ping
Yang (National Chiao Tung Univ., Taiwan), Chang-Tzu Lin, Chia-Hsin Lee, Yung-Fa Chou,
Ding-Ming Kwai (ITRI, Taiwan)
表 7: デザイン・コンテストにて表彰された設計種類

論文タイトル・著者

1D-1: "A 40-nm 144-mW VLSI Processor for Real-time 60-kWord Continuous
Design Speech Recognition", Guangji He, Takanobu Sugahara, Tsuyoshi Fujinaga,
Yuki Miyamoto, Hiroki Noguchi, Shintaro Izumi, Hiroshi Kawaguchi,
Masahiko Yoshimoto (Kobe Univ., Japan)
1D-21: "A 0.35-0.8V 8b 0.5-35MS/s 2bit/step Extremely-low Power SAR ADC",
Special Feature
Kentaro Yoshioka, Akira Shikata, Ryota Sekimoto, Tadahiro Kuroda, Hiroki
Award
Ishikuro (Keio Univ., Japan)
Best
Award

3.3.4 論文の投稿状況
2004 年から 2013 年の、ASP-DAC への論文投稿数の地域別の推移を図 1 に示す。図 1 に示すように、
ここ数年は、安定的に 300 件程度の投稿がある。名実ともに、ASP-DAC は設計自動化分野の国際会議として定着したと言ってよいであろう。
表 8 に、日本からの論文投稿数の推移と、全世界から投稿された論文に占める割合を示す。日本からの論文投稿数が全体に占める割合は、2000 年をピークにして、10%前後に低下している。論文投稿数が多かったのは、米国の 71 編（前回は 75 編）、台湾の 52 編（前回は 37 編）、中国の 39 編（前回は 45編）、日本の 24 編（前回は 24 編）、ドイツの 19 編（前回は 14 編）であった。

- 93 -

図１ 地域別論文投稿数
投稿論文数
700
600
Japan/Host Country
500
400

ASP (exc. Japan/HostCountry)

300

North America

200
Europo & Others
1000

表 8 日本からの論文投稿数と全体に占める割合
年
地域

’00

’01

日本
42
（割合） (29%)

(18%)

(9%)

(18%)

(12%)

(7%)

(12%)

(11%)

(9%)

(14%)

(10%)

(10%)

(8%)

(8%)

144

161

269

235

291

692

424

408

350

355

340

300

287

311

全体

29

’02
24

’03
42

’04
36

’05

’06

46

51

’07
44

’08
31

’09
50

’10
33

’11
31

’12
24

’13
24

次に、研究分野別の論文投稿数および採択論文数を表 9 に示す。ASP-DAC 2013 では、研究分野を
13 種類に分類して論文の査読と採否の決定を行った。今回論文投稿数が多かった分野は、分野 2 のシステムレベル合成と最適化のセッション、分野 3 のシステムレベルのメモリ・通信設計およびネットワークオンチップのセッション、分野 4 の組み込み・リアルタイムシステムのセッション、分野 7 の物理
設計のセッション、分野 8 のタイミング・消費電力・熱の解析・最適化のセッション、分野 13 の新技術・新アプリケーションのセッションであった。

- 94 -

表 9: 分野別の論文投稿数と採択論文数
分野

研究分野

投稿数

採択数

採択率

1

System-Level Modeling and Simulation/Verification

24

7

29.1%

2

System-Level Synthesis and Optimization

27

8

29.6%

3

System-Level
Memory/Communication
Networks on Chip

26

8

30.7%

4

Embedded and Real-Time Systems

43

12

27.9%

5

High-Level/Behavioral/Logic Synthesis and Optimization

23

6

26.1%

6

Validation and Verification for Behavioral/Logic Design

14

4

28.6%

7

Physical Design

39

13

33.3%

8

Timing, Power, Thermal Analysis and Optimization

26

8

30.8%

9

Signal/power Integrity, Interconnect/Device/Circuit Modelingand Simulation

10

4

40%

10

Design for Manufacturability/Yield and Statistical Design

17

6

35.3%

11

Test and Design for Testability

18

6

33.3%

12

Analog, RF and Mixed Signal Design and CAD

10

3

30.0%

13

Emerging Technologies and Applications

34

12

35.3%

311

97

31.2%

合

Design計

and3.3.5 参加者の内訳
ASP-DAC への地域別の参加者数の推移を図 2 に示す（チュートリアルのみの参加者を除く）。また、日本からの参加者の推移を表 10 に示す（日本開催時のみ）。今回の全参加者数は 434 名であった。前回（259 名）と比べると、参加者が増加した。開催地である日本からの参加者数は全体の 60%の 261 名であった。
図 2 地域別参加者の推移

800
Europe & O thers
600
North A m erica
400

A SP
(exc. Japan/Host C ountry)
Japan/Host Country

参加者数
200

G rand Total

0

年- 95 -

表 10:

日本開催年の日本からの参加者数と全体に占める割合（チュートリアルのみの参加者を除く）

年
地域

2001

2002

2003

2004

2005

2006

2007

2008

2009

2010

2011

2012

2013

日本
(割合)

379
(73%)

--

253
(59%)

316
(61%)

--

494
(70%)

450
(66%)

--

305
(62%)

--

247
(54%)

--

261
(60%)

全体

520

623

429

515

516

708

685

412

492

367

458

259

434

3.3.6 今後の展望
ASP-DAC の今後の開催予定を表 11 に示す。引き続き、隔年で日本開催になる模様である。
表 11:
年
2014 年2015 年

開催予定地

ASP-DAC の今後の開催予定
開催時期

実行委員長

Yong Lian 氏, Yajun Ha 氏
シンガポール2014 年 1 月 20 日（月）～23 日（木） (National
Univ.
of（シンガポール）Singapore）
内山邦男 氏幕張（日本）
2015 年 1 月 19 日（月）～22 日（木）(日立製作所)- 96 -

４．添付資料ࣇኬἩἿἍἋᵆᵐᵐᶌᶋɭˊᵇỆấẬỦᣐዴࣇኬἩἿἍἋᵆᵐᵐᶌᶋɭˊᵇỆấẬỦᣐዴἅὊἜὊನᡯỉ౨ᚰἅὊἜὊನᡯỉ౨ᚰ㻝ႸഏႸഏ͌ Ꮡ୎ểႸႎ͌ ࢼஹỉᚐௌኽௐ͌ ౨ᚰ૾ඥ͌ ᚐௌኽௐ̽ ᡈ˩ἴἙἽችࡇ̽ ᵱᶇᶌᶅᶊᶃᴾᵮᵿᶒᶒᶃᶐᶌᴾἩἿἍἋ̽ ᵢᶍᶓᶀᶊᶃᴾᵮᵿᶒᶒᶃᶐᶌᴾἩἿἍἋ̽ ἴὅἘỽἽἿᚐௌ

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- 97 -

Ꮡ୎ểႸႎᏑ୎ểႸႎ͌ Ꮡ୎̽ ἑỶἱὅἂ౨ᚰỆấẬỦᣐዴịỤếẨỆ࣏ᙲễἅὊἜὊவˑỊẆᵫᵿᶖᵡᵊᴾᵫᵿᶖᵰᵡᵊᴾᵫᶇᶌᵡᵊᴾᵫᶇᶌᵰᵡầɟᑍႎỆဇẟỤủềẟỦẇ± ἑỶἱὅἂ౨ᚰỆấẬỦἭὊἽἛἅὊἜὊỉᚐௌửᘍẟẆᣐዴἅὊἜ
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ᵫᵿᶖᵰᵡᵊᵫᶇᶌᵡỉᾃவˑỉỚỂỊẆᣐዴἅὊἜὊửỽἢὊỂẨẵẆ౨ᚰ๨ủểễỦӧᏡࣱầẝỦẮểửଢᄩỆẲẺẇ͌ ࣇኬἩἿἍἋỆấẟềẆᣐዴἅὊἜὊửᢘദỆỽἢὊẴỦỆỊẆᣐዴᧈẆἛἻỶἢἇỶἌửᎋॾẴỦ࣏ᙲầẝỦẇɟ૾ẆἅὊἜὊૠЪถỉẺỜỆỊἛἻỶἢ൑Ệ᝟ᒵᣐዴᧈỆСኖửɨảỦẮểầஊјỂẝỦể੩ᚕẲẺẇ㻠

- 98 -

ࢼஹỉᚐௌኽௐṞࢼஹỉᚐௌኽௐṞ
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- 135 -

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- 136 -

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- 137 -

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- 139 -

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ἉἹὅẴỦ৖ඥử᧏ႆẲẺẇ̽ ɥᚡ৖ඥửဇẟềẆ‫ׅ‬ែᵆᵰᶇᶌᶅᵋᵭᵱᵡᴾᵕെᵇ᡿ࡨỉᐯࠁႻ᧙ཎࣱửᚐௌẲܱยൔ᠋ửᘍẾẺẇẸỉኽௐẆܱย͌ểᵐʈ࠯‫ר‬ᛚࠀᵘᵕᵌᵓᵃỉችࡇỂɟᐲẴỦẮểửᅆẲẺ
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ᶂᶃᶔᶇᶁᶃᴾᶔᵿᶐᶇᵿᶒᶇᶍᶌᶑᴾᶇᶌᴾᵿᶌᴾᵪᵱᵧᴾᶁᶆᶇᶎᴾᶓᶑᶇᶌᶅᴾᵿᶌᴾᶇᶌᶒᶃᶅᶐᵿᶒᶃᶂᴾᵢᶃᶔᶇᶁᶃᴾᵫᵿᶒᶐᶇᶖᴾᵟᶐᶐᵿᶗᵊḜ ᵧᵣᵣᵣᴾᵲᶐᵿᶌᶑᵌᴾᶍᶌᴾᵱᶃᶋᶇᶁᶍᶌᶂᶓᶁᶒᶍᶐᴾᵫᵿᶌᶓᶄᵿᶁᶒᶓᶐᶇᶌᶅᵊᴾᶔᶍᶊᵌᴾᵏᵕᵊᴾᶎᶎᵌᴾᵏᵓᵓᵋᵏᵔᵓᵊᴾᵫᵿᶗᴾᵐᵎᵎᵒᵌᵹᵑᵻᴾᵦᵌᴾᵫᵿᶑᶓᶂᵿᴾᶃᶒᴾᵿᶊᵌᵊᴾḛᵡᶆᵿᶊᶊᶃᶌᶅᶃᵘᴾᶔᵿᶐᶇᵿᶀᶇᶊᶇᶒᶗᴾᶁᶆᵿᶐᵿᶁᶒᶃᶐᶇᶘᵿᶒᶇᶍᶌᴾ
ᵿᶌᶂᴾᶋᶍᶂᶃᶊᶇᶌᶅᴾᶄᶍᶐᴾᵔᵓᵋ ᶒᶍᴾᵗᵎᵋᶌᶋᴾᶎᶐᶍᶁᶃᶑᶑᶃᶑᵊḜ ᵮᶐᶍᶁᵌᴾᶍᶄᴾᵡᵧᵡᵡᵊᴾᶎᶎᵌᴾᵓᵗᵑᵋᵓᵗᵗᵊᴾᵱᶃᶎᵌᴾᵐᵎᵎᵓᵌᵹᵒᵻᴾ‫ޛ‬ဋ˂ᾊḛᵰỆợỦởẰẲẟወᚘ‫ܖ‬ḜẆỼὊἲᅈẆ࠯঺ᵐᵎ࠰- 140 -JEITA LPB標準フォーマットJEITA LPB標準フォーマットとして5つのファイルと用語集
1. プロジェクト管理 (M-Format)
2. ネットリスト (N-Format)
3. コンポーネント (C-Format)
1. プロジェクト管理
4. デザインルール (R-Format)
2. ネットリスト
5. ジオメトリ (G-Format)
6. 用語集6. 用語集5. ジオメトリ

3. コンポーネント

解析

4. デザインルール

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Page 1JEITA LPB標準フォーマット概要
フォーマット名

概要

フォーマットの書式

プロジェクト管理

・各フォーマットの対応付け(M-Format)

・更新状況の把握

XML（独自）・関連ファイルとの対応付け

ネットリスト・接続状況を明確にする(N-Format)

・信号、電源GNDを表現する

コンポーネント・端子情報の定義(C-Format)

・制約事項の定義

Verilog-HDL（既存）
電源GND端子を追加

XML（独自）・設計状況の提示

デザインルール・テクノロジの定義(R-Format)

・製造ルールの定義

XML（独自）・解析条件セットアップ

ジオメトリ

・設計結果を解析に渡す(G-Format)

物理情報

アパッチ：XFL Ver1.0（既存）

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Page 2

JEITA LPB format
JEITA LPB format consists of five (5) formats and glossary.
1. Project Management (M-Format)
2. Netlist (N-Format)
3. Component (C-Format)
1.Project Management
4. Design Rule (R-Format)
2. Netlist
5. Geometry (G-Format)
6. Glossary
6. Glossary

5. Geometry

3. Component

Analysis

4. Design Rule

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

Page 1JEITA LPB format overview
Format name

Project
Management

Contents• Format file association• Association with related files

Netlist• connection b/w hierarchy
definition

Component(C-Format)

Design Rule
(R-Format)

Geometry(G-Format)

XML(Original)• Update trace(M-Format)(N-Format)

Description form

• Signal, power and grounddescription• Component pin assignment

Verilog-HDL(Existing)With enhancing power ground port
supportXML(Original)• Constraint items definition• Design status information• Technology definition

XML(Original)• Manufacturability rule definition• Analysis condition setup• Geometry information foranalysis tools

Apache : XFL Ver1.0(Existing)

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Page 2

JEITA LPB Management Format<JEITA_LPB_MFORMAT><header1
project
design_revision 1
0…1
date
0…1
comment
0…1
author
0…1
email
0…1
company0…
log/><include><class><CFORMAT
0…1
comment
design_revision 1
1filename
0…
log
0…1
MD5
/>
<RFORMAT
0…1
comment
design_revision 1
1filename
0…
log
0…1
MD5
/>
<GFORMAT
0…1
comment
1
filename
0…
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0…1
MD5
/>
<NFORMAT
0…1
comment
1
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0…
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0…1
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/>
<OTHER
0…1
comment
1
filename
0…
log
0…1
MD5
/>
</class></JEITA_LPB_MFORMAT>

Ver2.1

1

0…
1…
0…

0…

0…

0…

0…

Copyright© JEITA EDA-TC LPB-WG- 143 - All Rights Reserved 2012-2013

JEITA LPB Management Format

Ver2.1

概要、詳細に関する記載注意事項＜＞から＜/＞までをセクションと呼ぶことにします
例 <port id="端子番号" x="x座標" y="y座標"><inductance min="最少値" max="最大値" />inductanceセクション<delaydelayセクション

portセクション
min="最少遅延"max="最大遅延"/></port>セクションの下に、そのセクションの繰り返し回数を表記します<port id="端子番号" x="x座標" y="y座標"><inductance min="最少値" max="最大値" />0…10から１回の繰り返し。即ちinductanceセクションは無くてもよい<delay0…1</port>1…

min="最少遅延"max="最大遅延"/>
0から１回の繰り返し。即ちdelayセクションは無くてもよい
１以上の繰り返し。即ち一個以上のportセクションが必要

オプショナルな項目はイタリック文字 で表記します
必須項目はボールド文字で表記します
例 <module
name="機能ブロック名"

type="機能ブロック属性"

オプション項目

shape_id="参照shape識別番号”

x="x座標"y="y座標"オプション項目
オプション項目>
Syntax convention
LPB format form a tree structure.
Example.
<port id="port id"

x="x coordinate"

y="y coordinate"><inductance min="minimum value" max="maximun value" /><inductance> section<delay<delay>section<port> section
min="minimum delay" max="maximum delay" /></port>
A…B means that you can repeat the previous section from A times to B times.
A… means that you can repeat the previous section from A times to infinite.
A means that this section should be repeated A times.
Example<port id="port id"

x="x coordinate"

y="y coordinate"><inductance min="minimum value" max="maximum value" />0…1<inductance> section can be repeated from 0 time to 1 time.
It means that <inductance> section is optional.
<delaymin="minimum delay" max="maximum delay" /><delay> section can be repeated from 0 time to 1 time.
0…1
It means that <delay> section is optional.
</port><port> section should be repeated 1 time to infinite.
1…
It means <port> section is required.
Italic notation means an item is optional.
Bold notation means an item is required.
<modulename="BlockName"

type="BlockType"

Optional item

shape_id="referenced shape id”

x="x coordinate"
y="y coordinate"

Optional item
Optional item>

Copyright© JEITA EDA-TC LPB-WG- 144 - All Rights Reserved 2012-2013

- 145 -Data：2013.3.6-->

1…
</JEITA_LPB_MFORMAT></class>/>0…

log=""
MD5=""

file_name=""comment=""<OtherFile/>0…

log=""
MD5=""

file_name="ファイル名"comment=""<NFORMAT/>
0…

log=""
MD5=""

file_name="ファイル名"comment=""<GFORMAT/>
0…

log=""
MD5=""

file_name="ファイル名"
design_revision="ファイルリビジョン番号"

comment=""<RFORMAT/>
0…

log=""
MD5=""

file_name="ファイル名"
design_revision="ファイルリビジョン番号"

comment=""><CFORMAT

comment=""<class>0…

/>

MFORMAT="Mformatファイル名"<include1/>

date="作成日""作成日"
author="作成者"
email="メールアドレス"
company="会社名"comment=""
log=""

project="プロジェクト名"
design_revision="ファイルリビジョン番号"<header<JEITA_LPB_MFORMATversion="バージョン番号"><!--

JEITA LPB Management Format

Defines a M-format file to be included.

The include is used to include a M-format file in another file.

N/A string コメント
N/A string ファイル名
N/A string 履歴
チェックサムネットリストファイル
N/A string コメント
N/A string ファイル名
N/A string 履歴
チェックサム

形状データフォーマット
N/A string コメント
N/A string ファイル名
N/A string 履歴
チェックサムデザインルールファイル
N/A string コメント
N/A string ファイル名
N/A double ファイルリビジョン
N/A string 履歴
チェックサムコンポーネントファイル
N/A string コメント
N/A string ファイル名
N/A double ファイルリビジョン
N/A string 履歴
チェックサムコメント

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

Specifies name of user defined files.
A comment is described.
Defines the file name.
A work record (log) is described.
Check sumSpecifies the name of LPB netlist format (N-Format) file.
A comment is described.
Defines the file name.
A work record (log) is described.
Check sumSpecifies the name of LPB geometry format (G-Format) file.
A comment is described.
Defines the file name.
A work record (log) is described.
Check sumSpecifies the name of LPB design rule format (R-Format) file.
A comment is described.
Defines the file name.
Defines the revision number.
A work record (log) is described.
Check sumSpecifies the name of LPB component format (C-Format) file.
A comment is described.
Defines the file name.
Defines the revision number.
A work record (log) is described.
Check sum

A comment.

関連するファイルをclass文でまとめる。Class文で纏められたファイルで一つのモ The class statement uses to collect the related files which construct
ジュールを構築する。例えば、一つのパッケージを構成するC FormatやR Format one functional unit like a package or PCB.
ファイルを、一つのclass文で纏める。

N/A string インクルードするMformatファイル名

別のMFormtファイルをインクルードする

N/A string プロジェクト名
N/A double ファイルリビジョン
N/A string 作成日
N/A string 作成者
N/A string 作成者のメールアドレス
N/A string 作成者の会社名
N/A string コメント
N/A string 履歴
Defines the name of project. The name needs to be unique.
Defines the revision number.
Defines the creation date.
Defines the creator's name.
Defines the creator's E-mail address.
Defines the creator's company.
A comment is described.
A work record (log) is described.

Format version number

N/A double 仕様バージョン番号

ヘッダー部はプロジェクト管理ファイルの管理情報を与える。利用者は、ヘッダー部を処理することにより、「このファイルが使用されているプロジェクト名（project）、作成日(date)、作成者(author, email, company)、管理番号(design_revision)、コメント（comment,log)を入手可能となる。

Explanation of the format
A comment starts with "<!--" and finishes with "-->".

unit 文字種フォーマット説明
コメントは <!-- --> で囲むVer2.1<GFORMAT file_name="./ARTWORK/LPBRGMT.xfl" /><RFORMAT file_name="/TOP/LIBDIR/LPBRFMT.xml" design_revison="1.2" /><CFORMAT file_name="LPBCFMT.xml design_revision="1.2" /><include MFORMAT="LPBFMT-PKG.xml" /><include MFORMAT="/TOPDIR/xdir/LPBFMT-SOC.xml" /><include MFORMAT="ydir/zdir/LPBFMT-PKG2.xml" />記述例 (Example)

JEITA LPB Netlist Format

Ver2.1

1. フォーマットの目的
LSI-PKG-Board全体の論理接続チェック（LVS）、接続仕様を定義する。また、信号だけではなく、
電源GND端子の接続関係も明確にする。
2. フォーマット
Verilog-HDL（IEEE1364）の書式に準拠する。
3. 電源・GND記述方法
Verilog-HDLでは、不足している電源・GND系の記述については、基本的に信号として表現し、Verilog-HDLとして矛盾のない方法として、それが電源であることが分かる属性をコメントとして追記することとしている。
電源・GNDネットの記述方法は下記となる。
①ポートは「inout」②ネットは「wire」③コメントのキーワードは「PG_NET」＜記述例＞
module XXXX ( VDD, VSS )inout VDD ; /* PG_NET */inout VSS ; /* PG_NET */module YYYYY ( ,, )wire VDD ;wire VSS ;1. Nformat includes not only signal connection but also power/ground network.
2. LPB Nformat is conform to Verilog-HDL（IEEE1364).
3. How to identify power/ground network.
Add /* PG_NET */ keyword at the power/ground port/wire definition.
(1) The port direction for power/ground is "inout".
(2) The net attribute of power/ground is "wire", not "supply0" or "supply1".
(3) Add /* PG_NET */ keyword at the power/ground port.
Examplemodule XXXX ( VDD , VSS )inout VDD ; /* PG_NET */inout VSS ; /* PG_NET */module YYYY ( ,, )wire VDD ;wire VSS ;Copyright© JEITA EDA-TC LPB-WG- 146 All
- Rights Reserved 2012-2013

JEITA LPB Component Format

Ver2.1<JEITA_LPB_CFORMAT><header1
project
1
design_revision
0…1
date
0…1
author
0…1
email
0…1
company/><global><unit><distance>
0…1<angle>0…1<area>
0…1<time>
0…1<resistivity>
0…1<temperature>
0…1<voltage>
0…1<power>0…1<inductance
0…1<frequency>
0…1<impedance>
0…1</unit><shape><rectangle>
0…
<circle>0…
<polygon>0…
</shape><padstack_def><padstack>1…
<ref_shape>
1…
</padstack></padstack_def></global><module><socket><default>
0…1<port_shape>
0…1<ball_shape>
0…1</default><port>
1…
<inductance>
0…1<impedance>
0…1<delay>0…1</port><portgroup>0…
<mustjoin />0…1<ref_port>0…
<ref_portgroup> 0…
</portgroup><powerdomain_group>0…
<ref_portgroup>0…
<ref_port>0…
</powerdomain_group><swappable_port>0…
<ref_port>
2…
</swappable><swappable_group>0…
<ref_portgroup>2…
</swappable_group><frequency>
0…
<constraint>0…
<impedance>
0…
<delay>0…
<skew>
0…
<guard_shield>
0…
</constraint></socket><specification><power>0…1</specification><reference><connection>
0…
</connection></reference></module><component><placement></component></JEITA_LPB_CFORMAT>

1

1
1

0…1

0…1

1…
0…

0…1
0…

0…

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 147 -JEITA LPB Component Format

Ver2.1

概要、詳細に関する記載注意事項＜＞から＜/＞までをセクションと呼ぶことにします
例 <port id="端子番号" x="x座標"<inductance min="最少値"

y="y座標">max="最大値" />inductanceセクション
portセクション<delaydelayセクションmin="最少遅延" max="最大遅延"/></port>セクションの下に、そのセクションの繰り返し回数を表記します<port id="端子番号" x="x座標"<inductance min="最少値"
0…1<delay0…1</port>1…

y="y座標">max="最大値" />0から１回の繰り返し。即ちinductanceセクションは無くてもよい

min="最少遅延" max="最大遅延"/>
0から１回の繰り返し。即ちdelayセクションは無くてもよい
１以上の繰り返し。即ち一個以上のportセクションが必要

オプショナルな項目はイタリック文字 で表記します
必須項目はボールド文字で表記します
例 <module
name="機能ブロック名"

type="機能ブロック属性"

オプション項目

shape_id="参照shape識別番号”

x="x座標"y="y座標"オプション項目
オプション項目>

Syntax convention
LPB format form a tree structure.
Example.
<port id="port id"

x="x coordinate"

y="y coordinate">

max="maximun value" /><inductance min="minimun value"<inductance> section<port> section<delaymin="minimum delay" max="maximum delay" /><delay>section</port>
A…B means that you can repeat the previous section from A times to B times.
A… means that you can repeat the previous section from A times to infinite.
A means that this section should be repeated A times.
Example<port id="port id"

x="x coordinate"

y="y coordinate"><inductance min="minimum value" max="maximum value" />0…1<inductance> section can be repeated from 0 time to 1 time.
It means that <inductance> section is optional.
<delaymin="minimum delay" max="maximum delay" /><delay> section can be repeated from 0 time to 1 time.
0…1
It means that <delay> section is optional.
</port><port> section should be repeated 1 time to infinite.
1…
It means <port> section is required.
Italic notation means an item is optional.
Bold notation means an item is required.
<modulename="BlockName"

type="BlockType"

Optional item

shape_id="referenced shape id”

x="x coordinate"
y="y coordinate"

Optional item
Optional item>

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 148 -JEITA LPB Component Format

Ver2.1

座標、表裏はすべてTOP Viewにて定義する
TOPとBOTTOMはユーザ側にて定義する<!-- Data：2013.3.6
-->

unit
N/A

文字種 フォーマット説明
コメントは <!-- --> で囲む

Explanation of the format
A comment starts with "<!--" and finishes with "-->".

<JEITA_LPB_CFORMAT version="バージョン番号" >N/Astring 仕様バージョン番号

Format version number

ヘッダーセクションはコンポーネントファイルの管理情報を与える。利用者は、ヘッダーセク
ションを処理することにより、「このファイルが使用されているプロジェクト名（project）、作成
日(date)、作成者(author, email, company)、管理番号(design_revision)を入手可能となる。

<header

N/A
N/A
N/A
N/A
N/A
N/A

project="プロジェクト名"
design_revision="ファイルリビジョン番号"

date="作成日""作成日"
author="作成者"
email="メールアドレス"
company="会社名"stringstringstringstringstringstring

プロジェクト名：プロジェクトを定義するユニークな名前
ファイルリビジョン
作成日;コメント
作成者
作成者のメールアドレス
作成者の会社名

記述例 (Example)<header
project="JEITA_LPB_SAMPLE_PROJECT"
design_revision="1.3"
date="20120331"
author="takahiro aoki"
email="aoki@jeita.jp"
company="JEITA"/>Defines the name of project. The name needs to be unique.
Defines the revision number.
Defines the creation date.
Defines the author's name.
Defines the author's E-mail address.
Defines the author's company.

/>
1
globalセクションでは、単位系(<unit>)、基本形状(<shape>)、パッドスタック(<padstack_def>)を定義する。グローバル部で定義された情報の有効範囲（スコープ）は、コンポーネントフォー The global section defines the unit "unit", shape "shape", andpadstack "padstack_def".
マットファイル全体に及ぶ。
The scope of global variable is whole of the file.

<global>

このコンポーネントファイルで使用する単位系を定義する。
ここで定義した単位系は、このファイル全体で有効。

<unit><distance
unit="長さ単位"
0…1<angleunit="角度単位"
0…1
<area
unit="面積単位"
0…1
<time
unit=時間単位"
0…1<resistivity
unit="体積抵抗率単位"0…
<temperature unit="温度単位"
0…
<voltage
unit="電圧単位"
0…1<powerunit="消費電力単位"
0…1<inductance unit="インダクタンス単位"
0…1<frequency unit="周波数単位"0…
<impedance unit="インピーダンス"
0…
</unit>JEITALPB Component Format
1

/>

N/A

/>

N/A

string 角度単位：degree、radian

The unit of angle

/>

N/A

string 面積単位： m2

The unit of area

/>

N/A

string 時間単位： s

The unit of time

/>

N/A

string 体積抵抗率単位：ohmm（Ω ・m）

The unit of resistivity of conductor

/>

N/A

string 温度単位：C(degree Celsius)、K(kelvin）

The unit of temperature

/>

N/A

string 電圧単位： V

The unit of voltage

/>

N/A

string 消費電力単位： W

The unit of watt

/>

N/A

string インダクタンス単位： H

The unit of inductance

/>

N/A

string 周波数単位： Hz

The unit of frequency

/>

N/A

string インピーダンス単位： ohm

The unit of impedance<rectangle

angle="回転角度"

The unit of lengthshapeセクションでは基本形状を定義する

Defines the shape.

原点：矩形の中心

Defines the shape of rectangle. The origin is center of rectangle.
The angle is the counterclockwise rotation with respect to the local
origin.
Defines the identification number
Defines the width.
Defines the height.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as thedefault.

N/A
distance
distanceangle

heightstringwidth
doubledoubledouble 回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

N/A
distance

stringdouble/>0…
<circleid="識別番号"
diameter="直径"/>0…

<unit><distance unit="um"/><angle unit="degree" /><area unit="um2" /><time unit="ps" /><resistivity unit="ohmm"/><temperature unit="C" /><voltage unit="V" /><power unit="mW" /><inductance unit="nH" /><frequency unit="MHz" /><impedance unit="ohm" /></unit>Ver2.1<shape>id="識別番号"
width="幅"height="高さ"Defines the unit.

基本単位とSI接頭辞で表現する
SI接頭辞
Y e+24Z e+21
E e+18P e+15T e+12
G e+9
M e+6
k e+3
m e-3
u e-6
n e-9
p e-12
f e-15a e-18z e-21y e-24
string 長さ単位： m

原点：円の中心<shape><rectangle id="R1" width="100" height="10" /><circle id="C1" diameter="20" /><polygon id="P1" points="-10,-10, 10,-10,10,10,-10,10,-10,-10" /><circle id="VLLPAD" diameter="500" /><circle id="VSLPAD" diameter="400" /><circle id="VLSPAD" diameter="700" /><circle id="VSAPAD" diameter="600" /><circle id="SHP.10" diameter="200" /><rectangle id="SHP.21" width="7500" height="10900" /><polygon id="SQRT" points="10,10,20,10,20,20,20,10,10,10" /></shape>

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013
Defines the shape of circle. The origin is center of circle.
Defines the identification number.
diameterDefines the diameter.

原点：(0,0)座標を原点とする。

<polygon(x2,y2

Defines the shape of closed polygon. The origin is set to (0, 0).
The angle is the counterclockwise rotation with respect to the local
origin.

(x1,y1(x12,y12Defines the identification number

id="識別番号"
points="x座標,y座標,x座標,y座標,"

N/A
distance

stringdouble 座標は始点と終点を合わせて閉じること。

angle="回転角度"

angle

double 回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

Defines the points of XY coordinates. The shape is "closed" (allthe lines connect up).
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as thedefault.

/>
0…
</shape>JEITA
LPB Component Format
0…

Ver2.1
padstack_defセクションではパッドスタックを定義する<padstack_def><padstackid="padstack識別番号"

Defines the padstack.

type="padstackタイプ"

N/A
N/A

string padstackを識別するための識別番号。
string padstackのタイプ
ＶＩＡ… VIAの形状の定義
DIE_PAD… DIEのパッド形状の定義
BALL_PAD … パッケージのBALL形状の定義
BOND_PAD … パッケージのボンディングパッド/FCパッドの形状の定義<ref_shape
shape_id="参照shape識別番号"

N/A

string 参照するshapeの識別番号

N/A

string パッド形状 ： 省略時は通常ランド(Land)を意味する
Antipad… クリアランス径
NonConnection ･･･ 未接続ランドLand… 通常ランドDrill… キリ径、ビア外径
L1Hole… 穴径、ビア内径
L2

Defines the identification number
Specifies the padstack types;
VIA ... via.
DIE_PAD ... die pad.
BALL_PAD ... solder ball pad.
BOND_PAD ... bonding pad, filipchip pad.

>type="pad形状"

Specifies the shapes of padstack;.
shape_id ... Specifies the identification number of predefined shape.

NonConnection
Land

Hole

例を修正すること
Antipad ... The diameter of clearance.
NonConnection ... The land of Non-connection.
Land ... Normal land.
Drill ... The diameter of the drill. The outside diameter of the via.
Hole ... The diameter of the hole. The inside diameter of the via.

L3
L4
Land

Drill

Antipax="x座標"y="y座標"<padstack_def><padstack id="smallvia" type="VIA"><ref_shape shape_id="VLLPAD" type="Land" pad_layer="TOP" /><ref_shape shape_id="VLAPAD" type="Antipad" pad_layer="TOP" /><ref_shape shape_id="VDRILL" type="Drill" pad_layer="TOP" /><ref_shape shape_id="VHOLE" type="Hole" pad_layer="TOP" /><ref_shape shape_id="VLLPAD" type="Land" pad_layer="BOTTOM" /><ref_shape shape_id="VLAPAD" type="Antipad" pad_layer="BOTTOM" /><ref_shape shape_id="VDRILL" type="Drill" pad_layer="BOTTOM" /><ref_shape shape_id="VHOLE" type="Hole" pad_layer="BOTTOM" /></padstack><padstack id="ball" type="BALL_PAD"><ref_shape shape_id="SHP.10" x="0" y="0" angle="0" pad_layer="BOTTOM"/></padstack></padstack_def>

distance

double x座標、ｙ座標 ： 参照するshapeの原点を配置する座標。省略時は(0,0)を意味する。

XY coordinates ... Specifies coordinate of origin. If it is not specified,
the origin (0, 0) is set as the default.

angle="回転角度"

angle

double 回転角度：原点を中心とした反時計回り回転角度。省略時は０とする。

angle ... Specifies the angle of the counterclockwise rotation withrespect to the local origin. If it is not spedified, zero(0) is set as thedefault.

pad_layer="配置面"

N/A

string 参照するshapeが置かれるレイヤ（TOPもしくはBOTTOM）：
TOP・・・moduleの上面にshapeを配置する
BOTTOM・・・moduleの下面にshapeを配置する

Specifies the placement side of the shape.
TOP : the shape is placed on top side.
BOTTOM : the shape is placed on bottom side.

/>

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-20131…
</padstack>1…
</padstack_def>0…
</global>
1- 149 -JEITA LPB Component Format

Ver2.1
モジュールセクションは、上位階層に見せる入出力端子を定義するソケットセクション(<socket>)と、機能ブロックの仕様を定義する仕様セクション(<specification>)と、上位階層と Module section contains socket section, specification section andreference section.
下位階層の接続手続きを定義する参照セクション(<reference>)で構成される。

<moduleN/A
N/A

string 上位階層は、ここで定義した機能ブロック名で、この機能ブロックを参照する。
string 機能ブロックの属性。LSI,PKG,PWBのキーワードで属性を区別する
LSI
… LSI
PKG
… パッケージ,
PWB… プリント基板
OTHER … その他のタイプ

shape_id="参照shape識別番号"
x="x座標"y="y座標"N/A

angle="回転角度"

angle

string 機能ブロックの外郭形状。参照shapeの原点と機能ブロックの原点を一致させる。
Specifies the identification number of predefined shape.
double 機能ブロックのshapeの配置座標を指定する。shapeの原点を、ここで指定した座標に配置す
Specifies the placement point of the shape. The origin of theる。省略時は（０，０）に配置する。
shape should be placed at this point. If it is not specified, the shapewill be placed at the origin. (0.0)
double 回転角度。機能ブロックの原点を中心とした反時計回りでの回転角度。

name="機能ブロック名"

type="機能ブロック属性"

distance

Defines the module nameSpecifies the module types;
LSI ... semiconductor integrated circuit
PKG ... package
PWB ... printed wiring board.
OTHER .. other typeSpecifies the angle of the counterclockwise rotation with respect
to the local origin.

thickness="厚み"

distance

double 機能ブロックの厚み。
厚みにはボールやパッドの厚みを含まない。
Specifies thickness of module.

>
上位階層との「接続口」（ソケット）を定義する。ソケットは信号の入出力端子の集合である。 Socket section defines the input/output ports of this module.
一つの機能ブロックに複数のソケットを定義することもできる。個々のソケットは、其々に与 A module can have multiple sockets.
えたインスタンス名で識別する。
A socket is identified by a socke name.

<socketname="ソケット名"
N/Astring socketの名前（ソケット名）。ここで定義したソケット名でソケットを参照する。

>

JEITA LPB Component Format

Ver2.1<default><port_shape

Defines the instance name of sockets. The name should be
unique.

ソケット内で定義する端子(port)に関するデフォルト値を設定する

Defines the default shape of port.

padstack_id="参照ｐａｄｓｔａｃｋ識別番号"/> N/A

string 端子（port）のデフォルト形状の定義。
個々の端子に異なった形状を定義する場合は、<port>定義内のpadstack_id を使用する

ball_name="参照Ball名"/> N/A

string 端子（port）のデフォルトのボール形状の定義。R-Formatの<ball_def>で定義されているBall
Specifies the default shape of ball for port. The ball is defined byを参照する
個々の端子に異なった形状のボールを定義する場合は、<port>定義内のball_name を使用 <ball_def> element in R-Format.
する
Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

Specifies the default padstack for port.

0…1<ball_shape

0…1</default>
0…1

端子の形状・座標・名称を定義する。
設計言語により異なる端子定義方法の差異を、ここで吸収する。
また、VerilogやSpiceネットのように物理的な座標を持たない言語の端子に座標を与える。

<port

Defines the port shape, name and location.
The notation of ports is not the same by a design language.
For example, Spice does not have the definition of a clear port name.
Moreover, Some languages, such as verilog, does not have the location
portには必ず、id(端子番号）もしくは、name(端子名）を定義すること。idとnameの両方を定義 of port.
しても良い。
This section givens a common notation onto different design
languages.
All ports must have port ID or port name.

id="端子番号"

N/Astring 端子番号。<socket>内の個々の端子番号はユニークであること。
一般的にはJEDECのネーミングルールに従って番号を与える。

padstack_id="参照ｐａｄｓｔａｃｋ識別番号

N/A

stringball_name="参照Ball名"

N/A

string この端子のボール形状。R-Formatの<ball_def>で定義されたボールを参照する
未定義の場合は、<default>で定義されているデフォルト形状が使用される。
ボール形状は、端子番号と共に定義すること。単独では定義できない。

x="x座標"distance

doubleangle

doubleN/Astring 端子名。
この端子に入出力する信号名を端子名とする。必ずしもユニークである必要はない。

N/A

stringy="y座標"angle="回転角度"
name="端子名"direction="端子方向"

Defines identification number (ID) of port, The ID should be unique insocketsection.
Normally, port ID is according to JEDEC`s naming convention.
For example, A1, A2, A3, ... in case of BGA package.

端子形状。
未定義の場合は、<default>で定義されているデフォルト形状が使用される
デフォルト形状も定義されていない場合は形状未定義（点）を意味する。
端子形状は、端子番号と共に定義すること。単独では定義できない。

端子座標 。
padstackの原点座標を、ここで定義した端子座標と一致させる。
端子座標は、端子番号(id)と共に定義すること。単独では定義できない。
回転角度：原点を中心とした反時計回り回転角度。省略時は０とする。

端子方向。上位階層から見た場合の信号の方向。
in… 入力端子out … 出力端子
inout … 双方向端子 , power/groundタイプの端子もinoutとする。
端子方向は、端子名(name)と共に定義すること。単独では定義できない。

Specifies the non-default port shape.
Padstack ID must be used with port ID.
Specifies the shape of ball for port. The ball is defined by <ball_def>
element in R-Format.
ball_name muse be used with port ID.
Specifies the coordinate of port.
The coordinate of port must be used with port ID.
Specifies the counterclockwise rotation angle.
Defines port name.
The same name can be used to the different ports.
Normally, a signal name is given as a port name.

Specifies the I/O direction.
in ... port that accepts signals coming into the module.
out .. port that drives signals out of the module.
inout .. port that can accept signals going either in or out of
module. "power" and "ground" type port should be "inout".
The direction should be used with port name.

type="端子タイプ"

N/Astring

端子タイプ
power
… 電源
ground… グランドsignal… 信号
floating … この端子は、いかなるネット接続してもならない。未接続のままにしておくこと。
dontcare … この端子は、機能ブロックの動作にはなんら影響をもたらさない端子タイプは端子名(name)と共に定義すること。単独では定義できない。

Specifies port type.
power ... port is used for power distribution network.
ground ... port is used for ground distribution network.
signal ... port is used for signal net.
floating ... this port should not be connected to any net.
dontcare ... this port does not have any logical meanings such as
thermal ball.
The type should be used with port name.
The I/O direction for floating/dontcare port is ignored. You do notneed to define the direction for the floating/dontcare port.

floating/dontcareタイプの端子のdirectionの定義は無視される>

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 150 -

<global><shape><rectangle id="PFGBABODY" width="1200" height="1200" /><circle id="B500" circle="500" /></shape><padstack_def><padstack id="BGABALL" type="BALLPAD"><ref_shape shape_id="B500" x="0" y="0" /></padstack></padstack_def></global><module name="BGA" type="PKG"
shape_id="PFBGABODY" x="0" y="0" thickness="540"><socket name="BGAIO" ><default><port_shape padstack_id="BGABALL" /></default><port id="A1" x="-1100" y="-1100" /><port id="A2" x="-1000" y="-1100" /></socket></module>

JEITA LPB Component Format<impedance
typ="実力値"/>
0…1<delaytyp="実力値"/>
0…1

Ver2.1
impedance double

この端子のインピーダンス
実力値 （実設計値）

Specifies actual load impedance of the port.

time

double

この端子の遅延実力値 （実設計値）

Specifies actual delay of the port.

N/A

string 端子グループ名。端子グループを参照する時に使用する。
<socket>内のグループ名はユニークであること。

</port>1…
portをグルーピングする。

<portgroupname="グループ名"

Defines the name of port group.
The port group name must be unique in socket section.

>

接続指示属性。
上階層は、この属性が与えられたグループに属するportを、ショートしなければならない。
<portgroup name="DIGITAL_GND">
例えば、LSI設計者が上位階層であるPKG設計者に、“VDD1”と言う電源グループと“VDD2” If "<mustjoin/>" attribute is specified, the ports in this group must be<connectable/>connected together in the upper hierarchy.
と言う電源グループをPKG内でショートするように指示する場合に使用する。
<ref_port name="CORE_GND" /><ref_port name="IO_GND" /></portgroup><mustjoin />0…1<ref_port
id="参照端子識別番号"
name="参照端子名"<portgroup name="ADD"><ref_port name="AD0" /><ref_port name="AD1" /><ref_port name="AD2" /><ref_port name="AD3" /></portgroup>

N/A
N/A

グルーピングするportを定義する。
Portは複数のグループに属しても良い。
string グルーピングする端子の端子番号
string グルーピングする端子の端子名
portは、端子番号(id)か端子名(name)のどちらかで参照する。
idとnameの双方を定義してはならない。

Specifies the ports that make up the group. The port can be containedby one or more groups.
Specifies the port ID.
Specifies the port name.
The port is specified with port name (port_name) or port ID(port_id).

/>0…
端子グループを集めて、新しいグループを作ることもできる。

<ref_portgroupname="参照端子グループ名"

N/AGroups can nest into other groups.

string ネストさせる端子グループの名前

Specifies the group name to which to add the new group.

/>
0…

JEITA</portgroup>
LPB Component Format
0…

Ver2.1
信号の電源ドメインを規定する。
例（１） 電源遮断機能を持つ機能ブロックの場合、遮断される電源と、その電源に係わる信号を入出力するportを、一つの電源ドメインとする。
（２） アナログとデジタルが混在する場合、アナログ部分で使用する電源とアナログ信号を一つの電源ドメインとする。

<powerdomain_group

Defines the power domain.
For example, in case of analog digital mixed design, specifies theanalog power/ground and analog signals that make up the power
domain in order to distinguish it from the digital.

電源端子を指定する。
port_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

min="最少値"
typ="狙い値"

max="最大値"

N/A
N/A
N/A

string 端子名
string 端子番号
string 電圧レベルを指定するportの端子グループ名
ここで指定した端子グループに属するportは全て同一電圧レベルである。

Specifies the port name.
Specifies the port ID.
Specifies the group name.

voltagevoltagevoltageportは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで Specifies power or ground. The power or ground must be specified指定する。port_id、port_name、group_nameを同時に記述することはできない。
with either port name (port_name), port ID (port_id) or group name(group_name).
最小値
doubleSpecifies min/typ/max voltage value.
狙い値
double最大値
doubleN/Astring 同一電源ドメインに属する端子グループの名前>
同一電源ドメインの端子グループを指定する。複数個の端子グループを指定することも可能。
ここで指定した、グループに属するportが、同一電源ドメインに属する。

<ref_portgroupname="参照端子グループ名"

Specifies the port group(s) that make up the power domain.

<portgroup name="DCDC_25V"><ref_port name="SWOUT1" /><ref_port name="SWOUT2" /></portgroup><portgroup name="DCDC_CTRL"><ref_port name="FB" /><ref_port name="LDO" /></portgroup><portgroup name="DDR_DIG" /><ref_port name="PL1" /><ref_port name="PL2" /><ref_port name="PL3" /><ref_port name="PL4" /></portgroup><powerdomain_group port_name="DCDC_PGND" typ="2.5"><ref_portgroup name="DCDC_25V" /><ref_portgroup name="DCDC_CTRL" /><ref_portgroup name="DDR_DIG" /></powerdomain_group><powerdomain_group port_name="D_GND" typ="0" ><ref_portgroup name="DCDC_25V" /><ref_portgroup name="DCDC_CTRL" /><ref_portgroup name="DDR_DIG" /></powerdomain_group>

Specifies the group name.

/>0…
同一電源ドメインの端子を指定する。複数個の端子を指定することも可能。
ここで指定した、端子が、同一電源ドメインに属する。

<ref_port

id="参照端子識別番号"
name="参照端子名"

N/A
N/A

stringstring

同一電源ドメインに属するportの端子番号
同一電源ドメインに属するportの端子名

Specifies the port(s) that make up the power domain. .
Specifies the port ID.
Specifies the port name.

/>0…
Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013</powerdomain_group>0…

Defines swappable ports. The nets which connected to the swappable <swappable_port>
交換可能なportを指定する<ref_port name="CK_N" />ports can be replaced the connection in each other. For example,If the
ここに定義されたportに接続するネットは互いに繋ぎ変えても良い。
<ref_port name="CK_P" />例えばCK_NとCK_Pがswappableなportであるとされた場合、CK_NとCK_Pに接続するネットを swappable CK_N and CK_P are connected to n1 and n2 respectively,</swappable_port>
you can swap the connection of CK_N and CL_P. Please see the
繋ぎ変えても良い（例図参照）。
example.
同一のswappable_portに属するportは、お互いに交換可能。

<swappable_port>

交換可能なportを指定する。2個以上のportを指定すること。
portは端子番号(id)もくは端子名(name)のどちらかで指定すること。idとnameの双方を同時に記述することはできない。

<ref_port

id="参照端子識別番号"
name="参照端子名"/>
2…
JEITA</swappable_port>
LPB Component Format
0…

N/A
N/A

stringstringSpecifies the ports. The port must be specified with either port name(port_name) or port ID (port_id).
Specifies the port ID.
Specifies the port name.

Ver2.1
交換可能な端子グループを指定する。
同一のswappable_groupに属する端子グループはグループ単位で交換可能。

<swappable_group>

Defines the swappable port groups. The port groups in same group(swappable_group) are swappable by a group unit.

交換可能な端子グループを指定する。2個以上の端子グループを指定すること。ここで定義 Specifies two or more groups. The ports belonging to the specified
された端子グループに属する端子は交換可能である。交換は端子グループでの定義順で行 groups can be swapped. For example, if the following two port grups,
われる。例えば下記の如く定義されたAGRPとBGRPに属する端子は、A0とB0、A1とB1、A2 AGRP and BGRP, are swappable group, ports A0 and B0, A1 and B1,A2 and B are swappable respectively.
とB2が交換可能である。
<portgroup name="AGRP"><portgroup name="BGRP"><portgroup name="AGRP"><portgroup name="BGRP"><ref_port name="A0" /><ref_port name="B0" /><ref_port name="A0" /><ref_port name="B0" /><ref_port name="A1" /><ref_port name="B1" /><ref_port name="A1" /><ref_port name="B1" /><ref_port name="A2" /><ref_port name="B2" /><ref_port name="A2" /><ref_port name="B2" /></portgroup></portgroup></portgroup></portgroup><ref_portgroupname="参照端子グループ名"

交換可能なportの端子番号
交換可能なportの端子名

N/A

string<portgroup name="R_CHANNEL"><ref_port name="RAD1" /><ref_port name="RAD2" /><ref_port name="RAD3" /></portgroup><portgroup name="L_CHANNEL" /><ref_port name="LAD1" /><ref_port name="LAD2" /><ref_port name="LAD3" /></portgroup><swappable_group><ref_portgroup name="R_CHANNEL" /><ref_portgroup name="L_CHANNEL" /></swappable_group>

Specifies the port groups.

/>

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013<portgroup name="RCHA_1"><ref_port name="RAD1" /><ref_port name="RAD2" /></portgroup><portgroup name="RCHA_2"><ref_port name="RAD3" /><ref_port name="RAD3" /></portgroup><portgroup name="R?CHANEL" /><ref_portgroup="RCHA_1" /><ref_portgroup="RCHA_2" /></portgroup><portgroup name="L_CHANNEL" /><ref_port name="LAD1" /><ref_port name="LAD2" /><ref_port name="LAD3" /><ref_port name="LAD4" /></portgroup><swappable_group><ref_portgroup name="R_CHANNEL" /><ref_portgroup name="L_CHANNEL" /></swappable_group>2…
</swappable_group>0…

- 151 -

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

JEITA LPB Component Format

Ver2.1<frequency

動作周波数
Specifies min/typ/max operating (clock) frequency for the port.
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで The port must be specified with either port name (port_name), port ID
指定する。port_id、port_name、group_nameを同時に記述することはできない。
(port_id) or group name (group_name).
string 端子名Specifies the port name.
Specifies the port ID.
string 端子番号
string 端子グループ名
Specifies the group name.

port_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

N/A
N/A
N/A

min="最少値"
typ="狙い値"
max="最大値"

frequency double
frequency double
frequency double

最小値
狙い値
最大値

<frequency port_name="CLK" typ="300" />Specifies min/typ/max frequency value.

/>0…
<constraint><impedance

上位階層に対する制約を定義する。

Defines the constraints for the upper hierarchy.

特性インピーダンス制約。
インピーダンスマッチングを要求するportと、特性インピーダンス値を定義する。

Defines the min/typ/max characteristic impedance. You specify
port(s) requiring an impedance matching and the impedance value.

port_name="端子名"

N/Astring インピーダンスマッチングを要求するportの端子名

port_id="端子番号"

N/A

string インピーダンスマッチングを要求するportの端子番号

group_name="端子グループ名"

N/A

string インピーダンスマッチングを要求するportが属する端子グループ名。
グループに属する全てのportに対し制約を適用する。

Specifies the port name.
Specifies the port ID.

portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない。

type="タイプ"

N/A

min="最少値"

impedance double
impedance double
impedance double

typ="狙い値"

max="最大値"

string 特性インピーダンスのタイプ。省略時はシングルエンドの特性インピーダンスを意味する。
single… シングルエンドの特性インピーダンス
differential … 差動インピーダンス（oddインピーダンス）
common… コモンインピーダンス（evenインピーダンス）

最小値要求値
狙い値
最小値要求値

Specifies the group name.

<portgroup name="CK"><ref_port port_name="CK_N" /><ref_port port_name="CK_P" /></portgroup><constraint><impedance port_name="DQ1" type="single" min="45" typ="50" max="55" /><impedance port_id="A1" type="single" typ="50" /><impedance group_name="CK" type="differential" typ="100" /></constraint>

The port(s) must be specified with either port name (port_name),port ID (port_id) or group name (group_name).
Defines a type of the characteristic impedance. If the type is notdefined, the "single" is set as the default.
single ... single-ended signal
differential ... differential mode of differential signal
common ... common mode of differential signal
Specifies min/typ/max impedance value.

/>
0…
遅延制約。
遅延制約を要求するportと、要求する遅延値を定義する。

<delayport_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

min="最少遅延"
typ="狙い値"
max="最大遅延"/> Component Format
JEITA LPB
0…

N/A
N/A
N/A

time
time
time

Ver2.1string 遅延制約を要求するportの端子名
string 遅延制約を要求するportの端子番号
string 遅延制約を要求するportが属する端子グループ名。
グループに属する全てのportに対し制約を適用する。
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない
doubledoubledouble

最小値要求値
狙い値
最小値要求値

N/A

string スキュー制約を要求するportが属する端子グループ名。
ここで指定した端子グループに属するport全てがスキュー制約を要求する。

port_id="端子番号"

N/A

string スキュー制約を要求するportの端子番号

port_name="端子名"

N/Astring スキュー制約を要求するportの端子名
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない

N/A
N/A

time
time

string スキュー基準信号となる基準端子の端子名。
string スキュー基準信号となる基準端子の端子番号。
基準端子は、端子名(reference_port_name)か端子番号(reference_port_id)で指定する。
双方を同時に記述することはできない。

doubledouble/><portgroup name="BUS"><ref_port port_name="SIG1" /><ref_port port_name="SIG2" /><ref_port port_name="SIG3" /></portgroup><constraint><delay port_name="CLK" min="10" typ="12" max="15" /><delay port_id="D3" typ="5" /><delay group_name="BUS" min="50" typ="55" max="60"/></constraint>

Specifies min/typ/max delay value.

group_name="端子グループ名"

min="最少遅延"
max="最大遅延"

Specifies the group name.
The port(s) must be specified with either port name (port_name),port ID (port_id) or group name (group_name).

スキュー制約。
スキュー制約を要求するportのグループ(group_name)と、要求するスキュー値を定義する。
スキューの基準信号となる基準端子(reference_port_name, reference_port_id)を指定した場 Defines the skew. You specify port group name requiring a skew and合は、その基準端子の信号遅延を基準としたmax、minの双方でスキュー制約を定義する。 the skew value.
基準端子を指定しない場合は、maxもしくはminの何れかでスキュー制約を定義する。maxが指定されて場合は最も速い信号を基準としたスキュー制約、minが指定された場合は最も遅 If you specify the reference port, the port must be specified witheither port name (reference_port_name) or port ID (reference_port_id).
い信号を基準としたスキュー制約となる。

<skew

reference_port_name="基準端子名"
reference_port_id="基準端子番号"

Defines the min/typ/max delay. You specify port(s) requiring a delay
and the delay value.
Specifies the port name.
Specifies the port ID.

Specifies the port group name.
It is required that all port(s) belonging to the specified port groupshould satisfy a constraint of skew.
Specifies the port ID. The specified port should satisfy a constranintof skew.
Specifies the port name. The specified port should satisfy aconstranint of skew.
The port(s) must be specified with either port name (port_name),port ID (port_id) or group name (group_name).

<portgroup name="skewset1"><ref_port name="port1" /><ref_port name="port2" /><ref_port name="port3" /></portgroup><portgroup name="skewset2"><ref_port name="port4" /><ref_port name="port5" /><ref_port name="port6" /></portgroup><portgroup name="skewset3"><ref_port name="port7" /><ref_port name="port8" /><ref_port name="port9" /></portgroup><skew group_name="skewset1" reference_port_name="port0" min="-5"
max="10" /><skew group_name="skewset2" max="5" /><skew group_name="skewset3" min="-10" />Specifies the port name, it used as a skew standard signal.
Specifies the port ID, it used as a skew standard signal.

The skew standard port(s) must be specified with either port name <portgroup name="CK">(port_name) or port ID (port_id) .
<ref_port name="CKP" />基準端子（reference_port_name/reference_port_id)は、group_nameで参照したポートグ
The port used as a skew standard signal can be included in the port <ref_port name="CKN" /></portgroup>
ループに属してもかなわない。
group which referenced by 'group_name' statement.
Skew constraint from Die to PKG
Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013
Specifies min/max skew value. Refer to the following figure how<skew group_name="CK" max="10" />to set the skew constraint.
PACKAGE Artwork : CKP=100psec, CKN=95psec
Skew constraint from PKG to Board
Case1: The reference port is specified.
<skew group_name=“CK“ reference_port_name="CKP" min=“-5" max=“15" />Skewset1: The constraints are defined with min/max values.
Case2: The reference port is not specified.
Skewset2: The constraint is defined with only max value, refer to thefastest port in the group.
Skewset3: The constraint is defined with only min value, refer to theslowest port in the group.

JEITA LPB Component Format
0…

Ver2.1
シールド要求。
シールドを要求する信号を入出力するportと、シールドに用いる信号を入出力しているportを指定する。

<guard_shield

port_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

N/A
N/A
N/A

string シールドを要求するportの端子名
string シールドを要求するportの端子番号
string シールドを要求するportが属する端子グループ名。
ここで指定した端子グループに属するport全てがシールドを要求する。
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない。

shieldnet_port_name="端子名"shieldnet_port_id="端子番号"
shieldnet_port_group_name="端子グループ名"

N/A

/>
0…

string シールドに用いる信号を入出力しているportの端子名。
string シールドに用いる信号を入出力しているportの端子番号。
string シールドに用いる信号を入出力しているportが属する端子グループ名。
端子名（shieldnet_port_ name）か端子番号（shieldnet_port_id）、グループ名（shieldnet_port_group_name）の何れかで定義する。双方を同時に記述することはできない。

</constraint>
0…1<guard_shield port_name="CLK" shieldnet_port_name="VSS" />Defines the shielding constraint.
Specifies the port name which requires a guard shield.
Specifies the port ID which requires a guard shield.
Specifies the group name which requires a guard shield.
It is required that all port(s) belonging to the specified port groupshould satisfy a constraint of guard_shield.
The port(s) must be specified with either port name (port_name),port ID (port_id) or group name (group_name).

Specifies the port name which is the signal used for a shield.
Specifies the port ID which is the signal used for a shield.
Specifies the port group name which is signal used for a shield.
The shieldnet_port(s) must be specified with either port name(shieldnet_port_name), port ID (shieldnet_port_id) or group_name(shieldnet_port_group_name).

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013</socket>0…
動作仕様<specification><powermin="最少値"
ｔｙｐ＝"狙い値"

max="最大値"

power
power
power

doubledoubledouble

消費電力：機能ブロックの消費電力
最小値
狙い値
最大値

Defines the min/typ/max power consumption.

/></specification>
0…1- 152 -JEITA LPB Component Format

Ver2.1
上位階層と、このコンポーネントファイルでラップ(wrap)する機能ブロックの接続手続きを定義する。信号接続以外に、物理形状の座標変換やスケール変換も行う。

<reference

reffile="参照ファイル名"

N/A

format="言語フォーマット"

N/A

distance="長さ単位系"

N/A

scale="縮尺率"

Defines the connection procedure between ports in socket section andports in referenced file.

XML構文のnamespace宣言。ZZZZZの部分は、参照する言語フォーマットにより以下の何れ XML namespace definition for the referenced file format.
かのキーワードとなる。記述例参照
The ZZZZZZ is replaced to the following keyword accorind to theverilog
referenced file format. See examples.
defverilog
spice
def
dxf
spice
gds
dxf
xfl
gds
ibis
xfl
JLPB
ibis
JLPB

xmlns:ZZZZZ="http://www.jeita.or.jp/LPB/ZZZZZ"

N/A

string 参照するファイル名。
このコンポーネントフォーマットファイルで、ラップ(wrap)する機能ブロックが定義されたファイ
ル名。
string 機能ブロックの設計言語フォーマット。
SPICE , IBIS, XFL , VERILOG, DEF, GDS, DXF
string 参照するファイルの単位系を指定する。
DXFのような明確な単位系を持たない図形データに対して座標単位を与える場合に使用する。
um … マイクロメートル
mm … ミリメートル
cm … センチメートルm… メートル
double ラップする図形データの縮尺率。(0より大きい実数値。)

Specifies the name of reference file.
Specifies the design language format.
SPICE, IBIS,XFL,VERILOG,DEF,GDS,DXF.

Specifies the local unit for reffile without unit definition.

Specifies the scale rate of a figure. (A larger real value than 0.)>
ソケット部(<socket>)で定義した端子(<port>)と、参照しているファイルの入出力端子との対応関係を定義する。参照するファイルの設計言語によって接続記述方式は異なる。以下に、代表的な例を挙げる。

<connection

例えば、verilogのようにポートが明確に定義されている言語は、「モジュール名」と「ポート名」の組み合わせで参照される。
<connect socket_name="socket1" port_id="A1"><verilog:ref_port module="topmodule" portname="DQ1"/></connect>
この例では、ソケット名socket1で定義されるソケットに属するA1端子は、verilog記述のtopmoduleのDQ1端子と関連付けられる。
Spiceネットでは、サブサーキット名とポート記述順での参照となる。
<connect socket_name="socket1" port_id="A1" >Defines the connection between socket ports and terminal in reffile.
<spice:ref_port subckt="spicetop" portid="5"/></connect>
この例では、socket1のA1端子はspiceのサブサーキットspicetopの5番目に定義されている端子に関連付けられる。
DEFでは、IOセルのコンポーネント名とピン名の組み合わせで参照するケースと、ピンを直接参照するケースが考えられる。
<connect socket_name="socket1" port_id="A1" ><def:ref_port comp=”BSIO1” pinname="Z”/></connect><connect socket_name="socket1" port_id="A1" ><def:ref_port pinname=”IO1”/></connect>
DXFのような明確なポート定義を持たない図形表現言語では、座標による参照となる。
<connect socket_name="socket1" port_id="A1" ><dxf:ref_port x="222" y="999" layer=”M1”/></connect>
この例では、socket1のA1端子は、図面データのM1層の(222 999)座標に位置していることを意味する。
socket_name="ソケット名"

N/Astring 参照するソケットのソケット名

Spscify the name of referenced socket.

port_name="端子名"
port_id="端子番号"

N/A
N/A

string socket_nameで参照したソケットに属するportの端子名
string socket_nameで参照したソケットに属するportの端子番号
端子名か端子番号の何れかで参照する。双方を同時に記述することはできない。

Specifies the ID of referenced port.
Specifies thename of referenced port.
The port is specified with port name (port_name) or port ID

N/A
N/A

string 参照するverilogのモジュール名string 参照するポート名。上記moduleで指定したモジュールに属するポートであること。

JEITA LPB Component Format>

Ver2.1verilogの参照<verilog:ref_port
module="モジュール名"
portname="ポート名"

Verilog means the logic language used by the logic simulator for adesign.
module : module name in verilog fileportname : port name in the module.

/>

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013<reference xmlns:verilog="http://www.jeita.or.jp/LPB/verilog" reffile="XXXX.ver"format="VERILOG"><connection socket_name="socket1" port_id="A1"><verilog:ref_port module="topmodule" portname="DQ1"/></connection><connection socket_name="socket1" port_id="A2"><verilog:ref_port module="topmodule" portname="DQ2" /></connection><connection socket_name="socket1" port_id="A3"><verilog:ref_port module="topmodule" portname="DQ3" /></connection></reference>[XXXX.ver]module topmodule(DQ1,DQ2,DQ3)

DEFの参照<def:ref_port

comp="コンポーネント名"
pinname="ピン名"

N/A
N/A

DEF(Design Exchange Format） means the design information
technology format.

string 参照するDEFのコンポーネント名
string 参照するピン名。
コンポーネント名(comp)が定義されている場合は、そのコンポーネントに属するピンの名称であること。
コンポーネント名が記述されていない場合は、DEFのPINSセクションで定義されるピンの名称を意味する。

comp : component name in DEF file.
pinname : pin name in DEF file.

<reference xmlns:def="http://www.jeita.or.jp/LPB/def" reffile="XXXX.def"
format="DEF"><connection socket_name="socket1" port_id="A1"><def:ref_port comp="SBIO1" pinname="Z"/></connection><connection socket_name="socket1" port_id="A2"><def:ref_port comp="SBIO2" pinname="Z"/></connection><connection socket_name="socket1" port_id="A3"><def:ref_port comp="SBIO2" pinname="Z"/></connection></reference><reference xmlns:def="http://www.jeita.or.jp/LPB/def" reffile="YYY.def"
format="DEF"><connection socket_name="socket1" port_id="A1"><def:ref_port pinname="PIN1"/></connection><connection socket_name="socket1" port_id="A2"><def:ref_port pinname="PIN2"/></connection><connection socket_name="socket1" port_id="A3"><def:ref_port pinname="PIN3"/></connection></reference>/>[XXXX.def]
COMPONENTS 100 ;- SBIO1 io ;- SBIO2 io ;- SBIO3 io ;.....
END COMPONENTS[YYYY.def]
PINS 10 ;- PIN1 oDQ1 ;- PIN2 oDQ2 ;- PIN3 oDQ3;...
END PINS

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Ver2.1SPICEの参照<spice:ref_port

subckt="サブサーキット名"
portid="ポートの記述順番"

N/A
N/A

string 参照するspiceのサブサーキット名
string 参照するポートが記述されている順番。上記サブサーキット(subckt)に属するポートであるこ

SPICE (Simulation Program with Integrated Circuit Emphasis) is alanguage corresponding to the software which simulate the analog
operation.
subckt : sub-circuit name in spice file.
portid : the order of i/o in sub-circuit.

/><reference xmlns:spice="http://www.jeita.or.jp/LPB/spice" reffile="XXXX.sp"
format="SPICE"><connection socket_name="socket1" port_id="A1"><spice:ref_port subckt="top" portid="3"/></connection><connection socket_name="socket1" port_id="A2"><spice:ref_port subckt="top" portid="2"/></connection><connection socket_name="socket1" port_id="A3"><spice:ref_port subckt="top" portid="1"/></connection></reference>[XXXXX.sp]
subckt top p1 p2 p3 ;DXFの参照<dxf:ref_port
x="x座標"y="y座標"dxf_layer="レイヤ"mount="配置面"

distance
N/A
N/A

double 参照する端子のXY座標
string 参照する端子が位置する層。
string 端子の配置面。
TOP
・・・配置層のTOP面に端子が配置されている
BOTTOM ・・・配置層のBOTTOM面に端子が配置されている

distance
N/A

double 参照する端子のXY座標
string 参照する端子が位置する層。

N/A

string XFLの参照
参照するXFLのコンポーネント名参照するピン名。
上記コンポーネントに属するピンであること。

DXF is a CAD data file format for drawing that is widely used
for exchanging data between EDA tools.
x , y : XY coordinates of referred port.
dxf_layer : The layer that the port exists.
mount : TOP .. The port exists above the layer.
BOTTOM .. The port exists below the layer.

/>

GDS(GDSII)の参照<gds:ref_port
x="x座標"y="y座標"gds_layer="レイヤ"GDS(GDS II) is a CAD data file format for IC layout that is the defacto
industry standard.
x , y : XY coordinates of referred port.
gds_layer : The layer that the port exists.

<reference xmlns:gds="http://www.jeita.or.jp/LPB/gds" reffile="XXXX.gds"
format="GDS" ><connection socket_name="socket1" port_id="A1"><gds:ref_port x="100" y="8978" gds_layer="L1" /></connection><connection socket_name="socket1" port_id="A2"><gdsref_port x="200" y="8978" gds_layer="L1" /></connection><connection socket_name="socket1" port_id="A3"><gds:ref_port x="300" y="8978" gds_layer="L1" /></connection></reference>

XFL is a language for describing layout of PKG or PCB.
component : component name in XFL file.
pinname: pin name in XFL file.

<reference xmlns:xfl="http://www.jeita.or.jp/LPB/xfl" reffile="XXXX.xfl"
format="XFL" ><connection socket_name="socket1" port_id="A1"><xfl:ref_port component="NEWLSIDIE" pinname="1" /></connection><connection socket_name="socket1" port_id="A2"><xfl:ref_port component="NEWLSIDIE" pinname="2" /></connection><connection socket_name="socket1" port_id="A3"><xfl:ref_port component="NEWLSIDIE" pinname="3" /></connection></reference>/><xfl:ref_port
component="コンポーネント"
pinname="ピン名"/>JEITA LPB Component Format<ibis:ref_port[XXXX.xfl].part
DIE R -13.5 -13.5 13.5 13.5 0 S 0 {1 -4 -5 B 4
2 -3 -5 B 4
3 -2 -5 B 4:}.end part.component
NEWLSIDIE
DIE
0010.end component

Ver2.1
N/A<reference xmlns:dxf="http://www.jeita.or.jp/LPB/dxf" reffile="XXXX.dxf"
format="DXF" distance="mm"><connection socket_name="socket1" port_id="A1"><dxf:ref_port x="100" y="8978" dxf_layer="L1" module="TOP" /></connection><connection socket_name="socket1" port_id="A2"><dxf:ref_port x="200" y="8978" dxf_layer="L1" module="TOP" /></connection><connection socket_name="socket1" port_id="A3"><dxf:ref_port x="300" y="8978" dxf_layer="L1" module="TOP" /></connection></reference>

string IBISの参照
IBIS (I/O buffer information specification) model is a language fordescribing
the electrical characteristics of input/output signals of LSI
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2012-2013
and PKG.
When you refer to IBIS, define the model name of IBIS to refer to atmodule, and the port name to refer to at portname.
参照するIBISのコンポーネント名参照する[PIN]のsignal_name。

component="コンポーネント名"
signal_name="端子名"conponent : [Component] name in the IBIS file.
signal_name:[Pin] signal_name in the IBIS file.

/><reference xmlns:ibis="http://www.jeita.or.jp/LPB/ibis" reffile="XXXX.ibs"
format="IBIS"><connection socket_name="socket1" port_id="A1"><ibis:ref_port component="DDR3-1Gbx16" signal_name="Vddq"/></connection><connection socket_name="socket1" port_id="A2"><ibis:ref_port component="DDR3-1Gbx16" signal_name="DQU5" /></connection><connection socket_name="socket1" port_id="A3"><ibis:ref_port component="DDR3-1Gbx16" signal_name="DQU7" /></connection></reference>
XXXX.ibs<JLPB:ref_port
module="モジュール名"socket="ソケット名"
port_name="端子名"
port_id="端子番号"

N/A
N/A
N/A
N/A

stringstringstringstring[IBIS ver]
4.2
[File name]
XXXXX.ibs.......
[Component]
DDR3-1Gbx16[Manufacturer] JEITA_FACT[Package]| variable
typ
min
R_pkg
0.5
0.4
L_pkg
1.5nH
1.0nH
C_pkg
0.4pF
0.2pF
|
[Pin] signal_namemodel_name
R_pin
A1
Vddq
POWER
A2
DQU5
DQ_MODEL
0.58
A3
DQU7
DQ_MODEL
0.57
....

max
0.6
2.0nH
0.6pF

X-FLIP

Y-FLIP

L_pin

C_pin

1.9nH
1.85nH

0.58pF0.57pFJEITA コンポーネントファイルの参照
JLPB means the C-Format files of JEITA LPB standard format.
参照するコンポーネントファイルのモジュール名
module : module name in C-Format file.
参照するソケット名。上記moduleに属するソケットであること。
socket : socket name in the module.
参照するportの端子名。上記socketに属するportであること。
port_name/port_id : port name/id in the socket.
参照するportの端子番号。上記socketに属するportであること。
portは、端子番号(port_id)か端子名(port_name)の何れかで指定する。双方を同時に記述することはできない。

/><XXX:ref_port>(任意)/>

暗号化された接続方式、これをどう解釈するかはXXXを入力する側のベンダと、XXXを提供する側のベンダとのライセンスで管理する</connection>0…
</reference>0…
</module>
JEITA LPB Component Format
1…

Ver2.1<component>

moduleの配置情報や、配置したmodule間の制約を定義する。
<module>が複数定義されている場合、<component>は最初定義されたmodule内の部品配置を表す。

<placement
ref_module="参照モジュール名"
inst="インスタンス名"

機能ブロックの配置
参照する機能ブロックのモジュール名。
インスタンス名。ユニークであること。
配置するmoduleの長さに対する単位系の定義。
DXFのような明確な単位系を持たない図形データに対して座標単位を定義する場合に使用する。
um … ミクロンメータ
mm … ミリメータ
cm … センチメータm… メートル
配置するmoduleの角度に対する単位系の定義
degree … 度数方（度）radian … 弧度方（ラジアン）

Defines the module(s) placement.
If the multiple <module>(s) are defined, <component> element defines
the location of parts in the first defined module.
Specifies the module name.
Defines the instance name of module. The name should be unique.

distance="長さ単位系"

N/A
N/A
distance

stringstringstringangleunit="角度単位系"

angle

stringscale="縮尺率"

N/A

double 縮尺率 (0より大きい実数値)

Specifies the scale rate. (A larger real value than 0.)

x="x座標"distance

double 参照する機能ブロックを配置するXY座標。
機能ブロックの原点を、ここで定義したXY座標に配置する。

Specifies coordinate of origin.

z="z座標"distance

double ｚ座標；layerからの距離、省略時は0。

Specifies the Z coordinate.

flip="フリップタイプ"

N/A

Specifies the type of flip.
X: flip vertical.
Y: flip horizontal.

angle="回転角度"

angle

string フリップタイプ
X … X軸を中心ととしたフリップ（上下反転）
Y … Y軸を中心としたフリップ（左右反転）
double 回転角度。参照先ファイルの機能ブロック原点を中心とした反時計回りの回転角度
フリップ→回転の順番で実施される

y="y座標"mount="配置面"

N/A

Specifies the local unit for module without unit definition.

Specifies the local unit for module without unit definition.

Specifies the angle of the counterclockwise rotation with respect
to the local origin.

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string 機能ブロックを配置するレイヤ：
TOP・・・moduleの上面に機能ブロックを配置する
BOTTOM・・・moduleの下面に機能ブロックを配置する

Specifies the placement side;
TOP : ref_module is placed on top side.
BOTTOM : ref_module is placed on bottom side.

/>0…
</component></JEITA_LPB_CFORMAT>- 154 -JEITA LPB Design Rule Format

Ver2.1<JEITA_LPB_RFORMAT><header
project
1
design_revision
1
date
0…1
author
0…1
email
0…1
company
0…1/><global><unit><distance><angle><area><time><resistivity><temperature><voltage><power><inductance<frequency><impedance></unit><shape><rectangle><circle><polygon></shape><padstack_def><padstack><ref_shape>
1…
</padstack></padstack_def></global><Physicaldesign name><default/><material_def><conductor>
0…
<dielectric>
0…
</material_def><layer_def><layer><line_width>
0…1<area_limit>
0…1</layer></layer_def><spacing_def><layer><line_to_line>
0…1<line_to_via>
0…
<line_to_polygon>
0…1</layer></spacing_def><pitch_def><via_pitch</pitch_def><bondingwire_def><bondingwire><forward>
0…
<backward>
0…
<length>
0…1</bondingwire></bondingwire_def><ball_def><ball><frustum>1…
</ball></ball_def><mold><conductor_struct><trapezoidal_angle＞<surface_roughness＞</conductor_struct></Physicaldesign><Constraintrule><height_limit><top><bottom></height_limit><design_rule_area></Constraintrule>

1

1
1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…
0…
0…
0…
0…
1…

1…
0…1
0…1

0…1
1…

0…1
1…

0…1
1…
0…1
1…

0…1
1…

0…1
0…1
0…
0…
0…1
0…1
0…
0…
0…1

</JEITA_LPB_RFORMAT>

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JEITA LPB Design Rule Format

Ver2.1

概要、詳細に関する記載注意事項＜＞から＜/＞までをセクションと呼ぶことにします
例 <portid="端子番号"

x="x座標"y="y座標"><inductancemin="最少値"

max="最大値"/>

inductanceセクション<delaymin="最少遅延"

max="最大遅延"/>

delayセクション

portセクション</port>セクションの下に、そのセクションの繰り返し回数を表記します<port

id="端子番号"<inductance
0…1<delay0…1</port>1…

y="y座標">max="最大値"/>

x="x座標"min="最少値"

0から１回の繰り返し。即ちinductanceセクションは無くてもよい
min="最少遅延"

max="最大遅延"/>0から１回の繰り返し。即ちdelayセクションは無くてもよい
１以上の繰り返し。即ち一個以上のportセクションが必要

オプショナルな項目はイタリック文字 で表記します
必須項目はボールド文字で表記します
例 <module
name="機能ブロック名"

type="機能ブロック属性"

オプション項目

shape_id="参照shape識別番号”

x="x座標"y="y座標"オプション項目
オプション項目>

Syntax convention
LPB format form a tree structure.
Example.
<port id="port id"

x="x coordinate" y="y coordinate" ><inductancemin="minimun value" max="maximun value"/><inductance> section<delaymin="minimum delay"max="maximum delay"/><delay>section<port> section</port>
A…B means that you can repeat the previous section from A times to B times.
A… means that you can repeat the previous section from A times to infinite.
A means that this section should be repeated A times.
Example<port id="port id"<inductance
0…1<delay0…1</port>1…

x="x coordinate" y="y coordinate" >min="minimum value"max="maximum value"/><inductance> section can be repeated from 0 time to 1 time.
It means that <inductance> section is optional.
min="minimum delay"max="maximum delay"/><delay> section can be repeated from 0 time to 1 time.
It means that <delay> section is optional.
<port> section should be repeated 1 time to infinite.
It means <port> section is required.

Italic notation means an item is optional.
Bold notation means an item is required.
<modulename="BlockName"

type="BlockType"

Optional item

shape_id="referenced shape id”

x="x coordinate"
y="y coordinate"

Optional item
Optional item>

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JEITA LPB Design Rule Format

Ver2.1

座標、表裏はすべてTOP Viewから見たものとし、TOPとBOTTOMはユーザ側にて定義する。
unit
文字種 フォーマット説明
コメントは <!-- --> で囲む<!-- Data：2013.3.6 --><JEITA_LPB_RFORMATversion="バージョン番号">

N/A

string

Explanation of the format
A comment starts with "<!--" and finishes with "-->".

仕様バージョン番号headerセクションはデザインルールファイルの管理情報を与える。
利用者は、headerセクションを処理することにより、このファイルが使用されている
プロジェクト名（project）
作成日(date)
作成者(author, email, company)
管理番号(design_revision)を入手可能となる。

<header

project="プロジェクト名"
design_revision="ファイルリビジョン番号"

N/A
N/A
N/A
N/A
N/A
N/A

date="作成日""作成日"
author="作成者"
email="メールアドレス"
company="会社名"stringstringstringstringstringstring

記述例 (Example)

Format version number

プロジェクト名：プロジェクトを定義するユニークな名前
ファイルリビジョン
作成日
作成者
作成者のメールアドレス
作成者の会社名

Defines the name of project. The name needs to be unique.
Defines the revision number.
Defines the creation date.
Defines the author's name.
Defines the author's E-mail address.
Defines the author's company.

globalセクションでは、単位系(<unit>)、基本形状(<shape>)、padstack(<padstack_def>)を定義する。
globalセクションで定義された情報の有効範囲（スコープ）は、
このデザインルールファイル全体に及ぶ。

The global section defines the unit "unit", shape "shape", and padstack"padstack_def".
The scope of global variable is whole of the file.

このデザインルールファイルで使用する単位系を定義する。
ここで定義した単位系は、このデザインルールファイル全体で有効。
基本単位とSI接頭辞で表現する。
SI接頭辞
Y e+24Z e+21
E e+18P e+15T e+12
G e+9
M e+6
k e+3
m e-3
u e-6
n e-9
p e-12
f e-15a e-18z e-21y e-24

Defines the unit.

<header
project="JEITA_LPB_SAMPLE_PROJECT"
design_revision="1.3"
date="20120331"
author="kaname ozawa"
email="ozawa@jeita.jp"
company="JEITA"/>/>
1<global><unit><distance/>

N/Astring

長さ単位：mThe unit of length<angle/>N/Astring

角度単位：degree、radian

The unit of angle

/>

N/A

string

面積単位：m2

The unit of area

/>

N/A

string

時間単位：sThe unit of time

/>

N/A

string

体積抵抗率単位：ohmm（Ω ・m）

The unit of resistivity of conductor

/>

N/A

string

温度単位：C(degree Celsius)、K(kelvin）

The unit of temperature

/>

N/A

string

電圧単位：VThe unit of voltage

/>

N/A

string

消費電力単位：W

The unit of watt

/>

N/A

stringインダクタンス単位：HThe unit of inductance

/>

N/A

string

周波数単位：HzThe unit of frequency

/>

N/A

string

インピーダンス単位：ohm

The unit of impedance

unit="長さ単位"
0…1unit="角度単位"
0…1
<area
unit="面積単位"
0…1
<time
unit="時間単位"
0…1<resistivity unit="体積抵抗率単位"
0…1<temperatureunit="温度単位"
0…1
unit="電圧単位"<voltage
0…1<powerunit="消費電力単位"
0…1<inductance unit="インダクタンス単位"
0…1<frequency unit="周波数単位"
0…1<impedance unit="インピーダンス単位"
0…1</unit>JEITA
LPB Design Rule Format
1Ver2.1
shapeセクションでは、padstack(<padstack_def>)を構成する基本形状を定義する。
例えば、ボンディングパッドやビアランドの形状/サイズなどである。
原点：矩形の中心<shape><rectangle
id="識別番号"
width="幅"height="高さ"angle="回転角度"

N/A
distance
distanceangle

stringdoubledoubledoubleN/Adistance

stringdoubleDefines the shape.
Defines the shape of rectangle. The origin is center of rectangle.
The angle is the counterclockwise rotation with respect to the local
origin.
Defines the identification number

heighDefines the width.
Defines the height.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default

widt

回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

/>
0…
<circleid="識別番号"
diameter="直径"/>0…

<unit><distance unit="um"/><angle unit="degree" /><area unit="um2"/><time unit="ps"/><resistivity unit="ohmm"/><temperature unit="C"/><voltage unit="mV"/><power unit="mW"/><inductance unit="nH"/><frequency unit="MHz"/><impedance unit="ohm"/></unit>Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013
Defines the shape of circle. The origin is center of circle.
Defines the identification number.
Defines the diameter.

原点：円の中心diameter

原点：(0,0)座標を原点とする。

<polygon<shape><rectangle id="SQ_50um" width="50" height="50"/><rectangle id="SQ_6000um_6000um" width="6000" height="6000"/><rectangle id="Rec_6000um_8000um" width="6000" height="8000"/><circle id="Cir_100um" diameter="100"/><circle id="Cir_200um" diameter="200"/><circle id="Cir_250um" diameter="250"/><polygon id="QSRT" points="10,10,20,10,20,20,10,20,10,10" /></shape>(x2,y2

id="識別番号"
points="x座標,y座標,x座標,y座標,..."

N/A
distance

stringdouble

座標は始点と終点を合わせて閉じること。

angle="回転角度"

angle

double

回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

(x1,y1(x12,y12Defines the shape of closed polygon. The origin is set to (0, 0).
The angle is the counterclockwise rotation with respect to the local
origin.

Defines the identification number
Defines the points of XY coordinates. The shape is "closed" (all thelines connect up).
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default/>
0…
</shape>0…
padstackセクションでは、各レイヤに対するパッドの組み合わせを構成したものを定義する。
代表例に、基板のレイヤ間を接続するビアが挙げられる。
また単独レイヤに存在するダイパッド/パッケージボールランド/ボンディングパッドなども
padstackとして定義される。

<padstack_def><padstackid="padstack識別番号"

type="padstackタイプ"

N/A
N/A

stringstringpadstack識別番号：padstackを識別するための識別番号
padstackのタイプ
ＶＩＡ… VIAの形状の定義
DIE_PAD… DIEのパッド形状の定義
BALL_PAD … パッケージのBALL形状の定義
BOND_PAD … パッケージのボンディングパッド/FCパッドの形状の定義<ref_shape
shape_id="参照shape識別番号"
x="x座標" y="y座標"

N/A
distance

stringdouble参照shape識別番号：参照するshapeの識別番号
x座標、ｙ座標：参照するshapeの原点座標

N/A

stringpad形状
Antipad… クリアランス径
NonConnection … 未接続ランドLand… 通常ランドDrill… キリ径、ビア外径
Hole… 穴径、ビア内径Defines the padstack.

Defines the identification number
Specifies the padstack types;
VIA ... via.
DIE_PAD ... die pad.
BALL_PAD ... solder ball pad.
BOND_PAD ... bonding pad, filipchip pad.

>type="pad形状"

angle="回転角度"

angle

doubleNonConnection
Land

Hole

L1

L2
L3
L4

Land
回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

Drill

Antipalayer="層"N/A

stringSpecifies the shapes of padstack;.
shape_id ... Specifies the identification number of predefined shape.
XY coordinates ... Specifies coordinate of origin. If it is not spedified,
the origin (0, 0) is set as the default.
Antipad ... The diameter of clearance.
NonConnection ... The land of Non-connection.
Land ... Normal land.
Drill ... The diameter of the drill. The outside diameter of the via.
Hole ... The diameter of the hole. The inside diameter of the via.

層：参照するshapeを配置するレイヤ

angle ... Specifies the angle of the counterclockwise rotation withrespect to the local origin. If it is not specified, zero(0) is set as thedefault.
layer ... Specifies placement layer.

/>1…
</padstack>1…
</padstack_def>0…
</global>
1

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<padstack_def><padstack id="VIA_L1_L4" type="VIA"><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L1"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L1"/><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L2"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L2"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="NonConnection" layer="L2"/><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L3"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L3"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="NonConnection" layer="L3"/><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L4"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L4"/></padstack></padstack_def>

JEITA LPB Design Rule Format

Ver2.1<Physicaldesign name="デザインルール名">

Physicaldesignセクションでは、材料(<material_def>)、レイヤ(<layer_def>)、
スペース(<spacing_def>)、ビアピッチ（<pitch_def>）、ボンディングワイヤー（<bondingwire_def>）、
ボール（<ball_def>）、モールド形状（<mold_def>）、導体構造（<conductor_struct>）といった物理パラ
メータを定義する。

Defines the following physical design rules.
- material <material_def>- layer <layer_def>- space <spacing_def>- via pitch <pitch_def>- bonding wire <bondingwire_def>- solder ball <ball_def>- mold form <mold_def>- conductor structure <conductor_struct><default/>＜default＞キーワードが定義されると、このルールはエリア全体に及ぶ

If <default/> attribute is specified, this rule is applied to all area.

<material_def>

材料定義
本デザインで使われる材料を定義する。

Defines the material.

導体
材料名：COPPERなどの導体名

Defines the conductor.
Specifies the name of conductor.
Specifies the volume resistivity of conductor.
Specifies the temperature condition of the volume resistivity of
conductor.

絶縁体
材料名：FR-4などの絶縁体名

Defines the dielectric.
Defines the name of dielectric.
Specifies the dielectric constant(Dk).
Specifies the dissipation factor(DF).
Specifies the frequency of dielectric properties(Dk and DF).

レイヤ定義
レイヤは上層から下層に向かって定義する。
一番最初に定義された層はTOP、一番最後がBOTTOMとなる。

Defines the layer stack up from top to bottom.

<conductormaterial="材料名"volume_resistivity="体積抵抗率"

temperature="抵抗値想定温度"

N/A
stringresistivity double
temperature double/>0…
<dielectricmaterial="材料名"permittivity="誘電率"tan_delta="誘電正接"
frequency="想定周波数"

N/A
N/A
N/A
frequency

stringdoubledoubledouble<material_def><conductor material="COPPER" volume_resistivity="1.68e-8" temperature="20"/><conductor material="GOLD" volume_resistivity="2.33e-8" temperature="20"/><conductor material="SOLDER" volume_resistivity="2.17e-7" temperature="20"/><dielectric material="FR-4" permittivity="4.5" tan_delta="0.035" frequency="1e9"/><dielectric material="RESISTOR_INK" permittivity="4.5" tan_delta="0.035"
frequency="1e9"/><dielectric material="REGIN" permittivity="4.5" tan_delta="0.035" frequency="1e9"/></material_def>/>0…
</material_def>

0…1<layer_def><layername="レイヤ名"
type="dielectric もしくは conductor"
thickness="厚み"plate_thickness="メッキ膜厚"conductor_material="導体材料"
dielectric_material="絶縁材料"

N/A
N/A

stringstringdielectric もしくは conductor：ここのTypeで絶縁層か導体層かを識別する。

distance
distance
N/A
N/A

doubledoublestringstring

厚み：conductorの場合は導体箔厚み。Dielectricの場合は層間厚。
メッキ膜厚：conductorの場合はメッキ膜厚。Dielectricの場合は定義しない。
導体材料：導体材料名
絶縁材料：絶縁材料名

distance
distance

doubledoublearea

doubleDefines layer name.
Specifies the layer types;
Dielectric ... Dielectric layer
Conductor ... Conductor layer
Specifies the layer thickness.
Specifies the plating thickness.
Specifies the conductor material name.
Specifies the dielectric material name.

><line_widthmin="最小配線幅"

max="最大配線幅"

Defines the design rule about line width.
Specifies the minimum line width.
Specifies the maximum line width.

配線幅に関する制限
最大幅は定義しなくてもよい/>
0…1<area_limit
min="最小面積"/>
0…1<layer_def><layer name="TOP_SR" type="dielectric" thickness="20"
dielectric_material="RESISTOR_INK"/><layer name="L1" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="40"/></layer><layer name="BU_1_2" type="dielectric" thickness="40" dielectric_material="FR-4"/><layer name="L2" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="50"/></layer><layer name="CORE" type="dielectric" thickness="100" dielectric_material="FR-4"/><layer name="L3" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="50"/></layer><layer name="BU_3_4" type="dielectric" thickness="40" dielectric_material="FR-4"/><layer name="L4" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="40"/></layer><layer name="BOTTOM_SR" type="dielectric"
thickness="20"dielectric_material="RESISTOR_INK"/></layer_def>

Defines the minimum area rule.
Specifies the minimum metal area.

面積に関する制限。これ以下の面積の導体パターンは作れない。

</layer>1…
</layer_def>
JEITA
LPB Design Rule Format

Ver2.1

0…1

スペース定義配線間（<line_to_line>）、配線ビア間（<line_to_via>）、配線ポリゴン間（<line_to_polygon>）のスペースを定義する。

<spacing_def><layername="レイヤ名"><line_to_line
space="最小スペース"
/>
0…1

N/A

space="最小スペース"/>0…
<line_to_polygon
space="最小スペース"/>
0…1

Specifies the layer name.

stringDefines the space between lines.
Specifies the minimum space between lines.
Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

配線間スペース
distance

doubleN/Astringdistance

doubledistance

double<line_to_via

via=" padstack_id "Defines the design rule about space. Spaces betweenlines(<line_to_line>), between line and vias(<line_to_via>), between line
and polygons(<line_to_polygon>) are defined.

配線ビア間スペース
VIA名が指定されていない場合は、全てのVIAとライン間に、このスペーシングルールが適応される。
VIAが指定されている場合は、指定されているVIAとライン間にのみルールが適応される。

Defines the space between line and via.
Specifies the padstack-id of via that is applied to the spacing rule.

<spacing_def><layer name="L1"><line_to_line space="40"/><line_to_via via="VIA_L1_L2" space="40"/><line_to_polygon space="55"/></layer><layer name="L2"><line_to_line space="50"/><line_to_via space="50"/><line_to_via space="50"/><line_to_polygon space="55"/></layer><layer name="L3"><line_to_line space="50"/><line_to_via space="50"/><line_to_via via="VIA_L3_L4" space="50"/><line_to_polygon space="55"/></layer><layer name="L4"><line_to_line space="40"/><line_to_via space="40"/><line_to_polygon space="55"/></layer></spacing_def>

Specifies the minimum space between line and via.

配線ポリゴン間スペース

Defines the space between line and a polygon.
Specifies the minimum space between line and a polygon.

ピッチ定義
ビア間のセンター間ピッチ（<via_pitch>）を定義する

Defines the pitch between center to center of vias(<via_pitch>).

</layer>1…
</spacing_def>
0…1<pitch_def><via_pitch
Stacked Via
L1
L2

via1="padstack_id"

N/A

stringvia2="padstack_id"
pitch="センター間ピッチ"

samenet_pitch="同電位ビアのセンター間ピッチ"

N/A
distance
distance

stringdoubledoublestacked_offset="スタックビアのズレ許容値"

distance

doubleSpecifies the padstack-id of vias for which the via-pitch rule applies.
L3

スタックビア禁止時に同電位ビアを最低限離す距離を定義する。
スタックビア許可時に許容されるビアズレの許容値を定義する。

Specifies the minimum pitch between two vias on different nets.
Specifies the minimum pitch between two vias in same net.

L4

samenet pitch

Specifies the maximum acceptable gap between center of stacked

via pitch

via.

/>

samenet_pitch

1…
</pitch_def>
0…1

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 158 -

・NG to use the stack via.
<pitch_def><via_pitch via1="VIA_L1_L2" via2="VIA_L1_L2" pitch="250"/><via_pitch via1="VIA_L1_L2" via2="VIA_L2_L3" pitch="275" samenet_pitch="225"/><via_pitch via1="VIA_L2_L3" via2="VIA_L2_L3" pitch="300"/><via_pitch via1="VIA_L2_L3" via2="VIA_L3_L4" pitch="275" samenet_pitch="225"/><via_pitch via1="VIA_L3_L4" via2="VIA_L3_L4" pitch="250"/></pitch_def>
・OK to use the stack via.
<pitch_def><via_pitch via1="VIA_L1_L2" via2="VIA_L1_L2" pitch="250"/><via_pitch via1="VIA_L1_L2" via2="VIA_L2_L3" pitch="275" stacked_offset="75"/><via_pitch via1="VIA_L2_L3" via2="VIA_L2_L3" pitch="300"/><via_pitch via1="VIA_L2_L3" via2="VIA_L3_L4" pitch="275" stacked_offset="75"/><via_pitch via1="VIA_L3_L4" via2="VIA_L3_L4" pitch="250"/></pitch_def>

JEITA LPB Design Rule Format

Ver2.1
ボンディングワイヤー定義
ボンディングワイヤー（<bondingwire>）の材質および形状パラメータを定義する。

<bondingwire_def><bondingwire
name="ワイヤー名"
diameter="直径"material="ワイヤー素材"

N/Adistance
N/A

stringdoublestringDefines the bonding wire geometry and material.

Defines the bonding wire name.
Specifies diameter of bonding wire.
Specifies the material name of bonding wire.

ワイヤー名：ワイヤー名称
直径：ワイヤー直径
ワイヤー素材：ワイヤー材料（Au、Cuなど）>
Defines the bonding wire loop from die side.

forwardセクションは、順ボンディングの意味ではなく、
1stボンディングポイント側の形状パラメータを表現するものである。
JEDEC-4Pointであれば、forwardセクションのみで表現可能となる。
図中でのDie padまでの高さはR Formatでは定義しない。物理情報が定義されているファイル（例えばC Format）に定義されている値を使用する。

<forward

・JEDEC-4Point<bondingwire_def><bondingwire name="WIREBOND1" diameter="20" material="GOLD"><forward horizontal_length="0" vertical_length="100"/><forward vertical_length="0" horizontal_ratio="0.125"/><length min="500" max="3000"/></bondingwire></bondingwire_def><forward vertical_length="0" horizontal_ratio="0.125"/>(0, H+100)

Start
point
(0, H)

Die thickness = Hhorizontal_length="水平値"

distance

doublevertical_length="垂直値"angle="角度"horizontal_ratio="水平比"distance
angle
N/A

doubledoubledoubleReference of the following figure.The height of die-pad in this figure is
not defined in R-Format. Normally, the height is defined in the physicaldefinition file such as C-Format.

/>

0…
Defines the bonding wire loop from substrate side.

backwardセクションは、逆ボンディングの意味ではなく、
2ndボンディングポイント側の形状パラメータを表現するものである。
JEDEC-5Pointは、forwardセクションとの組み合わせで表現可能となる。
図中でのDie padまでの高さはR Formatでは定義しない。物理情報が定義されているファイル（例えばC Format）に定義されている値を使用する。

<backward

horizontal_length="水平値"

distance

doublevertical_length="垂直値"angle="角度"horizontal_ratio="水平比"distance
angle
N/A

doubledoubledoubleDistance of wire along the horizontal plane = D<forward vertical_length="0" horizontal_ratio="0.125"/>(H*cot(80), H+100)

doubledoubleDefines the bonding wire length.
Specifies the minimum length of bonding wire.
Specifies the maximum length of bonging wire.

最小長さ
最大長さ

</bondingwire>
1…

Ver2.1
ハンダボール定義
ボール（<ball>）の材質および形状パラメータを定義する。

<ball_def>

N/A
N/A

stringstringDefines the material and shape of solder ball.

Defines the solder-ball name.
Specifies the material name of solder ball.

ボール名：ボール名称
ボール素材：ボール材料（SnZuなど）>
Defines the geometry of solder ball.
The solder ball is expressed by frustum(s).
Defines the frustums stack up from top to bottom.

<frustumheight="高さ"diam1="上面の直径"
diam2="下面の直径"

distance
distance
distance<ball_def><ball
name="BGA_Ball"material="SOLDER"><frustumheight ="250"
diam1="300"
diam2="300"/></ball></ball_def>

Specifies the height of a frustum.
Specifies the diameter of top side of a frustum.
Specifies the diameter of bottom side of a frustum.

doubledoubledouble/>Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

1…
</ball>1…
</ball_def>
JEITA
LPB Design Rule Format

Ver2.1

0…1

モールド定義モールド（<mold>）の材質および形状パラメータを定義する。

<mold
width="幅"depth="奥行"height="高さ"material="モールド素材"

distance
distance
distance
N/A

doubledoubledoublestringDefines the geometry and material of package mold.

Specifies the width of package mold.
Specifies the depth of package mold.
Specifies the height of package mold.
Specifies the material name of mold.

モールド素材：モールド材料<moldwidth="12000"
depth="12000"
height="600"material="RESIN"
/>

/>

0…1
<conductor_struct><trapezoidal_angle

layer="レイヤ名"
angle="側面角度"

N/A
angle

stringdouble

導体構造定義導体断面設定（<trapezoidal_angle>）および表面粗さ設定（<surface_roughness>）を定義する。

Defines the cross section of conductor, trapezoidal_angle andsurface_roughness.

導体断面設定定義
エッチングを考慮した導体断面の形状を定義する。

Defines the cross section of conductor, trapezoidal_angle andsurface_roughness.

Specifies the layer.
Defines the angle (alpha) in the drawing.
When it is 0<α <180, it's lower size of CAD trace.
When it is 0>α >-180, it's upper size of cad trace.

側面角度：
0<α <180のとき下辺がCAD寸法となる。
0>α >-180のとき上辺がCAD寸法となる。

/>
0…
表面粗さ定義平均線から測定曲線までの偏差の二乗を平均した値の平方根で定義する。

<surface_roughness

Rq =O
layer="レイヤ名"
UP_RMS="上面二乗平均粗さ"
DOWN_RMS="下面二乗平均粗さ"

Start
point
(0, H)(D–D*0.5, D*0.5*tan(20))β

Distance of wire along the horizontal plane = D</bondingwire_def>
JEITA
LPB Design Rule Format
0…1material="ボール素材"<backward angle="20"
horizontal_ratio="0.5"/>
α

0…

<ball
name="ボール名"(H*cot(80)+D*0.125, H+100)<forward vertical_length="100"angle="80"/>

Die thickness = H

distance
distance

N/A
N/A
N/A

stringdoubledouble

1
L

L

∫

0

L

Defines the surface roughness.

f (x)2x

Specifies the layer.
Specifies RMS on top surface.
指定した導体レイヤの上面の二乗平均粗さ（RMS）を定義する。
Copyright© JEITA EDA-TC LPB-WG All RightsSpecifies
ReservedRMS
2012-2013
on bottom surface.
指定した導体レイヤの下面の二乗平均粗さ（RMS）を定義する。

/>

0…
</conductor_struct>
0…1</Physicaldesign>1…

- 159 Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

End
point
(D, 0)

・JEDEC-5Point<bondingwire_def><bondingwire name="WIREBOND2" diameter="20" material="GOLD"><forward vertical_length="100" angle="80"/><forward vertical_length="0" horizontal_ratio="0.125"/><backward angle="20" horizontal_ratio="0.5"/><length min="500" max="3000"/></bondingwire></bondingwire_def>

Reference of the following figure.The height of die-pad in this figure is
not defined in R-Format. Normally, the height is defined in the physicaldefinition file such as C-Format.

/><lengthmin="最小長さ"
max="最大長さ"/>
0…1(D*0.125, H+100)<forward horizontal_length="0"vertical_length="100"/><conductor_struct><trapezodial_angle
layer="L1"
angle="60"/><trapezodial_angle
layer="L4"
angle="-60"/><surface_roughness
layer="L1"
UP_RMS="2"
DOWN_RMS="5"/><surface_roughness
layer="L4"
UP_RMS="5"
DOWN_RMS="2"/></conductor_struct>

End
point
(D, 0)JEITA LPB Design Rule Format

Ver2.1<Constraintrule>

Constraintruleセクションでは、高さ制限（<height_limit>）、
ある領域に独自に割り当てたいデザインルール（<design_rule_area>）を定義する。
高さ制限定義TOP/BOTTOM層に搭載するモジュールに取り付け高さ制限がある場合に定義する。

<height_limit>

TOP層での高さ制限
TOP層に搭載するモジュールに取り付け高さ制限がある場合、その領域を定義する。

<top
name="TOP層高さ制限領域名"
height="高さ制限"
shape_id="参照shape識別番号"

N/A
distance
N/A

stringdoublestringx="x座標" y="y座標"

distance
angle

doubledoublename="BOTTOM層高さ制限領域名"
height="高さ制限"
shape_id="参照shape識別番号"

N/A
distance
N/A

stringdoublestringx="x座標" y="y座標"

distance
angle

doubledoubleangle="回転角度"

高さ制限：TOP層表面からの高さ制限値
参照shape識別番号：参照するshapeの識別番号
TOP層高さ制限領域の形状。
参照shapeの原点とTOP層高さ制限領域の原点を一致させる。
x座標、ｙ座標：参照するshapeの原点座標
回転角度：TOP層高さ制限領域の原点を中心とした反時計回りでの回転角度。

This section contains the limitation of height and non-default design rule <Constraintrule>area.
<height_limit><top
Defines the limitation of height.
name="Top_Connector_Location"height="200"shape id="Rec_6000um_8000um"
x="3000"y="2000"/><bottom
name="Bottom_Connector_Location"height="200"shape id="Rec_6000um_8000um"
x="3000"y="2000"/></height_limit><design_rule_area
ref_rule_name="C4_Area"
shape_id="SQ_6000um_6000um"
This section defines the maximum height for component on TOP layer.
x="0"y="0"/>
Defines the name of a domain.
</Constraintrule>
Specifies the maximum height for TOP layer.
Specifies the identification number of predefined shape.

Specifies coordinate of origin.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default.

/>
0…
BOTTOM層での高さ制限
BOTTOM層に搭載するモジュールに取り付け高さ制限がある場合、その領域を定義する。

<bottom

angle="回転角度"

高さ制限：BOTTOM層表面からの高さ制限値
参照shape識別番号：参照するshapeの識別番号
BOTTOM層高さ制限領域の形状。
参照shapeの原点とBOTTOM層高さ制限領域の原点を一致させる。
x座標、ｙ座標：参照するshapeの原点座標
回転角度：BOTTOM層高さ制限領域の原点を中心とした反時計回りでの回転角度。

This section defines the maximum height for component on BOTTOM
layer.
Defines the name of a domain.
Specifies the maximum height for BOTTOM layer.
Specifies the identification number of predefined shape.

Specifies coordinate of origin.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default.

/>
0…
</height_limit>
0…1
独自デザインルール定義。特定領域内のデザインルールだけを変更する場合に使用する。
デフォルトルールと異なるルールだけを記述する。
例えばC4エリアのような、グローバルデザインルールとは別のローカルデザインルールを設定したい場合、その独自デザインルールの領域を定義する。
ただし部分的の層構造を変更することはできない。

<design_rule_area

ref_rule_name="デザインルール名"
shape_id="参照shape識別番号"

N/A
N/A

stringstringx="x座標" y="y座標"

distance
angle

doubledoubleangle="回転角度"

Defines non-default design rules for a specific area. The default designruels in the specific area is overridden by the non-default design rules.
You can define only the different rules from the default design rules in<design_rule_area>.
CAUTION: You can not change the layer stackup locally. Even if thelocal design rule includes the statement which defines the layer
structure, the definition is ignored.

Specifies the name of predefined physical design rule.
Specifies the identification number of predefined shape.

参照shape識別番号：参照するshapeの識別番号
グローバル領域とは別に、ある領域に限定した独自デザインルールの形状。
参照shapeの原点とデザインルール領域の原点を一致させる。
x座標、ｙ座標：参照するshapeの原点座標
回転角度：領域の原点を中心とした反時計回りでの回転角度。

Specifies coordinate of origin.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default.

/>
0…1</Constraintrule>
0…1</JEITA_LPB_RFORMAT>

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 160 -

Apache Design Solutions

PCB/Package Data Exchange File (XFL
XFL) Format
XFL

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Page 13- 173 -

Page 14- 174 -

Page 15- 175 -JEITA LPB Format
No.

分類

用語・名称

1 ネットリスト ポート（名）Ver2.1

用語集
定義・意味
外部とのインターフェースとなる入出力端子
同一階層では全てユニークな名前にする

LSI例
ポート

2 ネットリスト リファレンス（名） 機能ブロックの定義名
階層にかかわらず全てユニークな名前にする

リファレンスセル名

3 ネットリスト インスタンス（名） 機能ブロックを配置する際に付ける名前
同一階層では全てユニークな名前にする

インスタンス

PKG例

PWB例

ピン名
ボール
BGA
リード

ピン名

RefDes

リファレンス

4 ネットリスト ネット（名）端子間の接続につけるラベル
ネット
基本的には同一階層内での定義だが、階層に関係なく接続を表す場合もある（グローバルネット・定義）

ネット

ネット

5 ネットリスト バス

バス

バス

6 形状データ DIE

複数の信号を束ねた配線のこと
バス
信号名＋数字で表す（数字の省略で全信号を表す場合もある）
SoCやメモリなどシリコンチップのこと-

部品
コンポーネント
LSI
チップ

部品
コンポーネント

7 形状データ PKG

パッケージのこと

8 形状データ PWB

プリント基板のこと （PCBとも呼ばれるが有害物質「ポリ塩化ビフェニル」と区別するため避けられる傾向がある）

9 形状データ ボンドフィンガ

ボンディングワイヤの基板側の着地点の図形

10 解析条件

表面粗さ

導体と絶縁体の密着性を上げるために導体表面を化学処理により粗した状態

11 解析条件

配線断面構造サブトラクティブ工法（銅箔の不要部を削除する工法）では、配線の上部と下部では導体の幅が異なる。
このような配線の構造を表す。

12 形状データ VIA
13 形状データ ランド

層間の導通接続を行う穴。PWBでは、部品搭載するための VIA穴とは区別される。（部品搭載するための穴はスルーホー コンタクト
ル）
部品の取り付けおよび接続に用いる導体パターン。
表面実装用のパッドおよび部品取り付け穴、ビアを囲む導体パターンなどがある。

14 形状データ ドリルホール

VIAに関するドリルの径

15 解析条件

VIAに関する3次元的な各種形状の寸法値および、VIA内部への充填材料

VIA3D構造-リード
2ndパッドワイヤボンドパッド
ボンディングパッ
ド
アンカー
スパイク

VIA
スルーホール
レーザービアランド
パッド-

16 形状データ フリップチップパッ DIEをフェイスダウン（回路面を基板側へ向ける）で搭載する
ド際の基板側の接続点。
※ワイヤタイプのボンドフィンガに相当。
17 形状データ 認識マーク
DIEをマウントするための手がかりとなるパターンマーク。
18 形状データ ソルダーレジスト プリント基板の半田付けが不要な部分に形成する保護膜のこと。
19 形状データ スタブ

電解メッキのために必要な、回路上不要な配線パターン。

20 形状データ 基板

担当分野によって意味合いが大きく異なる。
シリコン基板No.8に類似項目があるが、PWBというとプリント基板限定のイメージがある。

Copyright© JEITA EDA-TC LPB-WG- 176All- Rights Reserved 2012-2013（貫通）スルー
ホール
VIA
ランド

ドリル径、キリ径

FCパッド

フィデューシャルマーク
レジスト
メッキ引き出し線
プレーティングバー
プレーティングス
タブ
インターポーザ マザーボード
パッケージ基板 実装ボード
プリント基板JEITA LPB Format
No.

分類

Ver2.1

用語集

用語・名称

定義・意味

LSI例
フライライン

PKG例

21 ネットリスト ラッツネスト

同一ネット間を結んだ直線。
端子間を接続する配線設計を行う際の道標。

22 形状データ リング

DIEの周辺を囲んだ配線パターン。
電源やグランドで使われることが多い。

グランドリング
電源リング

23 形状データ ボール

BGAタイプパッケージでの外部端子。

半田ボール
ピン

24 形状データ サーマルボール

熱を逃がす為にDIE直下に配置されたボール

25 形状データ ゲートパターン

パッケージで封止する際に、樹脂を流す通り道

26 形状データ サーマルVIA

熱を逃がす為にDIE直下に配置されたVIA

PWB例

ラッツ

ゲート
ー

サーマルVIA

27 形状データ サーマルリリーフ ハンダ付け用に熱を逃がさないための形状

サーマルVIA
サーマルVIA

28 形状データ プレーン

パッケージやボードで主に電源/グランドなどに用いる導体
面のこと

ー

プレーン
ベタ（パタン）29 形状データ ボイド

プレーンに孔をあけるための図形形状のこと

ー

30 形状データ 残銅率

レイヤーごとの導体の占有面積比のこと

31 形状データ シールド

信号などへの電磁的および静電的な干渉を制約するために、配置される材料のこと。特にGNDの導体を配置する場合にはGNDシールドと呼ぶ。

シールド

シールド
ガードリング

32 解析条件

遅延

ドライバICからレシーバICまで信号が伝播する時間

遅延

遅延

33 解析条件

スキュー

同期式回路で信号の伝播による遅延時間のばらつき。
または、基準信号の遅延時間に対して、対象信号の遅延時
間のずれ量

スキュー

スキュー

34 解析条件

体積抵抗率

材料中を流れる電流に平行な方向の電位の傾きである電流密度に対する比。

体積抵抗率

体積抵抗率

35 形状データ スタックビア

同じ位置にビアを積み上げた構造

スタックビア

スタックビア36 形状データ スパイラルビア

同電位のビアをビア中央で接続するのではなく、接続位置を螺旋状にずらして接続する構造

スパイラルビア スパイラルビア
スタッガードビア スタッガードビア

抜きパタン
窓
ガス抜き穴
メタルカバレッジ 残銅率
メタルデンシティ

プレーン
面、ベタ（パタン）、メタル
抜きパタン
窓
ガス抜き穴
残銅率

スタックドビア（同電

L1
L2
L3
L4
スパイラルビア（同電37 形状データ フィルドビア

ビア内部を樹脂もしくは導体で埋め込んだビア構造

Copyright© JEITA EDA-TC LPB-WG- 177All- Rights Reserved 2012-2013

フィルドビアフィルドビアJEITA 半導体部会 EDA技術専門委員会

JEITA LPB相互設計WG
Golden Sample SPECIFICATION
Rev.1.0

LLPB
B

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

2013/3/21

Page 1

適用事例の説明 ～モチーフ～

Golden Sample
Analog Signal(SMA x6)

FKB48

DDR3-1600Mbps

SOC
GPIO

SSTL15DDR

LSI

PCIe x4

SSTL15Gen.2

DDR

Regulator

Edge Finger

LLPB
B

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 178 -

2013/3/21

Page 2

Golden Sample
SOC

LSI, PKGとも新規設計の想定<Features>・DDR3-Interface
・PCI-Express x4 Interface
・GPIO Bus (Input:3Byte, Output:3Byte)<Package>
Size
27mm□
Ball Pitch
1.0mm
Num. of Balls
276 Ball (3Row)
Num. of Layers
4

DDR

既存, PKG品<Package>
Size
Ball Pitch
Num. of Balls

13.0x9.3mm
0.8mm
78 Ball

FKB48

既存, PKG品の想定<Features>
・Analog Input (SMA)
3channel・Analog Output (SMA)
3channel
・GPIO Bus (Input:3Byte, Output:3Byte)<Package>
Size
20mm□
Ball Pitch
1.0mm
Num. of Balls
136 Ball (2Row)

Regulator

既存, PKG品

水晶

既存

LLPB
B

既存

受動部品 (R, C, Ferrite bead)

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2013/3/21

Page 3Golden Sampleの構成
LPB2012MFMT.xml

LPB2012CFMT_
TOP.xml
LPB2012RFMT_
TOP.xml
LPB2012NFMT_TOP.v
LPB2012GFMT_
TOP.xfl
LPB2012MFMT_
SOC_PKG.xml

LPB2012MFMT_
SOC_DIE.xml

LPB2012CFMT_
DDR.xml
LPB2012RFMT_DDR.xml
LPB2012NFMT_
DDR.v
LPB2012_DDRPower
Model.sp

LPB2012CFMT_SOC_PKG.xml
LPB2012RFMT_SOC_PKG.xml
LPB2012NFMT_
SOC_PKG.v

LPB2012MFMT_FKB48.xml

LPB2012CFMT_FKB48.xml
LPB2012RFMT_FKB48.xml
LPB2012NFMT_FKB48.v
LPB2012_
FKB48.sp

LPB2012CFMT_REGULATOR.xml
LPB2012NFMT_REGULATGOR.v
LPB2012CFMT_XTAL.xml
LPB2012NFMT_XTAL.v

LLPB
B

LPB2012CFMT_SOC_DIE.xml
LPB2012NFMT_
SOC_DIE.v

M-Format
N-Format
C-Format
R-Format

LPB2012CFMT_PARTS.xml
LPB2012NFMT_PARTS.v

G-Format
Other

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2013/3/21

Page 4

Board<Board>Size
Num. of Layers

80mm x 100mm
4

FKB48
20mm□

DDR

DDR

LLPB
B

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013

2013/3/21

Page 5SOC<Features>・DDR3-Interface
・PCI-Express x4 Interface
・GPIO Bus (Input:3Byte, Output:3Byte)<Power/GND>
VDD_CORE 1.2V for CORE
VSS
GND for CORE
VDD_DDR 1.5V for DDR-IF
VSS_DDR GND for DDR-IF
VDD_PCI
3.3V for PCIeVSS_PCI
GND for PCIeVDD_GPIO 3.3V for GPIOVSS_GPIO GND for GPIO
AVDD
3.3V for PLL
AVSS
GND for Analog

LLPB
B

FKB48

PCI-Express

clock
reset
GPIO
Total

1
1
48
50

clock
TX
RX
Total

1x2
4x2
4x2
18

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 180 -DDR

PLL

2013/3/21

CK
CA
Byte
reset
ZQ
Total

2x2
25
22
1
1
53

XTAL
Total

2
2

Page 6

SOC
<LSI>

Size
Pad Pitch
Num. of Pads

7mm□
110um
240 (60x4)
GPIO
VDD_GPIO (3.3V)
VSS_GPIO (GPIO)
Signal
Total

2
2
6
10

PLL
AVDD (3.3V)
AVSS (AGND)
XTAL
Total

1
1
2
4

DDR
VDD_DDR (1.5V)
VSS_DDR (DDR)
Byte
CK
Address
Total

5
5
11
1x2
8
31

GPIO
VDD_GPIO (3.3V)
VSS_GPIO (GPIO)
Signal
Total

7
7
32
48

GPIO

CORE
VDD_CORE (1.2V) 7
VSS (DGND)
8CORE
VDD_CORE (1.2V) 6
VSS (DGND)
6* TEST Signal (TEST0/1) … 2pad
(PTでのみ使用。Bondingしません)

GPIO

LLPB
B

GPIO
VDD_GPIO (3.3V)
VSS_GPIO (GPIO)
SignalTotal

CORE
VDD_CORE (1.2V) 6
VSS (DGND)
6CORE
VDD_CORE (1.2V) 7
VSS (DGND)
7

CMD Byte CK ADD

GPIO PLL Byte CK ADD

PCI

3
3
12
18

PCI-Express
VDD_PCI (3.3V)
VSS_PCI (PCI)
SignalTotal

DDR
VDD_DDR (1.5V)
VSS_DDR (DDR)
Address
CK
Byte
CMD/CNTL
ZQ
Total

8
8
8
1x2
11
10
1
48

* VREFはLSI内部で生成するため、外部印加不要
したがって、VREF pad は存在しません

5
5
18
28

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2013/3/21

Page 7

SOC (cont’d)<Package>
Size
Ball Pitch
Num. of Balls
Num. of Layers

27mm□
1.0mm
276 Ball (3Row)
4<Power/GND>
VDD_GPIO 3.3V for GPIOVDD_PCI
3.3V for PCIeVDD_DDR 1.5V for DDR-IF
VDD_CORE 1.2V for CORE
VSS
VSS_PCI
VSS_DDR

GND for CORE & GPIO *1
GND for PCIe
GND for DDR-IF

VDD_PLL
VSS_PLL

3.3V for PLL (AVDD)
GND for Analog (AVSS)*1) CORE GNDとGPIO GNDはPKGで接続します。

LLPB
B

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2013/3/21

Page 8

FKB48<Features>

・Analog Input (SMA)
3channel・Analog Output (SMA)
3channel
・GPIO Bus (Input:3Byte, Output:3Byte)<Package>
Size
Ball Pitch
Num. of Balls

Analog
AVDD33 (3.3V)
AGND
SignalTotal<Power/GND>
VDD33
3.3V for Digital
VSS
GND for Digital
AVDD33
3.3V for Analog
AGND
GND for Analog

20mm□
1.0mm
136 Ball (2Row)

LLPB
B<Analog>
FKBIN0-2 3
FKBOUT0-2 3
Total
6

clock

12
12
6
30

<Digital>
clock
1
reset
1
GPIO (IN) 24 (3Byte)
GPIO (OUT) 24 (3Byte)
Total
50

reset

DigitalVDD33 (3.3V)
VSS
Signal
Total

15
21
50
86

NC
CornerRight Side
Total

16
4
20

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2013/3/21

Page 92013/3/21

Page 10

DDR3-SDRAM<Package>
Size
Ball Pitch
Num. of Balls

LLPB
B

13.0x9.3mm
0.8mm
78 Ball

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PCI Express Card Edge

34300um

5600um

700um

650um 1000um

3000um

1000um

650um

Ａ１～Ａ１１
B1～Ａ１１LLPB
B

Ａ１2～Ａ32
B12～Ａ32

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2013/3/21

Page 11

VDD_PLL33

VSS_PLL

AGND

AVDD33PMIC / Regulator
4000um13
1

VDD_PCI33

Top View

DGND

EXT33V

400um

EXTGND

9 VTT075

VDD12

DGND

VDD15

LLPB
B

700um

VDD33

950um

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400um

EXT33V

VSS_PCI

4000um

EXTGND2013/3/21

Page 12

SMA
7000um

5

7000um2

1500um Φ

1
4

3

1500um

1500um

2,3,4,5 = GND

LLPB
B

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2013/3/21

Page 13

Registor Array
6400um

5130um

8

7

R

R

R

R

R

R

R

R

2

3

4

5

1
500um□

1270um

6

10

9

R

R

3100um9

3100um

10

1

660um

500um□

R

R

2

3

1270um 660um
RAS4

RAS8

LLPB
B

8

Top View
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2013/3/21

Page 14

crystal unit / XTAL
6000um

3500um4

3

1

1000umTop View
2

1500um

2,4 = GND

LLPB
B

Copyright© JEITA EDA-TC LPB-WG All Rights Reserved 2012-2013- 185 -

2013/3/21

Page 15

2012エレクトロニクス実装学会サマーセミナー

LSI・パッケージ・ボード相互設計の効率と品質を向上させるLPB標準フォーマットの効果と活用手法
平成24年8月30日（木） 13:05-14:05
JEITA LPB相互設計ワーキンググループ

1

1

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Agenda
1. JEITA LPB相互設計ワーキンググループについて
 設立の背景とゴール 課題の整理とLPB標準フォーマットの策定

2. LPB標準フォーマットについて
 LPB標準フォーマット詳細
 LPB相互設計ワーキンググループHP

3. 事例検証
 設計フロー改善効果 コスト比較
 最新状況

4. まとめ2

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 186 -

Agenda1. JEITA LPB相互設計ワーキンググループについて
 設立の背景とゴール 課題の整理とLPB標準フォーマットの策定

2. LPB標準フォーマットについて
 LPB標準フォーマット詳細
 LPB相互設計ワーキンググループHP

3. 事例検証
 設計フロー改善効果 コスト比較
 最新状況

4. まとめ3

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 187 -

LPB相互設計WG設立の目的・ゴール■LPB相互設計WG設立の目的
・LPBが協力しあって設計を行う為の課題を抽出し、その分析を行い、ソリューションの提案を行う。
・具体的にはLPB全体での接続記述、形状情報、解析設定条件に着目し、それらの定義や書式等の検討を行い提案を作成する。
・提案内容は公開し普及を図る。
・これにより日本のエレクトロニクス製品の国際的競争力を高める
ことを目標とする。

■議論内容・ゴール
変革ポイント： 設計・検証の情報流通改善、時間の有効活用：
解析精度、品質向上

EDAベンダー側のメリット
ツール本来の効果を発揮

コスト対性能の最適化

保守費低減、工数削減

準備、設計期間を短縮

標準利用による設計短縮

ユーザー側のメリット

Q
C
D

ユーザー、ベンダーの相互作用によるEDA業界の活性化
55Copyright©2012 JEITA/EDA/LPB All Rights Reserved

課題の整理
要因を整理すると改善ポイントがわかる。
ばらばらの視点
部分的な見解過剰仕様
無駄設計が発生準備に手間取る。
すり合わせが長い。
やり直しが多い。

ソリューションで考える

先進性＝高付加価値
機能・性能はコスト制
御因子

設計サイクル速い
やり直し無し一発で動作

どうやって改善するか

全体構想・最適化／開発スピードアップ
6

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 188 -

What? 何を改良？
改良点を分析
全体構想・最適化／開発スピードアップ
コストパフォーマンス
クライテリアの設定

設計環境・手法

設計・解析のセ
ットアップ時間

7

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

How? どうやって改良？
改良点を分析して行動に結びつける。
全体構想・最適化／開発スピードアップ
コストパフォーマンス
クライテリアの設定

設計環境・手法

設計・解析のセ
ットアップ時間コンセプト・構想設計・設計スキル

ＥＤＡツール

情報流通

8

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 189 -

Who? 誰が改良？
改良点を分析して行動に結びつける。
全体構想・最適化／開発スピードアップ
コストパフォーマンス
クライテリアの設定

設計環境・手法

設計・解析のセ
ットアップ時間コンセプト・構想設計・設計スキル

ＥＤＡツール

情報流通

ユーザー・設計者

EDAベンダJEITA LPB標準
フォーマット9

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

今回の提案
全体構想・最適化／開発スピードアップ

JEITA LPB標準フォーマットを
情報流通の道具にユーザー・設計者

EDAベンダ

ＬＰＢ活用で最適・迅速
設計

ＬＰＢ対応で設計環境
提供
10

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 190 -

LPB相互設計におけるＥＤＡ部分と共通部分
製品仕様、性能・コストターゲット
製品企画：全体構想設計、材料・設計ルール選択
設計入力情報：ネットリスト、物理特性、

ＥＤＡ
部分

ＬＳＩ
設計ＣＡＤ

パッケージ
設計ＣＡＤ

ボード
設計ＣＡＤ

共通
部分

設計結果物理情報モデル化ＣＡＥ
シミュレーションＣＡＥ
分析・フィードバック

設計最適化の課題を整理し、競争領域と非競争領域の区別を行い、非競争領域における標準フォーマットをJEITAで検討・策定
11

11

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

まとめ課題相互設計 ： 異文化同士の交流• コミュニケーションをもっとスムーズにしたい異文化間交流には、定められたプロトコルが必要• 意思の疎通を円滑に・・・• 解析・モデリングツールを設計の道具に・・・

ソリューション
コミュニケーションのためにフォーマットを統一
LPB M/N/C/G/R-Format

12- 191 -

12

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Agenda1. JEITA LPB相互設計ワーキンググループについて
 設立の背景とゴール 課題の整理とLPB標準フォーマットの策定

2. LPB標準フォーマットについて
 LPB標準フォーマット詳細
 LPB相互設計ワーキンググループHP

3. 事例検証
 設計フロー改善効果 コスト比較
 最新状況

4. まとめ13

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JEITA LPB標準フォーマットJEITA LPB標準フォーマットとして５つのファイルと用語集
1. プロジェクト管理（M-Format）
2. ネットリスト（N-Format)
3. コンポーネント（C-Format)
１．プロジェクト管理
4. デザインルール（R-Format)
２．ネットリスト
5. ジオメトリ（G-Format）
６．用語集
6. 用語集５．ジオメトリ３．コンポーネント
４．デザインルール

14- 192 -

解析

14

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

JEITA LPB標準フォーマット概要
フォーマット名

概要

フォーマットの書式

プロジェクト管理

・各フォーマットの対応付け

XML（独自）（M-Format）

・更新状況の把握

流通している既存フォーマットを調査した

・関連ファイルとの対応付け

結果、独自とした

ネットリスト・接続状況を明確にする

Verilog-HDL（既存）（N-Format）

・信号、電源GNDを表現する

コンポーネント・端子情報の定義

XML（独自）（C-Format）

・制約事項の定義

流通している既存フォーマットを調査した

・設計状況の提示

結果、独自とした

デザインルール・テクノロジの定義

XML（独自）（R-Format）

・製造製ルールの定義

流通している既存フォーマットを調査した

・解析条件セットアップ

結果、独自とした

ジオメトリ

・設計結果を解析に渡す

アパッチ：XFL Ver1.0（既存）（G-Format）

物理情報

電源GND端子を追加

現時点で公開を認められたフォーマット
アパッチ殿からドネーション頂いています。

15

15

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

JEITA LPB標準フォーマット概要
フォーマット名

概要

フォーマットの書式

プロジェクト管理

・各フォーマットの対応付け（M-Format）

・更新状況の把握

流通している既存フォーマットを調査した

・関連ファイルとの対応付け

結果、独自とした

ネットリスト・接続状況を明確にする

Verilog-HDL（既存）（N-Format）

・信号、電源GNDを表現する

コンポーネント・端子情報の定義（C-Format）

・制約事項の定義

デザインルール・テクノロジの定義（R-Format）

・製造製ルールの定義

流通している既存フォーマットを調査した

・解析条件セットアップ

結果、独自とした

ジオメトリ

・設計結果を解析に渡す

アパッチ：XFL Ver1.0（既存）（G-Format）

物理情報

XML（独自）設計各部の履歴

ネット接続表現＋ＶＧ

電源GND端子を追加

XML（独自）部品・制約・端子・設計状況の提示

流通している既存フォーマットを調査した
結果、独自とした

XML（独自）設計ルール・材料特性解析用形状データ

現時点で公開を認められたフォーマット
アパッチ殿からドネーション頂いています。

16- 193 -

16

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

LPB標準フォーマットの位置づけ
１．プロジェクト管理(M-Format)
２．ネットリスト（N-Format)

２．ネットリスト（N-Format)

４．デザインルール（R-Format）

４．デザインルール（R-Format）

２．ネットリスト（N-Format)

３．コンポーネント（C-Format)

３．コンポーネント（C-Format)

修正/変更依頼

PKG設計

修正/変更依頼

LSI設計

PKG担当 Board担当
セット担当

LSI担当

Board設計
設計結果

モデリング
IBIS/SPICE
電源等価回路５．ジオメトリ
（G-Format)

設計結果

解析
SI/PI/EMC
６．用語集
17

17

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

まとめ
メリット
フォーマット名
設計

解析

プロジェクト管理

・制約ルールの履歴管理が容易

・最新の解析条件の把握が容易（M-Format）

・検証状況の把握が容易

ネットリスト・統一フォーマットなので、漏れ防止・（N-Format）

ミス低減

コンポーネント・LSI-PKG-Boardの検討が・制約条件が明確になる（C-Format）

スムーズに行える

・最適化検証が容易に行える

デザインルール

・事前に設計ルールを明確にし、・解析条件が明確になる（R-Format）

効率的な設計が行える

・解析設定の効率がUPする

ジオメトリ

・設計資産の活用

・データ変換作業の効率化・簡素化（G-Format）

・リファレンス設計の流用が可能

・ツール評価の効率化がはかれる

・LSI-PKG-Boardの接続設定が省ける

LSI-PKG-Boardで共通に使える統一されたフォーマット
→設計・解析の効率化（特に、お互いの意思疎通ミスの防止）→階層内の最適化だけではなく、階層間の最適化が可能
18- 194 -

18

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

ＬＰＢ相互設計ＷＧ Ｗｅｂ紹介
2012年3月30日にLPB相互設計のwebページにおいて、LPB標準フォーマット Ver2.0を公開
http://www.jeita-edatc.com/wg_lpb/home/lpb.html

19

19

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Agenda
1. JEITA LPB相互設計ワーキンググループについて
 設立の背景とゴール 課題の整理とLPB標準フォーマットの策定

2. LPB標準フォーマットについて
 LPB標準フォーマット詳細
 LPB相互設計ワーキンググループHP

3. 事例検証
 設計フロー改善効果 コスト比較
 最新状況

4. まとめ20

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 195 -

事例検証 （従来方式とLPB方式のおさらい）
LPB方式

従来方式
ボードＣ社

B社

Ａ社

C社

D社

パッケージＢ社
整合・翻訳
セットＤ社

チップＡ社

同一データで一緒に会話

整合・翻訳

半自動的に

整合・翻訳

データを合成業界方言・多視点で、会話困難
EDAツールwith LPB標準フォーマット

仕様策定・調整 ： 認識ズレ発生

シミュレーション ： 活用しきれない

従来方式 ： 認識ズレが発生しやすい上、シミュレーションに手がまわらない
LPB方式 ： 各社が同一データで会話でき、本来の設計業務に専念できる21

21

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

LPB方式による量産設計フローの改善効果■従来方式 ： 現在の主な設計手法
チップ、パッケージ、システムが別々に設計されて最後に全体の検証を行う。
LSI

IO

Package

端子配置

Board

チップ設計

フロア
プランニング

やり直しループが大
きい

PCB配線検討

チップ検証計モデル抽出(IBIS,SPICE)

パッケージ設計

Wafer作成

パッケージ
基板作成

Signal Integrity
Power Integrity

PCB設計

組
み
立
て

プ
ロ
ト
タ
イ
プ

PCB
基板作成

でＥ
のＭ
対Ｃ
等
策、
検実
討機

■LPB方式 ： LPBコンカレント協調設計：
開発の初期段階からコンカレントに協調しあって最適化設計と検証を進める。
LSI

IO

Package

仮想パッケージ設計
モデル抽出(IBIS,SPICE)

Board

PCB配線検討
Signal /Power Integrity/EMC

フロア
プランニング

チップ設計

パッケージ設計

PCB設計

最終
チップ
検証

Wafer作成

モデル抽出(IBIS,SPICE)

パッケージ
基板作成

PCB
基板作成

最終
SI/PI/E
MC

組
み
立
て

プ
ロ
ト
タ
イ
プ

Ｅ
Ｍ
Ｃ
等
、
実
機
で
の
対
策
検
討

効果

EMCまで対応可能な効果的なフロントローディングを実現
22- 196 -

22

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

LPB方式による量産設計フローの改善効果■LPB方式 ： LPBコンカレント協調設計：
開発の初期段階からコンカレントに協調しあって最適化設計と検証を進める。
IO

LSI

フロア
プランニング

Package

仮想パッケージ設計
モデル抽出(IBIS,SPICE)

Board

PCB配線検討
Signal /Power Integrity

チップ設計

パッケージ設計

最終チップ
検証

Wafer作成

モデル抽出(IBIS,SPICE)

PCB設計

パッケージ
基板作成

組
み
立
て

プ
ロ
ト
タ
イ
プ

PCB
基板作成

最終
SI/PI

Ｅ
Ｍ
Ｃ
等
、
実
機
で
の
対
策
検
討

＜余力＞
↓
新たな評価
リソースの創出

開発コスト、納期短縮、対策コストの削減

製品原価の計画外上昇の未然防止
設計+シミュレーションのトータルな効果を確認

23

23

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

事例検証
EDSフェア（2011年11月17日）発表
従来方式とLPBフォーマット方式、それぞれで実際に設計することで比較■従来方式担当

Chip A

キヤノン

DDRをモチーフとして設計■LPB方式担当
・Chip A
LSI
: ｿﾆｰ
ﾊﾟｯｹｰｼﾞ ： 富士通
ﾘｺｰ

Chip B

・Chip B
LSI

: 東芝
ﾊﾟｯｹｰｼﾞ ： 図研・ボード

： ﾄｯﾊﾟﾝNEC
ﾊﾟﾅｿﾆｯｸ・検証： ﾃﾞﾝｿｰ

ＬＰＢフォーマットで仕様書やり取り

ＬＰＢ標準フォーマットを適用することのメリットを確認。
24- 197 -

24

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設計コスト 比較
LPB方式（推定）

従来方式

1.

仕様説明資料作成

2.0ｈ

―

2.

設計者への説明

0.5ｈ

0.5h

3.

基板デザインルール決定

3.5ｈ

―

4.

新規ネットリスト作成

5.0ｈ

5.0h

5.

フロアプラン（ＣＡＤ作業）

7.5h

7.5h

作業時間7.5ｈ

作業時間2.0h（修正3回、3日）（修正1回、半日）

6.



・部品マクロ登録



・部品収集



・配置配線

修正デバッグ

合計 26 H、停滞3日

15H、停滞半日▼ 工数42％低減 停滞 1/3以下
25

シミュレーション コスト

25

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比較■：待ち ■：手作業 ■：自動作業

LPB方式

従来方式
データ入手・問い合わせ：Min
1週間
CPM / LPM / IBIS

CPM / LPM / IBIS

CPM / LPM / IBIS

CPM / LPM / IBIS

加工・ポート割り当て作業：2H

割り当て：3min

データ入手・問い合わせ：Min 1週間
PKG形状調査 / データ作成：10H

割り当て：3min

加工・ポート割り当て作業：1H

基板のインポート / 設計条件入力

基板のインポート/修正：2H※各社固有のCADデータを想定
作業：15H

修正：0.5H

ほぼ自動化 → 手作業ミスの低減

作業：1H未満

停滞：1週間以上

停滞：ゼロ▼ 工数95％低減 停滞 ゼロ化
26- 198 -

26

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2011年11月時点での状況

EDAベンダユーザー『使ってくれるならツール作る』『ツールがあれば使う』

LPB標準フォーマット普及における問題点⇒ 対応するツールがない27

27

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最新状況

ユーザ

EDAベンダ『データはどうやって入手するんだ？』『ツール作りました』

LSI
Package

Board

LPB標準ﾌｫｰﾏｯﾄに対応するツールが現れ始めた28

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LPB標準フォーマットを使った設計事例
LPBフォーマット準備


R-Format
C-Format

構想設計


R-Format
C-Format

R-Format
C-Format
G-Format

詳細設計

電磁界解析

29

29

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LPB標準フォーマットを使った設計事例
LPBフォーマット準備


R-Format
C-Format

R-Format
C-Format

R-Format
C-Format
G-Format

構想設計

詳細設計

3）Chip4）LPB1）PKG C-Format入力
2）PKG
R-Format入力
フォーマット出力

電磁界解析

LSI/PKG/PCB設計後
チップ配置
設計のデザインルール設定
BGAと仮チップが配置

ジェムデザインテクノロジーズ様ご提供
30- 200 -

30

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LPB標準フォーマットを使った設計事例
LPBフォーマット準備


R-Format
C-Format

R-Format
C-Format

R-Format
C-Format
G-Format

構想設計

詳細設計
PKG設計

PCB設計

LSI/PKG/PCBの全体設計も可能

電磁界解析
図研様ご提供31

31

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LPB標準フォーマットを使った設計事例
LPBフォーマット準備


R-Format
C-Format

R-Format
C-Format

構想設計

詳細設計

PKGデータ

PCBデータ

R-Format
C-Format
G-Format

電磁界解析

電磁界解析実行
PKGとPCBをマージ
C－Formatは9月に対応予定

ステイシフト様ご提供
32- 201 -

32

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LPB format Golden Sampleの準備

目的
 LPBフォーマット Ver.2.0のテストベンチの役目
 設計制約のカバー率が高い(多くの項目がチェックできる)
 EDAの接続テストができる

具体的には、
 DDR (差動信号, 等長, グルーピング, スワップ)
 電源分離 (アナログ, PLL)
 Port名がPKG-Boardで異なる
 Port名とNet名が異なる
 ピン数が多い etc

33

33

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LPB format Golden Sampleの準備
SOC

LSI, Packageとも新規設計

水晶

既存

DDR

既存, Package品

既存

FKB48

既存, Package品

受動部品 (R, C,
Ferrite bead)

Regulator

既存, Package品

Analog Signal(SMA x6)

FKB48

DDR3-1600Mbps

SOC
GPIO

SSTL15DDR

LSI

PCIe x4

SSTL15Gen.2

DDR

Regulator

Edge Finger

34- 202 -

34

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Agenda1. JEITA LPB相互設計ワーキンググループについて
 設立の背景とゴール 課題の整理とLPB標準フォーマットの策定

2. LPB標準フォーマットについて
 LPB標準フォーマット詳細
 LPB相互設計ワーキンググループHP

3. 事例検証
 設計フロー改善効果 コスト比較
 最新状況

4. まとめ35

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まとめ
現状の課題を抽出し、設計を円滑に進めるためのLPB標
準フォーマットを策定しました。
LPB標準フォーマットの活用による、設計効率向上効果を確認しました。
LPB標準フォーマットに対応したEDAツールを使用した効果については、継続して検証中です。

36

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 203 -

LPB WGからのメッセージ

LPB標準フォーマットを普及させましょう。
JEITA LPB相互設計ワーキンググループは、ユーザへの普及、EDAベンダの採用へ向けての活動を継続してまいります。

37

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Appendix＊フォーマット詳細

38

Copyright©2012 JEITA/EDA/LPB All Rights Reserved- 204 -JEITA LPB標準フォーマット 1：プロジェクト管理ファイル（M-Format)
１．プロジェクト管理ファイル＜目的＞
・本プロジェクトで使用している各フォーマットファイルの対応付け

・各フォーマットファイルの更新状況の把握
・参照ファイル（IBISモデル等）との関連付け＜使用メリット＞
・LSIとPKG等のように階層間で統一された各フォーマットファイルをやり取りする場合に、更新履歴の把握ができる。
・階層内で設計を進める場合でも、制約内容等の変更履歴を把握できる。
＜フォーマット＞
・XMLベース
・独自フォーマット

39

39

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

プロジェクト管理ファイルのサンプル<?xml version="1.0" encoding="Shift_JIS"?><JEITA_LPB_PROJECT version="2.0"><header
project="JEITA_LPB_2011"
design_revision="0.1"
date="20120108"

Header
プロジェクト名の定義、プロジェクト管理ファイルのリビジョン管理、
プロジェクト管理ファイルの作成日管理

file_name="ChipA_PKG_set2_HR_V2.05_Rev.0.1.xml"
design_revision="0.1"

CFORMAT
コンポーネントファイル名の定義、コンポーネントファイルのリビジョン管理

file_name="ChipA_PKG_set2_DC_V2.05_Rev.0.1.xml"
design_revision="0.1"

RFORMAT
デザインルールファイル名の定義、
デザインルールファイルのリビジョン管理

file_name="ChipA_PKG_set2.v"

NFORMAT
ネットリストファイル名の定義/><CFORMAT/><RFORMAT/><NFORMAT/>

OtherFile
IBISファイル等の関連ファイル名の定義<OtherFile
file_name="ChipA.ibs“/></JEITA_LPB_PROJECT>

40- 205 -

40

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JEITA LPB標準フォーマット ２：ネットリスト（N-Format)
２．ネットリスト（N-Format）＜目的＞
・階層内の接続関係を明確にする
・LPB全体の接続検証を可能とする・信号だけでなく、電源GND端子の接続関係も明確にする＜使用メリット＞
・LSI、PKG、PWBの各階層で別々の設計データを持っていると各端子の接続が明確にならないが、ネットリストにて階層間の端子接続関係を明確に定義する。これにより、階層間をまたぐネットに対して、解析ツールで個別に設定していた手間を省く。
＜フォーマット＞
・Verilog-HDLを基本フォーマットとする
・電源端子の書式を追加

41

41Copyright©2012 JEITA/EDA/LPB All Rights Reserved

ネットリストのサンプル/* DIE */moduldeDIE(SU,SD,DBUS,DQ,DN,VDDC,VSSC,VDDQ,VSSQ) ;input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC ; /* PG_NET VDDC *//* パッケージ */inout VSSC ; /* PG_NET VSS */moduldeinout VDDQ ; /* PG_NET VDDQ */PKG(SU,DBUS,DQ,DN,VDDC1,VDDC2,VDDQ1,VD
inout VSSQ ; /* PG_NET VSS */DQ2,VSS1,VSS2) ;endmodule
input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC1 ; /* PG_NET VDDC */inout VDDC2 ; /* PG_NET VDDC */inout VDDQ1 ; /* PG_NET VDDQ */inout VDDQ2 ; /* PG_NET VDDQ */inout VSS1 ; /* PG_NET VSS */inout VSS2 ; /* PG_NET VSS *//* ボード (最上位階層）*/

module PWB(iVDDC,iVDDQ,iVSS) ;inout iVDDC ; /* PG_NET VDDC */inout iVDDQ ; /* PG_NET VDDQ */inout iVSS ; /* PG_NET VSS */wire [3:0] DBUS ;wire [3:0] IBUS ;wire SU ;wire DQ ;wire DN ;CF1DM C1 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C2 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C3 ( .A(iVDDC), .B(iVSS) ) ;CF1DM C4 ( .A(iVDDC), .B(iVSS) ) ;RF1DM Rp ( .A(iVDDC), .B(SU) ) ;RF1DM R0 ( .A(DBUS[0]), B(IBUS[0]) ) ;RF1DM R1 ( .A(DBUS[1]), B(IBUS[1]) ) ;RF1DM R2 ( .A(DBUS[2]), B(IBUS[2]) ) ;RF1DM R3 ( .A(DBUS[3]), B(IBUS[3]) ) ;wire VSS ;wire VDDC ;wire VDDQ ;assign VDDC1 = VDDC ;assign VDDC2 = VDDC ;assign VDDQ1 = VDDQ ;assign VDDQ2 = VDDQ ;assign VSS1 = VSS ;assign VSS2 = VSS ;DIE X1( .SU(SU), .SD(VSS), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC(VDDC), .VSSC(VSS), .VDDQ(VDDQ),.VSSQ(VSS) );endmodule/* 受動部品：コンデンサ */module CF1D(A,B) ;inout A ;inout B ;endmodule/* 受動部品：抵抗器 */module RF1D(A,B) ;inout A ;inout B ;endmodule

PKG X1 ( .SU(SU), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC1(iVDDC), .VDDC2(iVDDC),.VDDQ1(iVDDQ), .VDDQ2(iVDDQ),/* LSI (Black box) */.VSS1(iVSS) , .VSS2(iVSS) ) ;moduldeBBOX X2( .IBUS(IBUS), .DQ(DQ), .DN(DN), .VDD(iVDDC), .VSS(iVSS) ) ; BBOX(IBUS,DQ,DN,VDD,VSS) ;inout [3:0] IBUS ;endmodule
input DQ ;input DN ;inout VDD ; /* PG_NET VDDC */inout VSS ; /* PG_NET VSS */endmodule

42- 206 -

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JEITA LPB標準フォーマット ３：コンポーネント（C-Format)
３．コンポーネント（C-Format）＜目的＞
・LPBの階層間を接続する端子情報の定義
・制約事項（信号遅延の制約など）の定義
・設計状況（端子における信号遅延時間など）の提示＜使用メリット＞
・統一されたフォーマットで階層間接続端子情報をやり取りできるので誤解や確認漏れなどの作業ミスの発生を避けることができる。
・設計状況を階層間で共有できるので、LPBのどの段階で調整を行うか
事前検討を行うことが可能となる。
＜フォーマット＞
・XMLベース
・独自フォーマット

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コンポーネントファイルのサンプル
XMLベースの予約語

unit type説明

44- 207 -

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コンポーネントファイルのサンプル
XMLベースの予約語

unit type

説明

45

45

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コンポーネントファイルのサンプル
XMLベースの予約語

unit type説明

46- 208 -

46

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JEITA LPB標準フォーマット ４：デザインルール（R-Format)
４．デザインルール（R-Format）＜目的＞
・LSI-PKG-PWB全体のテクノロジ（層構成、ライン/スペース等）の定義

・製造性のルールの定義
・解析セットアップ情報（物性値、詳細断面構造）の定義＜使用メリット＞
・解析条件などをLPB間で事前検討を行うことが可能となる。
・デザインルールの条件緩和検討など、LPB間で制約事項の必要性と緩和よるメリットとのトレードオフを事前検討することが可能となる。
＜フォーマット＞
・XMLベース
・独自フォーマット

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デザインルールのサンプル
XMLベースの予約語

unit type説明

48- 209 -

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デザインルールのサンプル
XMLベースの予約語

unit type

説明

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デザインルールのサンプル
XMLベースの予約語

unit type説明

50- 210 -

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JEITA LPB標準フォーマット ５：ジオメトリ（G-Format)
５．ジオメトリ（G-Format）＜目的＞
・設計結果を解析環境に渡す際の書式を定義
・物理情報
各層ごとの2次元図形
VIA，Bump, Bond Wire 3次元的情報
層構造＜使用メリット＞
・LPBの階層、ツールに依存しない。
・形状データの共有化が可能となる。
＜フォーマット＞
・PCB / Package Data Exchange File (XFL) Fromat を使用

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JEITA LPB標準フォーマット ６：用語集
 用語集
 LPBで使用される用語が各部で異なる場合がある。
 LPB間で誤解を生んだり、意思を伝えるのに時間がかかることがある。
 共通の用語を定義する。
用語集
No.

Rev.1.0
分類

用語・ 名称

1 ネットリスト ポート（名）定義・ 意味LSI例

ラベル

外部とのインターフェースとなる入出力端子
同一階層では全てユニークな名前にする

ポート

PKG例
ピン名
ボール
BGA
リード

PWB 例

機能ブロックの定義名
2 ネットリスト リファレンス（名） 階層にかかわらず全てユニークな名前にする

リファレンスセル名

3 ネットリスト インスタンス（名） 機能ブロックを配置する際に付ける名前
同一階層では全てユニークな名前にする
端子間の接続につけるラベル
4 ネットリスト ネット（名）基本的には同一階層内での定義だが、階層に関係なく接続を表す場合もある（グローバルネット・定義）
複数の信号を束ねた配線のこと
信号名＋数字で表す（数字の省略で全信号を表す場合も
5 ネットリスト バスある）

インスタンス

RefDes

リファレンス

ネット

ネット

ネット

バス

バス

バス

-

部品
コンポーネン 部品
トコンポーネン
LSI
ト
チップ

-

リード
2ndパッドワイヤボンドパッド
ボンディング
パッド

6 形状データ DIE

SoCやメモリなどシリコンチップのこと

7 形状データ PKG

パッケージのこと

8 形状データ PWB

プリント基板のこと （PCBとも呼ばれるが有害物質「ポリ塩化ビフェニル」と区別するため避けられる傾向がある）

9 形状データ ボンドフィンガ

ボンディングワイヤの基板側の着地点の図形

10 解析条件

表面粗さ

11 解析条件

配線断面構造導体と絶縁体の密着性を上げるために導体表面を化学処理により粗した状態
サブトラクティブ工法（銅箔の不要部を削除する工法）では、配線の上部と下部では導体の幅が異なる。
このような配線の構造を表す。

関連語

ピン名

-

アンカー
スパイク

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- 211 -

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2012年5月10日

JEITA LPB相互設計WG
SDF/EDS Fair 活動報告
2013/1/23

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SDF報告
SDF全体での聴講者は125名

資料はSDF_LPBall_1109final.pptx ftp Ｕｐ済み

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システム･デザイン･フォーラム2012

LPB相互設計セミナー
競争力を創出する
LPB標準フォーマットの流通と活用～EDAツールのデモとユーザによる活用方法の議論～

日時：2012年 11月 15日（木） 15:45～17:00
場所：パシフィコ横浜 アネックスホール F201

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図1 出演者紹介
出演者氏名

会社名･所属･役職

福場 義憲

JEITA EDA技術専門委員会 LPB相互設計WG 主査（株）東芝 セミコンダクター＆ストレージ社
アナログ･イメージングIC事業部設計技術開発部
設計インフラ技術担当参事

冨島 敦史

JEITA EDA技術専門委員会 LPB相互設計WG 広報SWG 主査（株）東芝 セミコンダクタ＆ストレージ社
アナログ･イメージングIC事業部設計技術開発部
設計インフラ技術担当 主務

中川 祐之

JEITA EDA技術専門委員会 LPB相互設計WG フォーマットSWG 主査
富士通VLSI（株）ASIC･COT開発統括部 第３設計部 プロジェクト課長

金子 俊之

トッパンNECサーキットソリューションズ 管理本部設計部マネージャー

林 靖二

キヤノン株式会社 生産技術研究所 実装技術第３研究室 主任研究員

古賀 一成(株)図研 技術本部 ELNセクション チーフ・エンジニア

村田 洋(株)ジェム・デザインテクノロジーズ 代表取締役

門田 和博

ステイシフト株式会社 技術部 シニア・テクニカルマーケティング＆エンジニア

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EDS Fair報告説明員のご協力ありがとうございました。
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10:00-12:00 12:00-14:30 14:30-17:00 10:00-12:00 12:00-14:30 14:30-17:00 10:00-12:00 12:00-14:30 14:30-17:00
AM
PM1
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AM
PM1
PM2
AM
PM1
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濱田
村田
門田
澤田
青木
佐藤
中川
古賀
永野
冨島
金子
貝原
大槻
岡野
坂田
市川
林
金子

ＬＰＢ活動概要、第一回ＬＰＢフォーラム告知チラシ、ノベル
ティ（ブラックサンダー） 各300配布しました。
ブースアンケート 48名回収

ＬＰＢブース内セミナー
LPB/IBIS 半導体とボードのサプライチェーン連携を担う⇒ 福場さん、大槻さん
IBISで広がるLSIとボードの連携設計 ⇒佐藤さん（富士通セミコンダクター（招待講演）

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EDS Fair報告

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- 214 -EDS Fair報告6.4%(359名)がLPB/IBISゾーンを目的に挙げる

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升酒の夕べ 報告 日時： 2012年11月15日（木） 17:10-18:00
 参加： 8社
 費用： 21410円(JEITA負担分）
 内容： ２斗樽 1台 お酒 １斗分
日本酒追加 2升
一合升
30個
プラスチックコップ １００個

 鏡開き、升は好評（と思います）
 升をランダムに配ったのは失敗だった

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- 217 -- 218 - 㹃㹂㸿ᶆ‽໬ࡢࢺࣞࣥࢻ   㹼ᶆ‽໬ࡢ௙⤌ࡳ࠿ࡽ᭱᪂ືྥࡲ࡛㹼- 219 -

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20122013年6月発行
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