EDAアニュアルレポート 2011
Annual Report on Electronic Design Automation－

システム・オン・チップ時代の向こうに－

Beyond the "System on a Chip" era2012年6月発行

作

成

半導体技術委員会／EDA技術専門委員会
Semiconductor Technology Committee／EDA Technical Committee

発行

一般社団法人 電子情報技術産業協会
Japan Electronics and Information Technology Industries Association

【巻頭言】「高付加価値 LSI の設計基盤である EDA 技術発展に向けて」
EDA 技術専門委員会 2011 年度 委員長 今井 浩史
LSI は家電製品だけでなく、情報機器、自動車、医療機器などにも搭載され、現在の社会基盤にはなくてはならないものになっている。さらに、高度情報化社会、エコ社会を実現するためには、信頼性、低消費電力といった高付加価値 LSI の提供が求められている。この よ う な 高 付 加 価 値 LSI 設 計 の 要 求 に 半 導 体 設 計 自 動 化 (EDA: Electronic Design
Automation)技術が答える必要がある。とくに、機能・論理の設計を短期間・少ない工数で高品質に実現する技術、製造プロセスの微細化に伴い増大するバラツキを考慮したタイミ
ング設計・検証を実現する技術、低消費電力な LSI の設計・検証技術でのより一層の技術発展が期待されている。これらの技術発展には、国内の半導体産業、大学、官庁間の密な連携が重要であり、更に、海外の関連業界・機関とも国際的な視野で協調，連携を図っていく必要がある。
EDA 技術専門委員会は、電子情報技術産業協会(JEITA)における業界活動組織の一つとして電子機器の設計自動化に関わる活動を行なっている。特に、電子機器の機能・性能を決定するシステム LSI の設計技術に関わる活動をその中心に置き、設計技術およびそれに関わる標準化の動向を調査し、それらの発展・推進を図り、国内外の関係業界の発展に寄与することを目的とし、三つのテーマを設定し、活動をしている。
(1) EDA 技術の動向・関連情報の調査検討、課題解決への提案。
(2) EDA に関する標準化活動への貢献。
(3) EDA 技術および標準化の普及推進のためのイベント実施・支援。
(1)のテーマでは、ナノ世代物理設計ワーキンググループの活動を通して、最先端テクノ
ロジーにおける設計技術・EDA 技術の現状調査、課題抽出、および課題解決への提案を行っている。LSI・パッケージ・ボード(LPB)相互設計ワーキンググループでは、実装技術に関する技術動向とニーズ調査を行い、LPB 相互設計技術の発展のための提案をしていく。設計
言語に関しては、SystemVerilog ワーキンググループで技術動向の調査を行っている。本活動の結果は、関係機関・団体との会議、学会・研究会の場での発表、アニュアルレポート、本委員会のホームページを通じて公開している。
(2)のテーマでは、EDA 設計言語およびモデル標準化のための技術検討と提案を行ってい－1－

る。SystemVerilog ワーキンググループでは SystemVerilog (IEEE 1800)の改訂についての技術調査を行い、IEEE での SystemVerilog の改訂について投票した。LPB 相互設計ワーキ
ンググループでは、LPB 相互設計環境の標準化を目指した活動を行っている。2010 年度までは本委員会下に標準化小委員会を設置し、標準化活動を行ってきた。標準化活動のさらなる活発化を目指して、小委員会を廃止し、標準化活動は本委員会で行うこととした。また、国際的な関連機関・団体(IEC(International Electrotechnical Commission)、IEEE 等)との情報交換等を通じて国際的な標準化活動へも貢献している。
(3)のテーマでは、例年 1 月に開催してきた Electronic Design and Solution Fair(EDSFair)を、Embedded Technology／組込み総合技術展(ET)と同時開催することにした。
近年の LSI 設計では、ハードウェア設計技術と組込みソフトウェア設計技術は密接な関係がある。ET と同時開催することにより、ハードウェア設計者、ソフトウェア設計者ともに最新の設計技術情報を提供できる場になると考えている。EDA 技術専門委員会では EDSFair
実行委員会を立ち上げ、EDSFair の企画・運営に当たっている。また、EDSFair 会場に併設された会場で、EDA 技術普及推進のために設計者の関心の高いテーマについてのセッションを開催した。さらに、システムデザインフォーラムを EDSFair と同時開催した。このフォーラムで、EDA 技術専門委員会および傘下のワーキンググループの活動内容と成果を発表した。EDSFair、システムデザインフォーラムには、多くのシステム設計者、LSI 設計者、ソフトウェア設計者の方々に参加いただいた。LPB 相互設計ワーキンググループでは、標準化に関わる成果の普及促進のため、セミナーを開催した。
以下の図で、本委員会の活動と関係団体との関わりを示す。

－2－

EDA 技術専門委員会は、上図の関連組織・標準化団体との連携のもと、三つのテーマである EDA 技術調査と課題解決への技術検討、標準化活動、技術と標準化の普及促進という活動を通じ、高度情報化社会、エコ社会の実現を支える高付加価値 LSI の設計を支える EDA
技術の発展、さらには日本の電子情報機器業界の発展に寄与すべく、本年度 15 社約 70 名
弱の業界各社有志の参画により活動してきた。2012 年度も積極的な活動を継続する予定である。
本報告「EDA アニュアルレポート 2011」は、EDA 技術専門委員会の 2011 年度年次報告として、上記三つのテーマについて活動成果をまとめたものである。また、本委員会のホームページにも各種報告を掲載しているので，ご覧いただきたい。
(http://www.jeita-edatc.com/index-jp.html)－3－

2011 年度 JEITA/EDA 技術専門委員会 委員一覧
委員長

今井

浩史

㈱東芝

セミコンダクター＆ストレージ社
アナログ・イメージングＩＣ事業部
設計技術開発部
設計メソドロジー開発担当

副委員長

河村

薫

富士通セミコンダクター㈱参事

開発・製造本部
共通テクノロジ開発統括部
主席部長

副委員長

大芝

克幸

ソニー㈱

半導体事業本部

設計基盤技術部門

ミックスシグナルデザイン
ソリューション部
シニアデザインエンジニア
監事

隅谷

三喜夫

パナソニック㈱デバイス社

半導体事業グループ

システムＬＳＩビジネスユニット
基盤技術センター
第四開発グループ
グループマネージャー
幹事

吉田

正昭

ルネサスエレクトロニクス㈱ 技術開発本部
ＥＤＡ・設計手法統括部
シニアエキスパート

委員

林

靖二

キヤノン㈱

生産技術研究所

実装技術研究部

主任研究員
委員

小野

信任

㈱ジーダット

事業戦略室

委員

野坂

啓介

図研エルミック㈱リブウェア事業部
販売戦略課

委員

市川

浩司

㈱デンソー

室長
販売戦略部

マネージャー

技術開発センター
ＤＰ－ＥＭＣ推進室

委員

金子

俊之

㈱トッパンＮＥＣサーキットソリューションズ

－1－
－4－

室長

管理本部

設計部

マネージャー
委員飯島一彦

日本シノプシス(合)

技術本部

本部長

バイスプレジデント
委員

楠本

学

日本電気㈱

システム実装研究所
主任

委員

片平

孝洋

ノキア・ジャパン㈱Ｅｎｇｉｎｅ＆Ｍｅｍｏｒｙ
Ｔｅｃｈｎｏｌｏｇｉｅｓ
ＣＴＯ

委員

三橋

明城男

Ｏｒｇａｎｉｚａｔｉｏｎ

メンター・グラフィックス・ジャパン㈱マーケティング部
ディレクター

委員

前野

酉治

㈱リコー

電子デバイスカンパニー
設計プロセス改革室
アナログ設計技術課
シニアスペシャリスト

特別委員

小島

智

ＮＥＣシステムテクノロジー㈱ＰＦ統括本部
エグゼグティブ・エキスパート

特別委員

田中

正和

パナソニック㈱デバイス社

半導体事業グループ

イメージセンサビジネスユニット
第二開発グループ
商品開発第二チーム
特別委員

福場

義憲

㈱東芝

主任技師

セミコンダクター＆ストレージ社
アナログ・イメージングＩＣ事業部
設計技術開発部
設計インフラ技術担当

特別委員

浜口

加寿美

パナソニック㈱デバイス社

参事

半導体事業グループ

システムＬＳＩ事業本部

－2－
－5－

基盤技術センター
第六開発グループ

第三開発チーム

チームリーダー

客員

若林

一敏

日本電気㈱

中央研究所
ビジネスイノベーションセンター
ＥＤＡ開発センター

客員

今井

正治

大阪大学

大学院

研究部長

情報科学研究科

情報システム工学専攻
客員

神戸

尚志

近畿大学

理工学部

教授

電気電子工学科教授＜２０１２年３月３１日現在＞

－3－
－6－

略

語

一

覧

［１］団体・組織の名称
Accellera

Accellera Systems Initiative
旧Accellera(VIとOVIを統合した、設計記述言語の標準化に関連する活動
機関)とOSCI(Open SystemC Initiative : SystemC の標準化団体)が統合

ANSI

American National Standards Institute
米国の標準化国家機関

ASP‐DAC

Asia and South Pacific Design Automation Conference
アジア・南太平洋地域でのEDA関連の国際学会（1995年に始まる）

CENELEC

European Committee for Electrotechnical Standardization
EC（欧州委員会）の電気電子分野に関する標準化機関

DAC

Design Automation Conference
米国で行われるEDA関連の国際学会

DASC

Design Automation Standardization Committee
IEEEの下部組織で設計自動化に関する標準化委員会

ECSI

European Electronic Chips & Systems design Initiative
欧州の設計自動化に関する標準化機関

EDIF Div．

Electronic Design Interchange Format Division
EIAの下部組織で電子系の惜報データ交換規格の検討機関

EIA

Electronic Industries Alliance
米国の電機電子通信業界団体

ICCAD

International Conference on Computer Aided Design
CADに関する国際学会

IECInternational Electrotechnical Commission
国際電気標準会議（電気電子分野に関する国際標準化機関)

IEEE

Institute of Electrical and Electronics Engineers, Inc．
米国の電気電子分野の国際的な学会組織

IPC

Association Connecting Electronics Industries
旧称:Institute for Interconnecting and Packaging Electronic Circuits
米国のプリント基板設計・製造に関する業界組織

ISOInternational Organization for Standardization
国際標準化機構(電気及び電子、通信技術分野を除く全産業分野[鉱工業、農業、医薬品等]に関する国際標準化機関)

－7－

IVC

International Verilog Conference
OVIが主催するVerilog HDL国際学会

JEITA

Japan Electronics and Information Technology Industries Association
一般社団法人 電子情報技術産業協会（電機電子業界団体）

JISC

Japanese Industrial Standards Committee
日本工業標準調査会(国家審議会、IEC/ISOに対する代表機関)

JPCA

Japan Electronics Packaging Circuits Association
社団法人 日本電子回路工業会

OSCI

Open SystemC Initiative
SystemC の標準化団体で、2011年にAccellera Systems Initiativeへ統合

OVI

Open Verilog International
Verilog‐HDLに関連する技術の標準化と普及推進組織

SEMATECH

Semiconductor Manufacturing Technology Initiative （Consortium）
半導体技術を向上するために始まった米国の官民プロジェクト

Si2

Silicon Integration Initiative
設計環境の整備促進を支援する米国の非営利法人（旧CFI）

VASG

VHDL Analysis and Standards GroupDASC傘下のVHDL標準化に関するワーキンググループ

VITAL

VHDL Initiative Toward ASIC Libraries
VHDLライブラリ標準化団体

VSIA

Virtual Socket Interface Alliance
LSIの機能ブロックのI/F標準化を目指している業界団体［２］標準化・規格に関する技術用語
ALF

Advanced Library Format
OVIで検討されたIPをも含むASICライブラリのフォーマットALR

ASIC Library Representation
ASICライブラリ表現

CALS

Computer Aided Logistics Support / Commerce at Light Speed
製品の技術情報の流通に関するすべての標準化活動の総称

CHDS

Chip Hierarchical Design System
SEMATECHが要求仕様を作成した0.25-0.18um世代設計システム

CHDStdChip Hierarchical Design System technical data
CHDSで使用するデータモデルの標準化

－8－

DCL

Delay Calculation Language
遅延計算のための記述言語

DPCS

Delay and Power Calculation System
IEEE1481として標準化推進されている遅延と消費電力の計算機構仕様

ECALS

Electronic Commerce at Light Speed
電子機器、半導体、電子部品等の複合電子部品技術情報の流通ならびに
ECALS 辞書等の維持管理等、すべての標準化活動の総称

EDI

Electronic Data Interchange
電子データ交換

EDIF

Electronic Design Interchange Format
EIAの下部組織で検討されている電子系の情報データ交換規格

ESPUT

European Strategic Program for Research andDevelopment in Information Technology
欧州情報技術研究開発戦略計画

HDL

Hardware Description Language
ハードウェア記述言語

IPIntellectual Property
流通/再利用可能なLSI設計資産（本来は知的財産権の意）

JISJapanese Industrial Standards
日本工業規格SDF

Standard Delay Format
遅延時間を表記するフォーマットSLDL

System Level Design Language
システム仕様記述言語

STEP

Standard for the Exchange of Product Model Data
CADの製品データ交換のための国際規格

VHDL

VHSIC（Very High Speed Integrated Circuit)
Hardware Description Language
IEEE1076仕様に基づくハードウェア記述言語

VHDL-AMS

VHDL-Analog and Mixed-Signal (Extensions)DASCの中で進められているVHDLのアナログ及びミックストシグナルシス
テムへの拡張－9－

１．ＥＤＡ技術専門委員会の活動

1.1

2011 年度

JEITA/EDA 技術専門委員会

概要

委員会の名称EDA 技術専門委員会 (Electronic Design Automation Technical Committee)

委員会の目的EDA に関連する技術およびその標準化の動向を調査し、その発展、推進を図り、もって国内外の関係業界の発展に寄与する委員会の構成会員会社 /委員
特別委員
客員

委員会の予算会費 240,000 円 * 16 社 =3,840,000 円（会費 15 社＋LPB-WG 特別委員負担金 1 社）

委員会の開催幹事会の開催

年６回程度(実績： 別紙-2 参照)
必要に応じ開催 (実績： 別紙-2 参照)

担当事務局

JEITA/電子デバイス部

15 社/15 名
4名
3名

進藤

淳二・細川

照彦

■EDA 技術専門委員会役員と担当 (敬称略)・幹事会社 5 社(5 名)
委員長： 東芝

今井浩史

副委員長：富士通ｾﾐｺﾝﾀﾞｸﾀｰ
副委員長：ソニー

河村 薫
大芝 克幸

監事：

パナソニック

隅谷 三喜夫

幹事：

ﾙﾈｻｽｴﾚｸﾄﾛﾆｸｽ

吉田正昭

EDSFair 検討会主査、EDA 標準化小委員会委員
EDSFair 実行委員会委員
EDA 標準化小委員会主査、ASP-DAC ﾘｴｿﾞﾝ
EDA 標準化小委員会副主査、内規改訂、広報ﾊﾟﾝﾌﾚｯﾄ
ｱﾆｭｱﾙﾚﾎﾟｰﾄ、ｼｽﾃﾑ･ﾃﾞｻﾞｲﾝ･ﾌｫｰﾗﾑ WG 委員
ｼｽﾃﾑ･ﾃﾞｻﾞｲﾝ･ﾌｫｰﾗﾑ WG 主査、EDA 標準化小委員会委員
EDSFair 実行委員、HP/ML/予算
EDSFair 実行委員長、EDA 標準化小委員会委員
ｼｽﾃﾑ･ﾃﾞｻﾞｲﾝ･ﾌｫｰﾗﾑ WG 委員

・特別委員(4 名)
EDA 標準化小委員会副主査(国際標準化担当)
NEC ｼｽﾃﾑﾃｸﾉﾛｼﾞｰ
ナノ世代物理設計 WG 主査
パナソニックSystemVerilog WG 主査
パナソニック
LPB 相互設計 WG 主査
東芝

小島
田中
浜口
福場

・客員(3 名)
標準化識者
設計言語識者
ASP-DAC ﾘｴｿﾞﾝ

神戸 尚志
今井 正治
若林 一敏

近畿大学
大阪大学
日本電気

－ 10 －

智
正和
加寿美
義憲

IEC/TC93/WG2 コンベナ

IEC/TC93 国内委員長

■2011 年度活動方針
1.委員会活動の継続的発展
2010 年度からの体制でのスムーズな運営と活動活性化に向けた新体制の検討と移行
EDSF およびそれに関わる活動の 2010 年度体勢継続
収支均衡策の検討・実施
活動内容の再定義とそれに合った体制の検討と移行委員会の効率的な運営と活動の活発化
予算の最適運用
報告の簡略化（議事録確認、予算状況確認など）
議論必要な案件に重点
客員の方には必要な場合に会議への出席をお願い
2.標準化の推進と展開
IEEE-SA に Basic メンバーとして参加
IEEE/DASC の加入継続
国際会議(TC93, DASC)へ必要な場合に参加
標準化団体との会議を必要に応じて開催
標準化活動活発化に向けた新体制を検討■活動計画の概要 ＜別紙-1 参照＞－ 11 －

＜別紙‐1＞
活動計画の概要

1. EDA 技術の動向＆関連情報の調査検討、課題解決への提案(1) 小委員会及び WG による技術動向とニーズ調査
・最先端テクノロジ ： ナノ世代物理設計 WG
・設計言語 ： EDA 標準化小委員会および傘下の WG(2) 関連機関、団体、キーパーソン等との合同会議、意見交換、交流
・STARC, STRJ 等(3) 国内外の学会,研究会,イベントへの参加と連携
・ASP-DAC2011, DAC2010, IEICE など
2. EDA 技術および標準化の普及推進のためのイベント実施、支援(1) 「EDSFair2011Nov.」開催
・ET との同時開催で EDSF 開催を継続
・特設ステージの運営体制（幹事会社＋委員会社有志＋JESA）継続(2) 講演会の開催
・システム・デザイン・フォーラムの実施を検討
3. EDA に関する標準化活動への貢献と関連機関、団体への対応(1) EDA 設計言語およびモデル標準化のための技術的検討と提案
・SystemVerilog WG を継続し、SystemVerilog に関する標準化活動を実施
・LPB－WG を継続し、LPB 相互設計環境標準化に向けた活動を実施
・SystemC,Verilog-HDL,VHDL,A-HDL、PowerFormat などについては、必要に応じて対応（WG の再開等）(2) 国際的な関連機関、団体への参画・連携と標準化活動への協力
・EDA 標準化小委員会もしくは新体制で対応
・IEC/TC93 国際会議(9 月@韓国)、WG2（6 月@DAC,2 月@DVCon)には必要に応じて参加
・IEEE/DASC,IEEE-SA, OSCI, Accellera, Si2 等との連携
DASC 会議（11 月@EDSFair2011Nov.,6 月@DAC,2 月@DVCon)
IEEE－SA の参加資格を Basic に変更（標準化投票に影響なしと判断）
4. 委員会活動の広報(1) 広報パンフレットの配布@EDSFair2011Nov.
(2) アニュアルレポートの発行(下記 HP でも公開)(3) WWW ホームページの公開 http://www.jeita-edatc.com/(4) 活動成果の発表
・システム・デザイン・フォーラム
・学術論文－ 12 －

＜別紙‐２＞
2011 年度
年/月

2011/4

2011/5

2011/6JEITA/EDA 技術専門委員会 開催実績
懇親会

技術専門委員会
4/8(金) (東京地区)※10 年度第 6 回を日程変更で開催
・半導体部会/半導体技術委員会報告内容説明
・10 年度小委員会/WG の年間活動報告
・EDSFair2011 報告・実行委員会活動報告
・10 年度予算消費状況報告
・11 年度役員審議、承認
・1１年度事業計画説明
・1１年度予算案
5/20(金) (東京地区)
・11 年度事業計画説明、承認
・11 年度標準化活動/WG 計画説明、承認
・10 年度会計収支と 11 年度会計予算説明、承認・委員名簿更新内容確認
・10 年度版アニュアルレポート作成状況報告
6/24(金) (東京地区)
・標準化活動/WG 進捗報告
・半導体部会/半導体技術委員会報告内容説明
・10 年度版アニュアルレポート配布
・委員名簿更新内容確認
・EDSFair 用パンフレット原稿作成依頼予告

幹事会

関連イベント

4/8
4/27

○
(2010
年度
慰労
会)

5/20

6/24

・DAC2011 （6/5-6/10）@San Diego, CA

2011/7
2011/89/9(金) (関西地区)
・標準化活動/WG 進捗報告
2011/9・半導体部会/半導体技術委員会報告内容説明
・予算進捗状況報告
10/28(金) (東京地区)
・標準化活動/WG 進捗報告
2011/10・半導体部会/半導体技術委員会報告内容説明
・EDSFair 用パンフレット配布

9/9

・TC93 国際会議@韓国

10/28
・EDSFair2011Nov. （11/16-18）@横浜

2011/112011/122012/11/20(金) (関西地区)
・標準化活動/WG 進捗報告
・半導体部会/半導体技術委員会報告内容説明
・EDSFair/SDF 実施報告
・12 年度体制協議・確認
・アニュアルレポート作成分担
・予算進捗状況報告

1/20

・ASP-DAC2012 (1/30-2/2)@Sydney, Australia

・DVCon2012 (2/25-2/28)@San Jose, CA

2012/2
2012/3－ 13 －

1.2

2011 年度 JEITA/EDA 技術専門委員会 WG 開催実績

月
2011 年 4 月
5月
6月
7月
8月
9月
10 月
11 月
12 月
2012 年 1 月
2月
3月

月
2011 年 4 月
5月
6月
7月
8月
9月
10 月
11 月
12 月
2012 年 1 月
2月
3月

月
2011 年 4 月
5月
6月
7月
8月
9月
10 月
11 月
12 月
2012 年 1 月
2月
3月

ナノ世代物理設計 WG 関連

6/23(木) 10:00-17:00
7/28(木) 10:00-17:00

第 1 回ナノ世代物理設計 WG
第 2 回ナノ世代物理設計 WG

JEITA 406 会議室
JEITA 関西支部 第 1 会議室

9/22(木) 10:00-17:00
10/27(木) 10:00-17:00

第 3 回ナノ世代物理設計 WG
第 4 回ナノ世代物理設計 WG

JEITA 関西支部 第 1 会議室
JEITA 406 会議室

12/2(金)～3(土)ナノ世代物理設計 WG/集中審議 パナソニックリゾート大阪
1/12(木) 10:00-17:00 第 5 回ナノ世代物理設計 WG JEITA 406 会議室
2/16(木) 10:00-17:00 第 6 回ナノ世代物理設計 WG JEITA 関西支部 第 1 会議室
3/15(木) 10:00-17:00 第 7 回ナノ世代物理設計 WG JEITA 406 会議室

4/20(水) 13:00-17:00
5/25(水) 13:00-17:00

LPB 相互設計 WG 関連
第 1 回 LPB 相互設計 WG JEITA 410 会議室
第 2 回 LPB 相互設計 WG JEITA 403 会議室

7/ 6(水) 13:00-17:00

第 3 回 LPB 相互設計 WG

JEITA

412 会議室

9/14(水) 13:00-17:00 第 4 回 LPB 相互設計 WG JEITA 410 会議室
10/21(金)～22(土)LPB 相互設計 WG/集中審議 西伊豆 中荘
11/ 4(金) 13:00-17:00 第 5 回 LPB 相互設計 WG JEITA 403 会議室
11/30(水) 13:00-17:00 第 6 回 LPB 相互設計 WG JEITA 412 会議室
1/25(水) 13:00-17:00 第 7 回 LPB 相互設計 WG

JEITA

412 会議室

3/ 7(水) 13:00-17:00

JEITA

412 会議室

第 8 回 LPB 相互設計 WG

システム・デザイン・フォーラム 2012 WG 関係

6/16(木) 15:15-17:15

第 1 回 SDF WGJEITA 406 会議室－1－－ 14 －

1.3

JEITA/EDA 技術専門委員会ホームページ

1.3.1 開設の目的
電子情報技術産業協会（JEITA）の EDA 技術専門委員会の活動状況を公開し、EDA 技術に関する標準化や技術調査に関するご理解とご協力を頂くことを目的とする。
1.3.2 ホームページの詳細
2006 年度にホームページを一新し、よりわかりやすく、また、欲しい情報に容易にアクセスできるような構成にした。ホームページは日本語版の他、英語版も用意し海外からの利用者の利便性を考慮している。日本語版、英語版の切り替えは簡単にできるように構成されている。本委員会の成果は、ドキュメントとして閲覧できると共に、ダウンロードすることもできる。
なお、2011 年度に EDA 技術専門委員会の体制・構成を見直し、それに対応する形で、ホームページの構成をリニューアルした。具体的には、EDA 標準化小委員会を解消し、従来、小 委 員 会 傘 下 に あ っ た 、 SystemC WG 、 LSI ･ パ ッ ケ ー ジ ･ ボ ー ド 相 互 設 計 WG 、
SystemVerilog WG、PowerFormat WG の各 WG のページを、委員会活動の直下に配置しなおした。
（１）ホームページの URL
http://www.jeita-edatc.com/
2009 年度までは、大阪大学のご協力で、大阪大学のサーバーにホームページを設置させて頂き、またデータの更新など、メンテナンスについてもご協力を頂いた。2009 年度に、
jeita-edatc.com のドメインを取得すると共に、サーバーを外部業者のレンタルサーバーへ移行した。データ更新やメンテナンスは、担当委員が行っている。
（２）エントリーページの構成
日本語版、英語版はそれぞれ次のエントリーで構成されている。
日本語版：

英語版：

委員会の紹介

Introduction of a committee

委員会活動Committee activity

公開資料ライブラリ

Open data library

イベント・関連機関

Event・A related organization

お問い合わせInquiry

サイトマップ

Site map（３）委員会の紹介/Introduction of a committee
委員長挨拶、活動と成果、メンバーをサブエントリとする。本委員会の概要、前年度の活動内容・成果、本年度の活動計画、委員会メンバーを紹介している。
（４）委員会活動/Committee activity
下記の委員会の活動を紹介している。

－ 15 － ナノ世代物理設計 WG
 LSI･パッケージ･ボード相互設計 WG
 SystemVerilog WG
 SystemC WG
 PowerFormat WG
 EDSFair 実行委員会
なお、LSI･パッケージ･ボード相互設計 WG は、今年度から、独自のホームページも開設し、WG のページからリンクを張っている。
（５）公開資料ライブラリ/Open data library「公開資料ライブラリ」のページでは、EDA 技術専門委員会内の各委員会・WG の活動報告や各委員からの発表資料等を適宜掲載している。主な掲載資料を以下に示す。なお、英語版では、日本語版と同一の日本語資料を掲載している。
 EDA 技術専門委員会（過去のアニュアルレポート）
 EDA 標準化小委員会（SystemC 推奨設計メソドロジ、Power Format 比較表など）
 ナノ世代物理設計 WG（過去の資料）
 EDSFair 実行委員会（システムデザインフォーラムの紹介）
 システムレベル設計研究会（旧サイトへのリンク）
 その他（過去の委員会活動報告）（６）イベント・関連機関/Event・A related organization「関連の会議」では、次の関係の深い EDA 関連技術委員会を紹介している。
 IEEE/DASC（電気電子学会/設計自動化標準化委員会）
 IEC/TC93（国際電気標準会議/デザインオートメーション標準化技術委員会）
また、「関連機関」では、本委員会に関連のある 17 機関を紹介し、委員会名称はそれぞれのホームページへリンクされている。

－ 16 －

２．各技術委員会の活動報告

2.1 EDA 標準化活動
2.1.1 EDA 標準化小委員会および標準化担当(1) 発足の背景とミッション
JEITA/EDA 技術専門委員会の標準化活動は、
1990 年のEIAJ/EDIF 研究委員会設立に始まり、当初は EDA に関するグローバルな重要課題に対して日本の業界を代表する唯一の機関として、特に設計記述言語の仕様標準化とその啓蒙等に多大な貢献を果たしてきた。
近年、設計記述言語は高度化し、普及が進んだ。しかし、設計生産性の更なる向上および、それを支える EDA ツールの効率的な開発・利用を進めるためには、設計技術言語の国際標準化は依然として重要なテーマである。そこで、標準化関連の活動をより明確に位置づける
ため、2000 年 11 月に本小委員会が設立された。
世界的に見れば EDA 関連の標準は IEC（International Electrotechnical Commission）と IEEE
（The Institute of Electrical and Electronics Engineers）で議論、制定されてきた。IEC ではデザ
インオートメーションを議論する TC（Technical Committee）93、IEEE はコンピュータソサイ
エティの DASC（Design Automation Standards Committee）、および SA（Standards Association）である。これまでは IEEE で定められた標準を IEC でも追認するものも多かった。2003 年より議論は IEEE の DASC/SA のワーキンググループでも、標準の制定は IEC と IEEE で同時にできるようになった（Dual Logo）。
国内では IEC の対応機関は、日本工業標準調査会（JISC：Japanese Industrial Standards
Committee）である。また、TC 毎に国内委員会があり、電子情報通信学会や JEITA 内に組織化されている。TC93 とハードウェア設計記述言語関連のワーキンググループ（WG2）の国
内委員会は電子情報通信学会にある。
本小委員会は IEC/TC93/WG2 国内委員会を兼ねて活動するという協調体制を 2002 年度に確立した（図-1 参照）。その結果、EDA 標準化小委員会の委員が IEC/TC93/WG2 の各種標準化提案を直接審議することができるようになった。
2003 年度には、SystemC および SystemVerilog の標準化を業界として検討・推進する目的で、それぞれワーキンググループを発足させた。2007 年度には、CPF（Common Power Format）と UPF（Unified Power Format）の二つの Power Format の標準化案の議論と統一を目的に、検討ワーキンググループを発足させた。SystemC は、ますます重要性が認識されているシステ
ムレベルの設計言語のひとつであり、SystemVerilog は IEEE1364（Verilog HDL）の後継・検証技術の拡張である。CPF/UPF の Power Format は、主にシステム LSI の低消費電力化設計の効率化を目的とした設計言語である。これらワーキンググループは、日本の標準化組織として、海外の関連団体と連携し、言語仕様の専門的な技術検討と改善提案を通じて、標準化へ貢献すること目指して活動を行っている。Power Format 検討ワーキンググループは目的を達成したため、2010 年 3 月に解散した。

-1－ 17 －国内

W/W

電子情報通信学会

IEC

対応

TC93国際委員会

TC93国内委員会

WG1国際委員会

WG2国内委員会

WG2国際委員会

WG5国内委員会

WG3国際委員会

WG6国内委員会

WG5国際委員会
WG6国際委員会

WG7国内委員会

WG7国際委員会

JWG11国内委員会

JWG11国際委員会

Dual LogoJEITA
EDA技術専門委員会
EDA標準化小委員会

IEEE

委員

IEEE-SA
DASC

連携

SC
WGs (P1666, P1800)

WG2国内委員会
SC: SystemC
SV: SystemVerilog
LPB: LSI-Package-Board

SC WG
SV WG
LPB WG

連携

標準化案提案
Accellera, OSCI,・・・

図－１ 2011 年 5 月までの EDA 標準化小委員会と他の標準化組織との関係

以上のような発足の背景の中で、2002 年度に本小委員会は、そのミッションを以下のように規定し、活動に取り組んできた。
目的：
EDA 標準化小委員会（以下本小委員会）は EDA（Electronic Design Automation）関
連技術の標準化動向の調査、標準化の推進、標準の策定、標準案の調査、標準の保守・改定、などを推進し、もって国内外の関連業界の発展に寄与することを目的とする。
活動内容：
本小委員会は EDA および関連技術の標準化に関して、・内外の動向を調査、検討し、・技術および関連業界の発展に資する提案の必要性を模索し、・必要かつ可能な場合には、関係機関に対して提案を行い、・内外の標準化関連機関との連携・協調・協力を推進し、・特に、デザインオートメーション/設計記述言語（TC93/WG2）WG の活動を支援し、・また広報活動を行う。

-2－ 18 －2011 年度に入って、EDA 技術専門委員会における標準化活動のあるべき姿について、基本に立ち返って議論を行い、標準化小委員会についても、・

TC93/WG2 国内委員会との関係の見直し

・

WG における標準化活動の見直し

・標準化小委員会の役割の見直し

・

標準化活動の旅費補助の見直しを行った結果、標準化小委員会を廃止し、EDA 技術専門委員会の下に標準化担当委員をおくという新体制を 6 月の委員会において決定した（図-2 参照）。

EDA-TC
幹事会
標準化担当

IEEE

登録/投票
情報交換

TC93

SystemVerilog WG
専門家による情報交換

LPB WG

国内委員会

必要に応じて参加

ナノ物理 WG
成果発表

SDF

標準普及活動

SDF 実行委員会

企画・開催

EDSF 実行委員会

企画・開催

EDSFair

図－２ 2011 年 6 月からの EDA 技術専門委員会の体制

11 年度の標準化担当委員は、NEC システムテクノロジーの小島智氏にお願いし、12 年度
以降は委員募集を行うこととした。

(2) 2011 年度 EDA 標準化小委員会メンバー（2011 年 5 月まで 敬称略）
主査

河村 薫

富士通セミコンダクター（株）

副主査

大芝 克幸

ソニー（株）

副主査

小島 智

NEC システムテクノロジー（株）（TC93/WG2 ココンべナ、IEEE-SA/DASC 委員）

委員

隅谷 三喜夫

パナソニック（株）

委員

吉田 正昭

ルネサスエレクトロニクス(株）-3－ 19 －

委員

今井 浩史

（株）東芝

特別委員

相京 隆

富士通セミコンダクター（株）（DFT エクスパート）

特別委員

田中 正和

パナソニック（株）（ナノ世代物理設計 WG 主査）

特別委員

中森 勉

富士通セミコンダクター（株）（Power Format エクスパート）

特別委員

福場 義憲

（株）東芝
（LPB 相互設計 WG 主査）

特別委員

浜口 加寿美パナソニック（株）（SystemVerilog WG 主査）

特別委員

星野 民夫

（株）アプリスター（HDL エクスパート）

特別委員

石河久美子

富士通マイクロソリューションズ（株）（DCL エクスパート）

客員

今井 正治

大阪大学

客員

神戸 尚志

近畿大学
（TC93 国内委員長）(3) 2011 年度活動 国内活動
年度初めに体制の見直しを行ったため、EDA標準化小委員会の会合は一度も開催していない。
また、従来傘下のWGはすべてEDA技術専門委員会の直下のWGと位置付けられたため、WGの活動報告も本委員会の報告ではなくなった。
「設計言語俯瞰図メンテナンス」については、前年度からの継続として、Technical Report化に向けた議論を行った。9月のTC93ソウル会議においてセクレタリのHaasz氏からTR化の進め方についてコメントがあり、10月のTC93国内委員会で検討した結果、各国から意見をいただ
いて完成度の高いものにするため、DC(Document for Comment)から開始することに決定した。
Haasz氏の指示を受けながらIECテンプレートへのはめ込み作業を行い、１月セクレタリに提出した。

(4) 2011 年度活動 国際活動
関連する標準化関連の組織・団体との連携として、IEC/TC93国際会議への参加、
JEITA-IEEE/DASC情報交換会の開催などを通じて、活発な交流を行った。
① IEEE DASC 情報交換
2011年度はIEEE DASC会議に3回参加。JEITA EDA技術専門委員会の状況報告も実施。2回は-4－ 20 －米国開催で、小島副主査を派遣、ただしDAC Meetingは開始時間が変更となり不参加。2回は日本で開催して頂いた。
DAC Meeting

6月9日

米国サンディエゴ市（不参加）

SystemC Japan

7月15日

新横浜

EDSFair

11月18日 横浜

DVCon Meeting 2月29日

米国サンホセ市② IEC/TC93/WG2 国際連携
小島副主査（WG2 コ・コンビナ）、下記 3 回の IEC/TC93/WG2 会議に派遣し、国際標準化活動を推進するとともに、EDA 技術専門委員会（日本側）の意見反映を実施した。
IEC/TC93WG2 会議

６月６日

米国サンディエゴ市

IEC/TC93 国際会議

９月５日

韓国ソウル市

DVCon

２月 29 日 米国サンホセ市

2.1.2 IEEE/DASC（電気電子学会/設計自動化標準委員会）
・IEEE-SA（標準協会）(1) 活動の概要
IEEE は米国に本部を置く電気、電子、情報、などの国際的な学会である。また、この分野の標準化活動を長年にわたり、しかも広範囲に実施している。SA は IEEE 標準規格を管理する組織であり、新規規格と規格メンテナンスの提案承認、規格投票作業と規格化承認を管理する。DASC は Computer Society の下部組織として、SA の支援を受けながらエレクトロニク
ス産業における設計自動化関連の標準化活動を行っている。
活動の中心は、標準設計記述言語（HDL： Hardware Description Language）の VHDL と Verilog
HDL に関連する設計と検証であり、タイミング情報、論理合成、算術関数とテストの標準化に注力している。これら設計言語に関連して、システムレベルまで適用範囲を拡大して、
Analog Mixed Signal、ソフトウェアとハードウェア協調設計等の拡張の標準化を検討している。2005 年には SystemVerilog と SystemC という高位設計技術言語、設計と検証を統合した記述言語の標準化作業が完了し、2009 年には SytemVerilog、2011 年には SystemC がそれぞれ第一回目の改定作業を完了している。

(2) JEITA/EDA 技術専門委員会との関連
これまでは EDA 技術専門委員会は IEEE/DASC のメンバーとして関連する WG に参加し、標準化案に日本の意見を反映してきた。
2004 年 12 月には IEEE-SA の正式メンバーにもなり、IEEE の標準化活動に、ドラフトレビュー・標準化案の改善の提案・投票を通じて積極的に参加している。
特に、今年度は、SystemC Japan に合わせて 7 月 15 日に、EDSFair2011 に合わせて 2011 年
11 月 18 日に IEEE/DASC との情報交換会を 2 回、日本で開催した。7 月 15 日開催の会議に-5－ 21 －は、米国からは Stan Krolikoski 氏（DASC 委員長、SystemC WG 委員長）
、日本からは、今井
EDA-TC 委員長、小島標準化担当委員、野坂氏が出席した。11 月 18 日開催の会議には、Stan
Krolikoski 氏（DASC 委員長、SystemC WG 委員長）
、Dennis Brophy 氏 （SystemC WG セク
レタリ）、日本からは、今井 EDA-TC 委員長、河村委員、小島標準化担当委員、神戸客員、
浜口 SystemVerilog WG 主査、田中ナノ世代物理設計 WG 主査が出席した。また、国外からの電話会議出席者も多数あり、盛会であった。会議において、EDA 技術専門委員会からは、活動状況の紹介と、SystemVerilog の状況確認を行った。

(3) IEEE 規格投票について
本年は、2 回目の改定となる SystemVerilog の投票が行われた。SystemVerilog WG でドラ
フト文書をレビューし、メンバー全員一致でコメントなし賛成の結論を受け、３月に賛成票を投じた。また、１回目の改定となる Power Format の改定作業が終了し、IEEE-SA から
投票グループへの参加要請があり、３月参加登録を行った。５月に投票が予定されている。

2.1.3 IEC/TC93 （国際電気標準会議/デザインオートメーション）

IEC の SMB(Standardization Management Board・標準管理評議会)は、TC93 に対して P メン
バー数を 5 以上にすることを要求し、TC93 も P メンバー数の増加に向けてここ数年努力を続けてきたが成功せず、2012 年 2 月になって、SMB において TC93 の解散と TC91 へのマージが決定された。今後は具体的に TC91 での WG 構成を検討することになる。
アニュアルレポート作成時点で TC93 はすでに解散しているが、最後の年度の活動の記録を下記に記す。

(1) 活動の概要
IEC は 1906 年に設立された国際標準化機関であり、本年が 105 年目あたる。設計自動化を取り扱う IEC/TC93 は 1992 年に設立された。TC93 の全体会議は毎年開催されており、スイス、英、仏、米、デンマーク、日、英、米、独、伊と開催されてきた。最近は、2003 年 11
月・2004 年 10 月 米国・Piscataway、2005 年 9 月 日本・京都（奈良）、200６年 9 月 ドイツ・
ベルリン、2007 年 9 月米国・ガイザーズバーグ、2008 年 10 月シンガポール、2009 年 9 月京
都、2010 年 10 月米国シアトルでの開催があり、本年度は、9 月に韓国ソウルで開催された。
(2) TC93 の組織と参加国
IEC のメンバー資格には、P（Participating） と O（Observer） の二種類があるが、2011
年 4 月時点では、P メンバーが 4 カ国、O メンバーが 19 カ国である。P メンバーとしては、-6－ 22 －日本、中国、米国、韓国が登録されており、O メンバーとして、ベルギー、チェコ共和国、
デンマーク、エジプト、フィンランド、フランス、ドイツ、ハンガリ、インド、アイルラン
ド、イタリア、オランダ、ロシア、セルビア、シンガポール、スペイン、スウェーデン、ウクライナ、イギリスが登録されている。会議国は日本（国際議長：唐津氏）、幹事国は米国（国際幹事：Jodi Haasz 氏）が担当している。
(3) TC93 の組織とワーキンググループ（WG）
TC93 は７つの WG/JWG から構成されている。 特に、WG2、WG3、WG6 及び、WG7 は日本から提案も含め積極的な貢献をしてきた。今までの各 WG の主な活動を示す。
・WG1：モデルのハーモナイゼーション：（a）STEP Electrical（ISO 規格）と EDA 標準の整合性の検討、（b）EDIF と AP-210 との整合性の検討。
（c）言語間の Interoperability の検討
・WG2：部品・回路・システム記述言語：（a）設計検証記述言語 SystemVerilog とシステム記述言語 SystemC の言語仕様拡張と利用普及のためのモデル化を検討。
（b）国際規格のメンテナンス（VHDL、VHDL-AMS、
PSL、SDF、DCL/SPEF、IBIS 等）
・WG5：規格適合性（コンフォーマンス）テストの具体的事案の議論。
・WG6：再利用可能部品ライブラリ
日･米･欧の各プロジェクト間の仕様整合と連携の検討、日本からは JEITA/ECALS プロ
ジェクトの成果を提案している。IBIS も話題に取り上げられている。最近は電子カタロ
グの流通に関する規格案が議論の中心となっている。
・WG7：システムテスト記述言語、ATML（Automatic Test Markup Language）の検討。
・JWG11：TC91 との Joint WG、記述の XML 化の流れへの取り組み方の議論。
(4) TC93 国内委員会と主要メンバー（2011 年 4 月現在。敬称略）
・TC93 国際会議
議長：唐津 治夢（SRI インターナショナル）
国内専門委員会
委員長：神戸 尚志（近畿大学）
幹事： 古井 芳春（シルバコ・ジャパン）
委員：今井 浩史（東芝）、小島 智（NEC システムテクノロジー）、
星野 民夫（アプリスター）、高橋 満、山下 寛巳（E-SML）、
小泉 徹（JPCA）、柴田 明一（JPCA）
・WG1：（モデルのハーモナイゼーション）
主査：古井 芳春（シルバコ・ジャパン、国際ココンビナ）-7－ 23 －・WG2：（部品・回路・システム記述言語）
国際ココンベナ： 小島 智（NEC システムテクノロジー） *・WG5：（規格適合性テスト）
主査： 神戸 尚志（近畿大学、国際ココンビナ）・WG6：（再利用可能部品ライブラリ）
主査： 高橋 満（国際ココンビナ）・WG7：（ システムテスト記述言語）
主査： 山下 寛巳（E-SML）
委員：唐津 治夢（SRI インターナショナル、国際ココンビナ）・JWG11：（TC91 との Joint WG）小泉 徹（JPCA）、柴田 明一（JPCA）(5) TC93 ソウルの報告
2011 年の国際会議は、9 月に韓国ソウルで開催された。会議には、日本、米国、韓国の計
3 カ国から参加があり、TC93 プレナリー会議、WG1、WG2、WG3、 WG6、WG7、JWG11の 7 会合が開催された。
小島副主査から EDA 技術標準化小委員会で作成した設計言語俯瞰図を IEC Technical
Report として発行することを提案し、承認された。
(6) IEC 規格投票について
本年は、次の 2 件が IEEE 標準からのデュアルロゴとして、FDIS（Final Draft International
Standard）投票が行われた。両標準に対して、標準化小委員会内で協議のうえ、賛成票を投じた。結果として、両標準ともに IEC 規格として採択された。
１）IEC 61523-1Ed 2.0: IEEE Std 1481-2009(DPC：Delay Power Calculation System：遅延及び消費電力計算機構の標準化仕様)
２）IEC 62531 Ed 2.0: IEEE Std 1850-2010(PSL：Property Specification Language：検証のための仕様記述言語)-8－ 24 －2.2

ナノ世代物理設計ワーキンググループ(Nano Scale Physical Design Working Group)

2.2.1

目的

半導体デバイス・配線テクノロジの進化に伴い、ばらつきや信頼性に代表される物理設計上の課題があらわれてきている。また、これらの課題に対処するため各社が開発した設計手法や設計
情報が、標準化されず、設計環境の開発・サポートコストが削減できない事例や、EDA ツール間あるいは半導体ベンダと顧客との間の情報授受がうまく行えないといった事例が増えてきている。
上記課題を背景として、本ワーキンググループでは、次のような調査、課題検討、及び標準化を実施することにより、より効率的な設計環境の実現に貢献することを目的として活動を行っている。


次世代以降のテクノロジ･ノードにおける、LSI の物理設計・検証に関する課題の抽出、および解決手法の提案



半導体ベンダとその顧客との間でやり取りするライブラリや設計情報等を規定する、設計
ルール・ガイドラインの作成



LSI の物理設計、検証手法の精度、互換性や効率を向上できるライブラリ・設計情報フォー
マットの標準化



各種ライブラリを用いて行う検証が十分な精度で行えるかを判定するための標準ベンチマ
ークデータの作成

2.2.2

活動内容

2007 年 5 月から活動を開始し、今年度は、ばらつきに関わる下記のテーマを取り上げて調査や検討を行った。
NBTI 特性ばらつきの統計的物理モデルの検討グローバルばらつきコーナーの統計的緩和手法の検討



配線コーナー条件の削減手法の検討



配線ばらつき感度/SSPEF フォーマットの適用範囲調査

今年度の活動の成果として、以下の 4 項目について調査を行い、有用な知見を得た。
(1) NBTI 特性ばらつきの統計的物理モデルの検討
NBTI(Negative Bias Temperature Instability)による MOSFET のしきい値電圧の変動と、その現象に伴うしきい値電圧ばらつきの増大は、微細 CMOS 回路の信頼性劣化をまねいており、その影響が問題となっている。そのため我々は、これまで報告された NBTI によるしきい値電圧劣化のばらつきを分布特性の観点で調査し、その分布形状が対数正規分布となることを示した[1]。また対数
正規分布となる原因は、そのばらつきの主要因が電荷の捕獲準位の活性化エネルギーのばらつきによるためであることを示した。

－1－－ 25 －

(2) グローバルばらつきコーナーの統計的緩和手法の検討
微細化に伴うトランジスタおよび配線ばらつきの増大により、そのコーナー幅の削減が望まれている。従来ローカルなばらつき(Within Die)は、Monte Carlo Simulation に代表される通り統計的なコーナー削減が行われていたが、グローバルなばらつき(Die to Die)はコーナー削減できないものと考えられてきた。それに対し我々は、チップ間ばらつきをモデル化したグローバル・コーナ
ーをチップ内回路特性の相関を考慮することにより、回路の特徴に応じてコーナー削減が可能であることを示した。解析の結果、提案手法によれば、グローバルばらつきをワーストコーナーとして計算した場合と比較して、最大 20％の遅延削減効果があることを明らかにした。
(3) 配線コーナー条件の削減手法の検討
タイミング検証に必要な配線のコーナー条件は、常温だけでも 4 条件が一般的に使用されており、温度条件、電圧条件、トランジスタのばらつき条件等を加えると、そのコーナー条件数は膨大となり、タイミング検証時間の増大や設計収束性の悪化を招いている。そのため、設計においては、必要最小限となるコーナー条件数の削減が望まれている。そのため我々は、ITRS ロードマ
ップ値に基づき 22nm プロセスを想定した配線コーナー条件の解析を行い、ドライバサイズと配線長を制約すれば配線コーナー条件は削減可能であることを示した。また、従来配線コーナー条
件と考えられていた C および RC の MIN/MAX 条件だけでなく、配線ばらつきがほぼゼロ（Nominal）のときにコーナーとなる条件が存在し得ることを示した。
(4)配線ばらつき感度/SSPEF フォーマットの適用範囲調査
IEEE1481 の Sensitivity-SPEF フォーマット（2010/3/11 制定

IEEE 1481-2009）は、配線形状に関して配線グローバルばらつきに対し、Statistical Static Timing Analysis(SSTA)を用いた統一的な扱いを可能としている。ただし、配線寸法に対する RC の感度を線形にモデル化しており、非対称分布が扱えない、配線断面ばらつきの大きい領域で誤差が大きい、という制約がある。そのため、
我々はこのフォーマットの精度を検証し、実用可能な精度となるためのモデル化方法を明確化す
べく、22nm プロセスを想定し ITRS ロードマップ値を用いた解析を実施した。解析の結果、IEEE
1481 定義によるモデルは、ばらつき最大となる形状の容量および抵抗で合わせ込むのが最も精度がよいが、その遅延誤差は 4.2%に及ぶことを示した。遅延精度向上のためには、モデル改善を行うか、あるいは配線ばらつきそのものを抑制するのが必要となることを示した。

－2－－ 26 －

これらの活動で得られた成果は、次のような形態により無償で一般に公開する。


アニュアルレポート



JEITA のホームページ



関連学会の研究会・学会における発表や論文誌への投稿

成果の詳細は本アニュアルレポートの付録に掲載した。また、成果の一部を以下の学会、フォーラムにて発表した。
[1] 「CMOS ドライバ回路遅延の NBTI 劣化ばらつき特性解析」, 情報処理学会 DA シンポジウム,
2011 年 8 月.
[2] 「配線ばらつきと信頼性モデル」, システムデザインフォーラム 2011, 2011 年 11 月.
[3] 「ナノ世代テクノロジノードに向けた活動の取り組み」, Tech Design Forum 2011, 2011 年 11 月.
なお、EDS Fair 2011 Nov.会期中に開催された IEEE DASC 会議に参加、配線ばらつきを表現する
Sensitivity SPEF フォーマットの策定に対応する DPC-WG との連絡を継続している。

2.2.3

参加メンバー

主

査

田 中

正 和

パナソニック㈱

査

山 中

俊 輝

㈱リコー

員

古 川

且 洋

㈱ジーダット同

城 間

誠

パナソニック・デバイス・システムテクノ㈱同

奥 村 隆 昌富士通セミコンダクター㈱同成 木

メンター・グラフィックス・ジャパン㈱同小笠原 泰 弘ルネサスエレクトロニクス㈱

同

金本

俊幾

ルネサスエレクトロニクス㈱

特別委員

増田

弘生

千弘技術士事務所

客

員

佐藤

高史

京都大学

客

員

橋本

昌宜

大阪大学

客

員

黒

敦

弘前大学

副

主

委

川

保 文

－3－
－ 27 －

2.3

SystemVerilog ワーキンググループ(1) 背景Verilog HDL(ハードウエア記述言語)は、1995 年に IEEE1364 として標準化がなされ、その 5 年後にディープサブミクロン対応の機能を追加し、IEEE1364-2001 として改訂された。
半導体の微細化技術が進化するなかで、さらなるシステム LSI の大規模・複雑化に対応するため、機能検証の質と効率を飛躍的に向上することを目的としたテストベンチやアサーション／プロパティ記
述のための検証用言語が実用化された。
SystemVerilog(ハードウエア記述・検証言語)は、①Verilog HDL の記述量を削減し、かつ、曖昧性を排除する設計用記述構文 ②機能検証の質と効率を向上させる検証用言語 の２つの言語で構成されており、2005 年に IEEE1800 として標準化がなされた。
その後 2008 年に、Verilog HDL(IEEE1364)と SystemVerilog(IEEE1800)は IEEE1800-2009 として、ひとつの言語に統合された。
旧 SystemVerilog-WG では、2003 年 10 月から 2009 年 3 月末までの 5 年半の間、この 2 回の標準化活動を推進、そして標準化の承認とともにワーキンググループの活動を終了した。
改めて 2010 年に、米国 IEEEp1800-WG では、2012 年をゴールとした SystemVerilog の改訂作業を開始したことを踏まえ、2011 年 1 月に日本の標準化窓口として、SystemVerilog-WG(以降 SV-WG)を再結
成、活動を開始した。

(2) 目的日本半導体産業界での SystemVerilog 活用において、言語の仕様改訂による技術的な課題がないよ
うに確認・要請をし、SystemVerilog の適用容易性を高め、設計品質を向上させることで、国際的な競争力を確保する。
本ワーキンググループは、業界各社から参加したエキスパートにより、SystemVerilog 言語仕様の技術的検討をおこない IEEE1800-2012 承認まで国際標準化に貢献すること、SystemVerilog に関する最新情報収集を通じて日本国内での SystemVerilog の普及推進を図ることを目的としている。

(3) 活動方針とゴール
2012年の改訂は、旧ワーキンググループで詳細な検討・規格化したSystemVerilog(IEEE1800-2009)から大きく変更するものではないため、主要ポイントのみ確認する。適用上の課題がないことを確認したうえで、IEEE-SAの最終投票に参加し、標準化承認を行うことをゴールとする。

(4) 関連機関の動向
IEEEp1800-WG では、2012 年度の SystemVerilog 改訂に向けて、以下の５つのサブワーキングが活動をしている。

－ 28 －

① SV-AC: Assertions② SV-BC: Design Subset③ SV-CC: Foreign APIs

④ SV-EC: Test benches⑤ SV-DC: Analog Connection

2012年2月に投票のための最終ドラフトが完成し、3月にIEEE-SAでの投票が行われた。

・今後の主な活動スケジュール
2012 年 07 月

3 月の投票結果に対応したドラフトでの最終承認作業

2012 年 12 月

IEEE Std.1800 -2012 リリース

・各サブワーキングで議論している主な改訂ポイント①SV-ACReal type support in assertions
Output arguments in checkers
Interface formals in checkers
Assertion system functions
Clock inference in sequences②SV-BC
Add parameterized tasks and functions
Improve macro specification
Improve interface ports and virtual interfaces
Improve design specification and elaboration
Enumeration extension③SV-CC
Allow C++ classes and SystemVerilog classes to be shared via DPI
Representation of super and this in VPISupport for Unified Coverage Interoperability Standard
Improve interaction between DPI and VPICreate VPI data model extensions for Checkers④SV-EC
Polymorphic behaviour of instantiation
Constraint composition－ 29 －

Legality to assign an interface containing a class declaration to a virtual interface
Aspect Oriented Programming (AOP) features
Dotted names within inlined constraints⑤SV-DC
Development of a roadmap for enhancements in this area(5) 2011 年度の SV-WG 活動内容
・IEEEp1800-WG の Mailing List や Mantis Database から、活動状況や技術的な議論内容を把握
・ IEEEp1800-WG の定例会議の議事録から、詳細な活動進捗と今後のスケジュールを把握
・ 2011 年 11 月に IEEEp1800-WG との合同会議開催(Web 会議)。双方の活動方針と状況を確認。
・ Mantis データベースで改訂項目に関する議論内容、改訂案をレビューし、毎月末に進捗状況
整理した日本語レポート作成
・11 年 9 月末、12 年 2 月末に、IEEEp1800-WG の各 Technical Committee 担当分野ごとに活動の状況と改訂内容のレポートを作成 (12 年 2 月末作成の最終レポートを付録として添付)・2012 年 3 月の IEEEp1800 標準化投票において賛成投票
・EDA 技術専門委員会への定例報告、アニュアルレポート作成(6)活動総括
2011 年 1 月から 2012 年 3 月の間、2 回の IEEEp1800-WG との合同会議による最新情報の共有、
SystemVerilog 言語仕様の改訂ポイントの調査・検討、最終ドラフトチェックをおこなってきた。
SV-WG は、本改訂において実用上の課題がないことを確認し、IEEE-SA のメンバーとして標準化承認の投票を行い、2012 年 3 月末に SV-WG の活動を終了した。
(7) 参加メンバ
主査

浜 口 加寿美

パナソニック(株)委員

浅 野 哲 也

ルネサスエレクトロニクス(株)同

土 屋 丈 彦㈱東芝

同

竹田津 弘 州

パナソニック(株)同下 坂 仁 志富士通セミコンダクター(株)同李

メンター・グラフィックス・ジャパン㈱

同

戸 田

同

蜂 屋 孝太郎

建 道
亮

日本シノプシス(合)(株)ジーダット－ 30 －

2.4 LPB (LSI・パッケージ・ボード)相互設計ワーキンググループ
2.4.1 LPB 相互設計ワーキンググループ（本委員会）活動報告
2.4.1.1 背景と設立までの経緯
2.4.1.1.1 日本工業製品の状況
電子機器(セット）の開発は高性能化、低価格化、商品サイクルの短期化が顕著となり、これに対応するためにセットの機能面、設計／製造面でのグローバル化が進んでいる。この中で市場競争力を生む商品企画と開発力が課題である。かつて、日本工業製品は機能・性能・品質において差別化を図ってきたがこの要素を保持したまま、国際市場において開発競争に勝ち残る為の手段が模索されている。これまで日本の企業において、LPB 各分野においては個別に切磋琢磨しており設計のノウハウは構築されている。しかしながらそれらを共有しない閉塞性、企業間の考え方の違い、設計結果保証要求に対して情報公開の消極的態度など、様々な要因で LPB相互の設計現場の連携が十分に取れていたとは言い難い。結果として全体としての最適化が進
まず、単価、開発コストや開発期間において国際市場での競争力は向上せず、むしろ低下の傾向にあるとすら言える。
2.4.1.1.2 開発環境における問題
設計を効率的に行うには EDA の整備や改良、情報の収集が迅速に行われなければならない。各
企業個々にこれらの開発環境の整備は行われてきており、ノウハウとして一般には公開されていない。しかしながらこの閉塞性が設計に必要な情報の流通を阻害しており、また EDA の整備
コストの増大や、VOC の分散によりツールの改良が行われない等の弊害を生んでいる。これらは競争するべき分野と協調するべき分野が明確にされていないために、本来複数の企業が協力して効率化をするべき分野の要素まで各企業の機密内容に含まれていると拡大解釈されていたことに問題あると考えられる。
2.4.1.1.3 技術的背景
システムの高速化と電源・インターフェースの低電圧化でタイミングやノイズに対するマージンが少なくなってきている。またコスト競争の激化によりコストと性能のバランス設計は益々重要となっている。これまで設計はＬＳＩ・パッケージ・ボード（以下 LPB）それぞれ別々に設計ガイドに従って行われてきた。しかしながら設計マージンの減少に伴いあらかじめ LPB 各所個別の設計ガイドを定めることが難しくなり、LPB 全体で協調して設計ターゲットを決める
必要が出てきた。すなわちシステムの設計途上でシミュレーションによって設計指針を決める
手法への変革が必要であり、その為には迅速でかつ正確なシミュレーションを行える環境が必要となった。

2.4.1.1.4 JEITA における LPB 相互設計 WG の発足
開発の難易度アップ、コスト・開発期間の国際競争の激化は設計のやり方へも変革を求められる。個々の最適化ではセット全体の最適化を実現するのは難しくなり全体を見越した設計が－ 31 －

LPB 個々にも求められる。そこで LPB の設計をある 1 つのパーティーに集約する手段も考えられるが、これは非現実的である。LPB それぞれの物理的事象はスケールが違いすぎ、個々の専門の技術者が腕を振るわなければならない。ここで LPB がうまく連携できる仕組みが必要となってきた。この、声を受けて JEITA の半導体部会、EDA 技術専門委員会の元に各企業の代表が集まり半年の準備ワークグループ活動を経て 2010 年 4 月に LPB 相互設計ワークグループが正式発足した。このワークグループでは設計最適化の課題を整理し、競争領域と非競争領域の区別を行って、共通化することによって設計効率が向上する部分の仕様を策定する作業を行っている。
2.4.1.1.5 LPB 相互設計の効果
LPB が相互に協調して設計すべき部分の一例として電源網の設計がある。LPB 上の電源網：Power
Delivery Network（以下 PDN）（図‐1）はノイズを小さくする為にインピーダンスを下げるよ
うに設計をする。LPB 各部に存在するインダクタンス成分とキャパシタンス成分により共振が起こる。共振が発生する周波数ではインピーダンスが極端に大きくなる。すなわち LPB 各部のPDN モデルを正確にシミュレーションに反映しないと全体の PDN の設計が正しく出来ない（図‐2）。このシミュレーションを実行するためには LSI の PDN 等価モデル、パッケージやボードの形状情報、構成材料の電気特性、構成部品の等価モデルなど様々な情報を揃えなければならない。この際に LPB の各部分の設計情報の書式や仕様の違い、必要パラメータが共有されていない事などが効率的な設計が出来ない要因となっている。
このように、シミュレーションをとりまくモデルやインターフェースの方法・形式は定まったものが無く、セットアップにかかる時間とコストは膨大であり、LPB が協調する障壁となっている。
JEITA では協調設計環境の効率的な構築を可能とするインターフェース方法を模索する為に
LPB 相互設計 WG を設置し活動している。

－ 32 －

2.4.1.2 LPB 相互設計解説
2.4.1.2.1 LPB 相互設計 WG の目的とゴール
１、LPB が協力しあって設計を行う為の課題を抽出しその分析を行いソリューションの提案を行う。
２、具体的には LPB 全体での接続記述、形状情報、解析設定条件に着目し、それらの定義や書式等の検討を行い提案を作成する。
３、提案内容は公開し普及を図る
４、これにより日本のエレクトロニクス製品の国際的競争力を高めることを目標とする。
2.4.1.2.2 LPB 相互設計の概念解説 ～個別設計と相互設計～
LPB 相互設計がこれまでの設計思想と異なる点を説明しておく。
2.4.1.2.2.1 従来型個別設計の概念
従来の設計手法は紙に書いたレベルの大まかなセットの製品仕様が決定されると LPB 別々に設計がスタートし、その個々分野内で最適化が行われてきた。これを個別設計という呼び方にこ
こでは定義する。個別設計においても LPB が完全に別々に設計が行われていたわけではなく当然すり合わせは行われてきたが場当たり的な確認が多く、また共通の認識も乏しいためにお互いの情報の公開・流通がし難い場合も多く、時間がかかるものであった。それでも日本企業においては LPB 各部門の設計力は高く、品質・特性といった面での差別化は図られていたといえる。しかしながら上記背景に述べたような市場要求の変化に対してこの方法では以下の問題に直面することになっている。（図‐３）
1, 全体最適化が困難
2, 設計解析の準備に時間がかかる
3, やり直しが発生し開発期間増大
4, リソースの重複－ 33 －

図‐３

従来型個別設計

2.4.1.2.2.2 LPB 相互設計の概念
個別設計の課題を克服する方法として LPB 各部門が協力しあって設計を進めるスタイルを相互設計と定義する。相互設計においては全体構想設計を十分に行い各部の設計基準を設定し、その後は個々に設計を行う。設計終了後は全体を統合したシミュレーションを行い、設計へのフィードバックを適所に行う。これにより下記の効果を期待する。（図‐４）１、全体最適化を可能にする。
２、設計・解析期間を短縮。
３、やり直しを最小に留める。
４、リソースの分担。

－ 34 －

図‐４

ＬＰＢ相互設計

2.4.1.2.2.3 EDA の面からみた LPB 相互設計
LPB 相互設計の内、EDA を使って設計検証する部分を考える
EDA が使われる工程の前段階では必ず入力データの準備がある。LPB 相互設計ワークグループの分析によると、この準備の段階において情報の流通が十分ではなかったり、書式の違いがあり、EDA のセットアップに多大な時間を要しており相互設計の実現を阻む要因のひとつになっている。LSI の設計は比較的１つの EDA ベンダツールでフロアプラン、詳細設計、検証、ECO（Engineering Change Order)でまかなわれ、工程間のやりとりも統一書式（DEF など）がある。
一方、パッケージやボードの設計では設計ツールと検証ツールは別々で、しかもツール間でデータの互換性はない。ベンダごとにもデータ書式はバラバラで、複数の EDA ツールを駆使して最適な設計環境の構築には多大な投資と開発リソースが発生する。この流通性の悪さにより最適設計の為の新規 EDA ツールを導入する動機が削がれる。また、その結果ユーザから EDA ツー
ルに対する改良要求は単一のものとなりがちで、EDA ベンダは ROI を考慮すると改良を積極的に行わないという状況も発生する。
2.4.1.2.2.4 競争領域と共通化領域
相互設計における競争領域と共通化するべき部分とを分類してみる。構想設計や設計、検証の作業は各社のノウハウなど機密内容が含まれる。それに比して EDA の入力部分は各社で共通化できる内容であり相互設計の実現を促進する効果が期待できることからこの部分について－ 35 －JEITA では共通仕様化を検討・推進することとなった。（図‐５）図‐５相互設計におけるＥＤＡ活用部分と共通化部分

2.4.1.3 LPB 相互設計共通仕様
2.4.1.3.1 課題の整理
LPB 相互設計を行おうとすると多くの問題点に直面する。
1、LPB でネットリストがバラバラ
それぞれのネットリストのやり取りの際に変換をする必要があり、煩雑な上にミスが起きやす
い。LPB が別々に設計変更を加える際に接続にフィードバックがかかり難くしばしば接続エラーが発生する。全体のネットを管理しないために全体での接続検証や機能検証など EDA を使ったアプローチが整備されない。
2、LPB で設計結果の形状データがバラバラ
LPB で設計結果の出力データフォーマットはバラバラであり、これにより解析ツールへの読み込みが一元的に出来ないために全体解析を難しくしていた。別々なフォーマットは EDA ツールに読み込む際に、EDA ツール側に複数のフォーマットに対応する機能を整備することが必要でその準備に時間とコストが発生する。それぞれの書式に対するバージョンアップも常に対応し続ける必要があり管理コストも発生し続ける。また違う書式のデータは違った付加情報を必要とし、その情報収集にも多大な時間と労力を要しているのが現状である。（図‐６）－ 36 －

図‐６

パッケージ・ボードはインターフェースが統一されていない

３、LPB の合成が煩雑
LPB は別々に設計されるためにそれぞれの繋ぎあわせでミスが生じやすい。たとえば LSI のフ
リップやローテンションでは頻繁に連絡ミスや誤解、思い込みで事故が起こる。パッケージとボード間でもその向きでミスが発生することもある。解析ツール上で LPB を合成する際には画面を見ながら手作業で位置合わせや向き合せを行なって接続するのが常識的に行われている。
これではミスは撲滅できない。
４、設計途上の設計制約の・設計結果へのフィードバックの難しさ
LPB の間で設計制約に対する考え方がバラバラで、与える情報量・質・書式に差があることがある。これらは設計途上での誤解や追加の煩雑なコミュニケーションを生み、結果として確認
待ち時間や反復的な設計やり直しによる時間のロスを生じることがある。一方、設計後も書式
式の多様性やそれに伴うインターフェースの複雑化により検証結果を設計にフィードバック
するのも煩雑となり、フィードバックを避けて問題を残したままにしたり、比較的に簡単なところにのみフィードバックすることに留まって全体の最適化が進まない状況にも陥りやすい。
（図‐７）－ 37 －

図‐７

インターフェースが統一されていないまま相互設計を行った場合の問題点

2.4.1.3.2 標準フォーマットの作成
LPB 相互設計標準フォーマットを策定した。2010 年の活動結果では下記５点を策定しＶ1.0 としてリリースをしている。
LPB-V1.0
１、ネットリスト： VerilogHDL の拡張(SPICE 制約互換）
２、階層定義情報：独自定義

XML 出力３、設計制約情報：独自定義

XML 出力５、設計結果形状情報

既存フォーマット

６、用語集
これに基づき 2011 年の活動で設計試行を行った結果、仕様の変更が必要となり改定を行っている。これを LPB-V2.0 として本レポートともにリリースする。（図‐８）
LPB-V2.0
１、プロジェクト管理 (M-Format)
２、ネットリスト（N-Format)
３、コンポーネント（C-Format)
４、デザインルール（R-Format)
５、ジオメトリ（G-Format）
６、用語集
LPB-1.0 から LPB-2.0 への大きな変更点は、開発プロジェクトにおいてそれぞれのインターフ
ェース標準フォーマットの履歴を管理する「プロジェクト管理」フォーマットの追加と、「階層定義」「設計制約」に記載される内容を大幅に改定し、「コンポーネント」「デザインルール」－ 38 －

に仕分けなおしたことである。

図‐８

ＬＰＢ標準フォーマット

各標準フォーマットの詳細についてはインターフェースフォーマットＳＷＧの活動報告の章を参照。
プロジェクト管理フォーマット： 製品の開発プロジェクトの中では LPB それぞれに標準フォーマットに沿ってインターフェースファイルが準備されるが、それぞれの設計工程の最適化や改変によりインターフェースファイルも逐次アップデートされる。LPB 相互に連絡なしにファイルをアップデートすると設計結果に不整合がおこりミスややり直しの原因となる。システム全体でインターフェースファイルのバージョンを管理する目的でそれぞれのバージョン名を記述する。
ネットリスト：LPB 全体での接続管理を目的とし、将来 LPB 全体の接続検証や機能検証ができる EDA 環境の開発が促進されることを狙って Verilog-HDL を基本ネットリストとした。形状情報と完全に分離した接続情報に徹して階層構造にも柔軟に対処が可能である。弱点としては電源グランドのネットがないことへの対処と、パッケージ・ボードの検証に使われている SPICEとの互換性を持たなければならない。これらにより、LPB 共通仕様では Verilog-HDL の書式に電源グランド端子を追加したり、SPICE におけるピン並びに制約と同じ制約を課す拡張仕様が加えられている。

－ 39 －

コンポーネント ： コンポーネントファイルは LPB 各部の設計結果をつなぎ合わせる場合の部品の物理的な形状、接続位置・方向、設計上の制約を定義する。流通している同様なフォー
マットで必要となる情報がすべて包含されている書式がないため、本 WG で独自に書式を制定した。EDA ツールへの読み込みを簡単にするために XML の書式を採用している。
デザインルール：

LPB 各部の設計ルールを記述する。ライン、ＶＩＡやスペース、走行性をあらわす。解析のセットアップの為の材料物理特性や詳細断面構造もあわせて定義する。流通している同様なフォーマットで必要となる情報がすべて包含されている書式がないため、本WG で独自に書式を制定した。EDA ツールへの読み込みを簡単にするために XML の書式を採用し
ている。
ジオメトリ

：

ジオメトリは設計結果を解析環境に渡す際の書式を定義する。各層ごとの 2次元図形と、ＶＩＡ，Ｂｕｍｐ，ＢｏｎｄＷｉｒｅの 3 次元的情報、２次元情報を積み上げて立体構造にするための層構造（縦方向の寸法）などと記述する。テキストでの表現が必須であり、シンプルでかつある程度の精度をもった書式が必要である。これは独自の書式の開発は困難であることから EDA ベンダが提供した書式(XFL)を採用している。
用語集：

LPB 各部の設計文化の違いにより同じ物理形状、材料などに対して別の表現をすることがある。たとえば Via は Via と呼ばれるだけではなく PTH など製造方法を表した表記がされることがある。この LPB 共通仕様の中では基本的にひとつの設計要素は１つの表記をする
よう言葉を定義している。

2.4.1.3.3 LPB 相互設計標準フォーマットにより期待する効果
統合構想設計環境構築の可能性と検証結果のフィードバックの適切な適用
共通仕様ができると全体での情報伝達が容易になり、より早い段階での全体設計構想を練ることができることが期待される。全体構想設計が行われて、LPB 各部の設計仕様が詳細設計前に明確化されることにより各部の個別の設計はやり直しの少ない短期間の設計完了が期待される。また解析も全体を見越した検討が可能となり、スムースにできれば解析にかける時間も取れるようになり吟味した設計フィードバック案が作成できる。また、構想設計と統合解析の関係が出来上がっていると、設計のフィードバックは LPB どの部分に適用するべきかを考察した上で行えるようになり全体最適化が促進されることが期待される。EDS フェア 2011Nov.でパネル討議を行った結果、半導体側からの期待値として設計前半の全体設計構想の部分を主導し、設計最適化を促進したいというコメントがあった。一方セット側のコメントとしては後半の統合検証がやりやすく、効率的に解析かつ、解析の項目を増やしてしっかりやり製品の品質保障責任を果たせることを期待している。この設計スタイルが定着すると LPB の水平分業だけではなく、半導体とセットの開発分担という縦の分業も促進される。（図‐９）－ 40 －

図‐９インターフェースフォーマットを整理したＬＰＢ相互設計

この構想の元、LPB 相互設計共通仕様の効果を可視化する。縦方向を時間軸とみなして各工程の相対的な工程期間を示す。（図‐１０）

図‐１０ＬＰＢ相互設計の効果－ 41 －

従来の個別設計に比較して構想段階と分析・フィードバックの段階に時間をかける代わりに実際の設計期間を短縮する。これらによりコスト・性能のバランス最適化と設計品質の向上を狙う。今まで時間のかかっていた設計・解析の準備にかかる時間も短縮する。これらにより全体の開発期間を短縮可能とし、完成品での不具合を減少させ結果として市場投入を早める。

2.4.1.4 LPB 相互設計ワークグループ活動
2.4.1.4.1 構成メンバー（表‐１）
2010 年

１６社／２０名＋特別委員 3 名

客員１大学／1 名2011 年

１７社／２３名＋特別委員 2 名

客員１大学／1 名（2011 年８月現在）

2011 年度メンバー
主査：福場義憲／（株）東芝
お名前
福場義憲
大槻隆志
三浦一成
市川浩司
津田剛
金子俊之
吉田敦史
大坪祐司
古賀一成
青木孝哲
岡野資睦
冨島敦史
林靖二
田中修治
濱田誉人
片平孝祥
斉藤義行
澤田修
坂田和之
楠本学
木村吉志
小澤要
中川裕之
伊与部 信二
永野民雄
須藤俊夫
小島智
今井浩司

表‐１

副主査：大槻隆志（株）リコー

会社・学校
（株）東芝
（株）リコー（株）ジーダット（株）デンソー（株）デンソー（株）トッパンNECサーキットソリューションズ（株）リコー
（株）図研
（株）図研
（株）東芝
（株）東芝
（株）東芝
キヤノン（株）
ソニー（株）
ソニー（株）
ノキア・ジャパン（株）
パナソニック（株）
メンターグラフィックス・ジャパン（株）
ルネサスエレクトロニクス（株）
日本電気（株）
富士通セミコンダクター（株）
富士通セミコンダクター（株）
富士通ＶＬＳＩ（株）
ＤＳＭソリューションズ(株）ＳＴＡＲＣ
芝浦工業大学ＮＥＣシステムテクノロジー（株）
（株）東芝

役職
主査
副主査
委員
委員
副委員
委員
副委員
委員
副委員
副委員
副委員
副委員
委員
委員
副委員
委員
委員
委員
委員
委員
委員
副委員
副委員
特別委員
特別委員
客員
オブザーバー
オブザーバー

ＬＰＢ相互設計ワーキンググループメンバー（２０１１年度）

2.4.1.4.2 活動内容
ワークグループ内で 3 つのサブＷＧを構成して活動をしている。
①インターフェースフォーマット SWG
各設計フェーズ、あるいは解析において必要となる項目と情報の洗い出しと整理、さらに、洗－ 42 －

い出した項目や情報が既存フォーマットで表現可能かどうかを調査し、それを元にインターフェースフォーマットとしての共通仕様案を策定することを目的とする。
②企画・広報 SWG
本 WG の活動内容を公開することを目的として活動しており、SDF や EDS フェア特設ステージの企画などを行う。
③2010 年ファレンスフローSWG、2011 年 LPB 共通フォーマット適用方法 SWG
標準的な LPB 相互設計フローを定義し、このフローにおける共通インターフェースフォーマッ
トの活用方法を提案する。2011 年度は標準フォーマットを使った設計試用を行い、効果の確認
やフォーマットへのフィードバックを行う。
以上、3 つの SWG が協力しあって効率的な LPB 相互設計環境の構築を可能とするインターフェ
ースフォーマット案を検討している。
議論のフェーズを次の 4 段階で行った。
１、抽出フェーズ
２、調査分析フェーズ
３、仕様作成フェーズ
４、評価・公開フェーズ
8 回の本会の間に分科会、サブＷＧの活動を多数行い仕様をまとめ、本会議にて審議決定を行った。（図‐１１）

図‐１１

ＬＰＢ相互設計ワーキンググループ活動記録（２０１１年度）

本年度は当初の活動計に対し、期中の活動の追加が多数あり活発であった。（上図参照）－ 43 －

2.4.1.4.2 活動内容のダイジェスト

LPB 独自のホームページ作成・公開



適用事例作成

６月１日最先端実装技術シンポジウム発表2010 日経技術年鑑に投稿



集中討議を実施１０月２１日２２日

LPB-V1.0 ダウンロード開始

LPB 標準フォーマットを用いた相互設計トライアル

日経エレクトロニクス２０１２年２月８日号に転載
設計事例をまとめ EDS フェアでの発表の準備を行った。
EDS フェア November にて特設ステージ実施 １１月１７日



SDF2011 にて LPB 相互設計ワークグループ活動を発表 １１月１７日



EDA ベンダ向け LPB 相互設計セミナー実施

フォーマットの大幅見直しにより LPB-V2.0 を作成。ダウンロード開始 ４月１日

３月１４日

以降サブワーキンググループごとの活動報告
2.4.2 ＬＰＢ相互設計ＷＧインターフェースフォーマットサブワーキンググループ
2.4.2.1 目的
LPB(LSI-Package-Board)相互設計ワーキンググループで、LPB を統合的に扱う設計環境の実現に向け、その課題の分析をする中で、LSI、Package、Board の設計・解析で扱うツールが異なり、データフォーマットが異なること、更に、Package、Board の設計・解析環境では、EDA ベ
ンダ間でデータフォーマットが統一されていないため、必要情報が揃わない、設計・解析のセットアップに膨大な時間とリソースがかかる、結果が共用できない、といった課題が明らかになった。そこで、本年度は、昨年度までに作成したフォーマットを使って、各社の適用事例を元に、LPB 標準フォーマットの普及に向けて、改善・修正し、Ver2.0 をリリースすることを目的に活動を行った。
2.4.2.2 活動内容
今年度は、昨年度検討した LPB 標準フォーマット Ver1.0 の検証を適用事例サブワーキンググ
ループと共同で実施した。適用事例の内容については、適用事例サブワーキンググループから報告するとして、ここでは、適用事例検討後に改善・修正した LPB 標準フォーマット Ver2.0の内容について紹介する。この LPB 標準フォーマット Ver2.0 は、①プロジェクト管理、②ネ－ 44 －

ットリスト（N-Format）、③コンポーネント（C-Format）、④デザインルール（R-Format）、⑤ジオメトリ（G-Format）の５つのファイルで構成されている。また、今年度の活動の成果として、LPB 標準フォーマット Ver2.0 の策定を行い、フォーマット普及に向けて有用な知見を得た。
プロジェクト管理

添付資料：04-3-02_LPB_M-Format_Ver_2_0.pdf①目的：本プロジェクトで使用している各フォーマットファイルとの対応付けをする。また、各フォーマットファイルの更新状況を把握し、LSI-PKG-PWB の階層間から入手するフォーマ
ットファイルを管理する。さらに、参照ファイル（IBIS モデル等）との関連付けも行う。
②使用メリット：LSI-PKG-PWB 間の階層間で統一された各フォーマットファイルをやり取りする場合に、本ファイルにて更新履歴の把握ができる。また、階層内で設計を進める場合でも、制約内容等の更新履歴が把握できる。
③フォーマット：流通性の高い既存フォーマットが無いため、XML ベースの独自フォーマットとした。
ネットリスト（N-Format）

添付資料：04-3-01_LPB_N-Format_sample_verilog.txt①目的：LSI-PKG-PWB 全体の論理接続チェック(LVS）、接続仕様を定義する。また、信号だ
けではなく、電源 GND 端子の接続関係も明確にする。
②使用メリット：LSI-PKG-PWB の各階層で別々の設計データを持っていると各端子の接続が明確にならないが、ネットリストにて階層間の端子接続関係を明確に定義する。これにより、
階層間をまたぐネットに対して、解析ツールで個別に設定する手間を省く。
③フォーマット：流通性の高い既存フォーマットを調査した結果、Verilog-HDL（IEEE1364）の書式が最も要求を満たす結果となった。ただし、SPICE 記述でのネットリストへの変換も考慮し記述方法には制限を付ける。また、不足している電源系の記述については、信号として表現し、Verilog-HDL として矛盾のない方法として、それが電源であることが分かる属性
をコメントとして追記することとしている。
＜電源ネット記述＞
・ポートは「input」、ネットは「wire」
・コメントのキーワードは「PG_NET」
・記述例：input VSS, VSS1;* PG_NET VSS */コンポーネント（C-Format）添付資料：04-3-03_LPB_C-Format_Ver_2_0.pdf①目的：LSI-PKG-PWB の階層間を接続する端子情報、信号遅延等の制約事項を定義する。また、階層間で端子における信号遅延等の設計状況の提示を行う。
②使用メリット：統一されたフォーマットで LSI-PKG-PWB の各階層間で、接続端子情報をやり取りできるので、誤解や確認漏れ等の作業ミスの発生を避けることができる。さらに、設計状況を LSI-PKG-PWB の各階層間で共有できるので、LPB のどの設計に対して調整を行うか
事前に検討を行うことが可能となる。
③フォーマット：流通性の高い既存フォーマットが無いため、XML ベースの独自フォーマットとして作成した。
デザインルール（R-Format）添付資料：04-3-04_LPB_R-Format_Ver_2_0.pdf－ 45 －

①目的：デザインルール（ライン/スペースやビア形状等）、層構成、解析セットアップ情報（物性値、詳細断面構造）を定義する。
②使用メリット：解析条件を LSI-PKG-PWB 間で事前検討を行うことが可能となる。また、デザインルールの条件緩和検討など、LSI-PKG-PWB 間で制約事項の必要性と緩和によるメリットとのトレードオフを事前検討することが可能となる。
③フォーマット：流通性の高い既存フォーマットが無いため、XML ベースの独自フォーマットとして作成した。
ジオメトリ（G-Format）添付資料：04-3-05_LPB_G-_Format.pdf①目的：PKG、PWB の設計結果を電気的特性などの解析環境に渡す際の書式を定義する。基
本的には、各層ごとの 2 次元図形、VIA/Bump/Bond Wire の 3 次元的情報、層構造を定義する。
②使用メリット：共通フォーマットなので、LSI-PKG-PWB の階層や、ツールに依存しない。
また、形状データの共有化が可能となる。
③フォーマット：解析ツールへの共通・中間ファイルとして用いることを目標に、既存フォーマットを調査した結果、Apache 社の解析用ファイル（PCB/Package Data Exchange File
(XFL) Format）が最も要求仕様を満たす結果となった。
成果の詳細は本アニュアルレポートの付録に掲載した。
2.4.2.3 参加メンバー
リーダー

金子

俊之

㈱トッパン NEC サーキットソリューションズ

サブリーダー

吉田

敦史

㈱リコー

メンバー

青木

孝哲

㈱東芝セミコンダクター＆ストレージ社

同

小澤

要

富士通セミコンダクター㈱

同

木村

吉志

富士通セミコンダクター㈱

同

濱田

誉人

ソニー㈱

同

永野

民雄

㈱半導体理工学研究センター

同

大坪

祐司

㈱図研

同

古賀

一成

㈱図研

2.4.3

ＬＰＢ相互設計ＷＧ適用事例サブワーキンググループ

2.4.3.1 目的
LPB フォーマットの有効性確認および課題抽出を行い、フォーマットの問題点をフォーマット
SWG へフィードバックする。
2.4.3.2 活動内容
コントローラとメモリ間の DDR 配線をモチーフに、LPB フォーマットの有効性を検証した。具
体的には、－ 46 －

・ドキュメントで提供される LSI・パッケージ情報から Board 設計する方法（従来型）
・LPB フォーマットを用いて LSI・パッケージ設計された情報から Board 設計する方法（LPB型）の 2 通りの設計を SWG メンバーが分担して行なった。（図‐１２）
分析として
・設計時間
・データ受け渡しの精度
・データの質を中心に、従来型と LPB 型の比較検討を行なった。
なお、設計難易度が変わっても LPB 型が有効に機能するか調べるために、コモディティ（貫通基板）と軽薄短小（Build-up 基板）の 2 通りの DDR 配線の設計を行なった。図‐１２はそのサンプルである。

図‐１２

適用事例に用いたサンプル－ 47 －

2.4.3.3 活動実績
図‐１３は各設計を担当した SWG メンバーである。

図‐１３

各設計を担当した SWG メンバー

SWG 会議は計 5 回開催し、各会議では設計の進捗報告および LPB 型の有効性および課題について議論を行なった。
その結果、従来型の設計は、・人為的ミスの発生リスクが高い（あいまいさが原因）
・資料作成に時間を要する
・設計前の全体最適化が困難
・解析までに時間がかかる（LPB の接続確認が困難）
ことが改めて確認され、一方、LPB 型は・フォーマットに記載する為、定義の「あいまいさ」が排除
・EDA ツールが対応すればフォーマット出力が容易
・EDA ツールが対応すれば構想設計検証が容易になり、設計前に全体最適しやすい・EDA ツールが対応すれば LPB モデルの作成が容易であることが検証された。
なお、これらの内容は平成 23 年 11 月 17 日(木)に開催された EDSFair2011Nov.にて、LPB 相互
設計セミナーの中で報告を行なった。詳細は添付資料（発表資料）04-3-07_EDSF_nov_LPB.pdf
を参照のこと。

－ 48 －

2.4.3.4 参加メンバー
リーダー

岡野 資睦

株式会社東芝 デジタルプロダクツ&サービス社

サブリーダー中川 祐之

富士通 VLSI 株式会社

メンバー

市川 浩司

株式会社デンソー

メンバー

大槻 隆志

株式会社リコー

メンバー

齋藤 義行

パナソニック株式会社

メンバー

林 靖二

キヤノン株式会社

メンバー

冨島 敦史

株式会社東芝 セミコンダクター＆ストレージ社

メンバー

田中 修治

ソニー株式会社

メンバー

古賀 一成

株式会社図研

メンバー

三浦 一成

株式会社ジーダット（SWG メンバーでは無いが適用事例の各設計でご協力いただいた方々）
メンバー

小澤 要

富士通セミコンダクター株式会社

メンバー

木村 吉志

富士通セミコンダクター株式会社

メンバー

津田 剛宏

株式会社デンソー

メンバー

吉田 敦史

株式会社リコー

メンバー

金子 俊之

株式会社トッパン NEC サーキットソリューションズ

メンバー

青木 孝哲

株式会社東芝 セミコンダクター＆ストレージ社

メンバー

濱田 誉人

ソニー株式会社メンバー

伊与部 信二DSM ソリューションズ株式会社

メンバー

関口 聡

DSM ソリューションズ株式会社

2.4.4

ＬＰＢ相互設計ＷＧ企画・広報サブワーキンググループ

2.4.4.1 目的
LPB 協調設計環境に関わる活動内容の広報
2.4.4.2 活動内容
「協調設計が日本の製品を変える！」というスローガンのもと、これまでにない規模の JEITA
委員 25 人余りの活動内容を、日々、協調設計における課題にチャレンジしている第一線関係者に向けて、いかにその必要性を認識してもらい、日本の進むべき方向性が１つに向かってい
くことが出来るよう、さまざまな方法でその普及に努めることを活動の中心とする。
具体的な活動内容
1.

JEITA の企画運営する EDSFair への出展企画

2.

EDA ベンダー向け LPB 相互設計セミナー企画/実施

2.4.4.3 活動実績


2011/11/16～18 に開催された EDSFair の LPB 協調設計の特設ステージにて、第一部：「LSI
パッケージボードの相互設計のための共通企画とその活用方法」、第二部：「LPB 共通フォーマットの実施例に対する論評と普及活動」の 2 部構成で９０分に及ぶ熱いディスカッシ
－ 49 －

ョンが行われた。結果として、聴講者 120 名と盛況なステージとなった。
関連 URL1:
http://www.edsfair.com/special/stage.html（セッション２）
資料：http://www.edsfair.com/pdf/eds11nov_sp02.pdf
関連 URL2：http://techon.nikkeibp.co.jp/article/NEWS/20111107/200654/（注）登録制サイトの為、別途 ID,パスワードの設定が必要な場合があります

EDSFair で行われたシステム・デザイン・フォーラム 2011 「EDA 標準化動向や国際半導体
ロードマップの設計技術などを紹介」にて発表、多くの来場者の関心を集めることが出来た。

関連 URL3：
http://www.edsfair.com/special/stage.html（システムデザインフォーラム）資料：http://www.edsfair.com/pdf/eds11nov_sp04_3.pdf（注）登録制サイトの為、別途 ID,パスワードの設定が必要な場合があります
上記 URL3 の PDF:添付資料
04-3-08_SDF2011 発表資料.pdf

JEITA LPB 相互設計 WG の Web ページを公開

関連 URL4:
http://www.jeita-edatc.com/wg_lpb/home/purpose.html
日経 BP 発行「半導体技術年間」発刊
・ P195 より 12 ページ「第５章 実装設計／熱設計：LSI・パッケージ・ボードの相互設計を支援する標準規格」
・日経エレクトロにクス 2012 年 2 月 6 日号に転載


EDA ベンダー向け LPB 相互設計セミナーを、2012/3/14 に JEITA 大手センタービルにて開催した。
標準フォーマット普及の為に、EDA ベンダー各社に対してフォーマット概要を説明し、本フォーマット採用によるメリットを理解していただき、その導入を促すことを目的とした。
当日の発表内容は以下の通り


JEITA LPB 相互設計ワーキンググループの活動内容について



相互設計の課題とソリューション



LPB 標準フォーマットの概要



LPB 標準フォーマットのメリット－ 50 －



今後のサポート

22 社 1 大学から 32 名の出席者を迎え、活発なディスカッションを行った。
フォーマット自体に関しては原則公開とし、導入に向けて具体的に検討するベンダーに向けては、サンプルフォーマットを提供する。
セミナー募集資料：添付 04-3-10_LPB_EDASeminar_Guide&Form.pdf
当日使用資料：添付 04-3-09_LPB_EDA ベンダセミナー.pdf

2.4.4.4 広報メンバー
リーダー

楠本

学

日本電気（株）

サブリーダー澤田修

メンター・グラフィックス・ジャパン（株）

メンバー

大坪

祐司

（株）図研

メンバー

齋藤

義行

パナソニック（株）

メンバー

坂田

和之

ルネサスエレクトロニクス（株）

EDA セミナー企画委員会メンバー及び発表者（広報メンバー以外）
リーダー

冨島

敦史

（株）東芝セミコンダクター＆ストレージ社

メンバー/発表者 津田

剛宏（株）デンソー

メンバー

小澤

要

富士通セミコンダクター（株）

メンバー

田中

修治

ソニー（株）

メンバー

林

メンバー

伊与部

発表者

大槻

隆志

（株）リコー

発表者

青木

孝哲

（株）東芝セミコンダクター＆ストレージ社

発表者

金子

俊之

（株）トッパン NEC サーキットソリューションズ

発表者

福場

義憲

（株）東芝セミコンダクター＆ストレージ社

靖二

キヤノン（株）信二

DSM ソリューションズ（株）－ 51 －

３．各種イベント(主催／協賛)報告

3.1 Electronic Design and Solution Fair 2011 November (EDSFair2011Nov.)
一般社団法人 電子情報技術産業協会（JEITA）は、2011 年 11 月 16 日（水）～18 日（金）の 3 日間、パシフィコ横浜にて、半導体に関連する設計、製造技術の専門性の高い情報を一堂に集めた展示会「Electronic Design and Solution Fair 2011 November (略称: EDSFair2011Nov. )」を開催した。
12 回目となる今回は、日本のエレクトロニクス産業が将来発展していくためには、ハードウェア、システ
ム、ソフトウェアの設計を融合させていかなければならないとの思いから、社団法人組込みシステム技術協会が主催する｢Embedded Technology (組込み総合技術展)｣との同時開催とした。会期も例年の 1 月から11 月に変更し、ハードウェア開発からシステム設計・ソフトウェア開発まで、最適なテクノロジとソリューションが集約された複合展示会として開催した。
出展社数は、80 社／団体、来場者 6,189 人であった。同時開催した ET の来場者数は 22,349 名であった。
今回の EDSFair は、本年 2 回目の開催ということもあり、1 月に開催した EDSFair2011 のキャッチフレ
ーズ ｢設計維新！｣ を引継ぎ、「いざ開国！～維新から開化へ～」をキャッチフレーズに、世界最先端技
術・サービスの展示・セミナーを開催するとともに、毎回好評の特設ステージでの設計者向けのオープン
セッション、国内外のベンチャー企業を集めたゾーン設置や新興ベンダのガイド・ツアー、多彩なコンファレンス等を展開し、広く情報発信を行った。
2 日目の 11 月 17 日には、今回の同時開催を象徴する共同企画セッションとして｢ここまで来た！仮想システム開発環境とソフトウェア開発環境。日本のモノづくりはこう変わる！～三本の矢、ソフトウェア/シス
テム/半導体開発をシームレスに統合！～｣と題し、開発サイドとソリューションサイドの講演、それに続くトークセッションからなるパネルを実施した。EDSFair、ET 双方から 242 名の聴講者を集めた。
特設ステージは例年会場内に設けたオープンステージでの実施であったが、今回は場所の関係でアネック
スホールでの実施となった。3 日間に渡り 1 日 1 セッション計３セッションを実施した。EDA 分野の代表的な国際学会での技術トレンドを紹介するセッション、本年 1 月に開催した LSI・Package・Board 相互
設計セッションの続編として、EDA-TC で提案している共通フォーマットを使用した設計事例紹介のセッ
ション、今回で 3 回目となる設計者セッションの 3 つを実施し、合わせて 268 名の聴講者を集めた。
また、エンジニアが注目する最新技術やトピックスに関する展示をまとめた特別ゾーンとして、普段接することが少ない国内外のベンチャー企業のソリューションを集めた「新興ベンダエリア」、産学官の技術交流を深める大学の研究発表の場となる「ユニバーシティ・プラザ」、さらには、EDA 開発に携わる国内のベンチャー企業が一同に集結し、日本企業ならではの「ものづくり力」を活かした技術や製品をアピールする、「JEVeC ビレッジ」を設置した。特に、新興の企業の見学を希望する来場者に向けては、日本の設計技術・EDA 技術の第一人者が、メインステージで新興企業の主要な技術を紹介後、ブースへ同行訪問
し各社の技術紹介・質疑応答をサポートする「新興ベンダ・ガイド・ツアー」を実施した。

－ 52 －

3.1.1 EDSFair2011November の概要
・ 名称：Electronic Design and Solution Fair 2011 November(略称：EDSFair2011 Nov.)

・ 同時開催：Embedded Technology 2011(組込み総合技術展)
・ 開催期間：2011 年 11 月 16 日（水）～11 月 18 日（金）

3 日間

10：00～17：00（17 日のみ 18：00。17：00～18：00 ワインの夕べ）
・ 場所：パシフィコ横浜（展示ホール、アネックスホール、会議センター）・ 主催：一般社団法人電子情報技術産業協会（JEITA）
・ 協力：Electronic Design Automation Consortium（EDAC）
・ 後援：経済産業省、アメリカ合衆国大使館、外国系半導体商社協会（DAFS）、横浜市（順不同）
・ 協賛：社団法人組込みシステム技術協会（JASA）、社団法人電子情報通信学会（IEICE）、
一般社団法人情報処理学会（IPSJ）、社団法人日本電子回路工業会（JPCA）（順不同）
・ 運営：一般社団法人日本エレクトロニクスショー協会（JESA）
・ 入場：全来場者登録入場制（当日登録：入場料 1000 円、事前登録、招待券入場：入場無料）
・ キャッチフレーズ：「いざ開国！～維新から開化へ～」
3.1.2 開催概況
① 来場者数：6,189 名（前回 8,016 名）② 出展者数：80 社/109 小間（118 社/199 小間）③ 出展者セミナー：93 セッション、延べ聴講者数 1,754 名（82 セッション、延べ聴講者数 2,491 名）④ ユニバーシティ・プラザ：5 大学研究室（前年 8 大学研究室）⑤日別来場者数
11/16 *晴れ

11/17 *晴れ

11/18 *晴れ合計

EDSFair 来場者数

1,489

2,360

2,340

6,189

ET 来場者

6,772

7,685

7,892

22,349

合計

8,261

10,045

10,23228,538(参考)EDSF2011 来場者数

1/27

1/28

合計

3,856

4,160

8,016

⑥来場者業種内訳
2011 年 11 月

2011 年 1 月

偏差

半導体・電子部品メーカ部門

43.8%

43.8%

0%

機器メーカ部門

26.1%

25.9%

0.2%

設計関連サービス

10.7%

9.6%

1.1%

ツールベンダ

8.6%

5.4%

3.2%

商社・営業

4.4%

5.1%

-0.7%

その他

6.5%

10.2%

-3.7%

－ 53 －

⑦過去からの来場者数推移
初日

2 日目

3 日目

2011 年(11 月)

1,489 名2,360 名2,340 名2011 年

3,856 名

4,160 名

8,016 名2010 年

4,288 名5,012 名9,300 名2009 年3,953 名5,164 名

9,117 名2008 年

4,604 名5,827 名

10,431 名

2007 年

4,956 名6,180 名

11,136 名

2006 年

5,006 名5,997 名11,003 名

2005 年

5,066 名6,087 名

11,153 名

2004 年

4,764 名

6,023 名10,787 名

2003 年5,095 名6,445 名

11,540 名

2002 年

4,324 名6,227 名10,551 名

2001 年

5,048 名6,839 名11,887 名

開催年

合 計
6,189 名⑧来場誘致策
１．広報活動
１－１．報道発表(リリース配信)－EDSFair・ET 同時開催リリース(3/3)－出展者募集開始リリース(4/6)－入場事前登録開始リリース(9/13)－開催告知/取材誘致リリース(11/14)－プレスルーム設置(11/16～18)－終了報告リリース(11/18)
１－２．プレス登録数－110 名（35 名：EDSF2011、37 名：EDSF2010）ET とプレスが重なり登録数が増加
２．宣伝活動
２－１．EDSFair データベースへのメール配信－過去の来場者および、EDSFair2011Nov.の事前登録者に向け｢EDSFair OFFICIAL
MAIL NEWS｣を配信。
－5 月 17 日の 8,365 件配信から 11 月 18 日の 8,933 件配信まで総計 11 回配信。
２－２．PR ツールの作成－案内状（和文、英文）－会場案内図３．公式 Website
３－１．公式 Website（http://www.edsfair.com）－閲覧数：

37,073３－２．Online Members Site（https//regist.jesa.or.jp/edsfair-regist/index.php）－ 54 －

－事前登録期間：

9 月 13 日～11 月 18 日

－登録者数合計：

17,259 名

４．ワインの夕べ
日時：

11 月 17 日(木)17：00－18：00

ET フェスタに

併せて開催
場所：

会場内ラウンジ⑨来場傾向
今回から 3 日間の開催にも関わらず、来場者数は前回比 23%減と大幅に減少し、ピークであった 2001
年の半分程度にまで落ち込んだ。今回の特殊要因としては、3 月の東日本大震災、欧米のソブリン問
題、タイの洪水などにより経済情勢が非常に悪かったこと、今年 2 度目の開催となり予算の問題で出展できない EDA ベンダが多数存在し、出展者数が少なかったことなどが考えられる。また、出展者の減少により、予算的に厳しい状況となり、来場誘致活動や魅力的なイベントの実施が大きく制限されてしまったことにも一因があると思われる。その一方で半導体ベンダ、EDA ベンダの減少が継続的に続き、プレイヤーが減少していることも底流にある。今回は ET との同時開催という複合展示会に向けた過渡期であり、次回の EDSFair で真価が問われる。

－ 55 －

3.1.3 出展カテゴリー
ハードウェア・ソリューション
システム LSI

LSI テスト、計測器

ASIC/ASSP

LSI テスタ

MPU/MCU/DSP

PCB テスタ

FPGA/PLD デバイス

計測器

その他

その他

ハードウェア開発環境(EDA)

IP コア、マクロ、セルライブラリ
IP コア、マクロ、セルライブラリ

LSI 設計関連ツール：
システムレベル設計(RTL より高位)

組込みプロセッサ開発環境

論理設計(RTL～ネットリスト)

リコンフィギャラブルプロセッサ

論理検証

ICE

アナログ設計・検証

デバッカ

レイアウト

マイコン CASE

レイアウト検証・解析

コンパイラ/クロスコンパイラ

LSI 信号解析

シミュレータ

テスト設計(DFT/BIST/ATPG/など)

ハード・ソフト協調設計環境

DFM 関連(OPC/RET/PSM/LRC/TCAD/など)

その他

ASIC プロトタイピング

設計サービス関連
デザインセンタ

その他

設計サービスPCB/SIP 設計関連ツール：
回路図作成

設計コンサルティング

アナログ設計・検証

試作・製造

レイアウト

IP 流通サービス

SI/PI/EMC 解析

その他

電磁界解析

設計インフラ(WS/PC、ネットワーク)
設計インフラ(WS/PC、ネットワーク)

熱解析
その他

設計データ管理ツール
設計データ管理ツール

その他

その他

ソフトウェア・ソリューション
組込み OS

マスクメーカ、ファウンダリメーカ
マスクメーカ、ファウンダリメーカ

デバイスドライバ
ファームウェア

大学(研究室)、コンソーシアム
大学(研究室)、コンソーシアム

ミドルウェア
仮想開発環境・技術

PR 関連
出版物

その他

その他

－ 56 －

3.1.4 出展者一覧
IBIS Quality Framework

兼松エレクトロニクス(株)(JEITA/EC センター EDA 標準 WG)

カリプト・デザイン・システムズ(株)(株)アイヴィス

GLOBALFOUNDRIES

アットデザインリンクス(株)（グローバルファウンドリーズ・ジャパン(株)）Accelicon Technologies, Inc.

CyberTec(株)アトレンタ(株)Jasper Design Automation(株)アプリスター

サイバネットシステム(株)The DINI GroupCM エンジニアリング(株)アルデック・ジャパン(株)スプリングソフト(株)イノテック(株)タナーリサーチジャパン(株)Arteris Inc.

Dorado Design Automation, Inc.

Calypto Design Systems, Inc.

NANGATE

Duolog Technologies Ltd.

日本イヴ(株)カーネロンシリコン(株)日本シノプシス合同会社

Menta S.A.S

NIMBIC, INC. (Formerly PHYSWARE, INC.)(株)モーデック

Berkeley Design Automation, Inc.

Target Compiler Technologies N.V.

パルシックジャパンリミテッド

TowerJazz （ Tower Semiconductor Ltd. Jazz(株)半導体理工学研究センター（STARC）

Semiconductor Inc.）

フォルテ・デザイン・システムズ(株)TranSwitch Corporation

富士通(株)(株)エーイーティー

プロプラスデザインソリューションズ(株)AWR Japan(株)MunEDA GmbHATE サービス(株)メンター・グラフィックス・ジャパン(株)エートップテック（株）

Real Intent, Inc.

カーボン・デザイン・システムズ・ジャパン（株）
新興ベンダエリア(株)エイアールテック(株)日本サーキット

神戸大学 工学部 永田研究室

Blue Pearl Software, Inc.

広島大学 先端集積システム工学研究室

マジレム・デザイン・サービス社

サーキットストラ

テクノロジーズ社

シグナル・プロセス・ロジック(株)MathWorks Japan
Methodics, Inc.

テラダイン(株)DOCEA POWER(株)エッチ・ディー・ラボ
JEVeC ビレッジ
アートグラフィックス(株)アストロン－ 57 －

ケイレックス・テクノロジー（株）

プロトタイピング・ジャパン(株)（株）Trigence Semiconductor

KAISemi, Inc.

(株)ジーダット

CAST, Inc.

(株)ジェム・デザイン・テクノロジーズ

IRIS Technologies, Inc.

(株)数理システム(株)クレディスト

TOOL（株）エイシップ・ソリューションズ(株)ユーフォニック・テクノロジー(株)WIZnet Co.LTD.

ユニバーシティ・プラザ
愛媛大学

樋上・高橋研究室

北九州市立大学
九州工業大学
広島大学

情報メディア工学科

マイクロ化総合技術センター

大学院

早稲田大学

梶谷研究室

工学研究科

中村研究室

アルゴリズム論研究室

情報生産システム研究科（50 音順）3.1.5 出展傾向
出展者数は 80 社(新規出展企業７社)であった。前回から大幅減となり、これまでで最も少ない出展者数、小間数となった。これは今回の EDSFair が今年 2 回目で予算の確保ができなかった EDA ベンダが何社もあったこと、
中小 EDA ベンダが大手 EDA ベンダに買収され EDA ベンダの数が減っていることおよび経済状況の悪化が原因と考えられる。なお、EDSF 実行予算の問題で出展誘致活動が大きく制限されたことも一因であろう。予算期の問題で今回出展を見送った企業が次回の EDSF に戻ってくるかどうかは不透明であり、次回 EDSF の出展状況を見る必要がある。
開催年

出展者数

小間数

2011 年(11 月)

80 社

109 小間2011 年

118 社

199 小間2010 年

113 社

231 小間2009 年

143 社

317 小間2008 年

169 社

339 小間2007 年

154 社

348 小間

2006 年

148 社

343 小間2005 年

119 社

336 小間2004 年

104 社

306 小間2003 年

99 社

320 小間2002 年

91 社

370 小間2001 年

92 社

366 小間－ 58 －

3.1.6 開会式
EDSFair2011Nov.、ET2011 のオープンに先立ち、11 月 16 日(木)午前 9 時 45 分より展示会場入り口において、合同開会式を実施した。冒頭、ET の主催者を代表して、社団法人組込みシステム技術協会の簗田稔会長より、
また EDSFair を代表して一般社団法人電子情報産業協会の湛久徳理事より挨拶が行われた。
その後、以下の登壇者によりテープカットを実施した。
横浜市

経済局

局長

インテル株式会社

渡辺巧教様

技術本部

応用技術統括部長

ルネサスエレクトロニクス株式会社
社団法人組込みシステム技術協会

会長

一般社団法人電子情報技術産業協会
社団法人組込みシステム技術協会
EDSFair2011Nov.実行委員長

執行役員

本間康弘様
MCU 事業本部

兼副事業本部長

坪井俊秀様

理事

簗田稔様

副会長

湛久徳様
ET 事業本部長

藤木優様

吉田正昭

簗田 JASA 会長ご挨拶

湛 JEITA 理事ご挨拶

テープカット3.1.7 出展者セミナー
出展者セミナーは、EDSFair2010 よりカテゴリー別のトラック制とし、また、事前登録を可能とすることで、聴講者の利便を図っている。1 セッション 45 分間で、50 名収容可能な部屋を４つとアネックスホールの 174 名収容できる部屋 1 つの計 5 会場を用意し、出展者に提供した。EDSFair2011Nov.では 93 セッションが開催され、聴講者総数は 1,754 名であった。この数字は前回の 82 セッション、2,491 名に比べ、セッション数では 13％増加したものの、聴講者数は 30％減となった。
トラック別内訳

セッション数(前回)

聴講者数(前回)

30（20）

395 名（314 名）

8（9）479 名（307 名）

AMS 設計・検証/PCB

12（13）

190 名（106 名）

機能検証/テスト設計

21（18）

219 名（463 名）

LowPower/IP/DFM

12（13）

175 名（174 名）

フリー

7（5）

185 名（72 名）

スペシャル

3（4）

111 名（97 名）

システム設計・検証
ロジック＆フィジカル設計/検証

93（82） 1754 名（2491 名）

合計－ 59 －

3.1.8 特別ゾーン
新興ベンダエリア
国内外新興企業 14 社（昨年比 12 社減）の最新ソリューションが集まり、設計開発者向けの最新情報を紹
介した。
出展者：
(株)エイアールテック

マジレム・デザイン・サービス

神戸大学 工学部 永田研究室

MathWorks, Japan

広島大学 先端集積システム工学研究室

Methodics, Inc.

サーキットストラ

テクノロジーズ社

シグナル・プロセス・ロジック（株）
テラダイン(株)DOCEA POWER(株)エッチ・ディー・ラボ
(株)日本サーキット
NextOp Software, Inc.
Blue Pearl Software, Inc.

JEVeC ビレッジ
日本の EDA の発展を目指して設立された「日本 EDA ベンチャー連絡会（JEVeC）」との協力による特別企画である。EDA 開発に携わる国内のベンチャー企業が一同に集結し、日本企業ならではの「ものづくり力」を活かした技術や製品をアピールした。
出展者：
アートグラフィックス

IRIS Technologies, Inc.

(株)アストロン

株式会社クレディスト

ケイレックス・テクノロジー(株)エイシップ・ソリューションズ株式会社(株)Trigence Semiconductor

WIZnet Co.LTD.

(株)ジーダット(株)ジェム・デザイン・テクノロジーズ(株)数理システム
TOOL(株)
ユーフォニック・テクノロジー(株)プロタイピング・ジャパン(株)KAISemi, Inc.
CAST, Inc.

－ 60 －

ユニバーシティ・プラザ
産学の交流を促進すると共に、日本における EDA 技術、システム LSI 設計技術をはじめとした電子回路
設計設計技術およびソリューション技術の更なる向上を図ることを目的として、大学研究機関による設計
技術に関する研究成果を発表する場として企画している。
愛媛大学

樋上・高橋研究室

北九州市立大学
九州工業大学
広島大学

情報メディア工学科

マイクロ化総合技術センター

大学院

早稲田大学

梶谷研究室

工学研究科

中村研究室

アルゴリズム論研究室

情報生産システム研究科

3.1.9 新興ベンダ・ガイド・ツアー
日本の設計技術・EDA 技術の第一人者がツアー・ガイドとして、メインステージで新興企業の主要な技術を紹介後、ブースへ同行訪問し各社の技術紹介・質疑応答をサポートする「新興ベンダ・ガイド・ツアー」を実施した。EDSFair2010 までは、対象となるベンダを海外企業に限定していたが、日本の新興ベンダにも是非来場者に紹介したいソリューションがあることなどから、前回同様今回も日本企業も対象とした。
新興ベンダ・ツアー参加企業：１1 社
第1回

11 月 16 日(水)12：30－13：30

対象新興ベンダ：プロプラスデザインソリューション、CM エンジニアリング株式会社、Methodics, Inc.、(株)日本サーキット、株式会社エイアールテック
ツアーガイド：富士通セミコンダクター(株)開発・製造本部専任部長
相京 隆氏
参加者：メインステージ参加者 20 名
バーコード読み取り件数 9 名
第2回

11 月 18 日(金)12：30－13：30

対象新興ベンダ：Blue Pearl Software Inc.、DOCEA POWER、
Magillem Design Service、
CircuitSutra Technologies、
シグナル・プロセス・ロジック株式会社、(有)アートグラフィックス
ツアーガイド：(株)東芝アナログ・イメージング IC 事業部参事
村方 正美 氏
参加者：メインステージ参加者 27 名
バーコード読み取り件数 31 名
(参考)EDSF2011 ではツアーを 3 回実施し、バーコード読み取り件数で計 122 名参加。

－ 61 －

3.1.10 ET×EDSFair 同時開催記念共同企画
ET との同時開催を記念する象徴的なイベントとして双方の実行委員会で企画し、両展示会を代表する方々にご登壇いただく CEO パネルを実施した。242 名の参加者を集め盛況であった。また参加者へのアンケートでも満足度が 73.3％と高く、次回も関連テーマでの継続開催を検討する必要がある。
日時： 11 月 17 日(木) 10：00－12：00
場所： パシフィコ横浜会議センター５０３ 聴講無料
テーマ： ｢ここまで来た！仮想システム開発環境とソフトウェア開発環境。日本のモノづくりはこう変わる！
～三本の矢、ソフトウェア/システム/半導体開発をシームレスに統合～｣【オーガナイザ】藤井 浩充氏
日本シノプシス、EDSFair2011Nov.実行副委員長【モデレータ】
小島 郁太郎 氏
日経 BP 社 Tech-On！編集 編集委員
【パネリスト】
Aart de Geus 氏
Synopsys, Inc. Chairman & CEO
上山 伸幸氏イーソル株式会社 常務取締役 兼 執行役員 エンベデッドプロダクツ事業部管掌 兼 事業部長
鈴木 茂夫氏
キヤノン株式会社 ソフトウェア基盤 第二開発部 主席研究員
畔柳 滋氏
トヨタ自動車株式会社 制御ソフトウェア開発部 部長
聴講者数約 242 名｢ハードウェア開発からシステム設計・ソフトウェア開発まで最適なテクノロジとソリューションが集 約 さ れ る 唯 一 の 展 示 会 と な っ た EDSFair × ET で は 、 HW/SW 業 界 の キ ー プ レ イ ヤ ー に よ る
ET/EDSFair 共同企画セッションを開催。モバイル機器、コンシューマ機器、自動車といった日本の代表的なアプリケーション分野では、システムの高度化が進み開発は益々困難なものとなりつつある。一方でそれらの開発課題に対するソリューションも日進月歩で進化している。本セッションでは、開発サイドとソリューション・サイドの講演、それに続くトークセッションを通じて、展示会来場者にシステム開発とソフトウェア開発の基本的な現状認識・問題意識を共有してもらい、課題解決の糸口と製品イノベーショ
ンを生み出すソリューションに光を当てた。｣
3.1.11 特設ステージ
場

所：アネックスホール F201

聴講無料

例年提示場内の特設ステージで開催していたが、今回はアネックスホールで実施した。、第一線で活躍中のエンジニアの方はもちろん、設計・開発を率いる管理職の方々、さらに若手エンジニアの方までを対象とした幅広い内
容の企画を開催した。

－ 62 －

11 月 16 日（水）■14:30-16:00 セッション１「国際学会の技術トレンドを読む解く ～過去・現在・未来～」【オーガナイザ】【モデレータ】
樋口 博之 氏(株)富士通研究所【パネリスト】
藤田 昌宏 氏東京大学 大規模集積システム研究教育センター 教授
宇佐美 公良 氏
芝浦工業大学 工学部情報工学科 教授
橋本 昌宜 氏大阪大学 情報科学研究科 准教授
聴講者数約 77 名
「EDA 分野の代表的国際学会での技術トレンドを、ESL（システムレベル設計）、低 消費電力設計、物理設計の 3 分野を中心に、第一線の研究者の方々に、分かり易 く解説した。本セッションを聞くこと
で、過去と現在の技術の大きな流 れがつかめ、さらに、今後現れる技術の見通しが立つ講演を行った。
学会に参加する機会 のある・なしに関わらず、先端技術の動向とその行方に関心のある全ての方を対象として開催した。」
11 月 17 日（木）■15:30-17:00 セッション 2「LPB 相互設計セミナー：実践！これでいける！LSI・パッケージ・ボードの相互設計実例 ～LPB 共通フォー
マットの活用方法とその効果～｣【オーガナイザー】【モデレータ】
福場 義憲 氏(株)東芝 セミコンダクター＆ストレージ社
アナログ・イメージング IC 事業部設計技術開発部
設計インフラ技術担当 参事【司会(第 1 部)】
岡野 資睦 氏(株)東芝 デジタルプロダクツ＆サービス社
デジタルプロダクツ＆サービス設計第 12 部 第 4 担当 主務
中川 祐之 氏富士通 VLSI(株) ASIC・COT 開発統括部 第三設計部【司会(第 2 部)】
福場 義憲 氏(株)東芝 セミコンダクター＆ストレージ社
アナログ・イメージング IC 事業部設計技術開発部 設計インフラ技術担当 参事－ 63 －

【パネリスト】
吉田 敦史 氏（株）リコー 電子デバイスカンパニー 生産技術部 技術第二課 スペシャリスト
濱田 誉人 氏ソニー（株） 半田応対事業本部 設計基盤技術部門 ミックスシグナルデザインソリューション部 第 3 課
小澤 要 氏富士通セミコンダクター（株） 開発・製造本部 LSI 実装統括部 第二商品開発部
金子 俊之 氏（株）トッパン NEC サーキットソリューションズ 管理本部 設計部 マネジャー
林

靖二 氏
キヤノン（株） 生産技術本部 生産技術研究所 実装技術第三研究室 主任研究員

市川 浩司 氏（株）デンソー 研究開発 3 部 EMC 開発室 室長
津田 剛宏 氏（株）デンソー 研究開発 3 部 EMC 開発室
古賀 一成 氏（株）図研 技術本部 ELN セクション 子デザイングループ
田中 修治 氏ソニー（株） コンスーマー・プロフェッショナル＆デバイスグループ
半導体事業本部 設計基盤技術部門 ミックスシグナルデザインソリューション部 担当部長
澤田

修 氏
メンター・グラフィクス・ジャパン（株）
マーケティング部フィールド・マーケティング マーケティング・マネージャ

斎藤 義行 氏
パナソニック（株） PE 技術開発室 EMC デザイン第一チーム チームリーダー
永田真 氏

神戸大学大学院 システム情報学研究科 教授
ASP-DAC Designers’ Forum 2011 Co-Chair
聴講者数約 122 名「激化する競争の中で機能・性能と品質を追求しつつコストを最小化し、タイムリー に製品を市場に出すためにはどうすればよいのか？本年 1 月の EDS フェアパネル討 議において LSI・パッケージ・ボード（LPB）各分野の設計情報をやり取りするインタフェース共通化の必要性が問われ、JEITA にて共通書式が提案されている。今回その続編としてその共通書式を用いた設計実例を紹介しその効果と活用方法について議論する公開セミナーを実施した。設計効率の改善により製品の 競争力 UP と事業拡大に日々取り組んでいるマネジメント・技術者必見の講演を行った。」
11 月 18 日（金）■10:00-12:30 セッション 3｢Android 開発の現状と課題｣－ 64 －

【オーガナイザー】【モデレータ】
丸山 不二夫 氏
早稲田大学大学院 客員教授
【パネリスト】
司波

章 氏(株)富士通研究所 ヒューマンセントリックコンピューティング研究所 主管研究員
栄藤

実 氏(株) NTT ドコモ R&D センター サービス＆ソリューション開発部

伊藤篤 氏(株)KDDI 研究所 開発センター フロンティア開発部門

安田 利弘 氏シャープビジネスコンピュータソフトウェア(株) NBS 開発統括部 NB センター
石塚 宏紀 氏東京大学 生産技術研究所
聴講者数約 69 名
「日本では、Android が短期間のうちにスマートフォンの過半数を占めるまで拡大し、Android アプリの開発に対するニーズが急速に高まっている。 また、SNS 等のクラウドサービスとの連携、GPS をはじめとした各種センサーデータの活用、NFC での e-Commerce 利用等、Android アプリの大規模化・高度化も進んでいる。本セッションでは、Android の開発の第一線に立っている方々に登壇頂いて、Android 開発の現状と課題を明らかにし、今後の日本の国際競争力の中核の一つとして、Android 開発の生産性向上に資することを目的として開催した。」
特設ステージの聴講者数まとめ

2011 年 11 月

特設
ステージ

2011 年 1 月

技術トレンド

77 名

NPD

244 名

LPB

122 名

LPB

285 名

設計者(Android）

69 名

LPB(コラボ)

166 名

設計者

191 名

省エネ

173 名

合計

268 名

1059 名

来場者数

6189 名8016 名

聴講者数は昨年と比べ 1/4 の大幅減となったが、これは EDSF 参加者の減少に加え、特設ステージ数が減
少したこと、開催場所が展示会場内ではなくアネックスホールでの開催となったことが大きな要因と考えられる。次回に向けて検討が必要と思われる。
また、来場者からは設計事例を紹介する企画が望まれており、これも次回以降のテーマとして検討する必要がある。

－ 65 －

3.1.12 共同企画セッション聴講者アンケート集計結果(抜粋)－ 66 －

3.1.13 Web 来場者アンケート集計結果(抜粋)－ 67 －

－ 68 －

－ 69 －

－ 70 －

－ 71 －

－ 72 －

3.1.14 出展者アンケート(抜粋)－ 73 －

－ 74 －

3.1.15 EDSFair2011 Nov. 実行委員会
実行委員長

ルネサスエレクトロニクス(株)

吉田

正昭

副委員長

日本シノプシス合同会社

藤井

浩充

委

員

イノテック(株)

坂井

仁

委

員

(株)ジーダット

太田

裕彦

委

員

(株)東芝

今井

浩史

委

員

TOOL(株)

中根

麻子

委

員

日本ケイデンス・デザイン・システムズ社

平沢

寿美子

委

員

メンター・グラフィックス・ジャパン(株)

町田

久仁子

委

員

パナソニック(株)

隅谷

三喜夫

委

員

(社)電子情報技術産業協会

進藤

淳二

事務局

日本エレクトロニクスショー協会

石崎

芳典

事務局

日本エレクトロニクスショー協会

大西

修平

事務局

日本エレクトロニクスショー協会

渡辺

祥子

（順不同）

3.1.16 まとめ
EDSFair2011Nov.は、ET との同時開催として実施した。そのため会期を従来の 1 月から 11 月に前倒し
し、2011 年 2 回目の開催となった。さらに 3 月の東日本大震災、欧米のソブリン問題、タイの大洪水など、世界経済が大きなダメージを受ける中での開催となり、出展者数 80 社、出展小間数 109 小間、来場者数 6,189 名と過去最低を記録することとなった。一方、ET との同時開催は出展者、来場者とも好意的な見方が多数となり、今後に期待が持てる。
また、来場者減少に伴い、特設ステージ企画への参加者も激減した。ET との同時開催に伴い、会場内での特設ステージ設営が困難になり、アネックスホールで実施したことにも一因があり、今後対処法の検討が必要と思われる。
今回は ET との同時開催という複合展示会として過渡的な開催となったが、次回の EDSF でその真価が問われる。出展者数、来場者数の回復が急務であり、出展者誘致活動、来場者誘致活動の強化策の検討が必要になると思われる。

－ 75 －

3.2

システム・デザイン・フォーラム 2011

3.2.1

はじめに

最新の EDA 技術の標準化推進、業界内での普及･促進活動の一環として、EDA 技術専門委
員会主催による“システム・デザイン・フォーラム 2011”を、EDSFair2011Nov.と同期して 2011年 11 月 17 日に開催した。
EDA 技術専門委員会では、”システム・デザイン・フォーラム“を、次のように、ほぼ毎年継続して開催してきた。
・1990 年から 1994 年 “EDA 標準化フォーラム”を 4 回開催。
EDA 標準化活動の発表とその一般への普及を図ることを目的。
・1999 年から 2002 年 “EDA フォーラム”を 2 回開催。
EDA 技術専門委員会の活動に係る内容の発表、討論の場を目的。
・2004 年

“システム・デザイン・セミナー”

最新の設計技術、課題を設計事例とともに紹介するため 2 日間の日程で開催。
・2005 年

“システム・デザイン・フォーラム 2005”

1 日目

SystemVerilog ユーザ・フォーラムと SystemC ユーザ・フォーラム。

2 日目

SoC に関連した設計技術、課題等を含めた設計事例を紹介する 2 セッションと、LSI/パッケージ/基板を含めた統合設計に関するパネル討論のセッションを開催。
・2006 年

“システム・デザイン・フォーラム 2006”“SystemVerilog ユーザ・フォーラム”と“SystemC ユーザ・フォーラム”の 2 セッション。両設計言語の標準化動向の紹介、チュートリアル、設計適用事例紹介を実施。
・2007 年

“システム・デザイン・フォーラム 2007”“SystemVerilog ユーザ・フォーラム”と“SystemC ユーザ・フォーラム”の 2 セッションに、65nm 以下のプロセスノードで深刻化するプロセスばらつきを打破する最新の設計技術動向を紹介するフィジカル･デザイン･フォーラムを新たに加え、計 2 日間
3 セッションを開催。
・2008 年

“システム・デザイン・フォーラム 2008”“SystemC ユーザ・フォーラム”と“Power Format フォーラム”の 2 セッションを開催。“SystemC ユーザ・フォーラム”では、最新の SystemC 標準化動向、TLM2.0 のチュートリアル、JEITA SystemC ワーキンググループの取り組みの報告と、設計適用事例の紹介を実施。“Power Format フォーラム”では、最新の低消費電力設計技術の紹介と、個々に Power Format 標準化を目指す二つの団体 Accellera Organization, Inc.、
Si2(Silicon Initiative, Inc.)双方からの標準化活動の最新状況や設計適用事例の紹介と、JEITA Power Format 検討ワーキンググループの Power Format の標準化に対する検討状況の報告を行った。
・2009 年

“システム・デザイン・フォーラム 2009”「SystemC ユーザ・フォーラム 2009」に加えて、新たに、プロセス微細化による製造－ 76 －

ばらつきの問題に対して、「最先端統計から見た 32nm ばらつき予測と設計法」をテーマとした、「ナノ世代物理設計フォーラム」を開催。SystemC ユーザ・フォーラム 2009
では、OSCI（Open SystemC Initiative）による SystemC の最新動向の紹介、JEITA
SystemC ワーキンググループによる、システム設計から実装、検証を含む SystemC
推奨設計メソドロジの紹介、半導体理工学研究センター(STARC)による TL モデリング
ガイドの紹介、SystemC を用いた高位合成適用事例、および TLM2.0 を利用した回路設計事例を報告。また、ナノ世代物理設計フォーラムでは、プロセスの微細化により、新たな設計上の課題としてあらわれてきた製造ばらつきによる設計の収束性および製造時の良品率の低下に対処するため、ばらつきの影響を考慮できる統計的な設計手法の現状を報告した。
しかし、2010 年の“システム・デザイン・フォーラム 2010”は、次の２つの理由で開催が見送られた。(1)EDA-TC の各活動のフェーズが、有償で開催するシステム・デザイン・フォー
ラムに合致しなかった。(2)EDSFair 特設ステージでの無償開催も検討したが、基本目標である標準化活動の成果のアピール・展開と、特設ステージのショー的側面から来る期待とを両立させるテーマ設定は難しいと判断した。
さらに、昨年度(2010 年度)は、各種検討した結果、費用面では収支バランスの崩れにより独立したフォーラムとしての開催は難しいが、テーマとしては、ナノ世代物理設計 WG およびLPB 相互設計 WG から魅力的な講演が可能であるため、単独でのフォーラム開催は断念し、
EDSFair2011 特設ステージ企画検討会(幹事および有志で構成)とも協議し、EDSFair2011 特設ステージに「特別協力」する形で３セッションを無償で開催した。
今年度(2011 年度)は、本フォーラムを委員会活動アピールの重要な場という認識のもと、“システム・デザイン・フォーラム 2011”を開催すべく、過去２年の状況を踏まえて、テー
マと費用・開催日時・会場などを検討した。
まず、テーマとしては、本委員会の各活動（WG 活動他）を紹介するものとすることにした。
加えて、今回は、同じ JEITA の半導体技術委員会傘下の半導体技術ロードマップ専門委員会(STRJ)内の WG の中から、設計技術に関する 2 つの WG からも発表してもらうことにした。
次に、開催日時・会場に関しては、費用面からは、年度末に JEITA の会議室で開催することも検討したが、集客力を考えて、従来と同様に、EDSFair と同時開催することに決定した。費用面では、EDSFair の特設ステージ用に確保したアネックスホールの会議室の空き時間を使用することで、安価に開催することができた。
以上の方向性を第一回目の WG 会議で決定することができたので、WG 会議としては、その一回で終了し、開催に向けての詳細検討は、EDSFair 実行委員会の中で、EDSFair2011Nov.事務局にサポートしていただきながら、進めていった。

－ 77 －

3.2.2

システム・デザイン・フォーラム 2011 概要

 開催日時：2011 年 11 月 17 日（木）13:00-15:00
 開催場所：パシフィコ横浜 アネックスホール(F201 会議室)
 定 員：176 名
 参加費：無料
 主 催：社団法人 電子情報技術産業協会 EDA 技術専門委員会
 開催案内プログラム
EDA 技術専門委員会では、最新の EDA 技術・設計技術の普及促進を目的として、1990 年に「EDA 標準化フォーラム」を開催して以来、EDSFair との同時開催による「システム・デ
ザイン・フォーラム」を開催してきました。
その中で今年は、EDA 専門技術委員会の活動に関わる内容の発表と討論の場として、以下の内容で開催いたします。加えて、EDA 技術専門委員会と同じ、一般社団法人 電子情報技術
産業協会（JEITA）の半導体技術委員会傘下の半導体技術ロードマップ専門委員会（STRJ）の２つ WG から、ITRS(国際半導体技術ロードマップ)の中の EDA 技術・設計技術に関係する内容の発表も行なっていただきます。
若手技術者からマネージャクラスの方々まで多くの皆様のご参加をお願い致します。なお、今回から、アネックスホールでの無償開催といたします。
■日

時

：

2011 年 11 月 17 日

13:00-15:00

■場

所

：

パシフィコ横浜内アネックスホール■プログラム１）ＥＤＡ技術専門委員会委員長挨拶（委員長：今井浩史氏（東芝））２）ＥＤＡ標準化の状況と今後の見通し～設計言語だけではなく、設計手法も標準化する時代に！～（標準化担当：小島智氏（NEC システムテクノロジー））

３）LSI・パッケージ・ボード相互設計におけるインターフェースの共通仕様化～設計・検証フォーマットの共通化で全体最適化と開発時間短縮化～（LSI・パッケー
ジ・ボード相互設計 WG 委員：楠本学氏（NEC））

４）ナノ世代における物理設計モデリングとは～配線ばらつきと信頼性モデル～（ナノ世代物理設計 WG 主査：田中正和氏(パナソニック)）５）ITRS(国際半導体技術ロードマップ)の紹介（その１）～LSI 設計技術のロードマップ（課題と解決策）～（STRJ WG1 主査：中山勝敏氏（ルネサスエレクトロニクス）

６）ITRS(国際半導体技術ロードマップ)の紹介（その２）～ITRS から見る SoC テストの課題とシステム設計への要望～（STRJ WG2 主査：小林拓也氏（パナソニック）－ 78 －

3.2.3

開催結果とアンケートまとめ

・聴講者数は、「67 名」と少なめの結果となった。
当日の会場風景と講演者の写真を添付する。なお、講演資料は添付資料に掲載する。
【会場風景】

【講演者】

楠本氏

小島氏

小林氏 中山氏 今井氏 隅谷－ 79 －

田中氏

・当日、聴講者にアンケートの記入をお願いしたが、その集計結果（回答数：53 件）を以下に示す。
【質問 1】今回のフォーラムは何でお知りになりましたか？（複数回答あり）
EDSFair の公式 Website や EDSFair からの案内状、E-mail 配信サービスで本フォー
ラムをお知りになった方が多かった。また、今回初めて実施した JEITA 半導体部会の公式 Website でお知りになったかたも２名おられた。

【質問 2】各フォーラムセッションの内容（満足度）についてお聞かせください。
全体としては、「満足＋やや満足」の割合は、ほぼ 60％程度であった。
１）ＥＤＡ標準化の状況と今後の見通し－ 80 －

２）LSI・パッケージ・ボード相互設計におけるインターフェースの共通仕様化

３）ナノ世代における物理設計モデリングとは

４）ITRS(国際半導体技術ロードマップ)の紹介（その１）

５）ITRS(国際半導体技術ロードマップ)の紹介（その２）－ 81 －

【質問４】フォーラム全体に関するご意見をお願いします。
・時間が少ない・各者のスライドに文字が多くて瞬時に読みにくい。もっと Key メッセージを簡易に記す方がアピールすると思う。
・地味ではあるが実際の設計活動を支える重要なテーマである。網羅的に各分野の最新動向が把握できたので良かった。
・各セッション共に内容の割には時間が短い。もう少し各セッション時間を取れないでしょうか？
【質問５】フォーラムの運営・会場に関するご意見をお願いします。
・資料の配布してほしい。
・机席の会場にしてほしい。
・受付開始時間を公式 Website へ明記してほしい。
・会場にいつ入れるか明記してほしかった【質問６】今後取り上げてほしいテーマを記述願います。
・シリコン基板ノイズの抑制設計方法について。解析手法も3.2.4

まとめと今後に向けて

3 年ぶりに、システム・デザイン・フォーラムを EDSFair2011Nov.内で、単独開催した。
内容は、EDA 技術委員会の活動内容(WG 活動他)を紹介するものにした。加えて、今回は、同じ
JEITA の半導体技術委員会参加の半導体技術ロードマップ専門委員会(STRJ)内の WG の中から、設計技術に関する 2 つの WG(設計 WG とテスト WG)から、国際半導体技術ロードマップ(ITRS)の内容の紹介などをしていただいた。
なお、EDSFair2011Nov.内で開催した（できた）主な理由は、次の２つである。
・別の日時・会場での単独開催と比べての集客力。
・費用的に、EDSFair2011Nov.の特設ステージ用に確保したアネックスホールの特設ステー
ジ開催時以外の空き時間を使用することで、安価にできたこと。
開催結果として、聴講者数は、67 名と少なめであったが、これは、EDSFair2001Nov.全体の参加者が少なかったことによる影響もあると考えられるが、本フォーラム開催の広報・宣伝にも課題があったと考える。しかし、聴講者アンケートの結果では、「満足とやや満足」を合わせた割合が約 60％であり、聴講いただいた方には、比較的満足していただけるものを開催できたと考える。
但し、聴講者アンケートに記載があるように・ボリュームの割には、各セッションの発表時間が短い。
・各発表は文字が多くて、理解が難しかった。

－ 82 －

・できれば、資料配布をしてほしい。
・机席にしてほしい。
などの運営上などの課題を残すことになった。
今回の開催結果を踏まえて、今後の“システム・デザイン・フォーラム”のあり方に関して課題提起などを行なう。
・“システム・デザイン・フォーラム”を継続開催するなら、集客力を考えると EDSFairとの同時開催が良いと考える。
・内容的にも、「EDA 専門技術委員会の活動報告」が良いとは思うが、毎年継続して、聴講者に有意義な情報が提供できるかは課題だと考える。
・今回は、JEITA の STRJ の 2 つの WG からも発表いただいたが、こちらも、継続して毎年発表していただくのは、厳しいと考える。(STRJ の他の WG から発表していただくことを検討しても良いかもしれないが)以上より、一つの提案としては、・EDSfair と同時開催する。
・EDA 専門技術委員会の活動報告を内容とするが、“システム・デザイン・フォーラム”
として、単独開催ではなく、EDSFair の特設ステージと一体での、プログラム構成を考える
べきではないかと考える。ただ、それ以外の形態（他のセミナーとの共催など）も含めて広く検討して、最適解を求めて行きたい。
3.2.5

システム・デザイン・フォーラム 2011WG 委員（敬称略、順不同）

主査

隅谷 三喜夫 EDA-TC 幹事

パナソニックｱﾄﾞﾊﾞｲｻﾞ 大芝 克幸

SDF 前年度主査

ソニー

委員

今井 浩史

EDA 技術専門委員会委員長

東芝

委員

吉田 正昭

EDSFair 実行委員長/SDF2012 主査 ルネサスエレクトロニクス

委員

田中 正和

ナノ世代物理設計 WG 主査

パナソニック委員

福場 義憲

LPB 相互設計 WG 主査

東芝

委員

浜口 加寿美 SystemVerilogWG 主査

パナソニック

事務局

石崎 芳典・大西 修平・森 美枝子

日本ｴﾚｸﾄﾛﾆｸｽｼｮｰ協会－ 83 －

3.3 ASP-DAC 2012
3.3.1 はじめに
Asia and South Pacific Design Automation Conference (ASP-DAC) は、VLSI およびシステム LSIの設計技術や設計自動化技術をテーマにしたアジア太平洋地域での最大規模の国際会議である。
ASP-DAC は 米 国 で 開 催 さ れ る こ の 分 野 の ト ッ プ ・ コ ン フ ァ レ ン ス で あ る Design Automation
Conference (DAC)、International Conference on Computer Aided Design (ICCAD) や欧州で開催される Design, Automation and Test in Europe (DATE) とはシスター・コンファレンスの関係にあり、お互いにリエゾンを交換して協力関係を持っている。
ASP-DAC は、電子情報通信学会や情報処理学会などの学会だけでなく、電機メーカおよび半導体メーカの業界団体である JEITA（会議開始当時は EIAJ）と EDSF（会議開始当時は EDAT）の支援のもとで 1995 年に開始された。業界団体である JEITA が ASP-DAC のような国際会議の支援を行っているのは、次のような理由による。電機メーカや半導体メーカが国際競争力のある電子製品の開発を行うた
めには、マーケッティングや製品企画だけでなく、大規模・高機能・低消費電力のシステム LSI の最適設計を短期間で行える設計力を持つ必要がある。そのためには、最新の設計自動化技術についての情報収集と研究開発を行う必要がある。一流の国際会議を国内で開催することにより、わが国からより多くの技術者と研究者が参加して最先端の設計技術および設計自動化技術についての情報収集、情報交換などを行うことが可能になる。
3.3.2 会議の開催経緯
ASP-DAC の第 1 回目の会議は 1995 年 8 月 30 日から 9 月 1 日にかけて幕張メッセの日本コンベンションセンターで、情報処理分野の国際学会である International Federation on Information Processing(IFIP) の TC10 WG10.2 および WG10.5 に属する CHDL および VLSI という名称の 2 つの国際会議と並列開催の形で開催された。第 2 回目は 1997 年 1 月に開催され、それ以降毎年 1 月に開催されてきた。
この間、1999 年には香港（中国）で、2002 年にはバンガロール（インド）でそれぞれ開催された。2007
年以降は、日本と国外で交互に開催するというローテーションで運営されている。今回の会議（ASP-DAC 2012）は 17 回目で、シドニー（オーストラリア）Sydney Convention Centre で 1 月 30
日（月）から 2 月 2 日（木）の日程で開催された。
3.3.3 ASP-DAC 2012 の概要
ASP-DAC 2012 の概要を表 1 に示す。一般講演としては、26 カ国から投稿された 287 編の論文の中から 98 編が採択され、3 日間にわたって並列の 4 つのトラック、25 のセッションで発表された。表１
からもわかるように、論文の投稿数については前回日本で開催された ASP-DAC

2011 より少ない 287件であったが、論文の採択率は例年並みの 34％を維持し、この分野での他の国際会議（DAC,

ICCAD,DATE）とほぼ同じ水準を維持している。これまでどおり、ASP-DAC は名実ともに一流の国際会議であると評価できる。
基調講演のタイトルと講演者を表 2 に、特別セッションのタイトルを表 3 に示す。例年実施されているデザイナーズ・フォーラムは、2012 では実施されなかったため、表 4 は空欄とした。2013 では実施予定である。表 5 には、有料チュートリアルのタイトルを示す。
発表された論文の中から、表 6 に示す 2 件の論文が選ばれ、Best Paper Award が授与された。また、デザイン・コンテストに応募した作品の中から、表 7 に示す Best Design Award が 1 件選ばれて表彰- 78 -－ 84 －

された。前回と同じく学生フォーラムも実施された。

表 1: ASP-DAC 2010、2011、2012 の比較
開催年
日時
会場

2010 年

2011 年

2012 年

2010 年 1 月 18 日（月） 2011 年 1 月 25 日（火） 2012 年 1 月 30 日（月）～21 日（木）～28 日（金）～2 月 2 日（木）シドニー
(オーストラ台北 (台湾)横浜市 (日本)リア) Sydney
Taipei International
パシフィコ横浜
Convention Center
Convention Centre

併設展示会

---

EDSF 2011

---

論文投稿数

340

300

287

論文投稿国
（地域）数

29

26

28

論文採択数
（採択率）

119（35%）104（35%）98（34%）

3件

3件

3件（表 2 参照）

キーノート
アドレス
一般講演

30 セッション（119編）

特別セッション
（招待講演等）

5 セッション

5 セッション

9 セッション
（表 3 参照）

デザイン・
コンテスト

1 セッション

1 セッション

2 セッション

学生フォーラム

昼休みに実施（Student Forum）

昼休みに実施（Student Forum）

昼休みに実施（Student Forum）

ポスターボード－－－

有料チュートリアル

デザイナーズ・フォーラム

24 セッション（104 編） 25 セッション（98 編）

5件
6件（全日 3 件、半日 1 件） （全日 2 件、半日 4 件）
4 セッション
（表 4 参照）（招待講演 2、
パネル討論 2）

4 セッション
（招待講演 2、
パネル討論 2）

- 79 -－ 85 －

5 件 （表 5 参照）（全日 5 件）---

表 2: 基調講演
講演タイトル

講演者

Engineering complex systems for health, security and the Giovanni De Micheli
environment(EPFL., Switzerland)
Neil Weste
Antipodean VLSI Adventures(OzRunways Pty. Ltd., Australia)
Trends, Challenges and Solutions of Design Ecosystem Cliff Hou
for 20nm and Beyond(TSMC, Taiwan)

表 3: 特別セッションのタイトル種類

セッション・タイトル
セッション S1: Robust and Resilient Designs from the Bottom Up: Technology,
CAD, Circuit and System Issues
セッション S2: Domain Specific Accelerators
セッション S3: Design and Prototyping of Invasive MPSoC Architectures
セッション S4: Making ESL Models Work

招待講演

セッション S5: Advanced Post-silicon Validation and Debugging Techniques for SoC
セッション S6: Design and Architecture of Emerging Non-volatile Memory Technologies
セッション S7: Sensor Node Optimization in Machine-to-Machine (M2M) Networks
セッション S8: Design for Reconfigurability and Adaptivity: Device, Circuit and System
Perspectives
セッション S9: Quality Insurance for 3D-Stacked ICs

表 4: デザイナーズ・フォーラムのタイトル (2012 では実施無し)
種類セッション・タイトル

招待講演

---

パネル討論

---

- 80 -－ 86 －

表 5：

Tutorial のタイトル

トラック

種類

タイトル

1

全日

Design for Manufacturability and Reliability in Nanoscale CMOS and 3D-IC

2

全日

Wireless Body Sensor Network (WBSN) Design

3

全日

Heterogeneity for Power Management: Devices to Systems

4

全日Energy Efficiency in Scalable Power Sources: Portable to Grid-Connected
Systems

5

全日

Assertion-based verification for SoC and embedded software

表 6: Best Paper Award が授与された論文

論文タイトル・著者
3C-1: "EPIC: Efficient Prediction of IC Manufacturing Hotspots With A Unified
Meta-Classification Formulation", Duo Ding, Bei Yu, Joydeep Ghosh, David Z. Pan (The
University of Texas at Austin, U.S.A)
2C-1: “An Intelligent Analysis of Iddq Data for Chip Classification”, Chia-Ling Chang, Chia-Ching
Chang, Hui-Ling Chan, Charles H.-P. Wen (National Chiao Tung University, Taiwan), Jayanta
Bhadra (Freescale Semiconductor Inc., USA)
表 7: デザイン・コンテストにて表彰された設計
種類

Best
Award

論文タイトル・著者

D1-2: "A 120-mv Input, Fully Integrated Dual-Mode Charge Pump in 65-nm
Design CMOS for Thermoelectric Energy Harvester”, Po-Hung Chen, Koichi Ishida,
Xin Zhang (Univ. of Tokyo, Japan), Yasuyuki Okuma, Yoshikatsu Ryu (STARC,
Japan), Makoto Takamiya, Takayasu Sakurai (Univ. of Tokyo, Japan)

3.3.4 論文の投稿状況
1998 年から 2012 年の、ASP-DAC への論文投稿数の地域別の推移を図 1 に示す。ただし、ASP-DAC
2002 については、インドのバンガロールで同時開催された VLSI Design 2002 への投稿論文を含む。図1 に示すように、ここ数年は、安定的に 300～400 件の投稿がある。名実ともに、ASP-DAC は設計自動化分野の国際会議として定着したと言ってよいであろう。
表 8 に、日本からの論文投稿数の推移と、全世界から投稿された論文に占める割合を示す。日本からの論文投稿数が全体に占める割合は、2000 年をピークにして、10%前後に低下している。論文投稿数が多かったのは、米国の 75 編（前回は 73 編）、中国の 45 編（前回は 39 編）、日本の 24 編（前回は 31編）、台湾の 37 編（前回は 44 編）、インドの 11 編（前回は 13 編）、韓国の 12 編（前回は 11 編）であった。

- 81 -－ 87 －

図１ 地域別論文投稿数

800
700

E urope & Others

600
North America

500
参加者数

ASP
(exc. J apan/Host Country)

400

Japan/Host Country

300
200

Grand Total

100
0

年

表 8 日本からの論文投稿数と全体に占める割合
年
地域

2000

2001 2002 2003 2004 2005 2006 2007 2008 2009 2010 2011 2012

日本
（割合）

42
(29%)

29
(18%)

24
(9%)

42
(18%)

36
(12%)

46
(7%)

51
(12%)

44
(11%)

31
(9%)

50
(14%)

33
(10%)

31
(10%)

24
(8%)

全体

144

161

269

235

291

692

424

408

350

355

340

300

287

次に、研究分野別の論文投稿数および採択論文数を表 9 に示す。ASP-DAC 2012 では、研究分野を
13 種類に分類して論文の査読と採否の決定を行った。今回論文投稿数が多かった分野は、分野 4 の組
み込み・リアルタイムシステムのセッション、分野 7 の物理設計のセッション、分野 8 のタイミング・
消費電力・熱の解析・最適化のセッション、分野 13 の新技術・新アプリケーションのセッションであった。

- 82 -－ 88 －

表 9: 分野別の論文投稿数と採択論文数
分野

研究分野

投稿数

採択数

採択率

1

System-Level Modeling and Simulation/Verification

21

6

28.0%

2

System-Level Synthesis and Optimization

20

6

30.0%

3

System-Level
Memory/Communication
Networks on Chip

21

6

28.0%

4

Embedded and Real-Time Systems

33

10

30.0%

5

High-Level/Behavioral/Logic Synthesis and Optimization

27

10

37.0%

6

Validation and Verification for Behavioral/Logic Design

12

5

42.0%

7

Physical Design

30

11

37.0%

8

Timing, Power, Thermal Analysis and Optimization

30

11

37.0%

9

Signal/power Integrity, Interconnect/Device/Circuit Modelingand Simulation

14

5

36.0%

10

Design for Manufacturability/Yield and Statistical Design

20

7

35.0%

11

Test and Design for Testability

14

5

36.0%

12

Analog, RF and Mixed Signal Design and CAD

14

5

36.0%

13

Emerging Technologies and Applications

31

11

35.0%

287

98

34.0%

合

Design計

and3.3.5 参加者の内訳
ASP-DAC への地域別の参加者数の推移を図 2 に示す（チュートリアルのみの参加者を除く）。また、日本からの参加者の推移を表 10 に示す（日本開催時のみ）。今回の全参加者数は 256 名であった。前回（458 名）と比べると、参加者が減少した。開催地であるオーストラリアからの参加者数は全体の 13.9%の 36 名であった。
図 2 地域別参加者の推移
800
700

Europe & Others

600

North America

500
参加者数

ASP
(exc. Japan/Host Country)
Japan/Host Country

400
300

Grand Total

200
100
0

年

- 83 -－ 89 －

表 10: 日本開催年の日本からの参加者数と全体に占める割合（チュートリアルのみの参加者を除く）
年
地域

2000

2001

2002

2003

2004

2005

2006

2007

2008

2009

2010

2011

2012

日本
(割合)

383
(76%)

379
(73%)

--

253
(59%)

316
(61%)

--

494
(70%)

450
(66%)

--

305
(62%)

--

247
(54%)

--

全体

507

520

623

429

515

516

708

685

412

492

367

458

259

3.3.6 今後の展望
ASP-DAC の今後の開催予定を表 11 に示す。引き続き、隔年で日本開催になる模様である。
表 11:
年
2013 年
2014 年

開催予定地
横浜
（日本）

ASP-DAC の今後の開催予定
開催時期

実行委員長

木村晋二 氏(Waseda Univ.)
Yong Lian 氏, Yajun Ha 氏
シンガポール2014 年 1 月 20 日（月）～23 日（木） (National
Univ.
of（シンガポール）Singapore）
2013 年 1 月 22 日（火）～25 日（金）- 84 -－ 90 －

４．添付資料NBTI特性ばらつきの統計的物理モデル
の検討
検

1

目次
• 背景と目的• NBTIしきい値電圧変動ばらつきの実態– 平均値– ばらつき分布• NBTIばらつきの物理統計– 要因– 要因の確率統計論

• まとめ
2

－ 91 －

背景と目的• 背景：– 車載用SOCの信頼性設計では１FITレベルの品質保証が要求さ
車載用SOC 信頼性設計 はベ
品質保証が要求される。
– PMOSのNBTI特性劣化とその分布形状は、その品質保証に影
響しうる。
響しうる
– NBTIのしきい値電圧劣化の分布形状の物理的要因とその確率
統計的解釈が不十分。

• 目的：– NBTI劣化特性のばらつき分布を決めている物理現象の考察– 各物理要因のばらつき分布への寄与解析と実測比較
各物理要因のばらつき分布 の寄与解析と実測比較

3

NBTIしきい値電圧シフト量の分布（1）•メカニズム概要– PMOSのゲート電圧印加でVtが経時変化。Vtの変化量にばらつきが生ずる– Vt経時変化の分布の“すそ”で、LSI特性劣化による故障寿命が決まる－
Trap －－－
－

Si
Oxide
Gate
Gate
Oxide

H

Si

Si

1% CDF(Vt)

H+
Si

K. Kang et al. ICCAD, 2007. Modified.
4－ 92 －NBTIしきい値電圧シフト量の分布（2）左図：NBTIシフト量分布の3次元デバイスシミュレーションの正規確率紙上の表示
右図：対数正規確率分布の正規確率紙上の表示
両者はよく形状が 致している
両者はよく形状が一NBTI Vthシフト量分布は対数正規分布で近似できる可能性が高い。

N o r m a l s c a l e (S i g m a )

3
2
1
0

-1

Asenov

-2
-3
0

50

100

150

200

250

Delta Vth(mV)

Asenov et al.:IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 57, NO. 4, APRIL 20105

実測データの特徴• Vth時間変化– ∆Vth(t)平均値は時間のべき乗に比例• Vth時間変化のばらつき– ∆Vth(t)の各時間
ばら き分布は対数正
き分布は対数 規分布
各時間でのばらつ
規分布で近似できる– ∆Vth(t)の平均値と標準偏差の関係；   ,  Poisson Processの統計的性質• Vthの時間変化（劣化）はポアソン過程と推定される（捕獲準位への電荷のランダムな捕獲・放出）
6－ 93 －

∆Vthばらつきの要因分析• （1）時間軸方向のばらつき– ポアソン過程の生起ばらつき(ランダム）• （2）捕獲準位のゲート面内の位置のばらつき– 捕獲電荷の捕獲電荷 電流特性
電流特性への影響度
影響度のばらばらつき
き(ランダムダム)• （3）捕獲準位の活性化エネルギーのばらつき– 電荷の捕獲・
電荷の捕獲 放出時定数のばら放出時定数のばらつき• 上記（1）（2）の要因は捕獲準位数が大きい場合、
上記（1）（2）の要因は捕獲準位数が大きい場合
中心極限定理より相対ばらつきは小さくなる（次ページ参照）。従って、（3）のばらつき要因を検討
7

ポアソン統計の中心極限定理計算例• 計算内容


1




0.14

– ポアソン分布の平均値μを変化さμせた場合の分布形状の計算• 相対ばらつきは平均値μの平方根に逆比例して小さくなる

0.12
0.1
0.08
0.06

μ=10

0.04
0.02
0

• 捕獲準位が多い
場合（>50）に
獲場
はポアソン過程のばらつきへの影響は限定的になる

-0.02

0

1

2

0.045
0.04
0.035
0.03
0.025
0.02

μ=100

0.015
0.01
0
0.005
0
-0.005－ 94 －0128• 電荷放出時定数の実測
結果は対数正規分布で近似できる• したがってしたがって、電荷の捕獲
・放出活性化エネルギー分布は≒正規分布とな
る
aE

unt
Cou

捕獲準位の活性化エネルギーEaのばらつき検証Emission Time _ Constant  exp  a ,
 kT    Lognormal distributionf ( Ea )  E  E 2 
1exp  a 2 a ,


2
2 



Log (電荷放出時定数)*Hi iinger et all.; Th
H. R
Reis
The sttati
tisti
tical
analysis of individual defect constituting
NBTI and its implications for modeling DCand AC-stress, Fig. 13, 2010 IEEE.

   Normal distribution

9∆Vｔｈのばらつきモデル•

仮定– 各微細PMOSのトラップの平均活性化エネルギー E A が素子毎にばらつく– E A の分布のばらつきが正規分布•

結論– 素子毎のトラップ電荷数のばらつ
きは対数正規分布となる– 従って、しきい電圧シフト量∆Vthの
ばらつきも対数正規分布になる

•

 E 
Trapped Charge : N TC  N 0 exp  A , kT 
N 0 ; Average number of traps E E 2 
1
f (EA ) 
exp  A 2 A ,


2
2 


E A ; mean value of E A

考察– 各素子の複数のトラップの平均活性化エネルギーがばらついて、∆Vthのばらつきが起こると仮定した場合には、上記結論は得られな
かった– 実測による検証が今後の課題

各素子の平均 EA が分布
10－ 95 －

まとめ• NBTI特性ばらつきの要因として；– 電荷の捕獲準位のポアソン過程ばらつき– 電荷の捕獲準位のゲート面内位置ばらつき– 電荷の捕獲準位の活性化エネルギーばらつきの3要因を考察した• 検討結果••トラップの捕獲・放出時定数が対数正規分布のばらつきを示すことから、電荷の捕獲準位の活性化エネルギーEaばらつきが正規分布であることを示した
Eaのチップ平均EAが、チップ毎に正規分布でばらつくと仮定すると、 NBTI ∆Vth
ばらつきの分布形状が対数正規分布となることを示した• 今後の課題•

上記結果は統計的推論であり、物理的な実測検証が必要である
11－ 96 －

グローバルコーナーの統計的緩和手法
グロ
バルコ ナ の統計的緩和手法

1

目次
• 背景
– 動機と目的– グローバル・ローカルばらつきの実測例– グローバルばらつきと相関• チップ内システマティックばらつき• 異なる素子・回路特性のチップ内相関• 提案手法– ばらつきの新しい定義（グローバル、ローカル）• ローカルばらつき• グロ
グローバルばらつき
バルばらつき– ワーストコーナー特性の統計的決定手法

• まとめ
2

－ 97 －

動機と目的•動機– グロー
ナーの妥当性?
グロ バルばらつきのワー
バルばらつきのワ ストコー
ストコ ナ
• チップ上のすべての回路特性は相関=1でワーストコーナー条件になるという仮定– チップ上斉に同一方向に変動するか方向に変動するか？
チップ のすべのす ての回路は一ての回路は 斉に同• TEG実測結果１；No! チップ上の同種および異なる素子、回路特性のチップ間ばらつきは、必ずしも相関=1にならない• TEG実測結果２；No! 空間的に離れた回路は特性が異なる （チップ内システマティックばらつき成分の距離相関）•目的– グローバルばらつきの回路特性はチップ内で相関=1という仮定を否定した時の新しい統計的コーナーモデルの構築– 上記知見に基づいたグローバルコーナーの緩和手法の確立

3

グローバル・ローカルばらつきの実測例• NMOS Ids ばらつき測定例(90nm プロセス);– チップ間ばらつきは依然主要なばらつき要因・・・グローバル
ヒストグラムヒストグラム– チップ内ばらつきは微細MOSでランダム成分が増大・・・ローカル
25

ヒストグラム10000%
100.00%25

100.00%80.00%
60.00% 頻度

80.00%
60.00%

10
40.00%

40.00% 累積 %20.00%
0.00%

5 0 5 10 15 20 25

チッデーデ タ区間 内
チップ(最小寸法素子)

20

15
頻度
累積 %

10

80.00%

15

60.00%

10

40.00%

120.00%9100.00%

8

頻度
累積 %

7

80.00%

6
5

60.00%

頻 度

100.00%

頻 度

120.00%

頻 度

120.00%- 15 - 10 -30

ヒストグラム

20

頻 度

40
35
30
25
20
15
10
5
0

120.00%440.00%

3

5

20.00%

5

20.00%

頻度
累積 %2

20.00%

1

0

0.00%

- 15 - 10 -0

5 0 5 10 15 20 25

0.00%- 15 - 10 -

データ区間

チップ間

5 0 5 10 15 20 25

データ区間 間チッ
チップ

(ウエハ内成分) (ウエハ間成分)

0

0.00%

5 0 5 10 15 20 25- 15 - 10 データ区間

チッ 間
チップ
(ロット間成分)4－ 98 －

グローバル・ローカルばらつきの定義••

チップ間ばらつき=グローバルばらつき； チップ内の素子・回路はすべて同一方向・一様（相関=1）に変動することを仮定
チップ
ば
ば
プ内ばらつき=ローカル
ばらつき； チップ
プ内の素
素子・回路
路は完全
全ランダ
ダム
変動を仮定
SS Chip

FF Chip
Chi

D2D Variation

Conservative
SS Corner

Conservative
FF Corner

WID Variation
TypicalPerformance5

グローバル・ローカルばらつきの仮定（STA ）Die to Die (D2D)

Within Die (WID)

Correllati
C
tion
Bet. Circuits

F
ll C
Fully
Correllatted

U
Un-correllatted(Correlation Coefficient; r =1.0)(Correlation Coefficient; r =0.0)

Possible
Var. Source

Gate Length CD Variation(Lg: Normally Distributed)

Random Dopant Fluctuation(Vth: Normally Distributed)

Alwaysy stay@ cornerwith r =1

Variation
Assumption

Chip

Randomly
sampledwith r=0

Chip
6－ 99 －

チップ内システマティックばらつきの扱い？
•

チップ内システマティックばらつき
が、同一が、同 の場合 （相関=1（相関 ）→グローバルばらつき成分•

チップ内システマティックばらつき
が、異なる場合 （相関＜1）
→？？？

•

チップ
ば
プ内システマティックばらつき
は距離相関で特徴化（近い距離の回路間の相関は大きく、距離が離れると相関が小さくなる）→ 相関＜１のグローバルばらつ
き要因と考えたときの扱い！
相関＜１

相関＝１
7

グローバルばらつきと相関測定• 測定方法１；チップ内システマティックばらつき間の相関– チップ内の2つの素子または回路を選択– 2つの素子または回路をnチップ測定– 2つの素子または回路の特性相関値を統計処理• 測定方法２；チップ内システマティックばらつきの距離相関– 1チップ内の複数MAU（Matrix Array Unit)において素子・回路を選択– 同一素子または回路特性においてMAU距離と特性相関の関係を
統計処理

8－ 100 －

測定方法１；チップ内システマティックばらつきの
相関
実測結果
相関_実測結果• 測定項目• NMOS/PMOS Ion特性相関• NMOS Ion特性相関• PMOS Ion特性相関9NMOS/PMOSのIon値相関
•

•
•
56
52
50
48

NumberPMOS(0.3/0..1) Ion

54

NMOS と PMOS のIon特性はチップによって変動の大きさが異なる。
すなわち、両者の特性相関は r＜１でTEGによって相関値の分布を持
すなわちつ
種々のL/W寸法のTEGで測定した相関値の平均は； r =0.65.
It results in clear evidence of “a false” on fullyfully correlated
corner assumption.

46
44
42
40
100

110

120

130

140

150

NMOS(03/0 1) Ion
I
NMOS(0.3/0.

20
18
16
14
12
10
8
6
4
2
0

N&PMOS(L=
N&PMOS(L 00.1um)

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
Correlation Coefficient10－ 101 －

••最近接レイアウトされたペア
NMOS のIonの 相関は、予想されるように相関が１に非常に近い
W寸法の異なるNMOS （レイアウト
は比較的近距離）のIonはペア
NMOSと比較して若干相関が小さくなる
近距離配置の場合、NMOS Ion特性の相関は概して大きい

150
145
140
135
130
125
120
115
110
105
100

Pair NMOS
r=0.995

100

110

120

130

140

150

NMOS(0.3/0.1) Ion

NMOS(0.6/0.18) Ion
N•

NMOS(0.3/0.1) Ion

NMOS Ion特性相関

132
130
128
126
124
122
120
118
116
114
112
110

Different
Size NMOS
L/W異なるMOS

r=0.981
100

110

120

130

140

150

NMOS(0.3/0.1) Ion

11

PMOS Ion特性相関

•

•

56
52
50
48
46
44

r=0.98742W寸法の異なるPMOS （レイアウ
トは比較的近距離）のIon相関は
NMOSと比較して小さくなる
PMOSはNMOSと比較して相関が低い

Pair PMOS

54

on
PMOS(0.3/0.1) Io

最近接レイアウトされたペア
PMOS のIonの 相関は、相関が１
相関は、相関が に非常に近い。ペアNMOSに比べて相関性は若干劣る

40
40

42

44

46

48

50

52

54

PMOS(0.3/0.1) Ion

OS(0.6/0.18) Ion
PMO

•

45
45
44
44
43
43
42
42
41
41
40

Different
Size PMOS
L/W異なる異なるMOS

r=0.88940

45

50
PMOS(0.3/0.1) Ion

55

60

12

－ 102 －

測定結果一覧•••

サンプル数＝72 Chips/1Wafer
TEG数＝256
TEG内容詳細：– NMOS/PMOS：26 geometries each （L,W、including Pair MOS）
– Ring-OSCs：20 Cell types （Logic Gates、C-loadings)– Metal Capacitances：20 components（Single lines
lines, pitched lines）– Metal Resistance：16 Components （M1-M3, Geometry dependence)

Devices
NMOS Ion
PMOS Ion
NMOS Ion vsvs. PMOS Ion
Ring Oscillator Ferquency
Metal Capacitance
Metal ResistanceCorrelation statistics
mean
Si
Sigma
Mi
Min
0.921
0.083
0.627
0.826
0.183
0.094
0 393
0.393
0 309
0.309
-0 474-0.474
0.928
0.065
0.736
0.517
0.378
0 293
0.293
0 635
0.635
13

チップ内システマティックばらつきの相関；まとめ• NMOS間
NMOS間、PMOS間のIon特性相関・実測値は比較的近
PMOS間のI 特性相関 実測値は比較的近距離レイアウトの場合r＞0.88で１に近い値を示すが完全相関はとれていない• NMOSとPMOSのIon相関は上記値に比べて相関が小さい。相関値の平均は； r =0.65である• MOS素子のL/Wが種々異なったばあい、2種の素子のMOS素子のL/Wが種々異な たばあい 2種の素子のIon相関値はばらつき、ある分布を形成する• MOS素子と比較してR, C特性の相関は非常に小さい測定結果が示されており、ばらつきも大きい14－ 103 －

測定方法２；チップ内システマティックばらつきの距離相関• 相関距離の定義– 特定の素子または回路の特性を一定距離離した場合の自己相関を距離の関数としてプロットする– 自己相関値が（自己相関値が（=1/e)となる距離（右図）を相関長 λ と定義する

Correlation
σsys C1.0• 測定項目– NMOS Ionの相関長分布– PMOS Ionの相関長分布– リングオシレー
リングオシレ タ周波数の相関長分布

1/eCorrelation
LengthDistance15相関長分布；NMOS(L/W=0.1/0.3)• NMOS Ion特性ばらつきの相関距離分
布

45
40
35

25
20
15
10
5

相関距離λ/2[mm]
平均μ[mm] ：min[mm] ：max[mm] ：

0.585
0.358
0.846

σ[mm] ：
skew ：
exceｓs ：

0.098
0.080
0.241

16

－ 104 －

3.8～

3.6～3.8

3.4～3.6

3.2～3.4

3.0～3.2

2.8～3.0

2.6～2.8

2.4～2.6

2.2～2.4

2.0～2.2

1.8～2.0

1.6～1.8

1.4～1.6

1.2～1.4

1.0～1.2

0.8～1.0

0.6～0.8

0.4～0.6

0.2～0.40
0.0～0.2• 平均相関距離=585um

度数30

相関長分布； PMOS(L/W=0.1/0.8)• PMOS Ion特性ばらつきの相関距離分
布

40
35
30

度数

25

• 平均相関距離=642um20
15
10
5
3.6～3.8

3.8～

3.8～

3.4～3.6

3.6～3.8

3.2～3.4

3.0～3.2

2.8～3.0

2.6～2.8

2.4～2.6

2.2～2.4

2.0～2.2

1.8～2.0

1.6～1.8

1.4～1.6

1.2～1.4

1.0～1.2

0.8～1.0

0.6～0.8

0.4～0.6

0.2～0.4

0.0～0.20

相関距離λ/2[mm]
0.642
0.406
1.832

平均μ[mm] ：min[mm] ：max[mm] ：σ[mm] ：
skew ：
exceｓs ：

0.213
4.301
21.38617相関長分布； リングオシレータ回路(Inverter, FO=1)• リングオシレータ周
波数ばらつきの相関
距離分布

30
25

15
10
5

3.4～3.6

3.2～3.4

3.0～3.2

2.8～3.0

2.6～2.8

2.4～2.6

2.2～2.4

2.0～2.2

1.8～2.0

1.6～1.8

1.4～1.6

1.2～1.4

1.0～1.2

0.8～1.0

0.6～0.8

0.4～0.6

0.2～0.40

0.0～0.2• 平均相関距離=1000um

度数20

相関距離λ/2[mm]
平均μ[mm] ：min[mm] ：max[mm] ：

1.000
0.303
3.497

σ[mm] ：
skew ：
exceｓs ：

0.681
1.605
2.398

18

－ 105 －

チップ内システマティックばらつきの距離相関まとめ• NMOS, PMOSおよびび回路
路特性のシステマティッ
クばらつき成分は、チップ内で距離相関特性があり 相関＝１の仮定は明らかに満たされないあり、• 実測結果では距離0実測結果では距離0.55mm～11mm離れると上記
TEGの自己相関値は r=0.37 程度に低下する

19

ばらつきの新しい定義（グローバル、ローカル）• ばらつき設計の枠組み手法– 従来の典型的なばらつき設計• グローバル；ワーストチップ、コーナー（相関＝１）• ローカル；統計的ランダム（相関＝０）
• マ
マージン
ジン；チ
チップ内システマテ
プ内システマティックばらクばらつき– 新しいばらつき設計の枠組み• グローバル；チップ
プ内相関考慮したワーストチップ• ローカル；統計的ランダム（相関＝０）• 新しい枠組みの効果・・・コーナーマージンの緩和– グローバル成分の削減（相関＜１）– マー
マ ジン成分（チップ内システマティックばらつき項目）の削除
20－ 106 －

グローバル；チップ内相関考慮したワーストチップ• 素子・回路のチップ内相関(r<1.0)の場合、r=１の場合と比べてばらつきの分布は急峻になる→ ばらつき標準偏差σの低減
グローバ
ルコーナ
ナーは、回路グル
段数依存性を持つ！:
1. 相関値rの平均値とそのばらつき分布に依存2. 遅延パスの回路段数に依存
グローバルコーナーは確定値
でなく確率変数とし扱
なく、確率変数としての扱いが必要
Statistical STAの実用化の基礎技術

μ-Processor Forum 2004

21

グローバルコーナー分布の回路段数依存（簡単な例題）•計算の仮定：– 確率変数Xi ＝N(0,1)、変数間相関 =rσ（Xi) σ（Xj)– 確率変数の和（回路段数=３の時）Y=X1+X2+X3•

回路平均遅延– μ(Y)＝E(X1)+E(X2)+E(X3)=0•

回路の遅延ばらつき– V(Y)=V(X1)+V(X2)+V(X3)+2[Cov(X1,X2)+Cov(X1,X3)+Cov(X2,X3)]– σ（Y)=SQRT(V(Y))•

例;– 回路間相関 r=0 の時： μ(Y)=0、 σ（Y)=SQRT(3)=1.73– 回路間相関 r=1 の時： μ(Y)=0、 σ（Y)=3– 回路間相関 r=ｒ の時： μ(Y)=0、 σ（Y)=SQRT(3+6r)
22－ 107 －

グローバルコーナー分布の回路段数依存（一般化）
般• N段の回路接続の場合– X; ステージ遅延, Y; トータル遅延、n；回路段数nY   Xi

where
h ,

 x : mean of X i (i  1 ~ n)
 x : standard deviation of X i (i  1 ~ n)

i 1

n

 y   x  n xrx : correlation coefficient among X i (i  1 ~ n)

i 1



n

n

i 1

i 1 j  i

Vy   Vx  2 Cov X i , X j y2   x2 n  rx n(n  1)
23

従来ワーストコーナーの緩和率• 従来のグローバルコーナーσ値に対する緩和係数 k を 以下の式で定義;k (n, rx )  k (n, r ) 

k2  r y (rx ) y (rx  1)
1
n  r n(n  1)
n

@ n

• Note; 緩和係数は、相関値 r と回路段数 n の関数

24－ 108 －

グローバルばらつきの相関値が分布をもつ場合のコー
コ ナー
ナ 緩和係数分布•

統計量– 相関係数分布;• 平均; r, 標準偏差; r– コーナー緩和係数分布;• 平均; k,標準偏差,標準偏 ; k•

相関係数分布とコーナー緩和係数分布の関係式 [11]1k 
 r  4  r 2  3 r2
3

 k2 
•12
2  r  4  r  3 r2
3

グローバル・ローカルばらつきの統計モデル
f(k)= N (τtyp+τμｋ, τσｋ ), τ=3σD2Dg(x)=g(x) N (0(0, σrnd)– グローバル：
– ロー
ロ カル：

25

グローバルコーナーの削減効果の計算
パラメータ；相関係数r、回路段数n数、数
従来比グローバルコーナーの削減効果；統計的マージン削減
r=0.8 → 削減率： k=0.90
r=0.6 → 削減率： k=0.80
r=0.37→ 削減率： k=0.60

Reduction Facctor "k"
R

1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
00.2

Ratio : k ( r , n) 

N=1
N=10
N=20
N=50
N=100

1
n  rn ( n  1)
n

0.1
0
0

0.2

0.4
0.6
0.8
Correlation Coefficient (r)126－ 109 －

チップ内回路相関rが分布を持つ場合の回路遅延ばらつき削減率 (統計計算）
•

4.5
4
3.5

計算の仮定；
回路相関係数分布；正規分布
平均値=0.7
標準偏差=
標準偏差 0.1

μr=0.7σr=0
σr=0.1

3
2.5
2
1.5
1
00.5
0
0

コーナー削減係数分布計算
平均値
平均値=0
0.84
標準偏差=0.06
•

4.5
4
3.5

1

μk=0.84
σk=0.06

3
22.5
2
1.5

平均16% のコーナー条件削減
ができる

0.2
0.4
0.6
0.8
Normalized correlation distribution (pdf)

1
0.5
0
0

0.2
0.4
0.6
0.8
1
Normalized reduction factor distribution (pdf)27グローバルコーナー統計モデル計算例
グローバルばらつき相関の実測値を用いた、ワーストコーナーの緩和特性予測→ 従来比コーナー緩和率；平均10%、最大20%600
500

Conv.Corner
D2D
D2D_Correl.

Counts400300（2）遅延分布typical delay=10ps
worst delay=20ps

Conv. Corner200

Typical delay

New Model

100
0
10

15

20
Delay (ps)

25

計算条件；
（1）グローバル相関分布
r=0.672, r=0.17430（3）回路段数
N>1028－ 110 －SSTA統計的ばらつきモデルの概念図• グ
グローバルばらバルばらつききコーナ
ナー分布の表現– グローバル（ワースト）コーナーばらつき・・・SSコーナー分布– グローバル（ベスト）コーナーばらつき・・・FFコーナー分布• ローカルばらつき統計分布表現– ローカル（ランダム）ばらつき・・・正規分布
Conventional
Corner bounds－3σ －3kσ

0+3kσ +3σ

Statistical Global corner distribution

0
WID statistical Local distribution due to RDF
29

まとめ• グローバルばらつきコーナーは相関特性を考慮すること
で平均10%低減することができる.
で平均10%低減することができる• グロー
バルばらつき相関の分布を考慮すると、コーナー
グロ バルばらつき相関の分布を考慮すると、コナ
値は統計分布として定義される• 上記結果を基に、SSTA（Statistical STA) で；– グローバルばらつき；FF & SSコーナー分布– ロー
ロ カルばらつき；ランダム統計分布を扱う、統計的遅延分布解析手法の新しい枠組みと方法論の基礎技術を提案した
30－ 111 －

参考文献
[1] H. Masuda et al., “Challenge: variability characterization and modeling for 65- to 90-nm processes,”
Proc. of CICC, pp. 593-599, Sep. 2005.
[2] S. Samaan, “The impact of device parameter variations on the frequency and performance of
microprocessor Circuits,” ISSCC, Microprocessor Forum, 2004.
[3]S. Ohkawa, et al., “Analysis and characterization of device variations in an LSI chip using an integrated
Device Matrix Array,” IEEE Trans. on Semiconductor Manufacturing, vol. 17, pp. 155-165, May 2004.
[4]M. J. M. Pelgrom, A. C. J. Duinmaijer, and A. P. G. Welbers, “Matching properties of MOS transistors,”
IEEE J. Solid-State Circuits, vol. 24, pp. 1433-1440, Oct. 1989.
[5]K. Takeuchi, “Device characteristics variabilities and RTN,” VLSI Symposium, Tutorial, June 2011.
[6]T. Grasser et al., “The time dependent defect spectroscopy (TDDS) for the characterization of the bias
temperature instability,” Proc. of IRPS, pp. 16-25, 2010.
[7]T. Sakata et al., “Variability analysis of delay degradation on CMOS driver circuit due to NBTI effect,”
Proc. of DA Symposium (in Japanese), Sep. 2011.
[8]M. Aoki, S. Ohkawa, and H. Masuda, “Design guide and process quality improvement for treatment ofdevice variations in an LSI chip,” Proc. of ICMTS, pp. 201-206, Mar. 2004.
[9]K. Takeuchi et al., “Random fluctuations in scaled MOS devices,” Proc. of SISPAD, pp. 1-7, Sep. 2009.
[10]C. Visweswariah, “Statistical timing of digital integrated circuits,” ISSCC, Microprocessor Forum,
2004.
[11]R. E. Schumacker and G. A. Marcoulides, “Interaction and nonlinear effects in structural equation
modeling,” Lawrence Erlbaum Associates, Inc., p.189, 1998.
[12]D. N. Netrabile et al., “Enablement of statistical static timing sign-off methodology using industry
standard library timing model for 32nm,” DAC 2010, User-track, June 2010.
31－ 112 －

配線コーナー条件の22nmプロセスへの適用評価
プ
適

1

目次
• 背景と目的• 配線コーナー評価– 評価方針– 評価結果– 結果解析

• まとめ

2－ 113 －

背景と目的• 背景– タイミング検証サインオフに必要なコーナー条件は、配線ばらつきだ
けでもCmax, RCmax, Cmin, RCminが一般に用いられており、温度条件、電圧条件、トランジスタばらつき条件等を加えると、そのコーナー条件数は膨大となっている。特にHold検証においては、送信側・受信側のパス遅延ばらつきの影響を受けやすく、コーナー条件が複雑化している。
化している– コーナー条件数は、タイミング検証時間の増加を招き、またタイミング
収束性の悪化を招いている。
– そのため、必要かつ最小限となるコ
そのため 必要かつ最小限となるコーナー条件の適正化が望まれてナ 条件の適正化が望まれて
いる。

• 目的
– 22nmプロセスを想定し、タイミング検証に必要最小限なコ
22nmプロセスを想定し タイミング検証に必要最小限なコーナー条
ナ 条
件を明確化すること– 上記結果に基き、 コーナー条件削減する手法を検討すること

3

配線コーナー評価方針• 以下の条件下で、各配線長におけるコーナー条
件と遅延の関係を調査する– 配線断面形状はITRSロードマップに準拠– 配線膜厚/幅/層間膜厚ばらつき量は、それぞれ5nm（
配線膜厚/幅/層間膜厚ばらつき量は それぞれ5nm（３σ）とする– 配線長範囲：3um～500umとする
長– ドライバサイズは、ｘ１およびｘ８とする– 配線コーナー条件は下記の常温５条件とする• Nominal MaxC MaxRC MinC MinRC

4－ 114 －

評価回路
SPICEモデルSPICE電流モデル
電源電圧(VDD)
基本INV（INV - X32）

：PTM 22nm LP (Bulk)：BSIM4：0.95V：PMOS (W=135nm * 22 / 45,L=22nm)：NMOS (W=90nm * 22 / 45,L=22nm)～Nangate社45nmライブラリの基本INVを使用

下図の等価回路を用いて、RCのばらつき成分が遅延時間に及ぼす影響について調査
Delay - A
：セル遅延（Driver Delay）
Delay - B
：配線遅延（Wire線
Delay）
Delay-AIN

Delay-B

R
C

C

R
C

R
C

R
C

Receiver

Driver5

評価フロー[Line]
Lw[Driver]
W / Lg, M(in)(In)(Dout)(Wout)[Receiver](Intermediate)
W / Lg,g, M(out)( )ToxWTmt (Intermediate)Tox S
ε: effective - max.
(Intermediate) ρ: effective
ff ti

1. Typical のRC値から22nm相当のW / Lgに換算した
Nangate45nm(LP) ライブラリ、およびPTM22nmパラメータを使用

6－ 115 －

コーナー遅延比較結果
各コーナー条件、配線長に対するパス遅延の評価結果を以下に示す。
LPE-1σ 【DRV8】

LPE-1σ 【DRV1】
1.5

Nominal
MaxC
MaxRC
MinC
MinRC

1.0

0.5

Delay[nns]Delay[nns]1.5

Nominal
MaxC
MaxRC
MinC
MinRC

1.0

0.5

0.0

0.0
0

100

200 300
400
Interconnect[um]0500

100 200 300 400
Interconnect[um]500•配線長増大につれて、各条件共遅延増加（増加率は各条件毎に異なる）•ドライブ大（Ron小）の方が配線長増加影響小•ドライブ１ではCコーナー、ドライブ８ではRCコーナーが支配的
7

コーナー遅延相対比較（Drive1）
ドライブ１に関して各コーナー遅延のNominalに対する比率を示す。
－ 配線長に依存した各コーナー遅延を相対比較
実測値 【DRV1】
1.3

Dcorner / Dnomin al

1.2
Nominal
MaxC
MaxRC
MinC
MinRC

1.1
1
0.9
0.8
3

6

10

33

66 100 200 300 400 500

配線長 (um)•配線長500um以下ではMaxCが遅延ワースト条件となる•配線長400um以下ではMinCが遅延ベスト条件だが、配線長が400umを超えると各条件ともNominalより遅延大となる•配線長100um付近にCコーナー幅の極大点が存在する－ 116 －

8

コーナー遅延相対比較（Drive8）
ドライブ８に関して各コーナー遅延のNominalに対する比率を示す。
実測値 【DRV8】
1.3

Dcorner / Dnominal

1.2
Nominal
MaxC
MaxRC
MinC
MinRC

1.1
1
0.9
00. 8
3

6

10

33

66 100 200 300 400 500

配線長 (um)•MaxCが遅延ワーストとなるのは配線長100um以下、100umを越えるとMaxRCが遅延ワーストとなる•配線長50um以下ではMinCが遅延ベスト条件だが、50umを超えると各条件ともNominalより遅延大となる。配線長200umを超えてMinRC条件が遅延ベスト条件となる•配線長最大でRCコーナー幅（遅延比）も最大となる

9

遅延v.s.配線断面
配線幅/膜厚ばらつきと遅延の依存関係を比較（ドライブ８、配線長100um、層間膜厚最大）
配線ばらつき依存遅延
0.09⇒⇒配線ばらつき増大した場合、両コー
ナーにおける遅延はさらに増大する•トータル遅延（セル遅延＋配線遅延）では、Nominal付近に最
小値が存在

0.08

Del ay [ns]0.07

DriverWire
Total
Nominal

0.06

0.05

•配線断面拡大につれ、セル遅延増加、配線遅延減少
Metal
eta 3

0.04

Metal20.03

MinC -3σ
配線断面最小0
配線ばらつき量3σMinRC
配線断面最大Nominal 断面形状
Corner 断面形状

Metal1－ 117 －

結果の解析
• 22nmプロセスにおける配線コーナー条件に関して以下の知見を得た– 従来考えられていたMaxC, MinC, MaxRC, MinRCの４コーナー
のみでは、配線コーナーをカバーできないことが判明した。特にドライ サイズドライバサイズ×８では、配線長100um程度でNominal条件がでは、配線長 00u 程度で o
a 条件が
遅延ベストとなり得る– 微細化、ばらつき増大により、さらにMax条件Min条件の遅延はさらに増大し、相対的にさらに増大し、相対的にNominal条件の遅延は減少する。これは条件の遅延は減少する。 れは、配線断面最大時には容量増による遅延増、断面最小時には抵抗増による遅延増の影響と考えられる– Min条件にNominal条件を加えることでコーナー漏れのリスクは
条件
条件を加える
ナ 漏れ リ クは軽減される– ドライバーサイズ最小の場合、400um以上の配線を負荷することがないとすれば、コーナーはMaxCおよびMinCでカバーするこ
な
すれ 、
ナ
お び
する
とが可能である11

まとめ• 22nmプロセスを想定し、配線長に依存してどの条件がコーナー条件となり得るかを評価した。評価の結果、微細プロセスでは 従来考えられていたM C Mi
スでは、従来考えられていたMaxC
MinC
CM
MaxRC
RC Mi
MinCの４Cの４条件のみでは、配線コーナーをカバーできず、検証漏れとなる可能性が明確になった• 微細プロセスにおいて、配線コーナーを適正にカバーするた
めには、配線長、ドライバサイズを考慮する必要がある。一方 コ ナ 数削減のためにはドライバ毎に負荷配線長に方、コーナー数削減のためにはドライバ毎に負荷配線長に制約を与えることが有効であると考えられる• 今後
今後、配線コーナー条件を必要最小限に抑えるための制約
配線
ナ 条件を必要最小限に抑えるための制約条件の調査を行う。特にHold検証に着目しコーナー条件数の最適化および削減をはかっていく。
12－ 118 －

SSPEFフォーマットのパラメータ抽出と22nmプロセスへの適用評価
プ
適

1

目次
• 背景と目的• SSPEF配線パラメータ抽出
SSPEF配線パラメ タ抽出– 抽出方法– 精度評価
– 結論

• まとめ

2

－ 119 －

背景と目的• 背景； 2010年度の活動内容– 22nmプロセスを想定し、配線ばらつき込みネットリストフォーマット
y - SPEF（IEEE1394 - 2009）[1][ ] の誤差評価を行った
Sensitivity– 配線幅、配線膜厚、絶縁膜厚の3変数をパラメータとした場合、近似方法に関わらず、30%を超える容量誤差が発生した– 配線幅 / 配線間膜厚（W / Tox） 、配線膜厚 / 配線間隔（Tmt / S）の2変数をパラメータとすることを提案し、変数をパタとする とを提案
容量誤差を
容量誤差を3%にできることを
きる とを
示した

• 2011年度の活動目的– 22nmプロセスを想定し、SSPEFの最適パラメータ抽出手法を確立すること• IEEE1394にて定義されているモデル（感度式1）、および市販ツール等
一般に用いられているモデル（感度式2）における精度評価を実施し、実用的パラメータ抽出方法を提示する

3

SSPEF配線パラメータ抽出• 抽出方法の検討– 配線ばらつき量は1σあたり5nmとする– 配線ばらつき抽出のサンプル点の選択方法• ±1σ、±1σ ±2σ、±2σ ±3σ点– パラメータ抽出方法• CCF実験計画＋RSM（最小自乗法）– 評価指標• 評価データ点；0～± 3σの全データ点での誤差• 誤差定義；2乗平均誤差、最大誤差
誤差定義；2乗平均誤差 最大誤差

• 上記検討内容にて、最適サンプル点の選び方を決定する
4－ 120 －

３Ｄ配線構造RC抽出条件• 抽出環境– プロセス・パラメタ校正：Calibre xCalibrate v.2011.1_15.11– レイアウト抽出：Calibre xACT 3D v.2011.1_15.11– OS: Red Hat Enterprise Linux 5 64bit– Workstation 6.5 - 7,x 仮想マシン• データ・ベース作成手順– 各プロセスノードに対応する配線膜厚Mt(t)と絶縁膜厚Tox(t)に関わる条件ファイル（.mipt)を作成、プ セス縦構造の ラメ タ補正係
る条件ファイル（.mipt)を作成、プロセス縦構造のパラメータ補正係数を抽出– 想定したプロセスノードに対応するプロセスの変動分を加味したレイ
アウトをそれぞれ作成• RC抽出– 上記で抽出した補正係数を使用しExtraction実行– もとのネットリストにバック・アノテーションされた結果から、単位長さ
もとのネットリストにバック・アノテーションされた結果から 単位長さ
当たりの寄生容量値、寄生抵抗値を算出
5

使用3D配線断面構造• Parasitic Capacitances
1. Intrinsic Capacitance
–
–

Plate
Fringe2. Crossover Capacitance–––

Crossover plate
Crossover fringe
Nearbody

3 Nearbody
3.
N b d CCapacitance
it

M3

M2

M2

M2

Intrinsic fringe

Intrinsic fringe

M1
Intrinsic p
plate-複雑な寄生容量は、単純な面間容量計算だけでは推定困難-複雑な寄生容量は
単純な面間容量計算だけでは推定困難- Field Solver Baseの高精度容量抽出を使用 [2]-[6]6－ 121 －

使用3D配線レイアウト形状• Parasitic Capacitances
1. Intrinsic Capacitance
–
–

Plate
Fringe2. Crossover Capacitance–––

Crossover plate
Crossover fringe
Nearbody

3
3. Nearbody Capacitance
上面プレート

下面プレート-複雑な寄生RC
値はけでは推定困難
複雑な寄
値 、単純な面間容量計算だ、単純な面間容量計算 け- Field Solver Baseの高精度容量抽出を使用 [2]-[6]7３Ｄ構造抽出フロー
構造情報

1. Typicalを基準にばらつかせたM(t), - Tox(t)の立て構造を作成

構造抽出
ツール

2. 構造抽出 * 1)により、RC基本パラメタ作成

RC構造
パラメタDBLVS rule

Layout3. Typical値を基準にばらつかせたM(w)レイアウトを作成

抽出ツール

Schematic
Netlist抽出DB

5. ネットリスト上へのバック・アノテーション
した後単位長さ辺りのRC( / um)を求める* 1) Calibre xCalibrate v.2011,

4. Field Solver * 2) による寄生RC抽出* 2) Calibre xACT 3D v.20118－ 122 －

Sensitivity SPEFと感度式1• ばらつきパラメータの変動に対するRLC感度情報を付加したSPEF(Standard Parasitic Exchange Format)感度式⊿w

CInterconnect cross - section• 感度式1cn1=(∂C(W)/∂W)/C0)×NF(W), cn2=(∂C(Tmt)/∂Tmt)/C0)×NF(Tmt),
cd1=(∂C(S)/∂S)/C0)×NF(S), cd2=(∂C(Tox)/∂Tox)/C0)×NF(Tox),
rd1=(∂R(W)/∂W)/R0))×NF(W)
NF(W), rd2=(∂R(Tmt)/∂Tmt)/R0))×NF(Tmt)),9

感度式1の特徴• 感度式1cn1=(∂C
)/C
(W
(T
( (W
( )/∂W)) 0)×NF)( ),) cn2=(∂C( (T( mt)/∂T) mt)/C) 0)×NF)( mt),)
cd1=(∂C(S)/∂S)/C0)×NF(S), cd2=(∂C(Tox)/∂Tox)/C0)×NF(Tox),
rd1=(∂R(W)/∂W)/R0)×NF(W), rd2=(∂R(Tmt)/∂Tmt)/R0)×NF(Tmt),
特徴：各ばらつきパラメータ（W, T, S)に対し、正の相関をもつ項をcn, rn に、負の相関をもつ項をcd, rd とする。（SSPEF本来の感度式）

10－ 123 －

±1σサンプルによるSSPEFパラメータ抽出
1. 容量（感度式1）

S S P E F モ デ ル 式 (fF )0.4

全領域のサンプル点

00.3
0.2

２乗平均誤差11.00%

平均

-0.
0 37
3 %

中央値 （メジアン）-0.11%

標準偏差11.12%

分散

1.24%

最小

-26
26.81%

最大

32.78%

0.1
0
0.0

0.1

0.2
0.3
3Dシミュレーション結果 (fF)

0.4
11

±2σサンプルによるSSPEFパラメータ抽出
1. 容量（感度式1）
全領域のサンプル点

S S P E F モ デ ル 式 (fF )

0.4
00.3
0.2

２乗平均誤差7.98%

平均-0.30%

中央値 （メジアン）-0.17%

標準偏差

8.07%

分散

0.65%

最小

-20.53%

最大24.72%

0.1
0
0.0

0.1

0.2
0.3
3Dシミュレーション結果 (fF)

0.4
12

－ 124 －

±3σサンプルによるSSPEFパラメータ抽出
1. 容量（感度式1）

S S P E F モ デ ル 式 ((fF )0.4

全領域のサンプル点

00.3
0.2

２乗平均誤差9.31%

平均00.59%

中央値 （メジアン）

0.38%

標準偏差

9.40%

分散

0.88%

最小

-17.57%

最大17.72%

0.1
0
0.0

0.1

0.2
0.3
3Dシミュレーション結果 (fF)

0.4
13

全サンプルによるSSPEFパラメータ抽出
1. 容量（感度式1）

S S P E F モ デ ル 式 (fF )0.4

全領域のサンプル点

00.3
0.2
0.1
0
0.0

0.1

0.2

0.3

２乗平均誤差

8.35%

平均

0.08%

中央値 （メジアン）-2.27%

標準偏差

8.45%

分散

0.71%

最小

-13.92%

最大23.29%

0.4

3Dシミュレーション結果 (fF)
14

－ 125 －

サンプル点の選び方（感度式1）1. 容量（感度式1）22nmプロ
プ セス
セ 配線では、サンプル点は3σ
配線では、サンプル点は を取るのがベスを取るのがト
＠２乗平均、最大、最小誤差
平均
40%
最大
30%
最小
２乗平均誤差20%
誤差
誤 (%( ) 10%
0%
-10%

0

1

2

3

4
All

(σ)5

-20%
-30%

サンプル点
２乗平均誤差

σ

２σ

３σ

σ～３σ

11.00%

7.98%

9.31%

8.35%

15

±1σサンプルによるSSPEFパラメータ抽出
2. 抵抗（感度式1）

S S P E F モ デ ル 式 ((Ω )400

全領域のサンプル点

300

２乗平均誤差165.76%平均-25.56%

中央値 （メジアン）
標準偏差

200
100

0.00%
165.72%分散

274.63%最小-588.80%最大331331.32%

0
-100
-200
0

100

200

300

400

3Dシミュレーション結果 (Ω)
16－ 126 －

±2σサンプルによるSSPEFパラメータ抽出
2. 抵抗（感度式1）
全領域のサンプル点

S S P E F モ デ ル 式 (Ω )

400
300
200
100

２乗平均誤差57.87%

平均-15.90%

中央値 （メジアン）

0.00%

標準偏差

56.30%

分散

31.70%

最小-217
217.22%

最大25.45%

0
-100
0

100
200
300
3Dシミュレーション結果 (Ω)

400
17±3σサンプルによるSSPEFパラメータ抽出
2. 抵抗（感度式1）
全領域のサンプル点

S S P E F モ デ ル 式 ((Ω )

400
300
200

２乗平均誤差15.49%

平均7.58%

中央値 （メジアン）-1.09%

標準偏差23.24%

分散

5.40%

最小

-15.46%

最大88.17%

100
0
0

100

200

300

400

3Dシミュレーション結果 (Ω)
18－ 127 －

全サンプルによるSSPEFパラメータ抽出
2. 抵抗（感度式1）
全領域のサンプル点

S S P E F モ デ ル 式 (Ω )

400
300
200
100

２乗平均誤差

7.83%

平均

0.26%

中央値 （メジアン）-0.98%

標準偏差

7.91%

分散

0.63%

最小

-16.86%

最大24.50%

0
0

100

200

300

400

3Dシミュレーション結果 (Ω)
19

サンプル点の選び方（感度式1）2. 抵抗（感度式1）22nmプロ
プ セス
セ 配線では、サンプル点は3σ
配線では、サンプル点は を含めるのがマスを含めるのがト
＠２乗平均、最小誤差

400%
200%
誤差(%)

0%
0

1

2

3

-200%

(σ) 5

平均
最大
最小
２乗平均誤差

-400%
-600%
-800%

4
All

サンプル点
２乗平均誤差

σ

２σ

３σ

σ～３σ

165.76%57.87%

15.49%

7.83%

20－ 128 －

Sensitivity SPEFと感度式2• ばらつきパラメータの変動に対するRLC感度情報を付加したSPEF(Standard Parasitic Exchange Format)感度式⊿w

CInterconnect cross - section• 使用した感度式
cn1=(∂C(W)/∂W)/C0)×NF(W), cn2=(∂C(Tmt)/∂Tmt)/C0)×NF(Tmt),
cn3=(∂C(S)/∂S)/C0)×NF(S), cn4=(∂C(Tox)/∂Tox)/C0)×NF(Tox),
rn1=(∂R(W)/∂W)/R0))×NF(W)
NF(W), rn2=(∂R(Tmt)/∂Tmt)/R0))×NF(Tmt)),21

感度式2の特徴• 感度式2cn1=(∂C(W)/∂W)/C0)×) NF(W), cn2=(∂C(Tmt)/∂Tmt)/C0)×) NF(Tmt),
cn3=(∂C(S)/∂S)/C0)×NF(S), cn4=(∂C(Tox)/∂Tox)/C0)×NF(Tox),
rn1=(∂R(W)/∂W)/R0)×NF(W), rn2=(∂R(Tmt)/∂Tmt)/R0)×NF(Tmt),
特徴：各ばらつきパラメータ（W, T, S)に対し、相関の正負を問わず、全ての項をcn, rn とする。（市販ツーとする。（市販ツ ルで用いられている感度式）

22－ 129 －

±1σサンプルによるSSPEFパラメータ抽出
３. 容量(感度式2)
SSSP E F モ デ ル 式 (fF )0.4

全領域のサンプル点

00.3
0.2

２乗平均誤差18.00%

平均-10
10.13%

中央値 （メジアン）-3.17%

標準偏差15.06%

分散

2.27%

最小

-55.09%

最大

3.37%

0.1
0
0.0

0.1
0.2
0.3
3Dシミュレーション結果 (fF)

0.4
23

±2σサンプルによるSSPEFパラメータ抽出
３. 容量(感度式2)

S S P E F モ デ ル 式 (fF )0.4

全領域のサンプル点

00.3
0.2

２乗平均誤差17.82%

平均-2.98%

中央値 （メジアン）

3.16%

標準偏差

17.78%

分散

3.16%

最小

-61.02%

最大13.18%

0.1
0
0.0

0.1
0.2
0.3
3Dシミュレーション結果 (fF)

0.4
24

－ 130 －

±3σサンプルによるSSPEFパラメータ抽出
３. 容量(感度式2)
全領域のサンプル点

S S P E F モ デ ル 式 ((fF )

0.4
00.3
0.2

２乗平均誤差30.98%

平均

16.64%

中央値 （メジアン）

24.83%

標準偏差26.44%

分散

6.99%

最小

-71.32%

最大41.80%

0.1
0
0.0

0.1
0.2
0.3
3Dシミュレーション結果 (fF)

0.4
25

全サンプルによるSSPEFパラメータ抽出
３. 容量(感度式2)

SSSP E F モ デ ル 式 ((fF )0.4

全領域のサンプル点

0.3
0.2
0.1
0
0.0

0.1

0.2

0.3

２乗平均誤差

8.35%

平均

0.08%

中央値 （メジアン）-2.27%

標準偏差

8.45%

分散

0.71%

最小

-13.92%

最大23.29%

0.4

3Dシミュレーション結果 (fF)26

－ 131 －

サンプル点の選び方
３. 容量(感度式2)22nmプロ
プ セス
セ 配線では、サンプル点は1σ
配線では、サンプル点は を取るのがベスを取るのがト
＠２乗平均、最大、最小誤差
平均

60%

最大
最小
２乗平均誤差

40%
20%

誤差(%)

0%
-20%

0

1

2

All
4

3

(σ)5

-40%
-60%
-80%

サンプル点
２乗平均誤差

σ

２σ

３σ

σ～３σ

18.00%

17.82%

30.98%

8.35%

27±1σサンプルによるSSPEFパラメータ抽出
４. 抵抗（感度式2）

S SP E F モ デ ル 式 ((Ω )400

全領域のサンプル点

300
200
100

２乗平均誤差18.18%

平均-3.94%

中央値 （メジアン）

16.60%

標準偏差54.05%

分散

29.21%

最小-202.20%最大34.74%

0
-100
0

100

200

300

400

3Dシミュレーション結果 (Ω)
28－ 132 －

±2σサンプルによるSSPEFパラメータ抽出
４. 抵抗（感度式2）
全領域のサンプル点

SSSP E F モ デ ル 式 ((Ω )

400
300
200
100
0

２乗平均誤差20.70%

平均-3.94%

中央値 （メジアン）

16.60%

標準偏差5454.05%

分散

29.21%

最小-202.20%最大34.74%

-100
0

100

200

300

400

3Dシミュレーション結果 (Ω)
29±3σサンプルによるSSPEFパラメータ抽出
４. 抵抗（感度式2）
全領域のサンプル点

S SP E F モ デ ル 式 ((Ω )

400
300
200
100

２乗平均誤差57.89%

平均-3.94%

中央値 （メジアン）

16.60%

標準偏差54.05%

分散

29.21%

最小-202.20%最大34.74%

0
-100
0

100

200

300

400

3Dシミュレーション結果 (Ω)
30－ 133 －

全サンプルによるSSPEFパラメータ抽出
４. 抵抗（感度式2）
全領域のサンプル点

S S P E F モ デ ル 式 ((Ω )

400
300
200
100

２乗平均誤差33.31%

平均-3.94%

中央値 （メジアン）

16.60%

標準偏差54.05%

分散

29.21%

最小-202.20%最大34.74%

0
-100
0

100
200
300
3Dシミュレーション結果 (Ω)

400
31

サンプル点の選び方
４. 抵抗（感度式2）22nmプロ
プ セス
セ 配線では、サンプル点は1σ
配線では、サンプル点は を取るのがベスを取るのがト
＠２乗平均、最大、最小誤差

100%
50%
0%
誤差(%)

-50%

0

1

2

3

All
4

(σ
( 5)

平均
最大
最小
２乗平均誤差

-100%
-150%
-200%
-250%

サンプル点
２乗平均誤差

σ

２σ

３σ

σ～３σ

18.18%

20.70%

57.89%

33.31%

32－ 134 －

遅延誤差比較

σ
２乗平均誤差
平均
中央値
標準偏差

3
4.5%
1.2%
0.6%
4.4%

SSPEF 感度式(1)
2
1
27.5%
48.3%
-6.8%
-7.5%
0.1%
-0.1%
26.9%
48.3%

All
4.2%
0.1%
-0.6%
4.3%

3
37.9%
19.3%
31.5%
33.0%

SSPEF 感度式(2)
2
1
25.4%
25.9%
-4.8%
-12.4%
6.2%
-2.7%
25.3%
23.0%

All
26.9%
-0.7%
9.1%
27.2%

・感度式2によれば、２乗平均誤差25%以上となる
さらに、３σのみをサンプル点とした場合、誤差は37.9%に及ぶ
・感度式1であれば、３σをサンプル点とすることで２乗平均誤差4.5%、
さら
さらにσ
および
と
と削減が
能 ある
および２σも含める
も含めることで4.2%へと削減が可能で33

解析結果の考察・市販ツールで用いられている感度式2では、全てのバラメータを分子に置いている分 例えば抵抗で1/Wが表現できない
置いている分、→ 分母、分子に割り振ったものより誤差としては大きくなる
・感度式1が3σでのフィッティングを要するのに対し、 全てのパラメー
全てのパラメ タ
を分子にもってくると、逆に１σでのフィッティングの方が 良好な精度→感度式1が外挿を嫌うのに対し、線型近似した場合は、Exact に求められているTyp.近傍で合わせた方がバランスがよい。
yp34－ 135 －

まとめ
IEEE1394の定義に沿った感度式1）、および市販ツールの感度式2）を比較した。 22nmプロセスを想定した場合、どちらの感度式も想定したグローバルばら
つきコーナー全域をカバーするには誤差が大きく、チップ内ランダムばらつきに加えてグローバルばらつきにも適用するためには 2次近似や中間変数使用等
加えてグローバルばらつきにも適用するためには、
感度モデル改善を行うか、プロセス制御性の改善等によりコーナーを抑制する必要がある。
またそれぞれの感度式に適したフィッティング方法の検討を行った。
・感度式1（IEEE1394準拠）
22nmプロセスの想定（σばらつき量5nm）に対し22nmプロセスの想定（σばらつき量5nm）に対し、 コー
コ ナー
ナ でフィッ
ティングした場合の平均２乗誤差は4.5%となり、実用は可能。 フィッティングの際にはコーナーにおけるばらつき量の指定が必要。
・感度式
感度式2（市販（市販ツール）
22nmプロセスの想定（σばらつき量5nm）に対し、誤差25%以上とな
り、グローバルばらつきへの実用には問題がある。本モデルを使用す
るには、グロー
るには、グロ バルばらつきコー
バルばらつきコ ナー
ナ の抑制が必須である。フィッティ
ングはTyp.近傍となるため、コーナーのばらつき量指定は不要。
35

参考文献[1]IEEE Standard for Integrated Circuit (IC) Open Library Architecture (OLA)
IEEE STD 1481-2009
Digital Object Identifier: 10.1109/IEEESTD.2009.5430852
Publication Year: 2009 , Page(s): c1 - 658[2] Weiping Shi; Fangqing Yu; , "A divide-and-conquer algorithm for 3-D
capacitance extraction," Computer-Aided Design of Integrated Circuits
and Systems, IEEE Transactions on , vol.23, no.8, pp. 1157- 1163, Aug. 2004
[3] Weiping Shi; Jianguo Liu; Kakani, N.; Tiejun Yu; , "A fast hierarchicalalgorithm for threethree dimensional capacitance extraction,"extraction, ComputerComputer Aided
Design of Integrated Circuits and Systems, IEEE Transactions on, vol.21,
no.3, pp.330- 336, Mar 2002
[4] Ying
Yi Zhou;
Zh
Zh Li;Li W
Zhuo
Weiipiing Shi
Shi;, “F
“Fast CCapacititance E
Exttractition iin M
Multilltilayer,
Conformal and Embedded Dielectric using Hybrid Boundary Element Method,”
DAC '07 Proceedings of the 44th annual Design Automation Conference
ACM New York, NY, 2007.
36－ 136 －

参考文献
[5] Yan, S.; Sarin, V.; Weiping Shi; , "Sparse transformations and preconditioners
for 3-D capacitance extraction," Computer-Aided Design of Integrated
Circuits and Systems, IEEE Transactions on , vol.24, no.9, pp. 1420- 1426,
Sept 2005
Sept.
[6] Yan, S.; Sarin, V.; Weiping Shi; , "Fast 3-D Capacitance Extraction by
Inexact Factorization and Reduction," Computer-Aided Design of Integrated
Circuits and Systems, IEEE Transactions on , vol.25, no.10, pp.2282-2286,
Oct. 200637－ 137 －JEITA SV
SV--WG Annual Report
Appendixpp4.2

2012.03.30
SystemVerilogyg WG

The member of SystemVerilog-WG
Members:
Kasumi Hamaguchi Panasonic
Kohtaro Hachiya

Jedat

K d L
Kundo
Lee

M
Mentort

Hirokuni Taketazu

Panasonic

Hitoshi Simosaka

Fujitsu

Ryo Toda

Synopsys

Takehiko Tsuchiya

Toshiba

Tetsuya Asano

Renesas－ 138 －Chair

SV-AC

SV-AC: ASSERTIONS

SV-AC IEEE1800(SV-AC) Update傾向S
C 全102中 Enh
SV-AC
hancementは16件（1は16件（15%）(2004/12~2011/9)
71件（70%）は文章の明確化 エラッタ対応
71件（70%）は文章の明確化、
15件（15%）が残件
アイテム タイプ傾向
87Enhancement

16

Clarification
13

ErrataTBD
Other(Status closed以外）

58－ 139 －

Enhancement一覧

SV-AC
ID

Type
196 En1932 En3033 En
1757 En
1646 En
1769 En
1806 En

Severity
major
major
featurefeaturefeaturefeaturefeatureStatusclosedclosedclosedclosedclosedclosedclosed3202 En

featureclosed1667 En
1648 En
1601 En

featurefeaturefeatureclosedclosedclosed3295 En

featureclosed2173 En
2660 En
3069 En
1361 En

feature
minor
minor
minor

closedclosedclosedclosedSV-AC

Summary
HM1: Allow optional argument types in sequences/properties
Introduce LTL and other temporal operators
Enhance checker modeling capabilities
Property resets: accepton(b) P, rejecton(b) P
Generate constructs within properties and sequences
Elaboration time user assertion and error reporting tasks
Introduce "restrict property" verification statement
Clarify on whether certain system functions are allowed inclasses, 'let', and other corner cases
Local variable arguments for sequences and properties.
Default reset for assertions
new keyword for untyped formal arguments
need a way to control only asserts/covers/assume
directives
Add case construct for properties.
Add indices to expressions
Relax rules for $global_clock resolution
need a way to control execution of action blocks

Enhancementトピックス-1

ID196:major:HM1:
ID196j HM1 Allow
All
optionalil argument types
in sequences/properties
アサーションに渡すことができるデータ型を拡張する
アサションに渡すことができるデ タ型を拡張する
例えば、クラスオブジェクトを渡すことが可能になるID1932:major:closed
ID1932jld IntroduceId
LTL anddother temporal operators
LTL（線形時相論理）等の時相演算子に対応する。
LTL（線形時相論理）等の時相演算子に対応する
Sequence operators[*], [=], [->]##
throughout
withinintersectandor

Property operators

not, nexttime, s_nexttime
and
or
iff
until, s_until, until_with,s_until_with,
til ith i
impliesli|->, |=>, #-#, #=#always, s_always, eventually,s_eventually, if-else, accept_on,
reject_on－ 140 －

Associativity
—
Left
Right
Left
Left
—
Left
Left
Right
Right
Right
—

SV-AC

Enhancementトピックス-2

ID1806f
IIntrodID1806:feature:
duce ““restriict property”
verification statement
assumeと同じくFormalツー
assumeと同じくFormalツ ル解析時に回路に制約を与え、検証空間を制限することができる、Syntaxの追加。
assumeと異なりと異なり、回路がその制約を必ずしも守っている必要はないので、Formal解析時のWhat-if解析が容易になる。
restrict_property_statement::=
restrict property ( property
property_spec ) ;SV-ACEnhancementトピックス-3
3 ffeature:Add case construct ffor propertiies.
ID21
2173：
プロパティ文の中でcase文の記述を可能とする。
条件によって、変化するアサー条件によって、変化するアサ ションを記述できる。
property p1(logic a,b);s(a,b) |=>case (val)
3'b011: a ##1## b;
3'b100: a |=> b;
default: a ##2 b;
endcaseendproperty－ 141 －

SV-AC

残件に関して1
15件 115%%の残件がある残件がある。
容易に仕様を決められないもの
会議議事録別IDへの移管等であるため、本質的な問題ではない。

SV-EC

SV-EC: TEST BENCHES－ 142 －

SV-EC IEEE1800(SV-EC) Update傾向
S
SV-EC 全
全554中 Enhhancementは21件（
は21件（4%）(2004/7~2012/2)
310件（56%）は文章の明確化 エラッタ対応
310件（56%）は文章の明確化、
223件（40%）が残件
アイテム タイプ傾向
21

Enhancement

36

Clarification
223

ErrataTBD
274

Other(Status closed以外）
0Enhancement一覧

SV-EC
ID
Type
1356 En
2987 En

Severity
featurefeatureStatusclosedclosed2506 En

featureclosed3001 En
2112 En
3028 En
1091 En
3279 En
1517 En

featuremajor
minor
featuremajor
featureclosedclosedclosedclosedclosedclosed2748 En

minor

closed2745 En
1857 En
1560 En2149 En
1623 En
E
1556 En
1615 En
240 En239 En247 En1178 En

minor
major
featurefeatureffeaturefeaturefeaturefeaturefeaturefeaturefeatureclosedclosedclosedclosedc llose dclosedclosedclosedclosedclosedclosedSummary
Multiple inheritanceSoft Constraints
Non-trivial coverage space shapes and joint conditions are difficult
to specify with covergroups
Proper Polymorphic behavior of instantiation
Remove restrictions on NBA assignments to class members
constraints for unique array elements.
Jeda verification enhancements
Enhance method override rules to allow covariant typing
Ballot comment #189 Array reduction methods used in constraints
Ballot comment #19 Preponed PLI region not included (but should
be removed from LRM anyway as it does not really exist)
Ballot comment #111 impicit coverpoint for crossexternal method definitions and parameterized class types
Queue delete() method for entire array
Covergroups sample method with arguments
allternate t iimeun iit syntax
in-line static variable initialization - require keyword static?
can processes spawned by functions execute blocking statements?
Expression evaluation with cycle_delay
Allow specific clocking event on each cycle_
cycle delay declaration
Property qualifier and random stability in object instances
Proposal for Randomization and Constraints－ 143 －

SV-EC

Enhancementトピックス-1

ID1356
f
M
l ip
i le
l in
i her
h itanceiID1356:feature:Mult純粋仮想関数で構成される“Interface class”を新たに設け、“implements”
ドを用い“Interface class”
implements キー
キ ワー
ワ ドを用いclass を多重継承できるように機能を拡張する。
interface class PutImp#(type PUT_T = logic);
pure virtual function void put(PUT_T a);
endclass
interface class GetImp#(type GET_T = logic);
pure virtual function GET_T get();endclassclass Fifo#(type T = logic, int DEPTH = 1) implements PutImp#(T), GetImp#(T);T myFifo [$:DEPTH-1];
virtual function void put(T a);
myFifo.push back(a);myFifo.push_
endfunction
virtual function T get();get = myFifo.pop_front();
endfunction
endclass

SV-EC

Enhancementトピックス-2

ID2987f
S
ID2987:feature:
Sofft C
Constraiints

Soft Constraintsについて制約記述をオーバーライド
できるように機能拡張する。

ID2506:feature:Non-trivial coverage space shapes
and joint conditions are difficult to specify
with covergroups.
カバレッジ領域の形や組合せ条件が不明確な場合、現状カバレッジ領域の形や組合せ条件が不明確な場合
covergroupを定義するのが困難なため、式や図形関数でもcovergroupを表現できるように、機能を拡張する。

－ 144 －

SV-EC

Enhancementトピックス-3

ID3001
ID3001:ffeature:P
Proper P
Pollymorphi
hic b
beh
haviiorof instantiation
 インスタンス時の多様性動作についてC++,
インスタンス時の多様性動作についてC++ JAVA相当の記述ができるように機能拡張する。
class C; . . . endclassclass D extends C; . . . endclassC c = D::new;// variable c of superclass type C now references// a newly constructed object of type DID2112:major:Remove restrictions
on NBA assignments to class members
 トランザクション環境での、クラスメンバーに対する
ノンブロッキングアサインの制限は、動作を簡潔に表現する際の妨げにな ているため制限を緩和する表現する際の妨げになっているため制限を緩和する。

SV-EC

残件に関して

223件 40%0%の残件がある
残件がある。
未着手のもの
容易に仕様を決められないもの
会議議事録別ID の移管
別IDへ等であり、本質的な問題ではない。

－ 145 －

SV-BC

SV-BC: Design Subset

SV-BC

IEEE1800 Update傾向

SV-BC majorSj /feature/fは全/8 2012/2)
は全50
05件 (200(2004/8～
Enhancement 151件(30%)
Clarification
56件(11%)
Errata298件(59%)
アイテム タイプ傾向00151

Enhancement
Clarification
ErrataTBD

298

Other(Status closed以外）

56－ 146 －

SV-BC
ID

Type
2374 En331 En329 En168 En23 En
696 EnE1504 En
210 En1204 En1133 En154 En2525 En
1651 En
1619 En
1571 En
2131 En
1197 En907 En1090 En
1588 En
2037 En
1846 En675 En1749 En
1589 En354 En1724 En
1524 En
314 EnE
906 En304 En324 En106 En243 EnSV-BC

Enhancement一覧
Severity
major
major
major
major
major
f t
featurefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeaturefeatureffeaturefeaturefeaturefeaturefeaturefeatureStatusclosedclosedclosedclosedclosedclosedldclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedldclosedclosedclosedclosedclosedSummary
7.4.1: Allow packed arrays of enum
Update $display and other file I/O system tasks for aggregate data types
Package imports in port lists
Complex Data Types of Wires
Update $display and other file I/O system tasks for new data types
B ll t Feedback
BallotF db k Issue
I
225:
225 Add parameterizedt i d tasks
t k andd functions
fti
introduce parameterized structures
Allow use of generate in module port list
Add lists of figures, tables, syntaxes
allow reverse part-select [lsb:msb]
Jeita 29: Dual Data Rate needed in always_ff
Allow hierarchical references in $unit scope$psprintf
allow specification of default input values for module ports
Add default values for macro arguments
Parallel_case equivalent needed for case and if statementspFirst class ppart selection operator
Default parameter assignment should be optional
add `undefineall functionality
Add predefined macros for file and line number
Setting parameters in Configurations
D3 21.13: add 1800-2008 to `begin_keywords
Ballot Feedback Issue 203: Packed unions shall not be restricted to equal length items.
items

%x
Function version of formatted write to string
Add command line switch to control keyword compatibility of input
File and Line compiler directives
Lifetime option missing in packages (BNF)
P
Proposall ffor IP E
Encryptioni F
Format ffor Verilog
V il
Need localparam declarations in V2K-style parameter port lists$unpacked_dimensions
Add asymmetric casex statement
SV-BC Issue 31: Erratta or simple proposal for task, function, property, sequencearguments.

Masked bitwise comparision operators

Enhancementトピックス-1

ID 2374:ma
2374
j AllowAllk d arrays of enum
jor:
packe

Packed arrayでenumも利用できるようにする。LRMでは許されていないが、必要性があり、すでに複数ツーれていないが、必要性があり、すでに複数ツ ルで利用可能。
他ツールの開発者に必要性無しと誤解させないため。

ID 331:major:Update $display and other file I/O
system tasks for aggregate data types

$display等のI/Oシステムタスクを、stringやaggregate data
タイプなどの、新しいデータタイプに対応させる。

－ 147 －

SV-BC

Enhancementトピックス-2

ID 329:ma
329
jjor:Pac
P kkage iimports iin port lists
liport listでパッケージをインポート可能として、タイプ量を削減できるようにする。
package A;
typedef struct {bit [ 7:0] opcode;
b [23
bit
[23:0] add
ddr;} instruction_t;
endpackage: A
package B;
typedef enum bit {FALSE, TRUE} boolean_t;
endpackage: B
module M import A::instruction_t, B::*;#(WIDTH = 32)(input [WIDTH-1:0] data,
input instruction_t a,
output [WIDTH-1:0] result,output boolean_t OK);...
endmodule: M

SV-BC

Enhancementトピックス-3

ID 1504:
1504 ffeature:iintrod
duce parameteriized structures構造体でパラメータを使えるようにする
typedef struct #(SIZE = 32, TYPE = integer) {bit [SIZE-1:0] m1;
TYPE m2;} parameterized_struct;parameterized_struct ps1; // Default parameterizationpar
SIZE(64
ps2; // O
Oveerriddedden
pa ama eterizete eded_str
st uct #((.S(6 ), .TYPE(in( t)) psparameterization－ 148 －

SV-CC

SV-CC: Foreign APIs

SV-CC

IEEE1800 Update傾向

S
j /feature/fは全232件 (200
/8 2012/2)
SV-BC major(2004/8～
Enhancement 4件(1%)
Clarification
17件(4%)
Errata125件(59%)－ 149 －

Enhancement一覧

SV-CC
ID

Severity

StatusSummary

3884EnTypefeatureclosedVPI support for soft constraints

2094EnfeatureclosedNeed to extend VPI to handle class specializations

332En

featureclosedVPI support for new uwire net type333En

featureclosedVPI support for types on wires

SV-CC

Enhancementトピックス-1

ID 3884
3884:ffeature:VPI support ffor sofft constraiints

soft constraints への適切なアクセスを提供するため二VPI
object modelの修正が必要。

ID 2094:feature:Need to extend VPI to handle classspeciializa
li tionstiクラスタイプへのダイレクトアクセスを提供。

－ 150 －

SV-CC

Enhancementトピックス-2

ID 332
332:ffeature:VPI support ffor new uwiire net type
Uwireタイプサポートに伴うVPIの定義拡張。
Annex G: vpi_user.h
AFTER:#define vpiNone 12 /* no default net type (1364-2000) */ADD:#define vpiUwire 13 /* unresolved wire net (1364-2005) */SV-CC

Enhancementトピックス-3

ID 333
333:ffeature:VPI support ffor types on wiires
配列型ネットエレメントへのアクセス拡張
Any net declared as an array with one or more unpacked ranges is an arraynet. The range iterator for an array net returns only the unpacked ranges
for the array.

－ 151 －

SV-DC

SV-DC: Analog Connection

SV-DC

IEEE1800 Update傾向S/8 2012/2)
SV-DC は全2件 (200(2004/8～
Enhancement 1件(50%)
Errata
1件(50%)
新規仕様追加のため新規
Mantisの件数は少ない
SV-DCは本改訂で新たに追加された
最初にロードマップを作成して最優先事項をMantis 3398
で管理
本改訂はMantis 3398のエンハンスメントに集約されている－ 152 －

Enhancement一覧

SV-DC

ID

Type
yp

Severity

StatusSummary

3398

En

major

closedUser defined nets and resolution functions

SV-DC

Enhancementトピックス-1

Mantis 3398
※これらはSV-DCロードマップでの要求事項での[MUST]の最優先のプライオリ
ティ
R05. [MUST] Aggregate nets with real valued components, including
constructs such as vectors, static arrays, structs, unions
R06. [MUST] Resolution functions for multiply driven aggregate nets
R07. [MUST] Unidirectional and bidirectional ports with aggregate nets
R08. [MUST] Atomic aggregate nets whose components are resolved jointly(correlated resolution)
R09 [MUST] Ability to represent X (unknown) and Z (undriven/highR09.
impedance) states for atomic aggregate nets

ユーザ定義のネットとレゾリューション・ファンクションは、ユーザが複雑なミックス・シグナルのシステムをモデル化するために提供。
ユーザに定義されたネットで、電圧、電流、抵抗、キャパシタンスなどをキャ
プチャーすることは可能。
各ドライバ／レシーバのそれぞれの情報とユーザ定義のレゾリューション・フ
ぞザァンクションは複数ドライブのネットの属性を定義できる－ 153 －

Enhancementトピックス-2

SV-DC

LRMの追加の項
6.6.7 User-defined nettypes
6.7.1 Net Declaration with user-defined nettype
6.7.2 Initialization of nets with user-defined nettypes
6.22.6
6 22 6 Matching nettypes
その他、関連する既存の項にパラグラフの追加修正あり

ユーザ定義ネットタイプのフォーマット
nettype data_type
net_type_identifier
data type net
type identifier[ with [ package_scope | class_scope ] tf_identifier ] ;nettype [ package_scope | class_scope ] net_type_identifier
net_type_identifier ;SV-DCEnhancementトピックス-3

使用例// user-defined data type T
typedef struct {real field1;
bit field2;} T;// user-defined resolution function Tsum
function automatic T Tsum (input T driver[]);Tsum.field1 = 0.0;
foreach (driver[i])Tsum.field1 += driver[i].field1;
endfunction
nettype T wT; // an unresolv
nett
nresol ed netty
nett pe wT whose data ty
t pe is T// a nettype wTsum whose data type is T and// resolution function is Tsum
nettype T wTsum with Tsum;// user-d
fi d dataddefinetype TR
typedef real TR[5];// an unresolved nettype wTR whose data type// is an array of real
nettype TR wTR;// declare another name nettypeid2 for nettype wTsum
nettype wTsum nettypeid2;－ 154 －JEITA LPBᶆ‽䝣䜷䞊䝬䝑䝖JEITA LPBᶆ‽䝣䜷䞊䝬䝑䝖䛸䛧䛶䠑䛴䛾䝣䜯䜲䝹䛸⏝ㄒ㞟
1. 䝥䝻䝆䜵䜽䝖⟶⌮䠄M-Format䠅
2. 䝛䝑䝖䝸䝇䝖䠄N-Format)
3. 䝁䞁䝫䞊䝛䞁䝖䠄C-Format)ᾀώἩἿἊỹἁἚሥྸ
4. 䝕䝄䜲䞁䝹䞊䝹䠄R-Format)ᾁώ἟ἕἚἼἋἚ
5. 䝆䜸䝯䝖䝸䠄G-Format䠅ᾅώဇᛖᨼ
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Copyright©2012 JEITA/EDA/LPB All Rights Reserved

JEITA LPBᶆ‽䝣䜷䞊䝬䝑䝖ᴫせ䝣䜷䞊䝬䝑䝖ྡ㻌ᴫせ㻌䝣䜷䞊䝬䝑䝖䛾᭩ᘧ㻌䝥䝻䝆䜵䜽䝖⟶⌮㻌䞉ྛ䝣䜷䞊䝬䝑䝖䛾ᑐᛂ௜䛡㻌䠄㻹㻙㻲㼛㼞㼙㼍㼠䠅㻌䞉᭦᪂≧ἣ䛾ᢕᥱ㻌㼄㻹㻸䠄⊂⮬䠅㻌䞉㛵㐃䝣䜯䜲䝹䛸䛾ᑐᛂ௜䛡㻌䝛䝑䝖䝸䝇䝖㻌

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䞉タィ⤖ᯝ䜢ゎᯒ䛻Ώ䛩㻌䠄㻳㻙㻲㼛㼞㼙㼍㼠䠅㻌㻌 ≀⌮᝟ሗ㻌2－ 155 －

䜰䝟䝑䝏䠖㼄㻲㻸㻌㼂㼑㼞㻝㻚㻜䠄᪤Ꮡ䠅㻌

2

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

JEITA LPB format
JEITA LPB format consists of five (5) formats and glossary.
1. Project Management (M-Format)
2. Netlist (N-Format)
3. Component (C-Format)
1.Project Management
4. Design Rule (R-Format)
2. Netlist
5. Geometry (G-Format䠅
6. Glossary
6. Glossary

5. Geometry
3. Component

Analysis

4. Design Rule
㻌

㻌

1

1

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

JEITA LPB format overview
㻲㼛㼞㼙㼍㼠㻌㼚㼍㼙㼑㻌㻼㼞㼛㼖㼑㼏㼠㻌
㻹㼍㼚㼍㼓㼑㼙㼑㼚㼠㻌㻔㻹㻙㻲㼛㼞㼙㼍㼠㻕㻌㻺㼑㼠㼘㼕㼟㼠㻌
䠄㻺㻙㻲㼛㼞㼙㼍㼠䠅㻌㻯㼛㼙㼜㼛㼚㼑㼚㼠㻌䠄㻯㻙㻲㼛㼞㼙㼍㼠䠅㻌㻰㼑㼟㼕㼓㼚㻌㻾㼡㼘㼑㻌䠄㻾㻙㻲㼛㼞㼙㼍㼠䠅㻌㻳㼑㼛㼙㼑㼠㼞㼥㻌㻯㼛㼚㼠㼑㼚㼠㼟㻌㻰㼑㼟㼏㼞㼕㼜㼠㼕㼛㼚㻌㼒㼛㼞㼙㻌䞉㻲㼛㼞㼙㼍㼠㻌㻌㼒㼕㼘㼑㻌㼍㼟㼟㼛㼏㼕㼍㼠㼕㼛㼚㻌㼄㻹㻸㻔㻻㼞㼕㼓㼕㼚㼍㼘㻕㻌䞉㼁㼜㼐㼍㼠㼑㻌㼠㼞㼍㼏㼑㻌䞉㻭㼟㼟㼛㼏㼕㼍㼠㼕㼛㼚㻌㼣㼕㼠㼔㻌㼞㼑㼘㼍㼠㼑㼐㻌㼒㼕㼘㼑㼟㻌䞉㼏㼛㼚㼚㼑㼏㼠㼕㼛㼚㻌㼎㻛㼣㻌㼔㼕㼑㼞㼍㼞㼏㼔㼥㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌㼂㼑㼞㼕㼘㼛㼓㻙㻴㻰㻸㻔㻱㼤㼕㼟㼠㼕㼚㼓㻕㻌㼃㼕㼠㼔㻌㼑㼚㼔㼍㼚㼏㼕㼚㼓㻌㼜㼛㼣㼑㼞㻌㼓㼞㼛㼡㼚㼐㻌㼜㼛㼞㼠㻌㼟㼡㼜㼜㼛㼞㼠㻌䞉㻿㼕㼓㼚㼍㼘㻘㻌㼜㼛㼣㼑㼞㻌㼍㼚㼐㻌㼓㼞㼛㼡㼚㼐㻌㼐㼑㼟㼏㼞㼕㼜㼠㼕㼛㼚㻌䞉㻯㼛㼙㼜㼛㼚㼑㼚㼠㻌㼜㼕㼚㻌㼍㼟㼟㼕㼓㼚㼙㼑㼚㼠㻌㼄㻹㻸㻔㻻㼞㼕㼓㼕㼚㼍㼘㻕㻌䞉㻯㼛㼚㼟㼠㼞㼍㼕㼚㼠㻌㼕㼠㼑㼙㼟㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌䞉㻰㼑㼟㼕㼓㼚㻌㼟㼠㼍㼠㼡㼟㻌㼕㼚㼒㼛㼞㼙㼍㼠㼕㼛㼚㻌䞉㼀㼑㼏㼔㼚㼛㼘㼛㼓㼥㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌㼄㻹㻸㻔㻻㼞㼕㼓㼕㼚㼍㼘㻕㻌䞉㻹㼍㼚㼡㼒㼍㼏㼠㼡㼞㼍㼎㼕㼘㼕㼠㼥㻌㼞㼡㼘㼑㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌䞉㻭㼚㼍㼘㼥㼟㼕㼟㻌㼏㼛㼚㼐㼕㼠㼕㼛㼚㻌㼟㼑㼠㼡㼜㻌䞉㻳㼑㼛㼙㼑㼠㼞㼥㻌㻌㼕㼚㼒㼛㼞㼙㼍㼠㼕㼛㼚㻌㼒㼛㼞㻌㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㼠㼛㼛㼘㼟㻌㻭㼜㼍㼏㼔㼑㻌㻦㻌㼄㻲㻸㻌㼂㼑㼞㻝㻚㻜㻔㻱㼤㼕㼟㼠㼕㼚㼓㻕㻌䠄㻳㻙㻲㼛㼞㼙㼍㼠䠅㻌2－ 156 －

2

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

LPB Project Management FormatVer2.0<JEITA_LPB_MFORMAT><header>1
project
design_revision 1
0…1
date
0…1
comment
0…1
author
0…1
email
0…1
company0…
log/><CFORMAT
0…1
comment
design_revision 1
1filename
0…
log
0…1
MD5
/>
<RFORMAT
0…1
comment
design_revision 1
1filename
0…
log
0…1
MD5
/>
<GFORMAT
0…1
comment
1
filename
0…
log
0…1
MD5
/>
<NFORMAT
0…1
comment
1
filename
0…
log
0…1
MD5
/>
<OTHER
0…1
comment
1
filename
0…
log
0…1
MD5
/>
</JEITA_LPB_MFORMAT>

1

0…

0…

0…

0…

0…

－ 157 －

概要、詳細に関する記載注意事項＜＞から＜/＞までをセクションと呼ぶことにします
例 <port id="端子番号" x="x座標" y="y座標"><inductance min="最少値" max="最大値"/>

inductanceセクション
portセクション<delaydelayセクションmin="最少遅延"max="最大遅延"/></port>セクションの下に、そのセクションの繰り返し回数を表記します<port id="端子番号" x="x座標" y="y座標"><inductance min="最少値" max="最大値"0…1/><delay0…1</port>1…

0から１回の繰り返し。即ちinductanceセクションは無くてもよい

min="最少遅延"max="最大遅延"/>
0から１回の繰り返し。即ちdelayセクションは無くてもよい
１以上の繰り返し。即ち一個以上のportセクションが必要

オプショナルな項目はイタリック文字 で表記します
必須項目はボールド文字で表記します
例 <module
name="機能ブロック名"

type="機能ブロック属性"

オプション項目

shape_id="参照shape識別番号”

x="x座標"y="y座標"オプション項目
オプション項目>
Syntax convention
LPB format form a tree structure.
Example.
<port id="port id"

x="x coordinate"

y="y coordinate"><inductance min="minimum value" max="maximun value" /><inductance> section<delay<delay>section<port> section
min="minimum delay" max="maximum delay" /></port>
A…B means that you can repeat the previous section from A times to B times.
A… means that you can repeat the previous section from A times to infinite.
A means that this section should be repeated A times.
Example<port id="port id"

x="x coordinate"

y="y coordinate"><inductance min="minimum value" max="maximum value" />0…1<inductance> section can be repeated from 0 time to 1 time.
It means that <inductance> section is optional.
<delaymin="minimum delay" max="maximum delay" /><delay> section can be repeated from 0 time to 1 time.
0…1
It means that <delay> section is optional.
</port><port> section should be repeated 1 time to infinite.
1…
It means <port> section is required.
Italic notation means an item is optional.
Bold notation means an item is required.
<modulename="BlockName"

type="BlockType"

Optional item

shape_id="referenced shape id”

x="x coordinate"
y="y coordinate"

Optional item
Optional item>

－ 158 －

－ 159 －Data：2012.03.31--></JEITA_LPB_MFORMAT>/>
0…

log=""
MD5=""

file_name=""comment=""<OtherFile/>0…

log=""
MD5=""

file_name="ファイル名"comment=""<NFORMAT/>
0…

log=""
MD5=""

file_name="ファイル名"comment=""<GFORMAT/>
0…

log=""
MD5=""

file_name="ファイル名"
design_revision="ファイルリビジョン番号"

comment=""<RFORMAT/>
0…

log=""
MD5=""

file_name="ファイル名"
design_revision="ファイルリビジョン番号"

comment=""<CFORMAT/>
1

date="作成日""作成日"
author="作成者"
email="メールアドレス"
company="会社名"comment=""
log=""

project="プロジェクト名"
design_revision="ファイルリビジョン番号"<header<JEITA_LPB_MFORMATversion="バージョン番号"><!--

LPB Project Management Format Ver2.0

N/A string コメント
N/A string ファイル名
N/A string 履歴
チェックサムネットリストファイル
N/A string コメント
N/A string ファイル名
N/A string 履歴
チェックサム

形状データフォーマット
N/A string コメント
N/A string ファイル名
N/A string 履歴
チェックサムデザインルールファイル
N/A string コメント
N/A string ファイル名
N/A double ファイルリビジョン
N/A string 履歴
チェックサムコンポーネントファイル
N/A string コメント
N/A string ファイル名
N/A double ファイルリビジョン
N/A string 履歴
チェックサムN/A string プロジェクト名
N/A double ファイルリビジョン
N/A string 作成日
N/A string 作成者
N/A string 作成者のメールアドレス
N/A string 作成者の会社名
N/A string コメント
N/A string 履歴

ヘッダー部はプロジェクト管理ファイルの管理情報を与える。利用者は、ヘッダー部を処理することにより、「このファイルが使用されているプロジェクト名（project）、
作成日(date)、作成者(author, email, company)、管理番号(design_revision)、コメント（comment,log)を入手可能となる。

N/A double 仕様バージョン番号

unit 文字種フォーマット説明
コメントは <!-- --> で囲む

Specifies name of user defined files.
A comment is described.
Defines the file name.
A work record (log) is described.
Check sumSpecifies the name of LPB netlist format (N-Format) file.
A comment is described.
Defines the file name.
A work record (log) is described.
Check sumSpecifies the name of LPB geometry format (G-Format) file.
A comment is described.
Defines the file name.
A work record (log) is described.
Check sumSpecifies the name of LPB design rule format (R-Format) file.
A comment is described.
Defines the file name.
Defines the revision number.
A work record (log) is described.
Check sumSpecifies the name of LPB component format (C-Format) file.
A comment is described.
Defines the file name.
Defines the revision number.
A work record (log) is described.
Check sum

Defines the name of project. The name needs to be unique.
Defines the revision number.
Defines the creation date.
Defines the creator's name.
Defines the creator's E-mail address.
Defines the creator's company.
A comment is described.
A work record (log) is described.

Format version number

Explanation of the format
A comment starts with "<!--" and finishes with "-->".

ネットリスト（N-Format）
Ver2.0１．フォーマットの目的
LSI-PKG-Board全体の論理接続チェック（LVS）、接続仕様を定義する。また、信号だけではなく、
電源GND端子の接続関係も明確にする。
２．フォーマット
Verilog-HDL（IEEE1364）の書式に準拠する。
３．電源・GND記述方法
Verilog-HDLでは、不足している電源・GND系の記述については、基本的に信号として表現し、Verilog-HDLとして矛盾のない方法として、それが電源であることが分かる属性をコメントとして追記することとしている。
電源・GNDネットの記述方法は下記となる。
①ポートは「input」②ネットは「wire」③コメントのキーワードは「PG_NET」＜記述例＞
module XXXX ( VDD, VSS )input VDD ; /* PG_NET */input VSS ; /* PG_NET */module YYYYY ( ,, )wire VDD ;wire VSS ;----Netlist（N-Format）
Ver2.0
１．Nformat includes not only signal connection but also power/ground network.
２．LPB Nformat is conform to Verilog-HDL（IEEE1364).
３．How to identify power/ground network.
Add /* PG_NET */ keyword at the power/ground port/wire definition.
① The port direction for power/ground is "input".
② The net attribute of power/ground is "wire", not "supply0" or "supply1".
③ Add /* PG_NET */ keyword at the power/ground port.
Examplemodule XXXX ( VDD , VSS )input VDD ; /* PG_NET */input VSS ; /* PG_NET */module YYYY ( ,, )wire VDD ;wire VSS ;－以上－－ 160 －

LPB Component Format Ver2.0<JEITA_LPB_CFORMAT><header1
project
1
design_revision
0…1
date
0…1
author
0…1
email
0…1
company/><global><unit><distance>
0…1<angle>0…1<area>
0…1<time>
0…1<resistivity>
0…1
0…1<temperature><voltage>
0…1<power>0…1<inductance
0…1
0…1<frequency>
0…1<impedance></unit><shape><rectangle>
0…
<circle>0…
<polygon>0…
</shape><padstack_def><padstack>1…
<ref_shape>
1…
</padstack></padstack_def></global><module><socket><default>
0…1<port_shape>
0…1</default><port>
1…
<inductance>
0…1<impedance>
0…1<delay>0…1</port><portgroup>0…
<connectable /> 0…1<mustjoin />0…1<ref_port>
1…
</portgroup><powerdomain_group>0…
<ref_portgroup>2…
</powerdomain_group><swappable_group>0…
<ref_portgroup>2…
</swappable_group><swappable_port>0…
<ref_port>
2…
</swappable><frequency>
0…
<constraint>0…
<impedance>
0…
<delay>0…
<skew>
0…
<guard_shield>
0…
</constraint></socket><specification><power>0…1</specification><reference><connection>
0…
</connection></reference></module><component><placement></component></JEITA_LPB_CFORMAT>

1

1
1

0…1

0…1

1…
0…

0…1
0…1

0…

－ 161 －

概要、詳細に関する記載注意事項＜＞から＜/＞までをセクションと呼ぶことにします
例 <port id="端子番号" x="x座標"<inductance min="最少値"

y="y座標">max="最大値"/>

inductanceセクション
portセクション<delaydelayセクションmin="最少遅延" max="最大遅延"/></port>セクションの下に、そのセクションの繰り返し回数を表記します
y="y座標">max="最大値"/><port id="端子番号" x="x座標"<inductance min="最少値"
0…1<delay0…1</port>1…

0から１回の繰り返し。即ちinductanceセクションは無くてもよい

min="最少遅延" max="最大遅延"/>
0から１回の繰り返し。即ちdelayセクションは無くてもよい
１以上の繰り返し。即ち一個以上のportセクションが必要

オプショナルな項目はイタリック文字 で表記します
必須項目はボールド文字で表記します
例 <module
name="機能ブロック名"

type="機能ブロック属性"

オプション項目

shape_id="参照shape識別番号”

x="x座標"y="y座標"オプション項目
オプション項目>

Syntax convention
LPB format form a tree structure.
Example.
<port id="port id"

x="x coordinate"

y="y coordinate"><inductance min="minimun value"

max="maximun value" /><inductance> section<delaymax="maximum delay" /><delay>section<port> section
min="minimum delay"</port>
A…B means that you can repeat the previous section from A times to B times.
A… means that you can repeat the previous section from A times to infinite.
A means that this section should be repeated A times.
Example<port id="port id"

x="x coordinate"<inductance min="minimum value"
0…1<delay0…1</port>1…

min="minimum delay"

y="y coordinate">

max="maximum value" /><inductance> section can be repeated from 0 time to 1 time.
It means that <inductance> section is optional.
max="maximum delay" /><delay> section can be repeated from 0 time to 1 time.
It means that <delay> section is optional.
<port> section should be repeated 1 time to infinite.
It means <port> section is required.

Italic notation means an item is optional.
Bold notation means an item is required.
<modulename="BlockName"

type="BlockType"

Optional item

shape_id="referenced shape id”

x="x coordinate"
y="y coordinate"

Optional item
Optional item>

－ 162 －

LPB Component Format

Ver2.0

座標、表裏はすべてTOP Viewにて定義する
TOPとBOTTOMはユーザ側にて定義する<!-- Data：2012.03.31 -->

unit
N/A

文字種 フォーマット説明
コメントは <!-- --> で囲む

Explanation of the format
A comment starts with "<!--" and finishes with "-->".

<JEITA_LPB_CFORMAT version="バージョン番号" >N/Astring 仕様バージョン番号

Format version number

ヘッダーセクションはコンポーネントファイルの管理情報を与える。利用者は、ヘッダーセク
ションを処理することにより、「このファイルが使用されているプロジェクト名（project）、作成
日(date)、作成者(author, email, company)、管理番号(design_revision)を入手可能となる。

<header

N/A
N/A
N/A
N/A
N/A
N/A

project="プロジェクト名"
design_revision="ファイルリビジョン番号"

date="作成日""作成日"
author="作成者"
email="メールアドレス"
company="会社名"stringstringstringstringstringstring

プロジェクト名：プロジェクトを定義するユニークな名前
ファイルリビジョン
作成日;コメント
作成者
作成者のメールアドレス
作成者の会社名

記述例 (Example)<header
project="JEITA_LPB_SAMPLE_PROJECT"
design_revision="1.3"
date="20120331"
author="takahiro aoki"
email="aoki@jeita.jp"
company="JEITA"/>Defines the name of project. The name needs to be unique.
Defines the revision number.
Defines the creation date.
Defines the author's name.
Defines the author's E-mail address.
Defines the author's company.

/>
1
globalセクションでは、単位系(<unit>)、基本形状(<shape>)、パッドスタック(<padstack_def>)を
The global section defines the unit "unit", shape "shape", and定義する。グローバル部で定義された情報の有効範囲（スコープ）は、コンポーネントフォー
padstack "padstack_def".
マットファイル全体に及ぶ。
The scope of global variable is whole of the file.

<global>

このコンポーネントファイルで使用する単位系を定義する。
ここで定義した単位系は、このファイル全体で有効。

<unit><distance
unit="長さ単位"
0…1<angleunit="角度単位"
0…1
<area
unit="面積単位"
0…1
<time
unit=時間単位"
0…1<resistivity
unit="体積抵抗率単位"0…
<temperature unit="温度単位"
0…
<voltage
unit="電圧単位"
0…1<powerunit="消費電力単位"
0…1<inductance unit="インダクタンス単位"
0…1<frequency unit="周波数単位"0…
<impedance unit="インピーダンス"
0…
</unit>1

Defines the unit.

/>

N/A

基本単位とSI接頭辞で表現する
SI接頭辞
Y e+24Z e+21
E e+18P e+15T e+12
G e+9
M e+6
k e+3
h e+2
da e+1
d e-1
c e-2
m e-3
u e-6
n e-9
p e-12
f e-15a e-18z e-21y e-24
string 長さ単位： m

/>

N/A

string 角度単位：degree、radian

The unit of angle

/>

N/A

string 面積単位： m2

The unit of area

/>

N/A

string 時間単位： s

The unit of time

/>

N/A

string 体積抵抗率単位：ohmm（Ω・m）

The unit of resistivity of conductor

/>

N/A

string 温度単位：C(degree Celsius)、K(kelvin）

The unit of temperature

/>

N/A

string 電圧単位： V

The unit of voltage

/>

N/A

string 消費電力単位： W

The unit of watt

/>

N/A

string インダクタンス単位： H

The unit of inductance

/>

N/A

string 周波数単位： Hz

The unit of frequency

/>

N/A

string インピーダンス単位： ohm

The unit of impedance<shape><rectangle

shapeセクションでは基本形状を定義する

Defines the shape.

原点：矩形の中心

Defines the shape of rectangle. The origin is center of rectangle.
The angle is the counterclockwise rotation with respect to the local
origin.
Defines the identification number
Defines the width.
Defines the height.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as thedefault.

heightid="識別番号"
width="幅"height="高さ"angle="回転角度"

The unit of length

N/A
distance
distanceangle

stringwidth
doubledoubledouble 回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

N/A
distance

stringdouble<unit><distance unit="um"/><angle unit="degree" /><area unit="um2" /><time unit="ps" /><resistivity unit="ohmm"/><temperature unit="C" /><voltage unit="V" /><power unit="mW" /><inductance unit="nH" /><frequency unit="MHz" /><impedance unit="ohm" /></unit><shape><rectangle id="R1" width="100" height="10" /><circle id="C1" diameter="20" /><polygon id="P1" points="-10,-10, 10,-10,10,10,-10,10,-10,-10" /><circle id="VLLPAD" diameter="500" /><circle id="VSLPAD" diameter="400" /><circle id="VLSPAD" diameter="700" /><circle id="VSAPAD" diameter="600" /></shape>/>0…
<circleid="識別番号"
diameter="直径"/>0…

原点：円の中心

Defines the shape of circle. The origin is center of circle.
Defines the identification number.
Defines the diameter.

diameter

原点：（０，０）を原点とする<polygon(x2,y2

id="識別番号"
points="x座標,y座標 x座標,y座標..."angle="回転角度"

N/A
distance
angle

Defines the shape of polygon. The origin is set to (0, 0).
The angle is the counterclockwise rotation with respect to the local
origin.

(x1,y1(x12,y12stringdoubledouble 回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

Defines the identification number
Defines the points of XY coordinates.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default.

/>
0…
</shape>0…
padstack_defセクションではパッドスタックを定義する<padstack_def><padstackid="padstack識別番号"

Defines the padstack.

type="padstackタイプ"

N/A
N/A

string padstackを識別するための識別番号。
string padstackのタイプ
ＶＩＡ… VIAの形状の定義
DIE_PAD… DIEのパッド形状の定義
BALL_PAD … パッケージのBALL形状の定義
BOND_PAD … パッケージのボンディングパッド/FCパッドの形状の定義<ref_shape
shape_id="参照shape識別番号"

N/A

string 参照するshapeの識別番号

N/A

string パッド形状 ： 省略時は通常ランド(Land)を意味する
Antipad… クリアランス径
NonConnection ･･･ 未接続ランドLand… 通常ランドDrill… キリ径、ビア外径
L1Hole… 穴径、ビア内径
L2

Defines the identification number
Specifies the padstack types;
VIA ... via.
DIE_PAD ... die pad.
BALL_PAD ... solder ball pad.
BOND_PAD ... bonding pad, filipchip pad.

>type="pad形状"

Specifies the shapes of padstack;.
shape_id ... Specifies the identification number of predefined shape.

NonConnection
Land

Hole

Antipad ... The diameter of clearance.
NonConnection ... The land of Non-connection.
Land ... Normal land.
Drill ... The diameter of the drill. The outside diameter of the via.
Hole ... The diameter of the hole. The inside diameter of the via.

L3
L4
Land

Drill

Antipax="x座標"y="y座標"distance

double x座標、ｙ座標 ： 参照するshapeの原点を配置する座標。省略時は(0,0)を意味する。

XY coordinates ... Specifies coordinate of origin. If it is not specified,
the origin (0, 0) is set as the default.

angle="回転角度"

angle

double 回転角度：原点を中心とした反時計回り回転角度。省略時は０とする。

layer="層"N/A

string 参照するshapeが置かれるレイヤの名称。

angle ... Specifies the angle of the counterclockwise rotation withrespect to the local origin. If it is not spedified, zero(0) is set as thedefault.
layer ... Specifies placement layer.

/>1…
</padstack>1…
</padstack_def>0…
</global>
1－ 163 －

<padstack_def><padstack id="smallvia" type="VIA"><ref_shape shape_id="VLLPAD" type="Land" layer="LTOP" /><ref_shape shape_id="VLAPAD" type="Antipad" layer="LTOP" /><ref_shape shape_id="VDRILL" type="Drill" layer="LTOP" /><ref_shape shape_id="VHOLE" type="Hole" layer="LTOP" /><ref_shape shape_id="VSLPAD" type="Land" layer="L1" /><ref_shape shape_id="VSAPAD" type="Antipad" layer="L1" /><ref_shape shape_id="VDRILL" type="Drill" layer="L１" /><ref_shape shape_id="VHOLE" type="Hole" layer="L1" /><ref_shape shape_id="VSLPAD" type="Land" layer="L2" /><ref_shape shape_id="VSAPAD" type="Antipad" layer="L2" /><ref_shape shape_id="VDRILL" type="Drill" layer="L2" /><ref_shape shape_id="VHOLE" type="Hole" layer="L2" /><ref_shape shape_id="VLLPAD" type="Land" layer="LBOT" /><ref_shape shape_id="VLAPAD" type="Antipad" layer="LBOT" /><ref_shape shape_id="VDRILL" type="Drill" layer="LBOT" /><ref_shape shape_id="VHOLE" type="Hole" layer="LBOT" /></padstack></padstack_def>モジュールセクションは、上位階層に見せる入出力端子を定義するソケットセクション(<socket>)と、機能ブロックの仕様を定義する仕様セクション(<specification>)と、上位階層と Module section contains socket section, specification section andreference section.
下位階層の接続手続きを定義する参照セクション(<reference>)で構成される。

<moduleN/A
N/A

string 上位階層は、ここで定義した機能ブロック名で、この機能ブロックを参照する。
string 機能ブロックの属性。LSI,PKG,PWBのキーワードで属性を区別する
LSI
… LSI
PKG
… パッケージ,
PWB… プリント基板

shape_id="参照shape識別番号"
x="x座標"y="y座標"N/A

string 機能ブロックの外郭形状。参照shapeの原点と機能ブロックの原点を一致させる。

angle="回転角度"

angle

thickness="厚み"

distance

name="機能ブロック名"

type="機能ブロック属性"

distance

Defines the module nameSpecifies the module types;
LSI ... semiconductor integrated circuit
PKG ... package
PWB ... printed wiring board.

Specifies the identification number of predefined shape.
double 機能ブロックのshapeの配置座標を指定する。shapeの原点を、ここで指定した座標に配置す
Specifies the placement point of the shape. The origin of theる。省略時は（０，０）に配置する。
shape should be placed at this point. If it is not specified, the shapewill be placed at the origin. (0.0)
double 回転角度。機能ブロックの原点を中心とした反時計回りでの回転角度。
Specifies the angle of the counterclockwise rotation with respect
to the local origin.
double 機能ブロックの厚み。

Specifies thickness of module.

><global><shape><rectangle id="PFGBABODY" width="1200" height="1200" /><circle id="B500" circle="500" /></shape><padstack_def><padstack id="BGABALL" type="BALLPAD"><ref_shape shape_id="B500" x="0" y="0" /></padstack></padstack_def></global><module name="BGA" type="PKG"
shape_id="PFBGABODY" x="0" y="0" thickness="540"><socket inst="BGAIO" ><default><port_shape padstack_id="BGABALL" /></default><port id="A1" x="-1100" y="-1100" /><port id="A2" x="-1000" y="-1100" /></socket></module>

上位階層との「接続口」（ソケット）を定義する。ソケットは信号の入出力端子の集合である。 Socket section defines the input/output ports of this module.
一つの機能ブロックに複数のソケットを定義することもできる。個々のソケットは、其々に与 A module can have multiple sockets.
えたインスタンス名で識別する。
A socket is identified by a instance name.

<socketinst="インスタンス名">

N/Astring socketのインスタンス名。ここで定義したインスタンス名でソケットを参照する。

<default><port_shape

ソケット内で定義する端子(port)に関するデフォルト値を設定する
padstack_id="参照ｐａｄｓｔａｃｋ識別番号"/> N/A

string 端子（port）のデフォルト形状の定義。
個々の端子に異なった形状を定義する場合は、<port>定義内のpadstack_id を使用する

Defines the instance name of sockets. The name should be unique.

Defines the default shape of port.
Specifies the default padstack for port.

0…1</default>
0…1
端子の形状・座標・名称を定義する。
設計言語により異なる端子定義方法の差異を、ここで吸収する。
また、VerilogやSpiceネットのように物理的な座標を持たない言語の端子に座標を与える。

Defines the port shape, name and location.
The notation of ports is not the same by a design language.
For example, Spice does not have the definition of a clear port name.
Moreover, Some languages, such as verilog, does not have the location
portには必ず、id(端子番号）もしくは、name(端子名）を定義すること。idとnameの両方を定義 of port.
しても良い。
This section givens a common notation onto different design
languages.

<port

All ports must have port ID or port name.

id="端子番号"

padstack_id="参照ｐａｄｓｔａｃｋ識別番号

x="x座標"y="y座標"angle="回転角度"
name="端子名"direction="端子方向"

N/A

string 端子番号。<socket>内の個々の端子番号はユニークであること。
一般的にはJEDECのネーミングルールに従って番号を与える。

N/A

stringdistance

angle
N/A

N/A

端子形状。
未定義の場合は、<default>で定義されているデフォルト形状が使用される
デフォルト形状も定義されていない場合は形状未定義（点）を意味する。
端子形状は、端子番号と共に定義すること。単独では定義できない。

double端子座標 。
padstackの原点座標を、ここで定義した端子座標と一致させる。
端子座標は、端子番号(id)と共に定義すること。単独では定義できない。
回転角度：原点を中心とした反時計回り回転角度。省略時は０とする。
doublestring 端子名。
この端子に入出力する信号名を端子名とする。必ずしもユニークである必要はない。
同一端子名の端子は、上位階層で短絡させてもよいことを意味する
string端子方向。上位階層から見た場合の信号の方向。
in… 入力端子out … 出力端子
inout … 双方向端子
端子方向は、端子名(name)と共に定義すること。単独では定義できない。

Defines identification number (ID) of port, The ID should be unique insocketsection.
Normally, port ID is according to JEDEC`s naming convention.
For example, A1, A2, A3, ... in case of BGA package.
Specifies the non-default port shape.
Padstack ID must be used with port ID.
Specifies the coordinate of port.
The coordinate of port must be used with port ID.
Specifies the counterclockwise rotation angle.
Defines port name.
The same name can be used to the different ports.
Normally, a signal name is given as a port name.
The same name ports are connected together in the upperhierarchy.

Specifies the I/O direction.
in ... port that accepts signals coming into the module.
out .. port that drives signals out of the module.
inout .. port that can accept signals going either in or out of
module.
The direction should be used with port name.

type="信号タイプ"

N/A

string

信号タイプ
power
… 電源
ground… グランドsignal… 信号
floating … この端子は、いかなるネット接続してもならない。未接続のままにしておくこと。
dontcare … この端子は、機能ブロックの動作にはなんら影響をもたらさない
信号タイプ、端子名(name)と共に定義すること。単独では定義できない。

Specifies port type.
power ... port is used for power distribution network.
ground ... port is used for ground distribution network.
signal ... port is used for signal net.
floating ... this port should not be connected to any net.
dontcare ... this port does not have any logical meanings such as
thermal ball.
The type should be used with port name.

><impedance
typ="実力値"/>
0…1<delaytyp="実力値"/>
0…1

impedance double

この端子のインピーダンス
実力値 （実設計値）

Specifies actual load impedance of the port.

time

double

この端子の遅延実力値 （実設計値）

Specifies actual delay of the port.

N/A

string 端子グループ名。端子グループを参照する時に使用する。
<socket>内のグループ名はユニークであること。

</port>1…
portをグルーピングする。

<portgroupname="グループ名"

Defines the name of port group.
The port group name must be unique in socket section.

>

接続可能属性。
上位階層は、この属性が与えられたグループに属するportを、お互いにショートさせても良<portgroup name="DIGITAL_GND">
い。例えば同一電位の電源portをグルーピングし、connectable属性を与える。
<connectable/>If "<connectable/>" attribute is specified, the ports in this group could
例えば、LSI設計者が上位階層であるPKG設計者に、“VDD1”と言う電源グループと“VDD2”<ref_port name="CORE_GND" />be connected together in the upper hierarchy.
と言う電源グループをPKG内でショートさせても良いと言う事を伝えるのに使用する。
<ref_port name="IO_GND" />仮にPKG内でショートしない場合、PKG設計者が上位階層であるボード設計者に同じ内容を</portgroup>
伝える場合にも使用できる。

<connectable/>

0…1
接続指示属性。
上階層は、この属性が与えられたグループに属するportを、ショートしなければならない。
例えば、LSI設計者が上位階層であるPKG設計者に、“VDD1”と言う電源グループと“VDD2” If "<mustjoin/>" attribute is specified, the ports in this group must beconnected together in the upper hierarchy.
と言う電源グループをPKG内でショートするように指示する場合に使用する。

<mustjoin />0…1<ref_port
id="参照端子識別番号"
name="参照端子名"/>1…

<portgroup name="ADD"><ref_port name="AD0" /><ref_port name="AD1" /><ref_port name="AD2" /><ref_port name="AD3" /></portgroup>

N/A
N/A

グルーピングするportを定義する。
Portは複数のグループに属しても良い。
string グルーピングする端子の端子番号
string グルーピングする端子の端子名
portは、端子番号(id)か端子名(name)のどちらかで参照する。
idとnameの双方を定義してはならない。

</portgroup>0…

－ 164 －

Specifies the ports that make up the group. The port can be containedby one or more groups.
Specifies the port ID.
Specifies the port name.
The port is specified with port name (port_name) or port ID(port_id).

信号の電源ドメインを規定する。
例（１） 電源遮断機能を持つ機能ブロックの場合、遮断される電源と、その電源に係わる信号を入出力するportを、一つの電源ドメインとする。
（２） アナログとデジタルが混在する場合、アナログ部分で使用する電源とアナログ信号を一つの電源ドメインとする。

<powerdomain_group

Defines the power domain.
For example, in case of analog digital mixed design, specifies theanalog power/ground and analog signals that make up the power
domain in order to distinguish it from the digital.

電源端子を指定する。
port_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

N/A
N/A
N/A

string 端子名
string 端子番号
string 電圧レベルを指定するportの端子グループ名
ここで指定した端子グループに属するportは全て同一電圧レベルである。
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない。

min="最少値"
typ="狙い値"

max="最大値"

最小値
狙い値
最大値

voltagevoltagevoltagedoubledoubledoubleN/Astring 同一電源ドメインに属する端子グループの名前>
同一電源ドメインの端子グループを指定する。複数個の端子グループを指定することも可能。
ここで指定した、グループに属するportが、同一電源ドメインに属する。

<ref_portgroupname="参照端子グループ名"

Specifies the port name.
Specifies the port ID.
Specifies the group name.

<portgroup name="DCDC_25V"><ref_port name="SWOUT1" /><ref_port name="SWOUT2" /></portgroup><portgroup name="DCDC_CTRL"><ref_port name="FB" /><ref_port name="LDO" /></portgroup><portgroup name="DDR_DIG" /><ref_port name="PL1" /><ref_port name="PL2" /><ref_port name="PL3" /><ref_port name="PL4" /></portgroup>

Specifies power or ground. The power or ground must be specified with<powerdomain_group port_name="DCDC_PGND" typ="2.5">
either port name (port_name), port ID (port_id) or group name<ref_portgroup name="DCDC_25V" />(group_name).
<ref_portgroup name="DCDC_CTRL" /></powerdomain_group>
Specifies min/typ/max voltage value.
<powerdomain_group port_name="D_GND" typ="2.5" ><ref_portgroup name="DDR_DIG" /></powerdomain_group>
Specifies the port group(s) that make up the power domain.
Specifies the group name.

/>１…
</powerdomain_group>
交換可能な端子グループを指定する。
同一のswappable_groupに属する端子グループはグループ単位で交換可能。

<swappable_group>

name="参照端子グループ名"/>2…
</swappable_group>

Defines the swappable port groups. The port groups in same group(swappable_group) are swappable by a group unit.

交換可能な端子グループを指定する。2個以上の端子グループを指定すること。

<ref_portgroup
N/A

string 交換可能な端子グループの名前

Specifies the port groups.

<portgroup name="R_CHANNEL"><ref_port name="RAD1" /><ref_port name="RAD2" /><ref_port name="RAD3" /></portgroup><portgroup name="L_CHANNEL" /><ref_port name="LAD1" /><ref_port name="LAD2" /><ref_port name="LAD3" /></portgroup><swappable_group><ref_portgroup name="R_CHANNEL" /><ref_portgroup name="L_CHANNEL" /></swappable_group>0…
交換可能なportを指定する
同一のswappable_portに属するportは、お互いに交換可能。

<swappable_port>

Defines swappable ports. The ports in swappable_port are swappable
into each other.

N/A
N/A

交換可能なportを指定する。2個以上のportを指定すること。
portは端子番号(id)もくは端子名(name)のどちらかで指定すること。idとnameの双方を同時に記述することはできない。
交換可能なportの端子番号
string
交換可能なportの端子名
string

port_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

N/A
N/A
N/A

動作周波数
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない。
string 端子名
string 端子番号
string 端子グループ名

min="最少値"

frequency double
frequency double
frequency double<ref_port

id="参照端子識別番号"
name="参照端子名"

Specifies the ports. The port must be specified with either port name(port_name) or port ID (port_id).

<swappable_port><ref_port name="CK_N" /><ref_port name="CK_P" /></swappable_port>

Specifies the port ID.
Specifies the port name.

/>2…
</swappable_port>0…
<frequency

typ="狙い値"

max="最大値"

最小値
狙い値
最大値

Specifies min/typ/max operating (clock) frequency for the port.
The port must be specified with either port name (port_name), port ID(port_id) or group name (group_name).
Specifies the port name.
Specifies the port ID.
Specifies the group name.

<frequency port_name="CLK" typ="300" />Specifies min/typ/max frequency value.

/>0…
上位階層に対する制約を定義する。

<constraint>

Defines the min/typ/max characteristic impedance. You specify
port(s) requiring an impedance matching and the impedance value.
string インピーダンスマッチングを要求するportの端子名
Specifies the port name.
string インピーダンスマッチングを要求するportの端子番号
Specifies the port ID.
string インピーダンスマッチングを要求するportが属する端子グループ名。
Specifies the group name.
グループに属する全てのportに対し制約を適用する。
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)
The port(s) must be specified with either port nameの、何れかで指定する。port_id、port_name、group_nameを同時に記述すること(port_name), port ID (port_id) or group name (group_name).
はできない。
string 特性インピーダンスのタイプ。省略時はシングルエンドの特性インピーダンスを意味する。
Defines a type of the characteristic impedance. If the type is not
single… シングルエンドの特性インピーダンス
defined, the "single" is set as the default.
differential … 作動インピーダンス（oddインピーダンス）
single ... single-ended signal
common… コモンインピーダンス（evenインピーダンス）
differential ... differential mode of differential signal
common ... common mode of differential signal

port_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

N/A
N/A
N/A

type="タイプ"

N/A

min="最少値"

impedance double
impedance double
impedance double

typ="狙い値"

max="最大値"

Defines the constraints for the upper hierarchy.

特性インピーダンス制約。
インピーダンスマッチングを要求するportと、特性インピーダンス値を定義する。

<impedance

最小値要求値
狙い値
最小値要求値<portgroup name="CK"><ref_port port_name="CK_N" /><ref_port port_name="CK_P" /></portgroup><constraint><impedance port_name="DQ1" type="single" min="45" typ="50" max="55" /><impedance port_id="A1" type="single" typ="50" /><impedance group_name="CK" type="differential" typ="100" /></constraint>

Specifies min/typ/max impedance value.

/>
0…
遅延制約。
遅延制約を要求するportと、要求する遅延値を定義する。

<delayport_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

N/A
N/A
N/A

string 遅延制約を要求するportの端子名
string 遅延制約を要求するportの端子番号
string 遅延制約を要求するportが属する端子グループ名。
グループに属する全てのportに対し制約を適用する。
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない

min="最少遅延"
typ="狙い値"
max="最大遅延"

time
time
time

doubledoubledouble

最小値要求値
狙い値
最小値要求値<portgroup name="BUS"><ref_port port_name="SIG1" /><ref_port port_name="SIG2" /><ref_port port_name="SIG3" /></portgroup>
Specifies the group name.
<constraint><delay port_name="CLK" min="10" typ="12" max="15" />The port(s) must be specified with either port name (port_name), <delay port_id="D3" typ="5" />port ID (port_id) or group name (group_name).
<delay group_name="BUS" min="50" typ="55" max="60"/></constraint>
Specifies min/typ/max delay value.

Defines the min/typ/max delay. You specify port(s) requiring a delay
and the delay value.
Specifies the port name.
Specifies the port ID.

/>
0…
スキュー制約。
スキュー制約を要求するportのグループ(group_name)と、要求するスキュー値を定義する。
スキューの基準信号となる基準端子(reference_port_name, reference_port_id)を指定した場 Defines the skew. You specify port group name requiring a skew and合は、その基準端子の信号遅延を基準としたmax、minの双方でスキュー制約を定義する。 the skew value.
基準端子を指定しない場合は、maxもしくはminの何れかでスキュー制約を定義する。maxが指定されて場合は最も速い信号を基準としたスキュー制約、minが指定された場合は最も遅 If you specify the reference port, the port must be specified witheither port name (reference_port_name) or port ID (reference_port_id).
い信号を基準としたスキュー制約となる。

<skew

group_name="端子グループ名"

N/A

string スキュー制約を要求するportが属する端子グループ名。
ここで指定した端子グループに属するport全てがスキュー制約を要求する。

reference_port_name="基準端子名"
reference_port_id="基準端子番号"

N/A
N/A

string スキュー基準信号となる基準端子の端子名。
string スキュー基準信号となる基準端子の端子番号。
基準端子は、端子名(reference_port_name)か端子番号(reference_port_id)で指定する。双方を同時に記述することはできない。

min="最少遅延"
max="最大遅延"

time
time

doubledouble/>Specifies the port group name.
It is required that all port(s) belonging to the specified port groupshould satisfy a constraint of skew.
Specifies the port name, it used as a skew standard signal.
Specifies the port ID, it used as a skew standard signal.

The skew standard port(s) must be specified with either port
name (port_name) or port ID (port_id) .
<skew group_name="skewset1" reference_port_name="port0" min="-5"
Specifies min/max skew value. Refer to the following figure how to max="10" /><skew group_name="skewset2" max="5" />set the skew constraint.
<skew group_name="skewset3" min="-10" />Case1: The reference port is specified.
Skewset1: The constraints are defined with min/max values.
Case2: The reference port is not specified.
Skewset2: The constraint is defined with only max value, refer to thefastest port in the group.
Skewset3: The constraint is defined with only min value, refer to theslowest port in the group.

0…

－ 165 －

<portgroup name="skewset1"><ref_port name="port1" /><ref_port name="port2" /><ref_port name="port3" /></portgroup><portgroup name="skewset2"><ref_port name="port4" /><ref_port name="port5" /><ref_port name="port6" /></portgroup><portgroup name="skewset3"><ref_port name="port7" /><ref_port name="port8" /><ref_port name="port9" /></portgroup>シールド要求。
シールドを要求する信号を入出力するportと、シールドに用いる信号を入出力しているportを指定する。

<guard_shield

port_name="端子名"
port_id="端子番号"
group_name="端子グループ名"

N/A
N/A
N/A

string シールドを要求するportの端子名
string シールドを要求するportの端子番号
string シールドを要求するportが属する端子グループ名。
ここで指定した端子グループに属するport全てがシールドを要求する。
portは、端子番号(port_id)、端子名(port_name)、端子グループ名(group_name)の、何れかで指定する。port_id、port_name、group_nameを同時に記述することはできない。

shieldnet_port_name="端子名"shieldnet_port_id="端子番号"

N/A

string シールドに用いる信号を入出力しているportの端子名。
string シールドに用いる信号を入出力しているportの端子番号。
端子名（shieldnet_port_ name）か端子番号（shieldnet_port_id）の何れかで定義する。
双方を同時に記述することはできない。

<guard_shield port_name="CLK" shieldnet_port_name="VSS" />Defines the shielding constraint.
Specifies the port name which requires a guard shield.
Specifies the port ID which requires a guard shield.
Specifies the group name which requires a guard shield.
It is required that all port(s) belonging to the specified port groupshould satisfy a constraint of guard_shield.
The port(s) must be specified with either port name (port_name),port ID (port_id) or group name (group_name).

Specifies the port name which is the signal used for a shield.
Specifies the port ID which is the signal used for a shield.
The shieldnet_port(s) must be specified with either port name(shieldnet_port_name) or port ID (shieldnet_port_id).

/>0…
</constraint>
0…1</socket>0…
動作仕様<specification><powermin="最少値"
ｔｙｐ＝"狙い値"

max="最大値"

power
power
power

doubledoubledouble

消費電力：機能ブロックの消費電力
最小値
狙い値
最大値

Defines the min/typ/max power consumption.

/></specification>
0…1
上位階層と、このコンポーネントファイルでラップ(wrap)する機能ブロックの接続手続きを定義する。信号接続以外に、物理形状の座標変換やスケール変換も行う。

<reference

reffile="参照ファイル名"

N/A

format="言語フォーマット"

N/A

distance="長さ単位系"

N/A

scale="縮尺率"

Defines the connection procedure between ports in socket section
and ports in referenced file.

XML構文のnamespace宣言。ZZZZZの部分は、参照する言語フォーマットにより以下の何れ XML namespace definition for the referenced file format.
かのキーワードとなる。記述例参照
The ZZZZZZ is replaced to the following keyword accorind to theverilog
referenced file format. See examples.
defverilog
spice
def
dxf
spice
gds
dxf
xfl
gds
ibis
xfl
JLPB
ibis
JLPB

xmlns:ZZZZZ="http://www.jeita.or.jp/LPB/ZZZZZ"

N/A

string 参照するファイル名。
このコンポーネントフォーマットファイルで、ラップ(wrap)する機能ブロックが定義されたファイ
ル名。
string 機能ブロックの設計言語フォーマット。
SPICE , IBIS, XFL , VERILOG, DEF, GDS, DXF
string 参照するファイルの単位系を指定する。
DXFのような明確な単位系を持たない図形データに対して座標単位を与える場合に使用する。
um … マイクロメートル
mm … ミリメートル
cm … センチメートル
m … メートル
double ラップする図形データの縮尺率。(0より大きい実数値。)

Specifies the name of reference file.
Specifies the design language format.
SPICE, IBIS,XFL,VERILOG,DEF,GDS,DXF.

Specifies the local unit for reffile without unit definition.

Specifies the scale rate of a figure. (A larger real value than 0.)>
ソケット部(<socket>)で定義した端子(<port>)と、参照しているファイルの入出力端子との対応関係を定義する。参照するファイルの設計言語によって接続記述方式は異なる。以下に、代表的な例を挙げる。

<connection

例えば、verilogのようにポートが明確に定義されている言語は、「モジュール名」と「ポート名」の組み合わせで参照される。
<connect socket_name="socket1" port_id="A1"><verilog:ref_port module="topmodule" portname="DQ1"/></connect>
この例では、インスタンス名socket1で定義されるソケットに属するA1端子は、verilog記述のtopmoduleのDQ1端子と関連付けられる。
Spiceネットでは、サブサーキット名とポート記述順での参照となる。
<connect socket_name="socket1" port_id="A1" ><spice:ref_port subckt="spicetop" portid="5"/></connect>
この例では、socket1のA1端子はspiceのサブサーキットspicetopの5番目に定義されている端子に関連付けられる。

Defines the connection between socket ports and terminal in reffile.

DEFでは、IOセルのコンポーネント名とピン名の組み合わせで参照するケースと、ピンを直接参照するケースが考えられる。
<connect socket_name="socket1" port_id="A1" ><def:ref_port comp=”BSIO1” pinname="Z”/></connect><connect socket_name="socket1" port_id="A1" ><def:ref_port pinname=”IO1”/></connect>
DXFのような明確なポート定義を持たない図形表現言語では、座標による参照となる。
<connect socket_name="socket1" port_id="A1" ><dxf:ref_port x="222" y="999" layer=”M1”/></connect>
この例では、socket1のA1端子は、図面データのM1層の(222 999)座標に位置していることを意味する。
socket_name="インスタンス名"

N/Astring ソケットのインスタンス名。

Defines the instance name of socket.

port_name="端子名"
port_id="端子番号"

N/A
N/A

string socket_nameで参照したソケットに属するportの端子名
string socket_nameで参照したソケットに属するportの端子番号
端子名か端子番号の何れかで参照する。双方を同時に記述することはできない。

Specifies the port ID.
Specifies the port name.
The port is specified with port name (port_name) or port ID

N/A
N/A

string 参照するverilogのモジュール名string 参照するポート名。上記moduleで指定したモジュールに属するポートであること。

>
verilogの参照<verilog:ref_port
module="モジュール名"
portname="ポート名"

Verilog means the logic language used by the logic simulator for adesign.
module : module name in verilog fileportname : port name in the module.

/><reference xmlns:verilog="http://www.jeita.or.jp/LPB/verilog" reffile="XXXX.ver"format="VERILOG"><connection socket_name="socket1" port_id="A1"><verilog:ref_port module="topmodule" portname="DQ1"/></connection><connection socket_name="socket1" port_id="A2"><verilog:ref_port module="topmodule" portname="DQ2" /></connection><connection socket_name="socket1" port_id="A3"><verilog:ref_port module="topmodule" portname="DQ3" /></connection></reference>[XXXX.ver]module topmodule(DQ1,DQ2,DQ3)

DEFの参照<def:ref_port

comp="コンポーネント名"
pinname="ピン名"

N/A
N/A

DEF(Design Exchange Format） means the design information
technology format.

string 参照するDEFのコンポーネント名
string 参照するピン名。
コンポーネント名(comp)が定義されている場合は、そのコンポーネントに属するピンの名称であること。
コンポーネント名が記述されていない場合は、DEFのPINSセクションで定義されるピンの名称を意味する。

comp : component name in DEF file.
pinname : pin name in DEF file.

<reference xmlns:def="http://www.jeita.or.jp/LPB/def" reffile="XXXX.def"
format="DEF"><connection socket_name="socket1" port_id="A1"><def:ref_port comp="SBIO1" pinname="Z"/></connection><connection socket_name="socket1" port_id="A2"><def:ref_port comp="SBIO2" pinname="Z"/></connection><connection socket_name="socket1" port_id="A3"><def:ref_port comp="SBIO2" pinname="Z"/></connection></reference><reference xmlns:def="http://www.jeita.or.jp/LPB/def" reffile="YYY.def"
format="DEF"><connection socket_name="socket1" port_id="A1"><def:ref_port pinname="PIN1"/></connection><connection socket_name="socket1" port_id="A2"><def:ref_port pinname="PIN2"/></connection><connection socket_name="socket1" port_id="A3"><def:ref_port pinname="PIN3"/></connection></reference>/>[XXXX.def]
COMPONENTS 100 ;- SBIO1 io ;- SBIO2 io ;- SBIO3 io ;.....
END COMPONENTS[YYYY.def]
PINS 10 ;- PIN1 oDQ1 ;- PIN2 oDQ2 ;- PIN3 oDQ3;...
END PINS－ 166 －SPICEの参照<spice:ref_port

subckt="サブサーキット名"
portid="ポートの記述順番"

N/A
N/A

SPICE (Simulation Program with Integrated Circuit Emphasis) is alanguage corresponding to the software which simulate the analog
operation.
string 参照するspiceのサブサーキット名
subckt : sub-circuit name in spice file.
string 参照するポートが記述されている順番。上記サブサーキット(subckt)に属するポートであるこ
portid : the order of i/o in sub-circuit.

/><reference xmlns:spice="http://www.jeita.or.jp/LPB/spice" reffile="XXXX.sp"
format="SPICE"><connection socket_name="socket1" port_id="A1"><spice:ref_port subckt="top" portid="3"/></connection><connection socket_name="socket1" port_id="A2"><spice:ref_port subckt="top" portid="2"/></connection><connection socket_name="socket1" port_id="A3"><spice:ref_port subckt="top" portid="1"/></connection></reference>[XXXXX.sp]
subckt top p1 p2 p3 ;DXFの参照<dxf:ref_port
x="x座標" y="y座標"layer="レイヤ"mount="配置面"

distance
N/A
N/A

double 参照する端子のXY座標
string 参照する端子が位置する層。
string 端子の配置面。
TOP
・・・配置層のTOP面に端子が配置されている
BOTTOM ・・・配置層のBOTTOM面に端子が配置されている

distance
N/A

double 参照する端子のXY座標
string 参照する端子が位置する層。

N/A

string XFLの参照
参照するXFLのコンポーネント名参照するピン名。
上記コンポーネントに属するピンであること。

DXF is a CAD data file format for drawing that is widely used
for exchanging data between EDA tools.
x , y : XY coordinates of referred port.
layer : The layer that the port exists.
mount : TOP .. The port exists above the layer.
BOTTOM .. The port exists below the layer.

/>

GDS(GDSII)の参照<gds:ref_port
x="x座標" y="y座標"layer="レイヤ"GDS(GDS II) is a CAD data file format for IC layout that is the de facto <reference xmlns:gds="http://www.jeita.or.jp/LPB/gds" reffile="XXXX.gds"
format="GDS" >industry standard.
<connection socket_name="socket1" port_id="A1">x , y : XY coordinates of referred port.
<gds:ref_port x="100" y="8978" layer="L1" />layer : The layer that the port exists.
</connection><connection socket_name="socket1" port_id="A2"><gdsref_port x="200" y="8978" layer="L1" /></connection><connection socket_name="socket1" port_id="A3"><gds:ref_port x="300" y="8978" layer="L1" /></connection></reference>/><xfl:ref_port
component="コンポーネント"
pinname="ピン名"<reference xmlns:dxf="http://www.jeita.or.jp/LPB/dxf" reffile="XXXX.dxf"
format="DXF" distance="mm"><connection socket_name="socket1" port_id="A1"><dxf:ref_port x="100" y="8978" layer="L1" module="TOP" /></connection><connection socket_name="socket1" port_id="A2"><dxf:ref_port x="200" y="8978" layer="L1" module="TOP" /></connection><connection socket_name="socket1" port_id="A3"><dxf:ref_port x="300" y="8978" layer="L1" module="TOP" /></connection></reference>

XFL is a language for describing layout of PKG or PCB.
component : component name in XFL file.
pinname: pin name in XFL file.

/><reference xmlns:xfl="http://www.jeita.or.jp/LPB/xfl" reffile="XXXX.xfl"
format="XFL" ><connection socket_name="socket1" port_id="A1"><xfl:ref_port component="NEWLSIDIE" pinname="1" /></connection><connection socket_name="socket1" port_id="A2"><xfl:ref_port component="NEWLSIDIE" pinname="2" /></connection><connection socket_name="socket1" port_id="A3"><xfl:ref_port component="NEWLSIDIE" pinname="3" /></connection></reference>[XXXX.xfl].part
DIE R -13.5 -13.5 13.5 13.5 0 S 0 {1 -4 -5 B 4
2 -3 -5 B 4
3 -2 -5 B 4:}.end part.component
NEWLSIDIE DIE
0010.end component<ibis:ref_port

N/A

string IBISの参照
IBIS (I/O buffer information specification) model is a language fordescribing the electrical characteristics of input/output signals of LSI
and PKG.
When you refer to IBIS, define the model name of IBIS to refer to atmodule, and the port name to refer to at portname.
参照するIBISのコンポーネント名参照する[PIN]のsignal_name。

module="コンポーネント名"
port_name="端子名"module : [Component] name in the IBIS file.
port_name:[Pin] signal_name in the IBIS file.

/><reference xmlns:ibis="http://www.jeita.or.jp/LPB/ibis" reffile="XXXX.ibs"
format="IBIS"><connection socket_name="socket1" port_id="A1"><ibis:ref_port component="DDR3-1Gbx16" signal_name="Vddq"/></connection><connection socket_name="socket1" port_id="A2"><ibis:ref_port component="DDR3-1Gbx16" signal_name="DQU5" /></connection><connection socket_name="socket1" port_id="A3"><ibis:ref_port component="DDR3-1Gbx16" signal_name="DQU7" /></connection></reference>
XXXX.ibs[IBIS ver]
4.2
[File name] XXXXX.ibs.......
[Component] DDR3-1Gbx16[Manufacturer] JEITA_FACT[Package]| variable
typ
min
max
R_pkg
0.5
0.4
0.6
L_pkg
1.5nH
1.0nH
2.0nH
C_pkg
0.4pF
0.2pF
0.6pF
|
[Pin] signal_namemodel_name R_pin
L_pin
A1 Vddq
POWER
A2 DQU5
DQ_MODEL 0.58
1.9nH
A3 DQU7
DQ_MODEL 0.57
1.85nH....

<JLPB:ref_port
module="モジュール名"socket="ソケット名"
port_name="端子名"
port_id="端子番号"

N/A
N/A
N/A
N/A

stringstringstringstringJEITA コンポーネントファイルの参照
参照するコンポーネントファイルのモジュール名参照するソケット名。上記moduleに属するソケットであること。
参照するportの端子名。上記socketに属するportであること。
参照するportの端子番号。上記socketに属するportであること。
portは、端子番号(port_id)か端子名(port_name)の何れかで指定する。双方を同時に記述することはできない。

JLPB means the C-Format files of JEITA LPB standard format.
module : module name in C-Format file.
socket : socket name in the module.
port_name/port_id : port name/id in the socket.

/>
暗号化された接続方式、これをどう解釈するかはXXXを入力する側のベンダと、XXXを提供する側のベンダとのライセンスで管理する<XXX:ref_port>(任意)/></connection>0…
</reference>
0…1</module>
1…
<component>

このコンポーネントファイルに定義したmoduleの配置情報や、配置したmodule間の制約を定Defines the module(s) placement.
義する。

<placement
ref_module="参照モジュール名"
inst="インスタンス名"

distance="長さ単位系"

N/A
N/A
distance

機能ブロックの配置
string 参照する機能ブロックのモジュール名。
string インスタンス名。ユニークであること。
string 配置するmoduleの長さに対する単位系の定義。
DXFのような明確な単位系を持たない図形データに対して座標単位を定義する場合に使用する。
um … ミクロンメータ
mm … ミリメータ
cm … センチメータm… メートル
string 配置するmoduleの角度に対する単位系の定義
degree … 度数方（度）radian … 弧度方（ラジアン）

Specifies the module name.
Defines the instance name of sockets. The name should be unique.

Specifies the local unit for module without unit definition.

angleunit="角度単位系"

angle

scale="縮尺率"

N/A

double 縮尺率 (0より大きい実数値)

Specifies the scale rate. (A larger real value than 0.)

x="x座標"distance

double 参照する機能ブロックを配置するXY座標。
機能ブロックの原点を、ここで定義したXY座標に配置する。

Specifies coordinate of origin.

z="z座標"distance

double ｚ座標；layerからの距離、省略時は0。

Specifies the Z coordinate.

flip="フリップタイプ"

N/A

angle="回転角度"

angle

string フリップタイプ
X … X軸を中心ととしたフリップ（上下反転）
Y … Y軸を中心としたフリップ（左右反転）
double 回転角度。参照先ファイルの機能ブロック原点を中心とした反時計回りの回転角度
フリップ→回転の順番で実施されるSpecifies the type of flip.
X: flip vertical.
Y: flip horizontal.
Specifies the angle of the counterclockwise rotation with respect
to the local origin.

layer="層"mount="配置面"

N/A

string 層 ： 配置される層(L1, L2, L3 ...)

Specifies the placement layer.(L1,L2,L3 …)

N/A

string 配置面：TOP・・・対象レイヤのTOP面に機能ブロックを配置
BOTTOM・・・対象レイヤのBOTTOM面に機能ブロックを配置

y="y座標"Specifies the local unit for module without unit definition.

Specifies the placement side;
TOP : ref_module is placed the upper surface of target layer..
BOTTOM : ref_module is placed the under surface of target
layer.

/>
0…
</component></JEITA_LPB_CFORMAT>－ 167 －X-FLIP

Y-FLIP

C_pin
0.58pF0.57pF

LPB Design Rule Format

Ver2.0<JEITA_LPB_RFORMAT><header
project
1
1
design_revisiondate
0…1
author
0…1
email
0…1
company
0…1/><global><unit><distance><angle><area><time><resistivity><temperature><voltage><power><inductance<frequency><impedance></unit><shape><rectangle><circle><polygon></shape><padstack_def><padstack><ref_shape>
1…
</padstack></padstack_def></global><Physicaldesign name><default/><material_def>
0…
<conductor><dielectric>
0…
</material_def><layer_def><layer><line_width>
0…1<area_limit>
0…1</layer></layer_def><spacing_def><layer><line_to_line>
0…1<line_to_via>
0…
<line_to_polygon>
0…1</layer></spacing_def><pitch_def><via_pitch</pitch_def><bondingwire_def><bondingwire><forward>
0…
<backward>
0…
<length>
0…1</bondingwire></bondingwire_def><ball_def><ball>
1…
<frustum></ball></ball_def><mold><conductor_struct><trapezoidal_angle＞<surface_roughness＞</conductor_struct></Physicaldesign><Constraintrule><height_limit><top><bottom></height_limit><design_rule_area></Constraintrule>

1

1
1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…1
0…
0…
0…
0…
0…
1…

1…
0…1
0…1

0…1
1…

0…1
1…

0…1
1…
0…1
1…

0…1
1…

0…1
0…1
0…
0…
0…1
0…1
0…
0…
0…1

</JEITA_LPB_RFORMAT>－ 168 －

概要、詳細に関する記載注意事項＜＞から＜/＞までをセクションと呼ぶことにします
例 <portid="端子番号"

x="x座標"y="y座標"><inductancemin="最尐値"max="最大値"/>

inductanceセクション<delaymin="最尐遅延"max="最大遅延"/>

delayセクション

portセクション</port>セクションの下に、そのセクションの繰り返し回数を表記します<port

id="端子番号"<inductance
0…1<delay0…1</port>1…

y="y座標">max="最大値"/>

x="x座標"min="最尐値"0から１回の繰り返し。即ちinductanceセクションは無くてもよい
min="最尐遅延"max="最大遅延"/>0から１回の繰り返し。即ちdelayセクションは無くてもよい
１以上の繰り返し。即ち一個以上のportセクションが必要

オプショナルな項目はイタリック文字 で表記します
必須項目はボールド文字で表記します
例 <module
name="機能ブロック名"

type="機能ブロック属性"

オプション項目

shape_id="参照shape識別番号”

x="x座標"y="y座標"オプション項目
オプション項目>

Syntax convention
LPB format form a tree structure.
Example.
<port id="port id"

x="x coordinate" y="y coordinate"><inductancemin="minimun value" max="maximun value"/><inductance> section<delaymin="minimum delay"max="maximum delay"/><delay>section<port> section</port>
A…B means that you can repeat the previous section from A times to B times.
A… means that you can repeat the previous section from A times to infinite.
A means that this section should be repeated A times.
Example<port id="port id"<inductance
0…1<delay0…1</port>1…

x="x coordinate" y="y coordinate">
min="minimum value"max="maximum value"/><inductance> section can be repeated from 0 time to 1 time.
It means that <inductance> section is optional.
min="minimum delay"max="maximum delay"/><delay> section can be repeated from 0 time to 1 time.
It means that <delay> section is optional.
<port> section should be repeated 1 time to infinite.
It means <port> section is required.

Italic notation means an item is optional.
Bold notation means an item is required.
<modulename="BlockName"

type="BlockType"

Optional item

shape_id="referenced shape id”

x="x coordinate"
y="y coordinate"

Optional item
Optional item>

－ 169 －

LPB Design Rule Format

Ver.2.0

座標、表裏はすべてTOP Viewから見たものとし、TOPとBOTTOMはユーザ側にて定義する。
unit
文字種 フォーマット説明
コメントは <!-- --> で囲む<!-- Data：2012.3.31 --><JEITA_LPB_RFORMATversion="バージョン番号">

N/A

仕様バージョン番号stringstringstringstringstringstringheaderセクションはデザインルールファイルの管理情報を与える。
利用者は、headerセクションを処理することにより、このファイルが使用されている
プロジェクト名（project）
作成日(date)
作成者(author, email, company)
管理番号(design_revision)を入手可能となる。
プロジェクト名：プロジェクトを定義するユニークな名前
ファイルリビジョン
作成日
作成者
作成者のメールアドレス
作成者の会社名<header

project="プロジェクト名"
design_revision="ファイルリビジョン番号"

N/A
N/A
N/A
N/A
N/A
N/A

date="作成日""作成日"
author="作成者"
email="メールアドレス"
company="会社名"

Explanation of the format
A comment starts with "<!--" and finishes with "-->".

string

記述例 (Example)

Format version number

Defines the name of project. The name needs to be unique.
Defines the revision number.
Defines the creation date.
Defines the author's name.
Defines the author's E-mail address.
Defines the author's company.

<header
project="JEITA_LPB_SAMPLE_PROJECT"
design_revision="1.3"
date="20120331"
author="kaname ozawa"
email="ozawa@jeita.jp"
company="JEITA"/>/>
1<global><unit><distance
unit="長さ単位"
0…1<angleunit="角度単位"
0…1
<area
unit="面積単位"
0…1
<time
unit="時間単位"
0…1<resistivity unit="体積抵抗率単位"
0…1<temperatureunit="温度単位"
0…1
unit="電圧単位"<voltage
0…1<powerunit="消費電力単位"
0…1<inductance unit="インダクタンス単位"
0…1<frequency unit="周波数単位"
0…1<impedance unit="インピーダンス単位"
0…1globalセクションでは、単位系(<unit>)、基本形状(<shape>)、padstack(<padstack_def>)を定義する。
globalセクションで定義された情報の有効範囲（スコープ）は、
このデザインルールファイル全体に及ぶ。

The global section defines the unit "unit", shape "shape", and padstack"padstack_def".
The scope of global variable is whole of the file.

このデザインルールファイルで使用する単位系を定義する。
ここで定義した単位系は、このデザインルールファイル全体で有効。
基本単位とSI接頭辞で表現する。
SI接頭辞
Y e+24Z e+21
E e+18P e+15T e+12
G e+9
M e+6
k e+3
h e+2
da e+1
d e-1
c e-2
m e-3
u e-6
n e-9
p e-12
f e-15a e-18z e-21y e-24

Defines the unit.

/>

N/A

string

長さ単位：mThe unit of length

/>

N/A

string

角度単位：degree、radian

The unit of angle

/>

N/A

string

面積単位：m2

The unit of area

/>

N/A

string

時間単位：sThe unit of time

/>

N/A

string

体積抵抗率単位：ohmm（Ω ・m）

The unit of resistivity of conductor

/>

N/A

string

温度単位：C(degree Celsius)、K(kelvin）

The unit of temperature

/>

N/A

string

電圧単位：VThe unit of voltage

/>

N/A

string

消費電力単位：W

The unit of watt

/>

N/A

stringインダクタンス単位：HThe unit of inductance

/>

N/A

string

周波数単位：HzThe unit of frequency

/>

N/A

string

インピーダンス単位：ohm

The unit of impedance

shapeセクションでは、padstack(<padstack_def>)を構成する基本形状を定義する。
例えば、ボンディングパッドやビアランドの形状/サイズなどである。
原点：矩形の中心

Defines the shape.

<unit><distance unit="um"/><angle unit="degree" /><area unit="um2"/><time unit="ps"/><resistivity unit="ohmm"/><temperature unit="C"/><voltage unit="mV"/><power unit="mW"/><inductance unit="nH"/><frequency unit="MHz"/><impedance unit="ohm"/></unit></unit>1<shape><rectangle
id="識別番号"
width="幅"height="高さ"angle="回転角度"

N/A
distance
distanceangle

stringdoubledoubledoubleN/Adistance

stringdoubleDefines the shape of rectangle. The origin is center of rectangle.
The angle is the counterclockwise rotation with respect to the local
origin.
Defines the identification number

heigh
回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

widt

Defines the width.
Defines the height.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default<shape><rectangle id="SQ_50um" width="50" height="50"/><rectangle id="SQ_6000um_6000um" width="6000" height="6000"/><rectangle id="Rec_6000um_8000um" width="6000" height="8000"/><circle id="Cir_100um" diameter="100"/><circle id="Cir_200um" diameter="200"/><circle id="Cir_250um" diameter="250"/></shape>/>0…
<circleid="識別番号"
diameter="直径"/>0…

原点：円の中心

Defines the shape of circle. The origin is center of circle.
Defines the identification number.
Defines the diameter.

diameter

原点：shape作成用に任意な点を原点と定義する。通常はshape中心を定義する。

<polygon(x2,y2

id="識別番号"
points="x座標,y座標 x座標,y座標..."angle="回転角度"

N/A
distanceangle

stringdoubledouble(x1,y1(x12,y12

回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。

Defines the shape of polygon. The origin is set to (0, 0).
The angle is the counterclockwise rotation with respect to the local
origin.

Defines the identification number
Defines the points of XY coordinates.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default/>
0…
</shape>0…
padstackセクションでは、各レイヤに対するパッドの組み合わせを構成したものを定義する。
代表例に、基板のレイヤ間を接続するビアが挙げられる。
また単独レイヤに存在するダイパッド/パッケージボールランド/ボンディングパッドなども
padstackとして定義される。

<padstack_def><padstackid="padstack識別番号"

type="padstackタイプ"

N/A
N/A

stringstringpadstack識別番号：padstackを識別するための識別番号
padstackのタイプ
ＶＩＡ… VIAの形状の定義
DIE_PAD… DIEのパッド形状の定義
BALL_PAD … パッケージのBALL形状の定義
BOND_PAD … パッケージのボンディングパッド/FCパッドの形状の定義<ref_shape
shape_id="参照shape識別番号"
x="x座標" y="y座標"

N/A
distance

stringdouble参照shape識別番号：参照するshapeの識別番号
x座標、ｙ座標：参照するshapeの原点座標

N/A

stringpad形状
Antipad… クリアランス径
NonConnection … 未接続ランドLand… 通常ランドDrill… キリ径、ビア外径
Hole… 穴径、ビア内径Defines the padstack.

Defines the identification number
Specifies the padstack types;
VIA ... via.
DIE_PAD ... die pad.
BALL_PAD ... solder ball pad.
BOND_PAD ... bonding pad, filipchip pad.

>type="pad形状"

angle="回転角度"

angle

doubleNonConnection
Land

L1
L2
L3

N/A

string層：参照するshapeを配置するレイヤ

Specifies the shapes of padstack;.
shape_id ... Specifies the identification number of predefined shape.
XY coordinates ... Specifies coordinate of origin. If it is not spedified, theorigin (0, 0) is set as the default.
Antipad ... The diameter of clearance.
NonConnection ... The land of Non-connection.
Land ... Normal land.
Drill ... The diameter of the drill. The outside diameter of the via.
Hole ... The diameter of the hole. The inside diameter of the via.

L4

Land
回転角度：原点を中心とした反時計回り回転角度。省略時は0とする。
Antipalayer="層"

Hole

Drill

angle ... Specifies the angle of the counterclockwise rotation withrespect to the local origin. If it is not specified, zero(0) is set as thedefault.
layer ... Specifies placement layer.

/>1…
</padstack>1…
</padstack_def>0…
</global>
1－ 170 －

<padstack_def><padstack id="VIA_L1_L4" type="VIA"><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L1"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L1"/><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L2"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L2"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="NonConnection" layer="L2"/><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L3"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L3"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="NonConnection" layer="L3"/><ref_shape shape_id="Cir_200um" x="0" y="0" type="Land" layer="L4"/><ref_shape shape_id="Cir_100um" x="0" y="0" type="Hole" layer="L4"/></padstack></padstack_def>Physicaldesignセクションでは、材料(<material_def>)、レイヤ(<layer_def>)、
スペース(<spacing_def>)、ビアピッチ（<pitch_def>）、ボンディングワイヤー（<bondingwire_def>）、
ボール（<ball_def>）、モールド形状（<mold_def>）、導体構造（<conductor_struct>）、
搭載部品（<component_def>）といった物理パラメータを定義する。

Defines the following physical design rules.
- material <material_def>- layer <layer_def>- space <spacing_def>- via pitch <pitch_def>- bonding wire <bondingwire_def>- solder ball <ball_def>- mold form <mold_def>- conductor structure <conductor_struct>- component <component_def><default/>＜default＞キーワードが定義されると、このルールはエリア全体に及ぶ

If <default/> attribute is specified, this rule is applied to all area.

<material_def>

材料定義
本デザインで使われる材料を定義する。

Defines the material.

導体
材料名：COPPERなどの導体名

Defines the conductor.
Specifies the name of conductor.
Specifies the volume resistivity of conductor.
Specifies the temperature condition of the volume resistivity of
conductor.

絶縁体
材料名：FR-4などの絶縁体名

Defines the dielectric.
Defines the name of dielectric.
Specifies the dielectric constant(Dk).
Specifies the dissipation factor(DF).
Specifies the frequency of dielectric properties(Dk and DF).

レイヤ定義
レイヤは上層から下層に向かって定義する。
一番最初に定義された層はTOP、一番最後がBOTTOMとなる。

Defines the layer stack up from top to bottom.

<Physicaldesign name="デザインルール名"><conductormaterial="材料名"volume_resistivity="体積抵抗率"

temperature="抵抗値想定温度"

N/A
stringresistivity double
temperature double/>0…
<dielectricmaterial="材料名"permittivity="誘電率"tan_delta="誘電正接"
frequency="想定周波数"

N/A
N/A
N/A
frequency

stringdoubledoubledouble<material_def><conductor material="COPPER" volume_resistivity="1.68e-8" temperature="20"/><conductor material="GOLD" volume_resistivity="2.33e-8" temperature="20"/><conductor material="SOLDER" volume_resistivity="2.17e-7" temperature="20"/><dielectric material="FR-4" permittivity="4.5" tan_delta="0.035" frequency="1G"/><dielectric material="RESISTOR_INK" permittivity="4.5" tan_delta="0.035"
frequency="1G"/><dielectric material="REGIN" permittivity="4.5" tan_delta="0.035" frequency="1G"/></material_def>/>0…
</material_def>
0…1<layer_def><layername="レイヤ名"
type="dielectric もしくは conductor"

thickness="厚み"plate_thickness="メッキ膜厚"conductor_material="導体材料"
dielectric_material="絶縁材料"

N/A
N/A

stringstringdielectric もしくは conductor：ここのTypeで絶縁層か導体層かを識別する。

distance
distance
N/A
N/A

doubledoublestringstring

厚み：conductorの場合は導体箔厚み。Dielectricの場合は層間厚。
メッキ膜厚：conductorの場合はメッキ膜厚。Dielectricの場合は定義しない。
導体材料：導体材料名
絶縁材料：絶縁材料名

distance
distance

doubledoublearea

doubleDefines layer name.
Specifies the layer types;
Dielectric ... Dielectric layer
Conductor ... Conductor layer
Specifies the layer thickness.
Specifies the plating thickness.
Specifies the conductor material name.
Specifies the dielectric material name.

><line_widthmin="最小配線幅"

max="最大配線幅"

Defines the design rule about line width.
Specifies the minimum line width.
Specifies the maximum line width.

配線幅に関する制限
最大幅は定義しなくてもよい/>
0…1<area_limit
min="最小面積"/>
0…1

面積に関する制限。これ以下の面積の導体パターンは作れない。

Defines the minimum area rule.
Specifies the minimum metal area.

スペース定義配線間（<line_to_line>）、配線ビア間（<line_to_via>）、配線ポリゴン間（<line_to_polygon>）のスペースを定義する。

Defines the design rule about space. Spaces betweenlines(<line_to_line>), between line and vias(<line_to_via>), between line andpolygons(<line_to_polygon>) are defined.

配線間スペース

Defines the space between lines.
Specifies the minimum space between lines.

<layer_def><layer name="TOP_SR" type="dielectric" thickness="20"
dielectric_material="RESISTOR_INK"/><layer name="L1" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="40"/></layer><layer name="BU_1_2" type="dielectric" thickness="40" dielectric_material="FR-4"/><layer name="L2" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="50"/></layer><layer name="CORE" type="dielectric" thickness="100" dielectric_material="FR-4"/><layer name="L3" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="50"/></layer><layer name="BU_3_4" type="dielectric" thickness="40" dielectric_material="FR-4"/><layer name="L4" type="conductor" thickness="10" conductor_material="COPPER"><line_width min="40"/></layer><layer name="BOTTOM_SR" type="dielectric"
thickness="20"dielectric_material="RESISTOR_INK"/></layer_def></layer>1…
</layer_def>
0…1<spacing_def><layername="レイヤ名"><line_to_line
space="最小スペース"
/>
0…1

N/A

distance

doubleN/Astringdistance

doubledistance

double<line_to_via

via="VIA名"
space="最小スペース"/>0…
<line_to_polygon
space="最小スペース"/>
0…1

Specifies the layer name.

stringDefines the space between line and via.
配線ビア間スペース
VIA名が指定されていない場合は、全てのVIAとライン間に、このスペーシングルールが適応されSpecifies the padstack-id of via that is applied to the spacing rule.
る。
VIAが指定されている場合は、指定されているVIAｔとライン間にのみルールが適応される。
Specifies the minimum space between line and via.

配線ポリゴン間スペース

Defines the space between line and a polygon.
Specifies the minimum space between line and a polygon.

ピッチ定義
ビア間のセンター間ピッチ（<via_pitch>）を定義する

Defines the pitch between center to center of vias(<via_pitch>).

<spacing_def><layer name="L1"><line_to_line space="40"/><line_to_via via="VIA_L1_L2" space="40"/><line_to_polygon space="55"/></layer><layer name="L2"><line_to_line space="50"/><line_to_via space="50"/><line_to_via space="50"/><line_to_polygon space="55"/></layer><layer name="L3"><line_to_line space="50"/><line_to_via space="50"/><line_to_via via="VIA_L3_L4" space="50"/><line_to_polygon space="55"/></layer><layer name="L4"><line_to_line space="40"/><line_to_via space="40"/><line_to_polygon space="55"/></layer></spacing_def></layer>1…
</spacing_def>
0…1<pitch_def><via_pitch

Stacked Via
L1
L2
via1="padstack_id"
via2="padstack_id"
pitch="センター間ピッチ"

N/A

Specifies the padstack-id of vias for which the via-pitch rule applies.

stringsamenet_pitch="同電位ビアのセンター間ピッチ"

N/A
distance
distance

stringdoubledoublestacked_offset="スタックビアのズレ許容値"

distance

doubleL3
Specifies the minimum pitch between two vias on different nets.
Specifies the minimum pitch between two vias in same net.

L4
スタックビア禁止時に同電位ビアを最低限離す距離を定義する。
スタックビア許可時に許容されるビアズレの許容値を定義する。

samenet pitch

via pitch

Specifies the maximum acceptable gap between center of stacked

・NG to use the stack via.
<pitch_def><via_pitch via1="VIA_L1_L2" via2="VIA_L1_L2" pitch="250"/><via_pitch via1="VIA_L1_L2" via2="VIA_L2_L3" pitch="275" samenet_pitch="225"/><via_pitch via1="VIA_L2_L3" via2="VIA_L2_L3" pitch="300"/><via_pitch via1="VIA_L2_L3" via2="VIA_L3_L4" pitch="275" samenet_pitch="225"/><via_pitch via1="VIA_L3_L4" via2="VIA_L3_L4" pitch="250"/></pitch_def>
・OK to use the stack via.
<pitch_def><via_pitch via1="VIA_L1_L2" via2="VIA_L1_L2" pitch="250"/><via_pitch via1="VIA_L1_L2" via2="VIA_L2_L3" pitch="275" stacked_offset="75"/><via_pitch via1="VIA_L2_L3" via2="VIA_L2_L3" pitch="300"/><via_pitch via1="VIA_L2_L3" via2="VIA_L3_L4" pitch="275" stacked_offset="75"/><via_pitch via1="VIA_L3_L4" via2="VIA_L3_L4" pitch="250"/></pitch_def>

via.

/>

samenet_pitch

1…
</pitch_def>
0…1
ボンディングワイヤー定義
ボンディングワイヤー（<bondingwire>）の材質および形状パラメータを定義する。

<bondingwire_def><bondingwire
name="ワイヤー名"
diameter="直径"material="ワイヤー素材"

N/Adistance
N/A

stringdoublestring

ワイヤー名：ワイヤー名称
直径：ワイヤー直径
ワイヤー素材：ワイヤー材料（Au、Cuなど）

Defines the bonding wire geometry and material.

Defines the name of bonding wire.
Specifies diameter of bonding wire.
Specifies the material name of bonding wire.

>
forwardセクションは、順ボンディングの意味ではなく、
1stボンディングポイント側の形状パラメータを表現するものである。
JEDEC-4Pointであれば、forwardセクションのみで表現可能となる。

<forward

・JEDEC-4Point<bondingwire_def><bondingwire name="WIREBOND1" diameter="20" material="GOLD"><forward horizontal_length="0" vertical_length="100"/><forward vertical_length="0" horizontal_ratio="0.125"/><length min="500" max="3000"/></bondingwire></bondingwire_def>

Defines the bonding wire loop from die side.
<forward vertical_length="0" horizontal_ratio="0.125"/>(0, H+100)(D*0.125, H+100)<forward horizontal_length="0"vertical_length="100"/>
Start
point
(0, H)

Die thickness = Hhorizontal_length="水平値"vertical_length="垂直値"angle="角度"horizontal_ratio="水平比"distance
distance
angle
N/A

Reference of the following figure.

doubledoubledoubledouble/>0…
backwardセクションは、逆ボンディングの意味ではなく、
2ndボンディングポイント側の形状パラメータを表現するものである。
JEDEC-5Pointは、forwardセクションとの組み合わせで表現可能となる。

<backward

horizontal_length="水平値"vertical_length="垂直値"angle="角度"horizontal_ratio="水平比"distance
distance
angle
N/A

Defines the bonding wire loop from substrate side.

Distance of wire along the horizontal plane = D

・JEDEC-5Point<bondingwire_def><bondingwire name="WIREBOND2" diameter="20" material="GOLD"><forward vertical_length="100" angle="80"/><forward vertical_length="0" horizontal_ratio="0.125"/><backward angle="20" horizontal_ratio="0.5"/><length min="500" max="3000"/></bondingwire></bondingwire_def>

Reference of the following figure.

doubledoubledoubledouble<forward vertical_length="0" horizontal_ratio="0.125"/>(H*cot(80), H+100)(H*cot(80)+D*0.125, H+100)<forward vertical_length="100"angle="80"/>/><backward angle="20"
horizontal_ratio="0.5"/>αDie thickness = H

0…
<lengthmin="最小長さ"
max="最大長さ"/>
0…1

distance
distance

doubledouble

最小長さ
最大長さ

Defines the bonding wire length.
Specifies the minimum length of bonding wire.
Specifies the maximum length of bonging wire.

</bondingwire>
1…
</bondingwire_def>
0…1－ 171 －

End
point
(D, 0)

Start
point(0, H)(D–D*0.5, D*0.5*tan(20))β

Distance of wire along the horizontal plane = D

End
point
(D, 0)

ボール定義ボール（<ball>）の材質および形状パラメータを定義する。

<ball_def><ball
name="ボール名"

material="ボール素材"

N/A
N/A

stringstringDefines the geometry and material of solder ball.
Defines the solder-ball name.
Specifies the material name of solder ball.

ボール名：ボール名称
ボール素材：ボール材料（SnZuなど）>
Defines the geometry of solder ball.
The solder ball is expressed by frustum(s).
Defines the frustums stack up from top to bottom.

<frustumheight="高さ"diam1="上面の直径"
diam2="下面の直径"

distance
distance
distance

doubledoubledoubledistance
distance
distance
N/A

doubledoubledoublestring<ball_def><ball
name="BGA_Ball"material="SOLDER"><frustumheight ="250"
diam1="300"
diam2="300"/></ball></ball_def>

Specifies the height of a frustum.
Specifies the diameter of top side of a frustum.
Specifies the diameter of bottom side of a frustum.

/>1…
</ball>1…
</ball_def>
0…1
モールド定義モールド（<mold>）の材質および形状パラメータを定義する。

<mold
width="幅"depth="奥行"height="高さ"material="モールド素材"

Defines the geometry and material of package mold.

Specifies the width of package mold.
Specifies the depth of package mold.
Specifies the height of package mold.
Specifies the material name of mold.

モールド素材：モールド材料<moldwidth="12000"
depth="12000"
height="600"material="REGIN"
/>

/>
0…1
<conductor_struct><trapezoidal_angle

layer="レイヤ名"
angle="側面角度"

N/A
angle

stringdouble

導体構造定義導体断面設定（<trapezoidal_angle>）および表面粗さ設定（<surface_roughness>）を定義する。

Defines the cross section of conductor, trapezoidal_angle andsurface_roughness.

導体断面設定定義
エッチングを考慮した導体断面の形状を定義する。

Defines the cross section of conductor, trapezoidal_angle andsurface_roughness.

Specifies the layer.
Defines the angle (alpha) in the drawing.
When it is 0<α <180, it's lower size of CAD trace.
When it is 0>α >-180, it's upper size of cad trace.

側面角度：
0<α <180のとき下辺がCAD寸法となる。
0>α >-180のとき上辺がCAD寸法となる。

/>
0…
表面粗さ定義平均線から測定曲線までの偏差の二乗を平均した値の平方根で定義する。

<surface_roughness

1
Rq =
L
O
layer="レイヤ名"
UP_RMS="上面二乗平均粗さ"
DOWN_RMS="下面二乗平均粗さ"

N/A
N/A
N/A

stringdoubledoubleDefines the surface roughness.

<conductor_struct><trapezodial_angle
layer="L1"
angle="60"/><trapezodial_angle
layer="L4"
angle="-60"/><surface_roughness
layer="L1"
UP_RMS="2"
DOWN_RMS="5"/><surface_roughness
layer="L4"
UP_RMS="5"
DOWN_RMS="2"/></conductor_struct>

L

∫

0

f (x)2x

L
Specifies the layer.
Specifies RMS on top surface.
Specifies RMS on bottom surface.

指定した導体レイヤの上面の二乗平均粗さ（RMS）を定義する。
指定した導体レイヤの下面の二乗平均粗さ（RMS）を定義する。

/>
0…
</conductor_struct>
0…1</Physicaldesign>
1…
<Constraintrule><height_limit><top
name="TOP層高さ制限領域名"
height="高さ制限"
shape_id="参照shape識別番号"

N/A
distance
N/A

stringdoublestringx="x座標" y="y座標"

distance
angle

doubledoublename="BOTTOM層高さ制限領域名"
height="高さ制限"
shape_id="参照shape識別番号"

N/A
distance
N/A

stringdoublestringx="x座標" y="y座標"

distance
angle

doubledoubleangle="回転角度"

Constraintruleセクションでは、高さ制限（<height_limit>）、
ある領域に独自に割り当てたいデザインルール（<design_rule_area>）を定義する。

This section contains the limitation of height and non-default design rulearea.

高さ制限定義TOP/BOTTOM層に搭載するモジュールに取り付け高さ制限がある場合に定義する。

Defines the limitation of height.

TOP層での高さ制限
TOP層に搭載するモジュールに取り付け高さ制限がある場合、その領域を定義する。

This section defines the maximum height for component on TOP layer.
Defines the name of a domain.
Specifies the maximum height for TOP layer.
Specifies the identification number of predefined shape.

高さ制限：TOP層表面からの高さ制限値
参照shape識別番号：参照するshapeの識別番号
TOP層高さ制限領域の形状。
参照shapeの原点とTOP層高さ制限領域の原点を一致させる。
x座標、ｙ座標：参照するshapeの原点座標
回転角度：TOP層高さ制限領域の原点を中心とした反時計回りでの回転角度。

Specifies coordinate of origin.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default.

/>
0…
BOTTOM層での高さ制限
BOTTOM層に搭載するモジュールに取り付け高さ制限がある場合、その領域を定義する。

<bottom

angle="回転角度"

高さ制限：BOTTOM層表面からの高さ制限値
参照shape識別番号：参照するshapeの識別番号
BOTTOM層高さ制限領域の形状。
参照shapeの原点とBOTTOM層高さ制限領域の原点を一致させる。
x座標、ｙ座標：参照するshapeの原点座標
回転角度：BOTTOM層高さ制限領域の原点を中心とした反時計回りでの回転角度。

This section defines the maximum height for component on BOTTOM
layer.
Defines the name of a domain.
Specifies the maximum height for BOTTOM layer.
Specifies the identification number of predefined shape.

Specifies coordinate of origin.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default.

/>
0…
</height_limit>
0…1
独自デザインルール定義
例えばC4エリアのような、グローバルデザインルールとは別のデザインルールを設定したい場合、その独自デザインルールの領域を定義する。

<design_rule_area

ref_rule_name="デザインルール名"
shape_id="参照shape識別番号"

N/A
N/A

stringstringx="x座標" y="y座標"

distance
angle

doubledoubleangle="回転角度"

参照shape識別番号：参照するshapeの識別番号
グローバル領域とは別に、ある領域に限定した独自デザインルールの形状。
参照shapeの原点とデザインルール領域の原点を一致させる。
x座標、ｙ座標：参照するshapeの原点座標
回転角度：領域の原点を中心とした反時計回りでの回転角度。

Defines the area for non-default design rule.

Specifies the name of predefined physical design rule.
Specifies the identification number of predefined shape.

Specifies coordinate of origin.
Specifies the angle of the counterclockwise rotation with respect
to the local origin. If it is not specified, zero(0) is set as the default.

/>
0…1</Constraintrule>
0…1</JEITA_LPB_RFORMAT>－ 172 －

<Constraintrule><height_limit><top
name="Top_Connector_Location"height="200"shape id="Rec_6000um_8000um"
x="3000"y="2000"/><bottom
name="Bottom_Connector_Location"height="200"shape id="Rec_6000um_8000um"
x="3000"y="2000"/></height_limit><design_rule_area
ref_rule_name="C4_Area"
shape_id="SQ_6000um_6000um"
x="0"y="0"/></Constraintrule>Apache Design Solutions

PCB/Package Data Exchange File (XFLXFL)
XFL Format

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Page 15
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用語集
No.

Rev 2.0
分類

用語・名称

1 ネットリスト ポート（名）定義・意味
外部とのインターフェースとなる入出力端子
同一階層では全てユニークな名前にする

LSI例
ポート

機能ブロックの定義名
リファレンス
階層にかかわらず全てユニークな名前にする
セル名
機能ブロックを配置する際に付ける名前
3 ネットリスト インスタンス（名）インスタンス
同一階層では全てユニークな名前にする
端子間の接続につけるラベル
4 ネットリスト ネット（名）基本的には同一階層内での定義だが、階層に関係なく接続 ネットを表す場合もある（グローバルネット・定義）
複数の信号を束ねた配線のこと
5 ネットリスト バス
バス
信号名＋数字で表す（数字の省略で全信号を表す場合もあ

PKG例

PWB例

ピン名
ボール
BGA
リード

ピン名

RefDes

リファレンス

ネット

ネット

バス

バス

2 ネットリスト リファレンス（名）6 形状データ DIE

SoCやメモリなどシリコンチップのこと

7 形状データ PKG

パッケージのこと
プリント基板のこと （PCBとも呼ばれるが有害物質「ポリ塩化ビフェニル」と区別するため避けられる傾向がある）

8 形状データ PWB

9 形状データ ボンドフィンガ

10 解析条件

表面粗さ

11 解析条件

配線断面構造12 形状データ VIA
13 形状データ ランド
14 形状データ ドリルホール

ボンディングワイヤの基板側の着地点の図形

-

部品
部品
コンポーネン
コンポーネン
ト
ト
LSI

-

リード
2ndパッドワイヤボンドパッド
ボンディングパッド

導体と絶縁体の密着性を上げるために導体表面を化学処理により粗した状態
サブトラクティブ工法（銅箔の不要部を削除する工法）では、配線の上部と下部では導体の幅が異なる。
このような配線の構造を表す。

アンカー
スパイク

層間の導通接続を行う穴。PWBでは、部品搭載するためのVIA穴とは区別される。（部品搭載するための穴はスルーホー
コンタクト
ル）
部品の取り付けおよび接続に用いる導体パターン。
表面実装用のパッドおよび部品取り付け穴、ビアを囲む導 体パターンなどがある。
VIAに関するドリルの径-

VIA（貫通）スルー
スルーホール ホール
レーザービア VIA
ランド
パッド

ランド
ドリル径、キリ
径-

VIAに関する3次元的な各種形状の寸法値および、VIA内部への充填材料
15 解析条件

VIA3D構造16 形状データ

DIEをフェイスダウン（回路面を基板側へ向ける）で搭載する
フリップチップパッ
際のド
基板側の接続点。

FCパッド

17 形状データ 認識マーク

DIEをマウントするための手がかりとなるパターンマーク。

フィデューシャルマーク

18 形状データ ソルダーレジスト

プリント基板の半田付けが不要な部分に形成する保護膜の
こと。

レジスト

メッキ引き出し線
プレーティン
19 形状データ スタブ
電解メッキのために必要な、回路上不要な配線パターン。
グバー
プレーティングスタブ
担当分野によって意味合いが大きく異なる。
インターポー マザーボード
20 形状データ 基板
No.8に類似項目があるが、PWBというとプリント基板限定の シリコン基板 ザ
実装ボード
イメージがある。
パッケージ基 プリント基板
同一ネット間を結んだ直線。
21 ネットリスト ラッツネスト
フライライン ラッツ
端子間を接続する配線設計を行う際の道標。
DIEの周辺を囲んだ配線パターン。
グランドリング
22 形状データ リング
電源やグランドで使われることが多い。
電源リング
半田ボール
23 形状データ ボール
BGAタイプパッケージでの外部端子。
ピン
24 形状データ サーマルボール 熱を逃がす為にDIE直下に配置されたボール
25 形状データ ゲートパターン
パッケージで封止する際に、樹脂を流す通り道
ゲート
26 形状データ サーマルVIA
熱を逃がす為にDIE直下に配置されたVIAー
サーマルVIA サーマルVIA
27 形状データ サーマルリリーフ ハンダ付け用に熱を逃がさないための形状
サーマルVIA
プレーン
パッケージやボードで主に電源/グランドなどに用いる導体
プレーン
28 形状データ プレーンー
面、ベタ（パタ
面のこと
ベタ（パタン）ン）、メタル－ 188 －

抜きパタン窓
ガス抜き穴

29 形状データ ボイド

プレーンに孔をあけるための図形形状のこと

ー

30 形状データ 残銅率

レイヤーごとの導体の占有面積比のこと

メタルカバレッジ
残銅率
メタルデンシティ

31 形状データ シールド32 解析条件

遅延33 解析条件

スキュー

34 解析条件

体積抵抗率

35 形状データ スタックビア

信号などへの電磁的および静電的な干渉を制約するために、配置される材料のこと。特にGNDの導体を配置する場
合にはGNDシールドと呼ぶ。
ドライバICからレシーバICまで信号が伝播する時間
同期式回路で信号の伝播による遅延時間のばらつき。
または、基準信号の遅延時間に対して、対象信号の遅延時
間のずれ量
材料中を流れる電流に平行な方向の電位の傾きである電流密度に対する比。
同じ位置にビアを積み上げた構造
同電位のビアをビア中央で接続するのではなく、接続位置
を螺旋状にずらして接続する構造

抜きパタン
窓
ガス抜き穴
残銅率

シールド

シールド
ガードリング

遅延

遅延

スキュー

スキュー

体積抵抗率

体積抵抗率

スタックビア

スタックビア

スタックドビア（同電L1
L2

スパイラルビ スパイラルビ
アア
スタッガードビ スタッガードビ
アア

36 形状データ スパイラルビア
L3
L4
スパイラルビア（同電37 形状データ フィルドビア

ビア内部を樹脂もしくは導体で埋め込んだビア構造－ 189 －

フィルドビアフィルドビアLPB-11-009

LSI䞉䝟䝑䜿䞊䝆䞉䝪䞊䝗┦஫タィ䛻䛚䛡䜛ඹ㏻௙ᵝ໬䛸䛭䛾ຠᯝJEITA EDAᢏ⾡ᑓ㛛ጤဨ఍LPB┦஫タィWG䛾⤂௓䛸ᥦ᱌JEITA EDAᢏ⾡ᑓ㛛ጤဨ఍
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2) ;input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC1 ; /* PG_NET VDDC */inout VDDC2 ; /* PG_NET VDDC */inout VDDQ1 ; /* PG_NET VDDQ */inout VDDQ2 ; /* PG_NET VDDQ */inout VSS1 ; /* PG_NET VSS */inout VSS2 ; /* PG_NET VSS */wire VSS ;wire VDDC ;wire VDDQ ;/* ᇶᯈ (᭱ୖ఩㝵ᒙ䠅*/
module PWB(iVDDC,iVDDQ,iVSS) ;inout iVDDC ; /* PG_NET VDDC */inout iVDDQ ; /* PG_NET VDDQ */inout iVSS ; /* PG_NET VSS */wire [3:0] DBUS ;wire [3:0] IBUS ;wire SU ;wire DQ ;wire DN ;CF1DM C1 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C2 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C3 ( .A(iVDDC), .B(iVSS) ) ;CF1DM C4 ( .A(iVDDC), .B(iVSS) ) ;/* ཷື㒊ရ䠖䝁䞁䝕䞁䝃 */module CF1D(A,B) ;inout A ;inout B ;endmodule/* ཷື㒊ရ䠖᢬ᢠჾ */module RF1D(A,B) ;inout A ;inout B ;endmodule

RF1DM Rp ( .A(iVDDC), .B(SU) ) ;RF1DM R0 ( .A(DBUS[0]), B(IBUS[0]) ) ;RF1DM R1 ( .A(DBUS[1]), B(IBUS[1]) ) ;RF1DM R2 ( .A(DBUS[2]), B(IBUS[2]) ) ;RF1DM R3 ( .A(DBUS[3]), B(IBUS[3]) ) ;PKG X1 ( .SU(SU), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC1(iVDDC), .VDDC2(iVDDC),.VDDQ1(iVDDQ), .VDDQ2(iVDDQ),.VSS1(iVSS) , .VSS2(iVSS) ) ;BBOX X2 ( .IBUS(IBUS), .DQ(DQ), .DN(DN), .VDD(iVDDC), .VSS(iVSS) ) ;endmodule/* LSI (Black box) */assign VDDC1 = VDDC ;assign VDDC2 = VDDC ;assign VDDQ1 = VDDQ ;assign VDDQ2 = VDDQ ;assign VSS1 = VSS ;assign VSS2 = VSS ;modulde BBOX(IBUS,DQ,DN,VDD,VSS) ;inout [3:0] IBUS ;input DQ ;input DN ;inout VDD ; /* PG_NET VDDC */inout VSS ; /* PG_NET VSS */endmodule

DIE X1 ( .SU(SU), .SD(VSS), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC(VDDC), .VSSC(VSS), .VDDQ(VDDQ), .VSSQ(VSS) );endmodule26㻞㻜㻝㻝㻌䜶䝺䜽䝖䝻䝙䜽䝇ᐇ⿦Ꮫ఍᭱ඛ➃ᐇ⿦ᢏ⾡䝅䞁䝫䝆䜴䝮㻌－ 202 －

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LSI - Package - Board Concurrent Co-Design

Power
Integrity

Signal Integrity

LSI
Package

Board
Systemlevel Power
Integrity

ThermalCopyright©2011 JEITA/EDA/LPB All Rights Reserved－ 211 －

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IR Drop/NoiseSPICE
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11

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12

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B

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inout

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VDD ;
VSS ;

CHIPA X1( .GPIO(GPIO), .VSS(VSS)),.DQS0(DQS0), .DQS1(DQS1),.CK(CK), .VSSQ(VSSQ), ) ;endmodule἟ἕἚἼἋἚίᛯྸ‫ܭ‬፯ὸ᨞‫ܭ᧓ޖ‬፯ίཋྸ‫ܭ‬፯ὸ

13

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B

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Copyright©2011 JEITA/EDA/LPB All Rights Reserved－ 214 －

14

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15

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Copyright©2011 JEITA/EDA/LPB All Rights Reserved－ 215 －

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Copyright©2011 JEITA/EDA/LPB All Rights Reserved－ 216 －

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CK (Diff.) 400MHz

Chip A((Controller)

Address (4bit)

GPIO C
Core : 1.2V
GPIO : 3.3V
G
I/O : 1.5V

Byte Lane (8bit)
Byte Lane (8bit)

Chip B(Memory)Core : 1.2V
I/O : 1.5V

GPIO

Connector
Connecto

GPIO

Connector
onnectonnec

Connector
onne
ecto
19

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Connector

3.3V 1.5V 1.2VዅᩓἯỶὅἚ

20mm

A

60mm

Connector

30mm

B

8mmṳ
27mmṳ

Connector

Connector

100mm

30mm

1
15mm

15mm
10mm

A

12mmṳ 15mm
Connector

30mm

Connector

B
8mmṳ

Build-upؕெ
4‫ޖ‬

60mm

ᝦᡫؕெ
4‫ޖ‬

4ጀ䊎䊦䊄ၮ᧼䇮LSI A䋺FC

100mm

4ጀ⽾ㅢၮ᧼䇮LSI A䋺WB
Copyright©2011 JEITA/EDA/LPB All Rights Reserved－ 217 －

20ㆡ↪੐଀䈱⺑᣿ 䌾ᓎഀಽᜂ䌾䂓ᓥ᧪ᣇᑼController

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Package

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Controller

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MemoryBoard

Package

Package

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䋨100㬍100mm䋩

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䋨60㬍60mm䋩

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Copyright©2011 JEITA/EDA/LPB All Rights Reserved

21

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Copyright©2011 JEITA/EDA/LPB All Rights Reserved－ 218 －

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MemoryBoard

LSI

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23

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3]
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23
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VDD
VDD
VDD
VDD
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1]
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5]

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VSS

VSS

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VSS

VSS

VSS

VSS

VSS

22

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21

VSSQ DQ[10] DQ[11]20

DQ[8] DQ[9] VSSQGPIO[2
8]GPIO[2 GPIO[2
4]
5]

23

19

VDDC VDDQ

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1]

18

VSS

VDDC VDDQ

DQS1[
0]

17

VSS

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16

VSS

VDDC DQ[13] DQ[14]15GPIO[2 GPIO[2 GPIO[2
1]
2]
3]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

14

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

13

GPIO[2 GPIO[1 GPIO[1
0]
9]
8]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

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13

12

VSS

GPIO[1
7]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ CK0[0]12

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VDDIO

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14

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6]
5]
4]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

AD[1]

AD[0] VSSQ

11

10

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

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3]
2]
1]

11

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GPIO[3 GPIO[3
2]
3]

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VSS

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F

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VDDIO
VDDIO
VSS
0]
3]
8]

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VDD
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7]

15

G

VDDIO

GPIO[2 GPIO[3 GPIO[3
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1]

18

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3
3

NC_A2 NC_B2
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VDDIO
VDDIO
VDDIO
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2
2
6]
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1]
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5]
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I/O䋺1.5V

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23

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VSS

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VSS

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VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

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0]

8

7

GPIO[8 GPIO[7
VDD
]
]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

DQS0[
1]

7

GPIO[6 GPIO[4
]
]

6

6

VDDIO

5

GPIO[5 GPIO[3 GPIO[2]]]VDDQ DQ[5] DQ[6]

5

4

VDDIO

GPIO[1 GPIO[0]]VDDQ VDDQ VDDQ

4

VDDIO VDD

DQ[7] DQ[4] VSSQGPIO[1 GPIO[1GPIO[9 GPIO[9 GPIO[9GPIO[8 GPIO[8GPIO[8 GPIO[7GPIO[7GPIO[7
VDD
VDD
VDD
VDD
VDDIO
VDD
03]
00]
7]
4]
2]
8]
6]
1]
9]
5]
0]

3

VSS

VSSQ VSSQ VSSQ

32

NC_A2 NC_B2

GPIO[1 GPIO[1 GPIO[9GPIO[9GPIO[9 GPIO[9 GPIO[8 GPIO[8GPIO[8 GPIO[8 GPIO[7 GPIO[7 GPIO[7 GPIO[7NC_AB NC_A
VDDIO
VDDIO
VDDIO
VDDIO VSSQ
04]
01]
9]
6]
1]
0]
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5]
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0]
7]
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2
C2

2

1

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VSS
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8]

1

A

B

C

D

E

F

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VDDIO
VSS
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9]
4]

G

H

J

K

L

M

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3]
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Copyright©2011 JEITA/EDA/LPB All Rights Reserved－ 219 －

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Copyright©2011 JEITA/EDA/LPB All Rights Reservedᓥ᧪ᣇᑼ㩷 䌾⺖㗴1. ੱὑ⊛䊚䉴䈱⊒↢䊥䉴䉪㩷 ੐଀䌾┵ሶ㈩⟎Excel┵ሶ⇟ภ䈱ቯ⟵(ቯ⟵䈏ㅒ)䉮䊝䊂䉞䊁䉞

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NC_A2 NC_B2
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3]
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23
C23

23

22

NC_A2 NC_B2
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VDDIO
VDDIO
VDDIO
VDDQ
2
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1]
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1]
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7]
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22
C22

22

VDDIO

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VDDIO
VDDIO
VSS
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3]
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VDDIO

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VDDIO
VSS
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VSS

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VDD
VDD
VDD
VDD
VDDIO
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4]
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1]
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20

VDDIO

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3]

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0]
1]

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19

21

VSS

GPIO[28]

VDDQ VDDQ VSSQ

21

18

VSS

VDDC VDDQ

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1]

18

17

GPIO[2 GPIO[2
VDD
6]
7]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

DQS1[
0]

17

16

VDDIO

GPIO[2 GPIO[2
4]
5]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

DQ[12] DQ[15] VSSQ

16

VSS

VDDIO

15

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1]
2]
3]

14

VSS

13

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0]
9]
8]

12

VSS

11

GPIO[1 GPIO[1 GPIO[1
6]
5]
4]

VDDIO

VDDC DQ[13] DQ[14]

15

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

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14

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

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13

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ CK0[0]

12

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

AD[1]

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11

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

Top View

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VDDIO VDD

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

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3]
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1]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

DQ[3] DQ[1] VSSQ

9

8

VDDIO

GPIO[1 GPIO[9
0]
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VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

DQS0[
0]

8

7

GPIO[8 GPIO[7
VDD
]
]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

DQS0[
1]

7

6

VDDIO

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5

4

VDDIO

GPIO[1 GPIO[0]]VDDQ VDDQ VDDQ

4

3

VSS

VDDIO VDDVSSQ VSSQ VSSQ

32

NC_A2 NC_B2

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VDDIO
VDDIO
VDDIO
VDDIO VSSQ
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1]
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0]
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6]
3]
1]
2
C2

2

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NC_A1 NC_B1

GPIO[1
GPIO[9
VDDIO
VSS
02]
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1

A

B

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GPIO[1 GPIO[1GPIO[9 GPIO[9 GPIO[9GPIO[8 GPIO[8GPIO[8 GPIO[7GPIO[7GPIO[7
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VDD
VDD
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VDDIO
VDD
03]
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1]
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D

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VSS
VDDIO
VDDIO
4]
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G

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VDDIO
VDDIO
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BottomView

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26

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A
23
22

B

C

NC_A2 NC_B2
VSS
3
3

D

E

F

G

H

J

K

M

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P

R

T

U

W

Y

AA

AB

AC
23
22

VDDIO

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VDDIO
VDDIO
VSS
3]
7]
0]

V

GPIO[6 GPIO[6 GPIO[6NC_AB NC_A
VSSQ
3]
6]
8]
23
C23

VDDIO

GPIO[4GPIO[4GPIO[4
VDDIO
VDDIO
VSS
0]
3]
8]

L

NC_A2 NC_B2
GPIO[3 GPIO[3 GPIO[4 GPIO[4 GPIO[4 GPIO[4GPIO[5 GPIO[5 GPIO[5 GPIO[5 GPIO[5 GPIO[6GPIO[6 GPIO[6 GPIO[6NC_AB NC_A
VDDIO
VDDIO
VDDIO
VDDQ
2
2
6]
8]
1]
2]
5]
7]
0]
2]
5]
6]
8]
1]
4]
7]
9]
22
C22
VSS

GPIO[3GPIO[3 GPIO[3 GPIO[3GPIO[4 GPIO[4GPIO[4 GPIO[5 GPIO[5GPIO[5 GPIO[6GPIO[6
VDD
VDD
VDD
VDD
VDD
VDDIO
4]
5]
7]
9]
4]
6]
9]
1]
4]
9]
2]
5]

20

VDDIO

GPIO[3 GPIO[3
2]
3]

21

19

GPIO[2 GPIO[3 GPIO[3
9]
0]
1]

18

VSS

VDDIO

VSS

GPIO[28]

VDDQ VDDQ VSSQ

21

VSSQ DQ[10] DQ[11]20

DQ[8] DQ[9] VSSQ

19

VDDC VDDQ

DQS1[
1]

18

17

GPIO[2 GPIO[2
VDD
6]
7]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

DQS1[
0]

17

16

VDDIO

GPIO[2 GPIO[2
4]
5]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

DQ[12] DQ[15] VSSQ

16

15

GPIO[2 GPIO[2 GPIO[2
1]
2]
3]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC DQ[13] DQ[14]

15

14

VSS

VDDIO VDD

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

13

VSS

AD[2]

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14

VSS

VDDC VDDQ CK0[1]

13

12

VSS

GPIO[1
7]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

11

GPIO[2 GPIO[1 GPIO[1
0]
9]
8]

GPIO[1 GPIO[1 GPIO[1
6]
5]
4]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ CK0[0]

12

VSS

AD[1]

AD[0] VSSQ

11

10

VSS

VDDIO VDD

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC DQ[2] DQ[0]109GPIO[1 GPIO[1 GPIO[1
3]
2]
1]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

DQ[3] DQ[1] VSSQ

9

VDDIO

8

VDDIO

GPIO[1 GPIO[9
0]
]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

DQS0[
0]

8

7

GPIO[8 GPIO[7
VDD
]
]

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VSS

VDDC VDDQ

DQS0[
1]

7

6

VDDIO

GPIO[6 GPIO[4]]DQ[7] DQ[4] VSSQ

65GPIO[5 GPIO[3 GPIO[2]]]VDDQ DQ[5] DQ[6]

5

4

VDDIO

GPIO[1 GPIO[0
]
]

3

VSS

VDDIO VDD

GPIO[1 GPIO[1GPIO[9 GPIO[9 GPIO[9GPIO[8 GPIO[8GPIO[8 GPIO[7GPIO[7GPIO[7
VDD
VDD
VDD
VDD
VDDIO
VDD
03]
00]
7]
4]
2]
8]
6]
1]
9]
5]
0]

VDDQ VDDQ VDDQ4VSSQ VSSQ VSSQ

32

NC_A2 NC_B2

GPIO[1 GPIO[1 GPIO[9GPIO[9GPIO[9 GPIO[9 GPIO[8 GPIO[8GPIO[8 GPIO[8 GPIO[7 GPIO[7 GPIO[7 GPIO[7NC_AB NC_A
VDDIO
VDDIO
VDDIO
VDDIO VSSQ
04]
01]
9]
6]
1]
0]
7]
5]
2]
0]
7]
6]
3]
1]
2
C2

2

1

NC_A1 NC_B1

GPIO[1
GPIO[9
VDDIO
VSS
02]
8]

1

A

B

C

D

E

F

GPIO[9 GPIO[9GPIO[8GPIO[8
VDDIO
VDDIO
VSS
5]
3]
9]
4]

G

H

J

K

L

M

N

GPIO[8GPIO[7GPIO[7 GPIO[7
VDDIO
VDDIO
VSS
3]
8]
4]
2]

P

R

T

U

V

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VSSQ

AA

NC_AB NC_A
1
C1

AB

1

2

J

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CK_0_

CK_1_

VDDC

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H

DQS1_1_ DQS1_0_

DQ_6_

VDDQ

DQS2_0_ DQS2_1_

G

DQ_5_

VSS

VSS

DQ_11_

VDDQ

3

4

5

6

7

8

9
DQ_9_

DQ_10_

F

E

D

C

DQ_3_
D

DQ_4_

VSS

VDDC

DQ_12_

B

DQ
DQ_2_
Q 2

D
DQ_1_

VDDQ

VDDQ

DQ_15_

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input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC1 ; /* PG_NET VDDC */inout VDDC2 ; /* PG_NET VDDC */inout VDDQ1 ; /* PG_NET VDDQ */inout VDDQ2 ; /* PG_NET VDDQ */inout VSS1 ; /* PG_NET VSS */inout VSS2 ; /* PG_NET VSS *//* 䝪䞊䝗 (᭱ୖ఩㝵ᒙ䠅*/
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PKG X1 ( .SU(SU), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC1(iVDDC), .VDDC2(iVDDC),.VDDQ1(iVDDQ), .VDDQ2(iVDDQ),/* LSI (Black box) */.VSS1(iVSS) , .VSS2(iVSS) ) ;moduldeBBOX X2( .IBUS(IBUS), .DQ(DQ), .DN(DN), .VDD(iVDDC), .VSS(iVSS) ) ; BBOX(IBUS,DQ,DN,VDD,VSS) ;inout [3:0] IBUS ;endmodule
input DQ ;input DN ;inout VDD ; /* PG_NET VDDC *inout VSS ; /* PG_NET VSS */endmodule

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<Header
TechDefName="Tech_ref"Version="1.1"
Type="PKG"

DesignUnits="um"
AreaUnits="um2"AngleUnits="degree"
TimeUnits="ns";ResistivityUnits="ohm*m"
TempUnits="degree Celsius"/>䚷䞉䞉䞉ᕪື㓄⥺ᐃ⩏䚷⤊஢<!- physical design rule --><LayerDef><Layer name="L1" order="1" thickness="30.0" material="Copper"/><Layer name="L2" order="2" thickness="20.0" material="Copper"/><Layer name="L3" order="3" thickness="20.0" material="Copper"/><Layer name="L4" order="4" thickness="30.0" material="Copper"/>䚷䞉䞉䞉つᐃ್䚸ุᐃ್タᐃ䚷⤊஢<Dielectric above="L1" below="L2" thickness="100.0" material="FR4"/><Dielectric above="L2" below="L3" thickness="200.0" material="FR4"/><Dielectric above="L3" below="L4" thickness="100.0" material="FR4"/><TopSurfaceDielectric thickness="40.0" material="Resist"/><BottomSurfaceDielectric thickness="40.0" material="Resist"/></LayerDef><LineDef><Width layer="L1" min="60.0" max="100.0"/><Width layer="L2" min="100.0" max="50.0"/>

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18

－ 264 －

18

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19

19

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20－ 265 －

20

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21

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LPB interoperable design seminar for
EDA vendors
䡚JEITA LPB format V2.0 release䡚
3/14/2012 (Wed)㻌 15:00-17:00
JEITA 㻌 LPB interoperable design working group㻌1

1

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Agenda
15:00-15:15 Opening
Satoshi Kojima䠄NEC System Technology Ltd.䠅

㻌 㻌 㻌 㻌 㻌 㻌 㻌 㻌 JEITA LPB interoperable design WG activity
Vice-Chairman Takashi Otsuki 䠄Ricoh Corporation䠅

15:15-15:30 Issues and Solution on interoperable design
Interface Format SWG㻌 Takahiro Aoki 䠄Toshiba Corporation䠅

15:30-16:05 Outline of the JEITA LPB format V2.0
Interface Format SWG Leader㻌 Toshiyuki Kaneko
䠄NEC Toppan Circuit solutions.䠅

16:05-16:20 Merit of applying the JEITA LPB format V2.0
PR/Promotion SWG Takehiro Tsuda䠄Denso䠅

16:20-16:35 Future support plan
Chairman㻌 Yoshinori Fukuba䠄Toshiba Corporation䠅

16:35-17:00 Free discussion
2－ 267 －

2

Copyright©2012 JEITA/EDA/LPB All Rights Reservedᵨᵣᵧᵲᵟᴾᵪᵮᵠᴾᶇᶌᶒᶃᶐᶍᶎᶃᶐᵿᶀᶊᶃᴾᶂᶃᶑᶇᶅᶌᴾᾦᾖᴾ
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3

3

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Current issue of LPB design. Common in electronics industry.
Issues㻌 䞉LSI, package and board are designed separately. It makes
the system level design optimization more difficult.
㻌 䞉Each tool is interfacing with different data format. This
makes less efficient of EDA tool usage.
Problem in LPB design䞉 The engineers are spending efforts to handle different data
format of EDA tools when they design and analyze.
䞉 It is time-consuming and engineers can not spend time for
essential design and analysis.

Huge pain, but small benefit.

㻌 㻸㻼㻮㻙㼃㻳㻌㼛㼒㼒㼕㼏㼕㼍㼘㼘㼥㻌㼟㼠㼍㼞㼠㼑㼐㻌㼕㼚㻌㻭㼜㼞㼕㼘㻚㻛㻞㻜㻝㻜㻌㼎㼍㼟㼑㼐㻌㼛㼚㻌㼠㼔㼑㻌㼍㼏㼠㼡㼍㼘㻌㼢㼛㼕㼏㼑㻌㼒㼞㼛㼙㻌㼐㼑㼟㼕㼓㼚㻌㼑㼚㼓㼕㼚㼑㼑㼞㼟㻚㻌
4
4－ 268 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedṲᴾᵮᶓᶐᶎᶍᶑᶃᵍᵥᶍᵿᶊᴾᴾ
Ṳᵮᶓᶐᶎᶍᶑᶃᴾᶍᶄᴾᵪᵮᵠᴾᶇᶌᶒᶃᶐᶍᶎᶃᶐᵿᶀᶊᶃᴾᶂᶃᶑᶇᶅᶌᴾᵵᶍᶐᶉᶇᶌᶅᴾᵥᶐᶍᶓᶎᵌᴾ
䞉LPB WG identified design issues, analyzed them.
䞉Checking design data such as connection description, geometry
data and analysis condition, we investigated the definition andformat, then made the proposal.
䞉The proposal will open to public for wide public usage
䞉It will contribute to make Japanese electronics industry

Ṳᵢᶇᶑᶁᶓᶑᶑᶇᶍᶌᴾᵿᶌᶂᴾᵥᶍᵿᶊᴾ

Points: Improvement of the communication and dataexchange for design/analysis. Shorten LPB design lead time.
Merits for the User

Merits for the EDA Vendor

Q Higher Accuracy, Better Quality.

Higher function efficiency.

䠟䠠

Low maintenance cost

Optimize Cost and Performance

Minimize preparation/design time Shorter design time

Revitalization by interaction Users and EDA vendors.
55

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Ṳᴾᵧᶌᶒᶃᶐᶍᶎᶃᶐᵿᶀᶇᶊᶇᶒᶗᴾᶀᶃᶒᶕᶃᶃᶌᴾᵣᵢᵟᴾᶒᶍᶍᶊᶑᴾ
Specification, performance and cost target
Product plan: High level design, material and design rule

Design data: Netlist, Physical data

EDA
Tool

LSI
CAD

Package
CAD

PCB board
CAD

CommonformatDesign physical data (Result)
CAE model
CAE simulation
Analysis and feedback

LPB WG investigated efficient design method, identifiedcompetition and non-competition area, then JEITA establish
ed “common format” in non-competitive area.
6－ 269 －

6

Copyright©2012 JEITA/EDA/LPB All Rights ReservedṲᴾᵪᵮᵠᴾᶇᶌᶒᶃᶐᶍᶎᶃᶐᵿᶀᶊᶃᴾᶂᶃᶑᶇᶅᶌᴾᾦᾖᴾᶋᶃᶋᶀᶃᶐᴾᴾ
LPB WG consists of total eighteen (18) companies, twenty-two (22)members, from LSI vendors, set makers, EDA vendors and one(1)University .
LBP WG member (Alphabetical order)
Ansys Japan, KK.
Panasonic Corporation
Apache Design Solutions, KK.
Renesas Electronics Corporation
ATE SERVICE CORPORATION.
Ricoh Company, Ltd.
Canon Inc.
Sony Corporation
DENSO CORPORATION
Toshiba Corporation
DSM Solutions Corporation
ZUKEN Inc.
FUJITSU SEMICONDUCTOR LIMITED
FUJITSU VLSI LIMITEDSHIBAURA INSTITUTE OF
Jedat Inc.
TECHNOLOGY
Mentor Graphics Japan Co, Ltd
NEC Corporation
NEC TOPPAN CIRCUIT SOLUTIONS, INC.
Nokia Japan Corporation
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7

Ṳᴾᵪᵮᵠᴾᶇᶌᶒᶃᶐᶍᶎᶃᶐᵿᶀᶊᶃᴾᶂᶃᶑᶇᶅᶌᴾᾦᾖᴾᵿᶁᶒᶇᶔᶇᶒᶗᵌᴾ
History
2009

2010
Tentative
WG start

2011

2012䡚
LPB V2.0

LPB V1.0

Official WG
start

UpdateUnderstand issue
Define Format

EDSFair
2009

Format Make

Design Trial

EDSFair
2011

Spread/maintain/
Standarize the
LPB format

EDSFair2011
NovemberṲᵨᵣᵧᵲᵟᴾᵪᵮᵠᴾᶇᶌᶒᶃᶐᶍᶎᶃᶐᵿᶀᶊᶃᴾᶂᶃᶑᶇᶅᶌᴾᵵᵥᴾᶆᶇᶑᶒᶍᶐᶗᴾ
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ᵐᵎᵎᵗᵍᵨᶓᶊᵌᴾᴾᵲᶆᶃᴾᶂᶇᶑᶁᶓᶑᶑᶇᶍᶌᴾᵿᶑᴾᶒᶃᶌᶒᵿᶒᶇᶔᶃᴾᵵᵥᴾᶑᶒᵿᶐᶒᶃᶂᵌᴾ
ᵐᵎᵏᵎᵍᵟᶎᶐᵌᴾᵲᶆᶃᴾᵿᶁᶒᶇᶔᶇᶒᶗᴾᵿᶑᴾᶍᶄᶄᶇᶁᶇᵿᶊᴾᵵᵥᴾᶑᶒᵿᶐᶒᶃᶂᵌᴾ
ᵐᵎᵏᵏᵍᵨᵿᶌᵌᴾᵲᶆᶃᴾᶎᵿᶌᶃᶊᴾᶂᶇᶑᶁᶓᶑᶑᶇᶍᶌᴾᶍᶄᴾᶒᶆᶃᴾᶌᶃᶁᶃᶑᶑᶇᶒᶗᴾᶍᶄᴾᵪᵮᵠᴾᶑᶒᵿᶌᶂᵿᶐᶂᴾᶄᶍᶐᶋᵿᶒᴾᵿᶒᴾᵣᵢᵱᴾᶄᵿᶇᶐᴾᵐᵎᵏᵏᴾ
ᶕᵿᶑᴾᶆᶃᶊᶂᵌᴾ
ᵐᵎᵏᵏᵍᵫᵿᶐᵌᴾᵪᵮᵠᴾᶑᶒᵿᶌᶂᵿᶐᶂᴾᶄᶍᶐᶋᵿᶒᴾᵴᵏᵌᵎᴾᶕᵿᶑᴾᶂᶃᶄᶇᶌᶃᶂᵌᴾ
ᵐᵎᵏᵏᵍᵬᶍᶔᵌᴾᵲᶆᶃᴾᶂᶃᶑᶇᶅᶌᴾᶃᶖᵿᶋᶎᶊᶃᴾᶕᶇᶒᶆᴾᵪᵮᵠᴾᶄᶍᶐᶋᵿᶒᴾᵿᶒᴾᵣᵢᵱᴾᶄᵿᶇᶐᴾᵐᵎᵏᵏᴾᵬᶍᶔᶃᶋᶀᶃᶐᴾᶕᵿᶑᴾᶇᶌᶒᶐᶍᶂᶓᶁᶃᶂᴾ
ᵐᵎᵏᵐᵍᵫᵿᶐᵌᴾᵪᵮᵠᴾᶑᶒᵿᶌᶂᵿᶐᶂᴾᶄᶍᶐᶋᵿᶒᴾᴾᵴᵐᵌᵎᴾᶕᶇᶊᶊᴾᶀᶃᴾᶐᶃᶊᶃᵿᶃᶂᴾᴾ
ᴾ

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8

Copyright©2012 JEITA/EDA/LPB All Rights ReservedṲᴾᾢᾦᾖᴾᵿᶁᶒᶇᶔᶇᶒᶗᴾ
JEITA LPB interoperable design W䠣

PR/Promotion SWG

Interface format 䠯䠳䠣
FormatDefinition

Feed Back

Reference flow SWG (2010䠅
Sample flow verification SWG (2011)
ṲᴾInterface format SWG

ὉInvestigate and define the LPB format.

Ṳ Reference flow SWG (2010)
Sample flow verification SWG (2011)
ὉApply the LPB formats on sample case, and verify the issue(s) for the official (practical) release.

Ṳᴾᵮᵰᵍᵮᶐᶍᶋᶍᶒᶇᶍᶌᴾᵱᵵᵥᴾ
ὉPublicity of WG activity. Plan the SDF, EDF Fair, and official website.

The three SWGs collaborated in the format development
9

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9Ṳᴾ ᵨᵣᵧᵲᵟᴾᵪᵮᵠᴾᶄᶍᶐᶋᵿᶒᴾ
JEITA LPBformat consists of five(5) formats and a glossary.
1. Project Management 䠄M-Format䠅
2. Netlist 䠄N-Format)
3. Component 䠄C-Format)
4. Design Rule 䠄R-Format)
5. Geometry䠄G-Format䠅
6. Glossary

1. Project Management
2. Netlist
6. Glossary

5. Geometory
3. Component
4. Design Rule㻌

Analysis㻌N-Format is based on Verilog-HDL format, and G-Format is based on
xfl format which is donated by Apache Design Solutions, Inc.
Other formats are JEITA LPB original using XML.
10

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10

Copyright©2012 JEITA/EDA/LPB All Rights ReservedṲᴾᵴᶃᶐᶇᶄᶇᶁᵿᶒᶇᶍᶌᴾᶀᶗᴾᶑᵿᶋᶎᶊᶃᴾᶂᶃᶑᶇᶅᶌᴾ

Sample case verified by Sample flow verification SWG.
We used sample design and compare the design results between
conventional and LPB method.
Ṳᵡᶍᶌᶔᶃᶌᶒᶇᶌᵿᶊᴾᴾ
ᵡᵟᵬᵭᵬᴾᵡᶆᶇᶎᴾᵟᴾ

ᵢᵢᵰᴾᶋᶍᶒᶇᶄᴾᴾṲᵪᵮᵠᴾ
Ὁᵡᶆᶇᶎᴾᵟᴾᴾᴾ ᵪᵱᵧᴾᴾ ᴾ ᴾ ᴾ ᵘᴾ ᴾᵱᶍᶌᶗᴾᴾ ᵮᵩᵥᴾᴾ ᾉᴾ ᵤᶓᶈᶇᶒᶑᶓᴾᴾ ᴾ ᴾ ᴾ ᴾ ᴾ ᴾ ᴾ ᴾᴾ ᵰᶇᶁᶍᶆᴾ

ᵡᶆᶇᶎᴾᵠᴾὉᵡᶆᶇᶎᴾᵠᴾ ᵪᵱᵧᴾᴾ ᴾ ᴾ ᵘᴾ ᵲᶍᶑᶆᶇᶀᵿᴾᴾ ᵮᵩᵥᴾᴾᴾᴾᴾᴾ ᾉᴾ ᵸᶓᶉᶃᶌᴾ

Ὁᵠᶍᵿᶐᶂᴾ ᴾ ᾉᴾ ᵲᵬᵡᵱᶇᴾ
ᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᴾᵮᵿᶌᵿᶑᶍᶌᶇᶁᴾ

Ὁᵟᶌᵿᶊᶗᶑᶇᶑᴾᴾ ᾉᴾ ᵢᶃᶌᶑᶍᴾ

The LPB formats are used to exchange
the design specification.

Verify the merits of LPB standard format
This result was presented at EDS fair 2011 Nov. Please refer the presentation material for the detail result.

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Ṳᴾᵪᵮᵠᴾᶇᶌᶒᶃᶐᶍᶎᶃᶐᵿᶀᶊᶃᴾᵵᵥᴾᴾᵵᶃᶀᶑᶇᶒᶃᴾ㻌 㻌 The latest LPB standard formats (Ver2.0) will beavailable at LPB website on Mar/30/2012.
㻌 㻌 㻌 㻌 http://www.jeita-edatc.com/wg_lpb/home/lpb.html

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Copyright©2012 JEITA/EDA/LPB All Rights ReservedṲᴾᵫᶃᶑᶑᵿᶅᶃᴾᶄᶍᶐᴾᵣᵢᵟᴾᶔᶃᶌᶂᶍᶐᶑᴾᴾ

Ṳᴾ LPB WG developed and verified JEIAT LPB format
with sample design to investigate and feedback issues,
then reached practical and highly efficient format.

Please implement JEITA LPB format interface into yourstandard tool environment.

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JEITA LPB Interoperable design seminar

Issues and Solution oninteroperable design䡚Why we have developed JEITA LPB format ? 䡚
2012/3/14

JEITA 㻌 LPB interoperable design WG㻌

14－ 273 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWhy we need LPB format?
Working with LPB format.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201215

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Why we need LPB format?

We need a something forthe communication.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201216

－ 274 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.

System designer

I need a new LSI
for my product17

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We need something for the communication.

LSI designer

System designer

The architect of
this LSI is .....
Picture(Visio)
DQ[0:8]CK/N
RST

ADR[0:8]

TST
SIG[0:16]

FB

18－ 275 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.
LSI designer
System designer
Our requirements
are ....

Text (WORD)
Body size : 15mm^2
Voltage : 1.5V
Clock frequency : 3Mhz
Power consumption : 1.2mW
Needs impedance matching for ...

19

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We need something for the communication.

LSI designer

System designer

How is this package?

Picture (Power Point)
Number of layer is ..
Package thickness is ..
Ball pitch is .

20

－ 276 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.

LSI designer

System designer
Picture(Visio)
DQ[0:8]
CK/N
RST

FB

ADR[0:8]

TST
SIG[0:16]

Text (WORD)
Body size : 15mm^2
Voltage : 1.5V
Clock frequency : 3Mhz
Power consumption : 1.2mW
Needs impedance matching for ...

We are using many documents forthe communication.
Picture(Power Point)
Number of layer is ..
Package thickness is ..
Ball pitch is .

21

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We need something for the communication.
LSI designer

System designer

Swap the A1 pin and
the B5 pin.

E-mail without documents
maintenance.
22－ 277 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.
LSI designer

System designer

I would like to confirm.
Is A1 this ?

?

???

FAX without documents
maintenance.
23

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We need something for the communication.
LSI designer

System designer
Picture (Visio)
DQ[0:8]

Text ADR[0:8](WORD)
CK/N
Picture(Visio)
Body size : 15mm^2

Voltage TST: 1.5V
SIG[0:16]
Clockfrequency : 3Mhz
FB ADR[0:8]Power consumption : 1.2mW
CK/N
impedance matching
BodyNeeds
size : 15mm^2
for :TST...1.5V
RST Voltage

RST
DQ[0:8]

Text (WORD)

SIG[0:16]
Picture(Power
Point)
Clockfrequency : 3Mhz
Picture(Power
Point)FB Power consumption: 1.2mW
Needs impedance matchingNumber of layer is ..
for ...
Number of layer is ..Package thickness is ..

We spend many times forthe communication.
Ball
Package thickness is.. pitch is .
Ball pitch is .

24

－ 278 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.
LSI designer

System designer

DQ[0:8]

We were looking for the format.
But we could not find it.
ADR[0:8]

CK/N

RST

FB

TST
SIG[0:16]

Body size : 15mm^2
Voltage : 1.5V
Clock frequency : 3Mhz
Power consumption : 1.2mW
Needs impedance matchingfor ...

"We have to communicate
with one document"
25

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We need something for the communication.

Board

LSI

Gerber
DXF
etc...

VHDL
DEF
GDS
etc...

All formats are used to define theinside of object.
26－ 279 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.
Board

Package

GerberEDIF
DXF
etc...

Gerber
DXF
etc...

LSI
Verilog
VHDL
DEF
GDS
etc...

need a soothing
use to
The Wesomethingis LPB to
C-Format.
definethe boundary.
We call theboundary
as a socket.
27

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We need something for the communication.
LSI designer
System designer

LPB C-Format
DQ[0:8]
CK/NADR[0:8]
TST
RST
SIG[0:16]

FB

Body size : 15mm^2
Voltage : 1.5V
Clock frequency :LPB C-Format
C is component or communication
28－ 280 －

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Why we need LPB format?

We need a something
between EDA tools.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201229

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We need something between EDA tools.

Modeling

DO NOT
ENTER

CAD
Artwork30－ 281 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something between EDA tools.

Why we need to
redraw it formodeling ?

31

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We need something between EDA tools.

Why is theunnecessary
layer contained?
CAD
Artwork

Modeling

32－ 282 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something between EDA tools.
Modeling

LPB G-Format

CAD
Artwork

LPB G-Format
G is geometry
33

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Why we need LPB format?

We need a something
for the reference.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201234

－ 283 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.
Package vendor

Could you sendme a design rule?

35

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We need something for the reference.
Package vendor

Picture (PDF)

Sheet (Excel)

Data Book36－ 284 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.
Picture (PDF)
Which one is thebest for my project?

Sheet (Excel)

Data Book

It is difficult to compare thembecause the rules are defined bydifferent form.
37

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We need something for the reference.
Package vendor

I have same questions.
How many space isrequired ....

We have to spend long time tounderstand the design rule.
38－ 285 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.

Why I needs to enter same rulefor every tools?

Design Rule

The data entry methods are
not same.

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39

We need something for the reference.

Hey rule is changed.
Here is new one.

sigh...

Design Rule

We forget a re-setup.
40－ 286 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.
Package vendor

LPB R-Format

LPB R-Format
R is rule
41

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Why we need LPB format?

N-Format
N is netlist.
SOMETHIN’

ELSE

M-Format
M is management.

C-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201242

－ 287 －

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Working with LPB Format.

43

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Working with LPB Format.
System designer
DQ[0:8]
ADR[0:8]
CK/N
TST
RST
SIG[0:16]
FB

I need a new LSI
for my product44－ 288 －

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Working with LPB Format.
System designer
DQ[0:8]<module name="NEWLSI" type="LSI">
ADR[0:8]
CK/N<socket inst="IO">
TST<port name=DQ[0]/>
RST
SIG[0:16]<port name=DQ[1]/>FB:</socket></module>

I need a new LSI
for my product45

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Working with LPB Format.
System designer䛭䛾௚䝺䜼䝳䝺䞊䝍䞊

䝏䝑䝥A
䠄䝁䞁䝖䝻䞊䝷䞊䠅

䝏䝑䝥B䠄䝯䝰䝸䞊䠅

8ᮏ䝕䞊䝍

䛭䛾௚

Core䠖1.2V
䛭䛾௚GPIO䠖3.3V
I/O䠖1.5V䜽䝻䝑䜽䠄ᕪື)800MHz
Core䠖1.2V
I/O䠖1.5V
4ᮏ䜰䝗䝺䝇

8ᮏ䝕䞊䝍

Hum.. According to thisfloorplan, the body size of
new LSI should be ....
46

－ 289 －

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Working with LPB Format.
System designer<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/></shape>:<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><port name=DQ[0]/><port name=DQ[1]/>:Hum.. According to this</socket>floorplan, the body size of</module>䛭䛾௚䝺䜼䝳䝺䞊䝍䞊

䝏䝑䝥A
䠄䝁䞁䝖䝻䞊䝷䞊䠅

䝏䝑䝥B䠄䝯䝰䝸䞊䠅

8ᮏ䝕䞊䝍

Core䠖1.2V

䛭䛾௚GPIO䠖3.3V
䛭䛾௚

I/O䠖1.5V䜽䝻䝑䜽䠄ᕪື)800MHz
Core䠖1.2V
I/O䠖1.5V
4ᮏ䜰䝗䝺䝇

8ᮏ䝕䞊䝍

new LSI should be ....
47

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Working with LPB Format.
System designer

Hum.. according to presimulation, this line needs
impedance matching...

48－ 290 －

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Working with LPB Format.
<shape>Systemdesigner<rectangle
id="BodySizeOfNEWLSI"
width=".." height="..."/></shape>:<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><port name=DQ[0]/><port name=DQ[1]/>:</socket><constraint>
Hum.. according to pre<impedance port_name="DQ[0]" type="single" typ="50"/>
simulation, this line needs:</constraint>
impedance matching...
</module>

49

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Working with LPB Format.
LSI designer

System designer

Here is the specification of
new LSI.

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/></shape>:<module name="NEWLSI type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><port name=DQ[0]/><port name=DQ[1]/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>50－ 291 －

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Working with LPB Format.
LSI designer

This package is thebest for this project.

51

Copyright©2012 JEITA/EDA/LPB All Rights Reserved<circle id BallSize diameter= ... /></shape>
Working with LPB Format.
<padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack>Package designer</padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]/><port name=DQ[1]/>:<port id="A1" x=".." y=".."/><port id="A2" x=".." y=".."/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

This type of package isbest for this project.

52－ 292 －

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Working with LPB Format.
Chip Layout engineer

LSI designer

How is this padplacement ?

53

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Working with LPB Format.
<shape>:Chip designer</shape>
Package designer<padstack_def>:</padstack_def> How is this pad:placement ?
<module name="NEWLSI" type=“LSI"
shape_id="DieSize"><socket inst="IO"><default><port_shape padstack_id="Pad" /></default><port id="P1" name="DQ_0" x=".." y=".."/><port id="P2" name="DQ_1" x=".." y=".."/>:</socket></module>54－ 293 －

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Working with LPB Format.
System designer

How is this package?

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]/><port name=DQ[1]/>:<port id="A1" x=".." y=".."/><port id="A2" x=".." y=".."/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

55

Working with LPB Format.
System designer<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]/><port name=DQ[1]/>:<port id="A1" x=".." y=".."/><port id="A2" x=".." y=".."/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

LPB C-Format

Re-build the package symbol using
the C-Format.

56－ 294 －

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Working with LPB Format.
System designer

Consider the net assignment topackage pin.

57

Copyright©2012 JEITA/EDA/LPB All Rights Reserved<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def>
System designer<padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0] id="A1" x=".." y=".."/><port
name=DQ[1]id="B2"y=".." />Considerthenet x=".."
assignment
to:package pin.
</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:
Copyright©2012 JEITA/EDA/LPB All Rights Reserved
58</
t i t>－ 295 －

Working with LPB Format.
LSI designer

System designer

Could you design the
package using this pin
assignment ?

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0] id="A1" x=".." y=".."/><port name=DQ[1] id="B2" x=".." y=".." />:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

59

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0] id="A1" x=".." y=".."/><port name=DQ[1] id="B2" x=".." y=".." />:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

Read pin assignment from C-Format.

60－ 296 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

It was troubled.
Wiring is impossible.

Consider trace routing in the
package.
61

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
Chip Layout engineer

LSI designer

Could you change thepad location ?

LPB C-Format

62－ 297 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
<shape>:</shape>Chipdesigner
Package designer<padstack_def>:</padstack_def>
Could you change the:location of
PAD?
<module name="NEWLSI"
type="LSI"
shape_id="DieSize"><socket inst="IO"><default>
LPB C-Format<port_shape padstack_id="Pad" /></default><port id="P11" name="DQ_0" x=".." y=".."/><port id="P22" name="DQ_1" x=".." y=".."/>:</socket></module>
63

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

System designer

Could you change thepin location?

LPB C-Format

64－ 298 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
Package designer

System: designer<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI">
Could you change the<socket inst="IO">
location of PIN?
<default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]x=".." y=".."/>LPB id="D1"
C-Format<port name=DQ[1] id="A2" x=".." y=".." />:</socket>:</module>

65

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.

…………………
……Physical design almost finished.
Now we are in verification stage.

66－ 299 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

System designer

Could you giveme a package
Model?

67

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Working with LPB Format.
LSI designer

Modeling

CAD
Artwork
LPB G-Format
LPB 䠟-Format

68－ 300 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LPB C-Format:

LPB G-Format:.part
BGA R -13.5 -13.5 13.5 13.5 0 S 0 {:A2 11.5 12.5 B 8:
D2 -4 -5 B 4:}:.end part.component
NEWLSIPKG BGA
0040
NEWLSIDIE DIE
0010.end component:

Modeling<default><port_shape padstack_id="BallPad" /></default>
LSI designer<port name=DQ[0] id="D1" x=".." y=".."/><port name=DQ[1] id="A2" x=".." y=".." />:</socket>:</module>

CAD
Artwork<reference reffile=“NEWLSI.xfl” format=“XFL”><connect pin_name=“D1”><xfl:ref_port component=“NEWLSIPKG”
LPBG-Formatpinname=“D1”></connect>
pin_name=“A2”>
LPB<connect
䠟-Format<xref:ref_port component=“NEWLSIPKG”
pinname=“A2”></connect>:</reference>69

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Working with LPB Format.
A B

C D

Modeling

12
3
4
subckt top i1 i2 i3
R1 r1 1 5 1e6
r2 1 2 1e4
c1 1 4 0.1u
vdd 7 0 dc 5:

70

－ 301 －

Copyright©2012 JEITA/EDA/LPB All Rights Reservedshape_id= BodySizeOfNEWLSI >inst="IO">
Working<socketwith LPB
Format.
<default><port_shape padstack_id="BallPad" /></default>
A B C D
Modeling<port name=DQ[0] id="D1" x=".." y=".."/>
1 <port name=DQ[1] id="A2" x=".." y=".." />:2</socket>3:4 </module><reference reffile="NEWLSI.sp"
format="SPICE">
subckt top i1 i2 i3
R1 r1 1 5 1e6<connect pirt_name="D1>
r2 1 2 1e4<spice:ref_port
subckt="top" portid="3"/>
c1
1
4
0.1u
</connect>
vdd 7 0 dc 5<connect pin_name="A2">:<spice:ref_port subckt="top" portid="1"/></connect>:</reference>
71

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.

LSI designer

System designer

Here is a package modeland C-Format.
Modeling

LPB C-Format
subckt top i1 i2 i3
R1 r1 1 5 1e6:72－ 302 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved䜎䛸䜑㻌 /㻌 ┦஫タィ䛾ㄢ㢟䛸䝋䝸䝳䞊䝅䝵䞁ㄢ㢟z┦஫タィ㻌 䠖㻌 ␗ᩥ໬ྠኈ䛾஺ὶ• 䝁䝭䝳䝙䜿䞊䝅䝵䞁䜢䜒䛳䛸䝇䝮䞊䝈䛻䛧䛯䛔z␗ᩥ໬㛫஺ὶ䛻䛿䚸ᐃ䜑䜙䜜䛯䝥䝻䝖䝁䝹䛜ᚲせ• ពᛮ䛾␯㏻䜢෇⁥䛻䞉䞉䞉• ゎᯒ䞉䝰䝕䝸䞁䜾䝒䞊䝹䜢タィ䛾㐨ල䛻䞉䞉䞉䝋䝸䝳䞊䝅䝵䞁z䝁䝭䝳䝙䜿䞊䝅䝵䞁䛾䛯䜑䛻䝣䜷䞊䝬䝑䝖䜢⤫୍
LPB M/N/C/G/R-Formatⓙᵝ䛾䛤༠ຊ䜢㢪䛔䜎䛩73

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Conclusion

Issuesz Interoperable design 䠖 Different cultural exchangez Want to make communication smooth…
z Need common protocol for the different cultural exchange.
• Establish more smooth communication.

• Efficient usage of Analysis/Modeling EDA as
design tool.

SolutionzDefine the unified formats for the better
communication
LPB M/N/C/G/R-Format and Glossary

We need your support.
74－ 303 －

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END

75

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Conclusion

Issuesz Interoperable design 䠖 Different cultural exchangez Want to make communication smooth…
z Need common protocol for the different cultural exchange.
• Establish more smooth communication.

• Efficient usage of Analysis/Modeling EDA as
design tool.

SolutionzDefine the unified formats for the better
communication
LPB M/N/C/G/R-Format and Glossary

We need your support.
76－ 304 －

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JEITA LPB format
JEITA LPB format consists of five (5) formats and glossary.
1. Project Management (M-Format)
2. Netlist (N-Format)
3. Component (C-Format)
1.Project Management
4. Design Rule (R-Format)
2. Netlist
5. Geometry (G-Format䠅
6. Glossary
6. Glossary

5. Geometry
3. Component

Analysis

4. Design Rule
㻌

㻌

77

77

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JEITA LPB format overview
㻲㼛㼞㼙㼍㼠㻌㼚㼍㼙㼑㻌㻼㼞㼛㼖㼑㼏㼠㻌
㻹㼍㼚㼍㼓㼑㼙㼑㼚㼠㻌㻔㻹㻙㻲㼛㼞㼙㼍㼠㻕㻌㻺㼑㼠㼘㼕㼟㼠㻌
䠄㻺㻙㻲㼛㼞㼙㼍㼠䠅㻌㻯㼛㼙㼜㼛㼚㼑㼚㼠㻌䠄㻯㻙㻲㼛㼞㼙㼍㼠䠅㻌㻰㼑㼟㼕㼓㼚㻌㻾㼡㼘㼑㻌䠄㻾㻙㻲㼛㼞㼙㼍㼠䠅㻌㻳㼑㼛㼙㼑㼠㼞㼥㻌㻯㼛㼚㼠㼑㼚㼠㼟㻌㻰㼑㼟㼏㼞㼕㼜㼠㼕㼛㼚㻌㼒㼛㼞㼙㻌䞉㻲㼛㼞㼙㼍㼠㻌㻌㼒㼕㼘㼑㻌㼍㼟㼟㼛㼏㼕㼍㼠㼕㼛㼚㻌㼄㻹㻸㻔㻻㼞㼕㼓㼕㼚㼍㼘㻕㻌䞉㼁㼜㼐㼍㼠㼑㻌㼠㼞㼍㼏㼑㻌㻭㼐㼛㼜㼠㼑㼐㻌㼛㼞㼕㼓㼕㼚㼍㼘㻌㼐㼑㼟㼏㼞㼕㼜㼠㼕㼛㼚㻘㻌㼎㼑㼏㼍㼡㼟㼑㻌㼠㼔㼑㼞㼑㻌㼕㼟㻌㼚㼛㼠㻌㼍㻌㼜㼞㼛㼜㼑㼞㻌㼑㼤㼕㼟㼠㼕㼚㼓㻌㼍㼚㼐㻌㼜㼡㼎㼘㼕㼏㻌㼒㼛㼞㼙㼍㼠㻌㼛㼚㻌㼠㼔㼑㻌㼙㼍㼞㼗㼑㼠㻌㼡㼚㼐㼑㼞㻌㼛㼡㼞㻌㼞㼑㼟㼑㼍㼞㼏㼔㻚㻌䞉㻭㼟㼟㼛㼏㼕㼍㼠㼕㼛㼚㻌㼣㼕㼠㼔㻌㼞㼑㼘㼍㼠㼑㼐㻌㼒㼕㼘㼑㼟㻌䞉㼏㼛㼚㼚㼑㼏㼠㼕㼛㼚㻌㼎㻛㼣㻌㼔㼕㼑㼞㼍㼞㼏㼔㼥㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌㼂㼑㼞㼕㼘㼛㼓㻙㻴㻰㻸㻔㻱㼤㼕㼟㼠㼕㼚㼓㻕㻌㼃㼕㼠㼔㻌㼑㼚㼔㼍㼚㼏㼕㼚㼓㻌㼜㼛㼣㼑㼞㻌㼓㼞㼛㼡㼚㼐㻌㼜㼛㼞㼠㻌㼟㼡㼜㼜㼛㼞㼠㻌䞉㻿㼕㼓㼚㼍㼘㻘㻌㼜㼛㼣㼑㼞㻌㼍㼚㼐㻌㼓㼞㼛㼡㼚㼐㻌㼐㼑㼟㼏㼞㼕㼜㼠㼕㼛㼚㻌䞉㻯㼛㼙㼜㼛㼚㼑㼚㼠㻌㼜㼕㼚㻌㼍㼟㼟㼕㼓㼚㼙㼑㼚㼠㻌㼄㻹㻸㻔㻻㼞㼕㼓㼕㼚㼍㼘㻕㻌䞉㻯㼛㼚㼟㼠㼞㼍㼕㼚㼠㻌㼕㼠㼑㼙㼟㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌䞉㻰㼑㼟㼕㼓㼚㻌㼟㼠㼍㼠㼡㼟㻌㼕㼚㼒㼛㼞㼙㼍㼠㼕㼛㼚㻌㻭㼐㼛㼜㼠㼑㼐㻌㼛㼞㼕㼓㼕㼚㼍㼘㻌㼐㼑㼟㼏㼞㼕㼜㼠㼕㼛㼚㻘㻌㼎㼑㼏㼍㼡㼟㼑㻌㼠㼔㼑㼞㼑㻌㼕㼟㻌㼚㼛㼠㻌㼍㻌㼜㼞㼛㼜㼑㼞㻌㼑㼤㼕㼟㼠㼕㼚㼓㻌㼍㼚㼐㻌㼜㼡㼎㼘㼕㼏㻌㼒㼛㼞㼙㼍㼠㻌㼛㼚㻌㼠㼔㼑㻌㼙㼍㼞㼗㼑㼠㻌㼡㼚㼐㼑㼞㻌㼛㼡㼞㻌㼞㼑㼟㼑㼍㼞㼏㼔㻚㻌䞉㼀㼑㼏㼔㼚㼛㼘㼛㼓㼥㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌㼄㻹㻸㻔㻻㼞㼕㼓㼕㼚㼍㼘㻕㻌䞉㻹㼍㼚㼡㼒㼍㼏㼠㼡㼞㼍㼎㼕㼘㼕㼠㼥㻌㼞㼡㼘㼑㻌㼐㼑㼒㼕㼚㼕㼠㼕㼛㼚㻌㻭㼐㼛㼜㼠㼑㼐㻌㼛㼞㼕㼓㼕㼚㼍㼘㻌㼐㼑㼟㼏㼞㼕㼜㼠㼕㼛㼚㻘㻌㼎㼑㼏㼍㼡㼟㼑㻌㼠㼔㼑㼞㼑㻌㼕㼟㻌㼚㼛㼠㻌㼍㻌㼜㼞㼛㼜㼑㼞㻌㼑㼤㼕㼟㼠㼕㼚㼓㻌㼍㼚㼐㻌㼜㼡㼎㼘㼕㼏㻌㼒㼛㼞㼙㼍㼠㻌㼛㼚㻌㼠㼔㼑㻌㼙㼍㼞㼗㼑㼠㻌㼡㼚㼐㼑㼞㻌㼛㼡㼞㻌㼞㼑㼟㼑㼍㼞㼏㼔㻚㻌䞉㻭㼚㼍㼘㼥㼟㼕㼟㻌㼏㼛㼚㼐㼕㼠㼕㼛㼚㻌㼟㼑㼠㼡㼜㻌䞉㻳㼑㼛㼙㼑㼠㼞㼥㻌㻌㼕㼚㼒㼛㼞㼙㼍㼠㼕㼛㼚㻌㼒㼛㼞㻌㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㼠㼛㼛㼘㼟㻌䠄㻳㻙㻲㼛㼞㼙㼍㼠䠅㻌
78－ 305 －

㻭㼜㼍㼏㼔㼑㻌㻦㻌㼄㻲㻸㻌㼂㼑㼞㻝㻚㻜㻔㻱㼤㼕㼟㼠㼕㼚㼓㻕㻌㻌 㻳㼞㼍㼚㼠㼑㼐㻌㼍㼟㻌㼜㼡㼎㼘㼕㼏㻌㼒㼛㼞㼙㼍㼠㻌㼍㼠㻌㼠㼔㼕㼟㻌㼙㼛㼙㼑㼚㼠㻚㻌㻭㼜㼜㼞㼛㼢㼑㼐㻌㼎㼥㻌㻭㼜㼍㼏㼔㼑㻌㻰㼑㼟㼕㼓㼚㻌78

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JEITA LPB format #1: Project Management (M-Format)㻌

1. Project Management File
㻌 <Objectives>㻌 㻌 㻌 䞉Association of each format files used in the project㻌 㻌 㻌 䞉Figuring out the update status for each format files㻌 㻌 㻌 䞉Association with referenced files (ex. IBIS models)㻌 <Advantages>㻌 㻌 㻌 䞉Possible to figure out the update status when exchanging the format files
between the design hierarchy as if LSI and Package design.
㻌 㻌 㻌 䞉Possible to figure out the design revision including constraint, even inproceeding the design inside the hierarchy.

㻌 <Description>㻌 㻌 㻌 䞉The original format based on XML
㻌㻌㻌
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Sample of Project management (M-Format)
"[POYHUVLRQ HQFRGLQJ 6KLIWB-,6"!-(,7$B/3%B352-(&7YHUVLRQ !

KHDGHU
SURMHFW -(,7$B/3%B
GHVLJQBUHYLVLRQ 
GDWH 

!


&)250$7

ILOHBQDPH &KLS$B3.*BVHWB+5B9B5HY[PO
GHVLJQBUHYLVLRQ 

!


5)250$7

ILOHBQDPH &KLS$B3.*BVHWB'&B9B5HY[PO
GHVLJQBUHYLVLRQ 

!


1)250$7

ILOHBQDPH &KLS$B3.*BVHWY

!


2WKHU)LOHILOHBQDPH &KLS$LEV      !
-(,7$B/3%B352-(&7!

80－ 306 －

+HDGHU 3URMHFWQDPHGHILQLWLRQ 5HYLVLRQRI3URMHFWPDQDJHPHQWILOH
 &UHDWLRQ'DWHRI3URMHFWPDQDJHPHQWILOH

&)250$7
 6SHFLI\&RPSRQHQWILOH
5HYLVLRQPDQDJHPHQWRI&RPSRQHQWILOH

5)250$7
 6SHFLI\'HVLJQUXOHILOHQDPH
 5HYLVLRQPDQDJHPHQWRI'HVLJQUXOHILOH

1)250$7
 6SHFLI\1HWOLVWILOHQDPH

2WKHU)LOH
2WKHUUHODWHGILOHOLVWH[,%,6PRGHOV

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JEITA LPB format #2 Netlist (N-Format)㻌
2.Netlist䠄N-Format䠅
㻌 <Objective>㻌 㻌 㻌 䞉Clarifying the connection between hierarchy㻌 㻌 㻌 䞉Enabling to verify the connection for entire LPB㻌 㻌 㻌 䞉Clarifying the connections not only the signals but also the power andground nets
㻌 <Advantages>㻌 㻌 㻌 䞉Possible to define the connection for both signal and power/groundbetween LSI-Package-Board hierarchy even the designers are separated.
㻌 㻌 䞉 This saves the time to setup the analysis tools to connect the nets acrossthe hierarchy.
<Description>㻌 㻌 㻌 䞉Basing on the Verilog-HDL format㻌 㻌 㻌 䞉Added power/ground port description to Verilog-HDL
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Sample of Netlist (N-Format)/* DIE */moduldeDIE(SU,SD,DBUS,DQ,DN,VDDC,VSSC,VDDQ,VSSQ) ;input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC ; /* PG_NET VDDC *//* Package*/
inout VSSC ; /* PG_NET VSS */moduldeinout VDDQ ; /* PG_NET VDDQ */PKG(SU,DBUS,DQ,DN,VDDC1,VDDC2,VDDQ1,VD
inout VSSQ ; /* PG_NET VSS */DQ2,VSS1,VSS2) ;endmodule
input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC1 ; /* PG_NET VDDC */inout VDDC2 ; /* PG_NET VDDC */inout VDDQ1 ; /* PG_NET VDDQ */inout VDDQ2 ; /* PG_NET VDDQ */inout VSS1 ; /* PG_NET VSS */inout VSS2 ; /* PG_NET VSS *//* Board (Top level䠅䠅*/module PWB(iVDDC,iVDDQ,iVSS) ;inout iVDDC ; /* PG_NET VDDC */inout iVDDQ ; /* PG_NET VDDQ */inout iVSS ; /* PG_NET VSS */wire [3:0] DBUS ;wire [3:0] IBUS ;wire SU ;wire DQ ;wire DN ;CF1DM C1 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C2 ( .A(iVDDQ), .B(iVSS) ) ;CF1DM C3 ( .A(iVDDC), .B(iVSS) ) ;CF1DM C4 ( .A(iVDDC), .B(iVSS) ) ;RF1DM Rp ( .A(iVDDC), .B(SU) ) ;RF1DM R0 ( .A(DBUS[0]), B(IBUS[0]) ) ;RF1DM R1 ( .A(DBUS[1]), B(IBUS[1]) ) ;RF1DM R2 ( .A(DBUS[2]), B(IBUS[2]) ) ;RF1DM R3 ( .A(DBUS[3]), B(IBUS[3]) ) ;wire VSS ;wire VDDC ;wire VDDQ ;assign VDDC1 = VDDC ;assign VDDC2 = VDDC ;assign VDDQ1 = VDDQ ;assign VDDQ2 = VDDQ ;assign VSS1 = VSS ;assign VSS2 = VSS ;DIE X1( .SU(SU), .SD(VSS), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC(VDDC), .VSSC(VSS), .VDDQ(VDDQ),.VSSQ(VSS) );endmodule/* Passive Components *//* Capacitor */module CF1D(A,B) ;inout A ;inout B ;endmodule/* Resistor */module RF1D(A,B) ;inout A ;inout B ;endmodule/* LSI (Black box) */moduldeBBOX(IBUS,DQ,DN,VDD,VSS) ;inout [3:0] IBUS ;input DQ ;input DN ;inout VDD ; /* PG_NET VDDC */inout VSS ; /* PG_NET VSS */endmodule

PKG X1 ( .SU(SU), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC1(iVDDC), .VDDC2(iVDDC),.VDDQ1(iVDDQ), .VDDQ2(iVDDQ),.VSS1(iVSS) , .VSS2(iVSS) ) ;BBOX X2( .IBUS(IBUS), .DQ(DQ), .DN(DN), .VDD(iVDDC), .VSS(iVSS) ) ;endmodule82－ 307 －

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JEITA LPB format #3: Component (C-Format)㻌
3.Component(C-Format)
㻌 <Objective>㻌 㻌 㻌 䞉Defining the pin attributes between LPB hierarchy㻌 㻌 㻌 䞉Defining the constraints(ex. Delay)㻌 㻌 㻌 䞉Exchanging the design status (ex. Current delay at pin)
<Advantages>㻌 㻌 㻌 䞉Possible to keep away from human error with this unified format
to connect between the hierarchy㻌 㻌 㻌 䞉Possible to preliminary design verification with sharing design status
to decide in which timing the designers need revision in LPB㻌㻌 <Description>㻌 㻌 㻌 䞉The original format based on XML

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Sample of component file (C-Format)
4GUGTXGFHQT:/.㼡㼚㼕㼠㻌 㼠㼥㼜㼑㻌84－ 308 －

㻱㼤㼜㼘㼍㼚㼍㼠㼕㼛㼚㻌84

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Sample of component file (C-Format)
4GUGTXGFHQT:/.㼡㼚㼕㼠㻌 㼠㼥㼜㼑㻌85㻱㼤㼜㼘㼍㼚㼍㼠㼕㼛㼚㻌85

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Sample of component file (C-Format)
4GUGTXGFHQT:/.㼡㼚㼕㼠㻌 㼠㼥㼜㼑㻌㻱㼤㼜㼘㼍㼚㼍㼠㼕㼛㼚㻌86－ 309 －

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JEITA LPB format #䠐: Design rule (㻾㻙㻲㼛㼞㼙㼍㼠㻕㻌
4. Design Rule(R-Format)
㻌 <Objective>㻌 㻌 㻌 䞉Defining the overall technology (ex. Layer stack-up, trace width/spacing)for LSI, package and PWB㻌 㻌 㻌 䞉Rule Definition for manufacturability㻌 㻌 㻌 䞉Definition of the analysis setup information(ex. Material properties, detailed
stack-up information)
㻌 <Advantages>㻌 㻌 㻌 䞉Enable to share the rules including analysis conditions beforehand between LPB㻌 㻌 㻌 䞉Enable to share the constraints between LPB to define additional or re-structuralof rules to make the most cost effective design in the early stage
㻌 <Description>㻌 㻌 㻌 䞉The original format based on XML

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Sample of the Design rule (R-Format)
4GUGTXGFHQT:/.㻱㼤㼜㼘㼍㼚㼍㼠㼕㼛㼚㻌㼡㼚㼕㼠㻌 㼠㼥㼜㼑㻌88－ 310 －

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Sample of the Design rule (R-Format)
4GUGTXGFHQT:/.㼡㼚㼕㼠㻌 㼠㼥㼜㼑㻌㻱㼤㼜㼘㼍㼚㼍㼠㼕㼛㼚㻌

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Sample of the Design rule (R-Format)
4GUGTXGFHQT:/.㻱㼤㼜㼘㼍㼚㼍㼠㼕㼛㼚㻌㼡㼚㼕㼠㻌 㼠㼥㼜㼑㻌90－ 311 －

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JEITA LPB format #5: Geometry (㻳㻙㻲㼛㼞㼙㼍㼠㻕㻌
5. Geometry(G-Format)
㻌 <Objective>㻌 㻌 㻌 䞉Defining the physical design for analysis environment㻌 㻌 㻌 䞉Physical information㻌 㻌 㻌 㻌 㻌 By-layer 2D drawing㻌 㻌 㻌 㻌 㻌 3D shape for vias, bumps and bondwires㻌 㻌 㻌 㻌 㻌 Layer stack-up information
㻌 <Advantages>㻌 㻌 㻌 䞉Does not depends on the analysis tools, and LPB design layer㻌 㻌 㻌 䞉Enable to share the drawing information
㻌 <Description>㻌 㻌 㻌 䞉Using PCB / Package Data Exchange File (XFL) Format

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JEITA LPB format #6: Glossary Glossaryz The terms used in LPB might have different meaningz Sometimes it causes design delay and mis-understanding
between LPB designersz Defines the common terms as JEITA LPB format⏝ㄒ㞟㻺㼛㻚㻾㼑㼢㻚㻝㻚㻜ศ㢮⏝ㄒ䞉 ྡ⛠

㻝 䝛䝑䝖䝸䝇䝖 䝫䞊䝖䠄ྡ䠅ᐃ⩏䞉 ព࿡

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92

－ 312 －

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Positioning of JEITA LPB format files
1. Project Management (M-Format)

2. Netlist(N-Format)
4. Design rule
(R-Format)

2.Netlist(N-Format)

2. Netlist(N-Format)

4. Design rule
(R-Format)

3. Component(C-Format)

3. Component(C-Format)

Design optimization 2-)&GUKIP Design optimization

.5+&GUKIP
Physical info.

Modeling

Physical info.

5. Geometry(G-Format)

IBIS/SPICE
P/G equivalent model㻼㻷㻳㻌㻰㼑㼟㼕㼓㼚㼑㼞㻌 㻮㼛㼍㼞㼐㻌㻰㼑㼟㼕㼓㼚㼑㼞㻌㻸㻿㻵㻌㻰㼑㼟㼕㼓㼚㼑㼞㻌$QCTF&GUKIP㻼㼞㼛㼐㼡㼏㼠㻌㻰㼑㼟㼕㼓㼚㼑㼞㻌㻌㻭㼚㼍㼘㼥㼟㼕㼟㻌㼠㼛㼛㼘㼟㻌㻌㻌㻌㻿㻵㻛㻼㻵㻛㻱㻹㻯㻌㻌

6. Glossary
93

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93

Applied sample㻌㼏㼍㼟㼑㻌㻔㻱㻰㻿㻲㻞㻜㻝㻝㻕㻌
Commodity:
4L thru. Hole PWB

30mm

A

20mm B

60mm

30mm

㻠㻸㻌㼀㼔㼞㼡㻚㻌㼔㼛㼘㼑㻌㻼㼃㻮㻌㻭䠖㻯㼛㼚㼠㼞㼛㼘㼘㼑㼞㻌㻸㻿㻵㻔㼃㻮㻕㻌㻮䠖㻹㼑㼙㼛㼞㼥㻌㻵㻯㻌

8mmṳ
27mmṳ

Connector

Connector

100mmPower supply

High-end:
4L build-up PWB

Power supply㻠㻸㻌㼎㼡㼕㼘㼐㻙㼡㼜㻌㻼㼃㻮㻌㻭䠖㻯㼛㼚㼠㼞㼛㼘㼘㼑㼞㻌㻵㻯㻔㻲㻯㻕㻌㻮䠖㻹㼑㼙㼛㼞㼥㻌㻵㻯㻌Connector

Connector

3.3V 1.5V 1.2V

15mm
1

15mm
10mm

A

12mmṳ 15mm

30mm

B
8mmṳ

Connector
Connector

60mm

100mm

䕔Assignment

A䠖Controller

LSI
Commodity

B䠖Memory

Package

PackageToshiba

Sony

Board

Panasonic

Ricoh䠄100㽢100mm䠅
High-end

LSI

Fujitsu䠄60㽢60mm䠅
94－ 313 －

Zuken

ToppanNEC
94

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Applied sample case䠄㻱㻰㻿㻲㻞㻜㻝㻝㻕㻌

PKG Geometry
䠄G-Format)

Board Geometry
䠄G-Format)

Run the analysis cases with
importing G-Format to Nimbic
95

95

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Sample of Project management (M-Format) for high-end design㼏㼔㼕㼜㻭㻌
㻯㼔㼕㼜㻭㼋㻰㻵㻱㻚㼢㻔㻺㻲㻻㻾㻹㻭㼀㻕㻌
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㻯㼔㼕㼜㻭㼋㻼㻷㻳㼋㻾㻚㼄㻹㻸㻔㻾㻲㻻㻾㻹㻭㼀㻕㻌㻯㼔㼕㼜㻭㼋㻼㻷㻳㻚㼄㻲㻸㻔㻼㻲㻻㻾㻹㻭㼀㻕㻌  !㻯㼔㼕㼜㻮㼋㻼㻷㻳㻚㼢㻔㻺㻲㻻㻾㻹㻭㼀㻕㻌㻯㼔㼕㼜㻮㼋㻼㻷㻳㼋㻯㻚㼄㻹㻸㻔㻯㻲㻻㻾㻹㻭㼀㻕㻌㻯㼔㼕㼜㻮㼋㻼㻷㻳㼋㻾㻚㼄㻹㻸㻔㻾㻲㻻㻾㻹㻭㼀㻕㻌&)250$7
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㻼㼃㻮㼋㻿㻱㼀㻞㼋㻯㻚㼄㻹㻸㻔㻯㻲㻻㻾㻹㻭㼀㻕㻌  !㻼㼃㻮㼋㻿㻱㼀㻞㼋㻾㻚㼄㻹㻸㻔㻾㻲㻻㻾㻹㻭㼀㻕㻌  5)250$7
㻼㼃㻮㼋㻿㻱㼀㻞㻚㼄㻲㻸㻔㻼㻲㻻㻾㻹㻭㼀㻕㻌  &)250$7   ILOHBQDPH &KLS%B3.*B5B5HYB[PO   ILOHBQDPH “&KLS$B3.*BVHWB&B5HYB[PO”   GHVLJQBUHYLVLRQ    GHVLJQBUHYLVLRQ ͆  !  !  5)250$7
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  &)250$7
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  3)250$7
  &)250$7   ILOHBQDPH &KLS$B3.*Y   ILOHBQDPH “3:%B6(7B5HYB[IO   ILOHBQDPH “3:%BVHWB&B5HYB[PO  !   GHVLJQBUHYLVLRQ “   GHVLJQBUHYLVLRQ ͆  1)250$7  !  !   ILOHBQDPH &KLS%B',(Y  !  2WKHU)LOH  5)250$7
  1)250$7   ILOHBQDPH &KLS$LEV͆   ILOHBQDPH &KLS$B3.*BVHWB5B5HYB[PO   ILOHBQDPH &KLS%B3.*Y  !   GHVLJQBUHYLVLRQ “  !  2WKHU)LOH  !  1)250$7   ILOHBQDPH &KLS%LEV͆   ILOHBQDPH ͆3:%BVHWY  !  !
-(,7$B/3%B352-(&7!
9696－ 314 －

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Summary㻭㼐㼢㼍㼚㼠㼍㼓㼑㼟㻌㻲㼛㼞㼙㼍㼠㻌
㻲㼛㼞㻌㻰㼑㼟㼕㼓㼚㼑㼞㼟㻌㻲㼛㼞㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㼑㼚㼓㼕㼚㼑㼑㼞㼟㻌㻼㼞㼛㼖㼑㼏㼠㻌㼙㼍㼚㼍㼓㼑㼙㼑㼚㼠㻌䞉㻱㼚㼍㼎㼘㼑㻌㼠㼛㻌㼙㼍㼚㼍㼓㼑㻌㼠㼔㼑㻌㼏㼛㼚㼟㼠㼞㼍㼕㼚㼠㻌㼞㼡㼘㼑㻌㼔㼕㼟㼠㼛㼞㼥㻌䠄㻹㻙㻲㼛㼞㼙㼍㼠䠅㻌䞉㻱㼍㼟㼥㻌㼠㼛㻌㼒㼕㼓㼡㼞㼑㻌㼛㼡㼠㻌㼠㼔㼑㻌㼢㼑㼞㼕㼒㼕㼏㼍㼠㼕㼛㼚㻌㼟㼠㼍㼠㼡㼟㻌㻺㼑㼠㼘㼕㼟㼠㻌

䞉㻿㼍㼠㼕㼟㼒㼥㻌㼠㼔㼑㻌㼘㼛㼣㻙㼘㼑㼍㼗㼍㼓㼑㻌㼐㼑㼟㼕㼓㼚㻌㼣㼕㼠㼔㻌㼡㼚㼕㼒㼕㼑㼐㻌㼒㼛㼞㼙㼍㼠㻌 䞉㻿㼍㼢㼕㼚㼓㻌㼠㼔㼑㻌㼠㼞㼛㼡㼎㼘㼑㻌㼛㼚㻌㻸㻿㻵㻙㻼㻷㻳㻙㻮㼛㼍㼞㻌㼐㻌㼏㼛㼚㼚㼑㼏㼠㼕㼛㼚㼟㻌䠄㻺㻙㻲㼛㼞㼙㼍㼠䠅㻌䞉㻾㼑㼐㼡㼏㼑㼟㻌㼠㼔㼑㻌㼔㼡㼙㼍㼚㻌㼑㼞㼞㼛㼞㻌㻯㼛㼙㼜㼛㼚㼑㼚㼠㻌䞉㻱㼚㼍㼎㼘㼑㻌㼠㼛㻌㼞㼑㼐㼡㼏㼑㻌㼠㼔㼑㻌㼜㼘㼍㼚㼚㼕㼚㼓㻛㼞㼑㻙㼟㼜㼕㼚㻌㼠㼕㼙㼑㻌㼎㼑㼠㼣㼑㼑㼚㻌㼠㼔㼑㻌㻸㻿㻵㻙㻼㻷㻳㻙㻮㼛㼍㼞㼐㻌䞉㻯㼘㼍㼞㼕㼒㼥㼕㼚㼓㻌㼠㼔㼑㻌㼏㼛㼚㼟㼠㼞㼍㼕㼚㼠㼟㻌䞉㻱㼚㼍㼎㼘㼑㻌㼠㼔㼑㻌㼏㼛㼟㼠㻙㼑㼒㼒㼑㼏㼠㼕㼢㼑㻌㼐㼑㼟㼕㼓㼚㼟㻌㼣㼕㼠㼔㻌㼏㼘㼍㼞㼕㼒㼥㼕㼚㼓㻌㼠㼔㼑㻌㼐㼑㼟㼕㼓㼚㻌㼞㼡㼘㼑㼟㻌㼜㼞㼑㼘㼕㼙㼕㼚㼍㼞㼥㻌㻌䞉㻯㼘㼍㼞㼕㼒㼥㼕㼚㼓㻌㼠㼔㼑㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㼏㼛㼚㼐㼕㼠㼕㼛㼚㼟㻌㻳㼑㼛㼙㼑㼠㼞㼥㻌䞉㻾㼑㻙㼡㼟㼑㻌㼛㼒㻌㼐㼑㼟㼕㼓㼚㻌㼜㼞㼛㼜㼑㼞㼠㼕㼑㼟㻌䞉㻾㼑㼐㼡㼏㼕㼚㼓㻌㼠㼔㼑㻌㼐㼍㼠㼍㻌㼠㼞㼍㼚㼟㼘㼍㼠㼕㼛㼚㻌㼀㻭㼀㻌䠄㻳㻙㻲㼛㼞㼙㼍㼠䠅㻌䞉㻱㼚㼍㼎㼘㼑㻌㼠㼛㻌㼞㼑㼡㼟㼑㻌㼠㼔㼑㻌㼞㼑㼒㼑㼞㼑㼚㼏㼑㻌㼐㼑㼟㼕㼓㼚㻌㼐㼍㼠㼍㻌䞉㻵㼙㼜㼞㼛㼢㼕㼚㼓㻌㼍㼚㼐㻌㼑㼒㼒㼕㼏㼕㼑㼚㼠㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㼠㼛㼛㼘㻌㼑㼢㼍㼘㼡㼍㼠㼕㼛㼚㻌䠄㻯㻙㻲㼛㼞㼙㼍㼠䠅㻌㻰㼑㼟㼕㼓㼚㻌㻾㼡㼘㼑㻌䠄㻾㻙㻲㼛㼞㼙㼍㼠䠅㻌䞉㻱㼍㼟㼥㻌㼠㼛㻌㼒㼕㼓㼡㼞㼑㻌㼛㼡㼠㻌㼠㼔㼑㻌㼘㼍㼠㼑㼟㼠㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㼏㼛㼚㼐㼕㼠㼕㼛㼚㼟㻌䞉㻱㼚㼍㼎㼘㼕㼚㼓㻌㼠㼔㼑㻌㼛㼜㼠㼕㼙㼕㼦㼍㼠㼕㼛㼚㻌㼕㼚㻌㼑㼍㼞㼘㼥㻌㼟㼠㼍㼓㼑㻌䞉㻾㼑㼐㼡㼏㼕㼚㼓㻌㼠㼔㼑㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㼟㼑㼠㼠㼕㼚㼓㻌㼀㻭㼀㻌㼀㼔㼑㻌㼡㼚㼕㼒㼕㼑㼐㻌㼒㼕㼘㼑㻌㼒㼛㼞㼙㼍㼠㼟㻌㼒㼛㼞㻌㼍㼘㼘㻌㻸㻿㻵㻘㻌㻼㼍㼏㼗㼍㼓㼑㻌㼍㼚㼐㻌㻮㼛㼍㼞㼐㻌㻌 䊻㻱㼒㼒㼕㼏㼕㼑㼚㼠㻌㼐㼑㼟㼕㼓㼚㻌㼍㼚㼐㻌㼍㼚㼍㼘㼥㼟㼕㼟㻌㻔㼑㼟㼜㼑㼏㼕㼍㼘㼘㼥㻌㼠㼛㻌㼜㼞㼑㼢㼑㼚㼠㻌㼒㼞㼛㼙㻌㼑㼞㼞㼛㼞㻌㼛㼒㻌㼏㼛㼙㼙㼡㼚㼕㼏㼍㼠㼕㼛㼚㻕㻌㻌 䊻㻱㼚㼍㼎㼘㼑㼟㻌㼚㼛㼠㻌㼛㼚㼘㼥㻌㼠㼔㼑㻌㼛㼜㼠㼕㼙㼕㼦㼍㼠㼕㼛㼚㻌㼕㼚㼟㼕㼐㼑㻌㼑㼍㼏㼔㻌㼐㼑㼟㼕㼓㼚㻘㻌㼎㼡㼠㻌㼍㼘㼟㼛㻌㼛㼢㼑㼞㼍㼘㼘㻌㻸㻼㻮㻌㼐㼑㼟㼕㼓㼚㼟㻌

97

97

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Request to EDA Vendors
Please utilize JEITA LPB format
䞉Expect to reduce the TAT with this unified format andto prevent from human errors
䞉Enable to overall optimize beyond LSI, Package and Board
unit designs.

Please contact to JEITA LPB-WG when your tools
are enhanced to support JEITA LPB Format
䞉LPB-WG expects to adopt from C-Format for
CAD tools, and G-Format for analysis tools!!

98－ 315 －

98

Copyright©2012 JEITA/EDA/LPB All Rights ReservedMerits of JEITA LPB formatz Merits of captive EDA vendor formats
䞉㻌 Reducing the R&D resources(Reducing to maintain theinterface development)䞉㻌 Eliminating the influence of specification change by othervendor䞉㻌 Easy to setup the environment by own enhancements to thecompetitorsz Merit of EDA vendors Industory.
䞉㻌 Development of New business opportunities
䞉㻌 Promoting brand-new valuable “happiness”

Expandingthe
EDA Market

Introduces here today
99

99

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Merits of LPB standard format for EDA vendors¾ Development of new business opportunities¾ Reducing EDA adoption cost
¾ Reducing EDA leverage cost¾¾

Design cost
Simulation cost

¾ Effective improvement of design flow

¾ Promoting brand-new valuable “happiness”¾ Arising new users and new needs

100－ 316 －

100

Copyright©2012 JEITA/EDA/LPB All Rights ReservedMerirts of LPB standard format for EDA vendors¾ Development of new business opportunities¾ Reducing EDA adoption cost
¾ Reducing EDA leverage cost¾¾

Design cost
Simulation cost

¾ Effective improvement of design flow

¾ Promoting brand-new valuable “happiness”¾ Arising new users and new needs

101

101

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Adoption cost <Current issue>
We need a new EDA tool(s) for more efficient,rational design flow at the early stage to preventfrom re-spin.

Reliability Preparing
theenvironment

Barrier to adopt new EDA tools
Who will guarantee the data
conversion?
What’s the synergy with theexisting tools?
Do we need additional costs
for existing tools?

㻝㻞㻜
High
㻝㻜㻜
㻤㻜
㻢㻜

Is it possible to apply the rare products?

㻠㻜㻞㻜

CustomerNeeds

Who will prepare the benchmark data?
How can we compare between tools?

ಖᏲ㈝
⎔ቃᩚྜ
䝧䞁䝏䝬䞊䜽
䝒䞊䝹㈝⏝Payment

Can not adopt EDA toolsᬑཬᚋ
only with⌧≧securing the tool
Vendor profit
budget㻜Tool purchasing cost: OK102－ 317 －

102

Copyright©2012 JEITA/EDA/LPB All Rights ReservedAdoption cost㻌 䠘Current issue䠚
We want to streamline the design flow to make it
front-loading (prevent from re-spin) with EDA

Reliability Preparing
theenvironment

The figure of EDA adoption from users.
Who will guarantee the data
conversion?
What’s the synergy with theexisting tools?
Do we need additional costs
for existing tools?

Only stable/strong companies can
Tool
Cost
consume adoption benchmark cost

Needs

Who will prepare the benchmark data?
How can we compare between tools?
Is it possible to apply the rare products?

Payment

Tool purchasing cost: OK

Negative spiral for weak companies who
requires the evolutional design flowchange by EDA tools
103

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

103

Adoption cost <after introduction of LPB format>

Reliability Preparation

Improve reliability with unified
data
format(monitored
bydataallWhowill guarantee theusers) conversion?
conversion?

Easy to extract the effect

What’sWhat’s the synergy with the existing
tools?
tool
No influence
tos?other toolsDo
D we needd additionaldditi
l costst
Sharingfor
theexisting
benchmarkin industry
tools?
tools?

㻝㻞㻜

ಖᏲ㈝
⎔ቃᩚྜ
䝧䞁䝏䝬䞊䜽
䝒䞊䝹㈝⏝

㻝㻜㻜
㻤㻜

Needs

Who
will prepare
data?
pre
?
Enableto parereusethethebenchmark
same data dataHow
can wecomparewith
betweentools?
tools?
Enableto compare
availabledataIspossible
apply
ible
ly
producI it poss
ibl tot app
l theth rare products?
d ts
ts?
Applicable to existing rare products㻢㻜㻠㻜

Payment㻞㻜Tool purchasing cost: OK
㻜
⌧≧

ᬑཬᚋ

䕰㻌 47 % reduction of barrier

The companies can start EDA adoption regardlessthe company size Æ Expansion of the EDA Market
104－ 318 －

104

Copyright©2012 JEITA/EDA/LPB All Rights ReservedMerits of LPB standard format for EDA vendors¾ Development of new business opportunities¾ Reducing EDA adoption cost
¾ Reducing EDA leverage cost¾¾

Design cost
Simulation cost

¾ Effective improvement of design flow

¾ Promoting brand-new valuable “happiness”¾ Arising new users and new needs

105

105

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EDA leverage cost (Conventional and LPB style)
Conventional style

LPB Style

PCB: Company C

Comp.A

Comp.B

Comp.C Comp.D

Package: Comp.B
Data integrity checkand translation

Chip:Comp.A

System: Company D
Data integrity checkand translation

Communicate withunified data

Data integrity checkand translation

Semiautomateddata synthesis

Hard to communicate because of thelocal terms and multiple view point

Define/Revise specs: Perception gap

EDA tools
with JEITA LPB format

Simulation: Cannot utilize enough

Conventional style: Perception gap might be occurred, and can not utilize the simulation
enoughLPB style : Focus on the design and analysis work by communicating withunified data.
106－ 319 －

106

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Leverage cost – application example (EDSFair2011)
Verification

䕔Conventional
methodeController

MemoryBoard

LSI

Package

Package

LSIA㻌 Commodity
䠄100㽢100mm䠅

A

A

A

A

㻌 䠄60㽢60mm䠅
㍍
㍍ⷧ
ⷧ▷
▷ᑠ
ᑠmm䠅
䠄㍍ⷧ▷ᑠ
60
㽢
60

䕔LPB method

Controller

LSI

MemoryBoard

Package

Package

LSI㻌 Commodity
Panasonic

䠄100㽢100mm䠅

㻌 ㍍ⷧ▷ᑠ
䠄60㽢60mm䠅䠄60㽢60mm䠅
107

107

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Leverage cost – comparison
Conventional Style㻌 㻌 LPB Style(Estimated)

1.

Material to explain the spec

2.0䡄

―

2.

Explanation to designers 㻌

0.5䡄

0.5h

3.

Definition of PCBdesign rules

3.5䡄

―

4.

Creating new netlist㻌 㻌 㻌 㻌 㻌

5.0䡄

5.0h

5.

Floor planning(CAD operation) 7.5h

7.5h

6.

9

䞉Registering macro parts

9

䞉Gathering the parts

9

䞉Place and route

Design feedback 㻌 㻌 㻌 㻌 Work time 7.5䡄㻌㻌㻌㻌㼃㼛㼞㼗㻌㼀㼕㼙㼑㻞㻚㻜㼔㻌㻌
(3x re-spin, 3days)(One time re-spin, half-a-day)Total㻌 26 Hours

Total 15Hours(Suspended 3 days)(Suspended half day)䕰㻌 reduced 42% resources, less than 1/3 suspended 108
time
108

－ 320 －

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Simulation cost comparison
䕔䠖Wait㻌 䕔䠖Manual㻌 䕔䠖AutomatedConventional style

LPB style

Requesting/Obtaining data䠖Min
1 week
CPM / LPM / IBIIBIS
S

CPM / LPM / IBIIBIS
S

CPM / LPM / IBIS
IBIS

Data shape and port assignment: 2H

CPM / LPM / IBISIBISAssignment䠖3min

Requesting/Obtaining data䠖Min 1 week

PKG shape check / preparation䠖10H

Assignment䠖3min

Data shape and port assignment: 1HImport board data and condition Revise䠖0.5H
setting

Import board data and revise : 2H

Everything is automated Æ reduces
the human operation error

Assuming
vendorr
Assuming the individual CAD by
by EDA
EDA vendo

Work: Less than1H㻌 㻌 Suspended䠖0Work䠖15H㻌 㻌 Suspended䠖More than 1W

䕰㻌 Reduced 95 resources andenabled Non-stop design
109

109

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Merits of LPB standard format for EDA vendors¾ Development of new business opportunities¾ Reducing EDA adoption cost
¾ Reducing EDA leverage cost¾¾

Design cost
Simulation cost

¾ Effective improvement of design flow

¾ Promoting brand-new valuable “happiness”¾ Arising new users and new needs

110－ 321 －

110

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The effect of the mass-production design flow by a LPB style
䕔Traditional style : Current basic design style
The entire system verification follows the individual chip, package and board design.

Pinassignmentt

PCB Floor planning

Board

Model
extraction(IBIS,SPICE)

Package Design⁄⁗‟⁥⁢⁛⁠‒⁞⁡⁡⁢‒‒⁛⁥‒⁚⁧⁙⁗–

Manufacturing
wafer

Chip
verification

Manufacturing
packagesubstrate

Manufacturing
PCB

Signal Integrity
Power Integrity

PCB Design

Measurement
andEMC exam.

Package

Chip design

Prototyping

IO

Assembling

Floor
Planning

LSI䕔LPB style: LPB concurrent co-design
Enables entire LPB design optimization and verification by concurrent co-design environment
Chip Design

Package

Virtual Package model
extraction (IBIS,SPICE)Board

PCB Floor planning
Signal /Power Integrity/EMC

Package Design

Manufacturing
Wafer

Final
Verification

Model
Extraction(IBIS,SPICE)
(
(IBIS
E)

PCB Design

Manufacturing
Package
Substrate

Manufacturing
PCB

SI/PI/
EMC
sign off

Measurement and EMC exam.

Floor
Planning

Prototyping

IO

Assembling

LSI

LPB Effect

Provide an effective front-loading applicable to EMC simulation
111

111

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The effect of the mass-production design flow by a LPB style䕔LPB Style㻌 :㻌 LPB concurrent co-design flow䠖
Enables entire LPB design optimization and verification by concurrent co-design environment

PCB Floor planning
Signal /Power Integrity/EMC

Package Design

Final
Verification

Model
Extraction(IBIS,SPICE)((IBISE)

PCB Design

SI/PI/
EMC
sign off

Manufacturing
Wafer

Manufacturing
Package
Substrate

Manufacturing
PCB

Prototyping

Board

Virtual Package model
extraction (IBIS,SPICE)

Chip Design

Assembling

Package

Floor
Planning

Measurement and EMC exam.

IO

LSI

<Additional
capacity>↓

Creating brandnew EDA
leverageresources

Reduction of development cost and verification
cost, Shorten delivery time

Prevention of un-plannedrise of product cost
Great advantage for both EDA vendors and customers(ex. Mass-production division and business units)
Recognizing the total EDA effect with combining design and simulation
112－ 322 －

112

Copyright©2012 JEITA/EDA/LPB All Rights ReservedMerits of LPB standard format for EDA vendors¾ Development of new business opportunities¾ Reducing EDA adoption cost
¾ Reducing EDA leverage cost¾¾

Design cost
Simulation cost

¾ Effective improvement of design flow

¾ Promoting brand-new valuable “happiness”¾ Arising new users and new needs

113

113

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User

Increasing number of EDA applied products
New product RD

Derived productdevelopment

Experts

Designers@HQ

Now(R&D@HQ)

Reference
DesignOther basedevelopment
Other base Domestic
designers

Overseas

䠄BU@HQ䠅

(Group companies)

Required featureenhancement / reduction
Cost reduction(VE)

New user development

Number ofdesigns
Development
term
LeveragedifficultyyPart change, Localize

Low

Med

High

Long

Short

Short

High

Mid

Low

114

－ 323 －

114

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Expanding the scale of EDA market

Near-Field calculation(PCB radiation model)

3D model ofCISPR25 test environment

Z

V

PCB model + Connector voltage(Noise conduction source model)

New opportunity development
Realizing the co-design environment beyond 䠨䠬䠞
115

115

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Acceleration of EDA leverage
Increasing
ModelsIncreasing users

JEITA LPB
FormatPositive
Spiral

Evolution ofsimulation
technology

Expanding range
of indications
and results

Expansion of simulation needs
New competitive area development : Market expansion

116－ 324 －

116

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Summary of advantages
Q

Take full advantage of EDA strengths
Proposal to your customers for cost andresource reductionC

Shorten design TAT
Æ Improve the EDA utilization widthDэ

New market development
and new solution proposals

Diffusion of LPB standard format㻌 䠙㻌 More activate EDA Market
117

117

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Attention

zPlease make EDA tools possible input
and output the LPB standard format
zPlease declare that “we support LPB
standard format X-Format”
zPlease give us the feedback fordescription, item and contents

zWe’ll report the quarterly based status
for enhancements118－ 325 －

118

Copyright©2012 JEITA/EDA/LPB All Rights ReservedOur support

zWe’ll give you the sample data
if you’re planning to adopt LPB
standard format
zPlanning to build Q&A structurezPlanning to build the checking
connectivity
119

119

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OtherszPromoting the standardization, need
the cooperation from EDA sidezPlanning to have user conference
zWould you like to presentation andexhibition for LPB standard format
result at EDS fair (on Nov.)?

120－ 326 －

120

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At the END

zLet’s give a tremendous boost
to this exciting LPB standard
format under the driving force of
EDA

121

－ 327 －

121

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EDA䝧䞁䝎䞊ྥ䛡 LPB┦஫タィ䝉䝭䝘䞊
䡚LPBᶆ‽䝣䜷䞊䝬䝑䝖V2.0䡚
ᖹᡂ24ᖺ3᭶14᪥䠄Ỉ䠅㻌 15:00-17:00
JEITA 㻌 LPB┦஫タィ䝽䞊䜻䞁䜾䜾䝹䞊䝥㻌1

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Agenda
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12－ 333 －

12

Copyright©2012 JEITA/EDA/LPB All Rights ReservedṲᴾᾔᾓᾐἫὅἒὊỉỚễẰỮồᴾṲᴾ ሊ‫ܭ‬ẲẺἧỻὊἰἕἚỊẆᵵᵥἳὅἢὊỂܱᨥỆᚾᘍẲẆᴾ
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13

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JEITA LPB┦஫タィ䝉䝭䝘䞊┦஫タィ䛾ㄢ㢟䛸䝋䝸䝳䞊䝅䝵䞁䡚䛺䛬ᡃ䚻䛿LPB䜢ጞ䜑䛯䛾䛛? 䡚
2012/3/14

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Copyright©2012 JEITA/EDA/LPB All Rights ReservedWhy we need LPB format?
Working with LPB format.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201215

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Why we need LPB format?

We need a something forthe communication.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201216

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Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.

System designer

I need a new LSI
for my product17

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We need something for the communication.

LSI designer

System designer

The architect of
this LSI is .....
Picture(Visio)
DQ[0:8]CK/N
RST

ADR[0:8]

TST
SIG[0:16]

FB

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LSI designer
System designer
Our requirements
are ....

Text (WORD)
Body size : 15mm^2
Voltage : 1.5V
Clock frequency : 3Mhz
Power consumption : 1.2mW
Needs impedance matching for ...

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We need something for the communication.

LSI designer

System designer

How is this package?

Picture (Power Point)
Number of layer is ..
Package thickness is ..
Ball pitch is .

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LSI designer

System designer
Picture(Visio)
DQ[0:8]
CK/N
RST

FB

ADR[0:8]

TST
SIG[0:16]

Text (WORD)
Body size : 15mm^2
Voltage : 1.5V
Clock frequency : 3Mhz
Power consumption : 1.2mW
Needs impedance matching for ...

We are using many documents forthe communication.
Picture(Power Point)
Number of layer is ..
Package thickness is ..
Ball pitch is .

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We need something for the communication.
LSI designer

System designer

Swap the A1 pin and
the B5 pin.

E-mail without documents
maintenance.
22－ 338 －

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System designer

I would like to confirm.
Is A1 this ?

?

???

FAX without documents
maintenance.
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We need something for the communication.
LSI designer

System designer
Picture (Visio)
DQ[0:8]

Text ADR[0:8](WORD)
CK/N
Picture(Visio)
Body size : 15mm^2

Voltage TST: 1.5V
SIG[0:16]
Clockfrequency : 3Mhz
FB ADR[0:8]Power consumption : 1.2mW
CK/N
impedance matching
BodyNeeds
size : 15mm^2
for :TST...1.5V
RST Voltage

RST
DQ[0:8]

Text (WORD)

SIG[0:16]
Picture(Power
Point)
Clockfrequency : 3Mhz
Picture(Power
Point)FB Power consumption: 1.2mW
Needs impedance matchingNumber of layer is ..
for ...
Number of layer is ..Package thickness is ..

We spend many times forthe communication.
Ball
Package thickness is.. pitch is .
Ball pitch is .

24

－ 339 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.
LSI designer

System designer

DQ[0:8]

We were looking for the format.
But we could not find it.
ADR[0:8]

CK/N

RST

FB

TST
SIG[0:16]

Body size : 15mm^2
Voltage : 1.5V
Clock frequency : 3Mhz
Power consumption : 1.2mW
Needs impedance matchingfor ...

"We have to communicate
with one document"
25

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We need something for the communication.

Board

LSI

Gerber
DXF
etc...

VHDL
DEF
GDS
etc...

All formats are used to define theinside of object.
26－ 340 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the communication.
Board

Package

GerberEDIF
DXF
etc...

Gerber
DXF
etc...

LSI
Verilog
VHDL
DEF
GDS
etc...

need a soothing
use to
The Wesomethingis LPB to
C-Format.
definethe boundary.
We call theboundary
as a socket.
27

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We need something for the communication.
LSI designer
System designer

LPB C-Format
DQ[0:8]
CK/NADR[0:8]
TST
RST
SIG[0:16]

FB

Body size : 15mm^2
Voltage : 1.5V
Clock frequency :LPB C-Format
C is component or communication
28－ 341 －

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Why we need LPB format?

We need a something
between EDA tools.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201229

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We need something between EDA tools.

Modeling

DO NOT
ENTER

CAD
Artwork30－ 342 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something between EDA tools.

Why we need to
redraw it formodeling ?

31

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We need something between EDA tools.

Why is theunnecessary
layer contained?
CAD
Artwork

Modeling

32－ 343 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something between EDA tools.
Modeling

LPB G-Format

CAD
Artwork

LPB G-Format
G is geometry
33

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Why we need LPB format?

We need a something
for the reference.
SOMETHIN’

ELSEC-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201234

－ 344 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.
Package vendor

Could you sendme a design rule?

35

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We need something for the reference.
Package vendor

Picture (PDF)

Sheet (Excel)

Data Book36－ 345 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.
Picture (PDF)
Which one is thebest for my project?

Sheet (Excel)

Data Book

It is difficult to compare thembecause the rules are defined bydifferent form.
37

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We need something for the reference.
Package vendor

I have same questions.
How many space isrequired ....

We have to spend long time tounderstand the design rule.
38－ 346 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.

Why I needs to enter same rulefor every tools?

Design Rule

The data entry methods are
not same.

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39

We need something for the reference.

Hey rule is changed.
Here is new one.

sigh...

Design Rule

We forget a re-setup.
40－ 347 －

Copyright©2012 JEITA/EDA/LPB All Rights ReservedWe need something for the reference.
Package vendor

LPB R-Format

LPB R-Format
R is rule
41

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Why we need LPB format?

N-Format
N is netlist.
SOMETHIN’

ELSE

M-Format
M is management.

C-Format
G-Format
R-Format
N-Format
M-Format

JEITA LPB 201242

－ 348 －

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Working with LPB Format.

43

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Working with LPB Format.
System designer
DQ[0:8]
ADR[0:8]
CK/N
TST
RST
SIG[0:16]
FB

I need a new LSI
for my product44－ 349 －

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Working with LPB Format.
System designer
DQ[0:8]<module name="NEWLSI" type="LSI">
ADR[0:8]
CK/N<socket inst="IO">
TST<port name=DQ[0]/>
RST
SIG[0:16]<port name=DQ[1]/>FB:</socket></module>

I need a new LSI
for my product45

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Working with LPB Format.
System designer䛭䛾௚䝺䜼䝳䝺䞊䝍䞊

䝏䝑䝥A
䠄䝁䞁䝖䝻䞊䝷䞊䠅

䝏䝑䝥B䠄䝯䝰䝸䞊䠅

8ᮏ䝕䞊䝍

䛭䛾௚

Core䠖1.2V
䛭䛾௚GPIO䠖3.3V
I/O䠖1.5V䜽䝻䝑䜽䠄ᕪື)800MHz
Core䠖1.2V
I/O䠖1.5V
4ᮏ䜰䝗䝺䝇

8ᮏ䝕䞊䝍

Hum.. According to thisfloorplan, the body size of
new LSI should be ....
46

－ 350 －

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Working with LPB Format.
System designer<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/></shape>:<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><port name=DQ[0]/><port name=DQ[1]/>:Hum.. According to this</socket>floorplan, the body size of</module>䛭䛾௚䝺䜼䝳䝺䞊䝍䞊

䝏䝑䝥A
䠄䝁䞁䝖䝻䞊䝷䞊䠅

䝏䝑䝥B䠄䝯䝰䝸䞊䠅

8ᮏ䝕䞊䝍

Core䠖1.2V

䛭䛾௚GPIO䠖3.3V
䛭䛾௚

I/O䠖1.5V䜽䝻䝑䜽䠄ᕪື)800MHz
Core䠖1.2V
I/O䠖1.5V
4ᮏ䜰䝗䝺䝇

8ᮏ䝕䞊䝍

new LSI should be ....
47

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Working with LPB Format.
System designer

Hum.. according to presimulation, this line needs
impedance matching...

48－ 351 －

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Working with LPB Format.
<shape>Systemdesigner<rectangle
id="BodySizeOfNEWLSI"
width=".." height="..."/></shape>:<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><port name=DQ[0]/><port name=DQ[1]/>:</socket><constraint>
Hum.. according to pre<impedance port_name="DQ[0]" type="single" typ="50"/>
simulation, this line needs:</constraint>
impedance matching...
</module>

49

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Working with LPB Format.
LSI designer

System designer

Here is the specification of
new LSI.

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/></shape>:<module name="NEWLSI type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><port name=DQ[0]/><port name=DQ[1]/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>50－ 352 －

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Working with LPB Format.
LSI designer

This package is thebest for this project.

51

Copyright©2012 JEITA/EDA/LPB All Rights Reserved<circle id BallSize diameter= ... /></shape>
Working with LPB Format.
<padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack>Package designer</padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]/><port name=DQ[1]/>:<port id="A1" x=".." y=".."/><port id="A2" x=".." y=".."/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

This type of package isbest for this project.

52－ 353 －

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Working with LPB Format.
Chip Layout engineer

LSI designer

How is this padplacement ?

53

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Working with LPB Format.
<shape>:Chip designer</shape>
Package designer<padstack_def>:</padstack_def> How is this pad:placement ?
<module name="NEWLSI" type=“LSI"
shape_id="DieSize"><socket inst="IO"><default><port_shape padstack_id="Pad" /></default><port id="P1" name="DQ_0" x=".." y=".."/><port id="P2" name="DQ_1" x=".." y=".."/>:</socket></module>54－ 354 －

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Working with LPB Format.
System designer

How is this package?

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]/><port name=DQ[1]/>:<port id="A1" x=".." y=".."/><port id="A2" x=".." y=".."/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

55

Working with LPB Format.
System designer<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]/><port name=DQ[1]/>:<port id="A1" x=".." y=".."/><port id="A2" x=".." y=".."/>:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

LPB C-Format

Re-build the package symbol using
the C-Format.

56－ 355 －

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Working with LPB Format.
System designer

Consider the net assignment topackage pin.

57

Copyright©2012 JEITA/EDA/LPB All Rights Reserved<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def>
System designer<padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0] id="A1" x=".." y=".."/><port
name=DQ[1]id="B2"y=".." />Considerthenet x=".."
assignment
to:package pin.
</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:
Copyright©2012 JEITA/EDA/LPB All Rights Reserved
58</
t i t>－ 356 －

Working with LPB Format.
LSI designer

System designer

Could you design the
package using this pin
assignment ?

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0] id="A1" x=".." y=".."/><port name=DQ[1] id="B2" x=".." y=".." />:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

59

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

LPB C-Format<shape><rectangle id="BodySizeOfNEWLSI" width=".." height="..."/><circle id"BallSize" diameter="..."/></shape><padstack_def><padstack id="BallPad" type="BALL_PAD"><ref_shape shape_id="BallSize" layer="BOTTOM"/></padstack></padstack_def>:<module name="NEWLSI" type="PKG" shape_id="BodySizeOfNEWLSI"><socket inst="IO"><default><port_shape padstack_id="BallPad" /></default><port name=DQ[0] id="A1" x=".." y=".."/><port name=DQ[1] id="B2" x=".." y=".." />:</socket><constraint><impedance port_nae="DQ[0]" type="single" typ="50"/>:</constraint></module>

Read pin assignment from C-Format.

60－ 357 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

It was troubled.
Wiring is impossible.

Consider trace routing in the
package.
61

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
Chip Layout engineer

LSI designer

Could you change thepad location ?

LPB C-Format

62－ 358 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
<shape>:</shape>Chipdesigner
Package designer<padstack_def>:</padstack_def>
Could you change the:location of
PAD?
<module name="NEWLSI"
type="LSI"
shape_id="DieSize"><socket inst="IO"><default>
LPB C-Format<port_shape padstack_id="Pad" /></default><port id="P11" name="DQ_0" x=".." y=".."/><port id="P22" name="DQ_1" x=".." y=".."/>:</socket></module>
63

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

System designer

Could you change thepin location?

LPB C-Format

64－ 359 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
Package designer

System: designer<module name="NEWLSI" type="PKG"
shape_id="BodySizeOfNEWLSI">
Could you change the<socket inst="IO">
location of PIN?
<default><port_shape padstack_id="BallPad" /></default><port name=DQ[0]x=".." y=".."/>LPB id="D1"
C-Format<port name=DQ[1] id="A2" x=".." y=".." />:</socket>:</module>

65

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.

…………………
……Physical design almost finished.
Now we are in verification stage.

66－ 360 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

System designer

Could you giveme a package
Model?

67

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LSI designer

Modeling

CAD
Artwork
LPB G-Format
LPB 䠟-Format

68－ 361 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.
LPB C-Format:

LPB G-Format:.part
BGA R -13.5 -13.5 13.5 13.5 0 S 0 {:A2 11.5 12.5 B 8:
D2 -4 -5 B 4:}:.end part.component
NEWLSIPKG BGA
0040
NEWLSIDIE DIE
0010.end component:

Modeling<default><port_shape padstack_id="BallPad" /></default>
LSI designer<port name=DQ[0] id="D1" x=".." y=".."/><port name=DQ[1] id="A2" x=".." y=".." />:</socket>:</module>

CAD
Artwork<reference reffile=“NEWLSI.xfl” format=“XFL”><connect pin_name=“D1”><xfl:ref_port component=“NEWLSIPKG”
LPBG-Formatpinname=“D1”></connect>
pin_name=“A2”>
LPB<connect
䠟-Format<xref:ref_port component=“NEWLSIPKG”
pinname=“A2”></connect>:</reference>69

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Working with LPB Format.
A B

C D

Modeling

12
3
4
subckt top i1 i2 i3
R1 r1 1 5 1e6
r2 1 2 1e4
c1 1 4 0.1u
vdd 7 0 dc 5:

70

－ 362 －

Copyright©2012 JEITA/EDA/LPB All Rights Reservedshape_id= BodySizeOfNEWLSI >inst="IO">
Working<socketwith LPB
Format.
<default><port_shape padstack_id="BallPad" /></default>
A B C D
Modeling<port name=DQ[0] id="D1" x=".." y=".."/>
1 <port name=DQ[1] id="A2" x=".." y=".." />:2</socket>3:4 </module><reference reffile="NEWLSI.sp"
format="SPICE">
subckt top i1 i2 i3
R1 r1 1 5 1e6<connect pirt_name="D1>
r2 1 2 1e4<spice:ref_port
subckt="top" portid="3"/>
c1
1
4
0.1u
</connect>
vdd 7 0 dc 5<connect pin_name="A2">:<spice:ref_port subckt="top" portid="1"/></connect>:</reference>
71

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

Working with LPB Format.

LSI designer

System designer

Here is a package modeland C-Format.
Modeling

LPB C-Format
subckt top i1 i2 i3
R1 r1 1 5 1e6:72－ 363 －

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

END

73

Copyright©2012 JEITA/EDA/LPB All Rights Reserved䜎䛸䜑㻌 /㻌 ┦஫タィ䛾ㄢ㢟䛸䝋䝸䝳䞊䝅䝵䞁ㄢ㢟z┦஫タィ㻌 䠖㻌 ␗ᩥ໬ྠኈ䛾஺ὶ• 䝁䝭䝳䝙䜿䞊䝅䝵䞁䜢䜒䛳䛸䝇䝮䞊䝈䛻䛧䛯䛔z␗ᩥ໬㛫஺ὶ䛻䛿䚸ᐃ䜑䜙䜜䛯䝥䝻䝖䝁䝹䛜ᚲせ• ពᛮ䛾␯㏻䜢෇⁥䛻䞉䞉䞉• ゎᯒ䞉䝰䝕䝸䞁䜾䝒䞊䝹䜢タィ䛾㐨ල䛻䞉䞉䞉䝋䝸䝳䞊䝅䝵䞁z䝁䝭䝳䝙䜿䞊䝅䝵䞁䛾䛯䜑䛻䝣䜷䞊䝬䝑䝖䜢⤫୍
LPB M/N/C/G/R-Formatⓙᵝ䛾䛤༠ຊ䜢㢪䛔䜎䛩74－ 364 －

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JEITA LPBᶆ‽䝣䜷䞊䝬䝑䝖JEITA LPBᶆ‽䝣䜷䞊䝬䝑䝖䛸䛧䛶䠑䛴䛾䝣䜯䜲䝹䛸⏝ㄒ㞟
1. 䝥䝻䝆䜵䜽䝖⟶⌮䠄M-Format䠅
2. 䝛䝑䝖䝸䝇䝖䠄N-Format)
3. 䝁䞁䝫䞊䝛䞁䝖䠄C-Format)䠍䠊䝥䝻䝆䜵䜽䝖⟶⌮4. 䝕䝄䜲䞁䝹䞊䝹䠄R-Format)䠎䠊䝛䝑䝖䝸䝇䝖
5. 䝆䜸䝯䝖䝸䠄G-Format䠅䠒䠊⏝ㄒ㞟
6. ⏝ㄒ㞟

䠑䠊䝆䜸䝯䝖䝸
䠏䠊䝁䞁䝫䞊䝛䞁䝖ᚐௌ䠐䠊䝕䝄䜲䞁䝹䞊䝹
㻌

㻌

75

75

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JEITA LPBᶆ‽䝣䜷䞊䝬䝑䝖ᴫせ䝣䜷䞊䝬䝑䝖ྡ㻌ᴫせ㻌䝣䜷䞊䝬䝑䝖䛾᭩ᘧ㻌䝥䝻䝆䜵䜽䝖⟶⌮㻌䞉ྛ䝣䜷䞊䝬䝑䝖䛾ᑐᛂ௜䛡㻌㼄㻹㻸䠄⊂⮬䠅㻌䠄㻹㻙㻲㼛㼞㼙㼍㼠䠅㻌䞉᭦᪂≧ἣ䛾ᢕᥱ㻌㻌 ὶ㏻䛧䛶䛔䜛᪤Ꮡ䝣䜷䞊䝬䝑䝖䜢ㄪᰝ䛧䛯㻌䞉㛵㐃䝣䜯䜲䝹䛸䛾ᑐᛂ௜䛡㻌㻌 ⤖ᯝ䚸⊂⮬䛸䛧䛯㻌䝛䝑䝖䝸䝇䝖㻌

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input SU ;input SD ;inout [3:0] DBUS ;output DQ ;output DN ;inout VDDC1 ; /* PG_NET VDDC */inout VDDC2 ; /* PG_NET VDDC */inout VDDQ1 ; /* PG_NET VDDQ */inout VDDQ2 ; /* PG_NET VDDQ */inout VSS1 ; /* PG_NET VSS */inout VSS2 ; /* PG_NET VSS *//* 䝪䞊䝗 (᭱ୖ఩㝵ᒙ䠅*/
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PKG X1 ( .SU(SU), .DBUS(DBUS), .DQ(DQ), .DN(DN),.VDDC1(iVDDC), .VDDC2(iVDDC),.VDDQ1(iVDDQ), .VDDQ2(iVDDQ),/* LSI (Black box) */.VSS1(iVSS) , .VSS2(iVSS) ) ;moduldeBBOX X2( .IBUS(IBUS), .DQ(DQ), .DN(DN), .VDD(iVDDC), .VSS(iVSS) ) ; BBOX(IBUS,DQ,DN,VDD,VSS) ;inout [3:0] IBUS ;endmodule
input DQ ;input DN ;inout VDD ; /* PG_NET VDDC *inout VSS ; /* PG_NET VSS */endmodule80－ 367 －

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103

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LSI

MemoryBoard

Package

PackageLSI㻌 䝁䝰䝕䜱䝔䜱
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㻌 ㍍ⷧ▷ᑠ
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Copyright©2012 JEITA/EDA/LPB All Rights Reserved105

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Copyright©2012 JEITA/EDA/LPB All Rights Reserved

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Copyright©2012 JEITA/EDA/LPB All Rights Reserved

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Copyright©2012 JEITA/EDA/LPB All Rights Reserved

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119

Copyright©2012 JEITA/EDA/LPB All Rights Reserved

119－ 387 －

4.4

システム・デザイン・フォーラム 2011 の講演資料
4.4.1

EDA 技術専門委員会委員長挨拶

EDA技術専門委員会紹介
2011年11月17日@SDF
EDA技術専門委員会 委員長 今井

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組織構造
電子情報技術産業協会(JEITA)

半導体部会

半導体技術委員会

EDA技術専門委員会

目的
EDA(Electronic Design Automation)に関連する技術およびその標準化の動向を調査し，その発展，推進を図り，もって国内外の関係業界の発展に寄与することミッション
業界全体のEDA技術レベルの向上
国際EDA標準化への意向・意見反映，提案
最新EDA技術・情報の普及促進
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－ 388 －

委員会の活動
EDA技術専門委員会

標準化

EDA技術
レベル向上

EDA技術の普及促進

国際標準化団体（IEC，IEEE）へ
日本意見の反映
標準化案提案

技術・課題調査課題解決への提案

EDSFair
SDF

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委員会の構成EDA技術専門委員会
ナノ世代物理設計WG
SystemVerilog WG
LSI-パッケージ-PCB相互設計WG
標準化担当
EDSF実行委員会
システム・デザイン・フォーラム実行委員会
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－ 389 －

委員会のメンバー
半導体ベンダー（5社）
 ソニー（株）
 （株）東芝
 パナソニック（株）
 富士通セミコンダクター（株）
 ルネサスエレクトロニクス（株）

ＥＤＡベンダー/代理店/システムベンダー（10社）
 キヤノン（株）
 （株）ジーダット
 図研エルミック（株）
 （株）デンソー
 （株）トッパンNECサーキットソリューションズ
 日本シノプシス合同会社
 日本電気（株）
 ノキア・ジャパン（株）
 メンター・グラフィックス・ジャパン（株）
 リコー（株）

客員：大学（2校）
 大阪大学 近畿大学

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本日の発表
半導体技術委員会
EDA技術専門委員会
標準化状況・WG活動内容の紹介
半導体技術ロードマップ専門委員会
ロードマップから見たLSI設計技術・テストの課題・解決策・要望の紹介
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－ 390 －

http://www.jeita-edatc.com/

Copyright© JEITA EDA-TC All Rights Reserved 2011

－ 391 －

4.4.2ＥＤＡ標準化の状況と今後の見通し～設計言語だけではなく、設計手法も標準化する時代に！～「EDA標準の状況 と 今後の見通し」～設計言語だけではなく、設計手法も標準化する時代に!～
System Design Forum 2011
２０１１年11月17日

JEITA EDA技術専門委員会 特別委員（標準化担当）
ＮＥＣシステムテクノロジー（株）

小島 智
1- アジェンダ EDA標準（設計言語）の歴史
 エレクトロニクス業界の最新トレンド
 EDA標準へのインパクト
 EDA標準（設計言語）の最新トレンド
 設計手法の標準化


SystemC TLM2.0



SystemVerilog UVM1.0

 まとめ と 今後の見通し
 参考文献System Design Forum 2011, 17Nov20112© Copyright 2011 JEITA－ 392 －

Copyright(C) JEITA 2008

EDA標準（設計言語）の歴史
 1990年JEITA EDA標準化活動開始、EDA標準化に貢献
 ＩＥＥＥ標準規格成立が、設計技術普及と実用化の目安
Abstraction

ES Level

ESL Simulation
SystemC-2005

RTL Synthesis

Verilog Synthesis
Subset -2002
RT Level

RTL Simulation

VHDL Synthesis
Subset -1999

VHDL-1993
Gate Level

NetlistPower Simulation
PowerFormat-2009

Verification

SystemVerilog-2009
SystemVerilog-2005

VerilogHDL-1995

PSL-2005

EDIF200

Year

1990

2000

1995

System Design Forum 2011, 17Nov2011

3

2005

© Copyright 2011 JEITA

2010
Copyright(C) JEITA 2008

エレクロトニクス業界の最新トレンド
 国際学会・展示会での業界リーダ発言に見える業界潮流
 DVCon2011 (Design & Verification Conference)

2011.2.28 – 3.03 @ San Jose Doubletree Hotel DAC2011 (Design Automation Conference)

2011.6.05 – 6.09 @San Diego Convention Center アナリスト：

Gary Smith氏

 キャピタリスト：
 業界リーダ：

Jim Hogan氏、Lucio Lanza氏

NetLogic社Behrooz Abdi氏、

Qualcomm社Charles Matar、FreeScale社Lisa Su氏
Intel社Gadi Singer氏、XtremeEDA社David Black氏

System Design Forum 2011, 17Nov20114© Copyright 2011 JEITA－ 393 －

Copyright(C) JEITA 2008

EDA標準へのインパクト 標準化作業の加速
 標準化コンソーシアムへの寄贈（Ｄｏｎａｔｉｏｎ）
 フォーラム標準のIEEEへのHand-off
 IEEE団体投票（Entity-based)によるエキスパート参画
 IEC‐IEEE Dual Logo協定によるIEC規格化

 設計言語から設計手法（モデル化）の標準化へ
 高度化複雑化する設計言語の普及拡大…TLM2.0/SystemC

 ＥＤＡユーザ主導の標準化推進
 設計手法・利用技術の標準化…UVM1.0/SystemVerilog
5

System Design Forum 2011, 17Nov2011© Copyright 2011 JEITA

Copyright(C) JEITA 2008

EDA標準（設計言語）の最新トレンド
 再利用による設計生産性向上...半導体IP、検証IP、PF-based設計
 HW-SW協調による設計期間短縮…ESL仮想PF、アーキテクチャ探索 高速・低電力（GHz、mW/MIPS、mW/GFLOPS）設計の実現

Modeling for Virtual PF &Arch. Exploration SystemC-2011

Abstraction

TLM 2.0
ESL Sim.
RTL Synthesis
SystemC-2005

ES Level

Verilog Synthesis
Subset -2002
RT Level

RTL Simulation

VHDL Synthesis
Subset -1999

VHDL-1993
Gate Level

NetlistVerilogHDL-1995

Power Sim.

PF-201X
PowerFormat-2009

Verification Method SV-2012
SystemVerilog-2009
SystemVerilog-2005
UVM 1.0
PSL-2005

EDIF200
1990

System Design Forum 2011, 17Nov2011

Year

2000

1995
6

2005

© Copyright 2011 JEITA－ 394 －

2010
Copyright(C) JEITA 2008

標準言語による設計手法のモデル化


半導体ＩＰと検証ＩＰのグローバル流通に拍車

半導体ＩＰ

抽象度
低

粗

ＥＳＬ

タイミング精度

通信データ粒度

ﾄﾗﾝｻﾞｸｼｮﾝ精度細備考

TLM 2.0 SystemC
SW早期開発SW早期開発- Loosely Timed- Approximately

ｱｰｷﾃｸﾁｬ探索
性能解析

Timed

設計再利用
ﾊﾞｽﾌｪｰｽﾞ精度

ＲＴＬ
高

検証ＩＰ

ﾋﾟﾝ精度
ﾊﾞｽｻｲｸﾙ精度

System Design Forum 2011, 17Nov2011

SystemVerilog
UVM1.0(+TLM2.0)

VerilogHDL

設計再利用
7

カバレッジドリブン© Copyright 2011 JEITA

Copyright(C) JEITA 2008

ＥＳL仮想プラットフォーム
 HW設計・HW検証・SW設計の同時並行（出展：DVCon2011 Tutorial）
System Design Forum 2011, 17Nov20118© Copyright 2011 JEITA－ 395 －

Copyright(C) JEITA 2008

ＴＬＭ2.0/SystemCとは
目的は ソフトウエア先行開発（ESL仮想プラットフォーム）
 アーキテクチャー探索とパフォーマンス解析
 RTLベリフィケーション環境構築
 Signalレベルのハンドシェイクを排除し、データ、アドレスを転送するだけのモデリングに簡略化
データ、アドレス等をトランザクションにカプセル化してその転送を行うことだけに注目したモデリング手法

目的に応じたタイミング精度

システムの全体パフォーマンス解析に最低限必要なタイミング精度(AT)ソフトウエア先行開発に必要なタイミング精度(LT)イニシエータイニシエータ

ﾊﾞｽ
ﾊﾞｽ

ターゲット
ターゲット

9

System Design Forum 2011, 17Nov2011© Copyright 2011 JEITA

Copyright(C) JEITA 2008

ＵＶＭ1.0/SystemVerilogとは
 検証環境構築に必須のクラスライブラリ と 作り方のガイドライン
 自社内再利用と業界内ＶＩＰ普及のための首尾一貫した部品と手法
coveragecoveragecollector
collectorscoreboard
scoreboard
agent
monitormonitorsequence
sequence
sequence

ＤＵＴ
ＤＵＴ

driverdriversequencer
sequencer

 課題



検証環境構築は、ＨＷ検証のためのＳＷ開発…クラスの概念、SystemVerilog
ＣＤＶ(Coverage Driven Verification)手法…条件付きランダム、機能カバレッジ

System Design Forum 2011, 17Nov201110© Copyright 2011 JEITA－ 396 －

Copyright(C) JEITA 2008

まとめ
 業界の最新トレンドを概観し、EDA標準へのインパクトを述べた。設計生産性の飛躍的向上への期待が、標準化プロセスを加速し、先端設計手法の普及を促進している。
 EDA標準は、設計言語からこれを使用した設計手法のモデル化に深化している。EDAユーザの参画と意見反映が益々重要になる。具体例として、TLM2.0/SystemCとUVM1.0/SystemVerilogを紹介した。

今後の見通し 産業間協力と連携により全体システム（SoC、ソフトウェア、ボード、メカトロニクス）最適化の方法論が検討され、標準の役割が益々重要になる。
11

System Design Forum 2011, 17Nov2011© Copyright 2011 JEITA

Copyright(C) JEITA 2008参考文献
 日経ＢＰ社EDA Onlineへの投稿記事
 [DAC 2010] SystemC、SystemVerilog、UVM最新状況
 [DVCon 2011] 標準化されたUVMでパネル討論会
 [DAC 2010 続報] 標準化編

JEITA

他

: Japan Electronics and Information Technology Industries Association( URL http://www.jeita.or.jp)

EDA-TC : EDA Technical Committee( URL http://www.jeita-edatc.com)

12
System Design Forum 2011, 17Nov201112© Copyright2011 JEITA
12－ 397 －

Copyright(C) JEITA 2008

4.4.3４）ナノ世代における物理設計モデリングとは～配線ばらつきと信頼性モデル～「JEITA ナノ世代物理設計WG」 活動報告

ナノ世代における物理設計モデリングとはナノ世代における物理設計モデリングとは～配線ばらつきと信頼性モデル～～配線ばらつきと信頼性モデル～

田中 正和
EDA技術専門委員会
ナノ世代物理設計WG主査
1

ナノ世代物理設計WG活動目的
ナノ世代物理設計WG活動目的
・次世代テクノロジ･ノードにおける、LSIの物理設計・検証に関する課題の抽出、および解決手法の提案
・上記設計手法、あるいは上記設計手法を実現するためのライブラリ・設計データフォーマットの標準化

本活動の成果は、無償で一般に公開する• アニュアルレポート• 関連学会における発表/論文誌への投稿

2－ 398 －

ナノ世代物理設計WGメンバー
ナノ世代物理設計WGメンバー
主査
副主査

田中
山中

正和 （パナソニック）
俊輝 （リコー）委員

古川且洋 （ジーダット）
城間誠（パナソニックシステムテクノ）奥村
隆昌 （富士通セミコンダクター）
成木
保文 （メンター・グラフィックス）小笠原 泰弘 （ルネサスエレクトロニクス）
金本
俊幾 （ルネサスエレクトロニクス）

客員

橋本
佐藤
黒川
増田

昌宜 （大阪大学）
高史 （京都大学）
敦（弘前大学）
弘生 （千弘技術士事務所）
3

主な報告文献主な報告文献[1] JEITA EDA技術専門委員会 アニュアルレポート[2] 「CMOSドライバ回路遅延のNBTI劣化ばらつき特性解析」, 情報処理学会 DAシン
ポジウム, 2011年8月.
[3] 「RTNを考慮した回路特性ばらつき解析方法の検討」, 情報処理学会 DAシンポ
ジウム, 2010年9月.
[4] “An Approach for Reducing Leakage Current Variation due to Manufacturing
Variability,” IEICE Trans. on Fundamentals of Electronics, Communications andComputer Sciences, Vol.E92-A, No.12, Dec. 2009.
[5] “Impact of Self-heating in Wire Interconnection on Timing,” IEICE Trans. on
Electronics, Vol.E93-C, No.3, Mar. 2010.
[6] “ 「製造ばらつきに起因するリーク電流変動の低減アプローチ」, 回路とシステム
軽井沢ワークショップ, 2009年4月.
（2009/4～）
4－ 399 －

本日の報告内容
本日の報告内容• 配線ばらつき統計的表現手法 / Sensitivity
SPEFフォーマットの課題検討– 精度評価、設計適用時の課題検討• プロセスばらつきを考慮した信頼性（NBTI）モデ
ルの課題検討– 影響度調査、分布モデルの評価、設計適用時の課題
検討

5

配線ばらつき統計的表現手法
配線ばらつき統計的表現手法
SSPEFフォーマットの課題検討
SSPEFフォーマットの課題検討

6－ 400 －

背景と目的
背景と目的• 背景– 配線ばらつき量増大• Trのみならず配線コーナー増大– 配線コーナー数増大• 配線GlobalばらつきをSTAで扱った場合、温度未考慮としても配線だけで4コーナー必要（Cworst, RCworst, Cbest, RCbest）→ SSTAで統一的に扱うことの期待– SSTA対応Sensitivity - SPEF：線型感度モデルがIEEE1481 - 2009で規定
→ 適用範囲、制約の検証必要• 目的– 22nmプロセスを想定し、現実的な配線、回路構造で線型感度モデルの精度検証を行い、信号伝播遅延精度への影響を評価– 上記結果に基き、SSTAにおける設計に必要な配線RCのばらつき感度モデル化手法の提案
7

プロセスノード毎の容量・抵抗トレンド結果
プロセスノード毎の容量・抵抗トレンド結果
プロセス世代毎の寄生容量の変化

プロセス世代毎の寄生抵抗の変化
70

0.26
Typical

0.22

Worst
0.18
0.14

Parasitic Resistance (Ω/um)

Parasitic Capacitance (fF/um)

0.30

60
50
Typical

40

Worst

30

（Cworst)

20
10
0

0.10
65nm
68nm

45nm

32nm

22nm

65nm
68nm

45nm

32nm

22nm

※ITRS2007に基づき算出

1. プロセス・ノードの微細化につれ、単位長さ当たりの寄生容量および抵抗増加
2. 配線RCのばらつき削減のためには、配線ばらつき量の削減が必要

8－ 401 －

Sensitivity
Sensitivity SPEF（IEEE1481）とはSPEF（IEEE1481）とは• ばらつきパラメータの変動に対するRLC感度情報を付加したSPEF(Standard Parasitic Exchange Format)ネットリスト⊿w

CInterconnect cross - section• 複数の感度パラメータの併用が可能• 各感度パラメータは、RLCに対して比例もしくは反比例として定義され、比例 / 反比例毎の線形和として表現される（１次式）• RLCモデル近似精度が課題と考えられる
9

SSPEFモデル精度評価
SSPEFモデル精度評価
Wmt、Tmt、Tox等、通常の配線ばらつきパラメータ、前記パラメータより算出される
中間パラメータ、それぞれをSSPEF適用した場合を評価対象とする。
･容量変動量 ：（３項モデル） C = Ctyp（1 + αWmt + βTmt + γTox ） ・・・従来モデル（２項モデル） C = Ctyp（1 + δWmt / Tox + εTmt / S ） ・・・提案モデル･抵抗変動量 ：（２項モデル） R = Rtyp（1 + φ / Wmt + λ / Tmt ）・・・従来モデル（１項モデル） R = Rtyp（1 + μ / Wmt Tmt ）・・・提案モデル（Wmt : 配線幅，Tmt : 配線膜厚，Tox : 配線層間絶縁膜厚，S : 配線間隔）
感度算出方法：
容量はWmt, Tox, - Tmt 、抵抗は - Wmt, - Tmtを変数として、+ 1σ、 + 2σ、 + 3σ 3水準のL9直交表の試行を行い、応答曲面を求める。
上記で得られた応答曲面（=SSPEFモデル）の精度評価を行う。
10－ 402 －

評価条件
評価条件
• 断面構造– ITRS2007各プロセス世代の構造パラメタを使用
Tox

Parameters

Tmt

65nm

45nm

32nm

22nm

122.40

81.00

60.80

44.00

122.40

81.00

60.80

44.00

122.40

81.00

60.80

44.00

Parameters

65nm

45nm

32nm

22nm

108.80

72.00

54.40

39.60

108.80

72.00

54.40

39.60

115.60

81.00

60.80

44.00

1E+05 1E+05 1E+05 1E+05
M3
GND

S

Wmt

65nm
45nm
32nm
22nm

GND

M2

M2 GND

M1

68.00
45.00
32.00
22.00

GND

68.00
45.00
32.00
22.00

• 抽出環境– プロセス・パラメタ校正：Calibre xCalibrate v.2011.1_15.11– RC抽出：Calibre xACT 3D v.2011.1_15.11 (Field-Solver based)– OS: Red Hat Enterprise Linux 5 64bit– Workstation 6.5 - 7,x 仮想マシン
11

配線RC抽出条件と抽出結果
配線RC抽出条件と抽出結果
No.

A
Wmt

TYP0

B
Tmt

C
-Tox

0
1
1
1
2
2
2
3
3
3
3
0

1
2
3
4
5
6
7
8
9
WST
MABIKI

0
1
2
3
1
2
3
1
2
3
3
0

0
1
2
3
2
3
1
3
1
2
3
0

x3d_600
0.145881
0.193973
0.210628
0.2292410.257329
0.283201
0.286918
0.395352
0.411856
0.446184
0.4531720.094923

σ
σ
σ
σ
σ
σ
σ
σ
σ
σ
σ
σ

1σ＝5nmfF/um

Rmt2
62.086323
45.426128
41.219916
37.726652
38.328525
34.779514
31.832054
33.149394
30.079940
27.530755
27.530755
62.086323
Ohms/um

Variations

22nn Parameter Variation

type01 type02 type03 type04 type05 type06 type07 type08 type09

44.00

49.00

54.00

59.00

49.00

54.00

59.00

49.00

54.00

59.00

59.00

44.00

49.00

54.00

59.00

49.00

54.00

59.00

49.00

54.00

59.00

59.00

44.00

49.00

54.00

59.00

49.00

54.00

59.00

49.00

54.00

59.00

59.00

0
0

5
1σ

10
2σ

No.

15
3σ

Wmt
1
2
3
4
5
6
7
8
9

5
1σ

Tmt
1
1
1
2
2
2
3
3
3

10
2σ

-Tox
1
2
3
1
2
3
1
2
3

1σ
2σ
3σ
2σ
3σ
1σ
3σ
1σ
2σ

15
3σ

5
1σ

10
2σ

15
3σ

22nn Parameter Variation

TYP type01 type02 type03 type04 type05 type06 type07 type08 type09 WST
10000 10000 10000 10000 10000 10000 10000 10000 10000 10000 10000

WST

TYP

M3
GND

GND

M2

22.00
27.00
27.00
27.00
32.00
32.00
32.00
37.00
37.00
37.00
37.00

34.60

29.60

24.60

29.60

24.60

34.60

24.60

34.60

29.60

24.60

39.60

34.60

29.60

24.60

29.60

24.60

34.60

24.60

34.60

29.60

24.60

44.00

39.00

34.00

29.00

34.00

29.00

39.00

29.00

39.00

34.00

29.00

0
0

-5
1σ

-10
2σ

-15
3σ

-10
2σ

-15
3σ

-5
1σ

-15
3σ

-5
1σ

-10
2σ

-15
3σ

GND

15
3σ
TYP
type01
type02
type03type04
type05
type06
type07
type08type09WST

39.60
M2 GND

M1

22.00
17.00
17.00
17.00
12.00
12.00
12.00
7.00
7.00
7.00
7.00

0
5
5
5
10
10
10
15
15
15
15

1σ=5nm12－ 403 －

配線RC応答曲面算出
配線RC応答曲面算出• 各パラメータのばらつき量と、対応するRC抽出結果から、
RCばらつきモデル式を算出• モデル式の算出は、RSMaker for Excel（東京工業大学
大学院 理工学研究科 機械物理工学専攻 轟研究室）を使用

13

配線容量モデル算出結果
配線容量モデル算出結果
Wmt, Tmt, Tox, S : [nm]C : [fF/um]■3変数（3項）モデル （SSPEF対応可）
C = - 0.261 + 0.0177 * Wmt + 0.000919 * Tmt- 1.16 / Tox■ 2変数（2項）モデル （SSPEF対応可）
C = 0.0395 + 0.0391 * Wmt / Tox + 0.0425 * Tmt / S■ 2次式2変数（2次2項）モデル （参考）C = 0.0347 + 0.0371 * Wmt / Tox + 0.0467 * Tmt / S+ 0.00481 * ( Wmt / Tox )2- 0.00270 * ( Wmt / Tox ) * ( Tmt / S )- 0.0000914 * ( Tmt / S )2
14

－ 404 －

容量モデル精度評価結果
容量モデル精度評価結果•３項モデル（W,Tmt,Tox）の場合、３０％以上のモデル誤差

対FieldSolver誤差

１次３項容量モデル精度評価（全体近似）
50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%
0

0.1
0.2
0.3
0.4
Typical容量(FieldSolver) [ｆF/um]

0.5

15

容量モデル精度評価結果
容量モデル精度評価結果•２項モデル（W / Tox, Tmt / S）を用いることにより、平均誤差１%以下に削減•また２項モデルを用いることにより、１次式モデルでも十分２次式モデルと同等の精度

２次２項容量モデル精度評価（全体近似）

50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%

対FieldSolver誤差

対FieldSolver誤差

１次２項容量モデル精度評価（全体近似）

0

0.1
0.2
0.3
0.4
Typical容量(FieldSolver) [ｆF/um]

0.5

50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%
0

0.1
0.2
0.3
0.4
Typical容量(FieldSolver) [ｆF/um]

0.5

最大誤差

2.6%

最大誤差

3.0%

平均誤差

0.9%

平均誤差

0.8%

※平均誤差は自乗平均で定義

16－ 405 －

容量モデル精度評価考察
容量モデル精度評価考察• 配線幅（W） 、配線膜厚（Tmt） 、絶縁膜厚（Tox）の3変数をパラメータとした場合、22nmプロセスを想定すると、30%を超える容量誤差が発生• 配線幅 / 配線間膜厚（Wmt / Tox） 、配線膜厚 / 配線間隔
（Tmt / S）の2変数をパラメータとすることにより、容量誤差を最大3%に抑えることが可能• １次式モデルでも上記モデルを用いることにより、２次式モデ
ルと同精度のモデル化が可能

17

配線抵抗モデル算出結果
配線抵抗モデル算出結果
Wmt, Tmt, Tox, S : [nm]R : [Ω/um]■ 1次式2変数（2項）モデル （SSPEF対応可）
R = - 44.6 + 1242.0259 / Wmt + 2200 / Tmt■ 1次式1変数（1項）モデル （SSPEF対応可）
R = - 0.000376 + 60100 / ( Wmt ・Tmt )■ 2次式2変数（2次2項）モデル （参考）R = - 0.000495 + 0.0562 / Wmt - 0.0522 / Tmt- 1.978 / Wmt2 + 60100 / ( Wmt * Tmt )- 1.93 / Tmt2
18

－ 406 －

抵抗モデル精度評価結果
抵抗モデル精度評価結果•２項モデルであれば、最大7%程度の誤差•2次式モデルを用いれば、誤差はほぼゼロ
２次２項抵抗モデル精度評価（全体近似）

対Reference誤差

対Reference誤差

１次２項抵抗モデル精度評価（全体近似）
50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%
0

50
100
150
Typical抵抗値(Reference) [Ω/um]

200

50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%
0

50
100
150
Typical抵抗値(Reference) [Ω/um]

200

最大誤差

6.8%

最大誤差

0.002%

平均誤差

3.3%

平均誤差

0.001%
19

抵抗モデル精度評価結果
抵抗モデル精度評価結果•1項モデル（1 / Wmt Tmt）を用いることにより、1次式モデルであっても、モデル誤差をほぼゼロにすることが可能

対Reference誤差

１次１項抵抗モデル精度評価（全体近似）
50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%
0

50
100
150
Typical抵抗値(Reference) [Ω/um]

200

最大誤差

0.012%

平均誤差

0.002%
20－ 407 －

抵抗モデル精度評価考察
抵抗モデル精度評価考察• 1 / 配線幅（1 / Wmt） 、1 / 配線膜厚（1 / Tmt）の2変数をパラメータとした場合（２項モデル）、22nmプロセスを想定すると、最大7%の抵抗誤差が発生• ただし、1 / 配線幅・配線膜厚（1 / Wmt Tmt）をパラメータとした場合（1項モデル）は、ほぼモデル誤差をゼロにすることが可能• １次式モデルでも上記モデルを用いることにより、２次式モデ
ルと同精度のモデル化が可能

21

遅延に対するインパクト評価
遅延に対するインパクト評価• 先に評価した、Sensivity - SPEFによる配線RCばらつき
モデル精度評価結果を用いて、遅延誤差へのインパクトを評価• 実験計画表に基づき、ばらつき成分(W,Tmt,Tox)を変動させ、シミュレーション実施• 配線長は、Typical条件で 配線遅延＝セル遅延 となる
配線長(Lw)とし、前記配線長(Lw)から配線RC値を決定

22－ 408 －

遅延評価条件
遅延評価条件SPICEモデルSPICE電流モデル
電源電圧(VDD)
基本INV（INV - X32）

：PTM 22nm LP (Bulk)：BSIM4：0.95V：PMOS (W=135nm * 22 / 45,L=22nm)：NMOS (W=90nm * 22 / 45,L=22nm)～Nangate社45nmライブラリの基本INVを使用

下図の等価回路を用いて、RCのばらつき成分が遅延時間に及ぼす影響について調査
Delay - A
：セル遅延（Driver）
Delay - B
：配線遅延（Line）
Delay-A

Delay-B

C

R
C

R
C

R
C

R
C

IN

Receiver

Driver23

遅延精度評価遅延精度評価•容量２項モデル（Wmt / Tox, Tmt / S）および抵抗１項（1 / Wmt Tmt）モデルを用いた場合、遅延平均誤差は約１%であり、２次式モデル（容量：Wmt / Tox,
Tmt / S； 抵抗：1 / Wmt, 1 / Tmt）とほぼ同等の精度を得ることが可能である。

50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%

2次2項近似Line
Driver+Line

10

20
30
40
Delay(Reference),ps50

RelErr

RelErr全体近似(C:１次２項,R:1次1項)
50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%

Line
Driver+Line

10

20
30
40
Delay(Reference),ps

50

最大誤差

1.4%

最大誤差

平均誤差

0.4%

平均誤差

0.9%
0.3%
24

－ 409 －

遅延精度評価(３項モデル)
遅延精度評価(３項モデル)•容量３項モデル（Wmt,Tmt,Tox）、抵抗2項モデル（1/Wmt,1/Tmt）を用いた場
合、20%を超える遅延モデル誤差

RelErr

全 体 近 似 (１ 次 ３ 項 )
50%
40%
30%
20%
10%
0%
-10%
-20%
-30%
-40%
-50%

L in eD r iv e r + L in e

10

20
30
40
D e la y (R e fe r e n c e ),p s

50

最大誤差

29.7%

平均誤差

9.5%

25

配線ばらつきモデル課題検討まとめ
配線ばらつきモデル課題検討まとめ• 22nmプロセスを想定し、配線ばらつき込みネットリストフォー
マットSensitivity - SPEF（IEEE1394 - 2009）の誤差評価を実施• 配線幅、配線膜厚、絶縁膜厚をパラメータとしてSSPEFモデル適用した場合、30%を超える容量誤差、20%の遅延誤差が発生• Sensitivity-SPEF（SSPEF）モデルを使用する場合であっても、配線幅 / 配線間膜厚（W / Tox） 、配線膜厚 / 配線間隔
（Tmt / S） 、配線膜厚×配線間隔（Tmt×W）等ばらつき変数から演算される変数をパラメータとすることで、 容量誤差を3%、遅延誤差を1%に抑制可能
26－ 410 －

プロセスばらつきを考慮した集積回路
プロセスばらつきを考慮した集積回路のNBTI故障率解析モデル検討のNBTI故障率解析モデル検討

27

背景と目的
背景と目的
• 背景：
– 車載用SOCの信頼性設計では１FIT (=10-9回/時≒10-5回/年)レベルの品質保証が要求される。
– さらに、NBTIのしきい値電圧劣化にはばらつきがあり、
1FITレベルの品質を議論するには、そのばらつきの影響も考慮する必要がある。

• 目的：– NBTI劣化特性のばらつきを表現すること– 22nmCMOSでのNBTI劣化特性を予測すること
28－ 411 －

NBTI
NBTI
Trap
NBTIの劣化に
ばらつきあり

－
－－－－

Si
Oxide
Gate
Gate
Wenping Wang et al., Statistical Prediction of NBTI-induced Circuit Aging

•

NBTI

Oxide

H

Si

Si

H+
Si

– PMOSに負のバイアスが印加されることにより、PMOSのしきい値が変動・劣化する現象。
• Si-H結合の破壊により界面準位が増加• ゲート電極から基板に電子がトンネルし、正孔のトラップが起きる

29

RDF
RDF variation
variation
RDF (Random Doping Fluctuation)は、正規分布に従ってばらつくことが知られている。

H. Masuda et al. “Challenge: Variability Characterization and Modeling for 65- to 90-nm
Processes”, CICC’05 Abstract, pp.594-600 , Oct., 2005.
30－ 412 －

遅延劣化解析用回路（インバータ）
遅延劣化解析用回路（インバータ）• 立ち上がり遅延時間のばらつきを、RDF＋NBTI劣化を考慮し、回路シミュレーションを実施する。
Vdd

Out

delay

Out

In

In

pdf
count

Flesh (RDF)

Vss
1 years (RDF+NBTI)

delay

項目
SPICEモデルパラメータ
SPICE電流モデル
電源電圧
基本のトランジスタサイズ

2011.03.20

値
PTM 22nm HP
BSIM4
0.8V
P W/L=400nm/22nm
N W/L=300nm/22nm
31

[σ]

[σ]

遅延劣化解析
遅延劣化解析••NBTIのばらつきを正規分布で仮定し、遅延シミュレーションした結果
１万時間後の劣化量– Vth Shift：約90mV– Delay：• +36%（typical）• +60%(+3σ)•

NBTIのばらつきの影響は無視できない。
32－ 413 －NBTIしきい値電圧シフト量の分布
NBTIしきい値電圧シフト量の分布• 左図：NBTIシフト量分布の3次元デバイスシミュレーションの累積分布• 右図：対数正規確率分布の正規確率紙上の累積分布– 両者はよく形状が一致しており、対数正規分布で近似できるとした。
N o r m a l s c a le (S ig m a )

3
2
1
0

-1
-2
-3
0

50

100

150

200

250

Delta Vth(mV)

Asenov et al.: 45nm
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 57, NO. 4, APRIL 20102011.03.20

33

NBTIモデルの違いと1Fitレベルの解析
NBTIモデルの違いと1Fitレベルの解析•

RDF+NBTI(10000hour)––•

NBTIモデルの違いによる、1Fit(≒4.3σ@１万hour)
レベルの特性差––•RDFは正規分布
NBTIの分布は、正規分布または対数正規分布
発生確率１００倍

Vth Shift ⇒ +50mV
Delay ⇒ +34%

正規分布仮定では1Fit(4.3σ)であったものが、対数正規分布であった場合、約100Fit(3.2σ)相当になる。
34－ 414 －

信頼性（NBTI）モデル調査まとめ
信頼性（NBTI）モデル調査まとめ• 信頼性が求められるSOCにおいて議論されるような1Fitレベルのばらつきの影響度に着目し、NBTIのばらつきが遅延に与える影響を考察した。
– NBTIのばらつき現象• NBTI劣化が素子ごとにばらつく影響– NBTIのばらつきの分布形状• ばらつきの確率密度分布の形状の影響（対数正規分布近似）• 信頼性の統計的解析を、22nm CMOSインバータ回路遅延特性劣化で評価した。
– 従来のNBTI分布解析で１FITレベルの劣化が、本提案の解析では100FITとなることを示した– 劣化分布の微小確率を議論する場合、NBTI劣化特性分布形状を正しく見た解析技術が大切である
35

結言
結言
• 微細プロセスにおけるLSI設計においては、配線ばら
つきや信頼性をはじめとする、さまざまな課題が健在化しており、単独での解決が困難になってきています• JEITAナノ世代物理設計WGでは、引き続き、各企業、大学等関係機関の協力のもと、新規課題の調査、および、解決手法の提案活動を行っていきます• 今後とも関係各位のご協力をお願い致します36－ 415 －

4.4.4ITRS(国際半導体技術ロードマップ)の紹介（その１）～LSI 設計技術のロードマップ（課題と解決策）～

ITRS（国際半導体技術ロードマップ）の紹介

LSI設計技術のロードマップ～課題と解決策～

2011年 11月17日
JEITA半導体技術ロードマップ専門委員会（STRJ）
設計ワーキンググループ(WG1) 中山 勝敏(ルネサス エレクトロニクス)

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

1

目次◆ ITRS 概要紹介
◆ ITRS System Drivers章紹介◆ ITRS Design章紹介◆ ITRS Design章のメッセージ◆ STRJ 設計WGの活動内容◆ ITRS/STRJ Webサイト紹介

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 416 －

2

目次
◆ ITRS 概要紹介
◆ ITRS System Drivers章紹介◆ ITRS Design章紹介◆ ITRS Design章のメッセージ◆ STRJ 設計WGの活動内容◆ ITRS/STRJ Webサイト紹介

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

3

ITRS 概要
国際半導体技術ロードマップ（International Technology Roadmap for Semiconductors）
世界５極(米国、日本、欧州、韓国、台湾)の専門家が作成・編集
・１５年後までの産業界の研究開発のニーズに関する 「現時点での最良の予測」をロードマップとして提示（毎年改訂）
・ワールドワイドの半導体技術開発に対する協力および素材材料/製造
装置における協調の指針
・研究開発投資判断の質を向上させ、研究の成果が最大になるように支援

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 417 －

4

ITRSの委員構成
所属別参加者の割合
その他
コンソーシア
研究機関
大学
半導体デバイスメーカ

世界５極からの参加者の割合
装置・材料
メーカ

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

5

ITRSとSTRJの協力体制
・ITRSは１９９８年からスタート、STRJも同年に発足
・奇数年に大改定、偶数年は小変更。今年は大改定の年
・STRJは、国内独自活動も行い、それを報告書としてまとめているWork in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 418 －

6

ITRSの章構成
エグゼクティブ・サマリーシステム・ドライバ
デザイン
テストとテスト装置
プロセスインテグレーション、デバイス、および構造
無線通信のための高周波および ｱﾅﾛｸﾞ・ﾐｯｸｽﾄﾞｼｸﾞﾅﾙ技術

新探究素子
新探究材料
フロントエンドプロセス
リソグラフィ
配線
ファクトリインテグレーション
アセンブリ＆パッケージング
環境、安全と健康(ＥＳ＆Ｈ)
歩留り改善
計測
モデリング＆シミュレーション
Work in Progress - Do not publish

技術要求とその解決策を提示(Requirements
and Solutions)

System Design Forum: November 17, 2011, STRJ WG1 Design

7

ITRSの扱う対象
・More Moore(微細化）とMore than Moore(実装での工夫）を扱う
ITRSでの定義

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 419 －8

ITRSのお作法（その１）・達成すべき目標（Requirement）を数値でテーブル化
・また、その数値の達成の可能性を色分けで表現

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

9

ITRSのお作法（その２）・達成のための課題解決策（Solution）の実現時期を色分けで予想
・２社が実現したら達成とみなす

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 420 －

10

MPU/ASICのテクノロジトレンド
・2016年に18.9nm、2024年に7.5nmまで微細化すると予想
54nm＊がテクノロジトレンド

2016年
18.9nm

2024年
7.5nm

ITRS2010

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

11

テクノロジの定義
・MPU/ASICでは、M1(メタル１層)のハーフピッチから算出（注）統一した値ではなくデバイス毎に異なる値が使われる
Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 421 －

12

電圧値のトレンド・LOPプロセスでは、電圧値が、2024年に0.46Vになると予想
Table PIDS3B

Low Operating Power Technology Requirements

Year of Production
2009
V dd : Power Supply Voltage (V) [9]

2010

2011

2012

2013

2014

2015

2016

Bulk/UT B FD/MG

0.75

0.72

0.7

0.67

0.65

0.63

0.61

0.77

Power Supply Voltage

1
0.8
0.6
0.4
0.2
0
2009

電圧,周波数2019

2014

Work in Progress - Do not publish

2024

ITRS2010

System Design Forum: November 17, 2011, STRJ WG1 Design

13

ITRS章構成とSTRJでの担当WG
章構成
エグゼクティブ・サマリーシステム・ドライバ(System Drivers)
デザイン(Design)
テストとテスト装置

STRJ WG

WG1 設計WG1 設計
WG2 テストプロセスインテグレーション、デバイス、および構造 WG6 PIDS
無線通信のための高周波および ｱﾅﾛｸﾞ・ﾐｯｸｽﾄﾞｼｸﾞﾅﾙ技術 WG6(SWG) RF
新探究素子
WG12 ERD
新探究材料
WG13 ERM
フロントエンドプロセス
WG3 FEP
リソグラフィ
WG5 リソグラフィ
配線
WG4 配線
ファクトリインテグレーション
WG8 FI
アセンブリ＆パッケージング
WG7 実装環境、安全と健康(ＥＳ＆Ｈ)
WG9 ES&H
歩留り改善
WG11 歩留向上
計測
WG14 メトロロジ
モデリング＆シミュレーション
WG10 ﾓﾃﾞﾘﾝｸﾞ/ｼﾐｭﾚｰｼｮﾝ
Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 422 －14

目次
◆ ITRS 概要紹介
◆ ITRS System Drivers章紹介◆ ITRS Design章紹介◆ ITRS Design章のメッセージ◆ STRJ 設計WGの活動内容◆ ITRS/STRJ Webサイト紹介

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

15

System Drivers章
ITRSの製造技術および設計技術をドライブする製品分野と分野毎の仕様や要求を定義
ITRS
System Drivers

SOC

MPU
Consumer Portable

AMS

Consumer Stationary【System Drivers章の目的】
・新しい技術の導入は各ドライバ(SOC/MPU/AMS/E-Memoryなど)に依存する。
・これらのドライバが ITRSすべての章の
技術ロードマップを牽引。

E-Memory

Networking

日本が担当

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 423 －

16

Consumer Portable SOCモデル(以降CP-SOC)
携帯電子機器向けのSOCを想定
特徴： 特定用途向けProcessing Engine（PE）を複数搭載
構造： Main Processor（マルチコア） + PE + Peripherals + Main Memory
Processing Engine （PE）：
特定機能にカスタマイズした回路ブロック（規模の大きい機能は複数のPEで実装）

PE-1

PE-2

Main
Prc.

Main
Prc.

Main
Prc.

Main
Prc.

…

PE-n

Main
MemoryPeripherals
Work in Progress - Do not publish

Die Size：49mm2(2008)から44mm2(2023）へ縮小
Main Processor：搭載数は4(2008)から14(2023)へ増加
ロジック = 1MG （一定）、メモリ = 512kbit （一定）Processing Engine
回路規模： ロジック = 250kG （一定）
メモリ = 64kbit （一定）
動作周波数：デバイス性能に比例し高速化
搭載PE数： チップ面積に搭載可能な最大個数
Main Memory： 搭載PE数 X 1Mbit
Peripherals
回路規模：1.5MG （一定）
動作周波数： PEの25%
System Design Forum: November 17, 2011, STRJ WG1 Design

17

CP-SOCの複雑度と設計生産性要求値
複雑度：論理回路規模：５３倍に増加（2009年⇒2024年）（PE数：54個 ⇒ 3404個に増加（2009年⇒2024年））
設計生産性の要求値：３０倍に増加（2009年⇒2024年）
ITRS2010

ITRS2010

設 計生 産 性要 求 値［2009年 値 で 正 規 化 ］

800
25

700

20

600
500

15

400

10

300
200

5

100

0

新 規 ／再 利 用論 理 回路 規 模

900

30

［M G ］

1000

35

0
2024
2023
2022
2021
2020
2019
2018
2017
2016
2015
2014
2013
2012
2011
2010
2009

再利用論理回路の規模

Work in Progress - Do not publish

新規設論理回路の規模

設計生産性要求値（新規論理回路）

System Design Forum: November 17, 2011, STRJ WG1 Design－ 424 －

18

CP-SOCのPerformanceとPower
総演算能力（∝＜デバイス性能＞×＜PE数＞）：
３５６倍に増加（2009年 ⇒ 2024年）
消費電力： ０．９Wから７．２Wへ８倍に増加（2009年⇒2024年）
ITRS2010

Work in Progress - Do not publish

ITRS2010

System Design Forum: November 17, 2011, STRJ WG1 Design

19

目次◆ ITRS 概要紹介
◆ ITRS System Drivers章紹介◆ ITRS Design章紹介◆ ITRS Design章のメッセージ◆ STRJ 設計WGの活動内容◆ ITRS/STRJ Webサイト紹介

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 425 －

20

Design章の構成～設計技術のロードマップ～
・設計生産性や消費電力など５つの設計課題を設定
・その解決策を５つの設計工程で検討し、ロードマップ化
G e n e r a l C h a lle n g e s
シ リコン複 雑 度 とシ ス テ ム複 雑 度 へ の 対 応

P r o d u c tiv ity

Pow er

D FM

In t e r f e r e n c e

R e lia b ilit y

K e y D e s ig n C h a lle n g e s
５つの 大きな課題

M a p p in g
S y s te md e s ig n

L o g ic /c irc u it
P h y s ic a l D

D e s ig nv e r if ic a t io n

D e s ig n
Test

DFM

目 標 を 定 量 化 す る た め の 枠 組 み （＝ 設 計 工 程 ）Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

21

目次◆ ITRS 概要紹介
◆ ITRS System Drivers章紹介◆ ITRS Design章紹介◆ ITRS Design章のメッセージ◆ STRJ 設計WGの活動内容◆ ITRS/STRJ Webサイト紹介

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 426 －22

SLDのメッセージ～RTLよりも上位の新しい抽象レベルが必要～•

SYSTEM-LEVEL DESIGNRTLでの記述に限界

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

23

L/C/Pのメッセージ～複数の設計パラメータを同時に考慮して最適化する～• Asynchronous global signaling– 非同期クロックのハンドシェイクを用いたモジュールを増やし、GALS(globally asynchronous locally synchronous)設計を促進する。

• Parameter uncertainty– 論理/回路設計でのプロセスばらつきの正確な考慮が必要• Simultaneous analysis objectives– タイミング、消費電力、面積、SI/PI、ばらつき など同時に解析。統計的手法も
本流化。

•
•
•
•

Number of circuit families in a single design
Analog content synthesized
Adaptive／self-repairing circuits

Full-chip leakage power• ‘Native’ 3D design technology
Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 427 －

24

Verificationのメッセージ～「場当たり的」から「構造的でフォーマル」な検証へ～• 検証効率：10人の設計チームが1年で検証すべきゲートサイズ– 2005年→2020年 約60倍

• メソドロジ– フォーマル検証、SW/HW協調検証、フォーマル仕様記述の普及• 再利用– 検証環境の再利用促進、検証IPの普及• 検証の評価指標(メトリックス)– ファンクションカバレッジの適用率向上• 検証容易化設計 ／検証容易化のための仕様表現• 高位抽象レベル• アナログ／ミックスドシグナル
Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

25

DFMのメッセージ～ばらつきとリソグラフィへの対応～
22nm以降では、プロセスばらつきにより、LatchやInverterの故障率がSRAMと同程度になるとの記載もあり。

• 設計課題としての歩留り予測と最適化– レイアウト(またはより上位設計)でのDFM対策– 歩留りモデル• ばらつきを補償する設計技術– 性能と消費電力の両方のばらつき– システマティックとランダムばらつきによる統計的な歩留り損失– プロセスの様々な要因(電源供給、温度、閾値電圧含む)ばらつ
きを引き起こす環境の最適化• リソグラフィ制約に対応した設計フロー
Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 428 －

26

Design Costチャート

Executable Specification

System Design Automation

Concurrent Memory

Many Core Devel. Tools

AMP Parallel Processing

Silicon Virtual Prototype

Software Virtual Prototype

Intelligent Testbench

SMP Parallel Processing

Very Large Block Reuse

Transaction Level Modeling

RTL Functional Verif. Tool Suite

IC Implementation Tool Set

・ハードだけではなく、ソフトウェアも含めた設計コストチャートを掲載
・ソフトウェアの設計コストの増大も大きな課題

ITRS2010

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

27

まとめ• System Driver章– ITRSの製造技術および設計技術をドライブする製品分野と分野毎の仕様や要求を定義– これらのドライバが ITRSすべての章の技術ロードマップを牽引– 今後、MoreThanMooreを牽引するドライバーの検討なども必要• Design章– 設計生産性や消費電力など５つの設計課題を設定– その解決策を５つの設計工程で検討し、ロードマップ化– 低消費電力技術のロードマップ化やソフトウェア設計課題をITRSとしてどこまで扱うかなどが課題
Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 429 －28

目次
◆ ITRS 概要紹介
◆ ITRS System Drivers章紹介◆ ITRS Design章紹介◆ ITRS Design章のメッセージ◆ STRJ 設計WGの活動内容◆ ITRS/STRJ Webサイト紹介

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design

29

設計WGの活動内容（2006～2010年度）
2006年度

2007年度

2008年度

設計遅れ要因変化の分析と提言
・要因変化（3年間）の分析と課題解決策
DFMのSOC設計への影響考察
・ばらつきの影響の考察
SOC設計技術ロードマップの詳細化/定量化
・論理検証と物理設計で「設計生産性向上」のロードマップを定量化
SOCの低消費電力設計技術の課題と解決策
・消費電力トレンド/低消費電力設計技術のロードマップ作成

2009年度SOC大規模化に向けての検証阻害要因分析
・検証課題の深耕2010年度

機能検証の解決策の深耕・SOC機能検証技術の進展と今後の取り組み

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 430 －30

目次
◆ ITRS 概要紹介
◆ ITRS Drivers章紹介◆ ITRS Design章紹介◆ ITRS Design章のメッセージ◆ STRJ 設計WGの活動内容◆ ITRS/STRJ Webサイト紹介

Work in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design31

参考文献： 関連ｗｅｂサイトのURL• ITRSの公式ホームページ– http://public.itrs.net/– ITRS 2010update はじめ、ITRSの最新情報• JEITAのロードマップのホームページ– http://strj-jeita.elisasp.net/strj/index.htm– ITRS 2009の日本語訳– その他 STRJ（半導体技術ロードマップ専門委員会）の活動情報などWork in Progress - Do not publish

System Design Forum: November 17, 2011, STRJ WG1 Design－ 431 －

32

4.4.5ITRS(国際半導体技術ロードマップ)の紹介（その２）～ITRS から見る SoC テストの課題とシステム設計への要望～

SoCテストのロードマップから見る
課題と解決策2011.11.17
STRJ（半導体技術ロードマップ専門委員会)
WG2（テストWG）
小林 拓也（パナソニック）
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Nov. 17, 2011, STRJ-WG2 Test

Agenda はじめに SoCのテスト，ITRS，STRJ，WG2活動内容

 ITRS テスト章から見る課題
 品質とコストのトレードオフ

 テストの課題と解決策案
1.
2.
3.
4.

EDAツールの機能/処理能力不足
実動作経路のテスト
実使用状態考慮のテスト
上流設計とテスト

 まとめ
 用語集
1
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 432 －

Nov. 17, 2011, STRJ-WG2 Test

はじめに
「SoCのテスト」とはITRSとはSTRJとはSTRJ-WG2（テストWG）

Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011「SoCのテスト」とはNov. 17, 2011, STRJ-WG2 Test

本講演では【テスト ≠ 検証】

製造工程にて良品/不良品を選別するための手段
ＬＳＩテスタを用いることが一般的
SoCとＬＳＩテスタの接続のために、様々な検査冶具を用いる
プローブカード、ハンドラー、ソケット、検査ボード・・・
前工程

後工程

出荷

NG

最終テスト

ウェーハテスト

ＬＳＩテスタプローバ

プローブカードWork in Progress - Do not publish

ＬＳＩテスタＡＮＤＯ

ハンドラｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 433 －

ソケット

検査ボード

Nov. 17, 2011, STRJ-WG2 Test

3

ITRSとはInternational Technology Roadmap for Semiconductors
国際半導体技術ロードマップ

http://www.itrs.net

USA, 欧州, アジア（日韓台）から集う
技術分野ごとにITWGに分かれて、「技術要件，
ポテンシャルソリューション」を明示する
System Drivers, Design, Test, Front End
Processes, Assembly & Packaging ・・・年３回 Conference を開催
春：欧州 / 夏：US / 冬：アジア

from ITRS-HP

２年に一度（奇数年）に改訂、偶数年は小アップデート

ITRS2011は12月に公開予定。本日はITRS2009の内容が中心
4
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Nov. 17, 2011, STRJ-WG2 Test

STRJとはSemiconductor Technology Roadmap Committee of Japan
半導体技術ロードマップ専門委員会
http://strj-jeita.elisasp.net/strj/index.htm

JEITA 半導体部会の組織

ITRSの章(ITWG)STRJのWG

活動概要
半導体技術の15年先までの姿を、ＩＴＲＳと連携し、詳細技術項目にブレークダウンして予測する。
ITRSの各WG(ITWG)に対応するWGにて活動
ITRSとSTRJの関係@ITRS2009
5Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 434 －

Nov. 17, 2011, STRJ-WG2 TestSTRJ-WG2（テストWG）◆活動内容
１）ITRS テスト章の作成（他極と分担して）SoCのDFT（テスト容易化設計）, プローバー, プローブカード,
ハンドラー, ソケットを担当
２）STRJ独自活動 （ITRSを意識しながら）
SoCのテストの課題と解決策等について、
DFT/テスト装置・冶具の両面から検討
STRJワークショップ（毎年３月）や活動報告書にて発信
◆参加企業

全２５名

※五十音順

半導体デバイスメーカ

ソニーＬＳＩデザイン，東芝，パナソニック，
富士通セミコンダクター，ルネサスエレクトロニクス，ローム

テスト装置・冶具
メーカ（主に「日本半導体製造装置協会」から）

アドバンテスト，シバソク， 太陽誘電，東京エレクトロン，
東京カソード研究所，日本エンジニアリング，日本マイクロニクス，
浜松ホトニクス，横河テストソリューションズ

大学（研究）

九州工業大学，徳島文理大学，奈良先端科学技術大学院大学

テストの課題を様々な角度から検討
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Nov. 17, 2011, STRJ-WG2 Test

ＩＴＲＳ テスト章から見る課題～品質とコストのバランス～
不良率とテストコスト
テストコスト増の分析
コスト削減技術
スキャンテストパタンの増大
高速I/O
More Moore と More than Moore
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 435 －

Nov. 17, 2011, STRJ-WG2 Test

6

不良率とテストコスト
青線
Cost of Test
Cost of Shipping Defects→高品質を実現するには膨大なコストがかかる

Cost

ピンク

→テストコストをかけないで(＝ＤＰＭが高いと)市場不良コスト(＝市場不良の後始末コスト)が上がる
DPM

高品質

from ITRS2007

青＋ピンク ＝ 品質維持のためのコスト

品質とコストはトレードオフ
微細化、複雑化により、品質を維持するためのテストコストは増大⇒抑制のための技術が必要
8Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Nov. 17, 2011, STRJ-WG2 Test

テストコスト増の分析
青線＝ATE（LSIテスタ）の
コスト
ピンク＝周辺冶具のコスト（トレンド）
緑線＝周辺冶具のコスト（要求）
from ITRS2009

ATEのコストアップより、周辺（プローブカード、ハンドラ・・・）のコスト増が、
テストコスト増に対して支配的⇒周辺のコスト増を抑制する技術開発が必要
9Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 436 －

Nov. 17, 2011, STRJ-WG2 Test

コスト削減技術
WEB調査による

from ITRS2009

現在のコスト削減技術
1. 同時測定テストとピン数削減
2. 構造化テストおよびスキャンテスト
3. パターン圧縮／BIST／DFT
4. 歩留り習熟5. コンカレントテスト

将来期待されるコスト削減技術
1. ウェーハレベルの実速度テスト
2. 高度な埋込み測定機器
3. アダプティブテスト
4. 新しいコンタクト技術
5. 組込みのフォールトトレラント技術

従来より実施されている技術に加え、新たな技術の立ち上げで更なるコスト削減に挑む！
10
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Nov. 17, 2011, STRJ-WG2 Test

スキャンテストパタンの増大
Ratio of #Pattern of SA to 2009'

Ratio of #Pattern of Overall to 2009'

1000001000

Compression Ratio

青線＝縮退故障パタン

10000

X67,000

10000

X300
1000

100

100
10
10

1

Ratio of patttern (to 2009's)

Compression Ratio
1000000→回路規模増で増加

赤線＝ﾄｰﾀﾙのｽｷｬﾝﾊﾟﾀﾝ→微細化に対する品
質維持で増加棒グラフ＝要求圧縮率→テストコスト一定のために必要な圧縮率

1
2009

2014

2019

Year

2024

ITRS2009を元にSTRJで作成

回路規模（＝テスト対象）の増大→ロジックのテストパタン（スキャンテストパタン）はますます長大化更なる微細化の進展→品質維持のため、新たな故障モデルに対応したパタンが必要⇒テストパタン長大化を抑制するため、更なる圧縮率の向上が必要！
11Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 437 －

Nov. 17, 2011, STRJ-WG2 Test

高速I/O
1)データ転送速度の増加（左グラフ）
2)ポート数の増加
3)品質保証のための測定項目が多数（ジッタ、BER など）
高速I/Oのテストにはそれをテストするための、高価なテスタが必要
from ITRS2009

内部ループバックによるBISTなど、安価で実現できるテスト手法を具備したIPの流通・使用が望ましい※高速IO向けDFT技術の進展が必要
12Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Nov. 17, 2011, STRJ-WG2 Test

More Moore と More than Moore

from ITRS2009※ ORTC ： Over all Roadmap Technology Characteristic ＝ロードマップ全体の技術指標

微細化進展の鈍化で、デバイスは多様な方向に変化（3Dデバイスなど）⇒開発、製造、テスト の面でトレンドの検討と対応が必要※ITRSでは議論が始まったばかり
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 438 －

13

Nov. 17, 2011, STRJ-WG2 Test

テストの立場からの More Moore／More than Moore
SoC

システム化
実装技術

ﾏﾙﾁ/ﾒﾆｲｺｱ
SiP

ｱﾅﾛｸﾞ

デバイス

3D

高速I/F

Image sensors

設計技術

RF

LCD drivers

低電力設計

130nm
65nm
45nm

MEMS

耐変動設計

LSIの多様化

90nm

More
Moore

TSV

STRJ-WS(2010年度)

NoC

非同期設計

More Than Moore

Yield Loss

Test Cost !!!

32nm
22nm

微細化・高速化・大規模化

Reliability

Quality

多様化過ぎて検討しきれない＝発散方向⇒モデルを絞って検討する必要あり（今後検討）
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

14

Nov. 17, 2011, STRJ-WG2 Test

テストの課題と解決策案～STRJ独自活動から～
1. EDAツールの機能/処理能力不足
2. 実動作経路のテスト
3. 実使用状態考慮のテスト
4. 上流設計とテスト

Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 439 －

Nov. 17, 2011, STRJ-WG2 TestSTRJ-WS(2007年度)

１．EDAツール機能・能力不足

テストモードの複雑化

大規模化・複雑化処理能力、設計・検証複雑さ

高速IO
PE
PE
PE
Scan Wrapper
PE
PE
PE

必要なEDA処理

RAM

RAM

実際の処理能力

IP

TAP制御

PE

PE

PE

Scan Wrapper
IEEE 1500

RAM

ROM

RAM

RAM

RAM

RAM

RAM RAM

PLL

ADC/DACIP

LOGIC

RAM RAMRAM RAM

Boundary Scan

プロセス進化、SoCの大規模・複雑化◆設計・検証の工程が複雑化（工程破綻）◆ATPG時間の増加◆Sim検証時間が非現実的（数ヶ月以上）◆タイミング設計の問題が増加●EDAツールの進化（高速化、新規項目や大規模・複雑化への対応）
新規 ： IP組込み用設計ツール、 3Dﾊﾟｯｹｰｼﾞテストのためのｿﾘｭｰｼｮﾝ など●設計手法・検証方法のイノベーションが必要
ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Work in Progress - Do not publish

16

Nov. 17, 2011, STRJ-WG2 Test

STRJ-WS(2008年度)

２．実動作経路のテスト（１）例）メモリ－ロジック間のテスト 従来のメモリーロジック間テスト

システムF/F

システム論理システム論理システムF/F

メモリ

メモリバイパススキャンテスト
メモリBIST

遅延テスト未実施

遅延テスト未実施

メモリBIST

課題：実動作パスを用いた
メモリ-ロジック間の遅延テストができていない• 微細化による遅延故障増加• 高速化によるタイミングマージンの減少• 搭載メモリ数増加→ システムのクリティカルパスになりやすい
Work in Progress - Do not publish

メモリ－ロジック間の遅延テストが重要にｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 440 －

17
Nov. 17, 2011, STRJ-WG2 TestSTRJ-WS(2008年度)

２．実動作経路のテスト（２）例）メモリ－ロジック間の遅延テスト

現状のロジック～メモリ間の遅延テスト手法
システムF/F

システム論理システム論理システムF/F

メモリ
（ATPG
モデル）

テスト手法

○システム動作でのテスト
×パタン生成困難

シーケンシャル
テスト○メモリ再設計不要
×低検出率
×パタンが長いメモリ入出力回路のスキャン化○高検出率
×メモリの面積オーバーヘッド大シーケンシャルテスト
（メモリを介してのスキャンテスト）
スキャンチェーン
システムF/F

システム論理システム論理システムF/F

メモリ

メモリ入出力回路のスキャン化
Work in Progress - Do not publish

特徴

ファンクションパ
タン

技術要求 ～更なる開発に期待～・高い遅延故障検出率・小さいパタンサイズ(スキャン圧縮技術
適用可能)・小規模回路追加(理想は回路追加なしでシステムと同じ動作)

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

３．実使用状態考慮のテスト（１）18

Nov. 17, 2011, STRJ-WG2 Test

STRJ-WS(2009年度)

従来のテストはテスト時の消費電力を考慮していない

≠

テスト状態

実使用状態

IR-Drop算出

テスト時の過剰消費電力による・信号遅延 →オーバーキル（歩留まり低下）
・クロック遅延→テスト抜け（不良流出）

テスト状態と実使用状態の違いによるギャップが顕著に→出来る限り実使用状態に近いテストを実施したい！
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 441 －

19

Nov. 17, 2011, STRJ-WG2 Test

３．実使用状態考慮のテスト（２）STRJ-WS(2010年度)◆実使用状態考慮の例：テスト時電力
現在EDAツールで実現できていること

電力考慮ATPG

電力考慮DFT
テスト制御

・電源仕様フォーマット（UPF/CPF）を使った多電源の状態を反映させたテストを実現するDFT・テスト時消費電力（シフト/キャプチャ)を抑えるDFT/ATPG

ﾄｸﾞﾙ率

従来
電力考慮

D2
D1
D3

D4

ﾄﾞﾒｲﾝ単位でｽｷｬﾝ化

実使用状態を反映させているかというと不十分
対策案●上流設計段階で、実使用状態のトグル率を算出して同様のトグル率をATPGで実現させる●論理構造や物理構造に起因する電流やノイズの影響を考慮したパターンやテスト条件の決定 など

時間●電源など、SoCの物理構造から来るノイズ、電流等の反映無し●トータルﾄｸﾞﾙ率は抑えられるが、実動作のﾄｸﾞﾙには程遠い●パッケージや実装を加味した状態を反映できていない

歩留まり低下/不良流出「実使用状態」を考慮したテストの実現により、品質/コスト の観点で、最適なテストを実施したい
Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

STRJ-WS(2009年度)

４．上流設計とテスト
Transaction Level

SW/HW
協調設計・検証

RTRTLevel

RTL設計
RTL設計
論理合成ツール

Gate
Level

縮退故障モデル：設計と故障のレベルが一致Physical Level
LithoLitho-Dependent

遅延故障モデル

+

C
言語設計
C言語設計
動作合成ツール

ベル
象レ
抽
設計
上流設計と
テスト
上流設計とテスト（欠陥レベル）
欠陥レベル）のギャップを、如何にギャップを、如何にして埋めるか
欠陥
抽象
レベ
ル

D
F
T

テスト

Transistor
Level

-

＊

システム設計Behavior Level

絵

オープン・ブリッジ欠陥
デジタル・電源ノイズ
微小遅延故障モデル

20

Nov. 17, 2011, STRJ-WG2 Test

システマティック欠陥

課題 ＝ “設計とテスト” レベルのギャップをどう埋めるか?
⇒動作合成時点で実動作状態を考慮したDFT（非スキャン）を埋め込む技術 ＝ テスト容易な回路の生成技術の開発・ツール化が必要21
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ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 442 －

Nov. 17, 2011, STRJ-WG2 Test

まとめWork in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011

Nov. 17, 2011, STRJ-WG2 Test

まとめ
◆ITRSテスト章の紹介◆テストの課題と解決策案◆システム設計者 および ベンダーへの要望
To システム設計者 テスト考慮の設計 ／ 設計考慮のテスト
実経路がテスト可能な設計
ﾁｯﾌﾟ/ﾊﾟｯｹｰｼﾞ(SiP) トータルのテスト考慮設計
To IPベンダー

IPのテスト容易化設計
SoCへの組み込み容易化

To EDAベンダー

ツールバグの撲滅
スキャン 更なる圧縮率向上
IP組込み用設計ツールの開発
3Dﾊﾟｯｹｰｼﾞ(SiPなど)テストのためのｿﾘｭｰｼｮﾝ
上流設計段階のDFTツールの開発

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ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 443 －

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Nov. 17, 2011, STRJ-WG2 Test

用語集
ATE
DFT

Automatic Test Equipment
Design for Testability

大型テスタ他テスト装置・システム全般の呼称

UPF

Unified Power Format

低電力設計を行う際に使用する、回路の仕様や制約事項を記載した電源フォーマット

CPF

Common Power Format

テスト容易化を考慮した設計

ATPG

低電力設計を行う際に使用する、回路の仕様や制約事項を記載した電源フォーマット
Automatic Test Pattern Generator 自動パターン生成

BOST

Built-Out Self-Test

テスタの計測機能を補完する為にテスト・ボード上に搭載したもの

BIST

Built-In Self-Test

チップ内蔵の自己テスト

構造化テスト

SoCの機能をテストするのではなくSoCが設計通りの構造に出来上がっているかをテストする手法

スキャンテスト

ランダムロジックを対象とするDFTの代表的手法

ハンドラ

テスト時のチップの搬送、テストソケットへの装着、温度制御等を一貫して行う装置

プローブカード（Probe Card)

プローブカード、ウェハ上のSoCを電気測定するための針(プローブ)の集合体

バーンイン

チップの初期劣化不良を検出するため熱・電圧ストレス等を長時間かける工程

アダプティブテスト（Adaptive Test)

テストデータの統計的解析を基に、上流・下流のテスト仕様を最適化する手法

同測テスト

複数のチップを同時にテストする手法、テストスループット向上によるコスト低減が可能

コンカレントテスト

チップ内の複数の機能を同時にテストする手法

テストソケット

テスト時にＬＳＩパッケージを挿入固定するための治具

トグル率

全クロック数におけるゲート出力の反転回数（トグル数）の割合

IR-Drop

配線の抵抗成分による電位降下のこと。半導体の特性で信号遅延などを起こす

治工具

ソケットやプローブカード、インタフェースボード等、テスト時に必要な治具

システマティック欠陥

パタン形状や露光装置の特性に起因する製造欠陥

25Work in Progress - Do not publish

ｼｽﾃﾑ・ﾃﾞｻﾞｲﾝ・ﾌｫｰﾗﾑ2011－ 444 －

Nov. 17, 2011, STRJ-WG2 Test

EDAアニュアルレポート

20112012年6月発行
禁無断転載

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