ＥＤＡアニュアルレポート

２００４

Annual Report on Electronic Design Automation－

65 nm から 45 nm テクノロジ世代の EDA 技術の進展に向けて

２００５年５月発行

作

成

ＥＤＡ技術専門委員会
EDA Technical Committee
発

社団法人

行

電子情報技術産業協会

Japan Electronics and Information Technology Industries Association
－1－

－

目

次

【巻頭言】··················································································································································1
2004 年度 JEITA/EDA 技術専門委員会

委員一覧 ················································································3

略語一覧······················································································································································5
1．EDA 技術専門委員会の活動················································································································91.12004 年度

JEITA/EDA 技術専門委員会

事業計画 ··································································11

1.22004 年度

JEITA/EDA 技術専門委員会ホームページ ·····························································16

1.32004 年度

JEITA/EDA 技術専門委員会

年間実績・予定表···················································18

2．各技術委員会の活動報告···················································································································19
2.1

PDM 研究会（Physical Design Methodology Study Group） ························································21

2.2

標準化小委員会 ······························································································································24

2.2.1

標準化小委員会···························································································································24

2.2.2

IEEE/DASC（電気電子学会／設計自動化標準委員会）IEEE-SA ·········································26

2.2.3

IEC/TC93（国際電気標準会議／デザインオートメーション） ············································28

2.2.4

Accellera（設計記述言語の標準化機関）·················································································31

2.2.5

SystemC タスクグループ············································································································33

2.2.6

SystemVerilog タスクグループ···································································································362.3

投資効率向上のための情報交換会 ·······························································································41

3．関連イベント（主催／協賛）報告 ···································································································45
3.1Electronic Design and Solution Fair 2005（EDSFair2005） ···························································47

3.2システム・デザイン・フォーラム 2005 ······················································································60

3.3

ASP-DAC 2005································································································································694．添付資料··············································································································································77
4.1

PDM 研究会報告 ····························································································································79

4.2

SystemC タスクグループ報告 ·····································································································158

4.3

SystemVerilog タスクグループ報告 ····························································································216

【巻頭言】「65nm から 45nm テクノロジ世代の EDA 技術の進展に向けて」
EDA 技術専門委員会 2004 年度 委員長 樋渡 有
21 世紀の最初の decade も早いもので、その半分を通過しようとしている。半導体産業においては、既に 65nm テクノロジに向けての技術開発が始まっている。また、半導体技術ロードマップの 2003 年版（ITRS2003）によれば、2010 年には 45nm テクノロジを適用した半導体の量産が始まると予測されている。90nm から比べて、4 倍の集積度が達成されるわけで、大規模化もさることながら、超微細加工技術に関わる多種多様な設計上の課題が顕在化し、新たに発生する。
EDA 技術専門委員会は、（社）電子情報技術産業協会（JEITA）における業界活動組織のひとつとして、電子機器の設計自動化（EDA：Electronic Design Automation）に関係する様々な活動を行っている。特に、電子機器の機能・性能を決定する LSI 設計技術に係わる活動を、その中心に置いている。
活動の第 1 テーマは、LSI 設計技術に関する動向、関連情報についての調査、検討と課題解決への提案である。システム・オン・チップ化と超微細プロセスに起因する設計課題検討と解決策の提示を目的とする PDM（Physical Design Methodology）研究会を柱に取り組んでいる。
活動の第 2 テーマは、EDA 技術に関する標準化活動への貢献と関連機関、団体への対応である。
IEEE、IEC 等の国際的な標準化活動に対し、 標準化小委員会を中心に、技術提案・ 交流会議などを行なっている。 特に電子情報通信学会内に設置されている IEC／TC93 国内委員会／WG2（ハードウェア設計記述言語）へ委員を当委員会から多数派遣し、強い協力関係を構築している。
また、昨年度から SystemC タスクグループと SystemVerilog タスクグループを設置し、両グループ協調して両言語の標準化に、日本としての貢献を行なっている。
活動の第 3 テーマは、EDA 技術の普及、推進のためのイベント実施、支援である。本年度も、2005 年 1 月にパシフィコ横浜において、電子機器の設計技術の総合的な展示会である“Electronic
Design and Solution Fair 2005”を開催した。また、EDA 技術者やシステム・LSI 設計者に最新の設計技術、課題などを設計事例とともに紹介するシステム・デザイン・フォーラムを EDSFair 2005と同時開催した。
さらに、EDA 関連技術の国際学会である ASP-DAC2005 の開催を支援した。
以下に上述した EDA 技術専門委員会の活動と関連団体との関係を示す。

－1－

EDA技術専門委員会の活動
標準化案（国際標準化日本代表）

・日本電子機器業界のEDA技術ﾚﾍﾞﾙ向上
・若手技術者の育成

標準化小委員会

SLD研究会、PDM研究会

標準化活動の推進
日本意見
国際
の反映
標準化
団体
（IEC/
TC93等 ） 標準化案

最新EDA技術の

論文発表

企画支援

学会
（ASPDAC）

メンバ参加

STRJ

成果活用

STARC

業界内での普及促進の提案

EDSFair実行委員会
メンバ参加

EDA技術開発の主要プレイヤ全て参加によるオープンな活動、関連組織との協調
半導体ベンダEDAベンダ

IEC/TC93： 国際電気標準会議/設計自動化

システムベンダ

大学

ASP-DAC： Asia South Pacific-Design Automation
Conference
STRJ： 半導体技術ロードマップ委員会
STARC： 半導体理工学研究センタ

EDA 技術専門委員会活動と関連組織との関係
EDA 技術専門委員会はこれら様々な活動を通じ、日本と世界の電子機器業界のさらなる発展に寄与すべく、
21 社約 60 名の業界各社有志・ メンバーの自主的な参画により運営実行されている。
本冊子「EDA アニュアルレポート 2004」は、EDA 技術専門委員会の 2004 年度活動の年次報告として、上記 3 つの活動テーマそれぞれについて、2004 年度の成果をまとめたものである。Web にも各種報告を掲載しているので、ご覧いただきたい。
(http://eda.ics.es.osaka-u.ac.jp/jeita/eda.index-jp.html)
65nm から 45nm のテクノロジ世代に向かって、電子機器が切り拓く素晴らしい未来が広がることを願い、2005 年度も積極的な活動を展開していく。

－2－

2004 年度

JEITA／EDA 技術専門委員会

委 員 長

樋 渡

有

㈱

委員一覧
東

芝

セミコンダクター社
システム LSI 設計技術部
企画・管理

副委員長

岡 村 芳 雄㈱ルネサステクノロジ

部長

システムソリューション統括本部
エグゼクティブ

副委員長

相 京

隆

富

士

通

㈱

LSI 事業本部
テクノロジ開発統括部
第三設計技術部

会計監事

灘 岡

満

沖

電

気

工

業

㈱

SiSC

部長

戦略企画室

技術情報部

部長
幹

事

藤 波 義 忠NEC エレクトロニクス㈱基盤技術開発事業本部

技術企画部

シニア技術戦略プロフェッショナル
箱 田 俊 幸

同

三

洋

電

機

㈱

セミコンダクターカンパニー
LSI-BU

汎用デジタル設計技術部

部長
同

林

同

正 樹

齋 藤 茂 美

シ

ャ

ソ

ー

ニ

プ
ー

㈱
㈱

IC 事業本部

要素技術開発センター

第 1 開発室

室長

SSNC
1部

山 口 聖 司同

松 下 電 器 産 業 ㈱DA ソリューション部門
担当部長

半導体社

開発本部

先端 LSI 設計

統括グループ
統括グループマネージャー
同園 田 雅 彦

ロ

ー

ム

㈱

LSI デザインクオリティ開発部
副部長

委

員

安 達

徹

NTT アドバンステクノロジ㈱先端技術事業本部
CAD システム事業ユニット
ユニット長

同

今 本 昌 浩シーケンスデザイン㈱取締役副社長
日本・アジアオペレーション

同

藤 岡 督 也

㈱

同

横 川

㈱

隆

ジ

ー

ダ

ッ

図

ト

EDA 営業技術部

研

SoC 事業部部長

デザインセンター部長
同

青 木 貫 司セイコーエプソン㈱半導体事業部

IC 企画設計部課長
同

山 田 明 宏

凸

版

印

刷

－3－

㈱

設計本部

ソリューション部長

同

広 瀬 文 保日 本 ケ イ デ ン ス ・カスタマー・テクニカル・サービス

デ ザ イ ン ・シ ス テ ム ズ社

本部バイスプレジデント

同

飯 島 一 彦日 本 シ ノ プ シ ス ㈱

技術本部

本部長

同

瀬 谷 和 宏丸紅ソリューション㈱DA ソリューション事業部
事業部長補佐同小 島智

藤 井 浩 一同

メンター・グラフィックス・

テクニカルセール部

ジャパン㈱シニアマネージャー

㈱

リ

コ

ー

電子デバイスカンパニー
画像 LSI 開発 C

CAD 技術室

課長代理
特別委員

蜂屋孝太郎

NEC エレクトロニクス㈱第一開発事業本部

基盤開発事業部

最先端設計技術開発グループ
シニアデザインエンジニア
長 谷 川 隆

同

富

士

通

㈱

LSI 事業本部
第 2 システム LSI 事業部
設計技術部

浜口加寿美

同

松 下 電 器 産 業 ㈱半導体社

プロジェクト課長
SLSI 開発本部

第一商品分野開発センター
主幹技師
客

員
同

神 戸 尚 志

近

畿

大

学

理工学部

今 井 正 治

大

阪

大

学

大学院

電気電子工学科

情報科学研究科

情報システム工学専攻
同

吉 田 紀 彦

埼

玉

大

学

工学部

情報システム工学科

教授
同

小 澤 時 典㈱半導体理工学研究センター

技監

同

古 井 芳 春

ソニーセミコンダクタ九州㈱

オフィサー

－4－

教授

教授

略語一覧
［1］団体・組織の名称
Accellera
VI と OVI を統合した、設計記述言語の標準化に関連する活動機関
ANSIAmerican National Standards Institute
米国の標準化国家機関

ASP‐DAC

Asia and South Pacific Design Automation Conference
アジア・太平洋地域での EDA 関連の国際学会（1995 年に始まる）

CENELEC

European Committee for Electrotechnical Standardization
EC（欧州委員会）の電気電子分野に関する標準化機関

DAC

Design Automation Conference
米国で行われる EDA 関連の国際学会

DASC

Design Automation Standardization Committee
IEEE の下部組織で設計自動化に関する標準化委員会

ECSI

European CAD Standardization Initiative
欧州の設計自動化に関する標準化機関

EDIF Div.

Electronic Design Interchange Format Division
EIA の下部組織で電子系の惜報データ交換規格の検討機関

EIA

Electronic Industries Alliance
米国の電子業界団体(Association を Alliance に改称）

JEITA

Japan Electronics and Information Technology Industries Association
社団法人電子情報技術産業協会（電子業界団体）

ICCAD

International Conference on Computer Aided Design
CAD に関する国際学会

IECInternational Electrotechnical Commission
電気電子分野に関する国際標準化機関

IEEE

Institute of Electrical and Electronics Engineers,Inc．
米国の電気電子分野の国際的な学会組織

IPC

Institute for Interconnecting andPackaging Electronic Circuits Industry Association
米国のプリント回路に関する業界組織

ISOInternational Organization for Standardization
国際標準化機関IVC

International Verilog Conference
OVI が主催する Verilog HDL 国際学会

－5－

JPCA

Japan Printed Circuit Association
社団法人日本プリント回路工業会

OSC

Open SystemC Initiative
SystemC の標準化団体

OVI

Open Verilog International
Verilog‐HDL に関連する技術の標準化と普及推進組織

SEMATECH

Semiconductor Manufacturing Technology Initiative （Consortium）
半導体技術を向上するために始まった米国の官民プロジェクト

Si2

Silicon Integration Initiative
設計環境の整備促進を支援する米国の非営利法人（旧 CFI）

VASG

VHDL Analysis and Standards GroupDASC 傘下の VHDL 標準化に関するワーキンググループ

VITAL

VHDL Initiative Toward ASIC Libraries
VHDL ライブラリ標準化団体

VSIA

Virtual Socket Interface Alliance
LSI の機能ブロックの I/F 標準化を目指している業界団体［2］標準化・規格に関する技術用語
ALF

Advanced Library Format
OVI で検討された IP をも含む ASIC ライブラリのフォーマットALR

ASIC Library Representation
ASIC ライブラリ表現

CALS

Computer Aided Logistics Support（1985）
Commerce At Light Speed（1995）

CHDS

Chip Hierarchical Design System
SEMATECH が要求仕様を作成した 0.25-0.18um 世代設計システム

CHDStdChip Hierarchical Design System technical data
CHDS で使用するデータモデルの標準化

DCL

Delay Calculation Language
遅延計算のための記述言語

DPCS

Delay and Power Calculation System
IEEE1481 として標準化推進されている遅延と消費電力の計算機構仕様

EDI

Electronic Data Interchange
電子データ交換

EDIF

Electronic Design Interchange Format
EIA の下部組織で検討されている電子系の情報データ交換規格－6－

ESPUT

European Strategic Program for Research andDevelopment in Information Technology
欧州情報技術研究開発戦略計画

HDL

Hardware Description Language
ハードウェア記述言語

IPIntellectual Property
流通／再利用可能な LSI 設計資産（本来は知的財産権の意）

JISJapanese Industrial Standard
日本工業規格SDF

Standard Delay Format
遅延時間を表記するフォーマットSLDL

System Level Design Language
システム仕様記述言語

STEP

Standard for the Exchange of Product Model Data
CAD の製品データ交換のための国際規格

VHDL

VHSIC（Very High Speed Integrated Circuit)
Hardware Description Language
IEEE1076 仕様に基づくハードウェア記述言語

VHDL-AMS

VHDL-Analog and Mixed-Signal (Extensions)
DASC の中で進められている VHDL のアナログ及びミックストシグナル
システムへの拡張

－7－

－8－

1.

JEITA/EDA 技術専門委員会の活動－9－

1． EDA 技術専門委員会の活動
1.1

2004 年度 JEITA/EDA 技術専門委員会

事業計画

委員会の名称EDA 技術専門委員会 (Electronic Design Automation Technical Committee)

委員会の目的EDA に関連する技術およびその標準化の動向を調査し、その発展、推進を図り、もって国内外の関係業界の発展に寄与する委員会の構成委員会の役員

会員会社／委員

21 社/21 名

特別委員

3名

客

4名

員

委 員 長

：㈱

東

芝

樋渡

有

副委員長（正）：㈱ ル ネ サ ス テ ク ノ ロ ジ

岡村芳雄

副委員長（代行）

：富

㈱

相京

隆

監事

：沖

㈱

灘岡

満

幹事

：NEC エレクトロニクス㈱

柏木

治久

同

：三

洋

電

機

㈱

箱田

俊幸

同

：シ

ャ

ー

プ

㈱

林

正樹

同

：セ イ コ ー エ プ ソ ン ㈱

青木

貫司

同

：ソ

㈱

齋藤

茂美

同

：松 下 電 器 産 業 ㈱

山口

聖司

同

：ロ

園田

雅彦

士

通

気

工

電

ニ
ー

業

ー
ム

㈱

活動計画の概要＜別紙－1 参照＞
下部組織の設置－標準化小委員会

主

査：岡村（ルネサステクノロジ）－SystemC タスクグループ

主査：長谷川（富士通）－SystemVerilog タスクグループ

主

査：浜口（松下電器産業）－PDM 研究会

主

査：蜂屋（NEC エレクトロニクス）－EDSFair 実行委員会

委員長：藤波（NEC エレクトロニクス）

委員会メンバと担当＜別紙－2 参照＞
20,000 円 * 12 月 * 21 社 = 5,040,000 円

委員会の予算会費委員会の開催

年 3 回程度（予定日：4/16（金）、9/17（金）、3/18（金））適宜、幹事会を開催する＜別紙－3 参照＞

担当事務局

JEITA／電子デバイス部－11－＜別紙－1＞
活動計画の概要

1. EDA 技術に関する動向、関連情報についての調査、検討と課題解決への提案（1） 研究会による技術動向、ニーズ調査
DSM に関する技術課題の明確化と EDA 技術による解決策の検討→PDM 研究会（2） 関連機関、団体、キーパーソン等との合同会議、意見交換、交流
STARC, STRJ 等
特に、STRJ/WG1 との具体的な連携・協同の検討（3） 国内外の学会、研究会、イベントへの参加
ASP-DAC2005, DAC2004, IEICE, IPSJ 等（4） EDA 環境調査
2004 年度も継続、調査内容の拡張に向けて検討

2． EDA に関する標準化活動への貢献と関連機関、団体への対応（1） EDA 設計言語およびモデル標準化のための技術的検討と提案
SystemC, SystemVerilog をそれぞれ 03 年度に新設した標準化小委員会下のタスクグループにて継続して検討、提案活動を実施
Verilog-HDL,VHDL,アナログ HDL,DPC 等必要に応じて→ 標準化小委員会で必要に応じて検討（2） 国際的な関連機関、団体への参画と標準化活動への協力
IEC/TC93（特に WG2）, Accellera, Si2 等→ 標準化小委員会にて検討し、対応

3． EDA 技術および標準化の普及、推進のためのイベント実施、支援（1） 「EDSFair2005」（横浜）
日本エレクトロニクスショー協会へ運営委託→ EDSFair 実行委員会（2） 各種ワークショップ、講演会の開催｢システム・デザイン・フォーラム 2005｣を EDSFair2005 と同時開催

4． 委員会活動の広報（1） 活動成果等の各種技術報告書の発行
プロジェクト、研究会による技術報告書、調査報告書等（2） 広報パンフレット、アニュアルレポートの発行（3） WWW ホームページの公開－12－

＜別紙－2＞
EDA 技術専門委員会メンバと担当
委 員 長

樋渡

有

（2005 年 3 月 現在）（敬称略）

㈱

東

芝

EDSFair/ASP-DAC 小委員会主査、
ASP-DAC 支援

副委員長

岡村

芳雄

副委員長

相京

隆

㈱ ル ネ サ ス テ ク ノ ロ ジ

標準化小委員会主査

富システム・デザイン・フォーラム

士

通

㈱

実行委員長、内規改訂
事

灘岡

満

幹

事

藤波

義忠

NEC エレクトロニクス㈱EDSFair 実行委員長

同

箱田

俊幸

三

洋

電

機

㈱

ホームページ、メールシステム

同

林

正樹

シ

ャ

ー

プ

㈱

広報パンフレット

同

青木

貫司

セ イ コ ー エ プ ソ ン ㈱

同

齋藤

茂美

ソ

同

山口

聖司

松

同

園田

雅彦

ロ

安達

徹

NTT アドバンステクノロジ㈱

同

今本

昌浩

シ ー ケ ン ス デ ザ イ ン ㈱

同

藤岡

督也

㈱

ジ

同

山田

明宏

凸

版

同

広瀬

文保

日本ケイデンス・デザイン・システムズ社

同

飯島

一彦

日 本 シ ノ プ シ ス ㈱

同

瀬谷

和宏

丸 紅 ソ リ ュ ー シ ョ ン ㈱

同

小島

智

メンター・グラフィックス・ジャパン㈱

同

藤井

浩一

㈱

同

横川

隆

㈱

委

員

沖

電

気

工

ニ
下

電

業

ー
器

ー

㈱

産

業

ム

ー

リ

アニュアルレポート

㈱
㈱

ダ
印

㈱

EDA 環境調査、EDSFair 実行委員

監

ッ

ト

刷

㈱

コ

標準化小委員会副主査

ー

図

研

蜂屋孝太郎

NEC エレクトロニクス㈱PDM 研究会主査

同

長谷川

隆

富

㈱

SystemC タスクグループ主査

同

浜口加寿美

松

㈱

SystemVerilog タスクグループ主査

神戸

尚志

近

畿

大

学

元委員長

同

今井

正治

大

阪

大

学

ASP-DAC リエゾン

同

小澤

時典

㈱ 半 導 体 理工 学 研 究 セン タ ー

元委員長

同

古井

芳春

ソ ニ ー セ ミコ ン ダ ク タ九 州 ㈱

元委員長

事 務 局

穂苅

泰明

㈳電子情報技術産業協会

同

木暮

英男

㈳電子情報技術産業協会

特別委員

客

員

士
下

電

通
器

産

－13－

業

＜別紙－3＞
2004 年度
年／月
2004/4

2004/5
2004/6JEITA/EDA 技術専門委員会 会合予定
幹事会
技術専門委員会
4/16(金)沖
4/16（金）三洋
・2004 年度事業計画説明承認
・2004 年度事業計画説明・2004 年度プロジェクト／研 ・プロジェクト／研究会計画
承認
究会計画説明・2003 年度会計収支と 2004 年 ・2003 年度会計収支と 2004 年度会計予算説明承認
度会計予算説明・アニュアルレポート作成状
況報告

関連イベント
軽井沢 WS（4/26-27）@軽井沢

6/18（金）シャープ
関西・プロジェクト／研究会進捗報告
・半導体幹部会報告内容説明
・委員名簿更新内容確認
・収支状況報告

DAC2004 (6/7-11)@San Diego, California

2004/7

2004/8
2004/9・STARC/ASPLA 共催
フォーラム（7/12）@パシフィコ横浜
・DA シンポジウム 2004
(7/21-23)@浜松
9/17（金）ローム

・プロジェクト／研究会進捗
報告
・収支状況報告9/17（金）ソニー

年度中間報告・プロジェクト／研究会進捗
報告
・収支状況報告STARC シンポジウム（9/9-9/10）@新横浜

2004/10
2004/11

2004/12
2005/1

11/19（金）NEC エレク
トロニクス
・プロジェクト／研究会進捗
報告
・収支状況報告・EDSFair 用パンフレット作成
手順説明

ICCAD2004 (11/8-11)@San Jose

1/21（金）ASP-DAC2005 (1/18-21) @ 上
海、中国
EDSFair2005 (1/27-28)@横浜

松下電器産業関西
・プロジェクト／研究会進捗報告
・05 年度体制協議
・EDSFair 用パンフレット内容

－14－

確認
・アニュアルレポート作成分
担手順説明
・収支状況報告2005/2
2005/3

3/18（金） 沖電気工業（懇親会も開催）
・2004 年度プロジェクト／研究会の年間活動報告
・2004 年度収支状況報告
・2005 年度事業計画説明・2005 年度プロジェクト／研究会の年間活動計画説明

DATE2005 (3/7-3/11)@Munich,Germany（各開催日の社名は、議事録担当を示す）

－15－

1.2

2004 年度 JEITA/EDA 技術専門委員会ホームページ

1.2.1

目的

電子情報技術産業協会（JEITA）の EDA 技術専門委員会の活動状況を公開し、EDA 技術の標準化や技術調査に関する理解とご協力をいただくことを目的とする。また、委員会内部の活動状況を記録・掲示し、委員会活動の円滑化を計る。
1.2.2

一般公開用ホームページ

一般公開用ホームページは英語版からスタートし海外からの利用者の利便性が考えられている。
日本語版への切り替えも可能である。
（1） URL : http://eda.ics.es.osaka-u.ac.jp/jeita/eda/
大阪大学のご協力により、大阪大学のサーバーにホームページを設置させていただいている。
（2） エントリーページの構成
日本語版、英語版はそれぞれ次のエントリーで構成されている。
日本語版：

英語版：

JEITA/EDA 技術専門委員会の紹介

Profile (Message from Chairman, Organization)

EDA 技術専門委員会の組織と活動概要

Projects and Study Groups

関連する機関・会議・展示会

Events

EDA の標準化に関連する国内外の機関

Technical Documents
Member Companies

EDA 技術専門委員会のコンタクトアドレス Contact us（3） EDA 技術専門委員会の組織と活動概要／Projects and Study Groups
委員会活動と成果のまとめ、下記の研究会・小委員会等の活動状況が紹介されている（英語版は一部）
・ 標準化小委員会
下記の過去に終了したプロジェクトの記録も紹介している。
・ DMD 研究会
・ SLD 研究会
・ TAB (Technical Advisory Board)・ DPC プロジェクト
・ HDL 技術小委員会
・ HDL-IOP プロジェクト
・ EDA ビジョン研究会
・ 1364HDL プロジェクト
・ VHDL プロジェクト
・ アナログ HDL プロジェクト（4） 関連する機関・会議・展示会／Events
次の関係の深い EDA 関連技術委員会、関連機関、イベントの紹介およびリンクが行われて
いる。

－16－

・ IEEE/DASC（電気電子学会／設計自動化標準化委員会）
・ IEC/TC93（国際電気標準会議／デザインオートメーション標準化技術委員会）
・ Electronic Design and Solution Fair (EDSFair) 2005
・ 過去の会議・展示会（5） EDA の標準化に関連する国内外の機関
本委員会に関連のある 17 機関の紹介があり、またそれぞれのホームページへのリンクが行われている。
（6） EDA 技術専門委員会のコンタクトアドレス
EDA 技術専門委員会、標準化小委員会などのコンタクトアドレスが記載されている。

－17－

1.3

2004 年度 JEITA/EDA 技術専門委員会

EDA 技術専門委員会

月2004 年
4月
5月
6月

年間実績・予定表

幹事会
4/16（金） 11-13:30
東京グリーンホテル御茶ノ水

蔦の間

委員会
4/16（金） 14-17
東京グリーンホテル御茶ノ水

蔦の間

6/18（金） 関西 13-15
JEITA 関西支部 第 2 会議室

7月
8月
9月

9/17（金） 11-13:30
中央大学駿河台記念館 3 階 310 会議室

9/17（金） 14-17
中央大学駿河台記念館 3 階 310 会議室

10 月
11 月
12 月
2005 年
1月
2月
3月
月
2004 年
4月
5月

6月

7月
8月
9月

10 月
11 月
12 月
2005 年
1月
2月

3月

11/19（金）14-17
新高輪プリンスホテル
地下 3 階 個室「マロニエ」
1/21（金） 関西 14-17
電子会館 8 階会議室
3/18（金）13-17 総会

JEITA306
小委員会・研究会・関連行事他

4/2（金）14-17 SystemC-TG JEITA314
4/8（木）10-12 標準化小委員会 JEITA310
4/23（金）13-17 PDM 研究会 報告会 JEITA305
5/7（金）14-17 SystemC-TG
JEITA310
5/21（金）11-17 SystemVerilog-TG
JJEITA311
5/21（金）13-17 PDM 研究会 （関西）電子会館ビル 8 階会議室
5/31（月）15-17 臨時標準化小委員会 ルネサステクノロジ本社（丸ビル）
6/4（金）14-17 SystemC-TG JEITA 314
6/18（金）15-17 標準化小委員会 JEITA 関西支部 第 2 会議室
6/25（金）11-17 SystemVerilog-TG
JEITA311
6/25（金）13-17 PDM 研究会 新高輪プリンスホテル エグゼクティブフロア ローズ
7/2（金）14-17 SystemC-TG
JEITA 関西支部 第 1 会議室
7/16（金）13-17 PDM 研究会 JEITA 関西支部 第 1 会議室
7/23（金）17:30-19 臨時標準化小委員会 ルネサステクノロジ本社（丸ビル）
7/28（水）11-17 SystemVerilog-TG
JEITA311
8/20（金）13-17 PDM 研究会 SEMI ジャパン大島ビル 5 階 C 会議室
9/3（金）13-17 EDA 環境調査 TF 中央大学駿河台記念館 5 階 580 会議室
9/3（金）13:30-17 SystemVerilog-TG インダストリアルホール 1 階 中会議室
9/3（金）14-17 SystemC-TG JEITA314
9/7（火）11-13:30 標準化小委員会 機械振興会館 6 階 68 号会議室
9/24（金）13-17（関西） PDM 研究会 JEITA 関西支部 第 1 会議室
10/1（金）14-17 SystemC-TG JEITA314
10/22（金）13-17 PDM 研究会 JEITA306
11/12（金）13-17（関西）SystemVerilog-TG 松下電器産業㈱半導体社 長岡京テクノビル 2F 商談 30
11/16（火）11-13 標準化小委員会 機械振興会館 5 階 516 号会議室
11/26（金）～27（土）PDM 研究会 集中審議（名古屋）クラウンホテル
12/3（金）14-17 SystemC-TG インダストリアルホール 4 階第 2 会議室
12/17（金）13-17 SystemVerilog-TG サブワーキング会議 航空会館 地下 1 階 102 会議室
12/22（金）13-17 PDM 研究会 JEITA302
1/11（火）11-13 標準化小委員会 機械振興会館 5 階 516 会議室
1/26（水）11-17 （新横浜） SystemVerilog-TG 日本ケイデンス㈱会議室
1/27（木）17:30-18:10 IEEE1666 WG パシフィコ横浜
2/4（金）13-17（関西） PDM 研究会 JEITA 関西支部 第一会議室
2/18（金）～2/19（土） SystemC-TG 集中審議 （焼津）ホテルアンビア松風閣
2/25（金）13-17 （関西）PDM 研究会 電子会館 8 階会議室
3/1（火）11-13 標準化小委員会 機械振興会館 6 階 63 号会議室
3/2（水）11-17 SystemVerilog-TG JEITA 308
3/25（金）14-17 SystemC-TG JEITA 306
3/25（金）13:30-15:15 PDM 研究会 成果報告会
JEITA 305
3/25（金）15:45-17 PDM 研究会 JEITA 305

－18－

2.

各技術委員会の活動報告－19－2． 各技術委員会の活動報告
2.1

PDM 研究会（Physical Design Methodology Study Group）

2.1.1

目的

130nm プロセス以降のテクノロジー・ノードでは、期待通りに LSI が動作しないケースが増えつつある。この要因は主に物理設計（RTL もしくはゲートレベルより後の設計）の困難さからくるものであり、65nm、45nm といった次世代テクノロジー・ノードおける物理設計は益々困難になると予想される。本研究会では以下のような調査や標準化を実施することにより、最先端および次世代のテクノロジー・ノード向け設計環境のスムーズな立ち上げや、若手の設計技術開発者の育成を目的としている。
•

次世代テクノロジー・ノードで新たに発生する諸問題の物理設計へのインパクト調査•

半導体ベンダーとその顧客の間のインタフェースに関わる設計課題を制御するための、設計ルール・ガイドライン作成•

次世代テクノロジー・ノードで新たに発生する設計課題を検証するために必要なセルライ
ブラリの標準化•

上記の検証を行うツールが要件を満たすかどうか判定するための標準ベンチマーク・デー
タ作成

2.1.2

活動内容

2003 年 7 月から活動を開始し、下記のテーマを取り上げて調査やベンチマーク活動を 2005 年 3月まで実施した。
•

チップ内の温度差が信頼性やタイミング設計に与えるインパクトの調査•

I/O 同時動作による電源ノイズの特性、解析モデルの調査•

配線寄生素子抽出（LPE：Layout Parasitic/Parameter Extraction）ツールの精度評価用ベンチ
マーク標準データ作成と要求精度の調査

これら 3 つのテーマを集中的に検討するために 3 つのタスクグループを設置し、2004 年度はそれぞれ次のような活動を行った。
•

オンチップ・サーマル・タスクグループ（On-Chip Thermal Effect Task Group: OCTE-TG）
SOC におけるオンチップ熱分布のシミュレーションを行い、次の調査を行った。1) 熱
勾配がチップ性能（エレクトロマイグレーション、クロックスキューなど）に与える影響の調査。2) その影響の緩和手法についての具体的方法の調査。3) 温度依存性の強いリーク電流が熱勾配に与える影響の調査。

•

電源ノイズ・タスクグループ（Design for Power Integrity Task Group: DPI-TG）
IO 系電源ノイズの感度解析を実施し次の調査を行った。1) どのパラメータの影響が大きいのかを特定し設計指針を導出。2) SSO 解析に必要最小限な簡易モデルを調査。3) ジッ
ターなどの設計制約から SSO ノイズを制御するパラメータの制約に落とし込む手法の調査。

•

インターコネクト・モデリング・タスクグループ（InterConnect Modeling Task Group:
ICM-TG）－21－

LPE ツールにおける次のようなモデリングの精度評価基準を作成した。1) 配線密度を均一化し、平坦性を向上させるためのダミーフィルパターン挿入に対する配線容量モデリ
ング。2) CMP プロセスにおいて平坦化を阻害する要因となる、ディッシング、エロージョ
ン、リセスによる配線断面形状モデリングと配線抵抗への影響。
これらの活動で得られた成果は、次のような形態により無償で一般に公開する。
•

アニュアルレポート•

JEITA のホームページ•

関連学会の研究会・カンファレンスで発表や論文誌投稿

成果の詳細は本アニュアルレポートの付録に掲載した。また、次のような学会発表を行った。
［1］ 「フロアプランにおけるオンチップ熱ばらつきの解析と対策」、情報処理学会 DA シンポジ
ウム 2004, 2004 年 7 月.
［2］ 「遅延計算およびシグナルインテグリティを考慮した配線寄生容量抽出精度評価」、情報処
理学会 DA シンポジウム 2004, 2004 年 7 月.
［3］ "On-chip thermal gradient analysis and temperature flattening for SoC design", ASP-DAC2005,
2005 年 1 月.
［4］ 「ジッタ制約を考慮した IO 同時動作設計ルールの提案」、第 18 回 回路とシステム軽井沢
ワークショップ、2005 年 4 月.
2.1.3

関連機関の動向

米国の非営利標準化法人 SI2（http://www.si2.org/）は、IEEE1481 の DPCS（Delay and Power
Calculation System）及び DCL を拡張した、OLA（Open Library API）や寄生素子抽出用プロセスパ
ラメータの標準セット（SIPPs: Standard Interconnect Performance Parameters）等、標準化の推進と普及に取り組んでいる。また、OVI（Open Verilog International）と VI（VHDL International）が合併して発足した Accellera（http://www.accllera.org/）では、従来の Verilog や VHDL に加え、上記
DPCS や EDA ライブラリの標準 ALF の IEEE 標準化作業もサポートしている。
一方日本では、あすかプロジェクトが発足し、半導体最先端技術の「壁」を産官学で共同して克服する体制ができている。具体的には、90nm テクノロジー・ノードにおける、システム・オン・
チップ設計技術、デバイス・プロセス技術の共同開発が進められている。その実行組織のひとつである半導体理工学研究センターSTARC（http://www.starc.or.jp/）では、SoC 設計技術開発等、先導開発が行われている。

－22－

（4） 参加メンバー
主

査

蜂屋

孝太郎

NEC エレクトロニクス㈱副 主 査

金 本 俊 幾㈱ルネサステクノロジ

委

岡

宏 規

NTT アドバンステクノロジ㈱

同

阿久津

滋聖

沖電気工業㈱

同

石 川

博

同

中林

太美世

同

小 野 信 任㈱ジーダット・イノベーション

同

太 田 敏 行㈱ジーダット・イノベーション

同室 本

日本ケイデンス・デザイン・システムズ社

同

小 林 宏 行日本シノプシス㈱同

奥 村 隆 昌富士通 VLSI㈱同一 宮 敬 弘松下電器産業㈱同

佐 藤 高 史㈱ルネサステクノロジ

同

市 宮 淳 次㈱リコー

増 田 弘 生㈱半導体理工学研究センター

橋 本 昌 宜

大阪大学

員

客

員
同

栄

シーケンスデザイン㈱
シャープ㈱

－23－

2.2

標準化小委員会

2.2.1

標準化小委員会（1） 発足の背景とミッション
JEITA/EDA 技術専門委員会は標準化活動に関しては 1990 年の EIAJ/EDIF 研究委員会設立に始まり、当初は EDA に関するグローバルな重要課題に対して日本の業界を代表する唯一の機関として、特に設計記述言語の仕様標準化とその啓蒙等に多大な貢献を果たしてきた。近年は活動の中心が設計記述言語の普及定着と環境変化に応じて、先端的設計技術に関する調査･研究等にシフトしてきている。
システム設計メソドロジの革新が進展する中で、標準化は依然として重要なテーマである。
標準化関連の活動をより明確に位置づけるため、2000 年 11 月に本小委員会が設立された。
世界的にみれば EDA 関連の標準は IEC（International Electrotechnical Commission）と IEEE
（The Institute of Electrical and Electronics Engineers）で議論、制定されてきた。IEC ではデザ
インオートメーションを議論する TC（Technical Committee）93、IEEE はコンピュータソサエ
ティの DASC（Design Automation Standards Committee）と SA（Standards Association）である。
これまでは IEEE で定められた標準を IEC でも追認するものも多かった。2003 年より議論はIEEE の DASC/SA のワーキンググループでも、標準の制定は IEC と IEEE で同時にできるよ
うになった（Dual Logo）。
国内では IEC の対応機関は電子情報通信学会である。TC 毎に国内委員会があり、電子情報通信学会や JEITA に組織化されている。TC93 とハードウェア設計記述言語関連のワーキンググループ(WG2)の国内委員会は電子情報通信学会にある。
本小委員会は IEC/TC93/WG2 国内委員会を兼ねて活動するという協調体制を 2002 年度に確立した（図参照）。その結果、標準化小委員会の委員が IEC/TC93/WG2 の各種標準化提案を直接審議することができるようになった。

－24－

標準化小委員会と他の標準化組織との関係
2003 年度には、SystemC および SystemVerilog の標準化を業界として検討・推進する目的で、それぞれタスクグループを発足させた。SystemC は、ますます重要性が認識されているシステムレベルの設計言語のひとつであり、SystemVerilog は IEEE1364（VerilogHDL）の後継・検証技術の拡張である。両タスクグループも、日本の標準化組織として、海外の関連団体と連携し、言語仕様の専門的な技術検討と改善提案を通じて、標準化へ貢献すること目指して活動を開始した。
本小委員会のミッションは 2002 年度作成の内規では以下のように定義した。
「本小委員会は EDA および関連技術の標準化に関して、・ 内外の動向を調査、検討し、・ 技術および関連業界の発展に質する提案の必要性を模索し、・ 必要かつ可能な場合には、関係機関に対して提案を行い、・ 内外の標準化関連機関との連携・協調・協力を推進し、・ 特に、デザインオートメーション／設計記述言語（TC93/WG2）WG の活動を支援し、・ また広報活動を行う。」（2） 2004 年度標準化小委員会メンバー（2005 年 2 月現在。敬称略）
主査

岡 村 芳 雄㈱ルネサステクノロジ

副 主 査

小 島

智

メンター・グラフィックス・ジャパン㈱

委

灘 岡

満

沖電気工業㈱

員

－25－

同

樋 渡

同

藤 波 義 忠NEC エレクトロニクス㈱同

箱 田 俊 幸三洋電機㈱同齋 藤 茂 美ソニー㈱同園 田 雅 彦

ローム㈱

同

林

シャープ㈱

同

相 京

同

山 口 聖 司松下電器産業㈱河原林

政道

NEC Electronics America, Inc.

同間 佐 五 郎㈱半導体理工学研究センター

同長 谷 川 隆

富士通㈱

同

浜口

松下電器産業㈱同

明 石 貴 昭日本シノプシス㈱同後 藤 謙 治日本ケイデンス・デザイン・システムズ社

同

星 野 民 夫㈱アプリスター同

古 井 芳 春

ソニーセミコンダクタ九州㈱同後 藤 和 永NEC エレクトロニクス㈱

同

石河

久美子

富士通マイクロソリューションズ㈱

同

蜂屋

孝太郎

NEC エレクトロニクス㈱

特別委員

客

員
同

有

正 樹
隆

加寿美

㈱東芝

富士通㈱

今 井 正 治大阪大学

神 戸 尚 志近畿大学（3） 2004 年度活動
2004 年度には、IEEE の標準化団体のひとつである IEEE-SA の正式メンバとなり、SystemC
タスクグループおよび SystemVerilog タスクグループでは言語仕様案に関して国内の意見をまとめて提案するなど活動を本格化させた。また IEC/TC93 の国際会議に出席し JEITA、EDA
技術専門委員会、標準化小委員会の活動状況を紹介した。更に 2005 年 1 月 26 日、27 日にはSystemVerilog,SystemC 標準化 WG である IEEE P1800,P1666 会議を横浜で開催、1 月 27 日には EDSFair と併設したシテスム・デザイン・フォーラム 2005 で SystemVerilog,SystemC のユー
ザフォーラムを主催した。
2.2.2

IEEE/DASC（電気電子学会／設計自動化標準委員会）IEEE-SA（1） 活動の概要
IEEE は米国に本部を置く電気、電子、情報、などの国際的な学会である。また、この分野の標準化活動を長年にわたり、しかも広範囲に実施している。DASC、SA は IEEE の下部組織として、エレクトロニクス産業における設計自動化関連の標準化活動を行っている。
活動の中心は、標準設計記述言語（HDL:Hardware Description Language）の VHDL と Verilog
HDL に関連する設計と検証であり、タイミング情報、論理合成、算術関数とテストの標準化－26－に注力している。これら設計言語に関連して、

システムレベルまで適用範囲を拡大して、

Analog Mixed Signal、ソフトウェアとハードウェア協調設計等の拡張の標準化を検討している。
最近は SystemC や SystemVerilog など高位設計技術言語や設計と検証を統合した記述言語の標準化作業が本格化している。
（2） JEITA/EDA-TC との関連
これまでは EDA 技術専門委員会は IEEE/DASC のメンバーとして関連する WG に参加し、標準化案に日本の意見を反映してきた。2004 年 12 月には IEEE-SA の正式メンバーにもなり、IEEE の標準化活動にドラフトレビュー、標準化案の改善の提案、投票を通じて積極的に参加している。
（3） 今までの成果と現在の状況①

今までの成果DASC/SA ではこれまでに以下の標準化作業を行っており、そのうちのいくつかは、IEC でも標準として承認されている。
1)

VHDL（Std-1076）

2)

VHDL Analog Extensions（Std-1076.1）

3)

VHDL Math Package（Std-1076.2）

4)

VHDL Synthesis Package（Std-1076.3）

5)

VHDL Timing（VITAL）（Std-1076.4）

6)

Verilog HDL（Std-1364）

7)

MVL-9（Std-1164）

8)

Waveform and Vector Exchange（WAVES）（Std-1029.1）

9)

The RTL Synthesis Interoperability Standard（Std-1076.6）

10) The Delay and Power Calculation Standard（Std-1481）
11) The Open Model Fundations Standard（Std-1499）
2004 年度は SystemC,SystemVerolog が IEEE の標準化プロジェクトとしてそれぞれ P1666,P1800
としてスタートした。
②

現在の状況

2005 年 2 月現在の DASC および SA とその傘下の Working Group と Study Group は以下のとおり。
•

P1076 Standard VHDL Language Reference Manual（VASG）°

VHDL-200x: the next revision°

Issues Screening and Analysis Committee（ISAC）°

VHDL Programming Language Interface Task Force（VHPI）•

P1076.1 Standard VHDL Analog and Mixed-Signal Extensions（VHDL-AMS）•

P1076.1.1 Standard VHDL Analog and Mixed-Signal Extensions - Packages for Multiple Energy
Domain Support（StdPkgs）•

P1076.4 Standard VITAL ASIC（Application Specific Integrated Circuit)Modeling Specification（VITAL）•

P1076.6 Standard for VHDL Register Transfer Level（RTL）Synthesis（SIWG）

－27－

•

P1364.1 Standard for Verilog Register Transfer Level Synthesis（VLOG-Synth）•

P1481 Standard for Integrated Circuit（IC）Open Library Architecture（OLA）（IEEE1481R）•

P1499 Standard Interface for Hardware Description Models of Electronic Components（OMF）•

P1603 Standard for an Advanced Library Format（ALF）Describing Integrated Circuit（IC）
Technology, Cells, and Blocks（ALF）•

P1647 Standard for the Functional Verification Language 'e'（eWG）•

P1666 Standard System C Language Reference Manual（systemc）［cosponsored with IEEE-SA
CAG］•

SystemVerilog Working Group°

P1800 SystemVerilog: Unified Hardware Design, Specification and Verification
Language（SV-IEEE1800）［cosponsored with IEEE-SA CAG］°•

P1364 Standard for Verilog Hardware Description Language（IEEEVerilog）

P1850 Standard for PSL: Property Specification Language（IEEE-1850）［cosponsored with
IEEE-SA CAG］

2.2.3

IEC/TC93（国際電気標準会議／デザインオートメーション）（1） 活動の概要
IEC は 1906 年に設立された歴史のある国際標準化機関であるが、設計自動化を取り扱う
IEC/TC93 は 1992 年に設立された。TC93 の全体会議は毎年開催されており、スイス、英、仏、
米、デンマーク、日、英、米、独、伊と開催されてきた。最近では 2002 年 10 月に中国･北京
市、2003 年 11 月・2004 年 10 月は米国・Piscataway 市で開催され、各ワーキンググループ（WG）
も同時開催されている。
（2） TC93 の組織と参加国
2003 年 3 月現在 IEC の Web サイト（www.iec.ch）によれば､25 カ国が TC93 のメンバーとなっている。IEC のメンバー資格には、P（Participating）と O（Observer）の二種類があるが、P メンバーは 8 カ国、O メンバーが 16 カ国である。P メンバーとしては、日本、中国、ロシ
ア、スペイン、フィンランド、イギリス、米国、チェコが登録されており、O メンバーとして、フランス、オーストラリア、イタリア、ベルギー、オランダ、シンガポール、エジプト、
スウェーデン、ウクライナ、ハンガリ、インド、アイルランド、デンマーク、ドイツ、韓国、
セルビア・モンテネグロが登録されている。
（3） TC93 の組織とワーキンググループ（WG）
TC93 は 7 つの WG/JWG から構成されている。特に、WG2、WG3、WG6、および WG7 は日本から提案も含め積極的な貢献をしてきた。
WG1：モデルのハーモナイゼーション：（a）STEP Electrical（ISO 規格）と EDA 標準の整合性の検討、（b）EDIF と AP-210 との整合性の検討

WG2： ハードウェア設計記述言語：（a）VHDL 言語仕様、Verilog HDL の整合性等の検討、システム記述言語（SLDL）も議題に取り上げられてきた。（b）IC delay&power
calculation system の検討。日本からの提案 ALR 標準化;IS（国際規格）化完。現在－28－

は SystemC,SystemVerilog が中心。
WG3

： 設計データ交換表現、（実態として休眠状態）

JWG11 ： WG3 と TC52（IPC 規格）との合同 WG、PCB 関連規格の整合性の検討
WG5：標準仕様相互協調の検証･認可技術

WG6：再利用可能部品ライブラリ、日･米･欧の各プロジェクト間の仕様整合と連携の検討、日本からは JEITA/ECALS プロジェクトの成果を提案している。IBIS も話題に取り上げられている。最近はマテリアルデクラレーション（MD）に関する規格案が議論の中心となっている。

WG7： システムテスト記述言語、ATLAS 言語と他言語の連携仕様の検討。日本からはデジタルシステムへの適用に関する提案をしている。

（4） TC93 国内委員会と主要メンバー（2005 年 2 月現在。敬称略）
・TC93 国際会議
議

長：唐津

治夢（SRI インターナショナル）

・国内専門委員会
委員長：高木幹雄（芝浦工業大学）

幹

事：神戸

尚志（近畿大学）*

委員：岡村芳雄（ルネサステクノロジ）*、柴田明一（JPCA）、高橋満（PartsWay）

・WG2 ：（ハードウェア設計記述言語）
主査：岡村芳雄（ルネサステクノロジ）*

国際コ・コンベナー、副主査：小島
委

員：長谷川

智(メンター) *隆（富士通）*、浜口加寿美（松下）*・WG3 ：(設計データ交換表現)
主査：神戸尚志（シャープ）*・WG6 ：（再利用可能部品ライブラリ）
主査：森高橋啓（NEC、国際コ・コンベナー）

満（PartsWay、国際コ・コンベナー）

・WG7 ：（システムテスト記述言語）
主査：山下寛巳（ワイマックス）

委員：唐津治夢（SRI インターナショナル、国際コ・コンベナー）*印は EDA 技術専門委員会からの参加者（5） Piscataway TC93 国際会議の報告
2004 年の国際会議は 10 月に米国ニュージャージー州 Piscataway 市で開催され、総勢 16 名、日本からは 8 名が出席した。前議長任期満了に伴い後任の推薦を求められ、本年 10 月から日
本推薦の唐津治夢氏が議長に就任したことにより昨年度の幹事国、本年の議長と人事が落着し、TC93 への P メンバー国増加、エキスパート確保、活動活性化が最重要課題となった。本年は、参加国が 2 カ国と過去最小であるが、日本からの参加は議長を含め 8 名と最多、昨年
より 2 名増加し、再活性化への意欲が高まった。特に韓国が P メンバー参加に積極姿勢であることが報告され（本年は手続きが間に合わず不参加）、今後の発展につなげることが課題である。

－29－

WG2 では以下の審議、報告があった。
・メンバリスト更新（英 1、米 6、日 5、中 2、独 1、フィンランド 1、IEEE2）
・2003 年度 TC93/WG2 議事録承認
・2003 年度 活動内容まとめ
昨年来試験的に取り入れている IEC と IEEE のダブルロゴ方式は、着実に成果を挙げており 4 件が最終国際規格案（FDIS : Final Draft International Standard）を通過した。ALF が手続き
中・標準化状況の確認①

SystemVerilog（P1800）
P1800WG にて標準化案まとめ中、2005 年末までに IEEE での承認を目指す②

SystemC（P1666）
P1666WG の設置が 11/中旬に承認予定。2005 年末までに IEEE での承認を目指す。

・Dual Logo 関連①

投票にかかる時間が IEC（5 ケ月）は IEEE（2 ケ月）と比べて長い②

レビュー時間も IEC は IEEE と比べて時間がかかり過ぎる③

レビュー中の案の改訂は、IEC は時間のかかる各回のレビュー毎に行われレビュー中に随時改訂が行われる IEEE と比べて時間がかかり過ぎるなど Dual Logo に関わる審議プ
ロセスの問題点が指摘、議論され全体の問題として継続検討となった。
・コンソーシアムの活動状況紹介
JEITA/EDA-TCJEITA の新組織、EDA-TC、標準化小委員会、SyswemC/SystemVerilogTG①の状況を説明②

Accellera の状況 設立経緯、ミッション、メンバー、成果（SDF, VITAL,ALF）、現在の状況（SystemVerilog, PSL, OVL, OK）など
・今後の開催予定
2005/1 日本、2005/3 DATE、2005/6 DAC、2005/9 日本（TC93 と同時開催）
WG3 は活動が停滞し懸案となっていたが John Messina 氏を新コンビナーとし、ワークス－30－

コープを見直して新 WG とすることとした。93/204/NP で提案された、環境を意識したマテ
リアルデクラレーション（MD）に関する規格案は、関連する領域も広く、また意識すべき立場、見識も相当多角的な配慮を必要とする広範な活動を目指すべきであるとの議論が行われた。
各 WG とも、XML を用いた記述方式を取り入れて、現在のコンピュータ技術への馴染みの良さを図ろうとする動きが目立つ。こうした流れは記述されるデータの種類のいかんを問わず、類似のハンドラー、アクセルルーチンの利用を可能とし、規格の処理系を普及させるた
めにも、合理性にかなっていると見える。ただし、従来の処理系・規格が深く浸透している領域では、現場の順応にはむしろ時間を必要とする可能性が高い。関連団体活動報告として
米国からは、Accellera, IEEE

SA, DASC, IPC などが中心であった。

次年度開催国として日本が立候補し、2005 年 9 月 5 日の週を提案承認された。奈良を中心に準備中である。
（6） 最近の IEC 規格投票について
2004 年度は下記 4 件の IEEE との Dual Logo の FDIS に賛成投票し成立した。
・ 93/194/FDIS IEC 61691-6: VITAL ASIC (Application Specific Integrated Circuit) ModelingSpecification (IEEE Std 1076.4-2000)
・ 93/193/FDISIEC 61691-5 : VHDL Language Reference Manual (IEEE Std 1076 -2002)

・ 93/192/FDISIEC 61691-4 : Verilog Hardware Description Language (IEEE Std 1364-2001)

・ 93/191/FDISIEC 61523-3: Standard Delay Format (SDF) for the Electronic Design Process(IEEE Std 1497-2001)
さらに下記 3 件の IEEE との Dual Logo の FDIS に賛成投票した。
・ 93/212/FDIS(IEC 62050 Ed 1.0) : Standard for VHDL Register Transfer Level (RTL) Synthesis(IEEEStd 1076.6)
・ 93/213/FDIS(IEC 62142 Ed 1.0) : Standard for Verilog Register Transfer Level Synthesis (IEEE
Std1364.1)
・ 93/215/FDIS(IEC 62265 Ed 1.0) : Standard for an Advanced Library Format (ALF) Describing
Integrated Circuit (IC) Technology, Cells, and Blocks (IEEE Std 1603)
2.2.4

Accellera（設計記述言語の標準化機関）（1） 活動の概要
設計生産性を改善するには、世界標準とオープンインタフェースに基づいた設計方法論が重要である。Accellera は、Open Verilog International（OVI）と VHDL International（VI）を統合して 2000 年に設立された。設計記述言語を中心に新しい標準の認定、標準の開発およびこれに基づいた新しい設計方法論の普及促進を行っている。
メンバーは、半導体メーカ、システムメーカーと EDA ベンダーから広く参加しており、ハードウェア記述に留まらずシステム記述までを包含する設計記述言語を検討している。
（2） 現在の活動状況
Technical Committee を 設 置 し 、 設 計 記 述 言 語 の 開 発 と 策 定 を 行 っ て い る 。 Technical－31－

Committee は、専門的に検討を進める SubCommittee を下部組織として持つ。また、Accellera
で認定した標準は、国際標準として IEEE に提案することが慣例になっており、関連の深い
IEEE の Working Group や他の標準団体を支援している。
•

Accellera Technical Committees

Committee Chair

Formal Verification Technical Committee (PSL)

Harry Foster
Jasper Design Automation•

Harmony Technical Committee

Wolfgang Roething, NEC•Interface Technical Committee

Brian Bailey, Mentor•

Rosetta

Perry Alexander, Univ. of Kansas•

SystemVerilog Technical Committee

Vassilios Gerousis, Infineon•

Open Verification Library Committee

Brian Bullis, Cisco•

Verilog AMS Technical Committee

Sri Chandrasekaran, Motorola•

OpenKit Initiative Technical Committee

Nick English

Accellera の本年度の成果は、Accellera 標準を承認したことであり、- Property Specification
Language (PSL) 1.1, - Verilog-AMS 2.2 のふたつがある。また、Accellera 標準を IEEE 標準にするために IEEE-SA に提案したことである。SystemVerilog 3.1a は、今後 P1800 で標準のプロセ
スに乗ることになる。
標準化小委員会は、Associate Member として Accellera に参画しており、継続的に標準活動への参加と情報交換を行っている。本年度は、Accellera の会長他

キーパーソンを招き 2005

年 1 月横浜で技術情報交換を目的とした技術会議を主催した。
（3） メンバー会社
メンバーは、半導体メーカ、システムメーカーと EDA ベンダーが中心となり参加している。
EDA 技術専門委員会は、2001 年 4 月から Associate メンバになった。メンバーリストを以下に示す。
Accellera Member List
Corporate Members•

ARM Ltd.

•

Artisan Components•

Cadence Design Systems•

Freescale Semiconductor•

IBM Haifa Research Lab•

Intel Corp.

•

Magma Design Automation•

Mentor Graphics•

National Semiconductor

•

NEC

－32－

•

Novas

•

NVIDIA•

Real Intent•

Sun Microsystems•

Synopsys Inc.

Associate Members•

Aldec Inc.

•

Bluespec, Inc.

•

JEITA

•

Silvaco•ST Microelectronics•

TNI-Valiosys•

Toshiba

2.2.5

SystemC タスクグループ（1） 背景ハードウェア記述言語によるシステム LSI の設計は、VHDL（IEEE 1076）や Verilog-HDL（IEEE 1364）の標準化への JEITA（旧 EIAJ）の貢献とともに広く普及して、産業界で活用されている。一方、半導体の微細化技術は開発がさらに加速され、既に 1000 万ゲート規模のLSI が開発されるに至り、さらに抽象度の高いレベルからの設計が必須となってきている。
1990 年代半ばより複数のシステムレベル設計言語の提案が行われ、標準化推進団体が結成されたものもあった。この中で、C++言語を基本とする SystemC は広く半導体メーカ、システ
ムメーカ、EDA ベンダーの賛同を得て、Open SystemC Initiative（OSCI）が結成され、標準化のための言語仕様の策定と整備が進められてきた。
システムレベル設計言語としての要件を備えた SystemC V2.0 のリファレンスシミュレータ
がまず 2001 年 10 月にリリースされ、その後 2003 年 5 月に言語参照マニュアル（Language
Reference Manual, 以下 LRM）が一般公開された。
この LRM が 2004 年 11 月に OSCI より IEEEに移管され、IEEE P1666 として正式な標準化活動がスタートしている。それと並行して OSCIにて開発されていた SystemC V2.1 の言語拡張仕様を追加した上で、2005 年度中に標準化を終える見込みである。
（2） 目的
上記のような状況の中で、SystemC は SoC（System on Chip）の開発のためのシステムレベ
ル記述言語のひとつとして既に設計や検証に幅広く使われるようになり、欠くことのできな
い言語となってきている。設計言語は設計の基本となるもので、この標準化策定に早くから関わることは、産業界にとって次世代の設計手法を構築する上で非常に重要なことである。
本タスクグループは 2003 年 10 月に設置され、日本国内における唯一の SystemC の標準化関連組織として、IEEE P1666 で進められる SystemC 標準作業に対して日本の産業界として意－33－

見を述べ、国内事情・要求事項を取り込んだ形で国際標準化に貢献していく。また、SystemCに関連した調査結果をアニュアルレポートやユーザフォーラム等で積極的に情報発信を行う
ことで、SystemC を利用した設計手法の国内普及を図り、ひいては日本の産業界の国際競争力を高めることを目指す。
（3） 活動内容
本タスクグループは、次の 3 つの項目を柱として活動する。
①•

SystemC 標準化活動
IEEE P1666 のメンバーとなり、SystemC 言語標準化活動に参画する。具体的には、言語仕様のレビューを行い、追加・修正が必要な点を指摘しフィードバックする。2005 年度
中の標準化をめざし貢献する。
SystemC 技術調査②•

SystemC 関連の各種学会、セミナーに参加し、あるいは論文等の分析を行い、世界各国
における SystemC の利用状況や設計フローの動向を調査する。

•

SystemC の合成サブセットやトランザクションレベルモデリング、及び検証ライブラリといった拡張言語仕様について調査し、標準化の検討を行う。

•

他国では類を見ない、同一組織内に SystemC と SystemVerilog のタスクグループが存在し、共同で技術調査・検討・標準化を進めることが可能であるため、両者を連携したフローの検討や、連携のための技術的課題の先行抽出等を行う。
SystemC 普及活動③•

EDSFair に併設したシステムデザインフォーラムの 1 プログラムとして SystemC ユーザ
フォーラムを開催し、SystemC に関連した情報や適用事例の発表の場と位置付け、積極的に情報発信を行い SystemC を利用した設計の普及をはかる。

（4） これまでの成果
2003 年 10 月に発足した後、これまでに次のような成果をあげた。
SystemC 標準化活動①•

OSCI より 2003 年 5 月に一般公開された LRM についてレビューを行い、問題点を 62 件
抽出し（うち 46 件については 2003 年度の活動報告書に一覧を記載）、IEEE 並びに OSCIに報告した。

•

2004 年 12 月にリリースされた IEEE 版の LRM（Draft）をレビューし、上述の 62 件の問題点のうち 34 件が改善されていることを確認した。また 16 件については LRM から削除された等で問題がなくなった。また新たに 31 件の問題点が抽出されたため、残る 12 件と合わせて 43 件の問題点を IEEE に報告した。
¾

詳細については、4．添付資料（4.2 SystemC タスクグループ 2004 年度活動報告）に記載。

•

JEITA EDA 技術専門委員会として IEEE-SA の会員となったため、IEEE P1666 ワーキンググループに投票権のあるメンバーとして参加した。IEEE P1666 の会議はこれまでに２回開催（2004 年 12 月と 2005 年 1 月）され、本タスクグループより毎回参加している。尚、2005 年１月の会議は JEITA EDA 技術専門委員会でホストを行った。

－34－

•

•

IEEE P1666 は現在次のメンバー会社（団体）が参加している。
¾

Cadence (Chair)¾

Calypto¾

MentorGraphics¾

Synopsys

¾

JEITA

¾

Jeda

IEEE P1666 配下に技術サブワーキンググループが設置され、本タスクグループの参加を登録した。この技術サブワーキンググループにて実質的な LRM の編集が行われる。
SystemC 技術調査②•

2003 年 11 月度に集中審議を行い、本タスクグループ参加各社の SystemC 利用状況について紹介しあい、業界内の現状ステータスについて理解を深めた。（2003 年度の活動報告書に記載）•

2004 年度には、過去 5 年間に一般に公開されている SystemC 関連の論文や発表資料等 50件の調査を行い、報告書を作成した。調査対象は、学会（DAC,DATE 等）、大学関係（Stanford、UCI 等）、SystemC ユーザグループ等における発表資料とした。
¾

調査結果の一覧とサマリについては、4．添付資料（4.2 SystemC タスクグループ 2004
年度活動報告）に記載。

SystemC 普及活動③•

2005 年 1 月 27 日に、EDSFair 併設のシステムデザインフォーラムのプログラムの 1 つとして SystemC ユーザフォーラム 2005 を主催した。（本ユーザフォーラムは、過去 4 回に渡り OSCI が主催してきたが、今回より JEITA EDA 技術専門委員会の主催としたものである。）•

フォーラムの内容としては、本タスクグループのメンバー各社より次の 4 つの講演を行っていただいた。
¾

政道氏（NEC Electronics America）：「SystemC の IEEE 標準化状況と最新情

河原林
報」

¾

高嶺

美夫氏（ルネサステクノロジ）：「短 TAT 性能評価プラットフォームとその応

用」

•

¾

塚本

泰隆氏（リコー）：「動作合成ツールを使った JPEG（DCT）回路の設計事例」¾

柿本勝氏（ソニー）：「動作合成の設計適用事例とその効果」

定員 200 名の会場に 250 名弱の聴講者が訪れ、立ち見が出るほどの盛況であり、SystemCに関する関心の高さがうかがわれた。また各講演の後に質問時間を設けたが、それぞれ
1～2 件の質問があり、活発な意見交換の場となった。

•

アンケート調査を実施した結果、次のようなコメントが寄せられた。次回以降開催時の参考としたい。
¾

会場が狭い。机が欲しい。休憩時間が短い。

－35－

¾

発表内容に重なりが多い。プレゼンと配布資料を合わせて欲しい。

¾

Accellera, OSCI, JEITA に求められる事として、セミナー・ワークショップの定期開催等を通じての日本語による情報発信。

•

また OSCI の厚意により前回及び前々回のアンケート調査結果をいただき、今回の調査結果と合わせて聴講者の動向について分析を行うことができた。大まかな傾向としては、
主な使用言語は Verilog HDL が相変わらず多数を占めるが、SystemC に関しては様子見の段階から(部分的)使用の段階へ移行しつつあるようだ。また、SystemC がより普及するた
めには、高位合成などのツールのさらなる整備が必要と思われる。
¾

詳細については、4．添付資料（4.2 SystemC タスクグループ 2004 年度活動報告）に記載。

（5） 参加メンバー
主

査

長谷川

隆

富士通㈱

副 主 査

後 藤 和 永NEC エレクトロニクス㈱委

清 水 靖 介沖電気工業㈱同

森 井 一 也三洋電機㈱同岡 田 和 久／山 田 晃 久

シャープ㈱

同

柿 本

ソニー㈱

同

龍 田 純 一／逢 坂 孝 司

日本ケイデンス・デザイン・システムズ社

同

中 野 淳 二日本シノプシス㈱同今 井 浩 史㈱東芝

同

竹 村 和 祥松下電器産業㈱同

中 村 和 秀メンター・グラフィックス・ジャパン㈱同

塚 本 泰 隆㈱リコー

同渡 邊 政 志㈱ルネサステクノロジ

同

河原林政道

NEC Electronics America

今 井 正 治

大阪大学

員

客

員

勝

※
※

（計 15 名、※期中メンバー交代あり）
SystemC タスクグループ URL:
http://eda.ics.es.osaka-u.ac.jp/jeita/eda/member/std/SystemC/index.html
2.2.6

SystemVerilog タスクグループ（1） 背景SystemVerilog の元となった Verilog HDL（ハードウエア記述言語）は、特定ツールの独自言語として開発されたが、その後、OVI（Open Verilog International）による言語仕様公開を経て、1995 年に IEEE1364 として標準化承認された。その 5 年後、ディープサブミクロン対応の機能を盛り込まれ IEEE1364-2001 として改訂された。JEITA（旧 EIAJ）の EDA 技術専門委員会－36－

では、IEEE1364 の標準化作業が開始されると同時に Verilog HDL 標準化プロジェクトを設置
し、継続的に言語仕様の技術検討・国際標準化に貢献してきた。
その後、半導体の微細化技術はさらに加速し 1000 万ゲート規模の LSI が開発されるに至り、一般的に「論理設計工数の 7～8 割が機能検証に費やされているにも関わらず、6 割近い LSIが機能バグ等の問題によりリ･スピンしている」という報告もある（Collett International）。このような状況において、新しいテストベンチ記述、アサーション／プロパティ記述の必要性が高まり、2000 年以降にいくつかの検証用言語が実用化された。
SystemVerilog は、Verilog HDL に ①デザイン（RTL 設計）のための記述構文 ②検証用言語 を追加したものである。新たに検証用言語を持たせたことが大きな特徴であるが、デザインの面でも Verilog HDL に比べ記述量の削減や曖昧性の排除といったメリットがあり、設計品質の向上が期待できる。SystemVerilog の標準化は、SystemVerilogV3.1a が Accellera により制定され、現在、IEEE において IEEE P1800 として標準化が進められている。
（2） 目的上記の SystemVerilog 標準化において、日本の半導体産業界の要望に沿った形での言語標準化を進めることが、適用容易性を高め、設計品質向上・国際的な競争力確保といった結果につながる。本タスクグループでは、業界各社から参加したエキスパートにより SystemVerilogの技術的な検討を実施し国際標準化に貢献すること、SystemVerilog に関する最新情報の収集と情報発信を目的としている。また、日本国内において SystemVerilog 適用の普及推進にも積極的に取り組む。
（3） 活動内容①

グループの結成と言語習得（2003 年度）
2003 年 10 月に、SystemVerilog 言語仕様の技術検討・標準化を推進するためのタスクグルー
プとして「SystemVerilog タスクグループ」を結成した。03 年度は、全メンバ－が詳細な言語
仕様を習得する期間と設定し、内部で言語セミナーを実施するとともに、SystemVerilog の代
表的な言語仕様を説明する資料を作成した。

②

国際的な情報収集・標準化組織との連携開始
2004 年 3 月に、米国で開催された国際学会 DVCon（Design & Verification Conference）にメンバを派遣し、最新技術の情報収集を実施した。また Accellera/SystemVerilog 会議に本タスクグループの主査と副主査が参加し JEITA での活動内容を紹介するとともに今後の連携についてお互いの意識をあわせた。

③

言語仕様検討と IssueReport の提出
SystemVerilog 言語仕様検討において、より議論を深めるため以下のように、「デザイン」と「検証」の 2 つのサブタスクグループにわかれ、専門的な技術ディスカッションを重ねた。
・SV-DSTG（SV Design Sub TG）
・SV-VSTG（SV Verification Sub TG）
2004 年 8 月に、改善提案を含む 32 件の IssueReport をまとめ、Accellera と IEEE に提出した。本案件は、IEEE P1800-WG の審議対象として DB に登録され、現在審議がなされている。
この IEEE P1800-WG Errata 提出案件とその状況については添付資料 4.3 の SV-TG2 に最新情－37－報を示す。
④

IEEE-SA と IEEE P1800 投票グループへの登録
上記の提案を有効にするため、また、今後の標準化活動においての発言権・投票権を得る
ために、標準化小委員会を IEEE の標準化機関である IEEE-SA メンバに登録した。そして、05 年 1 月に本タスクグループは IEEE P1800 の投票グループのメンバになった。

⑤

定例会議と IEEE P1800-WG 合同会議
今年度は、5 月、6 月、7 月、9 月、11 月、1 月、3 月に計 7 回の定例会議を開催した。1 月の会議は、IEEE P1800 との合同会議として日本で開催した。本タスクグループメンバと IEEE
P1800-WG のキーパーソンが直接議論を行う貴重な機会となった。この合同会議では、EDA
技術専門委員会傘下の標準化小委員会の組織・ミッションや本タスクグループの活動内容について紹介し IEEE P1800-WG のメンバに JEITA の活動に対する理解を深めてもらった。また、P1800 メーリングリストへの参加や投票グループへの登録など、今後の標準化作業がより円滑になされるための環境整備も進み、非常に有意義な会議となった。議事全般に関しては、
IEEE P1800 の定例会議として進行したが、多くの情報を得ることが出来た。
これらの定例会議と合同会議以外に、12 月に半導体メーカ会社 5 社だけの打合せをもち、「各社 EDA ツールの SystemVerilog 言語サポート状況」の調査結果について議論した。

⑥

SystemVerilog ユーザフォーラムの開催
2005 年 1 月に、「システム・デザイン・フォーラム 2005」のカリキュラムのひとつとして初めての「SystemVerilog ユーザフォーラム」を開催した。このフォーラムでは、Accellera のChairman、IEEE P1800-WG の Chairman 代理からそれぞれの標準化状況の説明、また IEEE
P1800-WG のメンバの米設計コンサルティング会社より、米国での設計事例として、実用における SystemVerilog 利用メリットについて講演をして頂いた。
本タスクグループからは、SystemVerilog の特徴・利点を広く周知させるために、IEEE P1800のベースとなっている Accellera SystemVerilog3.1a の言語チュートリアルを実施した。本
チュートリアルでは、SystemVerilog の概要・構成を説明するだけでなく、SystemVerilog の普及をより一層促進するためには、より実践的な SystemVerilog の有効性を周知させることが必要と考え、「ユーザの立場からみた言語チュートリアル」との方針で作成した。「ユーザの立場」についてメンバ内で議論した結果、本チュートリアルで説明する構文を次の２つの観点で選定した。
A．機能的に有効と考えられる構文・ 記述の曖昧さの解消
・ 可読性,保守容易性,記述量の削減
・ EDA ツールの性能向上
B．標準言語として多くのツールでサポートされている構文
2004/12 末時点での EDA ツールサポート状況
・ 全ての分野で現在使える構文（Lint, Simulation, Synthesis, Equivalence Checker）
・ テストベンチとして現在使える構文－38－

（Simulation）
・ 早期にサポートを期待する構文
上記の基準から選定された 12 の構文に関して、できるだけサンプル記述を用いて、具体的に有効性を理解できるように配慮しつつ説明を実施した。
本チュートリアルのテキストは、添付資料 4.3 の SV-TG3 として掲載する。
⑦

SystemVerilog ユーザフォーラムのアンケート結果分析
以下、本フォーラムにおける受講者アンケートの結果について記す。

【満足度】
内容

予稿集

業務に役立つか満足、まあ満足

49.3％

48.4％

50.4％

不満、やや不満

9.9％

9.9％

8.6％

・全項目で「満足,まあ満足」が 50％前後であり、「不満，やや不満」を大きく上回っている。
・「不満，やや不満」が全て 10％以下であることより、受講者の満足度は高いと判断できる。
【個別の結果】
A) 今回 SystemVerilog ユーザフォーラムに参加された目的は？（複数回答可）
・ フォーラムへの参加目的は、SystemVerilog 技術調査と EDA および標準化動向調査で約81.7％と多く、導入検討は 12.7%にとどまっている。
B)

SystemVerilog での設計・検証環境構築について（複数回答可）
・ 設計／検証に使用中は、あわせて 4.5%であり、検討中がまだまだ多い。
・ 使用中、検討中ともに、設計と検証への適用は半々である。

C)B) で「適用中」または「検討中」と回答された方へ。SystemVerilog の使用目的は？（複数回答可）
・ 使用目的は、テストベンチ、アサーションとあわせると 63.7％と、システムモデリング、
RTL 記述の 36.3％を大きく上回った。設計言語よりも、検証言語としての期待が大きいと考えられる。

D) B) で「検討中」と回答された方へ。導入予定時期は？
・ 導入予定は、未定が 75.8%と多い。今後の動向を見てから導入を検討するということか。
E)B) で「必要ない」と回答された方へ。または「検討中」の方へ。
導入の障害となっている理由は何ですか？
・ 導入の障害となっているのは、対応ツールが少ないという意見が一番多い。言語の完成度が不十分とあわせると 40.3％である。設計/検証の環境整備の遅れが導入を妨げている
大きな要因と考えられる。
・ 少数であるが、効果がわからないという意見も出ている。今後も、ユーザフォーラムなどを通して SystemVerilog の有用性を訴えていかなければならない。

F)

SystemVerilog をより活用するために充実が必要なものは？（複数回答可）－39－

・ より充実が必要なもの、1～4 位までがツールに関するものである。このことからも環境整備が重要であることがわかる。
・ 5 位のコーディングスタイルガイドラインのニーズが意外と高い。
【総括】
ユーザフォーラム参加者の間では、SystemVerilog はまだ普及しているとはいえない。導入計
画も未定が多く、まだまだ様子を見ている感がある。これは、言語仕様がまだ Fix していない
ことと、EDA ツールが対応していないことが大きな要因であると推測できる。環境整備が進めば、一気に普及する可能性があると考えられる。また、アサーション、テストベンチといった検証言語としての期待が高く、設計言語と同じ言語で検証も行いたいというニーズの表れであると考えられる。
（4） 今後の活動計画
今後も、Accellera や IEEE P1800-WG と連携した標準化活動を展開し、言語仕様策定の議論や投票に参画する。定期的な合同会議開催あるいは Accelle, IEEE P1800-WG の定例会議に代表者を派遣するなど、継続的な情報交換を実施する。また、04 年度の技術検討の結果として提出した Issue Report の案件について継続的にフォローをする。他に、SystemVerilog に関する
技術情報を幅広く入手するため、国際学会への代表者参加や、SystemVerilog を利用した設計
フローや設計事例についての調査など情報収集に努める。
05 年度は、SystemVerilog の専門用語(英語)に対する標準的な和訳を決めることにより、国内業界での統一的な訳語利用を推進する。普及活動としては、SystemVerilog ユーザフォーラ
ムの第 2 回の開催を計画している。
また、今後、SystemC と SystemVerilog の連携した設計・検証フローの検討や技術的課題についての議論も開始する予定である。
（5） 関連機関の動向
2004 年 5 月に、Accellera による SystemVerilog V3.1a の言語仕様の定義が完了し、6 月にAccellera から IEEE にドネーションされた。同時に発足した IEEE P1800-WG により、このドラフトのレビュー・改定を重ねた。2005 年 3 月時点では IEEE P1800-WG により作成された
Draft4 のイニシャル投票が実施されている。本投票は、2005 年 5 月になる予定であり、9 月に IEEE 1800 として承認されるスケジュールで進んでいる。標準化のスケジュールについて
は、添付資料 4.3 の SV-TG1 に示す。

－40－

（6） 参加メンバー
主

査

浜口

加寿美

松下電器産業㈱副 主 査

明 石 貴 昭日本シノプシス㈱委

湯 井 丈 晴㈱沖ネットワークエルエスアイ

後 藤 謙 治日本ケイデンス・デザイン・システムズ社

土 屋 丈 彦㈱東芝

千 綿 幸 雄富士通㈱山 元

メンター・グラフィックス・ジャパン㈱

員
同

2.3

渉

高 嶺 美 夫㈱ルネサステクノロジ

中 谷 英 峰㈱図研

投資効率向上のための情報交換会

2.3.1

開催経緯

2002 年度、2003 年度と日本半導体ベンダ各社の EDA 環境関連の設計効率・投資効率といった指標の調査を実施してきた。目的は、EDA 発展のため、自社 EDA 環境投資あるいは EDA 環境改善の目標設定時のリファレンスデータを得るためである。
しかし、NDA 締結を行わない調査であったため、自社の業界内でのポジションがクリアになっても、どこをどのように改善すれば良いのかわかりにくい、具体アクションにつながりにくい、という課題があった。
そこで、改善に向けたアクション開始の一助にすべく、2004 年度に投資効率向上のための情報交換会を行うこととした。以下がその開催要領である。
2.3.2

開催要領

（1） 対象テーマ：インフラ
・EDA ツールやサーバの稼働率向上策・Linux 化推進策など

（2） 目的：投資効率の向上
・各社が取り得る具体アクションへのヒントを得る
・上記テーマに関しての EDA ベンダへの要求項目を取り纏める（3） 実施に向けた考え方：ギブ & テイク・（参加条件）自社での対象テーマに関しての工夫／EDA ベンダへの要求を発表すること（4） オープン性：参加社内でクローズ
・NDA：締結せず（5） 実施日：2004 年 9 月 3 日（金）午後
第一部：各社発表
第二部：EDA ベンダへの要求 取り纏め
（6） 参加メンバ：EDA 技術専門委員会幹事会メンバ ＋ 発表者（7） EDA ベンダへの要求：－41－

・9 月 17 日（金）の EDA 技術専門委員会にて、参加の EDA ベンダに伝達報告
情報交換会のテーマをインフラとしたのは、半導体ベンダ共通の課題である点、設計フロー構
築のような競争領域ではない点を考慮したためである。また、EDA 技術専門委員会には EDA ベ
ンダも委員として参加しているため、対象テーマとしたインフラに関する EDA ベンダへの要望も取りまとめ、EDA ベンダへの伝達も行うこととした。
2.3.3

開催結果

9 月 3 日に、NEC エレクトロニクス、沖電気工業、三洋電機、シャープ、ソニー、東芝、富士通、松下電器産業、ルネサステクノロジの参加を得て開催。以下を発表していただいた。
（1） インフラ系投資効率の向上に向けた各社の取り組み①

EDA ツールやサーバの稼働率向上策② Linux 化推進策

（2） 上記テーマに関しての EDA ベンダへの要求（1）のインフラ系投資効率の向上に向けた各社の取り組みに関しては、参加会社以外は非公開としたので、本レポートでの内容紹介は割愛するが、各社で採用している EDA ツールのライセン
ス本数最適化のための基準値の考え方が報告されるなど有意義であった。
（2）の EDA ベンダへの要望として挙げられた主なものを以下に記す。
キーワード

内容
Linux 早期サポート

OS 対応

OS バージョンアップとツールの対応を合わせること
OS のエンドオブサポート時期の延長

OS 対応情報開示

OS 動作検証結果開示

推奨マシン統一

EDA ベンダ間での推奨マシンの統一

ライセンスモデル多様化

ライセンスのユースモデルの多様化、多線化

対価根拠 明確化

保守費用の対価の内訳の具体化・明確化

ベンチマーク結果開示

各種 OS 間の EDA ツールの性能比較を公表

チェックポイントツール

チェックポイントツールへの対応、もしくはチェックポイント機

への対応

能の実装

ツールの

ツールのマルチスレッド化、かつグリッドシステム（特に LSF）

マルチスレッド化対応への対応

Flexlm 対応

Flexlm 最新機能の取り込み

ライセンスチェック
アウト最適化

利用終了段階でのライセンスの開放

品質向上

新規バージョンリリース前のベンダ QA の充実

日本語マニュアル充実

日本語マニュアル対応－42－

上記 EDA ベンダへの要望事項は、9 月 17 日開催の EDA 技術専門委員会にて EDA ベンダに説明した。
要望事項に対する EDA ベンダでの検討結果を報告してほしいとの意見が半導体ベンダ委員からあったが、委員会という公の場での回答は出来ない旨の意見が EDA ベンダ委員からあり、検討結果の報告は求めないこととした。

－43－

－44－

3.

関連イベント（主催／協賛）報告－45－

3． 関連イベント（主催／協賛）報告
3.1

Electronic Design and Solution Fair 2005（EDSFair2005）

Electronic Design and Solution Fair（以下 EDSFair） 2005 は、2005 年 1 月 27 日（木）～28 日（金）の 2 日間、横浜国際平和会議場（パシフィコ横浜 展示ホール）で開催された。
EDSFair は、1993 年以来、社団法人日本電子機械工業会（EIAJ、現：社団法人電子情報技術産業協会）が開催していた「EDA TechnoFair」と、FPGA/PLD ベンダー各社および大学関係者が組織して実施して来た「FPGA/PLD Design Conference＆Exhibit」を 2001 年に統合した展示会である。
この統合から 5 回目を迎えた EDSFair2005 では、さらに展示会としての幅を拡大するべく、EDA
技術はもとより、システム LSI や FPGA/PLD 等の先進デバイス技術、組込みプロセッサ開発環境と組み込み OS 等、さらに、IP や各種設計サービスの分野をも網羅包含する企画を推進したことなどにより、出展者数、小間数とも前回を上回り、盛況のうちに終了した。
なお、今回のキャッチコピーは“「最先端」が「進化」を加速させる。
”とし、先端技術の発想やテクノロジーがここに終結されているイメージを追及した。
3.1.1

EDSFair2005 の概要（1） 開催期間：2005 年 1 月 27 日（木）～28 日（金）（2） 場

所：パシフィコ横浜（展示ホール、アネックスホール）（3） 主

催：社団法人電子情報技術産業協会（JEITA）

協

力：Electronic Design Automation Consortium（EDAC）

後

援：経済産業省、アメリカ合衆国大使館、外国系半導体商社協会（DAFS）、横浜市

協

賛：社団法人
社団法人

運

電子情報通信学会（IEICE）、社団法人 情報処理学会（IPSJ）
日本プリント回路工業会（JPCA）

営：日本エレクトロニクスショー協会（4） 開催概況①

入場者数：11,153 名（前年 10,787 名）②

出展者数：119 社／336 小間（前年 105 社 306 小間）③

出展者セミナ－：121 セッション、延べ聴講者数 3,431 名④

スイートルーム：4 社⑤

ユニバーシティ・プラザ：19 ブース、16 大学 21 研究室⑥

キーノートスピーチ：聴講者数 286 名⑦

併催
第 12 回 FPGA/PLD Design Conference：10 セッション、聴講者数 591 名
・ユーザ・プレゼンテーション：12 プレゼンテーション、聴講者数 120 名・IP フリーマーケット in EDSFair：21 テーマ、27 日延べ聴講者数 91 名・有料聴講者特典パネルセッション：聴講者数 34 名⑧

同時開催
システム・デザイン・フォーラム 2005：6 セッション、聴講者数 983 名－47－

3.1.2

出展構成（1） ハードウェア・ソリューション
システム LSI、ASIC/ASSP、MPU/MCU/DSP、FPGA/PLD デバイス、その他（2） ハードウェア設計環境（EDA）①

LSI 設計関連ツール
システムレベル設計（RTL より高位）、論理設計（RTL～ネットリスト）論理検証、アナログ設計・検証ツール、IC レイアウトツール、IC レイアウト検証・解析 IC 信号解析②

PCB 設計関連ツール
回路図作成、PCB レイアウト、PCB 信号解析、部品検索／管理ツール③

統合設計（SiP）関連ツール（3） LSI テスト、計測器
LSI テスタ、デザインフォーテストツール、PCB テスタ、計測器（4） IP コア、マクロIP コア、セルライブラリ、メモリ（5） ソフトウェア・ソリューション
組込み OS、デバイスドライバ、ファームウェア／ミドルウェア（6） 組込みプロセッサ開発環境
リコンフィギャブルプロセッサ、ICE、デバッガ、マイコン CASE、コンパイラ／クロスコ
ンパイラ、シミュレータ、ハードウェア／ソフトウェア協調開発環境（7） 設計サービス関連
デザインセンタ・デザインサービス、設計コンサルティング、IP 流通サービス、その他（8） 設計プラットフォーム（9） システム管理ツール（10）PR 関連（出版物、その他）
3.1.3

開会式

1 月 27 日(木)午前 9 時 45 分より展示会場入口において開会式を執り行った。
開会式への登壇者は次のとおり。
ご祝辞･テープカット：経済産業省 商務情報政策局 情報通信機器課長 福田秀敬様
ご祝辞･テープカット：アメリカ合衆国大使館 上席商務官 ジョン・フレミング 様
ご祝辞･テープカット：横浜市経済局長 横山 悠様
主催者挨拶･テープカット：株式会社ルネサステクノロジ 代表取締役社長＆COO 伊藤

達

開会式終了後、登壇者および関係者による会場一巡が行われ、本年は下記のブースを訪問し、新技術･研究開発等の成果の説明をおこなった。
・㈱半導体理工学研究センター ・富士通㈱ ・ユニバーシティ･プラザ ・ガイオテクノロジー㈱・シンプリシティ㈱（以上、見学順）－48－

3.1.4

出展者一覧

出展会社名

小間数

出展会社名

小間数

アーム㈱

2

兼松エレクトロニクス㈱3㈱アイヴィス3㈱キー・ブリッジ

1

IPCORE TECHNOLOGIES

1

キャッツ㈱

1

Artlogic Inc.

･･･

㈱グラフイン1

アクテルジャパン㈱4

コーウェア㈱8

アジレント・テクノロジー㈱2Golden Gate Technology

1㈱アストロン1

サイバネットシステム㈱2㈱アプライド・シミュレーション・テクノロジ

1

サミット・デザイン・ジャパン㈱6㈱アプリスター

1

CQ 出版㈱1

アルティウム ジャパン㈱4シーケンスデザイン㈱2㈱アルティマ1㈱ジーダット6

アンソフト･ジャパン㈱1

SIERRA DESIGN AUTOMATION KK㈱礎デザインオートメーション

1㈱システム・ファブリケーション･テクノロジーズ

2

伊藤忠テクノサイエンス㈱9ジャスパー・デザイン・オートメーション・インク

2

サン・マイクロシステムズ㈱･･･Silicon Integration Initiative (Si2)1

日本ネットワーク・アプライアンス㈱･･･

シリコンソーシアム㈱

1

2

2

9

ステディデザイン㈱･･･

バインドキーテクノロジーズ･･･㈱デジアン・テクノロジー

･･･

ソニックス

･･･

テスト・リサーチ・ラボラトリーズ㈱･･･

チップビジョンデザインシステムズ･･･

SILICON DESIGN SYSTEMS, INC.

1

ターゲットコンパイラーテクノロジーズ･･･㈱シルバコ・ジャパン

9

サガンテック･･･

シンプリシティ㈱12

ピーディーエフソリューションズ

･･･

㈱図研

8

オライダス

･･･

StarCore LLC

1

ジャズセミコンダクター･･･

住商エレクトロニクス㈱3トライシーエヌ･･･

Averant Inc.

･･･㈱エー・イー・ティー・ジャパン

1

Carbon Design systems･･･㈱エスケーエレクトロニクス

2

Aprio Technologies･･･㈱エッチ・ディー・ラボ

4

FishTail Design Automation Inc.

･･･

NEC エレクトロニクス㈱10Pulsic Limited･･･

NTT アドバンステクノロジ㈱4Xpedion Design Systems, Inc.

･･･

LSI ロジック㈱6AmmoCore Technology, Inc.

･･･

㈱沖ネットワークエルエスアイ

2㈱ソリトンシステムズ

4

㈱ダイヘン

2

フォルテ・デザイン・システムズ㈱

2

･･･

富士通㈱

6

イノテック㈱CAST, Inc.

－49－

出展会社名

小間数

出展会社名

小間数

巧テクノロジー㈱1

プラットフォームコンピューティング㈱

1

立野電脳㈱

1

プロトタイピング・ジャパン㈱2

GIDEL 社･･･

VeriSilicon, Inc.

1

Catalyst 社･･･

ベリシティ・デザイン㈱8タナーリサーチジャパン㈱4マクニカネットワークス㈱1

ディー・クルー・テクノロジーズ㈱1

マグマ・デザイン・オートメーション㈱6

デナリソフトウエア㈱6

丸紅ソリューション㈱12Tenison EDA

1㈱ミッシュインターナショナル2

テンシリカ㈱1

三菱電機エンジニアリング㈱1㈱電波新聞社1

メイトリックス ワン㈱

2

TOOL㈱

2

東京エレクトロン デバイス㈱2

メンター・グラフィックス・ジャパン㈱25㈱東芝 セミコンダクター社

4

LIBRARY TECHNOLOGIES, INC

1

日経 BP 社1

ラティスセミコンダクター㈱1

日本システムウエア㈱1

リード・ビジネス・インフォメーション㈱

1

日本イヴ㈱

2

菱洋エレクトロ㈱2

日本ケイデンス･デザイン･システムズ社

20

㈱ロッキー

1

イノテック㈱･･･

日本シノプシス㈱30

日本セロックシカ㈱4日本テラ・システムズ㈱4日本トランス EDA㈱2日本ノーベル㈱1

ACE Associated Compiler Experts bv
ノバフロー㈱新日鉄ソリューションズ㈱･･･
4Novas Software, Inc.

･･･

Silicon Canvas, Inc.

･･･

㈱半導体理工学研究センター

10㈱先端 SoC 基盤技術開発･･･

福華先進微電子股份有限公司

1

－50－

･･･

合計 119 社／336 小間※会社名 50 音順／共同出展は文字下げ表記

3.1.5出展傾向

EDSFair2005 は、2004 年の後半からのＩＴ産業の景気回復に伴い、半導体世界市場も回復傾向となり、前回の開催規模（小間数）を約 10％増となった。この回復傾向は、2004 年の開催規模を大きく上回り、小間数においては、2003 年の規模をも上回る回復となりました。

3.1.6

出展者数

小間数

2005 年

119 社

336 小間2004 年

105 社

306 小間2003 年

99 社

320 小間

出展者セミナー

1 セッション 45 分間で、30～100 名の適正人数のお客様に向けて集中 PR が行える出展者セミ
ナールームを提供。11 会場・121 セッションで開催し盛況であった。総聴講者数：3,431 名（前年 116 セッション、総聴講者数 3,087 名）
3.1.7

ユニバーシティ・プラザ

産学の交流を促進するとともに大学機関による研究の成果を発表する場として、今回は 16 大学
21 研究室（19 ブース）が、設計技術に関する研究成果を実演により発表した。（前年 15 大学 20
研究室（19 ブース））■発表内容／研究室名・カスタム・プロセッサ設計環境 ASIP Meister
大阪大学 大学院 情報科学研究科 情報システム工学専攻 今井 正治 教授 研究室
・次世代情報家電・マルチメディア機器向け技術開発
大阪大学 大学院 情報科学研究科 情報システム工学専攻 尾上 孝雄 教授 研究室
・ユビキタスメディア応用低消費電力システム LSI
金沢大学 工学部 電気電子システム工学科 吉本 雅彦 教授 研究室
神戸大学 工学部 情報知能工学科

研究室

・システム LSI の高性能化、低消費エネルギー化設計技術に関する研究紹介
九州大学 システム LSI 研究センター 安浦 寛人 センター長 研究室
・システム LSI のテスト・診断技術
九州工業大学 情報工学部 電子情報工学科 梶原 誠司 教授 研究室
・リコンフィギャラブルシステム RICE と C 言語ベース設計環境
九州工業大学 情報工学部 知能情報工学科 佐藤 寿倫 助教授 研究室
九州産業大学 情報科学部 知能情報学科 有田 五次郎 教授 研究室
・LUT カスケードの設計システム
九州工業大学 情報工学部 電子情報工学科 笹尾 勤 教授 研究室
・リコンフィギャラブルシステム技術と FPGA 応用
熊本大学 工学部数理情報システム工学科 末吉 敏則 教授 研究室－51－

・リコンフィギャラブルシステムのバイオインフォマティクスへの応用
慶應義塾大学 理工学部 情報工学科 天野 英晴 教授 研究室
・デジタル LSI の電源系雑音評価技術と適用事例
神戸大学 工学部情報知能工学科 永田 真 助教授 研究室
・システムレベル設計・検証技術
東京大学 工学系研究科電子工学専攻 藤田 昌宏 教授 研究室
・東京大学大規模集積システム設計教育研究センターの活動報告紹介
東京大学 大規模集積システム設計教育研究センター 浅田 邦博 教授 研究室
・次世代モバイルインターネット端末の開発
東北大学 電気通信研究所 21 世紀情報通信研究開発センター
坪内 和夫 センター長、教授 研究室
・FPGA ボードでファミコン
長崎大学 工学部 情報システム工学科 小栗 清 教授 研究室
・組込みシステム向けシステムレベル設計環境
名古屋大学 大学院情報科学研究科 高田 広章 教授 研究室
・多層プリント配線基板設計支援システム MULTI-PRIDE
広島大学 大学院工学研究科 情報工学専攻 渡邉 敏正 教授 研究室
・小面積マルチポートメモリとそれを用いた高性能アーキテクチャの実現
広島市立大学 情報科学部 情報工学科 弘中 哲夫 助教授 研究室
・軽リソースで奥行き感を与える画像生成チップの開発 -基本構成とリソース割り当て福井大学 ベンチャー・ビジネス・ラボラトリー（西門 秀人、吉田 智、高澤 剛、福間 慎治、桜井 哲真）
・LUT カスケードの応用
明治大学 理工学部情報科学科 井口 幸洋 助教授 研究室
3.1.8

キーノートスピーチ（1）タイトル：「FPGA の将来とストラクチャード ASIC ビジネスのリスク」
新たなコア・シリコン時代の到来～（2）講師：アイサプライ・ジャパン株式会社 代表取締役社長 豊崎 禎久 氏

（3）日

時：1 月 27 日(木)午前 10 時 30 分～午前 11 時 30 分

（4）場

所：パシフィコ横浜 アネックスホール

（5）聴

講：無料

（6）聴講者数：286 名（前年 292 名）
いくつもの LSI が開発されている今日において、ASIC、FPGA、ASSP についての競合性などを中心に紹介し盛況であった。
3.1.9
(1) 日

第 12 回 FPGA/PLD Design Conference
時：1 月 27 日（木）・28 日（金）

－52－

（2）場

所：パシフィコ横浜 アネックスホール（3）聴 講 料：1 セッション受講券（1 回券）5,000 円
5 セッション受講券（回数券）15,000 円（4）聴講者数：10 セッション総入場者 591 名（前年 605 名）
FPGA/PLD Design Conference は、FPGA/PLD に関する最新技術、設計事例、ビジネスおよび将来動向を包括的に知る事ができるコンファレンスとして、特に今回は、様々な設計課題が影響しあうシステム設計において重要となるボーダレスな設計技術、量産デバイスとしての飛躍と脱皮、
FPGA の将来像を注目すべきトピックとして講演を充実させ盛況であった。
（5）各セッション概要［1 月 27 日（木）］・セッション 1【入門編】

12:50-14:20「HDL とディジタル回路設計 転ばぬ先の基礎 」

ミカミ コンサルティング 三上 廉司 氏
・セッション 2【解決編】12:50-14:20「C ベース設計の実態」
設計コンサルタント 鮫島 正裕 氏
・セッション 3【入門編】15:20-16:50「FPGA 回路設計擬似体験 」
東海大学 電子情報学部 コミュニケーション工学科 教授 博士（工学） 清水 尚彦 氏・セッション 4【将来編】15:20-16:50「遂に登場！動的再構成可能なアナログデバイス」
オムロン㈱エレクトロニクスコンポーネンツビジネスカンパニー
セミコンダクタ統括事業部木村桂吾 氏
・セッション 5【解決編】10:00-11:30「デザインヒント ～間違いのない FPGA 設計の進め方～ 」
三菱電機エンジニアリング㈱鎌倉事業所 電子技術センター 電子応用課課長 立崎 賢治 氏
［1 月 28 日（金）］・セッション 6【解決編】10:00-11:30「基板設計におけるノイズ対策事例 」㈱トッパン NEC サーキットソリューションズ 設計技術部 係長（電気特性シミュレーショ
ングループ） 金子 俊之氏
・セッション 7【解決編】12:50-14:20「FPGA を用いた、短 TAT、低コストを実現する設計手
法とその応用」
シャープ㈱デジタル家電開発本部 次世代商品開発センター 主事 尾松 智裕 氏
・セッション 8【解決編】12:50-14:20 「高速信号伝送でのトラブル事例とその解決法」㈱マクニカ 技術開発センター センター長 碓井 有三 氏
・セッション 9【解決編】15:20-16:50 「動き始めた量産 FPGA ～デジタル家電、カーナビ採用事例～ 」
松下電器産業㈱ システム AV ビジネスユニット 購買チーム 中司 昭仁 氏㈱エイチ・シー・エックス 第二開発部 主任技師 栗原 孝男 氏
・セッション 10【将来編】15:20-16:50「FPGA による数値計算の高速化」
独立行政法人 理化学研究所 戎崎計算宇宙物理研究室 協力技術員 濱田 剛 氏－53－

3.1.10

PGA/PLD Design Conference ユーザプレゼンテーション(1) 日

時：1 月 27 日（木）・28 日（金）(2) 場

所：パシフィコ横浜 アネックスホール

(3) 聴

講料：無料

(4) 総聴講者数：120 名（前年 154 名）
12 件のプレゼンテーションにより、FPGA/PLD に関係する設計事例や応用事例、および
FPGA/PLD に関する最新の研究や萌芽的アイデアについての意見交換や議論が活発に行われた。
さらに、本年度も聴衆による人気投票により優秀プレゼンテーションを選出し表彰する。
3.1.11(1) 日

PGA/PLD Design Conference

IP フリーマーケット IN EDSFair

時：1 月 27 日（木）13:50～16:10 プレゼンテーションおよびポスターセッション
1 月 28 日（金）EDSFair2005 会場内にてポスター展示(2) 場

所：アネックスホール F204 号室

(3) 聴

講：無料

(4) 27 日総聴講者数：91 名（前年 58 名）
21 件の投稿（前年 13 件）
によるプレゼンテーションとポスターセッション、および、EDSFair2005
会場内でのポスター展示により、IP ベンダーやベンチャーが開発した商用 IP や、大学や研究室で開発した IP など、あらゆる設計者が開発した IP についての発表の場とその価値を見極める場として開催され盛況であった。
3.1.12

PGA/PLD Design Conference 有料聴講者特典パネルセッション(1) 日

時：1 月 27 日（木）17:30～19:30(2) 場

所：アネックスホール F204 号室(3) 聴

講：無料 ※FPGA/PLD Design Conference 有料セッション申込者のみ聴講可(4) 聴講者数：34 名（前年 63 名）
設計者、デバイスベンダーによるパネルセッションとして開催され、前回にも増し活発な意見交換が行われ盛況であった。
3.1.13

場者数詳細

2005 年入場者数
1 月 27 日（木）晴れ

5,066 名1 月 28 日（金）晴れ

6,087 名合計11,153 名－54－

過去の来場者数
開催年
2005 年
2004 年
2003 年
2002 年
2001 年
3.1.14

1 日目
5,066 名4,764 名5,095 名
4,324 名5,048 名

2 日目
6,087 名
6,023 名6,445 名6,227 名6,839 名合 計
11,153 名
10,787 名
11,540 名
10,551 名
11,887 名

来場者傾向（全来場者入場登録票アンケート回答 集計結果）

■年代

■10代
■20代
■30代
■40代
■50代以上■10代
0.2%■50代以上13.7%

2005（今回）2004（前回）
0.2%
0.1%
18.6%
20.3%
37.4%
37.8%
30.1%
28.7%
13.7%
13.1%

■20代
18.6%

■40代
30.1%
■30代
37.4%

■業種

■出版・マスコミ
1.0%■機器メーカ部門■半導体・電子部品メーカ部門■ツールベンダー■設計関連サービス■商社・営業■出版・マスコミ■その他

2005（今回）2004（前回）
31.3%
27.6%
39.2%
42.6%
4.5%
4.2%
9.7%
11.5%
6.5%
6.4%
1.0%
0.9%
7.8%
6.8%

■その他
7.8%

■商社・営業
6.5%■機器メーカ部門
31.3%■設計関連サービス
9.7%■ツールベンダー
4.5%■半導体・電子部品メーカ部門
39.2%

EDSFair2005来場者業種

機器メーカ部門の詳細■機器メーカ部門

2005（今回）2004（前回）
31.3%
27.6%

コンピュータ関連機器
ネットワーク関連機器
一般民生機器
画像処理機器医療機器
アミューズメント
自動車・輸送機器

8.8%
3.0%
6.3%
2.9%
0.6%
0.6%
1.5%

6.8%
2.7%
5.1%
3.2%
0.6%
0.3%
1.6%

8.8%
3.0%
6.3%
2.9%
0.6%
0.6%
1.5%

－55－

EDSFair2005来場者業種

半導体・電子メーカ部門の詳細
2005（今回）2004（前回）■半導体・電子部品メーカ部門
システムLSI、ASIC、マイコン、メモリ

FPGA/PLD
ディスプレイ
電子コンポーネント
プリント基板その他

EDSFair2005来場者業種

39.2%

42.6%

33.7%
1.0%
0.6%
0.9%
0.6%
2.4%

36.0%
1.1%
0.7%
1.1%
0.3%
3.4%

33.7%
1.0%
0.6%
0.9%
0.6%
2.4%

ツールベンダーの詳細2005（今回）2004（前回）
4.5%
4.2%
■ツールベンダー※ツール関連が主要営業品目である商社・代理店も含む機能・論理設計ツール
LSI設計ツール
プリント基板設計ツール
マイコンツール
ハードウェア・ボード機器
その他

0.8%
2.1%
0.5%
0.2%
0.3%
0.6%

0.8%

0.5%
2.2%
0.4%
0.2%
0.2%
0.7%

EDSFair2005来場者業種

設計関連サービスの詳細■設計関連サービス

2005（今回）2004（前回）
9.7%
11.5%

デザインハウス
IPプロバイダ
IP流通サービス
ネット環境
教育・コンサルタント
ソフト開発
その他

4.8%
0.5%
0.2%
0.1%
0.7%
2.2%
1.2%

5.1%
0.4%
0.3%
0.1%
1.2%
2.6%
1.8%

2.1%
0.5%
0.2%
0.3%
0.6%

4.8%
0.5%
0.2%
0.1%
0.7%
2.2%
1.2%

EDSFair2005来場者業種 設計関連サービスの詳細2005（今回）2004（前回）
6.5%
6.4%
■商社・営業※ツール関連が主要営業品目である場合
を除く
電子機器
半導体
電子部品
ツール
その他

0.8%
4.1%
0.5%
0.5%
0.6%

0.6%
4.2%
0.5%
0.2%
0.9%

■出版・マスコミ

2005（今回）2004（前回）
1.0%
0.9%

■その他

2005（今回）2004（前回）
7.8%
6.8%

0.8%
4.1%
0.5%
0.5%
0.6%

－56－

■職務

●研究
●設計
●ツール開発・サポート●製造・検査●流通●営業・販売●購買●企画・宣伝・マーケティング●その他

2005（今回）2004（前回）
15.6%
12.9%
44.5%
44.1%
15.9%
20.8%
0.9%
0.9%
0.3%
0.2%
9.5%
8.4%
0.3%
0.3%
6.7%
6.1%
6.3%
6.3%

EDSFair2005来場者職務

研究の詳細

●研究

2005（今回）2004（前回）
15.6%
12.9%
9.8%
0.9%
2.9%
2.0%

情報・EDA系
物理・物性系
電子応用
その他

EDSFair2005来場者職務

●購買
0.3%

●その他
6.3%

●研究
15.6%

●営業・販売
9.5%
●流通
0.3%
●製造・検査
0.9%●ツール開発・サ
ポート
15.9%

●設計
44.5%

9.8%

7.7%
0.9%
2.9%
1.4%

0.9%
2.9%
2.0%

設計の詳細
2005（今回）
44.5%●設計
システムレベル設計・検証
機能（RTL）設計・検証
論理（ゲートレベル）設計・検証
デジタルIC設計
アナログIC設計
テスト技術
カスタムIC設計
レイアウト検証
FPGA/PLD設計
PCB設計
IC Package設計
SiP設計
リソ／マスク／プロセス／製造
IPマクロ
装置実装
ソフトウェア・ファームウェア設計
その他

13.3%
8.7%
2.5%
3.8%
2.7%
1.4%
1.7%
1.6%
1.9%
1.0%
0.2%
0.1%
0.6%
0.6%
0.3%
2.1%
2.0%

13.3%
8.7%
2.5%
3.8%
2.7%
1.4%
1.7%
1.6%
1.9%
1.0%
0.2%
0.1%
0.6%
0.6%
0.3%
2.1%
2.0%

EDSFair2005来場者職務

ツール開発・サポートの詳細●ツール開発・サポート

2005（今回）2004（前回）
15.9%
20.8%

システム設計LSI設計
FPGA/PLD支援
プリント基板設計
マイコンツール
IP流通
ASP・ネット環境
教育・教材
その他

●企画・宣伝・
マーケティング
6.7%

3.2%
8.9%
0.9%
0.8%
0.2%
0.3%
0.1%
0.3%
1.2%

2.9%
12.7%
1.2%
0.7%
0.4%
0.2%
0.2%
0.7%
1.8%

3.2%
8.9%
0.9%
0.8%
0.2%
0.3%
0.1%
0.3%
1.2%

－57－

●製造・検査2005（今回）2004（前回）
1.0%
0.9%

●流通

2005（今回）2004（前回）
7.8%
6.8%

●営業・販売2005（今回）2004（前回）
1.0%
0.9%

●購買

2005（今回）2004（前回）
7.8%
6.8%

●企画・宣伝・マーケティング

2005（今回）2004（前回）
1.0%
0.9%

●その他

2005（今回）2004（前回）
1.0%
0.9%

－58－

■ご来場目的（複数回答）●展示関連●セミナー／カンファレンス

2005（今回）2004（前回）
88.5%
74.7%
11.5%
25.3%

●展示関連

2005（今回）
88.5%
9.4%

システムLSI
ASIC･ASSP

6.2%

MPU/MCU/DSP

3.3%

FPGA/PLDデバイス
システムレベル設計（RTLより高位）

6.0%
6.0%

論理設計（RTL～ネットリスト）

5.2%

論理検証

5.1%

アナログ設計・検証ツール
ICレイアウトツール

3.3%

ICレイアウト検証・解析

3.1%

IC信号解析

1.5%

回路図作成
PCBレイアウト

1.9%
1.2%

3.4%

PCB信号解析

1.2%

部品検索／管理ツール

0.5%

統計設計（SiP）関連ツール
LSIテスタ0.9%

デザインフォーテストツール
PCBテスタ

1.0%
0.2%

計測器
IPコア

0.9%
2.7%

セイライブラリ

0.8%

0.9%

メモリ

1.1%

組込みOS

1.6%

デバイスドライバ

0.5%

ファームウェア／ミドルウェア
リコンフィギャブルプロセッサ

0.8%

ICE
デバッカ

0.6%
1.0%

マイコンCASE

0.3%

コンパイラ／クロスコンパイラ

0.7%

シュミレータ3.3%

ハードウェア／ソフトウェア
協調開発環境デザインセンタ・デザインサービス

2.7%
1.0%

設計コンサルティング
IP流通サービス

1.1%
0.7%

設計プラットフォーム

2.2%

システム管理ツール

1.1%

出版物

0.4%

スイートデモ

1.0%

ユニバーシティ・プラザ
その他

0.5%

1.5%

1.7%

2005（今回）●セミナー／カンファレンス

11.5%

出展者セミナー

9.4%

キーノートスピーチ
第12回 FPGA/PLD Design Conferene

6.2%
3.3%

システム・デザイン・フォーラム2005

6.0%

－59－

3.1.15

3.2

EDSFair2005

実行委員会メンバ

委 員 長

藤波

義忠

NEC エレクトロニクス㈱

副委員長

弘中

哲夫

広島市立大学

副委員長

松沢

洋

日本ケイデンス・デザイン・システムズ社

委

井上

幸一

〃

水尾

学

㈱エスケーエレクトロニクス

〃

灘岡

満

沖電気工業㈱

〃

大沢

敏幸

㈱図研

〃

須合

和成

NTT アドバンステクノロジ㈱

〃

遠藤

裕之

丸紅ソリューション㈱

〃

浅沼

義功

メンター・グラフィックス・ジャパン㈱

〃

水上

明彦

セイコーインスツルメンツ㈱

〃

深井

敦子

㈱ソリトンシステムズ

〃

立石

昭光

㈱東芝 セミコンダクター社

〃

早田

雅彦

日本アルテラ㈱〃川原

常盛

コーウェア㈱〃勝山義樹

サイバネットシステム㈱

〃

松本

仁

〃

和田

敦子

〃

佐々木則之

Applied Wave Research Inc〃和田

伊藤忠テクノサイエンス㈱〃三井田純美子マグマ･デザイン･オートメーション㈱

事 務 局

穂苅

泰明

㈳電子情報技術産業協会

〃

木暮

英男

㈳電子情報技術産業協会員

イノテック㈱三菱電機㈱日本セロックシカ㈱昇平システム・デザイン・フォーラム 2005

JEITA EDA 技術専門委員会の最新の EDA 技術の業界内の普及・促進活動の一環として当委員会
主催、ASP-DAC 2006 実行委員会協賛で「システム・デザイン・フォーラム 2005」を開催した。
本フォーラムではシステム・LSI 設計者、EDA 技術者に最新の設計技術、課題など今一番ホットな話題、設計事例の紹介、ディスカッションをした。
EDA 技術専門委員会は、これまで EDA 標準化活動の発表とその一般への普及を図ることを目的とする“EDA 標準化フォーラム”を 1990 年から 1994 年にかけて 4 回開催し、EDA 技術専門委
員会の活動に係る内容の発表、討論の場を目的とする“EDA フォーラム”を 1999 年から 2002 年にかけて 2 回開催してきた。昨年は、最新の設計技術、課題を設計事例とともに紹介する“システム・デザイン・セミナー”を EDSFair2004 と同時開催した。
今回は、1 日目に EDA 標準化活動の一環として、SystemVrilog, SytemC のユーザフォーラム、および関連のセッションを行い、2 日目に SoC に関連した設計技術、課題等を設計事例とともに紹介する“システム・デザイン・フォーラム 2005”として 2 日間の日程で、EDSFair2005 と同時－60－

開催した。
日時：2005 年 1 月 27 日（木） 12:30～17:00

場

所：パシフィコ横浜

アネックスホール

F202

聴 講 料：無料
定

員：200 名／セッション

1 月 27 日のみの協賛：Accellera、OSCI、コーウェア㈱、日本ケイデンス・デザイン・シス
テムズ社、日本シノプシス㈱、フォルテ・デザイン・システムズ㈱、メンター・グラフィックス・ジャパン㈱内容：テクニカルセッション（3 セッション）

日時：2005 年 1 月 28 日（金） 9:30～17:00

場

所：パシフィコ横浜

アネックスホール

F204

聴 講 料：5,250 円（消費税込み）／セッション
定

員：100 名／セッション

内

容：テクニカルセッション（3 セッション）■セッション 1 （1 月 27 日

12：30～14：10）

テーマ：SystemVerilog ユーザフォーラム 2005
概要：SystemVerilog は Verilog HDL（IEEE 1364）後継の次世代の設計（実装）／検証用言語として注目を集めており、さらなる設計効率化をもたらす言語として期待されている。
本セッションでは SystemVerilog の標準化を進めている Accellera の Dennis Brophy 氏を招き、IEEE 標準化状況および米国での利用状況について解説した。次に JEITA
SystemVerilog タスクグループのメンバーがユーザの立場でまとめた SystemVerilog
3.1a に関する言語チュ―トリアルを行った。また、SystemVerilog を利用した最新の設計事例を紹介した。

オーガナイザ：JEITA SystemVerilog タスクグループ
司

会：浜口加寿美氏（松下電器産業）① Dennis Brophy 氏（Chairman, Accellera）：SystemVerilog 標準化情報② Oz Levia 氏（Chairman 代理、IEEE P1800）：SystemVerilog 標準化情報③ 土屋丈彦氏（東芝 セミコンダクター社）：SystemVerilog V3.1a 言語チュートリアル④ Stuart Sutherland 氏（Sutherland HDL, Inc）：SystemVerilog from a User’s Perspective■セッション 2 （1 月 27 日

14：15～15：15）

テーマ：EDA ベンダーセッション
概

要：EDA ベンダー各社より、SystemVerilog および SystemC のサポート状況およびサポート
ロードマップを紹介した。

司

会：千綿

① 中谷

幸雄氏（富士通）

英峰氏（株式会社図研）：

－61－

② 明石

貴昭氏（日本シノプシス）：③ 柴下哲氏（メンター・グラフィックス・ジャパン）：④ 後藤謙治氏（日本ケイデンス・デザイン・システムズ社）⑤ 川原

常盛氏（コーウェア）⑥ 桜井至氏（フォルテ・デザイン・システムズ）■セッション 3 （1 月 27 日

15：20～17：00）

テーマ：SystemC ユーザフォーラム 2005
概要：SystemC は、C 言語ベースのシステムレベル設計言語として既に業界標準として幅広く利用されている。また、待望の IEEE における標準化作業も本格的にスタートしている。本セッションでは SystemC の標準化を進めている OSCI の中核メンバーとして活躍されている NEC Electronics America の河原林氏を招き、IEEE 標準化状況および
ロードマップ、米国/欧州での利用状況について解説した。次に各社より SystemC を利用した最新の実践的設計事例を紹介した。

オーガナイザ：JEITA SystemC タスクグループ
司

会：長谷川

① 河原林

隆氏（富士通）政道氏（NEC Electronics America）：IEEE 標準化状況および SystemC 最新状況

② 高嶺美夫氏（ルネサステクノロジ）：短 TAT 性能評価プラットフォームとその応用③ 塚本

泰隆氏（リコー）：動作合成ツールを使った JPEG（DCT）回路の設計事例④ 柿本勝氏（ソニー）：動作合成の設計適用事例とその効果■セッション 4 （1 月 28 日

9：30～11：30）

テーマ：最先端 SoC の設計事例
概

要：携帯電話、アミューズメント、DVD レコーダ、デジタルスチルカメラといった日本の代表的なエレクトロニクス・システムは、SoC というキーデバイスの中に付加価値が凝縮されている。本セッションでは、このような最先端 SoC の設計事例を紹介した。
画像処理の問題や IP 間のデータ転送の問題等を、高性能・低コスト・低消費電力・TAT
短縮の観点から検討した結果としての SoC アーキテクチャのポイント、設計・開発上のチャレンジ、および、それらを解決していくための性能見積もりやシステム検証をはじめとする設計手法について紹介した。

オーガナイザ・司会：広瀬
① 竹本

卓氏（東芝

文保氏（日本ケイデンス・デザイン・システムズ社）
セミコンダクター社）：携帯向けメディアプロセッサ SoC“T4G”
の設計事例

② 服部

俊洋氏（ルネサステクノロジ）：アミューズメント向け AV/グラフィックス SoC“SH7307”の設計事例③ 久松裕二氏（NEC エレクトロニクス）：DVD レコーダ用 SoC“μPD61175”の設計事例④ 飯野秀之氏（富士通）：デジタルスチルカメラ用画像処理 SoC の設計事例－62－

■セッション 5 （1 月 28 日

12：30～14：30）

テーマ：組込みシステム開発・検証技術の最新動向
概要：日本の民生用エレクトロニクス・システムの主力を占める家電製品、携帯電話、デジ
タルカメラ、セットトップ・ボックスなどの組込みシステムには、汎用プロセッサ、
DSP、ASIC が含まれているだけではなく、汎用プロセッサや DSP 上で実行されるソ
フトウェアが含まれており、非常に複雑なシステムとなりつつある。 その結果、開発工数の増大と開発期間の長期化が大きな問題になりつつある。
本セッションでは、これらの問題を解決するための新しいシステム開発手法と設計検証技術を紹介した。設計検証技術に関しては、現在注目を集めているアサーションベースの検証技術を中心に解説を行った。次にシステム開発手法として、企業におけるプ
ラットフォームベース設計手法の適用事例を 2 件紹介した。

オーガナイザ：今井司

会：今井正治氏（大阪大学）、中田

恒夫氏（富士通研究所）

正治氏（大阪大学）① 東野輝夫氏（大阪大学）：設計検証技術の最新動向‐アサーションベース設計② 水野雅信氏（松下電器産業）：デジタル家電分野のシステム LSI 検証の取り組み③ 山下浩一郎氏（富士通）：組み込みシステム向けプラットホーム非依存システム開発環境 SPD■セッション 6 （1 月 28 日

15：00～17：00）

テーマ：チップ・パッケージ・ボード統合設計
概

要：LSI の電源電圧低下によるノイズマージンの減少や LSI 間通信の高速化にともない、
チップ・パッケージ・ボードのリワーク頻度が増加している。また、リワークを回避するための過剰品質によるコスト増が懸念されている。リワーク件数を削減し、要求性能を満たす範囲でギリギリまでコストを低下させるためには、従来の個別検証では不十分であるため、チップ・パッケージ・ボード統合設計が脚光を浴びつつある。統合設計のための環境開発は、現時点では設計後の最終検証に重点が置かれているが、今後は設計初期段階での協調設計へと移っていこうとしている。本セッションでは、
チップ設計、パッケージ設計、ボード設計の各領域の専門家と統合解析の専門家を招き、パネル討論を行った。設計・解析事例の紹介や、課題の明確化、解決手法の提案
を通して統合設計のあるべき姿を議論した。

オーガナイザ：JEITA PDM 研究会主査
モ デ レ ー タ：浅井蜂屋

秀樹氏（静岡大学）

パ ネ リ ス ト：
① 村山敏夫氏（ソニーイーエムシーエス）② 須藤俊夫氏（東芝）③ 渡辺

毅氏（NEC エレクトロニクス）④ 佐藤敏郎氏（富士通）－63－

孝太郎氏（NEC エレクトロニクス）

当日の聴講者数は以下の通り。

セッション 1
セッション 2
セッション 3
セッション 4
セッション 5
セッション 6
合計

聴講者実数
212
244
265
108
70
84
983

各セッションとも熱の入った発表、討論となり盛況であった。各セッションの状況は下記のとおり。
■セッション 1
SystemVerilog Task Group 主査であり、司会者である浜口 加寿美氏のあいさつにて当セッショ
ンは開始した。セッション開始時からほぼ満席に近く、SystemVerilog に対する注目度の高さがうかがえた。Accellera Chairman である Dennis Brophy 氏より「Accellera での標準化と米国ユーザーの声」と題した講演で始まった。Dennis 氏はまず Accellera の組織／目的の説明を行い、そのポジションを明確にした。その後、SystemVerilog に関する概要とその歴史、現状を説明し、最後に米国におけるユーザの様々な声を紹介した。
次に、IEEE P1800 のchairman である Johny
Srouji 氏の代理としてSynopsys

Inc. のOz

Levia 氏 よ り 「 IEEE
P1800 としての標準化状況」と題した講演を行った。Oz 氏は IEEE
P1800 の組織／目的、
現在までの標準化作業の経過および状況を説明し、2005 年 9 月にIEEE 1800 として承認されるだろうと述べた。次に、株式会社東芝の土屋 丈彦氏が「SystemVerilog
3.1a 言語チュートリアル」と題して講演を行った。土屋氏は JEITA SystemVerilog Task Group の委員であり、このチュートリアルは同 Task Group の成果として発表した。当チュートリアルは「SystemVerilog 3.1a Language Reference Manual から各 EDA ベンダーにてサポートされている文法を抽出し、その中でユーザの立場から有用であると思われる記述を Pick Up したものである」と－64－

の方針を最初に示し、現時点で実際にデザインに適用可能な記述を紹介した。また、EDA ベンダーに早期にサポートを期待する記述についても併せて紹介した。土屋氏がポイントをついた解説を行っていたこと、また唯一の日本語での講演であったこともあり、聴講者の反応もよく、盛んにメモを取っていた。最後に Sutherland HDL, Inc.の Stuart Sutherland 氏から「SystemVerilog from a
User's Perspective」と題し、ユーザ視点からの SystemVerilog の有効な活用法について講演を行った。Stuart 氏は設計者向け、検証者向けと大きく二つにカテゴリをわけ、それぞれの各項目について従来の VerilogHDL と比較ながら、SystemVerilog を使用することについての効果を示した。最後に Stuart 氏は SystemC と SystemVerilog の競合について言及した。Stuart 氏は「2 言語は役割が異なり、十分すみ分けが可能である」との見解を示し、講演を締めくくった。会場では立ち見の方がでるなど、最後まで盛況であった。
■セッション 2
当セッションはセッション 1：「SystemVerilog ユーザフォーラム」、セッション 3:「SystemC ユー
ザフォーラム」に対し協賛していただいた 6 社の EDA ベンダーからツールサポート状況等についての講演を行った。まず、株式会社図研の中谷英峰氏から「動き始めた SystemVerilog -SpyGlassの SV 対応の現状とロードマップ－」と題し、Atrenta 社 SpyGlass の SystemVerilog サポート状況についての紹介があった。次に日本シノプシス株式会社の明石貴昭氏から「シノプシスのSystemC/SystemVerilog への取組み」と題し、シノプシス社の SystemC/SystemVerilog に対する取り
組み、ツール対応状況についての説明があった。メンター・グラフィックス・ジャパン株式会社の柴下哲氏から「２言語を上手に使い分け、全体の設計期間を大幅短縮」と題して講演を行った。
柴下氏は SystemC, SystemVerilog のそれぞれの得意分野、使い分け、それに対するソリューション
についての解説を行った。次に日本ケイデンス・デザイン・システムズ社の後藤謙治氏より「Incisive
による SystemC & SystemVerilog 混在記述の効率的検証」と題し講演があった。後藤氏はSystemC/SystemVerilog 混在環境に対する統合検証ソリューションについて紹介した。コーウェア
株式会社の川原常盛氏からは「コーウェアが提供する SystemC ベース統合設計環境」と題し、SoCの設計の問題点、それに対する SystemC を使用した設計検証ソリューションについての説明があった。最後に「SystemC からの動作合成ツール Cynthesizer の紹介」と題し、フォルテ・デザイ
ン・システムズ株式会社の桜井至氏より説明があった。桜井氏はフォルテ社の動作合成ツールを用いた設計フローとサポート状況について講演を行った。以上がセッション 2 の講演内容である。
各社とも講演時間が 10 分と大変短く、慌しいセッションとなったが、聴講者が EDSFair のフロアに訪れるきっかけとなったのではと考える。
■セッション 3
最初に河原林政道氏（NEC Electronics America）より、OSCI の代表として SystemC の IEEE 標
準化状況と最新情報の説明があった。IEEE に言語仕様が移管され、順調に標準化が進んでいる旨報告され、また OSCI による最新リリースである SystemC 2.1 やトランザクションレベルモデリン
グおよび合成サブセットの標準化状況について紹介された。次に高嶺美夫氏（ルネサステクノロ
ジ）より、短 TAT 性能評価プラットフォームとその応用について説明された。性能評価、機能検－65－

証、ソフトウェア開発への応用と多岐に渡る SystemC の活用事例の紹介があった。続いて塚本泰
隆氏（リコー）より、動作合成ツールを使った JPEG（DCT）回路の設計事例の説明があった。
ANSI-C から SystemC への書き換えの具体例や、パイプライン合成を行う方法の紹介や、一度SystemC の動作合成を経験すると RTL 設計に戻れない、という熱のこもった説明もあった。最後に柿本勝氏（ソニー）より、動作合成の設計適用事例とその効果について説明があった。CE 機器
向けに必要とされる設計手法の内、動作合成の重要性について説かれ、それを適用して設計された製品群の紹介もあった。時間が押しているにもかかわらず各発表の後に質問時間を設けたが、それぞれ 1～2 件の質問があり、活発な意見交換の場となった。
■セッション４
デジタル家電のビジネスは、従来の家電および IT/PC の事業領域を超えた融合のビジネスといわれるように、最先端 SoC の設計事例においても融合が進んでいた。今回紹介された 4 つの設計事例は最終アプリケーションが異なるものの、例えば、画像処理では、動画・静止画・3D といった機能を SoC 内に融合している。かつては独自の HW として進化したであろうアプリケーション
群を、一つの SoC にどのように融合させるか？どのようにメモリを始めとする HW 資源を共有して HW を有効利用し、かつ、共有の結果として狭くなる IP 間のデータバンド幅などの性能を確保するか？どのように、HW・SW を切りなおして設計に柔軟性を与え、全体仕様や SW などの再利用性を類似システムにおいて高めていくか、また、個別のアプリのスタンダードに配慮をしていくか？与えられたコストや開発期間を踏まえ、そのためにアーキテクチャとしていかなる決断をしたのか？そのためにシステムアーキテクチャをどのように最適化し検証をしたのか？そのための設計環境の実情は？今回の設計事例はこのような観点から、最先端の取り組みを現場の設計者の生の声で伺うことができ、また、横並びに眺めることができた。先端事情を垣間見るのに、真に有意義であった。
■セッション 5
本セッションでは、家電製品、携帯電話、DSC、STB などの電子システム（組込みシステム）の開発に必要な設計技術と設計検証の最新動向について、3 件の講演を実施していただいた。最初の東野先生の講演は、「設計検証技術の最新動向－アサーションベース設計－」と題して行われ、やや研究者向きの内容であった。しかし、2 番目、3 番目の講演である水野氏の「デジタル家電分
野のシステム LSI 検証の取り組み」と山下氏の「組み込みシステム向けプラットホーム非依存シ
ステム開発環境 SPD」は、設計現場での経験に基づいたプラットフォーム・ベース設計手法の紹介であり、設計者をターゲットにした講演内容であった。
■セッション 6
パネラー各位による 10～20 分／人のポジショントークで始まった。村山敏夫氏（ソニーイーエ
ムシー）はデジタルビデオカメラなどの商品設計の立場から、チップ・パッケージ・ボード統合
解析の目的や、主にボードレベルでの解析例を紹介した。各パーツのモデル入手が困難であることや、パーツの大きさに応じて支配方程式が異なるため分野毎に考え方・意識に差があることを－66－

課題として指摘した。
須藤俊夫氏（東芝）
からはシグナルイン
テグリティ（SI）、パ
ワ ー イ ンテ グ リティー（PI）、電磁環
境適合性（EMI）に関する測定とモデリン
グ手法の説明があった。特に EMI は LSI
やボードのみならず、
ケーブルや筐体の影響も考慮する必要があり、解析が非常に困難であることを指摘した。渡辺毅氏（NEC エレクトロニクス）は EMI ノイズの測定と解析手法
を、実例を用いて紹介した。ノイズ励振源である LSI 単体の EMI 測定手法を国際規格化することに成功したことと、EMI 解析用の LSI モデル提供サービスを立ち上げたことで、装置・ボード設
計者と LSI 設計者の間のコミュニケーション問題は解決されつつあると述べた。佐藤敏郎氏（富士通）は自社内の統合解析システムとそれを用いた解析事例を紹介した。過去 10 年に渡る内製によるシステム開発が完了し近年製品適用が始まったが、現状では社外製 LSI への適用に難がある
ため今後は LSI モデルの標準化や、解析システムの外販に力を入れる、という方針を示した。
後半のディスカッションでは会場から 2 件の質問があり、現状の統合解析システムは LSI モデ
ルさえ入手できれば統合解析が可能なレベルに到達していること、LSI 設計者・ボード設計者間のコミュニケーションを容易にするために LSI のノイズ量の一般的な値や目標値が必要であること、が確認・議論された。また、モデレータ浅井秀樹先生（静岡大）が、LSI 設計ツールが米国製ツールに席捲されたために国内 LSI 業界が低迷したと推測され、統合解析システムと家電・装置業界も同じ道を歩むのではないかとの危惧を示した。しかしパネラーが、現状では米国ベンダー
製ツールは実力不足であることが多く統合解析システムは内製ツール中心で構築されている、と反論し、まだ国内製ツールにチャンスがあることを訴えた。
また今回は、次回以降の開催の参考とするために、各セッション終了時に聴講者にアンケートを記入いただいた。アンケートの主な質問事項は以下の通り。
・ このフォーラムを知ったきっかけ
・ 聴講セッションの満足度
・ 聴講セッションの時間配分
・ 今後取り上げて欲しいテーマ－67－ここでは、各セッションの満足度について以下に示す。アンケートの結果は、次回の開催担当への引継ぎを行い、参考とする。

不満,
1.3%

無回答,
4.6%

満足,
9.2%

やや不
満, 11.8%

無回答,
12.1%

満足, 4.7%

まあ満足,
22.8%

やや不満,
14.8%

まあ満足,
32.8%

普通, 43.0%
普通, 17.4%

セッション 1
SystemVerilog
ユーザフォーラム 2005

セッション 2
EDA ベンダーセッション

無回答,
5%

無回答,
11%

不満, 0%
まあ満足,27%

不満, 6%

満足, 15%

やや不満,
13%

まあ満足,
33%
普通, 34%

まあ満足,
33%

セッション 4
最先端 SoC の設計事例

セッション 3
SystemC
ユーザフォーラム 2005

無回答, 5%

満足, 8%

満足, 15%やや不満,
20%
普通, 34%不満, 0.0%
やや不満,
5.6%

まあ満
足, 40.1%

普通,
32.9%

不満, 0%
やや不満, 13%

満足, 15.4%

無回答,
28.7%

不満, 2.7%

普通, 28%

セッション 5
組込みシステム開発・検証
技術の最新動向
各セッションの満足度調査－68－

セッション 6
チップ・パッケージ・ボード
統合設計

■WG 委員
主

査：

相京

隆

委

員：

藤波

義忠

NEC エレクトロニクス㈱

委

員：

今井

正治

大阪大学

委

員：

斎藤

茂美

ソニー㈱

委

員：

広瀬

文保

日本ケイデンス・デザイン・システムズ社

委員：

蜂屋 孝太郎NEC エレクトロニクス㈱

委

員：

千綿

幸雄

富士通㈱

委

員：

長谷川

隆

富士通㈱

オブザーバ：

岡村芳雄

オブザーバ：

樋渡有

オブザーバ：

柏木治久

NEC エレクトロニクス㈱

事

務

局：

菊嶋

隆史

JESA

事

務

局：

吉永

文章

JESA

事

務

局：

小田 佳代子JESA

3.3

ASP-DAC 2005

3.3.1

はじめに

富士通㈱

㈱ルネサステクノロジ㈱東芝

ASP-DAC（Asia and South Pacific Design Automation Conference）は、VLSI およびシステム LSIの設計技術や設計自動化技術をテーマにしたアジア太平洋地域での最大規模の国際会議である。
ASP-DAC は米国で開催されるこの分野のトップ・コンファレンスである DAC（Design Automation
Conference）、ICCAD（International Conference on Computer Aided Design）や欧州で開催される DATE（Design, Automation and Test in Europe）とはシスター・コンファレンスの関係にあり、お互いにリエゾンを交換して協力関係を持っている。
ASP-DAC は、電子情報通信学会や情報処理学会などの学会だけでなく、電機メーカおよび半導体メーカの業界団体である JEITA（会議開始当時は EIAJ）と EDSFair（会議開始当時は EDAT）の支援のもとで 1995 年に開始された。業界団体である JEITA が ASP-DAC のような国際会議の支援を行っているのは、次のような理由による。電機メーカや半導体メーカが国際競争力のある電子製品の開発を行うためには、マーケッティングや製品企画だけでなく、大規模・高機能・低消費電力のシステム LSI の最適設計を短期間で行える設計力を持つ必要がある。そのためには、最新の設計自動化技術についての情報収集と研究開発を行う必要がある。一流の国際会議を国内で開催することにより、わが国からより多くの技術者と研究者が参加して最先端の設計技術および設計自動化技術についての情報収集、情報交換などを行うことが可能になる。ASP-DAC はこのよ
うな目的を持って始められた。
3.3.2

会議の開催経緯と今後の予定

ASP-DAC の第 1 回目の会議は 1995 年 8 月 30 日から 9 月 1 日にかけて幕張メッセの日本コンベ
ンションセンターで、情報処理分野の国際学会である IFIP（International Federation on Information－69－

Processing）の TC10 WG10.2 および WG10.5 に属する CHDL および VLSI という名称の 2 つの国際会議と並列開催の形で開催された。第 2 回目は 1997 年 1 月に開催され、それ以降毎年 1 月に開催されてきた。ASP-DAC 2005 は 10 回目の開催である。この間、1999 年には香港（中国）で、2002
年にはバンガロール（インド）でそれぞれ開催された。1999 年以降は、日本で 2 年間開催したあと国外で 1 回開催するというローテーションで運営されている。
今回の ASP-DAC 2005 は、上海（中国）で 2005 年 1 月 18 日から 21 日までの日程で開催された。
2006 年および 2007 年は、横浜（パシフィコ横浜）で開催される予定である。
3.3.3

ASP-DAC 2005 の概要

ASP-DAC 2005 の概要を表 1 に示す。一般講演としては、32 カ国から投稿された 692 編の論文の中から 280 編が採択され、3 日間にわたって並列の 6 つのトラック（2 日目からは 4 トラック）、
35 のセッションで発表された。表１からもわかるように、2004 年と比較した今回の会議の最大の特記事項は、論文の投稿数が 291 編から 692 編と大幅に増えたことである。
また、大学 LSI 設計のコンテストでは、28 件のデザインが採択され、短時間の発表の後、ポスター展示が行われた。今回初の試みとして、博士課程の学生が自分の研究成果を発表する、Ph.D.
フォーラムが開催された（他の国際会議では開催実績あり）。
基調講演のタイトルと後援者を表 2 に、特別セッションのタイトルとオーガナイザを表 3 に、1
月 27 日に開催された有料チュートリアルの概要を表 4 に示す。発表された論文の中から、表 5 に示す 2 本の論文が選ばれ、ベストペーパー賞が授与された。また、デザイン・コンテストに応募した作品の中から、表 6 に示すように、優秀デザイン 2 件が選ばれて表彰された。
また、Sallelite Workshop として、The 3rd Asian University Workshop on Semiconductor Design（北九州市主催、今回初）と Special workshop on compact modeling（ASP-DAC 2004 に続き 2 回目）の二つのワークショップが実施された。

－70－

表 1 ASP-DAC 2004 と 2005 の比較
ASP-DAC 2004

ASP-DAC 2005

2004 年 1 月 27 日（火）2005 年 1 月 18 日（火）～30 日（金）～21 日（金）横浜市（日本）上海市（中国）パシフィコ横浜国際会議場

Hotel Equatorial

併設展示会

EDSF 2004

小規模な展示会（12 社）

論文投稿数

291

692

論文投稿国（地域）数

28

32

会議
日時
会場

論文採択数（採択率）

147（50.5%）

Regular

99（14.3%）

Short

86（12.4%）

Poster95（13.7%）

合計

280（40.5%）

キーノートアドレス

2件

3件

一般講演

35 セッション（147 編）

35 セッション（185 編）

特別セッション
（招待講演等）

内部チュートリアル

3 セッション

パネル討論

3 セッション

招待講演

1 セッション

8 セッション

デザイン・コンテスト

1 セッション

1 セッション

ポスターボード

1 セッション

4 セッション

Ph.D. フォーラム―

1 セッション

有料チュートリアル

5 件（全日 3 件、半日 2 件）

6 件（全日 2 件、半日 4 件）

表 2 基調講演
講演タイトルThe development of Integrated Circuit

講演者

industry in China

Silicon Compilation: The answer to reducing IC development costs

Zhenghua Jiang（中国人民会議副議長）
Rajeev Madhavan(Magma Design Automation)
Jan M. Rabaey

Design at the end of the Silicon Roadmap(UC Berkeley)－71－

表 3 特別セッションのタイトルとオーガナイザ
種類

セッション・タイトル
Who is responsible for the design for
manufacturability?

パネル討論

オーガナイザC. K. Cheng, Stive Lin

Are we ready for system level synthesis?

Jason Cong, Tony Ma

EDA market in China

David Chen

Design for Manufacturability

Lei He, X Sharon Hu

エンベディッド

Leakage Power: Trends, Analysis and Avoidance

Lei He, X Sharon Hu

チュートリアルDesigning Reliable Circuit in the Presence ofSoft Errors
CAD for Microarchitecture Designs

招待講演（講演 3 件）Lei He, X Sharon Hu
Hannah Honghua Yang

表 4 Tutorial のタイトル
トラック

種類

タイトル

1

全日

T-1 C-Based Design2全日

T-2 power aware design for performance

3

半日

4

半日

T-4 IP:Protection in Semiconductor and VLSI design

5半日

T-5 Current Practices and Future Directions in high level design verification

6半日

T-6 Chip-Package co-design

T-3 Automated Macromodeling Techniques for design of complex analog &mixed-signal Integrated Systems

表 5 ベストペーパー賞が授与された論文
論文タイトル

著者“Speed and Voltage Selection for GALS Systems

Koushik Niyogi, Diana Marculescu (Carnegie

Based on Voltage/Frequency Islands“

Mellon University, USA)
Yin Wang, Xianlong Hong, Tong Jing, Yang Yang

“ The Polygonal Contraction Heuristic for(Tsinghua University, China), Xiaodong Hu,

Rectilinear Steiner Tree Construction”

Guiying Yan (Chinese Academy of Sciences,
China)“Fast PLL Simulation Using Nonlinear VCO
Macromodels for Accurate Prediction of Jitter and

Xiaolue Lai, Yayun Wan, Jaijeet Roychowdhury

Cycle-Slipping due to Loop Non-idealities and(University of Minnesota, USA)

Supply Noise”－72－

表 6 ベストデザイン賞が授与された設計
タイトル

タイトル

“A Bandwidth Efficient Subsampling-based Block

Hao-Yun Chin, Chao-Chung Cheng, Yu-Kun

Matching Architecture for Motion Estimation”

Lin,Tian-Sheuan Chang (Chiao Tung University)“A Low-Power Video Segmentation LSI with
Boundary-Active-Only Architecture”

3.3.4

Takashi Morimoto, Osamu Kiriyama, Hidekazu
Adachi, Zhaomin Zhu, Tetsushi Koide, Hans
Jürgen Mattausch (Hiroshima University)

論文の投稿状況

1997 年から 2005 年の、ASP-DAC への論文投稿数の地域別の推移を図 1 に示す。ASP-DAC 2002
はインドのバンガロールで同時開催された VLSI Design 2002 への投稿論文を含んでいるため、その前後の年よりも投稿数が多い。図 1 に示すように、1999 年（香港開催）以降は投稿論文数が毎年増加傾向にある。海外からの投稿も多くなって来ており、名実ともに設計自動化の分野の国際会議として定着したと言ってよいであろう。表 7 に、日本からの論文投稿数の推移と全世界から投稿された論文に占める割合を示す。

700
600

Africa/Others

500
投稿論文数

Europe400
300

America

200

ASP

100

Japan

0

1997 1998 1999 2000 2001 2002 2003 2004 2005
年
図１

地域別論文投稿数

表 7 日本からの論文投稿数と全体に占める割合
年
地域
日本
（割合）
全体

1997

1998

1999

N/A

N/A

N/A

N/A

N/A

N/A

2000

2001

2002

2003

2004

2005

42

29

24

42

36

46

(29％)

(18％)

(9％)

(18％)

(12％)

(6.6％)

144

161

269

235

291

692

次に、研究分野別の論文投稿数および採択論文数を表 8 に示す。ASP-DAC 2005 では、ASP-DAC
2004 と同様に、研究分野を 11 種類に分類して論文の査読と採否の決定を行った。今回論文投稿－73－

数が多かった分野は、分野 6 のパフォーマンス・ドリブン物理設計、分野 11 の最先端設計事例、
分野 5 の回路とチップの最適化と設計検証などである。
表 8 分野別の論文投稿数と採択論文数分野

2005 年採択数

投稿数

研究分野

‘04 ‘05

Reg.

Short

Poster1

System Level Design Methodology

42

65

10

8

8

2

Embedded and Real-Time Systems

22

37

6

4

6

3

Behavioral/Logic Synthesis and Optimization

29

66

9

6

11

4

Validation and Verification for Behavioral/Logic Design

31

50

7

6

7

5

Optimization and Verification in Circuit and Chip

34

74

9

10

10

6

Performance Driven Physical Design

51

103

21

6

17

7

Test Technology and Design for Testability

19

46

8

4

8

8

Analog and RF Circuit Design

29

64

8

8

9

9

Design for Manufacturability (TCAD)

11

23

3

6

0

10

Reconfigurable Systems

8

66

8

8

8

11

Leading-Edge Design Experiments

15

98

10

20

11

291

692

99

86

95

合
3.3.5

計

登録者の内訳

ASP-DAC への地域別の参加者数の推移を図 2 に示す。また、日本からの参加者の推移を表 9 に示す。中国本土からの参加者は 168 名、台湾からの参加者は 44 名、米国からの参加者は 138 名で
ある。
700
600

Europe500

A m erica

400

A SP

参加者数
300

Japan

200
100
0

G rand Total
1997 1998 1999 2000 2001 2002 2003 2004 2005
年

図 2 地域別参加者の推移－74－

表 9 日本からの参加者数と全体に占める割合
年

1997

1998

1999

2000

2001

357

416

32

383

379

（割合） (86%)

(79%)

(21%)

(76%)

(73%)

416

524

156

507

520

地域
日本
全体
3.3.6

2002
N/A
623

2003

2004

2005

253

316

55

(59%)

(61%)

(11%)

429

515

516

今後の展望

今回、論文数が大幅に増えた。特に 2004 年と比較して論文数が増えた国としては、中国本土（37編 ⇒ 209 編）、米国（97 編 ⇒ 208 編）である。米国からの投稿のかなりの部分は、米国に滞在している中国系の研究者の貢献であると推測される。日本からの論文投稿は、38 編から 46 編に増えたが、全投稿論文数に占める割合としては、12％から 6.6%に低下した。
今回の上海での ASP-DAC の開催は、日本以外での開催としては大成功と言って良いであろう。
論文の勧誘能力の点では、日本以上の実力を示したと言ってよい。また、参加者の国内からの動員力の点では日本に劣るものの、海外からの参加者の動員力の点では、日本以上に実力があると言ってよい。今回の成功を踏まえ、5 年後の 2010 年からは、ASP-DAC は日本と中国とで交互に開催される可能性が高い。

－75－

－76－

4.

添付資料

－77－

4.1

PDM 研究会報告

4.1.1
4.1.1.1

オンチップ・サーマル・タスクグループ（OCTE-TG）
活動目的

SoC チップでの消費電力の増加に伴って、発熱の問題が今後懸念される。しかしながら必ずしもオンチップでの発熱による影響は明確になっていない。チップの平均温度の上昇は、配線の EM
制約と密接に関連する。またチップ上での温度のばらつきは、ゲート遅延特性、配線遅延特性と密接に関連し、パスタイミング、クロックスキューのばらつきへつながる。
本タスクグループでは、チップ上での熱分布状況を解析するために、ITRS［OCTE-1］を参考に想定した 90nm プロセスで、パッケージを含んだシミュレーションモデルを作成し、温度ばらつ
きの要因となるパラメータ（メモリとロジックの面積比率、消費電力密度、フロアプラン）と、チップ内の最大温度差の関連性を解析する。これらの解析から、設計段階に於いて、チップの消費電力のプロファイルに従って、温度ばらつきの特性影響を如何に削減するか、フロアプランに対する指針を具体的に提案する。
また、このチップ上の温度差が、チップのパフォーマンス（CLOCK

SKEW、EM 特性）へ

如

何に影響するか定量的な分析を行う。
さらに、温度に対して指数的な増加傾向を持つリーク電流の挙動をシミュレーションモデルへ
組み込むことで、設計でどのように考慮すべきかを解析、提案する。
4.1.1.2

現在の研究動向

LSI が消費する電力の増大につれて、LSI の温度は設計の強い制約となってきている。特に、高性能なマイクロプロセッサにおいては、熱のマネジメントが重要な設計項目の一つとなっている。
チップの温度を監視するためのセンサを搭載することも珍しくない［OCTE-33、OCTE-34］。
熱による動作不具合を防止するための対策として、例えば次のような方法が提案されている［OCTE-39、 OCTE-21、OCTE-22］。
（1） アーキテクチャ多重化による対策：同じ処理を行う消費電力の異なるブロックを冗長化して用意する。通常は高消費電力ブロックを用いるが、チップ上の温度が過度に上昇した場合には低消費電力ブロックに動作を切り替える（性能は低下する）。
（2） 電圧と動作周波数の制御：チップ上の温度を監視して温度の上昇に応じて電源電圧や動作
周波数を調整する。
通常これらの対策はゲート数の増加につながり、コスト大となる。また、SOC においてはパッ
ケージに割り当てるコストが制限されることが多いため、SOC 設計において熱が問題となるかど
うかを見極めることは非常に重要である。しかし、SOC を対象として、温度が問題となるか、また温度の影響がどの程度であるかを定量的に求めた文献はほとんど見当たらない。
以降で検討する内容に関連する温度解析の研究としては、次のようなものが挙げられる。文献［OCTE-23］では、ごく限られた配線とビアの領域に対して温度分布を正確に求めている。シリコン基盤材料の均一性を仮定してグリーン関数法によりフルチップの温度分布を高速に求める方－79－

法が、文献[OCTE-27]に記載されている。温度分布の高速計算に関する研究としては、文献［OCTE-28、OCTE-17、OCTE-37］等を挙げることが出来る。チップ上の温度分布を考慮し、温度分布の平坦化を図るレイアウト設計手法としては、［OCTE-29、OCTE-30］がある。これらはforce-directed placement 手法［OCTE-31］における場の一つとして温度を扱うものである。
4.1.1.3

昨年度の成果

昨年度の結果をまず、以下に整理する。昨年度は、チップのプロファイルを仮定して、シミュレーションを行うための環境作成を行った後、
1） チップの構成ブロックによる依存性（特に消費電力の異なる、メモリ、ロジック、IO で分類し、その割合がどのように、最大温度・最大温度差に影響するか。
2） 上記の高消費電力のロジックブロックの位置がどう影響するかを解析した。下図にその結果をまとめる。

図 OCTE-2 シミュレーション結果の整理

－80－

（a）

（b）

図 OCTE-3 シミュレーションモデル
4.1.1.3.1

解析モデル

本解析ではダイおよびパッケージを直方体の小領域に分割し、これらを相互に熱抵抗で接続することにより熱の拡散をモデル化する。各小領域は熱抵抗と熱容量からなる 3 次元格子で表わす。
小領域への分割の様子を図 OCTE-3 に示す。この図では、BGA パッケージに封止されているダイを x、 y 方向にそれぞれ 6 分割、z 方向に 8 分割している。ダイはシリコン基板層、デバイス層、および金属配線層からなるとし、金属配線層の上にはパッケージ材料を介して半田ボールが接続する。また、シリコン基板層の下側を樹脂等からなるパッケージ層により覆う。境界条件として、最上層のボール層と最下層のパッケージ層の両方から周囲温度との熱交換を行うと仮定し、チップおよびパッケージの側面は断熱とする。LSI の大きさ（x、 y 方向）を 10 mm □、厚さを約500μm（ダイ）＋400 μm（パッケージ）とする。配線層数や寸法は、ITRS の 90 nm ノードの数値を参考とする 11） 。分割数は x、 y 方向にそれぞれ 16 分割、z 方向に 9 分割とし、パッケージ表面（図 OCTE-3 （a） の上面と下面） を、25°C に固定する。配線材料として Cu、 配線間および配線層間の絶縁材料（IMD、 ILD）として SiO2 を仮定する。厳密には Cu、SiO2 の
熱抵抗は温度依存性を持つが、ここでは温度依存性を無視し常温の値で近似する。例として用いる LSI の層構成と、層毎の熱特性を表 1 に示す。epoxy はパッケージの材料であるエポキシ樹脂
を、sub1～sub4 と sub s の 5 層はシリコン基板を表す。シリコン基板は他の層と比較して厚みが大きいため、sub1～sub4 の 4 層に分割している。基板の表面近傍にはデバイスが作成されている
ため発熱源となっており、また熱特性が他の層とは異なると考えられることから、基板表面を独立した層 sub s としている。配線層と ILD は複数まとめて wire1 と wire2 の 2 層に分割する。それぞれの層は、x、 y 方向の配線 2 層と ILD 4 層の計 8 層について別個に等価抵抗・容量を計算し、直列、並列の接続を考慮してまとめている。wire2 の上には、パッケージ樹脂とボールから－81－

なる bump を定義する。

（a）

（b）

図 OCTE-4 配線層での熱抵抗等価モデル
熱抵抗は対象となる配線層の金属配線をまとめた等価抵抗として計算する。例えば図 OCTE-4（a） のような配線に対しては、（b） に示すように抵抗値を変えずに並べ変えを行って P1-P2 間の合成抵抗を計算する。この際には、金属配線の熱抵抗が小さい事から、配線が領域を貫通する割合を考慮している （R4） 。同一領域の y 方向、および z 方向に対しても同様の計算を行い等価抵抗を決める。熱容量は金属配線と絶縁膜の熱容量の総和から求める。

図 OCTE-5 熱抵抗・容量のパラメータ例－82－

4 層（sub1～sub4）に分割するシリコン基板層の熱抵抗と熱容量は、基板が全て純粋な金属シリコンからなるとみなして熱抵抗を求めている。パッケージ材料は通常、ダイを構成する材料と比較して熱抵抗が大きいため、チップの温度を決める主要な因子となる。本例で基準とするパッケージは、等価的な z 方向の熱抵抗を約 3（K/W） とする。この数値は、ハイエンド MPU 等に用いられる熱抵抗の小さいパッケージを、強い送風等による良好な冷却環境下で使用することに相当する。

図 OCTE-6 温度分布のメモリ占有率依存性
4.1.1.3.2

回路機能依存性

最近の LSI ではメモリを多く搭載する場合がある。メモリとロジックでは消費電力が異なるた
め、メモリの多寡により温度分布が異なると考えられる。そこで I/O 領域を除くチップ上にメモリが占める割合をメモリ占有率αM として定義し、温度分布に与える影響を確認する。ITRS では、 SoC のメモリ占有率が 2003 年に約 75%、2012 年には約 93% に達すると予測している 11）。
全体的な傾向としてメモリ占有率は増加傾向にあるが、実際にはチップの応用によりメモリ占有率は大きく幅を持つと考えられる。そこでここではメモリ占有率も温度勾配に影響を与えるパラメータと考えて、20～80%に変化させる。
メモリの電力密度の絶対値ρM を仮定し、占有率によらずρM 一定とする。ここではメモリの電力を先に決めて、残りを全てロジックの電力として割り付ける。
ロジックを 1 箇所に集中させる C 型または L 型の配置、ρM =0.25 （W/mm2） とし、メモリ占有率αM ほぼ 20～80 % の範囲で変化させる時のチップ内温度の最大値と最小値、最大温度差（=最大値 - 最小値）を図 OCTE-6 に示す。メモリの占有率が大きくロジックの占有率が小さくなるほどチップ内の最大温度、および温度差が増加する。すなわちチップの総消費電力が一定であってもチップの温度分布は異なる場合がある。特にメモリの電力を一定とするため、メモリ占－83－

有率に対してメモリ電力が線形に増加する。このためロジックにおける電力密度はメモリの占有率に対し著しく増大する。その結果、ロジックで観測される最大温度が増加する一方、メモリで観測される最小温度が減少して温度差は急激に大きくなり、温度差は約 75 ℃となった。
4.1.1.3.3

フロアプラン依存性

図 OCTE-7 デバイス層の温度分布（メモリ占有率 80%） Ｌ型

図 OCTE-8 デバイス層の温度分布（メモリ占有率 80%） C 型－84－

C 型、L 型の配置を出発点として、ロジックがより小さいブロックに分割可能な時に温度勾配を小さくするためのブロック配置について検討する
図 OCTE-6 では、メモリ占有率や電力の設定によらず常に L 型配置の温度差が C 型配置に対して大きい。またチップ内での最大温度も、L 型配置が高い。L 型配置では消費電力の大きいロジックがチップの隅に置かれる。チップの側面は断面積が小さく横方向の熱抵抗を放熱経路として有効に使えないため放熱に対する寄与が小さい。このため、チップの隅に熱源となるブロックを配置すると、温度が上昇すると考えられる。メモリ占有率 80% 時におけるチップ内の温度分布を図 OCTE-8 に示す。
次に、メモリ占有率を約 80 % に固定してその配置や分割を初期フロアプランから変更していく時に、温度分布がどのように変化するかを図 OCTE-9 に示す 3 つのパターンについて分析する。
いずれのパターンでも I/O 回路はチップの周辺部に固定する。
パターン（a-1） 初期配置としてロジックを 1 ブロックとしてチップの隅に置く。消費電力とブロック形状を保ったまま、ロジック位置を対角線方向へチップ中央まで 1 格子ずつ移動する。
パターン（a-2） （a-1） によりブロックが中央に移動した状態を初期配置とする。ロジックが 4
つの小ブロックに分割可能であるとして、消費電力と占有面積の合計を同一に保ったまま、分割したブロックを隅に向かって 1 格子ずつ放射状に分散させる。
パターン（b）

初期配置ではロジックを 1 ブロックとしてチップの隅に置く。このブロックがさらに細かい 4 ブロックに分割可能であるとして、消費電力と占有面積の合計を同一に保ったまま、分割したブロックを x、 y 軸および対角線方向に 1 格子ずつ同時に分散させる。但し、隅の 1 ブロックだけは制約により移動できないとして、左上隅に固定する。

図 OCTE-9 温度分布のフロアプラン依存性－85－それぞれのパターンについて温度差の変化を図 OCTE-10 に示す。横軸はブロックの移動距離を示しており、x、 y 軸方向、又は対角方向に関わらず 1 格子分の移動を 1 目盛としている。（a-1）の終点と （a-2） の始点、および （a-2） の終点と （b） の終点は、移動の結果が同じ配置となるためそれぞれ一致する。グラフより同じロジックを 1 箇所に集める構成をとる場合でも、その配置場所により温度差が異なることがわかる。
（a-1） の操作によりチップの隅にロジックを配置する場合には温度差が約 75 ℃生じるが、中央に移動させると約 34 ℃となる。さらに電力の大
きいロジックを分割し配置を分散すると、チップ内の温度差がより緩和される。4 分割して移動させると温度差は 11 ℃まで改善できる。但しこの移動に対しては温度差を最小とする最適配置が存在し、移動量を大きくしてブロックがチップの隅に近付くと温度差は再び大きくなる。温度差が最も改善されるフロアプランでの温度分布を図 OCTE-11 に示す。

図 OCTE-10 温度分布のフロアプラン依存性－86－

図 OCTE-11 ロジック分割による温度分布の改善結果
4.1.1.4
4.1.1.4.1

特性分析
パッケージ性能との関連

パッケージ性能と熱の関係を定量的に把握するため、各パッケージに対する最大温度差を調査する。パッケージコストとその熱抵抗は一般に反比例の関係にある．パッケージの選択は、LSIの製造コストを構成する重要な要素のひとつとなっており、電力許容量を満たす範囲で、最も安価なパッケージを使用する事が好ましい。
本解析では、Rθ=3kW～27kW の 5 種類の熱抵抗からなるパッケージを想定する。図 OCTE-12には、想定した 5 種類のパッケージにおける消費電力と最大温度差の関係を示す。フロアプラン
はロジックを角に配置する、最大温度差が大きくなる場合を想定している。パッケージの熱抵抗は、その LSI 内部の熱抵抗よりも大きく、パッケージの熱抵抗を設定内で小さくしても最大温度差はほぼ比例して増加している。また、図中の点線は、各消費電力における最適なパッケージを選択したものであり、最大許容温度は Tallow=120℃としている。

－87－

140
120

Rθ=27k/W
Rθ=12k/W
Rθ= 9k/W
Rθ= 6k/W

最大温度差[℃]100
最適パッケージ選択Rθ= 3k/W

80
60
40
20

Rθ=熱抵抗

0
0

5

10

15
20
消費電力[W]

25

30

35

図 OCTE-12 パッケージ性能とチップ消費電力の関係
実際にはこの点線以下のパッケージしか選択出来ない。最大温度差は、各電力でのパッケージの選択差によっても 10℃以下の改善しかみられない。またチップの消費電力が小さい場合に、極端に温度差が大きくなることはないことがわかる。
4.1.1.4.2

CLOCK

SKEW に対する影響分析

本節では、前章でのチップ平面方向の温度分布解析結果を反映したクロックディレイの解析を行う。クロックツリー形状はバランスのとれた対称形状を想定し、SPICE シミュレーションにより各観測点のディレイを計測している。
解析にあたり、クロックツリーモデルを図 OCTE-13 のように仮定した。チップ全体にクロックが供給されており、クロックソース（チップ中央）に対し対象な構造をもつ。配線長はクロック周波数がある程度高速な想定のため最大 1.25［mm］としており、それ相当の配線抵抗と配線容量を 4 段のπ型モデルで表している。本モデルでは、グローバルクロックのみで、クロックバッファ
は最大 6 段を想定している。本グローバルクロックバッファ以降の信号経路はローカルなクロッ
クツリーによりディレイ調整がなされているとする。
観測ポイントは、全 36 の観測ポイントから論理的にスキュー値が 0 となる 9 組に分け、クロッ
クバッファの出力を測定している。それぞれで測定の最も大きな delay 差を本クロックツリーのスキュー値とする。
上記モデルを使用し、各クロックバッファに前節で求めた温度を割り当てて SPICE シミュレー
ションを行って求めたクロックスキューを図 OCTE-14 に示す。横軸は、フロアプランプランの状態を示しており、縦軸はディレイの絶対値で正規化したスキューである。図中（a-2）は、ロジッ
クブロックの配置が中心から対象の配置となっており、これは本解析で用いたクロックツリーの構造と同じであるため、スキューは発生しない。
（a）または（b）のケースでは、熱勾配が大きい－88－

ほどクロックスキューは大きい。また、本仮定においては、最大で全体ディレイに対して約 10%程度の差が生じる結果を得た。

CPG

図 OCTE-13 クロックモデル

図 OCTE-14 クロックスキューへの温度の影響の解析結果－89－

4.1.1.4.3

EM への影響分析

温 度 差 が 配 線 信 頼 性 に 与 え る 影 響 を 調 べ る 。 信 頼 性 の 指 標 は 、 ブ ラ ッ ク の 式 [OCTE-25]
MTTF = A j-n exp（E / kT）で得られる。ここで A 及び E はプロセス及び形状に依存する定数で、Kはボルツマン定数である。ここで、Jmax（Tspec）は、ある特定の温度 Tspec の温度における最大許容電流密度とし、（ここでは Tspec = 120℃）Jmax（T）は、実際の温度 T における実効最大許容電流密度とする。この Jmax（T）は、上記のブラックの方程式で T における MTTF が温度 Tspec に等しくなるようにすることで得られる。
チップの温度が上昇するに従い、実効の Jmax を減少させる必要がある。その割合をγj = Jmax（T）/Jmax（Tspec）としてあらわす。T > Tspec であるので、γj < 1 となる。最大温度が Tspec に等しい場合
は、γj は 1 となる。
高性能 SoC では、局所的に仕様温度を超えるため、グラフに示すよう、γj < 1 となる電流密度を守る必要が出てくる。図 OCTE-15 では、すべて同じ消費電力と、ロジック領域の面積を持っているため、フロアプランを改善することで電流密度の制限値を 0.3～0.8 倍緩和できることが分かる。

図 OCTE-15
4.1.1.5

配線信頼性への影響

温度差削減のためのフロアプラン配置改善手法

これまでの解析からチップ上の温度差がチップ性能に影響を及ぼすことがわかった．そこで本
節では、チップ上の温度差を改善するための手法について検討する。
以下での温度は、全てシリコン基盤表面のデバイス層のセルで定義する。いま Ti をセル番号 iの温度とする。ここで i は集合 Sk の要素であり、集合 Sk はブロック k を構成するセル中のイン
デックスの集合である。
4.1.1.3 節の結果から、1）ブロックを小さく分割する 2）小さく分割したブロックを分散して配置する、の 2 点が温度の平坦化に有効であることがわかっている。これらを考慮して、最大温度差Δtmax を削減する一連の基本操作を以下のように提案する（図 OCTE-16）。

－90－

step-1.

タイミングを第 1 優先とする最適化を行い初期フロアプランを作る

step-2.

シミュレーションにより温度差を計算する。

step-3.

Δtmax があらかじめ決められた目標値以下であるか、または繰り返し回数が事前に設定された上限を超える場合には手続きを終了する。そうでなければ次の step-3 に進む。

step-4.

全てのブロックについて温度勾配ベクタ vd を x-y 平面上に投影したベクタの総和を求め総和のベクタが指す方向にそのブロックを 1 ステップ動かして step2 へ戻る。
但し vd=∑ gradTii

チップの熱抵抗はパッケージが支配的であるため、step-3 の勾配の計算では単に z 方向を無視して x-y 平面内への投影で近似できる。以後の解析では、ブロックの移動は隣接する 8 近傍の 1 グ
リッド刻みとする。
図 OCTE-17 と図 OCTE-18 に、温度の平坦化例を示す。図 OCTE-17 は初期フロアプランであり、チップ内には最大 26.1℃の温度差が有る。図中の矢印は温度勾配ベクトルを示す。このベクトルに従い提案する手続きを 23 回繰り返してブロックの移動を完了した最終的なフロアプランが図OCTE-18 である。このとき最大温度差は 7.4℃まで低減されている。図には同時に、各ブロックがどの程度移動したかを示してある。ブロックのわずかな移動により効果的に温度差を削減できていることがわかる。このためタイミングに与える影響は軽微であると考えられる。

図 OCTE-16 温度平坦化の基本操作－91－

図 OCTE-17 温度平坦化手続きの初期状態

図 OCTE-18 温度平坦化手続きの最終状態
4.1.1.6
4.1.1.6.1

リークを考慮した温度解析
リークモデル

まず、0.1［um］プロセスを想定した BSIM3 SPICE モデルを用いて、単体トランジスタのサブ
スレショホルドリーク電流を求めるシミュレーションを行った。SPICE モデルは、Vth の異なる 2種類を想定している。その結果を図 OCTE-19 に示す。横軸を温度、縦軸をサブスレショホルドリー－92－

ク電流としている。よく知られているように、サブスレショホルドリーク電流は、温度に対して指数関数的に増加する。

サブスレショルドリーク電流の温度特性(単体トランジスタ)
BPTM 0.1um BSIM3モデル
Vth（2種類） ：Nch/Pch = 0.2/-0.3 or 0.25/-0.2
Ioff(n-ch)

Ioff(p-ch)

0.25

0.2

-0.3

1.4E-06

9.00E-07

1.2E-06

8.00E-07
7.00E-07
Current[A]Current[A]1.0E-06
8.0E-07
6.0E-074.0E-07

6.00E-07
5.00E-07
4.00E-07
3.00E-07
2.00E-07

2.0E-07

1.00E-07
0.00E+00

0.0E+00
25

図 OCTE-19

-0.2

50

75

100
Temp[℃]

125

150

25

175

50

75

100

125

150

175

Temp[℃]

サブスレッショルドリークの温度特性（単体トランジスタ）

次に、ゲートレベル（2 入力 NAND）でのサブスレショホルドリーク電流をシミュレーションから求める。2 入力 NAND に対しては、図 OCTE-20 に示す 4 つの入力状態が考えられるため、それぞれの状態でサブスレショホルドリーク電流を測定する。
上記 2 入力 NAND でのサブスレショホルドリーク電流の温度特性を図 OCTE-21 に示す。論理ゲートでは、入力の State によってサブスレショホルドリーク電流は大きく異なることがわかる。
特に、縦積みのトランジスタの効果により、サブスレショホルドリーク電流は大きく減少する。
NAND

L

L

Ioff1

L

L

Ioff2

H

L
State1

図 OCTE-20

L

H

H

L

H

H
Ioff3

L
State2

H

H

State3

H
State42 入力 NAND のサブスレショホルドリーク電流測定モデル

－93－

Ioff4

サブスレショルドリーク電流の温度特性(NAND)
1.80E-06• 入力論理状態によりリーク電流は大きく変化

1.60E-06• 縦積みトランジスタによりリーク電流減少

1.00E-06

Ioff_s1
Ioff_s2
Ioff_s3
Ioff_s4
Ioff_tIoffx10_s1
Ioffx10_s2
Ioffx10_s3
Ioffx10_s4
Ioffx10_t

1.40E-06

電流[A]1.20E-06

8.00E-07
6.00E-07• 但し温度特性は同じ
ため単体トランジスタの式をセルにも適用
可能

4.00E-07
2.00E-07
0.00E+00
0

50

100

150

200

温度[℃]

図 OCTE-21

サブスレッショルドリークの温度特性（NAND）

図 OCTE-22

単体トランジスタとセルリークの関係

図 OCTE-22 に、リークモデル式を示す。ここでは BSIM3 のサブスレショルドリークの式 Isubを温度の関数と見て簡略化する。必要となる最小の係数はαとβの 2 つである。簡略化したモデ
ル式（簡易リークモデル式）は、一つのトランジスタに対するリークの式であるため、以下の検討が必要となる。
（1） セルまたはブロックに対する簡易リークモデル式の適用性（2） 簡易リークモデル式の、シミュレーションへの組み込み－94－

図 OCTE-23

トランジスタモデルと簡易モデルとの電力比較（PMOS）

図 OCTE-23 には PMOS トランジスタモデルのリークと簡易リークモデル式のリーク電流を比較した結果を示す。当然では有るが両者は良く一致する。図 OCTE-24 は、前節で求めた 2 入力 NAND
セルのリーク電流を簡易リーク式によりフィッティングした結果である。点は SPICE により求めたセルのリーク電流、線は簡易リークモデル式である。2NAND は入力端子の状態によりリーク電流が異なるが、簡易リークモデル式はいずれの状態に対してもリーク電流を良く近似している。
NOR 等その他のセルについても、モデル式はリーク電流の温度特性を良く近似できることがわかった。
回路ブロックもまた、これら論理セルにより構成されるから、上記「（1）セルまたはブロックに対する簡易リークモデル式の適用性」に関しては、簡易リークモデル式がセルの電流を代表できると考える。本検討では想定するプロセスの単体トランジスタよりβを決定し、ブロックの電力を実現するようにαを決めることになる。

－95－

図 OCTE-24

簡易リークモデル式の精度（NAND）

図 OCTE-25

リークを考慮した熱回路モデル－96－簡易リークモデル式は、図 OCTE-25 に示す構造にてシミュレーションに組み込む。すなわち、左側上段の従来のモデルにおいて、消費電力を表現する電流源を充放電成分とリーク成分に分離して別々の電流源として接続する。充放電成分は直流電流源、リーク成分はその場所の温度を参照する制御電流源となる。SPICE に組込まれている機能を用いることで、これまで行ってきた解析に対し非常にわずかな修正により、局所的な温度に依存するリーク電力を考慮する解析が可能となる。図 OCTE-26 はチップの温度分布とリーク電力分布の計算例である。
4.1.1.6.2

温度分布を考慮したリーク電力の解析

図 OCTE-26

計算結果例

以下、図 OCTE-27 に示すシナリオに従いチップ温度に対するリークの影響を求める。ここでは、リークが総消費電力に占める割合を変化させる。リーク電力の割合は、最大温度（120℃）で定義する。その際には、チップ温度が分布を持たないと仮定する。
図 OCTE-28 にリーク電力割り当ての例を示す。左側は総消費電力が 20W の場合、右側は総消費電力が 32W の場合である。電力割り当ては通常、チップの温度が一様であることを仮定して行うが、これまでの解析から温度は分布を持つ。この分布が消費電力にどのような影響を与えるかを以下で分析する。

－97－

図 OCTE-27

熱設計シナリオ 1

図 OCTE-28

熱設計シナリオ 2－98－

図 OCTE-29

20W パッケージでのリーク

図 OCTE-29 は総消費電力 20W 時のリークプロファイルを示す。32W まで許容できるパッケー
ジに対して消費電力に余裕があるため、また割り当て方法からリーク電力の割合γが増えるほど充放電電力が減少することからリーク電力の割合が増すほどチップの平均温度が減少する。

図 OCTE-30

32W パッケージでのリーク－99－

一方、図 OCTE-30 は総消費電力 32W 時のリークプロファイルを示している。仮定した最大温度よりも温度が高い場所が局所的に存在し、またリーク式が温度に対して指数的な依存性をもつために、このケースではリーク割合が増すほどチップ温度は上昇している。リーク割合が 0.4 のケースでは収束値を得ることが出来なかった。これは温度上昇とリーク電力増加の正帰還のためと考える。
4.1.1.6.3

シミュレーション解析結果と考察

図 OCTE-31

フロアプランでのリーク増加

フロアプランによるリーク増加を、図 OCTE-31 を用いて模式的に考える。左側は今回検討した
フロアプラン、右側は A-B 断面に沿った温度分布を示す。リークを考慮しない場合には、細い実線に示すようにロジック部で局所的に温度が上昇する。リークを考慮することで、高温部では大幅にリーク電力が増加する一方、平均温度よりも低い部分では消費電力が減少する。またその変化量はリーク電力の形状から高温部のほうがより大きい。このためフロアプランによりリーク電力が改善できること、および温度が高くなりすぎると正帰還による熱暴走が生じる可能性が有る
ことがわかる。
図 OCTE-32 に今回の検討結果をまとめる。

－100－

図 OCTE-32
4.1.1.7

リークに関するまとめ

活動内容のまとめと今後の課題

2003 年度
・ ゲート、配線に対する熱効果の問題整理
・ 熱シミュレーションのモデルとツールを提案し問題を確認
・ メモリ占有率、フロアプラン形状、メモリの電力モデルをパラメータとして熱勾配との関
連性を解析
・ フロアプラン改善により熱勾配が改善されることを確認
2004 年度
・ 熱がチップ性能に影響を与える領域（消費電力、パッケージ、等）の明確化
・ 熱がチップ性能（EM／スキュー）に与える影響を検討
・ 上記影響の緩和手法についてより具体的な検討
・ 影響予測の精度を向上するためリーク電流等を考慮
以上主な内容を図 OCTE-31 にまとめる。
今後の課題
・ チップの外部環境（初期温度）の変化による影響の調査
・ フロアプラン段階での電源電圧効果への影響の調査
・ 最終レイアウト後の、詳細な熱解析による、他のツール（スタティックタイミング解析、
電源変動）との連携（局所的、全体的）・ 温度制御機構を含めたシミュレーション環境の検討－101－

図 OCTE-31
4.1.1.8

成果のまとめ参考文献[OCTE-1]

INTERNATIONAL TECHNOLOGYROADMAP FOR SEMICONDUCTORS2003

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Clocking Design and Analysis for a 600-MHz Alpha Microprocessor Daniel W. Bailey
and Bradley J. Benschneider

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33、 NO. 11、 NOVEMBER 1998 1627
[OCTE-3]

Clock

Distribution

Networks

inSynchronous

DigitalIntegrated

Circuits

PROCEEDINGS OF THE IEEE、 VOL. 89、 NO. 5、 MAY 2001
[OCTE-4]

K. Kanda、 et. al. "Design impact of positive temperature dependence on drain current in
sub-1-V CMOS VLSIs、" IEEE JSSC、 Oct 2001

[OCTE-5]

CMOS

VLSI

Engineering

Silicon-On-Insulator James

B.

Kuo

and

Kerwei

Base

on

AC

OutputSu（ISBN:0-7929-8272-2）[OCTE-6]

Self-Heating

Characterization

for

SOI

MOSFET

Conductance[OCTE-7]

Closed-form Analytical Thermal Model for Accurate Temperature Estimation ofMultilevel ULSI Interconnects Ting-Yen Chiang and Krishna C. Saraswat

2003

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Analytical Thermal Model for Multilevel VLSI Interconnects Incorporating Via EffectTing-Yen Chiang、 Kaustav BanerjeIEEE ELECTRON DEVICE LETTERS、 VOL.

23、 NO. 1、 JANUARY 2002
[OCTE-9]Analysis of Non-Uniform Temperature-Dependent Interconnect Performance
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R&D[OCTE-12]

Compact

Modelingof Multilevel[OCTE-13]

SPICE-Based

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forElectrothermal Analysis

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Collapse Techniques”[OCTE-14]

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Floyd1, M. Lee1, M. Goulet1,J. Wagoner1, N. Schwartz1 , S. Runyon1, G. Gorman1, P.
Restle3, R. Kalla1,J. McGill1, S. Dodson1－104－

ISSCC2004

4.1.2

電源ノイズ・タスクグループ（DPI-TG）

4.1.2.1

LSI のトレンドとノイズの影響

近年、プロセスの微細化に伴い、LSI 内の多様なノイズの影響を考慮した遅延設計が不可欠となっている。その要因として、下記に示すように、LSI の高性能化に伴う LSI のノイズ耐性の悪化が挙げられる。
・ LSI の高性能化
¾ 微細化
¾ 高速化
¾ 低電圧化¾ 多ピン化・ ノイズ耐性の悪化¾ ノイズレベルに対する信号レベルの相対的な低下¾ 高速動作に伴う di/dt 量の増加
¾ 多ピン化に伴う SSN（Simultaneous Switching Noise）の増加
LSI 設計で考慮するノイズの種類は、その発生原因から分類すると、下記が挙げられる。
・ コア電源ノイズ¾ LSI 内の素子動作に伴い発生する電源・グランド電位変動。論理的誤動作やジッタ増大の原因となる・ Substrate ノイズ¾ LSI 内の電源分離箇所（ex. アナログモジュール）に基板を経由して外部（ex. ディジタ
ル部）から流入するノイズ。該当箇所の回路動作に悪影響を及ぼす。
・ SSO ノイズ（I/O）¾ I/O 部の同時動作により発生する電源・グランド電位変動。I/O 論理誤動作やジッタ増大の原因となる。
・ Crosstalk ノイズ¾ チップ、パッケージ、PCB における信号配線間の容量性・誘導性結合により発生するノイズ。信号伝送信頼性の阻害要因となる。
・ EMI ノイズ¾ LSI 動作に伴い、外部に放射される電磁放射ノイズ
4.1.2.2

活動の目的

本タスクグループでは、特に数十ナノ世代の最新のテクノロジを用いることで顕著となるだろう電源ノイズに焦点を当て、要因分析をし、今後の設計に不可欠な電源ノイズ設計指針を策定す
ることを目的とする。
電源ノイズの問題は、以前より世の中で検討が続けられているが、電源ノイズの主要因とその影響度の関係については明確になっていないのが現状である。さらに、PCB（Printed Circuit Board）
や LSI の Core 系内部の電源ノイズ等、個別の分野での評価検討は多々なされているが、それら全－105－

体を一つの系とした、相互の電源ノイズの伝搬や影響度の検討は、殆どなされていない。そこで、それらの系に対して、簡易な等価回路モデルを作成し、電源ノイズ発生源とその影響度の要因の関係を分類整理し、それぞれの因子に対する感度解析を行う。また、要因の感度特性結果から重要度付けをし、電源ノイズ考慮設計手法や電源ノイズ検証で必要なモデルの精度を示す。
今年度は、LSI と LSI パッケージ起因の電源ノイズである SSO（Simultaneous Switching Outputs）
ノイズに対する感度解析を行い、要因の重要度付けをするために必要な簡易な電源ノイズ特性評
価用モデルの作成、各パラメータの感度の定量化、SSO ノイズを考慮した設計ルールの作成、制約変換による設計最適化手法の提案、SSO ノイズ制約からの変換テーブル作成方法の検討、遅延変動制約からの変換テーブル作成方法の検討を行った。
4.1.2.3

SSO ノイズとは最初に、SSO（Simultaneous Switching Outputs）ノイズに関して簡単に説明する。図 DPI-1 にあるようにオンチップにある出力バッファが、ある制御信号やデータ信号に依って、あるタイミン
グで同時に動作する系を考えると、出力 I/O バッファがリードフレームやパッケージの伝送線路を駆動する。この際にパッケージのインダクタンス成分などにより、電源、グランドラインの電位が変動することを一般的に SSO ノイズと定義する。

図 DPI-1
4.1.2.4

SSO ノイズ概略

SSO ノイズ解析用の回路モデル

本節では、SSO ノイズ解析用回路モデルの構成を示す。図 DPI-2 にモデリング対象を示した。
今回の検討は I/O に特化して行っている。図 DPI-3 に、簡易等価モデルの概要を示す。

－106－

図 DPI-2

SSO ノイズ解析でのモデリング対象

図 DPI-3

SSO ノイズ解析用モデル（全体）

チップ上の Core 領域と I/O 領域の電源分離は次のような形態を想定している。
•

Core 電源と I/O 電源は分離して別々に供給•

グランドは Core と I/O とで共通に供給

図 DPI-3 は I/O 部分に着目した、SSO ノイズ解析用モデルの概要を示している。I/O パッドの並びにおける、グランド、電源、信号の順番は可変である。図 DPI-4 は、このモデルのオフチッ
プ部分を詳細に示している。ここで表現されているのは、オフチップのリードフレームやパッケー
ジのインダクタンス、抵抗、容量である。図 DPI-5 は、I/O セル内の詳細モデルを示している。

－107－

図 DPI-4

SSO ノイズ解析用モデル（電源部、信号部）

図 DPI-5

SSO ノイズ解析用モデル（I/O セル部）

このシミュレーションモデルは、次の部分から構成されている。
•

LSI 内の I/O 領域に含まれている、バッファ部、電源・グランド供給配線部•

パッケージの Bonding Wire 部•

パッケージの Lead Frame 部•

ボード上の配線と受信側の LSI を模擬した負荷容量部

各ブロックの寄生成分の等価回路は RLC のラダー回路になっており、多段タイプを採用している。I/O 系の電源/グランド配線の両端は、高抵抗(HiZ)で終端をしている。信号入力の供給端子は、－108－

すべて共通で、Enable 端子を用いて動作の有無を指定できる回路になっている。さらに、各 I/O
バッファの Skew 調整用にバッファの Enable 端子と制御信号源との間に遅延素子を接続しており、それぞれ任意に遅延差の指定ができるようにしている。I/O 系の各 Cell は、図 DPI-5 内上部に示
す通り、電源供給配線の寄生成分をモデル化しており、信号 I/O Cell 部は出力バッファが Vdd とVss 間に接続している。
4.1.2.5

感度解析で使用したパラメータ

表 DPI-1 に今回設定したパラメータの一覧を示す。Lvd, Lvs はオンチップのインダクタンスを表す。Ccio、Ccvd、Ccvs は電源間のデカップリング容量を表す。Cs は負荷容量を表す。Lsb、Lpb、
Lsl、Lpl はパッケージのインダクタンスを表す。
ここで,個々のパラメータを大きな系に分けた。オンチップインダクタンスは電源 Rail インダク
タンス:Lring、電源間容量:Cd、負荷容量：CL、パッケージ電源インダクタンス：Lpkg と定義している。
表 DPI-1

4.1.2.6

SSO ノイズ感度解析で使用したパラメータ

感度解析結果前記 SSO ノイズ解析用モデルに対し、HSPICE（Synopsys 社製）を用いた過渡解析を実施し、
表 DPI-1 に示したパラメータに対する感度解析を行った。本節では、その結果を示す。パラメー
タ毎の感度を見るため、変化対象とするパラメータのみを変化させるものとし、それ以外のパラメータは、TYP 値で固定する。尚、Vss 測定時のノイズ・ピーク量は、ノイズ・ピーク電圧値を用いるが、Vdd 側測定時のノイズ・ピーク波形は、負極性を持つため、電源電圧から Vdd 側ノイズ・ピーク値を差し引いた値を、ノイズ・ピーク量とする。

－109－

•

パッケージ電源インダクタンス（Lpkg）
図 DPI-6 にパッケージ電源インダクタンスによる結果を示す。グラフ中には、SSO 数が 1 から

32 各々の場合について、パッケージ電源インダクタンスを 1p、5p、10p、20p、100p［H］と変化させた場合のノイズ・ピーク量を Vss 電源側、Vdd 電源側、個別に示した。
2.5

SSO数

2

Noise Peak [V]Noise Peak [V]

2.5

1.5
1
0.5
0
0.E+00

5.E-09

SSO数

2
1.5
1
0.5
0
0.E+00

1.E-085.E-09PKG Inductance [H]1.E-08PKG Inductance[H]Vss側ピーク量Vdd側ピーク量

図 DPI-6 パッケージ電源インダクタンス結果
Vss、Vdd 両結果より、パッケージ電源インダクタンスの増加によりノイズ・ピーク量は増加す
るが、一定値を超えるとその増加量は減少する傾向（飽和傾向）にあることが判る。また、Vss
側と Vdd 側を比較すると、同一の条件では、Vss 側のノイズ・ピーク量の方が大きい。尚、Vdd
側グラフにおいて SSO 数が大きい部分のプロット点が欠落しているのは、シミュレーションの異常終了により結果が得られなかったためである。
•

負荷容量（CL）
図 DPI-7 に負荷容量に対する結果を示す。パッケージ電源インダクタンスの場合と同様に、SSO

数が 1～32 各々に場合について、負荷容量を 1p、5p、10p、20p、100p[F]と変化させた場合のノイズ・ピーク量を示した。
2

SSO数

1.5

Noise Peak [V]Noise Peak [V]

2

1
0.5
0
0.E+005.E-11
Load Capacitance [F]1.E-10

SSO数

1.5
1
0.5
0
0.E+005.E-11
Load Capacitance [F]Vss側ピーク量Vdd側ピーク量

図 DPI-7 負荷容量結果－110－

1.E-10この結果より、負荷容量の増加に伴うノイズ・ピークの増加は、先のパッケージ電源インダク
タンス同様、飽和傾向を持つことが判る。この飽和傾向を VSS 電源側と Vdd 電源側で比較すると、Vss 側では低負荷容量時に既にノイズ・ピーク量が飽和しているため、高負荷容量時のノイズ・ピーク量が Vss 側に比べて 2/3 程度に留まっていることが判る。また、SSO 数毎の測定点の粗密から、SSO 数に対する飽和傾向を持っていることが判る。
•

電源 Rail インダクタンス（Lring）
図 DPI-8 に電源 Rail インダクタンスに対する結果を示す。パッケージ電源インダクタンスの場

合と同様に、SSO 数が 1～32 各々に場合について、電源 Rail インダクタンスを 1p、5p、10p、20p、

1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
0.E+00SSO数

Noise Peak [V]Noise Peak [V]

100p[H]と変化させた場合のノイズ・ピーク量を示した。

5.E-11
1.E-10
電源Railインダクタンス [H]

1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
0.E+00

Vss側ピーク量SSO数

5.E-11

1.E-10

電源Railインダクタンス [H]Vdd側ピーク量

図 DPI-8 電源 Rail インダクタンス結果
この結果より、電源 Rail インダクタンスの増加に伴うノイズ・ピークの増加は、先のパッケー
ジ電源インダクタンス同様、飽和傾向を持つことが判る。ただしその傾向はパッケージ電源イン
ダクタンスの場合と異なり、SＳＯ数が大きくなると電源 Rail インダクタンスの変化に対する感度はほとんどなくなる。この様子は、Vss 側、Vdd 側共通であるが、Vdd 側でのノイズ・ピーク
量は、Vss 側の 2/3 程度に留まっている。
•

電源間容量（Cd）
図 DPI-9 に I/O 部電源間容量に対する結果を示す。パッケージ電源インダクタンスの場合と同様に、SSO 数が 1～32 各々の場合について、電源間容量を、10p、50p、100p、200p、1n[F]と変化させた場合のノイズ・ピーク量を示した。

－111－

SSO数
Noise Peak [V]Noise Peak [V]

1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
0.E+005.E-10
電源間容量 [F]1.E-09

1.6
1.4
1.2
1
0.8
0.6
0.4
0.2
0
0.E+00

Vss側ピーク量SSO数

5.E-10
電源間容量 [F]1.E-09

Vdd側ピーク量
図 DPI-9 電源間容量結果

この結果より、電源間容量の増減に関わらずノイズ・ピーク量は変化しないことが判る。この傾向は、Vss 側、Vdd 側、共通であるが、ノイズ・ピーク量を比較すると、Vdd 側でのノイズ・ピーク量は、Vss 側の 2/3 程度に留まっている。
•

電源数
図 DPI-10 に電源数に対する結果を示す。パッケージ電源インダクタンスの場合と同様に、SSO

数が 1～32 各々に場合について、電源・グランドのペア数を変化させたときのノイズ・ピーク量を示した。Vss 測定時は 5、6、7、10、15 とペア数を変化させ、Vdd 測定時は 5、7、9、11、16とペア数を変化させて、電源・グランドのペアを等間隔に配置した。
2

SSO数

1.5

Noise Peak [V]Noise Peak [V]

2

1
0.5

SSO数

1.5
1
0.5
0

0
5

7

9
11
電源I/O数

13

6

15

8

10

12

14

16

電源I/O数Vss側ピーク量Vdd側ピーク量
図 DPI-10 電源数結果

この結果より、電源 I/O 数の増加によりノイズ・ピーク量は減少するが、一定値を超えるとその減少量は減少する傾向（飽和傾向）にあることが判る。また、Vss 側と Vdd 側を比較すると、同一の条件では、Vss 側のノイズ・ピーク量が大きいことが判る。

－112－

•

駆動能力
図 DPI-11 に I/O セル駆動能力に対する結果を示す。SSO 数が 1、2、4、8、16、32 各々の場合について、I/O 駆動能力を、12、16、24［mA］と変化させた場合のノイズ・ピーク量を示した。
2.0

SSO数

1.5

Noise Peak [V]Noise Peak [V]

2

1
0.5

12mA

SSO数

1.5
1.0
0.5
0.0

0
12

17

12

22

17

I/O駆動能力[mA]

22I/O駆動能力 [mA]

Vss側ピーク量Vdd側ピーク量

図 DPI-11 駆動能力結果
この結果より、I/O 駆動能力の増加によりノイズ・ピーク量は緩やかに増加することが判る。この傾向は、Vss 側、Vdd 側ともに共通であるが、ノイズ・ピーク量を比較すると、Vdd 側でのノイズ・ピーク量は、Vss 側の 2/3 程度に留まっている。
•

伝送線路長
図 DPI-12 に伝送線路長に対する結果を示す。SSO 数が 1、2、4、8、16、32 各々の場合について、伝送線路長を、1、2、5、10、20、50、100［cm］と変化させた場合のノイズ・ピーク量を示した。SSO ノイズ解析用モデル上での伝送路の表現は、T 素子を用い、特性インピーダンスを 50［ohm］、伝播遅延時間を 6n［s/m］として、図 DPI-4 信号部での負荷容量 Cs 直前に挿入した。
また、反射防止用に 50［ohm］のダンピング抵抗を I/O 出力信号端子直後に挿入した。
1.0

1
Noise Peak [V]Noise Peak [V]

SSO数

0.5

SSO数

0.5

0

0.0
0

50
伝送路長 [cm]

0

100

50
伝送路長 [cm]Vss側ピーク量Vdd側ピーク量

図 DPI-12 伝送線路長結果

－113－

100

この結果より、伝送路長の変化に対するノイズ・ピーク量は、20［cm］未満の領域では、ほぼ一定とみなせるが、50［cm］を超える領域では、Vss 側は緩やかなノイズ量の増加、Vdd 側では緩やかなノイズ量の減少傾向を持っていることが判る。また、Vss 側と Vdd 側のノイズ・ピーク
量を比較すると、Vss 側に対し、Vdd 側のノイズ・ピーク量は、2/3 程度に留まる。
4.1.2.7

パラメータ感度の比較

前節では、感度解析結果として SSO ノイズ解析用モデルパラメータのノイズ・ピーク量絶対値に対する影響を示した。本節では、感度解析対象とした各パラメータの変化量に対するノイズ・ピー
クの変化量を比較する。SSO 数が 8 の場合の比較結果を図 DPI-13 に、SSO 数が 16 の場合の比較結果を図 DPI-14 に示す。
1

1
Lpkg
CL
Lring
Cd
電源数
駆動能力
伝送路長
SSO数

0

-0.5

Lpkg
CL
Lring
Cd
電源数
駆動能力
伝送路長
SSO数

0.5
感度[V]

感度[V]

0.5

0

-0.5

-1

-1

0

5

10

0

Vss側ピーク量510

Vdd側ピーク量

図 DPI-13 パラメータ感度比較結果（SSO 数=8）

1

1

感度[V]

0

-0.5

Lpkg
CL
Lring
Cd
電源数
駆動能力
伝送路長
SSO数

0.5
感度[V]

Lpkg
CL
Lring
Cd
電源数
駆動能力
伝送路長
SSO数

0.5

0

-0.5

-1

-1
0

5

10

0

Vss側ピーク量5

Vdd側ピーク量

図 DPI-14 パラメータ感度比較結果（SSO 数=16）

－114－

10

図 DPI-13、図 DPI-14 は、TYP 値を 1 とした場合の、各パラメータ値の変化の割合を横軸に、全パラメータが TYP 値時のノイズ・ピーク量に対するノイズ・ピーク量の変化量[V]を縦軸にとったものであり、グラフの傾きが各パラメータの変化量に対するノイズ・ピーク量の感度を示している。
図 DPI-13、図 DPI-14 を比較すると SSO 数に拠らず各パラメータの感度は、同一傾向であることが判る。Vss 側に着目すると、感度は、SSO 数が最も大きく、次いで I/O 駆動能力、パッケージ
電源インダクタンス、電源数、負荷容量、電源 Rail インダクタンスとなる。電源間容量、伝送路長については、目立った感度は得られていない。この内、パッケージ電源インダクタンスと、電源数は、パラメータ値の増加によるノイズ・ピークへの作用は逆方向であるものの、その感度は同等であることが判る。Vdd 側に着目すると、電源間容量、伝送路長について若干の感度が得られている点が Vss 側と異なるものの、SSO 数、パッケージ電源インダクタンス、I/O 駆動能力、電源数の感度が高い傾向は、Vss 側と一致している。
上記結果より、SSO ノイズ・ピーク量を削減するためには、SSO 数の削減、電源 I/O 追加、パッ
ケージ電源低インダクタンス化、I/O 駆動能力低下、負荷容量削減の順で対処するのが効果的であることが判る。
4.1.2.8

感度解析結果に基づく SSO ノイズ量削減のシナリオ

前節では、感度解析結果に基づき各パラメータの SSO ノイズ・ピークに対する感度を得て、ノイズ・ピーク量削減を図る場合の優先順位を示した。図 DPI-15 にその優先度に基づいたノイズ・
ピーク量削減のシナリオを示す。このシナリオでは、ノイズ・ピーク量に対する感度が大きいパラメータを優先的に対処し、物理的制約により対処が不可能な場合に次善のパラメータで対処を図っている。
ノイズ量制約の算出
ノイズ量の見積もり
ノイズ量制約NG
SSO数削減実効インダクタンス低減

電源I/O追加
PKG電源低インダクタンス化
I/O駆動能力変更

図 DPI-15 SSO ノイズ量削減のシナリオ－115－

しかし、このシナリオでは、各ステップにて物理パラメータの変更と、それによるノイズ量の削減効果の SPICE シミュレーションによる確認を繰り返す必要があり、各ステップの TAT が長いという問題点がある。また、SSO 数削減から I/O 駆動能力変更に至る一連の処理で所望の効果が得られなかった場合には、再度 SSO 数削減から再検討を行うため、各ステップ複数回の実行が必要となる可能性があり、更に TAT の増加が懸念される。また、そもそも、この一連の処理で収束が得られる保障が無い。このため、感度解析の結果挙げられた、SSO 数、電源 I/O 数、パッケー
ジ電源インダクタンス、I/O 駆動能力の各パラメータを、LSI の目標性能に基づいて制御するためのガイドラインもしくは設計ルールが必要となる。次節以降では、この設計ルールの作成例を示す。
4.1.2.9

SSO 設計ルール

SSO ノイズを制御するには、パッケージの電源・グランド系の実効インダクタンスや、バッファの駆動能力といった感度の高いパラメータを制御するのが効果的である。電源・グランドの実効インダクタンスは、パッケージ・タイプや電源数といった設計の初期段階で決まってしまうパラ
メータでほぼ決まってしまう。したがってここではフロアプラン設計フェーズ以前で適用する、
次のような設計ルールを提案する（図 DPI-16）。

図 DPI-16 SSO 設計ルール
まず、SSO ノイズによって生じる出力バッファの遅延変動と信号レベル変動の制約を定義する（図 DPI-17）。I/O 電源およびグランド電位の変動は、静止しているバッファの出力信号レベルを変動させ、信号遷移しているバッファの遷移タイミングを変動させる。これらの変動による誤動
作を避けるためにはこれらを一定値以下に抑える必要がある。

－116－

図 DPI-17 SSO ノイズの影響
これらの制約を、予め用意された変換テーブル（もしくはグラフ）を用いて実効インダクタン
スの制約に変換する。これをもとに電源ピン数を求め、パッケージ・タイプの見直しを行う。十分な電源ピン数を確保できないなどの理由で実効インダクタンスの制約を満たせない場合には、
出力バッファ・タイプや駆動能力を変更したり、信号レベル変動制約を緩和したりすることによって、制約間のトレードオフを解消する。
以下では、制約変換テーブルの作成方法を中心に説明する。
4.1.2.10駆動能力、実効インダクタンスと SSO ノイズの関係

ここでは SSO ノイズとしてグランドバウンス、すなわち図 DPI-18 の a 点の電位変動のみを考え、グランドバウンスの簡易式を用いてその特性を述べる。図 DPI-18 の b 点における電位変動（電源バウンス）も同様に扱える。

b
Cload

Cload

Vdd
Cload

a
Leff

図 DPI-18 SSO ノイズ簡易式導出用回路
N 個の出力バッファの出力信号が同時に High から Low に遷移（fall）するときを考える。最終段インバータの入力波形は次式で表されるような急峻なランプ波形と仮定し、貫通電流と電源バ
ウンスは無視する。

－117－

Vin (t ) =

t

τr

Vdd

for 0 ≤ t ≤ τ r(1)

全ての出力バッファについて、Vin (t)は同じと仮定する。また、グランドバウンスを Vn で表し、負荷容量 Cload は十分大きく最終段インバータの NMOS トランジスタは時刻τr まで飽和領域に留まっておりバッファ出力は High のままだと仮定すると、あるバッファ i の NMOS ドレイン電流
Ii は

I i = k i ⋅ f (Vin ,Vn )(2)で表される。ここで、ki は駆動能力に応じた相対的な係数であり、ここでは相対駆動能力係数と呼ぶ。f (Vg、 Vs)は NMOS トランジスタの飽和領域のドレイン電流を表す式であり、駆動能力によらず一定であると仮定する。グランドの実効インダクタンスを Leff とし、抵抗は無視すると、
グランド電位は次のようにあらわされる。

dI i
i =1 dtN

Vn = Leff ⋅ ∑(3)

式 (2)、(3)より、Vn = Leff ⋅ K n ⋅df (Vin ,Vn )df (Vin ,Vn )= Fn ⋅
dt
dt

(4)

ここで、
N

K n = ∑ ki

(5)

Fn = Leff ⋅K n

(6)

i =1

と定義した。式 (4) から分かるように、Fn が一定であればグランドバウンス波形が一意に決まる。
例えば、

f (Vg, Vs) = β(Vg − Vt − γVs)(7)とすると、Vn は t =τr で最大値 Vnmax に到達する [4]。

Vn max = Fnτ r β (1 − exp(−

Vdd − Vt))γ Fnτ r β

(8)

NMOS トランジスタが飽和領域から線形領域に移る時刻τsat を過ぎると、式 (4) は成り立たな
くなり、負荷容量 Cload、ドライバ抵抗 Rdrv、グランド・インダクタンス Leff で形成されるループの減衰振動系となる。図 DPI-19 に Vn の波形の模式図を示す。

－118－

Vnmax
Vn

0

τr

τsat

t

図 DPI-19 グランドバウンス波形
4.1.2.11

SSO ノイズ・ピーク制約の変換テーブル作成

図 DPI-20 の回路とパラメータを用いて SPICE を実行し、パッケージの実効インダクタンスとバッファの駆動能力、SSO ノイズ・ピークとの関係をグラフに示したのが図 DPI-21 の左の図である。図 DPI-21 の右の図は、ノイズ・ピークを一定値に抑えようとしたときに生じる、パッケー
ジ・インダクタンスとバッファ駆動能力との間のトレードオフを示している。

図 DPI-20 変換テーブル作成例－119－図 DPI-21 ΔVmax 変換テーブル
4.1.2.12

遅延変動制約の変換テーブル作成

同様に、パッケージの実効インダクタンスとバッファの駆動能力、遅延変動との関係をグラフにしたのが図 DPI-22 の左のグラフである。図 DPI-22 の右のグラフは、遅延変動を一定値に抑えようとしたときに生じるパッケージ・インダクタンスとバッファ駆動能力との間のトレードオフを示している。

図 DPI-22 ΔDmax 変換テーブル
4.1.2.13

まとめ

SSO ノイズ解析用モデルを作成、感度解析を実施。支配的な物理パラメータと、パラメータ感度を得た。その結果より、支配的なパラメータを特定し、遅延変動や信号レベル変動の制約をパッ
ケージ・インダクタンスや設計パラメータの制約に変換するテーブルを予め作成しておき、フロ
アプラン設計以前の設計フェーズにおいて SSO ノイズを制御する各設計パラメータを最適化する手法を提案した。
今後の課題としては、感度解析で用いた詳細モデルと SSO ルール提案で用いた簡易モデルの相関の調査が挙げられる。また、提案した設計ルールは回路やテクノロジに依存するので更に網羅－120－

的な検証が必要となる。その他、今回の提案は遅延が増加する場合を検討したが、減少する場合の考慮が必要となってくる。
4.1.2.14

参考文献[DPI-1]

Y. Yang, A. Thurairajaratnam, J. R. Brews,J. L. Prince, “Delay Time Estimate for FAST
CMOS Drivers with Noisy Ground Reference” Electrical Performance of Electronic
Packaging 1995, pp.43-45, Oct.1995[DPI-2]

A. Vaidyanath, B. Thoroddsen, J. L. Prince,“Effect of CMOS Driver Loading Conditions on
Simultaneous Switching Noise” IEEE Trans. On Components, Packaging and manufacturing
Technology ? Part B, Vol. 17, No.4, Nov. 1994

[DPI-3]

Y. Eo, W. R. Eisenstadt, J. Y. Jeong, O.-K.Kwon, “New Simultaneous Switching Noise
Analysis and Modeling for High-Speed and High-Density CMOS IC Package Design“ IEEE
Trans. On Advanced Packaging, Vol. 23, No.2, May 2000

[DPI-4]

L. Ding, P. Mazumder, “Accurate Estimating Simultaneous Switching Noises by Using
ApplicatI/On Specific Device Modeling” Proc. of DATE’02, 2002

[DPI-5]

T. Sudo, K. Nakano, J. Kudo, S. Haga, “Characterization of On-Chip Capacitance Effects
for I/O Circuits and Core Circuits” Electrical Performance of Electronic Packaging 2001,
pp.73-76, Oct. 2001

[DPI-6]

R.J. Evans, D. B. White, R. Pomerleau, A.Scougal, “Control of SSO Noise Through the Useof On-Chip Decoupling Cells” Electrical Performance of Electronic Packaging 2002, pp.
201-204, Oct. 2002

[DPI-7]

蜂屋、小林、奥村、佐藤、岡、”ジッタ制約を考慮した I/O 同時動作設計ルールの提回路とシステム軽井沢ワークショップ 2005

案”
4.1.3
4.1.3.1

インターコネクト・モデリング・タスクグループ（ICM-TG）
活動目的

配線寄生素子抽出（LPE）については、これまで種々の高精度化手法が提案されてきたが、その精度範囲を明確にすることが従来以上に求められている。
本年度は、配線遅延、およびクロストークノイズに寄与の大きい配線容量に着目し、 90nm 級の先端微細プロセスで設計に用いられている商用 LPE ツールについて、抽出手法に起因する誤差
要因の分析を行い、主要因に関する誤差分布を求めた。4.1.3.2 章で詳述する。
また、とくに CMP（Chemical Mechanical Polishing）プロセスを用いる Cu 配線に焦点を当て、以下の 2 点に着目した LPE におけるモデリング手法の比較・評価を行った。
1） 配線密度を均一化し、平坦性を向上させるためのダミーフィルパターン挿入に対する配線
容量モデリング。
2） CMP プロセスにおいて平坦化を阻害する要因となる、ディッシング、エロージョン、リセスによる配線断面形状モデリングと配線抵抗への影響。

－121－

それぞれ、4.1.3.3 章、および 4.1.3.4 章でそれらの結果を述べる。
4.1.3.2

抽出手法に起因する誤差要因の分析

プロセスの微細化が進み、配線遅延のばらつきが先端プロセスの優位性を阻害する要因のひとつとなりつつある。また、クロストークノイズなど、シグナルインテグリティ(SI)問題も重要性を増している。
これらの検証に関わる配線寄生素子抽出については、従来から高精度化手法が提案されてきたが、ばらつきやガードバンドを議論する場合、抽出精度を統計的に示すことが必要となる。一方、
配線寄生素子抽出値の実ウエハ上の値との誤差は、抽出手法に起因する誤差と、配線や絶縁膜の物理寸法などの配線構造パラメータの見積もり誤差に大別でき、それぞれが独立した分布をもつと考えられる。
これまでに、配線構造パラメータの見積もり精度に関する研究はいくつか報告されてきたが、実用されている LPE ツールについて、その抽出手法に起因する誤差を系統的に示した論文はなく、
当該誤差要因を考慮して遅延ばらつきを議論することは困難であった。そこで、我々は、配線遅延、およびクロストークノイズに寄与の大きい配線容量に着目し、90nm 級の先端微細プロセスで設計に用いられている商用 LPE ツールについて、抽出手法に起因する誤差要因の分析を行い、主要因に関する誤差分布を求めた。
本章では、 ITRS2000update に示された 90nm 相当の SoC 配線構造パラメータを用いて求めた誤差分布を配線遅延、およびノイズ電圧値に換算して示し、誤差要因についての議論を行う。
4.1.3.2.1

先端微細プロセスに対応する LPE ツールの配線容量抽出手法と誤差要因

概ね 0.5μm 級プロセスまでは、配線層間、隣接配線間の容量成分を配線幅、配線間隔、膜厚など、2 導体系の配線構造パラメータを変数とする回帰式で表現して配線容量を求めるのが一般的であった。
0.35μm 級以降の微細プロセスになると、2 導体系の配線構造パラメータを変数とする回帰式に対して、3 体目となる別の導体の影響を補正する、いわゆる 2.5-D（2.5-dimensional）、あるいは
2-D/3-B(2-D/3-Bodies)方式の LPE ツールが主流になってきた。同時に、予め想定した配線パターンの組み合わせに対して有限差分法などの手法を用いて配線容量を数値計算し、実レイアウトとのパターン照合により容量抽出を行う IPL（Interconnect Primitive Library）方式（図 ICM-1）の LPE
ツールが現れ、現在に至っている。なお、回帰式を用いる LPE ツールについても、回帰式の元となる容量値の計算には IPL 方式と同様の数値計算手法を用いている。

－122－

図 ICM-1 IPL（Interconnect Primitive Library）方式 LPE
以下に、最新の LPE ツールの容量抽出誤差に対する考察を行う。
まず、回帰式を用いる LPE ツールについては、原理的な誤差要因として、回帰誤差が挙げられる。ただし、プロセスの微細化に伴い、想定する配線パターンをより小さい単位とする傾向にあり、実質的には IPL 方式と同等の精度が得られると考えられる。
一方、IPL 方式に関しては、配線パターンの電磁界解析における境界条件の、実レイアウトパ
ターンとの違いが誤差の主因になると考えられる。ここで境界条件とは、電磁界解析の対象となる領域の境界における電場の向き、および強さに対する仮定をさす。境界条件の違いを説明する
例として、平行する 3 本の配線を IPL に含まれる配線パターンと想定し、当該配線の外側領域における追加配線の有無による等電位面の変化を図 ICM-2 に示す。図より、容量抽出対象となる 3本の配線間の電位分布が、追加された外側の配線により変化することが読み取れる。容量は、後述するように予め電位を設定した配線間の電位分布より求めるため、図示した 3 配線間の容量も－123－

追加された外側の配線により変化する。

図 ICM-2 追加配線の有無による等電位面の変化
なお、LPE ツールの通常実行においては、実レイアウトパターンに対して直接数値計算を適用するわけではないため、IPL に含まれない想定外のレイアウトパターンに対しては、類似のパター
ンで近似を行うことになる。そのため、予想外の誤差を生じることも皆無ではない。実際、図 ICM-3に示すレイアウトパターンを用いた予備的な評価において、図 ICM-4 に示すように比較的大きな
誤差を生じるパターンが見受けられた。これらのパターン(Pattern-2、3)は、たとえば長距離のバス配線で省面積と隣接配線間容量低減を両立させる目的から、HVH 方式と呼ばれる自動配置配線の基本配線パターンではなく、上下に隣接する配線層で平行に配線を行った場合に出現する。しかし、今回の評価ではこれらのパターンが LPE ツールが想定する範囲外のレイアウトパターンであったと考えられる。最新の LPE ツールでは、このようなケースを可能な限り回避すべく、数多
くの配線パターンの組み合わせに対して数値計算を実行するようになっている。ただし、上述した HVH 方式の配線が基本であるため、人手で配線を行ったレイアウトパターンに適用する際にはバリエーションの網羅度に対する注意が必要である。

－124－

図 ICM-3 予備評価

図 ICM-4 予備評価結果
以下の章では、評価対象となる LPE ツールでバリエーションが網羅された配線パターンをテス
トパターンとして用いる。
本評価では、
Sequence 社製 Columbus-AMS、Synopsys 社製 Star-RCXT、Cadence 社製 Fire&Ice QXCを評価対象とした。なお、Columbus-AMS は主にセルキャラクタライズなどに用いるトランジス
タレベル LPE を適用対象とする。一方、他の 2 者、特に Fire&Ice QXC は自動配置配線領域、いわゆるゲートレベルの LPE を主な適用対象とする。

－125－

4.1.3.2.2

評価パターン

図 ICM-BM1 および図 ICM-BM2 に、評価用のレイアウトパターンを示す。ここでは、境界条件に起因する誤差に着目する観点から、他の誤差要因、とくに IPL に含まれないレイアウトパター
ンに対する補完誤差が重畳しないパターンを選定した。
図 ICM-BM1 のパターンは、配線端における容量成分を無視すると 2 次元の電磁界解析に帰着できる配線パターン（以下 2D、あるいは 2D パターンと呼ぶ）である。LPE ツール評価用のレイアウトパターンでは、これに合わせて配線端における容量成分が実質的に無視できるよう、配線長を 1000μ m とした。また、容量の基準値が電磁界解析の境界条件の影響を受けないよう、領
域幅は 10μ m とした。
配線構造は、
配線層 Layer n の平行 5 配線を上配線層 Upper layer m、および下配線層 Lower layero のプレートで挟む構造とした。Layer n、Upper layer m、および Lower layer o は、それぞれ n = [2、7]、 m = [n+1,n+2]、o = [n-2,n-1] の範囲とした。
Layer n の平行 5 配線のうち、中央の配線を評価対象の信号配線とする。平行 5 配線の幅 WV、
WAL1、WAL2、WAR1、WAR2、および間隔 SAL1、SAL2、SAR1、SAR2 はすべて独立に、最小値に対して× 1、× 2、× 3 の間で変化させた。なお、それらの組み合わせについては、9 因子
3 水準の直交表 L27 に従い割付けを行った。
一方、図 ICM-BM2 のパターンは、上下の配線層が直交する部分で 3 次元の解析を必要とする
レイアウトパターン(以下 3D、あるいは 3D パターンと呼ぶ)である。
配線構造は、配線層が直交する部分の誤差を強調するため、配線層 Layer n の平行 3 配線を直上配線層 Upper layer n+1、および直下配線層 Lower layer n-1 の櫛形配線で挟む構造とし、着目配線層 Layer n は、n=[2、7]の範囲とした。上下の櫛形配線は、それぞれ電気的に同一ノードとして扱う。
Layer n の平行 3 配線のうち、中央の配線を評価対象の信号配線とする。平行 3 配線の幅 WV、
WAL、WAR、間隔 SAL、SAR、上下配線幅 WT、WB、および上下配線間隔 ST、SB はすべて独立に、最小値に対して× 1、× 2、× 3 の間で変化させた。なお、それらの組み合わせについては、2D パターンと同様、9 因子 3 水準の直交表 L27 に従い割付けを行った。

－126－

図 ICM-BM1 2D 評価用パターン

図 ICM-BM2 3D 評価用パターン－127－

4.1.3.2.3

評価結果（1） 2D パターン
図 ICM-5～9 に、2D パターン評価で得られた誤差分布のグラフを示す。図 ICM-5～7 は遅延値に関する誤差分布、図 ICM-8、9 はクロストークに関する誤差分布である。各ヒストグ
ラムには、実験値の平均μと標準偏差σに対する N（μ,σ）の正規分布のグラフを併記した。
遅延計算に関しては、配線の総容量値の誤差が遅延時間見積り精度を規定するため、遅延時間換算後の誤差分布（図 ICM-5）に加え、総容量値の誤差分布（図 ICM-6）を示す。
一方、クロストークノイズについては、評価結果として Vpeak の見積り誤差分布（図 ICM8）に加え、Cc の誤差分布（図 ICM-9）を示す。
2D パターンの評価結果から、以下のことがわかる。
まず、容量抽出誤差の分布は正規分布に近い連続分布になっており、本パターンに対しては境界条件以外の大きな誤差要因は重畳しておらず、境界条件に起因する誤差にも特定の偏りがないことがわかる。さらに、容量抽出誤差が規定する遅延時間見積り誤差、ノイズ電圧
見積り誤差分布とも、同様な分布を呈している。これにより、着目した境界条件に起因する
誤差要因に関しては、統計的に評価できることが確認できた。具体的には、遅延時間見積り
誤差は 3σ=1.13%、ノイズ電圧見積り誤差は 3σ=3.04%となった。なお、 参考のため、信号を駆動するドライバを× 1 から× 4 まで変えた遅延時間見積り誤差を示す（図 ICM-7）。

図 ICM-5 遅延誤差分布

－128－

220
200
180
160

120

実験結果
正規分布

100
80
60
40
20
0
-2.0 -1.6 -1.2 -0.8 -0.4

0.0

0.4

0.8

1.2

1.6

2.0

相対誤差(%)
図 ICM-6 総容量誤差分布

5.00
4.00

x1
x2
x3
x4

3.00
2.00
誤差(ps)

度数

140

1.00
0.00
-1.00
-2.00
-3.00
-4.00
-5.00
0

200

400
遅延時間(ps)

図 ICM-7 遅延誤差分布

－129－

600

800

図 ICM-8 クロストークノイズ電圧誤差分布

図 ICM-9 カップリング容量誤差分布（2） 3D パターン
図 ICM-10、11 に、3D パターン評価で得られた誤差分布のグラフを示す。図 ICM-10 は遅延見積もり誤差の分布、図 ICM-11 はクロストーク電圧見積り誤差の分布である。
3D パターンは上下の直交配線を含む 3 次元構造となっており、評価対象配線の隣接方向だ
けでなく、奥行き方向の境界条件の差が誤差要因となるが、誤差分布自体は 2D パターンと－130－

同じく正規分布に近い連続分布になっており、本パターンに対しても境界条件以外の大きな
誤差要因は重畳しておらず、境界条件に起因する誤差にも特定の偏りがないことがわかる。
遅延時間見積り誤差は 3σ= 4.74%、ノイズ電圧見積り誤差は 3σ= 1.50%となった。
なお、クロストークノイズ電圧見積り誤差分布の 3σ が 2D に比べて減少している。この理由としては上下の配線層を直上下に制限したことにより、総容量値に対する平行配線間容量値の割合が相対的に小さくなったことと、平行配線間容量値を求める際の上下方向の境界
条件誤差が緩和されたことが挙げられる。
一方、遅延時間見積り誤差は 2D パターンに比べて増加しているが、これは着目する配線と上下配線層が直交する部分の誤差に起因する。図 ICM-12 に示すように、着目配線と下層配線との間の容量誤差は、着目配線が下層であるほど減少する。これは、電磁界解析と LPEの間で基板面は境界条件が一致しているため、基板面に近いほど誤差が緩和されるためであると考えられる。これを証明するために、図 ICM-13 に示す配線パターンに対し、直交する単独配線間の容量誤差を求めた。本パターンでは、着目配線と直交する下層配線に対し、電気的に別ノードの隣接配線を配置する。隣接配線を含め、下層配線は 3 本、5 本、7 本のバリ
エーションとした。実験結果を図 ICM-14 に示す。
図 ICM-14 から、評価対象の LPE ツールでは下層配線が 5 本のパターンに対しほとんど誤差を生じておらず、このパターンが IPL に存在すると考えられる。また、図 ICM-BM2 の配線パターンは下層配線がより多くアレイ状に配置されているため、＋方向の誤差を生じていたことがわかる。
さらに、着目配線が基板面に近いほど、誤差が緩和されることが示された。

－131－

図 ICM-10 遅延換算誤差分布

図 ICM-11 クロストーク電圧換算誤差分布－132－

図 ICM-12 着目配線と下層配線との間の容量誤差

図 ICM-13 誤差の基板距離依存評価用パターン－133－

図 ICM-14 誤差の基板距離依存評価結果
4.1.3.3

CMP ダミーメタルフィル考慮容量抽出モデル評価

製造工程において、多層配線プロセスの各層を平坦にするために、CMP（chemical-mechanicalpolishing ）処理が行われる [ICM-1]-[ICM-3] 。その研磨において、配線のメタル材料と絶縁体の材質の違いにより、不均一なメタル分布は高低差を著しくする。平坦性を向上させるために、一般に配線のない領域にはダミー・メタル・フィルを挿入する。このダミー・フィルは物理設計におけるタイミング精度に大きく影響を及ぼす [ICM-4]-[ICM-8]。
ダミー・フィルによるメタル・デンシティや配線容量への影響を考慮したフィリング技術が提案されている [ICM-9]-[ICM-13] 。またダミー･フィルを考慮した配線容量抽出方法は、3D フル・
シミュレーションによる方法 [ICM-14] 、ダミー・フィルを含む絶縁体の等価実効誘電率による方法 [ICM-6] 、絶縁膜厚縮約による方法[ICM-7]等が提案されている。フル 3D による方法は、高精度であるが処理時間が膨大なため実際の VLSI には計算機リソース（処理時間と使用メモリ）の観点で適用することは難しい。
等価実効誘電率と膜厚縮約による方法はダミー・フィル層を近似するので数%以上の誤差が生じる場合がある [ICM-5]-[ICM-7]。ダミー・フィル・パターンはいくつか提案されている[ICM6]、[ICM-7]、[ICM-10]、[ICM-13]（図 ICM-15）。近年、信号線容量を均一に保つという利点 [ICM-8]で一般に採用されているフィル・パターンは真上（XY 平面）から見たダミー・メタル形状は正方形に近く、XY 方向に一定にシフトした配置である [ICM-6]、[ICM-7]。
本レポートでは、真上から見たダミー・メタル形状は正方形とし、そのダミー・メタルを XY
方向に均一にシフトした一般的なパターンを対象とする。
層間ダミー・フィルは配線容量に与える影響が大きいが層内ダミー・フィルの影響は相対的に小さい [ICM-8]。そこで今回は、層内ダミー・フィルを含まない配線断面を評価対象とする。

－134－

図 ICM-15 ダミー・フィル・パターンのバリエーション
4.1.3.3.1

CMP ダミーメタルフィル考慮容量抽出モデル

CMP ダミーの配線寄生容量に与える影響をモデル化する手法は、図 ICM-16 に示す 3 通りの手法に大別される。図 ICM-17 に、それらのうち配線間/層間の誘電率を変更する手法について提案されているフロー図を示す [ICM-15] [ICM-16]。
今回は LPE ツール評価の観点から、これらのうち LPE ツールが有するダミーを仮想した容量ラ
イブラリ生成を行う手法について、その精度の評価を行った。

図 ICM-16 CMP ダミーモデリング手法－135－

図 ICM-17 配線間／層間の誘電率を変更する手法
4.1.3.3.2

CMP ダミーメタルフィル考慮容量抽出モデル評価

図 ICM-18 に、評価のフロー図を示す。また、図 ICM-19 に、テストデータ仕様を示す。
比較的限られた期間での評価となったため、今回は現実的なダミー配置・サイズを考慮したデー
タバリエーションとした。メタルフィルを議論する上で重要な配線密度については、
6%～69%を網羅している。

－136－• ベンチマークフロー
GDS作成

レイヤ情報

配線構造
プロファイル

GDS2Taurus Layout*1

GDS2DEF変換

GRDコンパイル

スクリプト

DEF*2

IPL*3

Raphael*1

.out

LPE実行

LPE結果

*1 Taurus LayoutおよびRaphaelはSynopsysTMの製品です*2 DEF: Design Exchange Format(OpenOrg/CadenceTM)

比較*3 IPL: Interconnect Process Library

レポート

図 ICM-18 ベンチマークフロー
評価結果を図 ICM-22、ICM-23 に示す。ダミーを仮想した容量ライブラリを用いた LPE の精度
は、以下のように総括できる。
①

格子形状ダミーフィルに対しては高精度（誤差平均 1%未満）②

千鳥格子ダミーフィルに対しては誤差が大きい（今回の構造に対して誤差平均-12%）

また、併せて Raphael で計算した容量値をもとに、ダミーフィルのインパクトを評価した。結果を図 ICM-24 に示す。評価結果より、ダミーフィルを考慮しない場合、容量抽出誤差は最大-23%（@Stitch_3_1）、格子形状でも平均-5%程度の誤差となり、仮想ダミーモデル/実ダミー込み容量抽出が必要であることが判明した。さらに、ダミーを配置したパターン同士の比較から、格子形状
より千鳥格子の方が平均 11.7%容量が大きいことが判明。格子形状ダミーフィルを用い、仮想ダ
ミーモデル LPE を行う組合せが精度-TAT-リソースのバランスのよい手法であるといえる。従って、ダミーフィル形状の選定においては、なるべく容量値が小さく、かつ精度のよい仕様を得るために、所望のダミー密度と評価結果のグラフから仕様を決定することを提案する。

－137－

• テストデータ仕様
１．共通仕様配線層

レイヤ

配線幅[um]間隔[um]

層間膜

比誘電率

Intermediate

M3-6

0.16

0.16

ILD

3.5

IMD

2.7

Passivation

4.0※ITRS2000Update 100nmプロセス相当

２．リファレンスツールデータ仕様
名称

形状

Array-1

格子オフグリッド

Array-2格子オングリッド

Stitch

千鳥格子

レイヤ

サイズ[um]間隔[um]

M3/M4/M5

1/3/5

1/2/3

図 ICM-19 テストデータ仕様（プロセス／メタルフィルサイズ）• テストデータ仕様
Cross Section

Array-1

Array-2

StitchTarget

Dummy

Plate
70

Dummy Density

60
50

幅[um]
1
1
1
3
3
3
5
5
5

間隔[um]
1
2
3
1
2
3
1
2
3

密度
25%
11%
6%
56%
36%
25%
69%
51%
39%

Density(%)

40
30
20

5

10

3

0
3

W(μm）

1
2
S(μm）

1

図 ICM-20 テストデータ仕様（メタルフィル諸元）

－138－

60-70
50-60
40-50
30-40
20-30
10-20
0-10

• テストデータ仕様
ターゲットツールデータ仕様z

リファレンス用GDSIIデータからターゲット
配線およびプレート配線を残しダミーフィ
ルを削除してターゲットデータを作成するz

ダミー領域はLPEライブラリ（IPL）にて仮
想ダミーフィル設定を行う

z

仮想ダミーフィル設定はダミーフィルの幅と間隔をパラメータとして定義する

N(=3,8)

ダミー領域

N-1

N-2

図 ICM-21 テストデータ仕様（ベンチマーク条件）• 評価結果（LPE/Raphael容量比較）
LPE
3.35E-15
3.30E-15
3.28E-15
3.47E-15
3.40E-15
3.35E-15
3.62E-15
3.46E-15
3.42E-15
3.40E-15
3.35E-15
3.30E-15
3.28E-15
3.47E-15
3.40E-15
3.35E-15
3.62E-15
3.46E-15
3.42E-15
3.40E-15
3.35E-15
3.30E-15
3.28E-15
3.47E-15
3.40E-15
3.35E-15
3.62E-15
3.46E-15
3.42E-15
3.40E-15

Error
-3.9%
-0.8%
-0.8%
-2.7%
1.2%
1.0%
-0.6%
2.4%
3.3%
-0.1%
-0.5%
-0.4%
-0.8%
1.4%
-0.3%
-1.7%
2.1%
-1.8%
-3.2%
-0.6%
-13.8%-9.2%-8.2%-18.5%-14.2%-8.5%-15.0%-13.3%-11.0%-12.4%

CMPダミー考慮容量抽出モデル評価
4.50E-15
4.30E-15
4.10E-15

Raphael3D
LPE(Virtual Dummy)

3.90E-15
3.70E-15
3.50E-15
3.30E-15
3.10E-15
2.90E-15

Array-1

Array-2%Err=-0.1%%Err=-0.6%

Stitch%Err=-12.4%

2.70E-15
2.50E-15
no_dummyarray_1_1
array_1_2
array_1_3
array_3_1
array_3_2
array_3_3
array_5_1
array_5_2
array_5_3
array2_1_1
array2_1_2
array2_1_3
array2_3_1
array2_3_2
array2_3_3
array2_5_1
array2_5_2
array2_5_3
stitch_1_1
stitch_1_2
stitch_1_3
stitch_3_1
stitch_3_2
stitch_3_3
stitch_5_1
stitch_5_2
stitch_5_3

Solver3D
3.26E-15
3.48E-15
3.33E-15
3.31E-15
3.57E-15
3.36E-15
3.31E-15
3.64E-15
3.38E-15
3.31E-15
3.41E-15
3.36E-15
3.31E-15
3.30E-15
3.42E-15
3.41E-15
3.40E-15
3.55E-15
3.53E-15
3.53E-15
3.42E-15
3.88E-15
3.63E-15
3.57E-15
4.26E-15
3.96E-15
3.66E-15
4.26E-15
4.00E-15
3.84E-15
3.90E-15

Ctotal[F]type_size_spacewo/ dummyarray_1_1
array_1_2
array_1_3
array_3_1
array_3_2
array_3_3
array_5_1
array_5_2
array_5_3
average(array)
array2_1_1
array2_1_2
array2_1_3
array2_3_1
array2_3_2
array2_3_3
array2_5_1
array2_5_2
array2_5_3
average(array2)
stitch_1_1
stitch_1_2
stitch_1_3
stitch_3_1
stitch_3_2
stitch_3_3
stitch_5_1
stitch_5_2
stitch_5_3
average(stitch)

Dummy Type

図 ICM-22 ベンチマーク結果（絶対誤差）－139－• 評価結果（LPE相対誤差）
CMPダミー考慮容量抽出誤差（LPE対Raphael3D）
10.0%

Array-1

Array-2%Err=-0.1%%Err=-0.6%-18.5%-10.0%-15.0%-8.5%-15.0%-13.3%-11.0%-5.0%-14.2%

0.0%

Stitch%Err=-12.4%
-9.2%
-8.2%

5.0%

-13.8%

Error
-3.9%
-0.8%
-0.8%
-2.7%
1.2%
1.0%
-0.6%
2.4%
3.3%
-0.1%
-0.5%
-0.4%
-0.8%
1.4%
-0.3%
-1.7%
2.1%
-1.8%
-3.2%
-0.6%
-13.8%-9.2%-8.2%-18.5%-14.2%-8.5%-15.0%-13.3%-11.0%-12.4%

-3.9%
-0.8%
-0.8%
-2.7%
1.2%
1.0%
-0.6%
2.4%
3.3%
-0.5%
-0.4%
-0.8%
1.4%
-0.3%
-1.7%
2.1%
-1.8%
-3.2%

LPE
3.35E-15
3.30E-15
3.28E-15
3.47E-15
3.40E-15
3.35E-15
3.62E-15
3.46E-15
3.42E-15
3.40E-15
3.35E-15
3.30E-15
3.28E-15
3.47E-15
3.40E-15
3.35E-15
3.62E-15
3.46E-15
3.42E-15
3.40E-15
3.35E-15
3.30E-15
3.28E-15
3.47E-15
3.40E-15
3.35E-15
3.62E-15
3.46E-15
3.42E-15
3.40E-15-20.0%
array_1_1
array_1_2
array_1_3
array_3_1
array_3_2
array_3_3
array_5_1
array_5_2
array_5_3
array2_1_1
array2_1_2
array2_1_3
array2_3_1
array2_3_2
array2_3_3
array2_5_1
array2_5_2
array2_5_3
stitch_1_1
stitch_1_2
stitch_1_3
stitch_3_1
stitch_3_2
stitch_3_3
stitch_5_1
stitch_5_2
stitch_5_3

Solver3D
3.26E-15
3.48E-15
3.33E-15
3.31E-15
3.57E-15
3.36E-15
3.31E-15
3.64E-15
3.38E-15
3.31E-15
3.41E-15
3.36E-15
3.31E-15
3.30E-15
3.42E-15
3.41E-15
3.40E-15
3.55E-15
3.53E-15
3.53E-15
3.42E-15
3.88E-15
3.63E-15
3.57E-15
4.26E-15
3.96E-15
3.66E-15
4.26E-15
4.00E-15
3.84E-15
3.90E-15%Error = ( LPE - Ra3D ) / Ra3D

type_size_spacewo/ dummyarray_1_1
array_1_2
array_1_3
array_3_1
array_3_2
array_3_3
array_5_1
array_5_2
array_5_3
average(array)
array2_1_1
array2_1_2
array2_1_3
array2_3_1
array2_3_2
array2_3_3
array2_5_1
array2_5_2
array2_5_3
average(array2)
stitch_1_1
stitch_1_2
stitch_1_3
stitch_3_1
stitch_3_2
stitch_3_3
stitch_5_1
stitch_5_2
stitch_5_3
average(stitch)

Dummy Type

図 ICM-23 ベンチマーク結果（相対誤差）• 評価結果（ダミーフィル容量インパクト）
CMPダミー考慮容量抽出誤差（ダミー無し対有り）-20.0%-23.4%-18.5%-15.1%-23.5%-15.0%-10.8%

Array-2%Err=-4.8%-10.3%
-8.7%

-3.0%
-1.6%

Array-1%Err=-4.3%-17.8%-10.0%

Stitch%Err=-16.0%-16.0%

-5.0%

-8.6%

0.0%

-10.5%

5.0%

-3.7%
-1.4%
-3.1%
-1.7%
-1.4%
-4.8%
-4.5%
-4.2%
-8.1%
-7.6%
-7.6%

10.0%
-2.1%
-1.4%

3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15
3.26E-15

-6.4%

-6.4%
-2.1%
-1.4%
-8.6%
-3.0%
-1.6%
-10.5%
-3.7%
-1.4%
-4.3%
-3.1%
-1.7%
-1.4%
-4.8%
-4.5%
-4.2%
-8.1%
-7.6%
-7.6%
-4.8%
-16.0%-10.3%-8.7%-23.5%-17.8%-10.8%-23.4%-18.5%-15.1%-16.0%

3.48E-15
3.33E-15
3.31E-15
3.57E-15
3.36E-15
3.31E-15
3.64E-15
3.38E-15
3.31E-15
3.41E-15
3.36E-15
3.31E-15
3.30E-15
3.42E-15
3.41E-15
3.40E-15
3.55E-15
3.53E-15
3.53E-15
3.42E-15
3.88E-15
3.63E-15
3.57E-15
4.26E-15
3.96E-15
3.66E-15
4.26E-15
4.00E-15
3.84E-15
3.90E-15-25.0%-30.0%
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stitch_1_2
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stitch_3_1
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stitch_5_2
stitch_5_3

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average(stitch)%Error = ( wo/dummy - w/dummy ) / w/dummy

type_size_space w/ dummy wo/ dummy

Dummy Type

図 ICM-24 ダミーフィル有無の容量比較－140－

4.1.3.4
4.1.3.4.1

Cu 配線断面の配線パターン依存性調査
Cu 配線断面

Cu 配線プロセスの特徴は、絶縁膜上に配線溝を形成し、酸化防止等を目的としたバリアメタル
層形成後、電解メッキ等により配線となる Cu を埋め込み・堆積、その後研磨材（スラリ）と研磨
パッドを用いた CMP（Chemical Mechanical Polishing）平坦化処理により平坦な配線層を形成する
ダマシン（象嵌）プロセスである（図 ICM-25）。

図 ICM-25 Cu ダマシンプロセス－141－

CMP 平坦化を用いるダマシンプロセスであるが、実際にはスラリの Cu、絶縁膜それぞれに対する研磨割合の比（選択比）の違い、および研磨パッドの撓みなどの要因により、ディッシング/
エロージョンなど、段差が残る現象を伴う（図 ICM-25）。また、メッキによる Cu の堆積時に初期段差を生じ、これが CMP 工程で解消されない場合も段差残の要因となる。
4.1.3.4.2

シミュレーションモデル

前述した段差残の影響は、主に配線の抵抗率に影響する。そのため、LPE 時に当該現象をモデル化して考慮する手法が提案されているが、それらのシミュレーションモデルは以下に示す 2 種
類に大別できる。
（1） 回帰式モデル
図 ICM-26 に示すように、メッキ段差、エロージョン/ディッシング量を配線幅、配線実効密度の回帰式としてモデル化、TEG 測長によりキャリブレーションする手法が提案されている [ICM-17]。

dtc:メッキ段差、エロージョン、ディッシング
dtr-dtc、dwr-dwc:バリアメタル厚、
θ:テーパ廉図 ICM-26 回帰式モデル
この手法については、LPE ツールが当該モデルをもち、実効配線密度の計算機能を保有していれば従来のフローを変えることがないのが利点である。一方、配線幅、実効配線密度からメッキ段差、エロージョン／ディッシング量を予測する回帰式を TEG の断面／平面測長値－142－から求める手法は標準的ではない。さらに、種々の大きさのウインドウ内における配線密度
を 1 値の実効密度に縮退することに起因するモデル化誤差が原理的に存在する。そこで、今回はこの点に主眼をおき、後述するプロセスシミュレーションモデルとの比較を行った。
（2） プロセスシミュレーションモデル
研磨パッドの応力応答を FFT を用いて解くプロセスシミュレーション手法が提案されている（図 ICM-27、文献[ICM-18]、[ICM-19]、[ICM-20]）。併せて、当該手法には、初期メッキ工程のシミュレーションが含まれている（図 ICM-28）。この手法はより物理的なアプローチであるため、TEG を用いたキャリブレーションに対する親和性が高い。一方、現時点では LPE
ツールの外部で平面座標に対する段差のマトリックスを求めるため、当該マトリックスを入力する機能をもった LPE ツールが必要となるほか、配線層ごとにマトリックスを生成しておく必要がある。従って、ここでは回帰式モデルに対するリファレンスとして本モデルを位置
づける。

－143－

研磨後

研磨前
１．０ μｍTup

１層メタル層Tdown

０．８μ ｍ１．０μｍ

パッドの変形：応力応答
応力集中
研磨速度と応力：プレストンの式∆ hi ＝ A・ ∆ ｔ [E/l｛hi－FFT－１ （FFT(h) ・FFT(f)）｝＋P0]ｎ /ρiｎ

CMP-Designer-Cu版の特徴
１．独自のCOGモデルによるCu-CMPの高精度計算
２．各種モデルによる広範なプロセス対応
・スラリ材料、メッキ条件に対応可能
・各種メッキモデル・非プレストンモデル
・ローカルモデル
３．キャリブレ-ション方法を確立
４．実測結果との良い一致
・特に１、２ステップのErosion,Dishingがいずれも実測と良く一致する。
５．高速計算・FFT、境界処理
６．操作性向上機能
・半自動ダミー生成、GUI、キャリブレ-ション
図 ICM-27 CMP プロセスシミュレーションモデル

－144－

Cuメッキモデル
１．実測結果を読み込む
２．密度と周囲長から計算
３．配線幅モデル
４．L&Sモデル：重回帰解析を行う。
配線幅メッキモデル対応：新密度計算モジュール
ポリゴン の
幅Ｗを抽出

配線パターン
ダミーパターン

配線幅Ｗを分類

各配線幅での密度計算

メッキ膜厚(L部)0.6

新密度ファイル

0.5

膜厚(μm)

0.4
系列1

0.3
0.2
0.1
0
0

2

4

6
配線幅W(μm)

8

10

12

X座標 Y座標 dens1 dens2 …
W<W1

W1<W<W2

メッキ後の膜厚(Overfill)の実測結果→膜厚のW依存性→新密度ファイルを用いてメッキ膜厚計算

図 ICM-28 Cu メッキプロセスシミュレーションモデル
4.1.3.4.3①

回帰式-プロセスシミュレーションモデル比較

CMP 工程の周囲パターンの影響評価 (1)：50μｍ外のパターンの影響
50μm の領域の中心に L&S の配線パターンを形成し、その部分の Dishing を計算した。ここで、図 ICM-29 に示すパターンを用いて 50μm の領域の外に密度 83％のダミーパターンを入れた場合と入れない場合の Dishing を両手法で評価した。100nm 相当のプロセスの Cu 配線を想定しシミュレーションした結果を図 ICM-30 に示す。この図は中央部の L&S パターンの配線幅と Dishing 量の関係を示している。シミュレーション結果は周辺ダミーパターン有り無しで膜厚 0.07μm（約 9%）の Dishing 量の差が生じ、この値はパターン幅にはあまり関係ないことを示している。回帰式モデルを用いた場合には周辺ダミーパターンの有り無しで全く差が生じない。従って両手法による誤差は約 9％である。今後、本結果に対する検討、発展が課題である。

－145－

周 辺 パ ターンなし

密 度 ８３％ の ダ ミー
周 辺 パ ターンあり

図 ICM-29 比較用のパターンアレイ

周囲の影響- 0 .0 5
0

1

2

3

4

5

Dishing(μm)-0 .0 5 5
- 0 .0 6
P IT C H 50周 囲 無 し-0 .0 6 5
P IT C H 50周 囲 有 り- 0 .0 7-0 .0 7 5
- 0 .0 8-0 .0 8 5

中 央 の L & S パ タ ー ン の 幅 (μ m )図 ICM-30 シミュレーションによる周辺ダミーパターンの影響
CMP 工程の周囲パターンの影響 (2)：次に周囲パターンの影響に関する別の事例を示す。

②

図 ICM-31 に、右半分が密度 0％、左半分が密度約 83%（配線アレイで L&S は 0.5μm/0.1μm）のパターンを用いて 100nm 相当のプロセスの Cu 配線を想定した Dishing 分布のシミュレー
ション結果である。このような曲線はエロージョン曲線と呼ばれ、パターン内の端部(右端から 25μｍ)と中心部での Dishing が 35nm（約 4％）異なっている。回帰式モデルでは、端部と中心部の差は生じない。①の場合より誤差は小さいが、頻度が高く生じる重要な誤差である。
今後、本結果に対する検討、発展が課題である。

－146－

周 囲 の 影 響 (エ ロ ー ジ ョ ン )
1
7
13
19
25
31
37
43
49
55
61
67
73
79
85
91
97
103
109
115
121
127
133
139
145
151
157
163
169
175
181
187
193
199
205
211
217
223
229
235
241
247
253

-0.05
-0.055-0.06-0.065

C u配 線 な しC u配 線 ア レ イ-0.07
P IT C H 50 E LA S 0.5
C O N S T 13.4周 囲 左 の み 有-0.075-0.08-0.085
-0.09

●
●

誤差

50μ m

-0.095-0.1

図 ICM-31 シミュレーションによる大きなアレイでの Dishing 分布③

CMP 工程のウインドウ内でのパターンの影響
50μm ウインドウ内でのパターンの位置よる誤差を図 ICM-32 に示す２つのパターンを用い、中央部の Dishing をシミュレーションすることにより求めた。シミュレーション結果、２つのパターンでの Dishing の差は約 6nm（1%）であった。図 ICM-32 のパターンは 50μm のウィンドウ内でパターンを移動させただけであり、回帰式モデルでは各ウインドウの密度が同じなので Dishing は同じ値である。よって両者の誤差は約 1％であった。今後、本結果に対する検討、発展が課題である。

図 ICM-32 ウインドウ内バラツキ評価パターン④

メッキ工程：メッキ膜厚はパターン依存性があり、この影響を両者で評価した。なお、シミュレーションでの研磨時間は、実際の終点検出器を用いたプロセスと同様に全ての Cu 膜厚がバリアメタル以下になる時間＋α（20%）として行った。図 ICM-33 には、周辺に 0.2μm－147－の配線を形成したパターンと周辺配線なしのパターン（いずれも中央の 50μm ウインドウには 2μｍ配線をしきつめ、①で見られた周辺の影響を除去している）での初期膜厚を、前出（図 ICM-28）のメッキモデルを用いたシミュレーション結果を示す。周囲の 0.2μm の配線によりメッキ膜厚は約 0.3μm と周辺配線無しの膜厚より大きくなる。従ってシミュレーショ
ンでは周辺の Cu を研磨するために 8 秒間研磨時間を長くしている。その結果 CMP 後のDishing は図 ICM-34 に示すように、周辺パターン有りの方が約 4％増加している。回帰式モ
デルでは 50μm ウインドウ内のパターンが同じであるため差が生じない。したがってここでの両者の差は 4％である。なおメッキ残りは、最新のプロセス、材料を用いた場合には更に大きくなることが知られているが今回は考慮していない。今後、本結果に対する検討、発展が課題である。
2 s te p 研 磨 後- 0 .0 5

Dishing(μm)

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

- 0 .0 5 5- 0 .0 6
周 囲 配 線 0 .2
周囲配線無し- 0 .0 6 5- 0 .0 7- 0 .0 7 5- 0 .0 8- 0 .0 8 5

図 ICM-33 シミュレーションによるメッキ後の初期膜厚分布2 s te p 研 磨 後- 0 .0 5

Dishing(μm)

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

- 0 .0 5 5- 0 .0 6
周 囲 配 線 0 .2
周囲配線無し- 0 .0 6 5- 0 .0 7- 0 .0 7 5- 0 .0 8- 0 .0 8 5

図 ICM-34 シミュレーションによる Dishing 分布－148－

4.1.3.5

まとめ

今回、ICM-TG では以下の 3 項目について評価を行った。
（1） 配線容量の 3D 効果に対する精度評価、および誤差要因分析。
（2） Cu 配線プロセスに対する容量モデリング手法評価（3） Cu 配線プロセスに対する抵抗（配線段差）モデリング手法評価
今後は、（2）、（3）についての継続的な発展のほか、配線形状ばらつきの遅延への影響評価や、
標準ベンチマークデータの策定が課題として考えられる。
以上
4.1.3.6[ICM-1]

参考文献

D. O. Ouma, D. S. Boning, J. E. Chung, W. G. Easter, V. Saxena, S. Misra, and A.
Crevasse,“Characterization and modeling of oxide chemical-mechanical polishing using
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[ICM-2]C. C. Jeng, W. K. Wan, H. H. Lin, M.-S. Liang, K. H.Tang, I. C. Kao, H. C. Lo, K. S. Chi, T.
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[ICM-3]

S. Lakshminarayanan, P. J. Wright, and J. Pallinti,“Electrical characterization of the copper
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vol. 16, no. 4, pp. 668-676, Nov. 2003.

[ICM-4]

P. Zarkesh-Ha, S. Lakshminarayann, K. Doniger, W.Loh, and P.Wright, “Impact ofinterconnect pattern density information on a 90nm technology ASIC design flow,” in Proc.
ISQED, pp. 405-409, Mar. 2003.

[ICM-5]

W.-S. Lee, K.-H. Lee, J.-K. Park, T.-K. Kim, Y.-K. Park, and J.-T. Kong, “Investigation of
the capacitance deviation due to metal-fills and the effective interconnect geometry
modeling,” in Proc. ISQED, pp. 373-376, Mar. 2003.

[ICM-6]

J.-K. Park, K.-H. Lee, J.-H. Lee, Y.-K. Park, and J.-T. Kong, “An exhaustive method forcharacterizing the interconnect capacitance considering the floating dummy-fills by
employing an efficient field solving algorithm,” in Proc. SISPAD, pp. 98-101, Sep. 2000.

[ICM-7]K.-H. Lee, J.-K. Park, Y.-N. Yoon, D.-H. Jung, J.-P. Shin, Y.-K. Park, and J.-T. Kong,“Analyzing the effects of floating dummy-fills: from feature scale analysis to full-chip RC
extraction,” in Proc. IEDM, pp. 685-688, Dec. 2001.

[ICM-8]A. Kurokawa, T. Kanamoto, A. Kasebe, Y. Inoue, and H. Masuda, “Efficient capacitance
extraction method for interconnects with dummy fills,” in Proc. CICC, pp. 485-488, Oct.
2004.

[ICM-9]B. E. Stine, D. S. Boning, J. E. Chung, L. Camilletti, F. Kruppa, E. R. Equi, W. Loh, S.

－149－

Prasad, M. Muthukrishnan, D. Towery, M. Berman, and A. Kapoor, “The physical andelectrical effects of metal-fill patterning practices for oxide chemical-mechanical polishingprocesses,” IEEE Trans. Electron Dev., vol. 45, no. 3, pp. 665-679, Mar. 1998.
[ICM-10]

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[ICM-11]

Y. Chen, A. B. Kahng, G. Robins, and A. Zelikovsky,“Area fill synthesis for uniform layout
density,”IEEE Trans. Computer-Aided Des. Integrated Circuits & Syst., vol. 21, no. 10, Oct.
2002.

[ICM-12]

Y. Chen, P. Gupta, and A. B. Kahng,“Performance-impact limited area fill synthesis,” inProc. DAC, pp. 22-27, June 2003.

[ICM-13]

A. Kurokawa, T. Kanamoto, T. Ibe, A. Kasebe, C. W. Fong, T. Kage, Y. Inoue, and H.
Masuda, “Dummy filling methods for reducing interconnect capacitance and number offills,” in Proc. ISQED, Mar. 2005.

[ICM-14]

O. Cueto, F. Charlet, and A. Farcy, “An efficient algorithm for 3D interconnect capacitance
extraction considering floating conductors,” in Proc. SISPAD, pp. 107-110, Sep. 2002.

[ICM-15]

Keun-Ho Lee, Jin-Kyu Park, Young-Nam Yoon, Dai-Hyun Jung, Jai-Pil Shin, Young-Kwan
Park, and Jeong-Taek Kong, ” Analyzing the effects of floating dummy-fills: from featurescale analysis to full-chip RC extraction”, in Proc. IEDM, pp. 31.3.1 - 31.3.4, Dec. 2001.

[ICM-16]

Won-Seok Lee, Keun-Ho Lee, Jin-Kyu Park, Tae-Kyung Kim, Young-Kwan Park, andJeong-Taek Kong, ” Investigation of the capacitance deviation due to metal-fills and theeffective interconnect geometry modeling”, in Proc.ISQED, pp. 373 ? 376, March 2003.

[ICM-17]

K. Yamada, N. Okada, M. Yasuda, N. Oda, “Accurate modeling method for deep sub-micron
Cu interconnect”, , 2003. Digest of Technical Papers. Symposium on VLSI Technology, pp.
111 ? 112, June 2003

[ICM-18]

T. Ohta,.,T. Toda, and H.Ueno” A practical CMP profile model for LSI design application”, ”
in Proc. SISPAD, pp. 195 ? 198, Sept. 1999

[ICM-19]

T. Ohta, M. Fujinaga, M.Kimura, T. Wada, and K. Nishi, ” A simulation system forcapacitance variation by CMP process including defocus effect”, in Proc. SISPAD,pp. 102 ?
105, Sept. 2000.

[ICM-20]

T. Ohta, and K. Suzuki,” A new SP (simultaneous polishing) model for copper CMP
process”, in Proc. SISPAD,pp. 257 ? 260, Sept. 2002

－150－

4.1.4

2004 年度成果報告会のアンケート結果

報告会開催日時：2004 年 3 月 24 日

13:30-15:10

JEITA605 会議室

参加者：24 名（うち 13 名は PDM 研究会委員）
アンケートの目的

1.

活動成果に対する評価をして頂く

2.

今後検討すべきテーマ、もしくはそのヒントを頂く

集計結果要約・

おおむね好評でアンケートでの評価も良い。

・

実用的、業務に役立つテーマが好評。ルールの提示などの要求も強い。

・

自社でカバーできないが気になる分野についても好評。

・

集計には記載していないが、委員として参加していない会社からの参加が目立った。

-----------------------------------------------------------------------------------------------------------------------［回答者の業務内容・興味対象］

1.
1-1

貴職の業種と役職をお選びください。
業種：
Q1-1

6
EDAベンダー
半導体ベンダー
14

1-2

役職：

Q1-2
0

4
役員以上
管理職
技術担当

17

－151－

2.

ご担当の業務内容を下記からお選びください。
Q2
3

5

0

LSI設計
設計環境開発
研究開発
その他

13

□ その他：営業技術 1、EMI、EMC 対策 1

3.

ご担当の業務で扱うチップの種類のうち主なものをお選びください。

□ AV、マルチメディア系□ 広帯域、インターネット系の通信用□ 携帯電話、無線通信系□ マイコン組み込み□ ハイエンド・プロセッサ、チップセット

Q3
3
1
1

11

8

AV
通信
携帯
マイコン
ハイエンド
その他

1
□ その他（ASIC1、無記入 2）4.

2～3 年後の設計課題として、最も重要だと思うものを 2 つ選択してください。

□ スピード（高速動作保証、遅延計算精度・見積もり精度）□ パワー（低消費電力化、EM）□ ノイズ（EMI／EMC 対策、ホットキャリア）□ 設計 TAT□ コスト（チップサイズ、チップ単価）

－152－

Q4
5

6

7
11

スピード
パワー
ノイズ
設計ＴＡＴ
コスト

9

［成果についての質問］

JEITA EDA 技術専門委員会に属する PDM（Physical Design Methodology）研究会の存在をご5.

存知ですか？
Q5
18
16
14
12
10
8
6
4
2
0
はい

6.

いいえ

PDM 研究会の成果のうち、貴部門の業務で役立つものがありますか？ また、その理由を教えてください。下記の 3 つのタスクグループ毎に、役に立つ成果の項目番号とその理由、役に立たない成果の項目番号とその理由、をお答えください。また、今後検討して欲しい
テーマや課題を教えてください。

－153－

オンチップサーマル・タスクグループ成果
役に立つ項目O1. 熱シミュレーションのモデル化・解析手法
O2. 温度分布・チップ特性のフロアプラン依存性解析結果
O3. フロアプランにおける温度分布の平坦化手法
O4. リーク電流を考慮した熱シミュレーション手法
O5. リーク電流が温度分布に与える影響の解析結果例
OCI
12
10
8
6
4
2
0
O1

O2

O3

O4

O5

役に立つ理由○LSI 設計会社にいますが、熱に関しての検討は具体的な手法についてお手上げだったので、手法が提示されたのは役に立つ。○体系的に理解できた。○知見として参考になる。○熱の影響に対する定量的なイメージ。○熱を気にする必要があるか否かが分かった。○フロアプ
ランの参考になる。○フロアプランによる依存性が分かった。ただしシミュレーションばかりでなく、チップを作成して対策前、対策後の評価もして頂きたい。温度上昇は EM 以外にも信頼性の低下を招くため、今後とも続けてください。今の高密度・高集積である RAM が多く入った chip で（製品レベル）上記の実験評価をしていただきたい。本当に局所的に温度が上昇するのか評価してほしい。○今後リークが大きくなる。フロアプランで変化するというのは面白い。○具体的に方法を示して設計の参考になりそうだったので。○SPICE で解く方法はおもしろいと思いました。○熱の問題は今後重要となる。○実用的に見える。
役に立たない項目（全部つけた人 1、O2＝1 人、 O3＝1 人）
役に立たない理由

32W もの大規模、超消費電力のチップを扱っていないため。
今後検討して欲しいテーマ・課題○具体的には思いつかないが、設計への FeedBack は弱い気がする。○ΔT と～何かのパラメータで表されるガイドライン？○実 LSI での検討をお願いします。○温度を検出して自律する機構。○外部環境の影響（風量など）。○実 LSI とのコリレーション手法。）－154－

電源ノイズ・タスクグループ成果
役に立つ項目

D1. SSO ノイズ解析用モデル
D2. 上記を用いた感度解析結果
D3. 制約変換による SSO 設計最適化手法
D4. SSO ノイズ制約からバッファ駆動能力と実効インダクタンス制約への変換方法
D5. 遅延変動制約からバッファ駆動能力と実効インダクタンス制約への変換方法

DPI

12
10
8
6
4
2
0
D1

D2

D3

D4

D5

役に立つ理由○今後、どこに注意していくべきか参考になった。○知見として参考になる。○定量的イメー
ジ。最適化手法。○社内基準値との比較リファレンスとして役に立ちそう。○現存するツー
ルでカバーできない手法の開発。○電源本数が効果ありと判明したと思うから。SSO ノイズ
モデルの作成で SSO 数から I/O 駆動の順で支配的であることが分かった。○SSO ルールの策定が難しい。○概要しか分からなかったが、今後考えていかないといけないと思えた。○
制約の統一化に役立つと思いました。○明確なガイドラインが必要なので。実際に使えそう。
役に立たない項目（D1=1 人、D2=1 人、D3=2 人）
役に立たない理由○実状が分かっていないのでノーコメント。○実用（実現）性を加味して評価、順位付けして欲しい。○実測でも評価してコリレーションをとって欲しい。○新しい知見がない。
今後検討して欲しいテーマ・課題○電源ノイズという原因に対して、デジ・アナ干渉、EMI、Drop 遅延を全体最適していく
ガイドライン。○オン-オフ協調シミュレーションモデル。○I/O と内部を合わせた合成 Toolの作成。○実 LSI へアプライした結果を示して頂けると参考になる。○電源ノイズからの遅延変動。○substrate ノイズ。○SSO ルールをレベルアップして実際に使えるレベルにして欲しい。○D3 の具体化、実効インダクタンスの求め方。

－155－

インターコネクトモデリング・タスクグループ成果
役に立つ項目I1. オンチップ配線容量の 3D 効果に対する精度評価方法
I2. 上記を用いた精度評価結果
I3. CMP ダミーを仮想した配線容量抽出モデルの評価方法
I4. 上記を用いた評価結果
I5. CMP プロセスを考慮した抵抗抽出モデルの評価方法
ICM
12
10
8
6
4
2
0
I1

I2

I3

I4

I5

役に立つ理由○実業務に非常に密着していたため。○業務に直結する評価である。○誤差要因の認識。○
評価によりダミーによる値の大きさのΔが大体分かった。○千鳥格子、縦方向の話は参考になりました。○1 つ、できればスライドと手持ち資料を合わせて頂きたかった…○社内モデ
ルとの比較、参照用に有用かと。○参考になりました。○モデルの精度向上。○事前に検討しておく必要があり参考になった。○誤差が気になっている。○わかればそれなりの対応が決められる。○ダミーを考慮する必要あり。○自社でやってないので参考になった。）
役に立たない項目（I2=1 人）
役に立たない理由○容量が何に影響を与えるのか知りたかった。○CMP ダミーや 3D 効果をモデリングした場
合とそうでない場合の容量比はどれぐらいになるのか？
今後検討して欲しいテーマ・課題○評価パタン、ベンチマーク手法公開、標準化。○フローティングダミーが Vcc、 Gnd に帯電したことを考慮できるか。○実 LSI へアプライした結果を示して頂けると参考になりま
す。

－156－

［その他］

7.

今年度の活動内容とは関係なく、今後検討して欲しいテーマや課題を教えてください。
・ 標準化を目指した活動をして欲しい。 (ex) 同時動作に対する考え方が同一である（ASIC 設計等で利用できる）。
・ Dynamic-Irdrop の遅延へのフィードバック手法。
・ OCV 統合モデル→遅延、ノイズ。
・ ノイズ対策に関する回路技術。モデリングしたものを、実 LSI へアプライした結果を示して頂けると良いと考えます。
・ SSTA 統計的 STA。
・ 高速配線モデルの開発。

以上

－157－

4.2

SystemC タスクグループ報告

４.２ SystemCタスクグループ
２００４年度活動報告
JEITA EDA技術専門委員会
標準化小委員会

SystemCタスクグループ© Copyright 2005 JEITA, All rights reserved

SystemCタスクグループメンバー
主査
副主査
委員

客員

長谷川 隆
（富士通）
後藤 和永
（ＮＥＣエレクトロニクス）
清水 靖介
（沖電気）
森井 一也
（三洋電機）
岡田 和久／山田 晃久（シャープ）※柿本 勝（ソニー ）
龍田 純一／逢坂 孝司（ケイデンス）※
中野 淳二（シノプシス）
今井 浩史
（東芝）
竹村 和祥
（松下電器）
中村 和秀（メンター）
塚本 泰隆（リコー ）
渡邊 政志（ルネサステクノロジ）
河原林 政道（NEC Electronics America）
今井 正治（大阪大学）（計15名、※期中交代あり）© Copyright 2005 JEITA, All rights reserved

2

－158－

目次
はじめに
4.2.1 SystemC概要
4.2.2 SystemCタスクグループ設立の背景と目的SystemCタスクグループの活動内容
 SystemC標準化の枠組み

4.2.3 2004年度の成果と2005年度の計画
4.2.4 SystemCユーザフォーラム2005
4.2.5 SystemC動向調査報告
4.2.6 IEEE版LRMレビュー結果© Copyright 2005 JEITA, All rights reserved

3

はじめに


本書では、SystemCタスクグループ(以下文中ではSC-TGと省略する場合あり)が2003年10月に発足以来行ってきた活動内容及び成果について報告する。

© Copyright 2005 JEITA, All rights reserved

4

－159－

4.2.1 SystemC概要© Copyright 2005 JEITA, All rights reserved

5

SystemC とは


C++言語をベースとした、システムレベル設計言語の代表的な言語であるOpen SystemC Initiative (OSCI)という標準化組織により、言語仕様(LRM)とリファレンスシミュレータが策定され、無償提供されている
http://www.systemc.org/

現在は合成サブセットやTLMの標準化案が検討されている
2004年12月にIEEEにLRMが移管され、P1666として標準化がすすめられている

C++の文法を保持したまま、クラスライブラリの形で以下のよ
うな言語拡張がなされている






並列動作を可能とするシミュレーションエンジン(クロック、イベント、等)
抽象化された通信手段(Channels, Interfaces)
ハード実装に必要なデータタイプ (固定小数点、固定長ビット、等)
0, 1, Z, X 等の信号値等© Copyright 2005 JEITA, All rights reserved

6

－160－

SystemC 2.x 言語アーキテクチャ
ユーザー定義による拡張
インタフェース、
チャネル、MoC

上位レイヤは下位レイヤのの上にきれいに構築
下位レイヤは上位レイヤな
しで利用可能

様々な計算モデルのための標準チャネル
Kahn Process Networks,
Static Dataflow, etc.

検証のための標準ライブラリ
Verification Standard Library
及び 特定用途向けチャネル
Master/Slave Library etc.

SystemC
2.x オプション

ライブラリ

基本チャネルSignal, Timer, Mutex, Semaphore, Fifo, etc.
基本言語
Modules
Ports
Processes
Interfaces
Channels
Events

データ型
Logic Type (01XZ)
Logic Vectors
Bits and Bit Vectors
Arbitrary Precision Integers
Fixed Point Numbers
C++ Built-In Types (int, char, double, etc.)
C++ User-Defined Types

SystemC
2.x コアパッケージ

C++ 言語標準© Copyright 2005 JEITA, All rights reserved

7

4.2.2 SystemCタスクグループ設立の主旨と目的© Copyright 2005 JEITA, All rights reserved

8

－161－

SC-TG設立の背景と目的


背景




SystemCは、SoC(System on Chip)の開発のためのシステムレ
ベル記述言語のひとつとして、既に幅広く使われてきている。また2004年 11月に 言語 開発 元の OSCIよりIEEEに移管され、P1666として正式な標準化活動も開始されており、ますます普及に拍車がかかると予想される。

目的

日本国内における唯一のSystemCの標準化関連組織として、
OSCIやIEEE P1666ワーキンググループと連携しつつ、日本国内の事情・要求事項を取り込むべくSystemCの国際標準化を進めていく。また、SystemCに関連した調査結果をアニュアルレ
ポートやユーザフォーラム等で積極的に情報発信を行うことで、国内普及を図る。これらにより日本の産業界の国際競争力を高めることを目指す。

© Copyright 2005 JEITA, All rights reserved

9

SC-TGの活動内容


SystemC標準化活動
IEEE P1666のメンバーとして、SystemC言語標準化活動に参画する(言語仕様のレビュー、追加修正要求等)

SystemC技術調査
世界各国におけるSystemCの利用状況や設計フローの動向を調査する
 合成サブセットやTLM、及び検証ライブラリといった拡張
言語仕様についてについて調査し、標準化の検討を行う
 SystemCとSystemVerilogを連携したフローの検討や、連携のための技術的課題の先行抽出等を行う


SystemC普及活動


EDSFに併設したシステムデザインフォーラムの１プログラムとしてSystemCユーザフォーラムを開催し、積極的に情報発信を行いSystemCを利用した設計の普及をはかる© Copyright 2005 JEITA, All rights reserved

10

－162－

SystemC標準化の枠組み
SystemC LRM

OSCISystemC 2.0 移管済み
SystemC 2.1 移管予定

IEEE DASC/SA
P1666 SystemC標準化
ワーキンググループ

P1666 技術サブワーキンググループ
問題点の報告とフィードバックP1666 WG に
Voting Member
として参加

EDA-TC / 標準化小委員会

SystemCタスクグループ© Copyright 2005 JEITA, All rights reserved

11IEEE P1666 メンバー(2005年3月現在)


Voting MemberCadence

Calypto MentorGraphics
 Synopsys
 JEITA






Jeda

ObserverFreescale Tensilica
 Summit Design Xilinx
 Pentum

Victor Berman (Chair),Stuart Swan (Tech.SWG Chair)
Skip Hovsmith
Dennis Brophy
Oz Levia
Takashi Hasegawa,
Masamichi Kawarabayashi
Eugene Zhang
Rob Slater
Grant Martin
Vincent Viteau
Adam Donlin
Bodo Parady© Copyright 2005 JEITA, All rights reserved

12

－163－

4.2.3 2004年度の成果と2005年度の計画© Copyright 2005 JEITA, All rights reserved

13

SC-TG 2004年度の成果まとめSystemC標準化活動
IEEE P1666の正式メンバーとなり、SystemC言語標準化活動を開始した 2004年12月にリリースされたIEEE版のLRM(Draft)のレビューを行った(詳細については4.2.6 IEEE版LRMレビュー
結果に記載)


SystemC技術調査

過去5年間に一般に公開されているSystemC関連の論文や発表資料等50件の調査を行った(詳細については4.2.5
SystemC動向調査報告に記載)

SystemC普及活動


2005年1月27日に、EDSF併設のシステムデザインフォーラ
ムの１プログラムとしてSystemCユーザフォーラム2005を開催した。またアンケート調査も実施した(詳細については
4.2.4 SystemCユーザフォーラム2005開催報告に記載)© Copyright 2005 JEITA, All rights reserved

14

－164－

SC-TG 2005年度の活動目標


SystemC標準化活動
2004年度に報告したIEEE版LRMの問題点についてフォローを行う
 4月にリリース予定のSystemC 2.1の組み込まれたLRMについてレビュー活動を行い、追加修正要求等を行う


SystemC技術調査
SystemC動向調査を継続して実施する
 合成サブセットやTLM、及び検証ライブラリといった拡張
言語仕様について調査し、標準化の検討を行う

SystemC普及活動


2004年度の実績を踏まえて、SystemCユーザフォーラムを開催し、積極的に情報発信を行いSystemCを利用した設計の普及をはかる© Copyright 2005 JEITA, All rights reserved

15

4.2.4 SystemCユーザフォーラム
2005 開催報告© Copyright 2005 JEITA, All rights reserved

16

－165－

SystemCユーザフォーラム2005概要
主催：JEITA EDA技術専門委員会
 協賛：OSCI、EDAベンダー6社
 日時：2005年1月27日 15:10～17:10
 会場：パシフィコ横浜アネックスホールF202(定員200名)
 講演内容：

司会：長谷川 隆(富士通) 河原林 政道氏(NEC Electronics America): 「SystemCのIEEE
標準化状況と最新情報」
 高嶺 美夫氏(ルネサステクノロジ): 「短TAT性能評価プラット
フォームとその応用」
 塚本 泰隆氏(リコー): 「動作合成ツールを使ったJPEG(DCT)
回路の設計事例」
 柿本 勝氏(ソニー): 「動作合成の設計適用事例とその効果」
© Copyright 2005 JEITA, All rights reserved

17

SystemCユーザフォーラム2005を終えて定員200名の会場に250名弱の聴講者が訪れ、立ち見が出るほどの盛況であり、SystemCに関する関心の高さがうかがわれた また各講演の後に質問時間を設けたが、それぞれ1～2件の質問があり、活発な意見交換の場となった。
 アンケート調査を実施した結果、次のようなコメントが寄せられた。次回以降開催時の参考としたい。


会場が狭い。机が欲しい。休憩時間が短い。
 発表内容に重なりが多い。プレゼンと配布資料を合わせて欲しい。
 Accellera, OSCI, JEITAに求められる事として、セミナー・
ワークショップの定期開催等を通じての日本語による情報発信。
© Copyright 2005 JEITA, All rights reserved

18

－166－

アンケート調査集計結果
本ユーザフォーラムは、過去4回に渡りOSCIが主催してきたが、今回よりJEITA EDA技術専門委員会の主催としたものである
 OSCIの厚意により前回及び前々回のアンケート調
査結果をいただき、今回の調査結果と合わせて聴講者の動向について分析を行うことができた

大まかな傾向としては、主な使用言語はVerilog HDLが相変わらず多数を占めるが、SystemCに関しては様子見の段階から(部分的)使用の段階へ移行しつつあるようだ また、SystemCがより普及するためには、高位合成などのツールのさらなる整備が必要と思われる


次ページ以降に、集計結果をまとめた© Copyright 2005 JEITA, All rights reserved

19

1. ご担当業務またはビジネスは?
SOC/System
SOC/Systemdesign, 設計・検証
verification

・Block設計・検証
IP/BlockIP
design,verification
メソドロジー・設計プラットフォーム開発
Methodology development
ツール開発
Tool development
プロジェクト管理
Projectmanagement
ソフトウェア・ファームウェア開発
System specification

Software/Firmware
development
システム仕様・方式検討

2005
2004
2003

Consultant, training provider
コンサルティング・トレーニング
University,
research lab
大学・研究機関関連
Others
その他

0%

10%

20%

© Copyright 2005 JEITA, All rights reserved

30%

40%

50%

60%

70%

20

－167－

2. ご担当製品アプリケーションは?
Microprocesser/DSP
MicroProcessor/DSP
関連
ComputerSystem/Subsys
関連Computer, peripheral
WiredNetwork
関連
Wired network
WirelessNetwork
関連
Wireless network
Multimedia
関連
Multimedia

2005
2004
2003

Automotive
関連
Automotive

その他
Others

0%

10%

20%

30%

40%

50%

© Copyright 2005 JEITA, All rights reserved21

3. 現在主に使用している言語は?
Verilog
VHDL
SystemCANSI C
C++
e

2005
2004
2003

SystemVerilog
PSL/Sugar
others
0%

10%

20%

30%

40%

© Copyright 2005 JEITA, All rights reserved

50%

60%

70%

80%

90%
22

－168－

4. SystemCユーザフォーラムに参加された
目的は?
SystemC導入検討
Investigating
to utilize
Latest standardization
SystemC標準化動向
info
SystemC development
SystemC開発情報
info
ユーザー事例
User successstories

2005
2004
2003

EDA tools, technical
EDA技術動向
trend
その他
Others

0%

10%

20%

30%

40%

50%

60%

© Copyright 2005 JEITA, All rights reserved

23

5. SystemCでの設計･検証環境構築について既に行っている
Already used

既に行っている（一部）Partially used

検討中
Under consideration

2005
2004
2003

必要ない
Unnecessary

無回答
No answer

0%

10%

20%

30%

© Copyright 2005 JEITA, All rights reserved

40%

50%

60%

70%

80%

24

－169－

6. 「5」で「既に行っている」または「検討中」と回答された方 a) SystemCの使用目的は?
Specification
仕様検討
System level
modeling

システムモデリング

Testbench,
verification

テストベンチ・検証

2005
2004
2003

Softwaredevelopment

ソフトウェア開発

その他
Others

0%

10%

20%

30%

40%

50%

60%

70%

© Copyright 2005 JEITA, All rights reserved25b) SystemCの活用範囲は?

システムレベル
System,Chip Level

モジュールレベル
Module,Block Level

2005
2004
2003
その他
Others

0%

10%

20%

30%

© Copyright 2005 JEITA, All rights reserved

40%

50%

60%

70%

26

－170－

7. 「5」で「検討中」と回答された方へ
導入予定時期は?
<33ヶ月以内months<66ヶ月以内months

2005
2004
2003

1<年以内
1 year未定
Undecided

無回答
No answer

0%

10%

20%

30%

40%

50%

60%

70%

80%

© Copyright 2005 JEITA, All rights reserved

27

8. 「5」で「必要ない」、「検討中」と回答された
方へ 導入の弊害となっている理由は?
Current
HDLs are
現状HDLで十分
enoughImmaturity oflanguage

言語の完成度が不十分

対応ツールが少ない
Few tools
他の言語を使用
Difficultto learn

Other languages are
習得が困難
used

2005
2004
2003

その他
Others0%2%

4%© Copyright 2005 JEITA, All rights reserved

6%

8%

10%

12%

28

－171－

9. SystemCをより活用する為に充実が必要なものは？
High level, behavior
synthesis
高位合成ツール
Interfacesynthesis
Ｉ/Ｆ合成ツール
System verification
システム検証ツール
Equivalency, property check
等価性・プロバティチェックツール
Debugtool, environment
デバックツール・環境
Verification
IP, model
検証ＩＰ・モデル
Link with SW development
ソフトウェア開発環境との連携

2005
2004
2003

コーディングスタイルガイドライン
Coding style, guideline
ＩＥＥＥやＩＥＣでの標準化
Standardization
in IEEE, IEC
トレーニングコース
Training course
その他
Others0%

10% 20% 30% 40% 50% 60% 70% 80% 90%© Copyright 2005 JEITA, All rights reserved

29

11. 今後SystemCの言語拡張･標準化で期待することは?

Subset動作合成サブセット定義
for behavior synthesis
Subsetfor logic synthesis
論理合成サブセット定義
Better support
for datapath design
データバス設計の容易化
Testbench
テストベンチ
HW-SW Interface (ISS Integration API)
ハードウェア・ソフトウェア間のインターフェース
Standard
protocol between modules
モジュール間の標準プロトコル

2005
2004
2003

Ttransaction level model standard
トランザクションレベルモデルの標準化
Others
その他

0%

10%

20%

© Copyright 2005 JEITA, All rights reserved

30%

40%

50%

60%

70%

30

－172－

4.2.5 SystemC動向調査報告© Copyright 2005 JEITA, All rights reserved

1

SystemC動向調査の内容
JEITA SystemC-TGの本年度の活動の１つとして、
過去5年間のSystemCに関する論文・発表等を調査し、SystemCの動向調査を行った。
 調査対象は学会（DAC,DATE等）、大学関係（Stanford、UCI等）、SystemCユーザグループ等の多岐にわたる。
 今回はその中でも特に興味深い内容をまとめて挙げている。なお過去5年間を調査対象とした為、現在では内容的に多少古いものも含まれている。
 今後も引き続き同様の調査を行っていく予定である。
© Copyright 2005 JEITA, All rights reserved

2

－173－

調査内容のサマリ

今回取り上げた内容は全部で50件になる。
【カテゴリ別分類】











言語
モデリング
検証
性能解析
Co-Design/Co-Simulation
合成
ツール
情報

【調査ソース別分類】


学会










２９件
CODES (International Conference on Hardware Software Codesign)
DAC (Design Automation Conference)
DATE (Design, Automation and Test Conference in Europe)

３件
８件
１８件

大学関係


１１件

Stanford (Leland Stanford Junior University, USA)UCI (University of California, Irvine, USA)
Tubingen (University of Tubingen, Germany)

３件
７件
１件

ユーザグループ





６件
１６件
５件
４件
９件
７件
２件
１件

１０件

ESCUG (European SystemC User Group Meeting)
日本SCUG (日本 SystemC User Group Meeting)

７件
３件

カテゴリ別分類では「モデリング」に関する発表が一番多い。また、調査ソース別にみると
DATEやESCUG等の欧州での発表が多い。

© Copyright 2005 JEITA, All rights reserved

3

SystemC動向調査一覧 (1/5)
No.

学会、大学

タイトル

著者

概要

1

CODES2003

A Modular Simulation Framework for Architectural
Explorationof On-Chip Interconnection Networks.

Tim Kogel, Malte Doerper,
Andreas Wieferink, Rainer Leupers,
Gerd Ascheid, Heinrich Meyr,
Serge Goossens

様々なチップの通信アーキテクチャ検討のために、
SystemCの階層チャネルを使ったTLMのフレームワークを構築した。各モデルが持つパラメータ値からパフォーマンスを算出する。

検証

2

CODES2003

Transaction Level Modeling: An Overview

Lukai Cai and Daniel Gajski

曖昧のまま使われているTLMについて、抽象度の面からモデルを厳格に分類し、それらを設計フローの中でどのように進めていくかを提案する。

モデリング

3

CODES2003

Extending the SystemC Synthesis Subset by Object
Oriented Features.

Eike Grimpe, Frank Oppenheimer

OODを活かした設計と、それをSystemCで実現するために独自で追加した仕様を紹介。合成試行は、自前で用意したツールで実施している。

合成

4

DAC2002

System on chip design: Automatic generation ofembedded memory wrapper for multiprocessor
SoC

Ferid Gharsalli, Samy Meftali,
Frédéric Rousseau, Ahmed A.
Jerraya

メモリラッパーを使用したメモリとプロセッサ間のRTLアーキテクチャ検討手法

性能解析

5

DAC2002

A novel synthesis technique for communication
controller hardware from declarative data
communication protocol specifications

Robert Siegmund, Dietmar M uller

データ通信プロトコル仕様からの通信制御回路合成手法の紹介合成

6DAC2002

Component-based design approach for multicore
SoCs

W. Cesário, A. Baghdadi,
L. Gauthier, D. Lyonnard,
G. Nicolescu, Y. Paviot,
S. Yoo, A. A. Jerraya, M. Diaz-Nava

ハイレベルコンポーネントベースのマルチコアSOC
設計手法の紹介

Co-Design /Co-Simulation

7

DAC2004

Extending the Transaction Level ModelingApproach for Fast Communication Architecture
Exploration

Sundeep Pasricha,
Nikil Dutt,Mohamed Ben-Romdhane

CCATB抽象モデルによる高速なコミュニケーショ
ン・アーキテクチャ探索を行う為の方法論

モデリング

8

DAC2004

An Area Estimation Methodology for FPGA Based
Designs at SystemC-Level

Carlo Brandolese,
William Fornaciari,
Fabio Salice

FPGAをターゲットとしたSystemCモデルのエリア見
積もり手法

性能解析

9

DAC2004

Performance Analysis of Different Arbitration
Algorithms of the AMBA AHB Bus

Massimo Conti, Marco Caldari,
Giovanni B. Vece, Simone Orcioni,
Claudio Turchetti

クロック・アキュレートのAMBA AHBバスモデル(SystemC2.0.1)のアービトレーション・アルゴリズ
ムの解析

性能解析

10

DAC2004

Debugging HW/SW Interface for MPSoC: Video
Encoder System Deign Case Study

Mohamed-Wassim Youssef,
Sngjoo Yoo, Arif Sasogko,
Yanick Paviot, Ahmed A. Jerraya

シーケンシャルなコードをマルチプロセッサSoC上へ実装するデザインフローをビデオエンコーダの実例により紹介Co-Design /Co-Simulation© Copyright 2005 JEITA, All rights reserved

分類

4

－174－

SystemC動向調査一覧 (2/5)
No.

学会、大学

タイトル

11

DAC2004

SUNMAP: A Tool for Automatic Topology Selection
and Generation for NoCs

Srinivasan Murali,
Giovanni De Micheli

アプリケーションに最適なトポロジの選択とトポロジ上へのコアのマッピングを自動的に行うSUNMAP
ツールの紹介ツール

12

DATE2000

System level design using C++

Diederik Verkest,
Joachim Kunkel,
Frank Schirrmeister

C++を利用した設計言語(SystemC,
CynApps/Forte,Ocapi/IMECに関する概要紹介

言語13

DATE2001

Behavioral Synthesis with SystemC

G. Economakos, P Oikonomakos,
I. Panagopoulos, I. Poulakis,
G. Papakonstantinou

SystemCベースの動作合成手法

合成

14

DATE2001

A Methodology for Interfacing Open Source
SystemC with a Third Party Software

L. Charest, M. Reid,
E.Mostapha Aboulhamid, G. Bois

サード・パーティ・ソフトウェアのSystemCへの接続
方法

言語

15

DATE2001

SystemCSV : An Extension of SystemC for Mixed
Multi-Level CommunicationModeling and InterfaceBased System Design

Robert Siegmund,
Dietmar M¨uller

インターフェースを導入して、通信と機能記述を分離。抽象度の異なる通信モデルを接続。

モデリング

16

DATE2001

The Simulation Semantics of SystemC

Wolfgang , Juergen Ruf,
Dirk Hoffmann, Joachim Gerlach,Thomas Kropf,
Wolfgang Rosenstiehl

Watching、signal代入、waitなどを含むSystemC
1.0のシミュレーション・セマンティックの紹介。

言語

17

DATE2001

An Efficient Architecture Model for Systematic
Design of Application-SpecificMultiprocessor SoC

Amer Baghdadi Damien
Lyonnard Nacer-E. Zergainoh
Ahmed A. Jerraya

マルチプロセッサ・アプリケーションの設計手法の提案。汎用アーキテクチャモデルによって、接合性・柔軟性・可測性の高い手法の提案。

Co-Design /Co-Simulation

18

DATE2001

A Model for Describing Communication between
Aggregate Objects in theSpecification and Designof Embedded Systems

Kjetil Svarstad,Gabriela Nicolescu,
Ahmed A. Jerraya

近年、組み込みシステムの設計において設計の抽象度を上げることが重要になってきているが、同時に通信の重要度を上げることも重要である。この論文では、SystemCの拡張として通信モデルを実装。

言語

19

DATE2001

Network Processors: A Perspective on Market
Requirements,Processor Architectures andEmbedded S/W Tools

Pierre G. Paulin,
Faraydon Karim,
Paul Bromley

STMicroelectronicsの新しいネットワークプロセッ
サの構造と開発環境の紹介。

モデリング

20

DATE2001

Automatic Generation and Targeting of Application
Specific Operating Systemsand Embedded Systems
SoftwareLovic Gauthie,r Sungjoo Yoo,
Ahmed A. Jerraya

アプリケーションに特化したOSとアプリケーション・
ソフトウェアの自動生成。

Co-Design /Co-Simulation

著者

概要

分類

© Copyright 2005 JEITA, All rights reserved

5

SystemC動向調査一覧 (3/5)
No.

学会、大学

21

DATE2001

Simulation-Guided Property Checking Based on
Multi-Valued AR-Automata

J¨urgen Ruf,
Dirk W. Hoffmann,
Thomas Kropf,
Wolfgang Rosenstiel

アサーションベースの高速プロパティチェック手法

検証

22

DATE2001

A Framework for Fast Hardware-Software Cosimulation

Andreas Hoffmann,
Tim Kogel,
Heinrich Meyr

高速HW/SWシミュレーションのためのフレームワークに関する手法。ISS、アセンブラ、リンカ生
成Co-Design /Co-Simulation

23

DATE2001

Mixed-Level Cosimulation for Fine GradualRefinement of Communication inSoC Design

Gabriela Nicolescu,
Sungjoo Yoo,
Ahmed A. Jerraya

プロトコルの決まってない通信からプロトコルの決まった通信へのリファイメント手順

モデリング

24

DATE2002

Automated Concurrency Re-Assignment in HighLevel System Models for Efficient System-Level
Simulation

N. Savoiu,
S. Shukla,
R. Gupta"C++言語でのシミュレーション高速化（Threadの最適化）に関するものをSystemCを例に説明"

モデリング

25

DATE2002

From System Specification To Layout: Seamless
Top-Down Design Methods for Analog and MixedSignal Applications

R. Sommer, I. Rugen-Herzig,
E. Hennig, U. Gatti, P. Malcovati,
F. Maloberti, K. Einwich, C. Clauss,P. Schwarz, G. Noessing

SystemC2.0のAnalog・MixedSignalをモデリングするための拡張についての提案

モデリング

26

DATE2003

Transaction-Level Models for AMBA Bus
Architecture Using SystemC 2.0

M. Caldari, M. Conti, M. Coppola,
S. Curaba, L. Pieralisi, C. Turchetti

SystemC 2.0 を用いたトランザクションレベル
AMBAバスの検討

モデリング

27

DATE2003

System-Level Power Analysis Methodology Applied
to the AMBA AHB Bus

M. Caldari, M. Conti, M. Coppola,
P. Crippa, S. Orcioni, L. Pieralisi,
C. Turchetti

AHBバスシステムに特化した省電力化に関するガイドラインの検討

性能解析

28

DATE2003

Exploring SW Performance using SoC Transactionlevel Modeling

Imed Moussa, Thierry Grellier,
Giang Nguyen

VISTAによるSystemC TLMを用いたSW開発環境
の紹介

モデリング

29

DATE2003

Systematic Embedded Software Generation from
SystemC

F. Herrera, H. Posadas, P. Sánchez,
E. Villar

SystemCからのソフトウェアの生成

Co-Design /Co-Simulation

30

Stanford

×pipesCompiler: A tool for instantiating application
specific Networks on Chip

Antoine Jalabert (LETI-DSIS)
Srinivasan MuraliLuca Benini (Univ. of
Bologna)
Giovanni De Micheli

特定アプリ用のNetworks on Chip(NoC)を構築するツール。

合成

タイトル

著者

© Copyright 2005 JEITA, All rights reserved

概要

分類

6

－175－

SystemC動向調査一覧 (4/5)
No.

学会、大学

31

Stanford

Bandwidth-Constrained Mapping of Cores onto NoC
Architectures

Srinivasan Murali
Giovanni De Micheli

バンド幅制約の下でコンポーネントをNetworks on
Chip(NoC)アーキテクチャにマッピングするアルゴリ
ズム。

合成

32

Stanford

Methodology for Hardware/Software Co-verificationin C/C++Luc Séméria
Abhijit Ghosh (Synopsys Inc.)

プロセッサのBus Functional Model。

モデリング

33

TubingenTransaction Level Verification and Coverage Metrics
by Means of Symbolic Simulation

Prakash M. Peranandam,
Roland J. Weiss,
Jurgen Ruf, Thomas Kropf

シンボリックシミュレーションにおけるトランザクショ
ン検証とカバレッジ

検証

34

UCI

Typing Abstractions and Management in a
Component Framework

Frederic J. DoucetSandeep
K. Shukla (Virginia Tech)
Rajesh K. Gupta (University ofCalifornia, San Diego)

コンポーネントのポートの型をすべて明示することなくアーキテクチャを構成できる環境。

合成

35

UCI

Transaction level modeling of SoC with SystemC
2.0

Sudeep Pasricha

TLMを使用したeSW開発、性能解析

Co-Design /Co-Simulation

36

UCI

Concurrency in System Level Design: Conflict
between Simulation and Synthesis Goal

Nick Savoiu,
Sandeep K. Shukla,
Rajesh K. Gupta

合成用Cモデル記述のシミュレーション速度の向上

ツール

37

UCI

Structural Design Composition for C++ Hardware
ModelsVivek Sinha, Frederic Doucet,
Chuck Siska, Rajesh Gupta

SystemC上でブロック配置情報を付加する仕組み

言語

38

UCI

Interfacing Hardware and Software Using C++
Class Libraries

Dinesh Ramanatham,Rajesh GuptaRay Roth

SWとHWのインターフェース

Co-Design /Co-Simulation

39

UCI

Transaction Level Modeling in System Level Design

Lukai Cai, Deniel Gajski

トランザクション・レベル・モデリングの定義

モデリング

40

UCI

RTOS Scheduling in Transaction Level Models

Haobo Yu,
Andreas Gerstlauer,
Daniel Gajski

トランザクション・モデルのRTOSによるスケジューリ
ング

モデリング

タイトル

著者

概要

分類

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7

SystemC動向調査一覧 (5/5)
No.

学会、大学

タイトル

41

ESCUG4 2001

Efficient Modeling and Simulation of Data
Communication Protocols in Communicationoriented Designs using the SystemC-SV Extension

Robert Siegmund,
Dietmar Mueller

SystemC-SV という言語拡張により、抽象度の異なるインターフェースを持つモジュールを自動的に接続し、シミュレーションを行う環境を提供する。

言語

42

ESCUG5 2002

A Method for the Development of Combined
Floating- and Fixed-Point SystemC Models

Yves Vanderperren

fx_doubleというクラスを新たに作成し、浮動小数点モデルと固定小数点モデルに対して同じソースコー
ドで済ます。固定小数点条件はプログラムの外部から与える。

モデリング

43

ESCUG7 2003

The SystemC Verification Standard (SCV)

Stuart SwanSCV(SystemC Verification standard)1.0に関する簡単な紹介。これはSCV1.0のインストールパッケー
ジにも含まれているスライド。

検証

44

ESCUG9 2004

SystemC 2.1 Overview

Stuart Swan

SystemC 2.1の概要。SystemC 2.1でエンハンス項
目は、IPモジュール化の容易性向上（sc_argcv()等の追加）、TLM(Transaction Level Modeling)のしやすさ向上（sc_export等の追加）、その他使いやすさの向上（.read()無しアクセス、異なる型の連接、パートセレクトの扱い等）。

情報45

ESCUG9 2004

A Functional Coverage Prototype for SystemCbased Verification of Chipset Designs

Robert Siegmund, Ulrich Hensel,
Andreas Herrholz, Isa Volt

SystemC環境におけるCoverage-APIのプロトタイプを作成した。AMDのチップセットの検証に適用した。

検証

46

ESCUG9 2004

System Architecture Performance Modeling with
SystemC

Soeren Sonntag,
Raimar Thudt,
Tino Bertram

DSLAM(パケット中継器)をSystemCを使いシステム
レベルでシミュレーション。SystemCの有効性を示すとともにSystemCの問題点を指摘。

モデリング

47

ESCUG10 2004

XML-based Parameterization of SystemC Models

Andreas Doering

XML を利用してマルチスレッドCPUのSystemCモデ
ルをパラメタライズし、コンフィギュラブルなモデルと、そのモデルを展開する仕組みを作成し、アーキテクチャ評価した。

モデリング48

日本SCUG 2003

Transaction Level Modeling with SystemC

Thorsten Groetker

SystemCでのトランザクションレベルのモデル手法。
AMBA AHB/APBのバスモデル

モデリング

49

日本SCUG 2003

ハードウエア設計とSystemC

長尾文昭

三洋電機セミコンダクターカンパニーでの現状のSystemC設計環境

合成50

日本SCUG 2003

Socを利用したSoCシステムシミュレータ開発事例

竹村和祥

SoCシステムシミュレーション環境の開発事例

Co-Design /Co-Simulation

著者© Copyright 2005 JEITA, All rights reserved

概要

分類

8

－176－

【1】 CODES 2003
タイトル

A Modular Simulation Framework for Architectural Exploration of On-Chip Interconnection Networks.

著

者

Tim Kogel*,Malte Doerper*,Andreas Wieferink*,Rainer Leupers*,Gerd Ascheid*,Heinrich Meyr*,Serge Goossens**

所属

Aachen University of Technology **Coware

概要

様々なチップの通信アーキテクチャ検討のために、SystemCの階層チャネルを使ったTLMのフレームワークを構築した。各モデルが持つパラメータ値からパフォーマンスを算出する。
通信システムのアーキテクチャ検討を、TLM I/Fで接続されたMaster/NoC(Network on Chip)/Slave/NetworkEngineから構成されるフレームワーク上で行う。NoC Channelは、各要素間の通信制御を行い、Network Engineは、通信に関する転送量情報を渡し、それからシステムのパフォーマンスが算出される。粗い精度ではあるが、システム構成の変更が比較適用に行える構成となっている。

内

容

分

類

検証
出展：Tim Kogel, "A Modular Simulation Framework for Architectural Exploration of On-Chip Interconnection Networks", CODES 2003

© Copyright 2005 JEITA, All rights reserved

9【2】 CODES 2003
タイトル

Transaction Level Modeling: An Overview

著者

Lukai Cai and Daniel Gajski

所属

University of California, Irvine

概要曖昧のまま使われているTLMについて、抽象度の面からモデルを厳格に分類し、それらを設計フローの中でどのように進めていくかを提案する。
A:インプリは一切考えず機能だけを実装。プロセス間通信はチャネルではなく変数で行う
B:並列動作するプロセスと広域メモリから構成され、アンタイムドのメッセージレベル通信を使う
C:I/Fがバスとなり時間の概念が入ってくる。但しピンレベルでなくwait()による時間消費
D:I/Fがプロトコルチャネルになり、厳格な精度となる。
E:内部はピンレベルであり、ラッパを介し高抽象度I/F通信を行う。
F:I/Fと内部の両方がサイクル精度。所謂RTL

内容
各レベルのモデルがライブラリとして保存されることで、仕様変更に対し、各レベルの書き直し/評価を抑えることが出来る。

分

類

モデリング
出展：Lukai Cai and Daniel Gajski, "Transaction Level Modeling: An Overview", CODES 2003

© Copyright 2005 JEITA, All rights reserved

10

－177－

【3】 CODES 2003
タイトル

Extending the SystemC Synthesis Subset by Object Oriented Features.

著者

Eike Grimpe, Frank Oppenheimer

所属

OFFIS Research Institute概要

OODを活かした設計と、それをSystemCで実現するために独自で追加した仕様を紹介。合成試行は、自前で用意したツールで実施している。
OODに沿ったSystemC設計をSystemCに独自のクラスを加え、従来の動作合成ツールがサポートしていなかったOODの設計を、
ビヘイビアモデルに合成する。
中でもポリモーフィズムとチャネル通信の代替として用いているグローバルオブジェクトについて説明。
ポリモーフィズはポインタを使う代わりに、各要素にタグを付けて処理する「タグオブジェクト」を使う。

内

容

チャネルは合成に向かないという観点から、プロセス間通信にチャネルを用いる代わりにグローバルオブジェクト（データメン
バ）を用いる。
これらの記述を含むSystemCコードを、自前のツールで合成し、それを現在ある動作合成ツールに与えることに成功している。

分

類

合成
出展：Eike Grimpe, "Extending the SystemC Synthesis Subset by Object Oriented Features. ", CODES 2003

© Copyright 2005 JEITA, All rights reserved

11【4】 DAC 2002
タイトル

System on chip design: Automatic generation of embedded memory wrapper for multiprocessor SoC

著

者

Ferid Gharsalli, Samy Meftali, Frédéric Rousseau, Ahmed A. Jerraya

所属

TIMA laboratory, Grenoble cedex, France

概要

メモリラッパーを使用したメモリとプロセッサ間のRTLアーキテクチャ検討手法
マルチプロセッサSoCにおける、メモリラッパーを使用したメモリとプロセッサ間のRTLアーキテクチャ検討手法。メモリラッ
パーによりフィジカルインターフェースの抽象度を引き上げ、メモリのタイプに依存しないアーキテクチャモデルにより、マル
チプロセッサ環境下であっても複数の異なるメモリ検討を容易にし、最終的なアーキテクチャモデルの作成が可能になる。
このアーキテクチャモデルが拡張SystemCで書かれる。
【ジェネリック・メモリラッパー・アーキテクチャ】

内容・メモリポートアダプタ（MPA）
フィジカルメモリと内部バス間の接続と制御回路動作
・コミュニケーションアダプタ（CA）
バーチャル・モデルと内部バス間の接続（TLM）
・ラッパーバス、アービタ【バーチャル・アーキテクチャ・モデル】
・プロセッサ、DSPモデル（チャネルベース）
アーキテクチャ・モデル

【ラッパー生成自動化によるメモリアーキテクチャ検討の向上】
・SystemCシミュレーションモデル、VHDL RTL
・ライブラリ（MPA、CA、メモリIP）

分類（シングルポートメモリ例）
メモリラッパー・アーキテクチャ（シングルポートメモリ例）

性能解析

出典： Ferid Gharsalli and others, “System on chip design: Automatic generation of embedded memory wrapper for multiprocessor SoC”, DAC2002© Copyright 2005 JEITA, All rights reserved

12

－178－

【5】 DAC 2002
タイトル

A novel synthesis technique for communication controller hardware from declarative data communication protocol
specifications

著者

Robert Siegmund, Dietmar M uller

所属

Chemnitz University of Technology, Professorship Circuit and Systems Design

概要データ通信プロトコル仕様からの通信制御回路合成手法の紹介
一般的な通信プロトコルを仕様をSystemCの拡張であるSystemC-SVで記述し、プロトコル仕様からからPFG（プロトコルフ
ローグラフ）を作成して、論理合成可能なプロトコルコントローラのプロデューサ、コンシューマを生成するインターフェース
合成とハイレベル検証手法。結果の比較にSynopsysのProtocol Compilerを使用。
SystemC-SVによるプロトコル定義例【通信プロトコル仕様の定義】（IEC14443）

・SystemC-SV（チェムニッツ大学）
・コミュニケーションアイテム定義（トランザクション、メッセージ、フィジカルマップ）
・トランスミッションプロトコル定義（シリアル、パラレル、リピート、セレクト）

内容【コントロールフローグラフの生成】・プロトコルフローアナリシス
・トランザクションFSMモデル【コントローラ生成とインテグレーション】
・CFGからプロデューサ、コンシューマモデルを生成
・コントローラモデルを合成モデルにインテグレート（インターフェースポート＞シグナル等）【COSYNEによる自動化】

メソドロジの概要

・VHDL RTLモデルの生成
・Protocol Compilerとの比較

分類

SV_TRANSACTION(IEC14443Frame) {{/*SV_TRANSACTION(IEC14443Frame)
parameters *//* parameters */SV_Param<sc_uint<8>> framelen;
SV_Param<sc_uint<8> > framelen;
SV_ParamArray<sc_uint<8>,8> data;
SV_ParamArray<sc_uint<8>, 8> data;
SV_TRANSACTION_CTOR(IEC14443Frame)
SV_TRANSACTION_CTOR(IEC14443Frame){ SV_FROM<< "TX"; SV_TO << "RX";...{ SV_FROM << "TX"; SV_TO << "RX";/*...protocol declaration *//* protocol declaration */SV_COMPOSITION(
SV_COMPOSITION(
SV_SERIAL(
SV_SERIAL(
SoF_M(),
SoF_M(),
SV_REPEAT(z,framelen,
SV_REPEAT(z,framelen,
Data_M(framelen,data)),
Data_M(framelen,data)),
EOF_M()));
EOF_M()));} };};/*}specificationsof SoF,Data,EoF left out*//* specifications of SoF,Data,EoF
left out*/ b;
SV_PHYMAP(PHYBit){ SV_Param<bool>
SV_PHYMAP(PHYBit)
SV_SignalRef<bool> XD; { SV_Param<bool> b;
SV_SignalRef<bool> XD;
SV_PHYMAP_CTOR(PHYBit){ ...
SV_PHYMAP_CTOR(PHYBit) { ...
SV_ASSOCIATE(XD-b);};SV_ASSOCIATE(XD-b);};

合成

出典： Robert Siegmund and others, “A novel synthesis technique for communication controller hardware from declarative data communication
protocol specifications”, DAC2002© Copyright 2005 JEITA, All rights reserved

13【6】 DAC 2002
タイトル

Component-based design approach for multicore SoCs

著

者

W. Cesário, A. Baghdadi, L. Gauthier, D. Lyonnard, G. Nicolescu, Y. Paviot, S. Yoo, A. A. Jerraya, M. Diaz-Nava

所属

TIMA Laboratory, SLS Group STMicroelectronics, AST Grenoble Lab, France

概要ハイレベルコンポーネントベースのマルチコアSOC設計手法の紹介

内容

拡張SystemCによってシステム仕様を表記し、コンフィグレーションパラメータと合わせてバーチャルアーキテクチャモデルを作成する。またハードとソフトのラッパーを自動生成して、システムレベルのコ・シミュレーションを可能にしている。
【バーチャルアーキテクチャモデルの生成】
・バーチャルモジュール、ポート、チャネル
ジェネリックアーキテクチャモデル・コンフィグレーションパラメータ（マルチコアSoC）（フィジカルアドレスポート等）【ジェネリックアーキテクチャモデル】
・コミュニケーションネットワークでラッパー間を接続【HW/SWラッパー自動生成】・プロセッサアダプタ、チャネルアダプタ、インターナルバス

バーチャルアーキテク
チャモデル

マルチコアSoCアーキテクチャ

分類

Co-Design/Co-Simulation
出典： W. Cesário and others, “Component-based design approach for multicore SoCs”, DAC2002© Copyright 2005 JEITA, All rights reserved

14

－179－

【7】 DAC 2004
タイトル

Extending the Transaction Level Modeling Approach for Fast Communication Architecture Exploration

著者

Sundeep Pasricha,Nikil Dutt,Mohamed Ben-Romdhane

所属

Center for Embedded Computer Systems University of California, Irvine, CA Conexant Systems Inc. Newport
Beach, CA

概要

CCATB抽象モデルによる高速なコミュニケーション・アーキテクチャ探索を行う為の方法論
SystemC2.0.1によるトップダウン設計手法の中でTLMモデルとBCAモデルのギャップを埋めるモデリング抽象度(CCATB)を定義し、AMBA2.0,3.0のバス･アーキテクチャのトレードオフ解析をBCAの精度を保持し高速に行う環境を構築。
CCATB : Cycle Count Accurate at Transaction Boundaries

内容- サイクル精度はトランザクションの境界でのみ維持される
1. 計算処理はシミュレーション0近くでまとめて実行される
2. シミュレーション時間はまとめて集められる
これがシミュレーションを高速化する- ペリフェラルなどの常に実行すべき動作を持たないIPは動作させない- リソース、時間のかかるthreadの代わりに軽いprocessを使用する- 複数シングル･ワード・トランザクションはバースト内に集約- 信号同期のオーバーヘッドを解消する為にファンクション・コールを使用
バス・アーキテクチャ : タイミング、プロトコルの詳細を持つTLMチャネルを拡張して作成
アービタ、デコーダ : ＣＣＡＴＢチャネル・モデルにより実装される

read()
write()

request()response()
has_grant()
init_trans()
set_data()
end_trans()【結果】平均、55%高速なシミュレーションを実現(対BCA)
分

類

TLM

channel【バス・モデル高速化の為の特徴】

CCATB

BCA

言語
出典： Sundeep Pasricha and others, “Extending the Transaction Level Modeling Approach for Fast Communication Architecture Exploration”
DAC2004© Copyright 2005 JEITA, All rights reserved

15【8】 DAC 2004
タイトル

An Area Estimation Methodology for FPGA Based Designs at SystemC-Level

著者

Carlo Brandolese,William Fornaciari,Fabio Salice

所属

Politecnico di Milano - DEI

概要

FPGAをターゲットとしたSystemCモデルのエリア見積もり手法
動作記述（SystemC）から情報を抽出してパラメータ化し、公式を用いてFPGA（Xilinx VertexII）のエリア（FF数とLUT数）を見積もるメソドロジを紹介。メソドロジの構造として、特定の合成ツールに依存することないよう２つのステージに分かれている。このメソドロジの評価に当たってCoCentric SystemC CompilerとMentor Graphics Leonardo Spectrumが使用された。
【ハイレベルモデル（HLM）】
動作記述または動作合成ツールの結果から以下情報を抽出- コントロールステップ数、コントロール入力出力数- サイズと数（データレジスタ、MUX、オペレータ）

内

HLM

容
【ローレベルモデル（LLM）】
HLSモデルまたはHDL-RTL（またはゲート）を入力として公式に基づきFFとLUT数を見積る

計算式を算出する為のメソドロジ
LLM

計算式の例

- FF数（FSM、データレジスタ）- LUT数（FSM、データレジスタ、MUX
OPS、Grue Logic）

分

類

性能解析
出展：N. Savoiu et al. “Automated Concurrency Re-Assignment in High Level System Models for Efficient System-Level Simulation",
Proceedings of Date 2002 pp.875-881, Paris, France, March 2002

© Copyright 2005 JEITA, All rights reserved

16

－180－

【9】 DAC 2004
タイトル

Performance Analysis of Different Arbitration Algorithms of the AMBA AHB Bus

著者

Massimo Conti, Marco Caldari, Giovanni B. Vece, Simone Orcioni, Claudio Turchetti

所属

DEIT, Universita Politecnica delle Marche, via Brecce Bianche, I-60131, Ancona, ITALY

概要

クロック・アキュレートのAMBA AHBバスモデル(SystemC2.0.1)のアービトレーション・アルゴリズムの解析

内容

検証対象となるアービトレーション・アルゴリズムは、4通りがあり、6つのマスタ
2種類のトラフィックを与える事でバス･パフォーマンスを計測し、SJF with waiting time controlのアルゴリズムが一番良い結果となる事を検証(Wait時間短い/スイッチング・アクティビティ低い)【アービトレーション・アルゴリズム】
Priority、Priority with waiting time control、Short Job First
Short Job first with waiting time control【トラフィックの与え方】
High : 集中的にバスを使用(8,16ビート・バーストのランダム・シーケンス)
Low : まばらにバスを使用(シングル,4ビート・バーストのランダム・シーケンス)【マスターのプライオリティ】 M1 high … M5 low【他の考察】
同精度のVHDL AHBバス・モデルでもシミュレーションを行っており、SystemC
デザイン方が50倍高速であった。
SystemCとVHDLシミュレーション環境の相違点から同じ条件ならSystemCの方がより高速な結果になるであろうと推測している
SystemC : 5マスター + アービトレーション・アルゴリズムが複雑
VHDL : 2マスター + Priority with break

異なるアービトレーション・アルゴリズムのバスパフォーマンス

スイッチング・アクティビティ

分

類

性能解析
出典： Carlo Brandolese and others, “An Area Estimation Methodology for FPGA Based Designs at SystemC-Level”, DAC2004© Copyright 2005 JEITA, All rights reserved

17【10】 DAC 2004
タイトル

Debugging HW/SW Interface for MPSoC: Video Encoder System Deign Case Study

著者

Mohamed-Wassim Youssef, Sngjoo Yoo, Arif Sasogko,Yanick Paviot, Ahmed A. Jerraya

所属

System Level Synthesis Group, TIMA Laboratory, Grenoble, France

概

要

シーケンシャルなコードをマルチプロセッサSoC上へ実装するデザインフローをビデオエンコーダの実例により紹介
アプリケーションをマルチプロセッサSoC上へ実装する為のデザインフローが図1になる。このフローの中でシーケンシャル
なアプリケーション･コードをMPI(Message Passing Interface)のAPIにより並列処理可能なコードに分割する。
この時、分散されたタスクのコミュニケーションを担う、MPIプリミティブがSystemCにより実装されている。
点線部分のParallelizationは人手により行われる為、並列化されたコードの正当性を検証する為、MPICHシミュレータとMPI/SCシミュレーション・モデル(SystemC)が使用されている。

内容【パラレル化】
シーケンシャル・コードのシミュレーションからプロファイルを行いボトルネック部分を洗い出し3つのタスクに分ける(S1,S2,S3 : Mは他の処理を行う)【MPIプリミティブの利用】
3つのタスク処理がコミュニケーション出来る様にMPIプリミティブによりPoint-to-Pointコミュニケーションを実装

図1. MPSoCデザインフロー

分類

Co-Design/Co-Simulation
出典： Mohamed-Wassim Youssef and others, “Debugging HW/SW Interface for MPSoC: Video Encoder System Deign Case Study”, DAC2004© Copyright 2005 JEITA, All rights reserved

18

－181－

【11】 DAC 2004
タイトル

SUNMAP: A Tool for Automatic Topology Selection and Generation for NoCs

著者

Srinivasan Murali, Giovanni De Micheli

所属

Computer Systems Lab Stanford University Stanford, CA-94305, USA

概要

アプリケーションに最適なトポロジの選択とトポロジ上へのコアのマッピングを自動的に行うSUNMAPツールの紹介
トポロジの選択がコミュニケーション・ディレイ、パワー消費、エリアなどに影響を及ぼす、SUNMAPは最適なトポロジを自動選択する機能を備える。(図1: Phase1,2)【SystemCとの関係】
SUNMAPは、xpipesCompilerとxpipesアーキテクチャを使用する事で、ネットワークコンポーネントのSystemCモデルを生成する(図1: Phase3)

内容【SUNMAP適用事例】
SUNMAPを6つのコアを持つDSPフィルタデザインへ適用(図2)1. バタフライ・トポロジのネットワーク･コンポーネントが自動生成(図3)
されDSPのNoCデザインがSystemCのサイクル・アキュレート、
シグナル・アキュレートによりシミュレーション

図1. SUNMAPのデザインフロー

2. 他のトポロジの選択とシミュレーション結果からレイテンシを計測
結果: バタフライ・トポロジがレイテンシ最小(図4)分類

図2. DSPフィルタデザイン

図３. バタフライ・フロアプラン 図４. トポロジとレイテンシ

ツール
出典： Srinivasan Murali and others, “SUNMAP: A Tool for Automatic Topology Selection and Generation for NoCs”, DAC2004© Copyright 2005 JEITA, All rights reserved

19【12】 DATE 2000
タイトル

System level design using C++

著者

Diederik Verkest, Joachim Kunkel, Frank Schirrmeister

所属

IMEC, Synopsys, Cadence Design Systems

概要

C++を利用した設計言語(SystemC, CynApps/Forte,Ocapi/IMECに関する概要紹介

システムレベル設計においてC++を利用した設計言語（ SystemC,
CynApps/Forte,Ocapi/IMECなど）が有効であることを説明（チュートリアル）

内

容

・C++のクラスライブラリを利用してビット表現や
データタイプ、FSMの記述が可能
・システム記述、アーキテクチャ記述、RTL記述、各抽象度間のリファイメントが可能
・IPベースの設計にはC++のオブジェクト指向の考え方が有効ただし課題として、論理合成時のポインタやオ
ブジェクト指向（仮想関数や多重継承）の扱い
がある。

分

類

システムレベルの設計抽象度

言語
出展：D. Verkest et al. “System level design using C++”
Proceedings of Date 2000 pp.74-81, Paris, France, March 2000

© Copyright 2005 JEITA, All rights reserved

20

－182－

【13】 DATE 2001
タイトル
著

者

所

属

概

要

Behavioral Synthesis with SystemC
G. Economakos, P Oikonomakos, I. Panagopoulos,
I. Poulakis, G. Papakonstantinou
National Technical University of Athens
Department of Electrical and Computer Engineering
SystemCベースの動作合成手法
SystemCベースの動作合成手法を用いることにより、新しいソフトウェアや既存のソフトウェアから
ハードウェア設計を始まることが可能となります。また、RTLコードを、Veirlog、VHDL及びSystemCで生成することにより、合成前後の結果を同じシミュレーション環境で検証することが可能となります。
さらには、将来SystemCからの合成ツールがでてくれば、論理合成までもSystemCベースで行うことが可能となります。
AGを用いた演算子のスケジューリング

内分【基礎理論】
動作合成のスケジューリング手法
AG(Attribute Grammer computational model)
D.E. Knuth. Semantics of context-free languages.
Mathematical Systems Theory 2(2):127-145, 1968
【応用理論】Eli
W.M.Waite. An executable language definition.
ACM SIGPLAN Notices.28(2):21-40,1993【結果】
AGを用いた計算量の少ない推定方法を応用することにより、高速に動作合成を行うことができた。

容類

レジスタのスケジューリング

内部記述
Pattern Text Generator(PTG)

SystemC、VHDL、Veirliog RTL記述生成合成
出展：G.Economakos etc. “Behavioral Synthesis with SystemC”
Proceedings of Date 2001 pp.21-25, Munich, Germany, March 2001

© Copyright 2005 JEITA, All rights reserved

21【14】 DATE 2001
タイトル

A Methodology for Interfacing Open Source SystemC with a Third Party Software

著者

L. Charest, M. Reid, E.Mostapha Aboulhamid , G. Bois

所属

Univ. of Cincinnati

概要

サード・パーティ・ソフトウェアのSystemCへの接続方法
SystemC外部のソフトウェアから内部信号を表示する場合、signalのリストを生成することとsignalの値の更新情報を取得することが必要となる。これを実現するため、sc_sginal_base内にnotify_inerfaceを実装し、update時に必要な情報を取得できるようにした。

SystemCの推奨構造
Graphical User Interface
my_sc_interfacec+update_signal()

内

容
【結果】
QTベースのGUIを接続し、波形表示に成功。
【推奨】
SystemCにこの構造を持たせることにより用意に外部ソフトウェアが接続可能。

分類

sc_interface-bound_instance:sc_interface*+update_signal()+get_bound_instance():const sc_interface*+is_bound():bool+bind()

sc_signal

sc_simcontext-signal_to_update:sc_signal_base**+time_stamp():double+crunch()+initial_crunch()

sc_signal_base#update()+read():class T+notify_interface()+update()+notify_interface()

言語
出展：L. Charest etc. “A Methodology for Interfacing Open Source SystemC with a Third Party Software”
Proceedings of Date 2001 pp.16-20, Munich, Germany, March 2001

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22

－183－

【15】 DATE 2001
タイトル

SystemCSV : An Extension of SystemC for Mixed Multi-Level CommunicationModeling and Interface-Based System
Design著者

Robert Siegmund, Dietmar M¨uller

所属

Chemnitz University of Technology
Professorship Circuit and Systems Design

概要インターフェースを導入して、通信と機能記述を分離。抽象度の異なる通信モデルを接続。
通信と機能記述を分離するという概念は、多言語でも導入されている。ここでは、SystemCにインターフェースを導入した
SystemCSVを提案する。
SC_INTERFACE ：インターフェース
インターフェース・アイテム
・トランザクション・アイテム ：双方向トランザクション
・メッセージ・アイテム ：単方向トランザクション
・PHYMAPアイテム ：物理信号マッピング

内

COMPOSITION ：結合SERIAL ：逐次
PARALLEL ：並列
REPEAT :繰り返し
SELECT ：常に１つだけ選択
composite()
decomposite()【結果】
無線スマートカードをモデル化。

容

抽象度
転送

ABM ABM

ABM

RTL

読み書き

ABM ABM
FL
SL

RTL
SL

RTL RTL
SL SL

インターフェース
時間/フレーム
分

類

RTL

1.3ms 0.10s 0.15s 0.3s 0.21s

ABM : Abstraction Model
RTL : Register Transfer Level
FL : Frame Level
SL : Signal Level
時間は1000フレームの平均モデリング

出展：Robert Siegmund etc. “SystemCSV:An Extension of SystemC for Mixed Multi-Level Communication Modeling and Interface-Based System Design”
Proceedings of Date 2001 pp.26-33, Munich, Germany, March 2001

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23【16】 DATE 2001
タイトル
著

者

所

属

概

要

The Simulation Semantics of SystemC
Wolfgang ,Juergen Ruf, Dirk Hoffmann, Joachim Gerlach, Thomas Kropf, Wolfgang Rosenstiehl
C-LAB/Paderborn University
University of Tuebingen
Watching、signal代入、waitなどを含むSystemC 1.0のシミュレーション・セマンティックの紹介。
SystemCは新しいシステムレベル言語であるが、シミュレーション・合成・フォーマル検証などのアプリケーションにはSystemCの正確なセマンティックが必要です。
イベント生成

内

分

容

類

【ABM】
Abstract State Machinesは
言語の動きを示すのに適しています。
この論文ではABMによってSystemCシミュレーション・
カーネルの動きを表現します。全１５のABMで動作を表しています。

プロセス実行

クロック更新CTHREADスケジュール

時間更新

イベント
イベントなし信号更新

イベントチェック

CTREAD実行

言語
出展：Wolfgang etc. “The Simulation Semantics of SystemC”
Proceedings of Date 2001 pp.64-70, Munich, Germany, March 2001

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24

－184－

【17】 DATE 2001
タイトル

An Efficient Architecture Model for Systematic Design of Application-SpecificMultiprocessor SoC

著

者

Amer Baghdadi Damien Lyonnard Nacer-E. Zergainoh Ahmed A. Jerraya

所属

TIMA Laboratory

概要

マルチプロセッサ・アプリケーションの設計手法の提案。汎用アーキテクチャモデルによって、接合性・柔軟性・可測性の高い手法の提案。
現在マルチプロセッサシステムを設計するためのアプローチは数多く提案されているが、それらは汎用性に欠けている。ここでは、接続性・柔軟性・可測性の高い汎用アーキテクチャモデルを用いた手法を提案します。
アプリケーション

内

容

分

類

アークテクチャプラットフォーム【検証】
CPUタイプ
アプリケーション（システム記述）やネットワークタイプ
HW/SWシミュレーションはSystemC。
パラメータ選択【汎用モデル】
属性ライブラリ
通信I/Fやプロセッサモデルなど汎用
アブストラクト
アロケーション
アーキテクチャ
モデルを使用。
テーブル【アーキテクチャ生成】
通信I/Fライブラリ
ソフトウェア検証
パラメータ設定からアーキテクチャモデル
アーキテクチャ設計
を生成【結果】
バイナリコード
詳細IS95システムのアーキテクチャ設計
アーキテクチャ
SoCインプリSoC検証
トータル４２時間で終了。

CPU数
通信プロトコル
メモリサイズ
I/O
プロセッサ接続
外部I/O

Co-Design/Co-Simulation

出展： Amer Baghdadi Damien Lyonnard Nacer etc. “An Efficient Architecture Model for Systematic Design of Application-Specific Multiprocessor SoC”
Proceedings of Date 2001 pp.55-63, Munich, Germany, March 2001

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25【18】 DATE 2001
タイトル
著

者

所

属

概

要

A Model for Describing Communication between Aggregate Objects in the Specification and Design of Embedded
Systems
Kjetil Svarstad,Gabriela Nicolescu, Ahmed A. Jerraya
SINTEF Telecom and Informatics Signal Processing and Systems Design group
TIMA Laboratory, SLS group
近年、組み込みシステムの設計において設計の抽象度を上げることが重要になってきているが、同時に通信の重要度を上げることも重要である。この論文では、SystemCの拡張として通信モデルを実装。
この論文では、通信の抽象度をService、Message、Driver、RTLと４段階に分ける。RTLは信号レベルの通信、Driverは信号レベルへの相互接続、MessageではRPCを用いたチャネル通信、Serviceにおいては、接続方法やタイミングなども抽象化した通信と定義する。

内

容

分

類

【試行】
ここでは、UMLで使用を定義し、それに基づいて機能記述、抽象度の高いServiceレベルの通信モデルを作成、さらに動作レベルのピンレベルモデルを作成してみた。
【結果】
名前による接続を用いたServiceレベルのモデルは、機能モデルと比較して2-3倍の記述量となった。これは、C++のテンプレートを使用していることとC++で記述するためのクラスメンバなどの宣言の部分があるためで、純粋な記述量の増加量ではないとの考察。
また、動作レベルの記述は、その3-4倍の記述量となった。

言語

出展：Keitil Svarstad etc. “A Model for Describing Communication between Aggregate Objects in the Specification and Design of Embedded Systems”
Proceedings of Date 2001 pp.77-85, Munich, Germany, March 2001

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26

－185－

【19】 DATE 2001
タイトル

Network Processors: A Perspective on Market Requirements, Processor Architectures and Embedded S/W Tools

著者

Pierre G. Paulin, Faraydon Karim, Paul Bromley

所

属

STMicroelectronics

概要

STMicroelectronicsの新しいネットワークプロセッサの構造と開発環境の紹介。
ネットワークプロセッサにおいては、外部からのパケットの処理に主眼がおかれてます。一般に１つのパケットが到着したときに他のパケットも到着している場合は少ないので、新しいSTのネットワークプロセッサはデータキャッシュユーティリティの多くをなくしています。その代わりに、メモリ・コプロセッサ・アクセラレータ間で高速にデータをやりとりできるように、レイテンシを少なくするため、パイプライン・並列処理・マルチスレッド構造が取り入れられています。

内

容

分

類

【組み込みソフト開発環境】
FlexWare・FlexCC : Cコンパイラ
・FlexSim : ISS・FlexGsb : ソースデバッガ
・FlexPerf : パフォーマンス解析ツール【Cコンパイラ】【結果】
ネットワークパケットの処理時間
OC-192 52ns
OC-768 13ns
モデリング
出展：Pierre G etc. “Network Processors: A Perspective on Market Requirements, Processor Architectures and Embedded S/W Tools”
Proceedings of Date 2001 pp.420-429, Munich, Germany, March 2001

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27【20】 DATE 2001
タイトル

Automatic Generation and Targeting of Application Specific Operating Systems and Embedded Systems Software

著者

Lovic Gauthie,r Sungjoo Yoo, Ahmed A. Jerraya

所

属

SLS Group, TIMA Laboratory

概要

アプリケーションに特化したOSとアプリケーション・ソフトウェアの自動生成。
アプリケーションに合わせてOSとアプリケーションSWを記述するのは大変な作業です。この論文では、非常に小さく柔軟性のあるOSカーネルに、階層構造を含むシステム表記、モジュール間の通信、モジュールの動作、モジュールのプライオリ
ティなどの条件から、アプリケーションに合わせたOSとSWコードを自動生成するテクノロジを紹介します。

内

分

容

類

【結果】
１２４５行のSystemCからなるToken Ringシステムに適用。
３つの68000プロセッサを適用したところ、制御用のSWと残りの２つのプロセッサにタスクが均等に分配された。
生成されたコードは797行のC（OS部分）と1.86KB及び1.62KBのアセンブリコードがそれぞれ生成。
この手法により、非常に柔軟にシステム構成を変更することが可能となる。

アーキテクチャ記述

アロケーション
テーブル

タスク記述

アーキテクチャ解析

OSライブラリ

コード選択
コード拡張

Makefile生成

ターゲット
OSコード

Nakefile

タスクコード生成

ターゲット
タスクコードCo-Design/Co-Simulation
出展：Lovic Gauthier etc. “Automatic Generation and Targeting of Application Specific Operating Systems and Embedded Systems Software”
Proceedings of Date 2001 pp.679-685, Munich, Germany, March 2001

© Copyright 2005 JEITA, All rights reserved

28

－186－

【21】 DATE 2001
タイトル

Simulation-Guided Property Checking Based on Multi-Valued AR-Automata

著者

J¨urgen Ruf, Dirk W. Hoffmann, Thomas Kropf, Wolfgang Rosenstiel

所

属

Institute of Computer Engineering, University of T¨ubingen概要

アサーションベースの高速プロパティチェック手法
既存のプロパティチェックはテストベンチに埋め込むようになっているが、この論文ではHDLコード内に埋め込む方法を検討する。また、メモリ使用量は考慮せず、高速に動作するプロパティチェックに関して検討する。

SystemC記述…
Sc_assert( “F[20] req “ );…

アサーションFLTL（Finite Linear Temporal Logic）

内容

AR-Automata

シミュレーションカーネル

AR-automata
チェッカ

automata
データベース

AR-automata
合成【結果】
１０～１００セル、５００００～１０００００サイクルシミュレー
ションで、５～３０％程度のオーバーヘッド。

分

類

検証
出展： J¨urgen Ruf etc. “Simulation-Guided Property Checking Based on Multi-Valued AR-Automata”
Proceedings of Date 2001 pp.742-748, Munich, Germany, March 2001

© Copyright 2005 JEITA, All rights reserved

29【22】 DATE 2001
タイトル

A Framework for Fast Hardware-Software Co-simulation

著者

Andreas Hoffmann, Tim Kogel, Heinrich Meyr

所

属

Integrated Signal Processing Systems (ISS), RWTH Aachen

概要

高速HW/SWシミュレーションのためのフレームワークに関する手法。ISS、アセンブラ、リンカ生成
LISAによるソフトウェア記述とSystemCによるハードウェア記述により、早期に高速なHW/SWシミュレーション環境を構築。
また、LISAからソフトウェアシミュレータを含む設計環境を生成。

内容【ハードウェアシミュレーション】
SystemC内でハードウェアシミュレーションをする場合には、HDLにアブストラクト階層を持たせて接続。
【仮想プロトタイプ】
C++とHDLなどの接続には、アブストラクト・インターフェースでC++
インターフェースをピンに変換、HDLシミュレータのCインターフェース
によって接続。
プログラマブル・【LISA】
アーキテクチャ記述言語
LISA

ISS
分

類

アセンブラ・リンカ

【結果】

モデル

速度[ kCycle/s ]VHDL（位相精度）

0.27

SystemC（マクロサイクル精度）

98.5

LISA（ARM7)（位相精度）

4500

Co-Design/Co-Simulation
出展： Andreas etc. “A Framework for Fast Hardware-Software Co-simulation”
Proceedings of Date 2001 pp.760-765, Munich, Germany, March 2001

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30

－187－

【23】 DATE 2001
タイトル

Mixed-Level Cosimulation for Fine Gradual Refinement of Communication in SoC Design

著者

Gabriela Nicolescu, Sungjoo Yoo, Ahmed A. Jerraya

所

属

SLS Group, TIMA Laboratory

概要プロトコルの決まってない通信からプロトコルの決まった通信へのリファイメント手順
３つのレベルメッセージレベル、ドライバレベル、RTLを定義。メッセージベルからドライバレベルへのリファイメントについて検討。
メッセージレベル

内

分

容

類

【MLとDLの接続】
MLとDLの接続には、インターフェースを変換するモジュール
アダプタを挿入。アダプタはチャネルを解析してデータを変換するモジュールとDLのIFに接続するモジュールで構成。
【ケース・スタディ】
IS-95システムをSDLを用いてMLでモデル化。DLにはSystemCを使用。送信側はSDLのままで受信側だけSystemC DLとし、IPCベースのCoSimnulationで混在シミュレーションを実行。
データを正しく受け取ることができ、音声波形を表示できたことを確認。

Mixレベル

ドライバインターフェース

チャネル解析データ変換
CRDC

DLチャネルIF
DLチャネルIFモデリング
出展： Gabriela Nicolescu etc. “Mixed-Level Cosimulation for Fine Gradual Refinement of Communication in SoC Design”
Proceedings of Date 2001 pp.754-759, Munich, Germany, March 2001

© Copyright 2005 JEITA, All rights reserved

31【24】 DATE 2002
タイトル

Automated Concurrency Re-Assignment in High Level System Models for Efficient System-Level Simulation

著

者

N. Savoiu, S. Shukla, R. Gupta

所

属

UCI

概

要

C++言語でのシミュレーション高速化（Threadの最適化）に関するものをSystemCを例に説明
Thread記述に関してPOSIX準拠のマルチスレッドプログラミングで高速処理ができるように
sc_(c)thread/sc_methodのスレッド処理を自動的に最適化する。利点は、SystemCでモデルを書く人（特にハードウ
エア設計者やシステム設計者）がソフトウエア技術であるマルチスレッドプログラミングの知識がなくても高速なシミュ
レーションが可能なようにソースコードを自動的に変更すること。効果としては、2倍程度まで高速化できた。

内容
自動スレッド最適化

スレッド最適化前
分

類

スレッド最適化後

言語
出展：N. Savoiu et al. “Automated Concurrency Re-Assignment in High Level System Models for Efficient System-Level Simulation",
Proceedings of Date 2002 pp.875-881, Paris, France, March 2002

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32

－188－

【25】 DATE 2002
著

者

所

属

From System Specification To Layout: Seamless Top-Down Design Methods for Analog and Mixed-Signal
Applications
R. Sommer, I. Rugen-Herzig, E. Hennig, U. Gatti, P. Malcovati, F. Maloberti, K. Einwich, C. Clauss, P. Schwarz, G.
Noessing
Infinion, Siemens, FhG IIS

概要

SystemC2.0のAnalog・MixedSignalをモデリングするための拡張についての提案

タイトル

アナログ、ミックスドシグナルのトップダウンフロー（ANASTASIA+プロジェクト）の中で、記述言語とシミュレーションモデル
に関する提案。アナログ機能として線形システム（伝達関数など）を時間領域と周波数領域をモデル化するための
SystemC2.0を拡張している

内容

RLC回路の記述

SC2.0の拡張提案
伝達関数の記述
分

類

モデリング

出展：R. Sommer et al. “From System Specification To Layout: Seamless Top-Down Design Methods for Analog and Mixed-Signal Applications",
Proceedings of Date 2002 pp.884-891, Paris, France, March 2002

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33【26】 DATE 2003
タイトル

Transaction-Level Models for AMBA Bus Architecture Using SystemC 2.0

著者

M. Caldari*, M. Conti*, M. Coppola**, S. Curaba**, L. Pieralisi*, C. Turchetti*

所属

University of Ancona

概要SystemC 2.0 を用いたトランザクションレベルAMBAバスの検討
SystemC 2.0を用いたトランザクションレベルでAMBA 2.0のAHB及びAPBバスをモデル化。シミュレーションの効率化のため、ダイナミックセンシティビティを用いてスレーブ動作を制御。

内

分

容

類

【構造】
バスはsc_interfaceを継承したインターフェースとsc_channelを継承したクラスを実装。
継承したクラス内にバス・アクセスIF用のメソッドを実装。
【ステート形式】
通信手順はPSM（Program State Machine）と呼ばれるステートマシン形式で実装。
【結果】
Ultra60を使用
AHB SystemC RTL
3 K cycle/s
AHB SYstemC TLM 300 K cycle/s

SC_interface

SC_interface

SC_channel

APB_MasterIf

APB_SlaveIf

APB_Bus
Base_channel

APB_channel

APB_Bus_Class
abp_process()…

モデリング
出展： M. Caldari etc. “Transaction-Level Models for AMBA Bus Architecture Using SystemC 2.0”
Designers forum of Date 2003 pp.26-31, Munich, Germany, March 2003

© Copyright 2005 JEITA, All rights reserved

34

－189－

【27】 DATE 2003
タイトル

System-Level Power Analysis Methodology Applied to the AMBA AHB Bus

著者

M. Caldari*, M. Conti*, M. Coppola**, P. Crippa*, S. Orcioni*, L. Pieralisi*, C. Turchetti*

所属

University of Ancona

概要

AHBバスシステムに特化した省電力化に関するガイドラインの検討
近年のSoCはIPの利用や省電力化が重要な要因となってきている。この論文ではIPを利用する環境における電力の解析
や最適化について検討する。

内

分

容

類

【汎用性】
電力解析モデルは汎用性を高くすることが重要。
右図のようなタイプが考えられる。
また電力解析しない場合はスキップできるようにする。
【実装】
Activityクラスを定義し、ここからbit_change_count及びstore_activityメソッドを実行してデータを収集。
【結果】
IDLE_HO_IDLE_HO
96.5uJ
IDLE_HO_WRITE
0.5uJ
READ_WRITE
417.7uJ
READ_IDLE_HO
9.6uJ
WRITE_READ
315.3uJIP２
THREAD1

IP1
THREAD1
電力解析
モデル

THREAD２

THREAD２
電力解析
モデル

THREAD３

IP３
THREAD1

THREAD２

電力解析
モデル

電力解析
モデル

性能解析
出展： M. Caldari etc. “System-Level Power Analysis Methodology Applied to the AMBA AHB Bus”
Designers forum of Date 2003 pp.32-39, Munich, Germany, March 2003

© Copyright 2005 JEITA, All rights reserved

35【28】 DATE 2003
タイトル

Exploring SW Performance using SoC Transaction-level Modeling著者

Imed Moussa, Thierry Grellier, Giang Nguyen

所属

TNI-Valiosys, France

概要

VISTAによるSystemC TLMを用いたSW開発環境の紹介
SW設計者はサイクル精度のSoCモデルを必要としない。VISTA上でプラットフォームを入力、そこからSystemC 2.0 TLMのシミュレーションモデルを生成。SWモデルをリンクしてSW検証環境として使用。

内容【アブストラクト通信】
チャネルはシンプルバスとほぼ同じIFの汎用チャネルに属性をつけて特定用途のバスに対応。
【結果】
MPEG符号化モデルを作成。
10000バスアクセス/sで実行。
0.5実時間を20秒で実行。

プラットフォーム入力

スケルトン生成

バックアノテート

SystemC TLM

VISTAライブラリ
拡張SystemCカーネル
RTOSモデル
バスモデル

システムシミュレーション

分

類

モデリング
出展： Imed Moussa etc. “Exploring SW Performance using SoC Transaction-level Modeling”
Designers forum of Date 2003 pp.120-125, Munich, Germany, March 2003

© Copyright 2005 JEITA, All rights reserved

36

－190－

【29】 DATE 2003
タイトル

Systematic Embedded Software Generation from SystemC

著者

F. Herrera, H. Posadas, P. Sánchez, E. Villar

所

属

TEISA Dept., E.T.S.I. Industriales y Telecom., University of Cantabria

概要SystemCからのソフトウェアの生成
SystemCシミュレーション・カーネルとRTOSの動きは非常に近いものである。並列動作とTHREADの制御がタスクの制御と同様と考えられる。このためSystemCの実行制御であるwaitやnotiryをRTOSの動作に置き換えることで、SystemCをRTOS
モデルに置き換えることが可能となる。この論文では、SystemCのモジュールをRTOSに置き換える手順を考察する。

内

分

容

類

【RTOS生成】SC2RTOS.ｈファイルでSystemCのマクロやクラスをRTOS動作として定義。
HWとして動作する場合にはsystemc.hを使用し、SWとして動作する場合にはSC2RTOS.ｈを使用。
【結果】
SystemCでシステム記述を行い、そのうちSWにしたい部分だけをSC2RTOS.ｈを用いてRTOSモデルとして使用。記述の変更なしでHW/.SWの切り替えが可能となった。

SystemC記述

SystemC
ライブラリ

SystemC
カーネル

SC2RTOS
ライブラリ

RTOS

SW
HW

CoSimulation

SystemC
ライブラリ

SystemC
カーネル

Co-Design/Co-Simulation
出展： F. Herrera etc. “Systematic Embedded Software Generation from SystemC”
Proceedings of Date 2003 pp.142-149, Munich, Germany, March 2003

© Copyright 2005 JEITA, All rights reserved

37【30】 Stanford Univ.
タイトル

×pipesCompiler: A tool for instantiating application specific Networks on Chip

著者

Antoine Jalabert (LETI-DSIS), Srinivasan Murali,
Luca Benini (Univ. of Bologna), Giovanni De Micheli

所属

Stanford University

概要特定アプリ用のNetworks on Chip(NoC)を構築するツール。
将来のシステムのコンポーネント間はBUSによる接続ではなく、ネットワークによる接続となる。これをNetworks on Chip
(NoC)アーキテクチャと呼ぶ。コンポーネント間の接続はhomogeneousではなく、アプリケーションに依存してheterogeneousである。このツールは、コンポーネントの接続情報から、Network InterfaceとSwitchを用いた
heterogeneousな接続を生成する。Network InterfaceとSwitchはSystemCで記述され、ライブラリに登録されている。NoC
アーキテクチャのブロック図とMPEG4 Decoderの生成されたフロアプランの例を示す。

内

NI

NI

Core

Core

S

ブロック図

NI

Core

NI
S

S

S

Core

Media
CPU

SRAM

Application
Specific Network

容S

フロアプラン

S

S

S

RISC
CPU

DDR
SDRAM

S
S

分

類

NI

NI

Core

Core

S

SRAM

IDCT

合成

出典：A. Jalabert, S. Murali, L. Benini, G. De Micheli, “×pipesCompiler:A tool for instantiating application specific Networks on Chip”, Stanford
University© Copyright 2005 JEITA, All rights reserved

38

－191－

【31】 Stanford Univ.
タイトル

Bandwidth-Constrained Mapping of Cores onto NoC Architectures

著者

Srinivasan Murali
Giovanni De Micheli

所属

Stanford University

概要

バンド幅制約の下でコンポーネントをNetworks on Chip(NoC)アーキテクチャにマッピングするアルゴリズム。
プロセッサ、DSP、メモリー等のコンポーネント（コアと呼んでいる）をMesh-based NoCアーキテクチャにマッピングする際に重要なことは、コンポーネント間の通信のバンド幅制約を満たしつつ、通信のディレイが最小になるようにマッピングすることである。マルチメディア・アプリケーションでは特にバンド幅制約を満たすことが重要となっている。このようなマッピングを実現するアルゴリズムを提案。SystemCで記述されたDSP Filterを例題とし、サイクル精度でシミュレーションを行い、アルゴリズムが有効であることを示した。
コア・グラフ

内

357

容
v1

70

v2 27
v16

362
v3

29

類

NoCグラフ

353

v5

v7

362

16

362
v4
16
v14

分

v6

300

500
v11

16
v15

16

157

v13

v8

313
94
v10

u1

u2

マッピング

u3

u4

v3

v4

v8

v15

v9
313

u5

u6

u7

u8

v2

v5

v9

v10

u9

u10

u11

u12

v1

v6

v7

v11

u13

u14

u15

u16

v16

v14

v13

v12

16

v12
16

合成
出典：S. Murali, G. De Micheli, “Bandwidth-Constrained Mapping of Cores onto NoC Architectures”, Stanford University© Copyright 2005 JEITA, All rights reserved

39【32】 Stanford Univ.
タイトル

Methodology for Hardware/Software Co-verification in C/C++

著者

Luc Séméria
Abhijit Ghosh (Synopsys Inc.)

所属

Stanford University

概要プロセッサのBus Functional Model。
HW-SW Co-Simulationの目的はアーキテクチャ検証と性能確認。アーキテクチャ探索（アンタイムド）のためモデルは高速であることが要求される。また、アーキテクチャ決定後、HWはRTL記述にリファインされ、SWはターゲット・プロセッサ用のコードにリファインされる。このモデルで性能検証（サイクル精度）をするために、HWはRTL、プロセッサ・モデルはISSが使用される。これら2つの抽象度で使うことのできるプロセッサのBFM(Bus Functional Model)を作成した。SystemCで実装。
BFMの特徴は以下のとおり。
Memory Mapped I/O
割込み処理登録機能
z ブロッキング/ノンブロッキング・アクセスz メモリを内部接続可能

アンタイムド

z

SW

z

内

容

C/C++

HW
BFM

BFMモデルとHW、SWとの接続関係を下図に示す。
サイクル精度
SW
アセンブリ
言語

分

類

HW
ISS

BFM

モデリング
出典：L. Séméria, A. Ghosh, “Methodology for Hardware/Software Co-verification in C/C++”, Stanford University© Copyright 2005 JEITA, All rights reserved

40

－192－

【33】 Univ. of Tubingen
タイトル

Transaction Level Verification and Coverage Metrics by Means of Symbolic Simulation

著者

Prakash M. Peranandam, Roland J. Weiss, Jurgen Ruf, and Thomas Kropf

所属

Department of Computer Engineering University of Tubingen概要シンボリックシミュレーションにおけるトランザクション検証とカバレッジ
検証の課題である機能のカバレッジの計算方法に対する提案である。トランザクション・レベルでのモデリングにおいて、ト
ランザクションを１機能に対応してモデリングされているとすると、そのトランザクションに対するカバレッジによって機能カ
バレッジを計算することができる。この論文では、TLMをMSM（Message Sequences Modelのシンボリック・シミュレーションとして評価する。
get_money

内容

get_coffee

右図ベンディングマシーンのトランザクションでは、
get_coffee,get_mony,put_coffee
get_money,get_coffee,put_coffee
はどちらでも可である。

get_tea

put_coffee
Vending_machine

put_tea
put_money

get_cancel
User

Message Sequence Chart(MSC)の論文より、Linear-Time Temporal Logic(LTL)の論文による表記
MSM=（M,C,I,Γ）であるMはメッセージ名、Cはモジュール名、を用いて、入力メッセージの順序を定義し、それらのカバレッジを計算することで、機能カバレッジを測定しIは入力メッセージ名、Γはすべてのトランザクションの組とている。
定義される。この定義から、
User & get_coffee & get_money -> Vending_machine & put_coffee
User & get_tea & get_money -> Vending_machine & put_tea
User & get_money & get_cancel -> Vending_machine & put_money
分

類

検証
出展： Prakash M. Peranandam etc. “Transaction Level Verification and Coverage Metrics by Means of Symbolic Simulation”
Department of Computer Engineering University of Tubingen© Copyright 2005 JEITA, All rights reserved

41【34】 Univ. California, Irvine
タイトル

Typing Abstractions and Management in a Component Framework

著者

Frederic J. Doucet
Sandeep K. Shukla (Virginia Tech)
Rajesh K. Gupta (University of California, San Diego)

所

属

University of California, Irvine

概要コンポーネントのポートの型をすべて明示することなくアーキテクチャを構成できる環境。
アーキテクチャ探索を行う際は、HWとSWをプログラミング言語を使ってモデリングする。アーキテクチャの含まれるコン
ポーネントのすべてのポートの型（unsigned int、32ビットのビットベクタ等）を指定する必要の無い、フレームワークを提供する。型指定の無いコンポーネントについては、ライブラリから適切な型を持つコンポーネントのC++オブジェクトが選び出される。この機構をC++の集約（aggregation）とComponent Integration Language(スクリプト言語)を使って実現している。C++オブジェクトの持つ情報をスクリプト言語に受け渡すために、独自のBALBOA Interface Description Languageを利用している。C++オブジェクトはSystemCで記述している。ライブラリに登録されているコンポーネントの例としては、2つの実装方法を持つ加算器（浮動小数点型と16ビット整数型）。フレームワークの概念図を下に示す。
CIL

内Interpreter

容

BIDL

BDIL
Compiler

GCC

Split-Level
Interface

型情報
C++

分

類

GCC

Compiled
Objects

Attributes
Methods
Properties
問合せ
Attributes
Methods
Properties
SystemC Objects

合成
出典：F. J. Doucet, S. K. Shukla, R. K. Gupta, “Typing Abstractions and Management in a Component Framework”, Univ. of California, Irvine© Copyright 2005 JEITA, All rights reserved

42

－193－

【35】 Univ. California, Irvine
タイトルTransaction level modeling of SoC with SystemC 2.0

著

者

Sudeep Pasricha

所属

STMicroelectronics Ltd

概要

TLMを使用したeSW開発、性能解析＜EASY platform with ISS/eSW＞

SystemC2.0でモデリングしたトランザクション・レベル・モデル（TLM）を使用して、以下に適用

Timer

１．TLMsによるSW開発
・100KHzの高速シミュレーション
・アーキテクチャが決まれば、RTLを待たずに直ぐにSW開発が開始可能（例：RTL設計完了の６ヶ月前からSW開発を開始）
内

容

Cnt1

MemoryCnt2

Int Timer

ITC

TAC Channel

nIRQ

２．TLMsによるアーキテクチャ探索
・タイムドのTLMｓを使用したアーキテクチャ探索
・シミュレーション時間が短いので、いろいろなアーキテクチャを試せる
・デザインの変更が比較的容易なので、HW/SWのトレード・オフ解析なども可能
・RTLとの精度比較では、15%以内のずれに収まった

eSW
ARM ISS_neSW
ARM ISS
分

類

Co-Design/Co-Simulation
出典：Sudeep Pasricha, etc. “Transaction level modeling of SoC with SystemC 2.0”, Univ. of California, Irvine, 2002

© Copyright 2005 JEITA, All rights reserved

43【36】 Univ. California, Irvine
タイトル

Concurrency in System Level Design: Conflict between Simulation and Synthesis Goal

著

者

Nick Savoiu, Sandeep K. Shukla, Rajesh K. Gupta

所属

UC Irvine

概要

合成用Cモデル記述のシミュレーション速度の向上
・合成用に記述されたSystemCモデルを、マルチ・プロセッサ上でより高速にシミュレーションできるモデルへ自動変換するツールを紹介

内

容・各スレッド記述を単純に各プロセッサに割り当てただけでは、シミュレーション速度はむしろ遅くなる。
・そこで、合成用SystemCデザインを読み込んで解析し、APU（Atomic
Process Unit）へ分解する。それぞれのAPUをスケジューリングし、
マルチ・プロセッサ上でより効率的に並列動作可能なモデルに変換することにより、シミュレーション速度の高速化を実現する。
・上記を自動化するツールを開発＜変換フロー＞

Class
Information

SystemC
Description
SystemC
Analysis

SignalInformation
Process
Analysis・簡単なDMAデータ転送のデザインを使って実験し、シミュレーション速度が速くなることを確認

ProcessGraph

APU
Generator

APU Process
Graph
Scheduler

Code
Generator
SystemC-like
Description

分

類

ツール

出典：Nick Savoiu,etc. “Concurrency in System Level Design: Conflict between Simulation and Synthesis Goal”, Univ. of California, Irvine, 2002

© Copyright 2005 JEITA, All rights reserved

44

－194－

【37】 Univ. California, Irvine
タイトル

Structural Design Composition for C++ Hardware Models

著者

Vivek Sinha, Frederic Doucet, Chuck Siska, Rajesh Gupta,

所

属

UC Irvine

概要

SystemC上でブロック配置情報を付加する仕組み＜ICSP （Incidence Component Structure Project） ＞
・構造レイアウト、配線、フロアプラン情報等を記述可能
・高い抽象度から上記のような情報を検討していくことにより、後工程での配線の混雑を減らし、配線遅延やブロック間のタ
イミング要求を満たせるようになる
・各モジュールの相対位置、ポートの場所を追記できるよう、SystemCのクラス・ライブラリから拡張

内

容

分

類

言語
出典：Vivek Sinha, etc. “Structural Design Composition for C++ Hardware Models”, Univ. of California, Irvine, 2001

© Copyright 2005 JEITA, All rights reserved

45【38】 Univ. California, Irvine
タイトル
著

者

所

属

概

要

Interfacing Hardware and Software Using C++ Class Libraries
Dinesh Ramanatham, Rajesh Gupta
Ray RothUC Irvine
CynApps Inc
SWとHWのインターフェース
・SystemCを使って、ソフトで実行していた処理の一部をHWモデル化する。
・HW／SW共に同じC言語で記述することで、両者間の移行を容易にする
・その際に、HWと通信する手段として、ハンドシェーク（Request／Done）などによるハードウェア・ドライバを作成する。
・HWの処理部分はSWコードをそのまま流用し、場合によってはパイプライン化を行う。
＜HW呼び出し＞＜HWコード＞内容＜SWコード＞int main() {data_structure data;
F1 (&data);
F2 (&data);
F3 (&data);}

分類

int sc_main() {sc_signal<bool> request, done;
data_type data;
sc_clock clock(“clk”, 1, 0.5, 0.0);
hardware = new hardware(“h”, clock.pos(),
request, done, &data);
F1(&data);
request.write(1);do {sc_run(1);} while(!done);
request = 0;
F3(&data);}

class hardware : public sc_sync {publichardware(char *h, sc_clock_edge &m_clk,
const sc_signal &m_req,
sc_signal &m_done,
data_structure &m_data ): sc_sync(h, m_clk) {void entry {if (m_req) {F2(m_data);
m_done.write(1);}}};Co-Design/Co-Simulation
出典：Dinesh Ramanatham, etc. “Interfacing Hardware and Software Using C++ Class Libraries”, Univ. of California, Irvine, 2000

© Copyright 2005 JEITA, All rights reserved

46

－195－

【39】 Univ. California, Irvine
タイトルTransaction Level Modeling in System Level Design

著者

Lukai Cai, Deniel Gajski

所属

UC Irvine概要

トランザクション・レベル・モデリングの定義

内容

・４種類のトランザクション・レベルを定義（右図のグレー部分）
1. Specification model＜応用例＞
１．システム･リファインメント（1 → ２ → ３ → ４ → ６）
2. PE-assembly model
２．アーキテクチャ探索（３ → ４ or ５ → ３へフィード・バック）
３．IP評価（３ → ５）
3. Bus-arbitration model＜実適用＞
１．新規デザイン
4. Time-accurate
5. Cycle-accurate
仕様モデルから、システム・リファインメントを行う。
communication
computation
この時作成した各ＰＥモデルは、ライブラリとして登録しておく。
２．既存デザインのアップ・グレート（プラットフォーム・ベース）仕様モデルを作成後、既存のデザインを再利用し、追加機能部分だけ見積もり値を6. Implementation model
使ってシミュレーション。既存部分は正確な値がわかっているので、精度は高くなる。
PE-assembly model

分類

Bus-arbitration Model

Time-accurate Communication

Cycle-accurate computation

モデリング
出典：Lukai Cai, etc. “Transaction Level Modeling in System Level Design”, Univ. of California, Irvine, 2003

© Copyright 2005 JEITA, All rights reserved

47【40】 Univ. California, Irvine
タイトル

RTOS Scheduling in Transaction Level Models

著者

Haobo Yu, Andreas Gerstlauer, Daniel Gajski

所属

UC Irvine概要

トランザクション・モデルのRTOSによるスケジューリング
・RTOSの機能を提供するモデルを作成し、各PEをSWタスクとして実装
・スケジューリングの方法を変えてシミュレーションし、ベストなスケジューリング方法を決定
・ボコーダ・モデルで、ラウンド・ロビン、エンコーダ＞デコーダ、
デコーダ＞エンコーダのスケジューリングで実験・デコーダ＞エンコーダのスケジューリングを採用

内

容

分

類

言語
出典：Haobo Yu, etc. “RTOS Scheduling in Transaction Level Models”, Univ. of California, Irvine, 2003

© Copyright 2005 JEITA, All rights reserved

48

－196－

【41】 ESCUG4 2001
タイトル

Efficient Modeling and Simulation of Data Communication Protocols in Communication-oriented Designs using the
SystemC-SV Extension

著者

Robert Siegmund, Dietmar Mueller

所属

Chemnitz University of Technology, Chemnitz, Germany

概要SystemC-SV という言語拡張により、抽象度の異なるインターフェースを持つモジュールを自動的に接続し、シミュレーショ
ンを行う環境を提供する。
SV_INTERFACE, SV_TRANSACTOIN. SV_MESSAGE, SV_COMPOSITION 等のキーワードを拡張し、インタフェース定義を行う。各モジュールからはそれらを呼び出して通信を行う。抽象度が異なる場合には、定義に従い自動的に
COMPOSITION/DECOMPOSITIONを行って通信する。
これらのCOMPOSITION/DECOMPOSITION回路は合成可能なSystemCコードで生成可能なので、真のインタフェース合成と言える。
拡張ライブラリを被せる形なので、既存デザインとの共存も可能。

内

容

分

類

言語
出展：ESCUG(European SystemC Users Group Meeting) Oct.2001© Copyright 2005 JEITA, All rights reserved

49【42】 ESCUG5 2002
タイトル

A Method for the Development of Combined Floating- and Fixed-Point SystemC Models

著者

Yves Vanderperren

所属

Alcatel概要

fx_doubleというクラスを新たに作成し、浮動小数点モデルと固定小数点モデルに対して同じソースコードで済ます。固定
小数点条件はプログラムの外部から与える。
通常、固定小数点モデル化では、浮動小数点モデルで記述されたプログラム中のdoubleをsc_fixedに書き換える。しかしこの書き換えが面倒なので、新たにfx_doubleというクラスを作成し、浮動小数点、固定小数点ともにこのfx_doubleを使用。これにより、ソースコードを一元化できる。なお、固定小数点モデルの整数部桁数等の条件は、プログラムの外部から
与える。

内

容

分

類

モデリング
出展：ESCUG(European SystemC Users Group Meeting) March.2002© Copyright 2005 JEITA, All rights reserved

50

－197－

【43】 ESCUG7 2003
タイトル

The SystemC Verification Standard (SCV)

著者

Stuart Swan

所属

Cadence

概要

SCV(SystemC Verification standard)1.0に関する簡単な紹介。これはSCV1.0のインストールパッケージにも含まれているスライド。

transactor

SCV1.0でできることは以下の通り。

内

容

1.トランザクションの宣言および記録
2.トランザクション・レベルからピン・レベルへの変換 (transactor)→ これはSystemCのインターフェースとポートを使って従来手法により実装する
3.ランダムパターン生成
Veraや‘e’言語の持つ多くの特徴はSCVではなく、C++やSystemCの機能で実現可能。

分

類

検証
出展：ESCUG(European SystemC Users Group Meeting) March.2003© Copyright 2005 JEITA, All rights reserved

51【44】 ESCUG9 2004
タイトル

SystemC 2.1 Overview

著者

Stuart Swan

所

属

概

要

内

容

OSCI
SystemC 2.1の概要。SystemC 2.1でエンハンス項目は、IPモジュール化の容易性向上（sc_argcv()等の追加）、TLM(Transaction Level Modeling)のしやすさ向上（sc_export等の追加）、その他使いやすさの向上（.read()無しアクセス、
異なる型の連接、パートセレクトの扱い等）。
SystemC 2.1でのエンハンス項目についての説明。
１．IPモジュール化の容易性向上
・新規関数sc_argc()、sc_argv()の追加→ sc_main()の引数取得が容易になる。
IP等をコマンドラインから制御可能になる。
・新規コールバック関数の追加→ sc_main()以外でも呼び出し可。
before_end_of_elaboration()start_of_simulation()、end_of_simulation()
２．TLMのしやすさ向上
・sc_exportの追加や動的プロセス生成
３．その他
・.read()、.write()メソッド無しにアクセス可。
・パートセクトした値をテンポラリ変数に入れる必要なし。
・異なる型を連接可。

分

類

情報
出展：ESCUG(European SystemC Users Group Meeting) Feb.2004© Copyright 2005 JEITA, All rights reserved

52

－198－

【45】 ESCUG9 2004
タイトル

A Functional Coverage Prototype for SystemC-based Verification of Chipset Designs

著者

Robert Siegmund, Ulrich Hensel, Andreas Herrholz, Isa Volt

所属

AMD Dresden Design Center, Dresden, Germany

概要SystemC環境におけるCoverage-APIのプロトタイプを作成した。AMDのチップセットの検証に適用した。

内

容

分

類

sr_cover, sr_toggle_coverage 等のキーワードを拡張し、カバレッジ測定に有用なAPI群のプロトタイプを構築した。よくあるラインカバレッジではなく、データやパラメタ等のカバレッジを測定するもの。ランダム検証と組み合わせると、質の高い検証を行うことができそう。
次のような機能を持つ。
・カバレッジ対象とカバレッジデータベースの定義
・トグルカバレッジ・クロスカバレッジ・カバレッジリポート
カバレッジ結果の分析手法も提案されており、カバレッジホールの調査を行うことができる。
SystemC 2.0 にコンパチブル。

検証
出展：ESCUG(European SystemC Users Group Meeting) Feb.2004© Copyright 2005 JEITA, All rights reserved

53【46】 ESCUG9 2004
タイトル

System Architecture Performance Modeling with SystemC

著者

Soeren Sonntag, Raimar Thudt, Tino Bertram

所属

Infineon

概要

DSLAM(パケット中継器)をSystemCを使いシステムレベルでシミュレーション。SystemCの有効性を示すとともにSystemCの問題点を指摘。
DSLAM(Digital Subscriber Line Access Multiplexer : DSL回線とギガビットイーサ間のパケット中継器)をSystemCにより抽象度の高いモデルと、やや抽象度をさげたモデルを作成し、シミュレーション。抽象度の違いによるシミュレーション速度差が報告されている。今回のモデルリングにおいてはSystemC 2.0.1の問題点を２つ指摘。
１．複数のイベントをキューにためることができない。
event.notify(10, SC_NS);
event.notify(20, SC_NS);
wait(event); // 時刻10nsに戻ってくる（時刻10nsにイベント発生）
wait(event); // 戻ってこない（時刻20nsにはイベントは発生しない）

内

容

２．プロセスは、自分をトリガしたイベントがどのイベントかがわからない。
対処方法はあるが、SystemCのカーネル側で対応したほうが効率的。

分

類

モデリング

sc_port<int, 512> in; //512チャネルの多重ポート….
sensitive << in;….
wait(1);// どのチャネルにイベントが発生したのか？

出展：ESCUG(European SystemC Users Group Meeting) Feb.2004© Copyright 2005 JEITA, All rights reserved

54

－199－

【47】 ESCUG10 2004
タイトル

XML-based Parameterization of SystemC Models

著者

Andreas Doering

所

属

IBM Research Lab. Zurich, Switzerland

概要

XML を利用してマルチスレッドCPUのSystemCモデルをパラメタライズし、コンフィギュラブルなモデルと、そのモデルを展開する仕組みを作成し、アーキテクチャ評価した。

内

容

次のような項目についてパラメタ化を行った。
・スレッドの数、パイプラインのタイプと数
・レイテンシ、容量、命令分布、分岐予測、発行ポリシー
同一のスレッドを複数インスタンスする際の問題点：
・各スレッドがそれぞれ独立のIndexを持つ必要がある。
・パラメタを渡す仕組みが必要。
これらを解決するために、SC_THREAD_I マクロを作成した。
#define SC_THREAD_I(func,i) char strgbuf[30]; ¥sprintf(srgbuf,#func "_%d",i);¥declare_thread_process( func ## _handle, ¥strgbuf, SC_CURRENT_USER_MODULE, func )Instruction Decoders

Execution
Units

Priority
Handler
Issue and Completion
分

類

モデリング
出展：ESCUG(European SystemC Users Group Meeting) Oct.2004© Copyright 2005 JEITA, All rights reserved

55【48】 日本SCUG 2003
タイトル

Transaction Level Modeling with SystemC

著者

Thorsten Groetker

所属

Synopsys GmbH概要

SystemCでのトランザクションレベルのモデル手法。 AMBA AHB/APBのバスモデル
SystemCのコミュニケーションメカニズムについて説明。Module間のコミュニケーションは、Channelで実現。Moduleは、Portを介して、Channelと接続される。Portは、Inerface Method Calls(IMC)を使って実現されている。Channelは、改造構造も実現可能。
メッセージレイヤーと、Transactionレイヤー、Transferレイヤーの３つの抽象モデルがあるが、このうちの2種類のTransaction Levelモデルを紹介。１つは、Generic Transaction Level Communication. もう一つは、AMBAのAHB/APBプ
ロトコールのトランザクションモデリング。AMBAのAHB/APBのプロトコールモデルが、burst_read(), burst_write()のBlockingのAPIと、request(), has_grant(), init_transaction(), set_data(), response()のNon-BlockingのAPIで実現。基
本は、OSCIのsimulation環境にある、Simple Busモデル。

内

容
M1

Module1
process
process
分類

Port

Hierarchical
ChannelModule2

process

process
process

Port

M2

M3

Arbitor

BUS

S1

Decoder
S2

モデリング
出展：日本SCUG(日本 SystemC Users Group Meeting) 2003

© Copyright 2005 JEITA, All rights reserved

56

－200－

【49】 日本SCUG 2003
タイトル

ハードウエア設計とSystemC

著

者

長尾文昭

所

属

三洋電機セミコンダクターカンパニー

概要

三洋電機セミコンダクターカンパニーでの現状のSystemC設計環境

内容■SystemCを選んだ理由(1) ユーザ定義の信号型 (2)固定小数点型 (3) C++/Cの通常プログラムとの組み合わせ (4) インターフェースの抽象
記述■動作合成ツール評価
動作合成ツールの評価を500行程度の信号処理回路で評価。記述は各社の入力フォーマットにあわせて修正し、熟練者が時間をかけて実現できるレベルの設計制約を設定して、合成。制約条件を満たしたツールがある。使い方の工夫で運用可能と判断し、新規開発機種で適用開始。
■SystemCからVerilogへの変換ツール
SystemCからVerilog-RTLへの変換ツールを自社開発（合成機能はなし）。SystemCのmethodプロセスとCthreadプロセスに対応。型合成や、型変換を自動で行う。
■現在のSystemC設計環境
デザイン入力とデバッグの統合環境を利用。シミュレータはリファレンスシミュレータ他、高速シミュレーション環境も予定。
動作合成は、実用レベルのものも登場してきたが、入力構文がHDLレベルを超えないため、OSCI合成WGに期待■将来への設計環境の希望（１）アルゴリズム検証用モデルをリファレンスとし、専用プロセッサIP、専用ICEと含めた、協調検証環境(2)モジュール、インターフェース、ユーザ定義型それぞれに対応したハードウエア合成環境。合成用構文の標準化。ハー
ドウエア合成ルールチェッカ、合成前後の等価性チェックツール。

分

類

合成
出展：日本SCUG(日本 SystemC Users Group Meeting) 2003

© Copyright 2005 JEITA, All rights reserved

57【50】 日本SCUG 2003
タイトル

Socを利用したSoCシステムシミュレータ開発事例

著

者

竹村和祥

所

属

松下電器半導体社開発本部

概

要

SoCシステムシミュレーション環境の開発事例
マルチメディア処理LSIのシステムシミュレータをSoCで開発。目的は、①システムアーキテクチャ性能検証。②HWリファレ
ンスモデルの作成。③SWチューニング。開発期間は6ヶ月。コードサイズは30K行。精度はサイクル。一部擬似モデル。
効果として、①は複数アプリSWを実行しながらのバス調停方式の有効性をES前に実証 50KHz ②RTL検証でのランダム検証でのリファレンスモデルとして活用 ③SWデバッガを接続しての、MW、アプリケーションSWのチューニングを実行

内製
プロセッサ
内

DMAC

容

HWエンジン
ＡＲＭ（擬似モデル） （擬似モデル）
AHB

IF

IF

共有メモリ
SRAM

共有メモリ
SDRAM

INTC

ブリッジ

TIMER
サイクル精度分類

APB
AHBスレーブ

擬似モデル

AHBスレーブ

Co-Design/Co-Simulation
出展：日本SCUG(日本 SystemC Users Group Meeting) 2003

© Copyright 2005 JEITA, All rights reserved

58

－201－

4.2.6IEEE 版 SystemC V2.0.1 LRM レビュー活動

サマリー
2005.03■背景
昨年末、IEEE 内に、P1666 のもと SystemC 標準化の SG が開始され、標準化対象となる、新たな SystemC 2.0.1 LRM ドラフトが、WEB（http://www.eda.org/systemc/）にて公開された。
2003 年度、本 TG 内では OSCI 版の SystemC 2.0.1 LRM のレビューを行い、その結果を issue report
として、IEEE/DASC に提出したが、この最新版についても再度 LRM のレビュー行うこととした。
■LRM レビュー活動
レビュー方法としては、SystemC2.0.1 LRM を基に、各社、各自でレビューし、その結果を持ち
寄り、集中審議における議論を通して、整理・まとめを行った。その際に、以下の 3 点に留意して、レビューを行った。
1.

旧 LRM（OSCI 版）のレビューをした際に発見した ISSUE が改善されているかどうか

2.

新たな問題点がないかどうか

3.

旧 LRM にあって新 LRM で落ちている点はないか、また新 LRM で追加された点は何か

整理・まとめにおいては、前回と同じく、VHDL IR Template の分類、記述方法を参考とした。
■トータル件数

43 件

IEEE 版 LRM に対する新規 issue report：31 件
再度 issue report するもの：12 件
参考：
旧 LRM(OSCI 版 LRM)に対する issue report ：62 件IEEE 版 LRM で修正された issue：

34 件

仕様削除、説明削除、実装依存等で問題なくなったもの： 16 件
再度 issue report が必要なもの：

12 件■分類別件数（1） Language Definition Problem

33 件（2） Terminology, Grammar and Typographical Errors

8件（3） Language Deficiencies and Modeling Problem

1件（4） Request

1件■全体としての傾向
昨年度レビューを行った OSCI LRM と比べた場合、章立てが大きく変更され、内容的にも新しい内容となっている。全体的に、読みやすく、かつわかりやすくなっているというのが、多くの委員の感想。また、前回の本 TG が指摘した ISSUE の多くも修正済み（50 件/62 件）であった。
一般のユーザ向けというよりは、シミュレータの実装者を読者として想定したスタイルで記述－202－

されている。このためか、シミュレーションのアルゴリズム、Elaboration、モジュール階層などの説明も、前回と比べて追加されている。
分類別では、Language Definition Problem に関する ISSUE が、最も多かった。
■今後IEEE SystemC 2.0.1LRM に関する ISSUE リストを、IEEE SystemC SG に改善提案として、提出する。4 月に、SystemC 2.1 に対するＬＲＭが完成予定であり、本 TG でもレビューを行う予定で
ある。
■参考資料
－

VHDL IR Template－

SystemC 2.0.1 LRM（旧）－Draft Standard for SystemC (IEEE PXXX?/D2.0.1, October 18 2004)－

SystemC 2.0.1 reference simulator ソースコード－203－4.2.6.1

IEEE 版 LRM ISSUE LIST（一覧表）

JEITA Issue Classification#
1 Language Definition Problem
2 Terminology, Grammar, andTypographical Error
3 Terminology, Grammar, andTypographical Error
4 Language Deficiencies andModeling Problems
5 Terminology, Grammar andTypographical Errors
6 Language Definition Problem
7 Language Definition Problem
8 Language Definition Problem
9 Request
10 Language Definition Problem
11 Language Definition Problem
12 Language Definition Problem
13 Language Definition Problem
14 Terminology, Grammar, andTypographical Errors
15 Language Definition Problem
16 Language Definition Problem
17 Language Definition Problem
18 Language Definition Problem
19 Language Definition Problem
20 Language Definition Problem
21 Language Definition Problem
22 Language Definition Problem
23 Language Definition Problem
24 Terminology, Grammar andTypographical Errors
25 Terminology, Grammar andTypographical Errors
26 Language Definition Problem
27 Language Definition Problem
28 Terminology, Grammar andTypographical Errors
29 Language Definition Problem
30 Language Definition Problem
31 Language Definition Problem

Summary

LRM section Affiliationinterface, discrepancy between 3.1.4 and B.2.29
definition error of sc_event operator=

3.1.4
5.7.2

Fujitsu Limited
NEC Electronics Corporation

The explanation for to_seconds() includes a typographical error.

5.8.4

NEC Electronics Corporation

OSCI-LRM
Issue #

50

sc_event_finder should support multiple parent ports

5.5

NEC Electronics Corporation

A typo is in description.

5.12.1

OKI Electric Industry Co.,Ltd.

Explain typedef declaration.
"sc attr cltn(const sc attr cltn&);" differs from the reference
About deletion of get data ref() and get new value()
Add the example of update().
About deletion of get data ref()About the reason of an addition of start time() and
About deletion of a sc bit class
About deletion of sc set default time unit
Indentation

5.15.25.15.2
6.4.2
6.6.4
6.7.2
6.7.2
7
5.8
7.4.2.2

OKI Electric Industry Co.,Ltd.
OKI Electric Industry Co.,Ltd.
OKI Electric Industry Co.,Ltd.
OKI Electric Industry Co.,Ltd.
OKI Electric Industry Co.,Ltd.
OKI Electric Industry Co.,Ltd.
OKI Electric Industry Co.,Ltd.
OKI Electric Industry Co.,Ltd.
Sony Corporation

Add the instruction of referenced section for operators.
What is meaning "// NOT YET IMPLEMENTED".
Insufficient explanation of constructor.
Insufficient explanation of constructor.
Constructor with a double-type argument is not declared explicit.
There are assignment operators, which don't have thecorresponding constructors.
Constructor with double-type argument is not declared explicit.
There are assignment operators, which don't have thecorresponding constructors.
Insufficient explanation of explicit conversion.
Wrong inequality

7.5.5, 7.5.6
7.5.9.2
6.21.2
6.22.2
7.5.5.2
7.5.5.2

Cadence Design Systems, Japan
Cadence Design Systems, Japan
Toshiba Corporation
Toshiba Corporation
Toshiba Corporation
Toshiba Corporation

20
24
6
7

7.5.6.2
7.5.6.2

Toshiba Corporation
Toshiba Corporation

11
12

7.6.4.6
7.7.1

Toshiba Corporation
Toshiba Corporation

33

Wrong range of vlue for a unsinged fixed-point format

7.7.1

Toshiba Corporation

fixed-precision fixed-point is not mentioned
Lack of an explanation of a member function
Wrong range of singed representation

7.7.7.1
7.7.7.2
7.7.9.1

Toshiba Corporation
Toshiba Corporation
Toshiba Corporation

Insufficient explanation of sc max function.
Insufficient explanation of sc min function.
There're no explanation about "to_int,to_long,to_uint,to_ulong" in"Explicit type conversion"

8.4.2
8.4.3
7.6.2.5
7.6.3.6
7.6.4.67676
7.6.2.6

Toshiba Corporation
Toshiba Corporation
Nihon Synopsys Co. Ltd

7.6.7
7.6.8
7.6.9
7.6.2, 7.6.3,
7.6.4, 7.6.6,
7.6.7, 7.6.8,
769
7.6.3, 7.6.4,
7.6.6, 7.6.8
7.7.3.1
7.7.10.2
7.7.11.2
7.7.12.2
8.1
8.1
8.2
8.2

Nihon Synopsys Co. Ltd
Nihon Synopsys Co. Ltd
Nihon Synopsys Co. Ltd
Nihon Synopsys Co. Ltd

In explanation literal "I" is used, but in the table literal "l" is used.

32 Terminology, Grammar andTypographical Errors
33 Language Definition Problem
34 Language Definition Problem
35 Language Definition Problem
36 Language Definition Problem

There's no example of bit select in "7.6.7 Bit-selects" section.
There's no example of part select in "7.6.8 Part-selects" section.
There's no example of part select in "7.6.9 Concatenations"
There's no explanation about "scan, print".

37 Language Definition Problem

There's no explanation about "length".

38 Language Definition Problem
39 Language Definition Problem

More detail explanation about a difference between sc fixed andMacro DECL_BIN_OP(/,div) is expanded

40 Language Definition Problem
41 Language Definition Problem
42 Language Definition Problem
43 Language Definition Problem

add the comment of the difference of sc pvector and vector
The lack of explanation what methods should be defined
add the comment of the difference of sc string and string
The lack of explanation of some methods of sc string class

－204－

48
49

Nihon Synopsys Co. Ltd

Nihon Synopsys Co. Ltd
RICOH COMPANY,LTDRICOH COMPANY,LTD
Renesas Technology Corp.
Renesas Technology Corp.
Renesas Technology Corp.
Renesas Technology Corp.

59
58

JEITA Issue Number:
1
Classification:
language definition
Language Version:
IEEE PXXX?/D2.0.1, October 18 200
LRM Sections:
3.1.4 Specific technical terms
Summary:interface, discrepancy between 3.1.4 andB.2.29Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
interface, interface proper
Current Status:
Superseded By:----------------------Date Submitted:
2005/02/18
Author of Submission:
Takashi Hasegawa
Author's Affiliation:
Fujitsu Limited
Author's Post Address:
Author's Phone Number:
Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------3.1.4 Specific technical terms<snip>
An interface is a class derived from the class sc_interface.
An interface proper is a class derived from the class sc_interface but notderived from the class sc_object.
Annex B.2
2.29 interface: A class derived from class sc_interface but not derived fromclass sc_object. An interface declares the set of methods to be implemented
within a channel, and called via a port. An interface contains pure virtualfunction declarations, but no function definitions and no data members.

JEITA Issue Number:
2
Classification:
Terminology, Grammar, and TypographicalErrorsLanguage Version:
IEEE PXXX?/D2.0.1, October 18 2004
LRM Sections:5.7.2 Class definition
Summary:definition error of sc_event operator=
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
sc_event operator=
Current Status:
Superseded By:----------------------Date Submitted:
2004/02/06
Author of Submission:
Kazunori Goto
Author's Affiliation:
NEC Electronics Corporation
Author's Post Address:
1753, Shimonumabe, Nakahara-Ku,
Kawasaki, Kanagawa 211-8668, Japan
Author's Net Address: eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------The definition of operator = has two “operator”. This is a typographicalerror.
[Error]class sc_event{…
sc_event& operator operator= ( const sc_event &);};[Correct]class sc_event{…
sc_event& operator= ( const sc_event &);};JEITA Issue Number:Classification:
Language Version:
LRM Sections:
Summary:
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Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:
Author's Affiliation:
Author's Post Address:
Author's Net Address:----------------------Description of Problem----------------------

3
Terminology, Grammar, and TypographicalErrorsIEEE PXXX?/D2.0.1, October 18 2004
5.8.4 Functions and operators
The explanation for to_seconds() includes atypographical error.

sc_event

2004/02/06
Kazunori Goto
NEC Electronics Corporation
1753, Shimonumabe, Nakahara-Ku, Kawasaki,
Kanagawa 211-8668, Japan
eda-sctg@eda.ics.es.osaka-u.ac.jp

The explanation for to_seconds() includes a typographical error.
[Error]double to_double() const;
double to_seconds() const;
These functions shall return the underlying representation of the time value,
first converting the value to a double in the case of to_double andto_seconds, and then also scaling the resultant value to units of 1 second in
the case of to_seconds.
[Correct]double to_double() const;
double to_seconds() const;
These functions shall return the underlying representation of the time value,
first converting the value to a double in the case of to_double, and then also
scaling the resultant value to units of 1 second in the case of to_seconds.

JEITA Issue Number:Classification:
Language Version:
LRM Section:
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Key Words and Phrases:
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Superseded By:----------------------Date Submitted:
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－205－

4
Language Deficiencies and Modeling
Problems
IEEE PXXX?/D2.0.1, October 18 2004
5.5 sc_event_finder_tsc_event_finder should support multiple parent
ports

sc_event_finder

2004/02/06
Kazunori Goto
NEC Electronics Corporation
1753, Shimonumabe, Nakahara-Ku, Kawasaki,
Kanagawa 211-8668, Japan

Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Current sc_event_finder doesn’t support multiple parent ports. This is notgood in case of modeling a transaction bus.
When there is connection to multiple parent ports in case of tlm port,
current sc_event_finder can only find the first parent port even though it isconnected to other parent ports.

JEITA Issue Number:Classification:
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5
Terminology, Grammar and TypographicalErrorsIEEE PXXX?/D2.0.1, October 18 2004
A typo is in description.
none
5.12.1 Discription
sc_object

2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------"5.12.1 Description" has description of "an sc_object."
However, this is the error of "a sc_object."
Proposed Resolution------------------Please correct a typo.

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Superseded By:----------------------Date Submitted:
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6
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
Explain typedef declaration.
none
5.15.2 Class definition
sc_attr_cltn, elem_type, typedef

2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------In "5.15.2 Class definition", It is declared as follows,
public:typedef sc_attr_base* elem_type;typedef elem_type* iterator;
typedef const elem_type* const_iterator;

Why does it make a typedef declaration of iterator and const_iterator using
elem_type?
For instance, as follows,
public:typedef sc_attr_base* elem_type;typedef sc_attr_base* iterator;
typedef const sc_attr_base* const_iterator;
Proposed Resolution------------------Please tell us the reason for making a typedef declaration of iterator andconst_iterator using elem_type.

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7
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
"sc_attr_cltn(const sc_attr_cltn&);" differsfrom the reference simulator.
none
5.15.2 Class definition
sc_attr_cltn, vector, constructor

2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------By the reference simulator of OSCI, "sc_attr_cltn(const sc_attr_cltn&);" ispublic.
However, in this chapter, it is private.
Proposed Resolution------------------Isn't there any problem by changing into private from public?

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Current Status:
Superseded By:----------------------Date Submitted:
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Author's Fax Number:
Author's Net Address:---------------------Description of Problem

－206－

8
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
About deletion of get_data_ref() and
get_new_value()none
6.4.2 Class definition
sc_signal, get_data_reg(), get_new_value()

2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

---------------------There were get_data_ref() and get_new_value() in the reference simulatorof OSCI at the member function of sc_signal.
But, get_data_ref() and get_new_value() have vanished from the member
function in this chapter.
Proposed Resolution------------------Is there no influence to the simulator or modeling even if it deletes from amember function?

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Current Status:
Superseded By:----------------------Date Submitted:
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9
RequestIEEE PXXX?/D2.0.1, October 18 2004
Add the example of update().
none
6.6.4 Member functions
sc_buffer, update()

2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------The explanation of update() of "6.6.4 Member functions" is still indefinite.
Proposed Resolution------------------Please add description of the concrete example about operation to the
explanation of update() of "6.6.4 Member functions".

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10
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
About deletion of get_data_ref()none
6.7.2 Class definition
sc_clock, get_data_ref()2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------get_data_ref() existed in the reference simulator at the member function of
sc_clock.
However, there is not get_data_ref() in "6.7.2 Class definition".
Proposed Resolution-------------------

Why was get_data_ref() deleted from the member function of sc_clock?

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Superseded By:----------------------Date Submitted:
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11
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
About the reason of an addition of start_time()
and posedge_first().
none
6.7.2 Class definition
sc_clock, start_time(), posedge_first()

2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------start_time() and posedge_first() are declared as the member function of"6.7.2 Class definition".
However, start_time() and posedge_first() do not exist in the member
function of the sc_clock class of a reference simulator.
Proposed Resolution------------------What is purpose of start_time() and posedge_first() defined?
Moreover, for what kind of case are these functions used?

JEITA Issue Number:Classification:
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Current Status:
Superseded By:----------------------Date Submitted:
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12
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
About deletion of a sc_bit classnone
7. Data types
sc_bit, data type2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------There is no description about sc_bit which existed in LRM of OSCI.
Proposed Resolution------------------Why was the sc_bit class deleted from the data type?

JEITA Issue Number:Classification:
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Summary:－207－

13
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
About deletion of sc_set_default_time_unit

Related Issues:
LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:
Author's Affiliation:
Author's Post Address:none
5.8 sc_time()
sc_time, sc_set_default_time_unit, time unit----------------------Date Submitted:
Author of Submission:
Author's Affiliation:
Author's Post Address:

2004/02/28
Yasuyuki Shimizu
OKI Electric Industry Co.,Ltd.
550-1 Higashiasakawa-cho Hachiouji-shi,
Tokyo 193-8550, Japan+81-426-62-6190(ex.4626)+81-426-64-1256
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:----------------------Description of Problem---------------------Both sc_bigint and sc_biguint sections have the description that sc_signed
and
sc_unsigned are base classes. However a user have to associate operators(arithmetics, bitwise and comparisons) that are available from table of baseclasses. I think to add instruction for this is more useful for customer.

Author's Phone Number:
Author's Fax Number:
Author's Net Address:---------------------Description of Problem---------------------There is no description about sc_set_default_time_unit which existed in
LRM of OSCI.

Proposed Resolution------------------Why was sc_set_default_time_unit deleted?

JEITA Issue Number:Classification:
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Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
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14
Terminology, Grammar, and TypographicalErrorsIEEE PXXX?/D2.0.1, October 18 2004
Indentation
7.4.2.2 Class definition// comment line

2005/02/18
Masaru KakimotoSony Corporation
Shinagawa Seaside North Tower,
4-12-3, Higashi-Shinagawa, Shinagawa-ku,
Tokyo 140-0002 JAPAN+81-3-6834-5120+81-3-6834-5109
masaru.kakimoto@jp.sony.com

Author's Phone Number:
Author's Fax Number:
Author's Net Address:----------------------Description of Problem---------------------Indentation error in following lines.
P133 // prefix and postfix increment and decrement operators
P134 // explicit conversion to character string
Proposed Resolution------------------Add indentation.

JEITA Issue Number:Classification:
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Key Words and Phrases:
Current Status:
Superseded By:

15
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
Add the instruction of referenced section for
operators.
7.5.5 sc_bigint 7.5.6 sc_biguint
sc_bigint, sc_biguint, sc_signed, sc_unsigned

2005/02/18
Takashi Ohsaka
Cadence Design Systems, Japan
3-17-6 Shin-Yokohama, Kouhoku-ku,
Yokohama 222-0033, Japan+81-45-475-8430+81-45-475-6331
eda-sctg@eda.ics.es.osaka-u.ac.jp

Proposed Resolution------------------Add the instruction for operators table in base class.
In sc_bigint : Specified operators in base class as described in 7.5.3.7.
In sc_biguint : Specified operators in base class as described in 7.5.4.7.

JEITA Issue Number:Classification:
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Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
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16
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
What is meaning "// NOT YET
IMPLEMENTED".
7.5.9.2 Class definition
sc_signed_concref sc_signed_concref_r

2005/02/18
Takashi Ohsaka
Cadence Design Systems, Japan
3-17-6 Shin-Yokohama, Kouhoku-ku,
Yokohama 222-0033, Japan+81-45-475-8430+81-45-475-6331
eda-sctg@eda.ics.es.osaka-u.ac.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:----------------------Description of Problem---------------------I understand this feature is not implemented yet in this version. But I seem
this feature is "a future plan". If so, LRM does not have to include a plan.
Or will this feature be added until fixed IEEE LRM? I want to know meanof thisdescription.

Proposed Resolution------------------If this is meaning a future plan, remove this comments from classdefinitions and only add description about "not implemented" outside classdefinitions.

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
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－208－

17
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
6.21.2 Class definition (page 105)
Insufficient explanation of constructor.

Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:
Author's Affiliation:
Author's Post Address:

Author's Affiliation:
Author's Post Address:

sc_fifo_in_if, constructor, protected

Author's Phone Number:
Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Explain reasons why constructor with a double-type argument is notdeclared explicit.
See the following codes.

2005/02/22
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

Author's Phone Number:
Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Explain reasons why the constructor without argument is declaredprotected.
See the following code.

//Constructors
sc_bigint( double v );explicit sc_bigint( const sc_fxval& v );explicit sc_bigint( const sc_fxval_fast& v );explicit sc_bigint( const sc_fxnum& v );explicit sc_bigint( const sc_fxnum_fast& v );Protected Constructor
sc_fifo_in_if();

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
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Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
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Author's Affiliation:
Author's Post Address:

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:18
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
6.22.2 Class definition (page 106)
Insufficient explanation of constructor.

Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:
Author's Affiliation:
Author's Post Address:

sc_fifo_out_if, constructor, protected

2005/02/22
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

Protected Constructor
sc_fifo_out_if();

Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:

19
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.5.5.2 Class definition (page 171)
Constructor with a double-type argument is notdeclared explicit.

sc_bigint, constructor, assignment operator,
sc_int_base, sc_uint_base

2005/02/22
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan//Assignment Operators
sc_bigint<W>& operator = ( const sc_int_base& v );sc_bigint<W>& operator = ( const sc_uint_base& v );JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:

sc_bigint, constructor

2005/02/22
Hiroshi Imai

20
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.5.5.2 Class definition (page 171)
There are assignment operators, which don't
have the corresponding constructors.

Author's Phone Number:
Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Although there are assignment operators with a sc_int_base- andsc_uint_base-type argument,
there aren't constructors with a sc_int_base- and sc_uint_base-typeargument.
Does this cause any problem?
See the following codes.

Author's Phone Number:
Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Explain reasons why the constructor without argument is described as aprotected constructor.
See the following explanation.

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:

Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:

－209－

21
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.5.6.2 Class definition (page 173)
Constructor with double-type argument is notdeclared explicit.

sc_biguint, constructor

----------------------Date Submitted:
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2005/02/22
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Explain reasons why a constructor with double-type is not declared explicit.
See the following codes.
Constructors
sc_biguint( double v );explicit sc_biguint( const sc_fxval& v );explicit sc_biguint( const sc_fxval_fast& v );explicit sc_biguint( const sc_fxnum& v );explicit sc_biguint( const sc_fxnum_fast& v );JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
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22
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.5.6.2 Class definition (page 173)
There are assignment operators, which don't
have the corresponding constructors.

Current Status:
Superseded By:

Explicit Conversion
int to_int() const ;long to_long() const ;unsigned int to_uint() const ;unsigned long to_ulong() const ;JEITA Issue Number:Classification:sc_biguint, constructor, assignment operator

2005/02/22
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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Assignment Operators
sc_biguint<W>& operator = ( const sc_int_base& v );sc_biguint<W>& operator = ( const sc_uint_base& v );JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------In the explanation of explicit conversion, the behavior of a logic vector
including X or Z is not explained.
See the following explanation.

Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Although there are assignment operators with a sc_int_base- andsc_uint_base-type argument,
there aren't constructors with a sc_int_base- and sc_uint_base-typeargument.
Does this cause any problem?
See the following codes.

23
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.6.4.6 Explicit type conversion (page 197)
Insufficient explanation of explicit conversion.

sc_lv_base, explicit conversion, dontcare, highZ

2005/02/22
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

24
Terminology, Grammar and TypographicalErrorsIEEE PXXX?/D2.0.1, October 18 2004
7.7.1 Fixed-point representation (p217)
Wrong inequality

fixed-point representation, word length, integer
word length

2005/02/10
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------Interpretation of fixed-point representation is explained in three cases.
Inequality in the first case is wrong.
It should be "wl < iwl".

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
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－210－

25
Terminology, Grammar and TypographicalErrorsIEEE PXXX?/D2.0.1, October 18 2004
7.7.1 Fixed-point representation (p218)
Wrong range of value for a unsigned
fixed-point format

unsigned fixed-point format, range of values

2005/02/10
Hiroshi Imai
Toshiba Corporation

Author's Post Address:

580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------The range of values for a unsigned fixed-point format is wrong.
It should be "[0, 2^{iwl} - 2^{-(wl-iwl)}]".

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------An explanation of a member function, const sc_fxval_fast value() const ; ismissing.

JEITA Issue Number:Classification:
Language Version:
LRM Section:
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Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
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JEITA Issue Number:Classification:

Author's Phone Number:
Author's Fax Number:
Author's Net Address:----------------------Description of Problem----------------------

26
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.7.7.1 Reading parameter settings (p224)
fixed-precision fixed-point is not mentioned

fixed-precision fixed-point, parameter settings

2005/02/10
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, JapanThe following functions are defined for every limited-precision fixed-point
object and shall return its current parameter settings (at run-time).
It should be as follows:
The following functions are defined for every fixed-precision fixed-point
objectand limited-precision fixed-point object and shall return its current
parameter settings (at run-time).

Current Status:
Superseded By:----------------------Date Submitted:
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Current Status:
Superseded By:----------------------Date Submitted:
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eda-sctg@eda.ics.es.osaka-u.ac.jp

This section explains parameter setting of fixed point object.
Fixed point object consists of fixed-precision fixed-point object
and limited-precision fixed-point object.
But in the original LRM, only limited-precision fixed-point object ismentioned
as follows:

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
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Key Words and Phrases:

Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:

27
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.7.7.2 Value attributes (p225)
Lack of an explanation of a member function

fixed-precision fixed-point, value attributes,
value()

2005/02/10
Hiroshi Imai
Toshiba Corporation

28
Terminology, Grammar and TypographicalErrorsIEEE PXXX?/D2.0.1, October 18 2004
7.7.9.1 Overflow modes (p228)
Wrong range of singed representation

signed representation, the lowest (negative)
number, the highest (positive) number
range

2005/02/10
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------The explanation of range of singed representation is wrong.
It should be "-2^{n-1} (=MIN) <= x <= (2^{n-1} - 1) (=MAX)".

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
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29
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
8.4.2 sc_max (page 317)
Insufficient explanation of sc_max function.

sc_max, >=2005/02/11
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------The class T must have ">=" member function to use sc_max function.
Explain the necessary condition of the class T.
See the following explanation.
template <class T>－211－

const T sc_max( const T& a , const T& b ) { return (( a >= b ) ? a : b );}Summary:

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
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Key Words and Phrases:
Current Status:
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Related Issues:
Relevant LRM Sections:
Key Words and Phrases: comparison operations table
Current Status:
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2005/2/17
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Junji Nakano
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Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------In explanation literal "I" is used, but in the table literal "l" is used.

30
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
8.4.3 sc_min (page 317)
Insufficient explanation of sc_min function.

sc_min, <=2005/02/11
Hiroshi Imai
Toshiba Corporation
580-1, Horikawa-Cho, Saiwai-Ku, Kawasaki,
212-8520, Japan

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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------The class T must have "<=" member function to use sc_min function.
Explain the necessary condition of the class T.
See the following explanation.

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:

template <class T>
const T sc_min( const T& a , const T& b ) { return (( a <= b ) ? a : b );}JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:

Related Issues:
Relevant LRM Sections:

31
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.6.2.5, 7.6.3.6, 7.6.4.6, 7.6.7.6
There're no explanation about "to_int, to_long,
to_uint, to_ulong" in "Explicit typeconversion".
None
7.6.2.5, 7.6.3.6, 7.6.4.6, 7.6.7.6 Explicit typeconversion
to_int, to_long, to_uint, to_ulong

Key Words and Phrases:
Current Status:
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Junji Nakano
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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------There're no explanation about "to_int,to_long,to_uint,to_ulong" in "Explicit
type conversion" 7.6.2.5, 7.6.3.6, 7.6.4.6, 7.6.7.6. These explanations are
summarized in 7.2.8, so we should add "reference to 7.2.8 about to_int,
to_long, to_uint, to_ulong" description.

JEITA Issue Number:Classification:
Language Version:
LRM Section:

32
Terminology, Grammar and TypographicalErrorsIEEE PXXX?/D2.0.1, October 18 2004
7.6.2.6 Bitswise and comparison operators

In explanation literal "I" is used, but in the table
literal "l" is used.
None

33
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.6.7
There's no example of bit select in "7.6.7
Bit-selects" section.
None
7.2.4

Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
2005/2/17
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Junji Nakano
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eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------There's no example of bit select in "7.6.7 Bit-selects" section. The example
is in "7.2.4 Bit-select" section. So we should add "reference to 7.2.4"
description.

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:
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Author's Fax Number:
Author's Net Address:-----------------------

－212－

34
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.6.8 Part-selects
There's no example of part select in "7.6.8
Part-selects" section.
None
7.2.5
Part-select2005/2/17
Junji Nakano
Nihon Synopsys Co. Ltd

eda-sctg@eda.ics.es.osaka-u.ac.jp

Description of Problem---------------------There's no example of part select in "7.6.8 Part-selects" section. The
example is in "7.2.5 Part-select" section. So we should add "reference to
7.2.5" description.

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:35
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.6.9 Concatenations
There's no example of part select in "7.6.9
Concatenations" section.
None
7.2.6"
Concatenations

Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
2005/2/17
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Junji Nakano
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Nihon Synopsys Co. Ltd
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Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------There's no example of part select in "7.6.9 Concatenations" section. The
example is in "7.2.6 Concatenations" section. So we should add "reference
to 7.2.6" description.

JEITA Issue Number:
36
Classification:
Language Definition Problem
Language Version:
IEEE PXXX?/D2.0.1, October 18 2004
LRM Section:
7.6.2 , 7.6.3, 7.6.4, 7.6.6, 7.6.7, 7.6.8, 7.6.9
Summary:
There's not explanation about "scan, print".
Related Issues:
None
Relevant LRM Sections:
Key Words and Phrases: scan, print
Current Status:
Superseded By:----------------------Date Submitted:
2005/2/17
Author of Submission:
Junji Nakano
Author's Affiliation:
Nihon Synopsys Co. Ltd
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Author's Phone Number:
Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------There's no explanation about "scan, print" in "7.6.2 sc_logic, 7.6.3
sc_bv_base, 7.6.4 sc_lv_base, 7.6.6 sc_lv, 7.6.7 Bit-selects, 7.6.8
Part-Selects, 7.6.9 Concatenations"
Add explanation about "scan" and "print".

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:37
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.6.3, 7.6.4, 7.6.6, 7.6.8
There's no explanation about "length"
None

Key Words and Phrases: length
Current Status:
Superseded By:----------------------Date Submitted:
2005/2/17
Author of Submission:
Junji Nakano
Author's Affiliation:
Nihon Synopsys Co. Ltd
Author's Post Address:
Author's Phone Number:
Author's Fax Number:
Author's Net Address:
eda-sctg@eda.ics.es.osaka-u.ac.jp----------------------Description of Problem---------------------There's no explanation about "length" in "7.6.3 sc_bv_base, 7.6.4
sc_lv_base, 7.6.6 sc_lv, 7.6.8 Part-Selects"
Add explanation about "length".

JEITA Issue Number:Classification:
Language Version:
LRM Section:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:
Author's Affiliation:
Author's Post Address:

38
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.7.3.1 Fixed precision fixed-point types
More detail explanation about a difference
between sc_fixed and sc_fix

sc_fixed,sc_fix

2005/02/18
Yasutaka Tsukamoto
RICOH COMPANY,LTD
3-2-3 Shin-Yokohama, Kouhoku-ku,
Yokohama 222-8530, Japan+81-45-477-1447+81-45-477-1766
yasutaka.tsukamoto@nts.ricoh.co.jp

Author's Phone Number:
Author's Fax Number:
Author's Net Address:----------------------Description of Problem---------------------There is no detail explanation about a difference between sc_fixed andsc_fix.
Proposed Resolution------------------A difference between sc_fixed and sc_fix should be described like 6.8.3 of
OSCI LRM.

JEITA Issue Number:Classification:
Language Version:
LRM Sections:
Summary:
Related Issues:
Relevant LRM Sections:
Key Words and Phrases:
Current Status:
Superseded By:----------------------Date Submitted:
Author of Submission:
Author's Affiliation:
Author's Post Address:
Author's Phone Number:

－213－

39
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
7.7.10.2 7.7.11.2 7.7.12.2
Macro DECL_BIN_OP(/,div) is expanded

sc_fxnum,sc_fxval,sc_fxval_fast

2005/02/18
Yasutaka Tsukamoto
RICOH COMPANY,LTD
3-2-3 Shin-Yokohama, Kouhoku-ku,
Yokohama 222-8530, Japan+81-45-477-1447

Author's Fax Number:+81-45-477-1766
Author's Net Address:
yasutaka.tsukamoto@nts.ricoh.co.jp----------------------Description of Problem---------------------The Macro DECL_BIN_OP(/,div) is expanded at the class definition in
7.7.10.2,
7.7.11.2 and 7.7.12.2.
Proposed Resolution------------------These expanded descriptions should be deleted.

JEITA Issue Number:Classification:
Language Version:
LRM Sections:
Summary:
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Current Status:
Superseded By:----------------------Date Submitted:
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Author's Post Address:
Author's Phone Number:
Author's Fax Number:
Author's Net Address:

40
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
8.1 sc_pvector
add the comment of the difference of
sc_pvector and vector

sc_pvector,vector

2004/02/09
Masashi Watanabe
Renesas Technology Corp.
20-1, Jousuihon-cho, 5chome, Kodaira-shi,
Tokyo 187-8588, Japan+81-42-320-7300(ex.4372)+81-42-327-8195
eda-sctg@eda.ics.es.osaka-u.ac.jp---------------------Description of Problem---------------------In SystemC library there is sc_vector class, and Standard Template
Library(STL) includes vector class too. I think sc_vector class differs
somewhat from vector class. So, it is necessary that there is a difference ofthem in LRM and when do we use sc_pvector class not vector class.
Proposed Resolution------------------Add the comment why sc_pvector was created.

JEITA Issue Number:Classification:
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Author's Fax Number:
Author's Net Address:-----------------------

41
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
The lack of explanation what methods should
be defined
8.1 sc_pvector
sc_pvector template required method

2005/02/17
Masashi Watanabe
Renesas Technology Corp.
20-1, Jousuihon-cho, 5chome, Kodaira-shi,
Tokyo 187-8588, Japan+81-42-320-7300(ex.4372)+81-42-327-8195
watanabe.masashi@renesas.com

Description of Problem---------------------As sc_pvector is template class, user can specify the original class totemplate argument. examples..
sc_pvector<my_class> sc_pvector_inst;
And original class must define some methods, which are used bysc_pvector to define its method. Thus please add the comment about what
method should be defined in original class.
Proposed Resolution------------------Add the definition about methods which user must define

JEITA Issue Number:Classification:
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Author's Fax Number:
Author's Net Address:---------------------Description of Problem----------------------

42
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
add the comment of the difference of sc_string
and string
8.2 sc_string
sc_string,string,STL

2004/02/09
Masashi Watanabe
Renesas Technology Corp.
20-1, Jousuihon-cho, 5chome, Kodaira-shi,
Tokyo 187-8588, Japan+81-42-320-7300(ex.4372)+81-42-327-8195
eda-sctg@eda.ics.es.osaka-u.ac.jp

In SystemC library there is sc_string class, and Standard Template
Library(STL) includes string class too. I think sc_string class differs
somewhat from string class. So, it is necessary that there is a difference ofthem in LRM and when do we use sc_string class not string class.
Proposed Resolution------------------Add the comment why sc_string was created.

JEITA Issue Number:Classification:
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Author's Phone Number:
Author's Fax Number:
Author's Net Address:

－214－

43
Language Definition Problem
IEEE PXXX?/D2.0.1, October 18 2004
The lack of explanation of some methods of
sc_string class
8.2 sc_string
sc_string method

2005/02/17
Masashi Watanabe
Renesas Technology Corp.
20-1, Jousuihon-cho, 5chome, Kodaira-shi,
Tokyo 187-8588, Japan+81-42-320-7300(ex.4372)+81-42-327-8195
watanabe.masashi@renesas.com

----------------------Description of Problem---------------------The following methods are int OSCI LRM, but not in IEEELRM.
sc_string( const char* s, int n );friend sc_string operator + ( const char* s, const sc_string& t );sc_string substr( int first, int last ) const;
operator const char*() const;
operator const char*() const;
static sc_string to_string(const char* format, ...);
template<class T> sc_string& fmt(const T& t);
sc_string& fmt(const sc_string& s);
int pos(const sc_string& sub_string)const;
sc_string& remove(unsigned index, unsigned length);sc_string& insert(const sc_string& sub_string, unsigned index);bool is_delimiter(const sc_string& str, unsigned index) const;bool contains(char c) const;
sc_string uppercase() const;
sc_string lowercase() const;
static sc_string make_str(long n);
void set( int index, char c );int cmp( const char* s ) const;
int cmp( const sc_string& s ) const;
void print( ostream& os = cout ) const;
Proposed Resolution------------------Add those declaration and explanation

－215－

4.3

SystemVerilog タスクグループ報告

添付資料 SVTG-１

SystemVerilog
IEEE標準化状況
JEITA SystemVerilog Task Group

IEEEにおけるSystemVerilog標準化の過程
2004/05 AccelleraによるSystemVerilog3.1a言語仕様定義完了
z 2004/06 AccelleraからIEEEへSystemVerilogのdonationzz

2004/06 IEEE P1800(SystemVerilog)発足

z

2004/10 P1800 draft1作成完z

2004/11 P1800 draft2作成完z

2005/01 P1800 draft3作成完
(2)

－216－

IEEEにおけるSystemVerilog標準化の今後の予定

z

2005/02 P1800 draft4作成完z2005/03 P1800 draft4による initial投票z

2005/05 P1800 draft5 による本投票z2005/09 IEEE P1800承認z2005/10 IEEE Std 1800-2005 出版(3)

SystemVerilogの成り立ち
1981

1990

2000

2003

SUPERLOG
Verilog HDL 84

Verilog HDL 90

Verilog HDL 95

Verilog HDL 01

SystemVerilog
VHDL 87

VHDL 93

VHDL 00
OpenVera HVL

OVA(OpenVeraアサーション)

(4)

－217－

添付資料 SVTG-２

IEEE P1800 WG Errata
提出案件の状況
JEITA SystemVerilog Task Group

Agendaz

IEEE P1800 WG Errata 提出案件の概要

z

JEITA SV-TG 提出案件の検討状況

z

未決案件の詳細

(6)

－218－

IEEE P1800 WG Errata 提出案件の概要
zP1800 ErratazzzSystemVerilog 3.1a Language Reference Manual に対するすべての訂正、追加提案をデータベース化
各提案に対する検討状況、責任者、検討経過、結論等を閲覧可能

P1800 Errata の状況 ('05/3/2 現在)
Statusz

Open

Resolved

ClosedTotal

Status の意味

new

55

55

新規

feedback
acknowledged
assignedclosed

11
34
34

11
34
34
246

関係者からのフィードバックあり

246

修正案が承認済み担当者をアサイン済み
修正案がドラフトに反映済み

JEITA SV-TG より提案した Errata の状況
zz‘04/8/4、32件のErrata を P1800 へ提案 (次頁参照)’05/3/2 時点の処理状況
new
5
詳細後述
feedback1
acknowledged
3 ・・・ ドラフトへ反映された時点でそれを確認する
closed23 ・・・ 反映を確認済み(7)

JEITA SV-TG 提出案件の検討状況
Id
Summary
126 Jeita 1: Typo in 17.13
127 Jeita 2: Cover statement handling in formal verification undefined
128 Jeita 3: typo in Section 17
129 Jeita 4: typsetting in 17
130 Jeita 5: Typos in 17
131 Jeita 6: Intersect may be confusing in section 20
132 Jeita 7: strong intersect needed
133 Jeita 8: assuring randomization
134 Jeita 9: 4 state values as constraints
135 Jeita 10: typo
136 Jeita 11: unclear assertion semantics
137 Jeita 12: iff issues
138 Jeita 13: unclear behavior of default sequence
139 Jeita 14: unclear how to change value in covergroup
140 Jeita 15: typo in section 20
141 Jeita 16: Typo in section 20
142 Jeita 17: BNF typo
143 Jeita 18: rewrite #2 step in section 2?
144 Jeita 19: can step be used beyond clocking blocks?
145 Jeita 20: Max uses for time unit?
146 Jeita 21: Simple explaination in section2
147 Jeita 22: Enum clarity needed
148 Jeita 23: mixing of signed/unsigned
149 Jeita 24: Change variable names in examples in 3.16
150 Jeita 25: Example typo in 4.2
151 Jeita 26: optional rule to specify size in 4.2
152 Jeita 27: Another option for size
153 Jeita #28: typo in 28
154 Jeita 29: Dual Data Rate needed in always_ff
155 Jeita 30: In the Index, check isn't on page 199
156 Jeita 31: In Index, issue with blocking and DPI imports
157 Jeita 32: typo in 5.6

(8)

－219－

Statusclosednewclosedacknowledged
acknowledged
closedclosedclosednewclosedclosedclosedfeedback
closedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosedclosednewnewclosednewacknowledged
closedclosed未決案件の詳細（１）z

ID:127, Jeita 2: Cover statement handling in formal
verification undefined, new
z

z
z
z

z

z

Cover文の取り扱いについて、動的検証に関しては明確に定義されているが、静的検証に関しては定義されていないことを指摘。
Status: new (enhacement request)
Assigned to SV-AC
最新の検討状況: This errata, 127 as Coverage for static verification
was voted to be resolved not-a-bug. However, to keep it as anenhancement request, in September 13, 2004 meeting.

特に強くプッシュせず、進行を見守る

ID:134, Jeita 9: 4 state values as constraints, new
z

z
z
z

制約付きランダム生成において、2値(0/1)だけでなく4値(0/1/X/Z)を使用可能とすることの有効性を提案。
Status: new (enhancement request)
議論された形跡なし
改めて問い合わせる(9)

未決案件の詳細（２）z

ID:138, Jeita 13: unclear behavior of default sequence, feedback
z

z
z
z

z

Coverpoint文において、default sequenceとしてカウントされる事
象の定義が不明確であることを指摘。
Status: feedback
Assigned to SV-EC (Errata)
最新の検討状況: This point may be discussed a bit, because
the number of possible unspecified sequences is pretty
large and the coverage engine needs to keep track of themeven if the sequence is not a prefix of the specified one. For
instance if 4 => 5 is specified, then any of 0=1, 9=>10 etc
needs to be tracked in default sequence. Also it is not clear
whether 9 => 10 and 9 => 10 => 11 will be counted as two in
the default bin. Ideally, it should be mandatory for a default
sequence to have the same starting point as any of thespecified sequences, to be counted. So for this example
where specified sequence is 4 => 5 => 6, the default
sequences to be counted would be 4 => 6, 4 => 5 => 7 etc. A
sequence like 12 => 14 is not counted in default.
進行を見守る(10)－220－

未決案件の詳細（３）zz

ID:151, Jeita 26: optional rule to specify size in 4.2, newz unpacked 配列の範囲指定方法の修正と拡張を要求している
z Status: newz 現ドラフトでは [size] が [0:size-1] として解釈されるが、これはC 言語の書式と逆になるため混乱を招きかねない
z この問題を解決するため、[size] を [size-1:0] 、[!size] を[0:size-1] とする変更を提案している
z Status が assigned に代わった時点で、担当者と連絡をとる
ID:152, Jeita 27: Another option for size, newz 前項 ID:151 について、別の修正案を提案している
z Status: newz [size>] で [size-1:0] とし、[size<] で [0:size-1] とする
z Status が assigned に代わった時点で、担当者と連絡をとる【補足（ ID:151,152共通）】 C言語の書式は LRM が正しく、JEITA 側の指摘に誤解があった。上記は誤解を含む提案内容をそのまま記載している(11)

未決案件の詳細（４）z

ID:154, Jeita 29: Dual Data Rate needed in always_ff, newalways_ff の記述方法の拡張、あるいは、LRM への明記を要求している
z Status: new
z

z

z

z

event_expression に posedge あるいは negedge しか指定できないため、DDR(Dual Data Rate) をモデリングできない
あるいは、posedge/negedge を省略した場合に両エッジとなることが明記されていない
そこで、下記２つの修正案を提案している“edge” (1995の予約語) で両エッジとなるように拡張
例： always_ff @(edge clk, negedge rst)
z posedge/negedge を表記しない場合に両エッジとなることを明記
例： always_ff @(clk, negedge rst)zz

Status が assigned に代わった時点で、担当者と連絡をとる
(12)

－221－

添付資料 SVTG-３

SystemVerilog 3.1a
言語チュートリアルJEITA SystemVerilog Task Group

Agendaz

本言語チュートリアルの方針
SystemVerilogについて

z

ユーザの立場からみたSystemVerilogの利点

z

言語チュートリアルz

SystemVerilog言語構成図
z 全ての分野で現在使える構文
z テストベンチとして現在使える構文
z 早期にサポートを期待する構文
z

z

z

予約語一覧

Summary
(14)

－222－

チュートリアル作成メンバー
z「JEITA EDA技術専門委員会／標準化小委員会
傘下の SystemVerilogタスクグループ」
SystemVerilogの国際標準化活動に日本から参画
zメンバー 9社（半導体ベンダー:５、EDAベンダー:４）（株）沖ネットワークエルエスアイ、（株）図研、（株）東芝、日本ケイデンス・デザイン・システムズ社、
日本シノプシス（株）、松下電器産業（株）、
メンター・グラフィックス・ジャパン（株）、富士通（株）、（株）ルネサステクノロジ(注)五十音順(15)

本言語チュートリアルの方針z

ユーザの立場からみたSystemVerilog3.1aの言語
チュートリアル
SystemVerilog 3.1a Language Reference Manual(586ページ）

メンバーによる有用なSV(SystemVerilog)構文の抽出(JEITA発行 “EDAアニュアルレポート2003” 参照）

EDAツール
サポート状況調査

・有用な機能・EDAサポート状況の観点からのＳＶ言語紹介（2004/12末 現在）
(16)

－223－

本言語チュートリアルの方針z

調査対象 EDAツール（バージョン）
2004/１２末 現在
Atrenta
SpyGlass
3.5.2-SV

Lint
Simulation

Cadence

MentorIUS
5.4

ModelSim
6.0

Synthesis

Synopsys
LEDA
4.1
VCS
7.2
DesignCompiler
2004.06-SP2-4

PropertyCheck
EquivalenceCheck

Conformal
5.0

Formality
2004.06-SP3（注）本リストに載っていないツールや各ツールの詳細に関しては各ベンダーにお問い合わせください。
(17)

SystemVerilogについてVerilog HDL(IEEE1364)の拡張仕様
HDVL (HDL + HVL)
SystemVerilog 3.1a – 検証
テストベンチアサーション

機能カバレッジ

SystemVerilog 3.0 – デザイン
コミュニケーション
インターフェイス

拡張
Verilog HDL

構造体
共用体

データ
タイプ

Verilog HDL 2001
Verilog HDL 1995z

デザインと検証のために言語を統合
z

HDVL (Hardware Description and Verification Language)
(18)

－224－

ユーザの立場からみたSystemVerilogの利点-1z

記述の曖昧さの解消
z Ex. always_comb/latch/ff
unique/priority case/if,
logic, bit

可読性,保守容易性,記述量の削減
z Ex. 構造体 struct , 列挙型 enum,
モジュール接続 .name/.* ワイルドカード
多次元配列, interface, do_whilez EDAツールの性能向上
z DPI
z

(19)

ユーザの立場からみたSystemVerilogの利点-2◆設計者の本音
EDAツールによって使える言語が違うぞ!!
同じような言語がたくさんあるけど、どれを使えば
良いのか？
設計言語
ｱｻｰｼｮﾝ ﾃｽﾄﾍﾞﾝﾁ
EDAツールに依存しない言語が使いたい・・・

SVはIEEE P1800として標準化作業中
(20)

－225－

言語チュートリアル

SystemVerilog言語構成図

アサーションカバレッジ
プログラム・ブロック
クロッキング・ドメイン

プロセス制御メールボックス / セマフォ
制約付きランダムパタン生成

全分野

ベンチ 早期期待

SV検証

C/C++

Direct Programming Interface (DPI)

クラス
継承
文字列型

動的配列
連想配列
引数の参照渡し

インターフェース
入れ子のモジュールreg/wire の制限解除.name, .* ポート接続
リテラルの拡張time 型の値と単位
always_comb/latch/ff

ダイナミック・プロセス
２値モデリング
packed 配列
動的配列への代入
イベントスケジューリングの拡張
unique/priority case/if
ルートネームスペース $root

int
shortint
longint
byte
shortreal
void
alias

グローバル変数 break

ANSI C スタイルのポート記述

generate
localparam
const functions

スタンダード・ファイル I/O$value$plusargs`ifndef `elsif `line@*(* アトリビュート *)コンフィグレーション
メモリ変数の部分選択
変数の部分選択

module 宣言
parameter 宣言
ファンクション/タスク
always @assign$finish $fopen $fclose$display $write$monitor`define `ifdef `else`include `timescaleinitialdisableeventswait # @join-fork

SVデザインenum
typedef
構造体
共用体

continue
returndo-while++ -- += -= *= /=キャスティング >>= <<= >>>= <<<=
const&= |= ^= %=Verilog-2001
多次元配列
符号付(signed)タイプ
リエントラント・タスク(automatic)** (累乗)Verilog-1995

wire reg
integer real 変数
time 変数
packed 配列(1次元)
2D memory

begin-end + = * /while%
for forever >> <<if-elserepeat(21)

言語チュートリアル●全ての分野で現在使える構文(Lint, Simulation, Synthesis, Equivalence Checker)①logic,bit ②always_comb/latch/ff③unique/priority case/if ④typedef●テストベンチとして現在使える構文(Simulation)⑤do_while, break, continue⑥interface●早期にサポートを期待する構文⑦構造体 struct ⑧列挙型 enum ⑨多次元配列⑩モジュール接続 .name/.*⑪アサーション
⑫制約付きランダムパタン生成 constraint
(22)

－226－

●全ての分野で現在使える構文
zlogic ４値zreg,wireの区別なく記述可能z

wireとして使用する場合，ドライバを一つに限定⇒ レースコンディションが起きないモデリング
リントツールでチェック可能（早期検出）z

bit ２値z

シミュレーションの高速化

z

初期値が０と規定されている⇒ すべての２値シミュレーションで同一動作(23)●全ての分野で現在使える構文
zalways_comb/latch/ff
z

設計者が意図する回路を明示的に指定できるz

ツール認識に依存しない回路が得られる
always_comb,latchはセンシティビティリストが不要z

詳細な規定によりツール間の不整合を防ぐ

z

initial,alwaysのすべての手続き的ブロックがアクティブになった後、時間ゼロにおいて自動的に１回実行される⇒ 時間ゼロでの出力値は入力値に一致する
従来のalways記述で@イベントがトリガされずシミュレーションロックしていた問題を解決する
(24)

－227－

●全ての分野で現在使える構文
unique/priorityzzzcase/ifcase/if文にて条件処理を順次/並列の何れかの解釈に指定
ツールベンダー依存のプラグマを排除。シミュレーション、合成で統一した解釈を実現
z

full_case,parallel_casez

RTL/GATE間のシミュレーションミスマッチ防止

unique case (sel)3’b001 : muxo = a;3’b010 : muxo = b;
3’b100 : muxo = c;endcasepriority if (sel0) q = 3’b000;
else if (sel1) q = 3’b011;
else if (sel2) q = 3’b110;
else if (sel3) q = 3’b111;(25)●全ての分野で現在使える構文z

unique/priority

case/if

SystemVerilog定義

従来のプラグマ定義

unique case// parallel_case full_case

unique case + default// parallel_case

priority case// full_case

priority case + default// noneunique if
priority if•caseにdefault:行が無い場合は、full_caseの扱い•unique caseはparallel_case の解釈と同一
(26)

－228－

●全ての分野で現在使える構文z

ユーザ定義データタイプ typedefzz

可読性の向上ユーザにとって意味のある型を定義できる
保守容易性の向上
記述部を変更せず、宣言部を変更するだけで定義を変更できる

typedefを用いたワード定義の例
typedef logic [31:0] word_t;
word_t A, B;

typedef logic [63:0] word_t；
word_t A, B;

１ワードを32ビットとして定義

１ワードを64ビットとして定義(27)●全ての分野で現在使える構文zdo_while, break, continuez

C言語ライクな構文制御が可能z

可読性の向上,記述量の削減

initial begindo
begin
continue に
n = n++;
よってループのif ( (n%3) == 0 ) continue;
最初へ戻り繰り返す
foo = myfunc(n);if (foo == 22) break;end
while (foo != 0);
break に…
よってループ
の外
end
へ抜ける
(28)

－229－

●テストベンチとして現在使える構文
interfacezzzVerilog HDL 1995/2001 モジュール・ポート接続
z モジュール間の詳細な端子接続を知る必要がある
z 入出力の端子群に変更があった場合
記述の変更が煩雑
z ポート宣言を多くのモジュールで何度も繰り返す必要がある
SystemVerilog interface接続が可能
z
z

z
z

モジュール間の接続を一つに束ねて行う
接続の内容の定義はモジュール定義からは独立して行う記述量の削減に多大な効果
ポートの追加・削除に伴うファイル修正作業を軽減(29)●テストベンチとして現在使える構文zinterfacemodule memMod( input logic req,
bit clk,
bit start,
logic [1:0] mode,
logic [7:0] addr,
inout wire [7:0] data,
output bit gnt,
bit rdy );logic avail;always @(posedge clk) a.gnt <= a.req & avail;...
endmodule

interface simple_bus;
logic req, gnt;
logic [7:0] addr, data;logic [1:0] mode;
logic start, rdy;
endinterface: simple_bus

module cpuMod(
input bit clk,
bit gnt,
bit rdy,
inout wire [7:0] data,
output bit req,
bit start,
logic [7:0] addr,
logic [1:0] mode );...
endmodule

module cpuMod(simple_bus b, input bit clk);...
endmodule

module memMod(simple_bus a, input bit clk);
logic avail;always @(posedge clk) a.gnt <= a.req & avail;...
endmodule

module top;logic clk = 0;
simple_bus sb_intf();
memMod mem(sb_intf, clk);
cpuMod cpu(.b(sb_intf), .clk(clk));
endmodule

module top;logic req, gnt, start, rdy; // req is logic not bit here
logic clk = 0;
logic [1:0] mode;
logic [7:0] addr;
wire [7:0] data;
memMod mem(req, clk, start, mode, addr, data, gnt, rdy);
cpuMod cpu(clk, gnt, rdy, data, req, start, addr, mode);
endmodule

interfaceを使わない場合

(30)

－230－

interfaceを使う場合

●早期にサポートを期待する構文z

構造体 structz

C言語に似た，簡潔な宣言
z typedef を用いて，データ型名を指定可能
zz

構造体の全体に対し，一括して値を代入可能

可読性，保守容易性，記述量の削減
struct {bit [7:0] opcode;
bit [23:0] addr;
data_word data;} instruction; //名前付き構造体
instruction IR;// 構造体への代入

IR = {6, 377, 45};(31)

●早期にサポートを期待する構文z

列挙型 enumzzVerilog HDL 1995/2001
parameter定数宣言，もしくは`defineマクロ宣言
z 値に名前をつけるにとどまる
SystemVerilog
enum宣言z 値の集合を定義，初期値設定，範囲チェック可能
z 高抽象化モデリング

記述量の削減に加え、可読性，保守容易性の向上

parameter RED =0,
YELLOW =1,
GREEN = 2;
reg [1:0] traffic_light;

enum {red, yellow, green} traffic_light;

Verilog HDL 1995/2001

SystemVerilog
(32)

－231－

●早期にサポートを期待する構文
多次元配列

z

多次元化

可読性,保守容易性,記述量の削減

z
reg
reg
reg
reg
reg
reg
reg
reg
reg
reg

[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[7:0]
[31:0][31:0]

reg
reg
reg
reg

mem0[0:1023];
mem0[0:1023];
mem1[0:1023];
mem1[0:1023];
mem2[0:1023];
mem2[0:1023];
mem3[0:1023];
mem3[0:1023];q;q;[3:0][7:0][3:0][7:0][3:0][7:0][3:0][7:0]

mem[0:1023];
mem[0:1023];
q;q;

always @(posedge clk) begin
always @(posedge clk) begin
if(ce) begin
if(ce) begin
if(we[3]) mem3[a] <= d[31:24];
if(we[3]) mem3[a] <= d[31:24];
if(we[2]) mem2[a] <= d[23:16];
if(we[2]) mem2[a] <= d[23:16];
if(we[1]) mem1[a] <= d[15:8];
if(we[1]) mem1[a] <= d[15:8];
if(we[0])if(we[0]) mem0[a]mem0[a] <=<= d[7:0];d[7:0];
end
end
end
end

alwaysalways @(posedge@(posedge clk)clk) begin
begin
if(ce)
if(ce) begin
begin
if(we[3])mem[a][3]if(we[3]) mem[a][3] <=<= d[3];d[3];if(we[2]) mem[a][2] <= d[2];if(we[2]) mem[a][2] <= d[2];if(we[1]) mem[a][1] <= d[1];if(we[1]) mem[a][1] <= d[1];if(we[0]) mem[a][0] <= d[0];if(we[0]) mem[a][0] <= d[0];
end
end
end
end

always @(posedge clk) begin
always @(posedge clk) begin
if(ce)
if(ce)qq <=<= {mem3[a],{mem3[a], mem2[a],mem2[a],mem1[a],mem1[a], mem0[a]};mem0[a]};end
end

alwaysalways @(posedge@(posedge clk)clk) begin
begin
if(ce)
if(ce)
q <= mem[a];q <= mem[a];
end
end

同一変数を
Byte単位でハンドリング

SystemVerilog

Verilog HDL 1995/2001(33)●早期にサポートを期待する構文z

モジュール接続 .name/.* ワイルドカードzVerilog HDL 1995/2001 でのモジュール接続:
z
z

順序接続
名前接続

接続
序で
順
の
述)
ト宣言 い 記ポー りやす接続(誤士で )同
名前 な記述(冗長

module my_chip (input wire clock, reset);wire [63:0] a, b, c, d;alu u1 (clock, a, b, reset, c, d);alu u2 (.ck(clock), .reset(reset), .a(a), .b(b), .c(c), .d(d));

SystemVerilog で拡張された接続:
z .name を用いて同一端子名省略
z .* ワイルドカード

名
ネット
子と る
端
る
でき
され
接続 述を削減
て
っ
記
よ
eに
きに
.nam 同一のとmodule my_chip (input wire clock, reset);がwire [63:0] a, b, c, d;alu u1 (.ck(clock), .reset, .a, .b, .c, .d);.* は同一名の端子とネット
alu u2 (.ck(clock), .*);
を自動的に接続する
z

(34)

－232－

●早期にサポートを期待する構文z

アサーションz

アサーション検証とは“回路動作（プロパティ）を定義し、その正当性を評価”“評価したかどうかをカバレッジデータとして記録”
する仕組み

z

SystemVerilog Assertionの利点
テンポラル表現の導入による簡潔なプロパティ記述、
記述量の削減z デザイン記述言語とアサーション記述言語の一体化による設計情報の保守容易性向上と再利用性の向上
z アサーション・チェック用モジュールや PLI コールが不要z(35)●早期にサポートを期待する構文
アサーションz

reqの立ち上がり後、１～３サイクル以内にackが立ち上がる
SVA

property req_ack;@(posedge clk) req |-> ##[1:3] $rose(ack);
endproperty
as_req_ack: assert property (req_ack);

記述量の削減

0

req
ack

1

always @(posedge req)
begin
repeat (1) @(posedge clk);
2 3 4 5
fork: pos_pos
begin@(posedge ack)
$display("Assertion Success",$time);
disable pos_pos;
end
begin
repeat (2) @(posedge clk);$display("Assertion Failure",$time);
disable pos_pos;
endjoin
end // always
HDL アサーション

(36)

－233－

●早期にサポートを期待する構文
アサーションz

アサーションの構成（あくまでも一例）

zproperty プロパティ名;

クロック定義 シーケンス -> シーケンス;

endproperty

アサーション名: assert property (プロパティ名);
property req_ack;@(posedge clk) req -> ##[1:3] $rose(ack);
endproperty
as_req_ack: assert property (req_ack);(37)●早期にサポートを期待する構文z

制約付きランダムパタン生成 constraintz

テストベンチ言語を設計言語に統合
制約
PRG

z
z

有効な入力の定義
宣言型で書きやすい，保守容易な記述

DUT

制約ソルバーzz

制約に基づく有効なデータの発見
値の範囲，依存関係，分布class Bus;
rand bit [15:0] addr;
rand bit [31:0] data;
constraint word_align { addr[1:0] == '2b00; }endclass//addrの下位2bitが00のBusオブジェクトを50個生成Bus bus = new;repeat(50)begin
integer result = bus.randomize();
end

(38)

－234－

●予約語一覧(220)
always

for

and

force

outputassignforever

pmos

begin

fork

posedge

supply0

Verilog HDL
1995 (102)

Verilog HDL
2001 (21)SystemVerilog
3.0-3.1a (97)

automatic

alias

endclass

join_none

stringcellalways_comb

endclocking

local

structtable

configalways_ff

endgroup

logic

super

task

designalways_latch

endinterface

longint

taggedparameter supply1

buf

function

primitive

time

endconfig

assertendpackage

matches

thisbufif0highz0

pull0

tran

endgenerateassumeendprogram

modportthroughout

bufif1highz1

pull1

case

if

casex
casez

tranif0

generate

beforeendproperty

newtimeprecision

pulldown tranif1

genvarbind

endsequencenull

timeunit

ifnonepulluptri

incdirbins

enum

packagetype

initial

rcmos

tri0

includebinsofexpectpackedtypedef

real

tri1

instance

bitexportpriority

union

realtime triand

liblistbreak

extends

programunique

cmos

inout

deassign

input

default

integer

reg

trior

library

byte

externpropertyvar

defparamjoinreleasetrireglocalparamchandlefinal

protected

virtualdisablelarge

repeatvectorednoshowcancelledclass

first_match

pure

void

edge

macromodule

rnmos

wait

pulsestyle_ondetectclocking

foreachrand

wait_orderwildcard

else

medium

rpmos

wand

pulsestyle_onevent

const

forkjoin

randc

end

module

rtran

weak0

showcancelledconstraint

iff

randcasewithendcasenand

rtranif0

weak1

signedcontext

ignore_bins

randsequence

withinendfunction

negedgertranif1

while

unsigned

continueillegal_bins

refendmodule

nmos

scalared

wire

use

cover

importreturnsequence

endprimitive

nor

small

wor

covergroupinsideendspecify

notspecifyxnor

coverpoint

int

shortint

endtable

notif0specparam

xor

cross

interfaceshortrealendtask

notif1strong0

distintersect

solve

event

or

strong1

dojoin_anystatic(39)

Summaryz“有用な機能”、“EDAサポート状況“の２つの観点から抽出されたSystemVerilogの言語紹介zz１２の構文に関して説明を実施
z

全ての分野で現在使える構文z

テストベンチとして現在使える構文z

早期にサポートを期待する構文

SVで追加される予約語を含んだ一覧の説明を実施

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－236－ＥＤＡアニュアルレポート２００４
２００５年５月発行
禁無断転載

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行

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