PARTHENON：プログラミングによるプロセッサ設計の創生
PARTHENON: The creation of programming-based methodology for processor design
中村 行宏（京都情報大学院大学）
Yukihiro Nakamura（The Kyoto College of Graduate Studies for Informatics）

Abstract
Recently the importance of VLSI as the essential technology to realize every electronic systems
is increasing still more. On VLSI processor, core technology for new IoT/ Big Data / Cyber PhysicalSociety the author shows a general view of the system structures and high-level design methods
PARTHENON (Parallel Architecture Refiner THEorized by Ntt Original coNcept) with that hehas coped for long years. He also tells a personal view on the desirable spirit of researchers andenvironments for the research activities.

1．はじめに化に必要な部品の接続情報を，もとのアルゴリ

まず「PARTHENON（パルテノン）」とはどう

ズムそのものから人手を介さず自動生成したい。

いう技術であり，何にどう貢献するものであるのか

こうして，①動作記述言語，②会話型シミュレーを要約してお示しすることにする。
プロセッサ・ハードウェア設計において，論理回
路図（接続記述）全盛の 1970 年代末，ハードウェ

タ，③論理合成・最適化プロググラムを三位一体として有する世界最初の高位論理合成システムを開発
し，1985 年に世界に向けて発表した。

アの設計といえども部品の接続関係を描きながら進これが PARTHENON（Parallel Architecture Reﬁner

めるのではなく，「アルゴリズムのプログラミング」

THEorized by Ntt Original coNcept）
である（PARTHE-として進めることができれば，その方が余程人間（設NON は日米で商標登録済）。

計者）の思考のレベルに適合しており，「設計文化」

さて，「産業の米」といわれて久しい「大規模集としては優れていると確信し，プロセッサの動作ア

積回路（VLSI）」の要素技術としての重要性は，地ルゴリズムの記述をベースとする先導的設計技術の味ではあるが益々高まっていると言っても過言では実現を目指したのが PARTHENON（パルテノン）ない。世界の新しい動きである，IoT／Big Data／である。

Cyber Physical 社会構築の核（コア）となるのもこの高位の動作（手続き）記述をベースとした新VLSI プロセッサである。この分野においてこれましい設計法のよさを活かすため，次の目標・要求条

で筆者が取り組んできた方式構成技術，高位設計技件を設定した。すなわち，術について概観するともに，世界初の実用的な高位①ソフトウェア同様，処理の流れ（順序関係）の論理合成 CAD「PARTHENON（パルテノン）」のみを考え，クロックなどという厄介な問題は意

研究開発の概要と研究開発に取組む人のこころ，そ

識しなくてもよいようにしたい，しかし，れを支える環境についても述べることとする。

②ハードウェアで処理系を実現することの本質的1969 年に電電公社電気通信研究所に就職して以な意義である「並列処理（並列動作）」は意識

来，筆者は一貫してコンピュータシステムのアーキ

してプログラミングできるようにしたい。そしテクチャ／構成方式ならびにその方式設計の技術分て更に，野において研究・開発に携わってきた。そして後半③そうしてできあがったアルゴリズムをハード

16

ウェアとして実現するに際しては，ハードウェア

NAIS Journalの 20 年は大学の場での教育・研究にも取り組んでいる。皆様ご存知のように，筆者が社会人としてズなどメインフレームの全盛時代であったことは先仕事を始めた 1970 年代，1980 年代の計算機業界に述べたとおりである。汎用大型機の最高性能は 1

は IBM を中心とする汎用大型機（メインフレーム）〜3MIPS，最大主記憶容量は 16MB，大型のプリの全盛期でした。特に，当時の IBM は，筆者の印

ント基板 1 枚に 1MB メモリが実装され，そのコン象では，現在のインテル，マイクロソフトとアップ

パクトさに感激したというような時代であった。こルを併せたよりも強大な存在であったと思う。イン

れ以降のほんの二十数年の間のハードウェア技術のテルなどは IBM に納入する一部品メーカに過ぎな

進歩・発展が如何に目覚しいものであったかお分かかった。その強大さゆえに，IBM 情報を盗もうとり頂けるであろう。

して，後に IBM 事件なども招いたのである。この当時のシリコン技術の延長線上をにらみ，10 年

IBM を代表する機種，IBM360 シリーズ，その後後の 1990 年には，数 MIPS 程度のプロセッサが継機で，半導体メモリを世界で最初に搭載した 370

数チップの LSI で実現可能と予想した。この場合，シリーズを掲げた IBM により世界の計算機業界が全体を 1 枚のプリント基板に閉じて実装すること席巻されていた時代であった。「商売の神様」，あのが期待でき，仮にこれを数チッププロセッサと呼ぶ

松下幸之助氏が「IBM が君臨する世界では成算がことにした。

ない」として松下電器（現パナソニック）は計算機から手を引くということもあった。

また，100k−200k ゲートのプロセッサについて，
クリティカルパスが通過するチップ数とプロセッサ

情報通信，データ通信の重要性とその将来を考実現に必要なチップ数との関係を求めた結果，数えると，それを支える基幹技術である電子計算機

チッププロセッサにおいて，クリティカルパスが殆を外国に委ねていてよい訳はないとの判断の下に，ど１チップ内に閉じるため，論理設計においてプリ

IBM を凌駕する汎用大型機を国産技術で開発する

ント基板上での遅延時間等を考慮する必要がなくなことを目標に，日本電信電話公社（電電公社，以下ると予測した（図 1）。これにより，数チッププロセッ

NTT と略す）の DIPS（Dendenkosha Information

サは工数的に研究所内試作が可能で，実装依存度がProcessing System）プロジェクトが立ち上がった。

少ないため電電公社研究所で設計を行い，それ受け具体的には，NTT 電気通信研究所，日本電気，日てメーカで製造するという分担が実現すると見通し

立製作所，富士通の共同研究実用化プロジェクトとました。以上の考察のもとに，これに用いる設計支

して策定され，取組まれたものである。実質的な国援技術の満たすべき条件，研究開発の目的を設定し家プロジェクトであった。DIPS 研究実用化の一担た。以下，その要点を述べる。

当として筆者はこの分野の専門家としてのスタートを切ったが，目覚しいハードウェア技術の進歩によ【研究の目的】り，あらゆるコンピュータ機能は VLSI 化され，筆LSI 技術の発展により，60 年代（1985 年）前半

者の研究開発の対象は，多様なサービス・アプリケーには，数 MIPS，百数十Ｋゲート規模のプロセッサ

ションを睨みながら，必然的に VLSI/SoC（Systemon-a-chip）の構成方式と設計技術に重点化していった。
これら経験を踏まえて，本論文では，高位論理合成技術である PARTHENON の研究開発を取り上げて述べることにする。

2．研究の背景と目的
まず，背景を述べる。1981 年，設計言語 SFL（Structured Function description Language）と高位論理
合成システム PARTHENON（Parallel Architecture
Reﬁner THEorized by Ntt Original coNcept）についての研究計画書を策定したが，この頃の計算機業界の状況は，IBM370，M シリーズ，ACOS シリー

プロセッサ実現に必要なチップ数

図1

クリティカルパスの通過するチップ数（100-200kg
マシンの場合）（出展）方式ＤＡ研究企画書（1981）

NAIS Journal17

（各種ディジタル装置を含む）が，1 チップ／1 ボー

述言語と論理合成の黎明期において，この先導的研ドで実現できる見通しである。これは，最上位機種

究開発により，設計文化に革命がもたらされた状況を除き，大部分の装置，方式 LSI を含む範囲であり，を感じ取って頂けると思うものである。

データ通信機器／交換機器をはじめ広範な分野での利用が期待できる上に，簡明な構造で試作容易であるため，内外で新方式導入の激化を招くものと予想
される。

18

3．SFL の基本思想
ハードウェア記述言語と論理合成技術というもの

このような状況において，電電公社が競争力をつがハードウェアの設計開発現場には，影も形もな

けるには，新方式の有効性確認・評価のため，独自

かった 35 年ほど前，ハードウェアの設計とは論理に研究試作できる必要があり，そのためには，研究

回路図を書くことであり，更に，下流工程での部品所の方式部門が自ら改良 ･ 拡充できる装置設計向きのレイアウトならびに実装設計においても，あくまの DA システムの構築が必須である。本計画では，でも部品の接続構造を図面記述することが設計とい装置の論理設計，実装設計を支援し，LSI-DA とのう作業であった。現在でも，開発現場では，論理回インタフェースならびにメーカのプロセスとのイ路図を書きながらの設計作業が主流である部門も存

ンタフェースを備えた方式設計に適した DA（方式

在している。ハードウェアの動作アルゴリズムをプ

DA）の研究開発を図る。

ログラムとして設計記述しようという発想がいかに以上，当時の研究計画書から引用したが，この革新的であったか，実は次の事実が証明している。

ような目的のもと，研究開発した CAD が，SFL/

言語による設計との謳い文句で，SFL より後に開PARTHENON である。PARTHENON の設計思想を発されたにも係らず，Verilog や VHDL の本質は，最もよく体現しているのは，その設計言語 SFL である。

部品の接続関係を記述するという域を出ていないの

前述の研究目的に沿って，SFL/PARTHENON の基本である。要するに，論理回路図と等価な接続情報を思想と基本構想を固め，1981 年に研究計画書を策定

言語形式で表現すること（これだけでも当時としてして研究を開始した [1]，[2]。そして，SFL/PARTHENON

は新しい試み）のみであり，動作アルゴリズムを表のプロトタイプを，後に「高位論理合成（High-Level

現するという発想はなかったのでる。しかし，35

Synthesis）」と名付けられた技術の世界での先駆けとし年以上前に，2 節で示した研究目的を達成するためて，1985 年に IFIP CHDL85（IFIP 7th Internationalには，アーキテクチャ・レベルの設計を，部品の接Conference on Computer Hardware Description

続関係を基本とするような発想で行っていてはダメ

Languages and their Applications）国際会議においだと考えた技術者が数名，電電公社の研究所に存在て発表した [3]。まだ，「論理合成（Logic Synthesis）」

し，自ら設定した，プログラミングによるハードウェという用語が一般的ではなかった時代である。また，こア設計という目標に向かって全く独自の技術であるの 1985 年というのは，のちに世界標準となる Verilog-

SFL/PARTHENON の研究開発に取り組んだので

HDL [4] と VHDL [5] の仕様が米国で発表された年にある。

当たる。すなわち，SFL/PARTHENON は，その後，SFL 命名の由来について簡単に述べる。SFL は，プロセッサ ･ ハードウェア／ LSI の設計手法を革命的

ハードウェア動作を記述する設計言語であり，当初，に変えていく「ハードウェア記述言語と論理合成技術」

BDL（Behavioral Description Language）という案の分野において，5 年間のリードを持って世界の先頭もあった。しかし，これまでに述べてきたように，ハーを走っていたのである。

ドウェアの並列動作（並列アルゴリズム）の記述を

それから 30 年以上が経過し，現在，ハードウェ

ベースに，後に，「高位論理合成」と呼ばれる，全くア記述言語を使用しない LSI 設計など考えられな

新しい「ハードウェア設計の枠組み（構造）」を提案・い状況になっているので，ここで筆者が述べること

提供するものであるとの主旨から，SFL（Structured

は，現在，皆様にとっては「当たり前」と感じられ

Function description Language）と名付けたのである内容も多く含まれるかと思いますが，まだ論理合る。[6]成（Logic Synthesis）という用語がなかったので

PARTHENON について，当時の資料を流用しな「ゲート展開（Gate Expander）」と呼んで国際会議がら述べることにより，開発時の空気，新しい技術で発表したという時代である。正にハードウェア記の創生を感じてもらえれば幸いである。

NAIS Journal

3-1

ハードウェア設計とプログラミング

間の接続（すなわちこれが回路図）で実現する必要

大規模システムはもちろんのこと，各種 ASIC をがあるという点である。しかしこれは表層的な違い

タイミング良く，より少ない設計工数で開発するとに過ぎない。むしろ差として認識すべきは，
その「手いう視点からみると，初期の設計段階，言葉をかえ続き」の検討において，ハードウェアでは「手続き

ると，上位のアーキテクチャ・レベルの設計段階か進行の時間軸（クロック）」と「並列処理の空間軸（リら回路図ベースで設計を行っているようではあまりソースを複数おけば複数プロセスが同時に走る）」をにもバランスが悪く，効率が悪いと言える。という意識してアルゴリズムを考えているという点である。

のは，ハードウェアのアーキテクチァ設計におい

ところが，ハードウェアの機能・論理設計の現状て，設計者がまず考えなければならないことは，こを見ると，「手続き（アルゴリズム）」を考える作業と，のハードウェアにどのような機能を盛り込むか，そそれを「ゲート間の接続」に変換する作業を，設計のためにはどのような内部処理アルゴリズム（動作）者の頭の中で混在させて行っており，さらに悪いこを採らせれば良いのか，ハードウェアの規模はどのとには，設計完了までの過渡期の設計ドキュメント

程度か，などであり，部品の接続関係や細かいタイとして AND，OR ゲートなど低位部品の接続図（回ミングをどうこう言う以前のかなり高位の思考であ路図）を使っている。もちろん，ASIC を製造する

るということである。この高位レベルの思考作業のためには部品接続情報（回路図）はある段階で絶対効率化は，タイミングのよい商品化が死命を制するに必要な情報であり，レイアウト設計や製造工程に各種プロセッサ，組込みシステム，マルチメディア

は適した表現形式である。しかし，人間の試行錯誤

LSI，更には最近の IoT デバイスの開発においてまが本質である高位設計において，アルゴリズム表現・すますその重要性を高めてきているが，SFL の開保持のための手段としては全く不向きである。』（以発当時，既に，この問題認識を，我々，開発者は持っ上，参照終り）。

ていたのである。

このような認識の下に開発した，方式設計者のため言葉を代えると，ハードウェアの設計といえどの設計言語が SFL である。

も，そのアーキテクチァ・レベルの設計において設当時の資料から，SFL とＣ言語とを対応付けた図

計者が本当に考えている「本質的な部分」は，ソフを引用して図 2 に示す。

トウェアの「プログラミング」と何等変わらない思SFL を 開 発 し， 発 表 し て か ら 20 年 も 経 っ て，

考作業，すなわち機能でありアルゴリズムであるとやっと世の中もこの SFL が主張している優れた思の認識である。このような見方は，あくまでも部品想に気付き始めて，制限付きＣ言語である Spec C，の接続技術からの発想しかなかった当時のハード

System C などいうものが出現してきたが，プログ

ウェア設計者の頭には全く存在しなかったのであラミング言語 C をそのまま使用するのではなく，る。100K ゲートを超える ASIC の開発が本格化す

ハードウェア設計のための使用上の条件，制限など

る 2000 年ごろになって，今度は一転して，C ベーを付加しているのでいかにも中途半端であり，既スの設計言語などが，持て囃されたりし始めたのでに SFL を使いこなしているＳＦＬユーザには，殆ある。1990 年のＮＴＴ内部向け資料 [7] に，既に，ど用のない言語と言って過言ではなかった。既に，SFL について以下のように解説しているので引用

これも SFL 開発時に，「SFL のさらに上位の設計して示す。

言語をねらうなら，プログラミング言語，例えばＣ『ハードウェアの高位の設計を，例えばＣ言語で言語そのものから論理回路を自動合成することであのプログラミングと対応付けて述べると，Ｃ言語のる。」と 1981 年に策定した「方式 DA 研究計画書」「変数」は「レジスタ，端子など」に，「関数」は「ALUにおいて明記している。本研究計画書の中から，関とその機能指示端子など」に，「手続き」は「データ・連している図を引用して図 3 に示す。

「演算／代入」は「部制御の流れ（動作）」に対応し，SFL が開発された後に，制限付きのＣ言語など

品間データ転送」に相当する。すなわちハードウェ

持ち出しても，もはや本質的な飛躍にならないこと

ア設計の大事な部分もソフトウェアと同様，「手続は二昔前から分っているのであるが，本質的であろき」を考えるところにあるわけである。違いは，「手

うとなかろうと，目先を変えて，商売になればよい続き」が書ければソフトウェアは実現されたことにCAD ベンダには有難いビジネスということになっなるが，ハードウェアではその「手続き」をゲートたのであろう。

NAIS Journal

19

なっ
に示
自動
る必
をど
に書

ダには有難いビジネスということになったのであろ
う。
C

SFL

マクロの定義マクロの定義

変数の型の定義

演算回路
も定義

変数の定義

関数の定義
局所変数の定義
手続きの定義演算／代入文ループ制御文
関数呼出文

部品の品種の定義

ハードの並列
動作を表現する
ために追加

部品の定義

局所変数
なし
クロック
の導入

独立動作部の定義

例

割込み処理部の定義
関数の定義
手続きの定義演算子の使用禁止

マシンサイクルの定義

IF文,GO TO
文のみ

部品間データ転送文

リカーシブコールなどの禁止

マシンサイクルの遷移文
関数呼出文=複数回可能図2

対他独立動作部通信文


SF
ども
「ア
がで
ベル
とし
位の
かす
ばさ
①ソ
考え
は意
②ハ
意義

SFL とＣ言語との機能の対応付け

図 2�SF L とＣ 言 語との 機 能 の 対 応付 け
3-2

SFL の基本記述形式

SFL による動作アルゴリズム記述がどのようなものかについて補足説明しておく。SFL では図 4（1）

図3

設計自動化の進め方のイメージ（出展）「方式 DA 研究計画書（1981 年）

図 3 設計自動化の進め方のイメージ(出展)「方式 DA 研究計画書(1981 年)に示すような起動・動作記述形式を用意している。

SFLの基本記述形式

 ＳＦＬの基本記述形式
「ある対象を特定の指示により起動して動作させ，対象.指示 (引数, 引数, ...).結果
SFL による動作アルゴリズム記述がどのようなも結果を得る」ということを表す。「対象」は，組み
例: alu.add(reg̲ﬁle.read(0x3).out,のかについて補足説明しておく。
SFL では図 4(1)に示
合わせ回路でも順序回路でもよい。また，複数の対
shifter.left(reg.read().out).out).sum
すような起動・動作記述形式を用意している。
「ある⑴SFL記述象が同時に動作することになっても構わない。このmultiplexer
対象を特定の指示により起動して動作させ，結果を得
例は，「演算器 alu に加算（add）をさせて結果をreg̲ﬁle out
0x3
る」ということを表す。「対象」は，組み合わせ回路
出力端子（sum）へ出力させよう，何と何を加える
alusum
でも順序回路でもよい。また，複数の対象が同時に動
reg out shifter out
かというと，①レジスタファイル reg-ﬁle に 3 番地
作することになっても構わない。この例は，「演算器の内容を読み出させた（read）結果の出力（out）⑵対応する構造と②シフタ shifter に左シフトさせた出力（out）とを加え合わせる。そのシフタの中味はレジスタ reg

図4
4 SFL
SFL の基本記述形式の基本記述形式
図に読み出させた（read）結果の出力（out）とする」という設計者の考えをそのまま表現した記述形式にクト）をどう動作させたいか」を手続きとして考えなっている。従来の回路図表現を参考までに図 4（2）たとおりに書けばよい。

に示すが，このような部品の接続情報はパルテノンが自動生成するので，設計者は部品接続構造を一切考える必要はなく，あくまでも「ある対象（オブジェ20

NAIS Journal

3-3

SFL と PARTHENONSFL を開発した意図は，ハードウェアの設計と5

いえども部品の接続関係を描きながら進めるのではとを可能にしている。SECONDS によって，アーなく，「アルゴリズムのプログラミング」として進

キテクチャ・レベルの設計の試行錯誤を短時間で繰めることができれば，その方が余程人間（設計者）

り返すことができるため，短期間で高機能なハードの思考のレベルに適合しているということであり，ウェアを設計するための強力な設計・検証環境を実「設計文化」としては高級であるとの考えに基づいて現した。

いる。この高位の動作（手続き）記述の良さを設計の流れ全体に活かすには，冒頭でも述べたが，次の条件が満足されればさらによいと考えた。すなわち，（2）高位論理合成・最適化技術の開発：①論理回路の自動合成①ソフトウェア同様，処理の流れ（順序関係）のSFL 記述から論理回路（ネットリスト）を自動みを考え，クロックなどという物理的なタイミ合成するために，SFLEXP と名付けた SFL シンセ

ングの問題は意識しなくてよいようにしたい，

サイザを開発した。

しかし，

まず，SFLEXP は，SFL 記述を入力として，デー②ハードウェアで処理系を実現することの本質的タパス及び制御回路を合成する。もし SFL 記述にな意義である「並列処理（並列動作）」は最も冗長性があればそれを削除し，最大限の論理圧縮を大切な工夫であり，設計者の考え通りにプログ行う。そして，論理の多段化を実施することによっラミングできるようにしたい，て，テクノロジ独立な段階でのゲート規模を最小とそしてハードウェアの並列動作をプログラムで記述できたからには，ぜひ次を実現したい。すなわち，するネットリストを出力する。
②合成回路の最適化③このプログラム表現されたアルゴリズムをハーSFLEXP で合成されたネットリストを実部品にドウェアとして実現するに際しては，ハードマッピングするとともに，種々の設計条件に基づいウェア化に必要な部品の接続情報を，このプロた回路の最適化を実施するために，OPTMAP と名グラム（アルゴリズム）そのものから自動生成

付けた実部品回路ジェネレータを開発した。

により獲得したい。このアルゴリズムをもとに

OPTMAP は，すべての部品（ゲート，フリップ

部品の接続構造を人手で書いたのでは新たな工フロップ等）を，指定されたセルライブラリ内に存数がかかるし，エラーも紛れ込む。

在する実部品に置き換えた後，実部品のパラメータ

このような発想に基づき，SFL を設計入力言語とする以下の処理プログラム群を開発し，これらを（パ統合した革新的 CAD システムに PARTHENONルテノン）と名付けた。

に基づいて，面積，遅延時間，負荷ドライブ能力等を評価しながら，回路の最適化を実施する。
以上が，SFL を設計入力言語とした CAD システ
ム「PARTHENON（Parallel Architecture Reﬁner
THEorized by Ntt Original coNcept）の概要である。

（1）並列動作シミュレーション方式の開発：

従来の CAD との違いを図 5 に示す。

SFL による設計の評価，検証のために，SECONDSと名付けた SFL シミュレータを開発した。
SECONDS は，SFL による並列動作記述を解釈し動作の流れに沿ってシミュレーションを実行す

4．パルテノンの設計事例
パルテノンによる設計事例の一部を紹介する。

る。この次々と遷移する動作要求のレベルのまま実行する新しい方式をメッセージドリブン方式と名付（1）32bit RISC プロセッサ FDDP（1990 年 9 月）

けた。この高位記述の特徴を活かしたシミュレー

プロセッサ全体の動作をプログラム記述し，全自ション方式により，ゲートレベルの接続情報へ展開

動合成で試作に世界で最初に成功したプロセッサで後にイベントドリブン方式で実行する従来型のシある（図 6-1）。4 人の設計者が 4 日間で論理設計

ミュレータに比べ，SECONDS は 2 桁程度高速でを完了，設計結果（論理回路情報）を米国シリコンある。

ファンドリの VLSI テクノロジに渡し，1 ヶ月でレ

また，SECONDS は，インタラクティブなシミュ

アウト設計，製造を完了した（1990 年 9 月）[8]。

レーション環境も提供しており，ソースレベル・デ

当時，このようなプロセッサの論理設計には６ケ月

バッガ感覚でハードウェア設計のデバッグを行うこを要していたので，4 日間というのは驚異的な早さ

NAIS Journal

21

従来のASIC設計

PARTHENONによるASIC設計

動作仕様

動作仕様

・下位の設計工数を考えると仕様変更困難

動作記述言語
による設計

人手設計
誤り修正の
ための手戻り論理シミュレータによる検証

高度なアーキテクチャ
チューニングが可能

設計者はこのレベルの設計に専念

熟練設計者のノウハウに依存・大規模化に伴い設計期間増大
・誤り混入、完動までの設計の高位化手戻り多
設計工数を
・設計資産の蓄積困難
1/10〜1/100（使用テクノロジ毎に
に削減
再設計）

動作シミュレータ

・SFL記述を設計資産として蓄積可能

論理回路自動合成
論理回路最適化
・各種論理最適化アルゴリズムの考案、導入・使用テクノロジに合わせた最適化
・熟練設計者のノウハウをプログラム化

ゲートレベルの結線情報（２）03(*'HFRGHU/6,年月 (標準フォマットによる当時，評判ばかり先行して，実際に使用できる
多数メーカとのインターフェース）
8)。(出典：トランジスタ技術1994年7月号)[10]（２）03(*'HFRGHU/6, 年月 
MPEG2画像圧縮LSIがなかったので，
PCIバスインタ
自動配置配線
自動配置配線

当時，評判ばかり先行して，実際に使用できる(L S I 製造メーカの技術）
フェースを介しパソコンで使用可能なMPEG2デコー
MPEG2画像圧縮LSIがなかったので，PCIバスインタ
マスクパターン
マスクパターン
ダLSIを設計・試作した（図7）。設計は，(株)LSIシスフェースを介しパソコンで使用可能なMPEG2デコー
テムズの協力を得，VLSIテクノロジで製造した[9]。
ダLSIを設計・試作した（図7）。設計は，(株)LSIシス
図 5 PARTHENONによる方式設計改革の概要
Apple Ⅱ CPU6502の
図 5 PARTHENON による方式設計改革の概要
テムズの協力を得，VLSIテクノロジで製造した[9]。
設計と製作
ゲートレベル回路図8)。

“ Perfect Harmony

PARTHENON’
PARTHENON’s success

PARTHENON

Behavioral Language
PARTHENON between
PARTHENON’
PARTHENON’s successand Logic Synthesis !”であり，VLSI
テクノロジ社の技術者たちはどのよ“ Perfect Harmony
between Behavioral Language
and Logic Synthesis !”32 bit Risc Processor, “FDDP”
FDDP”
うな技術により設計したのかと大変驚いたものであ

32 bit Risc Processor, “FDDP”
FDDP”

る。この記念的プロセッサは，FDDP（Four-DaysDesigned-Processor）と名付けた。日本工業新聞の報道記事を図 6-2 に示す。
(出展)トランジスタ技術
1994年7月号（2）MPEG2 Decoder LSI（1994 年 7 月）
Number of Instructions
Pipelining
Number of Gates
Performance
Pins
Chip Size
Process
Design Effort
Foundry47
5-stage pipeline
13,933 gates
More than 10 MIPS
172/2238.76mm×8.79mm
1.0μ m CMOS
4×4 person-days
VLSI Technology Inc.

NTT Communication Science Laboratories

図図66-132bit
RISC
プロセッサ
FDDP
32bit
RISC
プロセッサ
FDDP

図8 AppleⅡNumber
CPU6502of Instructions
47
当時，評判ばかり先行して，実際に使用できる

Pipelining
5-stage pipelineNumber of Gates
13,933 gates
バスイ
MPEG2 画像圧縮 LSI がなかったので，PCI
Performance
than 10 MIPS
（４）超高精細画像処理ＤＳＰ Pins年月  More
172/223
MPEG2
ンタフェースを介しパソコンで使用可能な
Chip Size
8.76mm×8.79mm
NTT伝送システム研究所において設計，
東芝が試作
Process
1.0μ m CMOS
Design Effort
4×4 person-days
デコーダ
LSI を設計・試作した
（図 7）
。設計は，
（株）
した。
図9のベクトル・プロセッサを128台並列処理さFoundry
VLSI Technology Inc.
NTT Communication Science Laboratories
LSI システムズの協力を得，VLSI テクノロジで製せることにより，2048×2048ピクセル(画素)の動画像の実現に成功した[8]。
この画像は当時，世界一高精細造した [9]。
図 6 32bit
RISC プロセッサ
FDDP
な動画像であり，この画像を裏付けとしてNTTはハリウッドに働きかけ，デジタル化に最も保守的であった（3）Apple Ⅱ CPU6502（1994 年 7 月）
映画業界にデジタル・シネマの導入を認めさせたのである。 技術雑誌「トランジスタ技術」の読者が，往年の“ Perfect Harmony

Behavioral Language
PARTHENON between
and Logic Synthesis !”PARTHENON’
PARTHENON’s success

Vector Processor for DSP Systems

MPEG２
MPEG２ Decoder LSI

図 7 MPEG2 Decoder LSI

22
図 6-2 FDDP の新聞記事（日本工業新聞）
図６－２
FDDP の新聞記事（日本工業新聞）（３）$SSOHⅡ&38年月  技術雑誌「トランジスタ技術」の読者が，往年の名機AppleⅡのコアプロセッサCPU6502の命令仕様を
NAIS
Journal
もとに，SFL/PARTHENONを用いて新たに再設計し，［３］ 図９関係の図を１つ追加し、図１０とする。
アルテラのFPGA上に論理合成した。これをオリジナ




（４
N
した
せる
の実
な動
ウッ
映画
ある

MPEG２
LSI
２ Decoder
MPEG
Microcode
VLIW type 128bit(2types)
Pipelining
Number of Gates
Performance
Pins
Chip Size
Process
Design Effort
Foundry

図73-stage pipeline×3
150Kgates
120 MFLOPS (40MHz)
223
14mm×15mm
1.0μ m CMOS
30 person-months
TOSHIBA Corp.

MPEG2 Decoder LSI

図 7 MPEG2 Decoder LSINTT Transmission Systems Laboratories（３）$SSOHⅡ&38 年月 
図9 超高精細画像処理ＤＳＰ
技術雑誌「トランジスタ技術」の読者が，往年の名(出典)ＮＴＴ伝送システム研究所
機AppleⅡのコアプロセッサCPU6502の命令仕様をPA8)。(出典：トランジスタ技術1994年7月号)[10]


る
タ
ー
ス
。

Apple Ⅱ CPU6502の設計と製作

nguage8)。(出典：トランジスタ技術1994年7月号)[10](出展)トランジスタ技術
図６－２ FDDP の新聞記事（日本工業新聞）
1994年7月号

図8AppleⅡ
CPU6502
Apple Ⅱ CPU6502の

図8 AppleⅡ CPU6502

きる
ンタ
コー
シス
]。



設計と製作
 ［３］ 図９関係の図を１つ追加し、図１０とする。
（４）超高精細画像処理ＤＳＰ年月 
関連する説明文に以下の赤字分を追記する。
名機 Apple Ⅱのコアプロセッサ CPU6502 の命令
NTT伝送システム研究所において設計，
東芝が試作
Languages !”仕様をもとに，SFL/PARTHENONを用いて新たした。
図9のベクトル・プロセッサを128台並列処理さ（４）超高精細画像処理ＤＳＰ年月 に再設計し，アルテラのFPGA 上に論理合成した。
せることにより，2048×2048ピクセル(画素)の動画像
NTT伝送システム研究所において設計、東芝が試作しこれをオリジナルのCPU6502 と入れ換えることにの実現に成功した[8]。
この画像は当時，世界一高精細た。図９のベクトル・プロセッサを台並列処理
な動画像であり，
この画像を裏付けとしてNTTはハリより，正しく動作することを確認し，トランジスタさせることにより、×ピクセル
画素 の動
ウッドに働きかけ，デジタル化に最も保守的であった
8）。（出典：トランジスタ技術
技術に発表した（図画像の実現に成功した>@。この画像は当時、世界一(出展)トランジスタ技術
1994年7月号
映画業界にデジタル・シネマの導入を認めさせたので
1994
年 7 月号）[10] この画像を裏付けとしてNTT
高精細な動画像であり、ある。
はハリウッドに働きかけ、デジタル化に最も保守的で
図8 AppleⅡ CPU6502
あった映画業界にデジタル・シネマの導入を認めさせ5 月）（4）超高精細画像処理
DSP（1992“ 年Perfect Harmony
Behavioral Language
PARTHENON between
PARTHENON’’s success
PARTHENON
and Logic Synthesis !”たのである。図１０に超高精細画面例を示す。
NTT 伝送システム研究所において設計，東芝が（４）超高精細画像処理ＤＳＰ
Vector Processor for DSP 年月
Systems 
NTT伝送システム研究所において設計，“ 東芝が試作
Perfect Harmony
9 のベクトル・プロセッサを128 台試作した。図Behavioral Language
PARTHENON between
PARTHENON’
PARTHENON’s successand Logic Synthesis !”した。
図9のベクトル・プロセッサを128台並列処理さ
並列処理させることにより，2048
× 2048 ピクセ
Vector Processor for DSP Systems
せることにより，2048×2048ピクセル(画素)の動画像
ル（画素）の動画像の実現に成功した [8]。この画の実現に成功した[8]。この画像は当時，世界一高精細像は当時，世界一高精細な動画像であり，この画像な動画像であり，この画像を裏付けとしてNTTはハリを裏付けとして NTT はハリウッドに働きかけ，デウッドに働きかけ，デジタル化に最も保守的であったジタル化に最も保守的であった映画業界にデジタ
映画業界にデジタル・シネマの導入を認めさせたのでMicrocode
VLIW type 128bit(2types)
Pipelining
3-stage pipeline×3ある。
Number of Gates
150Kgates

PARTHENON’
PARTHENON’s success

名
を
し，
ナ
作
図

7

の名
様を
計し，
ジナ
動作
図

図 10 超高精細画面例（出典）NTT 伝送システム研究所

図１０ 超高精細画面例(出典)ＮＴＴ伝送システム研究所
ル・シネマの導入を認めさせたのである。図 10 に
超高精細画面例を示す。

5．パルテノンの設計教育への貢献
パルテノンは 1987 年より教育現場への支援提供を行っており，これまで大学や高専を中心に，北は北海道大学から南は琉球大学まで約 800 システムが研究・教育用に使用されている。これらユーザの先生方と青梅佐藤財団の支援により，1992 年 11 月，
パルテノン研究会が設立され，ワークショップ，講習会，ASIC デザイン・コンテストを開催し，新しいプロセッサの研究・試作，若い設計者の育成を含め，学術分野においても大きな貢献を果たしている。
これらの実績により，2004 年 2 月，パルテノン研

Performance
120 MFLOPS (40MHz)
Pins
223
Chip Size
14mm×15mm
Microcode
VLIW type 128bit(2types)“CMOS
Perfectpipeline×3
Harmony
Process
1.0μ m3-stage
Pipelining
between Behavioral Language
DesignNumber
Effort of Gates30 person-months
and Logic Synthesis !”150Kgates
Foundry
TOSHIBA
Performance
120Corp.
MFLOPS (40MHz)
Pins
223Systems Laboratories
NTT Transmission
Chip Size
14mm×15mm
Process
1.0μ m CMOS
Design Effort
30 person-months
Foundry
TOSHIBA Corp.

究会は特定非営利活動法人（NPO）に認定された。

PARTHENON

パルテノン研究会についてはホームページ：

Vector Processor for DSP Systems

http://www.parthenon-society.com/

図9 超高精細画像処理ＤＳＰ(出典)ＮＴＴ伝送システム研究所

を参照されたい。
また SFL の特長は，「情報処理」の「ハードウェ

NTT Transmission Systems Laboratories


５．パルテノンの設計教育への貢献
図９ 超高精細画像処理ＤＳＰ
パルテノンは出典
1987ＮＴＴ伝送システム研究所
年より教育現場への支援提供を
Microcode
Pipelining
Number of Gates
Performance
Pins
Chip Size
Process
Design Effort
Foundry

VLIW type 128bit(2types)
3-stage pipeline×3
150Kgates
120 MFLOPS (40MHz)
223
14mm×15mm
1.0μ m CMOS
30 person-months
TOSHIBA Corp.
NTT Transmission Systems Laboratories

図9 超高精細画像処理ＤＳＰ
図 9 超高精細画像処理ＤＳＰ(出典)ＮＴＴ伝送システム研究所（出典）ＮＴＴ伝送システム研究所

５．パルテノンの設計教育への貢献
パルテノンは 1987 年より教育現場への支援提供を

ア記述言語特集号」にも記載されている。[11]6．おわりに
2

IoT 社会の到来を目前にして，それを基盤として支える VLSI ならびに VLSI 設計について，筆者自身が携わった SFL/PARTHENON の研究開発をとりあげ，技術的考察に加えて，研究者の発想／心についても述べた。

NAIS Journal

23

SFL/PARTHENON は，1980 年代初めにおいては，設計工数を大幅に削減する世界にも前例のない，革新的な技術の提案であったが故に，最終的には，大河内記念技術賞，NTT 社長表彰（発明考案部門，科学技術庁長官賞，電子情報通信学会業績総代）賞などを受賞するに至ったが，その研究開発の過程
においては，会社組織の中で研究の意義・必要性について理解を得，認知されるため，誰も見たことのない桁違いの成果を出すための取組みと並行に，説得，忍耐の毎日であった。そのような日常の中で，
3.1 節において参照した資料 [7] の題名は，「研究成果の自立

研究者の心の自立」というものである

が，これは，社内を説得すために書いた檄文であり，
SFL/PARTHENON の開発思想と開発に取組む研，当時の置かれた立場を生々しく究者の「こころ」吐露したものである。

，オー[8] 中村行宏，小野定康：「ULSI の効果的な設計法」
ム社，（1994）[9] Y.Ogawa, Y.Fukuhara and Y.Nakamura, “Implementation of MPEG2 MP@ML Decoder Chip/Card
for CAI,” Int. Conf. On Neural Network and Signal
Processing（ICNNSPʼ95），1574（1995）[10] 中 島 彰， 篠 原 秀 和：
「 ハ ード ウ ェ ア 記 述 言 語 に よ る
6502 の設計・製作」，トランジスタ技術，283（1994.7），情報[11] 情報処理学会：「特集 ハードウェア記述言語」
処理，33, 1235（1994.11）［付録］「研究成果の自立

研究者の心の自立」

知識処理研究部

中村行宏

1．はじめに
企業における研究とは何でしょうか，またどのようなものをその成果というのでしょうか。成果としこの論文をまとめてみて，紆余曲折はあったものては，論文，特許，製品など色々な形があるでしょの，結局，このような意義ある研究開発にすべてをう。では研究にとって一番大事な要素は何でしょう

打ち込んで取組むことを許容してくれた NTT に改か。それは研究を担う人（研究者）そのものでしょう。

めて感謝するものである。

研究者一人一人が何を目標として努力しているかが大変重要になります。個々の研究者にとっては「ひ謝辞SFL/PARTHENON の研究開発をともに進めた

うことにしか自分を意義づけるものはないでしょ

元ＮＴＴ情報通信処理研究所の小栗清（現長崎大学

う。得られた成果が企業に直接的大利益をもたらせ

教授），名古屋彰（現岡山大学教授），野村亮の各位

ば企業人としての研究者も大変幸せです。現実を見に感謝申し上げる。またこのプロジェクトの推進をるとそのように努力しても望み通りにならないこと支援頂いた上司の皆様にお礼申し上げる。

が多いものです。しかし，研究者としては少なくと【参考文献】，日本電信電[1]「方式 DA 研究企画書」（1981 年 4 月 1 日）
話公社横須賀電気通信研究所データ処理研究部，日本電[2]「方式 DA 研究計画書」（1982 年 12 月 16 日）
信電話公社横須賀電気通信研究所データ処理研究部[3] Y. Nakamura, K. Oguri, H. Nakanishi and R. Nomura,“An RTL Behavioral Description Based Logic Design
CAD System with Synthesis Capability,” Proc. of IFIP
7th International Conference on Computer Hardware
Description Languages and their Applications，pp64-78, August 1985.
（CHDL85）[4] Open Verilog International: “ Verilog Hardware
Description Language Reference Manual Draft
Release 0.1,”（1991）[5] IEEE: “IEEE Standard VHDL Language Reference
Manual,”（1988）[6] 中村行宏，小栗清，野村亮：「RTL 動作記述言語 SFL」，
信学論 A，J72-A, 10, 1579（1989）[7] 中村行宏：「研究成果の自立 研究者の心の自立」，NTT
情報通信処理研究所，機関紙「コミュニケーションプラ
ザ Vol. V, No. 7」，1990 年 7 月 20 日．（付録参照）

24と（人類，他人）の役に立つもの」を生み出すとい

NAIS Journal

も「ひとの役に立つもの（製品でも論文でも，ひとがその成果をよろこんで使ってくれるもの）」を生み出す努力をすべきです。このような成果は直接的／間接的に必ずその研究者の属する組織に貢献するはずです。この心構えのない研究者はいくらよい研
究環境を与えられても人間としては腐ることでしょう。
情報研にも製品としてひとの役に立つところまで漕ぎつけた研究成果群があります。知計Ｇが進めている「方式設計技術の研究」においても製品としてまとめあげた研究成果を持っております。この製品「パルテノン」も自立化検討の対象に入っています。
パルテノンはプロセッサ・ハードウェアの CAD です。原稿執筆の機会を頂きましたので我々が研究している「方式設計技術」とそれに取り組んでいる研「研
究者の「こころ」を述べさせて頂こうと考えます。
究」と「研究成果の自立」が重要課題となったこのとき，皆様のご検討のひとつのデータとして役立てば幸いです。できる限りわかり易く，面白くなるよを考えることであり，そこができればそれを AND/

うに努力致しましたので最後までお付き合い下さる

OR の接続図に変換するのは面倒ではあるが機械的ようお願い致します。なお，意見をはっきりさせるな作業です（もちろんこれは「手続き」を考えるこために断定的，行き過ぎの表現になった箇所があるととの差を強調した言い方です）。

かも知れませんがお許し下さい。

すなわち，ハードの設計といえども「アルゴリズ
ムのプログラミング」として進めることができれ

2．ハードウェア設計とプログラミングばその方が余程人間の文化としては高級なわけでハードウェアの設計というと AND/OR ゲートがす。そのとき，ソフト同様，処理の流れのみを考え

網の目のようにぎっしりつなぎ合わされたあの頭がクロックなどというモノは意識しなくてよいように痛くなるような論理回路図を思い浮かべられること

したい，しかし，ハードで実現することの本質的なでしょう。現在も現場ではこの図を書きながら設計意義である「並列処理（並列動作）」は意識してプ作業が行われています。しかし，設計者が本当に考

ログラミングできるようにしたいということが望まえている「本質的な部分」を良くみてみると情報研れます。更に欲を言えば，そうしてできあがったアの研究者が得意とする「プログラミング」と何等変ルゴリズムからハードとして実現するために必要なわらない思考作業であると申し上げると驚かれるで「AND/OR」の接続情報を自動生成できれば理想的しょうか。ただこのような見方自体知計Ｇのオリジです。

ナルと言ってよく，この認識に到達しているハード
ウェア関係者は殆どいません。

3．パルテノン

例えばＣ言語でのプログラミングとの対応付けを

この夢のようなハード設計文化を現実のものとししますと，「変数」は「レジスタ，端子など」に，「関たのが「動作記述言語 SFL」とその処理系である

数」は「ALU とその機能指示端子など」に，「手続「PARTHENON（パルテノン）」です。簡単に整理しき」は「データ・制御の流れ（動作）」に対応し例

ますとパルテノンは次の要素技術から構成されます。

えば「演算／代入」は「部品間データ転送」に相当（1）プロセッサの動作全体を手続き記述するこするという具合です。すなわちハード設計の大事なとのできるプログラム言語 SFL（Structured

部分もソフトと同様「手続き」を考えるところにあFunction description Language）「手続き」が書ければソフトウェ
るわけです。違いは，
アは実現されたことになりますが，ハードウェアで（2）SFL の（デバッガ＋インタプリタ＋シミュレータ）である SECONDS

はその「手続き」を AND/OR の接続（すなわちこ（3）SFL で 表 現 さ れ た ア ル ゴ リ ズ ム か ら， それが回路図）で実現する必要があるという点です。

れをハードウェアとして実現するための

しかしこれは表層的な違いに過ぎません。むしろ差AND/OR ゲート論理の接続情報（論理回路として認識すべきは，その「手続き」の検討におい図）を自動合成・最適化するシンセサイザて，ハードでは「手続き進行の時間軸（クロック）」（SFLEXP と OPT-MAP）と「並列処理（リソースを複数おけば複数プロセス

この新しい設計文化は「同期式単相クロック方式

が同時に走る）」を意識してアルゴリズムを考えての採用」というすっきりしたハード実現上の方針をいるという点です。

とっています。少し細かい話ですが簡単にその意義

ところがハードウェア設計の現状は「手続き（アを説明いたしますので我慢してお読み下さい。

ルゴリズム）」を考える作業とそれを「AND/OR の（1）要するに，ドンドンと鳴る一つの太鼓の音接続」に変換する作業を設計者の頭の中でごちゃ混に合わせて行進する軍隊のように，1 つのクロックぜに行っており，更に悪い事にはその設計段階の書に同期してハード内部の動作（データ転送など）をき物として低位部品の接続図（回路図）を使ってい行う方式を採用するということです。しかしこれをます。回路図は製造工程には適した表現形式ですが設計者は意識する必要はなくシンセサイザがこの方

試行錯誤過程におけるアルゴリズム表現・保持のた式の回路を自動合成してくれます。これにより設計めの手段としては全く不向きです。くどいようです

者は SFL で記述する際はクロックという概念を追が，ハードの設計においても大事なのは「どのよう放することができ，プログラム言語を使用するときな動作をさせようか」というアルゴリズム（手続き）と同様アルゴリズムのみ考えればよいということにNAIS Journal25

なります。

このような世界最先端の DSP 設計手法を伝送研が（2）性能は太鼓のドンドンの間隔をいくらにすIEEE 計算機設計国際会議（ICCD-90）に論文投稿

るかで決まりますが（映画「ベンハー」の軍船の中したところ受理され 9 月にボストンで発表するこ

で槌音に合わせて奴隷達が櫓を漕ぐシーンを思い出とになりました。10 月頃試作 LSI が出てくると聞，これはクロックを何 ns で回るようして下さい）

いています。また，米国大手のシリコンファンドにするかということです。合成されるゲート論理回

リ（ユーザの設計結果を受けて LSI を製造する会路の遅延計算に基づき OPT-MAP が目標性能に合社）VLSI 社（VLSI technology, Inc.）も我々の理わせた最適化を行います。

解者のひとつです。VLSI 社との製造インタフェー（3）これにより，SFL で記述される「アルゴリスの最終確認は我々手持ちの 32bit RISC プロセッ

ズム（すなわち論理）の世界」と AND/OR ゲート

サの設計データで行ったのですが，パルテノンによレベルの遅延時間計算が支配する「物理の世界」をる設計結果を渡したところなんと 3 時間で VLSI 社

完全に分離して扱うことができます。設計そのもの

でのレイアウト設計が終わり現在シリコンバレー

がシンプルになるだけでなくハードの規模が大きくの VLSI 本社で製造が開始されております。9 月になる程大問題となってくるテストの工数を大幅に削LSI として見ることができます。彼らへ LSI 製造

減できるメリットも生み出します。

を発注する他のユーザもパルテノンを使って設計し

なお，ハザードフリーのマスタ−スレーブ・ラッてくれると VLSI 社でのレイアウト設計工程以降のチを用いたこの「同期式単相クロック方式」は従来工数が大幅に削減される（1/16）ということで積極より IBM をはじめ大型計算機に採用されている大的にパルテノンを多くのユーザに推薦し始めていま

変ポピュラーな方式です。SFL を使わさんがためす。なおこの RISC プロセッサはパルテノンのユーに無理矢理考え出した珍奇なものではないことを念

ザ教育用に知計Ｇで設計したものであり，47 命令，のために申し添えておきます。

5 段パイプライン，13k ゲートというものです。これは名古屋君，小栗君，野村君，大黒君らがパルテ

4．理解者と発展の兆し

26

ノンの利点を大いに活用してたった 4 日間で設計

いくら素晴らしい設計思想（文化）といっても，したものであり，Four-Day-Designed Processor と地べたをはい回っている人間を一気に天国へ持ち上呼んでいます。このことだけとっても従来のハード

げるような事をするわけで，普及という面から考え設計の状況を少しでもご存知の方ならこれが如何にるとこういうものが衆愚（失礼！）の理解を得るの画期的なことかお判り頂けると思います。

が大変なのは古今東西世の常です。しかし，我々の一方，この技術が学術的にどのような評価を受け提唱をよく理解しこの思想のままに設計を進めて実ているかのデータを挙げてみます。今年のみについ績を示す人達が現れてきました。主な例を挙げてみても上記伝送研の発表とは別に，欧州設計自動化国

ますとひとつは伝送研であり，伝送路に付加価値を際会議（EDAC90）で雪下君が（3 月），欧州応用

付けての新サービス検討の一環として「画像処理の専用 LSI 国際会議（EURO ASIC90）で中村が（5ための高並列処理アルゴリズム」の研究にパルテノ

月），それぞれ論文発表済みであり，また上記シンンを使用しています。C 言語でソフトウェアを開発

セサイザの最適化技術の論文も IEEE CAD 国際会

したことはあるがハード設計の経験は全くない人

議（ICCAD-90）に受理されており 11 月に名古屋（研究主任）が SFL を用いて上記アルゴリズムの設君が発表します。更に 11 月に名古屋で開催される計・評価を行ったところ，パルテノンの会話処理環

環太平洋人工知能国際会議でも設計技術に関する招境を利用して試行錯誤しながら 96 版に到るまで容待講演を依頼されており小栗君が発表する予定で易にリファインできたそうです。このアルゴリズム

す。このような論文受理率の高さ，また私は上記を画像処理用 DSP（Digital Signal Processor）とIEEE 国際会議で論文選考委員を勤めさせて頂いた

して専用 LSI 化するための論理設計はパルテノンのですがそこでの世界の CAD 技術を引っ張っていのシンセサイザを使用して極めて容易に行われましるバークレーの Sangiovanni，Brayton，カーネギー

た。現在，合成結果を東芝に送り，レイアウト設計（物メロンの Strojwas などの先生方の反応（我々の技理的に部品を配置・配線すること）が進んでいます。

術の中味を詳しく知りたがる）などこの技術の先導

150k ゲート規模の本格的な専用プロセッサです。

性を裏付ける事実が増加しています。

NAIS Journal以上述べましたような研究・実用両面での動きをるか。アセンブラと機械語を駆使した俺の名人芸を客観的にみると，「まあ，もうあとちょっと見てて見ろ」などと言っていた豪傑がたくさんいましたね。

下さい。ひょっとすると大化けするかもしれまへん

しかし，現在 C や Fortran などの高級言語を使わで」と言うのが現在の私の正直な気持ちです。

ないでソフトウェアを開発することなどまず考えられません。ハードの設計もやっと高級アルゴリズム

5．保守的反応
以上の説明でこの（あえて言わせて頂きますが）情報研が提唱する設計技術（思想）の革新性がお分

言語による設計時代を迎える維新の時にさしかかりました。パルテノンはこの時代を開くカギになり得ると考えています。

かり頂けたかと思います。しかし，従来の低レベル

古い考えのユーザを無視していないことだけは一の設計文化にどっぷりつかっている専門家（少し前

言申し上げておきます。無視しているどころか過渡に専門バカという適切な言葉がはやりましたが）の期と認識しているここしばらくの期間を如何にこれ中には，今まで過ごした育ちの悪さから抜けきれず，らのユーザと折り合いを付けるかに苦労の大半を要2 節に私が述べたこの高位の設計文化の精神と相容していると言っても過言ではありません。多相ク

れないような従来手法を無理矢理持ち込もうとする

ロックについてもうまい共存の方法がないか悩みに人達もいます。皆様もご存知の「多相クロック」も悩んできました。ところで「多相，多相」というその一つです。先ほどの説明に合わせて述べますとユーザに，どういうスペックが本当に必要なのかと多相クロック方式と言うのは，複数個の太鼓を並べ

聞いてもそれに答えられる研究者，技術者は通研，て兵隊一人一人があっちこっちの太鼓のドンドンに

NEL にはおりません。何故こういう事になるかと合わせて動き回る軍隊のようなものです。この方式

言うと，自ら手を染めて多相クロックを用いた設計のねらいはその時々で最も近くのドンに合わせてす方式を把握した上で要望しているわけではないから

ばやく行動しよう（性能を上げよう）ということなです。多相クロックの文化しか持っていないメーカのですが，あっちこっちで鼻血を流して倒れているに発注しようとして「多相クロック方式でないとう

兵隊が出るであろうことも容易に想像がつくと思い

ちでは製造できないよ」と言われた言葉をオウム返ます。もちろん，このやり方が効を奏することもあしに言っているにすぎないのです＊。ではそのメーるでしょう。しかし 100k ゲートを超えるようなプカの技術者ならどのようなスペックであれば良いか

ロセッサ全体の効率からみてこのチマチマしたロー

示せるでしょうか。現在メーカからも何の発表も回

カルな工夫がどれくらい効いているのかはよく判ら答も出ていません。その理由は今私が述べているよないと言うのが本当のところなのです。だからこそうな認識で（高級言語による新しい設計文化の中に多相クロックなどを採用していないメーカもたくさ

多相クロックを活かす必要性ならびに方法があるのんあるわけです。結局これはそれぞれのメーカの慣かを見据えて）この問題を考えている人間がいない

れ（文化）の問題なのです。自分の通った自動車学からです。

校が採用していた車がトヨタだったか日産だったか

このような状況ですから，高位の設計文化のご利

で免許取得後購入する車種選択が影響されるのとよ

益には預かりたい，しかし多相のクロック群は認識く似ているなどとは決して言いませんが。いずれにして手続き記述したいというユーザのために，世界

しろ，多相クロック方式は従来の回路図レベルの設で（たぶん）知計 G のみが 2 節で述べた設計文化

計文化，すなわち地べたをはい回っている世界でのの本質を失うことなく多相クロックを扱う手法につ産物であることがお分かり頂けたことと思います。

いて研究しています。プロトタイプを作成し平成 3

しかし，新時代を祝う新しい酒は新しい革袋に盛ら年度の始めに「あなたが望んでいるのはこれではあれねばなりません。

りませんか」と多相クロックの信奉者に提示する予

ここまでお読み頂いて情報研の皆様は「いつかど定です。これが実用技術として世の中に定着するか

こかで」これとよく似た経験をした，または話を聞

どうかは判りませんが，少なくとも論文として投稿いたことがあると感じられたのではないでしょう

すればあっちこっちの学会で受理されることは間違か。「そうです。変なおじさんです」ではなくて，いありません。何故ならこの論文は間違いなく世界

昭和 40 年代の前半の頃，「高級言語とコンパイラ

最先端であり，オリジナリティのある付加価値の高などというしろものでまともなソフトウェアが作れ

い論文であるからです。このことを自信を持って言NAIS Journal27

えるのは，CAD の分野で最も権威のある国際会議

う製品を生み出しました。そもそも我々の研究のスに参画させて頂いて現状を把握しているお陰である

コープは広いものであり，並列動作するシステムのと考えます。

設計・最適化技術の研究とでも言うようなものです。

この一例を見ても，本当に役立つものを造り上げ

このような対象には，プロセッサ・ASIC のみならるということは，学会に受理される論文を書くことず，通信網や新サービスを支えるシステムなど非常よりはるかに困難なことであると言えます。知計 Gに多くの対象があります。もう少し詳しく申しますが，内製で試作（プロトタイピング）しながら研究と，制限条件，システム・ダイナミックス，ノウハを進めている理由もここにあります。方式検討からウなどいずれにしろ「論理」として表現される「知始まってシステムを試作するまでの工数全体からみ識」を最適化し，精錬する技術の研究を核として「多るとコーディングに要している部分はわずかなもの重プロセス型システムの設計技術の研究」にこれまです。だからこそ，本当に良い仕様，良いアーキテで取り組んで来たし，今後更に発展させようとしてクチァを決定する（ひとの役に立つ技術を確立する）

いるということです。

には通研が一度コーディングまでして動作を確認す

この技術の一般化・高度化のはしりを一部ご披露る必要があると考えています。言い替えると，コー致します。

ディングまで自分でやって，本当に優れた動きをす（1）まず，交換研において我々の新しい設計文

ることを責任を持って確認してはじめてその仕様，化の理解者としてこれまでにも高速パケット LSI

アーキテクチァを決定（ﬁx）することができるののアーキテクチァの設計・評価にパルテノンを使用です。そこまでやらないで上辺だけで仕様を決め，していたグループが，現時点での我々の到達技術

さわりの実験データを取って論文を書き，優れた技（パルテノンをベースとした網設計向き発展技術：術を開発した気になっているようでは本当に役立つ

SFLNet）を ATM 網用のプロトコル・シミュレー

ものにはなっていないと考えます。本当にできた（役タの設計・試作に使用開始しました。スループットに立つ技術が開発できた）ということとは大変な距／ボトルネックの定量的解析などに有用な結果が出

離があります。コーディングまでやらないで本物のて来つつあります。これは全くハードウェアの設計技術をきちんと見通せれば素晴らしいことでしょうとは無関係な対象であり，多重プロセス型システム

が，それができるほど人間は頭が良くないし，また，を広くとらえて蓄積してきた技術をより高位化・一

自分がコーディングして最後まで責任を取る立場と般化する具体的な一歩になっています。野村君，関同じ心構えで考えること（仕事に取り組むこと）が川君らを中心に頑張っております。

できるほど人間は心掛けの良い生き物ではないとい（2）パルテノンで示された新しい設計文化の下うのが最近の私の認識です。だからこそ「ひとの役では，LSI 製造技術の発展と相まって従来のソフトに立つモノを造ろう」を研究者の心構えにしないとウェア／ハードウェアの機能分担とは全く異なるシ

易きに流れると危惧するのです。人間の心はそんなステムが実現できます。これは「ポスト・パルテノに強いものではありません。自分で自分の心にタガンと高速 SRAM（Static RAM）ベースの論理デバ

をはめ，本ものを追求しているという矜持を与える

イスの組み合わせによるシステム実現方法」とでもべきなのです。

言うべきものです。各種応用向けの制御論理をポス

人についても言うではありませんか，一人前の男になることを「あいつはモノになった」って。

ト・パルテノンにより直接 SRAM 上に合成することにより一つのハードウェアで各種専用プロセッ＊：技術力がないにもかかわらずハード内製化を

サ（目的にあった制御論理を自由に構成できるプ「本気」でやろうと思うなら（かなり非常識

リセット型のシステム）を実現することをねらいな命題ですが），多相クロックなどという「やとします。現在の SRAM は遅いが，0.8μルールのやこしい」方式は避けるのがせめてもの知恵

CMOS/BiCMOS か GaAs を使用した 1 桁高速のと考えます。

SRAM が出現すれば現実性を帯びてきます。その効果として，例えば伝送路インタフェースの違いに

6．今後の展開

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より現在 21 種類存在している伝送システム機器類

知計Ｇが進めてきた「方式設計支援技術の研究」の種類削減，STM/ATM 混在系用交換・伝送シス

はその過渡期のひとつの成果としてパルテノンといテムの実現などが期待できます。これらを含め優先

NAIS Journal順序付けに苦労するほど次々と重要で魅力的な研究がいつも正しいことを言うとは限らないことも事実

テーマが見えています。「知識精錬能力を用いた多です。ですから自分の仕事は誰よりも本人がよく考重プロセス型システムの設計技術の研究」という旗えるべきなのです。男一生の仕事として研究・開発

印の下，更なる発展に向け一同はりきって研究に取に取り組むからには，自分の努力を無駄にしないよ

り組んでいます。

う，どうすれば「ひとのため」になるのか，意義あ

なお，パルテノンの「ビジネスとしての自立」にるものになるのかをよく考え信念を持って進めるべ

ついては，理解者たちが正に出そうとしている実績

きものだと考えます。これは通研が「研究指向」にとそれが業界全体に及ぼす影響を見極めた上で最もなろうと，「実用化指向」になろうと全く左右され

利口な自立の道を採らせて頂きたいと考えます。いるものではありません。「自立」に関連し，感じるずれにしても現在の自立シナリオの目標である 92

ところを述べさせて頂きました。

年度末までには明らかになると考えます。
7．おわりにおまえの言うようにそんなにうまく行くかどうか
信じられないと感じる方もおられるかもしれません。ぜひ昭和 58 年正月に策定した「方式 DA 研究
計画書（57-AR20）」を見てください。8 年前にそこで掲げた目標は「他人」からみれば夢のたわごとでした。しかし現在の知計 G の技術はそこで約束した線表で目標とした高さに到達していることが判って頂けると思います。石野所長がご就任の挨拶において「何を言うかではなく，何をやったかで判断する」と宣言された言葉を肝に命じてこれからも努力したいと考えます。
「ひとの役に立つモノ」を目標にしたとき，その……………………………………………………………………
◆著者紹介

中村

行宏

Yukihiro Nakamura

京都情報大学院大学教授 京都大学名誉教授。
京都大学工学研究科数理工学専攻修了，
京都大学工学博士
専門分野は計算機アーキテクチャ，設計技術。
特定非営利活動法人パルテノン研究会理事長。
元ＮＴＴ情報通信処理研究所
知識処理研究部長，高速通信処理研究部長，
元京都大学大学院工学研究科教授，同情報学研究科教授
元立命館大学総合科学技術研究機構教授，
元京都高度技術研究所 所長・副理事長，
元 IEEE 関西支部長「ユーザ」の意見・要望は大事です。しかしユーザ

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