半導体入門・用語講座
AsSi
Si
Si

SiSiSiSi

パッケージスタック

これから半導体産業に携わる方の入門・用語講座（通信講座とオンラインのハイブリッドセミナー）
講座名：No.１～５

期間：２０２４年５月６日～７月１４日
オンラインセミナー：７月２２日
サクセスインターナショナル株式会社

テキストサンプル
No.１：半導体製品について（P3,4）

No.２：半導体の基礎（P5,6,7,8）
No.３：IC設計とは（P9,10,11）

No.４：ウェハ製造プロセス（P12,13,14,15）
No.5：パッケージと組み立てプロセス（P16,17,18,19）2

このデジタルがノイズに強いという面を説明してみよう。又CMOS（用語集P110～116）という回路構成が発明されたため、非常に低電力でその処理が実現できるようになっている面も説明する。
アナログでのノイズの影響
ノイズノイズ混入
デジタルでのノイズの影響“１”入力レベル“０”入力レベルデジタルでのノイズ
図 1：アナログとデジタルでのノイズ耐性の違い

上図はアナログとデジタルでのノイズ混入時の影響度合いを表している。アナログの場合は混入したノイズ成分はそのまま表れ、“ボツ、ザー”といったノイズとして現れ、これを取り除くのは非常に難しい。デジタルの場合は“０、１”入力レベルの判定が行われ、“０入力レベル”以下であれば“０”、“１入力レベル”以上であれば“１”と判定される。最近は低電力化のために電源電圧が下がってきており、その判定レベルが意味を持たなくなりつつある。
ここでいう“０ or 1”とは、そのICに使われている電源電圧が5[V]とすると、1：5[V]（ハイ）、0：0[V]（ロー）と定義し、それで数字を表現しようとするものである（逆に定義してもよい）。正に2進数。

次にデジタルICで低電力に寄与したCMOS回路について説明する。
今出回っているデジタルICは全てこの回路を採用している。
CMOSとはComplementary Metal Oxide Semiconductorの略で、NMOS、PMOSの二つが相補的に働く、一つの反転回路のことである。MOSについては２－１で触れているので、参照頂きたい。
電源Pch

入力出はOFF，NchがOFFの時はPchがON と な り （ こ れ を 相 補 的 と いう）， PchからNchに電流は流れない． （貫通電流なし）

出力力

Nch 力

GN
CMOS構成ではNchがONの時Pch
D⇒高速，省電力

入スイッチでの表現
下側のスイッチがオンの時上側のスイッチはオフとなる（出力が“０”）破線は出力が逆の状態（“１”）

図 2：CMOSとは上図に示す如く、MOSの出力は次段の絶縁物であるMOSゲートであり、抵抗は無限大である。それ故負荷として流れる電流もなし、貫通電流なしで、定常的には電流が流れないことが理解いた
だけると思う。つまり動いていない時は、消費電力はゼロ。然し
過度的（“０⇒１” その逆の“１⇒０”に変化する時）には二つの理由で電流の流れが発生する。一つはNchとPchのオンオフタイミングがずれてしまうことによる。入力電圧が次第に上がっていき、Nchがオンし始める電圧ではPchがオフしていて欲しい。その状態であれば電流は流れないが、両者のオン、オフのタイミングはオーバーラップし、両者がオンの状態が過度的に発生してしまう。
二つ目は浮遊容量（c）の影響で、𝑖 = 𝑐 × 𝑑𝑣/𝑑𝑡なる電流が流れる。つまり電圧が変化すると電流が流れることになり、周波数が高くなるとその頻度を縮め浮遊容量の増大につながり、消費電力増大をもたらすことになる。それに対処するためにこれまで様々な素子、ICの作り方に改良が加えられこれらの問題に対応してきた。（用語集P55～58－低消費電力関連、P111～123－製造方法関連、P203～208－パッケージ関連）
１－３．CMOSで何ができる
次にCMOSでどのような機能が実現出来るかについてみてみよう。下図は２入力NAND回路と言われるもので、A、Bの入力に対シンボルa

A入力
B入力

A入力
B入力b
出力

出力

真理値表（入力ABと出力の関係

cd

図 ４：NAND回路とはし出力が決定される（真理値表参照）。AB共に“０”であればトランジスタabがオン、cdがオフとなるので出力は“１”になる。Aが“０”、Bが“１”の場合はトランジスタaがオン、トランジスタcがオンとなるがdがオフなので出力は“１”となる。その逆のAが“１”、Bが“０”の場合も結果は同じ。AB共に“１”の場合はトランジスタabがオフ、cdがオンとなり、出力は“０”となる。これがどう使えるかを説明するために自販機で考えてみる。150円入れるとジュースが出る機能をこれで実現する場合、先ず正しい100円、50円硬貨か否かの判定を行い、その結果をそれぞれA、B入力に“１”として入力する。すると正しい100円、50円硬貨二つが挿入された場合のみNAND出力が “０”になるので、“０”になったならばその信号でジュースを出す機構を動かせば自販機が実現できることが分かる。デジタルICはこんな風に使われる。

第５章

どうやってICを作る（用語集3‐1～8）

ここからは実際にどうやってICを作るのかについて話を進める。ICを作ると言っても様々な局面がある。ここで扱うのは主にどういったプロセスでトランジスタを作るのかという局面である。他の曲面としては、そのトランジスタを使ってどのような機能を実現するか、次にその機能を実現するための回路を設計するという面がある。例えば4章で説明してきたキュービッ
ク補間フィルタの常数aをどうやって決定するか、外部で選択できるようにしても良いがその為の回路規模、精度等を決め、設計しなければICが実現しない。半導体の製造工程は前工程、後工程に分けられる。前工程とはウェハ上にIC（N、Pを選択的に作り、配線を行う）を作るまで、後工程とはICを一つひとつに切り分け、パッケージングし、最終テストを行うまでをいう。

５－１．ICを作る（用語集P127～190）
ICはシリコンウェハ上につくられるがその元となるシリコンインゴットから説明しよう。インゴットとは精製された金属の塊といった意味で、直径50～300［mm］位の棒状の高純度シリコンの塊（用語集P127～P129）を先ず作る。ICを作る段になると、ウェハ状にする必要がある。

インゴットをスライスする

内周刃
ピアノ線

インゴット

図 ４０：インゴット、ウェハ切り出し

（IC設計とは［企画～評価、テスト］）企画

ICの企画から、設計、製造、そして出荷までの流れをおおまかに表すと、下図のようになります。

設計

製作されたマスク群

製造IC
パッケージング
半導体プロセス

出荷

（IC設計とは［企画～評価、テスト］）

IC設計は料理に例えられ、良い設計は良い材料を使用し、腕を振るって作られるものであり、ワクワクします。

今日のメニューは、CMOSトランジスタ、抵抗、容量、（インダクタ）を用いたシンプ
ルなソース接地アンプからオペアンプを使った増幅回路までです。能動素子はトランジスタで、自ら変化する能動的な素子です。受動素子は変化しない受け身の素子です。これらの素材を調理し、味の決め手は設計者の思いです。料理人の腕次第で良い設計が生まれます。半導体は、アナログとデジタルの2つの領域があり、料理の方法が異なります。
アナログは和、デジタルは洋の感じですかね。それぞれの特徴と設計の流れを学んでいきましょう。以下は、みなさんがお使いのノイズキャンセリグヘッドホーンのシステム図です。緑枠がアナログ、青枠がデジタルです。人間を取り巻く自然界は、アナログ信号＝連続信号で溢れています。多くの半導体の入出力がアナログ、内部の演算がデジタルとなっています。なぜ、2つの領域で動作しているかもお伝えしていきます。

キャンセリングの原理は、引き算

（IC設計とは［企画～評価、テスト］）

AD変換器（アナログ信号をデジタル信号に変換する回路）から出て来たデジタル信号を処理するのがデジタルの世界です。では、なぜ、わざわざデジタル信号に変換するのでしょうか？

デジタル信号には、１）電圧変動に強い、２）時間変動にも強い、３）素子の構成がシンプルで大規模な回路を構成しやすい、４）それぞれの素子の電力を小さくできる、そんなメリットがあるからです。

ノイズが入ってもそうか！

形がくずれても中間の電圧値で0と1を判定するので平気！

IC内の正確な時計によって、信号を捉まえるので、時間変動があっても平気！
0

ひとつひとつの素子を小さく出来るので、沢山の回路を入れられる。
トランジスタの数で1,000億個も！

101

内部の時計の刻みも小さく出来る。
10億分の1秒以下にも出来る！

予備知識

MOSの構造と動作

用語集、P103

お馴染みのMOSトランジスタの構造（右図）

SiO２

ゲート

NMOSの場合は、P型Si基板にN型のソースとドレインを設け、絶縁膜（SiO2）を挟んだでゲート電極を設けた構造です。

N型ドレイン

N型ソース

ゲートをプラス電圧を与えると、SiO2を挟んP型シリコンだSi側にマイナスの電荷（即ち電子）が誘起され、ソース・ドレイン間に電流が流れます。

NMOSトランジスタの断面図ゲートがマイナス電圧だと電流は流れません。
PMOSの場合はNMOSと逆に、N型Si基板にP型のソースをドレインを設けた構造で、ゲートにマイナス電圧を与えると、P型のソース・ドレイン間に正の電荷（即ち正孔）が流れます。
CMOSLSIでは、同一チップ内にNMOSとPMOSを並べて作ります。NMOSを作る時はPMOS部分をフォトレジストでマスクしておき、PMOSを作る時はNMOS部分をフォトレジストでマスクしておきます（後に詳細を示します）。

MOSなんて、水道の蛇口をひねるようなもの
MOSの動作は下図のように水源（Source）から吸い込み口（Drain）への水流を、水門（Gate）で制御していて水道と電気も水も流れるものだから、同じ扱いができるんだ

同じです。ゲート電極に電圧を掛けるかどうかで、ソースからドレインへ流れる電流のONかOFFかが決まります。
MOSの電極の名前も、水流の名称から取ったものです。

ソース（Source）
水源

ドレイン（Drain）
排出口

水源
ソース

ゲートの開閉で水流を制御するゲート（Gate）

ドレイン
排水口

水門

＜水道の動作＞＜MOSの動作＞簡単！ MOSなんて簡単に作れます！

LSIの基礎MOSトランジスタを作るのは、食パンに醤油を染み込ませるようなもの。
ハム
のり

シリコン

食パン
食パンの上に、のり１枚とハムを載せます。

ポリシリコン
酸化膜（SiO２）

イオン注入
醤油を滴下
打ち込まれたイオン

醤油
上から醤油を垂らすと、ハムの下にはMOSトランジスタのお料理法も醤油は染み込まず、ハムの両サイドに食パンと同じです。

醤油が染み込みます。

ただし、食べられませんMOSの製法
SiO2Si

加速されたイオン流① Siの表面を酸化してSiO2膜を生成します。
Poly Si③ 高速に加速したイオンを打ち込みます。
ゲート電極はイオンが通過できませんので、② 次いで、ゲート電極を作成します。

ゲート下の部分にはイオンが打ち込まれま13せん。ソース・ドレイン・ゲートの位置関係がSelf Alignに決まります。

プラズマは出世魚です

加工技術

水が出世すると、固体⇒液体⇒気体⇒その次はWhat？

固体
アトムが行儀よく並んでいます。
小学校１年生液体
中学生になると大人しく並んでいません。

用語集
P１６７

気体
プラズマ
高校生になると、大学生になるともう教室の中にもう、大人にはじっとして居ません。 理解できません。

反応性に富むプラズマ。低温でも興奮状態のプラズマガス
例えばCF４をプラズマ化すると、Ｆ、Ｆ＋、ＣＦ＋、ＣＦ２＋＋などの粒子が発生し、これらは化学的に活性でどんな物とも反応し易くなります。平行平板容量結合（CCP；Capacitively Coupled Plasma）の場合は、下図左のように向かい会った電極間にRF放電（通常は13.56MHz）を起こします。下図右は、誘導結合型（ICP；Inductively Coupled Plasma）です。マスクのフォトレジストは有機物ですが、プラズマを用いると耐えられる温度（100℃以下の低温）でエッチングなど化学反応を起すことができます。
誘電体容器

電極
暗部（シース）
ＲＦ

発光部

ウエファ

ＲＦ

ＲＦ
1414局所クリーン化の考え方

クリーン用語集
P２３０

クリーンルーム運営には莫大な費用が半導体生産でのクリーンルームのは重要ですが、その維持には莫大の費用を要します。
それほど大きなクリーンルームでも数億円／月の電気代が掛かります。
そこで、高い清浄度が必要な領域のみを清浄化する局所クリーン化システムが広く導入されるようになりました。局所クリーン化は Mini-Environment (ミニエンバイロメント）と呼ばれており、必要な領域のみを超クリーン環境とする方式です。下図のように人が作業する空間は、クリーン度がやや劣るクラス1000程度とし、ウエファが露出する作業装置内や受け渡しの空間は、最高のクリーン度のクラス１にする方法です。全室を最高クラスにするより、はるかに電気代が節約できます。

クリーンエアーの循環
FFU

FFU

クラス1000空間
ウェファケース

FFU
FFU

FFU

クラス1

クラス1

ウエファ

生産設備
床面のパンチング
ロードロック室（ウエファの受け渡し）＜ミニエンバイロメント室の構造＞＊FFU：Fan Filter Unit（エアを吹き出すためのファンと、クリーン化するためのフィルターが一体になったユニット）＊クリーンエアは循環することにより益々クリーン度が上がります。ただし５～１０％程度の外気も取り入れています。

15

1-１． なぜ半導体チップをパッケージに収納するのか③熱に弱い②ごみ・汚染に弱い①湿気・水分に弱い
半導体チップ④静電気に弱いパッケージに収納する

QFP (Quad Flat Package)
パッケージ（後述）

BGA (Ball Grid Array)

パッケージ（後述）

なぜ半導体チップをパッケージ（外囲器）に収納するのでしょうか。
半導体チップは部品デバイス（装置）として大変に優秀な機能を有していますが、チップそのままでは上図のように① 湿気や水分にさらされると特性・品質が劣化する。
② ごみなどの汚染により特性・品質が劣化する。
③ 発熱による温度上昇に弱く品質不良に至る。
④ 静電気により破損し易い。などが発生します。
これらの防止・対策のためとその他の機能を付加するため（後述）に半導体チップをパッケージに収納します。

１-２. パッケージの基本機能③水分の吸湿防止②機械的衝撃等の緩和

H2O
④放熱

①入力電気信号半導体チップパッケージ①出力電気信号放熱⑤はんだ付けパッケージとは半導体チップを収納する外囲器のことで、
１）パッケージに求められる主な機能が下記のように６項目がある。
２）構造が数種類ある。
３）パッケージの種類は多く、業界で形状の分類、名称の付与、パッケージの主な箇所の寸法の標準化が行われている。
４）最近でも新しいパッケージが開発されている。
半導体パッケージに求められる基本機能としては主に下記のような項目である。

① 半導体チップと実装基板（プリント配線板）との電気信号伝達を可能にする。
【電気的特性の保持機能】と呼称されている。

② 半導体チップをハンドリングできる形にする。
【チップ保護機能】と呼称されている。

③ 半導体チップを外部環境から保護する。
【チップ保護機能、ストレス緩和機能】と呼称されている。

④ 半導体チップの発熱を周囲に放散する。
【チップ放熱機能】と呼称されている。

⑤ 半導体チップを実装基板（プリント配線板）に実装し易くする。
【寸法整合機能：端子のピッチ変換】及び⑥【規格、汎用機能】と呼称されている。
半導体チップのコストダウン。
【コストダウン機能】と呼称されている。

以後で各項目について詳細に説明します。
17

4-14. ワイヤボンディング工程 (Wire bonding)
チップ

金線等

ダイボンディング

側面図
リードフレーム

電極パッド

ワイヤボンディング

モールド封止正面図

リードフレーム
ポスト部（Ag or Auめっき）

ワイヤボンディング工程はダイボンドされた半導体チップの電極パッド（ボンディングパッド）とリードフレームのポスト部とを金、銅、銀線等で結線する工程です。
結線は荷重、熱、超音波のエネルギーで、金線の場合Au-Al，Au-Ag の金属固相拡散接合によって行います。リードフレームはワイヤボンダのヒートコラム上にあり、150～300℃に加温されています。
１サイクルが60～100mSec．（16ワイヤ／Sec．）の高速でボンディングされます。
● ワイヤボンディング接合のメカニズム
ワイヤボンディング方式の主流である金線等を用いたボールボンド方式は、金線等のボールをキャピラリ（細管）を介して（150℃～300℃）に加温されたアルミの電極パットに荷重をかけ、押し付けると同時に超音波振動を与えます。熱、荷重、振動のエネルギーを与えることにより金（銀、銅）線とアルミニウムの異種の金属固相拡散（＊）により接合します。なお、リードフレームのポスト部は金線等と銀めっきの層と接合します。
固相拡散接合には二つの金属が表面被膜の介在なく接触する必要があり、そのために荷重、熱、超音波を加えて塑性変形を起こさせ新生面を露出させる必要があります。
また、異種金属どうしの接合の場合は、温度が高くなると金属間化合物の存在とその成長の度合いが接合強度に影響を与えるので、荷重、熱、超音波のエネルギーを加える条件設定は重要です。
＊固相拡散接合：それぞれの金属の境界面に塑性変形を与えることで、接合部での酸化被膜の破壊と表面の活性化を促し、新生面どうしが接触することで両金属が拡散し接合する。
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5-1. BGAパッケージから各種パッケージへ進展
３次元化
BGAパッケージ

小型化

PoP (Package on Package)

LSI／部品内蔵基板

・３次元実装・マルチ チップ ＊３システム化

SiP (System in Package)＊１ CSP (Chip Size Package)

Chip Stack Package

Chip Stack
TSV (Through Silicon Via)

・小型・薄型化
・端子ピッチの狭ピッチ化＊２WLP(Wafer Level Package)

Fan-Out
Wafer Level Package

・歩留り対策・端子ピッチの広ピッチ化

SoW(System on Wafer)
・マルチ チップ
システム化

実装技術の変遷・発展は半導体パッケージの形態の進展と相関があります。
特に最近ではエリア配列端子タイプである BGAパッケージの出現は実装技術の課題を提供し、且つ、実装技術の進展に大きな影響を及ぼしています。
また、上図のようにエリア配列端子タイプのBGAパッケージの出現はパッケージ技術と実装技術の融合により、より小型・薄型のパッケージのChip Size Package(CSP ＊１）へと進展し、さらに、パッケージの組み立てプロセスも大きく変わるウェーハレ
ベルパッケージ（WLP ＊２）も出現しました。（ウェーハレベルCSPと同義語）
また、複数の半導体デバイスを収容するマルチ チップ構成の System in Package（＊３）を出現させ、さらに、新しいパッケージの開発や三次元実装の開発・実用化へと進展させています。
さらに、半導体チップとの接続技術におけるフリップチップボンディング技術の発展により、パッケージ技術と実装技術は広範囲に進展し、電気特性の改善をも実現させ続けています19