平成 27 年度 岐阜工業高等専門学校シラバス
教科目名 電子制御回路担当教員
藤田 一彦
学年学科 ４年 電子制御工学科
前 期必修
１単位（学修）
学習・教育目標 （Ｄ－４）１００％
JABEE 基準１（１）：（ｄ）（１００％）
授業の成績評価の授業の目標と目標と期待される
期待される効果
される効果：
効果：
成績評価の方法：
方法：
ハードウェア記述言語 VHDL を用いた組合 中間試験 100 点，期末試験 100 点，演習課題レポート 100 点の合計点（300せ回路や順序回路等の論理回路設計法を理解 点）の総得点率（％）によって成績評価を行なう。
する。授業では，回路設計環境として Altera なお，成績評価に教室外学修の内容は含まれる。
社の QuartusⅡWeb Edition を使用し，設計した達成度評価の達成度評価の基準：
基準：
回路を各自が FPGA 学習ボード（EDA-002）
教科書の練習問題と同レベルの問題を試験で出題し，6 割以上の正答に書き込んで動作確認をする。本授業では， レベルまで達していること。なお成績評価への重みは，①～⑤を各 20％
座 学 と 回 路 設 計 実 習 を 行 う こ と に よ り ， とし，⑥については成績評価には考慮せず，授業時間中の演習およびレVHDL による回路設計法を修得することがで ポート等で身についていることを確認する。
きる。
①ハードウェア記述言語 VHDL に関する問題をほぼ正確(6 割以上)
授業では，具体的には以下の項目を目標とに解くことができるする。
② VHDL を用いた回路設計法や階層設計に関する問題をほぼ正確(6①ハードウェア記述言語 VHDL の理解割以上)に解くことができる②VHDL を用いた回路設計法や階層設計に③ CPLD/FPGA の仕組みや使い方に関する問題をほぼ正確(6 割以上)関する理解に解くことができる③CPLD/FPGA の仕組みや使い方の理解④加算器，減算器，エンコーダ，デコーダ，マルチプレクサなどの組④加算器，減算器，エンコーダ，デコーダ，合せ回路の設計に関する問題をほぼ正確(6 割以上)に解くことがでマルチプレクサなどの組合せ回路の理解
きる⑤フリップフロップ，シフトレジスタ，⑤フリップフロップ，シフトレジスタ，n 進カウンタなどの順序回路
n 進カウンタなどの順序回路の理解の設計に関する問題をほぼ正確(6 割以上)に解くことができる⑥Altera 社の QuartusⅡWeb Edition を利用し⑥Altera 社の QuartusⅡWeb Edition を利用した HDL による回路設計がた HDL による回路設計ができること
できる
授業の進め方とアドバイス：
授業では，パソコンと Altera 社の QuartusⅡWeb Edition を使用して VHDL 記述，動作シミュレーション等を行って，実際に設計した回路を FPGA 学習ボード（EDA-002）に書込み，その動作確認をする。回路設計演習を中心に行なうので，設計のためのディジタル回路の基礎をよく復習しておくこと。設計した回路は，レポートにして提出すること。
教科書および参考書：
図解 VHDL 実習（第 2 版）― ゼロからわかるハードウェア記述言語 ―（堀 桂太郎著，森北出版，2011.2）（参考図書）図解 ディジタル回路入門（中村次男著，日本理工出版会，2011.10）
授業の概要と予定：前期
教室外学修
AL のレベル
組合せ論理回路，順序論理回
第 １回：ディジタル回路設計法の基礎
路の課題
第２回：CPLD／FPGA の基礎

第３回：ハードウェア記述言語 VHDL の基礎

CPLD／FPGA についての調査
回路図入力設計に関する演習
QuartusⅡ Web Edition の操作
実習 1
QuartusⅡ Web Edition の操作
実習 2

第４回：開発ツール Altera 社 QuartusⅡ Web Edition の操作実習

第５回：回路設計の流れ：VHDL の書き方

第６回：組合せ回路の設計Ⅰ：VHDL の文法の基礎

VHDL の書き方に関する演習

第７回：組合せ回路の設計Ⅱ：加算器と減算器，エンコーダなどエンコーダ・デコーダ回路の設計演習

第８回：中間試験

第９回：組合せ回路の設計Ⅲ：マルチプレクサとデマルチプレクサ

第１０回：順序回路設計Ⅰ：フリップフロップの設計

CCC

マルチプレクサ回路の設計
演習
フリップフロップ回路の設計
演習

第１１回：順序回路設計Ⅱ：同期式 n 進カウンタの設計

カウンタ回路の設計演習

第１２回：階層設計の基礎：階層設計とは何か，10 秒カウンタの設計

階層設計，ステートマシンに関する演習

C

第１３回：シミュレーションの基礎：テストベンチ，シミュレーション実習

シミュレーション実習

C

第１４回：ディジタル回路システムの設計演習１

ストップウォッチの設計演習

C

第１５回：ディジタル回路システムの設計演習 2

ストップウォッチの改良の課題

C

期末試験

－

第１６回：フォローアップ（期末試験の解答の解説と HDL によるディジタル回路設計の総まとめ）－

評価（ルーブリック）
達成度
評価項目

①

②

③

④⑤⑥

理想的な到達レベルの目安(優)

標準的な到達レベルの目安(良)未到達レベルの目安(不可)

ハードウェア記述言語 VHDL ハードウェア記述言語 VHDL に関に関する問題を正確（8 割以上） する問題をほぼ正確に解くことがに解くことができる。
できる。

ハードウェア記述言語 VHDL に関する問題を 6 割未満しか解くことができない。

VHDL を用いた回路設計法や VHDL を用いた回路設計法や階層階層設計に関する問題を正確 設計に関する問題をほぼ正確に解（8 割以上）に解くことができ くことができる。
る。
CPLD/FPGA の仕組みや使い方 CPLD/FPGA の仕組みや使い方にに関する問題を正確（8 割以上） 関する問題をほぼ正確に解くことに解くことができる。
ができる。

VHDL を用いた回路設計法や階層設計に関する問題を 6 割未満しか解くことができない。

加算器，減算器，エンコーダ，デコーダ，マルチプレクサなどの組合せ回路の設計に関する問題を正確（8 割以上）に解くことができる。
フリップフロップ，シフトレジ
スタ，n 進カウンタなどの順序回路の設計に関する問題を正確（8 割以上）に解くことができる。
Altera 社の QuartusⅡWeb
Edition を利用した HDL による回路設計が十分にできる。

加算器，減算器，エンコーダ，デコーダ，マルチプレクサなどの組合せ回路の設計に関する問題をほぼ正確に解くことができる。

加算器，減算器，エンコーダ，デコーダ，マルチプレクサなどの組合せ回路の設計に関する問題を 6 割未満しか解くことができない。

フリップフロップ，シフトレジスタ，n 進カウンタなどの順序回路の設計に関する問題をほぼ正確に解くことができる。

フリップフロップ，シフトレジス
タ，n 進カウンタなどの順序回路の設計に関する問題を 6 割未満しか解くことができない。

Altera 社の QuartusⅡWeb Edition を利用した HDL による回路設計がある程度できる。

Altera 社の QuartusⅡWeb Edition を利用した HDL による回路設計ができない。

CPLD/FPGA の仕組みや使い方に関する問題を 6 割未満しか解くことができない。