研究スタッフ
教授： 伊藤 隆司、准教授： 小谷助

教： 黒木 伸一郎、 助

光司

教： 田主 裕一朗

研究員： 大貫 宣喜

研究目的
新世代の情報ユビキタスネット社会に対応し得る画像情報処理技術や通信技術等に適用し得る、知的演算および記憶機能を有する超小型立体型チップを研究開発し，快適で安全な社会の実現に貢献する。そのために高性能トランジスタを三次元的に自由に配置し，高密度三次元配線技術と融合させ，究極の知的システムである脳の機能に漸近する高密度高機能三次元集積回路システムを構築する。シリコン・ナノエレクトロニクス技術を、材料・プロセス・デバイス，回路・アーキテクチャ・アルゴリズムから総合的かつ融合的に研究を行っている。

高密度高機能3次元集積回路システム

主な研究テーマ
1.薄膜トランジスタを用いる高機能RFIDユビキタスチップの研究
RFIDタグの最大の課題であるコストブレークスルーを目指し、絶縁基板上に作製した高性能薄膜トランジスタ(TFT、Thin Film Transistor)と新構造不揮発メモリをコアデバイスとするアンテナ一体型の演算および記憶機能を有するユビキタスチップ(U-チップ)を開発している。U-チップは、安価な高性能シリコンTFTとそれとプロセス整合する新規な書き換え可能
TFT型不揮発メモリをコアデバイスとし、安価なガラスあるいは有機物等の絶縁基板上で各種要素回路・記憶回路とアンテナとを一体構成を行う。
G50

Al配線層

D: Zr, Ti:O: PbGate
SiO2CMP

Buffer SiO2

不純物拡散発振回路

送信回路

CWレーザー再結晶化
シリコン薄膜

不揮発性
メモリ回路

U-チップ（TFT型RFID）プロトタイプのブロック図

Glass Sub.

S

30

送信回路

W=44.4 μm

S20Gu

電源回路

H215RFIN

410 KΩ

CC

1fT=400 MHz-30 107

108

CS

160μm

RL = 100 KΩ

2-20

PMOS

f = 953 MHz

63-10NMOS

RF/DCGND

9870

ガラス/フレキシブル基板上のユビキタスチップ

メモリ回路

10fmax=1.4 GHz

10PCE (%)

オゾン低温酸化ゲート絶縁膜

電源／受信回路

制御回路

一体型アンテナ

TFT層・一体型アンテナ（高効率オンチップアンテナ）
・電源／受信回路（RF信号から電力を高効率生成）・発振回路（クロック信号生成）・制御回路（メモリ読出し制御）・送信回路（バックスキャッタ方式）
・絶縁基板不揮発性メモリ回路

ｶﾞﾗｽ基板

強誘電体メモリdB(H 21 ), dB(G u)

不揮発性メモリ技術開発
FeRAM層

高性能TFT技術開発

発振回路

L=1.76 μm

400-30-25-20-15-10-50RF Input Power (dBm)

1091010DCOUT

Frequency (Hz)

TFTデバイスの高周波特性を評価し，数100MHz帯で動作可能である事を確認.

U-チップの断面構造と要素プロセス

ガラス基板上TFTで試作したプロトタイプU-Chipテスト
回路（送信回路，電源回路，発振回路を搭載）

240μm

CMOS 0.35umテクノロジで試作した回路

RFIDのための高効率電源回路

2.レーザ結晶化シリコン薄膜による高性能ＴＦＴの研究
ＣＷレーザ結晶化法により１次元的結晶成長シリコン(Si)薄膜を作製し、これを薄膜トランジスタ（TFT）に適用することで、デバイスの高性能化を行っている。石英基板上のa-Si薄膜のレーザ結晶化を行い、100 µmを超える1次元的広がりをもつ巨大グレインを形成することができた。 1次元的ラテラル結晶グレインをチャネルにもつTFTを試作し、電子移動度285 cm2/V・sを達成した。
Levinsonの式による評価

Pseudo-Single c-Si TFT-9GateSource

Oxide

Oxide

ppn+n+グレインバウンダリ

Glass

結晶グレインサイズ<< チャネル長n+グレインバウンダリ

Glass

48.8 µm
98.8 µm-1300.1

0.20.3-20.4100µ FE (cm 2/V･s)

200-1010-101 .E-120-10010G ate V oltage V G (V )ION/IOFF>106, µFE=285 cm2/V･sを達成.
→ Bulk MOSFET並の移動度

20200

500001101Laser DOE光学系

Sample Wafer

CW Green Laser:
532 nm, 10 W

1000T (K)-2実効電子移動度のばらつき
03.5

0.1

0.2

N-1/2

0.3

0.4

X-Y Stage

50

T=20℃, W=49.4 µm

3Vth (V) @ ID×(L/W)=10-9 (A)T=293 K, L=8.76 µm
N: ゲート幅方向のグレイン個数

402.5
21.5
110-121 .E

20 µm(VG-Vth) (V )300-81 .E10-08-2 00.5

しきい値電圧のばらつき(Pelgrom Plot)V D S = 0.5 V

111

200

グレインバウンダリ散乱は小さく、Phonon散乱が支配的である.

400

T = 293 K∝1/T~Phonon散乱

100100-14～多結晶シリコンであるが、デバイス性能はバルクSi並

Drain Current I D (A)-12グレインバウンダリ散乱の影響少L /W = 8.76/49.4 µm-61 .E10-06

Gaussian光学系

Ninv=5×1012 cm-2500

W=49.4 µm, T=293K

結晶グレイン長さ～チャネル長

グレインバウンダリ散乱による電流律速-41 .E10-04

L=8.8 µm
-113s /Average (%)

n+

Drains (V th) (V)Drain

実効電子移動度の温度特性
1000

ε Si ε OX q 2 N t2tox ⎪⎫W⎪⎧COX (VG − Vth )VDS μB exp ⎨−2⎬L⎪⎩ ε 0ε Si COX (VG − Vth ) ⎪⎭2Gate
SourceLn[I D /{(V G-V th)･VDS}] (A/V 2)

ID =-10µeff (cm /(V･s))

Conventional: Poly-Si TFT

Laser Optics

W=9.4 µm

30
W=29.4 µm

20

W=49.4 µm

100.50000.05

0.1

00.1(L×W)-0.5 (µm-1)

0.2

W-1/2 (µm-1/2)

0.3

35 µm

Laser DOE光学系導入により結晶化時の熱分布を制御.
複数結晶面方位によりばらつきはBulk MOSFETより約1桁大きい． 100μmを超える巨大直線状グレインを形成

伊藤（隆）・小谷研究室

http://www.sse.ecei.tohoku.ac.jp/

3.強誘電体PZT薄膜のレーザ結晶化の研究
Poly-Si TFTと組み合わせたFeRAM形成のため、強誘電体PZT薄膜のCWグリーンレーザによる結晶化の研究を行った。レーザ結晶化により微結晶成長、島状結晶成長、ラテラル結晶成長を行うことができ、特に島状結晶成長では強誘電性を発現するペロブスカイト相、特にc-軸方向への配向を行うことができた。10-4 sオーダから10-2 sオーダのアニール時間変化により結晶グレイン密度とサイズの制御を行えることを示した。残留分極値27μC/cm2のPZT薄膜が得られた。
45000

15000

6.2 kW/cm2

10000

2000

6000
Py(222)4000

Per(002)

1000

2000

5000

7.1 kW/cm2

02025Pt Pt

300354045
2 theta (deg.)

505560

入射エネルギーを変化させることで、ペロブスカイト(001)配向が大きく変化した。

5.06.07.0600

100400300
200-30100-1000100200300

Electric Field (kV/cm)

レーザ結晶化により結晶相が制御でき、特に5.3 kW/cm2付近

2624750

2220700

18650

16146000-200

28800

500-20-40-300

8.0Energy density (kW/cm2)

700

20-1004.030850-10-50

51012

Energy Density：5.3 kW/cm2

550
30.0

35.0

Voltage (V)40.0

Remnant Polarization (μC/cm2)

20000

3000

800

Permittivity

5.3 kW/cm2Per(001)8000

200 nm40Permittivity

25000

10000

XRD intensity (CPS)

30000

4000

Annealing Time: 42.5 msec
Per: Perovskite
Py: Pyrochlore

Polarization (μC/cm2)

35000

12000

XRD intensity (CPS)XRD intensity (CPS)

Annealing Time:42.5 msec
Per(002)
Per: Perovskite
Py: Pyrochlore

Per(001) Py(222)
Energy Density
4.5 kW/cm2

40000

1045.050.0

Annealing time (msec)
アニール時間48 msで、最大誘電率が最大値786になり、34 msで残留分極が最大値27 μC/cm2 になった。

5.3 kW/cm2、42.5 msecの条件で残留分極が19.8 μC/cm2になり、最大誘電率が730.2となった。

でペロブスカイト相が増加した。

4.ナノグレーティングチャネルによるFET駆動力向上の研究
Drain

基板全面あるいはチップ領域面にナノメータレベルの凹凸溝（ユニバーサル･ナノグレーティング）を設け、占有面積を変えずに電流通路（チャネル）を拡大する(α＞1)ことによってトランジスタの駆動力α・Gmを増大させ、さらに歪効果を利用したキャリア移動度の増大を利用し性能向上を実現した。CMOSのチップ面積縮小に有効である。従って集積回路の性能向上を実現する。従来のＬＳＩ製造工程をほとんど変更することなく、既存の量産工場をそのまま活用することによって性能的に差別化を行うことができる。
W/L=5 µm/0.25 µmn-channel

Drain Current Id (mA)

Nanograting
3PlanarVg-Vth=1 V

2p-channel
Vg-Vth=0.6 V

1

Vg-Vth=-1 V

Nano-grating MOSFET

Vg-Vth=-0.6 V

0Vg-Vth=0.2 V

Vg-Vth=-0.2 V0
Drain Voltage Vds (V)-1-212

Drain current Id- drain voltage Vg characteristics ofnanograting and conventional planar MOSFETs.

Si Substrate

W/L=5 µm/0.08 µmY’X300NanPlanarograting200

1000-0.2

Vds=0.05 V
W/L=10 µm/10 µm
Room temperature

YNanograting(a)

80

X-X’

40

高Qインダクタ

高性能TFT

オンチップ伝送線路

誘電体基板損失極小

擬似単結晶ポリシリコン

誘電体基板高効率

ROUT

CS

Dickson Charge Pump回路

VOUT

2015

TFT:W=210[μm]105

MOS:W=50[μm]00CMOS 0.35umテクノロジによる試作で電力変換効率式を実証

100

200

1

TFT:η
MOS:η
TFT:Vout
MOS:Vout

300

W [μm]
チャネル幅（μｍ)

ANT高効率差動入力型整流回路

G

VRF+ Rectifiers G0CC400

CS

G

Dickson charge pump回路の電力変換効率の比較において，基板容量の削減によるTFTの優位性を実証．

94μm

G

絶縁体基板上のRF受動素子内部クロック生成回路（発振回路）の開発

f C=953MHz 65% @ -11dBm
Cc=Cs=10pF
RL=324kΩ

5040C

電源電圧発振回路

送信回路

0メモリ回路プリアンブル(2 0 0H z)
f DCO

FCCSD

レジスタ

DCOf

内部発振信号

EVC NMOS[3]001020内 部 ク ロ ッ ク 周 波 数 [H z]
周 波 数 誤 差 [% ]分周器040217207

204+ 8 .5+ 3.5+2

内部クロック-15-10-5RF Input Power P IN (dBm)30357+ 7 8 .5

測定結果（200Hz）[m s]

2001990-0 .5許容範囲

分周器

ディジタル制御クロック生成回路の構成

・ 電源電圧変動およびTFT特性バラツキに耐性を有し，広い周波数範囲をカバーするデジタル制御発振回路を設計．
・電源電圧変動1.5～2.5Vに対して，周波数変動誤差を-4.4%～+4.7%に抑制．
・10％の特性バラツキにおいてもクロック生成．

差動入力型高効率電源回路の変換効率実測結果

差動入力方式を考案し，高い電力変換効率を実証．

GCMOS 0.18umテクノロジで試作

08DCO

スイッチ
制御回路

1011内 部 クロ ック

f DCO 42022f DCO 2

IVC CMOS[4]01Wn
Wn+不揮発性1

プリアンブルSVC CMOS[5]302電源／受信回路

制御回路

Diff. CMOS
W/L=2.7µm/0.18µm(This study)

60 fRC=953MHz

-20

VDC
143μm

CC
VRF-

ガラス・プラスチック基板一体型アンテナ

DN

70(c)

SEM and TEM images of the fabricated nanograting MOSFET. (a) top view
SEM image of a nanograting MOSFET; (b) cross-sectional TEM image of thenanograting MOSFETs along the channel width direction; (c) cross-sectional
TEM image of the nanograting MOSFETs along the channel length direction.

Threshold voltage change and Gm degradation vs. stress time for n- and pMOSFETs
with the nanograting channel structure and conventional planer structure.

Power Conversion Efficiency
PCE (%)

DN-1

V DC2
出力電圧（Ｖ）
V OUT [V]D2

電力変換効率（%）η [%]Vinsinωint

D1

MOSFET-20[段]

ANT+10 nm(b)80

構成段数： TFT-14[段]Height：35 nm

50 nm

高効率電源回路（整流回路）の開発

TFTの有用性（電源回路の例）

25Si

Si (100)

Vds=0.05 V
W/L=10 µm/10 µm
Room temperature

00.30.8
1.30.2
1.2-0.30.7
Overdrive voltage (V)Overdrive voltage (V)Carrier effective mobility characteristics of the nanograting channel
MOSFETs and conventional planar ones.

Vin=0.7[V], ROUT=1[MΩ],Cin=1[pF], Cs=0.111[fF/μm 2], Cj0=0.906[fF/μm 2],
Cjsw=0.297[fF/μm 2], VT=0.51[V], β*=0.925×10-4[A/V2],L=1[μm]SiON 2 nm

Gate
Height：35 nm

pitch：140 nm

CWレーザ結晶化法による高性能TFTを，ガラス等の誘電体基板上で低損失（高Q値）のインダクタンスや容量，伝送線路と集積化し，コストイフェクティブな高性能RF集積回路を実現する。さらに，必要な場所にのみ必要な薄膜を形成し，必要な薄膜形成・改質処理も必要な部分のみに適応する新しい概念である「領域選択プロセッシング」技術により，更なる低コスト化を目指す。

IOUT

Y-Y’

Curvature radius=18 nm

Planar

5.高性能TFTデバイスを用いたコストイフェクティブ
RF集積回路の研究

CinX’

電圧[V]

4

Current
Source120
Hole Effective Mobility µeff (cm2/V-s)

Electron Effective Mobility µeff (cm2/V-s)

400

Gate

30μm
CMOS 0.35umテクノロジで試作したクロック生成回路

6.TFTアクティブマトリクス人工腎臓の研究
腎機能の電解質調整・酸塩基平衡機能の実現

薄膜トランジスタによるアクティブマトリクス・アレイを用いた電界駆動型マイクロイオンチャネルチップの研究を行っている。これによりTFTアクティブマトリクス・イオンチャネル型人工腎臓（Nephron Chip）開発につなげる。
L1

R1(a)

L2

θ

L1） Poly-Si TFTアクティブマトリクス・イオン
チャネルチップの試作とイオン測定系構築

L52 mm(b)

(c)

30 μm

30 μm

30 μm

L3

R2

L2－+

人工透析のインテリジェント化
人工腎臓の携帯化

腎臓

Poly-Si TFTアクティブマトリクス・イオンチャネルチップ(ネフロンチップ）－

伊藤（隆）・小谷研究室

排泄

赤血球
白血球

30 μm
(c)

30 μm
(d)

Na+
K+

血液

R3ろ過
血液ろ過

Cl-

Na+

K+K+Na+Na+K+

Cl-

マイクロ
チャネル層

再吸収

再吸収

浄化された
血液電極層

排泄

100 µm

L4
30 μm+

→体外排出

スタック化

(b)

Ca2+(a)－ドレイン4) アルブミンなどの有用タンパク質の分離輸送技術の確立L310 μm+イオン・コレクタ3) イオンの2次元分離技術の確立

L4Photograph of a fabricated microchannel chip.

→体内再吸収ソース2）イオンの2次元輸送技術の確立

R430 μm

Manipulation of micro particles byasymmetric electrodes pair.

薄膜トランジスタ層

3 cm

Mask design of 1st prototype for the Nephron chip.

http://www.sse.ecei.tohoku.ac.jp/