第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析

目次Page1. はじめに・・・

4

2. デバイスサマリー

・・・

5

3. 解析まとめ・・・

64-1. 実装基板外観観察・・・

74-2. パッケージ外観観察・・・

84-3. パッケージX線観察・・・

95-1. 上段チップ・・・

105-2. 中段チップ

・・・

115-3. 下段チップ・・・

126-1. 各層観察

・・・

146-2. Logic部 M1 Layer 観察・・・

196-3. Logic部 Gate Layer 観察・・・

226-4-1. MOS Transistor

・・・

256-4-2. Bipolar Transistor

・・・

276-4-3. Diode・・・

286-4-4. 抵抗素子

・・・

296-4-5. 容量素子

・・・

316-4-6. 断面解析対象素子

・・・

324. 製品外観観察

5. チップ外観観察

6. 下段チップ 平面解析

6-4. 搭載素子調査

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7. 下段チップ 断面構造解析
7-1. Logic部 断面SEM観察・・・

337-2. Nch LDMOS 断面SEM観察・・・

377-3. Pch LDMOS 断面SEM観察・・・

457-4. Bipolar Transistor 断面SEM観察・・・

547-5. SOI構造 断面SEM観察

・・・

61

7-6. 多重トレンチ構造形成の断面工程フロー(推定)

・・・

64

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1. はじめに
トヨタ第4世代プリウス(ZVW51)のBMS (Battery Management System) 基板に搭載されている
デンソー製車載用バッテリ監視IC「SF410」は、QFPパッケージ内に3チップがスタックされている。

下段チップはマルチプレクサ機能・ADC機能・セルバランス機能を備え、中段チップはディジーチェーン用通信機能・電源機能・バイアス回路機能・メモリ機能を備えている。
下段チップと中段チップは、チップ間にワイヤーボンディングが行われており、電気的に接続している。上段チップは電気的には接続されておらず、用途不明である。
日経テクノロジーOnline(2015.10.14)によると、第4世代プリウス(ZVW51)では207.2V/56セルのLi電池を使用している。BMS基板には3個のICが搭載されており、IC1個当たりで18～19セルの電圧を監視しており、80V程度の高耐圧プロセスを使用していると考えられる。ただし、 IC1個としては最大20セルの電圧の監視が可能である。
本レポートでは下段チップの構造的特徴を明らかにすることを目的とした。

バッテリ監視IC

Fig. 1-1 トヨタ第4世代プリウス(ZVW51) BMS基板

Fig. 1-2 パッケージ

下段チップ
上段チップ

中段チップチップマーキング(下段チップ)

チップマーキング(中段チップ)Fig. 1-3 3チップのスタック

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2. デバイスサマリー
Table 2-1 デバイスサマリー
品種
メーカー
型番
パッケージサイズ
パッケージタイプ
パッケージマーキング

上段チップ
チップマーキング
チップサイズ
推定機能

バッテリ監視IC
株式会社デンソー
SF410
16.0mm X 16.0mm = 256.0mm2
QFP 100
SF410
10S0298
DG

RNS D5
1.46mm×1.46mm＝2.13mm2
不明

中段チップ
チップマーキング

MZ566
230 D

チップサイズ5.23mm×4.81mm＝25.16mm2
ディジーチェーン用通信機能、電源機能、バイアス回路機能、メモリ機能

推定機能
下段チップ
チップマーキング
チップサイズプロセス
推定機能

MZ567 D
7.67mm×7.68mm＝58.91mm2
2Poly-3Metal 0.50μm BCDMOS SOI
マルチプレクサ機能、ADC機能、セルバランス機能

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3. 解析まとめ【製品】
解析製品はバッテリ監視IC「SF410」内に搭載されている3チップのうちの下段チップであり、マルチプレクサ機能・ADC機能・セルバランス機能を備えている。チップサイズは7.67mm×7.68mmで、2Poly-3Metal 0.50μm BCDMOS SOI プロセスで製造されている。

【プロセスの特徴 1 - 貼り合わせSOIウェハー】
厚さ14.8μmのSOI層が、1.1μm厚のBOX層の上に設けられたSOIウェハーを採用し、隣合うSOI層のデバイス領域はBOX層まで到達するトレンチ(幅3.0μm)によって完全に絶縁分離されている。
この素子分離技術は、SOI層に幅が狭く深いトレンチを形成し、トレンチの側壁を酸化し、トレンチにPoly-Siを充填し、CMPで平坦化する技術により構成される。
上記のように、幅が狭く深いトレンチによってデバイス領域が絶縁分離されたSOI構造を用いることによって、主に(1)~(3)に示す3つの効果が得られると考えられる。
(1) デバイス間が完全に絶縁分離されていることにより、寄生効果の発生を防止している。
(2) 狭いトレンチで絶縁分離することにより、チップの高集積化を実現している。
(3) 分離領域にPN接合がないため高温でのPN接合のリーク電流を抑制することができ、 ECU内の高温環境においてもラッチアップの発生しない安定動作が可能となる。

【プロセスの特徴 2 - BCDMOS (Bipolar, CMOS and LDMOS) プロセス】
BCDMOS (Bipolar, CMOS and LDMOS) プロセスを使用することにより、アプリケーションに最適なデバイス構成を可能にしている。本チップでは、ESD保護素子に使用されているBipolar Transistorと、高耐圧のLDMOSと、CMOSベースのデジタル回路が、1チップ内に集積されている。
本チップは3層配線のプロセスを採用することで、複数のLDMOSを並列に接続しており、ON抵抗の低減を図っていると考えられる。

【プロセスの特徴 3 - オプションプロセス】
M2配線とM1配線との層間には薄膜抵抗が形成されており、回路の抵抗値を高精度に調整するため搭載されていると考えられる。薄膜抵抗とM2配線は補助配線層を介して接続されている。
また、チップのアナログ領域において、M3配線とM2配線を用いて部分的にMIMキャパシタが構成されており、アナログ回路のサンプリングに使用されていると考えらえれる。

Table 3-1 解析結果まとめ
解析項目

解析結果

プロセス

・2Poly-3Metal 0.50μm BCDMOS SOI・ウェハー：貼り合わせSOIウェハー
・隣り合うSOI層のデバイス領域は多重トレンチ構造により絶縁分離されている。
・SOI層厚さ：14.8μm, BOX層厚さ：1.1μm, トレンチ幅：3.0μm (上端での仕上がり幅)
・支持基板はダイパッドを介して、チップ裏面からGND電位に接続している。

配線材料

M3 - M1

・・・Ti反射防止膜 / Al配線 / Tiバリア膜

ビア / コンタクト材料

M3 – M2 ～ M2 – M1
コンタクト

・・・ Al・・・ Al

表面保護膜

SiN / SiO2 二層構造

素子分離構造LOCOS構造 (深さ:0.46μm)

トランジスタ構造・Logic部の最小ゲート長 ： 1.00μm(NMOS), 1.50μm(PMOS)
・ゲート酸化膜の膜厚： 30nm (Logic部とLDMOSで膜厚は同等)
・サリサイドゲートプロセスは適用されていない。
・Poly-Siを熱酸化して、ゲート端部をオフセットさせている。

オプションプロセス

・円形のLDMOSが形成されている。
・バイポーラトランジスタが形成され、ESD保護素子として使用されている。
・抵抗素子 ： M2配線とM1配線との層間に形成された薄膜抵抗と、拡散抵抗を搭載。
・容量素子 ： M3配線とM2配線で構成されたMIMキャパシタと、2Poly構成のPIPキャパシタを搭載。

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5 of 64第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析4. 製品外観観察
4-1. 実装基板外観観察■ BMS基板上にバッテリ監視ICが3つ実装されている。

バッテリ監視IC

Fig. 4-1-1 BMS基板 (Top)

Fig. 4-1-2 BMS基板 (Bottom)

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4. 製品外観観察
4-2. パッケージ外観観察

1Pin
16.0mm

16.0mm

14.2mm

14.2mmFig. 4-2-1 パッケージ (Top)

Pin数：100

Fig. 4-2-2 パッケージ (Bottom)
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4. 製品外観観察
4-3. パッケージX線観察

1Pin■ QFPパッケージ内に3チップがスタックされている。
■ 下段チップは、チップ裏面がGND電位と接続している。
■ 中段チップSi基板とGND電位との接続は確認できない。
■ 上段チップは他との接続が無く、フローティングになっている。(機能不明)
GND

上段チップ

中段チップ

下段チップ(解析対象)

Fig. 4-3-1 パッケージX線写真

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5. チップ外観観察5-1. 上段チップ■ 上段チップサイズ ： 1.46mm×1.46mm＝2.13mm2■ 上段チップは他との接続が無く、フローティングになっている。(機能不明)

1.46 mm

1.46mmFig. 5-1-1 上段チップ (Top Metal Layer)

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0.10mmPage

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5. チップ外観観察5-2. 中段チップ

1Pin■ 中段チップサイズ ： 5.23mm×4.81mm＝25.16mm2■ 推定機能 ： ディジーチェーン用通信機能、電源機能、バイアス回路機能、メモリ機能

5.23mm

4.81mmFig. 5-2-1 中段チップ (Top Metal Layer)

0.50mmFig. 5-2-2 チップマーキング
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5. チップ外観観察5-3. 下段チップ

1Pin■ 下段チップサイズ ： 7.67mm×7.68mm＝58.91mm2■ 推定機能 ： マルチプレクサ機能、ADC機能、セルバランス機能

7.67mm

7.68mmFig. 5-3-1 下段チップ (Top Metal Layer)

0.50mmFig. 5-3-2 チップマーキング
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390μm

チップ側面

Fig. 5-3-3 チップ厚

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100μm

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6. 下段チップ 平面解析
6-1. 各層観察

1Pin

Fig. 6-1-1 下段チップ (Top Metal Layer)

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0.50mmPage 13 of 64

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1PinFig. 6-1-4 下段チップ (Gate Layer)

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0.50mmPage 14 of 64

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1PinFig. 6-1-5 下段チップ (Diffusion Layer)

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0.50mmPage 15 of 64

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6. 下段チップ 平面解析
6-2. Logic部 M1 Layer 観察

Logicエリア

Fig. 6-2-2

Fig. 6-2-1 Logic部観察箇所 (M1 Layer)

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0.50mmPage 16 of 64

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Fig. 6-2-3

Fig. 6-2-2 Logic部平面SEM像 (M1 Layer)

50μm

Fig.6-2-41-4Fig.

Fig. 6-2-3 Logic部平面SEM像 (M1 Layer)

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1.0μm

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第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析■ Logic部におけるM1の最小配線ピッチ ： 1.20μm (L=0.56μm, S=0.64μm)■ M1の配線ピッチより、0.50μmプロセス相当と推定。

0.56μm 0.64μm

Fig. 6-2-4 Logic部 最小配線ピッチ (M1 Layer)

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0.50μmPage 18 of 64

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6. 下段チップ 平面解析
6-3. Logic部 Gate Layer 観察Logicエリア

Fig. 6-3-2

Fig. 6-3-1 Logic部観察箇所 (Gate Layer)

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0.50mmPage 19 of 64

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Fig. 6-3-2

Fig. 6-3-2 Logic部平面SEM像 (Gate Layer)

NMOS

50μm

PMOS

Fig. 6-3-5
Fig. 6-3-4

Fig. 6-3-3 Logic部平面SEM像 (Gate Layer)

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10μm

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第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析■ NMOSの最小ゲートピッチ ： 4.20μm (L=1.00μm, S=3.20μm)■ PMOSの最小ゲートピッチ ： 4.20μm (L=1.50μm, S=2.70μm)

1.00μm

3.20μmNMOS

Fig. 6-3-4 ゲートピッチ (NMOS)

1.50μm1.0μm2.70μmPMOS

Fig. 6-3-5 ゲートピッチ(PMOS)

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1.0μm

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6. 下段チップ 平面解析
6-4. 搭載素子調査
6-4-1. MOS Transistor

S G D

S G D

NMOS

B

B
PMOS

Fig. 6-4-1-1 MOS Transistor (Logic部)
G

S/B

D

Diffusion Layer

Gate Layer

Fig. 6-4-1-2 HV MOS Transistor 1GD

Gate Layer

SDiffusion LayerB

Fig. 6-4-1-3 HV MOS Transistor 2
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6. 下段チップ 平面解析
6-4. 搭載素子調査
6-4-4. 抵抗素子
■ M2配線とM1配線との層間に薄膜抵抗が形成されている。(材料未評価)■ 薄膜抵抗とM2配線は補助配線層を介して接続されている。
(薄膜抵抗の酸化防止およびAl配線のヒロック防止を目的として形成されていると推定)
薄膜抵抗

M2配線
(Al)

M1配線
(Al)

Fig. 6-4-4-1 薄膜抵抗 (M2 Layer)
薄膜抵抗

補助配線層
※耐酸化性材料と推定。

M2配線の残渣Fig. 6-4-4-2 薄膜抵抗 (M2除去後)Fig. 6-4-4-3 薄膜抵抗の構造模式図 (推定)
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第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析■ 拡散抵抗が形成されている。

拡散抵抗Fig. 6-4-4-4 拡散抵抗

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7. 下段チップ 断面構造解析
7-1. Logic部 断面SEM観察

観察方向

加工箇所

Fig. 7-1-1 Logic断面加工箇所■ 貼り合わせSOIウェハーが使用されている。

Tilt 20°

SOI

BOX
Si-substrate

Fig. 7-1-2 Logic部断面SEM像
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5.0μm

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第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析■ 配線層数は3層で、配線にはTi / Al / Ti 構造を採用。
■ M2形成前にCMPによる平坦化処理を行うことで、M3配線とM2配線で構成されたMIMキャパシタの容量のばらつきを抑制していると考えられる。
Tilt 10°SiN

1.48μmPassivation

0.72μm
M3 (Ti / Al / Ti)

1.06μm
1.10μmM2では平坦性が回復していることから、M2形成前にCMPを行ったと推定。

M2 (Ti / Al / Ti) 1.10μm
1.78μmM1(Ti / Al / Ti)

0.60μmPoly-Si

SOI

Fig. 7-1-3 膜厚測定 (Passivation - M1)

1.0μm※ 各材料はSEM像のコントラストと配線構造、形状からの推定。
※ 膜厚測定値はTilt補正後の値。 補正因子=1/cos10°

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第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析■ デバイス領域内の素子分離にはLOCOSを採用。

Tilt 10°TEOS

0.60μmSiN
BPSGLOCOS

M1(Ti / Al / Ti)

0.58μm

0.46μmPoly-Si

0.70μmSOI

Fig. 7-1-4 膜厚測定 (M1 - LOCOS)

0.50μm■ サリサイドゲートプロセスは適用されていない。
■ Poly-Siを熱酸化して、ゲート端部をオフセットさせることで電界集中の緩和を図っていると考えられる。
Tilt 10°Poly-Si表面はシリサイド化されていない。
BPSG

Gate
(Poly-Si)

260nm

ゲートエッジ部がLOCOSと同様の形状であることから、Poly-Sｉを熱酸化してゲート端部をオフセットさせていると推定。

30nm

SiO2SOI

Fig. 7-1-5 Gate 拡大断面100nm※ 各材料はSEM像のコントラストと配線構造、形状からの推定。
※ 膜厚測定値はTilt補正後の値。 補正因子=1/cos10°

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Table 7-1-1 主要部分の膜厚 / 寸法測定結果

測定誤差±5%測定箇所

膜厚 (μm)Line / Space (μm)

Die390－

Passivation (SiN / SiO2)

1.48 / 0.72－

M31.06－

M3 ~ M2 層間絶縁膜

1.10－

M2

1.10－

M2 ~ M1 層間絶縁膜

1.78－

M1

0.60

0.56 / 0.64

M1 ~ SOI 層間絶縁膜

0.58－

ゲート電極

0.26

LOCOS深さ

0.46(NMOS) 1.00 / 3.20(PMOS) 1.50 / 2.70－※ 各材料はSEM像のコントラストと配線構造、形状からの推定。
※ 膜厚測定値はTilt補正後の値。 補正因子=1/cos10°※ Line / Spaceの値は平面観察による測定値。

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7. 下段チップ 断面構造解析
7-3. Pch LDMOS 断面SEM観察

Fig. 7-3-1 Pch LDMOS 断面加工箇所

GD S/B

加工箇所
観察方向

加工箇所
観察方向

Diffusion Layer

Gate Layer

Fig. 7-3-2 Pch LDMOS 断面加工箇所

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GD

S/B

Gate
Layer

加工箇所
N+ P+P+P+ N+Diffusion
Layer

Fig. 7-3-3 Pch LDMOS 平面光学像
Tilt 20°

Fig. 7-3-4 Pch LDMOS 断面SEM像

10μm
Tilt 20°

Fig. 7-3-5 Pch LDMOS 断面SEM像 (顕在化処理後) 10μm
※注入層は推定LTEC CORPORATION

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S/B

D

Tilt 20°10μm

Gate (Poly-Si)
トレンチ分離(内部はThermal SiO2とPoly-Si)

Poly-Si
SiO2

Fig. 7-3-6 Pch LDMOSの構造模式図

LTEC CORPORATION※注入層は推定Page 31 of 64

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S/B

D

Tilt 20°

10μm
Tilt 20°
M2
M1

N
P

N-

SOI

BOX
Si-substrate

5.0μm

Fig. 7-3-7 Pch LDMOS ソース領域断面Tilt 20°

M2
M1

N

P

N-SOI

BOX
Si-substrate

5.0μm※注入層は推定

Fig. 7-3-8 Pch LDMOS ソース領域断面 (顕在化処理後)LTEC CORPORATION

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PN

5.0μm

Tilt 20°

M1

Gate (Poly-Si)
LOCOS

P+N+P

N-

1.0μm

Fig. 7-3-9 Pch LDMOS ソース領域拡大断面

M1

N+

Tilt 20°Gate (Poly-Si)

P+LOCOS

P

N-

1.0μm

※注入層は推定

Fig. 7-3-10 Pch LDMOS ソース領域拡大断面 (顕在化処理後)LTEC CORPORATION

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S/B

D

Tilt 20°

10μm
Tilt 20°

P

N-SOI

BOX
Si-substrate

5.0μm

Fig. 7-3-11 Pch LDMOS ドレイン領域断面

Tilt 20°

PN-SOIBOX
Si-substrate

5.0μm※注入層は推定

Fig. 7-3-12 Pch LDMOS ドレイン領域断面 (顕在化処理後)LTEC CORPORATION

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P
N
5.0μm

Tilt 20°

M1 (Al)

LOCOS

P+

P

1.0μm

Fig. 7-3-13 Pch LDMOS ドレイン領域拡大断面

Tilt 20°

M1 (Al)

LOCOS

P+

P

1.0μm

※注入層は推定

Fig. 7-3-14 Pch LDMOS ドレイン領域拡大断面 (顕在化処理後)LTEC CORPORATION

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第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析■ ゲート酸化膜の膜厚はLogic部と同等。

M1Gate (Poly-Si)
LOCOS

P+N+P

N-1.0μm

Fig. 7-3-15 Pch LDMOS ソース領域拡大断面
Tilt 10°BPSG

Gate(Poly-Si)

260nm
SiO230nm

SOI
100nm

Fig. 7-3-16 Pch LDMOS Gate 拡大断面

※ 各材料はSEM像のコントラストと配線構造、形状からの推定。
※ 膜厚測定値はTilt補正後の値。 補正因子=1/cos10°

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第4世代プリウス(ZVW51) BMS基板搭載バッテリ監視ICの構造解析■ Logic部のMOSと、Nch LDMOSと、Pch LDMOSとで、ゲート酸化膜の膜厚に違いは見られない。 (いずれも30nm)

Tilt 10°

Tilt 10°

Tilt 10°

260nm

260nm

260nm

30nm

30nm

30nm

100nm
Pch LDMOS

100nm
Nch LDMOS

100nm
Logic部のMOS

Fig. 7-3-17 ゲート酸化膜の膜厚比較

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7. 下段チップ 断面構造解析
7-4. Bipolar Transistor 断面SEM観察

Fig. 7-4-1 Bipolar Transistor 断面加工箇所

加工箇所

加工箇所
CB
C

観察方向

観察方向

EA
E
B
CDiffusion Layer

Gate Layer

Fig. 7-4-2 Bipolar Transistor 断面加工箇所

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AE

B

C
Gate
Layer

加工箇所
P+

N+P+N+Diffusion
Layer

Fig. 7-4-3 Bipolar Tr. 平面光学像
Tilt 20°

Fig. 7-4-4 Bipolar Tr. 断面SEM像

10μm
Tilt 20°

Fig. 7-4-5 Bipolar Tr. 断面SEM像 (顕在化処理後) 10μm
※注入層は推定LTEC CORPORATION

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7. 下段チップ 断面構造解析
7-6. 多重トレンチ構造形成の断面工程フロー(推定)トレンチエッチ後

Thermal SiO2

トレンチエッチ後のSOI表面の位置

熱酸化後

Poly-Si

Poly-Siデポ後

ボイド

CMP後

トレンチ分離(内部はThermal SiO2とPoly-Si)

Poly-Si

Thermal SiO2

熱酸化後LTEC CORPORATION

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