Microsemi社SiC PowerMOSFEt構造解析

Microsemi
APT80SM120B

【目 次】

頁
デバイスサマリー（表１）（エグゼクティブサマリー）…………..

3

解析結果まとめ ………………………………………………

4

表2: パッケージ構造概要 …………………………..

5

表3: デバイス構造: SiC MOSFET…………………………..

6

表4: デバイス構造： レイヤー材料・膜厚 ………………….

7

パッケージ外観解析……………………………………………

8

外観・X線観察 ………………………………………………...

9

SiC MOSFET解析 ……………………………………………

10

平面観察 ……………………………………………………..

11

チップコーナー及び周辺メタル配線 …………………………

12-20

平面構造解析（SEM） ………………………………………..

21

チップコーナー及び周辺ガードリング構成 …………………..

22-24

トランジスタセルアレイ ………………………………………..

25-28

断面構造解析（SEM） ………………………………………..

29

チップ膜厚 ……………………............................................

30

トランジスタセルアレイ：ゲート及びソース・Pwell拡散………

31-36

チップ周辺、チップ端構成 …………………………………….

37-38

パッケージ解析………………………………………………….

39

4-1

パッケージ解析による構造解析……………..……………….

40-50

4-2

EDX材料分析 …………………………………………………

51-73

1
1-1

2

2-1
3
3-1

3-2

3-3

4

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1. デバイスサマリー

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表１： デバイスサマリー
品種SiC MOSFET Discrete

メーカー

Microsemi

型番

APT80SM120B

パッケージ

TO-247

パッケージマーキング

APT80SM120B B00007137 1620 DS5F05SM12

チップ構成

トランジスタ ：SiC MOSFET

チップサイズ5.60mm x 5.60mm = 31.36mm2

SiC MOSFET
チップ製造プロセス

SiCウェハ、プレーナ型ゲート、デュアルレイヤメタルプロセス
プロセス技術の特徴: 加工寸法 4.0um レベルデザインルール

SiC MOSFET
メタル配線

チップ上面 ： Padメタル（M2）：5.3um ソースメタル（M1）：3.0μm
チップ裏面 ： NiSi/Ti

特徴・デバイス構造と推定された基本プロセスフロー（CREE CMF1012D、C2M0080120Dなど）との比較から、第1世代のSiCMOSFET技術であることがと思えられます。
・総単位面積当たりオン抵抗(RonxA)T=1254mΩｘmm2
・（1）最大動作電圧を1200Vにより、Nエピ層の厚さ は〜12umである。
（2）トランジスタのソース - ソース間ピッチが11.1um）。
★ＣＲＥＥ第1世代ＳｉＣＭＯＳＦＥＴでは(RonxA)T=1518mΩｘmm2
ＣＲＥＥ第３世代では、(RonxA)T=503mΩｘmm2である。
・チャネル長はソース（N+）及びPウエル拡散のセルフアライン形成を行っているものと考えられる。
・ダブルメタル層は、パッケージ密度を最大化にするためにソースパッドとゲートパッドに使用されています。⇒アクティブ領域上のゲートパッド。

応用

PVインバータ、コンバータ
産業用モータドライブ
H/EVパワートレイン及びEV充電器
スマートグリッドの送信及び配給

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1.1. 解析結果まとめ
チップ外観

パッケージ外観
SourceDrain
Gate
TO-247 パッケージ

Alワイヤ接続状態のSiCチップ

・SiCウェハ
・プレーナ型ゲート、デュアルレイヤメタルプロセス
・チップ上面 ： Padメタル（M2）：5.3um、ソースメタル（M1）：3.0μm
・チップ裏面 ： NiSi/Ti

断面構造解析

Source電極（コンタクト）Gaten+p+Gaten+nピッチ P=11.1um

SiC MOSFET素子部の 断面SEM像

EDX分析（裏面電極）

SiC MOSFET 裏面電極部のEDX分析結果

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表 2: 実装パッケージ構造概要

Alワイヤー①

モールド樹脂

③

SiC基板
ダイパッド

②

表 6: 実装パッケージ
プロパティ
パッケージ

TO-247 .

最大動作温度Tjmax＝１75℃ （Datasheet）

半導体チップ（MOS） ①

SiC

パッケージダイパッド ②

Sn/NiめっきCuダイパッド

ダイアタッチ ③

Pb, Sn(Pb-Sn-Ag系はんだ)

熱マネジメント

ジャンクション - ケース熱抵抗 max Rthj,c=0.27ºC/W(Datasheet)
主熱流路は、SiC活性領域（上面）から、N-エピ層、SiC
基板とダイアタッチを通ってパッケージダイパッドまで。

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2. パッケージ外観解析
2-1.外観・X線観察

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2.パッケージ外観解析
2-1. 外観・X線観察

SourceSource

Drain

Drain
Gate
Gate
Fig.2-1-3 X線像（平面）
Fig.2-1-1 パッケージ外観（表面）

Gate
Drain

Fig.2-1-4 X線像（側面）Drain
SourceSourceFig.2-1-2 パッケージ外観（裏面）Gate

Source300μm

Fig. 2-1-5 パッケージ断面観察ポイント
Alワイヤー
モールド樹脂3010μm

SiC基板

Gate
ダイパッド

2000μmFig. 2-1-6 パッケージ断面 OM像
Alワイヤー

モールド樹脂300μm
ダイアタッチ材

SiC基板

Fig.2-1-8 Alワイヤ
ダイパッド

Fig. 2-1-7 チップ部拡大 断面OM像

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3. SiC MOSFET解析
3-1.平面観察

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3.SiC MOSFET解析
3-1. 平面観察

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5.60 mm x5.60 mm = 31.36 mm2

5.60mmSourceSource5.60mmSourceGate

Fig. 3-1-1 チップ全体写真（ポリイミド保護膜除去）

M2レイアウトM1レイアウト（赤）M2-M1接続箇所（黒）Gate Polyレイアウト

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Top Metal ・ パッシベーション膜付き（ポリイミド保護膜除去）

Fig. 3-1-3

Fig. 3-1-4

Fig. 3-1-3

Fig. 3-1-6
Fig. 3-1-5

Fig. 3-1-3

Fig. 3-1-7

Fig. 3-1-3

Fig. 3-1-2 チップ全体写真（Top Meatal）

Fig. 3-1-3 チップコーナー部（Top Meatal）

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Top Metal ・ パッシベーション膜付き（ポリイミド保護膜除去）

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Gate電極メタルPad（M1）

Source電極メタル（M1）Source電極メタル（M2）

Fig. 3-1-4 Source電極部・Gate電極メタルPad端部（Top Meatal）

1116μm1116μmAｌワイヤ

Gate電極メタル（M2）

Fig. 3-1-5 Gate電極パッド部（Top Meatal）

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Top Metal ・ パッシベーション膜付き（ポリイミド保護膜除去）

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Gate Poly

Fig. 3-1-12 Gate電極コンタクト端部（Meatal除去）
Gate Poly

Fig. 3-1-13 Gate電極コンタクト端部（Meatal除去）

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3. SiC MOSFET解析
3-2. 平面構造解析（SEM）

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3.SiC MOSFET解析
3-2. 平面構造解析（SEM）

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SiC基板（Gate Poly ・層間絶縁膜除去）

Scribe lane

Scribe lane

曲率r=370μm

P型拡散ガードリング
素子領域155μm
184μm

Fig. 3-2-1 チップコーナー部 平面SEM像

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3.SiC MOSFET解析
3-2. 平面構造解析（SEM）

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SiC基板（Gate Poly ・層間絶縁膜除去）

Fig. 3-2-2 チップ外周部 平面SEM像

P型拡散ガードリングパターン
19本

Fig. 3-2-3 素子部 平面SEM像

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3.SiC MOSFET解析
3-2. 平面構造解析（SEM）

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SiC基板（Gate Poly ・層間絶縁膜除去）

1.7um
np+2.5um

Fig. 3-2-4 ガードリング部 平面SEM像

2.5um
p+n0.7um

Fig. 3-2-5 ガードリング部 平面SEM像

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3.SiC MOSFET解析
3-2. 平面構造解析（SEM）

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Gate Poly

Gate Poly

Gate Poly

Gate Poly

Gate Poly

Fig. 3-2-6 素子部 平面SEM像（ゲートポリシリコン）

Gate Poly

Px=11.1μm

Gate Poly

Gate Poly

Gate Poly Layer

Fig. 3-2-7 素子部 平面SEM像（ゲートポリシリコン）

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3.SiC MOSFET解析
3-2. 平面構造解析（SEM）

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n+p+n+n+p+p+Source
Gate

Gate
p+n+n+p+n+ppn+pp+nDepth, Xn+Drain

Fig. 3-2-10 プレーナSiC MOSFETの模式的な透視図

ゲート酸化膜除去で基板が露出

n＋n＋n＋

N

p+p+

SourceSourceゲート
領域

n＋Nn＋p+Source
ゲート
領域

Fig. 3-2-11 素子部 平面SEM像

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3. SiC MOSFET解析
3-3. 断面構造解析（SEM）

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3.SiC MOSFET解析
3-3. 断面構造解析（SEM）

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SiC Chip
380μm

40μm
Rawデータ150%拡大

Fig. 3-3-1 チップ膜厚断面SEM像

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3.SiC MOSFET解析
3-3. 断面構造解析（SEM）

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SEM
Gate電極部

SEM
Source電極素子部

SEM
チップ端部

Fig. 3-3-2 断面観察箇所のチップOM像

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3.SiC MOSFET解析
3-3. 断面構造解析（SEM）

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素子部

Gate Bond Pad電極（M2）
Source電極（M1）Fig. 3-3-3 素子部 断面SEM像

Source Bond Pad電極（M2）

Source電極（M1）Fig. 3-3-4 素子部 断面SEM像

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3.SiC MOSFET解析
3-3. 断面構造解析（SEM）

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素子部

N- epi層

12um

N++ 基板

Fig. 3-3-5 素子部 断面SEM像

Source電極（コンタクト）N+Gate Poly

N+p+ P N+

Gate Poly

N+Gateピッチ P = 11.1um
N-Fig. 3-3-6 素子部 断面SEM像※注入層は推定LTEC CORPORATION

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3.SiC MOSFET解析
3-3. 断面構造解析（SEM）

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Gate電極部

Gate Pad電極

チップを劈開した時に発生したクラック

Source電極

Tilt10°観察
Fig. 3-3-11 Gate電極端部 断面SEM像

Gate Pad電極（M2）Gate電極Pad（M1）Gate Poly
Gate電極コンタクト

Fig. 3-3-12 Source電極コンタクト 断面SEM像

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3.SiC MOSFET解析
3-3. 断面構造解析（SEM）

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チップ端部（Scribe lane ・ ガードリング）
素子領域

ガードリング

チップ端

Fig. 3-3-13 チップ端部 断面SEM像

SiN/SiO2/SiO2

Scribe lane

P（ガードリング）19.8μm
酸化膜エッチングによる基板削れ。

Fig. 3-3-14 チップ端部 断面SEM像※注入層は推定LTEC CORPORATION

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4. パッケージ解析
4-1. パッケージ解析による構造解析

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4.パッケージ解析
4-1. パッケージ解析による構造解析
SourceSource

Drain

Drain

Gate

Gate
Fig. 4-1-1 パッケージ外観（表面）Fig. 4-1-3 X線像（平面）
Gate
Drain

Drain
SourceFig. 4-1-4 X線像（側面）Fig. 4-1-2 パッケージ外観（裏面）
断面箇所

Fig. 4-1-5 パッケージ断面研磨ポイント

Alワイヤー
モールド樹脂SiC基板
ダイパッド

Fig. 4-1-6 パッケージ断面 OM像

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4.パッケージ解析
4-1. パッケージ解析による構造解析

モールド樹脂Alワイヤー3010μm
SiC基板

ダイパッド

2000μmFig. 4-1-7 パッケージ断面 OM像

モールド樹脂SiC基板

Alワイヤーダイパッド

Fig. 4-1-8 パッケージ断面 OM像 ： チップ全体

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4.パッケージ解析
4-1. パッケージ解析による構造解析

SiC基板
モールド樹脂ダイアタッチの厚さ：50μm(Min)

ダイアタッチ

ダイは傾いてボンディングされている。

ダイパッド
Fig. 4-1-9 パッケージ断面 OM像 ： チップ左端部

SiC基板
モールド樹脂ダイアタッチ

ダイアタッチの厚さ：111μm(Max)ダイパッド
Fig. 4-1-10 パッケージ断面 OM像 ： チップ右端部

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4.パッケージ解析
4-1. パッケージ解析による構造解析

SiC基板

Fig. 4-1-14

ダイアタッチダイパッド

Fig. 4-1-13 パッケージ断面 SEM像：ダイアタッチ
SiC基板

裏面電極（NiSi / Ti)
合金層

ダイアタッチFig. 4-1-14 パッケージ断面 SEM像 ： 裏面電極
※裏面電極の材料はEDX分析結果からの推定

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4.パッケージ解析
4-1. パッケージ解析による構造解析

モールド樹脂Fig. 4-1-16

Fig. 4-1-17

SiC基板
チップ端部

Fig. 4-1-15 パッケージ断面 SEM像：チップ端部

モールド樹脂SiON/SiO2

SiC基板
チップ端部

Fig. 4-1-16 パッケージ断面 SEM像 ： チップ端部

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4.パッケージ解析
4-1. パッケージ解析による構造解析

Source電極

Gate電極Gate配線

断面研磨加工によって発生したクラック

Fig. 4-1-18

SiC基板

Fig. 4-1-17 パッケージ断面 SEM像：セル端部

Gate電極Poly-si

断面研磨加工によって発生したクラック

Fig. 4-1-18 パッケージ断面 SEM像：ゲート配線部

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4. パッケージ解析
4-2. EDX材料分析

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4.パッケージ解析
4-2. EDX材料分析

SiON/SiO2

Point1SiC基板

Fig. 4-2-1 EDX分析実施箇所 (Point1)

Si●Point1
分析結果：Si, O, N （パッシベーション膜）
検出元素： N, O, Si, Pt※ Pt：導通処理のPtコートによる外乱O
NPt
Fig. 4-2-2 EDX分析結果 (Point1)

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4.パッケージ解析
4-2. EDX材料分析

SiON/SiO2

Point2SiC基板

Fig. 4-2-3 EDX分析実施箇所 (Point2)

SiO●Point2
分析結果：O, Si (酸化膜)
検出元素：O, Si, Pt※ Pt：導通処理のPtコートによる外乱Pt
Fig. 4-2-4 EDX分析結果 (Point2)

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