Microsemi社 SiC MOSFET解析

Microsemi
APT80SM120B

【目 次】
1

頁
Microsemi社のSiC系MOSFET APT80SM120B
解析結果のまとめ3

1.1

SiC MOSFETチップ全体

4

1.2

チップ端部

5

1.3

デバイス構造: SiC MOSFET

6

トランジスタの模式的な断面図

22.1

チップ全体断面模式図と模式的なレイアウトパターン

7

SiC MOSFET観察

8

平面構造解析（SEM）
トランジスタの構造・プロセスの特徴（1）－（3）82.2断面構造解析（SEM）

12

2.3

チャネル長Lchを決定するためのN+およびPウェル拡散のセル
フアライン形成プロセスの詳細 (推定）13

Microsemi社のSiC系MOSFET APT80SM120B解析結果まとめ

14

表1 デバイス構造 : SiC MOSFET

14

表2 SiC MOSFET構造 ：レイヤー材料・膜厚

15

3

４

プロセスフロー
4.1

SiC MOSFETのフロントエンドウェーハプロセスフロー(推定)

16

4.2

SiC MOSFETのプロセス・シーケンス断面図

17-19

5.1

N－エピ層不純物濃度解析

20

5.2

デバイス構造と電気特性解析 ：ON抵抗

21

5.3

デバイス構造と電気特性解析:ブレークダウン電圧

226

関連文献目録237

関連特許目録23

5

LTEC CORPORATION

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APT80SM120B

１． Microsemi社のSiC系MOSFET APT80SM120B
解析結果のまとめMicrosemi社の1200Ｖ、80A 「APT80SM120B」 単体SiC MOSFETの構造解析結果に基づき、・製造プロセスフローを決定する。
・フォト/マスキングのプロセス工程数を見積もる。
・トランジスタの重要な特徴を調査する。
注目する結果1. SiC MOSFETは最大動作電圧Vdss = 1200V、単位面積あたりのオン抵抗は
RONxA =1076mΩ・mm2 （トランジスタ活性領域面積）である。
2. 他のメーカーのSiC MOSFETと比較して（下記の表）、このトランジスタは第1世代のSiCデバイスと同等であると考えられる。
3. SiC MOSFETは、ドレイン破壊電圧BVdss≈1500Vを実現するために、厚さ12μmとドーピング濃度は約 4x1015at/cm3 のN-エピ（ドリフト領域）層で製造されている。
4. 裏面メタル工程までの前半プロセスには、13枚のフォト/マスクが使用されると推定される。
5. 充填密度を最大にするために、二重金属層プロセスが使用される。
トランジスタアレイSourceではMetal-1が使用され、ボンディングワイヤパッドとしてMetal-2が使用されている。ゲートパッドはアクティブ領域上に形成されている。
6. MOSFETチャネルは、自己整合的（セルフアライン）に形成される。
プロセスはハードマスクで構成され、チャネル長（Lch≒0.4um）はSidewall Spacer法で決定されると推定。
7. 製造品質は、（1）コンタクト・ゲートのアライメント精度および（2）Gate PolyのILDカバ
レッジに関してあまり良くなく、障壁メタル層の破損が観察される。

プロセス
半導体 Transistor
世代

Vdss
[V]

RON
[mΩ]

有効
RONxA
mΩ・mm2Intrinsic
RONxA
mΩ・mm2

Maker

Part no.

ROHM
ROHM
STMicroCREECREE
WOLFSPEED(CREE)MICROSEMI

SCH2080KE
BSM180D12P3C007
SCT30N120
CMF10120D
C2M0080120D

第２
第３
第１
第1
第２

SiC
SiC
SiC
SiC
SiC

MOSFET
MOSFET
MOSFET
MOSFET
MOSFET

1200
1200
1200
1200
1200

80
50
80
160
80

1031
667
1149
1518
820

811
522
889
1210
501

C3M0075120K

第3

SiC

MOSFET

1200

75

503

346

APT80SM120B-

SiC

MOSFET

1200

40

1254

1076

LTEC CORPORATION

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1.1 SiC MOSFETチップ全体

5.60 mm x5.60 mm = 31.36 mm2

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Fig. 1-1 チップ全体像

SiC Chip
380μm

Fig. 1-2 チップ断面像

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1.2 チップ端部

Guard Rings
ソース電極メタル

チップ端

ゲート配線

Scribe Lane

トランジスタアレー

ＳｉＣ

ゲート配線

ゲートポリ

Ｐ

ＦＯＸ：フィールド酸化物

ＳｉＣ

Fig. 1-3 チップ端部断面SEM像

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1.3 デバイス構造: SiC MOSFET
トランジスタの模式的な断面図

Fig.1-4: SiC MOSFETセルアレイ
Stripe形状Planer型トランジスタ

Fig.1-5: SiC MOSFET断面SEM像

(a)

(b)

Fig.1-6: (a) SiC MOSFETセル (b) SiC MOSFETアレイ構造の全体模式図

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1.3 デバイス構造: SiC MOSFET
チップ全体断面模式図と模式的なレイアウトパターン

Source Bond Pad

チップ端Gate Bond Pad
Passivation(a)

ダブルメタル層は、パッケージ密度を最大化にするためにソースパッドとゲートパッドに使用されている。⇒アクティブ領域上のゲートパッド。

(b)

N+: ソースN+拡散
P: P-well拡散
P+: P+拡散
GP: ゲートポリシリコン
CO: コンタクト開口

Fig.１-7： SiC MOSFET構成(a) チップ全体断面模式図(b) 模式的なレイアウトパターン図

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2. SiC MOSFET観察
2-1. 平面構造解析（SEM）
トランジスタの構造・プロセスの特徴 (1)Source電極（コンタクト）

Gate Poly

Gate Poly

p+
n＋

(a)
n-

ゲート
領域

ゲート
領域

n＋
領域

p+

n＋
領域

(b)

p+領域 Pitch, P=11um

Fig.2-1 素子部 平面SEM像（a）セルトランジスタの詳細（b）11μmセルピッチのトランジスタアレイの詳細

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トランジスタの構造・プロセスの特徴 (2)Barrier metal(2)

Gate Poly
PW

(2)

N+

P+

DPW

Gate Poly
N+ PW

DPW
(4), (5) NiSi

(6) Shallow junction

Fig. 2-2 素子部 断面SEM像
1) CO-to-GP（Gate PolySi）のミスアライメント。
2) Gate PolyのILDカバレッジは非対称で貧弱に見える。
3) メタルのカバレッジが良くないと、バリアメタルの破損に繋がる。
4) CO（コンタクト）サリサイド（NiSi）とバリアメタルははっきりと区別される。
5) NiSiはP +拡散上ではN +拡散領域よりも厚く形成されている。
6) Shallow junction Pwellが使用されている。
7) チャネル長Lch≒0.4um。

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トランジスタの構造・プロセスの特徴 (3)N- epi層

12um

N++ 基板

Fig. 2-3 素子部 断面SEM像

12umは、1200V以上の動作ドレイン電圧を維持するために有効な長さである。

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2.3 チャネル長Lchを決定するためのN+およびPウェル拡散のMicrosemi
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セルフアライン形成プロセスの詳細 (推定）
◆堆積サイドウォールを使用する場合

Poly/Oxideマスクデポ
PW 1フォト・エッチ
Pwell-1注入 (Vth Control)

CVD膜
このCVD層の厚さは、スペーサの幅を判定する。

CVD膜エッチバック
N+フォト
N+注入

PW2マスク
Pwell-2注入 (Deep Pwell)

熱酸化P+フォトマスク
P+注入

活性化アニール

PECVD Oxide → FOX形成
ゲート酸化成長
ポリデポ
ＧＰマスク：ゲートポリ電極形成

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3. Microsemi社のSiC系MOSFET APT80SM120B解析結果まとめ

Microsemi
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表 1: デバイス構造: SiC MOSFET
チップサイズmm x mm

5.6 x 5.6P4. Fig1-2参照

チップ面積

mm2

31.4

P4. Fig1-1参照

活性領域アレー面積

mm2

27.6

メタル配線を含んで 周辺GR（ガードリング）を除く

トランジスタ面積

mm2

26.9

メタル配線を除く

トランジスタアレー構成

1.71mm（ストライプの長さ）×5.25mmのマットが3つある。

トランジスタ周辺(不活性領域) 幅

mm

184

活性エリア端から、スクライブレーン
センターまで。フィールドISO、ガー
ドリング、シールリング及びスクライ
ブレーン幅を含む。

N- Epi 膜厚μm

12P10. Fig2-3参照

トランジスタセル構成

Stripe型

トランジスタセル基本構造（ゲート）プレーナー型P-well 深さ/幅μm

1.2/8.6

報告書17H-0275-1 P34.参照

MOSFETセル ソース・ソースピッチ

μm

11.0

P8. Fig2-1参照

MOSFET チャネル長, Lch

mm

0.4

P9. Fig2-2参照

MOSFET N+/ゲートのオーバーラップ長

mm

~0.6

Non-self-aligned

MOSFET ゲート電極幅

μm

5.2

報告書17H-0275-1 P34.参照

合計のゲート幅 Ｗ

mm

4846

オン抵抗、RON （Typ）

ｍΩ

40

データシートIntrinsic RON x A (トランジスタ面積)

mΩｘ㎜2

1076

Effective RON ｘ A (チップ面積)

mΩｘ㎜2

1256

※ このRONxAの値は、第一世代のSiCMOSFETデバイスと一致している。

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表2: SiC MOSFET構造： レイヤー材料・膜厚
層の記述

膜厚

材料

プロパティ

ウエハータイプ・構成(Bulk, Epi)

380μm
(Final)SiC

SiC N-epi/N+ Buffer/ N+ 基板
Crystal Orientation: 未評価

N－ エピ層ドリフト領域12μm

SEMのコントラストから推定
N-epi層のドーピング濃度はNd〜4ｘ1015at/cm3（Cds容量-Vds 解析から）

P-well拡散深さ

1.2μm

報告書17H-0275-1 P34.参照

N＋拡散深さ0.3μm

報告書17H-0275-1 P34.参照

ゲート電極構造・材料

570nm

Poly-Si

報告書17H-0275-1 P34. P62.参照

ゲート酸化膜

~45nm

（窒化の）
SiO2

報告書17H-0275-1 P35.参照

1.5

SiO2

報告書17H-0275-1 P38.参照

Salicide Contact

0.23μm

NixSiy報告書17H-0275-1 P35. P50. P60.参照

ソースバリアメタル

0.6μm

合金層
/TiN

報告書17H-0275-1 P35. P50. P58. P59.参照

ソースメタル（Ｍ1）

3.0 μm

Al系

ＡｌＳｉＣｕ 報告書17H-0275-1 P56.参照

ILD１ (ゲート・メタル間 )0.76μmP-SiO2

報告書17H-0275-1 P61.参照

Ｐａｄメタル（Ｍ２）5.3 μmＡｌ系

ＡｌＳｉＣｕ 報告書17H-0275-1 P55.参照

ILD２ （Ｍ１－Ｍ２）

2.1 μm

上部メタル(ソースメタル)
パシベーション膜

4 μm

SiON

報告書17H-0275-1 P47. P53.参照-

NiSi/Ti

報告書17H-0275-1 P65. P66.参照

フィールド酸化膜（ＦＯＸ）

チップ裏面メタル報告書17H-0275-1 P47. P48. P53.参照

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4. プロセスフロー
4.1 SiCMOSFETのフロントエンドウェーハプロセスフロー(推定)Microsemi
APT80SM120B

17H-0275-1のレポートに示される、(a)積層構造、(b)断面図および（ｃ）EDX材料分析に基づいて、次のデバイス製造プロセスシーケンスを推定している。 詳細なプロセスフローの抽出ではなく、正確な分析のためのデバイスの構造/層を認識することが目的である。
Microsemi社のSiC MOSFET APT80SM120B のプロセス・シーケンス(推定)
マスク
[1]
[2]

[3]

[4]
[5]

[6]

[7]

[8]

[9]

[10]

[11]

[12]

[13]

プロセス
ウエハー:
AM フォト
酸化
JFETフォトＮ注入
PolySi/Oxideマスク
PW (酸化マスク) フォト
酸化エッチング
Pwell-1注入 Al/B注入

コメント
SiC N-epi 12um, 4x1015at/cm3/N+ Buffer/ N+ 基板
アライメントマークを形成(Fiducial marks)
熱酸化
ＪＦＥＴ領域（Ｐｗｅｌｌ－Ｐｗｅｌｌ間）濃度調整
Ｎ型ドーピング ~1016at/cm3
マスキング堆積(Final ~ 2um)
PウェルとN+注入ウィンドウを規定する

CVD酸化デポ

サイドウォールスペーサ⇒このCVD膜の厚さによってチャネル長が決定

CVD酸化エッチバック
N+ フォトN+ 注入
PW2フォトPwell-2注入 Al/B注入
熱酸化
P+フォト
P+ 注入: Al 注入
Poly/Ox除去
Capping層形成
ドライブイン/アニーリング
Capping層除去
PECVD 酸化堆積FOX フォト
酸化エッチング
ゲート酸化膜PolySiデポ・ドーピング
GP (Gate Poly) フォト
PolySi エッチング
CVD 酸化堆積
CO (Contact) フォト
CO エッチング
Silicide metalスパッタ
Silicidation
Al メタルスパッタ
M1 (Metal) フォト
メタルエッチング
ILD2 CVD 酸化堆積
VIAフォトＩＬＤエッチング
Ａｌ－２スパッタM2 (Metal)フォト
メタルエッチング
パシベーション膜堆積
BW (Bonding Window) フォト
パシベーションエッチング
ウェハー裏面研磨
裏面メタルダイシング（シンギュレーション）

スペーサ～０．35um
フォトレジストマスクは周辺ガードリングをカバーする

Shallow Pwell。最終的なPWellの接合深さXjp〜0.7-0.8um。Vth制御

Deep Pwell。最終的なPWellの接合深さXjp〜1.2um。
スクリーニング酸化 ~20nm
Pwell Ｐ＋Ｐｌｕｇ
外方拡散防止のマスキング層
1400-1600℃ 不純物活性化アニール~600nmフィールド酸化膜のパターニング(FOX)
Gate Oxide: ~45nm. Nitridation à NO anneal
ゲートポリ電極パターンを規定する
ILD: ~0.8um

Ni
Anneal NixSiyMetal-1 : AlSiCu 3um/Barrier Ti

Metal-2 : AlSiCu 5.3um/Barrier Ti

PIQ/PSiN

ウェハー最終厚み380um
Ti/Ni/

Wafer processing up to back-metallization: 13 photo/masking steps•チッププロセスレベル: 13枚マスク（層）LTEC CORPORATION

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Microsemi社のAPT80SM120B SiC MOSFETのプロセス・シーケンス(推定) １

4.2 SiC MOSFETのプロセス・シーケンス断面図

チップ端
トランジスタアレー

SiCウエハーJFETフォト
Ｎ注入

Poly/Oxマスクデポ
PWフォト
Poly/Oxエッチ

Pwell1 注入

ＣＶＤデポ
サイドウォール
スペーサ形成Ｎ＋フォト
Ｎ＋注入

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Microsemi社のAPT80SM120B SiC MOSFETのプロセス・シーケンス(推定) 2

Microsemi
APT80SM120B

PW2フォトPwell2 注入

熱酸化（犠牲）

P＋フォト
P＋ 注入

ハードマスク除去
酸化膜除去
Capping層活性化アニール
PECVD Oxide
・ FOXフォトマスク
FOXエッチング
ゲート酸化成長

・PolySiデポ
ドーピング
・GPフォトエッチング

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APT80SM120B

5.1 N－エピ層不純物濃度解析

n+
p+

n+

n+

p+

p+

Source
Gate

Gate
p+

n+

n+

p+

n+

n+
p

p

p

p+

nDepth, X

n+
Drain

(a) プレーナSiC MOSFETの模式的な透視図(b) SEM 断面

MICROSEMI APT80SM120B

Apparent Doping Concentration, N[at/cm3]

1.E+18N…

1.E+17

1.E+16

1.E+15
0

1

2

3

4

5

6

7

8

9 10 11 12 13 14 15 16Space Charge Depletion Depth, Wd [um](c) 深さ方向のキャリア濃度プロファイル
SiC MOSFETのCoss-Vds解析による垂直方向（図（a)のX)においてキャリア濃度(c)。ドリフト領域N-epi層のドーピング濃度はNd〜4ｘ1015 at/cm3 と推定される。
SEM観察（図b）から、Nエピの厚さXepi〜12umであり、Pウェル接合の深さXjp〜
1.2umが抽出される。
より高いN型濃度が1-3umの深さで観測される。この事実は、電流拡散層（ＪＦＥＴ＝CSL：Current Spreading Layer）が、オン抵抗を効果的に低減するために、このデバイスに使用されていることを示していると考えられる。

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5.2 デバイス構造と電気特性解析: ON抵抗
製品： MICROSEMI社

APT80SM120B Ver02

ON RESISTANCE
ID
Drain Current (from Datasheet) @ 25℃
Drain Current (from Datasheet) @ Tc=100℃
RON ON Resistance (from Datasheet) @25℃
ON Resistance (from Datasheet) @ T=150℃
Rthjc Case-Junction Thermal Resistance (Max)Tj
Junction Temperature at Tc=100ºＣ
Chip Size X
Chip Size Y
Chip Area X・Y
Chip Active Size： 3 x 1.71 x 5.25
(RonA)T Total Effective RonA＝RON x Chip Area
(RonA)i Intrinsic RonA＝RON x Active Area

80
55
40
56
0.27
146
5.6
5.6
31.4
26.9
1254
1076

Transistor cell array
Mobility Model Parametes
Semiconductor

AAmΩ

Datasheet
Datasheet
Datasheet
Datasheet
DatasheetºC/WºCｍｍ Measured
ｍｍ Measured
mm2
mm2 Measured
mΩ・㎜２
mΩ・㎜２

オン抵抗成分は、データシートId-VdsVgs特性およびデバイス構造データの解析によって推定される。
1)RchはRonの約50％を占めています。
2)かなり厚いSiC基板のために、Rsubは約30％を占める。

Stripe
SiC

εr
ρ
dsub
μepi
Nepi
ρepi
depi

Semiconductor relative permittivity
N+ Substrate resistivity
N+ Substrate thickness (after back grinding)N-epi electron mobility
N-epi Doping Concentration ＝1/(ｑμρepi)
N-epi resistivity＝1/(q μNd)
N-epi thickness
JFET region resistivity (considered to beρＪＦＥＴ⋍ρepi/10)
Njfet JFET region doping
Ld
N-epi drift region thickness

9.6
0.08
379
944
4.0E+151.656
122.2E+16
10.8

at/cm
um

μcho
μacco
Tox
Cox
Vth
VFB
Vgs
Vds
Wj

MOSFET Channel Carrier mobility
Accumulation Surface Carrier mobility
MOSFET Channel Gate Oxide Thickness
MOSFET Gate Capacitance: Cox＝e/Tox
MOSFET Threshold Voltage (from Datasheet)
Accumulation Surface MOS Flat-Band Voltage
Applied Gate Voltage
Drain voltage at RON
P-well Depth

5545
7.7E-08
8.5
2.0
20.0
1.5
1.20

cm2/V・s Estimated
cm2/V・s Estimatednm
Measured
F/cm2
V
Id-Vg extrapolated
V
EstimatedVVum
Measured

RcoW
ρbkco
Rsh
Ls

Contact resistivity/width
Back-side Contact Resistivity
N+ Source Diffusion Sheet ResistanceSource Contact- Gate Spacing (N+ diff)5
1.00E-05
1000
1

Ω・mm
Ω・cm2
Ω/□
um

Wc
Lgate
Lch
S
a
P
Wf
Nf

Contact width
Gate Electrode Width
Gate Length
Pwell Width (Source)
Pwell-Pwell Spacing (Underneath the Gate)
Transistor Source-Source Pitch
Gate Stripe/Finger length (width) Average
Total number of Gate Stripe/fingers

4
5.2
0.34
8.6
2.5
11.1
1.71
1417

um
um
um
um
um
um
mm

dm
ρｍ
ρｍｓ

Top (Source) Metal Thickness
Top (Source) Metal Resistivity
Top (Source) Metal Sheet Resistance3
3.50E-06
11.7

um
Measured
Ω・ｃｍ Estimated
mΩ/□

φ

Lb
Wb
Nb

Bonding wire Diameter
Bonding wire Resistivity (Aluminum)
Bonding wire Resistance/mm
Source Wire Length
Bond Foot Area size
Bond Foot Area size
Number of bond wires

300
3.0E-06
0.42
3.4
0.870
0.350
6

um
Measured
Ω・ｃｍ Estimated
ｍΩ/ｍｍ
mm
mm
Measuredmm
MeasuredW

Total transistor Channel Width

4846

0.3

Rwire Bonding Wire ResistanceRm
Top (Source) Metal Lateral Spreading Resistance
Rcon Source Contact ResistanceRn+
Source N+ diffusion ResistanceRch
MOSFET Channel ResistanceRdrift N-epi Resistance
Racc+jfet Accumul+JFET region N-epi ResistanceRsub N+ Substrate Resistance
Rbco Back-side Contact Resistance
RONi Intrinsic ON resistance(RONA)i RONi x A
RON Total ON resistance

0.24
0.032
1.0
0.021
16
5
0.6
9.7
0.03
32
873
37

Ωcm Estimatedum
Measured
cm2/V・s Estimated
1/cm3 From CV
Ωcm Estimatedum
Estimated
Ωcm

Estimated

3

Measured SEM

Estimated [1] [2]
Estimated
Estimated
Mesaured
Measured
Measured
Measured
Measured
Measured
Measured
Measured

mm
mΩ
mΩ
mΩ
mΩ
mΩ
mΩ
mΩ
mΩ
mΩ
mΩ
mΩ・㎜２
mΩ
.+ 5mΩ （Pkg, etc）

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5.3 デバイス構造と電気特性解析:ブレークダウン電圧

Microsemi
APT80SM120B

Ｌｄ～10.8um
P+

N－（Ｎｄ）

Ｎ+

N－領域のドーピング濃度およびそのエピ厚（Ld）の関数としてのP/N－/N+接合耐圧電圧。Nd = 4x1015at/cm3 では、ブレークダウン電圧はBVdss〜1500V1700V

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