特集･最近のコンピュータ技術とその動向=･D･C･[d81.325.る十る81.327.る7〕:る21.3.049･774′14

コンピュータ用超LSI
Scalelntegration

LargeVerYforComputers

大矢雄一郎*

Oyα

価と超LSI化への方向づけが重要な時期にある｡ここでは,コンピュータ用高集光定一道**〟どよβ礼ざαdα∬αZ祉m言cんJ

積論理,メモリの各分野別に,超LSIへの移行期にある新開発品を取り上げ,そ早坂昭夫*

月byαgα克αd丘′0の技術的特徴を超LSI化の観点から示した｡また,超LSIの将来動向として,

伊藤清男***

J吉∂ 方iyoo

滝沢克彦****

Tbたi之αぴα

半導体集積回路は,新たな超LSIの世代を迎えようとしており,現二伏技術の評

実用化上の所要技術と研究開発中の新技術について述べる｡

Ⅲ緒

y品gcんfr∂

払f5〟ん〜ん0

言コンピュータの性能,コスト,更には信頼性に対して,半技術を,表2に示す｡3/∠m微細加工と,イオン注入を用いた導体が果たす役割が非常に大きくなってきているが,その要浅い接合形成による高性能素子特性が,高密度･高速性の中因として高集積化技術が黄も重要なファクタとなっている｡

心技術である｡
以上の半導体新技術により,回路の電力遅延積を約5pJに近年,高集積化へのテンポはますます急となr),新しくLSI低i成し,より高集積化も可能な水準にある｡

から超LSI時代への世代の交代が始まったといえる状況である｡これを機にこの論文で,カスタム論王翌,論理音昆在形高速ある｡ここでは,品種展開一設計･製作及び検査一期間短新昌メモリ,64kビットメモリ,36kビットC‑MOS(Complemen‑Semiconductor)メモリについて述べる｡

tary‑MetalOxide

カスタム論理実用化上の課題として,少量多品種化対策がのために使用した,CADプログラムと電子線描画マスクについて述べる｡

ヨカスタム論理

図2は,マスク作製及び機能テスト用磁気テープを自動設開発されたカスタム論理の例として,550ゲートのバイポ計するCADプログラム山LARCS''1)の処理フローを示したもに示す｡この論理の最大ーラモノリシック論理の外観を区=のである｡このプログラムでは,1%程度の未配線部分を｢配の特長は,遅延時間0.6nsの高速性能と,その設計,製作に線追加+の工程で人手追加修正する以外は,電源配線や終端当たってCAD(Computer

抵抗,ボンディングパッド接続なども｢モデフアイ+工程でAidedDesign)プログラムによる顧客自動設計を可能とした点にある｡

すべて自動処理される｡

この論理の主な構成及び特性を表1に示す｡回路方式は最高動作速度を実現するECL(EmitterCoupledLogic)とし,布線論王翌能力と負荷駆動の高速性からエミッタホロワ駆動回

表l路を採用している｡

マスタスライス方式,カスタム論理の主な特徴を示す｡

これらの高性能化を達成するために開発された主な半導体

顧客側での論理設計を可能としたカスタム論理の構成･特性

構

特成性

集積

規模

チップ当たり550ゲート

回路

方式

EC+(布線論理和,論理積可能)

ジ108ピン,フラット形,熱抵抗】00c/W

パケ

ッー

電源

電圧‑4.5V,‑2.0V

消費電力

3.5〜4.OW

イ云 壬般 遅延時

間0.6ns/段(軽負荷),l.2ns/段(平均負荷)種

開方式

論理国人力CAD,マスタスライス方式

品

展

注:略語説明表2

ECL(EmitterCoupledLogic)

CAD(ComputerAldedDesign)

主要半導体技術と効果

ゲート当たり5p+のECLを,550ゲートレベルで実現するための,主な半導体技術を示す｡
技
微効術
加細技

工術

高図l

カスタム論王里の外観写真

ピン数】08本のフラットパッケージ入線
速化**

日立製作所デバイス開発センタ工学博士

技

低消費電力化技術

り,550ゲートカスタム論王里の外形を示す｡】辺が約2cmである｡*

技

最小3/̀mパターンによる高密度集積加速酸化法による微細酸化月莫分離アイソレーション方式
配果術

アルミ合金による微細大電)充容量配線術

低圧エビタキシヤルとイオン;主人による浅い接合形成
内部回路信号振幅イ生滅によるイ氏電力化(電力･遅延穣一5p+)***

日立製作所デバイス開発センタ

日立製作所中央研究所工学博士****

日立製作所神奈川工場

13

848

日立評論

VOL.61No.12(柑79‑12)

｢￣￣￣l

自t琶竺+

配動

論理アドレス

置｢｢‑‑圭一‑｢王里 人I論+̲̲̲̲̲+力l

自動配￣￣￣￣｢】

線メモリ部

I
J

配線追加*

̲旦+

実アドレス
ス

タ

ファイル

配線チェ

｢lック

￣1
■llllllllll

メモリ部

l
終 端 抵 抗選択,チェック

モ

デフ

ァl

[∃

比較回路

バッファメモリ極左]

軽重司

作 製
処

1】
l

イ(電源配線など)

マスク
出 力

仮想アドレス
変換部

比較回路l

マllマスク甲チーフ

王里DCパラメータ計算

テスタ用
テープ

テスタテープ作成

注:略語説明TLB(TableBAA(Buffer†
バッファメモリ制

一亡=コ●一一亡=コ

主記憶部

外部記憶部

LookasideBu††er)

AddressArray)

御部

〉記憶部

｢￣￣￣｢

●1+S】テスター

L̲̲̲+

図3

仮想記憶方式におけるメモリ制御説明図

破線で囲まれたTLB及びBAAの部分に論理混在形高速メモリ超+Slが用いられる｡

図2

自動設計プログラム■▲+ARCSの処理フロー

実線が"+ARCS''による自動処理を示す｡国中の*印配線追加は,グラフィックシステムによる人手処理,他は大形コンピュータHITAC

M‑180処理である｡

を実現するハードウェアとして,仮想アドレス変換テーブル

TLB(Table

Lookaside

Buffer)及びBAA(Buffer

AddressArray:バッファメモリ制御テーブル)が設けられる｡これ出力されたマスク作製用テープは,電‑f･線描画装置に入ブJらのテーブルの高密度実装及び高速化のため,3,072ビットされ,品種展開用の配線マスクを描画する｡電‑￣r一線描画装置のメモリと470ゲート相当の論理回路を集積したIA(Indexを用いることにより,マスク作製期間が従来方式に比較して約Array:論理i昆在形メモリ)を開発した｡

30%に短縮され,顧客からマスク用テ【70を二受領してから,この超LSIを才采用したHITAC

M‑200Hのテーブル部は,完成品の検査を完了するまでの期間を,約1週間に短期化す

従束の標準256ビットメモリと論理ICを用いたHITACることも可能と.なった｡

180のそれと比較して,実装面積で約‑を,消費電力で約÷と田

論理混在形高速メモリ超LS13.】

システムへのインパクト

M‑なり,速度は約3倍に向上した｡
3.21司路構成と主要特性
数種類の回路構成について,半導体技術及びシステム実装

最近のコンピュータシステムでは,仮想記憶方式及びバッ技術との兼合いを含めて検討し,最も効率的な回路構成を採

ファメモリ方式の採用によr),プログラミングを容易にする用した｡その構成の概略は,図4に示すように64ワード×48とともに,コストパーフォーマンスの改善を図っている｡こビットのメモリセルアレー,コンベア回路,パリティl司路及れらの方式を実現するために,図3に示すようなメモリ制御びそれらの入出力回路と制御回路から成り立っている2)｡

C D

コンベアデータ入力

回路

(×18)

∧【D R

同H

メモリセルアレー

64ワード×48ビット

ス

(×64)

(×48)

ディジット線選択回路
書 き 込 み 回 路

注:1.括弧内は回路数を示す｡
2.略語説明

(×8)

ターDO

パリティ回

14

CDO

(×12)

(×4)

図4

路

出力回路

W巨

出力回路

(×48)
デCDO

(×8)

コンベア回

×48CA

Dl路

同H路

路

回セン

ワノドレス

入力信号動

ワード綬選択

駆

出力回路

コンベア

(×6)

論理混在形高速メモリ超+Slの回路構成

路PTY

(×2)

64ワード×48ビットのメモリセルアレーと,コンベア回路などで構成されている｡

DataCDl(Comparehput)
ADR(Addresslnput)
CA(Co山mn Address)
WE(Write Enab始)

Dl(Dat∂lnput)
CDO(Compare Data
DO(Data Oulput)
PTY(Parity)

Output)コンピュータ用超LS1849(いわゆるfolded￣Jミ
堺Tし∨′j､ご主ご〕

bitline方式)を採用した｡更に,周辺回路:アからメモりセルアレm内に結合する椎茸を最小にするため､｡′mi＼

二に,瞬時に流れるピーク電流を極力抑える回路設計を行なっている｡この電流はメモリカ【ド上で雑音き原となるので,これを抑えることはユーザ肌にとっても重要である｡

叶稲畑､頒

田

逮

C‑MOSメモリのマルチチップ実装
4kビットC‑MOSスタティックメモリを,9チップーつのパッケージ内に実装したマルチナップメモリの試作結果について述ノヾる｡
メモリチップ

5.1(1)C‑MOS3/∠m技術(HトC‑MOS)を用いた4kワード

1,000

4k50 0▼8V

甥一瓢

16k

図5

論王里i昆在形高速メモリ超+Slのチップ写真

64k3.072ビットのメモリと470ゲートの論王里回路から成り,チップ寸)去は5.9mmX5,了mmである｡

5V(∽[)臣盟K早ヘト

主な特性はメモリアクセス時間6.7ns,コンベアアクセス

7V

uヽ1●

●▼

(叫時間3.1nsである｡上司5にこの超LSIのチップニ与二真をホす｡(田チップ寸法は5.9mmX5.7mmである｡
注二黒点(ダイナミックロ(如白点(スタティック)
括弧内(学会レベル)

64kビットメモリ
最近,世界的にMOSメモリの大容量化の開発に特に拍車(功がかかった感があるが,以下日立製作所の64kビット(HM10,70,724864)について紹介する｡,74,76'78'80'82

少量サンプル入手可能時期

HM4864(性能は表3季照)の特長は,国際標準に合致する16ピン標準パッケージを使い,しかも5V単一‑｢一電源4)であり,従来の16kビットよりも低消費電力なので使いやすいことである｡また,アクセス時間も,従来の16kビットとほぼ同じ

図6MOS

MOSメモリが年RAMの高速･高集積イヒの年次推移

年高速･大容量化され,ダイナミックメモリの開発の中心が64kビットメモリとなっている二状況が見られる｡

200nsなので,メモリ装置に組み込むと性能を維持したままで実装密度を4倍に上げられることである｡16ピン化を実現するために,線幅が3/∠mの微細加工技術を使ってチッ70面積を縮小している｡また,5V単一電源化を実現するために,次の表3技術を採用している｡(1)Si(ケイ素)基板に負の電圧(一3V

ットメモリが柑kメモリと互換性があり,低消費電力化されていることを示す｡

程度)を印加できるように内蔵形基板電圧発生回路を採用している｡これによって,ユーザーがメモリカードに実装して使う場合に問題となる,メモリLSIへのTTL(TransistorTransistorLogic)人力の負のアンダシュート(‑2V程度)l

MOSメモリ

性能

HM4864(64k)

HM4716(16k)セス

時

間

200ns

max.

150.･200rlSmaX一イクル

時間

375nsmax.

320･■′375nsmax.

アクサ

新たに開発された64kビ

64kビットと16kビットの性能比妻交

リフレッシュサイクル

2｢[S･128サイクル2ms′/128サイクル350mW

460mW

に対して,メモリ動作か安定になり,また製造プロセスの変消費

電力動に対してもメモリ動作が安定になる｡(2)5Vと低電圧(従電源

電圧

5V単一

12V,±5V

ジ

16ピン

16ピン

来12V)でも高速化できるように,電圧蛸失の少ないインバ

パケッーけcAIA2AoRAS

くするために,インバータのレイアウトの工夫も行なってい

WRITE

仙NC

■■■■■■■■

ピン

配置号が小さい(〜100mV)｡したがって,いかに高S/N設計をし･加A】A2AoRASJノ川t′'β〟ll■l■(勤①⑧⑨⑯⑨】■■■■■■■■■

A7A5AIA.5A6行なうかが最大の問題となる｡このために,感度を最大にする

CAS/ン…,t■'55

ような差動形センスアンプのレイアウトの工夫,及びメモリセ

■

■ll■

■

■

■の(唾■■

Tt■rc〔A5A4A3A6l■■tCAS
Jノ仙一‑■■5S

lrJ川=12V,t■(1〔‑二5V,lナ(で=5V,NC:オープン

ル内で,読み出し時の雑音を相殺できる2交点メモリセル鉾1)
注:略語説明t･'J川=‑5V

t｢‖1(電源電圧),両所モ(書込み制御信号),両吉(Row※1)U.S.Patentmax.

WR【TEータを採用している｡更に,配線抵抗による速度‡員失を少なる｡(3)5Vと低電圧のために,メモリセルからの読み出し信max.

AddressCLock),古瓦百(Col]m[Address Clock),川′｡(Dalalnput),NC(非接続),t･'J川(電源電圧),l■J川(基板バイアス電圧),l′7べ1(グランド)

15

850

日立評論

VO+.61No.1Z(柑79一事2)

×1ビットのクロック非同期形完全スタティックメモリHM6147を用いている｡

す古甘る￣岩石丁可(2)高速･低消費電力

l0

アクセスタイム:55nsmax.

max./70ns

王o

消費電力:動作時‥‥‥…75mW/チップ

D】Lエリア○:op̲‑̲̲̲■̲̲̲̲観0

非動作時‥‥‥25mW/チッ70

0

このため,9チップモジュールの動作時/非動作時電力は,00

丁￣￣￣￣￣‑￣￣￣可○;o注:略語･略号説明｡f｡
l00】O

たかだか675InW/225mWである｡

Dルエリア(3)単一5V電源,入出力T2Lコンパチブルである｡
5.2010DIL(Dua事inJJne)

メモリモジュールの構成

L仁旦夕̲旦ヱ̲9̲旦劇【L記4kワード×1ビットのチップを9個ビット方向に並べて,4kワード×9ビットのメモリモジュールを構成して●＋･5V,◎GRDいる(図7)｡このメモリモジュールは,図8に示すように二

図8

つのDIP(DualInline

ルl個が,Dlレ(ッケージ2個分の領土或に実装可能な寸法,ピン配置となってPackage)の領域にそのまま入るようモジューいることを示す｡に,電源,グランドピンの配置が決められてし‑る｡
5.3

9チップモジュールとD=̲パッケージの互換性

メモリモジュールの製造･検査
メモリモジュールの製造,検査のi充れは次に述べるとおりである｡最終工程でハンダバンプ(電極の役割をする｡)を付は解決される｡

けたメモリウェーハは,外観検査,プローブ検査を終えた後,6.2チップに切断される｡九つのチップをサブストレートのペデ(1)バイポーラメモリスタル上に載せてリフロ､炉を通し両者を接続し最終検査を現在,4kビットメモリがトップ製品となっているが,16kビ行なう｡
田ットまで高集積化の可能性がある｡消費電力の点で,MOSとの競争が今後の課題である｡

メモリ

超LSlの将来動向

この論文で紹介したように,論理を同一チップ内に混在さ論理超LSl

6.1

メモリ超LSl

せて,システムとしての高速性,高密度性をねらうのが今後(1)バイポーラ論理の重要な行き方である｡

IBM社がEシリーズで,1,400ゲ【ト超LSIを使用したこ(2)MOとに刺激されて,1,500〜2,000ゲートレベルの超LSIが当面

Sメモリ

高集積化技術の中心となるものであり,今後,256kビットの目標となる｡

へと集積度が向上されてゆく可能性があるが,同時に歩留ま

論理超LSIの場合,ピン数及び消費電力上の制限から,たり向上のための欠陥ビ､ソト救済技術,及びα線によるソフトとえ高集積化技術が上がっても,ユーザーニーズにつながらウェアエラー対策としてのECC(Errorない場合もあF)得る｡

内蔵方式など,従来の回岸各技術,微細加工技術とは異なった実装コスト及び実装遅延時間低減のため,セラミック基板

CorrectingCode)メモリシステムとしての技術が必要となるであろう｡

上にLSIチップを実装するマルチチップ実装も,今後の有力結な手段と考えられる｡しかし,この方法は生産数量が少ないl】と反ってコスト高を招くおそれがある点,注意を要する｡(1)サブナノ秒クラスの550ゲート論理,及び論理を内蔵し(2)MOた3,072ビットの超高速バイポーラメモリ(アクセスタイム7

S論理

高集積化は,MOSメモリ分野の微細加工技術を吸収して,

言M‑200Hのコns)を実現し,超大形コンピュータ,HITACバイポーラに比べ数〜十倍を実現できる可能性かあるが,バストパーフォーマンスIhJ̲Lに大いに貢献した｡

イポーラと同様ピン処理問題の解決が鍵となる｡しかし,消(2)国際標準に合致する5V単一一電源方式64kビットメモリを費電力の点では,C‑MOSの利用などによr),ほとんど問題実現し,更に.マルチナップ方式36kビットC‑MOSスタティ
ックメモリを開発し,メモリの超LSI化への道を開いた｡

以上の半導体は,超LSIとはいうものの,現在その扉を押し開いて,超LSIの領〕或に入ったばかりの二状況にあることはDJl

DlいAo

Dl7

D‡8

いうまでもない｡今後とも研∴究開発に,いっそう努力したい｡

参考文献■l■■■●IAllMO

Mli汚M7

一●‑●1)池本:マスタスライス方式LSIのレイアウトアートワ【クシM8

ステム(LARCS),情報処理学会電了･装置設計技術研究会資■■■■‑■

好巨

■■‑

■■

■l

科,第2回

(1979‑9)2)A.Hotta
DOo

DOl

DO7

DO呂

注:略語説明A(Add｢ess),CS(ChipIEEEISSCC

22,98〜99(Feb.1979)

9チップモジュールの構成

向に配置Lた,マルチチップメモリの構成を示す｡

16

Simone3)R.R.De
Seleot),WE(書込み制御信号),M(MemoryChip)

4kワードのチップを9個ビット方

Memoryal∴Bipolar

Computers,Digest4)K･Itoh
図7etofet

Dynamic(Sep.1978)

etDigestal∴FET

TecllれicalPapers
al.:A

N‑MOS

LSIChips
offor

TechnicalPapers

RAMs,IEEEISSCC

22,154(Feb.1979)

Single5V,65ns,16pin,16K
RAM,ESSCIRC78,Digest,103

bit