8ch-5Gsps-Digitizer
BBTX-112

機器詳細仕様2019 年 4 月 16 日 1.0.1 版㈱Bee Beans Technologies

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版数

FPGA
Version

日付

内容
初版

2019 年 3 月 7 日

1.0.0

FPGA Version 15100601 より派生

19030402
1.0.1「8ch-5Gsps-Digitizer 機器詳細仕様 2.0.2 版」より派生

2019 年 4 月 16 日

画像を 8ch 版に差し替え
測定消費電流を反映目次
1.

概要 ........................................................................................................................................ 1

2.

入出力仕様 ............................................................................................................................. 1
2.1. 電源コネクタ ....................................................................................................................... 3
2.2. Ethernet コネクタ .............................................................................................................. 3
2.3. Main LED ........................................................................................................................ 3
2.4. Fast-NIM 入力コネクタ ..................................................................................................... 4
2.5. Fast-NIM 出力コネクタ ..................................................................................................... 4
2.6. アナログ入力コネクタ ......................................................................................................... 5
2.7. ディップスイッチ（SW1） ...................................................................................................... 6
2.8. Ethernet LED .................................................................................................................. 6
2.9. Status LED ...................................................................................................................... 73.

主な仕様 ................................................................................................................................. 84.

ブロック図 ................................................................................................................................ 94.1. 入力アンプ（ADA4927-2YCPZ） ...................................................................................... 10
4.2. DRS4 .............................................................................................................................. 10
4.3. DAC（LTC2634CMSE-LZ12） ........................................................................................ 10
4.4. ADC（AD9637BCPZ-40） ................................................................................................ 11
4.5. DAC Control（FPGA 内部） ............................................................................................ 11
4.6. ADC Control（FPGA 内部） ............................................................................................ 114.7. DRS Control（FPGA 内部） ............................................................................................ 124.8. Trigger Detect（FPGA 内部） .......................................................................................... 124.9. Memory（FPGA 内部） .................................................................................................... 124.10. SiTCP（FPGA 内部） ....................................................................................................... 13
4.11. RBCP Registers（FPGA 内部） ....................................................................................... 13
4.12. NIM-OUT 制御（FPGA 内部） ........................................................................................ 13
4.13. PHY（LAN8810i） ........................................................................................................... 13

5.

SiTCP(TCP)データ ............................................................................................................... 14
5.1. TCP データフォーマット .................................................................................................... 156.

RBCP（UDP）アクセス ........................................................................................................... 16
6.1. Version Register (0x0～0x3) ......................................................................................... 176.2. Primary Command Register (0x4) ............................................................................... 176.3. Secondly Command Register (0x5) .............................................................................. 18
6.4. Board Status Register (0x6) ......................................................................................... 18
6.5. Sampling Status Register (0x7) ................................................................................... 19

6.6. ADC Minimum Monitor Register (0x8～0x9) .............................................................. 19
6.7. ADC Average Monitor Register (0xA～0xB) ................................................................ 19
6.8. ADC Maximum Monitor Register (0xC～0xD) ............................................................ 19
6.9. Trigger Select Register (0x10) ...................................................................................... 20
6.10. Trigger Delay Register (0x11) ....................................................................................... 20
6.11. ADC Trigger Vth Register (0x12～0x13) ..................................................................... 20
6.12. Sampling Condition Register (0x14) ............................................................................ 21
6.13. DRS4 Config Register (0x20) ........................................................................................ 21
6.14. DRS4 Write Shift Register (0x21) ................................................................................ 21
6.15. DRS4 Write Config Register (0x22) ............................................................................. 21
6.16. ADC Delay Adjust Register (0x23) ............................................................................... 21
6.17. DRS4 VROFS DAC Register (0x24～0x25) ..................................................................... 22
6.18. DRS4 VBIAS DAC Register (0x28～0x29)...................................................................... 22
6.19. DRS4 VOOFS DAC Register (0x2C～0x2D) ................................................................... 22
6.20. EEPROM (0x80～0xFF)................................................................................................ 23
6.21. ADC Internal Register (0x4000～0x5FFF) .................................................................. 23

1. 概要8ch-5Gsps-Digitizer（以下本基板）は、SMB コネクタより入力された 8 チャネルのアナログ信号を高速でアナログ・リング・メモリに書き込みます。トリガ条件が成立するとアナログメモリの書き込みを停止して、書き込んだデータを読み出しながら A/D 変換し、その結果を SiTCP で送出する機能を有する基板です。アナログメモリへの書き込み速度は 1Gsps,2Gsps,3.33Gsps,5Gsps が選択可能です。

2. 入出力仕様
本基板のコネクタ、スイッチ、LED を以下の表 2-1、図 2-1 および図 2-2 に示します。
表 2-1
名称

8ch 5Gsps Digitizer 入出力仕様
仕様

説明

2mm ピンコネクタ（赤）+3.3V±5%2mm ピンコネクタ（黒）GND 入力2mm ピンコネクタ（青）-3.3V±5%

Ethernet コネクタ

RJ45 コネクタ

1000BASE-T / 100BASE-TX / 10BASE-T

Main LED

3 段 LED（赤、黄、緑）

状態表示用

Fast-NIM 入力コネクタ

2 段 LEMO コネクタ

2ch トリガ入力

Fast-NIM 出力コネクタ

2 段 LEMO コネクタ

2ch 汎用出力

アナログ入力コネクタ

SMB コネクタ

8ch のアナログ入力

ディップスイッチ（SW1）

CHS-04TB

初期設定

Ethernet LED

SML-310MT

PHY モニタ用 4 個

Status LED

SML-310MT

DRS4 状態モニタ用

電源コネクタ1

Ch0 入力
Ch1 入力Status LED

Ch2 入力上からDRS4(U1) PLL Lock

Ch6 入力DRS4(U5) PLL Lock

Ch7 入力Trigger Detect
TCP Data Transmit

ディップスイッチ (左が ON)

Ethernet LED

上からスイッチ番号 1 , 2 , 3 , 4

右から Duplex , 1000BASE-T , 100BASE-TX , 10BASE-T

図 2-1 基板上の入出力の配置
Main LED-3.3V 電源

GND

上から RESET/ Force Default , TCP , RUN/Link+3.3V 電源ry

Ethernet コネクタ

Trigger-0 入力

NIMOUT-0 出力

Trigger-1 入力

NIMOUT-1 出力

図 2-2 基板端の入出力配置

2

2.1.

電源コネクタ

本装置の電源入力です。赤、黒、青の 2mm ピン用の JK-2 コネクタに+3.3V±5%と-3.3V±5%を入力してください。本基板には保護回路が内蔵されていないため、過電流保護付の電源を用いてください。
また、突入電流による定格以上の電圧が印加されることを防止するため、電源を印加したままでのコ
ネクタの抜き差しは行わないでください。
表 2-2 電源コネクタ仕様
項目

2.2.

値

コネクタ形状2mm ピン（勘合長 10mm）コネクタ

コネクタ品番

JK-2(マックエイト)相当品

コネクタ定格電流

5A ※JK-2(マックエイト)適用時コネクタ（赤）端子電圧+3.3V±5%コネクタ（黒）端子電圧0V（基準電位）コネクタ（青）端子電圧-3.3V±5%

Ethernet コネクタ

Ethernet コネクタは、RJ45 コネクタで 1000BASE-T,100BASE-TX,10BASE-T に対応していま
す。

2.3.

Main LED

Main LED は、赤、黄、緑の 3 段 LED です。基板の動作状態を示します。各 LED の意味を表 2-3に示します。
表 2-3 Main LED の意味
色
赤
黄

緑

状態

値

点灯

リセット中または、half duplex Link

点滅（250ms 周期）

Force Default（表 5-1 参照）

点灯

TCP セッション確立

点灯

Ethernet Link Up

点滅（2 秒未満）

Transmit/receive activity

点滅（2 秒周期）

Ethernet Link Down

3

2.4.

Fast-NIM 入力コネクタ

Fast-NIM 入力コネクタは、アナログメモリの書き込みを停止して、書き込んだアナログ値を読み出すタイミングを指定するトリガ入力です。2 段 LEMO コネクタの上段が Trigger-0 で下段が Trigger-1です。
トリガタイミングは、論理 0(+5V～-0.3V)から論理 1（-0.5V～-4V）への遷移時点となります。ただし、トリガタイミングは、入力後 156.25MHz のクロックでサンプリングされるため、約 6.4ns のジッタを持ち、約 150ns 程度の遅延を持ちます。Fast-NIM 入力コネクタの仕様を表 2-4 に示します。
表 2-4 Fast-NIM 入力コネクタ仕様
項目

値
LEMO コネクタ

コネクタ形状2.5.

NIM-CAMAC-CD/N 549

コネクタ品番EPY.00.250.NTN(LEMO)相当品

入力電圧範囲-4V～+5V

論理 1 入力範囲-4V～-0.5V

論理 0 入力範囲-0.3V～+5V

入力インピーダンス50Ω

バイアス電圧約 0V

Fast-NIM 出力コネクタ

Fast-NIM 出力コネクタは、Fast-NIM レベルの汎用出力です。2 段 LEMO コネクタの上段がNIMOUT-0 で下段が NIMOUT-1 です。Fast-NIM 出力コネクタの仕様を表 2-4 に示します。
表 2-5 Fast-NIM 出力コネクタ仕様
項目
コネクタ形状値
LEMO コネクタ
NIM-CAMAC-CD/N 549

コネクタ品番EPY.00.250.NTN(LEMO)相当品

NIMOUT-0

トリガ検出時に 102.4ns 論理 1 を出力

NIMOUT-1

アナログメモリ動作中に論理 1 を出力

論理 1 出力電流12.8mA～22mA（負荷 50Ω時）

論理 0 出力電流0～1.2mA（負荷 50Ω時）

4アナログ入力コネクタ

2.6.

アナログ入力コネクタは、8ch のアナログ入力です。入力されたそれぞれの信号はアンプで増幅された後、アナログメモリ（DRS4）でサンプルされます。
入力アンプは 50Ωの信号源に対して調整されています。すなわち、50Ωを入力コネクタに接続すると出力は約 0V になります（この時、入力端子から 1.4mA(typ)のバイアス電流が流れ、入力端子電圧は 68mV(typ)となります）。50Ω終端時換算ゲインは 3.9 倍、50Ω終端時換算入力範囲は±125mV（±128mV(typ)）です。
出力同相電圧は 0.96～1.14V であり、DRS4 の入力電圧範囲が 0.1V～1.5V なので、差動出力の範囲は±0.72 V 程度となります。従って入力電圧範囲は-108mV～265mV となります。50Ω出力の信号源の場合、50Ω終端時の電圧が±180mV で振幅 250mV（p-p）以下が DRS4 最大レンジとなります。
表 2-6 アナログ入力コネクタ仕様
項目値

コネクタ形状SMB コネクタ

コネクタ品番

SB50-9021(アルミック)相当品

入力インピーダンス

約 50Ω(52Ω)

入力解放時入力端子電圧

約 138mV

入力解放時出力電圧（DRS4 入力電圧）

約 268mV

入力バイアス電流（50Ω短絡時）

約-1.4mA

電圧入力ゲイン

約 3.8 倍（50Ω信号源での換算は約 3.9 倍）-63 mV～+198 mV（出力±500mV(typ)）

入力電圧範囲-108mV～+265mV（DRS4 最大レンジ）

アンプ同相出力電圧

約 1V

アンプ差動出力電圧±500mV（VROFS = 1.55V 時の制限値）

51.8Ω

Vx×1.91Vx
出力電圧68±11mV

138±15mV

1.05±0.09V

図 2-3 入力等価回路
5Vx×1.91

2.7.

ディップスイッチ（SW1）

ディップスイッチは、本基板の動作を設定します。設定は電源投入前に行うことを前提としているため、電源投入後に設定を変更しても反映されない場合があるのでご注意ください。ディップスイッチの用途を表 2-7 に示します。スイッチは OFF に設定すると論理 0、ON に設定すると論理 1 として扱われます。
表 2-7 ディップスイッチの用途
スイッチ番号

意味1

OFF：通常 ON：Force Default

2

OFF：通常 ON：ADC 自動設定 OFF※

3

4

EEPROM 読み出しページ設定
3：OFF / 4：OFF で page0 , 3：ON / 4：OFF で page1
3：OFF / 4：ON で page2 , 3：ON / 4：ON で page3※後述 4.11 および 6.20 参照※ADC のレジスタの初期化機能を停止します ADC のフォーマットの設定は RBCP で行います。

2.8.

Ethernet LED

Ethernet LED は、PHY の状態を表示するチェック用の LED です。通常は、この LED を確認する
必要はありません。リンクスピード、デュプレックスの状態を表示します。 PHY は、LAN8810 でLED_MODE=11B です。表 2-8 に LED の意味を示します。
表 2-8 Ethernet LED の意味
LED 番号
D21

D22

D23

D24

意味
On

Link operates at full duplex

Off

Link operates at half duplex

On

1000BASE-T link

Blinking
On
Blinking
On
Blinking

Transmit/receive activity
100BASE-TX link
Transmit/receive activity
10BASE-T link
Transmit/receive activity

6

2.9.

Status LED

Status LED は、基板の状態をチェックするための LED です。通常は、この LED を確認する必要はありません。各 LED の意味を表 2-9 に示します。
表 2-9 Status LED の意味
LED 番号意味

D17

DRS4（U1）の PLL がロックすると点灯

D18

未使用

D19

Trigger 信号の状態（点灯で条件成立）

D20

TCP データ送出時に点灯

7

3. 主な仕様
本基板の主要な仕様を表 3-1 に示します。
表 3-1 8ch-5Gsps-Digitizer 仕様
項目
基板サイズ

入力アンプ

アナログメモリ

ADC

仕様
130mm×90mm×1.6mm
アンプ

ADA4927（ANALOG DEVICES）

アンプ DC ゲイン

約 3.82 倍 (V/V)

入力電圧範囲-108 mV～+265 mV (DRS4 標準フルスケール)

遮断周波数>300MHz

アンプ差動出力±500mV（VROFS = 1.55V 時の制限値）

アンプ同相出力

約 1V

アナログメモリ

DRS4(PSI)

サンプリング時間

1ns、1/2ns、1/3ns、1/5ns

メモリ数1024 cell/ch

入力電圧範囲

0.1V～1.5V

差動電圧範囲

1.05V - VROFS ～ 2.05V - VROFS

VROFS 電圧

1.6V(最大) 1.55V（標準）出力差動電圧±1V （VOOFS=1.3V）

出力電圧範囲

0.8V～1.8V

出力同相電圧VOOFS（標準 1.3V）

サンプリング周期

32ns

分解能

12bit

差動電圧範囲

±1V
Offset Binary Output Mode

コーディング

FPGA

電源

ヒューズ

Twos Complement Mode

XC6SLX100-2FGG676

シリーズ

Spartan-6LX シリーズ

Slice

15,822

FlipFlop

126,576

Memory4,824kbit+3.3V±5% 1.1A(typ)-3.3V±5%0.3A(typ)+3.3V 側ヒューズ 定格電流 5A-3.3V 側ヒューズ 定格電流 5A
8

4. ブロック図
本基板は、SMB コネクタから入力された信号をアンプで約 3.9 倍に増幅するとともに差動信号に変換し、アナログメモリに入力します。アナログメモリ（DRS4）は 1Gsps～5Gsps のレートでメモリ（コンデンサ）にアナログ信号をサンプリングします。トリガ信号が検出されるとアナログメモリの書き込みを停止し、約 31Msps のレートで書き込んだデータを AD 変換します。変換したデータは SiTCP で計算機に転送します。ブロック図を図 4-1 に示します。

XC6SLX100-2FGG676
DRS4(Domino Ring Sampler)
電圧ゲイン3.9倍 入力アンプ

amplifierDomino Wave Circuit

BIAS
R-OFS
O-OFS

DAC

1024 Cell Analog memory

12bit ADC

amplifier1024 Cell Analog memory

12bit ADC

amplifier1024 Cell Analog memory

12bit ADCDAC Control

RBCP Registers

ADAD9637BCPZ-40

ADAD9637BCPZ-40
amplifier1024 Cell Analog memory

amplifier1024 Cell Analog memory

12bit ADC

12bit ADC

amplifier1024 Cell Analog memory

12bit ADC

amplifier1024 Cell Analog memory

12bit ADC

1024 Cell Analog memory

12bit ADC

AD9637BCPZ-40

ADC Control

ADAD9637BCPZ-40

ADAD9637BCPZ-40
amplifier

DRS Control

Ｍｅｍｏｒｙ1024Word×16ch

SiTCP

PHY

RJ45

Fast-NIM出力1NIM-OUT制御
Fast-NIM出力0Fast-NIM入力1
Trigger Detect
Fast-NIM入力0

図 4-1 8ch-5Gsps-Digitizer・ブロック図

9

4.1.

入力アンプ（ADA4927-2YCPZ）

入力アンプは、不平衡入力をアナログメモリ（DRS4）に入力するために同相電圧約 1V の平衡に変換します。入力アンプは、50Ω信号源の 50Ω終端時換算で 3.9 倍の電圧ゲインとなっています。DC
出力インピーダンス 50Ωの信号源に対してオフセットなしで増幅できます。図 4-2 にオフセットを最小限にする信号源の回路を示します。
トランスペアレントモードでは DRS4 の入力範囲は 0.8V~1.5V となります。50Ω信号源の 50Ω終端
時換算では、約±100mV に相当します。
APD,PMT等の高インピーダンス信号
50Ω

50Ω

低インピーダンス信号源

図 4-2 高インピーダンス信号源と低インピーダンス信号源のインピーダンスマッチング

4.2.

DRS4

DRS4（Domino Ring Sampler 4）は 8ch のアナログメモリです。1ch あたり 1024 のメモリ Cell（コンデンサ）からなり、高速でメモリに入力電圧をチャージし、トリガで書き込みを停止して、AD 変換するために低速で書き込んだ値を読み出します。書き込み信号は Domino Wave Circuit で生成され、最速 5Gsps で入力信号がサンプリングできます。入力電圧は DRS4 の入力スイッチ FET の性能上 0.1V
～1.5V の範囲となります(出力同相電圧が 1.14V の時、差動電圧範囲では±0.72V)。また、Cell に書き込まれた電圧は、マイナス側を VROFS に接続してプラス側の電圧をアンプで読み出します。この時0.5mV 以内の線形性が得られる電圧範囲は 1.05V～2.05V となります。
また、出力スイッチ FET の性能上 VROFS は 1.6V 以下である必要があります。従って、入力の差動
電圧範囲は、VROFS=1.6V の時、差動入力範囲は-0.55V～+0.45V で、VROFS=1.33V の時、差動入力
範囲は-0.28V～+0.72V になります。VROFS の標準電圧は 1.55V で差動入力範囲は±0.5V になります。
読み出しアンプに入力された 1.05V～2.05V は、レベルシフトと 0.985 倍されて 0.8V～1.8V でプラス側に出力されます。マイナス側は、（2・VOOFS - プラス側に出力）であり、VOOFS が 1.3V の時に差動電圧が±1V の最大範囲となります。VOOFS を変えることで差動電圧が 0V となる位置を変更できますが、マイナス側の電圧レンジも 0.8V～1.8V であるため、差動電圧範囲は小さくなります。

4.3.

DAC（LTC2634CMSE-LZ12）DAC は、DRS4 の VROFS, VOOFS, VBIAS を設定するために使用します。VROFS=1.55V, VOOFS=1.3V,
VBIAS =0.7V が標準電圧になります。この時の DRS の入力範囲が±0.5V、50Ω信号源の 50Ω終端
時換算で±128mV (typ)が入力範囲となり、この時の ADC への出力は±1.0V となります。
10

4.4.

ADC（AD9637BCPZ-40）

ADC は、DRS4 から出力されるアナログ信号を 31.25MSPS で 12bit のデジタル信号に変換します。
ADC 内部レジスタは、RBCP を用いて読み出しや書き込みができます。
ディップスイッチの 2 番が OFF であれば、FPGA 起動時にソフトウェアリセットをした後、ADC 内部
レジスタのアドレス 0x14 にコーディング・フォーマットを設定します。
コーディング・フォーマットは、offset binary , twos complement のいずれかが設定でき、初期値はEEPROM に保存することができます。ディップスイッチの 2 番が OFF であれば、ADC 内部レジスタのコーディング・フォーマットに応じて TCP への出力フォーマットを変更しますが、ディップスイッチの 2
番が ON の場合は、FPGA 内部レジスタにコーディング・フォーマットに応じた設定をして下さい。
TCP への出力データは 16bit です。コーディング・フォーマットに応じた設定であれば、offset binaryの場合は 0x0000～0x0FFF となり、twos complement の場合は 0xF800～0x07FF となります。これにより、いずれの設定でも 16bit 符号付き（twos complement）として扱えます。

4.5.

DAC Control（FPGA 内部）

DAC Control は、DAC の出力値を設定するための回路です。FPGA 起動時に EEPROM から読み出した初期値を設定する機能と RBCP アクセスで FPGA 内のレジスタに書き込んだ値を DAC に設定する機能があります。設定電圧は、16bit の設定値を N とすると以下の式となります。なお、DAC の分解能は 12bit であり、約 0.6mV 程度の分解能となります（16bit 中の下位 4bit は無視されます）。

Vout = 38NμV

4.6.

ADC Control（FPGA 内部）

ADC Control は、ADC の内部レジスタを設定する機能と ADC からのデジタル信号を受信してFPGA 内部の Memory ブロックにデータを送る機能を有します。
ADC の内部レジスタを設定する機能では、初期化機能と RBCP で設定する機能がありますが、ディップスイッチの 2 番が ON の場合、初期化機能は停止します。
ADC からのデジタル信号を受信する回路は、ADC がシリアライズして送出する AD 変換後のデー
タをパラレルデータに変換します。パラレルデータに変換されたデータは FPGA 内部のメモリに送られ
ます。

11

4.7.

DRS Control（FPGA 内部）

DRS Control は、DRS4 の各信号を制御し、データのサンプリング指示やサンプリングデータの読み出しを指示します。動作は、RBCP からの設定情報と TRG Detect ブロックからトリガ信号で決定されます。DRS4 の状態は、standby、setup、sampling、readout の 4 状態です。standby は、DSR は
最低消費電流となるように、すべての動作を停止します。standby の状態でのみサンプリング周波数を変更できます。なお、standby から PLL をロックまでには最低でも 160ms 程度必要です。standbyから setup に遷移する時に、DRS4 の Config Register, Write Shift Register, Write Config
Register を設定します。setup では、DRS4 の Domino Wave Circuit を動作させて、PLL をロックさせます。PLL がロックしたかは RBCP のレジスタや Status LED で確認できます。sampling はアナロ
グ入力をサンプリングする状態です。この状態になるためには PLL がロック状態でかつ ADC からのデータを書き込む FPGA 内部のメモリブロックにデータがないことが必要です。この状態に移行して2048 サンプリング以上してから TRG Detect ブロックからのトリガ信号を受け付けると readout 状態に遷移します。readout 状態では ADC からのデータを FPGA 内部のメモリブロックに書き込みます。書
き込みが終了すると setup または standby 状態に遷移します。この時、どちらに遷移するかは RBCPのレジスタ設定によります。

4.8.

Trigger Detect（FPGA 内部）

Trigger Detect は、二つの NIM と 8ch の ADC からの入力の何れか一つをトリガのソースに設定できます。NIM 入力の場合は、-0.3V～5V が論理 0 で-4V～-0.5V が論理 1 です。ADC の場合は
RBCP で設定する Vth 以下であれば論理 0,Vth より大きければ論理 1 となります。ADC の場合は、論理反転できます。いずれの場合も論理 0 が 102.4ns 以上継続した後に論理 1 を検出するとトリガ成立とみなします。トリガが成立すると RBCP で設定したクロック数（0～255×6.4ns）待ち合わせた後に
DRS Control ブロックにトリガを通知します。ADC をトリガに設定すると DRS control ブロックは
sampling 状態の時に DRS4 を Enable Transparent Mode に設定します。ADC からの信号は NIM
入力に比べて 111 クロック程度（約 710ns）遅延しています。

4.9.

Memory（FPGA 内部）

DRS4 から読み出され、ADC で変換された 12bit のデータを 16bit に変換した後、1ch あたり 16bit
×1024 ワードのメモリに格納します。このデータは、TCP セッションが確立していれば、TCP データとして読み出され、TCP セッションが確立していなければ破棄されます。16bit への変換は符号拡張が指定されていれば符号拡張して 16bit に変換し、符号拡張が指定されていなければ上位 4bit を 0 にして 16bit に変換します。ディップスイッチの 2 番が OFF の場合は、ADC が twos complement に設定されると自動的に符号拡張が指定されます。ON の場合は RBCP のレジスタで指定します。

12

4.10. SiTCP（FPGA 内部）
SiTCP は、TCP によるストリーム転送と UDP 上の RBCP によるメモリマップドアクセスのサービスを提供します。キャプチャデータは TCP で、設定情報や状態監視は UDP 上の RBCP で行います。

4.11. RBCP Registers（FPGA 内部）
RBCP で設定される値や、初期値を保存する EEPROM を制御します。また、ADC の内部レジスタ
や DAC の設定値をアクセスするために RBCP のメモリ空間をデコードします。0x10～0x2F が初期値
を EEPROM に保存できます。0x10～0x2F の値は基板の基礎データでありよく理解した上で変更してください。（出荷時に適切な値に設定しています）
なお、0x10～0x2F の初期値の値は 0x80+(0x20×Page)～0x9F+(0x20×Page)となります。Page
はディップスイッチの 3 番 4 番で指定する値となります。

4.12. NIM-OUT 制御（FPGA 内部）
NIM-OUT 制御は、トリガの状態や DRS4 の状態を NIM コネクタから出力します。

4.13. PHY（LAN8810i）
Ethernet の 10BASE-T,100BASE-TX,1000BASE-T に対応した PHY チップです。

13

5. SiTCP(TCP)データ
SiTCP の IP アドレスとポート番号は、SiTCP 専用の EEPROM に保存されていますが、ディップ
スイッチの 1 番を ON にすると Force Default 状態に設定され、初期設定値でアクセスできます。初期
設定値は、表 5-1 を参照してください。出荷時の IP アドレス、ポート番号も同じ値に設定してあります。
設定値の変更は、SiTCP ユーティリティーを使用してください。
TCP のセッションを開いている時に測定されたデータは、TCP を用いて PC に送信されますが、セッ
ションを開いていない場合は即時破棄されます。
表 5-1 Force Default での設定値
項目

値

ＩＰアドレス

192.168.10.16

SiTCP ポート番号(TCP Port)

24

RBCP ポート番号(UDP Port)

4660

14

5.1.

TCP データフォーマット

トリガ検出時の 8ch×1024 サンプルのデータは、16kByte のパディングデータと共に TCP によってPC に送出します。セッションが確立していない時は、データは破棄します。セッションがいつ確立されてもデータは常に先頭から送出します。データフォーマットを図 5-1 に示します。4byte の固定データ「55-55-AA-AA」に続いて ch0 の 1024 ワード（1 ワード 2byte）、ch1 の 1024 ワードの順に ch7 の 1024
ワードまで送出された後、16kByte のパディングデータ（8ch 分相当）を転送します。従って、一回のトリ
ガで 32,772(1024*2*16+4)Byte のデータが送出されます
Data[0]の値は、まれに異常なデータとなることが確認されています。すべてのチャネルの Data[0]は使用しないでください。
TOP_MODE を０に設定すると、全てのチャネルの Data[0]は読み出し Cell の開始位置となります。

0x5555(16)0xAAAA(16)Ch0-Data[0](16)Ch0-Data[1](16)Ch0-Data[1022](16)Ch0-Data[1023](16)Ch1-Data[0](16)Ch7-Data[1022](16)Ch7-Data[1023](16)padding[0](16)padding[1](16)padding[8190](16)padding[8191](16)
図 5-1 TCP データフォーマット

15

6. RBCP（UDP）アクセス
RBCP 用いて本基板の各種設定をするレジスタにアクセスします。本基板では一部のレジスタの初期値を EEPROM に保存してあります。初期値が保存されるレジスタは、0x10～0x2F までのレジスタです。EEPROM の 128byte は 32byte の 4 つの初期値領域として使用されます。どの初期値領域を使用するかはディップスイッチの 3 番,4 番スイッチで設定します。
RBCP で使用する IP アドレス（TCP と同じ）とポート番号は、SiTCP 専用の EEPROM に保存されていますが、ディップスイッチの 1 番スイッチで Force Default 状態に設定すると初期設定値でアクセスできます。初期設定値は、表 5-1 を参照してください。出荷時の IP アドレス、ポート番号も同じ値に設定してあります。設定値の変更は、SiTCP ユーティリティーを使用してください。
表 6-1 RBCP でのメモリマップ
アドレス（HEX）

BYTE

用途

開始

終了

0

3

4

Version Register

4

4

1

Primary Command Register

5

5

1

Secondly Command Register

6

6

1

Board Status Register

7

7

1

Sampling Status Register

8

9

2

ADC Minimum Monitor Register

A

B

2

ADC Average Monitor Register

C

D

2

ADC Maximum Monitor Register

E

F

2

未使用

10

10

1

Trigger Select Register

11

11

1

Trigger Delay Register

12

13

2

ADC Trigger Vth Register

14

14

1

Sampling Condition Register

15

1F

11

未使用

20

20

1

DRS4 Config Register

21

21

1

DRS4 Write Shift Register

22

22

1

DRS4 Write Config Register

23

23

1

ADC Delay Adjust Register

24

25

2

DRS4 VROFS DAC Register

26

27

2

未使用

16

表 6-1 RBCP でのメモリマップ
28

29

2

DRS4 VBIAS DAC Register

2A

2B

2

未使用

2C

2D

2

DRS4 VOOFS DAC Register

2E

2F

2

未使用

30

7F

80

未使用

80

FF

128

EEPROM

100

1FFF

7,936

未使用

4000

5FFF

8192

ADC-0 Internal Register

6000

7FFF

8192

未使用

※初期値保存の欄の数字は、保存される EEPROM のアドレスです。

6.1.

Version Register (0x0～0x3)

この 4Byte を読み出した値がファームウェアのバージョン番号です。バージョン番号は 8 ニブルの 16進数で、基本的に初めの 2 ニブルが西暦の末尾 2 ケタを、次の 2 ケタが月を、次の 2 ケタが日を表し、最後の 2 ケタが互換性表示となっています。ただし、バージョンレジスタは、ファームウェアの識別用であり、日時は新旧の判定以外では意味を持ちません。

6.2.

Primary Command Register (0x4)

このレジスタは、本基板に対する動作を指定します。表 6-2 にビットマップを示します。
表 6-2 Primary Command Register のビットマップ
bit 位置

シンボル

意味

bit7

SETUP

0：DRS4 停止状態 1：DRS4 常時動作待ち状態 ※1

bit6

REPEAT

0：1 回のみの測定

bit5

START

1 の書き込みで測定を開始します。※3

bit4

STOP

1 の書き込みで測定を強制終了します。※3

bit3

RESET

1 の書き込みで DRS4 をリセットします。

NU

未使用

TOP_MODE

0：Time=0 のデータは CELL 座標 1: Time=0 のデータは通常データ

bit2
bit1
bit0

1：継続測定 ※2※1 SETUP が 0 でも測定開始が指定されると、測定中は無条件に DRS4 を動作待ち状態にします。
※2 TCP セッションが開かれている時のみ保持されます。セッションが開かれてないと 0 になります。
※3 指定された動作が行われるまで、1 の値が保存されます。

17

6.3.

Secondly Command Register (0x5)

このレジスタは、基板の主要動作ではない設定を行います。現在の仕様では EEPROM のライトプ
ロテクトの解除のみが行えます。
表 6-3 Secondly Command Register のビットマップ
bit 位置シンボル

bit7

EEP_WEN

0：EEPROM 書き込み禁止 1：EEPROM 書き込み許可

NU

未使用

意味

bit6
bit5
bit4
bit3
bit2
bit1
bit0

6.4.

Board Status Register (0x6)

このレジスタは、リードオンリーのレジスタで Board の状態を表示します。現在は、ディップスイッチの状態を表示するのみのレジスタです。
表 6-4 Board Status Register のビットマップ
bit 位置

シンボル

意味

bit7

DIP4

ディップスイッチ 4 番

0：OFF

1：ON

bit6

DIP3

ディップスイッチ 3 番

0：OFF

1：ON

bit5

DIP2

ディップスイッチ 2 番

0：OFF

1：ON

bit4

DIP1

ディップスイッチ 1 番

0：OFF

1：ON

NU

未使用

bit3
bit2
bit1
bit0

18

6.5.

Sampling Status Register (0x7)

このレジスタは、本基板の動作状態を表示します。DRS4 の起動状態や、FPGA が起動直後に行う
ADC の初期化処理が終了したことを表示します。また、ADC Delay Adjust Register の調整時のモニタも含まれます。なお、ADC Delay Adjust Register の値は出荷時に EEPROM に書き込んであります。
表 6-5 Sampling Status Register のビットマップ
bit 位置
bit7

シンボル
NU

bit6
bit5

意味
未使用
Sampling Timing ※1※2

REPLAY

111：-1 000：0 001：1
010 , 011 , 100 , 101 , 110 ： 不安定領域

bit4
bit3

DRS_EXE

1：DRS4 のサンプリング中または再生中であることを示します。

bit2

DRS_READY

1：DRS4 が動作可能状態（PLL ロック）であることを示します。

bit1

ADC_READY

11：ADC が使用可能であることを示します。

bit0

ADC_READY

00: ADC が使用可能でない。（10,01 は発生しません）※1 ADC Delay Adjust Register の調整用です。0 になるように調整します。
※2 測定を開始し、トリガを検出し ADC データを出力する時に更新されます。

6.6.

ADC Minimum Monitor Register (0x8～0x9)

このレジスタは、ADC をトリガにする場合の ADC Trigger Vth Register を設定するためのモニタです。このレジスタは、トリガ待ち状態であれば約 125ms 間の最小値を符号付きで表示します。
通常 ADC Trigger Vth Register に 0x7FFF を Trigger Select Register で ADC を選択した後、START でトリガ待ち状態にして、このモニタの値を参考にして Vth を決定します。

6.7.

ADC Average Monitor Register (0xA～0xB)

このレジスタは ADC Minimum Monitor Register ほぼ同様で平均値を表示します。使い方は同じ
です。

6.8.

ADC Maximum Monitor Register (0xC～0xD)

このレジスタは ADC Minimum Monitor Register と同様で最大値を表示します。使い方は同じで
す。

19

6.9.

Trigger Select Register (0x10)

本レジスタは、トリガ・ソースを設定します。トリガ・ソースには二つの NIM-IN と 8ch の ADC が選択できます。ADC はサンプルレートが約 30MSPS ですのでパルス幅の短い信号のサンプルはできません。また、ADC は遅延も大きいのでご注意ください。
表 6-6 Sampling Status Register のビットマップ
bit 位置
bit7
bit6
bit5

シンボル

意味

NU

未使用

VTH_FALLADC トリガ選択時、 0：Rise Edge でトリガ 1：Fall Edge でトリガ

bit4
bit3
bit2
bit1

00000：NIM-IN[0] , 00001：NIM-IN[1]TRG_SRC

10000：ADC-ch0 , 10001：ADC-ch1 , 10010：ADC-ch2 , 10011：ADC-ch3
10100：ADC-ch4 , 10101：ADC-ch5 , 10110：ADC-ch6 , 10111：ADC-ch7

bit06.10. Trigger Delay Register (0x11)
本レジスタは、トリガ検出から DRS4 サンプリング停止までの時間を設定します。トリガを検出後、設定値×6.4ns 遅延して、DRS4 のサンプリングを停止します。

6.11. ADC Trigger Vth Register (0x12～0x13)
本レジスタは、ADC をトリガ・ソースにした場合のトリガレベルを符号付き 16bit で指定します。符号拡張が設定されている場合は-2048~+2047 が有効で、符号拡張が設定されていない場合は 0~4095が有効です。立ち上がり、立下りの指定は Trigger Select Register(0x10)で指定します。

20

6.12. Sampling Condition Register (0x14)
本レジスタは、Sampling レートと符号拡張の指定を行います。符号拡張の設定はディップスイッチの 2 番が ON の場合のみ行えます。OFF の場合は読み出しのみ行うことができます。OFF の場合は初期値のみ有効で、初期値に従って ADC のコーディングが設定されます。
表 6-7 Sampling Condition Register のビットマップ
bit 位置

シンボル

意味

bit7
bit6

NU

未使用

bit3

NU

未使用

bit2

ADC_SGEXADC の符号拡張指定

bit5
bit4

bit1
bit0

DRS_RATE

0：符号拡張なし 1：符号拡張指定

DRS4 のサンプリング・レート指定
00：1Gsps

01：1/2Gsps

10：1/3Gsps

11：1/5Gsps

6.13. DRS4 Config Register (0x20)
本レジスタは、DRS4 の Config Register に書き込む値を設定します。通常 0xFF を設定してください。

6.14. DRS4 Write Shift Register (0x21)
本レジスタは、DRS4 の Write Shift Register に書き込む値を設定します。通常 0xFF を設定してください。

6.15. DRS4 Write Config Register (0x22)
本レジスタは、DRS4 の Write Config Register に書き込む値を設定します。通常 0xFF を設定してください。

6.16. ADC Delay Adjust Register (0x23)
本レジスタは、DRS4 に読み出し指示を出してから ADC がデータを出力するまでの時間を設定します。この値は出荷時に設定してあります。変更しないことを推奨します。
21

6.17. DRS4 VROFS DAC Register (0x24～0x25)
本レジスタは、DRS4 の VROFS の値を設定します。設定値を N とすると設定電圧は下式の通りとなります。標準の値は 1.55V で 0x9EB8 です。
2.5

𝑉𝑅𝑂𝐹𝑆 ＝ 65536 𝑁 [V]

6.18. DRS4 VBIAS DAC Register (0x28～0x29)
本レジスタは、DRS4 の VBIAS の値を設定します。設定値を N とすると設定電圧は下式の通りとなります。標準の値は 0.7V で 0x47AE です。

𝑉𝐵𝐼𝐴𝑆 ＝

2.5
65536

𝑁 [V]

6.19. DRS4 VOOFS DAC Register (0x2C～0x2D)
本レジスタは、DRS4 の VOOFS の値を設定します。設定値を N とすると設定電圧は下式の通りとなります。標準の値は 1.3V で 0x851F です。
2.5

𝑉𝑂𝑂𝐹𝑆 ＝ 65536 𝑁 [V]22

6.20. EEPROM (0x80～0xFF)
本領域は、不揮発性メモリへのアクセス領域（EEPROM アクセス領域）です。書き込みする場合は、
Secondly Command Register の EEP_WEN を 1 に設定した後に 16Byte 単位以下で書き込んでください。0x80～0x9F はディップスイッチの 3 番 4 番スイッチで指定する Page が 0 の時の 0x10～0x2Fの初期値となります。0xA0～0xBF が Page1、0xC0～0xDF が Page2、0xE0～0xFF が Page3 の時の初期値です。

6.21. ADC Internal Register (0x4000～0x5FFF)
ADC（AD9637BCPZ-40）の内部レジスタをアクセスする領域です。0x4000 が ADC のアドレス 0 になります。MSB fast の設定となっていますので、LSB fast に設定しないでください。

23