情報処理学会研究報告
IPSJ SIG Technical Report

胎児心音常時モニタリングシステムのハードウェア実装
舩越 雅1

大竹 哲史2

概要：胎児のモニタリングの手法の一つとして聴診があるが，妊婦の腹部から取得した音響信号は雑音を多く含むため，雑音除去を行う必要がある．その方法として，ウェーブレット変換とフラクタル次元解析を組み合わせた WT-FD 法が提案されている．しかし，ソフトウェアで実装した場合，心音の記録時間より処理時間の方が長く，リアルタイムモニタリングは実現出来ていない．そこで本研究では，心音検出処理の大部分を占めているフラクタル次元解析を FPGA 上のハードウェアとして実装し，処理時間をソフトウェアの 10 分の 1 に短縮した．これにより，胎児の常時リアルタイムモニタリングを実現した．
キーワード：IoT， 胎児モニタリング，FPGA，ハードウェア・ソフトウェア・コデザイン，高位合成

Hardware Implementation of a System
for Constant Monitoring of Fetal Heart Sounds
Abstract: Auscultation is one of the fetal monitoring methods. Since the acoustic signal acquired from thepregnant woman’s abdomen contains a lot of noise, it is necessary to perform noise reduction. The WT-FDmethod, which combines the wavelet transform and fractal dimensional analysis, is one of such methods.
However, this method is not eﬀective for real-time monitoring because the processing time is longer than therecording time of the heart sound if it is implemented in software. In this study, fractal dimension analysis,
which accounts for the majority of the heartbeat detection process, was implemented as hardware on anFPGA, reducing the processing time to one-tenth of that of software. This has realized real-time monitoringof the fetus at all times.
Keywords: IoT, fetal monitoring, FPGA, hardware-software co-design, high-level synthesis

1. はじめに響信号から胎児心音図の表示や，その心音データから心拍数を計測することが可能である．そのうえ，妊婦の腹部表胎児は，様々なストレスを伴い原因不明の急変が起こり面に取り付けるだけで計測可能なため時間とともに変化すうる [1]．それに対して胎児モニタリングは，胎児の健康状る胎児の健康状態を記録することが容易である．上記の聴態を把握する際の有効な手段である．現在胎児の健康状態診が安全性も高く簡易的であるにも関わらず主流になっての診療はドップラー超音波や心電図記録などの超音波を用いないのは，胎児心音が大きな雑音にかき消されてしまい，いた装置によって行われているが，それらの装置はコスト検出が困難となるからである．近年では，胎児心音の検出や使用方法の問題から専門家を必要とすることが多い．ま

精度向上ために様々な研究が行われ，改善されつつある．

た，超音波エネルギーの頻繁かつ長時間の使用は，胎児に文献 [2] では，Koutsiana らが雑音除去方法の一つとしも母体にも影響を及ぼさないことが証明されていないためて WT-FD 法を提案し，ノイズの中から胎児の心音を効果理想的でない．胎児の健康状態把握の代替手段は，胎児心的に検出することを試みた．PhysioBank で入手可能な模音聴診である．これは，妊婦の腹部表面からの振動音響信擬胎児心音に対しテストを行った．評価実験において，信号を記録する方法であり，胎児心音によって生成された音

号対ノイズ比が低いほど II 音は正しい位置での検出でき，

12

大分大学大学院工学研究科
Graduate School of Engineering, Oita University
大分大学理工学部
Faculty of Science and Technology, Oita Universityc 2023 Information Processing Society of Japan⃝

I 音はすべての信号に対して正しい位置での検出に成功できるという結果が得られた．
文献 [3] では，II 音の検出率を向上させるため，WT-FD1

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IPSJ SIG Technical Report法を行う前に雑音除去の手法の一つであるスペクトルサ

ධຊಙྕブトラクション法を適用した手法が提案された．全体の結果として胎児心音検出精度の向上に成功した．しかしながWT-FDἲ

䜴䜵䞊䝤䝺䝑䝖ኚ᥮ら，これらの処理をソフトウェアで実装すると，最近の標䝣䝷䜽䝍䝹ḟඖゎᯒ

準的なパーソナルコンピュータ上で心音録音時間に対してᇶ‽䜢‶䛯䛩䜎䛷
⧞䜚㏉䛧ᐇ⾜FD-PPA

約 3 倍時間を要し，常時リアルタイムモニタリングを実現ᡤᮃ(⫾ඣ)ಙྕᡂศ

䝜䜲䝈ಙྕᡂศ

ᡤᮃಙྕ䛾ྜᡂ

䝜䜲䝈ಙྕ䛾ྜᡂ

できないという課題がある．
本研究では現在ソフトウェアで実装されている心音検出処理のうち，多くの時間を要するフラクタル次元解析（FD）

図 1部をフィールドプログラマブルゲートアレイ (FPGA) 上

WT-FD 法反復手順

Fig. 1 Iteration of WT-FD methodのハードウェアとして実装し，処理時間の短縮を図る．実験により，FD 部の処理時間を 10 分の 1 以下に短縮でき，れる．N サンプルの信号に対してフラクタルの値は以下の胎児の常時リアルタイムモニタリングを実現できることをように定義されている．

示す．

FD =

本稿では，第 2 節で心音処理技術を解説し，第 3 節で従log10 (n)dlog10 ( Lc) + log10 (n)(1)

来手法の実行時間について述べる．第 4 節で提案システム

ここで，Lc は曲線の全長であり，連続する点の距離の合計を概説し，第 5 節でその実装方法を述べる．第 6 節で実装となる．

システムの回路規模，実行時間の評価実験結果を示し，考察する．第 7 節でまとめと今後の課題及び展望を述べる．

Lc =

N−1
∑dist(i, i + 1)

(2)

i=1

2. 心音処理技術
2.1 離散ウェーブレット変換
ウェーブレット変換は周波数解析の一つであり，既定関

ここで dist は 2 点の距離を表すものとし，最初の点と最も遠い点の距離 d は以下のように推定される．

d = max[dist(1, i)]i ∈ [2, N ](3)数としてウェーブレット関数を用いる．この変換は広い周波数領域に対して，周波数特性を求める際に時間領域の情2.3 WT-FD 法報を残すことができるのが特徴である．信号に対してこのウェーブレット変換とフラクタル次元解析を組み合わせ変換を行うとウェーブレット係数を得ることが出来き，そた心音検出手法である．胎児心音とノイズを分離するためれらの係数を用いて元の信号を再構成することを逆変換とに繰り返し実行される．図 1 は WT-FD 法における反復手いう．離散ウェーブレット変換は，離散的にサンプリング順を示す．

されたウェーブレットを用いたウェーブレット変換のアルゴリズムである．逆変換を考慮した離散ウェーブレット変2.4 FD ピークピーリングアルゴリズム（FD-PPA）

換は，一度変換した情報を加工して逆変換することでノイフラクタル次元解析の結果から信号のピークを構成するズ除去に応用されている．本稿ではこの離散ウェーブレッ部分を徐々に集め心音の位置を特定するアルゴリズムであ

ト変換をウェーブレット変換と呼ぶ．

る．このアルゴリズムを使用することで胎児心音に関係するウェーブレット係数のセグメント化に必要な信号と雑音

2.2 フラクタル次元解析
フラクタルとは複雑な形状を同じパターンの図形で表すに関連するウェーブレット係数のセグメント化に必要な信号の 2 つが得られる．

数学的概念である．
フラクタル次元解析は，W = ⌊0.05 ∗ F s⌋ サンプル長の2.5 スペクトルサブトラクション（SS）法

スライディングウィンドウを使用して実行される．ここで雑音処理の手法の一つであり，雑音を含んだ信号データ

F s は信号のサンプリング周波数を表す．処理を行う信号の周波数スペクトルから，雑音の周波数スペクトルの平均を N サンプルの入力ベクトルとすると，フラクタルの値値を引くことで雑音を除去する方法である．

を得るために W ウィンドウを N サンプルの入力ベクトルに沿って 1 サンプルずつシフトして計算が行われる．ま3. 従来手法の実行時間

た W ウィンドウで得られたフラクタルの値はウィンドウ

文献 [3] のプログラム使用して心音検出処理全体，SS 法，の中点の値に該当する．このようにしてフラクタルの値をウェーブレット変換，フラクタル次元解析，FD-PPA を求めるとベクトルの長さは N より短くなるので，始めと終Matlab を用いて実行した際の処理時間を計測する実験をわりの欠損部分は F D(1) と F D(N − W + 1) の値で補わ行った．この実験には，Windows10，プロセッサ Intel(R)c 2023 Information Processing Society of Japan⃝2

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表 1

ソフトウェアでの各処理の実行時間と出現回数
ᚰ㡢䝕䞊䝍

Table 1 Operation time and the number of occurrences of eachDoubleᆺ 㓄ิ䝕䞊䝍

process in software
処理1 回の実行時間 (s)

出現回数

合計実行時間 (s)

SS 法

0.006

10.006

WT 変換

0.005

30.016

FD 解析

3.701

725.930

FD-PPA

0.002

70.012その他

2.638

12.638––28.602全体SSἲ䝣䝷䜽䝍䝹ḟඖゎᯒ䜴䜵䞊䝤䝺䝑䝖ኚ᥮ᡤᮃಙྕᡂศ䝜䜲䝈ಙྕᡂศᡤᮃಙྕ䛾ྜᡂ

䝜䜲䝈ಙྕ䛾ྜᡂィ⟬ᶵ

FPGA

Corei7，メモリ 8.00GB を搭載したパーソナルコンピュータ
上で Matlab を使用し，サンプリング周波数が 1kHz，SNR値が −6.6dB である 10 秒分の模擬心音データを使用した．

図 2

心音検出処理の構造

Fig. 2 Structure of the heartbeat detection process

それぞれの処理を 3 回実行し，心音検出処理 1 回あたりFPGAの実行時間と合計実行時間に対して平均を算出したものを

䝯䝰䝸

表 1 に示す．表 1 より，心音検出処理に要する時間が約 29秒と胎児リアルタイムモニタリングの実現にはほど遠い．

JTAGUARTまた，心音検出処理の中でもフラクタル次元解析に一番時CPU間が掛かっており，出現回数も多いため，どんな信号に対SystemIDしても処理が支配的になっている．
ไᚚᅇ㊰

4. 提案システム

IPIPIPIP

提案する心音検出処理の構造を図 2 に示す．3 節より，
図 3

フラクタル次元解析が心音検出処理において最も支配的であることが分かっており，フラクタル次元解析の実行時間

FPGA 上のシステム構成

Fig. 3 Architecture of the system on an FPGAを短くすることが出来ればリアルタイム処理が実現できると考える．フラクタル次元解析のみ FPGA 上で実装し，それ以外の処理はソフトウェアで実装するものとする．
本研究では，心音データはサンプリング周波数 1kHz と5. システムの設計5.1 構成要素し，10 秒ごとのファイルとして入力されるものとする．従

本研究では，Intel 社製の CycloneV を搭載した Terasic

来手法において，ソフトウェア上でデータは Double 型で社製 DE0-CV ボードを用いて開発を行った．開発ツール扱われている．本研究においても同様の精度で処理を行うとして Intel 社製の Quartus Prime 18.1 を使用した．

ため，FPGA 上でも Double 型として扱う．

フラクタル次元解析を構成する各演算を行うための IP コ

次にフラクタル次元解析をハードウェア上に実装する際アとして，ALTERA FP FUNCTIONS を使用した．AL-の FPGA 上のシステム構成を図 3 に示す．フラクタル次TERA FP FUNCTIONS では，加算，減算，乗算，除算，元解析は，加算，減算，乗算，除算，平方根，自然対数，平方根，自然対数，比較などの演算回路が提供されている．

比較の演算を行う．これらには FPGA ベンダーより提供

本研究では，FPGA のクロック周期を 20ns に設定して動されている IP コアを利用する．制御回路は，メモリから作させるため，IP 作成時に動作周波数を 50Mhz に設定しのデータ受け取りと，これらの演算の実行タイミングを指た．その際の演算子のレイテンシを表 2 に示す．

定する．はじめに，ホスト計算機のソフトウェア上で計算int 型から double 型への変換についても，IP コア AL-したウェーブレット変換後の入力データを，USB ポートをTFP CONVERT を使用した．入力データと演算後のデー使いメモリへ格納する．次に，FPGA 上の CPU から演算タを格納するメモリとして RAM:2-PORT 及び ROM:1-開始命令を送信することで，順次メモリからデータを取得

PORT を使用した．RAM は NiosII システムのバスからし制御回路に渡し処理を行う．演算後得られたデータは制の読み出しと演算側からの書き込みが独立したデュアル御回路から再度メモリへ格納する．最後に，CPU によっ

ポート RAM であり，それぞれ独立したアドレスを持つ．て USB ポートからメモリの内容をホスト計算機に転送し，double 型の 1 万個のデータを扱うため，RAM と ROMソフトウェア上の処理に戻る．

どちらもビット幅を 64bit，ワード数を 16,384 に設定した．これらの IP は周波数に関わらずレイテンシは固定で，

c 2023 Information Processing Society of Japan⃝3

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表 2

周波数 50Mhz に対する IP コアのレイテンシ

ŝTable 2 Latency for each IP core with frequency 50 MHz
機能 (IP)

ĚĂƚĂ;ϭͿ ĚĂƚĂ;ŝнϭͿ ĚĂƚĂ;ŝͿ ϭΎ

ͲͲΎ

Ύ

レイテンシ

加算

4

減算

4

乗算

3

除算

16

平方根

12

自然対数

15

比較

0

н

н

√

√

ALTFP CONVERT は 6，RAM，ROM は書き出し読み出しに関わらず 1 である．

図 4 モジュール mod のスケジューリング済み DFG

Fig. 4 A scheduled DFG of module mod5.2 回路の詳細
フラクタル次元解析は式 1 から式 3 で求められる．式より dist や加算，最大値など同じ演算が繰り返し使われていデータが入力された時点から処理を終えるまでに 6 クロッ
ク必要である．

ることから，機能ごとにモジュールに分けて回路を作成しmod から dl を終えるまでの処理を制御する ctrl の DFGた．以下では，式 2 と式 3 の dist を計算するモジュールをを図 6 に示す．図 6 に表記されている mod は図 4 のモ

mod，式 2 と式 3 の加算・最大値を求めるモジュールを dl，ジュール，dl は図 5 のモジュールを表している．mod と式 1 の演算を行うモジュールを fd，メモリからデータを読dl は並列に動作している．dl の加算器は mod 中の加算器

み書き，3 つのモジュール同士を繋ぐ回路を ctrl と呼ぶこを再利用しているため，競合しないようにスケジューリンととする．

グを行う．

これらのモジュールをそれぞれデータフローグラフ

1 つのフラクタル値を求めるためにはデータ 50 個に対し(DFG)[4] で表現した．5.1 節の IP コアのサイズを考慮し，て mod の演算を行い，mod と dl は 49 回実行される．dl

全体の回路面積が DE0-CV にプログラムできるよう，加の処理は 48 回目までは mod の実行中に動作が終了するた

算器，乗算器，減算器，平方根の演算器はそれぞれ 2 個，め，実行時間を計算する際は 49 回目のみ考慮すれば良い．

その他の演算器は 1 個のアロケーションを行った．それぞ回路が動作を開始してから d，Lc を求めるまでに 1,432 クれ，表 2 に示したレイテンシを持つ．

ロックかかることがわかる．

モジュール mod のスケジューリング済 DFG を図 4 に示す．図の横線はコントロールステップの境界を表していモジュール fd の DFG を図 7 に示す．fd の加算器は mod中の加算器を再利用する．

る．変数 i は 1 から 49 の値をとり，data はメモリから対fd を 1 回動作させるためには表 2 より，51 クロック必応するアドレスに格納されたデータである．図 4 より mod要である．計算途中の値はレジスタに格納している．dl かを 1 回動作させるためには 26 クロック必要であることがら演算終了信号を受け取り入力データが反映されるまでにわかる．また，データは全てレジスタに格納されており，1 クロック要するため，データが入力された時点から結果入力データが与えられて値が反映されるまでに 1 クロックが出力されるまでに 55 クロック必要であることがわかる．

要するため，データが入力された時点から処理を終えるま

10 秒分の心音データに対し，フラクタル値を求めるためでに 27 クロック必要であるとわかる．にはデータ約 1 万個に対して上記の処理を行う．fd の演算

はじめに回路が動作を開始してから，入力変数の浮動小は次のスライディングウィンドウに対してフラクタル値を数点型への変換と，メモリからデータを読み出して mod に求めている間に動作が終了するため，全体の実行時間を計データを受け渡すまでに 7 クロックかかることが分かって算する際は最後の 1 回分のみ考慮すれば良い．

いる．mod の演算 2 回目からは，前の mod 演算中にこれ

上記より 10 秒分のデータに対して合計クロック数はらの処理を行うため，データの受け渡しに要するのは 2 ク

1,432 万クロックであることから，結果が得られるまで 0.28ロックとなる．

秒とわかる．これはソフトウェア動作時の 10 分の 1 以下

モジュール dl のスケジューリング済み DFG を図 5 に示である．

す．dl を 1 回動作させるためには 4 クロック必要であることがわかる．mod から演算終了信号を受け取った後入力

5.3 Quartus Prime によるシステムの実装

データが反映されるまでに 1 クロック，dl の演算終了後結提案するフラクタル次元解析を実現する回路を Verilog

果がレジスタに格納されるまでに 1 クロック必要なため，HDL で作成した．回路を構成する各モジュールについて，

c 2023 Information Processing Society of Japan⃝

4情報処理学会研究報告
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表 3

DĂǆ

10 秒データを処理するために必要な回路規模

Table 3 Circuit size required to process 10 seconds of dataнFPGA リソース

提案回路

メモリブロック

3,730k ビット

ALM
図 5モジュール dl のスケジューリング済み DFG

DSP ブロック

8,047 個55 個

Fig. 5 A scheduled DFG of module dl

ら回路とメモリに対してアドレスの割り当てやクロック，リセットの接続を行い NiosII システム階層を生成した．さŵŽĚ

らに，NiosII システム階層と入出力を接続する最上位階層
も Verilog HDL で記述した．また，ピンアサインは文献 [5]Ěůнのピンアサインファイルを指定している．

ŵŽĚ

NiosII のソフトウェア開発は NiosII Embedded DesignĚů
н

Suite(EDS) というツールを用いる．このツールで作成すŵŽĚるプログラムやプロジェクトテンプレートの種類によって

нĚů含まれる関数やサイズが異なるため，作成するシステムにĚůн

合った On-Chip Memory のサイズを指定する．

ŵŽĚ

本研究では回路の動作確認をするプログラムを C 言語で作成し，演算開始と回路の演算結果を読み出すために使用Ěů нŵŽĚめ，１つの演算データを 2 回に分けて読み出すようにした．

ĚůнĚ

図 6している．NiosII システムのバスは 32 ビット幅であるた>Đ

6. 実装評価

モジュール ctrl の DFG

Fig. 6 A DFG of ctrl

5 節で設計した回路について，ロジックアナライザ [6] を用いることで各モジュールの正常な動作を確認している．

Ě>Đ

作成した回路を基に，10 秒の心音データを扱う際に必要な回路規模や，ソフトウェア実行との精度比較を行った際の>ŽŐϭϬ

ͬ

>ŽŐϭϬ

手順と結果について述べる

6.1 実装に必要な回路規模
10 秒の心音データに対して処理を行う際の回路規模にн

ついて調査した．NiosII のプロジェクトでは演算結果を標準出力させる関数 (IORD 32DIRECT，printf) が含まれた

ͬ

テンプレート，Hello World Small を使用した．On-Chip

Memory は NiosII のプログラムを格納するのに十分な 1kB&

図 7

モジュール fd の DFG

Fig. 7 A DFG of module fdとした．
上記の設定で Compilation Report により得られた回路
規模を表 3 に示す．本研究で用いた FPGA は，内臓 RAMが 3,080k ビットであるため，提案回路の秒分のデータを格5.2 節に示した DFG に沿って，それぞれ ctrl.v，mod.v，納するための RAM を配置出来ないことがわかったが，10dl.v，fd.v として記述した．提案回路を一つのコンポーネ秒の心音データに対して処理を行うために必要なリソースントとして NiosII システムに組み込む．システム構築にが確認できた．なお，これは一度に FPGA に転送する心は，回路やアドレス割り当てなどを設定することが出来る

音データ量のみに依存するもので，演算を実現する回路はPlatform Designer を利用した．Platform Designer により配置できる．

システムに NiosII（Fast）コア，On-Chip Memory，JTAG，SystemID，提案回路を追加した．ここでの On-Chip Mem-6.2 精度評価

ory は NiosII のブート及び実行するためのメモリである．

提案回路に対して，Matlab でソフトウェアとして実装さ提案回路は ctrl.v を最上位階層として設定している．これれたフラクタル次元解析と精度が同程度か比較を行った．

c 2023 Information Processing Society of Japan⃝5

情報処理学会研究報告
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表 4 ソフトウェアと提案回路における出力データの比較

Table 4 Table comparing output data with software and self-

表 5

不一致箇所に対するソフトウェアと提案回路の演算結果

Table 5 Calculation results of software and home-built circuit

made circuit

for discrepancies

総データ数

一致数

不一致数

番地

ソフトウェア

提案回路

4,092

4,080

12620

3ff00002a61a0f58

3ff00002a61a0f57

750

3ff0000bc165da98

3ff0000bc165da97

802

3ff00002ee7cec15

3ff00002ee7cec14970

3ff0014ce454aa3c

3ff0014ce454aa3d

6.1 節より 10 秒の心音データを処理する回路は本研究で用いた FPGA では実装できないことが分かっているため，心982

3ff002153697ce9b

3ff002153697ce9c

音データと演算結果を格納する RAM と ROM の規模を小984

3ff00216079c6ca7

3ff00216079c6ca8

さくすることで精度の評価を行った．

1157

3ff0000615b26be0

3ff0000615b26bdf

使用する RAM:2-PORT 及び ROM:1-PORT のビット幅

2568

3ff001d25483662c

3ff001d25483662dを 64 ビット，ワード数を 4,092 に設定した．本評価では，

2903

3ff00000e98eebea

3ff00000e98eebe9

Matlab で実行したフラクタル値と数値の比較が出来るよ3132

3ff00146f402c7d0

3ff00146f402c7cf

うにテキストファイルに出力結果を保存するようにする．

3255

3ff0000127ae77c2

3ff0000127ae77c3

3967

3ff0021ce5604651

3ff0021ce5604652

NiosII EDS に用意されている 2 種類のファイルシステムの内 Host ﬁle system を利用した．Host ﬁle system を使用のソフトウェアで実装したフラクタル次元解析の演算時間するために altera hostfs の Enable を有効にした．これら

を，小規模な回路で従来の約 10 分の 1 以下まで短縮できるの評価用の処理のため，NiosII のプログラム格納のためのことを示した．また，提案回路と従来のソフトウェア実装

On-Chip Memory は 16kB とした．の演算結果の精度の評価においては，4 秒のサンプルデー精度比較のための心音データとして PhysioBank で入手

タについて 99.7%が一致した．一致しなかった値について可能な模擬胎児心音を利用した．この心音データはノイズは，誤差は 1 ビットの範囲内であり，ソフトウェアとハーによって劣化した信号である．入力データとして，サンプドウエアによる演算アルゴリズムの違いによるものと考えリング周波数は 1kHz，4,092 個のデータに対して Matlabられ，無視できるものである．

内でウェーブレット変換を適用した後のデータを使用す

今後の課題として，本稿で示された FPGA の回路規模る．ソフトウェアと本研究で実装した提案回路それぞれにを基に条件を満たす FPGA を選定し，回路を組み込み動対してフラクタル次元解析を行い，得られた結果を比較し作検証を行うことや，ホスト計算機との間の送受信の実装た．ソフトウェアと提案回路における出力データの比較結などが挙げられる．

果を表 4 に示す．演算結果の不一致は 12 個あることが分かった．

謝辞 本研究に際して，使用した心音抽出プログラムに関して多くの議論や意見をいただきました本学理工学部の不一致があったデータが格納された配列番地とソフト

古家賢一教授に深謝致します．また，システム作成の際にウェアと提案回路の演算結果を表 5 に示す．演算結果は御助言いただきました同技術部の松原重喜技術職員に深謝IEEE754 標準の倍精度浮動小数点型を 16 進数で表現して致します．

いる．不一致のデータが格納された配列番地に規則性がないことから回路の設計に問題はないと考えられる．また，値を確認したところ仮数部の最下位ビットが 1 ビット分異

参考文献
[1]

なっている．これは除算について，ソフトウェアと IP コアの演算アルゴリズムが異なるからと考えられる．得られたフラクタル値について，その後に行われる FD-PPA には[2]影響しない誤差であると考えられる．

7. おわりに[3]

本稿では，心音データによる胎児のリアルタイムモニタリングを実現するシステムの提案を行った．胎児の常時リ[4]アルタイムモニタリングを実現する際に問題となっている[5]心音検出の処理時間に対して，処理が支配的になっている
フラクタル次元解析を FPGA 上のハードウェアとして実装することで処理の高速化を図る方法を述べた．
提案回路を実装し，10 秒の心音データに対して，従来

c 2023 Information Processing Society of Japan⃝[6]

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改 訂 2 版 FPGA ボ ー ド で 学 ぶ 組 込 み シ ス テ ム 開
発 入 門 [Intel FPGA 編] サ ポ ー ト ペ ー ジ, 技 術 評 論社, 入手先 ⟨https://gihyo.jp/book/2018/978-4-7741-93885/support#supportDownload⟩, Jan. 21, 2023.
小林優. 【改訂 2 版】FPGA ボードで学ぶ組込みシステム開発入門 [Intel FPGA 編], 株式会社技術評論社, 2018.

6