CAD レイアウトからの逐次回路抽出による
VLSI 順序回路の階層的故障追跡法
Hierarchical fault tracing VLSI sequential circuitby successive circuit extraction from CAD layout data
三浦 克介 (a中前 幸治 (a藤岡 弘 (b(a(aK. Miura
K. Nakamae
H. Fujioka (ba) 大阪大学 大学院情報科学研究科 情報システム工学専攻b) 福井工業大学 経営情報学科a) Dept. Information Systems Engineering, Grad. Sch. Information Science and Technology,Osaka Universityb) Dept. Management and Information Science, Fukui University of Technology
要約:

昨年報告した CAD レイアウトからの逐次回路抽出による VLSI 順序回路の階層的故障追跡法を拡張し、EB テスタでのプロービング点数を削減するアルゴリズムを提案している。このアルゴリズムでは、フィードバックループが含まれる順序回路において、故障信号が同一パスを異なるクロックサイクルに複数回通過する場合、二分探索アルゴリズムを用いて二度目の追跡時のプロービング点数を削減する。本手法と従来のガイデッドプローブ法を、ISCAS’89 ベンチマーク回路情報から生成したレイアウトデータに適用し、本手法の評価を行っている。その結果、レイアウトデータしか得られない状況においては、本手法がガイデッドプローブ法よりも効率が良いことを示している。

Abstract: A hierarchical VLSI fault tracing method is proposed which is applicable to the case where only CAD
layout data is available in the CAD-linked electron beam test system. The CAD layout data is assumed to behierarchically structured. The method uses the expansion of a previously proposed integrated algorithm whichcombines a transistor-level fault tracing algorithm and a successive circuit extraction from a non-hierarchicallyor a flat structured CAD layout data. The method allows us to trace a fault hierarchically from the top level
cell to the lowest primitive cell and from the primitive cell to the transistor-level circuit in a consistent manner
independent of circuit functions even when the cell data and the transistor-level circuit data exist in a level asa mixture. An application of the method to a hierarchically structured CMOS model layout with about 600
transistors shows its validity.
キーワード: 故障追跡、CAD レイアウト、逐次回路抽出、順序回路、ベンチマーク回路Keywords: fault tracing, CAD layout data, successive circuit extraction, sequential circuit, benchmark circuit

1. まえがきアウトからの逐次回路抽出による VLSI の階層的自動故障追跡法を提案した [1], [2].
CAD データベースとリンクされた電子ビーム
本報告では、順序回路において故障信号が、異（EB）テストシステムが、VLSI の故障診断に広なるクロックサイクルに同一パスを複数回通っく利用されている。このシステムを用いて故障ている場合に、プロービング点数を削減する手個所の特定を行う場合、ガイデッドプローブ法法を提案する。また、ISCAS’89 ベンチマーク回などの手法が用いられるが、この手法の故障箇路情報から生成したレイアウトデータに我々の所特定の単位はセルレベルである。一方、最近、
故障追跡手法を適用し、プロービング点数の比遅延故障のなどの性能故障が大きな問題となっ較評価を行なう。ている。性能故障の原因を特定する際には、ゲートレベルではなく、最も基本的な単位であるト
2. システムの概要とプロービングランジスタレベルでの故障追跡が求められる。
点削減手法
また、CAD リンク EB テストシステムでは、回路図あるいはネットリストとマスクレイアウト 2.1 システムの概要データが相互にリンクされていなければならな
2.1.1 システム構成
いが、これらのデータを準備し、対応付け (CAD
本手法で用いるシステムの構成を図 1 に示す。
リンク) を行うのは非常に手間と時間のかかる作
本システムは、DUT、参照波形を取得するため業である。
このような問題に対して、我々は、CAD レイ の良品デバイス、これらに入力信号を与える LSIテスタ、内部配線の波形を測定する EB テスタ、およびこれらをコントロールするプログラムと連絡担当著者 E-mail: miura@ist.osaka-u.ac.jp
CAD レイアウトデータからなる。

Table 1 An example of the table.

Circuit
name
S27
S208
S298

# oftransistors
1366761006# of probing
points6.6
14.910.9

4. まとめ昨年報告した CAD レイアウトからの逐次回路抽出による VLSI 順序回路の階層的故障追跡法を拡張し、EB テスタでのプロービング点数を削減するアルゴリズムを導入した。このアルゴリズムでは、フィードバックループが含まれる順序回路において、故障信号が同一パスを異なるクロックサイクルに複数回通過する場合、二分探索アルゴリズムを用いて二度目の追跡時のプロービング点数を削減する。また、ISCAS’89
ベンチマーク回路情報から生成したレイアウト
Fig. 1 An example of the figure.
データに本手法と従来のガイデッドプローブ法を適用し、本手法の評価を行った。その結果、レイアウトデータしか得られない状況においては、
2.1.2 追跡手法の概要
本手法がガイデッドプローブ法よりも効率が良
上記の処理の過程において、本手法では二つ いことを示した。のラベルを用いる。このラベルの詳細については、[2] を参照。

謝辞

本研究を行うにあたり、試料を提供していた
だいた○○○○株式会社 中央研究所、□□□順序回路では、一般的にテストシーケンスが□氏に心より感謝の意を表します。
長く、このため EB テスタでの測定時間が長くなってしまう。従って、EB テスタでのプロービ
参考文献
ング点数はできる限り少ないことが望まれる。一[1] 三浦克介, 中前幸治, 藤岡弘, “EB テストシステムにおけ方、記憶素子やフィードバックループを含む順る CAD レイアウトからの逐次回路抽出による VLSI の階層的自動故障追跡法”, LSI テスティングシンポジウ
序回路では、故障信号が異なるクロックサイクム（学振第 132 委員会第 128 回研究会）資料, pp.71-76,
ルに同一パスを通ることがある。ここで、2 度目
Nov. 1994.の追跡時には、1 度目の追跡で得られた知識を利 [2] K. Miura, K. Nakamae and H. Fujioka, “Automatic
用することによりプロービング点数の削減が期
transistor-level performance fault tracing by successive
circuit extraction from CAD layout data for VLSI in the
待できる。なお、削減手法の詳細については付
CAD-linked EB test system,” IEICE Trans. Electron.,
録 A に示す。
vol.E78-C, no.11, pp.1607–1617, Nov. 1995.

2.2 プロービング点削減手法

3. 応用

付録 A

プロービング点数の削減は、1 度目の追跡で得CAD レイアウトからの逐次回路抽出による順
序回路 VLSI の階層的故障追跡法を評価する為、 られる、1) 抽出された回路データ、2) 追跡経路、
ISCAS’89 ベンチマーク回路情報からレイアウト 3) 追跡経路の段数、4) 伝播遅延、を利用する。
データを生成し、本手法を適用してプロービング点数を調査した。この結果を表 1 に示す。