3D-IC の高速信号伝送技術に関する研究
代表研究者

黒

川

敦

弘前大学

大学院理工学研究科 教授

1 はじめに半導体技術の進歩に伴い、三次元集積回路（3D IC: Three Dimensional Integrated Circuit）が実現できるようになってきた[1]。中でも貫通シリコンビア（TSV: Through Silicon Via）を用いた 3D IC は、従来のシングル
チップ集積回路における幾つかの課題の解決策として、脚光を浴びている[1-17]。従来はシングルチップを 1
つのパッケージに入れるか、複数チップを入れる SiP（System in Package）でもワイヤーボンディング等で接続していた。TSV ベース 3D IC は、垂直方向にチップを積層して、チップ内を垂直に配線することで全体システムを小型化できる。また、トランジスタ数の大規模化に伴い、シングルチップでは配線が長くなり、配線容量が増加することで低電力化を妨げ、さらに配線抵抗も増加することで高速化に支障をきたしていた。
TSV ベース 3D IC は垂直方向に配線することで、総配線長を短くでき、これらの課題を解決できる[1]。
TSV ベース 3D IC を製品化する上で、設計技術は非常に重要である。また、従来のシングルチップ設計と異なり、チップ間の垂直配線も考慮しなければならない。そのために、TSV 等による垂直配線の寄生素子抽出が必要となり、物理構造のモデリングから電気的パラメータ RLGC（抵抗、インダクタンス、コンダクタ
ンス、容量）の等価回路及びその RLGC を求める式が提案されてきた[2, 3, 10, 11, 13, 16]。大規模 TSV の寄生抽出方法として、インダクタンス逆行列を用いた方法[4-8]やフィッティングによる容量式[9, 10]が提案されている。容量式による方法は限られた配置にしか対応していないか、もしくは多数の配置用に式を作る必要がある。インダクタンス逆行列を用いた方法はどのような配置でも容量を求めることができる。しかし、インダクタンス逆行列による方法を用いて抽出された容量の精度が不明確である。さらに、積層チップを伝搬する信号遅延を物理パラメータから容易に求める方法は提案されていなかった。
本研究では、高速伝送技術の基本となる寄生パラメータの抽出及び信号遅延を評価可能な遅延モデルに焦点を当てる。本研究によって、インダクタンス逆行列による容量算出方法[4-8]の精度を様々な構造で検証され、精度が悪くなる条件が明確にされ、膨大な数の TSV が規則的に配置された場合の効率的なインダクタン
ス行列の作成方法が提案された。さらに、3D IC の垂直方向信号伝搬を物理パラメータによって評価できる
遅延モデルを開発した。

2 三次元集積回路の貫通シリコンビア間結合容量抽出
2-1 インダクタンス逆行列と TSV 間容量
準 TEM（Transverse Electromagnetic）波とみなすことで、無損失 TEM 波伝送の以下の式が使える。
LC = µε (2-1)
但し、L はインダクタンス、C は容量、μ は透磁率、ε は誘電率である。ここでリターンパスとなる導体 0 以
外に n 個の導体がある場合を考える。導体 i のループ自己インダクタンス L ii と、導体 i と j 間のループ相互インダクタンス L ij は以下の式を用いる[4-8]。
Lii =µ0  pi20 ln
2π  ri r0 

(2-2)

Lij =

µ0

2π

 pi 0 p j 0 ln r0 pij 



(2-3)

但し、μ 0 は真空の透磁率（μ 0 =4π×10-7 (H/m)）、p i0 は導体 i とリターンパスとなる導体 0 とのピッチ、r i と r 0
は導体 i 及び導体 0 の半径、p i0 と p j0 と p ij は導体 i と導体 0、導体 j と導体 0 及び導体 i と導体 j とのピッチである。インダクタンス行列、容量行列（ε Si はシリコンの誘電率）とコンダクタンス行列（ρ Si はシリコンの抵抗率）は以下で表される。
 L11 L12

L
L
[LSi ] =  21 22 Ln1 Ln 2

 L1n 
 L2 n    Lnn (2-4)

[CSi ] = µ0ε Si [LSi ]−1(2-5)[GSi ] =1

ρ Siε Si

[CSi ](2-6)

1
電気通信普及財団 研究調査報告書

式(2-4)と式(2-5)から、容量行列は以下となる。
−C12
 C11

C
C
−
[CSi ] =  21 22 − Cn1 − Cn 2

 −C1n  − C2 n   Cnn (2-7)

ここでリターンパスとした導体 0 の自己容量と相互（＝結合）容量は以下の式から求めることができる。
nCii = Ci 0 + ∑ Cij

(2-8)

j =1

図 2-1 に 3 つの導体の場合の結合容量を示す。0 をリターンパスとするため、式(2-4)、(2-5)、(2-7)からは導体 1 と 2 の間の容量しか求めることができないが、式(2-8)を使うことで、全ての導体間容量を求められる。
C01=C100

1

C02=C202

C12=C21

図 2-1 導体間結合容量
2-2 リターンパスの評価
インダクタンス逆行列による容量計算では、導体の 1 つ以上をリターンパスとする必要がある。ここではリターンパスの設定の仕方によって、求めた容量に差が出るのかどうかを検証する。図 2-2 に示す異径・規則的配置の 3×3 の構造を使って検証する。1 つの導体をリターンパスとする場合は 3 通りの組み合わせがある。この 3 種類のインダクタンス行列は異なるが、逆行列から求めた容量は全て同じになった（表 2-1）
。但し、例えば C 11 ,C 12 は図 2-2 の 1 行 1 列と 1 行 2 列の導体間容量を表す。その他様々な構造（4×4 や不規則配置等）でも検証し、リターンパスをどこに設定しても同じ結果が得られることを確認した（数値結果は省略）。
これらのことから、導体のどれをリターンパスにしても、容量計算には問題がないことがわかった。
1
1

2

3

1
1

2

3

1

2

3

表 2-1

図 2-2 のリターンパスの評価結果

1

ReturnC11,12

C21,22

C11,220.07190.05450.0511

2

2

2

Path

3

3

3

Fig. 2-4(a)

(a)
(b)
(c)
図 2-2 異なる 3 つのリターンパス（黒塗りつぶし）

Capacitance (fF/μm)

Fig. 2-4(b)0.07190.05450.0511

Fig. 2-4(c)0.07190.05450.0511

2-3 インダクタンス逆行列から求めた容量の精度（１）同径・規則的配置
最隣接間のピッチと円（導体）の直径との比率（p/d）は、2 と 10 を用いた。解析には、4×4 の構造を用いた（図 2-3）。表 2-2 に結果を示す。表 2-2 から以下のことが言える。

インダクタンス逆行列を用いた方法は、p/d が大きいほど精度が高い。

最も隣接する水平（垂直も同様）に配置された導体（円）間の容量は最も大きく（支配的）、またイ
ンダクタンス逆行列を用いた方法の精度は高い。
p/d=2 では、水平の最隣接でも 5%程度ずれる場合がある。

対角に位置する最も近い 2 つの導体の結合容量は、p/d=2 では、精度は 3%以内の誤差であるが、p/d=10
では誤差が 20%以上に及ぶ。但し、p/d=2 ではオーダーが 1 桁小さい。

水平、対角共に 1 つ飛びの導体間容量において、p/d=10 では誤差が少ないが、p/d=2 では非常に大きい。しかし、これは容量値が極端に小さい。
（２）異径、不規則配置
直径の異なる不規則配置の精度を明らかにする。直径は最小ピッチを 1 としたときに、0.5 と 0.1 を用いた
（p/d=2, 10）。図 2-4 に異径・不規則配置の構造を示す。図 2-5 に図 2-4(a)～(d)の結合容量の誤差分布を示す。

2
電気通信普及財団 研究調査報告書

ほとんどが±3％以内に入っている。10％以上の誤差がある箇所は、途中に導体があるか、もしくは遠くて支配的でない場合がほとんどである。
表 2-2 図 2-3 の容量と精度
p/d=101243

Err (%)C (fF/μm)

C 11,12

0.047

3.0

0.146

1.8

*

C 12,13

0.042

1.2

0.137

-1.9

1

-5.0

1
2

p/d=2

C (fF/μm)

Err (%)

C 22,23

0.030

-0.7

0.107

3

C 33,34

0.032

-0.8

0.107

-1.0

4

C 11,22

0.016

2.4

0.023

39.1

*

C 22,33

0.013

-0.7

0.022

9.3

2

C 12,23

0.014

0.3

0.022

22.2

図 2-3

4×4 の規則配置*
3C 13,24

0.018

1.8

0.026

27.4

C 11,13

0.013

-0.7

0.016

50.4

C 22,24

0.004

0.7

0.001

1195.5

C 12,34

0.002

-20.9

0.001

1188.6*1:Nearest with parallel、*2:Nearest with opposite angle、*3: Others
1

2

3

4

1

1

1

2

2

3

3

4

4

2

3

4

25

(a)
1

2

Frequency

20

(b)
3

4

1

2

3

15
10

4

1

2

2

-21
-18
-15
-12
-9
-6
-3
0
3
6
9
12
15
18
21
~

5
1

3

3

Error (%)

4

4

(c)
図 2-4

0

図 2-5

図 2-4 の精度分布

(d)
不規則配置

2-4 同径・規則配置の効率的算出方法
基板の薄膜化し、TSV 径の縮小が進むと、1 つのチップに数千本以上の TSV を入れることができる。このような場合、インダクタンス行列は膨大となり、計算効率が良くない。そこで最も一般的に使われる TSV の直径が同じで規則的に配置された場合に、精度をほとんど落とさないで行列要素数が最も少ない、大規模寄生抽出に効果的で最適な行列サイズを求める。図 2-6 に、精度比較のためのリファレンスとして、8×8 の配置を示す。記号はその 2 つの導体間の結合容量を表す。このリファレンスに対して、精度を落とさずに n×nの n をどこまで小さくできるかを調査した。図 2-7 に、提案する 4×4 の構造を示す。図 2-8(a)は、p/d=2 のときの n×n の n を 2 から増やしたときの導体間容量（a、b、c、d、e、f）の変化を示す。図 2-8(a)から、n を増やしていけば、リファレンスの値に近づくことがわかる。図 2-8(b)は、該当する箇所の導体間容量の誤差を表す。図 2-8 から、n が 4 のときに、リファレンスに非常に近い結果を得られることがわかる。そこで、n=4（すなわち 4×4）のときに、p/d を可変したときの誤差を調査した。図 2-9 に結果を示す。リファレンスとの差は約 3％以内であることがわかる。
すなわち、同径の TSV が多数規則的に配置された場合は、大規模インダクタンス行列を作らなくても、4×4のインダクタンス行列から逆行列を求めて容量を算出することで、高速処理できることがわかる。

3
電気通信普及財団 研究調査報告書

c
e

f
d

c

a

f
da

e

b

b

同径・規則的配置のリファレンス（8×8）
a
b
c
d
e
f

0.1
0.05
0

150

図 2-7

a
b
c
d
e
f

100
50
0
-50

2 3 4 5 6 7 8
n of n×n matrix

提案する同径・規則的配置（4×4）

Error (%)

0.2
0.15

Error (%)

Capacitance (fF/μm)

図 2-6

2 3 4 5 6 7 8
n of n×n matrix

5
4
3
2
1
0
-1
-2
-3
-4
-5

a
b
c
d
e
f
2

(a) 容量（p/d=2）(b) 誤差（p/d=2）
図 2-8
n×n 行列の容量と誤差

図 2-9

3

4

5

6 7
p/d

8

9 10

提案方法（4×4 行列）の精度

2-5 TSV 間容量の重要性（１）各容量の比較
2 本の TSV を例に、TSV 間の各容量を比較する。図 2-10 に p/d を可変したときの 2 本の TSV 間の容量比較を示す。解析条件として、TSV 半径 r=0.4 (μm)と t ox =0.1 (μm)のとき空乏層幅 w dep =0.685 (μm)、比誘電率は、
ε ox =3.9、ε Si =11.9 を用いた。この条件では、C ox 、C dep 、C Si の順に、容量値が大きい。図 2-11 に酸化膜厚 t ox
を変化させたときの 2 本の TSV 間の容量比較を示す。酸化膜厚が厚くなるに従い、C ox は減少し、C dep が大きくなる。抵抗とインダクタンスを導通させたときの TSV 間のトータル容量は以下となる。
CT =

1
1
1
1
+
+
2Cox 2Cdep CSi(2-9)

すなわち、C Si が極端に大きければトータル容量から無視可能だが、そうでない場合は影響を及ぼす。C Si が小さくなるに従い、トータル容量を小さくする効果がある。言い換えると、図 2-10 と図 2-11 から、三次元集積回路において、シリコン基板間結合容量 C Si は遅延に影響する重要なパラメータであると言える。
（２）伝搬モード
周波数やシリコン抵抗率によって伝搬モードが異なる。ここでは伝搬モードとして、準 TEM（Quasi-TEM）
モード、遅波（Slow wave）モード、表皮効果（Skin effect）モードを扱い、今回使用した構造等の条件における伝搬モードを議論する。準 TEM モード領域が始まる特徴周波数 f e 及び表皮効果モード領域が始まる特徴周波数 f δ は以下となる。
fe =1
2πε Si ρ Si

(2-10)fδ =ρ Si
b 2πµ0(2-11)(

b = p − 2 r + tox + tdep)

(2-12)

図 2-12 に、式(2-10)～式(2-12)を用いて周波数とシリコン抵抗率による伝搬モードの領域を求めた結果を示す。シリコンの表皮深さ（例えば、シリコン抵抗率 ρ Si =10 (Ω･cm)で 1 (THz)のとき、表皮深さ δ=16 (mm)はTSV 間の距離（p/d=10、r=0.4 (μm)、t ox =0.1 (μm)、w dep =0.685 (μm)のとき、式(2-12)より、b=5.6 (μm)）よりも長いので、表皮効果は非常に高い周波数でしか生じない。シリコン抵抗率 ρ Si =10 (Ω･cm)のときの準 TEM モードの特徴周波数は、式(2-10)から、f e =15 (GHz)である。それより低い周波数では遅波モードとなる。
周波数が低い（遅波モード）場合、C Si よりも R Si が支配的となり、C Si は無視可能となる。ここで R Si は式(2-6)
より求められる（R Si =1/G Si ）。周波数が高い（準 TEM モード）場合、R Si よりも C Si が支配的となる。すなわ
ち、C Si は高速信号伝送の設計に重要となる。
4
電気通信普及財団 研究調査報告書

1.2

2

C (fF/μm)

C (fF/μm)

1
0.8
0.6

Cox
Cdep
Csi

0.4
0.2

1.5
1
0.5

0

0
2

図 2-10

Cox
Cdep
Csi

3

4

5

6 7
p/d

8

9 10

0

p/d を可変したときの容量比較

図 2-11

0.3
0.2
tox (μm)

0.1

0.4

0.5

t ox を可変したときの容量比較

Frequency (GHz)Skin effect
1000
100
10
1

Slow wavefe

10 (Ω-cm)

0.1
0.01
0.01

図 2-12

Quasi-TEM

fδ

0.1

1
10
100
Resistivity (Ω-cm)

1000

周波数－シリコン抵抗率のチャート

3 三次元集積回路の垂直方向伝搬遅延を評価するための効果的なモデル
3-1 寄生パラメータの計算（１）TSV ベース三次元集積回路の全体構造のモデリング
図 3-1 に積層チップの断面構造の例を示す。その構造は、オンチップ、シリコン基板、コネクタの 3 つの部分に分かれる。図 3-2 に等価回路を示す。

2nd chipOn-chip
Receiver R
w

Rovi

Cw/2

Cw/2

Substrate

Covi/2
Covi/2
CMOS/2 CSi/2

C'MOS/2

RTSV
2GSi
LTSV

CMOS/2 CSi/2

Rcon

Ccon/2

C'MOS/2
2GSi

Connection

Ccon/2
Driver
1st chip

図 3-1

積層チップの構造モデル

Rw

Cw/2

Rovi
Cw/2

図 3-2

Covi/2
Covi/2等価回路モデル（２）オンチップ配線の寄生パラメータ
オンチップの垂直配線は多層配線とビアで形成され、半径 r ovi と高さ h ovi の円柱になると仮定する。図 3-3(a)に真上から見た構造を示す。その抵抗と容量は以下で表される[18]。
ρ
2πε ovi(3-1)
hRovi = ovi
Covi =
hovi (3-2)
2 ovi
rovi + sovi 
πrovi


ln1.079





rovi

但し、ρ ovi は実効抵抗率、ε ovi は実効誘電率、s ovi はスペーシングである。図 3-3(b)は式(3-2)の電磁界解析との容量の誤差を示す。ドライバ/レシーバから垂直配線までの配線抵抗は以下で表される。
ρ
Rw = w lw (3-3)πwt
但し、ρ w 、w、t、l w は配線の抵抗率、幅、厚み、長さである。その最大容量は図 3-4(a)で示されるように、最小スペーシングで密な配線のときに得られる。ITRS[1]によると、M1 と中間層配線のアスペクト比は、2013年から 2028 年で t/w=1.9~2.3、h/w=1.7~2.2 である。多変量回帰分析により、密配線の最大容量の式を求めた。

5
電気通信普及財団 研究調査報告書

thCw = ε ovilw  4 + 2 − 0.43 
w
w



(3-4)

図 3-4(b)はポテンシャル分布を示す。その分布は上下左右の導体に囲まれる。図 3-4(c)は式(3-4)の誤差を示す。
誤差は±0.3%以内で非常に高精度である。
（３）シリコン基板内の寄生パラメータ
TSV の抵抗とループインダクタンスは以下で計算できる[11, 16]。
RTSV =

ρTSV
hTSV
2
πrTSV

LTSV =

(3-5)

p

µ0
hTSV cosh −1 TSV π dTSV (3-6)

但し、ρ TSV 、r TSV 、h TSV は、TSV の抵抗率、半径、高さであり、μ 0 は真空の透磁率、p TSV はピッチ、d TSV は TSVの直径である。酸化膜容量、空乏層容量、総容量は、以下を用いる[10, 11, 13, 16, 17]。
Cox =2πε oxhTSV
 rTSV + tox ln rTSV 

Cdep =(3-7)

2πε SihTSV rTSV + tox + tdep ln rTSV + tox


1
1
1
=
+
CMOS Cox Cdep

(3-8)

(3-9)

但し、ε ox と t ox は酸化膜の誘電率と酸化膜厚、t dep は空乏層幅である。グラウンド TSV の空乏層容量を無視する[13]と、異なった半径の 2 つの円間の容量は以下で表される[19]。
CSi =2πε Sih222  TSV
−1 pTSV − r1 − r2 
cosh


2r1r2



(3-10)

但し、ε Si はシリコンの誘電率、r 1 と r 2 は 2 つの円の半径である。また、以下の式も提案されている[19]。
CSi ' =

2πε SihTSV2
 pTSVln
 r1r2 CSi " =

(3-11)

2πε SihTSV  pTSV − r1  pTSV − r2  

 
ln 


r1
r2




(3-12)

上記した式(3-10)～式(3-12)の精度を調査した。式(3-10)の誤差は、±0.3%以内と高精度なため、式(3-10)を遅。
延式の作成に使用した。コンダクタンスは以下で表される（σ Si はシリコンの導電率）
σ Si
GSi =
CSi (3-13)
ε Si（４）チップ間接合部の寄生パラメータ
チップ間接合は円柱のコネクタとしてモデル化し、その抵抗と容量は以下で計算できる。
Rcon =

ρcon
hcon
2
πrcon

(3-14)

Ccon =

2πε con
hcon
2
2
2

 pcon− rcon,1 − rcon, 2 
−1
cosh


2rcon,1rcon, 2(3-15)

但し、ρ con 、r con 、h con は接続部の抵抗率、半径、高さである。ε con は誘電率、p con は p TSV と等しく、r con,1 と r con,2は 2 つのコネクタの半径である。

(a) 垂直配線モデル(b) 式の誤差
図 3-3 式(3-2)の精度(a) 断面構造(b) ポテンシャル分布 (c) 式の誤差
図 3-4 式(3-4)の精度

6
電気通信普及財団 研究調査報告書

(a) 構造
図 3-5(b) 各式の誤差
容量式の精度比較

3-2 提案する遅延モデル（１）遅延式
提案する遅延式は、1) 3D IC のティピカル構造を定義し、2) ティピカル遅延を求め、3) 各関数の係数を求めることによって得られる。関数は一次か二次で近似し、各関数の値はティピカル条件のときに、1 となる。
Td
Td ,typ( )n= ∏ fi (vi )f j v j = a j v 2j + b j v j + c j(3-16)

i =1(3-17)f k (vk ) = bk vk + ck

(3-18)

但し、T d,typ はティピカル遅延、f i (v i )は変数 v i の関数、v i はパラメータ p i か、その逆数 1/p i 、n はパラメータの数である。13 個のプロセス＆物理パラメータを用い、その遅延式は以下で表現する。
2


 1 
1
1


 
 + bs= bhovi hovi + c hovi ×  a sovi +×  bdrv+ c drv  × (b# RCVs # RCVs + c # RCVs )
c
s
ovi
ovi 
Td ,typs ovi 
s ovi
drv

 





Td

(

)

)(

(
× (a t) () (× alRCV l RCV 2 + blRCV l RCV + clRCV × btin t in + ctin × bhTSV hTSV + c hTSV × bdTSV d TSV + c dTSV

(

2


 1 
1


2
 + bp+c
tox ox + btox t ox + ctox ×  a pTSV 
p
TSV
TSV 
pTSV 
pTSV






)

)(

) (

2
× bhcon hcon + c hcon × a d con d com+ bd con d con + c d con × b#chips # chips + c #chips)(3-19))（２）遅延式の係数と精度
ティピカル遅延と各関数の係数は、ITRS[1] 記載の 2021 年配線寸法と 16nm FinFET テクノロジ[20]を用いた回路シミュレーション（Synopsys HSPICE）により求めた。表 3-1 にそのパラメータを示す。ティピカル遅延は T d,typ =57.0 (ps)であった。表 3-2 は各関数の係数を示す。決定係数（R2）は非常に高いことがわかる。
表 3-1

Other
s

Substrate

On-chip

Part

Param
h ovi (μm)
s ovi (μm)
drv
#RCVs
l RCV (μm)
t in (ps)h TSV (μm)
d TSV (μm)
t ox (μm)
p TSV (μm)
h con (μm)
d con (μm)#chips

Typ
2
1
×4
1
2
20
10
0.8
0.1
2
2
1.2
10

提案モデルに使用したパラメータ
Range
1~5
0.1~3
×1~×16
1~8
1~10
1~100
5~20
0.2~0.8
0.01~0.1
2~5
1~8
0.8~1.6
5~50

Description
On-chip vertical interconnect height
Spacing between on-chip vertical interconnect and general interconnects
Drivability where ×1 is W/L=60μm /20μm
Number of receivers in each chipInterconnect length between vertical interconnect and driver/receivers
Driver’s input transition time (0-100%)
TSV height
TSV diameter
Oxide thickness surrounding TSV
TSV-to-TSV pitch
Effective height of connectors such as bumps
Connector diameter
Number of stacked chips

7
電気通信普及財団 研究調査報告書

表 3-2
No.

Var.

Deg.

1
2
3
4
5
6
7
8
9
10
11
12
13

h ovi
1/s ovi
1/drv
#RCVs
l RCV
h TSV
d TSV
t ox
1/p TSV
h con
d con
t in
#chips

1
2
1
1
2
1
1
2
2
1
2
1
1

各関数の係数
Coefficientb
4.45×10-2
4.76×10-2
3.67×100
1.33×10-1
4.90×10-2
6.74×10-2
7.12×10-1-1.11×101
1.02×100
2.44×10-2-5.42×10-2
3.17×10-3
9.46×10-2a---1.22×10-3----3.95×10-3----4.88×101-6.11×10-1--4.47×10-2-----

c
9.11×10-1
9.52×10-1
9.74×10-2
8.70×10-1
8.84×10-1
3.31×10-1
4.29×10-1
1.63×100
6.44×10-1
9.51×10-1
1.00×100
9.37×10-1
4.60×10-2

R2
1.000
1.000
1.000
1.000
1.000
1.000
1.000
0.998
0.999
1.000
0.998
0.999
1.000

3-3 適用例提案した遅延モデルは、パラメータの最適化、感度解析、ばらつき解析のように様々な目的のために利用できる。図 3-6 に遅延解析した結果の例を示す。遅延への影響を簡単に知ることができる。図 3-7 は感度解
析した結果である。感度の高いパラメータが図 3-7(a)、低いパラメータが図 3-7(b)に示される。
提案モデルはばらつき解析にも利用できる。遅延標準偏差は各変数の標準偏差から容易に求めることができる。誤差伝播の法則から、遅延の分散は以下で近似される。
2 ∂T d  σp 2
i

∂
p
 i 

σ T d 2 ≅ 

(3-20)

但し、p i は表 3-1 に示されるパラメータの一つである。例えば、TSV の高さのみが変動するとき、HSPICE
モンテカルロ解析（1,000 回試行）で遅延標準偏差は 3.81 (ps)であった。
式(3-20)から求めた標準偏差は 3.84 (ps)である。図 3-8 に幾つかのパラメータの標準偏差の比較結果を示す。提案モデルによる結果は HSPICE シミュレーションと非常に良く一致する。このように、提案モデルはパラメータ変動の遅延変動への効果を見積もるためにも利用できる。

(a) S ovi
図 3-6(b) l RCV
遅延解析の例

図 3-7

感度解析結果(a) 低い感度(b) 高い感度

8
電気通信普及財団 研究調査報告書

図 3-8

遅延標準偏差の比較

4 まとめ
インダクタンス逆行列による容量算出方法の精度を明らかにし、同径・規則的配置の最適な最小サイズを提案した。インダクタンス逆行列は、貫通シリコンビア（TSV）を用いた三次元集積回路において、膨大な数の TSV のシリコン基板間結合容量を、非常に時間を要する電磁界解析ツールを使用せずに、数式で高速に求めることができるので有効である。大規模同径・規則的配置な場合に、4×4 の 16 本の TSV を用いてインダクタンス行列を用いることで、高速に十分な精度が得られることを提案した。
さらに、TSV ベース 3D IC の垂直方向の伝搬遅延を評価する効果的なモデルを開発した。それは、1)オン
チップ、基板、接続部から構成され、2)電気的等価モデルの RLGC 全てが式で計算でき、3)プロセス/設計パ
ラメータの関数に基づいた遅延モデルである。その遅延モデルは回路シミュレーションと非常に良く一致する。感度解析の結果、ドライバビリティ、チップ数、TSV の高さと直径、酸化膜厚は伝搬遅延に大きく影響を及ぼすことを示した。その遅延モデルは誤差伝播法則を用いることで、ばらつき解析にも利用できる。

【参考文献】[1] The International Technology Roadmap for Semiconductors (ITRS), 2013. [Online]. Available:
http://www.itrs.net/[2] T.-Y.Cheng, C.-D. Wang, Y.-P. Chiou, and T.-L, Wu, “A new model for through-silicon vias on 3-D IC using
conformal mapping method,” IEEE Microw. Wireless Compon. Lett., vol.22, no.6, pp.303-305, 2012.
[3] R.-Bo Sun, C.-Yi Wen, and R.-B. Wu, “Passive equalizer design for through silicon vias with perfectcompensation,” IEEE Trans. Compon. Packag. Manuf. Technol., vol.1, no.11, pp.1815-1822, 2011.
[4] A.E. Engin and S.R. Narasimhan, “Modeling of crosstalk in through silicon vias,” IEEE Trans.
Electromagnetic Compatibility, vol.55, no.1, pp.149-158, 2013.
[5] C.R. Paul, “Prediction of crosstalk in ribbon cables: Comparison of model predictions and experimental
results,” IEEE Trans. Electromagnetic Compatibility, vol.EMC-20, no.3, pp.394-406, 1978.
[6] Y. Peng, T. Song, D. Petranovic, and S.K. Lim, “On accurate full-chip extraction and optimization of
TSV-to-TSV coupling elements in 3D ICs,” Proc. ICCAD, pp.281-288, 2013.
[7] T. Song, C. Liu, Y. Peng, and S.K. Lim, “Full-chip multiple TSV-to-TSV coupling extraction andoptimization in 3D ICs,” Proc. DAC, pp.1-7, 2013.
[8] De.-C. Yang, J. Xie, M. Swaminathan, X.-C. Wei, and Er-P. Li, “A rigorous model for through-silicon vias
with ohmic contact in silicon interposer,” IEEE Microw. Wireless Compon. Lett., vol.23, no.8, pp.385-387,
2013.
[9] R. Weerasekera, M. Grange, D. Pamunuwa, H. Tenhunen, and L.-R. Zheng, “Compact modelling ofthrough-silicon vias (TSVs) in three-dimensional (3-D) integrated circuits,” Proc. 3DIC, pp.1-8, 2009.
[10] K. Salah, H. Ragai, and Y. Ismail, “A macro-modeling approach for through silicon via,” Proc. EUROCON,
pp.1869-1872, 2013.
[11] C. Xu, H. Li, R. Suaya, and K. Banerjee, “Compact AC modeling and performance analysis ofthrough-silicon vias (TSVs) in 3-D ICs,” IEEE Trans. Electron Devices, vol.57, no.12, pp.3405-3417, 2010.
[12] G. Katti, M. Stucchi, K. De Meyer, and W. Dehaene, “Electrical modeling and characterization of throughsilicon via for three-dimensional ICs,” IEEE Trans. Electron Devices, vol.57, no.1, pp.256–262, 2010.
[13] G. Katti, M. Stucchi, D. Velenis, B. Soree, K. De Meyer, and W. Dehaene, “Temperature-dependent modelingand characterization of through-silicon via capacitance,” IEEE Electron. Device Lett., vol.32, no.4,
pp.563-565, 2011.
[14] T. Bandyopadhyay, K.J. Han, D. Chung, R. Chatterjee, M. Swaminathan, and R. Tummala, “Rigorous
electrical modeling of through silicon vias (TSVs) with MOS capacitance effects,” IEEE Trans. Compon.
Packag. Manuf. Technol., vol.1, no.6, pp.893-903, 2011.

9
電気通信普及財団 研究調査報告書

[15] I. Ndip, B. Curran, K. Lobbicke, S. Guttowski, H. Reichl, K.-D. Lang, and H. Henke, “High-frequency
modeling of TSVs for 3-d chip integration and silicon interposers considering skin-effect, dielectric
quasi-TEM and slow-wave modes,” IEEE Trans. Compon. Packag. Manuf. Technol., vol.1, no.10,
pp.1627-1641, 2011.
[16] I. Ndip, K. Zoschke, K. Löbbicke, K.-D. Lang, and H. Henke, “Analytical, numerical-, andmeasurement-based methods for extracting the electrical parameters of through silicon vias (TSVs),” IEEE
Trans. Compon. Packag. Manuf. Technol., vol.4, no.3, pp.504-515, Mar. 2014.
[17] S. Manoj, H. Yu, Y. Shang, C.S. Tan, and S.K. Lim, “Reliable 3-D clock-tree synthesis considering nonlinear
capacitive TSV model with electrical-thermal-mechanical coupling,” IEEE Trans. Comput.-Aided Design
Integr. Circuits Syst., vol.32, no.11, pp.1734-1747, Nov. 2013.
[18] A.M. Milovanovic and M.M. Bjekic, “Approximate calculation of capacitance of lines with multilayer
medium,” Journal of Electrical Engineering, vol.62, no.5, pp.249-257, Sep. 2011.
[19] Y.Y. Iossel, E.S. Kochanov, and M.G. Strunskiy, The Calculation of Electrical Capacitance, Wright-Patterson
AFB, Ohio, 1971.
[20] Predictive Technology Model (PTM). [Online]. Available: http://ptm.asu.ed

〈発
題

名

資

料〉

掲載誌・学会名等

インダクタンス逆行列を用いた三次元集積回路の貫通シリコンビア間結合容量抽出
Scan test of latch-based asynchronous
pipelinecircuitsunder
2-phasehandshaking protocol
ウィンドウベース L 逆行列による TSV 間容量抽出
An effective model for evaluating
vertical propagation delay in TSV-based
3-D ICs
Modeling of substrate contacts in
TSV-based 3D ICs,
Effect of substrate contacts on reducing
crosstalk noise between TSVs
Impact of on-chip interconnects onvertical signal propagation in 3D ICs
インダクタンス逆行列を用いた三次元集積回路の貫通シリコンビア間結合容量抽出
高速通信非同期式回路における多入力調停
回路の構成方式に関する考察2Phase ハンドシェイクプロトコルに基づく非同期式回路のスキャンテスト
Substrate contact effect on TSV-to-TSV
coupling

Modeling and analysis
interconnects in 3D ICs

表ofvertical

発表年月

電気学会 論文誌 C2015 年 7 月

Proc. of the Workshop on
Synthesis And System Integrationof
Mixed
Information
Technologies (SASIMI)
電 子情報通信学会 総合大会 講演
論文集
Proc. of the International
Symposium on Quality Electronic
Design (ISQED)
Proc.
of
the
IEEE
International Conference on 3D
System Integration (3DIC)
Proc. of the IEEE Asia PacificConference on Circuit and Systems(APCCAS)
Proc. of the IEEE Asia PacificConference on Circuit and Systems(APCCAS)
電気学会 電子・情報・システム部
門大会 講演論文集
電気学会 電子・情報・システム部
門大会 講演論文集

2015 年 3 月
2015 年 3 月
2015 年 3 月

2014 年 12 月

2014 年 11 月

2014 年 11 月

2014 年 9 月
2014 年 9 月

電気学会 電子・情報・システム部
門大会 講演論文集

2014 年 9 月

Proc.
Tohoku-Section
Joint
Convention of Institutes ofElectricalandInformation
Engineers (IEEE Student Session)
Proc.
Tohoku-Section
Joint
Convention of Institutes ofElectricalandInformation
Engineers (IEEE Student Session)2014 年 8 月

2014 年 8 月

10電気通信普及財団 研究調査報告書