LHC-ATLAS 実験ミューオントリガーシステムの統合試運転〜テストパルス試験の活用とシステムの即時診断機構の実装
研究〜(Full-system commissioning of the muon trigger for the
LHC-ATLAS Experiment- Development of the system test framework and prompt sanity
check mechanism with test-pulse functionality)
東京大学大学院理学系研究科物理学専攻奥村研究室
林雄一郎

2022 年 1 月 28 日

概要

Large Hadron Collider (LHC) 加速器は、欧州原子核研究機構 (CERN) に建設された全周 27 km、設計重心系衝突エネルギー 14 TeV の世界最大の衝突型円形加速器である。LHC の 4 つの衝突点のうちの一つには

ATLAS 検出器が設置してある。LHC-ATLAS 実験では、陽子陽子衝突で生じた粒子を ATLAS 検出器で検出し、素粒子標準模型の精密測定や新物理事象の探索を目指している。
陽子陽子衝突実験では、陽子陽子衝突全断面積と比べ新物理を始めとした興味のある事象の断面積が 10 桁以上小さいため、計算機のリソースを最大限有効活用する目的から、オンラインで興味のある事象を選別する仕組みであるトリガーが必要になる。LHC-ATLAS 実験では、Level-1 トリガーと呼ばれる初段ハードウェア
トリガーを用いて 2.5 µs 以内にトリガー判定を行い、事象レートを 40 MHz から 100 kHz に落とし、その後、High Level トリガーと呼ばれる後段ソフトウェアトリガーを用いて、事象レートを 100 kHz から 1–2 kHz に落として、データ記録される。Level 1 トリガーの一種、エンドキャップ初段ミューオントリガーでは、Thin

Gap Chamber(TGC) 検出器を用いて、衝突点由来のミューオンを検出し、その飛跡情報を用いて位置と運動量を概算する。

LHC-ATLAS 実験は、2022 年 1 月現在、同年 4 月開始の第三期運転 (Run 3) に向け、アップグレードしたエレクトロニクス、ファームウェア、ソフトウェアの最終チェックが進行中である。エンドキャップ初段
ミューオントリガーでは、新たに NSW や RPC BIS78 を導入し、1.0 ≤ |η| ≤ 2.4 までの領域で、衝突点由来のミューオンではない粒子による偽トリガーを削減し、運動量分解能を向上させる。またこれらの新検出器の追加に伴い、トリガー演算ボードが刷新され、トリガーにおけるミューオン再構成のロジックも新しいエレク
トロニクスのために新規に開発された。一方でその読み出しのために TCP/IP プロトコルを用いた通信とソ
フトウェアベースのトリガーデータ読み出しシステムが導入された。これらの新エレクトロニクスの包括的な動作検証、試運転は重要な課題である。
本研究では、エンドキャップ初段ミューオントリガーの包括的な動作検証、試運転を行うために、TGC 検
出器に実装されているテストパルス機構を用い、TGC 全領域でトラックテストパルス試験機構の開発・実装を行った。エンドキャップミューオントリガーがカバーする 1.05 < |η| < 2.7 の領域に網羅的に無限運動量飛跡に相当するヒットパターンを入力し、対するトリガー出力を確認することでシステムの正常動作が検証され、あるいはエラー検知が可能で修復必要箇所が明らかになるものである。併せて効率的な全領域試験のためのスキャン方法の開発・実装や、取得したデータの即時解析機構の開発も行い、運用の面からも最適化した形でシステムの統合試運転を可能にした。本研究により、LHC 加速器の再稼働を待たずに新しいエレクトロニ
クスを含んだトリガー・読み出しを含むシステムの統合試運転が可能になり、本番システムを用いた運転経験を積んだことにより Run 3 に向けた準備が整った。また統合試運転を通じてハードウェア・ファームウェア・
ソフトウェアの不具合も発見された。一つ一つの事例に対して系統的な考察により不具合の箇所を明らかにし、改善・修復を実現し、エンドキャップミューオントリガーを Run 3 に向けて仕上げることができた。
また Run 3 開始後の定期的なハードウェアのシステム診断のための機構も本研究において開発した。統合試験で用いたトラックテストパルス試験に加えて、ASD テストパルス試験、ランダムトリガー試験を用いて、時々刻々と変わりうるトリガーシステムの状況を把握し、調整のために必要な情報を習得するための試験機構である。Run 3 システムのインフラストラクチャーに応じた新システムを開発すると同時に、Run 2 までの経験を元に解析手法等の改善により、より正確に定量をもって、継続的なシステムの診断ができる体制を整えた。

これらの研究成果として、エンドキャップミューオントリガーシステムの Run 3 に向けた準備体制は整ったと言える。2022 年初頭のシステムの最終調整を経て、万全な状態で Run 3 のデータ収集を開始する予定で
ある。

2

目次
第1章

序論

3

1.1

素粒子標準模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4

1.2

ATLAS 実験で目指す物理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6

LHC-ATLAS 実験

92.1

LHC 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9

2.2

ATLAS 実験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11

2.3

座標系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11

2.4

超伝導電磁石 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11

2.5

内部飛跡検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13

2.6

カロリメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

15

2.7

ミューオン検出器. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

15

2.8

ATLAS 実験におけるトリガーシステム . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

18

エンドキャップ初段ミューオントリガー

21

第2章

第3章

3.1

エンドキャップ初段ミューオントリガーのトリガーセクターと Region-of-Interest の定義

. .

21

3.2

TGC 検出器を用いた L1 ミューオントリガーロジックの概要 . . . . . . . . . . . . . . . . .

21

3.3

TGC エレクトロニクス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

22

3.4

TGC の TTC システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

31

トラックテストパルス試験フレームワークの構築

32

4.1

TGC エレクトロニクスが備えるテストパルス機能 . . . . . . . . . . . . . . . . . . . . . . .

32

4.2

トラックテストパルスを用いた SL タイミングパラメータの決定 . . . . . . . . . . . . . . . .

34

4.3

全 RoI スキャンフレームワーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

39

トラックテストパルス試験用のデータ解析とテストパルスを活用した統合試運転の実現

43

5.1

データ解析の流れ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

43

5.2

本システムを活用した統合試運転について . . . . . . . . . . . . . . . . . . . . . . . . . . .

46

5.3

トラックテストパルス試験による統合試運転のまとめ及び今後の展望 . . . . . . . . . . . . .

53

Run3 開始後のシステム診断フレームワークとその解析手法

55

6.1

運転開始後の定期的なシステム診断の必要性 . . . . . . . . . . . . . . . . . . . . . . . . . .

55

6.2

ASD テストパルス試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

56

第4章

第5章

第6章

1

6.3

ランダムトリガー試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

58

6.4

フレームワーク化59

第7章

まとめと今後の展望

61

付録 A

TGC で用いられているデータフォーマット

63

付録 B

無限運動量飛跡を模したテストパルスパターン作成

66. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

参考文献

73

2

第1章

序論
1950 年代以降、実験と理論の相互作用によって素粒子物理学は目覚ましい発展を遂げた。電磁気力と弱い力を統合した理論であるグラショー=ワインバーグ=サラム理論、素粒子単体の質量獲得機構であるヒッグス
機構、強い力を記述する量子色力学等様々な理論が提唱され、そして実証されていった。これらの素粒子を記述するのに必要な理論をまとめたものが、素粒子標準模型 (The Standard Model) である。標準模型は、現在までに行われている多くの素粒子実験の結果を定量的に説明することができるが、未だ多くの問題を抱えている。それを解決するため、様々な標準模型を超える新物理 (Beyond the standard model) が提唱されている。
標準模型の精密検証や新物理で予言されている現象の探索を行い、これらの新物理を検証していくことは、素粒子物理学の大きな目標となっている。

Large Hadron Collider(LHC) は、スイスのジュネーブ市郊外に拠点を置く欧州原子核研究機構 (CERN)の地下約 100 m に建設された世界最高衝突エネルギーを誇る陽子陽子衝突型円形加速器であり、40 MHz で
約 1011 個の陽子バンチを衝突させる。LHC-ATLAS 実験は、LHC の衝突点の一つに設置されている大型汎用検出器、ATLAS 検出器を用いて、陽子陽子衝突で生成した粒子を観測し、TeV 領域までの標準模型の精密検証や新物理事象探索を行う。
新物理事象等の興味のある事象は稀にしか起きないため、限られた計算機リソースを有効活用する目的
から、データ取集時に高速で興味のある物理事象を漏らさず選び出す仕組みであるトリガーが必要となる。

ATLAS 実験では、Level-1 トリガーと呼ばれる初段ハードウェアトリガーと High Level トリガーと呼ばれる後段ソフトウェアトリガーから構成される 2 段階トリガーを用いてこの高速選別を可能にしている。Level

1 トリガーの一種、エンドキャップ初段ミューオントリガーでは、Thin Gap Chamber(TGC) 検出器を用いて、衝突点由来のミューオンを検出し、その飛跡情報を用いて位置と運動量を概算する。

2022 年 1 月現在、エンドキャップ初段ミューオントリガーは、同年 4 月から開始する LHC-ATLAS 実験の第三期運転 Run 3 に向けてのアップグレードの最終チェックが進行中である。エンドキャップ初段ミュー
オントリガーは、Run 3 から ATLAS 検出器に導入される New Small Wheel(NSW)、RPC BIS78 からの情報を用いて 1.0 ≤ |η| ≤ 2.4 までの領域で、衝突点由来のミューオンではない粒子による偽トリガーを削減し、運動量分解能を向上させる。またこれらの新しい検出器からの情報の追加に伴い、トリガー演算ボードが刷新
され、トリガーにおけるミューオン再構成のロジックも新しいエレクトロニクスのために新規に開発された。
一方でその読み出しのために TCP/IP プロトコルを用いた通信とソフトウェアベースのトリガーデータ読み
出しシステムが導入された。これらの新エレクトロニクスの包括的な動作検証、試運転は重要な課題である。
本研究は、TGC システムに実装されているトラックテストパルス機構を活用し、TGC 全領域に網羅的にミューオンの無限運動量直線飛跡を模したヒットパターンを入力し、それに対するトリガー出力のタイミング3

および情報を調査するトラックテストパルス試験機構の開発・実装を行った。併せて効率的な全領域試験の開発・実装や取得データの即時診断機構の開発も行い、運用の面でも最適化を行った。またこれを用いてエンド
キャップ初段ミューオントリガーの包括的な動作検証、統合試運転を遂行したものである。本論文では、これらの開発研究および統合試運転の結果について詳しく述べる。また本研究では、運転開始後のエンドキャップ
初段ミューオントリガーシステムの状況を把握し、調整を行うために必要なハードウェアに対する定期的なシステム診断機構の実装も行った。これは統合試運転で用いたトラックテストパルス試験に加えて、TGC シス
テムに実装されているもう一つのテストパルス機構を活用した全読み出し系の試験、ASD テストパルス試験
およびチャンネルのノイズ特性を調査するランダムトリガー試験を組み合わせたものとなっていて、それぞれの試験を解析し調整が必要な箇所をリストアップするものとなっている。トリガーシステムのロバストな運用を行い、安定的に質の高い物理データを取得するのに大きく貢献する重要なインフラである。本論文では、このシステム診断フレームワークおよびその解析手法について詳細に述べる。
本論文の構成は以下の通りである。第 1 章では、素粒子標準模型と ATLAS 実験で目指す物理について概要を説明する。第 2 章では、LHC-ATLAS 実験の概要を説明する。第 3 章では、本研究で統合試運転を行った
エンドキャップミューオントリガーについて説明する。第 4 章では、エンドキャップ初段ミューオントリガーのトラックテストパルスを活用した統合試運転に必要なトラックテストパルス試験フレームワークの構築について述べる。第 5 章では、トラックテストパルス試験用のデータ解析及びトラックテストパルスを活用した統合試運転について述べる。第 6 章では、Run 3 開始後のテストパルスを活用したシステム診断フレームワー
クとその解析手法について述べる。最後に、第 7 章で本研究のまとめと今後の展望について述べる。

1.1 素粒子標準模型
現在、自然界には、4 つの相互作用すなわち重力相互作用、電磁相互作用、強い相互作用、弱い相互作用が確認されている。素粒子標準模型は、このうち重力相互作用を除いた３つの相互作用を記述し、基本的に素粒子標準模型を逸脱する実験結果はない。素粒子標準模型には、物質を構成するフェルミオン 12 種類、相互作用を媒介するボソン 4 種類、素粒子単体の質量の起源となるヒッグス粒子 1 種類の計 17 種類の素粒子が導入されている (図 1.1)。図の左側にフェルミオンが、右側にボソンが示されている。フェルミオンは、強い相互作用を行うクォークと強い相互作用を行わないレプトンに大きく分かれ、それぞれ 6 種類ある。クォークは、
電荷が 2/3 e を持つアップ、チャーム、トップ、電荷が −1/3 e のダウン、ストレンジ、ボトムから構成されている。レプトンは、電荷 −e を持つ電子、ミューオン、タウと電荷を持たない電子ニュートリノ、ミュー
ニュートリノ、タウニュートリノから構成されている。クォーク及びレプトンは、3 つの世代で分類される。
それぞれの世代間は、粒子の質量のみが異なる (ニュートリノに関しては標準模型の理論上その質量はゼロとされているが、ニュートリノ振動の発見により現在は、質量を持つことがわかっている)。それぞれのフェル
ミオンには、電荷の符号が反対の反粒子が存在する。またボソンは、ゲージボソン 4 種類とスカラーボソンであるヒッグス粒子に大きく分かれる。ゲージボソンのうちグルーオンは、強い相互作用を、光子は電磁相互作
用を、Z ボソン及び W ボソンは弱い相互作用を媒介する。強い相互作用は量子色力学によって記述される。
また弱い相互作用と電磁相互作用は、グラショウ=ワインバーグ=サラム理論で統一的に記述され、ヒッグス場の導入に関わる。ヒッグス機構と呼ばれる電弱対称性の自発的対称性の破れの機構により、Z ボソン、W ボ
ソン及びフェルミオンに質量を与える [1]。自発的対称性の破れに伴い、重いスカラー粒子であるヒッグス粒子が予言される。2012 年に観測が確定し、現在までにその質量が約 125 GeV であることが分かっている。

4

図 1.1: 素粒子標準模型に導入されている素粒子 [2]1.1.1 標準模型が抱える問題点
標準模型は、現在までに到達されたエネルギースケールでの多くの実験結果を説明することができているが、全ての素粒子、及び素粒子間の相互作用を説明する万物の理論としては、不十分であり、電弱スケール

O(100 GeV) における有効理論であると考えられている。標準模型が抱える問題の一部を以下に列挙する。
1 重力相互作用の記述がない
重力相互作用を標準模型の枠内で記述できていない。プランクスケール (ΛPlanck ∼ 1019 GeV) に近い
エネルギーを含む過程では、重力の効果が無視できなくなることが予想されている。今のところ、量子重力を含み、電弱スケールで標準模型となる完璧な理論は存在していない。

2 暗黒物質候補の不在
重力レンズ効果や銀河の回転速度の観測結果をはじめとする多くの宇宙観測の結果は、観測可能な電磁波を放射・吸収反射せず、しかし重力相互作用を行う暗黒物質の存在を示唆している。素粒子標準模型
内に暗黒物質の候補は存在せず、また質量にして暗黒物質の存在量は、既知の粒子の存在量のおよそ 6倍に上る [3]。

3 ヒッグス粒子質量の 2 次発散に伴う微調整問題と階層性問題
標準模型は電弱スケールにおける有効理論であると考えられており、仮にとある大統一理論の有効理論と仮定し、そのエネルギースケール ΛGUT ∼ 1016 GeV と仮定すると、ヒッグスの質量の 2 乗を計算する際に Λ2 GUT 程度の 2 次発散量 δm2h が入る。

m2h = m2h0 + δm2h

5

(1.1)

ここで mh はヒッグス粒子の質量 125 GeV であり、mh0 はヒッグス粒子の裸の質量である。式 (1.1)
は、1032 GeV2 程度の大きさの値が打ち消しあってヒッグス質量の 2 乗 O(104 ) GeV2 を作る必要がある。この微調整の不自然さはそもそもヒッグスの質量および電弱対称性の自発的破れがなぜ GUT の統
一スケール程度ではなく、100 GeV 程度で起こるかという問題に起因する。この問題を一般的に “階層性問題 (hierarchy problem)” と呼ぶ。

1.2 ATLAS 実験で目指す物理2012 年、欧州原子核機関 (CERN) で行われた ATLAS 実験、CMS 実験の両方で、ヒッグス粒子の発見が報告された。これにより、素粒子標準模型で予言されていた全ての粒子が発見された。標準模型は、多くの実験結果を説明することができているが、1.1.1 節で述べたような問題を抱えている。標準模型を超える新しい物理の導入が必要であると考えられており、その新物理の手がかりが様々な実験で探索されている。

ATLAS 実験は、エネルギーフロンティアでの衝突実験であり、LHC による高エネルギーの陽子陽子衝突実験を用いて TeV スケールまでに期待される物理現象を広く調べることを目的としている。この物理現象のうち、以下の項目について説明する。またこれらの物理現象の多くの終状態にミューオンが含まれるため、ミューオントリガーは LHC で重要となることもここで言及する。

1.2.1 ヒッグス粒子の精密測定
LHC は、現時点で唯一ヒッグス粒子を生成できる加速器実験であるため、ATLAS 実験でその性質の精密測定を行うことは非常に重要である。ヒッグス粒子の性質、特にヒッグス粒子と他粒子との結合定数の精密測定によってフェルミオンの世代の違いの起源や物質・反物質の起源など、標準模型では未解決の問題を解明できる可能性がある。例えば、ヒッグスとフェルミオンの結合定数 (gHf f ) は、湯川結合定数と呼ばれるが、その精密測定は重要な課題である。湯川結合定数は標準模型では以下の式で示されるようにフェルミオンの質量に比例している。

gHf f =

√ mf
2
v

(1.2)

ここで、mf はフェルミオンの質量、v はヒッグス場の真空期待値である。新物理による寄与によってこの比例関係に不整合が生じる可能性があるため、湯川結合定数を精密に測定することで新物理に対する手がかりを得ることができる。LHC の陽子陽子衝突実験においてヒッグス粒子は主に 4 種類の生成過程で生成される(図 1.2)。5 種類の崩壊過程 (H → bb̄、H → W W 、H → τ τ 、H → ZZ 、H → γγ) での崩壊過程は LHC 実
験での観測が達成されている。その生成断面積、及び崩壊分岐比は、図 1.3 の通りである。

1.2.2 超対称性粒子の探索
超対称性理論は、ボソンとフェルミオン間の変換に対する対称性を新たに導入するがそれに伴い、全てのフェルミオン及びボソンにスピンが 1/2 だけ異なる超対称性粒子の存在を予言する。超対称性理論には、通常

R-parity と呼ばれる保存則が要求されるため、Lightest SUSY Particle(LSP) が暗黒物質の候補となりえる。
またヒッグスの階層性問題についても超対称性粒子の寄与がちょうど小節 1.1.1 の 3 で定義した δm2 h の逆符号となり、微調整問題が起こらない。加えて自発的対称性の破れが電弱スケールで起こることも繰り込みの効果として自然に与えられる。これらの動機付けにより新物理の有力な候補である。LHC では、超対称性粒子6is confirmed neither by the CMS run 2 data [21], nor by the ATLAS run 1 analysis [22]. Nonetheless,these analyses start probing the interesting region of parameter space where the off-diagonal Yukawa
couplings are set by the mass of the leptons, |Yµ⌧ Y⌧ µ | ⇠ m⌧ mµ /v 2 , one order of magnitude better than
the indirect bounds set by ⌧ ! µ and ⌧ ! 3µ.
Chapter I.9. Summary
5 The SM Higgs boson at the LHC

275

σ(pp → H+X) [pb]10

M(H)= 125 GeV

q

g
H
g
(a)

3LO QCD(N
pp → H

+ NLO

EW)

10
O QCD

H (NNLpp → qq

H

H)+ NLO EW

EW)
D + NLO(NNLO QC
EW)
pp → WH
D + NLO
D in 4FS)(NNLO QCNLO QC
pp → ZH
in 5FS,q1q(b)H (NNLO QCD

pp → bbq

q

LHC HIGGS XS WG 2016

The main production mechanisms at the LHC are gluon fusion, weak-boson fusion, associated production with a gauge boson and associated production with a pair of top/antitop quarks. Figure 2 depicts
representative diagrams for these dominant Higgs production
processes.
2

g

CD
LO Q

10−1

pp →

W, Z

O
+ NL

ttH (N

EW)
ch +

tH
pp →

(NLO

, tQCD

s-ch)

t
H

10−2

g6

W, Z

q
(c)

7

8

9

10 11 12 13 14 15
t s [TeV](d)Figure 178: The SM Higgs boson production cross sections as a function of the LHC centre of mass energy.

2: Generic Feynman diagrams contributing
productionin (a) gluon
weak-boson
fusion,boson
1.2:Fig.
ヒッグスの生成過程のダイアグラム[4]。(a)to、the(b)Higgs、(c)、(d) はそれぞれgluonfusion,
fusion(b)(ggF)
過程、vector
Chapter I.9.図Summary275

1

102 The cross sectionsM(H)=125production
GeV
for theof a SM Higgs boson as a function ofp

LHC HIGGS XS WG 2016

LHC HIGGS XS WG 2016

Branching Ratio(c)fusion
Higgs-strahlung(or associatedproduction
with a gauge
associatedproduction(ttH)with topquarks.
(VBF) 過程、
W/Z associate
production(VH)boson)
過程、andtop(d)
associateproduction
過程と呼ばれる。
From Ref. [6].

σ(pp → H+X) [pb]s, the center of massO
3Lcollisions,(N
H
energy, forpp
aresummarizedinFigure3(left).
A
detailed
discussion,
includinguncertainties
WW
pp →
gg
10
10
in the theoretical calculations due to missing higher-order effects and experimental uncertainties on theττ)
NLO EWQCD +determinationppof
SM(NNLO parameters involved in the calculations can be found in Refs. [7, 23–25]. These→ qqH
cc
references
also discuss the impact of PDF’s uncertainties,
QCD scale uncertainties and uncertainties
ZZ
1
10
due to different matchingprocedures
when
includinghigher-ordercorrections matched to parton shower
EW)
γγ
NLO
CD +as uncertainties due to hadronization and parton-shower events. Table 1 summarizes
simulations
as
well
LO Q
−1
(N
)
ttH
10
s-ch
ch +
pp →
10
CD, tZγ
LO Q theoretical calculations in the main different
state-of-the-art
oftH (Ntheproduction channels.
p→
NLO
QCD +

EW)

EW)
D + NLO(NNLO QC
EW)
pp → WH
D + NLOin 4FS)(NNLO QC
O QCD
ZH
NL
→
S,
5F
pp
QCD inbb-1-2

H (NNLOpp → bb-3

p

Among other subdominant production channels of the µHiggs
boson at the LHC, the production in
µ
10−2
10
association
withasingletop
quark,
theproductioninassociation
with
a 125
pair126of127bottom
and the120 121 122 123 124
128 129 quarks
130
6 7 8 9 10 11 12 13 14 15[TeV]
H [GeV]
production in association with a spairof charm quarks are particularly interesting and Mmay
become visible
the high
statistics
ofastheHL-LHC179:
The SM Higgs boson branchingas a付近でのヒッグス質量function of the Higgs boson mass.
Figure 178:
The 重心系衝突エネルギーの関数としてのヒッグスの生成断
SMwithHiggs boson
production
cross sections
a functionof the LHCrun.
centre of Figuremass(a)(b)energy.
既知のヒッグス質量(125 ratios
GeV)
-4

面積

としての崩壊分岐比5147

LHC HIGGS XS WG 2016

Branching Ratio

図 1.3: ヒッグスの生成断面積及び崩壊分岐比 [5]。
1bbの対生成事象を探索したり、あるいは超対称性によって予言される追加の Higgs Doublet に伴う第 2 のヒッ
WW
gg

10
グス粒子を探索することによって超対称性の探索が行われる。
-1

ττ
cc
ZZ

1.2.3 余剰次元探索
10-2

γγ

コンパクト化された余剰次元が存在し、そのサイズが大きい場合、プランクスケールがTeV オーダーとな
10
Zγ
-3

り、階層性問題の前提となる 2 つの大きくスケールが離れた階層の存在を否定し、そのため階層性問題を解決µµ
10する候補として考えられる。
TeV
オーダーにプランクスケールを持つ強い重力の理論に従うと、シュバルツ
120 121 122 123 124 125 126
127 128
129 130-4MH [GeV]

シフト半径 RS が、LHC のエネルギー程度で有限となる [6] ため、これより小さな衝突係数でパートンが衝突
Figure 179: The SM Higgs boson branching ratios as a function of the Higgs boson mass.

するとブラックホールが生成される可能性がある。生成したブラックホールは、ホーキング放射を主な崩壊過程として崩壊し、その際高いエネルギーを持つ粒子が複数観測される。またその粒子のフレーバーについても平等な点が特徴的となる。図 1.4 に LHC においてブラックホールで生成され、崩壊した際の予想図 1.4 を示す。このようなブラックホール生成事象や、また余剰次元が予言する Kaluza-Klein (KK) 粒子 (余剰次元方向の運動量励起状態) の生成事象を探索し、余剰次元の兆候を探る。

7

図 1.4: ブラックホールが生成され、ホーキング輻射で崩壊した際の予想図 [7]

8

第2章

LHC-ATLAS 実験
2.1 LHC 加速器
LHC(Large Hadron Collider) は、欧州原子核機構 (CERN) に建設された周長 27 km、設計重心系衝突エネルギー 14 TeV の世界最大の陽子陽子衝突型円形加速器である。世界最高エネルギーで陽子同士を衝突させることで、高エネルギー領域の新物理で存在が予測されている新粒子の直接探索や素粒子標準模型の精密測定を通じ、標準模型を超えた物理を探る。前段加速器を含めた LHC 加速器の全体像を図 2.1 に示した [8]。Run 3 での前段加速器は、Linear accelerator 4 (Linac4)、Proton Synchrotron Booster (PSB)、Proton

Synchrotron (PS)、 Super Proton Synchrotron (SPS) から成る。各段の加速器の出力粒子のエネルギーを
表 2.1 に示した。
加速器

加速粒子

加速後のエネルギー

Linac 4H−

160 MeV

PSB

p

2 GeV

PS

p

26 GeVSPS

p

450 GeVLHC

p

6.8 TeV(Run 3)

表 2.1: 各段の加速器についての出力粒子のエネルギー

LHC の陽子ビームは、Point 5 に設置されている Radiofrequency (RF) cavity が生成した 400.8 MHz の電場によって加速及び位相安定化が達成される。また力学的に安定的な位相の周辺領域を bucket と呼ぶ。LHC
では、10 bucket 毎に 1 回、およそ 1.2 × 1011 個の陽子が入射し、バンチと呼ばれる陽子の集団を形成する。
つまり衝突点では、400.8 MHz ÷ 10 = 40.08 MHz すなわち約 25 ns に一回バンチが通過する。バンチはほとんど光速で移動し、また LHC の周長は 26.659 km なので、LHC が持つ理論上の最大バンチ数は、26659 m ÷ (c ÷ 40.08 MHz) = 3564

(2.1)

である。このため各バンチの番号である Bunch Crossing ID (BCID) は、0–3563 まで付けられている。この
うち、入射時およびダンプ時のキッカー磁石の励磁時間を考慮して適切に入射された 2808 個のバンチが LHCを周回しているよう設計されている。
また陽子ビームの軌道を適切に曲げるために、1232 個の主偏向磁石 (Nb-Ti 超伝導線コイルを用いた二重9The CERN accelerator complex
Complexe des accélérateurs du CERN
CMS

LHC2010 (27 km)

ALICE

North Area

TT20

LHCb
TT40

TT41

SPS

TT42

1976 (7 km)

TI2

2016

ATLAS

HiRadMat
2011

AWAKE

TI8

TT66

TT60

AD

ELENA

1999 (182 m)

2020 (31 m)

ISOLDEBOOSTER

1992

1972 (157 m)

REX/HIE

RIBs

TT10

p

p

n_TOF

TT2

2001
n

H–

2001/2015

p

East Area

PS
1959 (628 m)

p

CLEAR

LINAC
4
–
H

2020

LEIR

LINAC 3Ions
1994

H– (hydrogen anions)p (protons)

ions

e-

2017

2005 (78 m)

RIBs (Radioactive Ion Beams)n (neutrons)– (antiprotons)pe- (electrons)

LHC - Large Hadron Collider // SPS - Super Proton Synchrotron // PS - Proton Synchrotron // AD - Antiproton Decelerator // CLEAR - CERN Linear
Electron Accelerator for Research // AWAKE - Advanced WAKefield Experiment // ISOLDE - Isotope Separator OnLine // REX/HIE - Radioactive

HiRadMat - High-Radiation to Materials© CERN2019

EXperiment/High Intensity and Energy ISOLDE // LEIR - Low Energy Ion Ring // LINAC - LINear ACcelerator // n_TOF - Neutrons Time Of Flight //図 2.1: LHC 加速器の全体図 [9]極電磁石)、392 個の主収束電磁石 (四重極電磁石)、5000 台を超える補正磁石 (六重極、八重極、十重極磁石)が用いられている。

LHC には 4 つの衝突点があり、それぞれの衝突点で、ATLAS 実験、ALICE 実験、CMS 実験、LHCb 実験が行われている。ATLAS 実験の概要は次の節で述べる。

LHC の第一期運転 Run 1 は 2010 年からスタートし、2013 年まで続いた。その重心系衝突エネルギーは、2010 年に 7 TeV、2012 年に最高 8 TeV に達し、ATLAS 実験における瞬間ルミノシティーも設計値(1 × 1034 cm−2 s−1 ) の 75 % の 7.5 × 1033 cm−2 s−1 に達した。その後、実験準備期間 Long Shutdown 1(LS1, 2013–2015) に入り、Run 2 へのアップグレードが行われた。第二期運転 Run 2(2015-2018) では、重心系衝突エネルギーが 13 TeV での運転が行われ、その瞬間ルミノシティーも設計の 2 倍の 2 × 1034 cm−2 s−1に達した。4 年間で 150 fb−1 のデータ取得がされた。
現在 (2022 年 1 月)、実験準備期間 Long Shutdown 2 (LS2, 2018–2022) の最終年にあたる (図 2.2)。2022
年 4 月からの第三期運転 Run 3 では、LHC の衝突重心エネルギーは、13.6 TeV に達する。最大瞬間ルミノ
シティーは Run 2 と同じ 2 × 1034 cm−2 s−1 である。バンチ中の陽子数を増やすことで最高ルミノシティーでの運転を長時間維持し (ルミノシティーレベリング)、3 年間で 150 fb−1 のデータ取得を目指す。

10

priority was agreed to be ‘to fully exploit the physics potential of the LHC. A subsequent major luminosity upgrade, motivated byphysics results and operation experience, will be enabled by focused R&D’. The European Strategy for particle physics has been
integrated into the European Strategy Forum on Research Infrastructures (ESFRI) Roadmap of 2006, as has the update of 2008. The
priority to fully exploit the potential of the LHC has been recently confirmed as the first priority among the ‘High priority large-scalescientific activities’ in the new European Strategy for particle physics. This update was approved in Brussels on 30 May 2013 with thefollowing wording: ‘Europe’s top priority should be the exploitation of the full potential of the LHC, including the high luminosity
upgrade of the machine and detectors with a view to collecting ten times more data than in the initial design, by around 2030’.

図 2.2: LHC Plan [10]。現在は、2022 年から開始する Run 3 に向けた最終調整段階である。

2.2 ATLAS 実験

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USEFUL LINKSATLAS 実験は、LHC の衝突点のうち一つに設置された高さ25 m, 長さ 44m, 質量 7000 HL-LHC
t の大型汎用検出
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M器、ATLAS 検出器を用いて行われる。図 2.3 に ATLAS 検出器の断面図を示す。
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4 つに分けて内側から内部飛跡検出器、電磁カロリメータ、ハドロンカロリメータ、ミューオン検出器から構成される。

2.3 座標系

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図 2.4 に ATLAS 検出器の座標系を示す。ATLAS では、2 つの座標系が使われる。一つは原点を衝突点として x 軸の正の方向を LHC の中心の向きに、y 軸の正の方向を鉛直上向きにとり、右手系に従い、ビーム軸に沿った z 軸が定義される直交座標系である。もう一つは、R =√x2 + y 2 , z, ϕ = arctan(y/x) の円筒座標系である。また θ = arctan(R/z) の代わりに、擬ラピディティー η = − ln tan θ2 がよく用いられる。陽子衝突に伴う非弾性散乱に伴う終状態粒子の角度分布において、η によらず単位擬ラピディティーあたりの粒子数は、ほぼ一様であることが知られていて、検出器のチャンネル幅の設計も η を基準に行われることが多い (η が大きい領域では、単位立体角あたりの粒子数が多くなるので、前方の検出器は、高放射線耐性や高い

granuality が求められる)。ATLAS ミューオン検出器では、|η| = 1 付近を境に検出器の配置や種類が異なる
ため、|η| が小さい方をバレル部 (円筒形の “胴体” の部分
Got it! )、大きい方をエンドキャップ部 (円筒形の “蓋” の部分) と区別している。また ATLAS 検出器の z > 0 の領域を A side, z < 0 の領域を C side と呼んでいる。

2.4 超伝導電磁石
ATLAS 検出器で用いられている超伝導電磁石の配置を図 2.5 に示す。ATLAS 検出器では、1 つのソレノイド磁石、8 つのバレルトロイドコイル、そして片側 8 つの計 16 個のエンドキャップトロイドコイルを組み

11

図 2.3: ATLAS 検出器の断面図 [11]

ਤ 3.4 ATLAS ‫ݕ‬ग़‫ث‬ͷ࠲ඪ‫ܥ‬ɻx ࣠͸ LHCͷԁͷத৺ํ޲Λࢦ͠ɺy ࣠͸஍্ํ޲Λࢦ͢Α͏ͳӈख࠲ඪ‫ܥ‬
図 2.4: ATLAS
検出器で用いられている座標[12] より引用
Λ࠾༻͍ͯ͠Δɻz > 0 Λ A-sideɺz < 0 Λ C-side ͱ‫Ϳݺ‬ɻ·ͨɺη ͸‫ݕ‬ग़‫ث‬ͷΧόʔྖҬΛද͢ͷʹదͨ͠࠲ඪͰ͋ΔɻٖϥϐσΟςΟ (pseudorapidity) η Λ12!

θη = −ln tan
2

"

(3.2)

ͱఆٛ͢Δɻη ͸֤‫ݕ‬ग़‫͕ث‬෴͏ྖҬΛઆ໌͢Δࡍʹසൟʹ࢖ΘΕΔɻಛʹຊ‫Ͱڀݚ‬औΓѻ͏ϛϡʔΦϯγεςϜͰ͸ɺ|η| ! 1.0 ͷԁ౵ͷଆ໘ʹରԠ͢ΔྖҬΛόϨϧ (barrel) ෦ɺ|η| " 1.0 ͷԁ౵ͷఈ໘ʹରԠ͢Δ෦෼ΛΤϯυ

合わせている。ソレノイド磁石は、内部飛跡検出器のために z 方向に 2 T の磁場を生成し、また磁石外側に設置してある電磁カロリメータでの観測を妨害しないために、その厚みを最小化している。また 8 つのバレル
トロイド磁石およびエンドキャップトロイド磁石はその境界での磁場の干渉を防ぐために互いの隙間に入り込
むように配置されている。バレルトロイド磁石は典型的に 0.5 T、 エンドキャップトロイド磁石は典型的に

1 T の磁場を生成する。これらの磁場が干渉して非一様な磁場が作られる。その詳細な磁場の様子は、図 2.6に示す。

(a) ATLAS 検出器での磁石の全体図(b) ソレノイド磁石の実際の写真(c) バレルトロイド磁石の実際の写真

図 2.5: 超伝導磁石の配置と実際の写真 [11](a) ソレノイド磁場の様子 [11](b) 積分磁場の η 依存性 [13]図 2.6: ATLAS 検出器での磁場の様子

2.5 内部飛跡検出器
内部飛跡検出器は、ATLAS 検出器の中で一番内側に存在する検出器であり、検出器内の飛跡密度は大きい。
また ATLAS で探索する物理事象には高い運動量分解能とバーテックスに対して高い位置分解能を達成する必要がある。Pixel 検出器、SemiConductor Tracker (SCT) 検出器と Transition Radiation Tracker (TRT) 検
出器を用いて高精密測定を行う。
図 2.7 に内部飛跡検出器の断面図を示す。Pixel と SCT はシリコン検出器であり、中心に高い granularity
を持つ Pixel 検出器を配置し、その外側を SCT 検出器で覆い、さらにその外側をガス検出器である TRT 検出器が配置されている。Pixel 検出器は、バレル部全 4 層、エンドキャップ部全 3 層のシリコンピクセルセン

13サーから構成される検出器で、バレル部の最内層に、Insertable B-Layer (IBL) 検出器が Run 2 から追加された。Run 1 からのピクセルセンサーは全て同一で、そのピクセルサイズは 50 × 400 µm2 であり、一方 Run

2 から追加された IBL のピクセルセンサーのピクセルサイズは 50 × 250 µm2 である。その精度は、エンドキャップ部では、10 µm(ϕ)、115 µm(R)、IBL を除いたバレル部では、10 µm(ϕ)、115 µm(z)、IBL では

magnets with eight coils each. The ATLAS detector has a two-level trigger system to select events for

8 µm(ϕ)、40 µm(z) である [14]。全チャンネル数は、
offline analysis [5]. IBL を含め、約 9200 万である [15]。

SCT は、2 重のストリップセンサー全 4 層から構成される。その精度は、バレル部では、17 µm(ϕ)、2.1 µm(ϕ)
Inner Detector
structureである。また全チャンネル数は、約 630 万で580 µm(z))、エンドキャップ部では、17、580 µm(R)ある。

The ATLAS ID [2, 6] consists of three subdetectors utilising three technologies: silicon pixel detectors,
silicon strip detectors and straw drift tubes, all surrounded by a thin superconducting solenoid providing a
TRT は、直径 4mm のストロー状チューブから構成される。チューブの長さは、バレル部では
144cm
、ディ
2 T axial magnetic field [7]. The ID is designed to reconstruct charged particles
withina pseudorapidity
|[|
range
of
<
2.5
(see
Figure1
foraschematic
view
of
the
ID
barrelregionandTable
スク部では、37cm である。位置分解能は、1 チューブあたり、130 µm であり、全チャンネル数は、約 351 for
万 a list of themain detector characteristics). The material distribution inside the ID has been studied in data through use
である。
of hadronic interactions and photon conversion vertices [8, 9]. During the second LHC data-taking runp(2015–2018) with ? ? collisions at a centre-of-mass energy B = 13 TeV, the ID collected data with anefficiency greater than 99% [10].

2008 JINST 3 S08003

Figure 1.2: Cut-away view of the ATLAS inner detector.

structureof the barrel of the ID. The beam pipe, the IBL, the Pixel layers, the four(a) 内部飛跡検出器の断面図 Figure 1: A 3D visualisation of the(b)
内部飛跡検出器のバレル部の様子

図 2.7: 内部飛跡検出器の様子 [11]successively the beryllium beam-pipe, the three cylindrical silicon-pixel layers with individual sen2
sor elements of 50⇥400– 6µm– , four of the disks with double layers (one radial and one with a stereo
angle of 40 mrad) of end-cap silicon-microstrip sensors (SCT) of pitch ⇠ 80 µm, and approximately 40 straws of 4 mm diameter contained in the end-cap transition radiation tracker wheels.
In contrast, the end-cap track at h = 2.2 traverses successively
the beryllium beam-pipe, only the14
first of the cylindrical silicon-pixel layers, two end-cap pixel disks and the last four disks of theend-cap SCT. The coverage of the end-cap TRT does not extend beyond |h| = 2.

4.2 Inner-detector sensors

2008 JINST 3 S

cylindricallayersinofchapter
the SCTThe layout of the Inner Detector (ID) is illustrated in figure
1.2 and detailed
4. andIts the three layers of TRT barrel modules consisting of 72 straw layers are shown.
basic parameters are summarised in table 1.2 (also see intrinsic accuracies in table 4.1). The ID is
Thewhich
innermostthe inner
immersed in a 2 T magnetic field generated by the central solenoid,
extendspart
over ofa lengthof detector consists of a high-granularity silicon pixel detector and includes
insertable
5.3 m with a diameter of 2.5 m. The precision tracking detectorsthe(pixels
and SCT)B-layer
cover the(IBL)
region[11, 12], a new tracking layer added for Run 2 which is closest to the beam|h| < 2.5. In the barrel region, they are arranged on concentric
cylindersaround thetobeam
axis the precision and robustness of track reconstruction. The IBL consists ofline
and designed
improve
while in the end-cap regions they are located on disks perpendicular
the beamaxis.modules
The highest
280 tosiliconpixel
arranged on 14 azimuthal carbon fibre staves surrounding the beam pipe at a
granularity is achieved around the vertex region using silicon pixel
detectors.
Themm.
pixel layers
radiusof 33.25
Each arestave is instrumented with 12 two-chip planar modules, covering the region ofsegmented in R f and z with typically three pixel layers crossed
pixel sensors|[|by<each
2.7,track.
and 8All
single-chipmodules with 3D sensors [13, 14], four at each end of the stave (2.7 < |[| < 3).
2 . The intrinsic accuracies
are identical and have a minimum pixel size in R f ⇥ z of 50 ⇥The
400 µmremainderof the Pixel detector [2, 6, 15] consists of 1744 silicon pixel modules arranged in three
in the barrel are 10 µm (R f ) and 115 µm (z) and in the disks are 10 µm (R f ) and 115 µm (R).
barrel layers and two endcaps with three disks each. Each pixel module comprises 16 front-end chips
The pixel detector has approximately 80.4 million readout channels. For the SCT, eight strip layers
bump-bonded to the sensor substrate. The barrel modules were assembled on staves of 13 modules(four space points) are crossed by each track. In the barrel region, this detector uses small-angle
each, whilst the endcap modules were assembled directly on the disks. In order to simplify the notation(40 mrad) stereo strips to measure both coordinates, with one set of strips in each layer parallel tothroughout
the restsensorsof the withpaper, the term Pixel is used to refer only to the detector already in place during
the beam direction, measuring R f . They consist of two 6.4 cm
long daisy-chained
1 andnew radiallylayer isandreferred to explicitly as the IBL.
a strip pitch of 80 µm. In the end-cap region, the detectors have Run
a set ofstripstherunninga set of stereo strips at an angle of 40 mrad. The mean pitch of the strips is also approximately
80 µm. The intrinsic accuracies per module in the barrel are 17 µm (R f ) and 580 µm (z) and in
the disks are 17 µm (R f ) and 580 µm (R). The total number of readout channels in the SCT isapproximately 6.3 million.
4
A large number of hits (typically 36 per track) is provided by the 4 mm diameter straw tubesof the TRT, which enables track-following up to |h| = 2.0. The TRT only provides R f information, for which it has an intrinsic accuracy of 130 µm per straw. In the barrel region, the straws areparallel to the beam axis and are 144 cm long, with their wires divided into two halves, approxi(c) 内部飛跡検出器のエンドキャップ部の様子
4.3: Drawing
the aresensors
structural
traversed by two charged tracks
mately at h =Figure
0. In the end-cap
region, the 37showing
cm long straws
arrangedand
radially
in wheels. elements
The
total number ofis approximately
351,000.
ofTRT
10readout
GeV channels
pT in theend-cap innerdetector (h = 1.4 and 2.2). The end-cap track at h = 1.4 traverses

2.6 カロリメータ
図 2.8 にカロリメータの断面図を示す。カロリメータはその主な測定対象物により電磁カロリメータとハドロンカロリメータに大きく分かれる。電磁カロリメータは、吸収層が鉛、検出層が液体アルゴン (Liquid

Argon : LAr) の液体アルゴンカロリーメータが用いられており、ハドロン粒子及び光子と電子の位置とエネ
ルギーを測定する。アコーディオン構造をしていることで、全方位角 ϕ での一様性を損なわない検出器デザインとなった。ハドロンカロリメータは、荷電・中性ハドロン粒子のエネルギーを測定するものであり、エンド
キャップ部及びフォワード部 1 層目には吸収層が銅の液体アルゴンカロリメータを、フォワード部 2,3 層目には吸収層がタングステンの液体アルゴンカロリメータを、バレル部には吸収層が鉄、検出層がシンチレータのタイルカロリメータが用いられている。

図 2.8: カロリーメータの全体図

2.7 ミューオン検出器
ミューオン検出器は、ATLAS 検出器最外部に設置され、カロリメータを透過してきたミューオンの飛跡を再構成し、運動量を測定する。Run 3 で使用されるミューオン検出器は、Muon Drift Tube (MDT), Resistive

Plate Chanmber (RPC), Thin Gap Chamber (TGC), New Small Wheel (NSW) の 4 種類である。図 2.9に Run 2 でのミューオン検出器の全体図とビーム軸に垂直な平面での様子を示す。MDT は、磁場中でミューオンが曲げられる向きすなわちバレル部では z 方向、エンドキャップ部では R 方向の位置を精密に測定し、運動量の精密測定を行う検出器である。RPC、TGC 検出器は時間分解能に優れているため、事象選別を行う
トリガー検出器として使用される。RPC は、|η| < 1.05、TGC は 1.05 < |η| < 2.4 をトリガー検出器として15担当する。RPC については、Run 3 で新たに 1.03 < |η| < 1.33 の領域に RPC BIS78 検出器が設置され、エンドキャップ初段ミューオントリガーシステムに参加する。また RPC, TGC 検出器は MDT が十分な精度で測定できない方向すなわち ϕ 方向の位置を測定する。RPC は、|η| < 1.05、TGC は 1.05 < |η| < 2.7 を担当する。NSW は Run 3 から新たに導入される検出器で、Run 2 時の Small Wheel の位置に設置される (図2.10)。NSW は MicroMEGAS (MM) と small TGC (sTGC) から構成される。NSW の MM と sTGC が共に、ミューオン飛跡の精密測定とトリガー検出器の両方の役割を果たせるように設計された。

(a) ミューオン検出器の全体図 (Run 2 時) [11](b) ミューオン検出器のビーム軸に垂直な平面での様子 [16]図 2.9: ミューオン検出器の様子

図 2.10: NSW 検出器の設置位置。図は、ATLAS 検出器のビーム軸を含む平面での断面図である。横軸がビーム軸、縦Figure 1. Quadrant of the ATLAS muon spectrometer,with barrel layers (green) and end cap stations (blue). The
innermost end cap station is referred to as Small Wheel.
Trigger chambers with angular reconstruction capability
are included only in the EML16part, see the yellow box [2].

Figure 2. Sam
fire a muon tr
struction of onl
the case A rep
action point. C
related particle
an innermost st
the selection by

軸が動径方向、原点が衝突点を示す。青枠の Small Wheel Region に設置されていた TGC 検出器及び CSC 検出器の設置位置に NSW が設置される。図は参考文献 [17] から引用。

2008 JINST 3 S08003

by the radial strips. The TGC’s need good time resolution to tag the beam-crossing with highefficiency ( 99%) and fine granularity to provide a sufficiently sharp cut-off in the momentum of
the triggering muon. To match the granularity to the required momentum resolution, the size of
the wire groups varies from 6 to 31 as a function of h, corresponding to a variation in width from
10.8 mm to 55.8 mm. The alignment of wire groups in consecutive layers is staggered to optimise
the position resolution for a given number of electronics channels. The radial strips are staggeredin a similar way to achieve an azimuthal granularity of 2–3 mrad, as seen from the interaction point.
3.1.1
TGC の構造と動作原理
Figure8.9 showsa longitudinal cut through the end-cap. TGC’s are located in the innermost
TGC
は
Multi
Wire
Chamber( MWPC ) の一種であり、|z| = 7.0, 7.4 correspondingmlayer (marked I) and in theProportional
middle layers(EM-wheels
marked M1–M3,
to TGC1–3).
に配置される EI, FI と、|z| = 13.4, 14.7, 15.2 m に配置される Big Wheel とに大別されThe 2.7.1
locationTGC
of the検出器
MDT in a small (S) and large sector (L) are shown for reference. The location
る。( 図 3.1 )along z and the radial extension of the TGC wheels are given in table 6.11. A detailed listing of all
ThinTGC
Gapの構造Chamber (TGC) 検出器は、1.05 < |η| < 2.7 までのエンドキャップ領域におけるトリガー用
relevant construction
parameters is given in the TGC parameter book [212].

の検出器である。
TGC は、Multi Wire Proportional RChamberの一種である。図 2.11 に TGC
円形のエンドキャップ領域をカバーするために、配置場所によって方向の長さ 1 (MWPC)m∼
2.4 m と大きさの異なる台形のチェンバーを設置している。チェンバーの模式図を図 3.2 に、Chamberの構造を示す。アノードワイヤーは、直径 50 µm の金メッキされたタングステンワイヤーであり、
6.8.2
Principle
of operation
TGC の各種パラメータを
表 3.1 に示す。

The main operational parameters of the TGC’s
Pick-up strip
are summarised in table 6.12.
Graphite layer
TGC’s are multi-wire proportional chambers with the characteristic that the wire-tocathode distance of 1.4 mm is smaller than
表 3.1: TGC の各種パラメータ。 [2]Gas gap
ATLAS
the wire-to-wiredistance of 1.8 mm, as shown+HV2.8 ± 0.1 mm 1.8 mm Technical Design Report
Level-1 Trigger
24 June 1998
Anode wire pitch
1.8 ± 0.05 mm
in figure 6.31. With a highly quenching
Wire diameter 50 µm50
µm
1.4 mmwire
gas mixture of CO2 and n-C5 H12 (n-pentane),
Wire potential
2800 ± 100 V
Operationg
plateauwires
200sandwiched
VThe
chambers
areconstructed
from
a
plane
of
anode
between cathode planes
this cell geometry allows for operation in a
Gas mixture
CObuilt
2 + n-pentaneof graphite coated glass-epoxy laminate(FR-4). TGCs are
as units of doublets or triplets,
quasi-saturated
mode, i.e. with a gas gain of(55: by45) 20mm thick paper honeycomb.
with the two or three gas gaps within a unit separated
5
Gas amplification
3 × 105⇠ 3⇥10 Several. Thisanoderelatively
lowfedgas
comwires areto again,commonamplifier-shaper-discriminator
for input to 1.6
the mmtrigger
G-10
electronics.
The
number
of
wires
per
group
variesaccordingtothedesiredgranularity
as apared to previous implementations of the TGC
function of pseudorapidity. The structure of the chambers is shown in Figure 10-9 and the図(a)3.2:TGC
TGC allow
チェンバーの模式図。直交しChamber[18](b) TGC
Chamberの断面図[11]concept, parameters
does
nottoの模式図makearefulluse of in
Figure6.31:
TGC
structure
showing
anodeof
the chambers
summarized
Table 10-3.
て配置されたアノードワイヤとカソードスト
its independence from the primary ionisation. wires, graphite cathodes, G-10 layers and a pickリップによって 2 次元読み出しが行われる。
Some of its[13] characteristics are still kept, even up strip, orthogonal to the wires.
at such a low
gas gain. 50Inµmparticular:
アノードは直径の金メッキをしたタングステンワイヤで、台形をしたチェンバーの上辺・下辺と平行に張られている。カソードにはガラスエポキシ板に表面抵抗 1 MΩ の

• Theカーボンを塗布したものを用い、カーボンを塗布した面の反対側には銅で出来たストリップ
highly quenching gas prevents the occurrence of streamers in all operating conditions.
がワイヤに直交するように張られている。ワイヤのたるみを出来るだけ減らすためのワイヤ

30 cm 毎に設置されており、そのために局所的な不感領域が存在する。ワイヤ• Theサポートがpulse heightobserved in the interaction of low energy neutrons (1–10 MeV) is only aは 6 ∼ 20 本をまとめて 1 つのチャンネルとして読み出し、ストリップは 32 本それぞれを
factor30
largerthan
for a minimum ionisingparticle.
1 つのチャンネルとして読みだす。こうした構造により
TGC
は R-φ の 2 次元読み出しを可能にしている。

The high electric field around the TGC wires and the small wire-to-wire distance lead to very goodtime resolution for the large majority of the
tracks. Only tracks at normal incidence passing midway
19
between two wires have much longer drift times due to the vanishing drift field in this region. Thiseffect was already discussed in the context of the CSC’s which have a similar cell geometry, seesection 6.4.2.
In theTGC wheels,
however,theangle(right)of incidence
forthattracksemerging
Figure 10-9
Cross-sectionof a triplet(left) and of
a doubletof TGCs. Notethe triplet
has stripsfrom
for the(c) TGCBWの断面図、左TripletDoublet[19] on the same scale as
the azimuthal coordinate read-out
on thetwoouter layers:only.
(The、右gas: gap
is not drawn
the other elements.)

図 2.11: TGC Chamber について

10.4 Front-end electronics

カソードは、厚さ 1.6 mm の G-10 (ガラスエポキシ樹脂) 板に表面抵抗 1 MΩ のカーボンを片面に塗布した– 199 –

ものを用いる。ワイヤーの弛みを防ぐため、ワイヤーサポートが 30 cm 毎に存在する。G-10 板のカーボンをTable 10-4 RPC front-end electronics and signal
10.4.1 Barrel
塗布していない方の面には、銅でできたストリップ電極がアノードワイヤーと直交して貼られている。このア
specifications.

ノードワイヤーとストリップによって次元読み出しを行う (図 2.11(a))。
A RPC operating in avalanche mode 2
produces

Input voltage threshold 150 mV

a single
signal of 5ns FWHM and2.11(b) はTGC 検出器の断面を示している。アノードワイヤー間隔は1.8 mm、アノードとカソードの図 typically
1.5ns time jitter. A typical RPC timing

Shaping time

5 ns

間隔は
1.4 mm になっている。アノードワイヤーとカソードの間には、混合比
55:45 の CO2 /n-C5 H12 混合ガ
distribution
for the measured time-difference
between two detectors for normally-incident
particles in a beam-test is shown in
Figure 10-10.

Time skew<100 ps

Dissipated power< 50 mW/ch

17

方、カーボン面にも電圧が誘起され、それによってストリップにも電圧が誘起される。スト
リップではそうして誘起された電圧を読み出す。

Pick-up strip
Graphite layer+HV

50 µm wire

1.8 mm
1.4 mmスで満たされている。CO2 が活性ガスとして働き、n-C5 H12 は紫外線を吸収し放電を抑制する役割を果たす。
1.6 mm
荷電粒子がガス層を通過に伴いイオン化で 2 次電子が発生し、約2.8G-10kV の印加電圧によりドリフト及び加速
図 3.3: TGC の断面図。ワイヤとストリップによる 2 次元読み出しを行っている。 [2]
されアノードワイヤー近傍で電子雪崩が生じる。図2.12 に電子雪崩の時間発展の模式図を示す。アノードと図 3.4: 電子雪崩の時間発展。雪崩が時間発展する様子を左から右の順番で表している。 [8]図 2.12: 電子雪崩の時間発展の模式図。荷電粒子の飛跡上のガス分子が電離し、陽イオンと電子が生じる(1 次電離、図a)。電離した陽イオンはアノードワイヤーの印加電圧により加速され、ガス分子のイオン化エネルギーを超えた
際に進路上のガス分子と衝突するとそのガス分子を電離する (2 次電離、図 b)。ワイヤー近傍の電場は大きいので雪崩的に 2 次電離が起きる (図 c,d)。電子は軽いので、すぐに (1 ns 以内に) ワイヤーに吸収されるが、陽イ
20
オンは、重いのでゆっくりカソード面に移動する (図 e)。

カソードの間隔が短く設計されているのは、電子雪崩で生じた陽イオンを素早く回収し、TGC の繰り返し計測の性能を向上させるためである。またワイヤー間隔が短く設計されていることで、ドリフト時間の分布の幅が短くなっており、TGC は 25 ns 程度の検出時間分布の広がりを持つ。
図 2.11(c) は、TGC 検出器の断面を示している。それぞれのチェンバー間にはペーパーハニカムを挟んで全体の構造を支えている。Doublet と呼ばれるユニットはワイヤー、ストリップ各 2 層を有し、Triplet と呼ばれるユニットはワイヤー 3 層、ストリップ 2 層を有す。Run 3 での TGC は、エンドキャップトロイドマグ
ネットの外側に存在する Big Wheel (BW) と内側に存在する Endcap Inner station (EI) に大きく分けられる。台形型の TGC Chamber ユニットの組み合わせで円形のエンドキャップの TGC BW 構造体を成す (図2.13)。また EI は、large sector のみにある MDT の EIL4 チェンバーに隣接している。TGC BW 構造体は、
z 軸方向に M1、M2、M3 と呼ばれる 3 つのステーションを有し、それぞれ Triplet、Doublet、Doulet ユニットで構成される。よって TGC BW は、ワイヤー 7 層、ストリップ 6 層を有する検出器で第 3 章で議論する
ように、そのコインシデンスにより、高速でミューオンを再構成する。

TGC BW は、電気回路制御、データ読み出し、電源供給そしてガスやミニラック冷却用の水道の面で独立な扇形をした 12 個の 1/12 セクターと呼ばれる単位の組み合わせで構成されている。A/C side の各セクターππは、ϕ が大きくなる順に A/C-01 から A/C-12 と名前が付けられている。A/C-01 は、− 12< ϕ < 12の領域を担当する。

2.8 ATLAS 実験におけるトリガーシステム
ATLAS 実験 Run 3 では、2.1 節で述べた通り、25 ns 間隔すなわち 40 MHz で陽子バンチ交差が起きる。
ATLAS 実験で用いられる計算機リソースは、処理・記録できるレートは約 1–2 kHz であるので、全事象を処理・記録し、物理解析に用いることは不可能である。一方で陽子陽子衝突の全断面積に対し、新物理に関連する現象の断面積は一般に遥かに小さいため、興味のある事象レートは 40 MHz より遥かに小さい。限られた計算機リソースを最大限に活用するためには、データ取集時にオンラインで興味のある物理事象を漏らさず選び出して (トリガーして) 記録し、その他の事象を記録前に最大限排除することが必要になる。トリガーシステ

18(a) TGC の全景写真(b) Run2 時の R-Z 平面での様子 [20]図 2.13: TGC 検出器の様子。図 (a) は、メンテナンスのため、Parking Position (z ≃ 20 m) に設置されている TGC
を衝突点側から眺めた際の全景写真である。写真で見えているのは、M1 側の表面であり、M3 側は、Endcap

Outer の MDT と接近している。図 (b) は、TGC の R-Z 平面での様子を示しており、EI と BW に大きく分かれていることが見てとれる。また BW は、3 層 1 組 (Triplet) の M1 ステーション、2 層 1 組 (Doublet) のM2、M3 ステーションから構成される。

ムとデータ取得システム (data acquisition, DAQ) システムが連動して機能し、これを実現する。図 2.14 にRun 3 での ATLAS 実験における Trigger and Data Acquisition (TDAQ) システムを示す。ATLAS 実験のトリガーシステムは、二段階トリガーとなっており、初段ハードウェアトリガー (Level-1 Trigger) 及び後段
ソフトウェアトリガー (High Level Trigger) を用いて効率的に事象を選別している。

Level-1 Trigger
Level-1 Trigger は、初段ハードウェアトリガーであり、2.5 µs でイベントレートを 100 kHz の記録レートに収まるように事象選別することが要求される。Level-1 Trigger はカロリメータの信号を基にトリガー判定を行う Level-1 カロリメータ (Level-1 Calo) トリガーと、ミューオン検出器の信号を基にする Level-1 ミュー
オン (Level-1 Muon) トリガーそしてそれらのトリガー出力を元に Level 1 のイベントレベルの抽出を行う

Level 1 トポロジカル (L1 Topo) トリガーの３種類に分けられる。これら 3 種類のトリガーで処理された情報は最終的に Central Trigger Processor (CTP) に渡され、L1 トリガー判定が行われる。CTP での事象選別を経て、後段のソフトウェアトリガーでさらなる判定を受けるべきと判断された場合、CTP は各検出器のフロントエンド等に Level-1 Trigger Accept (L1A) 信号をブロードキャストし、その事象に対応するデータが読み出される。読み出されたデータは各検出器システムの Readout Driver (ROD) でイベント毎にまとめ整形され、Readout System (ROS) に送られる。

Level-1 カロリメータトリガーでは、高い横運動量 (pT ) を持つ電子や光子、ジェット、そしてハドロンに崩壊するτの信号を探す。また、検出された信号の pT から消失横エネルギー (missing transverse energy,
missMET) ETを計算し、MET が大きい事象を探す。出力は、CTP と L1Topo に送信される。

Level-1 ミューオントリガーはバレル部トリガー (L1Muon Barrel) と、エンドキャップ部トリガー (L1Muon
Endcap) に分けられる。バレル部トリガーには、RPC 検出器の信号が用いられ、エンドキャップ部トリガーには TGC 検出器等の信号が用いられる。本論文では、L1Muon Endcap の統合試運転を行った。そのため
第 3 章で詳細を述べる。バレル部、エンドキャップ部のトリガー判定信号は後段の Muon CTP Interfase

19

(MUCTPI) でまとめられ、CTP と L1Topo に送られる。
Level-1 トポロジカルトリガーでは、Level-1 カロリメータトリガーと Level-1 ミューオントリガーからの
miss
電子/光子、τ、ジェット、そして ETの情報を元に、オブジェクト間の角度相関や不変質量等といったイ

ベントトポロジーを計算し、それを元に興味のある事象を探す。
陽子衝突によって生成された粒子の信号は L1 判定が完了するまで各検出器のフロントエンドでバッファされる。バンチ交差が起こってからフロントエンドに L1 の判定結果が届くまでの時間を L1 latency と呼ぶ。

L1 latency はトリガーソースとなるサブシステムやイベント中の粒子数などに依存せず、固定の値となるよ
うにデザインされている。L1 トリガーシステムが選ばなかったイベントデータは各検出器のフロントエンド
で捨てるようになっている。Level-1 Trigger は L1 latency が 2.5 µs 以内になるように設計されている。

High Level Trigger (HLT)High Level Trigger は、後段ソフトウェアトリガーである。Level 1 Trigger に選び出された事象に対し、Level 1 Trigger が定義する、トリガー判定に関与したアクティビティが発見された領域 (Region-of-Interest、RoI) の情報を活用しつつ、全ての検出器の情報を用いてソフトウェアによる高精度な粒子再構成を行い、最終的に記録される事象を選別する。High Level trigger は、衝突から約 1 s までにイベントレートを 100 kHz
から 1–2 kHz までに落とす。

Calorimeter detectors
TileCalMuon detectors including NSW

Level-1 Calo

Detector
Read-Out

Level-1 Muon
Endcapsector logic

Preprocessor
nMCM TREX

Barrelsector logic

FE

FE

SROD ROD

ROD

...

FE
FELIX

JEP (jet, E)
CMX

e/j/g
FEX

MUCTPI

L1TopoCTPCTPCORE

Level-1 Accept

CP (e,γ,τ)CMX

DataFlow
Read-Out System (ROS)CTPOUT

Central Trigger

Level-1

Data Collection Network

RoI

High Level Trigger(HLT)
AcceptData Storage

Processors

Event
Data

Tier-0

図 2.14: Run 3 での TDAQ システムの模式図。参考文献 [21] を元に作成。図の左側にトリガーシステム、図の右側に

DAQ システムが示されている。

20

第3章

エンドキャップ初段ミューオントリガー
本研究では、エンドキャップ初段ミューオントリガーについて主に扱う。本章では研究の議論のために必要なエンドキャップミューオントリガーシステムの詳細をまとめる。

3.1 エンドキャップ初段ミューオントリガーのトリガーセクターとRegion-of-Interest の定義
図 3.1 に示す通り、TGC 検出器の BW 構造体は、1.05 < |η| < 1.92 のエンドキャップ部と 1.92 < |η| < 2.4のフォワード部に分かれた構造を持つ。さらにエンドキャップ部とフォワード部は、それぞれ 48, 24 個のトリ
ガーセクターと呼ばれる単位から構成されていて全方位角を覆う。前述の通り、TGC 検出器は 12 個の 1/12
セクターと呼ばれる単位で運用されるが、図 3.2 にトリガーセクターと TGC 検出器の 1/12 セクターの関係の模式図を示す。1/12 セクターは、エンドキャップ部は 4 つのトリガーセクター (エンドキャップ部トリ
ガーセクター) から構成され、またフォワード部は 2 つのトリガーセクター (フォワード部トリガーセクター)から構成される。ϕ が小さい順に phi0, phi1, phi2, phi3 と名付けられており、フォワードトリガーセクター
は ϕ が小さい順に phi0, phi2 と名付けられている。L1 トリガーにおけるミューオン検出は各トリガーセク
ター毎に独立に行われる。2.8 節で示したように L1 トリガーである本システムは、ミューオンの検出位置をReagion-of-Interest (RoI) として後段のシステムに報告する。本システムにおける RoI は以下のように定義される。1 つのエンドキャップトリガーセクターは、さらに η 方向に 37 分割、ϕ 方向に 4 分割され、計 148の小領域 RoI に区分される。1 つのフォワードトリガーセクターは、η 方向に 16 分割、ϕ 方向に 4 分割され、計 64 の小領域 RoI に区分されている。L1 ミューオントリガーの出力位置情報は、この RoI を単位とする。

3.2 TGC 検出器を用いた L1 ミューオントリガーロジックの概要
2.7 節で導入した通り、エンドキャップ部 L1 ミューオントリガーシステムでは、M1 (Triplet)、M2(Doublet)、M3 (Doublet) の 7 層・3 ステーション (図 2.13) におけるヒット情報を用いたコインシデンスロ
ジックによりミューオンの検出を行う。7 層のコインシデンスによりミューオンを同定すると同時に 3 ステー
ションにおける位置相関を評価し運動量を高速で概算するアルゴリズムを実装する。図 3.3 に 3 ステーションを用いたミューオン再構成の概要を示す。陽子陽子衝突によって生成したミューオンがエンドキャップトロイ
ド磁石によって曲げられた後、磁場領域の外に設置してある TGC 検出器の 3 ステーションを通過し、各ス
テーションにおいて 2 次元のヒット点情報 (R, ϕ) を残す。この 2 次元情報は、M3 でのヒット点と衝突点を

21

|𝜂| = 1.05
|𝜂| = 1.92

図 3.1: TGC BW 構造体は、1.05 < |η| < 1.92 までは 48 回対称のチェンバーユニット配置で全方位角を覆い (エンドキャップ部)、一方 1.92 < |η| < 2.4 では 24 回対称のチェンバーユニット配置で全方位角を覆う (フォワード部)。

結んだ直線飛跡 (無限大の運動量を持った荷電粒子の飛跡に対応) と比較される*1 。M2 と M3 との比較で得られた (dR23 、dϕ23 )、また M1 と M3 との比較で得られた (dR13 、dϕ13 ) を用いてミューオンが持つおおよその pT が計算される。エンドキャップ部のミューオントリガーは検出されたミューオンを位置 (RoI) と運動量の概算 (15 段階) の情報をつけて出力する。

3.3 TGC エレクトロニクス
Run 3 におけるエンドキャップ部ミューオントリガーは Big Wheel の TGC 検出器を用いた７層・3 ステーションのコインシデンスによるミューオンの再構成を基礎とし、さらに磁場領域より内側にある TGC EI、

NSW、RPC BIS78、タイルカロリメーターからの検出器信号を用いてノイズの削減を行うよう設計された。
図 3.4 に概要を示す。この小節では、この図に従い TGC エレクトロニクスを説明する。

*1 M3 は、pT 計算時の基準になるので、pivot phane とも呼ばれる。

22

𝜙

RoI

𝜂

phi 1 phi 2 phi 3
phi 0

37
RoI=37×4 = 148

phi 0 phi 2

16
RoI=16×4 = 64

図 3.2: TGC BW の 1/12 セクターと RoI の関係。4 つのエンドキャップ部セクターと 2 つのフォワード部セクターによって構成される。それぞれ 148、64 の RoI のを位置検出のユニットとしてもつ。

第 2 章 ATLAS エンドキャップミューオントリガー

25

M2

M3

M1
ビーム軸

トロイド磁場領域dRdΦz = 14z = 13

R

跡
軌
の
際
実

拡大図

dR

量
動

運

限

無

z = 14.5

TGC chamber front-end

衝突点

TGC 1 TGC 2 TGC 3
ASDdΦ
Mounted on
TGC chambers

PS-board

Big wheel edge

Φ

Delay
BCID

Counting room
(USA15)

VMEbus crate
VMEbus crate

3/4 hits
図 3.3:
BW でのトリガーの概要。ミューオンの運動量は、
M1
M2でのヒットの位置からミューオ
ステーションにおいて実際の軌跡(黄色) のHigh-pT
図
2.5 TGC
エンドキャ
ップ部のトリガーのコンセプト。M1・M2
・、M3
Delay pT Readout
ヒット点と直線飛跡 (水色) の交点を比較することでミューオンのを概算する [22]。

ンの飛跡の曲がり具合を測定し、その情報を用いてトリガー判定を行う。
BCID
Doublets
ASD
EI/FI

TGC chamber front-end
TGC 1 TGC 2 TGC 3
ASD

Mounted on
TGC chambers 23
PS-board

Delay
BCID

High-pT
strip

Starswitch
Counting room

Readout (USA15)

Mounted onMounted
Mounted onon
TGC chamber
TGC
TGC
front-endchamberchamber front-end
front-end
VMEbuscrate
Delay
TripletBigµwheel edge
Big
Big
wheel
wheel
edge
edge room
Counting
Counting
Counting roomroom
TGC chambers
TGC
TGC chambers
chambers
VMEbus crate
BCID
TGC 1 TGC 2 TGC
TGC 311 TGCTGC 22 TGC
TGC 33(USA15)(USA15)(USA15)
3/4 hits
High-pASD

PS-board
ASD
ASD

Delay
BCID

PS-board
PS-board

Delay
Delay
Delay
ASD BCID
BCID
3/4BCID
hits

Doublets

wire

Readout

T

Trigger

Sector
VMEbus crate VMEbus
VMEbus crate
crate
Racks near VMEbus
big wheels
logic crate
crate VMEbus
VMEbuscrateMUCTPI

3/4
3/4 hits
hitsHigh-p

TSectorlogic

Trigger
MUCTPI

VMEbus crate

2/3 hits

Big wheel edge
Delay
BCID

wire

High-pHigh-pHigh-pT TT

Readout
ROD

ROB

VMEbus crate

VMEbus crate

Ordinary
NetworkswitchSROD
S-linkTrigger data
Readout
ROS

Trigger
MUCTPI
From RPC BIS78

VMEbus crate

Readout
ROD

ROS

VMEbus crate

VMEbus crate

NSWTP

G-linkConverter

From NSW

From TGC EI

ਤ 4.3 Run 2 ʹ͓͚Δ Level-1 ϛϡʔΦϯΤϯυΩϟοϓτϦΨʔͷτϦΨʔϩδοΫͷ֓ཁ [11]ɻTGC ͷ

図 3.4: Run 3ϑϩϯτΤϯυʹ͋ΔΤϨΫτϩχΫεʹΑͬͯにおける Level-1 ミューオンエンドキャップトリガーのトリガーロジックの概要。参考文献[12] を元に
TGC BW ಺ͷϫΠϠʔ (R) ͱετϦοϓ (φ) ͷͦΕͧΕͰίΠϯγσϯε͕औΒΕͨͷͪɺόοΫΤϯυʹ͋Δ Sector Logic ϘʔυʹΑͬͯϫΠϠʔɾετϦοϓؒίΠ

作成。ϯγσϯεɺ͓Αͼ
TGC のフロントエンドにあるエレクトロニクスによってTGC BW 内のワイヤー (η) とストリップ (ϕ)
TGC EI/FI ͱ Tile Calorimeter ͱͷίΠϯγσϯε͕औΒΕΔɻのそれぞれでコインシデンスを取られた後、後段の回路室 USA15 に設置されている Sector Logic ボードによってワイヤー・ストリップ間のコインシデンス及び磁場内部の検出器群 (TGC EI 検出器、タイルカロリメータ、
Amplifier
Shaper
Discriminator(ASD) Ϙʔυ
NSW
検出器、
RPC
BIS78) とのコインシデンスが取られる。
TGC ͷϫΠϠʔͱετϦοϓͷిྲྀ৴߸͸·ͣ Amplifier Shaper Discriminator (ASD) Ϙʔυʹͯిѹ৴߸ʹม‫͞׵‬Εͨͷͪʹ૿෯͞Εɺ࠷ऴతʹ͸ LVDS*2 ‫֨ن‬ͷσδλϧ৴߸ʹม‫͞׵‬Ε͔ͯΒ‫ޙ‬ஈͷϑϩϯτΤϯυճ࿏ʹ౉͞ΕΔɻਤ 4.4 ʹ ASD ͷ֓ཁΛࣔ͢ɻ1 ຕͷ ASD Ϙʔυʹ͸ 4 ຕͷ ASD νοϓ͕ࡌ͓ͬͯΓɺ֤ ASD νοϓ͸ 4 νϟϯωϧͷ૿෯ͱม‫׵‬Λ୲͏ɻASD νοϓͷճ࿏͸લஈ૿෯‫( ث‬preamplifier)ɺϝΠϯͷࠩಈ૿෯ճ࿏

(main-amplifier)ɺίϯύϨʔλ ͷ 3 ஈ֊ʹେ͖͘෼͚ΒΕΔɻPreamplifier Ͱ͸͓Αͦ 0.8 V/pC ͷήΠϯͰి

3.3.1 ྲྀ৴߸Λిѹ৴߸ʹม‫͢׵‬Δɻͦͷిѹ৴߸͸
フロントエンド部
main-amplifier ʹͯ 7 ഒʹ૿෯͞ΕΔɻ࠷‫ͦʹޙ‬ͷిѹ৴߸͸ίϯύϨʔλʹͯ LVDS ‫֨ن‬ͷσδλϧ৴߸ʹม‫͞׵‬ΕΔɻ·ͨɺASD Ϙʔυ͸ࢼ‫ ʹ༻ݧ‬TGC ͷνϟʔδग़ྗΛΤϛϡϨʔτ͢Δ͜ͱ͕Ͱ͖Δ*3 ɻ

Ampliﬁer Shaper Discriminator (ASD) ボード
Patch Panel (PP) ASICTGC のワイヤーとストリップの電流信号はまずAmpliﬁer Shaper
Discriminator(ASD) ボードにて
ASD ϘʔυʹΑͬͯ LVDS ‫ʹ֨ن‬ม‫͞׵‬Εͨ‫ݕ‬ग़‫ث‬৴߸͸࣍ʹɺTGC ‫ݕ‬ग़‫ʹ্ث‬ઃஔ͞Ε͍ͯΔ
PS Board্ʹ͋Δ*4 Patch Panel (PP) ASIC ʹೖΔɻ1 ຕͷ PP ASIC ͸ 2 ຕͷ ASD Ϙʔυ͔Β 32 νϟϯωϧͷ৴߸Λड͚

電圧信号に変換されたのちに増幅され、コンパレータにおいて閾値電圧を参照してデジタル化される
औΔɻ֤νϟϯωϧ͔Βͷ৴߸͸ϛϡʔΦϯͷ ToF ΍έʔϒϧ௕ͷҧ͍ʹΑͬͯɺҟͳΔλΠϛϯάͰ PP ASIC ʹ(Discrimination)。そのデジタル信号は LVDS*2 規格の信号に変換されてから後段のフロントエンド回路に送Low Voltage Differential Signaling ͷུɻ信される。図3.5 に ASD の概要を示す。1 枚の ASD ボードには 4 つの ASD チップが載っており、各 ASD͜ͷ‫ػ‬ೳΛ࢖ͬͯଧͭςετύϧεΛ ASD Test Pulse ͱ͍͏ɻ*2
*3

*4 TGC BW ͷ PS Board ͸ M1 ͱ M3 ʹͷΈ͋ΓɺM2 ʹ͸ͳ͍ɻTGC EI/FI ༻ͷ PS Board ͸‫ݕ‬ग़‫Ͱ্ث‬͸ͳ͘ TGC BW ͷۙ͘

チップは 4 チャンネルの増幅と変換を担う。
ASD チップの回路は前段増幅器 (preampliﬁer)、メインの差動ͷϥοΫͷ VME ΫϨʔτʹ͋Δɻ
26 3 段階に大きく分けられる。Preampliﬁer ではおよそ 0.8 V/pC
増幅回路 (main-ampliﬁer)、コンパレータののゲインで電流信号を電圧信号に変換する。その電圧信号は main-ampliﬁer にて 7 倍に増幅される。最後にその電圧信号はコンパレータにて閾値電圧を超える電圧信号を検出した時間はデジタル化された “1” の信号が出力される。コンパレータの閾値電圧は、外部から適切な値に変更できる。適切な値が設定されている
ことは、6.3 節のランダムトリガー試験で検証される。ASD には、テストパルス用の増幅器と AC coupling

capacitor が搭載されており、検出器からの信号を模した試験電荷を入力する ASD テストパルス機能を持ち、この機能は、6.2 節で議論する ASD テストパルス試験で活用した。

Patch Panel ASIC
ASD ボードによって LVDS 規格に変換された検出器信号は、TGC 検出器上に設置されている PS Board*2 Low Voltage Diﬀerential Signalinkg の略。

24

ATLAS Thin Gap Chamber
Amplififer-Shaper-Discriminator ICs

Production Readiness Review Report
9 November 1999

2i
SW
A

B

C f = 1 pF
Rf = 16 kΩ
INV

NON-INV

offsetsetting
Cf

G 7

Cb

Rf

comparator

VthiSW-position

C b

NON-INV > INV

B

discharged by i

NON-INV < INVAcharged-up by ipreamplifier

Figure 4-1 Block diagram of the ASD chip.

(a) ASD board の全体図
(a) ASD ϘʔυͷࣸਅThe second stage consists of a main-amplifier のダイアグラム
with a baseline restorer and differential outputs.
νοϓͷճ࿏ϒϩοΫਤThe main-amplifier section has a gain of 7. Dependingon the output differential signal level
seen by the switch control section, the switch is connected to the “A” side or the “B” side (seeFigure 4-1). When the switch is connected to the A side, the capacitor Cb will be charged fromthe current source by the amount of “i”. When the switch is connected to the B side, the capacitor will be discharged by the amount “i”, resulting in stabilized DC output levels, or a baseline
restoration. In other words, the circuit makes the baseline level of the differential outputs fromthe main-amplifier to be equal.

(b) ASD Chip(b) ASD

図 3.5: ASD の概要。図 (a) 一つの ASD board に 4 つの ASD Chip が搭載されている。図 (b) 左から検出器の電流信ਤ号が入り、最初に前段増幅器で電圧信号に変換、その後メインの増幅器で4.4 ASD ͷ֓ཁ [20]ɻਤ 4.4(a) ͸ ASD ϘʔυͷࣸਅɻϘʔυ 1 ຕ͋ͨΓ
4 ຕͷ ASD νοϓ͕౥ࡌ͞
7 倍に増幅される。最後にコンパレー
Ε͍ͯΔɻਤ
͸ ASD νοϓͷճ࿏ϒϩοΫਤɻASD νοϓͷճ࿏͸ిྲྀ৴߸Λిѹ৴߸ʹม‫͢׵‬Δ
タにて LVDS4.4(b)信号に変換される。
Following the main-amplifier is an offset setting circuit which transforms the main-amplifier
preamplifierɺిѹ৴߸Λ૿෯ͤ͞Δ main-amplifierɺͦͯ͠ిѹ৴߸Λ‫ʹ֨ن‬ม‫͢׵‬ΔίϯύϨʔλoutputs
to the levels required at the inputsLVDS
to the comparator,
where offset voltage is controlled
by DC voltage (Vth) supplied from outside of the chip. The comparator is shown in Figure 4-3.
Its outputs conform to the Low Voltage Differential Signalling standard, LVDS [7], to assure
driveability and immunity against noise and minimizing power. By design, this circuit can beused for both wire and strip signals by setting an appropriate threshold level. Table 4-2 is asummary of this chip’s characteristics.

ͷ 3 ஈ֊ʹେ͖͘෼͚ΒΕΔɻ

上にある*3 Patch Panel (PP) ASIC に入力される。1 枚の PP ASIC は 2 枚の ASD ボードから 32 チャン
Simulation
ネルの信号を受信する。各チャンネルからの信号はミューオンの衝突点から検出器までの飛行時間やASD
ೖͬͯ͘ΔɻՃ͑ͯɺ
ASD ͷ৴߸͸ LHC ͷ 40 MHz4.2.2
ΫϩοΫʹ͸Ґ૬͕ࠩ͋Δɻ͢ͳΘͪɺ
PP ASIC Ͱ͸TGC
Figure 4-4 shows the result of a PSPICE simulation of the preamplifier output, the main-amplifi-

ASIC-PP ASIC 間のケーブル長の違いによって、異なるタイミングで
PP ASIC
に入力される。その違いの
er differential
outputs, and the comparator
LVDS outputs
against impulse inputs ofͷ֤νϟϯωϧ͔Βདྷͨ৴߸ͷλΠϛϯάௐઅΛߦ͍ɺ32 νϟϯωϧ୯ҐͰಉ͡όϯνަ͔ࠩΒདྷͨ͢΂ͯͷ৴
±0.1 to ±0.5pC charge. Dynamic range (non-saturated range) of the preamplifier against negative/positive impulse charge inputs is from –1.2 to +2.0pC. The slewing rate of the preamplifier
吸収のためにPP ASIC には、LVDS ケーブル単位で遅延回路
ns=0.9ns
刻みのDelay[23]) が߸Λ
LHC ͷΫϩοΫͱಉҐ૬ʹͳΔΑ͏ʹ߹ΘͤΔɻ͜ͷ‫ػ‬ೳΛόϯνަࠩࣝผcrossing
identification,
also limits the linearity(25/28
for large positive
charge inputs.
The(bunch
dynamic rangeFine
and the gainof thepreamplifier observed at the buffered output (open emitter) depends on the external load and isless than that of the internal one. The circuit can successfully accept signals of 5 MHz or higher
用意されており、同じバンチ交差由来の信号のタイミングを揃える。その後信号の立ち上がり時間を参照してBCID)ͱ‫Ϳݺ‬ɻλΠϛϯάௐઅ͸ ASD Ϙʔυ୯Ґ (16νϟϯωϧ୯Ґ) Ͱߦ͑ΔΑ͏ʹͳ͍ͬͯΔɻ
frequency.
ヒット信号とバンチ交差の対応付けを行い、40 MHz クロックドメインでの処理が開始される。この機能をバ
4

6

Amplifier and discriminator

Slave
Board
(SLB)
ASIC
ンチ交差識別(BunchCrossing
Identiﬁcation, BCID) と呼ぶ。PP ASIC 以降の信号は、LHC と同期した信PP ASIC ʹΑͬͯ BCID ͞Εͨ৴߸͸ಉ͘͡ PS Board ্ʹ͋Δ Slave Board (SLB) ASIC ʹೖྗ͞ΕΔɻਤ
号であり、全ての同一バンチ交差に属するヒットは、全チャンネルで同じクロックの立ち上がりで処理される
4.5(a)
ʹࣔ͢Α͏ʹɺSLB ASIC ͸ 2 ͭͷ໾ׂΛ࣋ͭɿ
ことが保証される。
• εςʔγϣϯؒͱ M3) ͋Δ͍͸εςʔγϣϯ಺ (M1) ίΠϯγσϯεΛऔΓɺͦͷ݁ՌΛ‫ޙ‬ஈͷτϦ
Slave
Board (SLB)(M2
ASIC
High-pT Ϙʔυʹ౉͢(τϦΨʔύε
PP ΨʔϩδοΫϘʔυͰ͋Δ
ASIC によって BCID された信号は同じく
PS Board
上にある) Slave Board (SLB) ASIC に入力され• ֤νϟϯωϧ͔Βड৴ͨ͠৴߸Λ
L1ASLB
৴߸͕དྷΔ·ͰҰ࣌తʹͨΊ͓ͯ͘(ಡΈग़͠ύε
)る。図3.6 に SLB ASIC の模式図を示す。
ASIC では、図 3.6 に示す通り、
2 つの処理を行う。
ίΠϯγσϯεͷऔΓํͷ‫͔఺؍‬Βɺ
TGC
BW ༻ͷ SLB ASIC ͸ 3 छྨʹ෼͚ΒΕΔɻDoublet ༻ͷ SLB• M2,M3 ステーション間もしくは M1
ステーション内でコインシデンスを取り、その結果を後段のトリ
ASIC Ͱ͸ɺ
M2 ͱ M3 ͷ 4 ૚෼ͷϫΠϠʔ͋Δ͍͸ετϦοϓ৴߸Λड৴͠ɺͦͷ͏ͪͷ
3 ૚Ҏ্ʹώοτ͕͋
ガー計算ボードである
High-p (HPT) ボードに渡す。
TΔ͜ͱΛཁ‫͢ٻ‬Δ(3-out-of-4ɺ3/4 ίΠϯγσϯε
)ɻTriplet ϫΠϠʔ༻ͷ SLB ASIC Ͱ͸ɺM1 ͷ 3 ૚෼ͷϫΠ• 各チャンネルから受信した信号を
L1A 信号を受信するまで一時的にためておく。
Ϡʔ৴߸ͷ͏ͪ 2 ૚Ҏ্Ͱώοτ͕͋Δ͜ͱΛཁ‫͢ٻ‬Δ (2-out-of-3ɺ2/3 ίΠϯγσϯε)ɻTriplet ετϦοϓ༻
SLB
ASIC
は、
Doublet
用、
ワイヤー用、Triplet ストリップ用等、数種類のコインシデンスロジック
ͷ
SLB
ASIC
Ͱ͸ɺ
M1 ͷ
2 Triplet૚෼ͷετϦοϓ৴߸ͷ͏ͪ
1 ૚Ҏ্Ͱώοτ͕͋Δ͜ͱΛཁ‫͢ٻ‬Δ (1-out-of-2ɺ

を内包する。
Doublet用の SLB ASIC のコインシデンスでは、
M2、M3 の計 4 層分のワイヤーもしくはスト
1/2ίΠϯγσϯε
)ɻίΠϯγσϯε͸ਤ
4.5(b) ʹࣔ͢Α͏ͳίΠϯγσϯεߦྻΛ༻͍ͯऔΒΕΔɻ
1 ຕͷ SLB
リップの信号に対して
3層以上にヒット点を残すことを要求し、相関を持つヒットコインシデンスを検出す
ASIC ͋ͨΓ‫ޙ‬ஈʹ౉͢ώοτ৘ใ͸ҎԼͷ௨ΓͰ͋Δɿ
る (3-out-4、3/4 コインシデンス)。Triplet ワイヤー用の SLB ASIC では、M1 の計 3 層分のワイヤーの信• Doublet ༻ɿ࠷େ 2 ͭͷ (R3 , dR23 ) ·ͨ͸ (φ3 , dφ23 )号に対して 2 層以上にヒット点を残すことを要求する(2-out-3、2/3 コインシデンス)。Triplet ストリップ用• Triplet ϫΠϠʔ༻ɿ࠷େ 3 ͭͷ R1の SLB ASIC では、M1 の計 2 層分のストリップの信号に対して 1 層以上にヒット点を残すことを要求する• Triplet ετϦοϓ༻ɿ࠷େ 4 ͭͷ φ
(1-out-2、1/2 コインシデンス)。3/4、2/31、1/2 コインシデンスを条件とすることで、単一検出層の非効率に

3.7Tに示すようなコインシデンス行列を用いて行われる。
対し寛容な条件となっている。コインシデンスは図LVDSγϦΞϧ௨৴Λ༻͍ͯग़ྗ͢Δώοτ৘ใ High-pϘʔυʹૹΒΕΔɻͳ͓ TGC EI/FI ༻ͷ SLB ASIC Ͱ͸ 1/2 ίΠϯγσϯε͕औΒΕͨͷͪɺG-Link ͱ͍͏γϦΞϧ௨৴‫֨ن‬Λ༻͍ͯ Sector Logic ϘʔυʹૹΒΕΔ
3 TGC(ਤ *4.3
ࢀরBW)ɻ3.2.6અͰड़΂ͨΑ͏ʹτϦΨʔύεͰ͸
fixedlatency
用の PS
board は M1、M3 に設置、TGC EI 用の
PS boardは、ͰͷΦϖϨʔγϣϯ͕؊ཁͰ͋ΔͷͰɺͦΕ
BW 近くのラックの VME クレートに設置。

2527

図 3.6: SLB ASIC の模式図 [24]。図の左側で読み出し用処理を、右下の赤いブロックがトリガー判定用の処理が行われる。検出器からの信号は、図の上部の A, B, C, D-input から計 160 チャンネルが入力され、設置されている遅延回路により適切な遅延を掛けられ、そのタイミングを揃えられる。その後、信号は読み出し用、トリガー判定用の２つの独立なパスに分けて独立な処理が行われる。トリガー判定用の処理としてコインシデンスが取られた結果
は、LVDS 規格で HPT ボードに送信される。その後、初段トリガー判定が行われ、L1A が発行されたイベントの前後 1 BC 分を加えた計 3 BC 分の情報が L1 Buﬀer から読み出され、そのイベント情報と共に Star Switchへ送られる。

1 SLB ASIC が後段に渡すヒット情報は、以下の通りである。
• Doublet 用:M2、M3 の 4 層のコインシデンスの結果として最大 2 つの (R3 , dR23 ) または (ϕ3 , dϕ23 )• Trilet ワイヤー用:M1 内の 3 層コインシデンスの結果として最大 3 つの R1• Trilet ストリップ用:M1 内の 2 層コインシデンスの結果として最大 4 つの ϕ1
これらの信号は、SLB ASIC から出力された後、LVDS シリアル通信を用いて後段の HPT ボードに送られる。
読み出しパスでは、まず Level-1 buﬀer (L1 buﬀer) というバッファを用いて L1A 信号を受信までイベン
トデータを BCID とともに保持する。L1A 信号を受信すると、そのイベントおよびその前後 1 BC を合わせた計 3 BC 分のイベントデータを読み出す。読み出す際に、イベントデータには L1ID が付与される。次に、3 BC 分のイベントデータはトリガーデータ (Tracklet と呼ばれる) とともに derandomizer という、シリア
ル化待ちバッファに渡される。シリアル化されたデータは、LVDS 規格で後段の Star Switch ボードに送られる。また SLB ASIC には、テストパルスパターンをデジタル的に埋め込むことができる SLB テストパルス機
能が搭載されていて、本機能を用いてシステムの試運転を行うことは本研究の中心的な課題である。

3.3.2 トリガー部
ここでは、PS board 上の SLB ASIC 以降のトリガーエレクトロニクスについて説明する。

26

coincidence logic. The “always low” logic is used to eliminate noisy channels and unwanted
channels for the trigger, or to select particular channels for testing. The masking logic posterior
to the phase-adjust circuit has a function of a test pulse input. The test pulse is triggered by the
Test Pulse signal from TTC and can be delayed programmably. The hit-pattern of the test pulse
is programmable.
Figure 12-14 also shows the data read-out components that are placed on the Slave Board. These
are described in Section 12.6.
Figure 12-15 shows the 3-out-of-4 low-pT coincidence matrix structure, where the two sets offrom adjacent doublet
6x2 inputs from TGC

from adjacent doublet
6x2 inputs from TGC
2nd 2 layers of doublet
32x2 inputs from TGC

from adjacent doublet(pivot)
2x2 inputs from TGC

72 inputs from LowPt Matrix
72 inputs from Low-Pt Matrix
declustering,encode, highest Pt hit
Only highest-Pt hits in A and in B are encoded

1st 2 layers(pivot) of doublet
32x2 inputs from TGC

a

A
A
B
B
C
C
B
D
D
d

from adjacent doublet(pivot)
2x2 inputs from TGC

18-bitencoded (wire)(

position 5-bit
δR 4-bit) x2

position 5-bit δ R 4-bit
A:B:

72x88 3-out-of-4
Coincidence Matrix+- 7 (15-bit) δ R from
Low-Pt Matrix

SOS042V04

Figure 12-15 Structure of a 3-out-of-4 Doublet Slave Board Low-pT matrix and the encoded output information.

図 3.7: Doublet
用(r)SLB[25]。隣り合う領域からのチャンネル(Adjacent
The wire
SlaveASIC
Boardのコインシデンスアルゴリズムの概要
is shown.The strip Doublet Slave Board is similar,
but with δφ=±3.

Channel) も含めた計 160 チャンネルを受信し、4 層間のコインシデンスをとり、後段の High-pT ボードに最大
2 つのコインシデンス出力を渡す。Doublet ワイヤーの出力は 18 ビット、Doublet ストリップの出力は 16 ビッinputs are 32-channel wide patterns from each of the two sets of doublets. For both sets ofトである。
doublets some additional bits are shared between adjacent Slave Boards:• A track passing through the pivot plane near the edge of a Slave Board may be bent into
the area of the middle doublet handled by the adjacent Slave Board. Therefore, the six
High-pT (HPT)ボード
adjacent
channels of the neighboring Slave Board are provided to allow such tracks to
makea coincidence
with
theの外縁部に設置してあるミニラック内のクレートに設置されている。
pivot plane hits.
High-pT (HPT)
ボードは、
TGC
BW
• Two3-4
adjacent
pivot plane
are also provided
neighboring
SlaveASIC
Boards.
They
HPT ボードには、
個の HPT
ASICchannelsが搭載されている。
HPTto ASIC
は、SLBから来るトリガー
enable a Slave Board to know that a cluster is spanning a Slave Board boundary and that

データを元に M1のコインシデンス出力(Tripletと pivot
M2、plane
M3 のコインシデンス出力
only
one of the Slave Boards
should出力
use )thehits near the edge. This(Doublet
avoids 出力) とのコインシデンスを取る役割を果たす。ワイヤー、ストリップはそれぞれ別々に専用の HPT ボードにおいてコインシデンスが取られる。図 3.8 に HPT ASIC のコインシデンス論理の概要を示す。HPT ASIC は、各
12 Muon trigger for the end-cap
SLB ASIC308からの入力単位で適切な遅延を課し、同一BC 同士の Triplet、Doublet 出力信号のコインシデン

ス出力を可能にする。また LVDS 通信の出力信号を正確にラッチするようなサンプルクロックの位相選択機
能を入力部に有する。HPT ASIC 上には、SLB ASIC と同じくコインシデンス行列を用いて、Triplet SLBと Doublet SLB の出力から M1、M3 間の位置の差 dR13 、dϕ13 を計算する。HPT ASIC の出力では最大のトラックが選ばれ、ワイヤー用では (R3 , dR13 )、ストリップ用では (ϕ3 , dϕ13 ) の情報が track selector に渡される。track selector では、dR13 、dϕ13 の小さい順に最大 2 つのトラックが選ばれる。これらの情報は、

G-link 規格を用いた光信号で後段の Sector Logic に送信される。
Sector Logic (SL) ボード
Sector Logic (SL) ボードは、ATLAS 回路室 (USA15) に設置されているバッグエンドボードであり、HPT
ボードから送信されてきた TGC BW のコインシデンス情報と磁場領域より内側の検出器である TGC EI 検
出器、タイルカロリメータ、NSW、RPC BIS78 検出器からの情報を元にミューオンの検出を行う。Run 3 では特に内側の検出器のコインシデンスを強化し、L1 ミューオン再構成におけるノイズの削減を目指すが、そのための情報の大幅な増加に対応するため、大型の FPGA を用いた Sector Logic ボードが開発された。図 3.9に SL ボードの概要を示す。一つの SL は、2 つのトリガーセクターを担当する。図 3.2 に示した 1/12 セク
ターは、Endcap phi0、Endcap phi 1 を担当する SL、Endcap phi2、Endcap phi 3 を担当する SL、Forward

27

ATLAS
Muon Endcap Level-1 Trigger

Update of Technical Design Report
09 June 2000

from 4 wire triplet
Slave Boards

18

Phase adjust
18

Phase adjust
18

Phase adjust
18

Phase adjust

Decoder
Phase adjust
Decoderfrom 3 wire doublet
Slave Boards

Clock

18
18

Phase adjust18

192 x 232
2-foldCoin. Matrix
window size: + 20

hit
position

H/L PtδR

Phase adjust

x2

track selector

ATLAS
Muon Endcap Level-1 Trigger

Position + δ R
7-bit x 6

SOS063V11

Update of Technical Design Report
09 June 2000

Position + δ R
10-bit x 2

Figure 12-24 Functional structure of a High-pT ASIC. Note that the coincidence matrix is divided into threeslices, each handling a quarter of the range of the pivot plane coordinate. Each slice corresponds to a Doublet
Slave Board and can provide up to two track candidates (encoded format shown) to the track selector.

from strip triplet
Slave Boards

20

18

from 4 wire triplet
Slave Boards

Phase adjust
18

Phase adjust

Phase adjust
20

Phase adjust
20

Phase adjust

18

Phase adjust

Clock

18

192 x 232
2-foldCoin. Matrix

Decoder

18

Phase adjust
Decoderfrom 3 wire doublet
Slave Boards

Clock

18

Phase adjust
18

window size: + 20

hit
position

H/L Pt16

DecoderOR

DecoderOR

Decoder
OR

64

64

64

OR OFF

64

Phase adjust
Decoderfrom 3 strip doublet
Slave Boards

Phase adjust

16

Phase adjust
16

64
64

Phase adjust
64 x 64
2-fold Coin. Matrix
Clock

δR

Phase adjustx2

H/L Pthit
positionδϕx2

track selector
Position + δ R
7-bit x 6

SOS063V11

track selector

Position + δ R
10-bit x 2

Figure 12-24 Functional structure of a High-pT ASIC. Note that the coincidence matrix is divided into threeslices, each handling a quarter of the range of the pivot plane coordinate. Each slice corresponds to a Doublet
Slave Board and can provide up to two track candidates (encoded format shown) to the track selector.

(a) ワイヤー用 HPT ASIC のコインシデンスの概要

Position + δϕ
6-bit x 6

KHA010V04

Position + δϕ
9-bit x 2

Figure 12-25 Functional structure of a High-pT Board for strip signals. There are three coincidence matrices.
One chip handles up to three pivot TGCs.

(b) ストリップ用
HPT ASIC のコインシデンスの概要 [26]
Board has four High-p ASICs and four pairs of a serializer IC and an optical convertor in a 9U
T

VME format (16cm deep)
from strip triplet
Slave Boards

20

In Figure 12-26, one of the four identical slices of the high-pT coincidence matrix is shown forwire signals. Since the outputs from the Slave Boards are encoded, they pass through decoders
before entering the two-fold coincidence section. Figure 12-27 shows in more detail the internal
structure of the eight blocks in Figure 12-26. Hits in each coincidence unit are OR'ed in a
diagonal line for the high-pT trigger and are OR’ed in two diagonal lines for the low-pT trigger,

Phase adjust

図 3.8: HPT ASIC のコインシデンス論理の概要。

20

Phase adjust
20

Phase adjust

16

DecoderOR

DecoderOR

Decoder
OR

64

64

64

12

Muon trigger for the end-cap

315

OR OFF

64

Phase adjust
16

Phase adjust
16

Decoderfrom 3 strip doublet
Slave Boards

Clock

64
64

Phase adjust
64 x 64
2-fold Coin. Matrix
Clock

H/L Pthit
positionδϕx2

track selector
Position + δϕ
6-bit x 6

KHA010V04

Position + δϕ
9-bit x 2

Figure 12-25 Functional structure of a High-pT Board for strip signals. There are three coincidence matrices.
One chip handles up to three pivot TGCs.

Board has four High-pT ASICs and four pairs of a serializer IC and an optical convertor in a 9U
VME format (16cm deep)(SFP module)

In Figure 12-26, one of the four identical slices of the high-pT coincidence matrix is shown forwire signals. Since the outputs from the Slave Boards are encoded, they pass through decoders
before entering the two-fold coincidence section. Figure 12-27 shows in more detail the internal
structure of the eight blocks in Figure 12-26. Hits in each coincidence unit are OR'ed in a
diagonal line for the high-pT trigger and are OR’ed in two diagonal lines for the low-pT trigger,(a) New SL ͷࣸਅ

12 Muon trigger for the end-cap(a) New
SL ͷࣸਅ
(a) Sector
Logic
ボードの写真(b) New SL ͷओͳ‫ػ‬ೳ(b)Logic
New SLͷओͳ‫ػ‬ೳ(b) Sector
ボードの主なチップと配線の概略図

315

ਤ 4.19 New SL ͷओͳ‫ػ‬ೳɻਤ 4.19(a) ͸ New SL ͷࣸਅͰ͋Δɻਤ 4.19(b) ͸ਤ 4.19(a) ্ͷओͳνοϓਤ 4.19 New SL ͷओͳ‫ػ‬ೳɻਤ 4.19(a)͸ NewSL ͷࣸਅͰ͋Δɻਤ
4.19(b) ͸ਤ
4.19(a) ্ͷओͳνοϓ
図 3.9:
Sector
LogicI/O
ボードの概要[27]ͱ഑ઢΛࣔͨ͠໛ࣜਤͰ͋Δ[19]ɻ྘৭ͷϒϩοΫͰΛɺ੨৭ͷϒϩοΫͰνοϓΛ͍ࣔͯ͠Δɻͱ഑ઢΛࣔͨ͠໛ࣜਤͰ͋Δ [19]ɻ྘৭ͷϒϩοΫͰ I/O Λɺ੨৭ͷϒϩοΫͰνοϓΛ͍ࣔͯ͠Δɻ

ϦΨʔ൑ఆΛߦ͏όοΫΤϯυϘʔυͰ͋Δ Sector Logic ΋৽ͨʹ։ൃ͞Εͨɻ͜ͷ৽͍͠ Sector Logic Λ NewϦΨʔ൑ఆΛߦ͏όοΫΤϯυϘʔυͰ͋Δ
Sector
Logic ΋৽ͨʹ։ൃ͞Εͨɻ͜ͷ৽͍͠
Sector Logic ΛA-side
New 、C-side それ
phi0、
ForwardSector
phi 2Logic
を担当する
SL の計
3 台の
(NewSL) ͱ‫Ϳݺ‬ɻ֤
NewSL ͸ SL
4.1.3で信号処理がなされる。すなわち、
અͰड़΂ͨ Run 2 ͷ SL ͱಉ༷ʹɺ2 ͭͷτϦΨʔηΫλʔ

Sector Logic (NewSL) ͱ‫Ϳݺ‬ɻ֤ New SL ͸ 4.1.3 અͰड़΂ͨ Run 2 ͷ SL ͱಉ༷ʹɺ2 ͭͷτϦΨʔηΫλʔΛ୲౰͢Δɻ͢ͳΘͪ A-side ͱ C-side ͷͦΕͧΕʹ 24 ୆ͷΤϯυΩϟοϓηΫλʔ༻ͷ New SL ͱ 12 ୆ͷϑΥ
ぞれにエンドキャップ用
SL が 24 台、フォワード用 SL が 12 台ある。

Λ୲౰͢Δɻ͢ͳΘͪ
A-side ͱNew
C-side24 ୆ͷΤϯυΩϟοϓηΫλʔ༻ͷ New SL ͱ 12 ୆ͷϑΥϫʔυηΫλʔ༻ͷSLͷͦΕͧΕʹ͕͋Δɻ図 ϫʔυηΫλʔ༻ͷ
3.9 に沿ってਤSector
Logic
ボードの機能を説明する。
Sector
Logicには、NSWG-Link、RPC
BIS78 そして後
New
SL
͕͋Δɻ
4.19
ʹԊͬͯɺ
New
SL ͷ֤‫ػ‬ೳʹ͍ͭͯ·ͱΊΔɻNSW
ɺRPC
BIS78ɺ͓Αͼ‫ޙ‬ड़ͷConverter
ਤ 4.19 Converter
ʹԊͬͯɺ
New
SL ͷ֤‫ػ‬ೳʹ͍ͭͯ·ͱΊΔɻɺRPC BIS78
ɺ͓Αͼ‫ޙ‬ड़ͷ
G-Link ConverterΛ‫ ͨܦ‬TGC
EI/FI͔Βͷޫ৴߸ͷड৴͸
SFP+ NSWޫτϥϯγʔόʹͯߦΘΕΔɻ
SFP+
͸ޫ৴߸ͱి‫ؾ‬৴߸ͷؒͷ
述の G-link
を経た
TGC EI からの光信号を受信し、MUCTPI
へコインシデンス結果を送信する

FPGAʹ౥ࡌ͞Ε͍ͯΔτϥϯγʔόͷΠϯλʔϑΣʔεͱͳΔɻ·ͨ
TGC BW ͱΛ‫ ͨܦ‬TGC ม‫׵‬Λߦ͏υϥΠόʔͰɺ
EI/FI ͔Βͷޫ৴߸ͷड৴͸
SFP+ޫτϥϯγʔόʹͯߦΘΕΔɻSFP+ ͸ޫ৴߸ͱి‫ؾ‬৴߸ͷؒͷ

ための SFP+ 光モジュールを用いた入力出力ポートと TGC BW とタイルカロリメータからの光信号の受
TMDB ͔Βͷޫ৴߸ͷड৴͸
G-Link ༻ͷ SFP ޫτϥϯγʔόʹͯߦΘΕΔɻSFP ޫτϥϯγʔόʹΑͬͯड৴ม‫׵‬Λߦ͏υϥΠόʔͰɺFPGA ʹ౥ࡌ͞Ε͍ͯΔτϥϯγʔόͷΠϯλʔϑΣʔεͱͳΔɻ·ͨ
TGC BW ͱ

信する
G-link
通信用入力ポートが搭載されている。
SFP+
で受信された信号は
FPGA 内の高速通信トラン͞ΕͨγϦΞϧ৴߸͸·ͣड৴νοϓʹͯ
LHCͷΫϩοΫ৴߸ͱಉ‫ͯ͠ظ‬ύϥϨϧ৴߸ʹม‫͞׵‬ΕΔɻਤ
TMDB
͔Βͷޫ৴߸ͷड৴͸
G-Link G-Link
༻ͷ SFPޫτϥϯγʔόʹͯߦΘΕΔɻ
SFP ޫτϥϯγʔόʹΑͬͯड৴
4.20 ʹ FPGA G-LinkϑΝʔϜ΢ΣΞͷશମ૾Λࣔ͢ɻ
FPGA Ͱ͸͜ΕΒͷ͢΂ͯͷ৴߸Λ༻͍ͯίΠϯγσϯε͕औΒ͞ΕͨγϦΞϧ৴߸͸·ͣड৴νοϓʹͯ
LHC ͷΫϩοΫ৴߸ͱಉ‫ͯ͠ظ‬ύϥϨϧ৴߸ʹม‫͞׵‬ΕΔɻਤ
シーバー
(GTX)
においてシリアル-パラレル変換がなされるのに対し、
G-link 信号はボード上の G-Link 受ΕɺLUT Λ༻͍ͨ pT ‫ߦ͕ࢉܭ‬ΘΕΔɻτϦΨʔ൑ఆͷ৘ใ͸ GTX τϥϯγʔόͱ SFP+ ޫτϥϯγʔόΛ‫ͯܦ‬
4.20 ʹ FPGAϑΝʔϜ΢ΣΞͷશମ૾Λࣔ͢ɻFPGA Ͱ͸͜ΕΒͷ͢΂ͯͷ৴߸Λ༻͍ͯίΠϯγσϯε͕औΒ

信チップにてパラレル信号に変換された後、FPGA に入力される。
ޫ৴߸ʹͯ‫ޙ‬ஈͷ MUCTPI ʹૹ৴͞ΕΔɻ

ΕɺLUT Λ༻͍ͨ pT ‫ߦ͕ࢉܭ‬ΘΕΔɻτϦΨʔ൑ఆͷ৘ใ͸ GTX τϥϯγʔόͱ SFP+ ޫτϥϯγʔόΛ‫ͯܦ‬New ファームウェアの全体像を示す。
SL ͸ SiTCP ͱ͍͏ FPGA ͱ Ethernet Λ઀ଓ͢Δٕज़Λ༻͍ͯɺ
TCP/IP ௨৴ʹͯτϦΨʔσʔλΛಡ図 ޫ৴߸ʹͯ‫ޙ‬ஈͷ
3.10 に FPGAGTX、G-link 受信チップで受信された検出器からの信MUCTPI ʹૹ৴͞ΕΔɻΈग़͠γεςϜʹૹΔɻRun 2 Ͱ࢖༻͞Εͨ SL Ͱ͸ SLB ASIC Λ༻͍ͯσʔλΛόοϑΝ͍͕ͯͨ͠ɺNew SL

号は適切にボード上の40 MHz
クロックでサンプルされ(4.2 節で議論する位相調整機能を活用
New SL ͸ SiTCP ͱ͍͏
FPGAͱ Ethernet Λ઀ଓ͢Δٕज़Λ༻͍ͯɺ
TCP/IP ௨৴ʹͯτϦΨʔσʔλΛಡ )、またコインͰ͸ FPGA ͕ͦͷ‫ػ‬ೳΛՌͨ͢ɻ‫ޙ‬ड़ͷ TTC Fanout Board ͔Β 16-pin ͷϑϥοτέʔϒϧʹͯ TTC ৴߸ΛडΈग़͠γεςϜʹૹΔɻRun 2 Ͱ࢖༻͞Εͨ SL Ͱ͸ SLB ASIC Λ༻͍ͯσʔλΛόοϑΝ͍͕ͯͨ͠ɺNew SL
シデンス回路の入力前に25৴߸͕དྷͨ৔߹͸ns 単位で適切に遅延させ、同一
BC の入力が同じ
MHz のクロックティックに͚औΔ͕ɺL1A
FPGA ͷϑΝʔϜ΢ΣΞʹ࣮૷͞Ε͍ͯΔ
L1 buffer40ʹͨΊࠐΜͰ͍Δ‫ݕ‬ग़‫ث‬৘Ͱ͸ FPGA ͕ͦͷ‫ػ‬ೳΛՌͨ͢ɻ‫ޙ‬ड़ͷ TTC Fanout Board ͔Β 16-pin ͷϑϥοτέʔϒϧʹͯ TTC ৴߸ΛडใͱτϦΨʔ൑ఆ৘ใΛಡΈग़͠ɺDerandomizer ʹͯ 16 Ϗοτͣͭʹ෼ׂ͢Δɻ͜ΕΒͷ෼ׂ͞Εͨσʔλ͸θ
属するように調整され、FPGA ではこれらのすべての信号を用いてコインシデンスが取られ、Lookup table͚औΔ͕ɺL1A
৴߸͕དྷͨ৔߹͸ FPGA ͷϑΝʔϜ΢ΣΞʹ࣮૷͞Ε͍ͯΔ
L1 buffer ʹͨΊࠐΜͰ͍Δ‫ݕ‬ग़‫ث‬৘ϩαϓϨεϩδοΫͰѹॖ͞Εɺ
Ethernet PHY νοϓʹૹΒΕΔɻ࠷‫ʹޙ‬ɺ͜ΕΒͷσʔλ͸
RJ45 ίωΫλʹ

手法を用いたp‫͍͕ͯͬܨ‬Δ(RoI) と運動量 (15 段階) の情報はใͱτϦΨʔ൑ఆ৘ใΛಡΈग़͠ɺ
Derandomizer ʹͯ
16 Ϗοτͣͭʹ෼ׂ͢Δɻ͜ΕΒͷ෼ׂ͞Εͨσʔλ͸θ
T 概算が行われる。検出されたミューオンの飛跡の位置
Ethernet έʔϒϧΛ௨ͯ͡ɺ
TCP/IP௨৴ʹͯ‫ޙ‬ஈͷಡΈग़͠γεςϜʹૹΒΕΔɻ
Ethernet PHYNew
νοϓʹૹΒΕΔɻ࠷‫ʹޙ‬ɺ͜ΕΒͷσʔλ͸
RJ45
ίωΫλʹ
VME όεΛ༻੍͍ͨ‫ޚ‬ͷͨΊʹɺSL ʹ CPLD*9 Λ౥ࡌ͍ͯ͠ΔɻCPLDΛ༻͍Δ͜ͱͰɺFPGA ΁ͷճ
GTXϩαϓϨεϩδοΫͰѹॖ͞Εɺ
トランシーバと
SFP+ 光トランシーバを経て光信号にて後段のMUCTPIに送信される。
‫͍͕ͯͬܨ‬Δ࿏σβΠϯͷॻ͖ࠐΈ΍
Ethernet έʔϒϧΛ௨ͯ͡ɺ
TCP/IP ௨৴ʹͯ‫ޙ‬ஈͷಡΈग़͠γεςϜʹૹΒΕΔɻ
FPGA ͱͷ௨৴Λ
VME ‫ܦ‬༝Ͱߦ͑Δɻ·ͨ BPI*10 ʹ FPGA ͷճ࿏σβΠϯΛอଘ͓ͯ͘͜͠ͱͰɺి‫ݯ‬౤ೖ࣌ʹNewCPLD
BPI ͷ੍‫ޚ‬΋
CPLD Λհ
VME όεΛ༻੍͍ͨ‫ޚ‬ͷͨΊʹɺSL ͕ͦͷճ࿏σβΠϯΛࣗಈͰॻ͖ࠐΉΑ͏ʹͰ͖Δɻʹ CPLD*9 Λ౥ࡌ͍ͯ͠ΔɻCPLD Λ༻͍Δ͜ͱͰɺFPGA ΁ͷճ

ͯ͠ߦ͑ΔɻFPGA ͱͷ௨৴Λ VME ‫ܦ‬༝Ͱߦ͑Δɻ·ͨ BPI*10 ʹ FPGA ͷճ࿏σβΠϯΛอଘͯ͠
3.3.3࿏σβΠϯͷॻ͖ࠐΈ΍
読み出し部͓͘͜ͱͰɺి‫ݯ‬౤ೖ࣌ʹ CPLD ͕ͦͷճ࿏σβΠϯΛࣗಈͰॻ͖ࠐΉΑ͏ʹͰ͖ΔɻBPI ͷ੍‫ޚ‬΋ CPLD Λհ

ここでは、
PS ボード上の SLB ASIC 以降の読み出しエレクトロニクスについて説明する。
ͯ͠ߦ͑Δɻ
*9 Complex Programmable Logic Device ͷུɻFPGA ͱ͸ҟͳͬͯෆ‫ൃش‬ੑϝϞϦΛ༗͢ΔͷͰɺి‫ݯ‬Λམͱͯ͠΋ి‫ݯ‬Λམͱ͢લͷσʔλ͕࢒Δɻ
*10 Byte Peripheral Interface ͷུɻ

28*9 Complex Programmable Logic Device ͷུɻFPGA ͱ͸ҟͳͬͯෆ‫ൃش‬ੑϝϞϦΛ༗͢ΔͷͰɺి‫ݯ‬Λམͱͯ͠΋ి‫ݯ‬Λམͱ͢લͷ40

σʔλ͕࢒Δɻ
*10 Byte Peripheral Interface ͷུɻ40ਤ 4.20

New SL ͷ FPGAϑΝʔϜ΢ΣΞͷશମ૾[30]ɻ্͕τϦΨʔύεɺԼ͕ಡΈग़͠ύεͰ͋ΔɻτϦ
図 3.10:SL の FPGA ファームウェアの全体像[27]ΨʔύεͰ͸ 8b/10b ‫͓֨ن‬Αͼ G-Link ‫Ͱ֨ن‬ड৴ͨ͠‫ݕ‬ग़‫ث‬৘ใΛ༻͍ͯτϦΨʔ൑ఆΛߦ͍ɺ8b/10b ‫ن‬֨Ͱͦͷ৘ใΛग़ྗ͢ΔɻಡΈग़͠ύεͰ͸‫ݕ‬ग़‫ث‬৘ใͱτϦΨʔ൑ఆ৘ใΛ L1 buffer ʹͨΊ͓͖ͯɺL1A ͕དྷͨΒͦΕΒͷ৘ใΛ Ethernet PHY νοϓʹૹ৴͢Δɻ

Star Switch (SSW)
図 3.11 に Star Switch(SSW) の写真を載せる。PS ボード上の SLB ASIC から読み出されたデータは、

G-Link Converter
TGC EI/FI ͷτϦΨʔ৴߸͸ UX15 ʹ͋Δ PS Board ͔Β G-Link ‫֨ن‬ͷޫ৴߸ͰૹΒΕͯ͘ΔɻNSW ͷ‫ݕ‬ग़‫ث‬։ൃͷ஗ΕʹΑͬͯ TGC FI ͕ Run 3 Ͱ΋࢖ΘΕΔՄೳੑʹཹҙ͠ɺNew SL ͸ TGC EI/FI ͷ৴߸Λ 8b/10b‫֨ن‬ͷޫ৴߸Ͱड৴͢Δ͜ͱʹͳͬͨɻͦͷͨΊ TGC EI/FI ͷ G-Link ৴߸Λ·ͱΊɺ8b/10b ৴߸ʹม‫͢׵‬Δ໾
ׂΛ୲͏ G-Link Converter ͕ USA15 ʹಋೖ͞ΕͨɻG-Link Converter ͸ New SL ͱશ͘ಉ͡ϋʔυ΢ΣΞΛ༻
͍Δ͕ɺ࢖༻͢ΔϑΝʔϜ΢ΣΞ͓Αͼιϑτ΢ΣΞ͕ҟͳΔɻ
ਤ 4.21 ʹ TGC EI/FI ͷνΣϯόʔͱ G-Link Converter ͷؔ܎Λࣔ͢ɻ֤αΠυͷ TGC EI/FI ͸ͦΕͧΕ 2
୆ͷ G-Link Converter ʹΑͬͯ୲౰͞Ε͍ͯΔɻG-Link Converter ͸ྡ઀͢Δ 3 ͭͷηΫλʔͷ৘ใΛ·ͱΊɺ

1 ୆ͷΤϯυΩϟοϓηΫλʔ༻ͷ New SL ʹͦͷ৘ใΛૹ৴͢Δɻ͢ͳΘͪɺ2 ୆ͷ G-Link Converter ͕୲౰͢ΔྖҬͷ‫ڥ‬քʹ͋Δ 4 ͭͷηΫλʔͷ PS Board ͷ৴߸͸྆ํͷ G-Link Converter ʹ഑෍͞ΕΔɻͭ·Γɺ1 ୆ͷ

G-Link Converter Λ 14 ຊͷޫϑΝΠόʔ͔Β G-Link ৴߸Λड͚ɺFPGA ʹ౥ࡌ͞Ε͍ͯΔ GTX τϥϯγʔό
図 3.11: SSW の実際の写真 [28]Λ༻͍ͯɺ12 ୆ͷ New SL ʹ 8b/10b ‫֨ن‬ͷγϦΞϧ৴߸Λૹ৴͢Δɻ

TTC Fanout Board (TTCFOB)TGC BW の外縁部に設置されているミニラック内の VME クレートに挿さっている Star Switch (SSW) とTTC Fanout Board (TTCFOB) ͸ TTC ৴߸Λ New SL ʹ഑෍͢ΔͨΊʹ৽ͨʹ։ൃ͞ΕͨόοΫΤϯυϘʔ

いうボードに渡される。
1 枚の SSW は最大で 23 枚の SLB ASIC からデータを受信できる。受信されたデーυͰ͋ΔɻTTCrq ͱ͍͏ϝβχϯΧʔυͰɺ4.1.6 અͰड़΂ͨ TGC ͷ TTC γεςϜ͔Β TTC ৴߸Λड৴͢Δɻ
タは圧縮(ゼロサプレス) され、
イベントごとまとめられ、
G-Link 規格を用いた光信号によって後段のड৴ͨ͠
TTC ৴߸͸
TTCrq1্ͷTTCrx νοϓΛ༻͍ͯద੾ʹ஗ԆΛ͔͚Δ͜ͱ͕Ͱ͖Δɻ͜ͷ
TTC ৴߸͸ 12 ROD
୆ͷ New SL ʹɺ౳௕ͷ 16-pin ͷϑϥοτέʔϒϧΛ௨ͯ͡഑෍͞ΕΔɻNew SL ͸ A-side ͱ C-side Λ߹Θͤͯ
に送信される。

72 ୆͋ΔͷͰɺTTCFOB ͸‫ ܭ‬6 ୆͋Δɻ

Readout
DriverTTCFOB͸ (ROD)
New SL ͱಉ͘͡ɺVME Λ༻͍ͯ CPLD ‫ܦ‬༝Ͱ FPGA ͱ௨৴Ͱ͖ΔɻTTCFOB ͷ FPGA ͸
TTCrxͷϨδελૢ࡞΍
TTC ৘ใͷಡΈग़͠ॲཧΛ୲͍ͬͯΔɻલऀʹ͍ͭͯ͸ຊ‫ڀݚ‬ͷҰ‫ͯ͠ͱ؀‬௨৴खॱΛに RODの写真を示す。
ROD は SSW から受け取った読み出しデータを L1ID ごとにまとめ、ROD図 3.12
ཱ֬ͨ͠ͷͰɺୈ 5 ষͰΑΓৄ͘͠ड़΂Δɻ‫͍ͯͭʹऀޙ‬͸ɺTTCFOB ΋ New SL ͱಉ༷ʹ SiTCP ٕज़Λ༻͍ͯɺ
ROB データフォーマットに従い、ヘッダーやフッター情報を付け、後段のROS に送信する。ROD-ROB

データフォーマットの詳細は、付録 A で議論する。S-LINKというプロトコルを用いて ROS にデータを送41
信する。

SLB-SSW 経由で読み出される情報に加えて、Sector Logic ボードが受信した情報及びトリガー出力の情29

received, via fibre, by a small TTC daughter board.
Much of the ROD design is written in the C-like language, Handel-C from Celoxica, Ltd.
Click here for a presentation at the IEEE Nuclear Science Symposium in Rome, November 2004,"Experience with the procedural language, Handel-C, in programming FPGAs".
Bytestream: TGC ROB input format (i.e. TGC bytestream)
Below is a photo of the TGC ROD showing the 12 input fibre connectors, the S-link output mezzanine
board, the TTC receiver mezzanine board with fibre input, the gigabit ethernet connector, and the
RODBUSY output lemo connector. Underneath is a photo of the 6RX receiver mezzanine board which
mounts to back of the ROD motherboard..

図 3.12: ROD の実際の写真 [29]

報も読み出されるが、そのために専用の読み出しシステムが Run 3 から新たに新設される。図に 3.13 に SL
EPJ Web of Conferences 251, 04015 (2021)
https://doi.org/10.1051/epjconf/202125104015
でのトリガー判定に用いられたトリガーデータ読み出しエレクトロニクスの概要を示す。1 台の SROD は
CHEP 2021

http://atlas.web.cern.ch/Atlas/project/TGC/www/ROD/TGCROD.html

2 / 5 ページ

Figure 3: Overview of the software-based readout system for ATLAS Level-1 endcap muon
trigger in Run 3. The system consists of New SLs, TTCFOBs, network switches, SRODs,用。
S-LINK Cards, and ROS. The software structure of the SROD has been shown in detail.

図 3.13: SL でのトリガー判定に用いられたトリガーデータ読み出しエレクトロニクスの概要。図は参考文献 [30] から引Sector Logic ボード 12 台から送信されるトリガーデータをイベント毎にまとめる (イベントビルディング)。
implemented in the FPGA (SiTCP [11]) to enable high-rate output. SROD is required to build
SROD から送信されるデータはデータフォーマットに沿ってヘッダー、フッター情報が付与され、後event data in accordanceSROD
with theL1A rate at 100 kHz. The PCIe S-LINK Card transfers
processed
event data fromSROD
to ROS using S-LINK protocol via optical fibers.
this
段の HLT
アルゴリズムが走るCPUからアクセス可能なメモリー領域に記録される。
SRODInの出力データ
new
trigger
readout
system,SRODs
runningonsix
serversplay
anessential
role,
as
they
は、S-link カード、ROBINNP カードを介して Readout System (ROS) に送信される。ROBINNP カードでbuild event data for the whole Level-1 endcap muon trigger.
は、ROB データフォーマットに従ってヘッダー、フッター情報が付与される。SROD フォーマット及びデー
As shown in Figure 3, SROD, written in C++, adopts a multi-process architecture withタ ROBINNP カードのヘッダー情報の詳細については、付録 A で議論する。
TCP sockets and shared memories to realize required performance. Three types of applications run in parallel: Collectors, EventBuilder, and RunControlDriver. Collectors, 12 SLCollectors and one TTCCollector in particular, establish socket connections with 12 New SLs and
TTCFOB for data collection. Collected data from socket buffers are then sent to ring buffers,
which are prepared as shared memories to allow multi-process access. The ring buffers have30
been designed to absorb data arrival time differences between Collectors.

EventBuilder builds events using data fragments collected from ring buffers. Data collected from each ring buffer are first put into the corresponding EventBuilder FIFO (EB FIFO)
to check event ID consistency between the fragments. Using the data fragments received in
13 EB FIFOs, event data are built in accordance with the ATLAS raw event format [12] and3.4 TGC の TTC システム
ATLAS 実験では、Trigger, Timing, and Control (TTC) 信号は、Central Trigger Processor (CTP) からブロードキャストされる。具体的には、40 MHz のクロック信号、Bunch Crossing Reset (BCR) 信号、

Event Counter Reset (ECR) 信号、L1A 信号、そして後述するテストパルス信号である。これらは全て 1 ク
ロック同期である 25 ns のパルス信号としてブロードキャストされる。この TTC 信号は、各検出器においての TTC システムで適切なモジュールに適切なタイミングでブロードキャストされなければならない。エンド
キャップ部ミューオントリガー及び TGC システムの概要を図 3.14 に示す。
TGCシステム
実験室(UX15)

ATLAS回路室(USA15)TGC Front-end A side
TGC BW外縁部
TGC BW上
TTCrx

HSC
SSW
SSW

HPT
HPT

TTC-vi

LTPi

CTP

SL

LTP-A

TGC以外
のLTPi

PS board
SL
TTCrx

PS board

PS board

TGC Front-end C side

TTC-FOB…

…
HPT

TTC-exBCクロック

SPP

…

…
SSW

TGC TTC A side

LTP-C

SL

TTCrx
ROD

TGC TTC C side

図 3.14: エンドキャップ部ミューオントリガー及び TGC の TTC システム。A side については詳細を示し、対称なデザインである C side の詳細は割愛した。参考文献 [12] を参考に作成。

CTP から配布された TTC 信号は、Local Trigger Processor Interface (LTPi) モジュールで最初に受け取られる。LTPi は、A side の LTP モジュール (LTP-A) に TTC 信号を配布する。LTP は、TGC システムのみの統合試運転を行う際に、CTP の代わりに TTC 信号を生成する機能を有す。また C side の LTP モ
ジュール (LTP-C) は LTP-A から TTC 信号を受け取る。各サイドの LTP は、回路室内の TTC VMEbus

Interface (TTC-vi) 及び TTC Encoder/Transmitter (TTC-ex) に TTC 信号を配布する。TTC-vi は、L1A
信号、EventID Counter Reset (ECR)、BCID Counter Reset (BCR)、そしてテストパルス試験時のテスト
パルストリガー信号を TTC-ex、TTCrx を介して回路室内の SL、ROD 及び実験室内の PS board 及び HPTboard、SSW に配布する。TTC 信号は、TTCrx モジュールにより、フロントエンド (実験室内) 及びバックエンド (USA15 内) のシステムにおいて受信される。実験室内では、Service-Patch-Panel (SPP) ボードが、

USA15 内では、TTC Fanout (TTC-FOB) が TTCrx を有し、その信号を受信する。TTCrx における受信の際、TTC-vi から TTCrx までの伝達に使われたファーバー長の違いにより、受信タイミングが異なりうるが、TTCrx 内部に実装される遅延回路 (104 ps 単位の可変遅延回路) によりこの違いは吸収され、システムに属する全ての TTCrx において同時に TTC 信号が受信されることを実現している。SPP、TTC-FOB からは、等長配線を用いて属するボードに TTC 信号をブロードキャストする。これにより 4 章で議論するように全てのフロントエンドに同時にテストパルストリガー信号を分配することが可能になり、ミューオン飛跡を模したテストパルスパターンが可能になる。TTC 信号の取扱いについては、4.1 節でも詳細について議論する。

31

第4章

トラックテストパルス試験フレームワークの構築
4.1 TGC エレクトロニクスが備えるテストパルス機能
第 3 章で導入したように、TGC エレクトロニクスは、2 種類のテストパルス機能を備える。1 つは、PP

ASIC 上の test pulse generator でパルス信号を生成し、ASD ASIC 上の増幅器、AC coupling capacitor によって検出器からの信号を模した試験電荷を ASD に入力する ASD テストパルス機能であり、もう一つは、

SLB ASIC 内に保持されているテストパルスパターンを SLB 内部にデジタル的に埋め込む SLB テストパル
ス機能である。これらのテストパルス機能は、TTC 信号の一部として全システムにブロードキャストされる
テストパルストリガー信号に同期して動作する。
ここでは、本研究で行ったトラックテストパルス試験での各種エレクトロニクスの動作を説明する。ASD
テストパルス機能を用いた ASD テストパルス試験での各種エレクトロニクスの動作については、6.2 節で後述する。
トラックテストパルス試験では、衝突に由来する粒子を模したヒットパターンを制御されたタイミングで全レイヤーに入力し、コインシデンスシステムが正常に動作していることを検証する。テストパルスによる既知の入力パターンに対して想定通りのコインシデンス出力が得られることを確認することで検証するテストパル
ス試験であり、LHC の稼働状況や検出器 (センサー部) の稼働状況によらず、ミューオントリガーシステムの試験が可能で、以下の点で有用である。

1 実験開始前の全システムの試運転
2 実験開始後の定期的なシステム診断 (LHC のビームダンプ後次の実験開始までの休止期間に行う。)
図 4.1 にテストパルス試験の際に重要となるエレクトロニクスの模式図を載せる。

TGC 検出器システム単独でテストパルス試験を行うために、TTC システムを “ローカルモード” にして用いる。すなわち Central Trigger Processor (CTP) のインフラストラクチャーは用いず TGC システム内のLocal Trigger Processor (LTP) から TGC システム全体に TTC 信号を送る形式で運用するようシステムを設計した。以下にトラックテストパルス試験での動作を説明する。ローカルモードでの TTC システムの運用の際、CTP の代わりに LTP がクロック信号、L1A 信号、オービット信号 (特定のバンチが LHC を周回する
際に生成されるパルス信号)、ECR 信号、また “Pre-Pulse 信号” と呼ばれる信号を生成する。TTC-vi において Pre-Pulse 信号に同期してテストパルストリガー信号が生成され、またオービット信号に同期し BCR 信

32

実験室

ATLAS回路室
TTCrx
LTP
TTCvi

TTCrx

TTCrx Delay(Fine + Pipeline
delay)

TTCrx Delay(Fine + Pipeline
delay)

M1

M2 M3
SL board(Endcap)
SLB ASIC

Hitデータ読み出し(RODで読み出し)

ASD ASIC

L1 Buffer

L1 Buffer

Signal Delay(Pipeline delay)

Signal Delay(Pipeline delay)

TGC検出器

トリガー演算のデータの流れ
読み出しデータの流れ
TTCシリアル光信号

SLトリガー出力読み出し(新設されたSRODで読み出し)

L1 Buffer
HPT ASIC

Mask2

Selector

Mask1

Signal Delay(Fine delay)

HPTトリガー出力読み出し(新設されたSRODで読み出し)

SLBトリガー出力読み出し(RODで読み出し)

L1 Buffer

StoredPattern

PP ASIC

Signal Delay(Pipeline delay)

運動量、位置(RoI)(MUCTPIへ)

内部検出器
EI TGC, Tile, NSW,RPC BIS78(Test Pulse Trigger L1A がエンコードされたシリアルデータ)

Test Pulse Trigger 信号
L1A 信号

図 4.1: テストパルス試験で重要な各種エレクトロニクス。トラックテストパルス試験では、LTP を起点としたテストパ
ルストリガー信号を SLB ASIC が受信したタイミングでテストパルスパターンレジスターに設定されたパターン
が Selector によって読み出され、SLB ASIC のトリガー回路・読み出し (L1 Buﬀer) に入力される。L1 Buﬀerに入ったパターンは、LTP を起点とした L1A 信号を受信したタイミングで読み出される。トリガー回路に入ったパターンは検出器からの信号と同様に処理される。新エレクトロニクスである SL ボードは、ミューオン飛跡の位置 (RoI) と運動量を概算し、後段の MUCTPI に送信するとともに、SL ボードのトリガー回路の入出力は、新設された SROD を含むトリガー読み出しパスで読み出される。

号が生成される。LTP はテストパルス信号のソースである Pre-Pulse 信号に対し、L1 latency をエミュレー
トするような時間差で、L1A を生成し、テストパルスに対する応答の読み出しを実現する。これらの信号は、

TTC-vi でシリアルの光信号にエンコードされシステムにブロードキャストされる。受信側モジュールである
TTCrx は、TGC システムのうち SPP、ROD そして TTC-Fanout モジュールに設置されて TTC 信号を受信する。3.4 節で議論した通り、TTCrx では信号受信後に適切な遅延を適応し、伝送経路のファーバー長によらず全ての TTCrx が同じタイミングで信号を受信するように運用され、SLB ASIC は TTCrx からブロードキャストされる TTC 信号を受信する。このようにテストパルス入力のためのテストパルストリガー信号と読み出しのための L1A 信号は全ての SLB ASIC に制御されたタイミングで送信される。SLB ASIC はテストパルストリガーを受信すると、SLB ASIC 内のテストパルスパターンレジスターに設定されたパターン
を SLB のトリガー・読み出し回路に入力する。入力されたパターンは検出器からの信号と同様に処理される。

SLB テストパルス試験の際は、制御された環境での試験を実現するために、検出器からの信号を図 4.1 中のMask 1 と示されているマスク機能を使って遮断する。
本システムを用いて SLB ASIC 内部のデジタル信号として、制御されたタイミングで制御された信号パ
ターンを埋めることが可能である。これを用いた SL のタイミングパラメータの調整について 4.2 節で述べる。またこのテストパルス機能を用いて全システムの統合試運転のための全 RoI スキャンフレームワークを開発したが、それについては 4.3 節で述べる。

33

4.2 トラックテストパルスを用いた SL タイミングパラメータの決定
この節では、コインシデンスロジックの正常動作に必要な TGC BW データに対しての SL の各種タイミン
グパラメータについてのトラックテストパルスを用いた調整について述べる。図 4.1 に示すように、トリガー
回路には、各通信の受信部で可変遅延回路が設置されており、そのパラメータの調整はコインシデンス回路の動作に必要である。一方 HPT モジュールの出力までは Run 2 までの運用ですでにパラメータが決定し確立しているため本研究では、Run 3 で新たに導入される新エレクトロニクスである SL に関連するパラメータの決定を重点的に行った。
調整は以下のようにセットアップして行われた。まずこの調整の際は、LHC のバンチ周回に対応する 3564

BC に一度、決まった BC に対応したタイミングでのみ、テストパルストリガー信号を送るように LTP を設定する。これは LTP において Pre-pulse 信号の生成をオービット信号に同期して行うように設定することで達成される。後述の通り、定まったバンチ交差 (BCID=0x69) に対してのみトラックパターンを入力し、対応するクロックティックのみコインシデンスが期待される状態を実現し、コインシデンスデータが到着するタイ
ミングと、受信ボードが持つ BCID のカウンターの値を比較することでタイミング調整が可能になる。図 4.2に示すように全てのヒットが BCID=0x69=105 に対応するタイミングで入力されていることを確認した。

図 4.2: 読み出しが BCID=0x69=105 に行われている様子

調整のために必要なスパイバッファーを設けた特別な SL ファームウェアを用いた。スパイバッファーとは SL ファームウェア中にデバック用に設置された FIFO バッファーで、計 4 種類のモードのうち指定されたモードによりその入力データを変更することができる。モード変更時に FIFO バッファーの中身は初期化される。その後スパイバッファーは、null でないインプットが入力されたタイミングでダンプ機能を発動し、40 MHz のサンプリングレートでトリガー回路中のデータをプローブする。前後の決められた BC のデータをスパイバッファーに格納するが、1 回のダンプあたりに記録される BC は、調整に必要なデータを全て見るのに十分な量となるように決めた。データのタイムスタンプとして各々の 40 MHz のサンプリング時の BCIDを付して記録する。これを繰り返し行い、計 8192BC 分のデータを記録した以降はデータの記録は停止し、計8192BC 分のデータを保持する。非同期なレジスターアクセス (VME アクセス) により、保持している情報を確認できる仕組みとした。

34

図 4.3、図 4.4、そして図 4.5 にこの特別な SL ファームウェアにおいて、各モードでのスパイバッファーとそれらがプローブするトリガー回路の各部位でのデータの対応を示す。 トリガーデータは、各図の左側から
SL board

FPGA

G-link信号受信

Phase Select!

Input Delay#!

(0, " , 𝜋, " )から適切な位相でラッチ

25 ns刻みで信号の到着時間を調整Trigger
Logic
G-link信号受信

Phase Select

MUCTPIへ
トリガー出力Input Delay

Spy Buffer (mode 0)

トリガー演算の信号の流れ
Spy Bufferのためのプローブ線

プローブした⼊⼒データをタイムスタンプ(BCID)を付して記録

データを読み出して確認
図 4.3: モード 0 でのスパイバッファーの様子。モード 0 でのスパイバッファーは、Delay を掛けられた直後の TGC

BW からの全ての G-link のデータ及び SL 内の ID Counter でカウントされた BCID を格納している。

SL FPGATGC BW(𝜼, 𝝓)+2クロックTGC BW Coinsindence
LUTを⽤いてpTや荷電情報を計算

TGC EI+1クロックレジスタ

DecoderでのLatencyを考慮し、1クロックだけデータを保持

レジスタ

BW-EI Coinsidence+2クロック+1クロック
Track Selector

Trigger logic for Sector 0
Trigger logic for Sector 1
トリガー演算の信号の流れ
位置情報(𝜂, 𝜙)に直されたTGC BWデータ
TGC BW Coinsidence出力
TGC EI データ
BW-EI Coinsidence出力
Track Selector出力、

Spy Buffer (mode 1)
プローブした⼊⼒データをタイムスタンプ(BCID)を付して記録

データを読み出して確認

図 4.4: モード 1 でのスパイバッファーの様子。モード 1 でのスパイバッファーは、パイプライントリガーロジック内での途中計算の値を格納している。モード 1 でのスパイバッファーは、SL が担当するトリガーセクターのうち ϕ が小さい方のトリガーロジック内での途中計算の値を、モード 2 でのスパイバッファーは、SL が担当する SL のうち ϕ が大きい方のトリガーロジック内での途中計算の値を、格納する。

入力され右側に出力するよう図示した。HPT 出力は、エンドキャップ部では、12 本の光ファイバーで、フォワード部では、6 本の光ファイバーで受信される。調整で用いたトラックテストパターンは全ての TGC BW
用 G-link 信号線にコインシデンスの出力が送信されるのに十分な数のトラックを含んだテストパルスパター

35

G-link
信号受信

FPGA
Phase Select!

#!

(0, , 𝜋, )から""適切な位相でラッチ

Input Delay
25 ns刻みで信号の到着時間を調整Trigger
Firmwareレイテンシー7BCのパイプライントリガー

トランシーバー(シリアル信号通信)

MUCTPIへ
トリガー出力Readout Firmware

Trigger Buffer

Derandmiser

SL board

SRODへ

トリガー演算の信号の流れ
トリガー入出力データの読み出しのための信号の流れ

Level 1 Buffer

Level-1 アクセプト信号

Spy Buffer (mode 3)

Spy Bufferのためのプローブ線

プローブした⼊⼒データをタイムスタンプ(BCID)を付して記録

データを読み出して確認
図 4.5: モード 3 でのスパイバッファーの様子。モード 3 でのスパイバッファーは、Derandermiser に読み出されたトリガー出力及び Input Delay がかけられた直後の G-link のデータを読み出す。また読み出したタイミングでのBCID が ID Counter から入力される。Derandermiser が Buﬀer 内のデータを読み出すのに 1 クロックかかる
ため、Derandermiser 内のデータに付与されている BCID よりも 1 大きい BCID がスパイバッファーで見られる。

ンを用いた。送られてきたデータは、FPGA 外部の専用受信 IC でシリアル-パラレル変換がされ、パラレル
データは、FPGA 入力時に Phase Select で設定されたラッチタイミングでラッチされる。Phase Select は、ボード上のクロックドメインに乗せ換える際に、サンプルする位相を π/2 ズレた 4 つの位相から選択するものである。HPT と SL を接続する光ファイバー長によって入力データのボード上のクロックに対する位相が異なるため、ボード上のクロックの位相と入力データの位相関係は全ての光ファイバーチャンネルにおいて独立
で、全ての入力で適切な位相でサンプルするようにして安定的なデータ通信を実現できる。次にラッチされた
入力データは、Input Delay(25 ns 刻み) を用いて適切に遅延され、トリガーと読み出しの回路に入力される。

Delay が掛けられた直後のデータをモード 0 に設定したスパイバッファーによってプローブし、ID Counterからの BCID と共に格納する (図 4.3)。次に図 4.4 に示すように、トリガーロジック中の各段階で、データのタイミングを見てパイプライントリガーロジックが期待したレイテンシーで処理を行なっているかスパイバッ
ファーを用いて確認する。トリガーロジックに入力されたデータは、データが属するトリガーセクター毎のロジックによって処理される。SL は二つのトリガーセクターを担当するため、2 つのトリガーロジックが並列に走る。それそれのロジック内のパイプライン処理は、それぞれモード 1,2 に設定したスパイバッファーを用いて確認できる。すなわち、それぞれのパイプライントリガーロジック内での途中計算の値をモード 1,2 に設定したスパイバッファーによってプローブし ID counter からの BCID 情報とともにそれぞれのスパイバッ
ファーに格納する。図 4.4 では、モード 1,2 の対称性から、モード 1 のスパイバッファーについて示した。
一方、読み出しは、トリガーロジックに 7 クロック分のレイテンシーがあることに留意し、入力と出力の値をパックする。トリガーロジックが 7 クロックでトリガー出力を計算することから、トリガーバッファー

36

の深さ 0 にある SL 出力と L1 バッファーの深さ 7 にある HPT 出力データ、そして ID counter からのイベ
ント情報 (及びその他の検出器からの読み出し) が Derandomizer に読み出され、その後 SROD に送られる。

Derandomizer に読み出された情報をモード 3 に設定したスパイバッファーでプローブし、スパイバッファー
が読み出したタイミングでの ID Counter からの BCID とともに格納する (図 4.5)。

1 から○3 に大きく分けられる。
次に具体的な調整手続きについて述べる。手続きは以下の○1 入力 data の BCID が 0x62 になるように Phase delay, Input delay を設定○
まず、Phase delay を調整した。この作業は、G-link からの信号を正しく受け取るために必要なことである。SL は、LHC クロックを用いたラッチのタイミングを 4 つの位相から選択できる (0, π/2, π, 3π/2 でシフトした 40 Mhz でサンプルできるという意味)。そのうち、G-link からの位相と LHC のクロックの位相の関係が悪く、データ受信ができない位相が存在する場合があり、その真逆の位相を SL に設定する。この手続きで全ての 1/12 セクターにおいて適切な入力データのラッチが実現できた。
適切な位相選択を達成したのち、Input Delay 調整を行う。そしてモード 0 に設定したスパイバッファーの中身を確認し、全ての G-link 信号線で一斉に正確なタイミングでデータを読み出せているか確認した。正確なタイミングとは、プローブされた入力データのタイムスタンプが BCID=0x62 になることでもって定義した。BCID=0x62 は以下の考察により決まる。BCID=0x69 に対応するタイミングでテストパルスを入力していることは既に議論した通りである (図 4.2) が、これはトリガーロジック出力時に付与されるべき BCID が0x69 であることを意味する。一方で入力からトリガー出力までパイプライン処理に 7 クロックかかっているので、カウンターの BCID が 0x62 のタイミングでの入力を期待する。図 4.2 に示した読み出しの BCID と同じ BCID が付された SL の出力データを後段の MUCTPI に送信することができる。一斉に来た際のエンドキャップ SL でのモード 0 に設定したスパイバッファー内の 1 イベントの様子を図 4.6 に載せる。この図か

BCID G-link0

G-link1 G-link2

G-link3

G-link4 G-link5

G-link6 G-link7 G-link8

G-link9

G-link10 G-link11行数

図 4.6: エンドキャップ SL でのモード 0 に設定したスパイバッファー内の 1 イベントの様子。全ての G-link 信号線計

12 本のデータが BCID=0x62 のタイミングで受信してそれ以外のタイミングでは null データであることがわかる。

ら目標の BCID、0x62 で全ての G-link 信号線から正しく受信できたことが分かる。これが期待されるデータでこれが実現できるように Input Delay を調整する。図 4.7 に、各セクター毎の SL Input Delay の様子を示す。また参考として、図 4.8 に 2008 年時に測定された光ファイバー長およびファイバー端子間の伝搬時間を示す。ファイバー長測定と整合性を持った調整結果を得ていることを確認できる。

2 モード 1、2 に設定したスパイバッファー内のデータを読み出し、SL 出力データの BCID が 0x69 に○なっているか確認
ここでは、トリガーロジック内のモード 1、2 に設定したスパイバッファー内のデータを読み出し、

37

図 4.7: 各 1/12 セクター毎の SL タイミングパラメータ (InputDelay) の調整結果。ファイバー長が短く、信号の到達が早い 06, 07 セクターほど長い Input Delay がかかっている。 C05 については、現在測定ができていない。

図 4.8: 2008 年に測定された光ファイバー長及びファイバー端子間の伝搬時間 [31]38BCID=0x69 に SL 出力データが来ているか確認した。
図 4.9 に、モード 1 に設定されたスパイバッファーで確認されたデータを示す。
BW Coinsidence 出力
Flag(2), RoI(3), charge(1), pT(4)BW-EI Coincidence出力
Flag(3), RoI(3), charge(1), pT(4)BCID Track Selectorの出力
Flag(3), charge(1), pT(4)SSC(5), RoI(3)EI data= No data

BW data

図 4.9: モード 1 に設定したスパイバッファーでの 1 イベントの様子。図 4.4 で示したパイプライントリガーの動作通りのデータの振る舞いがスパイバッファーで確認できる。

この図の一番左が BCID を示している。右から左にトリガーロジックの計算が進んでいる順に、BW data,

BW Coinsidence 出力、EI data, BW-EI Coincidence 出力、Track Selector の出力が表示されている。この図から、トリガーロジックは、期待通り 7 クロック後に計算を終え、その最終出力、SL 出力データの BCID
は、0x69 となっていることが確認され、パイプラインロジックが設計通り動作していることを確認した。

3 L1 バッファーからの読み出し深さ及びトリガーデータバッファーからの読み出し深さを設定し、トリ○
ガーロジック入力データ (HPT 出力)、トリガーロジック出力データ (SL 出力) が L1A と同時に入っていることを確認
トリガーロジックの入力データと出力データを 7 クロックレイテンシーを加味し、正確にパックし読み出し
ロジックに送っていることを確認した。図 4.10 にそれを示す。なお、読み出しのレイテンシーに留意すると、
スパイバッファーは 0x6a というタイミングで読み出すことが期待されるが、そのような動作になっている。
以上から適切な位相選択及び Input Delay 調整を行えたことが確認できた。

4.3 全 RoI スキャンフレームワーク
テストパルスを逐次的に全領域に打ち込む試験手法を “全 RoI スキャンフレームワーク” として本システムの統合試運転のために開発した。トラックパターンを模したテストパルス信号に対する、トリガー回路の出力を見ることで、トリガー回路の一連のチェーンとしての試験を行うことができる。多段のコインシデンス回路として実装される本システムのすべてのエレクトロニクス、シリアル通信が正常に動作をしているかの確認
や、また新たに導入した Sector Logic のトリガーファームウェアが正常に動作しているの検証を含む包括的な試験を行うことができる。全領域のトリガー回路に対して試験を行うために、色々なパターンのトラックパ
ターンを打ち込み網羅的に試験をする必要がある。先述の通り TGC のトリガー出力は RoI と呼ばれる位置の情報をもち（Pivot 層における通過位置に対応）、エンドキャップトリガーセクターで 148、フォワードトリ

39

スパイバッファー(モード3)内のトリガー出力データ

スパイバッファー(モード3)内のトリガー入力データ

トリガー出力データに付与されたL1A Flag、1が立ったタイミングのトリガー出力データがCurrent BCである。

スパイバッファーが読み出した際の
BCID

L1A信号のタイミング
周りのトリガー出力データ(Previous BC, Current BC
Next BC, Next to Next BC)

トリガー出力データに付与されたBCID

トリガー入力データ

図 4.10: モード 3 に設定されたスパイバッファーでの 1 イベントの様子。トリガー入力データ、トリガー出力データは、共に L1A 信号が配布されたタイミングで Derandmiser に読み出されており、逆に Previous BC, Next BC,

Next to Next BC では 0 が読み出されている。また Current BC のトリガー出力データに付与された BCID
は、ヒットと同じ 0x69 であり、スパイバッファーが読み出した際の BCID は、期待通り 0x6a である。以上から期待される振る舞いが確認でき、適切な位相選択、適切な Input Delay を設定できたことが分かる。

ガーセクターで 64 個の RoI が定義される。各 RoI に 1 トラックずつ打ち込み全 RoI をスキャンすることで全領域のトリガー回路の網羅的な試験を行うことを可能にした。また打ち込むトラックの曲率の選択として最もシンプルな無限運動量飛跡の直線トラックを採用することとした。衝突点から磁場に曲げられることなく飛来したミューオンの飛跡を模したヒットパターンをテストパルスのパターンとして採用することで、これを実現する。無限運動量飛跡を模したトラックパターンの生成は TGC のチャンネルと位置の対応の正確な把握が必要となるが、その技術的な詳細は付録 B で議論する。次に効率的に TGC BW 全領域を試験するため、以下の 2 点に留意し、一度に複数のトラックテストパターンを打ち込む試験方式を実装した。

SL コインシデンスにおけるトラックと出力の 1 対 1 対応を実現
トリガー回路の入力と出力の 1 対 1 対応の関係を確認ができるように、トラック数に制限することで、データ解析やエラーが検知された際の原因究明を容易にする。また 2 次元読み出しにおける “ゴースト” の組み合
わせを避けるために、各チェンバーユニットに 1 トラックまでの制限をかけた。
各段階のトリガー出力の候補数の上限
ワイヤーについての各段階トリガー出力の候補数の上限を示す図 4.11 を載せる。パイプライントリガーは限られた通信帯域を用いているため、候補数に上限が存在する。各段階の候補数の上限を図 4.11 に示した。
この制限に留意し、検出候補のトランケーションが発生しないようにトラック数を制限した。最も強い制約
は、最終出力がトリガーセクター毎 4 候補である制限で、各トリガーセクターにおいて最大 4 トラック入力となるように設計する必要がある。
以上に加え、それぞれのチェンバーの持つ RoI の数を考え、図 4.12 のような紫の区画で表された領域に最大 1 トラックテストパターンを逐次的に打ち込む全 RoI スキャンを構築した。図 4.13 は、全 RoI スキャ
ンのフローを示すものである。トラックパターンは SLB ASIC 内のレジスターに保持されるが、俺を変更しながらデータ収集を行い、全領域を網羅的に調べ上げる。テストパターンの書き込み、初期化には 13 秒かかる。各トラックテストパルスパターンの切り替え時には、L1A 信号を止め、データ収集を行わない。これは40

SL board(Wire)

SLB ASIC
1台

3台

3台
3台
3台

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候補

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候補

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候
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補
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大
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大2
各最

1台

候補

最大4候補

候補

候補

候補

最大4候補

図 4.11: ワイヤーについての各段階トリガー出力の候補数の上限。

SLB ASIC にテストパルスパターンを書き込んできる最中に、L1 A が出てしまうと、一部のトリガーデータが出力されなくなるからである。例えば、Triplet ワイヤーのみが書き込まれた状態で L1A 信号が出てしまうと、Triplet ワイヤーの Tracklet 情報までは出力されるが、Doublet ワイヤーの Tracklet 情報が入力に必要なHPT ワイヤーは出力されない事になり、全てのトリガーデータを出力させるというテストパルスパターンの目的と外れてしまう。
本研究では、データ記録レート 10 Hz (L1A rate=1kHz、データ記録割合=0.01) の設定の下で、各トラッ
クテストパルスパターンについて 5 秒間データ収集する。トラックテストパターンは、全 64 種類存在し、全てを試験するのに約 33 分かかる。

(13 + 5 + 13) s × 64 = 1984 s ≃ 33m

41

(4.1)

図 4.12: 全 RoI Scan フレームワーク。5 つの紫の区画のそれぞれに最大 1 つのテストパルスパターンを打ち込む。図では、各区画の η 、ϕ が最小の RoI に対しテストパルスパターンが打たれている。

図 4.13: 全 RoI Scan コマンドのフローチャート

42

第5章

トラックテストパルス試験用のデータ解析とテストパルスを活用した統合試運転の実現
この章では、トラックテストパルス試験用のデータ解析ツールの概要を説明した後、この解析ツールを用いて実際のエンドキャップ初段ミューオントリガーシステムの問題を発見・特定し、問題が解決する過程を説明する。

5.1 データ解析の流れ
この章では、全トラックパターンでのデータ収集後直ちに自動化されたデータ解析を行い、素早く TGC シ
ステムの状況を理解できるようなエラー検知を行い、ヒストグラムを生成し、PDF を作成し、解析結果の即時参照を可能にするシステムについて概要を示す。図 5.1 にそのデータ解析の流れの概要を示す。

web pageでアクセス可能

図 5.1: データ解析の流れ。デコード、ヒストグラム化、PDF 化は自動で行われ、それぞれの出力は web page でアクセスが可能である。

バイナリーファイルである生データをデコードし、ROOT 解析フレームワークでの n-tuple(TTree オブ
ジェクト) に変換する。デコーダーの段階でデータフォーマット違反等のエラー検知も合わせて行う。その次のヒストグラム化プログラムは、デコーダーで出力された TTree を用いて各種ヒストグラムが入った root ﬁleを作成する。またデコーダーよりもより複雑なエラー検知を行う。最後に PDF 化プログラムにより、ヒスト
グラム化プログラムで作成されたヒストグラムをエラー箇所の把握等を効率的に行える表示形式で PDF にまとめる。
このプログラム解析プログラムを設計する際に留意した点を以下にまとめる。

43

1 Run 3 開始に合わせて DAQ システムが刷新されるので、最新システムのインフラストラクチャーを用いた効率的なシステムを新設する。

2 データ解析の一連の流れは、自動化されており、誰でも容易にデータ解析を行うことができる。Run 3
開始後は、24 時間体制でデータ収集を行うため、簡便なシステムを設計し、実験シフトに就いた人なら誰でも診断を行えるようにしておくことは本質的に重要である。

3 TGC リードアウトのみを含むデータ収集 (standalone 環境でのデータ収集) で取得されたデータ及びATLAS その他のサブシステムを含むデータ収集 (ATLAS global 環境でのデータ収集) で取得されたデータは、バイナリーデータ・フォーマットは共通であるので、その他のサブディテクターのデータの有無によらずデコードが可能になるようにデコーダーソフトウェアを開発した (ただし、ATLAS global
環境で収集されたデータは、圧縮されているので、解凍する必要がある)。またデータ収集途中のデー
タに対しても解析を行うことができ、素早く、現在のデータ収集の状況を確認できる。
次の 3 小節では、解析の各段階のプログラムについて個別に説明する。

5.1.1 デコーダー
この小節では、デコーダーの基本的な仕組みを概説する。
デコーダーは、バイナリーデータである生データからデータフォーマットに従って情報を抽出し、イベント
単位で n-tuple 化し、root ﬁle として出力する。またその値にデータフォーマットに従わない値が入っていた
際やデータフォーマットは、エラーを検知し報告する仕様とした。加えて生データに含まれるエラー検出フラグをモニターし、検知されている場合は、デコード時にエラーとして表示する。これらのエラー表示は、デー
タ収集におけるシステムの挙動が正常でない場合の把握やデバッグに活用される。特に SROD が新しく導入されるため、オンラインのエンコーダ、デコーダが正常に動作していることを試運転で検証するために重要である。バイナリーデータは、32 bits word からなる。ATLAS 実験のデータフォーマットでは、初段トリガーの選択したイベントについて ROD 毎にヘッダー、データ、フッターの構造を持ってまとめられる。データ収集に参加する全ての ROD からのデータを合わせ、さらに上位のヘッダー、フッターの構造をつけてイベン
トデータとして保存する (図 5.2)。図 5.3 に ROB Header のデータフォーマットを示す。ヘッダーの先頭には、先頭である事を示すワード (“Start of Header Marker” と図中で表記) が入っており、デコーダーは、このワードを検知してデコードの手続きを始める。データフォーマット中には、可変長のデータも存在する。そのワード数は必ずそのデータの前に存在する変数により計算でき、その値により処理を変更することで、デコードを続けることができる。

5.1.2 ヒストグラム化プログラム
この節では、ヒストグラム化プログラムの基本的な仕組みを概説する。ヒストグラム化プログラムは、イベ
ント毎の解析を行い、システムの動作を示す各種プロットを作成する。デコードで抽出された全ての変数を用いて自由に解析を行うことができ、ROOT 解析プログラムを用いることで、複雑なデータ同士の相関の確認を含むデータ検証も効率的に実現される。特にイベント解析の結果として、各種変数の相関のヒストグラムを作成し、トリガーロジックの検証に用いる。例えば、あるミューオン飛跡に対する SLB コインシデンスアル
ゴリズム出力の位置情報と HPT コインシデンスアルゴリズム出力の位置情報の比較を行うことができる。特定の SLB ASIC のコインシデンスアルゴリズム出力に対して期待されない HPT コインシデンスアルゴリズ

44

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図 5.2: ATRAS 実験のデータフォーマット。ROD からのデータ (ROD Fragment) は、さらに上位のヘッダー (ROB

Header)、フッター (Optional Trailer) をつけてまとめられる (ROB Fragment)。ROB Fragment を集め、さ8らに上位の Full Event Header、フッター (Optional Trailer) をつけてまとめられたのが生データである。参考文献 [32] から引用

Total Fragment Size
Total Header Size

Generic

Start of Header Marker

Format Version Number
Source Identifier
Number of Status Elements (N)Status Element[0]...
Status Element[N-1]
Check Sum Type...
Specific Header[M]SpecificSpecific Header[0]

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図 5.3: ROB Header のデータフォーマット。全ての ROB に共通なジェネリックパートと ROB の種類によって異なる
スペシフィックパートが存在する。

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ム出力の検出は、HPT board のエレクトロニクスあるいは、SLB-HPT 間の通信不調を示唆するもので、シ3.1.1 The Generic component
ステムの修復必要箇所が明らかになる。またこの段階の解析コードは、ヒストグラム生成に加え、エラー検知
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の機能も持つ。エラー検知を効率的に行うため、シーケンシャルにバイナリーデータを解析する前述のデコー
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ド作業を行う部分 (デコーダー)toとデコード後のデータ解析の部分(r
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ラーを明確に分けるよう設計した。例えば、
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やイベント
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の整合性を確認し、BCID やイ
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ベント ID の異常が発生した読み出しを即時に同定し、エラーを報告する検知機構はこの段階で効率的に実装
できる。

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c
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l
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h
e
h
e
a
d
e
r
;
1
0

5.1.3 PDF 化プログラム
PDF 化プログラムではヒストグラム化プログラムで作成されたヒストグラムを特にエラー箇所の判断が最も容易になるように整形し、PDF として出力する。ここでは、その例としてトラックテストパルス試験の出力情報について述べる。図 5.4 に RoI Proﬁle を示す。左の 6 プロットがワイヤー, 右の 6 プロットがス
トリップ のものであり、上から順に各セクターを構成しているトリガーセクターを Endcap phi0, Endcap

phi1, Endcap phi2, Endcap phi3、Forward phi0、Forward phi2 と並べている。各プロットの横軸は、SL
output の位置情報 RoI Number を η, ϕ 方向に射影したものである (図 5.5)。Endcap Wire の場合、0–36まで、Forward Wire の場合、0–15 まで、そして Strip の場合 0–3 まで走る。縦軸は期待されるタイミン
グ (Current BC) でのトリガー出力の数をその領域におけるテストパルスの入力回数で割ったEﬃciencyである。グラフの色の違いは、多段コインシデンスシステムの本トリガーシステムのそれぞれの段階のアウ
トプットを付し、青色が SLB Doublet output (Tracklet)、赤色が HPT output (HPT)、黒色が SL output(RoI) を示す。トラックテストパルス試験では、ミューオンの無限運動量飛跡をパターンを用いるため、全てのトリガーデータの Eﬃciency は 1 になることが期待される。また SLB、HPT、SL の全ての出力が入力に対し、100% の確率で期待されるものとなっていることを確認し、全てのチェーンが正常に動作していることを確認できる。また、チェーンの途中で不調が発生した場合、「どこまでが正常に動作し、どこからが不調なのか」も一目で確認できる表示形式にした。図 5.4 は、A01 セクターの Current BC の各トリガーデータについてのものである。A01 に属する全てのトリガーセクターにおいてワイヤー、ストリップ共に期待される

Eﬃciency= 1 が達成されていることが即座に分かり、A01 において全てのチェーンが正常動作していることが確認できた。エラーを伴う RoI proﬁle の例を図 5.8、図 5.9 に載せる。そのエラーの詳細は後述する。

5.2 本システムを活用した統合試運転について
Run 3 では、新しいエレクトロニクスが導入され、ファイバー等が新たに敷設され、ファームウェア、オン
ラインソフトウェアが新調された。また検出器メンテナンスに伴うケーブリング作業も LS2 期間中に行われている。トリガー回路と、トリガーデータの読み出し回路がすべて刷新されているため、全システムを連動したシステムの統合試運転を実施し運転経験を積むことは必要不可欠である。一方で、実験開始前の時期は検出器を稼働させるために技術的な困難が伴い（可燃性のガスである n-C5 H12 をシャットダウン期間中に TGC
検出器中に循環させることが困難である）、宇宙線を用いた試験等も行うことができない。そのため本研究で開発したテストパルス試験のデータ収集及びデータ解析のフレームワークを用いた全システムの統合試運転を行なった。LHC 実験再開を待たずに、衝突点からのミューオン信号を模した信号に対して、トリガー、読み出し回路の動作を確認することができ、長時間に渡る運転経験を元に、システムの調整、オンライン制御ソフ
トウェアのデバッグ、ハードウェア・ファームウェアのデバッグが可能になった。特に新しいエレクトロニク
スが導入された部分や、シャットダウン中に再接続等の作業が入った箇所については、トラックテストパルスを包括的に試験することにより、システムの不調を検知し、Run 3 開始までに全てのエラーを発見修復し、完璧な状態で Run 3 に臨むことが肝要である。この章では、エンドキャップ初段ミューオントリガーシステムのトラックテストパルスを活用した統合試運転による問題の発見・特定方法及びその修正について述べる。ト
ラックテストパルスを活用した統合試運転で発見された問題は、以下に大きく分類される。

1 テストパルスフレームワークの問題、特にタイミングパラメータ等の設定に関わる問題
46

Blue : Tracklet Doublet

Efficiency Curr A 01 Wire

A 01 Strip

Red : HPT
Black: RoI

Ecp phi 0

1.1

ATLAS Work in progress

1

0.90

1

5

10

15

20

25

30

0.90

35
RoI_eta

Ecp phi 1

1.1

5

10

15

20

25

30

Ecp phi 2

1

2

3

4
RoI_phi34RoI_phi34RoI_phi34RoI_phi34RoI_phiEcp phi 2

1.1
ATLAS Work in progress

1

1

5

10

15

20

25

30

0.9
0

35
RoI_eta

Ecp phi 3

1.1

1

2

Ecp phi 3

1.1

ATLAS Work in progress

ATLAS Work in progress

1

1

5

10

15

20

25

30

0.90

35
RoI_eta

Fwd phi 0

1.1

1

2

Fwd phi 0

1.1

ATLAS Work in progress

ATLAS Work in progress

1

1

2

4

6

8

10

12

14

0.90

16
RoI_eta

Fwd phi 2

1.1

1

2

Fwd phi 2

1.1

ATLAS Work in progress

ATLAS Work in progress

1

0.90

4
RoI_phiEcp phi 1

0.9
0

35
RoI_eta

ATLAS Work in progress

0.90

3

1

1.1

0.90

2

ATLAS Work in progress

1

0.9
0

1

1.1

ATLAS Work in progress

0.9
0

Ecp phi 0

1.1

ATLAS Work in progress

1

2

4

6

8

10

12

14

0.90

16
RoI_eta12

図 5.4: RoI Proﬁle。左がワイヤー、右がストリップのプロットであり、上から順に各 1/12 セクターを構成する各トリ
ガーセクター (Endcap phi0, Endcap phi1, Endcap phi2, Endcap phi3、Forward phi0、Forward phi2) を示す。各プロットの横軸は、SL output の位置情報 RoI Number を η, ϕ 方向に射影したものである (図 5.5)。
Endcap Wire の場合、0–36 まで、Forward Wire の場合、0–15 まで、そして Strip の場合 0–3 まで走る。縦軸は期待されるタイミング (Current BC) でのトリガー出力の数をその領域におけるテストパルスの入力回数で割った “Eﬃciency” である。グラフの色の違いは、多段コインシデンスシステムの本トリガーシステムのそれぞれの段階のアウトプットを付し、青色が SLB Doublet output(Tracklet)、赤色が HPT output(HPT)、黒色がSL output(RoI) を示す。トラックテストパルス試験では、SL トリガー出力が保証されたテストパターンを用いるので、各トリガーデータ (Tracklet、HPT、SL output(RoI)) の Eﬃciency は 1 になることが期待されている。
このグラフで示した A01 は、全てトリガーデータのグラフが Eﬃciency=1 の直線となっていることから、期待されるタイミング (Current BC) でテストパルスが読み出せていること、また全てのコインシデンスアルゴリズム
において、期待されるタイミングでの入力に対し、期待されるコインシデンス出力が得られていることが分かる。

47

Endcap RoI phi

8 9 10 11

Forward RoI phi
1
1
5
9

2
3
2 3
6 7
10 11

Forward
RoI eta004801 23‥

Endcap
RoI eta

RoI Number

01 23‥

0 1 2 30 1 2 34 5 6 71536
図 5.5: RoI Proﬁle の横軸と RoI Number との対応。

2 エンドキャップ初段ミューオントリガーシステムの問題
1 に関連する問題として “C-side のテストパルスが期待されているタイミングより 1 BC 遅れて打たれている問題” が挙げられる。この問題は、小節 5.2.1 で扱う。2 に関しては、さらに問題がハードウェア由来か、
ファームウェア由来か、そしてソフトウェア由来かで大きく分類できる。本研究で発見されたファームウェアの問題について小節 5.2.2 で扱い、ハードウェア由来の問題については、小節 5.2.3 で扱う。

5.2.1 C-side のテストパルスが期待されているタイミングより 1 BC 遅れて打たれている問題
この問題は、トラックテストパルス試験のフレームワーク開発直後から見られていた。C-side の読み出し
及び SLB output が全て Next BC で読み出されていた。これは、L1A 信号とテストパルストリガー信号の受信時間差が C-side で期待と異なることを意味する。C-side 全域でのエラーのため、C-side 全域を担当している L1A 信号やテストパルストリガー信号を配布する TTC システムが原因だと推測された。そこで実際に TTC-FOB の LEMO 出力を用いて、L1A 信号とテストパルストリガー信号のタイミングがオシロスコー
プを用いて調査された。図 5.6 に問題発生時の L1A 信号とテストパルストリガー信号のタイミングの関係を示す。

48

黄色: A-side L1A信号
水色: A-side テストパルストリガー信号

紫色: C-side L1A信号
緑色: C-side テストパルストリガー信号

A-sideでの2つ信号の時間差∼ 76 BC

C-sideでの2つ信号の時間差∼ 75 BC

A/C-sideでのL1A信号の時間差≈ 0 ns

A/C-sideでのテストパルストリガー信号の時間差= 25 ns

図 5.6: 問題発生時の L1A 信号とテストパルストリガー信号のタイミングの関係。テストパルストリガー信号が A sideと C side で 1 BC 分異なることが確認された。

図 5.6 から LTP からの L1A 信号については、同時に配れているが、テストパルストリガー信号について
は C-side のものが 1 BC 遅れて送られていることが分かった。データの振る舞いから推測された通りの挙動
がオシロスコープで確認された。この観測事実に基づいて、テストパルストリガー信号が、同時に両サイドで分配されるように運転パラメータを調整し解決した。また Run 2 とのシステムとの違いの詳細な検討も行い、Run 3 システムで新たに問題が観測された原因も理解されている (テストパルストリガー信号の配布の仕方を Run 3 システムで改善したが、それに伴うタイミングの違いにより、新たに調整が必要となった箇所であった)。

5.2.2 SL ファームウェアの問題
SL は、Run 3 から導入される新しいエレクトロニクスであり、FPGA 内部で動作するファームウェアも全て新たに開発されたため、Run 3 開始前にファームウェアとハードウェアの動作検証が喫緊の課題である。タ
イミング及びパターンを制御された入力に対し、出力を確認することのできるトラックテストパルス試験は、その動作検証を効率的に行う事ができる。これまで SL はテストベンチで試験が行われていたが、地下実験ホールでの本番環境での試験を行えるトラックテストパルス試験は非常に重要である。特に SL の入力と出力の対応関係の確認により、全チェーンが正常に動作していることを確認することにより、本番システムのハードウェア、ファームウェアの包括的な検証が実現される。試験により、多くの問題が明らかになり、システムのデバッグが効率的に行われた。現在までに見つかった入出力の位置情報に関するファームウェアの問題点は全て解決している。

49

入出力の位置情報に関するファームウェアの問題の一例としてここでは、“エンドキャップ SL において η
が最小の HPT 出力情報に対する SL 出力情報の位置情報 RoI number が期待されるものよりも 4 大きい” という問題について扱う。図 5.7 に問題発生時と解決後の HPT 出力情報と SL 出力情報の相関を載せる。このファームウェア修正後

SL outputの位置(𝜂)SL outputの位置(𝜂)ファームウェア修正前

HPT outputの位置(𝜂)HPT outputの位置(𝜂)図 5.7: 問題発生時と解決後の HPT 出力情報と SL 出力情報の相関。対角線上の入出力関係が期待されるが、修正前は、赤丸で示した箇所が期待される対角線上に乗っていなかった。修正後は正しい相関が見られている。またエント
リー数に関しては、正確に数を制御していないため、多少異なる (特に両試験では η = 36 に合わせて 2 トラック分のパターンを打ち込んでいたため、エントリー数が他の 2 倍程度ある)。

問題は、Hit 情報, SLB 出力情報, HPT 出力情報に関しては、期待されるパターンが見られていたが、SL 出
力情報の一部で期待されないパターンが入っていることから判明した。この問題が全エンドキャプの SL で見られたことから、SL ファームウェアが原因だと推測された。実際に SL ファームウェアで RoI number を計算する箇所に問題があり、修正された。また HPT 出力情報、SL 出力情報が期待されるタイミングで読み出されていることは、新設されたトリガー読み出しパスが正常に動作していることを意味する。

5.2.3 ハードウェアの問題
現在までに見つかったハードウェアの問題は、その種類によって 4 つに大きく分けられる。

1 トリガーセクター全体もしくは一部で HPT 出力, SL 出力が読み出されない。
2 SLB 出力情報のパターンに対して、期待されない HPT 出力情報が記録されている。
3 特定の場所に、常に同一パターンの HPT 出力が読み出されている。
図 5.8 に上記 1,2 の問題発生時の RoI proﬁle の例を載せる。また図 5.9 に上記 3 の問題発生時のプロットを載せる。 これらの例では、特定のチャンネルの出力が、HPT ボードの出力 (赤色) において期待される回数に達していなかったり、あるいは期待される回数を超過 (誤った出力情報を意味する) していることがわかる。
ハードウェアの問題の原因は大きく 3 つに分ける事ができる。

a ボード間のケーブル配線不良
b ボード等のエレクトロニクスの故障
c ボード間のケーブルの接続不良
また特に A-side TGC BW は、2021 年 8–9 月にかけて M1 ステーションと M2、3 ステーション間を開けてチェンバー交換が行われたため、M1 と M2,3 にまたがるケーブルを一旦外し、再接続が行われた。そのため

50

図 5.8: 上記 1,2 の問題発生時の RoI proﬁle。SLB Doublet 出力 (青色) までは、Eﬃciency が 1 であるが、HPT ボー
ドの出力 (赤色) から異常があったことが理解される。これは、HPT でのコインシデンスが期待された通り動作していないことを意味する。

(a)問題3発生時のRoI Profile(b)問題3が発生したSLでの読み出し、及び各トリガーデータのタイミング

図 5.9: 上記 3 の問題発生時のプロット。図 (a) が RoI Proﬁle で RoI phi = 2 の HPT(赤線) に超過が見られる。図(b) が問題が発生した SL での読み出し、各トリガーデータのタイミングを示す。読み出しが緑、SLB Doublet
が青、HPT output が赤、SL output が黒で示されている。横軸はテストパルスに対する BC を示しており、0:Previous BC, 1: Current BC, 2: Next BC, 3: Next to Next BC である。図 (b) から赤色の HPT のエント
リーがどの BC にも同じ数超過していることが分かる。

A side に関しては、ケーブルの接続不良もトラックテストパルス試験を用いて試験した。
問題箇所の特定は、以下の順序で行われた。

Step 1 データ収集時のエラーに注意し、ハードウェア由来の可能性がある問題箇所の範囲を特定し、その領域を担当しているハードウェアやケーブルがないか調査した。

Step 2 さらに問題の原因を探るため、問題箇所の範囲にあるケーブルの配線チェックやケーブルの抜き差しが行われた。

Step 3 Step 2 でも改善がなかったエラーに関しては、ボード等のエレクトロニクスの故障の可能性が高まる。

51

どのエレクトロニクスの故障かどうか調査するため、ケーブルスワップ試験が行われた。図 5.10 にケーブルスワップ試験の模式図を載せる。エラー箇所が移動するかで、どちら側のエレクトロニクスの故障か特定する事ができる。

Before swap test

Analysis

Board A

Board B

OK

Board A

Board B

ERROR

Either board causes the error

After swap test
If Board A causes the error

Analysis

If Board B causes the error

Analysis

Board A

Board B

ERROR

Board A

Board B

OK

Board A

Board B

OK

Board A

Board B

ERROR

図 5.10: ケーブルスワップ試験の模式図。Board A が上流のボード、Board B が下流のボードである。ケーブルスワッ
プ後にエラー箇所が移動するかしないかで問題箇所の特定を行うことができある。

Step 2 で Aside ケーブル再接続後、図 5.8 の 1 の例 1 で挙げた状態になっていた A10 Forward において、
SL フロントパネルに該当のファイバーが全く挿さっていなかった事が発見された。正しく配線しなおすこと
で、入力トラックに対し期待する HPT 出力, SL 出力が確認されるようになり、またその Eﬃciency も全て 1となり問題が解決した。またその他の問題は、ファーバーやケーブルの抜き差しでは問題は解決しなかった。
その後の Step 3 での HPT ボード-SL ボード間のケーブルスワップ試験で HPT 側のエレクトロニクスの問題か、SL 側のエレクトロニクス側の問題かの特定が行われた。その結果、図 5.8 に示した、1 の例 2、2 の例 2 に対しては、ASIC の不調等が疑われる HPT 側の問題であると特定され、該当の HPT board の交換が行われた。その結果、問題は解決した。

2 の例 1 で示した問題は、SL 側である事が確定した。その後、エラーが発生している領域の G-link のリンク単位でのエラーであると分かっているので、まず SL ボード上の Glink 通信を行う SFP モジュールの交換が試された。問題が解決しなかったことから、SFP モジュールは問題の原因でない事が分かり、SL ボードの交換が予定されている。SL ボード上の Glink 受信 IC 等の故障が推測されている。
また 2 の例 3 で示した問題箇所は、HPT 側であることが確定した後、HPT ボードの交換が行われた。しかし問題は解決しなかった。このことから、問題箇所として HPT ボードの上流が疑われた。PS ボード-HPT

52

ボード間のケーブルスワップ試験が行われ、問題箇所が PS ボード側であることが確定した。2021 年 12 月時
5

4

+3V3D

3

2

1

+3V3D
+1V8D

+1V8D

+1V8D

+1V8D

C212

C220

C221

1

+3V3D

C222

10U

0.1U

0.1U

2

+3V3D

1

+3V3D

1

+3V3D

2

+3V3D

2

+3V3D

1

+3V3D

2

+3V3D

0.1U

C209

C210

1

C208

1

C207

1

C206

1

C205

1

C204

1

1

C203

1

1

1

点でアクセスできない場所であるため、2022 年 Run 3 開始までに PS ボードを調査する事が予定されている。
C202

C211

+3V3D

20

0.1U

GL2_D20
GL2_D19
GL2_D0
GL2_D1
GL2_D2
GL2_D3
GL2_D4

2
3
4
5
6
7
8
9

U90

+V

+3V3D

U45

30

0.1U

16

0.1U

2

0.1U

2

0.1U

2

2

0.1U

2

2

2

0.1U

7
42
49
57
64

+3V3D

0.1U

9
24
40

+3V3D

2

2

0.1U

1

0.1U

1

2

+1V8D

A1
A2
A3
A4
A5
A6
A7
A8

B1
B2
B3
B4
B5
B6
B7
B8

18
17
16
15
14
13
12
11

RXFLGENBESMPXENBPASSENB

VCC_A

VCC_HS

22
23
26

HSIN+
HSIN-

VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL

18
19

C219
10U

VCC_INTVCC_INTVCC_INT

C217
10U

2

2

問題データの挙動から PS ボードの交換が必要な事案であることが推測されている。
RXDSLIP
RXERRORRXREADY
RX0
RX1
RX2
RX3
RX4

6
5
4
3
2
63
62
61

GL2_D20
GL2_D19
GL2_D0
GL2_D1
GL2_D2
GL2_D3
GL2_D4

60
59
58
55
54
53
52
51

GL2_D5
GL2_D6
GL2_D7
GL2_D8
GL2_D9
GL2_D10
GL2_D11
GL2_D12

50
47
46
45
44
43

GL2_D13
GL2_D14
GL2_D15
GL2_D16
GL2_D17
GL2_D18

RA17
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)

GL2/20GL2/19
GL2/0
GL2/1

RA18

1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)

GL2/2
GL2/3
GL2/4

28
29

RX-DIV1/2

RXDIV0
RXDIV1

RX5
RX6
RX7
RX8
RX9
RX10
RX11
RX12

+1V8D

19
1

G
DIR

EP

SN74AUC245RGY

21

D

GL2/[20:0]

10

D

GND

最後に問題 3 について述べる。この問題は、HPT ボード-SL ボード間のケーブルスワップ試験で SL 側で

GL2/[20:0]

ある事が確定した。その後、該当 SL ボードの交換が行われ、問題が解決した。またデータ解析からシリアル
13
14
34
15

0.1U

HDMP-1034ASHFIN
SHFOUT
SRQIN
SRQOUT

GL2/20GL2/19
GL2/0
GL2/1
GL2/2
GL2/3
GL2/4
GL2/5
GL2/6
GL2/7
GL2/8
GL2/9
GL2/10GL2/11
GL2/12
GL2/13
GL2/14
GL2/15
GL2/16
GL2/17
GL2/18

+1V8D

RA19
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)
RA20
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)

20

RXCAP0
RXCAP1

GL2_D5
GL2_D6
GL2_D7
GL2_D8
GL2_D9
GL2_D10
GL2_D11

2
3
4
5
6
7
8
9

U91

+V

32
33

C229

A1
A2
A3
A4
A5
A6
A7
A8

B1
B2
B3
B4
B5
B6
B7
B8

18
17
16
15
14
13
12
11

GL2/5
GL2/6
GL2/7
GL2/8

パラレル変換後の特定の 1 bit が “H” になりっぱなしであることが分かった。G-link 信号の線は 3.3.2 節で言
12
35
36

RX13
RX14
RX15
RXFLAGRXDATA
RXCNTLTSTCLKRESET*
WSYNCDSB

GL2/9
GL2/10GL2/11

GND_TTLGND_TTLGND_TTLGND_TTL

GND_HS
GND_HS

NC
GND_A
NC

17
20

21
31
27

REFCLK

08/17 change

RXCLK0RXCLK1

+1V8D

19
1

37
38

GND

GND_INT
GND_INT
GND_INT
GND_INT

1
8
41
48

11

G-CLK2

10
25
39
56

及した通り、FPGA 外部の受信 IC でパラレル信号に変換され、FPGA に入力される。このことから SL ボー
G
DIR

EP

SN74AUC245RGY

21

+1V8D

10U

2

C231

NFM18PS105R0J3

0.1U

FL6
1

2
3
4
5
6
7
8
9

+1V8D

3

19
1

U92

A1
A2
A3
A4
A5
A6
A7
A8
G
DIR

+V

GL2_D12
GL2_D13
GL2_D14
GL2_D15
GL2_D16
GL2_D17
GL2_D183

れている SL 回路上での信号線の位置を示す。
C230

B1
B2
B3
B4
B5
B6
B7
B8

GND

C

RA21
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)
RA22
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)

20

+3V3D
FL5
1

10

ド上の関連するチップ I/O における半田不良等が推測されている。図 5.11、図 5.12 にその故障箇所と推測さ

EP

18
17
16
15
14
13
12
11
21

GL2/12
GL2/13
GL2/14
GL2/15C

GL2/16
GL2/17
GL2/18

SN74AUC245RGY

102

C03 エラーの推測問題箇所(Endcap phi2/3 SL board Glink 3 受信IC周辺の回路図)
NFM18PS105R0J3

U103

1
2
3
4
5
6
7
8
9
10

VEER
N/C
Rx LOS #1
N/C
N/C
N/C
N/C
Rx LOS #2
VEER
VEER

VEER
RD- #1
RD+ #1
VEER
VCCR
VCCR
VEER
RD+ #2
RD- #2
VEER

20
19
18
17
16
15
14
13
12
11

RA23
GL3_D2018
8 7
GL3_D192 1
7 6
GL3_D03 2
6 5
GL3_D14 3
45EXB-N8V470JX(1005X4_5%)

10122424-101LF/FCI(74441-0010/MOLEX)

B

C233

RA24
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)

C232
+3V3D

28
29

RX-DIV1/3

C234

32
33

16

30
VCC_A

RXFLGENBESMPXENBPASSENBVCC_HS

HSIN+
HSIN-

VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL

22
23
26

7
42
49
57
64

18
19

+3V3D

9
24
40

0.1U

VCC_INTVCC_INTVCC_INT10U

RXDIV0
RXDIV1U49

RXDSLIP
RXERRORRXREADY
RX0
RX1
RX2
RX3
RX4
RX5
RX6
RX7
RX8
RX9
RX10
RX11
RX12

RXCAP0
RXCAP1

0.1U

1

1

1

C240

1

C241

0.1U

0.1U

2

0.1U

2

0.1U

2

0.1U

2

10U

2

10U

NC
GND_A
NC

1

C246

GND_HS
GND_HS

+3V3D

C245

21
31
27

1

+3V3D

C244

17
20

1

+3V3D

C243

REFCLK

GND_TTLGND_TTLGND_TTLGND_TTL

1

2

11

GND_INT
GND_INT
GND_INT
GND_INT

1

0.1U

+3V3D

1

0.1U

+3V3D

1

0.1U

+3V3D

C242

2

0.1U

+3V3D

2

0.1U

C239
G-CLK3

RX13
RX14
RX15
RXFLAGRXDATA
RXCNTLTSTCLKRESET*
WSYNCDSB

1
8
41
48

+3V3D

C238

12
35
36

HDMP-1034ASHFIN
SHFOUT
SRQIN
SRQOUT

10
25
39
56

+3V3D

C237

2

+3V3D

C236

2

+3V3D

C235

2

+3V3D

2

A

1

13
14
34
15

RXCLK0RXCLK1

6
5
4
3
2
63
62
61

GL3_D20
GL3_D19
GL3_D0
GL3_D1
GL3_D2
GL3_D3GL3_D4

60
59
58
55
54
53
52
51

GL3_D5
GL3_D6
GL3_D7
GL3_D8
GL3_D9
GL3_D10
GL3_D11
GL3_D12

50
47
46
45
44
43

GL3_D13
GL3_D14
GL3_D15
GL3_D16
GL3_D17
GL3_D18

GL3/20GL3/19GL3/0
GL3/1

GL3_D2
GL3_D3GL3_D4

GL3/2
GL3/3
GL3/4

RA25
GL3_D51
8
8 7
GL3_D62 1
7 6
GL3_D73 2
6 5
GL3_D84 3
45EXB-N8V470JX(1005X4_5%)

GL3/5
GL3/6
GL3/7
GL3/8

RA26
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)
RA27
GL3_D121
8
8 7
GL3_D132 1
7 6
GL3_D143 2
6 5
GL3_D154 3
45EXB-N8V470JX(1005X4_5%)
GL3_D9
GL3_D10
GL3_D11

GL3_D16
GL3_D17
GL3_D18

GL3/[20:0]

GL3/9
GL3/10GL3/11

GL3/12
GL3/13
GL3/14
GL3/15

1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)

GL3/16
GL3/17
GL3/18A

37
38

New ector Logic
Title

G-Link 2,3
Size
A3

4

B

RA28

Date:
5

3

2

Document Number<Doc>
Tuesday, August 25, 2015

Rev
1.3
Sheet

14

1

図 5.11: C03 セクター推定故障箇所。データの挙動よりこの図で示された受信 IC の不調であると推察される。

現在の各セクター毎の状況を図 5.13 に載せる。現在エラーが残る 1/12 セクターは C03、C10、 C11 である。また C05, C08 は冷却の関係で電源が上げられず、トラックテストパルス試験が行えなかったセクターである。C03、C10、C11 については、前述の通り、故障箇所の同定は完了してあり、Run 3 開始までのできる限り早いタイミングでの修理を予定している。C05、C08 については、2022 年の初頭に試験を行い必要なデバッグを進める。

5.3 トラックテストパルス試験による統合試運転のまとめ及び今後の展望
トラックテストパルス試験により、LHC 実験開始を待たずに新しいエレクトロニクスを含めて全システムを連動させる統合試運転が可能になった。統合試運転により新システムの運転経験を積むとともに、テストパ
ルスフレームワーク自体の問題からエンドキャップ初段ミューオントリガーのハードウェアからソフトウェアに及ぶ各種問題をもれなく発見し、問題箇所を特定する事ができた。これによりエンドキャップ初段ミューオ
ンの不調箇所の洗い出しを大幅に加速する事ができた。残るハードウェアの問題も問題箇所が既に特定され、その問題箇所のエレクトロニクスの交換等の予定が既に組まれている。全てのエレクトロニクス、ケーブリン
グの不調の修正を Run 3 開始までに遅延なく完了し、Run 3 開始後におけるミューオントリガーの最高性能
での運用を実現する。

53

GL3/[20:0]

GL3/20GL3/19
GL3/0
GL3/1
GL3/2
GL3/3
GL3/4
GL3/5
GL3/6
GL3/7
GL3/8
GL3/9
GL3/10GL3/11
GL3/12
GL3/13
GL3/14
GL3/15
GL3/16
GL3/17
GL3/18of27

C01 エラーの推測問題箇所(Forward SL board GL10_D13信号線)

0.1U
+3V3D

12
35 TSTCLK
13 36 RESET*WSYNCDSB
14 SHFIN
34 SHFOUT
SRQIN
15 11
SRQOUTREFCLK1235 TSTCLK
36 RESET*WSYNCDSBNFM18PS105R0J3
NFM18PS105R0J3

11G-CLK4

0.1U

REFCLK

U107

+3V3D

+3V3D

+3V3D

+3V3D

370

1

C371

1

C372

1

C373

1

C374

1U

2

0.1U

2

0.1U

2

0.1U

2

0.1U

0.1U

GND
10

21 +1V8D
U100

SN74AUC245RGY
GL10_D52
GL10_D6
3 A1
GL10_D7
4 A2+1V8D5 A3
GL10_D8
GL10_D9
6 A4
GL10_D10 U97
7 A5
GL4_D52
18
GL10_D11
8 A6
B1
GL4_D6
3 A1
17
9 A7
A2
B2
A8
GL4_D7
4
16
+1V8D
B3 15
GL4_D85 A3
19
B4 G14GL4_D96 A4
1
B5 DIR
GL4_D10
7 A5
13
A6
B6
GL4_D118
12
SN74AUC245RGY
B7 11
9 A7
A8
B8
+1V8D

GL10_D13信号線
B1
B2
B3
B4
B5
B6
B7
B8

EP

19
21 +1V8D
EP
1 G
DIR
U101
SN74AUC245RGY
GL10_D122
B1
GL10_D13
3 A1
B2
GL10_D14
4 A2
B3+1V8D5 A3
GL10_D15
B4
GL10_D16
6 A4
A5
B5
GL10_D17 U98
7A6B6
GL4_D122
18
GL10_D188B1 A7
B7GL4_D13
3 A1
17
9
A2
B2 A8
B8
GL4_D14
4
16
+1V8D
A3
B3
GL4_D155
15
19
B4 G14EP
GL4_D16
6 A4
1
B5
DIR
GL4_D17
7 A5
13
B6 12
GL4_D18
8 A6
SN74AUC245RGY
B7 11
9 A7
A8
B8
+1V8D
19
21
EP
1 G
DIR
GND

RA69
1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)
RA33
RA70
1
8
GL4/1288 17 1
8GL4/132 1
77 26 2
7GL4/143 2
66 35 3
6GL4/15
4 3
4
5
4
5
4
5
EXB-N8V470JX(1005X4_5%)
21
EXB-N8V470JX(1005X4_5%)
RA341
8
GL4/168 7
2 1
GL4/17
7 6
3 2
GL4/186 5
4 3
45EXB-N8V470JX(1005X4_5%)

18
17
16
15
14
13
12
11

1

1

1

1

2

2

0.1U

+1V8D

C265

1

C266

1

C267

0.1U

0.1U

2

0.1U

2

2

+1V8D

2

10U

+1V8D

1

GL10/2
GL10/3
GL10/4

C253
0.1U

2

1

GL10/20
GL10/19+1V8D
GL10/0GL10/1
C252

2

+V

20

EP

1
8
8 7
2 1
7 6
3 2
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)
RA29
RA66
1
8
GL4/2088 17 1
8GL4/192 1
7
7 26 2
7GL4/03 2
66 35 3
6GL4/1
4 3
4
5
4
5
4
5
EXB-N8V470JX(1005X4_5%)
21
EXB-N8V470JX(1005X4_5%)
RA30
1
8
GL4/2
8 7
2 1
GL4/3
7 6
3 2
GL4/4
6 5
4 3
4
5
EXB-N8V470JX(1005X4_5%)
RA67
1
8
8 7
18
2 1
7 6
17
3 2
6 5
16
4 3
4
5
15
EXB-N8V470JX(1005X4_5%)
RA31
14
RA68
1
8
GL4/5
13
8
8 17 1
8GL4/62 1
12
7
7 26 2
7GL4/73 2
11
6
6 35 3
6GL4/8
4 3
5
4
5 4 4
5
EXB-N8V470JX(1005X4_5%)
21
EXB-N8V470JX(1005X4_5%)
RA32
1
8
GL4/9
1
8
2
7
GL4/10
7 6
3 2
GL4/116 5
4 3
45EXB-N8V470JX(1005X4_5%)
18
17
16
15
14
13
12
11

VCC_A

30
VCC_A

10

30

VCC_HS

16
VCC_HS

GND_HS
GND_HS

NC
GND_A
NC

17
20

21
31
27

NC
GND_A
NC

RXCLK0RXCLK1

6
5
4
3
2
63
62
61
60

GL11_D20
GL11_D19
GL11_D0
GL11_D1
GL11_D2
GL11_D3
GL11_D4
GL11_D5

59
58
55
54
53
52
51
50

GL11_D6
GL5_D20
GL11_D7
GL5_D19
GL11_D8
GL5_D0
GL11_D9
GL5_D1
GL11_D10
GL5_D2
GL11_D11
GL5_D3
GL11_D12
GL5_D4
GL11_D13

GL5_D5
GL5_D6
GL11_D14
GL5_D7
GL11_D15
GL5_D8
GL11_D16
GL5_D9GL11_D17
GL5_D10
GL11_D18
GL5_D1137 GL5_D12
38
GL5_D13
GL5_D14
GL5_D15
GL5_D16
GL5_D17
GL5_D18

SN74AUC245RGY

RA71
GL11_D20188 7
GL11_D19
2 1
7 6
GL11_D0
RA353 238
6 5 GL5/20
GL5_D20
GL11_D1 1
4
1
8 47
5
GL5_D19
2 EXB-N8V470JX(1005X4_5%)
GL5/192
7GL5_D03
6
GL5/0
3
6 RA72
GL5_D1
GL11_D2 4
15 5
8 GL5/1
4
8 7
EXB-N8V470JX(1005X4_5%)
GL11_D3
2 1
7 6
GL11_D4
RA363 26 5 GL5/2
GL5_D2
1
48 38
1
47
5
GL5_D3
2 EXB-N8V470JX(1005X4_5%)
GL5/3
7 6
GL5_D43 2
GL5/4
3
6 RA73
GL11_D5 4
15 5
8
4
8 7
EXB-N8V470JX(1005X4_5%)
GL11_D62 1
7 6
GL11_D7
3 2
6 5
GL11_D8
RA374 348
5GL5_D5
1 EXB-N8V470JX(1005X4_5%)
GL5/5
8 7
GL5_D62 1
GL5/6
2
7 RA74
GL5_D7
GL11_D9 3
16 6
8 GL5/73
8 7 GL5/8
GL5_D8
GL11_D10 4
25 15
4
7 6
EXB-N8V470JX(1005X4_5%)
GL11_D11
3 2
3
6
RA384
5
48
5
GL5_D9
1 EXB-N8V470JX(1005X4_5%)
GL5/9
8 7
GL5_D102 1
GL5/10
2
7 RA75
GL5_D11
GL11_D12 3
16 6
8 GL5/113
8 7
GL11_D13 4
25 15
4
2
7
EXB-N8V470JX(1005X4_5%)
GL11_D14366 5
GL11_D15
4 3
4
5
RA39
EXB-N8V470JX(1005X4_5%)
GL5_D121
8
GL5/12
1
8 RA76
GL5_D13
GL11_D16 2
17 7
8 GL5/13
2
8 7 GL5/14
GL5_D14
GL11_D17 3
26 16
3
25
7 6 GL5/15
GL5_D15
GL11_D18 4
3
4
5
6 5
EXB-N8V470JX(1005X4_5%)
4 3
4
5
RA40
EXB-N8V470JX(1005X4_5%)
GL5_D161
8
GL5/168 7
GL5_D172 1
GL5/177 6
GL5_D18
3 2
GL5/186 5
4 3
45EXB-N8V470JX(1005X4_5%)

47
46
45
44
43

C254
0.1U

D

GL10/[20:0]

GL10/5
GL10/6
GL10/7
GL10/8

GL10/20
GL4/[20:0]
GL10/19
GL10/0GL10/1
GL10/2
GL10/3
GL10/4
GL10/5
GL10/6
GL10/7
GL10/8
GL10/9GL10/10
GL10/11
GL10/12
GL10/13
GL10/14
GL10/15
GL10/16
GL10/17
GL10/18

GL4/20GL4/19
GL4/0
GL4/1
GL4/2
GL4/3
GL4/4
GL4/5
GL4/6
GL4/7
GL4/8
GL4/9
GL4/10GL4/11
GL4/12
GL4/13
GL4/14
GL4/15
GL4/16
GL4/17
GL4/18

GL10/9GL10/10
GL10/11

GL10/12
GL10/13
GL10/14
GL10/15
GL10/16
GL10/17
GL10/18

D

GL10/[20:0]

GL4/[20:0]

CC

GL11/20
GL11/19
GL11/0GL11/1

GL11/[20:0]

37
3810127103-101LF/FCI(74754-0220/MOLEX)

GL11/[20:0]
B

GL11/2
GL11/3
GL11/4

GL11/5
GL11/6
GL11/7
GL11/8

GL11/20
GL11/19
GL11/0GL5/[20:0]
GL11/1
GL11/2
GL11/3
GL11/4
GL11/5
GL11/6
GL11/7
GL11/8
GL11/9GL11/10
GL11/11
GL11/12
GL11/13
GL11/14
GL11/15
GL11/16
GL11/17
GL11/18

GL5/20GL5/19
GL5/0
GL5/1
GL5/2
GL5/3
GL5/4
GL5/5
GL5/6
GL5/7
GL5/8
GL5/9
GL5/10GL5/11
GL5/12
GL5/13
GL5/14
GL5/15
GL5/16
GL5/17
GL5/18

GL5_D13信号線

GL11/9GL11/10
GL11/11

GL11/12
GL11/13
GL11/14
GL11/15
GL11/16
GL11/17
GL11/18

GL5/[20:0]
B

A

New ector Logic
Title

1

10U

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19

2

10U

される。

10U

Title

08/17 add

4

セクター日誌
セクター日誌

ファイル

5

編集

4

A23

100%

セクター日誌
セクター日誌

ファイル

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表示

100%

Size
A3

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19

1

C376

2

C291

0.1U

+3V3D

1

1
2

+3V3D
5

C290

+3V3D

C381
C375
+3V3D
+3V3D
0.1U
10U
C285
C286

2

+3V3D

0.1U

+1V8D

C264

G-Link FPGA10,11
図 5.12: C01, C04, C11 セクター推定故障箇所。この信号線の G-link チップ側あるいは、側の半田不良が推定
12

1
1
2
2

0.1U
0.1U

1

2
2

0.1U
0.1U

2

1
1

2
2

0.1U
0.1U

1

1
1

U1U

2

+3V3D

C284
C380

1

+3V3D
+3V3D

C283
C379

2

+3V3D
+3V3D

C282
C378

G
DIR

20

16

VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTLGND_TTLGND_TTLGND_TTLGND_TTL

21
31
27

REFCLK

GND_HS
GND_HSTSTCLKRESET*
WSYNCDSB

CN19

+3V3D
+3V3D

1
377

19
1

EP

+V

7
42
49
57
64

VCC_INTVCC_INTVCC_INT

7
42
49
57
64
VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL

12
35
36

HDMP-1034A

17
20

G-CLK5HDMP-1034A

13 11
REFCLK
14 SHFIN
34 SHFOUT
15 SRQINSRQOUT

11

6
RXDSLIP RX6
5
RXERROR RX7
4
RXREADY RX8
3
RX0 RX92
RX1RX1063
RX2RX1162
RX3RX1261
RX4RX1360
RX5 59
RX6RX1458
RX7RX1555
RX8RXFLAG
54
RX9 53
RXDATARX10RXCNTL
52
RX11 51RX12RXCLK0RXCLK1
50
RX13 47
RX14 46
RX15 45
RXFLAG 44
RXDATA 43
RXCNTLGND_TTLGND_TTLGND_TTLGND_TTL

0.1U
G-CLK11

RXDIV0
RXDIV1
18
HSIN+
19 32
HSIN33 RXCAP0RXCAP1
22
RXFLGENB
23
26 ESMPXENBPASSENB13
28 14 SHFINRXDIV0SHFOUT
29 34
RXDIV115 SRQINSRQOUT
32 12
RXCAP0TSTCLK
33 35
RXCAP136 RESET*WSYNCDSB

1
8
41
48

+3V3D

RXDSLIP
RXERRORRXREADY
RX0
RX1
RX2
RX3
RX4
U55
RX5

+3V3D

9
24
40

RX-DIV1/11

28
29

GND_INT
GND_INT
GND_INT
GND_INT

0.1U

RXFLGENBESMPXENBPASSENB

10
25
39
56

C278

10U

HSIN+
HSIN-

1
8
41
48

22
23
26

C279

C289

37
38

U65

9
24
40

18
19

+3V3D

C277

+1V8D

C262
1 10U

C04, C11エラーの推測問題箇所(Endcap phi0/1 SL board GL5_D13信号線)
VCC_INTVCC_INTVCC_INT

0.1U

RX-DIV1/5

+3V3D

37
38

B1
B2
B3
B4
B5
B6
B7
B8

GND

2

C368

10U

0.1U

8

47
46
45
44
43

+3V3D

C369

U

59
58
55
54
53
52
51
50

GL10_D20
GL10_D19
GL10_D0
GL10_D1
GL10_D2
GL10_D3
GL10_D4
GL10_D5
GL4_D20
GL4_D19
GL4_D0
GL10_D6
GL4_D1
GL10_D7
GL4_D2
GL10_D8
GL4_D3
GL10_D9
GL4_D4
GL10_D10
GL10_D11
GL4_D5
GL10_D12
GL4_D6
GL10_D13
GL4_D7
GL4_D8
GL4_D9GL10_D14
GL4_D10GL10_D15
GL4_D11
GL10_D16
GL4_D12
GL10_D17
GL10_D18
GL4_D13
GL4_D14
GL4_D15
GL4_D16
GL4_D17
GL4_D18

3

GND_INT
GND_INT
GND_INT
GND_INT

4-101LF/FCI(74441-0010/MOLEX)RXCLK0RXCLK1

6
5
4
3
2
63
62
61
60

NFM18PS105R0J3

C367

+1V8D

10

FL8
1

1
20
VEER 19
2 VEER
RD- #1 18
3 N/C
RD+ #1 17
4 Rx LOS #1
VEER 16
5 N/C
VCCR 15
6 N/C
VCCR 14
7 N/C
VEER 13
8 N/C
U104
RD+ #2 12
9 Rx LOS #2
VEER
RD-20#2 11
10
VEER VEERVEER VEER
19
N/C
RD- #1 180122424-101LF/FCI(74441-0010/MOLEX)
Rx LOS #1
RD+ #1 17
N/C
VEER 16N/C
VCCR 15N/C
VCCR 14N/C
VEER 13
Rx LOS #2
RD+ #2 12
VEER
RD- #2 11
VEER
VEER

GND_HS
GND_HS 17
20
NC
GND_A
21
NC
31
27

3

2

C276

10U

2

C275

FL14
13

17
20

GND_INT
GND_INT
GND_INT
GND_INT

G-CLK10

+3V3D
FL7
1

HDMP-1034A

GND_TTLGND_TTLGND_TTLGND_TTL

0.1U
NFM18PS105R0J3

0.1U

10
25
39
56

10U

2

08/17 C365
change
C366

C274

3

GND_INT
GND_INT 10
GND_INT 25
GND_INT 39
56
GND_TTLGND_TTL 1
GND_TTL 8
GND_TTL 41
48

FL13
1

HDMP-1034A

10
25
39
56

RX-DIV1/4

RXDSLIP
RXERRORRXREADY
RX0
RX1
U51
RX2
RX3
RX4
6
RXDSLIP RX5
5RXERROR 4
RXREADY 3
RX0 RX62
RX1 RX763
RX2 RX862
RX3 RX961
RX4RX10RX1160
RX5RX1259
RX6RX1358
RX7 55RX8 54
RX9RX1453
RX10RX1552
RX11
RXFLAG
51
RX12
RXDATA
RXCNTL50
RX13 47RX14RXCLK046
RX15RXCLK145
RXFLAG 44
RXDATA 43
RXCNTLU99
GL10_D20
2
GL10_D19
3 A1
GL10_D0
4 A2+1V8D5 A3
GL10_D1
GL10_D2
6 A4
GL10_D3 U96
7 A5
GL4_D202
18
GL10_D48 A6
B1
GL4_D19
3 A1
17
9 A7
A2
B2
A8
GL4_D0
4
16
+1V8D
B3 15
GL4_D1
5 A3
19
A4
B4
G
GL4_D2
6
14
1
B5
DIR
GL4_D3
7 A5
13
B6 12
GL4_D4
8 A6
SN74AUC245RGY
B7 11
9 A7
A8
B8
+1V8D

20

C364

U63

+V

6
0U

+3V3D

RA65

GND

18 28
HSIN+
RXDIV019 29
HSINRXDIV1
22
RXFLGENB
23 32
ESMPXENB
RXCAP026 33
PASSENB
RXCAP12829 RXDIV0
RXDIV113
14 SHFIN
32 34 SHFOUTRXCAP0
SRQIN
33 15
RXCAP1SRQOUT

RX-DIV1/10

08/17 change

RXFLGENBESMPXENBPASSENB

2

10

+3V3D

HSIN+
HSIN-

VCC_INT
7 VCC_INT
42
49 VCC_TTL
57 VCC_TTL
64 VCC_TTL

22
23
26

9
24
40 VCC_INT

18
19VCC_INTVCC_INTVCC_INT

0.1U

VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL
VCC_TTL

1

C251

0.1U

1
8
41
48

C250

2

0.1U

+3V3D

1

C261

+3V3D

2

0.1U

1

C260

+3V3D

2

0.1U

1

C259

+3V3D

2

1

1
2

0.1U

+3V3D

2

1
2

1

C249

C248
C258
362
C363
10U 0.1U 10U 0.1U

2

+3V3D

1

+3V3D

2

+3V3D
+3V3D +3V3D

1

+1V8D
+1V8D

3

20

2

0.1U

+V

2

0.1U

4

20

2

0.1U

+V

2

0.1U

GND

2

0.1U

10

2

0.1U

20

2

0.1U

+V

2

0.1U

5

GND

1

0.1U

2

10

1

1U

3

+3V3D

30

1

C361

16

1

C360

VCC_A

1

C359

30 VCC_HS

1

C358

16

1

C357

VCC_A

1

C356

VCC_HS

+3V3D

C355

NC
GND_A
NC

+3V3D

C354

GND_HS
GND_HS

+3V3D

C353

21
31
27

+3V3D

352

7
42
49
57
64

+3V3D

VCC_TTL
VCC_TTL

+3V3D

9
24
40

+3V3D

1

4

+3V3D

2

5

+3V3D

挿入

表示形式

データ

ツール

3

$

%

123

デフォルト…

挿入

表示形式

データ

ツール

$

%

123

デフォルト…

3

ヘルプ

Date:

Rev
1.3

18

of

27

1

Document Number
<Doc>

Rev
1.3

Tuesday, August 25, 2015

2

10

拡張機能

New
ector
Logic Sheet
Tuesday, August25, 2015

G-Link 4,5

2

Size
A3

拡張機能

Date:

A

Document Number
<Doc>

Sheet

15

of

共有

27

1

共有

ヘルプ

10

A23

図 5.13: 現在の各セクター毎の状況。A side については、再配線完了し、トラックテストパルス試験でも期待された出力が見られている。C side については、C05、C08 が冷却の関係で電源が上げられず試験ができていない。また C03、C10、そして C11 では、トラックテストパルス試験で期待された出力が見られていない箇所が存在する。このようなスプレッドシートを共有し、一目でシステムの仕上がり具合が分かるように工夫した。

54
Summary

A01

A02

A03

A04

A05

A06

A07

A08

A09

A10

A11

A12

AEIL4

C01

Summary

A01

A02

A03

A04

A05

A06

A07

A08

A09

A10

A11

A12

AEIL4

C01

第6章

Run3 開始後のシステム診断フレームワークとその解析手法
6.1 運転開始後の定期的なシステム診断の必要性
TGC システムを構成するチェンバーやチャンネル、そしてエレクトロニクスの状況は、Run 3 開始後も時々刻々と変化をする。例えば、とあるチャンバーに HV が掛けられなくなり、そのチェンバーのチャンネ
ルからの信号が全て読み出せなくなったり、エレクトロニクスの不調でそのエレクトロニクスが担当しているチャンネルからの信号が読みだせなくなってしまうことが起こりうる。3 章で議論した通り、TGC のトリ
ガーロジックは、単一検出層の非効率に寛容に設計されている。例えば Doublet ワイヤー用の SLB ASIC でのコインシデンスは、3-out-of-4 コインシデンスとなっており、4 層中の 1 層のチャンネルが何らかの原因
で読み出せない状況でもトリガー出力を行う事ができる。一方、複数の層の突き抜けのチャンネルで読み出せない状況が生じると、その領域ではコインシデンスが成立せずトリガーとしての非効率が発生しうる。このような事態においては、SLB ASIC の機能を用いて不感領域の発生を回避する運用手法をとる。例えばとある Doublet ワイヤー用の SLB ASIC の担当している 2 層の同一箇所に読み出せないチャンネル (Missing

Channel) が発生した場合、トリガーパスに設置しているコインシデンス入力部のチャンネルマスク機能を用いて、読み出せない 2 層のうち 1 層を “L”、もう一層を “H” にすることによって実効的に 2-out-of-2 コイン
シデンスを実現し、トリガーシステムにおいての不感領域の発生を回避することができる。TGC のトリガーシステムをロバストに運用するためには、Missing Channel を常に把握し、発生しうるトリガーとしての非効率を SLB ASIC の機能を最適に運用してできるだけ除くことが重要である。
また一方で、チャンネルのノイズが無視できなくなるほど多くなってしまった場合は、トリガーの入力として用いると本物のミューオン飛跡を検出できなくなったり、読み出しの通信帯域を奪ってしまうことにつながる。そのため各チャンネルのノイズ特性も常に把握し、新たに生じたノイズの多いチャンネル (Noisy

Channel) に対して対処することが重要である。基本的な対処としては、PP ASIC でのバンチ識別 (BCID) 前に搭載されている各チャンネル毎のマスク機能 (BCID Mask) を用いて検出器からの信号を遮断する。BCID

Mask は TGC システムのエレクトロニクスで最も上流に設置されているマスク機能である。また ASD ASICの 16 チャンネルの全てが同様にノイジーチャンネルであった場合は、ASD ASIC の閾値電圧の不備が原因である可能性が高い。その場合、閾値電圧の最適化を行う。
以上のように、TGC システムの読み出し回路及びトリガー回路を安定的に動作させるためには、

55

1 読み出せないチャンネル位置、範囲の把握
2 ノイズの多いチャンネル位置、範囲の把握が重要になる。項目 1 については、SLB ASIC 以降のデジタル回路の検証にデジタル回路に飛跡パターンを入力してトリガー回路系の試験であるトラックテストパルス試験を活用する一方で、トラックテストパルス試験で試験できない ASD ASIC–SLB ASIC 間を検出器の信号を模した試験電荷を入力する全読み出し系の試験である ASD テストパルス試験を活用して効率よく行う。ASD テストパルスを全チャンネルに打ち込み、その応答で Missing Channel を同定する。項目 2 については、ランダムな L1A 信号に対するチャンネルのOccupancy を確認し、Noisy Channel を同定するランダムトリガー試験を活用する。
Run 3 開始後、LHC のビームフィルに伴う停止期間で各検出器のテストに用いられる時間は、Run 1, 2 での経験からおよそ 30 分から 40 分程度と考えられている。その間にトラックテストパルス試験、ASD テスト
パルス試験、そしてランダムトリガー試験を組み合わせた TGC 検出器のシステム診断フレームワークを用いて頻度よく定期的に TGC システムを検査し、TGC システムの状況に合わせた柔軟な対処を行えるようにす
るのは、非常に重要である。

6.2 ASD テストパルス試験
この節では、ASD テストパルス試験についてそのフレームワーク及び解析手法について述べる。ASD テ
ストパルス試験では、PP ASIC の TestPulse generator から送られた実際の検出器信号を模した試験電荷を送る (図 4.1)。ASD テストパルス試験では、ASD テストパルス用に PP ASIC のタイミングパラメータを設定する。全チャンネルで PP ASIC と ASD ASIC の信号ケーブル長は異なるが、それを事前に吸収するために調整された遅延を加える。これによりテストパルスの位置に関わる信号ケーブルの長さによらず、全てのASD に同時にテストパルスを打ち込むことが可能になる。ASD テストパルス試験の目的は、全ての読み出し
チャンネルが正常に動作しているか確かめることなので、ASD ASIC で設定されている閾値電圧よりもはるかに大きいテストパルス電圧を用いる。実際に現在、TpgAmp A/B は、その最大値 15 に設定されている。
パラメータ名役割

TpgAmpA/B.

テストパルス電圧の大きさ (0-15 の 16 段階)、現在、最大値 15 で設定。

TpgCoarce Delay

TestPulse の Delay, 25 ns 刻み

TpgFineA/B

TestPulse の Delay, 0.9 ns 刻み

BCID MaskA/B

PP ASIC が担当する ASD ASIC からの 32 チャンネル各々に対し、BCID Mask 機能を用いて信号の遮断ができる。

表 6.1: ASD テストパルス試験用に設定するテストパルスに関するパラメータ

ASD テストパルス試験は、トラックテストパルス試験と同様、レコーディングレート 10 Hz (L1 rate=1
kHz, データ記録割合 0.01) の設定で行う。また ASD テストパルス試験では、後段の処理が考慮され、全てのチャンネルを同時に鳴らすわけではない。最初に全てのチャンネルは PP ASIC 上の BCID Mask 機能で遮断されている。全 40 種類のテストパルスパターンで指定されたチャンネルの BCID Mask 機能による遮断を解除し、順に鳴らされていく仕様になっている。またテストパルスパターンを切り替える際は、一度前のテス
トパルスパターンでマスクを外されたチャンネルに対して再びマスクをして (テストパターンの初期化)、その56

後新しいテストパルスパターンで指定されたチャンネルのマスクが外される。各テストパルスパターンでマスクが外されたチャンネルは、1 秒間データ収集を行われる。そのフローチャートを、図 6.1 に示す。ここで、ファイル書き込み時間は、トラックテストパルス試験での値を用いた。ここから、コンフィグレーションを含図 6.1: ASD テストパルス試験でのテストパルスパターンの切り替えのフローチャート

めないデータ収集時間は、以下のように概算される。

(13 + 1 + 13) s × 40 Files = 1080 s = 18 minutes(6.1)

6.2.1 ASD テストパルス試験解析
この小節では、ASD テストパルス試験で取得されたデータから、ASD テストパルスに対し応答がないチャ
ンネル (以下 Missing Channel) を探す手法を示す。ASD テストパルス試験は次の要領で解析する。Missing

Channel の判定基準として、当該チャンネルにテストパルスが打たれた回数で規格化し、70% を下回っていることから判断する。当該チャンネルにテストパルスが打たれた回数は、テストパルスの ON/OFF のタイミ
ングをテストパルストリガーの回数の関係から正確に制御されていないため、データを用いて評価している。

40 パターンあるテストパルス入力は、エンドキャップ部トリガーセクターの奇数番 (計 24 個)、偶数番 (計 24個)、フォワード部トリガーセクターの奇数番 (計 12 個)、偶数番 (計 12 個) に対称に打たれている。そのため
当該トリガーセクターを除いた同一種類のトリガーセクターの同一チャンネルでの平均で全テストパルス数を評価している。一方この方法は、他のトリガーセクターに Missing Channel、Noisy Channel が存在していないことを仮定しており、ここに Missing Channel の判定閾値の 70% は、全テストパルス数の評価の誤差を考慮し、十分に正しく、誤検知や検知の漏れなく、Missing Channel を判定できるよう設定した。この値は、今57

後の試験の結果をフィードバックして最適化を行う余地がある。図 6.2 に本手法で規格化した Hit Proﬁle を示す。ASD 試験解析では、これらに加え、Missing Channnel のリストがテキストファイルに出力される。
Aside_1_Forward_phi0_Wire

Aside_1_Forward_phi0_Strip

1
−1

10

−2

−2

10

10

−3

10

H_channel_Aside_Forward_phi0_Strip_L_1

Efficiency

Efficiency

H_channel_Aside_Forward_phi0_Wire_L_1
1
−1

10

−3

0

20

40

60

80

10

100
channelNumber

0

5

10

15

20

25

30
channelNumber

Efficiency

H_channel_Aside_Forward_phi0_Wire_L_2
1
−1

10

L2 doesn't have strip channel

−2

10

−3

10

0

20

40

60

80

100
channelNumber

1
−1

10

−2

−2

10

−3

−3

0

20

40

60

80

10

100
channelNumber

1
−1

10

−2

40

60

80

100

30
channelNumber

25

30
channelNumber

25

30
channelNumber

25

30
channelNumber

25

30
channelNumber

1

1

0

5

10

15

20

H_channel_Aside_Forward_phi0_Strip_L_5

Efficiency

Efficiency

25

−1

10

120
channelNumber

−1

1
−1

10

−2

−2

10

10

−3

−3

0

20

40

60

80

100

10

120
channelNumber

1
−1

10

0

5

10

15

20

H_channel_Aside_Forward_phi0_Strip_L_6

Efficiency

H_channel_Aside_Forward_phi0_Wire_L_6

Efficiency

20

−3

20

10

1
−1

10

−2

−2

10

10

−3

−3

0

20

40

60

80

10

100
120
channelNumber

1
−1

10

0

5

10

15

20

H_channel_Aside_Forward_phi0_Strip_L_7

Efficiency

H_channel_Aside_Forward_phi0_Wire_L_7

Efficiency

15

−2

0

H_channel_Aside_Forward_phi0_Wire_L_5

1
−1

10

−2

−2

10

10

−3

10

10

10

−3

10

5

10

10

10

0

H_channel_Aside_Forward_phi0_Strip_L_4

Efficiency

Efficiency

H_channel_Aside_Forward_phi0_Wire_L_4

10

1
−1

10

10
10

H_channel_Aside_Forward_phi0_Strip_L_3

Efficiency

Efficiency

H_channel_Aside_Forward_phi0_Wire_L_3

−3

0

20

40

60

80

10

100
120
channelNumber

0

5

10

15

20

図 6.2: ASD テストパルス試験解析手法での規格された Hit proﬁle。図は A01 Forward phi 0 のものであり、左がワ
イヤー、右がストリップ、上から順に TGC BW の全 7 層を示す。各プロットは、横軸がチャンネル, 縦軸がEﬃciency の対数である。またプロットの各色は、赤が Previous, 黒が Current, 青が Next BC のものである。
ワイヤーの 2 層目のチャンネル 104、105 が Missing Channel であることが分かる。

6.3 ランダムトリガー試験
この節では、ランダムトリガー試験についてそのフレームワーク及び解析手法について述べる。ランダムト
リガー試験では、L1 rate=1 kHz となるようにランダムに L1A 信号を TGC システムにブロードキャストし、検出器からの信号データを取得する。本研究で行ったランダムトリガー試験は、HV を掛けずに行い、レコー
ディングレート 1 kHz (L1 rate=1 kHz、データ記録割合=1) の設定の下で、各チャンネルのノイズ特性を調査した。
現在の TGC の運転パラメータでは、L1A 信号が出された事象及びその次の事象のデータを読み出しており、ランダムトリガー試験では 10 分間データ収集を行う。したがってデータに記録される全事象数は1 kHz × 1 × 600 s × 2BC = 1.2 × 106 events
58

(6.2)

となる。この全事象数は、解析を行いノイズの多いチャンネルを探すのに十分な量である。
次の小節では、このデータを用いてノイズの多いチャンネルを探す解析手法について述べる。

6.3.1 ランダムトリガー試験解析
この小説では、ランダムトリガー試験で取得されたデータから、ノイズの多いすなわち、L1A 信号が出された回数に対して、エントリー数が多いチャンネル (以下 Noisy Channel) を探す手法を示す。ランダムトリガー
試験は、次の要領で解析する。Noisy Channel の判定基準として当該チャンネルのエントリー数を全事象で規格化した量 (Occupancy) が 10−4 を上回っていることから判断する。この 10−4 という条件は、Run 2 時までに使用された値をそのまま継承した。図 6.3 にランダムトリガー試験で得られた各チャンネルの Occupancyを示す。ランダムトリガー試験解析では、これらに加え、Noisy Channel のリストがテキストファイルに出力される。

6.4 フレームワーク化
統合試運転で開発したフレームワークを再活用し、誰でも使えることかつ即座に結果が容易に見られることをコンセプトに解析フレームワークも併せて開発した。5.1 節のフレームワークを基礎とし、トラックテス
トパルス、ASD テストパルス、ランダムトリガー試験のデータ収集の完了次第、上述の Proﬁle やまとめのプロット等をまとめた PDF 出力や、テキストデータの出力が達成され Web インターフェースを用いて結果を確認できる。Run3 開始後本フレームワークを用いて運転のフィードバックにしかるべく用いられる。またLHC 加速器のビームフィルの間の限られた時間での運用を実現するために測定時間等の観点から最適化の余地はあるため、その最適化は今後の課題である。

59

Aside_2_Endcap_phi1_Wire
0

20

40

60

80

120

140

160

180

200

0

20

40

10

60

80

100

120

Aside Endcap_phi1 Strip L 1

Occupancy

Aside Endcap_phi1 Wire L 1−4

Occupancy

100

Aside_2_Endcap_phi1_Strip

−4

10

−5

10

−5

10

−6

10

−6

10

−7

10

Occupancy

0

20

40

60

80

100

120

140

channelNumber
160
180
200

channelNumber

Aside Endcap_phi1 Wire L 2−210

L2 doesn't have strip channel

−3

10

−4

10

0

20

40

60

80

100

120

140

channelNumber
180
200

160

Occupancy0
Occupancy

Aside Endcap_phi1 Wire L 3

−3

10

20

40

60

80

100

120

Aside Endcap_phi1 Strip L 3
−2

10

−3

10

−4

10

−4

10
0

50

100

150

200

250

channelNumber
300

0

20

40

60

80

100

120

channelNumber
140
160

120

channelNumber
140
160

120

channelNumber
140
160

120

channelNumber
140
160

Aside Endcap_phi1 Strip L 4

Occupancy

Occupancy

Aside Endcap_phi1 Wire L 4

10
1
−1

10

−1

−2

10

10
0

50

100

150

200

250

channelNumber
300

0

20

40

60

80

100

Aside Endcap_phi1 Strip L 5

Occupancy

Occupancy

Aside Endcap_phi1 Wire L 5

10
1
−1

10

−1

10

−2

10
0

50

100

150

200

channelNumber
250

10

20

40

60

80

100

Aside Endcap_phi1 Strip L 6

10

1
−1

10

1
−1

10

−2

−2

10

10
0

50

100

150

200

channelNumber
250

0

10

20

40

60

80

100

Aside Endcap_phi1 Strip L 7

Occupancy

Aside Endcap_phi1 Wire L 7

Occupancy0
Occupancy

Occupancy

Aside Endcap_phi1 Wire L 6

10

1
−1

10

1
−1

10

−2

−2

10

10
channelNumber

channelNumber

図 6.3: ランダムトリガー試験の全事象数で規格化された Hit proﬁle。図は A02 Endcap phi 1 のものであり、左がワ
イヤー、右がストリップ、上から順に 1 層目から 7 層目までが順に示されている。各プロットは、横軸がチャンネル, 縦軸が Occupancy の対数である。またプロットの各色は、L1A 信号に対してのタイミングを示しており、赤が Previous, 黒が Current, 青が Next BC のものである。緑の点線は、チェンバーの切れ目を示す。Noisy

channel は、ストリップ 1 層目の 64 チャンネル目のように 1 チャンネルのみが該当することもあれば、ワイヤー
2 層目の 49–96 チャンネルのように複数のチャンネルが該当することもある。またストリップ 3 層目の 96–127
チャンネルのように ASD ASIC の担当範囲のチャンネルが全ての Noisy Channel であり、同じ Occupancy を持っていることがある。この場合、ASD ASIC の閾値電圧の不備の可能性が高いということが分かる。

60

第7章

まとめと今後の展望2022 年 4 月開始の LHC-ATLAS 実験 Run 3 では、新しい検出器やエレクトロニクスを導入し、トリガーの性能を高める。特に、エンドキャップ初段ミューオントリガーは、新たに NSW や RPC BIS78 等の検出器
信号が用いられることになる。この検出器信号の増加に伴い、エンドキャップ初段ミューオントリガーの新エ
レクトロニクスとして、New SL や SROD 等が導入された。
本研究では、TGC 検出器が備えるトラックテストパルス機能を用いてシステム全体の統合試運転を実現し、とりわけ新しいエレクトロニクスである SL、SROD 等の動作確認を行った。具体的には、SL のトリガー情報が出力されることが保証されるミューオンの無限運動量飛跡を模したトラックテストパルスパターンを、全ての SL のトリガー位置情報の出力単位 RoI に網羅的に入力し試験することが可能になり、ハードウェア、
ファームウェア、ソフトウェアの包括的なデバッグを効率的に行える。統合試運転により、エンドキャップ初段ミューオントリガーのハードウェア、ファームウェア、そしてソフトウェアに及ぶ各種不調問題をもれなく発見し、その問題箇所を特定できた。これにより Run 3 開始後にベストパフォーマンスで臨むためのシステ
ムの調整を可能な限り達成し、残る問題も調整完了までの予定が組まれるに至った。
加えて本研究では、Run 3 開始後、LHC のビームダンプに伴う実験停止期間に行うことができる TGC シ
ステムの診断フレームワークとして、トラックテストパルス試験及び TGC 検出器のもう一つのテストパルス機能を活用した全読み出し系の試験である ASD テストパルス試験、そしてチャンネルのノイズ特性を調査す
るランダムトリガー試験を組み合わせたシステムの即時診断機構の実装も行った。また ASD テストパルス試
験の結果を解析し、読み出されていないチャンネルを包括的にリストする手法及びランダムトリガー試験の結果を解析し、ノイズの多いチャンネルを包括的にリストする手法を開発した。発見された問題に対し、TGC検出器が備えるマスク機能を用いてしかるべく対処を行うことにより、TGC 検出器の読み出し、トリガーシ
ステムをロバストに運用することができ、安定的な質の高い物理データ取得に大きく貢献することができる。
またこれらの試験の解析を自動的に行うフレームワークを開発し、誰でも即座に解析結果を確認することができる環境を整えた。Run 3 開始後の 24 時間体制での試験開始後も本フレームワークを用いて TGC 検出器
システムの状況が常に理解され、本研究によって、最適な環境での運転を継続的に実現する基盤が構築された。

61

謝辞
本研究を進めるに当たり、多くの方々にお世話になりました。まず終始適切な助言を賜り、また丁寧に指導してくださった指導教員の奥村恭幸准教授に心より感謝します。入学前から CERN Summer Student 2020の申し込み等の各種手続きでのサポートや研究についてもその内容、コーディングに関する相談及び発表資料
に関する多くの助言をいただき、研究をスムーズに進めることができました。博士課程進学後もよろしくお願いします。また日々の研究に関して、研究室ミーティングにて多くの助言をくださったスタッフの皆様に心から感謝します。石野雅也教授には、多くの点でお世話になりました。研究内容や共有した資料について素早く的確なコメントにはいつも非常に助けられています。齋藤智之助教には、トラックテストパルス試験やEEPROM 書き換えソフトウェア開発、そして発表資料に対する助言をいただき、とてもお世話になりました。また増渕達也助教には、KEK での ATLAS 検出器合同試験や SROD のデータフォーマットハッカソンの際等にかなり助けていただけました。
他の ICEPP の皆様にも大変お世話になりました。ATLAS 検出器輪講や機械学習の輪講等で多くの ICEPPの皆様や学生の方々と議論できて非常に楽しかったです。今後ともよろしくお願いします。
また Run 3 に向けたアップグレード研究を行っている皆様に大変お世話になりました。青木雅人氏には、
テストパルス試験フレームワークや KEK での研究面、生活面で大変お世話になりました。辻川さんには、

EEPROM 書き換えソフトウェア開発やトラックテストパルスを活用した統合試運転、とりわけ SL タイミン
グパラメータ調整や SL ファームウェアに関して非常にお世話になりました。麻田さんにはテストパルス試験の設定や試験コマンドそしてテストパルスパターンの作成等で非常にお世話になりました。この他にも水上さん、吉村くん、寺村くんには ATLAS 検出器合同試験中等で大変お世話になりました。今後ともよろしくお願いします。
そして奥村研究室の杉崎先輩、石野研究室の田中先輩には、非常にお世話になりました。これからもよろし
くお願いします。同じ大学出身の先輩方がいてとても心強かったです。また後輩の山下さんが作成してくれた

SLB ASIC のマッピング表のおかげで、トラックパターンの制作の際、非常に助かりました。
また ICEPP の同期の方々にも大変お世話になりました。青木くん、これからもよろしくね。また岡崎くんには、大学院の院試勉強の時から大変お世話になりました。メディアセンターや日吉のドトールで共に勉強していたのが懐かしいです。共に合格し一緒に研究ができたこと、嬉しく思います。思い返してみると、ICEPPを志望したきっかけは岡崎が ICEPP のガイダンスに誘ってくれたことだったね。またその他の同期の皆様、

M0 ゼミや日々の生活で大変お世話になりました。
最後に、ここまで日々を支えてくれた家族に感謝します。博士課程への進学の道を選ばさせてくれて本当にありがとうございます。これからもよろしくお願いします。

62

付録 A

TGC で用いられているデータフォーマット
この章では、TGC で用いられているデータフォーマットのうち、ROD-ROB データフォーマット、SROD
データフォーマットを示したのち、ROBINNP カードがつける ROB ヘッダーのうち SROD データフォー
マットに対してのエラー検知フラグをまとめた First Status Element について説明する。

A.0.1 ROD-ROB データフォーマット
図 A.1 に ROD-ROB データフォーマットを示す。

A.0.2 SROD データフォーマット
図に A.2 に SROD データフォーマットを示す。

A.0.3 ROBINNP カードがつける First Status Element
図 A.3 に NOBINNP カードがつける First Status Element の各ビットが示すエラーの内容を載せる。

31-29 ビット目までが SROD からのデータの状況及び ROBINNP カードが行った対処について示している。
28-24 ビットは、データを受信した際のエラーを示しており、このうち 26 ビット目の TX エラーについての詳細エラーが 23-16 ビット目で示される。特に 17 ビット目のフラグメントサイズエラーが起きた際は、SRODのデータフォーマットに従いデコードを行うのは、難しい。そこでデコーダーは、エラー検知・表示を行い、その SROD のデータに対しデコードを行わずスキップするよう設計した。

63

TGC RODATLAS Level-1 Muon Trigger

ATL-COM--DAQ-00-???
28 July 2015

This document describes the format of the output record sent from the TGC ROD to the ATLAS
readout system, ROS, i.e. the bytestream for one 1 / 12th sector. The format conforms to the ATLAS
event format[ref. 1]. An overview of the TGC read-out can be found in the ATLAS Level-1 Trigger
Technical Design Report [ref. 2] and [ref. 3]. An overview of the ROD crate and ROD can be found in[ref. 4] and [ref. 5]. Shading indicates features not yet implemented. Note that the naming andnumbering conventions follow [ref. 6] and [ref. 7].

Table 1 The ROD output data format to the ROB
Data word
31..2423..16

Frame

7..0

x’B0F0xxxx’
x’EE1234EE’

Hdr 0
Hdr 1
Hdr 2

Comments
15..8

reserved

header size = 9

reserved

ATLAS format version= 3.1

Hdr 3

0

Hdr 4

Run type

event frame word (control mode word)
start of header marker for ROD data

TGC format version= 4.0

x’67’ or x’68’

0i.e.: ATLAS=0x03’01, TGC=0x04’00

sector[12..1] source id: x’67’ / x’68’ = A / C endcap;

Run number

Hdr 5

Level-1 ID

High byte is Extended Level-1 ID

Hdr 6

reserved

reserved

Bunch crossing ID[11..0]

Hdr 7

reserved

reserved

reserved

Trigger type

Hdr 8

Detector event type

StatusFirst status word: specific | generic
TGC ROD event status

Statuswords (excluding the x’B0F0xxxx’ word)

not used yet≠0: event is not OK. See Table 2, & [ref. 1]
See Table 3.

StatusROD VME filter bits

Star Switch timeout or
dropped status

one bit per SSW; Filter:1 = accepted. SSW:
1 = dropped or timed-out (see Table 4)

StatusLocal status word

presence

Presence indicates which of the following
fragments are presenta. See Tables 5 & 6.

Statusorbit count; zero for first L1AID.b

orbit count

Data

Fragment ID “raw” data word countc

fragment ID = 1, length in words

Data

Fragment ID “readout format” hit data word countFragment ID “readout format” tracklet data word
count (“tracklet”= 3 / 4 or 2 / 3 coincidence)fragment ID = 2, length in wordsd

Fragment ID “chamber format” hit data word countFragment ID “chamber format” tracklet data wordcountfragment ID =4, length in words

Data
Data

Fragment ID HipT output word countfragment ID = 8, length in words

Data

Fragment ID Sector Logic word count

Data
Data

fragment ID =3, length in words

fragment ID =5, length in words

Data

fragment ID = 9, length in words
raw data, hit, tracklet, sector logic, etc. fragments, in the See [ref. 6] and[ref. 8](raw) and Tables 7
to 10.
order of the word counts.

Data

...

Data

last raw data, hit or tracklet word

Trail 0

number of status elements = 5

Trail 1

number of data elements

Trail 2

Status block position = 0, i.e. data follows status

Frame

x’E0F0xxxx’

event frame word (control mode word)a. The number of fragment ID|WC words and fragments is equal to the number of Hi bits in this pattern.
図 A.1: ROD データフォーマット
b. 32 bits give >100 hrs
c. For debugging; not usually present
d. Fragment ID=6 is used for hits in testpulse format. Normally runs with this format are not sent to the
ROB. In this case, ID=6 replaces ID=2 and the order will be 1,6,3,8,9, i.e. the fragments are not in order.

2

64

31
Header [0]Header [1]Header [2]Header [3]Header [4]Header [5]Header [6]Header [7]Header [8]Data [0]

30

29

28

27

26

25

24

23

22

21

20

19

18

17

16 15 140xee1234ee

13

12

11

10

0x0000ATLAS format version =3.1
0x67 or 0x68 (A/C-Side)

0x00
Run Type

9

8

7

6

5

0x00
Run number
Extended Level-1 ID ( 8-bit ECRID + 24-bit L1ID)

0x00000

0

Sub trigger sector

E/F

3

2

1

Comment (主な変更点)

0

Application ID:実装 (コミッショニング⽤Bunch crossing ID
0x000000

04header size = 0x9
SROD format version = 1.0
Applicatoin ID (0x11~0x13)

0

BC bitmap

Trigger type

Detector event type
Inner Coin Flags
Coin Flags

Sign

pT

RoI word

RoI

・・・
1

0

0

E/F

Sub trigger sector

BC bitmap Muon cand

SL input ID

1

0

1

E/F

Sub trigger sector

BC bitmap Muon cand

SL input ID

1

1

0

0

Sub trigger sector

BC bitmap Muon cand

1

1

1

0

Sub trigger sector

BC bitmap Muon cand0φ

BCID Lower 4bit**η

NSW ID

Reserved Low res.
Φ res

Δθ

NSW pos
NSW angle

1 word⽬のBC bit map/Muon can/SL inp** BDID Lower 4 bitはコミッショニング後

RPC BIS78 pos
RPC BIS78 coin

1 word⽬のBC bit map/Muon can復活(of・・・

Data [1]...
...
...
Data[N-1]

Reserved
Reservedφ

BCID Lower 4bit**

02/3flagηΔφΔη

Reserved** BDID Lower 4 bitはコミッショニング後

・・・

0

1

0

Sub trigger sector

E/F

Reserved

BC bitmap

FI

Chamber D

EI/FI

EI

Chamber ID（2 bit)を追加

・・・

0

0

1

E
/
F

Sub trigger sector

0

Sub trigger sectorBC
bitmapW/
S

Reserved

±ΔR
Chip

Cand

hipT

Hit-ID

HPT Endcap/Forward Wire

Pos Sign

0Δφ

HPT Endcap/Forward Strip

Mod0[2:0]

TMDB

・・・

0

1

1

Reserved

BC bitmap

BCID[3:0]

Mod3[2:0]

Mod2[2:0]

Mod1[2:0]

・・・
Data [N]Status [0]Detector specific status word (not fixed yet)
RPC consistency
NSW consistency generic status word (ATLAS Standard status words: defined)
ROBINFragmentErrors < Atlas < TWiki
Status [1]not defined yet
not defined yet
SL status bit
below.
zero
case of ROS the content of the second
word words
depends on the firststatusthe Flag (TX0)
StatusIn[2]case of no errors this status
TGCwordSRODcontains
status word
(notvalue.
definedIn
yet)
SROD status
GlobalFlag word(TX1) andGlobal
Trailer [0]F/W version: In general it contains the L1ID of the last fragment received
numberstatuselements(most recent L1ID) at the moment when the given fragment
RobinNP
byoftheRobinNP
Trailer
datacompletely
elements
wasread[1]out of the PC. For SW ROD the second status word contains the L1IDnumberof theoflast
built ROB fragment indexed by the HLT Request Handler
Trailer [2]status block position

component of the SW ROD application.

specific bit 16: NSW pos/angle words nu

Status[2]にGlobal flagの情報(TX0, TX1)

SL status words definition status[1] bit[0-11] : SL status 0: normal, 1: problema

https://indico.cern.ch/event/842704/attachments/1925200/3186249/NSWTP_FW_Requirements.pdf

図 A.2: SROD データフォーマット

ROS specific elements

The RobinNP also generates a ROB trailer word that contains the CRC calculated over the ROD fragment. This CRC gets computed by the FPGA of theRobinNP and makes it possible to detect data corruption that could occur as the ROD fragment travels through the RobinNP and across PCIe out to the ROS.

SROD status words definition status[2]bit[8] : Pad Word enabledbit[9] : Longer processing time (> 3ms)
bit[10-15]: Number of available SL

The content of the first status element of a ROB fragment
generic status word status[0]This 32-bit word consists of two 16-bit sections. The 16 least significant bits (15..0) contain the generic error code as defined in as described in Table 5 of the
Event Format document . The 16 most significant bits (31..16) are defined in the following table.

[0] BCID mismatch[1] L1ID mismatch[2] Timeout

Bit

Name

Description

Notes

RobinNP (since FW 1.6.0; tdaq-05-04-00)

SW ROD (since tdaq-09-04-00)

31

Discard

The RobinNP / SW ROD did not have a fragment for the requested L1ID because it is in"discard" mode

An empty fragment is generated

30

Pending

The RobinNP / SW ROD did not have a fragment for the requested L1ID but this fragment may
still arrive

An empty fragment is generated

29

Lost

The RobinNP / SW ROD did not have a fragment for the requested L1ID

An empty fragment is generated

28

Short
Fragment

The amount of data received for this fragment was smaller than the size of an empty ROD
fragment

27

Truncation

The amount of data received for this fragment was larger than the maximum fragment size theRobinNP / FELIX / SW ROD was configured to handle

26

Tx Error

General flag for a S-Link / Netio transmission or formatting error

25

Sequence
Error

The L1ID of this ROD fragment was not in sequence with Unused
the L1ID of the fragment previously received

L1ID_new ≠ (L1ID_old + 1) &&24

Duplicate
Event

When this fragment was received the RobinNP / SW ROD still had a fragment with the same
L1ID in memory

The old fragment is replaced with thenew one23

FormatError

The major format version (upper 16 bit) don't match expected format (currently 0x0301)

22

Invalid
HeaderMarker

The header marker was neither 0xee1234ee nor 0xee3412ee

21

Missing
EOF

20

The new fragment started with BOF, without the preceding
one terminated by EOF

FELIX_STATUS_FW_MALF bit was set inCurrently unused (for Run 1 see the following section)

FELIX_STATUS_FW_TRUNC bit was set in

If the fragment is too short to contain
L1ID it is immediately deleted
The fragment is truncatedMore detailed information is provided
in bits 16 to 23
L1ID_new ≠ (L1ID_old + ECR)

Bit 26 is set

the data chunk status byte
Bits 26 and 27 are set by SW ROD

the data chunk status byte
19

CTL Word
Error

S-LINK transmission error on control word (EOF or BOF)

18

Data Block
Error

S-LINK transmission error on data block17

Fragment
Size Error

16

FELIX_STATUS_SW_MALF bit was set in

Bit 26 is set

the data chunk status byte
FELIX_STATUS_FW_CRC bit set in thedata chunk status byte
Actual number of words does not match header + trailer + number of data words + number ofstatus words (indicated in trailer)
Currently unused (for Run 1 see the following section)

FELIX_STATUS_SW_TRUNC bit was set in

Bits 26 and 27 are set by SW ROD

the data chunk status byte

Notes on the legacy ROBIN

図 A.3: First Status Element の各ビットが示すエラー内容

For the legacy Run 1 ROBIN two extra error bits, 20 and 16, were used. For more information please also refer to robin.h header file. Also note that, in thiscase, if a given fragment has a sequence error the second status word will contain the L1ID of the fragment that was received just before the given one.
Therefore the second status word in combination with the L1ID of the given fragment allow to determine the size of the gap that lead to the sequence error. The
following table shows the meaning of the extra error bits 20 and 16, which were used in the software releases between tdaq-02-00-00 and tdaq-05-03-00.
Bit

Name

Description

20

Missing BOF

New fragment started without BOF (after preceding one terminated with EOF)

16

Trigger-Type Sync Error A SYNC trigger type fragment was received with a mismatch of the lower 3 bits of the event ID and the trigger type field

Major updates:-- MarkusJoos - 25 Jan 2007-- Main.akugel - 15 Mar 2007-- Main.akugel - 21 May 2007
Responsible: MarkusJoos
Last reviewed by: MarkusJoos - 5 Jan 2021

65

[3] Data corruption[4] buffer overflow[5,7] reserved[8,-15] reserved

付録 B

無限運動量飛跡を模したテストパルスパ
ターン作成
この章では、トラックテストパルス試験に必要なテストパルスパターンの作成方法を述べる。この試験の目
的は、全てのトリガーデータを出力させるようなパターンを用いて、

1 期待通りのタイミングで全てのトリガーデータが出力させることができたか
2 期待通りのトリガーデータが出力されているかを確認することである。そのために確実に、全てのトリガーデータが出力される TGC BW 全７層にヒット点を残すミューオンの無限運動量飛跡パターンを模したテストパルスパターンを作成した。ミューオンの無限運動量飛跡の各層のヒット点は、図 B.1 に示すように、同一の (η, ϕ) を持つ。このようなテストパルスパター

図 B.1: TGC BW 全 7 層にヒット点を残す無限運動量ミューオン飛跡の例

ンを作成するには、エレクトロニクスのチャンネルマッピングを知っておく必要がある。まず TGC BW のト
リガーデータに対しての SLB ASIC とチャンネルの対応表 B.1、表 B.2 を示す。ここで、表 B.1、表 B.2 の66

チャンネルは、オンラインチャンネル番号というもので、ワイヤーの場合 η が大きくなるほど、ストリップの場合、ϕ が大きくなるほど、チャンネルの番号が大きくなるようにつけられている。

PS board の名称
EWT0

EWT1
EWT2

EWD0
EWD1
EWD2
EWD3
EWD4

FT0
FT1
FWD0
FWD1

SLB ASIC の番号 (JTAG Access 時)

Main Channel

OR Channel

2

0-5

–

1

6-22, 25-39

23,24

0

40-46, 48-72

47

1

73-104–0105-108, 110-137

109

1

138-169–0170-199

–

1

0-5

–

0

6-30, 32-38

31

1

39-60,62-71

61

0

72-92, 94-104

931

105-136–0137-168–1

169-197,200-202

198, 1990203-234–1

235-266–0267-294

–

1

0-31

–

0

32-63

–

2

64-95

–

1

96-104

–

1

0-28

–

0

29-60

–

1

61-92

–

0

93-120–

表 B.1: SLB ASIC とワイヤーチャンネルとの関係

以下で SLB ASIC 上でのチャンネルマッピングについて説明する。
まず比較的簡単な構造のストリップを担当する SLB ASIC 上のチャンネルマッピングの様子を図 B.2 に示す。図に示された赤枠 (一番左の数字で 0–31 までに属するチャンネル) は Main Channel であり、緑枠は 1 つの ASD Chip に属するチャンネルを示す。ストリップには、Adjacent Channel はなく、Main Channel のみである。左図 (Endcap M1 Strip) での青枠は、1 つのチェンバーに属するチャンネルを示す。 右図 (Endcap

M2,M3 ) の青枠は、１つのステーションに属するチャンネルを示す。左側の青枠が M3 , 右側の青枠が M2に属するチャンネルを示す。また全ての青枠のうち、左側の input が A layer, 右側が B layer のものである。
また、橙枠で囲まれた数字は、オフラインチャンネル番号である。5.1 節で説明するように、テストパルスの67

PS board の名称

SLB ASIC の番号 (JTAG Access 時)

チェンバー

1

T8, T7

0

T6, T5

1

T9

0

T8

2

T7

1

T6

0

T5

0

F-T1

EST
ESD0
ESD1

FT1

表 B.2: SLB ASIC とワイヤーチャンネルとの関係, チャンネルは各 SLB ASIC で 0–31 である。

図 B.2: ストリップを担当する SLB ASIC 上のチャンネルマッピングの様子

68解析では、オンラインチャンネル番号が用いられる。これら二つのチャンネル番号は、違いに逆順になっており、ストリップの場合、最大の番号が 31 なのでOnline Channel Number = 31 − Oﬄine Channel Number(B.1)の関係が成り立つ。
ストリップの場合、トリガーセクター内の Online Channel Number は、Triplet, Doublet 問わず、同じ ϕに属する。そのため、TGC 全 7 層で、同一の ϕ をならずには、図 B.2 で横一直線に並んだチャンネルの Bit
を 1 にすれば良い。ただし、1 を立てるストリップが属するチェンバーは、鳴らしたい η に対応するワイヤーが属するものである。
次にワイヤーを担当する SLB ASIC 上のチャンネルマッピングの様子を図 B.3 に示す。図に示された赤枠

図 B.3: ワイヤーを担当する SLB ASIC 上のチャンネルマッピングの様子(一番左の数字で 0-31 までに属する Channel) は Main Channel である。左図 (Endcap M 1 Wire) の A, B,
C Input はそれぞれ M1 の 3,2,1 layer のものであり、右図 (Endcap M 1 Wire) の A, B, C, D Input はそ
れぞれ M3 の 2,1 layer, M2 の 2,1 layer のものである。Wire には、Main Channel の端のチェンネルに対しトリガーデータを計算するのに、必要な Adjacent Channel が存在する。 左図では、Adjacent Channel は、

2 × 2 個存在し、右図では、M3 に属する Adjacent Channel は、2 × 2 個存在し、M2 に属するものは、6 × 2個存在する。これは、M3 が pivot であり、トリガーを出力する可能性があるミューオンの飛跡の M3 への入69

射角度を考慮すると、∆η23 を計算する際に、M2 にはより広範囲のチャンネルが必要だからである。
またワイヤーは、チェンバーの重なり部分である OR Channel(図の水色枠で示した) が存在する。ASD

Chip の担当領域はこの OR Channel を基準になっている。またワイヤーの Online Channel Number とOﬄine Channel Number の関係は、数え方がストリップ同様に逆であるということに加え、Online Channel
Number は、Main Channel と OR Channel に被りがないように設定されているという違いがある。
Wire の場合も Triplet 内、Doublet 内で、各層で η が最も近い組み合わせの一つを手に入れるは簡単で、
図 B.3 で横一列に並んだチャンネルの組がそれである。しかし Triplet, Doublet の対応は、一目ではわからない。厳密に行うには、Triplet, Doublet でスタッガリング構造を考慮に入れた “Staggered Channel” に対する η からその対応関係を探す必要がある。しかし時間的制約がある中で、それを行うのは適切ではないと判断し、以下のような簡単な考察をしてその大まかな対応関係を求めた。まず Triplet-Doublet の最も近い η のチャンネルの組み合わせを求めるのに必要なのは、Triplet, Doublet チャンネルのそれぞれの η である。TGC
検出器のチャンネルは、各層において隣あうチャンネルの η の差 ∆η が一定になるように、カソードワイヤー
線、アノードストリップ線をグルーピングして作られている。これに注意し、図 B.4 を参考にこれを求めた。

図 B.4: Triplet, Doublet の各チャンネルの η の計算方法

まずエンドキャップ部を考える。図から M1 1 層目の Online Channel:i の η 、ηi について以下の式が成り立つ。

ηi = 1.05 + (1.92 − 1.05) × i/200(B.2)

同様に M3 2 層目の Online Channel:j の η 、ηj について以下の式が成り立つ。

ηj = 1.05 + (1.92 − 1.05) × j/295(B.3)

上記の式より、最も近い η に属する i,j の組み合わせは、ηi = ηj より

i = [j × 200/295](B.4)となる。ただし [ ] はガウス記号である。次にフォワード部を考える。ただし、M1 のフォワード部は、MDTに ϕ を提供するためだけの TGC BW のトリガーには使われない部分が存在する。図 B.4 の 2.42 < η < 2.70の領域である。この部分にも ∆η のトリガーに使用されているチャンネルと比べ、およそ 2 倍程度になって70

いるが、ワイヤーチャンネルが存在する。そのことを踏まえ、実際のチャンネルと eta の表を参考にすると、

M1 Forward でトリガーに使用される 1.92 < η < 2.42 の領域に存在するチャンネルの数は 84 個になる。エンドキャップ部と同様に計算を行うと、Forward M3-2 layer Channel:j に最も近い η を持つ Forward M1-1

layer Channel:i は以下のように計算される。
i = [j × 84/122](B.5)

以上の簡単な計算で M3-2 layer Online Channel: j の η に対応する M1-1 layer Online Channel: i を求めることができた。また表 B.1 から、それぞれのチャンネルが属する PS board 及び SLB Number が分かる。
さらに OR Channel との比較をすることで、どのチェンバーに属するワイヤーなのか分かる。
以上より、M3 pivot 層でのワイヤーチャンネル、ストリップチャンネルを指定すれば、ミューオンの無限運動量飛跡を模したテストパターンを形成する TGC BW 全層でのチャンネルが計算でき、またそのチャンネ
ルの属する PS board の名称、SLB ASIC の番号、SLB ASIC 上でのチャンネル位置が分かる。
次に実際に、SLB ASIC に、SSW を経由して JTAG でテストパルスパターンを書き込む際に必要なパラメータの作成方法について述べる。
図 B.5 に実際に書き込むトラックテストパルスパターンファイルの例を示す。ここで、PS board adress は、

図 B.5: トラックテストパルスパターンファイルの例

トリガーセクターの情報である 1/12 セクター番号と phi を指定し、さらに表 B.1,B.2 に書かれた PS boardの名称から、図 B.6 に示す SSW-PS board のマッピング表を使い、対応する SSW Number, SSW mouth を手に入れれば、求めることができる。また SLB Number は、表 B.1,B.2 のものを使えば良い。

図 B.6: MiniRack 内の SSW と PS board のマッピング表

そして最後の 160 Bit TPP parameter と SLB ASIC の対応関係を図 B.7 に示す。ここで、左の図は、160

Bit TPP parameter を図 B.5 に従い、それぞれの INPUT 毎に分け、さらにその数字を逆順に並べたものを71

図 B.7: 160 Bit TPP parameter と SLB ASIC の対応関係の例。TPP parameter を “凸型” に整形することによって

TPP parameter で “1” を立てたチャンネルが SLB ASIC 上のどのチャンネルに対応するか分かる。

“凸型” に整形したものである。また使った TPP parameter は、図 B.5 の１行目のものである。この “凸型”の TPP parameter と右図の SLB ASIC の凸型の領域は対応しており、Oﬄine Channel Number: 63 のチャンネルが鳴るようなテストパターンだと分かる。

72

参考文献
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All ﬁgures including auxiliary ﬁgures are available at http://atlas.web.cern.ch/Atlas/GROUPS/PHYSICS/PAPERS/IDTR-2019-05.
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Revised version number 5 submitted on 2016-11-03 11:47.

74