修士学位論文

高輝度 LHC-ATLAS 実験に向けた
ミューオントリガー論理回路の実装及び性能評価— トリガー系の統合と試験システムの構築 —







Implementation and performance evaluation of the muon trigger logic
for the High-Luminosity LHC-ATLAS experiment— Integration of the trigger logic and development of its validation framework —東京大学大学院
理学系研究科 物理学専攻
奥村研究室

成川 佳史
2024 年 1 月








概要
Large Hadron Collider (LHC) は、欧州原子核機構 (CERN) に建設された世界最高エネルギーの陽子陽子衝突型加速器である。LHC の衝突点の 1 つに設置された ATLAS 検出器では、陽子陽子衝突で生成された粒子を観測することで、素粒子標準模型の精密測定や、標準模型を超えた新物理の探索を行っている。2029 年から始まる高輝
度 LHC-ATLAS 実験では、高統計量を活かした物理探索を推し進めるため、最高瞬間ルミノシティが現行の約 3倍の 7.5 × 1034 cm−2 s−1 に増強される。加速器の高輝度化による衝突レートの増加に対応するため、ATLAS の

Trigger and Data Acquisition (TDAQ) システムもアップグレードされ、初段トリガーレートは 1 MHz に、初段トリガーレイテンシーは 10 µs に拡張される。これに伴い、ATLAS 検出器のエンドキャップ部分に位置する Thin

Gap Chamber (TGC) 検出器は、陽子バンチ衝突点から飛来するミューオンを捉えるための読み出し・トリガーエ
レクトロニクスを一新する。主な変更点は検出器からのすべてのヒット信号をヒットの有無にかかわらず、前段回
路から後段回路へ転送する点にあり、より柔軟かつ包括的なトリガー判定が可能となる。この実現のために、前段回路は新たに FPGA を搭載したものへ、後段回路は大規模 FPGA と System on Chip (SoC) を搭載したものへ置き換えられる。
本研究では、後段回路上に実装されるトリガー論理回路の統合を完了し、その性能評価のための試験システムを開発した。エンドキャップ部ミューオントリガーは後段回路上に大規模論理回路として実装され、6 段階のトリ
ガーモジュールをパイプライン的に接続することで実現される。各トリガーモジュール間の配線、トリガー動作に必要な周辺機能の実装、リソース使用量・タイミング制約を意識したロジック最適化を進め、トリガー回路を後段回路の全体ファームウェアへ統合した。次に、統合したトリガー回路が実機上で正常に動作していること、また各トリガーモジュールが期待されるトリガー性能を有していることを検証するため、SoC を活用した次世代的なシン
グルボード試験システムを開発した。これにより、シミュレーションデータや実データなどの任意のデータセット
に対するトリガー応答を、ハードウェア上で動作するトリガー回路を直接用いて検証することが可能となった。また、この試験システムとソフトウェアシミュレーターを合わせることで、トリガー回路に対する詳細な調査およびデバッグが可能となり、トリガー開発における盤石な開発基盤を確立した。さらに、本システムは開発段階だけでなく、本番運用時のコミッショニングやアップグレードにも活用される予定で、精度の高いミューオントリガーの実現に貢献していく。
また、本研究では、多くの要素技術を共有する形で前段回路の品質保証試験に向けた、コンパクト DAQ システ
ムを開発した。はじめに、前段回路に搭載された素子とインターフェイスを網羅的に試験可能なセットアップとして、SoC デバイスを起点とした試験システムを考案した。このシステムでは SoC デバイス上に起動した Linux を起点に、すべての試験を完結させる。次に、試験の実現に必要なファームウェアとアプリケーションを開発し、テストベンチを用いた動作検証を完了させた。最後に、品質保証試験の高速化を目的とした、システムの並列化を達成した。このシステムは、2024 年から開始される 1400 枚以上のボードの量産試験で使用される。また、その高い拡張性とコンパクトさから、TGC 検出器の性能評価やエレクトロニクスの試験に幅広く利用される予定で、TGCシステムの安定した運用を支える重要なインフラとして機能する。
本研究で確立した、高速 FPGA や SoC を活用した次世代型の検証モデルや、汎用的な読み出しシステムは、

ATLAS 実験などの高エネルギー物理実験のみに留まらず、様々なエレクトロニクスシステムに幅開く応用されることが期待される。

iii

目次

第1章

序論

1

1.1

素粒子標準模型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1

1.2

LHC-ATLAS 実験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2

1.3

高輝度 LHC-ATLAS 実験に向けた Phase-II アップグレード . . . . . . . . . . . . . . . . . . . . .

4

1.4

本論文の目的・内容と構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5

高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

7

2.1

LHC-ATLAS 実験における TGC 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7

2.2

TDAQ システムと PhaseII アップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.3

TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード . . . . . . . . . . 15

第2章

第3章

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

37

3.1

高輝度 LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装 . . . . . . . . . . . . .

37

3.2

トリガー論理回路の統合

第4章. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

61

4.1

トリガー論理回路試験システムの開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

61

4.2

無限運動量飛跡を用いたトリガー回路の動作検証 . . . . . . . . . . . . . . . . . . . . . . . . . . .

69

4.3

シミュレーションデータを用いたトリガー回路の性能評価 . . . . . . . . . . . . . . . . . . . . . .

73

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

81

第5章

5.1

PS board 品質保証試験の設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

5.2

コンパクト DAQ システムの機能開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.3

PS board 品質保証試験のデモンストレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

5.4

コンパクト DAQ システムとしての応用例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

第6章

結論と今後の展望

88

109

謝辞

111

付録

113

A

これまでに行われたトリガーロジックの性能評価研究 . . . . . . . . . . . . . . . . . . . . . . . . . 113

B

無限運動量飛跡試験で明らかになった問題点とその修正 . . . . . . . . . . . . . . . . . . . . . . . . 116

C

MC データを用いた試験で明らかになった問題点とその修正 . . . . . . . . . . . . . . . . . . . . . 119

D

タイミングバイオレーションへの対処 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

目次

iv
引用文献

127

v

図目次

1.1

LHC 加速器の概観 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2

1.2

ATLAS 検出器の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3

1.3

LHC 実験のスケージュール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4

2.1

ATLAS 検出器における座標系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

82.2

超伝導磁石の配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9

2.3

高輝度 LHC-ATLAS 実験でのミューオンスペクトロメーターの R-z 平面断面図 . . . . . . . . . .

10

2.4

TGC チェンバーの断面図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2.5

TGC 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.6

Run 3 における TDAQ システムの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.7

Run2 でのトリガーメニューの一例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.8

高輝度 LHC-ATLAS 実験における TDAQ システムの概要 . . . . . . . . . . . . . . . . . . . . . .

15

2.9

高輝度 LHC におけるトリガーメニューの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

16

2.10

TGC におけるトリガーのコンセプト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

2.11

L1 Muon をパスしたイベント数とオフラインで再構成されたミューオンイベント数の比較 . . . . . 18

2.12

フェイクトリガーの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.13

Run 3 における TGC TDAQ システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

2.14

TGC エレクトロニクスが設置されている場所 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2.15

Run 3 TGC システムにおける TTC システムの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . 21

2.16

高輝度 LHC-ATLAS 実験における TGC 検出器システムの概要 . . . . . . . . . . . . . . . . . . .

2.17

ASD の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2.18

PS board の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

2.19

PP ASIC 回路のブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

2.20

TGC に入射するミューオンの時間分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

2.21

陽子バンチ識別回路のタイミングチャート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2.22

PS board から SL へ送るデータフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

2.23

SL から PS board へ送るコントロールデータのフォーマット . . . . . . . . . . . . . . . . . . . . . 29

2.24

JATHub の写真 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

2.25

JATHub によるリカバリー手続きの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

2.26

SL 第一試作機の写真 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

2.27

SL FPGA に実装されるファームウェアの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

2.28

SLR の概略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

2.29

SL FPGA のフロアマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

18

22

28

図目次

vi
2.30

Mercury XU5 メザニンカードの構造と SL ボード上における接続関係 . . . . . . . . . . . . . . . 35

3.1

トリガー回路の全体像 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.3

Station コインシデンスの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

3.4

M1 Triplet におけるコインシデンスロジック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

3.5

M2・M3 ステーションにおけるコインシデンスロジック . . . . . . . . . . . . . . . . . . . . . . . 41

3.6

Segment Reconstruction のコンセプト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

3.7

Wire segment Reconstruction における Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

3.8

Wire segment Reconstruction のブロックダイアグラム . . . . . . . . . . . . . . . . . . . . . . . . 43

3.9

Strip segment Reconstruction における Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

3.10

Strip segment Reconstruction のブロックダイアグラム . . . . . . . . . . . . . . . . . . . . . . . . 45

3.11

Wire Strip Coincidence における Coincidence Window の例 . . . . . . . . . . . . . . . . . . . . . 47

3.12

Wire Strip Coincidence 以降の Region の分割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

3.14

Wire Strip Coincidence ファームウェアの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.15

磁場内部の検出器でカバーされる η 、ϕ 領域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3.16

NSW を用いたコインシデンスロジックの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.17

Inner Coincidence の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.18

Track Selector の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

3.19

8-key sorting network の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

3.20

16-key merging network の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

3.21

SL FPGA 内におけるトリガーロジックの配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

4.1

トリガー試験ファームウェアの概要

4.2

トリガー読み出し回路の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.3

Event Builder で成形されるトリガー出力のフォーマット . . . . . . . . . . . . . . . . . . . . . . . 66

4.4

SL FPGA から MPSoC へのチップ間通信 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4.5

アプケーションのフローチャート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

67

4.6

トリガー論理回路検証機構 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

68

4.7

用意した無限運動量飛跡のデータセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

70

4.8

無限運動量飛跡に対する、Strip Segment Reconstruction の応答 . . . . . . . . . . . . . . . . . . .

72

4.9

無限運動量飛跡に対する、Wire Segment Reconstruction の応答 . . . . . . . . . . . . . . . . . . .

73

4.10

無限運動量飛跡に対する、Wire Strip Coincidence の応答 . . . . . . . . . . . . . . . . . . . . . .

74

4.11

Strip Segment Reconstruction の検出効率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

4.12

Wire Segment Reconstruction の検出効率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

4.13

Wire Strip Coincidence の検出効率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

4.14

Wire Strip Coincidence の pT ごとの検出効率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

5.1

PS board 量産のスケジュール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

5.2

PS board の全体像 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

5.3

PS board QAQC 試験セットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.4

QAQC 用 JATHub を用いた ASD テストパルス試験 . . . . . . . . . . . . . . . . . . . . . . . . . 85

5.5

JATHub によるクロック位相測定の概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

5.6

コンパクト DAQ システムの全体像 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

3751. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
64

88

vii
5.7

Ubuntu の起動シークエンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.8

光 Ethernet 通信の仕組み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.9

PL から PS へのデータ読み出しシステム概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

5.10

調停回路のシークエンス

5.11

JATHub コントロール回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

5.12

QAQC 用 JAThub に実装されたモニター機構 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

5.13

QAQC 用 JATHub における GTX トランシーバーの概要 . . . . . . . . . . . . . . . . . . . . . . . 96

5.14

Comma detector の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

5.15

読み出し回路の全体像 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.16

JATHub からのヒットデータ読み出しフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . 99

5.17

PS からのヒットデータ読み出し速度の測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

5.18

リードアウト回路におけるバックプレッシャー機能 . . . . . . . . . . . . . . . . . . . . . . . . . . 100

5.20

ディレイカーブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

5.21

ノイズスキャンの結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

5.22

ASD テストパルスの結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

5.23

並列化システムの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

5.24

並列化システムのセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

5.25

QAQC 用 JATHub の使用例 : EIL4 チェンバー試験 . . . . . . . . . . . . . . . . . . . . . . . . . 107

5.26

QAQC 用 JATHub の使用例 : PS board SEU モニター . . . . . . . . . . . . . . . . . . . . . . . . 108

A.1

ソフトウェアシミュレーターで測定された、Wire Strip Coincidence のトリガー効率 . . . . . . . . 114

A.2

Wire Segment Reconstruction の検出効率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

B.3

無限運動量飛跡に対する、Strip Segment Reconstruction の応答 . . . . . . . . . . . . . . . . . . . 116

B.4

無限運動量飛跡に対する、Wire Segment Reconstruction の応答 . . . . . . . . . . . . . . . . . . . 117

B.5

無限運動量飛跡に対する、Wire Strip Coincidence の応答 . . . . . . . . . . . . . . . . . . . . . . 118

D.8

シフトレジスタを構成するプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

D.9

SRL を利用する場合と利用しない場合におけるリソース使用状況の比較 . . . . . . . . . . . . . . . 123

D.10

Track Selector の最適化前後の比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

90. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

97

ix

表目次

1.1

標準模型のフェルミオン

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1

1.2

標準模型のボゾン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2

3.1

Wire Station Coincidence におけるコインシデンスパターン . . . . . . . . . . . . . . . . . . . . . 44

3.2

Wire segment のフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

3.3

Strip segment Reconstruction における Wire segment のデータフォーマット . . . . . . . . . . . . 46

3.4

Strip segment のフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

3.5

Wire Strip Coincidence における飛跡候補のデータフォーマット . . . . . . . . . . . . . . . . . . . 49

3.6

Inner Coincidence における飛跡候補のデータフォーマット . . . . . . . . . . . . . . . . . . . . . . 53

3.7

Wire Strip Coincidence における信号線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

3.8

Inner Coincidence における信号線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

3.9

最適化後のデバイスのリソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.1

Wire Strip Coincidence の読み出しフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

4.2

各モジュールの出力ビット幅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4.3

パケットのフォーマット

4.4

無限運動量飛跡に対するトリガー回路の応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

71

4.5

用意したシングルミューオンモンテカルロデータの概要 . . . . . . . . . . . . . . . . . . . . . . . .

75

5.1

PS board から送信されるモニターデータのデータタイプ . . . . . . . . . . . . . . . . . . . . . . . 95

5.2

各試験にかかる所要時間

A.1

Strip Segment Reconstruction 出力のソフトウェアシミュレーターと Vivado シミュレーター比較
結果

58

64

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

A.2

Wire Strip Coincidence 出力のソフトウェアシミュレーターと Vivado シミュレーター比較結果 . . 115

D.3

Inner Coincidence を統合した後のデバイスのリソース使用状況 . . . . . . . . . . . . . . . . . . . 121

D.4

Inner Coincidence 統合後のタイミング解析の結果 . . . . . . . . . . . . . . . . . . . . . . . . . . 122

D.5

Track Selector の最適化前後のタイミング解析の結果 . . . . . . . . . . . . . . . . . . . . . . . . . 124

1

第1章

序論
1.1 素粒子標準模型
素粒子標準模型は物質を構成する基本粒子である素粒子とそれらの間に働く相互作用を記述した理論体系である。
標準模型を構成する素粒子は、物質を構成するフェルミオン、相互作用を媒介するゲージボゾン、質量の起源となるヒッグス粒子に分けられる。表 1.1 にフェルミオンの性質をまとめる。フェルミオンは強い相互作用をしないレプトンと、強い相互作用をするクォークに分けられ、それぞれ 3 世代 6 種類の素粒子で構成される。表 1.2 にボゾンの性質をまとめる。ボゾンは強い相互作用を媒介するグルーオン、弱い相互作用を媒介する W ボゾンと Z ボゾ
ン、電磁相互作用を媒介する光子などのゲージボゾンと質量の起源であるヒッグス粒子で構成されている。
素粒子標準模型はこれまで多くの実験により高い精度で検証されているものの、天文観測から明らかになった暗黒物質の存在や、ヒッグス粒子の質量に対するファインチューニング問題など、多くの問題点を内包している。これらの問題を体系的に解決する理論として、ボゾンとフェルミオンの変換に対する対称性を導入する、超対称性理論が有力視されており、その直接的な検証は素粒子物理学の最重要課題である。一般に、超対称性粒子は大きな質量を持つことが予想されており、加速器を用いたエネルギーフロンティア実験はその検証において重要な役割を果
たす。

表 1.1

第 1 世代
クォーク

第 2 世代
第 3 世代

第 1 世代
レプトン

第 2 世代
第 3 世代標準模型におけるフェルミオンとその性質 [1]

名称

表記

質量

電荷

スピン

アップ

u

2.2 MeV

+2/3

1/2

ダウン

d

4.7 MeV

-1/3

1/2

チャーム

c

1.3 GeV

+2/3

1/2

ストレンジ

s

93 MeV

-1/3

1/2

トップ

t

173 GeV

+2/3

1/2

ボトム

b

4.2 GeV-1/3

1/2

電子ニュートリノ

νe< 2 eV

0

1/2

電子

e

511 keV-1

1/2

ミューニュートリノνµ< 0.19 MeV

0

1/2

ミューオン

µ

106 MeV-1

1/2

タウニュートリノντ

< 18.2 MeV

0

1/2

タウ

τ

1.78 GeV-1

1/2

第 1 章 序論

2
表 1.2

ベクターボゾン

スカラーボゾン

標準模型のボゾン

名称

表記

質量

電荷

スピン

グルーオン

g

0

0

1

W ボゾン

W

+

80.4 GeV

±1

1

Z ボゾン

Z

0

91.2 GeV

0

1

光子

γ

0

0

1

ヒッグス

h

125 MeV00Geneva
CERN
LHCb

CMS

ALICE

ATLAS

LHCb

ATLAS

PS
BOOSTER

SPS

CMS

図 1.1

LHC

ALICE

~100 mLHC 加速器の概観 [2]。スイスとフランスの国境をまたがって、周長 26.7 km の円形加速器が設置されている。

1.2 LHC-ATLAS 実験
スイスのジュネーブにある欧州原子核研究機構 (CERN) では、エネルギーフロンティア加速器である Large

Hadron Collider (LHC) が稼働中である。LHC はスイスとフランスの国境付近に設置された陽子陽子衝突型加速器
で、その周長は 26.7 km に及ぶ (図 1.1)。LHC には陽子陽子衝突が行われるポイントが 4 つあり、各衝突点ではそれぞれ特徴の異なる検出器を用いた独立した実験が行われている。本研究はその中の一つである A Toroidal LHC

ApparatuS (ATLAS) 実験に関するものである。ATLAS 実験は LHC 加速器の高いルミノシティと重心系エネル
ギーを活用して、素粒子標準模型の精密測定や超対称性粒子をはじめとする新粒子探索を行っている。
図 1.2 に ATLAS 検出器の全体像を示す。ATLAS 検出器は複数の検出器で構成された大型汎用検出器で、内部

1.3 高輝度 LHC-ATLAS 実験に向けた Phase-II アップグレード

The ATLAS detector is nominally forward-backward symmetric with respect to the interac飛跡検出器、カロリメーター、ミューオンスペクトロメーターという
3 つの検出器群で構成される。最内層に設置
tion point. The magnet configuration comprises a thin superconducting
solenoid surrounding theされた内部飛跡検出器は衝突点で生じた荷電粒子の飛跡を再構成し、運動量を測定する。その外側に設置されたカ
inner-detector cavity, and three large superconducting toroids (one barrel and two end-caps) arロリメーターは電子、光子、ハドロンを検出しそのエネルギーを測定する。最外層に設置されたミューオンスペク
ranged with an eight-fold azimuthal symmetry around the calorimeters. This fundamental choice

has driven the design of the rest of the detector.
トロメーターは内側の検出器を透過してきたミューオンを捉え、その運動量を測定する。これらの検出器で測定さThe inner detector is immersed in a 2 T solenoidal field. Pattern recognition, momentum
れた信号をイベントごとに集約することで、陽子陽子衝突で生じた事象を再構成し、物理解析を行なっている。
and加速器内部では、陽子はおよそvertex measurements, and electron
identification are achieved with a combination of discrete, LHC
LHC
1011 個ずつの束にまとめられ、陽子バンチを形成する。陽子バンチは
high-resolution semiconductor
and strip detectors in the inner part of the
tracking
volume,を周回しながら、最大エネルギー
7.0pixel
TeV まで加速され、それぞれの衝突点において40 MHzの頻度で交差する。
andstraw-tube
tracking
detectorswiththecapability
togenerate
anddetecttransition
radiation
in
1 回のバンチ交差で発生した大量の崩壊粒子は、それぞれの検出器にヒット信号を残す。それにより生じる情報量
its outer part.
は 1 回の陽子衝突あたり約 2 MByte 程度である。これは 1 秒間に約 80 TBps のデータ量に相当し、その全てをスHigh granularity liquid-argon (LAr) electromagnetic sampling calorimeters, with excellent
トレージに転送し、保存することは技術的に不可能である。一方、陽子陽子衝突で生じるほとんどの事象は移行運
performance in terms of energy and position resolution, cover the pseudorapidity range |h| < 3.2.
動量がハドロンスケール程度の非弾性散乱で、エネルギーフロンティア物理の観点からは興味の薄いものである *1 。
The hadronic calorimetry in the range |h| < 1.7 is provided by a scintillator-tile calorimeter, which
そこで ATLAS 実験では莫大な背景事象の中から、興味のある事象のみを高速で選別するトリガーシステムを採is separated into a large barrel and two smaller extended barrel cylinders, one on either side of
用している。ATLAS のトリガーは 2 段階で構成されており、本研究で取り扱う 2029 年以降のシステムでは、ハーthe central barrel. In the end-caps (|h| > 1.5), LAr technology is also used for the hadronic
ドウェアで構成される初段トリガーで事象レートを40 end-cap
MHz からelectromagnetic
1 MHz に、ソフトウェアで構成される後段トリ
calorimeters, matching the outer |h| limits ofcalorimeters. The LAr
ガーで
1 MHz
から 10 kHzまで選別する。トリガーシステムで選択されなかったデータは
2 度と取り戻すことがforwardcalorimetersprovideboth electromagnetic and hadronic energy measurements,and extend
できなない。そのため、物理的に興味の深い事象を確実に補足し、そうでないものを効率的に排除する精度の高い
the pseudorapidity coverage to |h| = 4.9.
トリガーシステムを実現することは、物理プログラム成功のための必要条件といえる。
The calorimeter is surrounded by the muon spectrometer. The air-core toroid system, with along barrel and two inserted end-cap magnets, generates strong bending power in a large volume
within a light and open structure. Multiple-scattering effects are thereby minimised, and excellent
muon momentum resolution is achieved with three layers of high precision tracking chambers.

–4–2008 JINST 3 S08003

図 1.2 ATLAS 検出器の概要図 [3]。複数の検出機で構成された大型汎用検出器で、その長さは 44 m、直径は 25
Figure 1.1: Cut-away view of the ATLAS detector. The dimensions of the detector are 25 m in
m に及ぶ。内側から内部飛跡検出器、カロリーメーター、ミューオンスペクトロメーターという 3 つの検出器群でheightand 44 m in length. The overall weight of the detector is approximately 7000 tonnes.
構成される。

3

第 1 章 序論

4

LHC
Run 1

Run 2
LS1

13 TeV
7 TeV

8 TeV

HL-LHC
Run 3
LS2

EYETS

splice consolidation
button collimators
R2E project

cryolimit
interaction
regions

13.6 TeV

Diodes Consolidation
LIU Installation
Civil Eng. P1-P5

pilot beam

Run 4 - 5...
EYETS

inner triplet
radiation limit

LS3

13.6 - 14 TeV

HL-LHC
installation
2027

2028

2029

upgrade phase 1

experimentbeam pipes
nominal Lumi

2 x nominal Lumi

ALICE - LHCb

2040
5 to 7.5 x nominal Lumi

ATLAS - CMS
ATLAS - CMS
HL upgrade

2 x nominal Lumi

upgrade75% nominal Lumi

30 fb-1-1
integrated 3000 fb
luminosity 4000 fb-1

450 fb-1

190 fb-1

HL-LHC TECHNICAL EQUIPMENT:
DESIGN STUDYPROTOTYPESCONSTRUCTIONINSTALLATION & COMM.

PHYSICS

HL-LHC CIVIL ENGINEERING:
DEFINITION

図 1.3

EXCAVATIONBUILDINGSLHC 実験のスケジュール [4]。LHC 実験は 2010 年に本格的に稼働を開始し、2024 年現在では Run 3 が進行中である。2026 年から高輝度 LHC 実験に向けた装置の設置が始まり、2029 年から運転が開始される。

1.3

高輝度 LHC-ATLAS 実験に向けた Phase-II アップグレード

図 1.3 に LHC の運転スケジュールを示す。LHC 実験は 2010 年から本格的に稼働を開始し、2024 年現在では第三期運転 (Run 3) が進行中である。Run 3 では 2025 年までに積分ルミノシティにして累計 450 fb−1 の統計量が蓄積されることが予定されている。その後、3 年間の Long Shutdown (LS3) を経て、LHC 加速器は高輝度化のた
め大幅にアプグレードされる。瞬間最高ルミノシティは現在の 2 × 1034 cm−2 s−1 から 5 ∼ 7.5×1034 cm−2 s−1 に増強され、2040 年の実験終了までに蓄積される統計量は 3000 ∼ 4000 fb−1 に達する。これにより、新物理探索や標準模型の精密測定に対する感度は大きく向上することが期待される。
一方で、瞬間ルミノシティの増加に伴い、一回のバンチ交差ごとに発生する陽子陽子衝突数 (パイルアップ) が増
え、背景事象が大幅に増加する。これに対応するために、高輝度 LHC-ATLAS 実験では検出器、データ収集シス
テム、トリガーシステムが大幅にアップグレードされる。この一連のアップグレードを Phase-II アップグレードと呼ぶ。Phase-II アップグレードでは、内部飛跡検出器が全てシリコン検出器に置き換えられるほか、初段トリガー
レートは 100 kHz から 1 MHz に、初段トリガーレイテンシーは 2.5 µs から 10 µs に拡張される。これに伴って、各検出器のエレクトロニクスシステムの多くがアップグレードされる。
エンドキャップ部 *2 初段ミューオントリガーを担当する Thin Gap Chamber (TGC) 検出器でも一部を除いたすべてのエレクトロニクスが刷新される。TGC 検出器信号のデジタル化および陽子バンチ交差とのタイミング同期を担当する前段回路は、FPGA を搭載したものへ置き換えられる。前段回路からのヒットデータをもとにトリガー判定を行う後段回路は、大規模 FPGA と System on Chip (SoC)、双方向で 2 Tbps の大規模光 I/O、を搭載したものへ置き換えられる。

10*1 超対称性で予言される新粒子やヒッグス粒子の断面積は、陽子陽子衝突の全断面積より O(10 ) 程度小さい。
*2 ATLAS 検出器では円筒の側面部分をバレル、底面部分をエンドキャップと呼ぶ。詳細は 2.1.1 節で述べる。

1.4 本論文の目的・内容と構成

1.4 本論文の目的・内容と構成
本研究は、高輝度 LHC-ATLAS 実験に向けて、TGC 検出器の後段回路に実装されるトリガー論理回路を完成させることを目的とする。そのために、まずトリガー回路を後段回路全体ファームウェアへと統合し、実機上で動作させるための準備を整える。次に、実装したトリガー回路の動作検証および性能評価に向けて、実機を用いたシン
グルボード試験システムを開発し、ミューオン飛跡のシミュレーションデータに対するトリガー効率を測定することで、トリガー回路が期待される性能を有しているか検証する。また、本研究では多くの要素技術を共有する課題
として、前段回路に対する品質保証試験の開発にも取り組む。これにより、2024 年から開始される 1500 枚に及ぶ
前段回路の量産に向けて必要不可欠なインフラを構築する。
これらの開発研究を通じて、本研究は将来の高エネルギー実験に幅広い応用が期待される、高速 FPGA や SoCを活用した次世代型の検証モデルを確立した。
本論文の構成は以下の通りである。第 2 章では高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレードについて説明し、各エレクトロニクスの役割を紹介する。第 3 章では高輝度 LHC-ATLAS 実験でのエンドキャップ部ミューオントリガーロジックの詳細を説明し、トリガー回路の統合について述べる。第 4 章では、トリガー論理回路の性能評価のために開発したシングルボード試験システムと、それを用いて行った試験の結果を述べる。第 5 章では前段回路の量産に向けた、品質保証試験システムの設計・開発・実装について説明する。最後に 6 章で本研究のまとめと今後の展望について述べる。

5

7

第2章

高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード
2.1 LHC-ATLAS 実験における TGC 検出器
本節では本研究のテーマである、Thin Gap Chamber (TGC) 検出器について説明する。それに先んじて、ATLAS
検出器で使われる座標系と、ATLAS 検出器における磁場構造について説明する。

2.1.1 ATLAS 実験における座標系
ATLAS 実験では主に 2 種類の座標系が用いられる。図 2.1 にその概要を示す。1 つ目の座標系である直交座標
系は、原点を検出器中心に取り LHC の中心方向を x、地上方向を y に取った右手系で定義する。この時、z 軸はビーム軸方向に沿って定義される。z > 0 の領域を A side、z < 0 の領域を C side と呼ぶ。2 つ目の座標系である
円筒座標系は、ビーム軸を中心とした方位角方向を ϕ、ビーム軸からの天頂角方向を θ 、同型方向を R と定義する。
また、θ 方向を表す変数として、擬ラピデティ (Pseudorapidity)(θη = − ln tan
2

)

(2.1)

を定義し、粒子の四元運動量を記述する際 *1 やビーム衝突点から見た時の各検出器の立体角を議論する際に利用する。本研究で扱うミューオンシステムの議論でも η を利用し、|η | < 1.05 の円筒側面領域をバレル領域 (Barrel) 、|η |> 1.05 の円筒底面領域をエンドキャップ ( Endcap) と区別する。
ATLAS 実験では粒子の状態を表す物理量として z 軸垂直方向の運動量 (横方向運動量、pT ) やエネルギー (横方向エネルギー、ET ) を利用する。高エネルギーの陽子陽子衝突は、陽子の内部構造であるパートン同士の衝突であり、その担う運動量の差により衝突重心系は実験室系では z 軸方向にローレンツブーストされている。一方で横方向の運動量は (交差角の効果や、フェルミ運動量を除けば) 実験室系で厳密にゼロとなる。終状態粒子の運動量の z
軸方向の成分はパートン同士の運動量の非対称による寄与が大きく、パートン同士の衝突重心系の全エネルギーの良い指標にはならない。一方、で横方向の運動量はパートン同士の衝突重心系の全エネルギーの良い指標となるため、横方向運動量や横方向エネルギーが事象選別の重要な指標となる。オンライン事象選別であるトリガーでも横方向運動量、横方向エネルギーを指標にして興味のある事象を選択する。

*1 η はハドロンコライダーで生じる物理現象を説明する際によく利用される。2 粒子間の η の差は z 軸方向のブーストに対してローレンツ
不変であり、始状態の粒子の z 方向の運動量に関わらず崩壊事象を統一的に記述することができる。

S08003η in=a−lnsolenoidal
tan field. Pattern recognition, momentum
The inner detector is immersed
2T2
and vertex measurements, and electron identification are achieved with a combination of discrete,high-resolution semiconductor pixel and strip detectors in the inner part of the tracking volume,
義する。η は各検出器が覆う領域を記述する際に使われる。特に本研究で扱うミューオンシステムでand straw-tube tracking detectors with the capability to generate and detect transition radiation in
η| < 1.05 の円筒の側面に対応する領域をバレル(Barrel) 部、|η| > 1.05 の円筒の底面に対応する部
its outer part.
High granularity liquid-argon (LAr) electromagnetic sampling calorimeters, with excellent
エンドキャップ (Endcap) 部と呼ぶ。
performance in terms of energy
and 高輝度
positionresolution, cover
the pseudorapidity
range |h| < 3.2.
8
第2章
LHC-ATLAS
実験に向けたTGC 検出器システムのアップグレード
The hadronic calorimetry in the range |h| < 1.7 is provided by a scintillator-tile calorimeter, which
is separated into a large barrel and two smaller extended$ barrel cylinders, one on either side of
the central barrel. In the end-caps (|h| > 1.5), LAr technology is also used for the hadronic=0
calorimeters, matching the outer |h| limits of end-cap 'electromagnetic
calorimeters. The LAr
forward calorimeters provide both electromagnetic and hadronic energy measurements, and extend' = 1.05
the pseudorapidity coverage to |h| = 4.9.
The calorimeter is surrounded by the muon spectrometer. The air-core toroid system, with along barrel and two inserted end-cap magnets, generates strong bending power in a large volume%
within a light and open structure. Multiple-scattering effects are thereby minimised, and excellent, + tracking chambers.
muon momentum resolution is achieved with three layers of high precision
!



'=∞

C-side!<#

図 1.4

A-side
!>#
–4–

ATLAS
検出器の座標系。
x 軸は zLHCy 軸は地上方向を指すような右手
上方向をy に取った右手系で定義する。
> 0 を の中心方向を指し、A side、z < 0 を C side と呼ぶ。円筒座標系は、ビーム軸を中心とした方位角方向を、同型方向をR と定義する。最外層のミューオンシステム
座標系を採用している。
z >ϕ0、ビーム軸からの天頂角方向をを A-side、z < 0 を θC-sideと呼ぶ。
η は各検出器が覆う領域を記述す
図 2.1

ATLAS 検出器で用いられる座標系。直交座標系は、原点を検出器中心に取り LHC の中心方向を x、地る際に使われる。

は|η | = 1.05 でバレル領域とエンドキャップ領域に分かれる。

2.1.2

ATLAS 検出器における超伝導磁石

ATLAS 検出器では荷電粒子の運動量を測定するため、2 種類の超伝導磁石が設置されている。図 2.2 に超伝導磁石の配置を示す。1 つ目は、内部飛跡検出器内で荷電粒子を曲げるのに利用されるソレノイド磁石である。ソレ
ノイド磁石は内部飛跡検出器とカロリメーターの間の領域に設置され、z 軸方向の磁場を生成する。2 つ目は、内部検出器を透過してきたミューオンを曲げるのに利用されるトロイド磁石である。トロイド磁石はバレル部用とエンドキャップ部用で 2 種類用意される。バレル部とエンドキャップ部のトロイド磁石はそれぞれ ϕ 方向に 8 回対称の構造をとっており、互いの干渉を避けるため 22.5 度ずらして設置される。トロイド磁石は主に ϕ 方向の磁場を生成し、η 方向に荷電粒子を曲げるが、磁石の構造によって磁場は場所ごとに不均一になっている。

2.1.3 ミューオンスペクトロメーター
ミューオンスペクトロメーターは ATLAS 検出器最外層に設置された検出器で、カロリーメーターを透過した
ミューオンの横方向運動量を測定する。ミューオンスペクトロメーターはトロイド磁場の構造に合わせて ϕ 方向に8 回対称になっており、そのうちバレル部のトロイド磁石が位置する領域を Small sector、トロイド磁石間に位置する領域を Large sector と呼ぶ。ミューオンスペクトロメーターの全体像を図 2.3 に示す。
高輝度 LHC-ATLAS 実験でエンドキャップ部ミューオントリガーに関わる検出器には、TGC 検出器、New

Small Wheel (NSW)、Resistive Plate Chamber (RPC)、Monitored Drift Tube (MDT) 、Tile カロリメーターがあ2.1 LHC-ATLAS 実験における TGC 検出器

図 2.2

9

超伝導磁石の配置 [3]。内部飛跡検出器を囲うようにソレノイド磁石が、カロリメーターの外側にトロイ

Figure 2.1: Geometry of magnet windings and Figure 2
tile calorimeter steel. The eight barrel toroid after com
る。TGC 検出器については後ほど詳述する。
NSW はエンドキャップトロイド磁場の内側に設置されたトリガー
coils, with the end-cap
coils interleaved are
および精密測定用のミューオン検出器であり、1.3 < |η | < 2.7 の全 ϕ 方向をカバーする。small-strip TGC (sTGC)
visible.
The solenoid
winding lies inside theと Micromegas(MM) の 2 種類の検出器を4 層ずつ組み合わせた構造をしており、荷電粒子が通過した位置および飛跡の角度情報を取得する。RPC は |η | < 1.05 のバレル領域に設置されたトリガー用のミューオン検出器である。
calorimeter volume. The tile calorimeter is
直交するストリップで η と ϕ の位置情報を読み出す。Run 3 以降では Small sector に RPC BIS78 というエンド
キャップ領域をカバーする検出器が設置され、エンドキャップミューオントリガーで利用される。MDT はバレル
modelled (section 2.2.2) by four layers with dif領域およびエンドキャップ領域に設置された精密測定用のミューオン検出器である。ドリフトチューブを 6 層または 8 層並べた構造をとっており、荷電粒子が通過した位置および飛跡の角度情報を再構成する。
ferent magnetic properties, plus an outsideMDT
re-はドリフト
時間が長く、Run 3 までは初段トリガーで用いることができなかったが、高輝度 LHC-ATLAS 実験からは拡張さturn yoke. For the sake ofclarity the forward
れるレイテンシーを活用して、初段トリガーにも用いられる。
Tile カロリメーターは電磁カロリメーターの外側に設置されたハドロンカロリメーターであり、複数の層が重なった構造をとっている。最外層に到達する粒子のほとshielding disk (section 3.2) is not displayed.
んどがミューオンであることを利用して、エンドキャップ領域のトリガー判定に用いられる。
ド磁石が設置されている。バレル部とエンドキャップ部のトロイド磁石はそれぞれ ϕ 方向に 8 回対称の構造をとっており、互いの干渉を避けるため 22.5 度ずらして設置される。

phases. The cold-mass and cryostat integration work bega
was lowered in the
caverninと外側に位置する
fall 2004,Bigimmediately
followeドキャップトロイド磁石より内側に位置する
EndcapInnner (EI)
Wheel (BW) に大別される。TGC BW は z 方向に 3 つのステーションが連なって構成され、衝突点に近い方から M1、M2、M3 ステーショ
LAr barrel calorimeter). The remaining seven barrel-toroidンと呼ぶ (図 2.3 参照)。各ステーションは 2 層または 3 層のガス層で構成されており、2 層のものを Doublet、3層のものを Triplet
BW では M1 が toroids
Triplet、M2、in
M3 がDoubletになっている。
andと呼ぶ。
the end-cap
thesummerof 2007.
TGC 検出器

TGC 検出器は 1.05 < |η | < 2.4 のエンドキャップ領域に設置されたミューオントリガー用の検出器である。エン

2.1.1

Central solenoid

第 22 章章 LHC
LHC ATLAS
ATLAS 実験
実験
第

23
23

第 22第章章 章LHC-ATLAS
LHC-ATLAS
実験
LHC ATLAS
ATLAS
実験
第
実験
第 22 章
LHC
実験

1723
17
23
η = 1.0= 1.0
第 2 章 高輝度 LHC-ATLAS 実験に向けた TGCη
検出器システムのアップグレード

10

η=
= 1.0
1.0
M1 M2 M3 η

η=
= 1.3
1.3
η

η=
= 1.3
1.3
η

TGC EI
EI
TGC

TGCs

TGC EITGC EI
Tile
Tile
Calorimeter
TGCs
Calorimeter
Tile
Tile
Calorimeter
Calorimeter

η=
= 2.4
2.4
η

NSW
NSW

η=
= 2.4
2.4
η

NSW
NSW

1.2 ATLAS
ATLAS muon
muon spectrometer
spectrometer
1.2(a) Large
Large Sector
Sector でのミューオン検出器の配置図
でのミューオン検出器の配置図..
(a)1.2 ATLAS
ATLAS muon
muon spectrometer
spectrometer
(a)
Large
Sectorでのミューオン検出器の配置図．
1.2
Large sector
でのミューオン検出器の配置(a) Large (a)Sectorでのミューオン検出器の配置図．
(a) Large
Large Sector
Sector でのミューオン検出器の配置図
でのミューオン検出器の配置図
M1 M2 M3 η = 1.0(a)..

Figure 1.1:
1.1: Two
Two R-ZR-Z views
views ofof ofof thethe present
present (Run(Run 1/2)
1/2) ATLAS
ATLAS muon
muon
spectrometer layout.
layout. The
The greengreen
η = 1.0
Figurespectrometer(blue) chambers
chambers labelledlabelled BIS/BIL,
BIS/BIL, BMS/BML,
BMS/BML, BOS/BOL,
BOS/BOL, BEE
BEE (EIS/EIL,(EIS/EIL, EES/EEL,
EES/EEL, EMS/EML,
EMS/EML,(blue)
η=
1.0
EOS/EOL)
are MDT
MDT
chambers
inthebarrel(Run(endcap)
regionsmuonofηthethespectrometer.layout.
The TGCs,
TGCs,
RPCs,
Figure 1.1:
1.1: Two
Two
R-Z views
views
of of
of in
thethepresent(Run1/2) ATLAS
ATLAS
muon
spectrometerlayout.
The green
green
= 1.0
EOS/EOL)arechambers
barrel(endcap)
regionsofspectrometer.
The
RPCs,
FigureR-Zofthepresent
1/2)
spectrometer
The
and
CSCs
are shownshown
in red,red,white, andandyellow, respectively.
respectively.
Top:η
One
of thetheEES/EEL,
azimuthalEMS/EML,
sectors thatthat
(blue)
chambers
labelled
BIS/BIL,
BMS/BML,
BOS/BOL, BEE
BEE(EIS/EIL,
EES/EEL,EMS/EML,
η
= 1.3
1.3
and
CSCs
are
in
white,
yellow,Top:Oneofazimuthal
sectors(blue)
chambers
labelled
BIS/BIL,
BMS/BML,
BOS/BOL,(EIS/EIL,=
EOS/EOL)
are MDT
MDT
chambersin thethesector).
barrel (endcap)(endcap)
regionsof thethespectrometer.
The
TGCs,
RPCs,
containthe barrel
barreltoroidcoils (small(smallsector).
Bottom: One
Oneof thethesectors
in-between
theTGCs,
barrelRPCs,
toroidEOS/EOL)arechambers
inbarrelregionsofspectrometer.
The
containthetoroidcoils
Bottom:ofsectors
in-between
thebarreltoroidand CSCs
CSCs
areshown inin red,red, white,
white, andand yellow,
yellow, respectively.
respectively. Top:
Top:η
One
of thethe azimuthal
azimuthal sectors
sectors that
that
coils
(largeare
sector).
ηOne
= 1.3
1.3
and
shown
of
coils
(largesector).
=contain thethe barrel
barrel toroid
toroid coils
coils (small(small sector).
sector). Bottom:
Bottom: One
One ofof thethe sectors
sectors in-between
in-between thethe barrel
barrel toroid
toroidcontaincoils (large(large sector).
sector).
coils
RPC BISTGCs78RPC BIS 78

Tile
Tile
Calorimeter
Calorimeter
Tile
Tile
Calorimeter
Calorimeter

RPC BISBIS 78
78
RPC
η=
= 2.4
2.4
η

NSW
NSW

η = 2.4
η = 2.4

33
33

NSW

NSW
Small sector
でのミューオン検出器の配置(b) Small
Small(b)Sectorでのミューオン検出器の配置図．
(b)Sectorでのミューオン検出器の配置図．
図 2.3 高輝度 LHC-ATLAS
実験でのミューオンスペクトロメーターの R-z 平面断面図 [5]。TGC BW 以外の(b) Small
Small
Sector でのミューオン検出器の配置図
でのミューオン検出器の配置図[14](b)Sector..

ミューオンスペクトロメーターはトロイドマグネットの磁場構造に合わせて
8 回対称になっており、ϕ 方向に Large
図 2.6
2.6 :: Run-3
Run-3
時点でのミューオン検出器の配置図 [14] ．エンドキャップ部でミューオントリガー．エンドキャップ部でミューオントリガー
図時点でのミューオン検出器の配置図
Sector、Small sector という 2 種類の sector に分かれている。エンドキャップ部のミューオントリガーには 1.05 <に用いられる検出器としては，
TGC
(EI)，
，RPC
RPC BIS78
BIS78，，NSW，Tile
Tile カロリメータがあ
カロリメータがあ(b)SmallSectorでのミューオン検出器の配置図.，に用いられる検出器としては，
TGC(EI)|η | < 1.3 の領域では TGC
、RPC
BIS78
、TGC
EIL4
、
Tile カロリメーターが、
1.3 <NSW|η | <.2.4
の領域では
TGC と
(b)
Small
Sectorでのミューオン検出器の配置図
るほか，精密測定用の検出器として
NSW
及び青で示された
MDTがある．トリガーに
図
2.23
:
Run
3
におけるミューオン検出器の配置図
.
1.3
<
|η|
<
2.7
の全
φ
領域に NSW
NSW が
が,,
NSW
が用いられる。
るほか，精密測定用の検出器として
NSW 及び青で示されたがある．トリガーに
図 2.23: Run 3 におけるミューオン検出器の配置図. 1.3 < |η| <MDT
2.7 の全φ 領域には，1.05
1.05<
<|η|
|η| <
< 1.3
1.3 の
の領域では
TGCには
に加えて
Small
Sectorに設置された RPC
RPC
BIS78，
，
<
|η|
<
1.3
の
Small Sector
SectorにはRPCSmall
BIS78Sectorが新たに導入される
は，
1.05
<
|η|
<
1.3
の領域では
TGC
に加えて
に設置された
BIS78
1.05
Small
RPC
BIS78
が新たに導入される
..
図
2.23
:
Run
3
におけるミューオン検出器の配置図
.
1.3
<
|η|
<
2.7
の全
φ
領域に
NSW
が,
図 2.23: Run
3 におけるミューオン検出器の配置図. 1.3< |η| < 2.7 の全
NSW
Large
Sectorに設置された TGCTGC EI
EI，および，および Tile
Tile
カロリメータを，
1.3 φ<
<領域に
|η| <
< 2.4
2.4
の領が,
Large
Sectorに設置されたカロリメータを，
1.3|η|の領
1.05 <
< |η|
|η| <
< 1.3
1.3 の Small
Small Sector
Sector にはには RPCRPC BIS78
BIS78 が新たに導入されるが新たに導入される..
1.05
域では
TGC
と NSW
NSWのを用いる．
を用いる．
域では
TGC
と

ion

2.2 TDAQ システムと PhaseII アップグレード

ers of the TGC’s

Pick-up strip
Graphite layer

2008 JINST 3 S08003

azimuthal granularity of 2–3 mrad, as seen from the interaction point.
tudinal cut through the end-cap. TGC’s are located in the innermost
dle layers (EM-wheels marked M1–M3, corresponding to TGC1–3).
small (S) and large sector (L) are shown for reference. The locationn of the TGC wheels are given in table 6.11. A detailed listing of allers is given in the TGC parameter book [212].

11

oportional chamhat the wire-tois smaller than
1.8 mm.8 mm, as shown+HV
ghly quenching
1.4 mm
50 µm wire
H12 (n-pentane),r operation in a
th a gas gain of
w gas gain, com1.6 mm G-10
tions of the TGC(a) TGC
チェンバーの断面図(b)ofTGC
Doubletの断面図
a TGC
triplet とandTriplet
doubletmodule. The triplet has three wire layers
make full use of Figure 6.31:
TGC
structure showing anodeFigure 6.32: Cross-section
but
only
two
strip
layers.
Thedimensions
of
the
gas
gaps
are enlarged with respect to the othermary ionisation. wires,図graphitecathodes,layers and a pick2.4 (a)は TGCG-10
チェンバーの断面図を表す[3]。ワイヤーとストリップが直交して張られていることがわか
elements.
e still kept, even up strip,
to Doublet
the wires.
る。orthogonal(b) は TGCと Triplet の断面図である。それぞれ 2 層、3 層のガスギャップで構成されており、各ガ
icular:
スギャップの間はペーパーハニカムにより満たされている。
Table 6.13: TGC modularity. Each wheel consists of 12 sectors, each sector containing an inner(forward) and an outer (end-cap) part, having a different azimuthal segmentation. A module covers

as prevents the occurrence of streamers in all operating conditions. 15 in azimuth in the inner and 7.5 in the outer part.

チェンバーの構造を図に示す。
はアノードワイヤー間隔が EM
1.8bigmm、アノードと GND
の間隔が
wheel
I layerTotal
ved in the interactionTGC
of lowenergy neutrons (1–10 2.4
MeV)
is only TGCa
M1 triplet
M2 doublet
M3 doublet
I doubleta minimum ionising
1.4particle.
mm である MWPC である。ワイヤーは R 方向、ストリップは
Modularity
Innerϕ 方向に直交して張られており、それぞれのOuter Inner Outer Inner Outer Inner Outer
Modules/sector

2

4

2

4

2

4

ヒット信号からミューオンが通過した 2 次元位置を検出することができる。ガス層には
CO/n-5C5 H12 が 55:45 でUnits/module
1
4
1
5
12
the TGC wires and the small wire-to-wire distance lead to very good
Chambers/unit
3
3
2
2
2
2
に入射すると、電磁相互作用によりガス分子が電離される。
ajority of the tracks.混合されたガスが充填されている。荷電粒子がOnly tracks at normal incidence passing midway TGCUnits/sector
2
16
2
20
2
20
Units/side
24
192
24
240
24
240
24
21
789
longer drift times 電離した電子はワイヤーに印加された
due to the vanishing drift field in this region.
2.8ThiskV の電圧によりワイヤー方向に集められ、ワイヤー付近に到達すると強Units/system
48
384
48
480
48
480
48
42
1578
n the context of the
CSC’s
which
have
a
similarcellgeometry,see
い電場により電子雪崩を生じる。ワイヤーでは電子雪崩で生じた正イオンのドリフトが、ストリップではそれらのChambers/sector
6
48
4
40
4
40
eels, however, the angle of incidence for tracks emerging from the
Chambers/side
72
576
48
480
48
480
48
42
1794
鏡像電荷が電流信号として検出される。
Chambers/system
144
1152
96
960
96
960
96
84
3588

TGC 検出器はトリガー用の検出器であり、ワイヤー間隔が小さいため時間応答がよい。これにより陽子交差頻度である 25 ns より細かな時間分解能でミューオンを検出し、そのミューオンがどの陽子バンチ交差に由来するのか

All TGC units are enclosed on their periphery by a gas-tight envelope which is continuously

を識別 (Bunch Crossing IDentiﬁcation, BCID)することができる。一方、検出器はそれほど高い位置分解能
flushedby CO2 . This is done to keepTGC
a dry atmospherein the region where the HV elements are– 199–
located
as
well
as
to
diluteanypotential
leak
of
the
operatinggas (n-pentane). If traces of thisが求められていないため、ワイヤー電極を 4 ∼ 20 本まとめてから読み出しを行う。結果としてワイヤー、ストリッ
プは合計 32 万チャンネルをもつ。

flammable gas are detected in the CO2 stream at the output of the chambers, HV and LV as well as
gas supplies are automatically switched off, and an alarm is activated.

図 2.5 に TGC BW の写真を示す。BW の外側の領域 (1.05 < |η | < 1.92) はエンドキャップ領域、内側の領域
6.8.4 Signal path, readout, and detector controls(1.92 < |η |< 2.4) はフォワード領域と呼ばれ、異なる構造を取っている。エンドキャップ領域では ϕ 方向に 48 回
The data flow starting with the primary wire and strip signals is as follows. After amplification in
the front-end amplifiers, signals are time-aligned and synchronised to the beam-crossing frequency.
subsequent signal processing makes use of the redundancyof the track measurement
キャップ領域の 1/48、フォワード領域の 1/24The
はトリガー回路的に独立しており、それぞれが"トリガーセクター" in the

対称になるように、フォワード領域では ϕ 方向に 24 回対称になるようにチェンバーが設置されている。エンドと呼ばれる。また、電源供給、ガス供給、電気回路制御、読み出しの観点から BW は ϕ 方向に 12 個のセクターに分割されており、これを 1/12 セクターと呼ぶ。
– 201 –

2.2 TDAQ システムと PhaseII アップグレード
LHC では 25 ns の間隔で陽子バンチが衝突するため、衝突で生じたすべてのデータを保存することはできない。
限られた読み出し帯域とオフラインの計算リソースを最大限有効活用するためには興味のある衝突事象のみを記録するトリガーが重要となる。またトリガー判定がなされたイベントに対して正しくデータを取得するには、トリ
ガーシステムとデータ取得 (data acquisition、DAQ) システムが連動して機能する必要がある。ATLAS 実験では、トリガーとデータ取得をまとめて Trigger and Data Acquisition (TDAQ) システムと呼ぶ。本節では Run 3 での

TDAQ システムと PhaseII での TDAQ システムについて説明し、PhaseII アップグレードにおける変更点を述べる。

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

12

フォワード領域
エンドキャップ領域
1/12 sector

図 2.5

TGC 検出器の正面写真 (M1)[6]。TGC 検出器は電源供給、ガス供給、電気回路制御、読み出しの観点から ϕ 方向に 12 回対称になっており、赤枠で囲った範囲を 1/12 セクターと呼ぶ。また、TGC 検出器は η 方向に 2種類の構造をとっており、円盤の外側の領域 (1.05 < |η | < 1.92) をエンドキャップ領域、円盤の内側の領域 (1.92 <|η |< 2.4) をフォワード領域と呼ぶ。エンドキャップ領域では ϕ 方向に 48 回対称になるよう、フォワード領域ではϕ 方向に 24 回 対称になるようにチェンバーが設置されている。

2.2.1

Run 3 での TDAQ システム

図 2.6 に Run 3 における TDAQ システムの概要を示す。ATLAS のトリガーシステムは Level-1 という初段のハードウェアトリガーと、それに続く High Level Trigger (HLT) という後段のソフトウェアトリガーから構成される。

Level-1 Trigger

Level-1 Trigger は 25 ns 間隔で行われるすべての陽子バンチ交差の中から、物理的に興味のある衝突事象を高速で選別する初段トリガーである。L1 Trigger 判定に従い、40 MHz の陽子バンチ交差に対して 100 kHz までのレートでデータが読み出される。L1 Trigger は全ての衝突のデータを処理し、トリガー判定を行う必要があるため、ASIC や FPGA などのハードウェアを利用し、高速処理を実現する。
ATLAS での L1 Trigger システムは主にカロリメータートリガー (Level-1 Calo) と ミューオントリガー (Level-1
Muon) で構成される。Level-1 Calo はカロリーメーターからのエネルギー情報をもとに、高いエネルギーを持つ電子、光子、ジェットを検出する。Level-1 Muon は RPC と TGC からの情報をもとに、横方向運動量の大きなミューオンを検出する。RPC と TGC からのトリガー情報は MUon-to Central Trigger Processor Interface (MUCTPI)
で統合される。Level-1 Calo と Level-1 Muon からの信号は Central Trigger Processor (CTP) に渡され、総合的に Level-1 トリガー判定が行われる。L1 Trigger によって選別されたイベントについては、各検出器のフロントエンド回路に Level-1 Accept (L1A) が送られ、そのバンチ交差に由来する検出器のヒット信号が Readout Driver

The trigger system of the ATLAS experiment is based on two primary components, as
described in the left part of Figure 1 [4]: a hardware-based Level-1 (L1) trigger and a softwarebased High-Level Trigger (HLT). The initial 40 MHz rate of proton-proton collisions producedby the LHC is first reduced down to 100 kHz by the L1, collecting trigger information on various
objects from the calorimeters and from the MS. A further reduction is obtained through the HLT
2.2 TDAQ システムと PhaseII アップグレード
13
down to 1 kHz, an optimal rate for the subsequent data storage.

図 2.6

Run 3 における TDAQ システムの概要 [7]。トリガーシステムは Level-1 Trigger という初段のハード

ウェアトリガーと High Level Trigger (HLT) という後段のソフトウェアトリガーから構成される。L1 Trigger はFigure 1: Block
diagramtheに大別されATLAS
and DAQ systemL1forRun
3 [4]. The Trigger
Level-1 Caloと Level-1of
Muon
CTPTrigger
で総合的なトリガー判定がなされる。
Triggerをパスしたイベ
HLT でより精度の高いトリガー判定が行われ、CERN Permanent
Storageに保存される。
s composed of ントはLevel-1
and High Level Trigger (blocks
on theleft),
selecting data for collection
and storage by the DAQ system (blocks on the right).
(ROD) へと送られる。
Level-1 Trigger ではバンチ交差が生じてから L1A が届けられるまでの時間 (Level-1 レイテンシー) が一定であThe Muon
L1 produces transverse momentum estimates, which are obtained for each muon
る FIxed Latency Scheme を採用している。L1A が出されるまでの間、陽子バンチ交差で生じるデータは各フロン
candidate asトエンドエレクトロニクス上のバッファーに保管される。現行システムでは
the degree of deviation from the hit pattern of infinite-p
withhits in RPCs
T tracks2.5
L1 レイテンシーはµs に設定されており、それを満たすようフロントエンドエレクトロニクスの設計が行われている。
and TGCs. Regionsof Interest (RoIs) are defined in terms of spatial coordinates and pT thresholds,
High Level Trigger (HLT)2

HLT は初段トリガーをパスしたイベントから最終的にストレージに保存する事象を選ぶ役割を担う、ソフトウェ
アベースのトリガーである。初段トリガーでは使われなかった内部飛跡検出器や MDT などの精密測定用検出器からの情報も利用して、より高い精度でイベント再構成を行う。HLT によりトリガーレートは 3.3 kHz まで削減され、トリガーをパスしたイベントは、データセンターのストレージに記録される。その後 CERN のコンピューティ
ングセンターである Tier-0 において処理され、イベントが再構成される。
トリガーメニューATLAS 実験は陽子陽子衝突で生じるさまざまな事象を取得することで、幅広い終状態を持つ多様な物理解析を展開する。広範な物理事象を取得するため、複数のトリガー選別条件が用意されており、それぞれに適切なトリ
ガーレートが分配されている。図 2.7 にトリガーメニューと呼ばれる、各トリガー選別条件とそれに割り振られた14

includes many more triggers than listed in this table. Electron (e), photon ( ), and tau (⌧) identification is assumed to be of
medium efficiency working point, unless specified otherwise. An online isolation requirement is indicated as (i). Topologicalrequirements between L1 objects are indicated as (topo). For the ditau trigger, disambiguation is imposed by a minimal R
requirement between isolated L1 tau objects and L1 jet objects. A selection of flavour tagging efficiency ✏ working points areshown for b-jet triggers. For B-physics triggers, dimuon vertices are required to have a positive displacement at the HLT,
and dedicated selections for dimuon spectra, J/ , B-mesons and ⌥ are applied as indicated with (di-µ), (J/ ), (B) and (⌥),
respectively. The typical offline selections are only indicative and determined by resolution effects. The total rates at L1 and
HLT in the bottom row are the total recorded rates and account for the overlaps between individual triggers. Only a selected
第 2 章 in高輝度
LHC-ATLAS
TGC 検出器システムのアップグレード
number of primary triggers is displayed
this table
to indicate the実験に向けた
breadth of the physics
programme covered by the online
trigger selections.
L1 Peak
Rate [kHz]HLT PeakRate [Hz]26 (i)
26 (i)
50
60
160

16
31
16
28
1.4

218
195
70
20
42

2 ⇥ 1020
2 ⇥ 15 (i)20 (µ)
15, 1022 (e, i)
20 (i), 12 (i) (+jets, topo)
12 (i), 10 (+jets)
12 (i), 15 (i) (+jets)

2 ⇥ 1422, 8
2 ⇥ 17
7, 24
17, 1426, 8
35, 2525, 14 (i)25, 17 (i)

2.2
16
2.0
16
2.6
21
5.7
2.4
4.6

30
47
13
6
5
4
93
17
19

Three very loose e, pT > 25, 13, 13 GeV
Three µ, each pT > 7 GeVThree µ, pT > 21, 2 ⇥ 5 GeV
Two µ & one loose e, pT > 2 ⇥ 11, 13 GeV
Two loose e & one µ, pT > 2 ⇥ 13, 11 GeV

20, 2 ⇥ 103⇥620
2 ⇥ 10 (µ)
2 ⇥ 8, 1024, 2 ⇥ 123⇥6
20, 2 ⇥ 4
2 ⇥ 10, 12
2 ⇥ 12, 10

1.6
0.2
16
2.2
2.3

0.1
7
9
0.5
0.1

140

24

47

Two photons

Two loose , each pT > 55 GeV
Two , pT > 40, 30 GeV
Two isolated tight , each pT > 25 GeV

7
21
15

Single jet

100
111 (topo: R = 1.0)111 (topo: R = 1.0)

2 ⇥ 5035, 252 ⇥ 20 (i)

3.0
3.0
2.0

Jet (R = 0.4), pT > 435 GeV
Jet (R = 1.0), pT > 480 GeV
Jet (R = 1.0), pT > 450 GeV, mjet > 45 GeV

2 ⇥ 202 ⇥ 202 ⇥ 15 (i)420
460420, mjet > 35

3.7
2.6
2.6

35
42
36

b jets

One b (✏ = 60%), pT > 285 GeV
Two b (✏ = 60%), pT > 185, 70 GeV
One b (✏ = 40%) & three jets, each pT > 85 GeV
Two b (✏ = 70%) & one jet, pT > 65, 65, 160 GeV
Two b (✏ = 60%) & two jets, each pT > 65 GeV

275
175, 60
4 ⇥ 752 ⇥ 55, 150
4 ⇥ 55

3.6
3.6
1.5
1.3
3.2

15
11
14
17
15

Multijets

Four jets, each pT > 125 GeV
Five jets, each pT > 95 GeV
Six jets, each pT > 80 GeV
Six jets, each pT > 60 GeV, |⌘ | < 2.0100
100
4 ⇥ 152 ⇥ 30, 85
4 ⇥ 15, |⌘ | < 2.5

Trigger

Typical offline selection

Single leptons

Single isolated µ, pT > 27 GeVSingle isolated tight e, pT > 27 GeVSingle µ, pT > 52 GeVSingle e, pT > 61 GeVSingle ⌧, pT > 170 GeV

Two leptons

Three leptons

Signle photon

ETmissB-physics

Trigger Selection

L1 [GeV]HLT [GeV]

20
22 (i)20
22 (i)
100

Two µ, each pT > 15 GeV
Two µ, pT > 23, 9 GeV
Two very loose e, each pT > 18 GeV
One e & one µ, pT > 8, 25 GeV
One loose e & one µ, pT > 18, 15 GeV
One e & one µ, pT > 27, 9 GeV
Two ⌧, pT > 40, 30 GeV
One ⌧ & one isolated µ, pT > 30, 15 GeV
One ⌧ & one isolated e, pT > 30, 18 GeV

One loose , pT > 145 GeV

24 (i)

ETmiss > 200 GeV

3 ⇥ 504 ⇥ 154 ⇥ 154 ⇥ 154 ⇥ 1155 ⇥ 856 ⇥ 706 ⇥ 55, |⌘ | < 2.4

0.5
4.8
4.8
4.8

16
10
4
15

110

5.1

94

11, 6
2 ⇥ 6 (J/ , topo)
2 ⇥ 6 (B, topo)
2 ⇥ 6 (⌥, topo)

11, 6 (di-µ)2 ⇥ 6 (J/ )2 ⇥ 6 (B)2 ⇥ 6 (⌥)

2.9
1.4
1.4
1.2

55
55
6
12

86

1750
200

50

Two µ, pT > 11, 6 GeV, 0.1 < m(µ, µ) < 14 GeV
Two µ, pT > 6, 6 GeV, 2.5 < m(µ, µ) < 4.0 GeV
Two µ, pT > 6, 6 GeV, 4.7 < m(µ, µ) < 5.9 GeV
Two µ, pT > 6, 6 GeV, 7 < m(µ, µ) < 12 GeV

Main Rate
B-physics and Light States Rate

L=2.0⇥1034 cm 2 s 1

図 2.7 Run2 でのトリガーメニューの一例 [8]。解析で利用される典型的なオブジェクトを取得するためのLevel-1 および HLT でのトリガー閾値が定められる。全体を通してトリガーレートの制約を守るよう設計される。

トリガーレートをまとめたリストを示す。トリガーメニューでは、解析で利用される lepton、jet、消失横方向エネ

5

miss
ルギー (ET) などの典型的なオブジェクトを取得するための、Level-1 および HLT トリガー閾値が定められている。

2.2.2 高輝度 LHC-ATLAS 実験での TDAQ システム
高輝度 LHC-ATLAS 実験ではパイルアップによる背景事象が大幅に増加し、トリガーレートが増加する。現行の TDAQ システムのままでは、読み出し能力の限界からトリガー制約を厳しくせざるを得ず、その結果、興味のある物理事象へのアクセプタンスを落としてしまう。そこで高輝度 LHC-ATLAS 実験に向けて、大規模な TDAQ シ
ステムのアップグレードが行われる。初段トリガーレートは 100 kHz から 1 MHz へ、後段トリガーレートは 3.3

kHz から 10 kHz へと拡張される。さらに、初段トリガーレイテンシーも 2.5 µs から 10 µs へと拡張される。図2.8 に高輝度 LHC-ATLAS 実験での TDAQ システムの概要を示す。高輝度 LHC-ATLAS 実験では初段トリガー

2.3 TGC 検出器の読み出し、トリガー、電気回路システムとPhaseII アップグレード
5.2.1 Level-0 Calorimeter Trigger

15

Figure 5.4:(b)TheEvent
mainFilter
functional
blocksof the TDAQ architecture for Phase-II, wiと DAQ
システムの概要
DAQ aspects. Shown in green are the Readout components and yellow the Dataflo
Figure 5.2: Diagram of the Level-0 Trigger architecture. The arrows indicate the type of object that
図 2.8 高輝度 LHC-ATLAS 実験における TDAQ システムの概要[9]。 (a)Level-0
システムの概要をwith interfaces
to に
other
systemsTrigger
indicatedby white for Software dependence, DCS S
is transmitted between each component of the system. Super cell energies are sent to the eFEX,
Event FilterCTP
in Redand Permanent Storage in gray.
示す。
Level-0
TriggerLevel-0
Calo とareLevel-0に大別され、で総合的なトリガー判定がなされる。
while coarser
granularity,
based
on sumsはof supercells energies,
sent to theMuon
jFEX andgFEX,(a) Level-0 Trigger システムの概要

respectively, as is done in the Phase-I system. Information from calorimeter cells with |h | >2.5,
CTP で後段に送られるべきと判断された場合、FELIX を経由して各フロントエンドエレクトロニクスに L0A 信号
without an energy threshold, is sent to the fFEX. Tile calorimeter information from the outermost
multi-gigabit
network. TTC information will be received from a PON andlayer is usedin coincidence withmuon
trigger primitives
the RPC
and TGC in the Barrelが分配される。
(b)に Event
Filter とfrom
DAQ
システムの概要を示す。
L0A を受けた各システムは検出器からのヒッ
and Endcap Sector Logic components, respectively. Hit information from the NSW and MDT
aredetectorFEelectronics
well as to the Data Handler.
トデータを FELIX に送る。FELIX は受け取ったデータを Event Filter に渡す。EFasではソフトウェアベースのト
sent to their corresponding Trigger Processors. The MDT Trigger Processor refines the momentum
measurement
for muon candidates determined by the Sector Logic components;
the resulting
muon
リガー判定が行われ、最後まで残ったデータがCERNの Permanent
Strageに保存される。
The lpGBT
protocolis being explored by subdetector systems and L0 trigger
candidates are transmitted to the MUCTPI for overlap removal and multiplicity determination.
bi-directional
point-to-point
serial links connecting the FELIX and their elec
Elementary calorimeter cells above a transverse energy threshold of | ET | > 2s are sent to the Global
systems
will either directly incorporate a GBTX chip on the electronics comp
Trigger for use in topological clustering and other refined algorithms. Trigger OBjects (TOBs)
areformed by each of the FEXs, as well as the MUCTPI, which are refined by the Global Trigger.plement
The
lpGBT protocol with FPGAs. For the downlinks (links to the detecto
CTP
information
the Global Trigger and MUCTPI,
consistingof trigger
algorithm
を combines
Level-0
Triggerfrom、後段トリガーを
Event Filter
(EF)
と呼ぶ。
most systems plan to use lpGBT to send TTC information,collect Busy info
flags and multiplicities of selected objects, to make the final Level-0 trigger decision.

perform configurationand では、新たに精密測定用のcontrol. For the uplinks (links from the dete
L0 Trigger は L0 Calo、L0 Muon、Global Trigger、CTP toで構成される。
L0 Muonics) some systems like ITk foresee to have different protocols to transmit dete

MDT
や RPC
の情報と組み合わせることで、より精度の高いトリガー• LAr もトリガーに用いられるようになる。
EM, EMEC, HEC calorimeter pre-processors called TGC
LAr Digital
Processing
Sys- information. To accommodate the downlink transmission FELIX mus
DCStem (LDPS) and LASP, carrying Super Cell and Full granularity detector data to

packets from the commodity multi-gigabit network and route them to the ser
判定を実現する。
L0Calo, respectively.Global Trigger は L0 Calo と MUCTPI からの位置や pT 、ET などの情報を基に、その事象が特places a requirement on FELIX reliability and uptime beyond that of data

• Global Trigger, to which Trigger Objects are sent for refined processing.
徴的なトポロジーを持つものか判定し、その結果をCTP に送る。
L0 Calo、L0 Muon、L0 Global
tions. CTP
FELIXはtherefore
functionsas a router
betweenからのcustom serial links anmulti-gigabit networks. It is largely detector-agnostic and encapsulates comm
入力に基づき、トリガーメニュー (図 2.9) に従い、各トリガー条件に指定されたプリスケーリングファクターを適

91 but minimal detector-specific functionality may be required in FELIX
ality,

用してトリガー判定を行う。各フロントエンドエレクトロニクスには
eXchange(FELIX)を経由 its destinatio
process the Front-End
received dataLink
beyondwhat is required
to determine
して Level-0 Accept (L0A) 信号が分配される。L0A を受けた各エレクトロニクスは、該当する陽子バンチ交差に

FELIX is being developed and will be deployed in the Phase-I upgrades of t

由来するデータを FELIX に送信する。FELIX はこれらのデータを
Event
Filterに転送する。
Event Filter
ではソ These upgrade
calorimeter
trigger
electronics
and the L1Caloand L1Muon.

a subsetof thefunctionality described above and the design and prototyping
フトウェアベースのトリガー判定が行われ、トリガーレートは
10 kHzまで削減される。最終的に残った生データ

は、CERN のデータセンターのストレージに保存される。

2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップ
グレード
高輝度 LHC-ATLAS 実験に向けた TDAQ システムのアップグレードに伴い、TGC 検出器の読み出し、トリガー、電気回路システムも大幅にアップグレードされる。本節ではまず、TGC 検出器におけるトリガーのコンセプ
トを説明する。次に Run 3 での TGC 検出器システムと PhaseII での TGC 検出器システムについて説明し、PhaseII
アップグレードにおける変更点を述べる。

6.11 Example Run 4 Trigger Menu

16

Table 6.4: Representative trigger menu for 1 MHz Level-0 rate. The offline pT thresholds indicate
the momentum above which a typical analysis would use the data.

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

Trigger Selection
isolated single e
isolated single µsingle g
forward e
di-g
di-e
di-µ
e µ
single t
di-t
single b-jet
single jetlarge-R jet
four-jet (w/ b-tags)
four-jetHTETmiss
VBF inclusive

Run 1
Offline pT
Threshold
[GeV]
25
25
120

Run 2 (2017)
Offline pT
Threshold
[GeV]
27
27
145

25
15
15
17,6
100
40,30
200
370
470

25
18
15
8,25 / 18,15
170
40,30
235
460
500
45† (1-tag)
125
700
200

85
700
150

B-physics††
Supporting Trigs
Total

PlannedHL-LHC
Offline pT
Threshold [GeV]
22
20
120
35
25,25
10,10
10,10
10,10
150
40,30
180
400
300
65(2-tags)
100
375
210
2x75 w/ (Dh > 2.5& Df < 2.5)

60
10
45
3
200

After
regional
tracking
cuts [kHz]
40
45
5
8
20
10
2
10
3
40

25

25

40

40

100

20

50
60
33

10
5
5

Event
Filter
Rate
[kHz]
1.5
1.5
0.3
0.2
0.2
0.2
0.2
0.2
0.35
0.5†††
0.35†††
0.25
0.5
0.1
0.2
0.2†††
0.4
0.5†††

50
100
1066

10
40
338

0.5
2
10.4

L0
Rate
[kHz]
200
45
5
40

†図 2.9

高輝度 LHC におけるトリガーメニューの例 [9]。解析に利用される典型的なオブジェクトに対して L0
In Run2, the 4-jet b-tag trigger operates below the efficiency plateau of the Level-1 trigger.
Trigger
および Event Filter でのトリガーレートが分配されている。L0 Trigger レートは Run 3 の約 10 倍、Event
††
This
is
a place-holder
for selections to be defined.
Filter でのレートは約6 倍に増強される。
†††

2.3.1

Assumes additional analysis specific requires at the Event Filter level

TGC トリガーのコンセプト

衝突点からエンドキャップ方向 (1.05 < |η | < 2.4) に飛来するミューオンは、エンドキャップトロイド磁石で曲げられ TGC 検出器に入射する。TGC 検出器の各層ではワイヤー、ストリップによる 2 次元読み出しで、TGC を通過したミューオンの (R、ϕ) 座標を検出する。TGC 検出器は z 方向に 3 つのステーションを持っており、ステー

The Global Trigger and HTT elements give the proposed system significant flexibility toconstruct such specialised triggers either to address science goals that are not met by the
り具体的な運動量概算手法の概要を図 2.10 に示す。
inclusive object-based selections shown in the example menu, such as exotic signatures, or
TGC 検出器はエンドキャップトロイド磁場の外側に位置するため、ミューオンは検出器を直線的に通過する。
where inclusive selections have a rate that is too high. This is particularly important forTGC
3 つのステーションのヒットから再構成したミューオンの飛跡(図中の実際の飛跡
M3 のthe検出器では、Event Filter
where additional algorithms are not difficult to include
provided )aと、
large
ヒット点
(ピボット
) と衝突点を直線的結んだ無限運動量飛跡のなす角を分別変数に利用して、
computingcost
is not implied. In many cases, the Run 2 performance is limitedpTbyを概算する。具
the com体的にRun cost
3 のロジックでは、ミューオンが実際に残したヒット点と無限運動量飛跡の
および
の交点との
putingof tracking which in the upgraded system can be addressedM1
with
the M2
HTT.
ション間のコインシデンスをとることでミューオンの 3 次元飛跡を再構成し、それをもとに運動量を概算する。よ

位置の差分 (dR , dϕ) を 利用する *2 。特に、ミューオンはエンドキャップトロイド磁場で主に R 方向に曲げられる
ため、dR は pT と強い相関を持った値となる。一方、ϕ 方向にはあまり曲げられないため、衝突点から飛来する

150
ミューオンのdϕ は pT によらず小さい値を取る。そのため dϕ は再構成したミューオン飛跡が、衝突点に由来するものであることを担保する目的で利用される。
*2 高輝度 LHC-ATLAS 実験では実際の飛跡と無限運動量飛跡のなす角 (∆θ, ∆ϕ) が利用される。本質的に等価なロジックである。

ATLAS エンドキャップミューオントリガー
2.3 TGC
TGC 検出器トリガーシステム
検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード
2.2
M2

21 17

M3

M1
ビーム軸

トロイド磁場領域dRdΦz = 14.5 m

z = 14 m
z = 13 m

実

際

の

軌

跡

R

TGC chamber front-end

衝突点

図 2.5

dR

動

運

限

無

量

拡大図

TGC 1 TGC 2 TGC 3
ASDdΦ
Mounted on
TGC chambers

PS-board

Big wheel edge

Φ

図 2.2
2.10 現行の
TGC におけるトリガーのコンセプト[10]。ミューオンがTGCに残したヒット点から再構成した実際のVMEbus crate
Delay
図TGC BW のトリガーのコンセプト[9]。ミューオンが実際に残したヒット点と、無限
飛跡と無限運動量飛跡の位置の差分 (dR,dϕ) を利用して pT を概算する。
BCID
3/423hits
運動量飛跡の M1 及び M2 の交点との位置の差分 (dR13 , dφ13 ) 及び (dR23 , dφ
) を利用してミュー
High-p

Count
(USA1

VME

エンドキャップ部のトリガーのコンセプト。M1・M2・M3 でのヒットの位置からミューオT
オンの pT を概算する。

wire
Readout
Delay
ンの飛跡の曲がり具合を測定し、その情報を用いてトリガー判定を行う。
BCID
2.1.2 節で述べたように、エンドキャップ領域に生成されるトロイド磁場は、ϕ 方向にも R 方向にも均一ではな
High-pT
Doublets
い上、その大きさも一様でない。そのため、(dR , dϕ) と pT の関係はミューオンの飛来する場所に依存する複雑な
strip
置は、M3 におけるヒット点と衝突点を結んだ無限運動量飛跡と比較される。このように無限運動量飛跡

Se
lo

ASD

関数となり、代数的にも電気回路的にも求めるのは難しい。そこでシミュレーションを用いて、あらかじめ (dR ,との比較を行うことによって運動量を概算することが可能である。具体的には
M3 でのヒット点を pivot
Delay
EI/FI
Stardϕ) と pT の関係性をまとめたテーブル (Look Up Table、LUT) を領域ごとに用意することで、複雑な計算をする
BCID
Mounted onhits
として、ミューオンが実際に残したヒット点と、無限運動量飛跡の
M1
及び2/3
M2
の交点との位置の差分
TGC chamber front-end
switchBig wheel edge
Counting room
ことなく、高速で pT を計算する。この手法をパターンマッチングと呼ぶ。
TGC chambers
Readout
TGC232, dφ
TGC(dR13 , dφ13 ) TGC
及び1 (dR
pT に対して閾値を設け、
Delay(USA15)233) を利用してミューオンの pT を概算する。この上述した TGC BW のヒットデータのみを用いたトリガー判定を行なっていた
Run 1 では、フェイクトリガー
PS-board
ASD
BCID
それ以上の
pT を持つミューオンがある衝突事象を選別する。
Mounted onMounted
Mounted ononと呼ばれる、衝突点に由来しない荷電粒子に対して誤ってトリガーを発行してしまう事象が多く発生していた。図
TGC chamber
TGC
TGC
front-endchamberchamber front-end
front-end
VMEbus crate
Delay
TripletBigµwheel edge
Big
Big wheel
wheel
edge
edge room
Counting
Counting
Counting roomroom
TGC chambers
TGC
TGC chambers
chambers
図 2.3 Runに上記のコンセプトを実現する現行システムにおけるトリガー・読み出し回路系のブ
VMEbus crate1.05 <BCID TGC
2.11
でのミューオントリガーをパスしたイベント数のTGC がトリガーを担当する
TGC 1にTGC
21 TGCTGC 3
11 TGCTGC 22 TGC
TGC 33(USA15)(USA15)(USA15)
3/4 hits η 分布を示す。
High-pT
PS-board
PS-board
ASD
ASD
ASD
ロック図を示す。信号の流れはトリガーパス(PS-board赤線)Readoutと読み出しパス (青線) に大別される。ミューオンがTrigger|η |の領域では、オフラインで再構成されたミューオンイベントよりはるかに多くのイベントがトリガーをパスして
wire
Delay
Delay
Delay
Racks near VMEbus
big wheels
TGCに入射すると 1.4 節で述べたように、アナログの電流信号が発生する。アナログ信号は
Amplifierいることがわかる。この差分の多くがフェイクトリガーによるものであると考えられる。フェイクトリガーの主なlogic
crate VMEbus
VMEbuscrate
crate
ASD BCID
Delay

EI/FI

VMEbus crate VMEbus
VMEbus crate
crate

Sector

MUCTPI
BCID
BCID
3/4BCIDhits
3/4
3/4 hits
hitsHigh-p
High-pHigh-pHigh-p原因として、陽子陽子衝突や、ハドロンカロリメーター内で生じた中性ハドロンが、エンドキャップトロイド磁石
T TT
Doublets
T
Shaper-Discriminator(ASD) での増幅、整形、波高弁別を経てデジタル信号となり、後段の“PS
board”
PS-board in VMEbus crate Trigger
VMEbus crate
Trigger
Trigger
strip
wire
wire
Readout
Readout
Readout wire
Delay
Delay
Delay
ASD
Sector
Sector
Sectorの支持構造体と相互作用し、荷電粒子を放出するケースが挙げられる。
と呼ばれるボードへ送られる。詳細は
2.2.2
節で述べるが、PS board ではミューオンの飛行時間の違い
BCID
BCID
BCID
Delay
logic
logicStar1/2logic
hits
VMEbuscrate MUCTPIMUCTPI
MUCTPI
Delay
この問題に対処するため、Run 2 以降のトリガーではInner High-p
Coincidence という新しいロジックが追加された。
EI/FI から PS board に至るケーブルの長さの違いに起因する、チャンネル毎のタイミングの差を
や ASD
ASD
High-pBCID High-p
StarT
T
T
Doublets
Doublets
Doublets
Readout
switchBCID
Readout
2/3 hits strip
は、TGC 検出器で再構成したミューオン飛跡と、Inner Coincidence の概要を図 2.12 に示す。Inner Coincidence
strip
strip
switchEI/FIdoublet単位で吸収し、信号の発生起源である陽子バンチ交差を同定する(BCID)。この後から信号はトリガーパ
ASD
ASD
ASD
ROD
Readout
エンドキャップトロイド磁石内部に設置された検出器で再構成したミューオン飛跡のマッチングをとるもので、こDelay
VMEbus crate VMEbus
VMEbus crate
crateROB
Delay
Delay
Delay
スと読み出しパスに分かれる。
EI/FI
EI/FI
BCID
StarStarStarれによって衝突点に由来する粒子とそうでないものを見分けることが可能となる。さらに、NSWなどの精密測定
BCID
BCID
BCID
Readout
Readout
Readout
2/3
hits
2/3
2/3 hits
hitsswitch
トリガーパスは PS board から High-p
Sector Logic(SL) というパスを辿る。
PS
switchswitchT (HPT) ボード、
Tripletµ用の検出器で再構成された飛跡情報を組み合わせることで、
TGC BW 単体での pT 計算より精度を向上させること
ROD
ROD
ROD
Readout
Readout
Readout
Delay
Delay
Delay
board
によってまずワイヤー(R) とストリップ(φ)、それぞれでステーション内コインシデンスが取ら
ROB
ROB
ROB
ROS
ができる。
BCID
BCID
BCID

れる。また M2, M3 の間のコインシデンスが取られ (dR23 , dφ23 ) が計算される。その後 HPT によっ

ASDて2.3.2
M1, M3間のワイヤーとストリップ、それぞれのコインシデンスが取られ、(dR13 , dφ13 ) が計算さRun
3 での TGC 検出器システムµ

TripletµµTriplet
TripletRacksnear big wheels

PS-board
in VMEbus crate
VMEbus crateれる。M3 におけるヒット位置及び (dR
13 , dφ13 ) の情報を受け取った SL ボードによってワイヤー・ス
上記のトリガーコンセプトを実現する現行 (Run 3) の TGC TDAQ システムのブロック図を図 2.13 に示す。図Racks near
big
Racks
Racks
wheelsnear
near1/2
bigbighits
wheelswheelsEndcapToroidMagnetより内側の検出器とのコインシデンスが取
Delay
ASDトリップ間コインシデンス、及び
ASD
ASD
Starの赤色の線はトリガー判定のための信号の流れを示しており、LHC の陽子バンチ交差に同期してFixed latency で
BCID
Readout
switch crateられる。SL はミューオンの入射位置、(dRcratedφVMEbus
pT を概算する。入射位置とpT 情報はPS-board in VMEbus
PS-board
PS-board
in
VMEbuscrate
crate crate
13 , in13 ) を用いて
VMEbus
VMEbus
VMEbuscrate
動作する (トリガーパスと呼ぶ)。青色の線は
L1A 後のデータ読み出しのための信号の流れを示しており、LHC とEI/FI doublet

Delay
BCID
EI/FI doublet

Delay
1/2Delay
hits
BCID
BCID
Readout
EI/FI
EI/FI doublet
doublet1/2
1/2 hitshits
StarReadout
Readout
switchStarStarswitch
switchVMER

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

18

図 2.11 Run 1 における、L1 Muon をパスしたイベント数とオフラインで再構成されたミューオンイベント数の比較。TGC がトリガーを担当する 1.05 < |η |の領域で、オフラインで再構成されたミューオンイベント数より多くのイベントがミューオントリガーをパスしていることがわかる。この差分がフェイクトリガーによるものと考えられる。

η = 1.05

η = 1.3

TGCs
TGCs

TGC EIBI RPCs

RPC BIS78

EIL4
TGC

Fake muon

マッチング
NSW

Tile カロリメーター

M3
M2

MM

NSW

η = 2.4

M1

High-η
sTGCstagger
図 2.12 Inner Coincidence の概念図 [11]。エンドキャップトロイド磁場内部の検出器にヒットを要求すること
で、衝突点由来でない荷電粒子 (Fake muon) に対してトリガーを発行してしまう事象を削減する。

でのミューオン検出器の配置図

2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード

TGC chamber front-end
TGC 1 TGC 2 TGC 3
ASD

Mounted on
TGC chambers
PS-board

Delay
BCID
Delay
BCID

ReadoutµASD

VMEbus crate

Sectorlogic

Trigger
MUCTPI

VMEbus crate

2/3 hits

Starswitch

Readout

Readout
ROD

ROB

Triplet

Racks near big wheels
PS-board in VMEbus crate

Delay
BCID

1/2 hits
Readout

VMEbus crate

Starswitch

EI/FI doublet

図 2.13Run 3 における TGC TDAQ システム。赤線がトリガーパス、青線が読み出しパスを表す。TGC 検出器

からの電流信号は ASD でデジタル信号に変換され、PS board に集められる。PS board では BCID が行われ、ワイヤーとストリップそれぞれでステーション内コインシデンスおよび M2-M3 コインシデンスが取られる。その後
Figure8.10: Schema of the trigger signal and readout chain of the L1 muon end-cap trigger. See
HPT で M1-M3 コインシデンスがとられたのち、SL でワイヤー・ストリップ間コインシデンス及び磁場内部に位
text for details.

置する検出器とのコインシデンスがとられる。SL で得られた pT 情報は MUCTPI を介して CTP に送られ、L1 ト

リガー判定が行われる。L1 トリガー判定を待っている間、ヒットデータは PS board でバッファーされ、L1A 信号

atthis stage, and physicaloverlapsof TGC chambers are handled. In addition, detector control
が発行された場合には
SSW、ROD
を通して後段に読み出される。
system and other control and monitoring signals are routed to the other parts of the electronics
mounted on the chambers. The aligned signals are passed to the so-called slave section, whereは非同期に動作する(読み出しパスと呼ぶ)。TGC
the coincidence
conditions are applied
and検出器にミューオンが入射すると、ガスレイヤーに張られたワイ
readout functions are performed. The PS-boards are
ヤーとストリップでアナログの電流信号が発生する。アナログ信号はTGC
検出器に直接取り付けられた
placed on the accessible outer surfaces of the TGC wheels: theelectronics
for the two doubletsAmpliﬁer
aremounted on the outsideof the outer doublet
M3 and those for the triplets on the inner surface
Shaper-Discriminator(ASD) に集められる。
ASD wheel
は信号を電圧信号に変換し増幅した後、閾値電圧との比較によof the triplet wheel M1. The EI/FI PS-boardsPS
areboard
installedin racks locatednear theASIC
EI/FI(PPchambers.
りデジタル信号を生成する。デジタル信号は後段の上に搭載された
Patch-Panel
ASIC) におい
Signals from the doublet and triplet slave boards
are combined
to identify high-pT track candidatesて、どの陽子バンチ交差に由来するものか識別される(BCID)。この後から信号はトリガーパスと読み出しパスにin coincidence boards combining all three trigger planes (M1, M2, M3), so-called high-pT boards,
分けられる。
located in dedicatedmini-racks
outer (HPT)
rim of、thetripletwheel.
(R-coordinate)
トリガーパスは、で構成される。
ではまずSlave Board(SLB)around
ASIC、theHigh-pt
SectorLogic(SL)Wire
SLB andstrip (f -coordinate) information is still treated separately at this point. Signals from high-pT boards
ワイヤーとストリップ、それぞれでステーション内コインシデンスがとられる。また M2、M3 の間のコインシデン
are sent to sector logic boards containing an R f coincidence unit and a track selector to selectスがとられ、(dR23 ,dϕ23 ) が計算される。その後 HPT で M1、M3 間のコインシデンスがとられ、(dR13 ,dϕ13 ) がthe highest-pT coincidences. The sector logic also receives directly the signals from the EI/FI slave
計算される。SL では M3 におけるヒット位置および (dR13 ,dϕ13 ) をもとにワイヤー・ストリップ間のコインシデ
boards and can incorporate them into the trigger logic. The sector logic boards are located in the
ンスがとられ、pT が概算される。また Inner Coincidence により、背景事象の除去およびより精度の高い pT 計算
USA15 counting room. The resulting trigger information for 72 separate trigger sectors per side isが行われる。SL で再構成された入射位置と pT 情報は MUCTPI に送られ、CTP へ渡される。CTP でトリガー条
sent to the MUCTPI.
件を満たしたバンチ交差には L1A が発行される。
読み出しパスは SLB、Star SWitch (SSW)、ReadOut Driver (ROD) というパスを経由して後段へ渡される。PP– 235 –

2008 JINST 3 S08003

Delay
BCID

High-pT
wire
High-pT
strip

ASD

Delay
BCID

Counting room
(USA15)

VMEbus crate

3/4 hits

Doublets

EI/FI

Big wheel edge19

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

20

1/12セクター

HPT・SSW(in mini-Rack)

PS board(in PS-pack)

・・・

ASD

図 2.14

TGC エレクトロニクスの設置場所。ASD は TGC チェンバーに直接取り付けられたアダプタボードに設置される。PS board は検出器付近の PS-pack に収納される。HPT および SSW は BW の外側に設置された

Mini-Rack 内の VME クレートに収められる。

ASIC で同期された信号は、トリガー判定が完了するまで SLB 内の L1 Buﬀer に保存される。SLB では最大 128 イ
ベント分の信号をバッファリングすることが可能である。前節で述べた通り、L1 Trigger は Fixed latency Schemeを採用しており、L1 Buﬀer にデータが入ってからそのイベントに L1A が出されるまでの時間 (L1 latency) は固定されている。そのため SLB は L1A を受信した後、L1 latency だけ前のデータを読み出すことで、正しくデータを読み出すことができる。SLB から読み出されたデータは SSW でゼロサプレスと呼ばれるデータ圧縮が行われ、イベント毎にパッケージされる (Event Building)。ROD は 1 つのセクター内の全ての SLB-SSW から送られたデー
タ集約し、さらに後段の ReadOut System (ROS) へとデータを送信する。
これらの TGC エレクトロニクスのうち、ASD、PS board、HPT、SSW は ATLAS 実験室内に設置され、フロントエンドエレクトロニクスと呼ばれる。図 2.14 にフロントエンドエレクトロニクスの設置場所を示す。ASD はTGC チェンバーに直接取り付けられたアダプタボードにマウントされる。PS board は 2 枚ごとにアルミニウムで作られたケース (PS-pack) に収納され、TGC チェンバー付近に設置される。HPT および SSW は BW の外側にある Mini-Rack 内の VME クレートに収められる。

SL、ROD 以降のエレクトロニクスは USA15 という ATLAS 回路室内に設置され、バックエンドエレクトロニ
クスと呼ばれる。HPT と SL および SSW と ROD は Run 3 では G-link と呼ばれる旧式の光シリアル通信規格で接続される。G-link におけるシリアルデータ転送レートはおよそ 800 Mpbs である。
次に TTC 系について述べる。Level1 Buﬀer より前の読み出し回路およびトリガー回路は、Fixed latency scheme

2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード

図 2.15

21

Run 3 TGC システムにおける TTC システムの概要 [3]。TTC 信号は CTP から各検出器のサブシステ

ムの LTP に分配され、TTCvi、TTCex、TTCrx を介して PS board、HPT、SSW、SL へと分配される。

を実現するため LHC の陽子バンチ交差と同期して動作する必要がある。この同期のために、各検出器と LHC を同期させるシステムを Timing, Trigger and Control (TTC) システムとよび、そのために配布される信号を TTC 信
号と呼ぶ。TTC 信号には陽子バンチ交差と同期した 40.079 MHz の LHC バンチ交差クロック (LHC クロック) や

L1A 信号などが含まれる。Run 3 における TTC 系の概要を図 2.15 に示す。TTC 信号は CTP から各検出器サブシステムの Local Trigger Processor (LTP) に配られる。その後 TTC 信号は TTCvi、TTCex、TTXrx と呼ばれる

TTC 専用モジュールおよび専用線を通じて、PS board、HPT、SSW、SL へ分配される。
以上に述べた Run 3 の TDAQ システムでは、高輝度 LHC-ATLAS 実験のトリガーおよび読み出し性能の要求を満たすことができない。この限界は、主に SLB に設置される L1 Buﬀer の容量と、ATLAS 実験室と回路室間の帯域幅に由来している。Run 3 では、L1 Buﬀer は最大 128 イベント分のデータしか保存できないため、高輝度

LHC-ATLAS 実験の L0 latency の要求である 10 µs (400 バンチ) の間データを保持することができない。さらに、
1 MHz の初段トリガーレートに対応するデータ量を読み出すためには、現行システムの ATLAS 実験室と回路室間の帯域幅では不十分である。

2.3.3 高輝度 LHC-ATLAS 実験での TGC 検出器システム
前節で述べた問題を解決するため、高輝度 LHC-ATLAS 実験では TGC 検出器のエレクトロニクスを大幅にアップグレードする。主な変更点は PS board で BCID したすべてのヒット信号を、ヒットの有無に関わらず、すべての BC について SL に送る点である。Run 3 のトリガーパスでは、検出器からの信号は SLB や HPT でのコインシ
デンスを通じて、段階的にデータ量を削減しながら回路室へ送られた。一方、高輝度 LHC-ATLAS 実験では、実験室と回路室の間で新しく高速シリアル通信技術を導入し、帯域幅を大幅に拡張することで、PS board が処理した
全チャンネル分のヒットビットマップをすべて、回路室の SL へ送信することができる。回路室では、ボードサイズや放射線耐性に対する制約が少なく、SL には大規模な FPGA を搭載することができる。その結果、CTP から

L0A が発行されるまでデータを保管しておく L0 Buﬀer も余裕を持って実装することができ、10 µs の L0 latencyに対応することが可能となる。また SL に 1 つのトリガーセクター内の全ての PS board からのヒット信号を集約させることで、TGC BW 7 層分のヒットデータを利用した、より包括的なトリガーアルゴリズムを実現する。高輝2.2.2

高輝度 LHC-ATLAS 実験での TGC トリガーシステム

前節で述べた現行システムの限界を克服するため、高輝度 LHC-ATLAS 実験では TGC 検出器エレク

トロニクスシステムのデザインを大きく変更する。高輝度 LHC-ATLAS 実験に向けたアップグレードのコンセプトは、PS board で受け取った TGC 検出器からの信号をヒットの有無にかかわらず (コインシへ転送する点にある。これは
ATLAS
実験室と
ATLAS 回路室間の帯域
22 デンスを取ることなく) 全て第SL2章
高輝度 LHC-ATLAS 実験に向けた
TGC
検出器システムのアップグレード
M2,M3 Doublets (1/24)
62
62
64
64
64
64
64
64
60
60
64
64
64
64
64
64
64
64
64
64
64
64
64
64
212 212206 206
64 64
64 64
192 192
220 22064 6464 64
244
64

250
64

on-detector

off-detector
36 Rx
18 Tx

Endcap:
160 ASD boards
80 ASD boards

GbE SW-Hub

Forward:32 ASD boards
8 ASD boards

2 Rx
2 Tx

2 JATHubs

M1 Triplet (1/24)
72
64
69
64

185
64

185
64

274 274
64 64
314
64

TILE

BIS78

6 Rx

2 Rx

2 Rx

11 PS boards

Endcap:84 ASD boards
32 ASD boards

GbE SW-Hub

Forward:
21 ASD boards
4 ASD boards

4 Tx

MUCTPI

22 Rx
11 Tx

4 Tx

FELIX

1 Rx
1 Tx

Ethernet

TDAQ
serverEthernet

DCS

1 JATHub

4 Rx
1 Tx

EIL4 Triplet (1/24)
Total: 192 channels

MDT
Trigger
Processor

1 PS board

Total:2090 channels
96
96

6 or 8 Rx
6 or 8 Tx

Endcap
Sector Logic 1 Rx

Total:4318 channels
72
64
69
64

NSW

18 PS boards

6 ASD boards
6 ASD boards

GbE SW-Hub

IPMI

1 Rx
1 Tx

ATCA Self
Manager
OpBcal ﬁber
Copper cable

1 JATHub

図 2.16
図 2.5

高輝度 LHC-ATLAS 実験における TGC 検出器システムの概要 [7]。この図では Endcap 片

高輝度 LHC-ATLAS 実験における TGC 検出器システムの概要 [5]。TGC からの電流信号は ASD でデ側の 1/24 分の領域を示している。TGC 検出器からの信号は ASD によってデジタル信号に変換されジタル信号に変換され、PS board 上の PP ASI で BCID される。PP ASIC からのヒット信号はヒットの有無に関てから、ATLAS 実験室内に設置されている
PS、RPC
boardによってが行われた後、信号の有無にPS
board からのヒット信号に加えて
TGC EI、NSW
BIS78、Tile BCID
カロリーメーターの情報も利用してpT
関わらずすべてSLに転送される。
SL
1
枚はEndcap片側の1/24分の領域を担当し、TGCBW,を判定する。その後 SL は再構成した飛跡情報を MDT Trigger Processor に送信し、より精度の高い pT を計算す

わらず、PS board FPGA から光ファイバーを通じて SL へ送られる。1 枚の SL は 1 つの 1/24 セクターを担当し、

TGC
EI, NSW, RPC BIS78,
Tile を介してカロリメータの情報を用いてパターンマッチングによりミューる。
SL からのトリガー出力は、
MUCTPICTP へ送信され、L0 トリガー判定が行われる。CTP で L0 ト

リガー判定を待っている間、衝突データはでバッファーされ、
L0A が出されたものはFELIX を通して後段へ
オンの pT の概算を行う。その後 SL SLは MDTTrigger Processor
へミューオン飛跡の情報を送るこ読み出される。
TTCp信号は
CTP から FELIX を介して各 SL に分配され、PS board へのコントロール信号に乗せとで、より良いT 分解能を得る。CTP へは MUCTPI を通してミューオンの入射位置や pT 情報

られPS board に分配される。
JATHub はデータパスとは独立したモジュールで、SLPS boardの制御を担当する。
が渡される。
CTP によるトリガー判定を待っている間、衝突データはにおいてバッファーされ、

L0A が発行された場合には FELIX を通して後段への読み出しが行われる。TTC 信号は CTP から
FELIX を通して各 SL に分配され、PS board へのコントロール信号に乗せられ各 PS board に分配
度 LHC-ATLAS 実験でのトリガーロジックの詳細は 3.1 節で説明する。
される。JATHub はデータパスとは独立しており、PS board 上の FPGA のコンフィギュレーショ
ン、回復不可能な SEU エラーへの対処、及び PS board 上の LHC バンチ交差クロックの位相のモニ全体像ター等を行う。

図 2.16 に高輝度 LHC-ATLAS 実験での TGC 検出器エレクトロニクスの概要を示す。ASD は現行システムのものを引き続き使用する。一方で、Run 3 で使われていた PS board、SLB、HPT、SL はすべて撤去され、新しくPrimary ProceSsor board (PS board)、JTAG AssisTance Hub (JATHub)、Endcap Sector Logic (SL) が設置される。PS board は Run 3 と同様に PS-pack に格納され、TGC 検出器付近に設置される。JATHub は Mini-pack 内の VME クレートに設置される。SL は USA15 の ATCA クレートに設置される。1 つの SL は TGC の 1/24 セク
ター担当し、このセクターを担当する最大 31 枚の PS board からヒットデータを受け取る。
トリガー回路および読み出し回路は主に SL 上の FPGA に集約される。TGC で生じる電流信号は ASD でデジ
タル信号に変換された後、PS board 上の PP ASIC で BCID される。PP ASIC からのヒット信号は、PS board 上Primary ProceSsor board (PS board)、JTAG AssisTance Hub (JATHub), Endcap Sector Logic(SL), 及び EI の ASD はすべて新しく設置されるエレクトロニクスである。以下ではそれぞれのエレク

Amplifier-Shaper-Discriminator(ASD) ボード
トロニクスとその役割について説明していく。

ATLAS Thin Gap Chamber
Production Readiness Review Report
TGC 検出器によるワイヤーとストリップの電流信号はまず
TGC のチャンバーに直接取り付けられてAmplififer-Shaper-Discriminator ICs
9 November 1999
Amplifier-Shaper-Discriminator (ASD) ボード
ATLAS Thin Gap Chamber
Production Readiness Review Report
TGC 検出器によるワイヤーとストリップの電流信号はまず
TGC のチャンバーに直接取り付けられてAmplififer-Shaper-Discriminator ICs
9 November 1999

2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード

23

2i
SW
2i

A

B
SW

C f = 1 pF
Rf = 16 kΩ

AB

C f = 1 pF
Rf = 16 kΩ

Cf
Cf

NON-INVINV

NON-INV

G 7

Cb

i
Rf

offsetsetting
offsetsetting

G 7

Cb

Rf

INV

comparator

Vthcomparator

VthiSW-position

preamplifier

preamplifier

SW-position

NON-INV > INV

NON-INV > INV

B

NON-INV< INV
NON-INV
< INV

A

B

C b

C b

discharged by idischarged by i

A charged-up
charged-up
by i
by i

Figure4-1 diagram
Block diagramof ASD
theASD
chip. チップの回路ブロック図
Figure 4-1
Blockof the
chip.
(b)
ASD
(b)
ASD
チップの回路ブロック図(a) ASD ボードの写真(a)(a) ASD Ϙʔυͷࣸਅ(b)ASD
ASDνοϓͷճ࿏ϒϩοΫਤνοϓͷճ࿏ϒϩοΫਤ(a)ASD
ASD ボードの写真
ボードの写真(b) (b)ASD
チップの回路ブロック図(a)ASDϘʔυͷࣸਅ
The second stage consists of a main-amplifier with a baseline restorer and differential outputs.
図 2.6 ASD の概要 [10]。図 2.6(a)Theはsecond
ASD
ボードの写真。
ASD
ボード
1 枚あたり4restorer
ASD
stage
consistssectionof a main-amplifier
witha baselineand differential
outputs.
The
main-amplifier
has
a
gain
of
7.
Dependingon the output
differential
signal level
図 2.6 ASD
ASD
の概要
[10]
2.6(a)
は ASD
ボードの写真。
ASD
ボード
1
枚あたり
4枚の
枚の
ASD
図 2.17
の概要
[12]。
(a)。図
に ASD
ボードの写真を示す。
1 枚の
ASD
ボードには
4is connected
枚のASD
The main-amplifier
sectionhas
a gain7. Dependingon
theチップが搭載
outputdifferential
seen16by チャンネル分の検出器信号を処理する。図
the switch
control
section,theofswitch
to the“A”side orthe “B” sidesignal(see level
チップが載っており、
1
枚の
ASD
ボードでは
2.6(b)はਤ 4.4 ASD ͷ֓ཁ [20]ɻਤ 4.4(a) ͸ASDϘʔυͷࣸਅɻϘʔυ
1
ຕ͋ͨΓ
4
ຕͷ
ASD
νοϓ͕౥ࡌ͞
seen16
byFigure
the switch
control
section,the switch
is connectedto the “A”
side
the “B”
side (see4-1). Whenis connectedto theA side, the capacitor
Cb willbeor
chargedfrom
チップが載っており、
1 枚の
ボードでは
チャンネル分の検出器信号を処理する。図2.6(b)
はされており、
1 つにつき4 [20]
チャンネル分のヒット信号を処理する。
(b)theにswitch
ASD
ASD
チッ
ਤ
4.4 ASDͷ֓ཁ
ɻਤASD
4.4(a)
͸ ASDϘʔυͷࣸਅɻϘʔυ
1チップの回路図を示す。
ຕ͋ͨΓ
4side,
ຕͷ
ASDνοϓ͕౥ࡌ͞
ASD
チップの回路ブロック図。
ASDFigureチップの回路は電流信号を電圧信号に変換する
Preamplifier,the current
by the amountof “i”. When
theAswitch
isthe
connected
to theside,bethecharged
capaci- from
4-1).
Whensource
the ASDswitchis connectedto thecapacitor
CbBwillΕ͍ͯΔɻਤ
4.4(b) ͸ ASD νοϓͷճ࿏ϒϩοΫਤɻνοϓͷճ࿏͸ిྲྀ৴߸Λిѹ৴߸ʹม‫͢׵‬Δ
tor
will
be
dischargedbytheamount“i”,
resultinginstabilizedDC
outputlevels,orabaseline
プは前段増幅回路、差動電圧増幅回路、コンパレーターから構成される。
ASD チップの回路ブロック図。
ASD チップの回路は電流信号を電圧信号に変換する
Preamplifier,thecurrent sourceASD
by the amountof “i”. When theswitch is connectedto the B side, the capaciΕ͍ͯΔɻਤ
4.4(b) ͸ɺిѹ৴߸Λ૿෯ͤ͞Δ
ASD νοϓͷճ࿏ϒϩοΫਤɻνοϓͷճ࿏͸ిྲྀ৴߸Λిѹ৴߸ʹม‫͢׵‬Δ
電圧信号を増幅する
Main-Amplifier、そして電圧信号を閾値電圧と比較してpreamplifier
main-amplifierɺͦͯ͠ిѹ৴߸Λ
LVDS‫ʹ֨ن‬ม‫͢׵‬ΔίϯύϨʔλͷ
In other words, the circuit makes
theLVDS
baseline 規格のデジタル
level of the differential outputs fromtor willrestoration.
be discharged
by the amount “i”, resulting
in stabilized
DC output levels, or a baselinethemain-amplifiertobeequal.
電圧信号を増幅する
Main-Amplifier、そして電圧信号を閾値電圧と比較して
LVDS
規格のデジタル3 段階に大きく分けられる。
preamplifier3信号に変換するコンパレータのɺిѹ৴߸Λ૿෯ͤ͞Δ
LVDS
ஈ֊ʹେ͖͘෼͚ΒΕΔɻ main-amplifier
restoration. ɺͦͯ͠ిѹ৴߸ΛIn other words, the circuit makesthe‫ʹ֨ن‬ม‫͢׵‬ΔίϯύϨʔλͷbaseline level of the differential outputs fromthe main-amplifier
be equal. is an offset setting circuit which transforms the main-amplifier
Following theto
main-amplifier
3 段階に大きく分けられる。
3信号に変換するコンパレータのஈ֊ʹେ͖͘෼͚ΒΕΔɻ
outputs to the levels required at the inputs to the comparator, where offset voltage is controlled

by DC
(V
from
outsideofthe chip.
Thewhichcomparator
is shown
in7Figure
4-3.
Following
thevoltage
main-amplifier
an board
offsetsetting
circuittransforms
main-amplifierの FPGA でまとめられ、光ファイバーを通じて SL に送信される。
SL
は、isPSから送られるTGC
BWthe
層のth) supplied
conformto theatLow
Signallingwhere
standard,
LVDS[7], to assure
outputsItstooutputs
the levels
required
the Voltage
inputs Differential
to the comparator,
offsetvoltageis controlled
ASICʹೖͬͯ͘ΔɻՃ͑ͯɺ
ASD
ͷ৴߸ͱ
LHC
ͷ
40
ΫϩοΫͱͷؒʹ͸Ґ૬͕ࠩ͋Δɻ͢ͳΘͪɺdriveability
and MHzimmunity
against noise and minimizing power. By design, this circuit can be PP
by DC voltage (V ) supplied from outside of the chip. The comparator
is shown in Figure 4-3.
情報に加え、TGC EI、NSW、RPC BIS78、Tile カロリメーターの情報も用いてミューオンのp を概算する。そth wire and strip signals by setting an appropriate T
used for boththreshold level. Table 4-2 is a

Its outputs
conformthecharacteristics.
Low Voltage 32
Differential
Signalling standard, LVDS [7], to assure
ASIC Ͱ͸ TGC ͷ֤νϟϯωϧ͔Βདྷͨ৴߸ͷλΠϛϯάௐઅΛߦ͍ɺνϟϯωϧ୯ҐͰಉ͡όϯνަ͔ࠩΒ
summaryof this tochip’s
ASIC
ASD
ͷ৴߸ͱ
LHC
ͷ 40
ΫϩοΫͱͷؒʹ͸Ґ૬͕ࠩ͋Δɻ͢ͳΘͪɺ
の後SLʹೖͬͯ͘ΔɻՃ͑ͯɺ
は MDT Trigger Processor(MDTTP)にミューオン飛跡候補を送信し、よりよい分解能で
pTdesign,
を再構成す
driveability
and MHzimmunity
against noise and minimizing power. By
this circuit can be PP
used for both wire and strip signals by setting an appropriate thresholdlevel. Table
4-2 is aདྷͨ͢΂ͯͷ৴߸Λ LHC ͷΫϩοΫͱಉҐ૬ʹͳΔΑ͏ʹ߹ΘͤΔɻ͜ͷ‫ػ‬ೳΛόϯνަࠩࣝผ(bunchcrossingる。
SL Ͱ͸
のトリガー出力は
MUCTPI 通じて CTP へ送信され、
L0
トリガー判定が行われる。
CTP でのトリガー判
ASIC
TGC ͷ֤νϟϯωϧ͔Βདྷͨ৴߸ͷλΠϛϯάௐઅΛߦ͍ɺ
summaryof thischip’scharacteristics. 32 νϟϯωϧ୯ҐͰಉ͡όϯνަ͔ࠩΒ
4.2.2
Simulation
identification, BCID) ͱ‫Ϳݺ‬ɻλΠϛϯάௐઅ͸ ASD Ϙʔυ୯Ґ (16 νϟϯωϧ୯Ґ) Ͱߦ͑ΔΑ͏ʹͳͬͯ
Figure L0A
4-4 shows
the result of a PSPICE simulation of the preamplifier output, the main-amplifi定を待っている間、ヒットデータは
SL 内でバッファーされ、が発行されたバンチ交差事象のデータはFELIXདྷͨ͢΂ͯͷ৴߸Λ LHC ͷΫϩοΫͱಉҐ૬ʹͳΔΑ͏ʹ߹ΘͤΔɻ͜ͷ‫ػ‬ೳΛόϯνަࠩࣝผ(bunch crossing

͍Δɻ

er differential outputs, and the comparator LVDS outputs against impulse inputs of

4.2.2 Simulation±0.1 to ±0.5pC charge. Dynamic range (non-saturated range) of the preamplifier against negaを通じて後段へ読み出される。
identification, BCID) ͱ‫Ϳݺ‬ɻλΠϛϯάௐઅ͸ ASDϘʔυ୯Ґ
(16is fromνϟϯωϧ୯Ґ) Ͱߦ͑ΔΑ͏ʹͳͬͯ
tive/positive
impulse charge inputs–1.2 to +2.0pC. The slewing
rate of the preamplifier

Slave Board (SLB) ASIC

alsoshows
limits theforalarge
positivecharge inputs.
Thedynamic range
and thethe
gainof theFigure 4-4
thelinearity
result of
PSPICE
simulationof thepreamplifier
output,main-amplifi-

TTC 信号は CTP から FELIX を通じて各 SL に分配され、
PSoutputs,
board
へのコントロール信号に乗せて各PS
board
preamplifier
observed andatthe thebuffered
output (openLVDS
emitter)outputs
depends onthe external
load
and
is
er differential
comparator
againstimpulseinputsof͍Δɻless than that of the internal one. The circuit can successfully accept signals of 5 MHz or higher±0.1 to ±0.5pC charge. Dynamic range (non-saturated range) of the preamplifier against negaに分配される。JATHub
PSfrequency.
boardの制御を担当する。このシステムではバックエン
PP ASICはデータパスと独立しており、
ʹΑͬͯ BCID ͞Εͨ৴߸͸ಉ͘͡
PS Board্ʹ͋Δ Slave Board (SLB) ASIC ʹೖྗ͞ΕΔɻਤ
tive/positive impulse charge inputs is from –1.2 to +2.0pC. The slewing rate of the preamplifier

also limits the linearity for large positive charge inputs. The dynamic range and the gain of the
4.5(a) ʹࣔ͢Α͏ʹɺ
SLB が光リンクのみで接続されており、トリガー、データ読み出し、コントロー
ASIC ͸ 2 ͭͷ໾ׂΛ࣋ͭɿドのSL とフロントエンドの
board
Slave
Board
(SLB)PSASIC
6
4 Amplifier and discriminatorpreamplifier observed at the buffered output (open emitter) depends on the external load and isless than that of the internal one. The circuit can successfully accept signals of 5 MHz or higher
ル、TTC の分配をコンパクトに実現している。
• εςʔγϣϯؒ(M2 ͱ M3) ͋Δ͍͸εςʔγϣϯ಺(M1) ίΠϯγσϯεΛऔΓɺͦͷ݁ՌΛ‫ޙ‬ஈͷτϦ
frequency.
PP ASIC ʹΑͬͯ
BCID ͞Εͨ৴߸͸ಉ͘͡
PS Board ্ʹ͋Δ
Slave Board (SLB) ASIC ʹೖྗ͞ΕΔɻਤ
以下に TGC 検出器における読み出し、トリガー、制御に関わるそれぞれのエレクトロニクスとその役割を説明ΨʔϩδοΫϘʔυͰ͋Δ High-p Ϙʔυʹ౉͢ (τϦΨʔύε)T
4.5(a) ʹࣔ͢Α͏ʹɺSLB ASIC ͸ 2 ͭͷ໾ׂΛ࣋ͭɿ
6
4 Amplifier and discriminatorする。

• ֤νϟϯωϧ͔Βड৴ͨ͠৴߸Λ L1A ৴߸͕དྷΔ·ͰҰ࣌తʹͨΊ͓ͯ͘ (ಡΈग़͠ύε)• εςʔγϣϯؒ (M2 ͱ M3) ͋Δ͍͸εςʔγϣϯ಺ (M1) ίΠϯγσϯεΛऔΓɺͦͷ݁ՌΛ‫ޙ‬ஈͷτϦίΠϯγσϯεͷऔΓํͷ‫͔఺؍‬ΒɺTGC BW ༻ͷ SLB ASIC ͸ 3 छྨʹ෼͚ΒΕΔɻDoublet ༻ͷ SLB

Ampliﬁer-Shaper-Discriminator(ASD)ΨʔϩδοΫϘʔυͰ͋Δ High-p
T Ϙʔυʹ౉͢ (τϦΨʔύε)

ASIC Ͱ͸ɺM2 ͱ M3 ͷ 4 ૚෼ͷϫΠϠʔ͋Δ͍͸ετϦοϓ৴߸Λड৴͠ɺͦͷ͏ͪͷ 3 ૚Ҏ্ʹώοτ͕͋• ֤νϟϯωϧ͔Βड৴ͨ͠৴߸Λ
L1A
৴߸͕དྷΔ·ͰҰ࣌తʹͨΊ͓ͯ͘(ಡΈग़͠ύε
Δ͜ͱΛཁ‫͢ٻ‬Δ
3/4
ɻバ
Triplet
SLB
ASIC
Ͱ͸ɺ
M1 )ͷ 3 ૚෼ͷϫΠワ イ ヤ ー 、ス
ト リ ッ プ か ら(3-out-of-4の 電 流 信ɺ号は ίΠϯγσϯε
TGCの チ ェ )ンー に ϫΠϠʔ༻ͷ
直接取り付けられた、
Ampliﬁer-Shaper-Ϡʔ৴߸ͷ͏ͪ
2 ૚Ҏ্Ͱώοτ͕͋Δ͜ͱΛཁ‫͢ٻ‬Δ (2-out-of-3ɺ2/3 ίΠϯγσϯε)ɻTriplet ετϦοϓ༻
Discriminator(ASD) ボードで電圧信号に変換された後に増幅され、閾値電圧との比較による信号識別を経ίΠϯγσϯεͷऔΓํͷ‫͔఺؍‬Βɺ
TGC BW ༻ͷ SLB ASIC ͸ 3 छྨʹ෼͚ΒΕΔɻDoublet ༻ͷ SLB
ͷ SLB ASIC Ͱ͸ɺM1 ͷ 2 ૚෼ͷετϦοϓ৴߸ͷ͏ͪ 1 ૚Ҏ্Ͱώοτ͕͋Δ͜ͱΛཁ‫͢ٻ‬Δ (1-out-of-2ɺ
て、最終的に LVDS 規格のデジタル信号へ変換される。図 2.17 に ASD の概要を示す。ASD はチャージアンプでASIC Ͱ͸ɺ1/2
M2ίΠϯγσϯε
ͱ M3 ͷ 4 )૚෼ͷϫΠϠʔ͋Δ͍͸ετϦοϓ৴߸Λड৴͠ɺͦͷ͏ͪͷ
3 ૚Ҏ্ʹώοτ͕͋ɻίΠϯγσϯε͸ਤ 4.5(b) ʹࣔ͢Α͏ͳίΠϯγσϯεߦྻΛ༻͍ͯऔΒΕΔɻ
1 ຕͷ SLB
ある前段増幅器 (Preampliﬁer)、差動電圧増幅回路、コンパレーターから構成されている。前段増幅回路では、0.8Δ͜ͱΛཁ‫͢ٻ‬Δ(3-out-of-4ɺ3/4 ίΠϯγσϯε)ɻTriplet ϫΠϠʔ༻ͷ SLB ASIC Ͱ͸ɺM1 ͷ 3 ૚෼ͷϫΠ
ASIC ͋ͨΓ‫ޙ‬ஈʹ౉͢ώοτ৘ใ͸ҎԼͷ௨ΓͰ͋Δɿ
V/pC のゲインを用いて、16 ns の時定数で電流信号を電圧信号に変換する。その信号は差動電圧増幅回路で 7 倍にϠʔ৴߸ͷ͏ͪ 2 ૚Ҏ্Ͱώοτ͕͋Δ͜ͱΛཁ‫͢ٻ‬Δ (2-out-of-3ɺ2/3 ίΠϯγσϯε)ɻTriplet ετϦοϓ༻• Doublet ༻ɿ࠷େ 2 ͭͷ (R3 , dR23 ) ·ͨ͸ (φ3 , dφ23 )増幅され、コンパレーターで閾値電圧を超えている時間に対応するパルス長の
LVDS 信号に変換される。この閾値ͷ SLB ASIC Ͱ͸ɺM1ϫΠϠʔ༻ɿ࠷େ
ͷ 2 ૚෼ͷετϦοϓ৴߸ͷ͏ͪ
1 ૚Ҏ্Ͱώοτ͕͋Δ͜ͱΛཁ‫͢ٻ‬Δ (1-out-of-2ɺ
•Triplet3
ͭͷR
1
電圧は PS board から設定できるようになっている。また ASD には TGC のチャージ出力をエミュレートする Test
• TripletετϦοϓ༻ɿ࠷େ 4 ͭͷ
φ1 ʹࣔ͢Α͏ͳίΠϯγσϯεߦྻΛ༻͍ͯऔΒΕΔɻ
1/2 ίΠϯγσϯε
)ɻίΠϯγσϯε͸ਤ
4.5(b)
1 ຕͷ SLB
Pulse
源が実装されており、ASD 以降のトリガー・データパスの試験に利用される。
1 枚の ASD ボードには 4 枚

ASICのASD͋ͨΓ‫ޙ‬ஈʹ౉͢ώοτ৘ใ͸ҎԼͷ௨ΓͰ͋Δɿ
チップが搭載されており、1 枚あたり 4 チャンネル、全部でチャンネルの信号を処理する。
の読ASICLVDS γϦΞϧ௨৴Λ༻͍ͯग़ྗ͢Δώοτ৘ใ͸
High-pT 16
ϘʔυʹૹΒΕΔɻͳ͓
TGC EI/FI TGC༻ͷ SLB
み出しチャンネルはおよそ
32 万チャンネルであるため、システム全体ではおよそ2 万枚の Sector
ASD ボードが設置さͰ͸ 1/2 ίΠϯγσϯε͕औΒΕͨͷͪɺ
G-Link ͱ͍͏γϦΞϧ௨৴‫֨ن‬Λ༻͍ͯ
Logic ϘʔυʹૹΒΕ

• Doublet ༻ɿ࠷େ 2 ͭͷ (R3 , dR23 ) ·ͨ͸ (φ3 , dφ23 )れる。

• Triplet ϫΠϠʔ༻ɿ࠷େ 3 ͭͷ R1

27• Triplet ετϦοϓ༻ɿ࠷େ 4 ͭͷ φ1
LVDS γϦΞϧ௨৴Λ༻͍ͯग़ྗ͢Δώοτ৘ใ͸ High-pT ϘʔυʹૹΒΕΔɻͳ͓ TGC EI/FI ༻ͷ SLB ASICͰ͸ 1/2 ίΠϯγσϯε͕औΒΕͨͷͪɺG-Link ͱ͍͏γϦΞϧ௨৴‫֨ن‬Λ༻͍ͯ Sector Logic ϘʔυʹૹΒΕ

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

24

Primary ProceSsor board (PS board)
ASD ボードからのヒット信号は、次に PS board に送られる。PS board は PP ASIC と Xilinx 社製の Kintex-7
FPGA という 2 種類の集積回路を搭載している。PP ASIC は可変遅延機能により各 ASD からの入力信号の到着時間を揃え、その信号がどの陽子バンチ交差に由来するかを識別する (BCID)。PS board FPGA は BCID されたヒット信号を高速光シリアル通信に乗せて SL へ転送する。図 2.18 に PS board の最終試作機の写真とブロック図を示す。PS board には 8 つの PP ASI が搭載され、そのうち 4 つはメザニンカードに乗せられる。1 つの PP ASIC は

2 台の ASD と接続され、合計で 32 チャンネルの信号を処理する。PS board FPGA は 8 つの PP ASIC からのヒッ
ト信号をまとめて、合計 256 チャンネル分のヒットビットマップを SL に送る。

PS board はボード上に DAC (Degital Analog Converter) 、ADC (Analog Degital Converter) 、クロックジッ
タークリーナー、QSPI フラッシュメモリーなどの電子素子を搭載している。DAC は ASD のコンパレーターにア
ナログの閾値電圧を供給する。PS board FPGA から閾値電圧の大きさを設定することができる。ADC は DAC から供給される閾値電圧をモニターする。クロックジッタークリーナーは、PS board FPGA がシリアルデータから再構成した LHC バンチ交差クロックのジッターを低減する。QSPI フラッシュメモリーは不揮発性のメモリーで、ボードの電源が落とされた場合でも書き込まれた値を保持することができる。これを利用して、PS board FPGA のファームウェアや、ボードごとに最適化された PP ASIC の遅延値などのパラメーターを保存する役割を果たす。また、インターフェイスとして、電気信号を光信号に変換する SFP+ モジュール、Cat-6 ケーブルのコネクターである RJ45 を有しており、それぞれ SL と JATHub に接続される。

PS board は TGC システム全体で 1434 枚設置され、それぞれの個体の量産が 2024 年から始まる。本研究では、量産される各個体にハードウェアの不具合がないことを検証する品質保証試験の設計、およびそれに向けた機能開発を行なった。これに関する詳細は 5 章で議論する。以下に PP ASIC と PS board FPGA の役割について詳しく説明する。

Patch-Panel ASIC (PP ASIC)
図 2.19 に PP ASIC のブロック図を示す。PP ASIC は主に可変遅延回路と陽子バンチ識別回路で構成される。

PP ASIC が ASD から受け取る LVDS 信号の入力時間には、チャンネルごとに O(10 ns) のばらつきが存在する。
これは、衝突点から検出器までの飛行時間 (Time-of-Flight) や、ASD から PP ASIC までの LVDS ケーブルの長さがチャンネルごとに異なるためである。また、同一チャンネル内でもイベントごとに信号の到着時間が 20 ∼ 30 ns
程度変動する (図 2.20)。これは、ミューオンの入射位置に応じて、電荷が検出される位置から ASD までの距離が異なり、結果として信号の伝播遅延や電荷のドリフト時間にばらつきが生じるためである。
このばらつきを揃えるために、各 ASD ごとに固有の遅延を加えるのが可変遅延回路である。可変遅延回路は 1

ns 以下の刻み幅で、最大 45 ns までの遅延をかけることができる。PP ASIC に一番遅く到着する ASD からの信号の立ち上がりに、他の ASD からの信号の立ち上がりを合わせるように遅延パラメーターが設定される。この遅延パラメーターは PS board の FGPA から設定可能である。
可変遅延回路でタイミングが揃えられた後、信号は陽子バンチ識別回路に送られる。陽子バンチ識別回路は、PP

ASIC に入射するデジタル信号の立ち上がりを検出し、その信号がどの陽子バンチ交差に由来するのか識別する。
陽子バンチ回路の概念図を図 2.21 に示す。前述の通り、同じチャンネル内であってもヒット信号の到着時間はイベント毎に 20 ∼ 30 ns 程度の幅を持ち、この時間幅のうちに来るヒット信号には同じ BCID を付与する必要がある。
そのため、同じ BCID を付与する時間幅 (有効ゲート幅) を ASD ごとに設定できるようになっており、信号到着時
間幅が 25 ns を超える場合に対応するため、有効ゲート幅は 25 ns 以上に設定できるようになっている。その場合、2 つの有効ゲートが重なる時間が存在するが、このタイミングに入射した信号には 2 バンチ分の信号が出力される。

32 万チャンネルを処理するため、システム全体では ASD ボード
Primary差動信号として出力される。
Processor board TGC(PSの全
board)

はおおよそ 2 万3000 枚設置される。
ASD ボードによって
LVDS
規格として出力された検出器信号は次に TGC 検出器上に設置されている、

PS board に入る。PS board には、Patch-Panel ASIC (PP ASIC) と Xilinx 社製の Kintex-7 FPGA1
Primary Processor board (PS board)
ASD ボードによって LVDS 規格として出力された検出器信号は次に TGC 検出器上に設置されている、

PS board に入る。PS board には、Patch-Panel ASIC (PP ASIC) と Xilinx
社製の Kintex-7 FPGA1
from/to
Sector Logic blade

2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード
Low Voltage
Mother board
ASD VthTwisted-pair
SFP+  2 from/toData (16 GbpsSector)
Logic bladeTTC signals
TTC signals, Control
from/to8-ch 8-ch
Low Voltage
DAC
DAC

Mother board
ASD Vth

16-ch
8-ch
ADC
DAC

from/tofrom/to
SPP board JATHub board

16-ch
ADC

RJ45

from/to
SPP board JATHub board

SFP+  2
Data (16 Gbps )MonitorTTC
signals, Control
Control

8-ch
DAC

from/to Mezzanine

25

Xilinx Twisted-pair
RJ45
JTAG for configuration
signals
bus for SEM functionality
Kintex-7 TTC SPIFPGAData bus
MonitorControl

Xilinx TTCJTAG
for configuration& I2C/SPI bus
Kintex-7 SPI bus for SEM functionality
FPGA

Data bus
from/to Mezzanine

TTC & I2C/SPI bus
from/to MezzaninePP
from/to Mezzanine
ASIC

PP
from/toASICMezzaninePP
from/toASIC
Mezzanine

PP
ASIC

PP
ASIC

PP
ASIC

from/to Mezzanine

PP
ASIC

from/to Mezzanine

PP
ASIC

ASD 32ch Test Pulse ASD 32ch Test Pulse ASD 32ch Test Pulse ASD 32ch Test Pulse
Vth Data
Vth Data
Vth Data
Vth Data
from/toASDTest Pulse ASDfrom/to
ASDPulse ASD 32ch
from/to
Test ASDPulse
ASD ASD
32ch Test Pulse from/to
ASD 32ch
32ch Test
Vth Data
from/to ASD

from/to MotherVth Data
from/to ASD

Vth Data
from/to ASD

Mezzanine cardfrom/to MotherMezzaninefrom/tocard Motherfrom/to Motherfrom/to Motherfrom/to Mother

ASIC

ASIC

ASIC

PP
ASIC PP

PP
PP
ASIC

PP
PP
ASIC

Vth Data
from/to ASD

from/to Motherfrom/to MotherPP

PPASICASIC

Test Pulse
Test
Pulse
Test Pulse
ASD 32ch
ASDASD32ch
32chTest
Test Pulse
TestPulse
Pulse ASD
Pulse
Test Pulse
ASD 32ch
32chTest
ASD 32ch
ASDASD
32ch32ch
Vth Data
Data
Vth Data
Vth VthData Data
Vth Data
VthVthData
Vth
Data
from/tofrom/toASD
from/tofrom/toASD ASD
from/toASD ASD
from/toASD
from/toASD
ASD
from/to(a)board
PS
board
(b)
PSboardboardのブロック図のブロック図
PSの写真最終試作機の写真
(b)
PS
board
(a) PS(a)board
最終試作機の写真(b)
PSのブロック図
図 2.7 PS board の概要。1 枚の PS board には 8 個の PP ASIC (メインボードに 4 個、メザニン
図PS board
1 枚の
PS PS
board
は、1には
つの8FPGAと 8 ASIC
つの PP(メインボードにASIC (メインボードに4 個、メザニ
図 2.18
2.7 PS
boardの概要。
の概要。
1 枚の
board
個の PP
4 個、メザニン
ボードに 4 個) が搭載されており、PS board FPGA は 256 チャンネル分の信号を扱う。PP ASIC にンボードに個))が搭載されており、を搭載している。1 つのPP ASIC
は 2 台のASDと接続され、合計で 32 チャンネルの信号を処ボードに 44個
PS board
FPGA
は 256
チャンネル分の信号を扱う。
PP ASIC に
おいて BCID がなされた後に、すべての信号をヒットの有無に関わらず高速光通信を用いて SL に転理する。また、
PS
board
は
DAC
、
ADC
、クロックジッタークリーナー、
QSPI
フラッシュメモリーなどの素子をおいて BCIDがなされた後に、すべての信号をヒットの有無に関わらず高速光通信を用いて
SL に転
送する。
ASD に閾値電圧を供給する DAC、及び閾値電圧をモニターする ADC は PS board FPGA

送する。ASDに閾値電圧を供給する DAC、及び閾値電圧をモニターする ADC は PS board FPGAによって制御される。

搭載しており、これらは PS board FPGA からコンフィギュレーションすることができる。

によって制御される。

Programmable
Gate
Array の略。ユーザーがファームウェアを編集することで、自由に内部のデジタル回路を編集
有効ゲート幅も Field
PS boardの FPGAから設定することができる。
1

できる集積回路である。

1 Field Programmable Gate Array の略。ユーザーがファームウェアを編集することで、自由に内部のデジタル回路を編集できる集積回路である。
PS board
FPGA

PS board FPGA は SL にヒットデータを送信することに加えて、PS board 上の各素子の制御/監視および LHC
バンチ交差クロックの再構成を担当する。PP ASIC により LHC バンチ交差クロックと同期された 256 チャンネルのヒット信号は、PS board FPGA でまとめられ、光ファイバーを通じて SL に転送される。PS board から SL に送信されるデータフォーマットを図 2.22 に示す。256 チャンネルのヒットデータに加え、64 bit のヘッダーが付与され、合計 320 bit のデータが 25 ns おきに送信される。320 bit のデータは 2 本の光ファイバーに分けられ、32 bit
ごとにワードという単位でまとめられる。ワード 0 ではヘッダーが、ワード 1 ∼ 4 にはヒットデータが詰められる。
データ転送には、高速シリアル通信対応のトランシーバーの種である、GTX トランシーバーが用いられ、FPGA 内のパラレルデータをシリアルデータに変換する際には 8b10b コーディングが用いられる。そのため、1 本の光ファ
イバーのラインレートは 160 bit × 10/8 × 40 MHz = 8 Gbps となる。

PS board FGPA は SL からのコントロール信号を 1 本の光ファイバーを通じて受け取る。コントロール信号のデータフォーマットを図 2.23 に示す。SL はワード 2 と 3 で定義された Address、Data、Command を利用してPS board FPGA 内のレジスタを操作する。PS board FPGA と QSPI フラッシュメモリーは SPI バスで接続されており、SL が FPGA を介して SPI バスを制御することで、QSPI フラッシュメモリーにデータを書き込むことができる。この通信パスを利用して、PP ASIC の遅延パラメーターや有効ゲート幅、ASD に供給する閾値電圧などの制御用パラメーターを QSPI フラッシュメモリー上に保存することができる。

PS board FPGA は QSPI フラッシュメモリーに保存された制御用パラメーターを読み取り、PP ASIC、ASD に自動で分配する。これを自立型制御機構と呼ぶ。この機構により、1434 枚の PS board には同じファームウェア *3*3 正確には PS board から SL に送るデータフォーマットに 3 種類のバラエティが必要であるため、3 種類のファームウェアを使い分けるこ子バンチ交差に由来するのかを判定する必要があり、これを行うために PP ASIC には可変遅延回路と陽TGC Patch-Panel ASIC Design Reportfor Production Readiness Review
子バンチ識別回路が搭載されている。

M. Miyahara, O. Sasaki, H. Asada, Y. TGC
Horii, M.
Ikeno,
衝突点で生じたミューオンが通過することによる生じるからの信号は、衝突点からのミューオンの飛行時間の違い (45 ∼ 64 ns) や、ASD(TGC
からElectronics
PP ASIC
までのケーブル長の違い (1.8 ∼ 12.5 m) によGroup)
H. Inaguma, S. Ito, M. Tomoto, T. Yamada, et al.

り、各26PP ASIC に入ってくるタイミングが最大
26 ns 異なる。この時間のばらつきを調整し、最も信号
第 2 章 高輝度 LHC-ATLAS
実験に向けた TGC 検出器システムのアップグレード
16 Sep. 2019 (revised on 14 May 2021)

1. Overview

Channel B
Channel A

CMOS input for debug

BCID

48 Step Variable Delay

MASK

BCID

Each one

MASK

Delay

BCID

Test Pulse
Driver

48 Step Variable Delay(BCID Gate)

Bypass control

32 Step Variable Delay(PLL)

Mask control

CP &FilterDelay contr ol

48 Step Variable Delay(BCID Delay)

Each

PFD

MASK

48 Step Variable Delay(TPG Fine Delay)

Icp
cont.

1/2

48 Step Variable Delay

Gate

BypassCoarseDelay
Inverting control

TPG
Trigger

REF CLK(40MHz)48 Step Variable Delay

Sharedby 16chBypassBypassDelay cell bias

Output signal to FPGA (1.8V CMOS)LVDS input

Each one

Input signal from ASD board (16ch)

48 Step Variable Delay(SPI Mode
Select)

CKE

CKP

SSB

MISO

SCK

MOSI

Lock
detect

SPI

図 2.19回路のブロック図[13]。Channel Aと Channel B がそれぞれ 1 つの ASD ボードに対応し、1FigurePP
1 ASIC
Block
diagram of thePatch-PanelASIC.
図 2.8 つのPPPPASICの回路ブロック図。
ChannelAとB はそれぞれ 1 つの ASD ボードにASIC は 32 チャンネルの LVDS 信号を受け取る。Channel
PP ASIC は主に可変遅延回路と陽子バンチ識別回路で構成され、この
2 つを用いてを行う。
対応し、1 つの PP ASIC
は 32BCID
チャンネルのLVDS 信号を受け取る。PP ASIC には可変遅延回路、

陽子バンチ識別回路が搭載されており、このつの回路を用いてBCIDを行う。またチャンネル毎にpack of the TGC system. Figure 1 shows a2block
diagram. It receives
discriminatoroutput signals
Patch-Panel ASIC is a full custom CMOS IC to be implemented on PS board in the PS

from two 16-channel ASD boards by LVDS receivers and performs bunch-crossing identification
マスクがかけられるような機能も搭載されている。

(BCID). The signals from the ASD board are transmitted with the LVDS level via twisted-pairを使用し、ボード毎に異なるパラメーターの設定は各個体が自動で行う、という次世代的な制御モデルを実現して
cables. Prior to the BCID, variable delay is introduced to each signal from ASD boards in order to
いる。PS board FPGA には PS board 上の素子の状態を監視するための機構も備わっており、DAC に分配した設
adjust the delay difference from time of flight and cable length and also to adjust the phase
定値、ADC、xADCに送信する。これにdifference
between
LHC 40 MHz clock and signals from ASD boards. The BCID circuitSL
contains*4 のモニター値、光トランシーバーのロック信号を定期的に読み出し、より SL はフロントエンドの PS board の状態を常に把握し、異常が生じた際には瞬時に対応することができる。

TTC 信号もこのコントロール信号に乗せられて PS board に分配される。PS board FPGA は、ワード 0 で定義される Comma ワードを使用して、シリアルデータから LHC バンチ交差クロックを再構成する。この時、適切なBCID を実現するために、SL や PS board のリセットや再コンフィギュレーションによってクロックの位相関係が変化しない、固定位相でのクロック再構成を行う。PS board で再構成された LHC バンチ交差クロックは、PSboard 間で位相を揃えるための適切な遅延が加えられた後、ジッタークリーナーを経由して FPGA、GTX トラン
シーバー、PP ASIC へ分配される。
さらに、PS board は放射線損傷に対する堅牢性を実現するシステムを搭載している。PS board は実験室に置かれるため、FPGA は電子回路上のメモリのビットが反転してしまう Single Event Upset (SEU) などの放射線損傷を受ける可能性がある。先行研究 [17] によると、1 つの PS board FPGA では 3 時間に一回程度 SEU が発生すとになる。

*4 Xilinx Analog-Digital Converter、FPGA 内部の温度、電源電圧、外部からのアナログ信号を監視するためのモジュール。PS board に供給される 3.3 VD (デジタル) 、+ 3 VA (アナログ) 、-3 VA をモニターする

1000

0˚

800

500

400

5˚

400

500

600

300

300

400

200

200

200

100

100

0

140
160
Arrival time (ns)

600
500

15˚

400
300
200
100
0

120

140
160
Arrival time (ns)

700
600
500
400
300
200
100
0

120

0

140
160
Arrival time (ns)
Hits

120

Hits

0
Hits

Hits

Hits

Hits

PhaseII アップグレード
27
28 2.3 TGC 検出器の読み出し、トリガー、電気回路システムと第 2 章 高輝度 LHC-ATLAS 実験に向けた
TGC 検出器システムのアップグレード

30˚

120

140
160
Arrival time (ns)

700
600
500
400
300
200
100
0

10˚

120

140
160
Arrival time (ns)

45˚

120

140
160
Arrival time (ns)ミューオンが TGC 検出器に入射してから、ASD に信号が到着するまでの時間分布 [14]。時間分布は
図図2.92.20ミューオンがTGC に入射してから、検出器から信号が出力されるまでの時間分布 [8]。時間分布はミューオンが入射する角度に依存して、20 ∼ 30 ns 程度の幅を持つ。
ミューオンが入射する角度に依存して、20 ∼ 30 ns の幅を持つ。

る。FPGA には修復可能な SEU (1 ビットエラーおよび隣接する 2 ビットエラー) を自動的に修復する Soft Errorの到着時間が遅いチャンネルにすべてのチャンネルの信号のタイミングを合わせるのが可変遅延回路であMitigation Controller (SEM) が実装されている。また修復不可能な SEU (隣接しない 2 ビットエラーおよび 3る。可変遅延回路では
1 ns 以下の刻み幅で、信号に対して最大
45 nsに対して救難信号を送り、の遅延をかけることが可能である。
ビット以上のエラー) が生じた際には、
PS board の制御を担当する JATHub
JATHub に
FPGA の再コンフィギュレーション用の信号を送信させることでこれに対処する。このように、放射線損傷に対し
PP ASICでは ASD ボード単位で異なる遅延パラメータを設定することができる。

一方、単一チャンネルの中でも衝突からの信号の到着時間は有限の分布を持つ。主にミューオンの検出て堅牢なシステムを実現することで、データ取得時のデッドタイムを最小限に抑えることができる。

器への入射位置の違い2 による、イベント毎の検出器中の電子のドリフト時間の違いや ASD までの信号の伝搬時間の違いに起因して、PP ASIC への信号の到着時間分布は 20 ∼ 30 ns 程度の幅を持つ。この時JTAG AssisTance Hub (JATHub)

間分布の幅の違いは、η の違いによるチャンネル毎のミューオンの入射角度の違いに起因するものである
JATHub はデータパスとは独立した、PS board 制御用の回路である。概要を図 2.24 に示す。JATHub は Xilinx(図 2.9 参照)。上記の可変遅延回路では、この到着時間分布の立ち上がりが、最も信号の到着時間が遅い社製の Zynq-7000 SoC をメインドライバーとして搭載する。Zynq はプロセッサー部分である Processing System(PS) と、FPGA 部分である Programmable Logic (PL) で構成されている。PS 部分では Linux などのカーネルを

チャンネルの到着時間分布の立ち上がりに一致するように
ASD ボード単位で遅延をかける。
立ち上げることが可能で、C 言語などで記述されたアプリケーションを実行してFPGA を操作することができる。

可変遅延回路によりタイミングが揃えられた信号は、次に陽子バンチ識別回路に入る。陽子バンチ識別
JATHub はインターフェイスとして、PS board と LVDS 通信するための RJ45 コネクターと、イーサーネット

通信を行うための1 枚の JATHub は最大で 11 枚の PS board と接続可能であ回路で信号は40.079SFP+
MHzモジュールを搭載している。
の LHC バンチ交差クロックに同期され、どの陽子バンチ交差由来の信号であ*るのかが同定される。陽子バンチ識別回路は検出器からの信号の立ち上がりを検出する。図2.9 で示しり、それぞれ 2 本の Cat-6 5 ケーブルで接続される。一本の Cat-6 ケーブルは JTAG 線と呼ばれ、JATHub を起点たように信号には到着時間分布の幅があるが、その時間分布幅に入る信号には同じ BCID を付与しなくに遠隔で PS board のファームウェアを書き込む際に利用される。もう 1 本の Cat-6 ケーブルは Recovery/Monitor線と呼ばれ、PS board の放射線損傷に対する回復、および LHC バンチ交差クロックのモニターに利用される。

てはならない。同じBCIDを付与する時間幅を有効ゲート幅と呼び、陽子バンチ識別回路では対象チャの Recovery/Monitor
線の概要を示す。PS board FPGA で自己修復不可能な SEU が生じた
図 2.25 に JATHub

ンネルの信号の到着時間分布幅が25
ns を超える場合に対応するため、有効ゲート幅は25 nsPSを超えて設場合、Recovery Request 線 (RcvB 線) を通じて救難信号が出される。
JATHub は救難信号を受け取ると、
boardに FPGA 再コンフィギュレーション用のProgram 信号 (PROGB 線) を送信する。この一連の手続きをリカバリー
定することができる。
25 ns を超える到着時間分布幅を持つのは主にストリップによる信号である。有効ゲート幅が 25 ns を超えるチャンネルにおいて、2 つの有効ゲートが重なる時間に信号が入ってきた場合
手続きと呼ぶ。Monitor 線 (MON) は PS board が再構成した LHC バンチ交差クロックを JATHub に送信するたには、陽子バンチ識別回路は LHC バンチ交差クロックに同期した 2 バンチ分 (50 ns) の信号を出力し、それ以外のタイミングの信号に対しては 1 バンチ分 (25 ns) の信号を出力する (図 2.10 参照)。2 バンチ分
*5 Category-6 twisted pair cable。4 対 8 線の動線で構成されており、4 種類の差動信号線を束ねている。

の信号が出力されたとしても、7 層コインシデンスをする中で正しい BCID を選択することができるため
2 具体的にはワイヤーから最近接一次電子発生点の距離の違い

TGC
検出器トリガーシステム
で除去される。

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

28Overlap region
Signal timing
distribution

BCID CLK
25nsecBCID CLK(after delay)
Effectivegate width

INPUT1OUTPUT1

INPUT2OUTPUT2

図 2.10

陽子バンチ識別回路のタイミングチャート[12]。INPUT1
は、有効ゲートが重ならないタhigh であった時、次の BCID CLK から 1 BC 分デジタル信号が出力される(図の INPUT1の場合に対応)。BCID
CLK の立ち上がりのタイミングが有効ゲートが重なる領域に来た場合には、
2 BC 分のデジタル信号を出力する
図 5.1.10: BCID 回路のタイミングチャート
イミングで陽子バンチ識別回路に入力した信号を示し、
OUTPUT1
は、INPUT １に対応する陽子バ
図 2.21

陽子バンチ識別回路のタイミングチャート [15]。BCID CLK の立ち上がりのタイミングで INPUT がンチ識別回路の出力信号を示す。INPUT2 は、有効ゲートが重なるタイミングで陽子バンチ識別回路(図の INPUT2 の場合に対応)。

6.5 読み出しシステムのデモンストレーション
73に入力した信号を示し、
OUTPUT2 は、INPUT2 に対応する陽子バンチ識別回路の出力信号を示す。
5.1.2.4 テスト パルス回路
SFP+ 0Word (32 bit)

Forth byte [31:24]

Third byte [23:16]

Second byte [15:8]

First byte [7:0]

Patch Panel ASIC が、TTC から、テストパルストリガーを受け取ると、テストパルス回路は、幅 3µ sの差動式の方形波を出力する。この差動信号は、ASD ボードに送られ、第 7 章で詳しく説明するタイミ生じない。
ング調整に使われる。差動信号の振幅は、16 段階で段階的に変更可能な可変振幅で、JTAG プロトコル
ゲート幅は到着時間分布幅を覆うように広げなければならないが、有効ゲート幅を広げすぎてによって制御出来る。また、TTC から来るテストパルストリガーを、40.08MHz のクロックの上りエッなるバンチによる信号を無駄に拾ってしまうだけではなく、陽子バンチ交差のタイミングとはジと下りエッジのど ちらで取り込むかも JTAG プロトコルで選択可能である。さらに、テストパルスト
リガーを受信してから、テストパルスを出力するまでの時間を 1 クロック単位の精度で、0〜8 クロック
ネルギーの中性子や光子に起因する信号が混入してしまう。加えてトリガーのバンチ識別能力
図 2.22PS board
から SLへ送るデータフォーマット
。256
チャンネルのヒットデータに
64 bit のヘッダー
図 6.9
PS boardからSL へのデータフォーマットの概要。
PS以下の精度で制御可能な
board は 2 本の光ファイバーを用いの幅で制御出来る粗い可変遅延回路(coarse delay)[16]と、
1nsec
PLL 回路と全く同が付与された、合計
320
bit
のデータが
2
リンクに分けられ、
25
ns
おきに送信される。ヘッダーワードには主につながる。このため、有効ゲート幅は必要最小限の幅に狭めておくことが必要となる。
て SL へデータを送るため、図では 2 つのデータフォーマットを SFP+0、SFP+1 と分けて書いていじレ イアウトの32FPGA段のディレ イセル (図5.1.6参照) で構成された可変遅延回路 (fine delay) の 2 つで調整
PS board
やその他の素子の状態を表すモニター用のデータが含まれる。
る。ワード
0 が Comma を含むヘッダーであり、ワード 1 からワード 4 に TGC 検出器からのヒットで説明した可変遅延回路と陽子バンチ識別回路は、
PS board における LHC バンチ交差クロすることが出来る。図5.1.11に遅延回路を除いたテストパルス回路の回路図を示す。この図では、5 つの信号が入っている。
SFP+0 のデータフォーマットのワード 0 には、データフォーマットの種類を示す
ビット(Statusbit)、
QSPI
フラッシュメモリの中のパラメータ情報にビット反転が起きていないかを
電流源だけが描かれているが 、実際には 15 の電流源が実装されている。
て駆動される。すべてのチャンネルにおける信号のタイミングをできるだけ揃え、陽子バンチ
Status bit [1:0] = 2'b11 xADC readWord-0

ADC read

DAC read DAC write

QSPI status

Si5345 Lock

Word-132 bit hit data

Word-232 bit hit data

Word-332 bit hit data

Word-432 bit hit data

PP ASIC status SEM status [2:0]

BCID [11:0]

Comma = 0xbc

Second byte [15:8]

First byte [7:0]

BCID [11:0]

Comma = 0xbc

SFP+ 1

Word (32 bit)

Forth byte [31:24]

Word-0PS data [7:0]

Third byte [23:16]

Data type [3:0]Word-132 bit hit data

Word-232 bit hit data

Word-332 bit hit data

Word-432 bit hit data

示すビット (QSPI status)、クロックジッタークリーナー (Si5345) が安定したクロックを出力していおける有効ゲートを必要最小限の幅に抑えるためには、すべてのPS board における LHC バ
エラーが生じていないか) を示すビット (PP ASIC status)、PS board FPGA に実装された SEM のるか示すビット (Si5345 Lock)、PP ASIC が正常に働いているか (PLL がロックしているか、SEU

5.1.2.5

JTAG プロト
コル (SEM status)、BCID が含まれている。一方で、SFP+1 のデータフォーマットの状態を示すビットJTAG Assistace Hub (JATHub)

JATHub はデータパスとは独立した、PS board 用の制御回路である。概要を図 2.12 に示す。PSboard FPGA に修復不可能な SEU が発生した場合に救難要請の信号を PS board から受け取り、再コン
フィギュレーション信号を PS board に送る役割を果たす他、PS board 上の LHC バンチ交差クロックの位相の測定や、PS board QSPI フラッシュメモリへのファームウェアの書き込み、PS board FPGAのデバッグを行う。JATHub は CPU と FPGA を統合した System-on-a-Chip (SoC) デバイスである
2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード
29
72
第 6 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器エレクトロニクスシステムの統合試験
Xilinx 社製の Zynq-70006 を搭載しており、SFP+7 経由で ATLAS 回路室とのイーサネット通信を行う。
SFP+ 0また図2.11 に示すように、
JATHub は TGCThird
検出器の端に設置されている
Mini-Rack First内のVME クレー
Forth byte [31:24]
byte [23:16]
Second byte [15:8]
byte [7:0]
Words (32-bit)
Word-0Soft ResetTPT
BCR 1'b0
トに設置されるため、VME
マスターからのVME 通信が可能になっている。
8'b0
4'b0
DAC Bitmap [1:0] SCL
CS Bitmap [10:0]
Word-1
SDA 1'b00x0

4'b0BCID [11:0]

Comma = 0xbc

Command
Word-2
JATHub
1 枚は最大8'b011 枚の PSAddress
board と、
RJ45 multi-jack に接続したそれぞれ
2 本の Cat 6 ケーブ
FPGA TP pattern ID
Data
Word-3SPIRST SIRSTB SCLK SDI

Word-4
ルによって接続される。
1 本の Cat 6 ケーブルは PS board QSPI フラッシュメモリへのファームウェ
図 2.23 SL から PS board へ送るコントロール信号のデータフォーマット [16]。Word 0 には TTC 信号、Word
図 6.8 SLPS board
0 はヘッダーであり
Comma、 FPGAアの書き込みや
PSから
board
FPGAへのデータフォーマットの概要。ワードのデバッグを行う JTAG パスである。もう1 本は PSboard
1 にはビットバンギング用のデータ、Word 2、Word 3 には PS board FPGA 内のレジスタ操作用のデータが含まれPS boardSEUのソフトリセットを指示するビット(Soft Reset)、テストパルスを指示するビット(TPT)、に修復不可能なが発生した場合に再コンフィギュレーション信号を
PS board に送るパスや、PS
る。
Footer = 0x0e0d

SL Full board ID

BCID のリセットを指示するビット (BCR)、及び BCID が含まれている。ワード 1 は PS board 上の素子をビットバンキングによって制御するためのワードである。ワード 2 の 32 bit 及びワード 3 の下位 16 bit は、PS board FPGA 内のレジスタの書き込み、読み出しを行うためのものである。ワー
ド 3 の 3 バイト目は PS board FPGA からのテストパルスのパターンを指示するものであり、ワード
4 はフッターである。
VME J1 connector

VME J3 connector

トを指示するビット (BCR)、及び BCID が含まれている。ワード 1 は PS board 上の素子 (QSPI フラッZynq-7000

シュメモリ, PP ASIC, クロックジッタークリーナー, DAC, ADC) をビットバンキング24 によって制御QSPI flash
するためのワードであり、基本的にはデバッグ用である。ワード
2 の 32 bit 及びワード 3 の下位 16 bit

は、PS board FPGA 内のレジスタの書き込み、読み出しを行うためのものである。ワード 3 の 3 バイ

ト目は PS board FPGA からのテストパルス25 のパターンを指示するものであり、ワード 4 はフッター
JTAG である。

RJ45 multi-jack

PS board から SL へのデータフォーマットの概要を図 6.9 に示す。PS board は 2 本の光ファイバーを

SD card×2
SFP+ 6.9 LEMO
JATHub11 PS boards
用いて SL へデータを送るため、図では 2 つのデータフォーマットを
SFP+0、SFP+1と分けて書いRecovery / Monitorている。ここではデバッグ用ではない、加速器運転中に用いるデータフォーマットを示す。デバッグ用の
図 2.24 JATHub の写真 [16]。JATHub はメインドライバーとして CPU と FPGA が統合された SoC デバイス
データフォーマット詳細については付録 B で補足する。PS board から SL へのデータフォーマットは、
図 2.12
JATHubの概要。JATHub
CPU と FPGA を統合した
SoC
デバイスであるZynqであるZynq-7000
を搭載している。
PS boardにはとのインターフェイスとして
LVDS
通信用の
RJ45 コネクターと、ワード検出器からのヒット信号が0 がが搭載されている。
Comma を含むヘッダーであり、ワード
1 からワード
4 に TGC
イーサーネット通信用のSFP+ JATHub
モジュールを持つ。
Mini-Rack
内の VME クレートに設置されるため、VME コネ
7000
は PS board
用の制御回路であり、PS boardの再コンフィギュ
入っている。ワード
1 からワード
4 のデータフォーマットの詳細についても付録
B PS
で補足する。
SFP+0
クターを有している。
レーション信号を送る他、
PS board
上の LHC バンチ交差クロックの位相の測定や、
board FPGAのデバッグを RJ45 multi-jackに接続した Cat 6 ケーブル経由で行う。JATHub(Status
における修復不可のデータフォーマットのワード
0 には、データフォーマットの種類を示すビットbit)、QSPI フ
能な
SEUに対応するために、隣接する
JATHubとも
Cat
6
ケーブルで接続される。また冗長性を持
ラッシュメモリの中のパラメータ情報にビット反転が起きていないかを示すビット (QSPI status)、ク
めに利用される。
JATHub は接続されるそれぞれのPS board2 で再構成されたクロックの位相をモニターし、そのたせたブートのために、
QSPI フラッシュメモリ及び枚の SD カードにブートファイルを納めておロックジッタークリーナーが安定したクロックを出力しているか示すビット (Si5345 Lock)、PP ASIC がく。
JATHub
はTGC
検出器の端に設置されている
Mini-Rack
内の VME クレートに設置されるた位相差を測定する。
正常に働いているか (PLL がロックしているか、SEU エラーが生じていないか) を示すビット (PP ASIC
め、
VME マスターからの VME 通信が可能になっている。
回路室とのイーサネット通信を
PS boardの量産試験について議論する
5 章では、JATHub の PSATLAS
領域と PL
領域には実験本番とは異なるシステ
status)、PS board
FPGAに実装された SEM の状態を示すビット (SEM status)、BCID が含まれてい
行うための
SFP+
も搭載されている。
ムを実装し、JATHub をコンパクトな DAQ システムとして利用する。このシステムの詳細は 5.2 節で説明する。
る。一方で、SFP+1 のデータフォーマットのワード 0 には BCID、PS board の ADC、DAC、電圧、及び温度に対するモニタリングデータ、及び PS board FPGA 内のレジスタの値の情報が含まれる。

型番 : XC7Z045-2FFG900I
上で説明したデータフォーマットを用いて行なった、読み出しシステムのデモンストレーションの概要

Sector
6 Logic (SL)

7 電気信号と光信号を相互に変換する光モジュールの一種を図6.10から出力されたに示す。(試験用のboard に ASD テストパルスを打つように命令(図 6.8UltraScale+
におけ
全 7PS
層分のヒットデータは
PS
board
TGC) SLBWから
SL に集められる。SL は Virtex

FPGAという大規模と Zynq UltraScale+MPSoCの 2 種類の集積回路を搭載している。Virtex UltraScale+る “TPT”
を利用FPGA) することで、
PP ASIC は
25 ns 幅のパルス信号をテストパルストリガーとして
ASD

FPGA
のデバイスはSL FPGA と呼ばれ、PS board から受信したヒットデータを用いてトリガー計算を行う。まに送る。
ASD ボードはテストパルストリガーを受信したタイミングで、全16 チャンネルに同時に検出器

た、SL FPGA は CTP から L0A が発行されるまでのデータのバッファリングおよ読み出しも担当する。Zynq

UltraScale+ MPSoC は Virtex UltraScale+ FPGA や PS board のコントロールマスターとして機能する。

24 送信信号の生成、及び受信信号の処理を行うのに専用ハードウェアを用いるのではなく、ソフトウェアによって素子のコント

SL の第一試
作機 の写真を図 2.26 に示す。SL は Advanced Telecommunications Computing Architecture
ロールを行う方法の総称

25 規格のボードである。ユーザーは(ATCA)
ATCA
クレートの Shelf manager から CERN で開発された Intelligent
ASD を繋げることなく、PS board FPGAにおいてヒットパターンを生成するテストパルス

Platform Management Controller (IPMC) カードを介して、SL の電圧や温度のモニターや遠隔での電源操作を行うことができる。SL は外部とのインターフェイスとして電気信号を光信号に変換するための FireFly を送信用に

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

30

図 2.25 JATHub によるリカバリー手続きの概要 [18]。PS board に自己修復不可能な SEU 事象が発生した場合、Recovery Request 線 (RcvB 線) を通じて JATHub に救難信号が発出される。これを受信した JATHub は Program
線 (PROBG 線) を通じてリセット信号を送ることで PS board FPGA の再コンフィギュレーションを行う。

10 個、受信用に 10 個搭載している。それぞれが 12 レーンを束ねるため、送受信 120 リンクの光通信が可能である。1G イーサーネットケーブルのインターフェイスである RJ45 コネクターも搭載しており、イーサーネットを介したネットワーク通信も可能である。

1 枚の SL は TGC の 1/24 セクターからの信号処理を担当し、合計 31 台の PS board と接続する (BW 用に 29
枚、EI 用に 2 枚)。Aside と Cside を合わせて、合計で 48 枚の SL が設置される。以下にそれぞれの集積回路の機能の詳細を述べる。

SL FPGASL FPGA に実装するファームウェアの概要を図 2.27 に示す。ファームウェアは大別してトリガー回路、読み出
し回路、コントロール回路に分けられる。PS board から光リンクを経由して送られるヒット情報は、トリガー回路
および読み出し回路に入れられる。
トリガー回路は、PS board から送られる BW 7 層分のヒットデータを用いて pT 判定を行なった後、エンドキャッ
プトロイド磁石より内側にある NSW、RPC BIS78、TIle カロリメーターからの情報も用いて、より精度の高い pTの概算を行う。SL で再構成されたミューオン飛跡の一部は、より精度の高い pT 計算のため MDTTP へ送信される。MDTTP で処理された飛跡情報は、SL に送り返され、MDTTP に送られなかったものと合わせて MUCTPI へ送信される。トリガー回路はこれまでに ATLAS TGC グループの共同研究として開発が進められてきた。本研究では開発されたトリガーモジュールの全体ファームウェアへの統合および試験システムの開発を行った。この詳細は 3 章、4 章で議論する。
読み出し回路は、PS board から受信したヒットビットマップとそのイベントに対応するトリガーデータをバッファーしておき、L0A が発行されたイベントのデータを選択的に後段へ転送する役割を担う。読み出されるデータにはゼロサプレスという圧縮処理が行われ、すべての PS board からのデータはイベントごとにパッキング (Event2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード

図 2.2631

SL 第一試作機の写真。Virtex UltraScale+ FPGA と Zynq UltraScale+ MPSoC という 2 種類の集積回路を搭載している。他のモジュールとのインターフェイスとして、FireFly を送信用に 10 個、受信用に 10 個搭載している。1 つの FireFly は 12 リンクを束ねるため、合計 120 リンクの光通信が可能である。

Building) され、FELIX に送られる
コントロール回路は、LHC バンチ交差クロックと同期する必要のないスローな制御を担当する。MPSoC を起
点に SL FPGA 内のレジスタを操作することで、SL のトリガー・読み出しに関連するパラメーターの設定や、PSboard の制御を行う。
SL FPGA は 4 つのシリコンダイ (Super Logic Region, SLR) で構成される大規模な FPGA である。図 2.28 に示すように、隣接する SLR は Super Long Line (SLL) と呼ばれる専用のワイヤーで接続されており、これを通じて信号の送受信が行われる。しかし、SLL を介した信号の伝搬は通常よりも大きなレイテンシーが生じる。さらに、SLL の位置は SLR 内で物理的に固定されているため、SLL を過剰に使用する設計ではタイミング制約を満たすことが難しくなる。ファームウェアを物理的な制約 (タイミング制約やリソース使用量など) を満たしつつ効果的に実装するためには、I/O や各種ロジックを FPGA 上の適切な場所へ配置することが重要となる。
図 2.29 に設計された SL FPGA のフロアマッピングを示す。PS board からのヒット信号は SLR 0、SLR 2、SLR

3 で受信され、磁場内部の検出器からの信号は SLR 1 で受信される。この配置に基づき、TGC のヒット信号のみ

2.3 TGC 検出器のエレクトロニクス

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

32

図 2.2723

SL FPGA に実装されるファームウェアの概要 [19]。SL FPGA は大別してトリガー回路、読み出し回
図 2.19 Virtex UltraScale+ FPGA に実装されるファームウェアの概要

路、コントロール回路に分けられる。トリガー回路は PS board や磁場内部に位置する検出器からのヒットデータを受け取り、トリガー出力を MUCTPI に送信する。読み出し回路は PS board からのヒットデータをバッファーし、られてくる制御信号をトリガー回路および読み出し回路へ配布するとともに、
PS board へも中継する。
からコントロール用信号を受け取り、各ロジックの制御を行う。
FELIX から L0A が出されたイベントのデータを取り出し、FELIX に送信する。コントロール回路は SL MPSoC

本研究では、図 2.19 で示した FPGA ファームウェアの全体設計をもとに、I/O および SLR レイアウトを定め、読み出し・トリガー・コントロールの各回路を実装した。
を使用するトリガーロジック (TGC BW Coincidence) はそれぞれの SLR に配置され、Inner Coincidence は SLR
実装しているデバイスは xcvu13p である。これは、I/O の数が SL に必要な機能を実装する上での要件を満たし
1 に配置される。これにより、8,000 bit に及ぶ PS board からのヒット信号はそれぞれの SLR で十分にデータ量がており、かつレジスタやLUT、BRAM などのリソースが十分量あることを基準にして選定している。
削減された後、SLR を跨いで送信される。
TGC BW Coincidence はトリガーセクターごとに SLR を分けて配置され、SLR 0 にエンドキャップ ϕ 0、SLR 2 にエンドキャップ ϕ 1、SLR 3 にフォワード領域のコインシデンスロジッ

Zynq クが配置される。
UltraScale+ MPSoC

Zynq UltraScale+ MPSoC は、図 2.20 に示すように、Processing System (PS) と Programmable Logic (PL) から
SL から FELIX にヒットデータを送信するリンクは SLR 3 に配置される。SLR を超える信号をできるだけ小さくするため、読み出し回路は Zero Suppress などのデータ圧縮処理をそれぞれの SLR 内で行い、SLR 3 で各 SLR構成される。PS にはプロセッサやメモリなどが搭載されている。PL は一般的な FPGA であり、LUT や Register、からのヒット信号を集め、イベントごとにパッキングする。また、MPSoC と SL FPGA 間のチップ間通信リンクもBlock SLR
Memroyなどが搭載されている。
3 に実装され、各SLR のレジスタ操作は SLR 3 を介して行われる。読み出し回路やコントロール回路などのSL に搭載する
UltraScale+ MPSoC は、TDAQ システムや Detector Control System (DCS) とのインFixed latency Zynq
での実装が求められていないロジックでは、キューイングを適用しリソースを十分に節約している。

ターフェイスとなり、Virtex UltraScale+ FPGA や PS board のコントロールを行う。さらに本研究では、Virtex
Zynq MPSoC
UltraScale+
FPGA における読み出し回路の出力を検証するための試験フレームワークを、Zynq UltraScale+

MPSoC は SL FPGA および PS board のコントロールマスターとして動作する。加えて ATLAS の TDAQ
MPSoC Zynq
を活用して構築した。

システムや Detector Control System (DCS) とのインターフェイスとしての役割も果たす。Zynq MPSoC も PS と実装しているデバイスは xczu5ev であり、Enclustra が開発している Mercury XU5 メザニンカードに搭載されてPL から構成されるシリコンデバイスである。PS にはプロセッサやメモリが搭載されていて、SL では標準的な OSいるものを用いている。これは、Virtex UltraScale+ FPGA との通信用の高速シリアル I/O を有し、かつ、メザニン

カード上の DDR メモリが ATLAS のオンライン制御用ソフトウェアを走らせることができるだけのサイズを備えていることを基準にして選定している。Mercury XU5 には、MPSoC の他、DDR4 SDRAM や eMMC、Gigabit

Ethernet PHY、USB PHY、QSPI フラッシュメモリ、ユーザ LED などが搭載されている。この市販のメザニン

カードを活用することで、SL ボードの開発コストを下げることに加え、メンテナンスを容易にすることができる。

Mercury XU5 メザニンカードの構造と、SL ボード上における接続関係を図 2.21 に示した。

第 3 章 : ス タ ッ ク ド シ リ コ ン イ ン タ ー コ ネ ク ト (SSI)

注記 : 「従来のデバ イ ス」 お よ び 「モ ノ リ シ ッ ク デバ イ ス」 と い う 表現は、 SSI テ ク ノ ロ ジ を使用
し ていないデバ イ ス の こ と を指 し ます。

2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード

33

X-Ref Target - Figure 3-1㧗ᖏᇦᖜ䚸㻌㻌
ప䝺䜲䝔䞁䝅᥋⥆䝬䜲䜽䝻䝞䞁䝥
㻿㼕㈏㏻㟁ᴟ㻌㻔㼀㻿㼂㻕㻯㻠㻌䝞䞁䝥

6/5

6/5

6/5

6/5

㻲㻼㻳㻭㻌䝎䜲㻌㻔㻿㻸㻾㻕䝅䝸䝁䞁㻌䜲䞁䝍䞊䝫䞊䝄䞊䝟䝑䜿䞊䝆ᅇ㊰ᇶᯈ㻮㻳㻭㻌䛿䜣䛰䝪䞊䝹

図 2.28SLR の概略図。SL FPGA は 4 つのSLR で構成されており、隣接する SLR は SLL で接続されている。
図 3-1 : SSI デバイ スの構造
これにより SLR 間で信号を送受信することができる。

である CentOS 7 を起動する。*6

SL の MPSoC は Enclustra 社が開発している Mercury XC5 メザニンカードに搭載されている。このメザニンに
は高速通信を行うための IO が搭載されており、SL FPGA と MPSoC は 2 レーンの高速シリアル通信を行うことができる。これを利用して、MPSoC から SL FPGA のコントロールや、SL FPGA から MPSoC へのデータ読み出しを行なっている。Mercury XU5 には他にも、DDR4 SDRAM や eMMC、Gigabit Ethernet PHY、USB PHY、

QSPI フラッシュメモリなどが搭載されている。市販のメザニンを活用することで、SL ボードの開発コストを下げることに加え、メンテナンスを容易にすることができる。Mercury XU5 メザニンカードの構造と、SL ボード上における接続関係を図 2.30 に示す。

14

*6 Run 4 で使用する OS は今後選定される。

japan.xilinx.com

高集積度 FPGA 設計手法ガ イ ド
UG872 (v14.3) 2012 年 10 月 16 日

第 2 章 高輝度 LHC-ATLAS 実験に向けた TGC 検出器システムのアップグレード

34

TGC BW Coincidence
ChannelMapping

PS boards(Endcap ϕ0)

Readout
SLR0

Wire Station
Coincidence

Wire Segment
Reconstruction

Strip Station
Coincidence

Strip Segment
Reconstruction

L0 Buﬀer

Wire Strip
Coincidence
Zero Suppressor& Serializer

Derandomizer

NSWTP
Barrel SL
Tile TDAQi
TGC EI

MDTTP
Inner
Coincidence

Track
Selector

MUCTPISLR1TGC BW Coincidence
ChannelMapping

PS boards(Endcap ϕ1)

Readout
SLR2

Control

MPSoC

AXI
Translator

Wire Station
Coincidence

Wire Segment
Reconstruction

Strip Station
Coincidence

Strip Segment
Reconstruction

L0 Buﬀer

PS boards(Forward )ReadoutSLR3

図 2.29Zero Suppressor& Serializer

Derandomizer

各SLRへ

TGC BW Coincidence
ChannelMapping

Wire Strip
Coincidence

Wire Station
Coincidence

Wire Segment
Reconstruction

Strip Station
Coincidence

Strip Segment
Reconstruction

L0 Buﬀer

Wire Strip
Coincidence

Derandomizer

Zero Suppressor& Serializer

Event
Builder

MUCTPISL FPGA のフロアマップ。PS board からのヒット信号は SLR 0、SLR 2、SLR 3 で受信し、磁場内部の検出器からの飛跡情報は SLR 1 で受信する。それに合わせて SLR 0、2、3 には TGC BW Coincidence および読み出し回路の一部を配置し、SLR 1 には Inner Coincidence を配置する。MPSoC とのインターフェイスは SLR
3 に配置し、これを介して各 SLR 内のレジスタ操作を行う。

2.3 TGC 検出器の読み出し、トリガー、電気回路システムと PhaseII アップグレード

図 2.20

図 2.2135

Zynq UltraScale+ MPSoC の概略図（Dzemaili 2021）

図 2.30 Mercury XU5 メザニンカードの構造と SL ボード上における接続関係 [19]Mercury XU5
メザニンカードの構造と SL ボード上における接続関係（Koeppel et al. 2020）

37

第3章

高輝度 LHC-ATLAS 実験に向けたエンド
キャップ部ミューオントリガー回路の統合
高輝度 LHC-ATLAS 実験において、エンドキャップ部トリガーロジックは大規模論理回路として SL FPGA 上に実装される。本章では、まず、先行研究で開発されたトリガーロジックの概要および論理回路としての実装方法について説明する。次に、本研究で行った、トリガー論理回路の全体ファームウェアへの統合について議論する。

3.1 高輝度 LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装
前章で述べたように、PhaseII アップグレードにより、SL は 1/24 セクター内の TGC BW 7 層からのヒットビッ
トマップを、ヒットの有無に関わらず、すべての BC について受信するようになる。そのため、Run 3 で SLB、

HPT、SL に分割されていたトリガーロジックは、SL に集約される。高輝度 LHC-ATLAS 実験でのミューオン
トリガー回路の全体像を図 3.1 に示す。SL FPGA に実装されるトリガーロジックは Channel Mapping、Station

Coincidence、Segment Reconstruction、Wire Strip Coincidence、Inner Coincidence、Track Selector という 6 段
階のトリガーモジュールで構成される。

Channel Mapping は、PS board から受信したヒットデータをコインシデンスロジックの入力に適した形へと並び替える。Station Coincidence はステーション内の 2 層または 3 層の間のコインシデンスをとり、そのステーショ
ンにおけるミューオンのヒット位置を表す"代表点"を出力する。Segment Reconstruction は各ステーションの代表
点を組み合わせてミューオンの飛跡を再構成し、M3 の代表点をピボットとした無限運動量飛跡とのなす角 ∆θ 、

∆ϕ を算出する。Wire Strip Coincidence は Wire で算出した ∆θ と Strip で算出した ∆ϕ からミューオンの横方向
運動量閾値 pT を概算する。TGC 検出器に飛来するミューオンはエンドキャップトロイド磁場により、主に η 方向に曲げられるため、∆θ は pT 再構成において有効な分別変数となる。一方、ミューオンは基本的には ϕ 方向に曲図 3.1 トリガー回路の全体像。高輝度 LHC-ATLAS 実験でのエンドキャップ部ミューオントリガー回路は、
Channel Mapping、Station Coincidence、Segment Reconstruction、Wire Strip Coincidence、Inner Coincidence、Track Selector という 6 段階のトリガー回路で構成される。

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

38

げられず、∆ϕ はミューオンが衝突点から飛来したものであることを担保する目的で利用される。ここまでのトリ
ガーロジックは TGC 検出器からのヒットデータのみを利用するものであり、TGC BW Coincidence と呼ぶ。Inner

Coincidence は TGC BW Coincidence で再構成されたミューオン飛跡候補と、磁場内部の検出器 (NSW、BIS78、
RPC、EIL4 TGC、Tile カロリメーター) で得られたヒット情報の間でコインシデンスをとり、フェイクトリガーを削減するとともに pT 精度の向上を図る。Inner Coincidence までのロジックは、1 つの 1/24 セクターごとに最大 112 個のミューオン飛跡候補を出力する。Track Selector は、112 個のミューオン飛跡候補から pT が大きい順に 6 つまで候補を絞り込む。そのうち 3 つは MDTTP に転送され、さらに高い精度で pT が計算される。最終的に、MDTTP から SL に送り返された 3 つの飛跡候補と、MDTTP へ転送しなかった 3 つの飛跡候補を合わせて

MUCTPI に送信する。
以下にそれぞれのロジックの概要と、論理回路への実装方法を説明する。

3.1.1

Channel Mapping

概要

Channel Mapping は PS board から受信する TGC BW 全チャンネルのヒット情報 (128 bit x 62 link) を、飛跡再構成に先んじてトリガー入力に適したフォーマットへとマッピングする。ここでは単にチャンネルを並び変えるだ
けでなく、TGC 検出器のジオメトリーに合わせて設計されたフロントエンドのチャンネル構造を、トリガーロジッ
クとして取り扱いやすいものへと変換する。TGC BW のエンドキャップ領域は η 方向に M1 は 4 つ、M2、M3 は

5 つのチェンバーで構成されており、それぞれ不感領域がないようにオーバーラップを持って設置されている (図2.14 および図 3.2 参照)。オーバーラップするチャンネル同士は OR 処理を施す。また、ストリップのコインシデ
ンスではミューオンが η 方向に曲げられ、複数のチェンバーに跨ってヒットを残す場合がある。これに対応するため、図 3.2 に示すように、M3 のそれぞれのチェンバーに対してステーション間でコインシデンスを取る際には、

M1、M2 ではより広い範囲のチェンバーの情報を参照できるよう、OR を取った情報を後段に流す。
Channel Mapping の論理回路実装

Channel Mapping モジュールは単純なワイヤーと OR 回路で実装される。

3.1.2

Station Coincidence

概要
図 3.3 に Station Coincidence の概要を示す *1 。TGC 検出器はスタッガリング構造を取っており、ステーション
内のワイヤーは互いに η 方向にずらして、ストリップは互いに ϕ 方向にずらして設置されている。3 層の各チャンネルが重複してカバーする η 領域、ϕ 領域を代表点 (スタッガードチャンネル) と呼ぶ。Station Coincidence は M1の 3 層、M2 の 2 層、M3 の 2 層のヒットチャンネルを入力として、コインシデンスが取れた代表点を出力する。
これによりデータ量を落としながら、より位置分解能を上げてミューオンのヒット位置を特定することができる。

Wire と Strip の Station Coincidence はそれぞれ独立に実装される。
Wire Station Coincidence の論理回路実装
このモジュールの駆動クロックは、LHC バンチ交差クロックに同期した 40 MHz クロックで、レイテンシーは 1
クロックチック (25 ns) である。M1 ステーションにおけるコインシデンスロジックの概要を図 3.4 に示す。ステーションコインシデンスは AND 回路と OR 回路の組み合わせ回路として実装される。3 層中 3 層にヒットがあった*1 Station Coincidence を Intra Station Coincidence、Segment Reconstruction を Inter Station Coincidence と呼ぶ場合もある。

第3.13 章高輝度
高輝度
LHC におけるエンドキャップ部初段ミューオントリガーの開発
LHC-ATLAS
実験におけるトリガーロジックの概要と論理回路実装

4039

ୈ 4 ষ ߴً౓ LHC ͷͨΊͷॳஈΤϯυΩϟοϓ෦ϛϡʔΦϯτϦΨʔͷ֓ཁ

70

M3
チェンバー間で

M2M2
M3M3

R R
M1M1

磁場領域
磁場領域

M2

飛跡の角度
飛跡の角度
ΔφΔφ

z z

飛跡の角度
飛跡の角度
Δθ
Δθ

M3M3

+μ
信号のORをとる
μ

+

飛跡の位置
飛跡の位置
φ φ

M2M2

μ+μ+

飛跡の位置
飛跡の位置
ηη

M1M1

磁場領域
磁場領域

M1

z z

φ φ

(b) ύλʔϯʹอଘ͢Δ φ ํ޲ͷ৘ใ(a) ύλʔϯʹอଘ͢Δ η ํ޲ͷ৘ใ

ਤ 4.1 : ύλʔϯͱͯ͠อଘ͢Δඈ੻ͷ৘ใ. ੺͍ઢ͸ύλʔϯϚονϯάΞϧΰϦζϜʹΑͬͯ࠶ߏ੒͞ΕΔඈ੻Λද͍ͯ͠Δ. ࠇ͍఺ઢ͸, িಥ఺ͱ M3 εςʔγϣϯʹ͓͚Δඈ੻ͷҐஔΛ݁Ϳ
図 :3.2
ストリップにおけるチェンバー間のOR の取り方。M3 M3のそれぞれのチェンバーに対してステーショ௚ઢΛද͍ͯ͠Δ. Ґஔ৘ใͱͯ͠࠶ߏ੒ͨ͠ඈ੻ͱ
ͷަ఺, ֯౓৘ใͱͯ͠࠶ߏ੒ͨ͠ඈ
図 3.12
ストリップにおけるチェンバー間のOR[11]の取り方．
M3 のそれぞれのチェンバーに対しン間でコインシデンスを取る際、M1、M2 ではより広い範囲のチェンバーの情報を参照できるよう
OR を取った情੻ͷࠇ͍఺ઢ͔Βͷ֯౓Λอଘ͢Δ.

てステーション間でコインシデンスを取る際，M1，M2 ではより広い範囲のチェンバーの情報を参照できるよう OR を取った情報を後段に流す．

報を後段に流す。

R

第4章
R

η

高輝度 LHC に向けた初段エンドキャップミューオントリガーの概要

TGC Triplet

TGC Doublet

TGC Triplet

TGC Doublet

TGC Triplet

TGC Doubletη

TGC Triplet

53

代表点

代表点

TGC Doublet
代表点

代表点

StationCoincidenceの概要 [20]。TGC
検出器ではステーション内のワイヤーは
η 方向に、ストリップ
ਤ図
4.23.3: (ࠨ) ॎ࣠ΛR ͱͨ࣌͠ͷTGC
Tripletͱ Doublet ͷϫΠϠʔͷ഑ஔ. ఺ઢ͸η ͕ಉ͡ͱͳΔは ϕ 方向にずらして設置されており、各層のチャンネルが重複してカバーする η 領域を代表点として定義する。
௚ઢΛ͍ࣔͯ͠Δ. (ӈ) ॎ࣠Λ η ͱͨ࣌͠ͷ TGC Triplet ͱ Doublet ͷϫΠϠʔͷ഑ஔ. η ํ
Station Coincidence
では 2 層または 3 層でコインシデンスのとれた代表点の ID を後段に送る。
: (左) 縦軸をR とした時の TGC Triplet ,とॏෳ͢Δ෦෼Λ֤εςʔγϣϯͷ୅ද఺ͱͯ͠ఆ
のワイヤーの配置.[2]η が同じ޲ʹରͯ͠ҐஔΛͣΒͯ͠഑ஔ͍ͯ͠ΔͨΊ
図 3.13図: 4.3
Doublet及び Triplet
構造における StationDoublet
Coincidenceの概要． 点線は．η 方向に対して位となる直線を示している. (右) 縦軸をη とした時の TGC Tripletと Doublet のワイヤー
ٛ͢Δ͜ͱͰσʔλྔΛ‫ݮ‬Βͭͭ͠, Ґஔ෼ղೳΛ޲্Ͱ͖Δ.
置をずらして配置しているため，重複する部分を各ステーションの代表点として定義すの配置. η 方向に対して位置をずらして配置しているため, 重複する部分を各ステーショ
ることで，データ量を減らしつつ位置分解能を向上できる．
ンの代表点として定義することでデータ量を減らしつつ, 位置分解能を向上できる.[32]2) (∗) の直線となす角度が ∆ の直線が通過する M1, M2, M3 の代表点の中心位置に対して最小二乗法を用いて直線でフィッティングを行い, 得られた直線の傾きをパターンとして保存

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

40(1) 3/3 coincidence modulebcPosition ID

0

1

2

3

a
4

5

6

7

8

9

10 11 12 13 14

AF
T

a&b&c

(2) 2/3 coincidence modulea1c1

Position ID

0

1

b1

2

3

a2

c2

4

5

b2
6

7

8

9

10 11 12 13 14

_
_
_
_
_
(a2 & b1 & c1 & c2) || (b1 & c1 & a1 & a2) || (c1 & a2 & b1)

DR(3) 1/3 coincidence modulea1c1

Position ID

0

1

b1

2

3

a2
4

c2
5

6

7

8

9

10 11 12 13 14____
a1 & a2 & b1 & c1 & c2

図 3.4 M1 Triplet におけるコインシデンスロジック [21]。3 層中 3 層にヒットがあった場合に代表点を出力する
3/3 コインシデンス、3 層中 2 層の場合に代表点を出力する 2/3 コインシデンス、3 層中 1 層の場合に代表点を出力する 1/3 コインシデンスが用意されている。

Figure 2.10: Concept of the station coincidence for TGC wire channels in M1, where three wire layers exist.
The condition for the output of Position ID = 3 is indicated with red characters. An example of the hits for
場合に代表点を出力する 3/3 コインシデンス、2 層にヒットがあった場合の 2/3 コインシデンス、1 層にヒットがあPosition ID = 3 is shown by blue boxes.
る場合の 1/3 コインシデンスが独立に用意されており、それぞれが並列に動作する。
M2、M3 ステーションは 2 層で構成されているため、2/2 コインシデンスと 1/2 コインシデンスが用意されており、それぞれのロジックは図 3.5 のように実装される。

Strip Station Coincidence の論理回路実装
このモジュールの駆動クロックは、LHC バンチ交差クロックに同期した 40 MHz クロックで、レイテンシーは 1
クロックチック (25 ns) である。コインシデンスのロジックは基本的にワイヤーと同じで、M1、M2、M3 ともに 2層構造になっているためそれぞれ 2/2、1/2 ロジックが並列に走っている。
2. Firmware Design

Page 16 of 61

Preliminary Design for Endcap Sector Logic

November 29, 2021 - Version 1.2

3.1 高輝度 LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装

41(1) 2/2 coincidence moduleabPosition ID

0

1

2

3

4

5

6

7

8

9

a&b

AF
T

(2) 1/2 coincidence modulea1

Position ID

0

a2

b1

1

2

b2

3

4

5

6

7

8

9

_
_
_
_
(a2 & b1 & b2) || (b1 & a1 & a2)

図 3.5

M2、M3 ステーションにおけるコインシデンスロジック [21]。2 層中 2 層にヒットがあった場合に代表点を出力する 2/2 コインシデンス、2 層中 1 層の場合に代表点を出力する 1/2 コインシデンスが用意されている。

Figure 2.11: Concept of the station coincidence for TGC wire channels in M2 and M3, where two wire layers
exist. The condition for the output of Position ID = 2 is indicated with red characters. An example of the hits
Reconstruction
for3.1.3
PositionSegment
ID = 2 is shownby blue boxes. The same logic is employed for TGC strip channels in M1, M2,
and M3, each of which has two strip layers (Section 2.3.3).
概要

R

Segment Reconstruction では Station Coincidence で得られた、各ステーションの代表点の組み合わせから、無限運動量飛跡と実際の飛跡のなす角度 (∆θ 、∆ϕ) を算出する。ミューオンはエンドキャップトロイド磁場により主Dに η 方向に曲げられるため、∆θ は pT を再構成する上で有効な分別変数となる。一方、ϕ 方向にはほとんど曲げ
Table 2.1: Definition of coincidence patterns for TGC wire segment reconstruction. The coincidence patterns
られず、有効な分別変数とはなり得ない。ミューオンが衝突点から飛来したものであることを担保するための、追listed here are ordered in the priority given when reconstructing wire segments, with the “7/7” coincidence
加的な条件として利用される。
Segment
Reconstructionの概念図を図3.6 に示す。角度情報の概算には、パターン
pattern
given the highest priority
and the“5/7D” coincidence
pattern
given the lowest priority. The fractionof マッチングと呼ばれる手法を用いる。この手法ではあらかじめ、代表点の組み合わせとそこから計算される角度情
muons entering each coincidence pattern, calculated by assuming that the TGC per-layer hit efficiency is
94%,
is also shown.
報の対応関係をまとめたテーブル(パターンリスト、LUT ともよぶ) を用意することで、複雑な計算をせずに高速で角度情報を再構成する。

Coincidence pattern

Wire segment Reconstruction の論理回路実装

Hit pattern
M1 M2 M3

Fraction

7/7 クロックに同期した周波数
3/3 2/2 2/2
0.649
このモジュールの駆動クロックは、LHC
160 MHzのクロックで、レイテンシーは 12

6/7A
2/3 2/2 2/2
0.124
6/7B
3/3 1/2 2/2
0.083
Wire segment Reconstruction では Unit、Subunit と呼ばれる単位領域でトリガーセクターを分割して、Subunit
6/7C
3/3 2/2 1/2
0.083
ごとに並列にコインシデンスロジックを用意する。ワイヤーロジックはエンドキャップ領域を
37 分割、フォワー
5/7A
2/3 1/2 2/2
0.016
3.7 に Unit
ド領域を 16 分割したものを Unit として定義する。図5/7B
2/3
2/2 の構造を示す。
1/2
0.0161 つの Unit は M1 ステーション
3/3 1/2 16
1/2代表点をカバーする。また、
0.011の 96 代表点、M2 ステーションの 325/7C
代表点、M3 ステーションの
1 つの Unit を
5/7D
1/3 2/2 2/2
0.008
Total
0.988
クロックチック分 (75 ns) である。

ୈ 4 ষ ߴً౓ LHC ͷͨΊͷॳஈΤϯυΩϟοϓ෦ϛϡʔΦϯτϦΨʔͷ

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

42

M2M2
M3M3

R R
M1M1

磁場領域
磁場領域

飛跡の角度
飛跡の角度
Δθ
Δθ

μ+μ+

飛跡の位置
飛跡の位置
ηη

z z

飛跡の角
飛跡の角度
ΔφΔφ

M3M3
M2M2
M1M1

z z

η 方向のパターンマッチングの概念図[20]。黒い線が実際のミューオンの飛跡を表し、赤い線がTGC の (b) ύλʔϯʹ(a) ύλʔϯʹอଘ͢Δη ํ޲ͷ৘ใ
ヒットから再構成される飛跡を表す。黒い点線は M3 ステーションの代表点と衝突点を結んだ、無限運動量飛跡を表す。M1、M2、M3 の代表点の組み合わせから、実際の飛跡と無限運動量飛跡とがなす角度 ∆θ を再構成する。

図 3.6

ਤ 4.1 : ύλʔϯͱͯ͠อଘ͢Δඈ੻ͷ৘ใ. ੺͍ઢ͸ύλʔϯϚονϯά
੒͞ΕΔඈ੻Λද͍ͯ͠Δ. ࠇ͍఺ઢ͸, িಥ఺ͱ M3 εςʔγϣ
4 等分するように Subunit を定義し、Subunit に 1 つ、パターンマッチング用の LUT が用意する。Unit や Subunit௚ઢΛද͍ͯ͠Δ. Ґஔ৘ใͱͯ͠࠶ߏ੒ͨ͠ඈ੻ͱ M3 ͷަ఺,の大きさは必要な LUT のサイズによる制約で決められ、FPGA の RAM リソースに合わせて最適化されている。
੻ͷࠇ͍఺ઢ͔Βͷ֯౓Λอଘ͢Δ.
Unit の範囲は、とある M3 チャンネルにヒットを残した
pT 5 GeV のミューオンが飛跡を残しうる
M1、M2 の代表点を網羅するよう設計されている。
最終的にはそれぞれの Subunit から最大 1 つの飛跡情報を出力するため、SL 全体では最大 360 の飛跡候補が出力される。Wire segment Reconstruction の各 Subunit 内でのロジックの概要を図 3.8 に示す。各 Subunit は

Address Speciﬁer・Segment Extractor・Segment Selector で構成される。以下でそれぞれのモジュールについて述
べる。

Address Speciﬁer

Wire Station Coincidence で得られた各ステーションの代表点を組み合わせて、LUT にアクセスするためのアドレスを作成する。1 つのR Subunit は Station Coincidence から M1 の代表点を最大 6 つ、M2 のものを最大 4 つ、η
TGC Doublet
TGC Triplet M1、M2、M3 の代表点の組み合わせは最大
M3 のものを最大 2 つ、それぞれ受け取るため、
6 × 4 × 2 = 48TGC
パ Triplet
ターン存在する。Address Speciﬁer はこの中から 8 パターンを選抜して Segment Extractor へ送る。パターンを選択する際にはマッチレイヤーが多いもの優先する。具体的に優先順位を定めたテーブルを表 3.1 に示す。より上位にリストされているコインシデンスパターンが優先して送られる。また同率の組み合わせが複数存在する場合には、

η がより小さいものが選ばれる。なお、同表中の Fraction の値はレイヤーあたりの検出効率を 94 % と仮定して算出したものである。

Segment Extractor

Wire segment Reconstruction で利用される LUT は FPGA の URAM 上に格納される。Segment Extractor では
Address Speciﬁer で作られたアドレスをもとに、URAM にアクセスし、対応するデータ (Wire segment) を出力する。Wire segment のデータフォーマットを表 3.2 に示す。URAM は Dual port で設計されており、1 つの Subunit

ਤ 4.2 : (ࠨ) ॎ࣠Λ R ͱͨ࣌͠ͷ TGC Triplet ͱ Doublet ͷϫΠϠʔͷ

279

280

2.3.2 TGC Wire Segment Reconstruction
The TGC wire segment reconstruction is performed using a pattern-matching method. The coincidence ofPreliminary
for Endcap
November
281
theDesign
hits is taken
in eachSectorof the Logic
M1, M2, and M3 stations, and the outputs are used for the
extraction 29,
of 2021 - Version 1.2

wire segment information from URAM of FPGA. This firmware is operated with a 160.316 MHz clock that issynchronous to the 40.079 MHz LHC clock.
284
The firmware of the TGC wire segment reconstruction is subdivided into 90 parts named “Units” (Fig285
ure2.8). diagram
A Unit covers
wireTGC
channels
persegment
layer in M3,reconstruction
16 wire channels perin M2,
32 wire291
A simplified
blockof8thewire
is layershown
in andFigure2.9. Each block ischannels per layer in M1. The Units are defined so that each Unit includes the TGC hits originating from the292
described in286
thefollowing.
287
trajectories of muons (both µ+ and µ− ) with transverse momenta of as low as 4 GeV. The firmware of each
288
Unit runs in parallel. The Unit is further divided into four parts (“Subunits”). One URAM block is allocated for
LHC-ATLAS
実験におけるトリガーロジックの概要と論理回路実装
293 3.1•高輝度
StationCoincidence:
Inwirethissegment
block,information.
coincidences
hits2 wire
arechannels
taken perforlayereachof 16the289
each
Subunit forstoring
A Subunitof
coversin M3,
wireM1, M2, and M343
290
channels
per
layer
in
M2,
and
32
wire
channels
per
layer
in
M1.
The
firmwareof
each
Subunitruns
inparallel.
294
stations. As illustrated in Figure 2.10, the coincidence conditions for the M1 station are provided for the
282
283

295
296

D D
R RA
AF F
T
T

297

cases where all three layers have hits and the coincidence is satisfied (“3/3 coincidence”), where no hit
is found on one of layers but two layers satisfy the coincidence (“2/3 coincidence”), and where one layer
has a hit andthe otherlayers have no hit in the corresponding region (“1/3 coincidence”). As illustrated
Coverageof Unit
Station M3
in Figure 2.11, the coincidence conditions for M2 andM3channels per forlayerthe cases where both
StationM2stations are8provided
16 Position ID
16 channels
layer
two layers have hits and the coincidence is satisfied(“2/2 percoincidence”)
and where one layer has a hit
32 Position ID
and the other
layer
StationM1 has no hit in the corresponding region (“1/2 coincidence”). The coincidence results
32 channels per layer(“Position IDs”)
are outputted from the station coincidence blocks, where those closer to the centre of
96 Position ID
the Unit region are prioritized for stations M1 and M2, and those with smaller η are prioritized for station
M3; this scheme is chosen in order to prioritize higher pT . Two Position IDs are outputted from the M1
and M2 station coincidence blocks, and one Position ID from the M3 station coincidence block.

298
299
300
301
302
303
304

305
306
307
308
309
310
311

312
313
314
315

316
317
318
319
320

• Address Specifier: The outputs of the Station Coincidence blocks are sent to the Address Specifier
blocks. The Position IDs are combined to create the URAM address which the hit pattern corresponds
to. The considered patterns for the combinations of Position IDs are shown in Table 2.1. Inclusion ofvarious hit patterns provides robustness against insensitivity of the TGC, and can handle approximately
99% of signal muon events. As a result of the combination of Position IDs, a maximum of eight URAM
addresses are obtained per Subunit, with a priority given in the order listed in Table 2.1. For thoseobtained from the same coincidence pattern, candidates with smaller
η are given a higher priority.
R• Segment Extractor: This block receives maximum eight URAM addresses per Subunit from the previous block. It receives two candidates per clock, using four clock ticks in total. The URAM blocks are
configured in the True Dual Port mode [14], and patterns of two wire segment
Z candidates are extracted
URAM
perReconstruction
clock tick. における Unit[21]。1 つの Unit は M1 の 96 代表点、M2 の 32 代表点、
図from
3.7 theWire
segment
M3 の 16 代表点をカバーする。
Figure 2.8: Coverage of a region (“Unit”) for the TGC wire segment reconstruction.

• Segment Selector: This block receives wire segment candidates from the previous block. For everybunch crossing, this block sends out maximum one wire segment per Subunit, resulting in maximum
four wire segments per Unit. Wire segment with the largest number of layers with hits is selected ineach Subunit. If two or more wire segments with the same number of hit layers exist, a candidate withsmaller ∆θ is chosen (this corresponds to higher pT ).

M1 wire hits

2. Firmware
DesignM1 Coincidence(3/3)

M1 wire hits

M1 Coincidence (2/3)

M1 wire hits

M1 Coincidence (1/3)

M2 wire hits

M2 Coincidence (2/2)

M2 wire hits

M2 Coincidence (1/2)

M3 wire hits

M3 Coincidence (2/2)

M3 wire hits

M3 Coincidence (1/2)

Position ID

Page 14 of 61

Position ID
Position ID

Position ID

Address
Specifier

URAM address
Number of hits

Segment
Extractor

Patterns
Number of hits

Segment
Selector

Wire segments

Position ID

Position ID
Position ID

Unit logic

図 3.8 Wire segment
Reconstruction[21]。
Wire segment
Reconstruction は、Station
Figure2.9: Block のブロックダイアグラム
diagram for the TGC wire
segment
reconstruction.
Coincidence で得られた代表点の組み合わせから、LUT のアドレスを作成する Address Speciﬁer、LUT から対応するデータを取り出す Segment Extractor、Segment Extractor から得られる最大 8 つの飛跡候補から後段に送る 1
つを選別する Segment Selector で構成される。
2. Firmware Design

Page 15 of 61

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

44

表 3.1

Wire Station Coincidence におけるコインシデンスパターン

Coincidence Pattern

Hit Pattern

Faraction

M1

M2

M3

7/7

3/3

2/2

2/2

0.649

6/7A

2/3

2/2

2/2

0.124

6/7B

3/3

1/2

2/2

0.083

6/7C

3/3

2/2

1/2

0.083

5/7A

2/3

1/2

2/2

0.016

5/7B

1/3

2/2

1/2

0.016

5/7C

3/3

1/2

1/2

0.011

5/7D

1/3

2/2

2/2

0.008

Total

0.988

が 2 ポート利用する。そのため 1 つの Subunit は 40 MHz クロック 1 チックの間で 8 つのデータを処理する。
表 3.2

Wire segment のフォーマット

# of bits

Name

1

Flag of successful reconstruction

2

Number of the stations with hits used for coincidence

8Angle diﬀerence ∆θ between the segment and the vector from IP

12Global η position of the segment

Segment Selector

Segment Extractor から送られる最大 8 つの Wire segment から マッチレイヤーの多さを基準に最大 1 つ選択して、Wire Strip Coincidence へと送信する。マッチレイヤーも同じものが複数ある場合には ∆θ がより小さいものを選ぶ。

Strip segment Reconstruction
このモジュールの駆動クロックは、LHC クロックに同期した周波数 240 MHz のクロックで、レイテンシーは 21
クロックチック分 (87.5 ns) である。Strip segment Reconstruction も Unit、Subunit 呼ばれる単位領域でトリガーセクターを分割して、Subunit ごとに並列にコインシデンスロジックを用意する。Strip では 1 つのチェンバーを 4分割するよう Unit が定義される。エンドキャップ領域は 5 枚のチェンバーで構成されるため 20 Unit、フォワード
領域は 1 枚のチェンバーで構成されるため 5 Unit 存在する。図 3.9 に Unit の構造を示す。1 つの Unit は M1 ス
テーションの 40 代表点、M2 ステーションの 24 代表点、M3 ステーションの 16 代表点をカバーする。また、1 つの Unit を 2 等分するように Subunit が定義されており、Subunit に 1 つパターンマッチング用の LUT が用意される。
最終的にはそれぞれの Unit から最大 1 つの飛跡情報を出力するため、SL 全体では最大 45 の飛跡情報が出力される。Strip segment Reconstruction の各 Subunit 内でのロジックの概要を図 3.10 に示す。各 Subunit は Address

Speciﬁer・Segment Extractor・Segment Selector で構成される。以下でそれぞれのモジュールについて述べる。

328
329
330
331
332
333
334
335

and the outputs are used for the extraction of strip segment information from URAM of FPGA. This firmware
is operated with a 320.632 MHz clock that is synchronous to the 40.079 MHz LHC clock.
The firmware of the TGC strip segment reconstruction is subdivided into 20, 20, and 4 parts named “Units”
for the Endcap 1, Endcap 2, and Forward trigger sectors, respectively. Figure 2.12 shows the coverage of aUnit. A Unit covers 8 strip channels per layer in M3, 12 strip channels per layer in M2, and 20 strip channels
per layer in M1. One URAM block is allocated to one Unit for storing the strip segment information. The Unit
is further divided into two parts ("Subunits"). The URAM blocks are operated in the True Dual Port mode [14],and each port is used for the track segment extraction for each Subunit.

3.1 高輝度 LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装

45

Station M1
20 channels per layer
40 Position ID

AF
T

Coverage of Unit

Station M2
12 channels per layer
24 Position ID

Preliminary Design for Endcap Sector Logic

349
350
351

352
353
354
355

• Segment Extractor: For each of the URAM addresses received from the previous block, the corresponding patterns of strip segment candidates are extracted from the URAM. One URAM block isallocated for one Unit, and the URAM block is operated in the TrueφDual Port mode [14]. Each port is
assigned to a Subunit.
• Segment Selector: This block receives strip segment candidates from the previous block. For everybunch crossing, this block sends out one strip segment per one Unit (two Subunits).
A strip segment
Zwithlargestnumberof layers withhits Unit[21]is selected.
If twostrip
segmentM2
candidates
with the図
3.9theStrip
segment
Reconstruction
における
。1 つの
Unitorはmore
M1 の40 代表点、の 24 代表点、
same
numberof hit layers exist, a candidate with smaller ∆φ is chosen (this corresponds to higher pT ).
M3の 16
代表点をカバーする。
Figure 2.12: Coverage of a region (“Unit”) for the TGC strip segment reconstruction.

336

M1 strip hits 337
338

M1 strip hits 339
340

M2 wire hits

341

342

M2 wire hits 343
344

M3 wire hits
M3 wire hits

345

A simplified block diagram of the TGC strip segment reconstruction is shown in Figure 2.13. Each block is
Position ID
described
in the following.
M1 Coincidence(2/2)
Position• Station Coincidence:
In ID
this block, coincidences of hits are taken for each of the M1, M2, and M3
M1stations.
CoincidenceFor(1/2)
the strip channels, each station consists of two layers. The 2/2 coincidence and 1/2
coincidence patterns are defined similarlyURAM
to thoseshown in Figure 2.11.
Station Coincidence is taken
address
Patterns
Position
ID with the same channels in the neighbouring chambers.
with hits considering
logic OR
Number of hits
Number of hits

AF
T

348

coincidence results. Also, those with more hits in stations M1 and M3 are given higher priority, sincethese coincidence patterns lead to better pT resolution.

R

347

D

346

Station M3
November 29, 2021 - Version 1.2
8 channels per layer
16 Position ID

M2 Coincidence (2/2)

Address

Segment

Segment

Strip segments• Address Specifier:Position
This blockreceives the station coincidence
them to obtain
ID Specifier
Extractor results, and combines
Selector
M2theCoincidence(1/2)
URAM addresses
which the hit pattern corresponds to. The considered patterns for the combinations are shown in Table 2.3. A maximum of six URAM addresses are obtained per Unit, with a priority
PositioninIDTable 2.3. As seen in the table, higher priority is given to those with 2/2
given in the order listed
M3 Coincidence (2/2)
M32.Coincidence(1/2)
Firmware Design

Position ID

Page 19 of 61

Unit logic

R

図 3.10 Strip segment Reconstruction のブロックダイアグラム [21]。Strip segment Reconstruction は、Station
Coincidence で得られた代表点の組み合わせから、LUT のアドレスを作成する Address Speciﬁer、LUT から対応するデータを取り出す Segment Extractor、Segment Extractor から得られる最大 6 つの飛跡候補から後段に送る 1
つを選別する
Selectorで構成される。
FigureSegment
2.13: A
firmwareblock diagram for the TGC strip track segment reconstruction.

Table 2.3: Definition of coincidence patterns for TGC strip track segment reconstruction. The coincidence
Address
patterns Speciﬁer
listed here are ordered in the priority given when reconstructing strip segments, with the “6/6” coinciStrip pattern
Station Coincidenceで得られた各ステーションの代表点を組み合わせて、
LUT
dence
given the highest
priority and the “4/6C” coincidence pattern given
theにアクセスするためのアド
lowest priority.

D

レスを作成する。1 つの Subunit は Station Coincidence から M1 の代表点を最大 4 つ、M2 のものを最大 4 つ、M3 のものを最大 2 つ、それぞれ受け取るため、
M1pattern、M2、M3 の代表点の組み合わせは最大
4 × 4 × 2 = 32 パター
Coincidence
Hit pattern
M1 M2 Segment
M3ン存在する。Address Speciﬁer はこの中から 6 つのパターンを選抜してExtractor へ送る。パターンを選

6/6
2/2 2/2 2/2
択する際にはワイヤーのロジックと同様にマッチレイヤーが多いもの優先する。具体的に優先順位を定めたテーブ
ルを表 3.3 に示す。

356

5/6A
5/6B
5/6C
4/6A
4/6B
4/6C

2/2
1/2
2/2
1/2
2/2
1/2

1/2
2/2
2/2
1/2
1/2
2/2

2/2
2/2
1/2
2/2
1/2
1/2

The data format for a strip segment is defined to be 17 bits, as shown in Table 2.4. The strip-segment data

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

46

表 3.3

Strip segment Reconstruction における Wire segment のデータフォーマット

Coincidence Pattern

Hit Pattern
M1

M2

M3

6/6

2/2

2/2

2/2

5/6A

2/2

1/2

2/2

5/6B

1/2

2/2

2/2

5/6C

2/2

2/2

1/2

4/6A

1/2

1/2

2/2

4/6B

2/2

1/2

1/2

4/6C

1/2

2/2

1/2

Total
表 3.4

Strip segment のフォーマット

# of bits

Name2

Number of the stations with hits used for coincidence

6

Local ϕ position in the chamber

9Angle diﬀerence ∆ϕ between the segment and the vector from IP

Segment Extractor

Strip segment Reconstruction で利用される LUT は FPGA の URAM 上に格納される。Segment Extractor では
Address Speciﬁer で作られたアドレスをもとに、URAM にアクセスし、対応するデータ (Strip segment) を出力する。Strip segment のデータフォーマットを表 3.4 に示す。URAM は Dual port で設計されており、2 つの Subunit
が 1 ポートずつ利用する。そのため 1 つの Subunit は、40 MHz クロック 1 チックの間に 6 つのデータを処理する。

Segment Selector

Segment Extractor から送られる最大 6 つの Strip segment から マッチレイヤーの多さを基準に、Unit ごとに最大 1 Segment 選択して、Wire Strip Coincidence へと送信する。マッチレイヤーも同じものが複数ある場合には∆ϕ がより小さいものを選ぶ。

3.1.4

Wire-Strip Coincidence

概要

Wire Strip Coincidence では Wire segment Reconstruction で算出した ∆θ と Strip segment Reconstruction で算出した ∆ϕ を組み合わせることで、横方向運動量 pT を概算する。pT の計算も Coincidence Window と呼ばれる LUT を用いて行う。Coincidence Window の例を図 3.11 に示す。

Wire Strip Coincidence の論理回路実装
駆動クロックは LHC バンチ交差クロックに同期した 160 MHz クロックで、レイテンシーは 6 クロックチック
分 (37.5 ns) である。Wire Strip Coincidence では Region と呼ばれる単位領域を新たに設定し、Region ごとに並列にコインシデンスロジックを走らせる。Region は後段の Inner Coincidence のコインシデンスをとる単位に合わ

368
369
370
371

図 3.11 Wire Strip Coincidence における Coincidence Window の例 [21]。Wire および Strip segment Reconstruction で再構成された ∆θ、∆ϕ から pT 閾値を概算する。∆ϕ で再構成したミューオンが衝突点に由来するものであることを担保し、∆θ で pT を決めている。∆ϕ の値域が ∆θ の関数になっているのは、この例で示した領域が荷電粒子を ϕ 方向にも曲げる磁場を持つ例外的な点であるためである。現状 pT は 5 GeV、10 GeV、15 GeV、20Figure 2.14: The conceptualof the wire/strip coincidence.
GeV の 4 段階で出力している。本番運用時には4 bitdiagram、16 段階で出力する予定である。

D

372

these 78 regions.
Based on the angles ∆θ and ∆φ, the corresponding pT threshold is obtained as illustrated in Figure 2.14.
The Coincidence Windows are implemented as a look-up table utilizing BRAMs of the FPGA. ∆θ will bebinned in the region −0.16 < ∆θ < 0.16 in 64 bins (6 bits), and ∆φ in the region −0.032 < ∆φ < 0.032 in 16 bins
(4 bits). The pT threshold is stored in the BRAMs in 4 bits. The Coincidence Window regions are derived fromsimulated samples of single muons, defined as a region including more than 99% of the muons with pT of thethreshold
GeV. LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装
3.1±1高輝度
47

AF
T

367

R

366

せて定義されている。Wire Strip Coincidence における Region の定義を図 3.12 に示す。エンドキャップ領域は|η |< 1.3 では 8 Unit Region、|η | < 1.3 では 32 Unit Region という異なる大きさの Region を定義し、それぞれの領域
を 22 分割、13 分割する。フォワード領域は 32 Unit Region で 8 分割する。
図 3.13 に 1 つの Unit の構造を示す。8 Unit Region はトリガーセクターの全 ϕ 領域に当たる、ストリップ 4

Unit からの Strip segment と ワイヤー 2 Subunit からの Wire segment を組み合わせて、最大 1 つの飛跡候補を出力する。32 Unit Region はストリップ 4 Unit からの Strip segment と、ワイヤー 8 Subunit からの Wire segment
を組み合わせて、最大 4 つの候補を出力する。SL 全体では最大 180 の飛跡候補が出力される。

Wire Strip Coincidence の各 Unit 内でのロジックの概要を図 3.14 に示す。各 Unit は pT Calculator、Wire
Position Corrector、Block Selector で構成される。以下でそれぞれのモジュールについて説明する。
pT Calculator
pT Calculator は Wire segment に含まれる 8 bit の ∆θ 及び Strip segment に含まれる 9 bit の ∆ϕ から、Coincidence Window にアクセスするためのアドレスを作成し、Coincidence Window に格納された 4 bit の pT を出力する。1 つの pT Calculator は 1 つの Wire segment と 4 つの Strip segment を組み合わせ、全ての組み合わせ
2. Firmware
DesignPage 22 of 61
に対してp を出力する。Coincidence Window は FPGA の Dual port BRAM 上に格納されているため、この処T

理は 160 MHz の 2 クロックチックで完了する。

第3

章

el-1

Trigg

干 の図 [12]
しま 渉す。F
うた るため
I は全
め全 チェ
φ領
φ 領 ンバー
域を
域に が
は配 入れ
置で

して

er

ATL TFGorward r
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h
ドキ
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r
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i
g
g
部
e
第 5 章 Sector Logic に実装するトリガー用ファームウェアの開発と拡張
91of Tecedr
ミュsecto intohnic
48
第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合
al D
t2h2re
rs an
ーオ
esig
ンdト24 For e trigger
09 J
u
war
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リガ
ーd sectorsctors. Thu.

8 Unit Region

RoI

22

s in

each

-cap

SSC

η=1.3
32 Unit Regionのト

13

1Region RoI

Figu
re
s
3.4 ectors 12-7 TG
32 Unit Region 8
and
C le
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bdG
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dedの three Fo vel-1 tr
to trリ rward igger s
ガー inトegm
er sー sector
セク iggガ
The
en
ub判
s
.
s
B
tio
ec定
old のtaRegion
図 3.12
Wire Stripの定義 [11]。エンドキャップ領域は|η | < 1.3 領域では 8 Unit、1.3 <torCoincidenceの Rsmalle ターにlsm
ines n for as.
で用allesoI 図 s5.23
n c TGC BW で占める領域．
t
i
|
η
|
領域では
32
Unit
という異なる大きさのRegion22 分割、813Unit分割する。フォワーnあいr:Wire-Strip
Coincidence
単位領域がRegion は |η| のtant
t unをまegion
り、られ the figu oを定義し、それぞれの領域を
of w
.
i
O
s
t
ド領域は
32
Unit
Region
で
8
分割する。
と
a
i
る単 re ind 22ne領域配置され，その他はshow 赤1い小さい領域にトリガーセクターあたり
32 Unit Region で
row re-grou rea oめ
位の icate in octant w
n in 部分s by
ps a f thて
S
e
S
h
t
d
が
F
模
r
e
C
nd 占められる．
ig
igur
4
ecto
式図ivi[d3[u1a7l ]t el is div
e 12 1 つのr co φ colum eight ger (se紫)] rigge
g
と
m
n
c
7
h
ach
n
t
R
。緑 r sectided intoareoぶ
η−φ ains 16 s of tri annels enta呼
I
t
t
i
を
r
。
o
の線 ors. Th six End
igge
n. A
g
tr g Positionof reη o Corrector表す
depr
で囲 ey are -Cap
5.7.2
ファームウェアの拡張t
ws b ger subCoicincidencer
end igWire
er su rWire-Stripasiubse 。R
gger
sect d-out
まれ furthecsect やyStrip4stlied ently iWire bsegment
方
s
o
o
u
φ
t
rs w
rs, a
bsec
rips
向
or co
csegment
た領 r
n tholum ではミューオンのヒットがあった位置情報を代表点番号で表しているが、磁場内
can
に
.
t
hich
tota
or co
An
rres
e tr Coincidence
be 部の検出器とのコインシデンをとるにあたって、位置情報を域
2における領域の分割
nslsWire-Strip
つ
E
TGC
pon
igg
rres
が検
of 1
cor
et s
of
ndη 座標位置に変換する必要がある。しかし、
、

GC

end

リガ
緑の
ー判
線で
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用い
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領域
が 1 る単位の
ガー
つの
ロジ
模式
トリ
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ガー 図 .
赤い
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ミュ
ーを 線 で 囲
ーオ
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示す
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ド磁
.
磁
域が
場
ト
trigg
resp
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48 t
m se
φ
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リ 1
so t内η dの関係は
方
o
r
d
e
t
i
n
r
o
s
t
g
gme 出器における代表点番号とr
RegionUnit で共
ely f
hat側の neUnit
d2 、全ての
igge
向
ger
to ei
subごとにばらつきがあることが知られており
*
方
つの
t
に
R
o
n
ロ
s
o
t
r sWire-Strip
subs
5.23向
に Wire-Stripd イ
he δ検 egの単位領域の分け方を示す．
ecto
r eac Coincidence
the の単位4つ
tio図
ecto ght Coincidence
iostrip
intoド ta通に変換できるわけではない。そこで
に
c
e
n
r
n
wire
と
の代表点と
η
座標の対応関係をパターンリストとして保存し、
R
h
出
c
s
h
o
a
t
,
r
磁
i
ors.
s dif
subs
a
nne
f Int
a
cont
場
-c領域は
This 16磁
l|η|
fごとに
A F Corrector
eres totaWire
h石“Region”s < 1.3 領
ecto nd器
eren ηと呼ばれ，この内部で候補の選別を行う．エンドキャップ領域は，
δφ, i トainと呼ぶ。
がanRegionl of Position
Unitの再構成を行う。これを担当するモジュールを
o
は
s
t
n
r
n
か
s
r
t
.
(
e
ロ
3
e
w
6
近
p
R
b
l
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7
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4
完
u
e
o
a
かっ 32 Unit という異なる大きさの
men
seg全
η
t e
ts イ
t g
I). E
rd t
p sソ
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m，
enの領域では
域では|η| >w1.3
tatio8 Unit
rigg
ignレ
ach rigRegion
er suに分割されており，そ
eに
て
t
n
磁
t
a
h
t
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s
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い
r
u
,
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, ho
bsec
dete
ノ
bsec
sinイ
るた
min
領
rre向
ot p BlockceSelector
w13
tors
ctor
toRegion
22及び
Region存在する．フォワード領域は
8
つの
32
Unit
に分けられる．こ
e
s
域
r
ド
e
p
v
t
rojれぞれ
h
.
の
i
o
e
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s
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の
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r, d
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t
r
c
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e
,
t
h
通
i
n
a
p
石
o
v
a
Selector
はワイヤーとストリップの組み合わせで生じる複数のミューオン飛跡候補から、後段に送る飛跡
r
ミ
t
g
s
e
e
m
i
e
g
で
e
d
過
T
cond し
は
t
to o
nー
ge
ber
ュー
Inner
のコインシデンスをとる単位に合わせた形になって
not Coincidencethet れらの領域分割は，後段のrオ
ingンowardz
uく
lay方
itionてfigu e候補を選択する。飛跡の選抜はマッチした層数の多さを基準に行い、マッチした層数も同じ場合は角度がより小さ
corr な
tpu,t r logic.
オ
o
t
t
h
u
r
報arか
espo
Each
e1 IRegion
iのt向
TG8CUnitン
gg5.24磁fsre nら re, いる．図Pohに
におけるワイヤー，ストリップの組み合わせの概念図を示す．
e
t
の
.
の
曲
石
r
m
o
r
n
H
igge
cham
d to
eces いものを選択する。
l
飛
e
o
磁
8
Unit
Regionではw4つのストリップ飛跡と2つのワイヤー飛跡から再構成される計
8 個の飛
が
付
n
A
n
g
BW
S
c
r
i
i場
psaRegion. Tot
跡c. F具 e th
り
D
近
n F成
ber
t
s
h
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e
は
b
e
g
で
i
i
e
ally Togomgはトリガーセクターの全領域にあたるストリップのからつずつ送られた飛跡
φ
4
Unit
1
u
t
u
a
b
に
s
u
r
分
合
跡候補から、最大1
つの候補を絞り込む。
32
Unit
Regionでは4つのストリップ飛跡と8
つのワイヤー飛跡の組み
e
tput
は
rds
igna
r 12
etw
re を
igge
η方
ッonプb 19 kin 計[Lo持eenし nts are e は
算
l
R
(
i
r
s
d
s
8
ミ
e
s
s
n
o部
向
ds o
s方
hou
egm∆θ が正の方向に曲げられたもの、もshar 初 合わせからなるthュ
itudた2 つはover からつの候補を選ぶ。この時、
o41w
候補と，ワイヤーの2 Subunit
つずつ送られた飛跡候補を組み合わせる小領域であり，
1に候曲,個の飛跡候補から最大e閾ld b gつf Pa 32m. 値
enta crib向
an
edに
ー
the d
s tオ
inaめ
段
d
t
t
e
T
h
/
h
c
t
げ
l
i
cham う 2ミehheoつは負に曲げられたものが選ばれるように設計する。これは
r
o
も
v
e
を
r
i
ン
n
,
s
J/
ψ
粒子などから生じる、
2
つの異符号ミューオ
P
w
a
ieミ
bou
betー
ュ
rranの飛跡候補と，ワイヤーのanUnit
磁
i
eme
w
i
i
設
r
の
補を出力する．
32
Regionは，ストリップの4
Unit
8
Subunit
n
s
b
e
e
w
n
e
l
場
o
ュ
sip
p f
ged
dari
け
r an
een
nt in
b
f TG
gn
成分
or事
al に
es oStrip
Wire
CoincidenceからCoincidence
into Innerーd el オadja oards a erる
TンC
Paンを優先的に取れるようにするための実装である。
オン に送られる飛
m
s
e
e
tchト
e
f
c
g
d
r
p
の飛跡候補を組み合わせる大領域であり，4候補を出力する．従って
SL全体で合計最大
180
の飛 を
で
よ
c
e
e
m
r
t
c
n
o
r
リ
m
h
iト
Pan
eっ
t bガ
onic
は
n リ
per
amb
ntaて
a
ctor
3.5
に示す。
跡情報のフォーマットを図
d
o
P
e
a
e
t
s
a
ls ar
φ方
ion.
rds.
e
, the
and
tc-P
e de and no ーにanel rs, and 変
FoおA
two跡候補を出力することができる．
ーever ガ
化
向に
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r
scrib
を
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s
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y
high
sign
trip
,か
sign
け
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d
る
e
e
る
a
d
e
s
s
a
け
l e
. そ
ignT
st-p
cr b
in [1
η に対して均一に並んでいないこと、
als, alsη aの対応関係が異なること、が原因。
*2 wire の代表点がed事 lre re iる2-3] xchaϕn位置ごとに代表点とのたT trac
the
i
C
n
ges G
.
k ca
が
arra
BseW
め
で
are
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g
n
きる
need meでntat ged
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の
i
ed.
. 図
are s
is
Deta onト
elec
3.4
ils o リガ
ted
ー
and
f
ロジ
sent

3.1 高輝度 LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装

49

Strip 63 ID
4 Units

Strip
Segment

Wire 16 ID

Wire-Strip
Segment

8 Unit Region

Wire
Segment

1 cand.

…

2 subUnits

Wire
Segment

Strip
Segment

Wire
Segment

Wire-Strip
Segment

Wire-Strip
Segment

Wire
Segment

Wire-Strip
Segment

Wire-Strip
Segment

Wire 64 ID
8 subUnits

32 Unit Region

4 cand.

Wire
Segment…

φη

Trigger Sector (EC)

図 5.24 : 1 Region におけるワイヤー，ストリップの組み合わせの概念図．8(32) Unit Region はUnit からの Strip segment と ワイヤー 2 Subunit からの Wire segment の組み合わせから、最大 1 つの飛跡候補をストリップ
4 Unitとワイヤーを組み合わせて作られ，
1(4)segment
候補を出力す出力する。
32 Unit Regionはストリップ
4 Unit2(8)からのSubunit
Strip segmentと、ワイヤー 8 Subunit からの Wireの組み合わせから、最大4 つの候補を出力する。
る．
図 3.138 Unit Region、32 Unit Region におけるコインシデンスの概要 [11]。8 Unit Region ではストリップ 4

表 3.5

Wire Strip Coincidence における飛跡候補のデータフォーマット

# of bits

Name

1

Valid ﬂag which means this region receive the more than one Strip segment and Wire segment

4

pT threshold reconstructed using Coincidence Window

8

Local η position in the unit

3

Unit ID

7

Angle diﬀerence ∆θ between the segment and the vector from IP

2

Number of stations with the hits used for Wire segment reconstruction

4Angle diﬀerence ∆ϕ between the segment and the vector from IP

2

Number of stations with the hits used for Strip segment reconstruction

5 章 Sector
Logic に実装するトリガー用ファームウェアの開発と拡張
50
第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合
pT Calculator

pT

Wire Position
Corrector

local η8

8（2）Wire・Strip
Segments8（2）Block Selector
Selected Segments

図 3.14 Wire Strip Coincidence ファームウェアの概要 [11]。Wire segment および Strip segment の情報をもとに、pT を計算する pT Calculatorファームウェアの概要．各モジュールで並列に処理が行われ、local な η 情報を計算する Wire Position Corrector、複数のミューオン飛跡候
補から後段に送信するものを選択する Block Selector で構成される。

5.11 : Wire-Strip Coincidence
Block Selector で選ばれた飛跡の情報が出力される．

Unit Region”と呼ばれる大領域の2 種類の分割があり，ワイヤーとストリップの飛跡を組
3.1.5 Inner
Coincidence

概要
合わせ，それぞれ
1 または 4 候補を出力する．領域の分割方法については 5.7.2 で詳しく述べ．Wire-Strip
Coincidence
は Coincidence
Window を用いて pT を判定する pT Calculator，ワBIS78、TGC EI、Tile カロリメーター) でコインシデンスととることで、衝突点に由来しないフェイクトリガーのInner Coincidence では TGC BW コインシデンスで再構成された飛跡候補と磁場領域内部の検出器 (NSW、RPC

削減と pT 分解能の向上を図る。図 3.15 に各検出器がカバーする η 、ϕ 領域を示す。1.3 < η < 2.4 の領域は NSW
ヤー及びストリップの位置情報から
η 位置情報を出力する Wire Position Corrector，飛跡候補選別する 的にカバーしている。
Block Selector からなる．飛跡候補の選別などで複数の処理を必要とすることからが網羅的にカバーしており、1.05 < η < 1.3 領域では TGC EI、RPC BIS78、Tile カロリメーターがそれぞれ相補

re-Strip Coincidence
は 40 MHz よりも周波数の高い 160 MHz で駆動する．pT Calculator 及びたロジックが用意されている。ここでは具体例として NSW とのコインシデンスロジックについて説明する。
磁場内部に位置する検出器はそれぞれ異なる特徴を持っているため、コインシデンスをとる検出器ごとに独立し3.16 に NSW とのコインシデンスアルゴリズムの概要を示す。衝突点から飛来するミューオンは
NSW にヒッre Position図 Corrector
は ワイヤーの 1 Subunit と該当するチェンバーのストリップの
4 Uni

組み合わせを単位として動作するモジュールであり，
1 つの単位領域に
BW Coincidence で再構成された η 位置 (ηTGC ) と NSW で再構成された
η 位置 (ηNSW ) の差は2pTつあるいはと相関をもつ。 8 つのイントを残した後、エンドキャップトロイド磁場により主に η 方向に曲げられ、TGC にヒットを残す。そのため TGC

この差を dη と定義する。
タンスが配置される．以下でそれぞれのモジュールについて述べる．

4.1

dη = ηTGC − ηNSW

(3.1)

一方、衝突点から飛来するミューオンは検出器内部の物質 (主に物質量の大きいカロリーメータ) と多重散乱を起

pT こすことがあり、この場合ではCalculatordη のみでは pT が高いものと低いものを見分けることができない (図 3.16 中参照)。

の計算には
dη 、∆θNSW を入力、pT を出力としたを利用する。 は，3.3.1 節で述べたようにのロジックの流れを図
5.12 Coincidenceに示す．WindowpT Calculator
T Calculator
そこで、ミューオンが NSW に入射した角度 (∆θNSW ) を分別変数として追加することで、この問題を克服する。こイヤーで出力される 8 bit の ∆θ 及びストリップの 9 bit の ∆φ の情報を 2 次元の Coincidenc

ndow に照らし合わせて pT を出力する役割を持つモジュールである．1 つの pT Calculator は

つのワイヤー飛跡候補と 4 つのストリップ飛跡候補を組み合わせ，全ての組み合わせに対してୈ 4 ষ ߴً౓
LHC ͷͨΊͷॳஈΤϯυΩϟοϓ෦ϛϡʔΦϯτϦΨʔͷ֓ཁ
3.1 高輝度 LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装

51

TGC EI
EIL4

New
NewSmall
Small Wheel
Wheel

RPCBIS
BIS78
RPC
7/8

η=
= 2.4
2.4
η

η = 1.05
η = 1.0ηη == 1.3
1.3

Tile
TileCalorimeter
カロリメータ
図 3.15

各磁場内部の検出器がカバーする η 、ϕ 領域 [20]。|η | < 1.3 領域は NSW がカバーする。1.3 < |η | 領域は

ਤ 4.25 : ࣓৔಺෦ͷ‫ݕ‬ग़‫Ͱث‬Χόʔ͞ΕΔ
η − φ ྖҬΛϏʔϜ࣠ํ޲͔Β‫ͨݟ‬ਤ. TGC EI ͱ R
TGC EI、RPC BIS 78、Tile カロリメーターがそれぞれ相補的にカバーしている。
BIS78 ͸όϨϧ෦ͷτϩΠυϚάωοτ΍ΧϩϦϝʔλ, Small Wheel ͷࢧ࣋ߏ଄ͱ‫ׯ‬ব͍Α͏ʹ, φ ྖҬͷҰ෦͔͠Χόʔ͍ͯ͠ͳ͍. Tile ΧϩϦϝʔλ͸ 1.0 < |η| < 1.3 ͷશҬΛΧόʔ͍ͯ͠Δ͕
, TGC EI ͱ RPC BIS78 Λ༏ઌͯ͠࢖༻͢Δ.
Inner Coincidence の論理回路実装
このモジュールの駆動クロックは、LHC クロックに同期した周波数 160 MHz のクロックで、レイテンシーは 7
クロックチック分 (43.75 ns) である。Inner Coincidence も Region を 1 単位として並列に処理が行われる。η 位置
ごとにどの検出器とコインシデンスをとるかが決められており、|η | < 1.3 の領域では主に RPC、EI、Tile カロリ
メーターと、|η | > 1.3 の領域では主に NSW とコインシデンスをとる。8 Unit Region は Wire Strip Coincidence から 1 つの飛跡候補を受け取り、磁場内部の検出器とコインシデンスをとった後、1 候補を出力する。32 Unit Region
は Wire Strip Coincidence から 4 つの飛跡候補を受け取り、2 つまで候補を絞って出力する。その結果 SL 全体で

TGC BWは最大 112 候補を出力する。

Inner Coincidence の各 Unit 内でのロジックの概要を図 3.17 に示す。各 Unit は Decoder、Coincidence、Whichη = 1.3

Inner で構成される。以下に例として NSW とのコインシデンスをとる Region について説明する。

μ1 つの SL は NSW で再構成された飛跡を最大 16 個受け取る。この中から TGC BW コインシデンスで再構
μ+• Decoder

成された飛跡候補と組み合わせる 4 候補を選ぶのが Decoder である。ここでは pT が大きいミューオンの検TGC
EI
出効率を高く保つため、|dη | が小さいものを優先的に選別する。
• NSW Coincidence

BI RPCs

TGCs

EIL4

TGC BW の 1 つの飛跡候補と NSWTGC の 4 つの飛跡候補でコインシデンスをとる。Coincidence Window はFPGA の URAM に格納されており、8 bit の dη 情報と 4 bit の ∆θ を入力、4 bit の pT を出力とする。計

NSW算された飛跡のうち、pT が最大の候補が保存され 40 MHz ごとに出力される。

MM

NSW

第3
52章 高輝度 LHC第におけるエンドキャップ部初段ミューオントリガーの開発
3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

45[23] ．
図 3.19ため、基本的には: NSW における角度情報及び位置情報を用いたトリガーアルゴリズムの概要図dη を用いることで pT を判定することができる。しかし、青線で示すように NSW に入射する前
図 3.16NSW を用いたコインシデンスロジックの概要 [10]。pT が小さいミューオンほど磁場領域で曲げられるに多重散乱を受けた場合には、dη だけでは High pT のミューオンと Low pT のミューオンを判別することができ

送られてきた飛跡のη 方向の位置情報 (ηN SW ) の差として dη を下のように定義する．
ができる。
ない。そこで NSW に入射した角度 (∆θNSW ) を分別変数として追加することで、より正確に pT を判定すること

dη = ηT GC − ηN SW(3.1)

図 3.19 に NSW を用いたトリガーアルゴリズムの概要図を示す．dη はミューオンの pT と曲がり方の関係性から pT に対しある程度相関を持つ量であるが，実際は，全てのミューオンが衝突点の1 点において発生し磁場領域に真っ直ぐ入射するわけではなく，衝突点はわずかに広がりを持ち，さらに発生したミューオンは検出器内部の物質（主に物質量の大きいカロリーメータ）と多重散乱をするために磁場領域に対する入射角は広がりを持つ．そのため，TGC と NSW の η 位置の差のみでは，高い pT のミューオンと低い pT のミューオンがこれらの影響を受けた場合の判別ができない．そこで，ミューオンが NSW を通過し磁場領域に入射した角度 (∆θN SW ) を NSW から受け取り，これと dη の相関を見ることで，衝突点の広がりと多重散乱を考慮して pT を判定することができる．先行研究において，MC。InnerにおいてNSWの飛跡情報を用いて
pT > 5 GeV のミュー
図 3.17 Inner Coincidence の概要 [22]Coincidence
は NSWから受け取った飛跡候補のうち、コインシ
デンスに利用する候補を選ぶ Decoder、各検出器とのコインシデンスロジック、どの検出器とのコインシデンス結オンを含むように，dη を −0.175 ∼ 0.175 の範囲，∆θN SW を −0.015 ∼ 0.015 rad の範囲で CW果を採用するか選択する Which Inner で構成される。

の開発が作成された [14] ．図 3.20 に NSW の ∆ηN SW と dη を用いた CW の例を示す．

TGC EI とのコインシデンスアルゴリズム

3.1 高輝度 LHC-ATLAS 実験におけるトリガーロジックの概要と論理回路実装
表 3.6

53

Inner Coincidence における飛跡候補のデータフォーマット

# of bits

Name

Comment

14

TGC ηη in global candidate at the pivot plane of TGC

9

TGC ϕ

ϕ in global candidate at the pivot plane of TGC

8

TGC pT

TGC transverse momentum

4

TGC pT threshold

TGChighest pT threshold satisﬁed

1

TGC charge

TGC TC charge

3

Coincidence type

Identiﬁer of coincidence type

14

MDT η

η coordinate of the MDT segment position of the innermost station

8

MDT pT

MDT transverse momentum

4

MDT pT threshold

MDT highest transverse momentum threshold satisﬁed

1

MDT charge

MDT charge

4

MDT Processing Flag

Type of reconstructed muon2

# of segments

Number of MDT segments associated to the muon

3

Segment quality ﬂag

Quality of each segment

49

Reserved• Which Inner
Which Inner モジュールは複数の検出器とのコインシデンスロジックが並列に走る|η | < 1.3 の領域において、どの検出器とのコインシデンス結果を最終出力とするかを決定する。

Inner Coincidence から Track Selector に送られる飛跡候補のデータフォーマットを表 3.6 に示す。

3.1.6 Track Selector
概要

Track Selector は Inner Coincidence から出力される最大 112 個のミューオン飛跡候補から MUCTPI に送る 6
候補を選ぶ。このとき Inner Coincidence で判定された pT が高いものを優先的に選択する。

Track Selector の論理回路実装
モジュールの駆動クロックは LHC クロックに同期した周波数 160 MHz のクロックで、レイテンシーは 5 ク
ロックチック (31.25 ns) である。概要を図 3.18 に示す。Track Selector は 112 個のミューオン飛跡候補を pT が大
きい順に並び替えるソーティングロジックとして実装される。特に Batcher の奇遇マージソート法 [23] という、高速かつ並列にソーティングを行うメソッドをデジタル回路として実現している。具体的には 16 個の 8-key sorting

network と 15 個の 16-key merging network で構成されており、インプットが 128、アウトプットが 8 のソーティ
ングロジックを構成している。8-key sorting network および 16-key merging network の概要を図 3.19、図 3.20 に示す。横線はワイヤーを示し、縦線がコンパレーターを表す。左から右に 1 つの飛跡候補同士の比較が行われ、それの集合体としてロジックが実装される。

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

54
8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network(8, 8) keys
Merging Network

8-keys
Sorting Network

0

6.25

Track Selectorのソーティング ネット
12.50

Preliminary Design for Endcap Sector Logic

18.75

25.00

31.25

Latency [ns]November 29, 2021 - Version 1.2

図 3.18 Track Selector の概要。16 個の 8-key sorting network、と 15 個の 16-key merging network を用いて、128 個のミューオン候補から pT が大きい順に 8 候補を選択する。このうち 6 個を MUCTPI に送信する。

Track Selectorに導入した, Batcherの奇偶マージソートネットワーク
key1
key2

のソーティングネットワークを構成要素別に色分けした図. どちらも, 8 要
key3

色で, (8, 8) マージングネットワークは紫色である.
key4
key5
key6
key7

うに, 本 128key8
要素ソーティングネットワークは 8 要素のソーティングネッ

図 3.19 8-key sorting network の概要。横線はワイヤーを表し、縦線はコンパレーターを表す。
トワークを繰り返し使用するような構成になっている. 通常, 128 要素の
key10
key9

Figurenetwork
for the track selector of the Trigger
key112.23: The 8-key sorting
マージングネットワークの次に(16,16)used
マージングネットワーク, と 2Logic.
の The horizontal andthevertical lines show the wires and the comparators, respectively. In each step, multiple comparators run
key12
e.g. four comparators run simultaneously in the first step.
出回路ではsimultaneously,
8 要素のみが出力でソートされていればよいため, (8, 8) マージ

T

3.2 トリガー論理回路の統合ネットワーク
ctorのソーティングてのネットワークを構築することが出来る.
key13

key14

2key15
章で述べたように、SL FPGA は 4 つのシリコンダイで構成されており、トリガーロジックはそれぞれの SLR
key16

AF

上に並列に配置される (図 3.21)。PS board とのインターフェイスが実装される SLR 0・2・3 には、TGC BWの奇偶マージソートネットワーク

Coincidence が実装される。トリガーセクターごとに SLR が分けられ、SLR 0 に Endcap ϕ 0、SLR 2 に Endcap

ϕ 1、SLR 3 に Forward のロジックが配置される。磁場内部の検出器や MUCTPI、MDTTP とのインターフェイス➡ このプロセスで, 16要素のソートを行うことが出来, これを64要素ソ

は SLR 1 に実装され、Inner Coincidence、Track Selector が配置される。

高輝度 LHC-ATLAS 実験に向けたトリガーロジックの開発は、これまでに各トリガーモジュールの論理回路実2021/11/4

Phase2 Endcap SL algorithm & firmwar

key10Figurekey112.23: The 8-key sorting network used for the track selector of the Trigger Logic. The horizontal andthevertical lines show the wires and the comparators, respectively. In each step, multiple comparators run
key12
simultaneously, e.g. four comparators run simultaneously in the first step.

AFTectorのソーティング ネットワーク
key13

key14
key15

3.2 トリガー論理回路の統合
erの奇偶マージソートネットワーク
key16

55

➡ このプロセスで, 16要素のソートを行うことが出来, これを64要素

2021/11/4

D
R

Phase2 Endcap SL algorithm & firmwa

図 3.2016-key merging network の概要。横線はワイヤーを表し、縦線はコンパレーターを表す。

Figure 2.24: The 16-key merging network used for the track selector of the Trigger Logic. The horizontal andthe vertical lines show the wires and the comparators, respectively. In each step, multiple comparators run
simultaneously, e.g. eight comparators run simultaneously in the first step.

のソートを行うことが出来, これを64要素ソートに対して導入した
PS boards(Endcap ϕ0)

SLR0
ChannelMapping

Wire Station
Coincidence

Wire Segment
Reconstruction

Strip Station
Coincidence

Strip Segment
Reconstruction

Wire Strip
Coincidence

6

2 Endcap SL algorithm & firmware
2. Firmware Design
SLR1

Page 29 of 61

NSWTP
Barrel SL
Tile TDAQi
TGC EI

Inner
Coincidence

MDTTP

Track
Selector MUCTPISLR2
PS boards(Endcap ϕ1)

ChannelMapping

Wire Station
Coincidence

Wire Segment
Reconstruction

Strip Station
Coincidence

Strip Segment
Reconstruction

Wire Station
Coincidence

Wire Segment
Reconstruction

Strip Station
Coincidence

Strip Segment
Reconstruction

Wire Strip
Coincidence

SLR0
PS boards(Forward )ChannelMapping

Wire Strip
Coincidence

図 3.21 SL FPGA 内におけるトリガーロジックの配置。SLR 0・2・3 には、PS board とのインターフェイスとTGC BW Coincidence が実装される。トリガーセクターごとに SLR が分けられ、SLR 0 に Endcap ϕ 0、SLR 2に Endcap ϕ 1、SLR 3 に Forward のロジックが配置される。SLR1 には磁場内部の検出器や MUCTPI、MDTTPとのインターフェイスが実装され、Inner Coincidence、Track Selector が配置される。

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

56

表 3.7

Wire Strip Coincidence における信号線

接続するモジュール

信号線 (bit 幅)

Wire segment (EC : 148 subunit × 20 bit、Wire segment Reconstruction

FW : 64 subunit × 20 bit)

Strip segment Reconstruction

Strip segment (EC : 20 unit × 17 bit、FW : 5 unit × 17 bit)

LUT Manager for pT LUT

Address + Data (EC : 35 region × 18 bit、FW : 8 unit × 18 bit)

LUT Manager for η LUT

Address + Data (EC : 35 region × 17 bit、FW : 8 unit × 17 bit)

装が完了し、Segment Reconstruction まで全体ファームウェアへの統合が進められている。本研究では引き続きWire Strip Coincidence、Inner Coincidence、Track Selector の統合を進め、一連のトリガーロジックの統合を完了させる。以下にそれぞれの実装について述べる。

3.2.1

Wire Strip Coincidence の統合

Wire Strip Coincidence を統合ファームウェアに組み込むため、前段の Wire segment Reconstruction、Strip
segment Reconstruction の出力を配線した。また、モジュール内に存在する pT 閾値概算用の LUT と η 位置算出
用の LUT をコンフィギュレーションするパスをそれぞれ接続した。Wire Strip Coincidence モジュールに接続した各信号線とその bit 幅について表 3.7 にまとめる。

Wire Strip Coincidence は Wire segment Reconstruction の 1 つの Subunit から 1 つの飛跡情報を受け取る。1つの飛跡情報は 20 bit で構成され、8 bit の ∆θ 、10 bit の M3 代表点 ID、2 bit のマッチレイヤーの情報が含まれる。Endcap 領域には合計 148 の Subunit が存在するため、合計 2960 bit、Foward 領域では 64 の Subunit が存在するため、合計 1280 bit の信号線が接続される。Strip segment Reconstruction からは 1 つの Unit から 1 つの飛跡情報を受け取る。1 つの飛跡情報は 17 bit で構成され、9 bit の ∆ϕ、6 bit の M3 代表点 ID、2 bit のマッチレイ
ヤー情報が含まれる。Endcap 領域には計 20 の Unit が存在するため、合計 340 bit、Foward 領域では 5 つのニットが存在するため、合計 85 bit の信号線が接続される。

Wire Strip Coincidence モジュール内に配置されている pT 出力用の BRAM と η 出力用の BRAM のコンフィ
ギュレーションは MPSoC から行う。MPSoC からの書き込みを仲介するためのモジュールとして Wire Strip

Coincidence 用の LUT Manager を実装した。MPSoC から各モジュールの LUT Manager までは RAM ID、Data、
address、Write enable という共通の信号線を接続する。LUT Manager は RAM ID をモニターし、担当するモジュールに該当する RAM ID が指定されたときのみ、address と Data をラッチして RAM に書き込み動作を行う。これにより MPSoC から各 RAM に個別に信号線を用意する必要がなく、MPSoC から統一的に LUT をコン
フィギュレーションすることができる。また、モジュール内の BRAM は LHC バンチ交差クロックを逓倍した 160

MHz クロックで動作するのに対し、LUT の書き込みは安定供給が保証されているオンボード発振器を基とする 50
MHz クロックで行われる。この 2 つは異なるクロックソースを使用しているため、クロックドメインを適切にまたぐための仕掛けも実装した。

3.2.2

Inner Coincidence の統合

Inner Coincidence を実機上で稼働させるために、Wire Strip Coincidence の出力、磁場内部の検出器からの飛跡
情報、LUT のコンフィギュレーションパスを実装した。Inner Coincidence モジュールに接続した各信号線とそのbit 幅を表 3.8 にまとめる。
Inner Coincidence は Wire Strip Coincidence の 8 Region から 1 つ、32 Region から 4 つの飛跡情報を受け取3.2 トリガー論理回路の統合

57
表 3.8

Inner Coincidence における信号線

接続するモジュール

Wire Strip Coincidence SLR 0
Wire Strip Coincidence SLR 2

信号線 (bit 幅)

8 region (31 bit x 1 cand x 22 regions)+ 32 region (31 bit x 4 cand x 13 regions)
8 region (31 bit x 1 cand x 22 regions)+ 32 region (31 bit x 4 cand x 13 regions)

Wire Strip Coincidence SLR 3

32 region (31 bit x 4 cand x 8 regions)

LUT Manager for NSW coincidence

Address + Data (86 bit x 78 region)

LUT Manager for RPC coincidence

Address + Data (21 bit x 46 region)

LUT Manager for EI coincidence

Address + Data (15 bit x 46 region)

LUT Manager for TIle coincidence

Address + Data (18 bit x 46 region)

Test Register for NSW

19 bit x 16 cand

Test Register for RPC

24 bit x 4 cand

Test Register for EI

22 bit x 4 cand

Test Register for Tile

16 bit x 4 candる。1 つの飛跡情報は 31 bit で構成され、1 bit の valid 信号、4 bit の pT 閾値、8 bit の η position に加え、計 17にリダクションした Wire segment および Strip segment が含まれる。そのため、エンドキャップ領域を処理する

SLR 0、SLR 2 からそれぞれ 4,650 bit、フォワード 領域を処理する SLR 3 から 992 bit の信号線が SLR を跨いで接続される。

Inner Coincidence は NSW、EI、TIle、RPC からの位置情報や角度情報を入力として利用する。しかし、今のところ磁場内部の検出器から送られるデータの詳細が決まっておらず、それを受け取るためのインターフェイスも実装されていない。そこで、今回は MPSoC から書き込むことができる試験用のレジスタをこれらの代わりに接続した。各種 LUT へのコンフィギュレーションは、Inner Coincidence 用の LUT Manager を実装し、Wire Strip

Coincidence と同様に配線した。
Inner Coincidence は 112 個のミューオン飛跡候補を選別し、1 飛跡候補につき 128 bit の情報を出力する。これ
らの信号線は Track Selector と接続した。Track Selector から出力される 6 候補 × 128 bit の信号は、現状 MDTTP
や MUCTPI へのインターフェイスは実装中であるため、MPSoC から読み出せる試験用のレジスタと配線した。

3.2.3 トリガーロジック統合後のリソース使用量
本研究により、トリガーロジックのすべてのモジュールが SL FPGA へ統合され、トリガーロジック全体を含む
リソース使用量を初めて見積もることができるようになった。リソース使用状況を表 3.9 に示す。表中の値は、1つの SLR 中のリソースに対する使用量の割合を百分率で表したものである。Total にはトリガーロジックだけでな
く、コントロール、リードアウトなどのロジックも含めた統合ファームウェア全体のリソース使用状況を示している。また、現状、トリガーロジックはタイミング違反を起こすことなく実装を完了しているが、そのために幾つかの最適化研究を行なった。この詳細は Appendix D で説明する。

第 3 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の統合

58

表 3.9

最適化後のデバイスのリソース使用状況

LUT

REG

CLB

(17280000)(34560000)(2160000)

Wire Station Coincidence

7.4

1.48

22.2

Strip Station Coincidence

0

0.2

SLR 0

Wire segment Reconstruction

16.28

EC ϕ1

Strip segment Reconstruction

LUT

BRAM

URAM

(2688)(1280)

0

0

0

0.84

0

0

0

4.44

26.64

0

0

45.88

6.24

3.08

13.44

0.08

0

2.43

Wire Strip Coincidence

2.4

2.92

10.68

0

37.52

0

Total

57.2

25.68

91.76

3.6

74.4

51.56

Inner Coincidence

66.92

18.88

87

3

28.88

50

Track Selector

7.56

2.8

17.56

0

0

0

Total

79.16

26.52

99.24

4.88

28.88

50

Wire Station Coincidence

8.88

1.48

22.2

0

0

0

Strip Station Coincidence

0

0.2

0.92

0

0

0

SLR 2

Wire segment Reconstruction

14.8

4.44

29.6

0

0

45.88

EC ϕ1

Strip segment Reconstruction

6.24

3.08

13.6

0.08

0

2.43

Wire Strip Coincidence

2.44

2.92

11.28

0

37.52

0

Total

58.64

27.04

93.25

3.96

80.2

51.56

Wire Station Coincidence

1.44

0.64

3.36

0

0

0

Strip Station Coincidence

0

0.04

0.12

0

0

0

SLR 3

Wire segment Reconstruction

6.4

1.28

10.88

0

0

19.84

FW

Strip segment Reconstruction

1.24

0.6

2.64

0.04

0

1.24

Wire Strip Coincidence

1.48

1.4

4.4

0

14.28

0

Total

25.36

13.36

50.12

1.84

33.24

20.32

Name

SLR 1

Block

as Memory(791040)

3.2 トリガー論理回路の統合

59

61

第4章

高輝度 LHC-ATLAS 実験に向けたエンド
キャップ部ミューオントリガー回路の性能
評価
4.1 トリガー論理回路試験システムの開発
4.1.1 シングルボード試験システムのコンセプト
高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー開発は、これまでにモジュールごとの論理回路実装が完了し、前章までに全体ファームウェアへの統合が完了した。精度の高いミューオントリガーを実現するためには、実装したトリガー論理回路が正常に動作していること、また期待したトリガー性能を実現できていることを SL 実機を用いて検証することが重要である。しかし、実験開始前の段階でハードウェア上で動作する
大規模トリガー回路をどのように試験するかというのは、一般的な課題であり、工夫が必要となる。SL においても、ヒットビットマップの送信を担う PS board やトリガーデータの読み出しを行う FELIX とのシステム統合が進
むまでは、実機を用いてトリガー性能を検証することは困難である。本研究では、SoC を活用したシングルボード
試験システムの開発により、この課題を克服した。
シングルボード試験システムの設計において、以下の 4 つの要求を満たすシステムが有用であると考えた。

1. 前段回路 (PS board) や読み出し回路 (FEILX) を用いず SL 単体で試験できること
2. シミュレーションデータや過去の Run で取得した実データなど、現実的なデータセットをトリガー回路に入力し、その応答を調べることができること

3. 大統計量での試験ができること
4. トリガー回路が意図しない挙動を示した場合、系統的に問題の切り分けができること
トリガー回路は大規模な論理回路であるため、その開発・修正には時間を要する。PS board や FELIX の開発状
況に左右されずに、SL 単体で試験を進めることは、精度の高いトリガーの実現に向けて重要である。また、トリガーの運用に際して、ファームウェアのアップグレードが必要な場合でも、更新したファームウェアに対して迅速に試験することができるシステムを有していることの価値は大きい。2 つ目、3 つ目の観点はトリガー論理回路を詳細に調査するために重要である。大統計量のデータを用いることにより、トリガー回路の包括的かつ詳細な検証が行え、論理回路実装の局所的な不具合も発見しやすくなる。テストベクターだけでなく現実的な飛跡データも使用することで、トリガー効率、運動量分解能、トリガーレートなどを実機を用いて直接評価することができるようになる。また、試験においてトリガー回路から予期しない応答が得られた場合に、その問題を切り分けて議論できL0A

トリガーロジック
Derandomizer

L0 Buﬀer

第4章

62

x31

ヒットデータ…

RX& Serializer

Zynq Ultrascale+ SoC
TTC emulator

TPT

トリガーロジック

L0A

7,936 bit
/25 nsTest 7,936 bit
Pattern
Generator

図 4.1

MPSoC

Event Builder

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

Virtex Ultrascale+ FPGA

PS board…

Candidate Selector

Buﬀer
write

Buﬀer

CPU

BRAM
read
&
dump

Output.txt

000100100…

Test pattern.txt

001011010…

トリガー試験ファームウェアの概要。MPSoC 上の CPU 領域に起動した Linux を起点に、試験システムのコントロール、データ読み出しを行う。システムは SL 上の水晶発振器で生成した 40.079 MHz クロックを LHC
陽子バンチ交差クロックの代わりに利用する。FELIX から分配される TPT、L0A、BCR などの TTC 信号は SL
内部の TTC emulator で生成する。トリガー回路へのヒットビットマップの入力は Test Pattern Generator から行う。トリガー回路の出力は読み出し回路を通じて MPSoC 上の BRAM にダンプし、それを Linux から読み出すことでトリガー演算結果を取得する。

ることは、効率的なデバッグに重要である。
本研究では SL が FPGA と CPU が一体となった拡張性に富んだデバイスである SoC を搭載していることに着目し、上述の要請を満たす実機試験システムを開発した。以下にその詳細を述べる。

4.1.2 シングルボード試験システムの実装
ファームウェアの全体像
図 4.1 に実装したシングルボード試験システムの全体像を示す。トリガー回路のデータ入力及びデータ読み出し
は MPSoC 上の Linux から制御する。SL 上の水晶発振器で生成した 40.079 MHz クロックを LHC 陽子バンチ交差クロックの代わりとし、基準クロックに利用する。FELIX から配られる Test Pulse Trigger (TPT) や L0A などの TTC 信号も FPGA 上の TTC emulator で擬似的に生成する。これにより PS board や FELIX を用いない SL 単体での試験を実現する。
トリガー回路へのデータ入力は Test Pattern Generator が担う。Test Pattern Generator は PS board から受信するヒットビットマップをエミュレートした試験用データ (テストパターン、合計 256 bit x 31 PS board = 7936 bit/BC) を BRAM に格納し、TPT ごとに 1 BC 分のデータをトリガー回路に入力する。このように、PS board からの出力自体をエミュレートするシステムにすることで、Channel Mapping から Track Selector までトリガー回路全体を通して試験することができる。またこの設計により、元のデータセットの種類に関わらず、任意のデータセッ
トをテストパターンとして統一的に扱うことができ、汎用的な利用が可能となっている (テストパターンの作成方法は後述する)。さらに、Test Pattern Generator 内の BRAM は MPSoC 上の Linux から何度でも書き換えることができるため、任意のイベント数で試験を行うことができる。
トリガー回路にはその中間データをプローブするための読み出し回路を実装する。トリガーアルゴリズムの適した箇所で、適した情報を選択的に読み出す機構を実装することにより、トリガー回路内部で行われた処理を系統的に調査することが可能である。中間データは読み出し回路内部で効率的に圧縮され、データ量を削減した上で、高速チップ間通信を利用して MPSoC へ送られる。

4.1 トリガー論理回路試験システムの開発
表 4.1

63

Wire Strip Coincidence の読み出しフォーマット。

# of bits

Name

1

The ﬂag indicates that the region has received at least one wire segment and strip segment

4

pT threshold reconstructed using Coincidence

3

Reserved

7∆θ from Wire Segment Reconstruction

2

Number of stations with the hits used for wire segment4∆ϕ from Strip Segment Reconstruction

2

Number of stations with the hits used for strip segment

1

Reserved

Test Pattern Generator
Test Pattern Generator は幅 128 bit、深さ 64 列 の BRAM にテストパターンを保存し、TTC emulator から TPTが供給されたタイミングで 1BC 分のデータをトリガー回路に投入する。1 つの BRAM が PS board 1 リンク分の信号を保存する。全 31 PS board × 2 リンクの信号をエミュレートするため、Test Pattern Generator には合計 62
個の BRAM が並列に配置される。

BRAM には coe 形式のファイルを利用して初期値を設定できるほか、MPSoC から何度でもテストパターンを上書きすることができる。そのため、BRAM の深さに制限されることなく任意のイベント数を用いた試験を行うことができる。以下にそれぞれの機能の実装について述べる。

トリガー回路中間状態の読み出し回路
6 段階のトリガーモジュールで構成されるトリガー回路には、各モジュールの出力をプローブするための読み出
し回路を実装する。トリガー読み出しでは、トリガーモジュール間で渡されるデータの中から、アルゴリズムを調査する上で必要なデータのみを選択的に読み出すことで、効率の良い論理回路の検証ができるようになっている。
例として Wire Strip Coincidence の出力として読み出すデータを説明する。Wire Strip Coincidence は 8 Unit

region から 1 つのミューオン候補を、32 Unit region から 4 つのミューオン候補をそれぞれ出力し、最大 180 個のミューオン飛跡候補を Inner Coincidence に送る。読み出し回路はこの最大 180 個のミューオン候補を並列に読み出せるよう設計しており、各領域ごとに表 4.1 のフォーマットに飛跡情報を成形する。各モジュールの出力のうち、最上位 1 bit を valid 信号として定義する。後段の Candidate Selector は valid 信号が立てられた領域の情報のみを選択的に読み出すため、効率的にデータを削減することができる。
それぞれのモジュールから読み出すデータの出力ビット幅を表 4.2 に示す。読み出し回路において、数千ビットの信号を一度に処理しようとすると、タイミング制約を満たしてロジックを配置することが難しくなる。そこで bit
幅が大きな信号線については、いくつかの並列な処理レーンに分割して読み出しを進める。また、全てのトリガーモジュールの読み出し回路を同時に実装するのはリソースの観点で不可能である。そのため、目的に応じてどのト
リガーモジュールの出力を読み出すか選択し、ファームウェアを分けて試験を行う。読み出し回路の概要を図 4.2に示す。以下に各モジュールの役割を説明する。

第4章

64

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価
表 4.2

各モジュールの出力ビット幅。

トリガー回路Channel Mapping

Wire Station Coincidence

Strip Station Coincidence

Wire Segment Reconstruction

Strip Segment Reconstruction

Wire Strip Coincidence

SLR

出力ビット幅 (bits)

レーン数

0

2732

4

2

2732

4

3

1000

2

0

1768

3

2

1768

3

3

804

3

0

1890

3

2

1890

3

3

378

3

0

3404

5

2

3404

5

3

1472

2

0

360

1

2

360

1

3

72

1

0

1776

3

2

1776

3

3

768

1

L0A

トリガーロジック
Derandomizer

L0 Buﬀer

図 4.2

Candidate Selector& Serializer

MPSoC

Event Builder

トリガー読み出し回路の概要。トリガー回路からの出力は L0 Buﬀer に格納され、L0A が出されたイベン

トのみ Derandomizer に送信される。トリガーモジュールからの出力は、すべてのユニットからの出力を並列に並Zynq Ultrascale+ SoC
Virtex Candidate
Ultrascale+
FPGA はこの中から飛跡を再構成できたユニットからの出力のみを抜き出して、べてあるが、
Selector
Eventemulator
Builder に送信する。Event BuilderTTC
では複数のモジュールからの出力を
1 つのパケットにまとめて、MPSoC へと送る。ヒットデータ

PS board…
x31

L0 Buﬀer

…

RX

TPT

トリガーロジック

L0A

7,936 bit
/25 nsTest 7,936 bit
Pattern
Generator

Buﬀer
write

Buﬀer

CPU

BRAM
read
&
dump

Output.txt

000100100…

Test pattern.txt

001011010…

トリガー読み出しに際してフォーマットされたデータは L0 Buﬀer にダンプされる。L0 Buﬀer は入力ビット
マップと同じ幅をもつ深さ 512 列の BRAM あり、TTC emulator から L0A が出されるまでのバッファリングを行う。トリガーモジュールには 40 MHz、160 MHz、240 MHz で駆動するものが存在するが、いずれのモジュールでも 1 つの陽子バンチ交差由来の出力は 25 ns ごとに横並びに揃えられ、40 MHz の LHC クロックで動作する書
き込みポインタに従って、L0 Buﬀer に格納される。一方、読み出しは 240 MHz で行われ、読み出されたデータはDerandomizer に送られる。

4.1 トリガー論理回路試験システムの開発
表 4.3
31

30

SOE
EOE
data word
buﬀer

29 28 27
rsvd
rsvd
Unit address

65

Serializer から Event Builder に送られるパケットのフォーマット

26

25 24 23
data loss ﬂag
data loss ﬂag
BC tag
0xBFF

22

21

20

19

18

17 16
0xB0E
0xB0E

15

14

13

12

11

10

9

8

7

6

5 4
L0ID
L0ID

3

2

1

0

bitmaprsvd

L0ID

Derandomizer

Derandomizer は入力ビットマップと同じ bit 幅をもつ深さ 512 列 の FIFO で、後段で行われる圧縮およびシリ
アル化の処理待ち用バッファーとして動作する。後段の Candidate Selector から読み出し命令を受け取るたびに、FIFO の先頭のイベントを出力する。
Candidate Selector & Serializer

Candidate Selector は各トリガーモジュールのすべてのユニットから出力される飛跡候補の中から、ミューオン候補を再構成できたユニットの出力のみを選択して後段に送る。これにより大幅なデータ削減が達成される。選択された飛跡情報には、どのサブユニットからの出力かを示す 6 bit の識別 ID と 2bit の bunch tag が付与され、32 bit
幅のワードとして後段の Serializer に送信される。Serializer は 32 bit 幅のワードをクロックチックごとに 1 ワー
ドずつ処理し、ある L0A に対応する 1 イベント分のパケットをまとめて、後段の Event Builder に渡す。図 4.3 にパケットのフォーマットを示す。パケットにはイベント境界を示すための特別なワード Start of Event (SOE)、EndOf Event (EOE) が挿入される。
Event Builder
上述の Candidate Selector までは読み出しレーンごとに処理が行われる。Event Builder はこれらの並列なレーンの出力を直列化し、MPSoC に送信するためのフォーマットに成形する。Serializer から受信する 32 bit のワー
ドは Event Builder 内の処理待ちバッファーに格納される。Event Builder は処理待ちバッファーのデータを 240

MHz のクロックチックごとに 1 ワードずつ図 4.3 のフォーマットに成形する。meta switch は読み出しを行うトリ
ガーモジュールの選択状態を表す。meta data は各トリガーモジュールごとに送られ、そのトリガーモジュールのラベル (data ﬂavor)、読み出しを行う bunch tag (previous, current, next, next to next) の選択状態を表す。実機試験ではこのように FPGA 内でエンコードされたデータを、ソフトウェア上で逐次的にデコードすることで、トリガー回路からの出力を一意に再構成して、テキストファイルにダンプする。

SL FPGA から MPSoC へのデータ転送
SL FPGA で成形されたデータは MPSoC PL 領域内の BRAM に格納されたのち、PS から読み出される。SLFPGA から MPSoC へのデータ転送は、高速シリアル通信を利用する。図 4.4 にチップ間通信の概要を示す。
Event Builder から出力される 32 bit 幅のワードは AXI sender に送られる。AXI sender は受信したデータを
データ幅 32 bit、アドレス幅 32 bit のバス通信である AXI プロトコルで、AXI chip2chip へ送る。AXI chip2chip
は AXI 形式のデータを AXI Stream 形式に変換し、Aurora 64B/66B Master と通信する。AXI chip2chip 以降のデータ転送では AXI バーストと呼ばれる、連続したデータブロックを高速転送するための手法が採られている。

AXI バーストは Master から Slave に送信するワード数を事前に定義 (本システムでは 256 ワード) することで、通常のハンドシェイキングで生じるバスのアイドルタイムを最小限にする。Aurora 64B/66B Master は AXI Stream
形式のデータをシリアル通信のデータにエンコードし、ギガビットトランシーバーを用いてチップ間通信を行う。
シリアルデータは、MPSoC の PL に実装された Aurora 64B/66B Slave で受信され、再び AXI Stream 形式にデ

Rsvd

PP ASIC Hit Data

0

AF
T

Header 6

Figure 2.32: The algorithm chain for the trigger data readout. The input of the L0 Buffer runs at the clocks
for thetriggerlogic.
Bus Width Downsizer format the 32-bit data with an associated control bit, following data
Trailer
01formatdefinedin Figure 2.33.
Trailer1
End of Packet
Idle word
Start of busy

66

End of busy

第4章

Start of Packet

31

Start

D5.6

L0ID [31:0]

Rsvd

Header 4
Header 5

Format version

Trigger TypeRun Type

Header 2
Header 3

Data

Rsvd

Run Number

98Fiber ID

7

6

5

4

3

K28.1

2

1

Rsvd

Sector Logic ID

Rsvd

L0ID [37:32]

Number ofcandidates

Number ofcandidates

BCID
Enable Data Type bitmap [31:0]

Data type(e.g.type=0 for data for

Words
per

BC readout
eable bitmap

Number ofcandidates

D
R
Trigger Data Header

D5.6

Control Word0

Control Word

Enable Data Type bitmap [63:32]

Header 6(not zero-suppressed)

Control Word

Control Word
高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10

Header 0
Header 1

Control Word

MUCTPI, max 64 types)

cand{NN, N, C, P)(Next-to-Next BC)
Data

Number ofcandidates(Next-to-Next BC)(Current BC)(Previous BC)

Data loss flag bitmap [31:0]

Trailer 0Trailer 1
Trailer 2

Rsvd

Trailer 3

End of Packet

Data loss flag bitmap [63:32]

BUSY status

Number of PP ASIC hit words (max 992)

Error bitmap

CRC20

K28.6

Control Word

Idle word
Strip

D5.6

D5.6

D5.6

K28.5 (comma)

Control Word

Start of busy

D5.6

D5.6

D5.6

K28.2

Control Word

End of busy

D5.6

図 4.3

D5.6

D5.6

K28.3

Control Word

Event Builder で成形されるトリガー出力のフォーマット [21]Figure2.33: Output
data format for the trigger data
Event
Zynq readout.
Ultrascale+
SoC Builder packs all the flavours of trigger
Virtex Ultrascale+
FPGA
data with associated headers to store the metadata, which specifies the boundaries of trigger data for the fourbunch crossings. It is configurable to activate
theRXreadout of trigger data flavours. Dual
Also, it is configurable to
TX
AuroraAXI C2C
Channelトリガー
AXI
AXI C2C
AuroraPort
specify which bunch crossing data to read. Serial
The data
formatincludesbitfieldstotell
the configuration.
CPU
64B66V
Slave
Interrupter
読み出し回路sender32ʼb Word
553
554
555

MasterAXI

64B66V
RX

BRAM

TX

AXIS

AXIS

AXI

AXI

AXI

runs at 160.316 MHz, 240.474 MHz, or 320.632 MHz as the input port of the L0 Buffer belongs to
SL FPGA から MPSoC へのチップ間通信。トリガー回路からの出力は AXI sender から AXI プロトコ
the clock domain of the corresponding trigger logic. The trigger logic enables the write-enable signal
ルに乗せられ、Aurora64B66V でシリアル通信のデータにエンコードされ、MPSoC へ送られる。そのデータはonce per 25 ns with a completed set of trigger data for each bunch crossing (e.g. 288 bits per bunch

図 4.4

MPSoC で再び AXI に載せ替えられ、BRAM にダンプされる。

2. Firmware Design
Page 36 of 61
コードされた後、
AXI chip2chip で AXI 形式へと変換される。MPSoC で AXI 形式に戻されたデータは Channel

Interrupter を中継して、幅 32bit、深さ 8192 列 の Dual port BRAM にダンプされる。BRAM のもう片方のポー
トは MPSoC の PS に AXI 形式で接続されており、BRAM を介して PL から PS へのデータ送信が可能になっている。AXI バーストを利用していることで 1 イベント当たりのワード数は 256 に固定されている。そのため、BRAM に格納できるイベント数も固定であり、最大 8192/256 = 32 イベントである。一度 BRAM が full になった場合でも、MPSoC からマニュアルでリセットをかけることで、データ取得を再開できる。

アプリケーションの概要
トリガー試験を行うために開発した、MPSoC 上で走るアプリケーションの概要を説明する。このアプリケー
ションは SL の SD カード上にテキストファイルとして保存された LUT やテストパターンをハードウェアに書き込み、トリガー演算の結果を SD カード上のテキストファイルにダンプする。図 4.5 にアプリケーションのフロー
チャートを示す。
試験の最初には LUT の書き込みを行う。LUT に利用されている URAM はファームウェア上で初期値を設定することができないため、ファームウェアのリセットのたびに書き込みを行う必要がある。Wire Strip Coincidence
までのすべての LUT を書き込むのに、概ね 20 分程度要する。

4.1 トリガー論理回路試験システムの開発

67

書き込み

LUT

テストスタート
1

セットのループ(60 イベント)
全セット終了テストパターン書き込み

Exit

DAQ reset

1

イベントのループ

が終端

BRAM

DAQ resetにpattern_numセット

TPGenerator

セット終わったら次のセットへ

1

テストパルス信号発行
次のイベントへ
データ読み出しにダンプ)(encode.txt

データのデコードに追記)(decode.txt

イベント終了1

図 4.5

アプリケーションのフローチャート。Test Pattern Generator の BRAM の容量に合わせて、60 イベント

を 1 セットに試験を行う。1 イベントのループでは、テストパルス信号の発行、データ読み出し、データのデコー
ド、テキストファイルへのダンプを行う。

試験は Test Pattern Generator に一度に書き込めるイベント数である 60 イベントを 1 セットとして、テストパ
ターンの書き込みと 60 イベント分のテストを繰り返す。1 イベントのループでは、最初に Test Pulse Generator のパターンナンバーを指定し、60 イベントの中からトリガー回路に投入するイベント番号を指定する。次にマニュア
ルでテストパルス信号を駆動し、トリガー回路にデータを入力する。トリガー回路の出力は読み出し回路を経てエンコードされたのち、MPSoC 上の BRAM に格納される。格納されたデータを MPSoC の PS から取り出し、ア
プリケーション上でデコードする。得られたビット配列は、最終出力として SD カード上のテキストファイルにダンプされる。イベントのループを回している過程で、MPSoC の BRAM が full になった場合はその都度リセットをかける。
試験に要する時間は、Linux から MPSoC 上の FPGA にアクセスするのにかかる時間が律速しており、10,000
イベントの試験におよそ 1 分程度かかる。

の全体像、共同研究で開発されたテストパターン生成機構、リガー論理回路を系統的に調査できる検証基盤を構築
68
第 4 章 高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

を抽出

プへ変換

え、

図 4.6

トリガー論理回路検証機構。テストパターン生成機構、SL シングルボード試験システム、Bitwise シミュ

レーターで構成される。テストパターン生成機構は MC データ、実データ、無限運動量飛跡などをもとに、シング
ルボード試験システムと Bitwise シミュレーターに共通するテストパターンを生成する。シングルボード試験シス
テムはこれを入力として、実機上で動作するトリガー回路の演算結果を出力する。Bitwise シミュレーターもこれを入力として、トリガー演算を Bit レベルで再現したソフトウェアエミュレーターの演算結果を出力とする。この

2 つの出力を相互に比較・検証することで、トリガー論理回路を系統的に調査する。

論文審査会

21 / 30

4.1.3 トリガー論理回路検証システムの全体像
本研究で開発したシングルボード試験システムに加え、共同研究 [24] で開発が進められたテストパターン生成機
構、Bitwise シミュレーターを組み合わせることで、トリガー論理回路を系統的に調査していくための検証システ
ムを構築した。図 4.6 に検証システムの全体像を示す。
テストパターン生成機構はシミュレーションデータや実データから、SL が受信するヒットビットマップを再現したテストパターンを作成するツールである。ここではまず、元のデータセットから、TGC 検出器のヒットチャンネ
ル情報を抽出し、種ファイルとして JSON ファイルを作成する。次に、種ファイルのデータを TGC 検出器から SLまでの複雑な配線情報 (ASD、PS board、SL と続く物理的なケーブルの配線に加え、各デジタル回路内の信号の並び替え情報等も含む) を一元的に管理するケーブリングデータベースと組み合わせ、SL のインプットを再現したテストパターンを生成する。テストパターンは SL 実機、Vivado シミュレーション *1 、Bitwise シミュレーターに共*1 実装した論理回路の信号遷移を逐次的にエミュレートするソフトウェア。Vivado の標準的な機能として実装されている。

4.2 無限運動量飛跡を用いたトリガー回路の動作検証
通で用いることができるよう coe ファイル形式で出力される *2

Bitwise シミュレーターは SL トリガー論理回路をビットレベルで再現した C++ ベースのシミュレーターである。このシミュレーターはテストパターンを入力とし、LUT も実機と同じものを使用する。さらに、各トリガーモ
ジュールの出力フォーマットも実機とシミュレーションで統一的に定義しているため、完全に同一のコンフィギュ
レーションでトリガー演算を行い、その出力をビット単位で比較することができる。Bitwise シミュレーターはソフトウェアで実装してあるため、実機では出力していないモジュール内部の信号線の情報も簡単に出力することができる。これによりトリガー論理回路のより詳細なデバッグが可能である。
これらの検証システムにより、シミュレーションデータに対するトリガー応答をハードウェアとソフトウェアで計算し、その出力をモジュールごとに系統的に比較・検証する盤石な開発基盤を構築した。以下では、この検証システムを用いて行った、トリガー論理回路の動作検証および性能評価について議論する。

4.2 無限運動量飛跡を用いたトリガー回路の動作検証
本章では前節で述べたトリガー回路検証システムと無限運動量飛跡と呼ばれるトイデータセットを用いて行った、トリガー回路の初頭的な動作検証試験について述べる。無限運動量飛跡とは、衝突点から直線的に TGC 検出
器に入射するミューオンをエミュレートした試験用のイベントであり、トリガーロジックとしては 100 % 再構成されることが期待されるイベントセットである。このイベントセットに対する TGC BW コインシデンス (Channel

Mapping から Wire Strip Coincidence まで) の応答を調べることで、実装したトリガー回路が期待通り動作していることを確かめる。
以下ではまず、テストパターン生成機構に含まれる無限運動量飛跡生成機構について述べた後、試験結果およびその考察について述べる。

無限運動量飛跡生成機構
前章で述べたように TGC 検出器は位置分解能向上およびデータ量の削減を実現するため、スタッガリング構造を取っている。ステーション内の 2 層または 3 層のガスチェンバーは、各チャンネルのカバーする η 領域がずれるよう設置されており、ステーション内コインシデンスにより、位置分解能を 2、3 倍に高めた代表点を算出する。ここで、M3 の各代表点と同じ η に位置する M1、M2 代表点に同じ番号が割り振られるよう定義したものを η ID と呼ぶ。η ID は各ステーション内の代表点に通し番号的に振られている訳ではなく、M3 の代表点を起点に、その ηに一番近い代表点を選ぶようにして値を割り振っている。*3

η ID はケーブリングデータベースにより、各検出器のチャンネル番号と紐づけられている。テストパターン生成
機構にはそれらを活用して、任意の 2 次元座標点に入射する無限運動量飛跡を作成する機構が備わっている。とある (η , ϕ) 位置に入射するミューオンをエミュレートしたテストパターンが作りたい場合、該当する η ID と ϕ 方向の代表点番号 (スタッガード ID) を指定するだけで、それに対応する 7 層分のヒット情報が含まれた、テストパ
ターンが生成される。

*2 テストパターンを格納する BRAM は、coe ファイルによって初期値を設定することができる。そのため Vivado シミュレーションではテストパターンは coe ファイルに格納されていことが好ましい。これに合わせるように、シングルボード試験システム、Bitwise シミュ
レーターも coe ファイルを入力の形式とするよう設計している。
*3 TGC 検出器が設計された当初は、各ステーションで η の位置分解能が均一になるようにワイヤーがバンドルされていたため、ステーショ
ン内で通し番号的に η ID を割り振ることができるはずだった。しかし、設置の段階で TGC 検出器の設置位置が z 方向にずれたため、これはできなくなった。

69

第4章

70

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

1/24 sector

全格子点をスキャン…

EC Wire : 579 ch

63 ch 63 ch

FW Wire : 243 ch

Strip : 63 ch
図 4.7

用意した無限運動量飛跡のデータセット。FW、EC 領域に存在する全 2 次元格子点に対して網羅的にテ

ストパターンを用意。EC ϕ 0、ϕ 1 領域は Wire が 579 個、Strip が 63 個あるため合計 36,477 の格子点が存在する。FW 領域は Wire が 243 個、Strip が 63 個あるため合計 15,309 の格子点が存在する。

無限運動量飛跡試験の概要
トリガー論理回路および作成された LUT に対する最初の試験として、無限運動量飛跡に対するトリガー応答を調査した。ここでは論理回路実装や LUT 作成の際に生じた不具合を網羅的に洗い出すため、M3 の Wire、Stripで張られる全ての 2 次元格子点に対して無限運動量飛跡を用意した。図 4.7 にイベントセットの概念図を示す。1つの SL が担当する TGC 1/24 セクターでは、フォワード領域には M3 の Wire 代表点が 243 個、Strip 代表点が63 個存在し、合計 15,309 の 2 次元格子点が存在する。エンドキャップ領域には ϕ 0、ϕ 1 それぞれで M3 の Wire
代表点が 579 個、Strip 代表点が 63 個存在し、合計 36,477 の格子点が存在する。このイベントセットに対する、

Wire Segment Reconstruction、Strip Segment Reconstruction、Wire Strip Coincidence の応答を調べることで、トリガー回路の動作を調査した。
図 4.8∼ 図 4.10 に各モジュールごとの結果を示す。横軸に M3 における Strip のスタッガード ID、縦軸に M3における Wire のスタッガード ID をとる。各格子点をピボットとする無限運動量飛跡をシングルボード試験システ
ムに投入し、飛跡再構成に成功した場合はその格子点を白色、失敗した場合は黒色で塗り潰す。飛跡再構成に成功したイベントの割合を表 4.4 にまとめる。同様の試験を Bitwise シミュレーターで行ったところ、全てのトリガーモジュールで飛跡再構成の成功率は 100 % であった。

4.2 無限運動量飛跡を用いたトリガー回路の動作検証
表 4.4

71

無限運動量飛跡に対する飛跡再構成の成功率

Strip Segment

Wire Segment

Wire Strip

Reconstruction

Reconstruction

Coincidence

FW

100 %

99.9 %

99.2 %

EC0100 %99.7 %

97.0 %

EC1

100 %99.9 %

96.5 %

Strip Segment Reconstruction の結果

Strip Segment Reconstruction ではフォワード領域とエンドキャップ領域の全格子点に対して飛跡再構成に成功した。この結果は Channel Mapping、Strip Station Coincidence、Strip Segment Reconstruction、の論理回路実装が適切に行われたこと、作成された LUT が抜けなく実装されていること、そして LUT の書き込みやタイミング制
御などトリガーを稼働させるのに必要なコントロール機能が正確に動作していることを示している。さらに、この結果はシングルボード試験システム自体が正確に動作していることも示唆している。MPSoC からのテストパター
ンを書き込むパスとトリガー回路の読み出しパスは安定して動作しており、TTC emulator、トリガー回路、読み出しパスが固定レイテンシーで制御されていることを示している。これらのコントロールおよび読み出しパスは実験本番でも使われるシステムであり、SL 統合ファームウェア全体が精度良く動作していることを示している。この結果を得られるまでの過程で、本研究によって Strip LUT のミスを発見し、修正を行った。デバッグの過程をAppendix B に詳述する。
Wire Segment Reconstruction の結果

Wire Segment Reconstruction では、フォワード領域で 99.9 % (15,287 / 15,309)、エンドキャップ ϕ 0 領域で99.7 % (35,370 / 36,477)、エンドキャップ ϕ 1 領域で 99.9% (36.181 / 36.477) の飛跡再構成に成功した。一方で、全領域において特定の構造を持たない O(0.1 %) の Ineﬃciency が観測された。*4
この Ineﬃciency に関しては、Bitwise シミュレーターでは確認されていないため、シングルボード試験システム
固有の問題であると考えられる。これまでの調査の結果、飛跡再構成に失敗する格子点の位置は、データ取得のたびに変わることが判明している。失敗するイベントの割合は試験ごとに概ね一定で、Wire Segment Reconstruction
では約 0.1 % である。現時点では、この問題がハードウェア上のトリガー回路自体の問題に起因するのか、それとも読み出し回路の問題に起因するのかの区別がついておらず、問題の解決には至っていない。今後、詳細な調査を進め、原因の解明と修正に努める。一方で、後述するトリガー回路の性能評価においては O(10%) 程度の Ineﬃciency
について議論するため、この O(0.1%) 程度の Ineﬃciency は今後の議論には影響しないと考える。
この結果を得られるまでの過程で、本研究によって無限運動量飛跡生成機構に問題を発見し、修正を行った。デ
バッグの過程を Appendix B に詳述する。

Wire Strip Coincidence の結果

Wire Strip Coincidence では、フォワード領域で 99.6 % (15,179 / 15,309) 、エンドキャップ ϕ 0 領域で 97.0 %(35,390 / 36,477) 、エンドキャップ ϕ 1 領域で 96.5% (35.201 / 36.477) の飛跡再構成に成功した。一方で、フォワード領域では Wire スタッガード ID 190 番に該当する飛跡が全て再構成されないことが確認された。エンド*4 エンドキャップ ϕ 1 領域の Wire スタッガード ID 0 ∼ 2 の範囲でも Ineﬃciency が見られるが、これは M3 と M1 の η 方向のカバレージの違いによるものであると理解されている。ϕ1 領域の η ∼2.0 付近の領域では、M3 が M1 よりも広い η 範囲をカバーしている。そのため、M3 の代表点をピボットにして代表点を割り振ると同じ代表点をもつチャンネルでも η 位置にずれが生じ、直線的な飛跡にならない。

第4章

72

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価
Inf EC1 A alignment1
Wire ch ID

Wire ch ID

Inf EC0 A alignment1
500

500

400

400

300

300

200

200

100

100

0
0

10

20

30

40

Wire ch ID(a) エンドキャップ ϕ 0 領域の結果
240
220
200
180
160
140
120
100
80
60
40
20
0
0

0
0

50
60
Strip ch ID

10

Inf FW A alignment1

10

20

30

40

20

30

40

50
60
Strip ch ID(b) エンドキャップ ϕ 1 領域の結果

50
60
Strip ch ID(c) フォワード領域の結果
図 4.8 無限運動量飛跡に対する、Strip Segment Reconstruction の応答。横軸に M3 における Strip のスタッガー
ド ID、縦軸に M3 における Wire のスタッガード ID をとる。各 2 次元格子点をピボットとする無限運動量飛跡をシングルボード試験システムに投入し、0 ≤ ∆ϕ の Segment を再構成できた場合にはその格子点を白色、できな
かった場合は黒色で塗り潰す。この結果は、全ての 2 次元格子点で飛跡再構成に成功したことを示す。

キャップ領域では、Wire スタッガード ID 410 番以降の領域で、ϕ 0 と ϕ 1 のどちらにも規則的な構造を持った

Ineﬃciency が観測された。この Ineﬃciency は、同様の LUT を利用している Bitwise シミュレーターでは再現されないため、LUT の原因ではなく論理回路の問題であると考えられる。Wire Strip Coincidence では Wire スタッ
ガード ID が 419 より小さい領域は 32 Unit region で処理され、大きい領域は 8 Unit region で処理される。そのため、この構造的な Ineﬃciency は 8 Unit region のファームウェアの問題である可能性が高い。今後 Vivado シミュ
レーターと Bitwise シミュレーターの途中出力を比較することで、問題が発生じている箇所を特定し、論理回路の修正を進める。

4.2.1 まとめ無限運動量飛跡を用いた試験によって、TGC BW Coincidence の 95 % 以上の領域でトリガー回路が正常に動作していることを確認することができた。一方で、Wire Strip Coincidence では、トリガーロジックの論理回路実装において発生したと思われる不具合を発見することができた。このような数 % の局所的な Ineﬃciency は、網羅的かつ緻密に検証を進めたからこそ見つけられたもので、これまで発見されてこなかったものである。任意の位置に

4.3 シミュレーションデータを用いたトリガー回路の性能評価

73
Inf EC1 wire A alignment1

Wire ch ID

Wire ch ID

Inf EC0 wire A alignment1
500
400
300

1

1

0.9

0.9

0.8

0.8

0.7
400

0.7

0.6

0.6

300
0.5

0.5

0.4

0.4

500

200

200

0.3

0.3

0.2

0.2

100

100

0.1

0.1

0
0

10

20

30

40

50
60
Strip ch ID

Wire ch ID(a) エンドキャップ ϕ 0 領域の結果
240
220
200
180
160
140
120
100
80
60
40
20
0
0

0

0
0

10

Inf FW wire A alignment1

20

30

40

50
60
Strip ch ID(b) エンドキャップ ϕ 1 領域の結果
1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1

10

20

30

40

50
60
Strip ch ID0(c) フォワード領域の結果
図 4.9 無限運動量飛跡に対する、Wire Segment Reconstruction の応答。横軸に M3 における Strip のスタッガー
ド ID、縦軸に M3 における Wire のスタッガード ID をとる。各 2 次元格子点をピボットとする無限運動量飛跡をシングルボード試験システムに投入し、0 ≤ ∆θ の Segment を再構成できた場合にはその格子点を白色、できな
かった場合は黒色で塗り潰す。全体の O(0.1 %) 程度の格子点で飛跡再構成に失敗していることがわかる。

入射するミューオン飛跡を生成できる無限運動量飛跡生成機構と、ハードウェア上で実際に動作するトリガー回路に対して、大統計量の試験を行うことができるシングルボード試験システムの真価が発揮された例である。これらの不具合を実験開始前に発見し、修正することは、高輝度 LHC-ATLAS 実験の運転初日から、最大パフォーマンス
でのミューオントリガーを実現する上で、重要な役割を果たす。

4.3 シミュレーションデータを用いたトリガー回路の性能評価
本節では、シングルミューオンモンテカルロデータを用いたトリガー性能評価試験について述べる。シングル
ミューオンイベントとは、1 本のミューオンが衝突点から検出器に入射する過程をエミュレートしたもので、ミューオンが TGC 検出器を素通りする事象や、多重散乱により飛跡が大きく曲げられる事象など、実際に起こりうる物
理過程を考慮したものになっている。そのためこのイベントセットを利用することで、現実的なトリガー性能を評価することができる。また、シミュレーションデータでは Truth 情報が含まれているため、有限の運動量をもつ
ミューオンイベントに対して適切な pT 判定を下すことができるいるか、などより詳細に論理回路の検証を行うことができる。

0

第4章

74

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価
Wire ch ID

Wire ch ID

Inf EC0 fail alignment0
500
400
300

1

0.9

0.9

0.8

0.8

0.7
400

0.7

0.6

0.6

300
0.5

0.5

0.4

0.4

500

200

200

0.3

0.3

0.2

0.2

0.1

0.1

100

100
0
0

Inf EC1 fail alignment0

1

10

20

30

40

50
60
Strip ch ID

Wire ch ID(a) エンドキャップ ϕ 0 領域の結果
240
220
200
180
160
140
120
100
80
60
40
20
0
0

0

0
0

10

Inf FW fail alignment0

20

30

40

50
60
Strip ch ID(b) エンドキャップ ϕ 1 領域の結果
1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1

10

20

30

40

50
60
Strip ch ID0(c) フォワード領域の結果
図 4.10 無限運動量飛跡に対する、Wire Strip Coincidence の応答。横軸に M3 における Strip のスタッガード
ID、縦軸に M3 における Wire のスタッガード ID をとる。各 2 次元格子点をピボットとする無限運動量飛跡をシングルボード試験システムに投入し、5 GeV ≤ pT の Segment を再構成できた場合にはその格子点を白色、できな
かった場合は黒色で塗り潰す。Forward 領域では Wire スタッガード ID 190 番に該当するイベントが全て再構成に失敗している。Endcap 領域では Wire スタッガード ID 410 番以降の領域で ϕ0 と ϕ1 のどちらにも規則的な構造を持った Ineﬃciency が見られる。

用意したデータセットの概要を表 4.5 にまとめる。パイルアップは含まれておらず、pT は 0 GeV から 50 GeV、

η 、ϕ は TGC 検出器がカバーする全領域に対して満遍なく用意した。また、本試験ではトリガー回路自体の性能に焦点を当てた検証を行うため、M1、M2、M3 の各ステーションに少なくても 1 つのヒットがあることを要求している。これにより、多重散乱などで飛跡が大きく曲げられ、TGC 検出器に入射しなかったイベントなどを除外している。

Strip Segment Reconstruction のトリガー効率
この試験では pT が十分に大きい事象に対するトリガー応答を確認することを目的とし、Truth pT 20 GeV 以上のミューオンに対する検出効率を評価する。Eﬃciency は式 4.1 のように定義する。

Eﬃciency =Strip Segment Reconstruction で 0 ≤ ∆ϕ を再構成できたイベント数
Truth pt 20 GeV 以上のイベント数(4.1)

Strip Segment Reconstruction の検出効率の η および ϕ 依存性を図 4.11 に示す。黒色の点は SL 実機の出力結04.3 シミュレーションデータを用いたトリガー回路の性能評価
表 4.5

75

用意したシングルミューオンモンテカルロデータの概要

ParameterpT

0 < pT < 50 GeV ﬂatη

1.06 <|η | <2.4 ﬂat

ϕ

0 < ϕ <2π ﬂat

イベント数500,000

イベントカット

1 つのトリガーセクター内の M1、M2、M3 各ステーションにそれぞれ 1 つ以上のヒットがあることを要求

果、赤色の点は Bitwise シミュレーターの出力結果を表している。全領域での平均トリガー検出効率は 97.4 % であり、先行研究 [20] の結果と矛盾のない結果が得られた。また、Strip Segment Reconstruction では実機と Bitwise
シミュレーターの結果が多くの領域で一致している。これは Bitwise シミュレーターがトリガー論理回路を極めて正確に再現できていることを示している。しかし、2 < η のフォワード領域の、特に 1/24 セクターの境界領域 (トリガー回路は TGC BW の 1/24 領域ごとに独立した回路になっている。ϕ 方向に 2π / 24 = 0.26 おきに 1/24 チェ
ンバーの境界が存在する。) で、両者の Eﬃciency に 5 % 程度の違いが生じている。原理的にはこの 2 つの出力は完全に一致するべきものであり、この差異は Bitwise シミュレーターとファームウェアで実装されているロジックに、わずかな違いが存在することを示している。今後、両者のロジックを精密に比較し、出力の不一致を解消する。
また、この領域では 15 % 程度の Ineﬃciency が生じている。これに関してはファームウェア自体の論理回路実装のミス、もしくは LUT の不具合である可能性が高い。今後これに関する調査も進め、原因の特定および修正を行う。

Wire Segment Reconstruction のトリガー効率

Strip の場合と同様に、Eﬃciency は式 4.2 のように定義する。
Eﬃciency =Wire Segment Reconstruction で 0 ≤ ∆θ を再構成できたイベント数
Truth pt 20 GeV 以上のイベント数(4.2)

Wire Segment Reconstruction の検出効率の η および ϕ 依存性を図 4.11 に示す。全領域での平均トリガー効率
は 96.3 % であり、先行研究 (A.2) と矛盾しない結果が得られた。
トリガー効率の η 依存性に着目すると、η ∼ 1.4 付近で約 5 % の Ineﬃciency が見られる。この Ineﬃciency に対して Bitwise シミュレーターを用いた調査したところ、Channel Mapping、Wire Station Coincidence、およびWire Segment Reconstruction の Address Speciﬁer までは期待通り動作していることが確認され、LUT に該当するイベント情報が含まれていないことがわかっている。今後は LUT このような局所的な Ineﬃciency の解消に向けた LUT の最適化にも取り組み、トリガーパフォーマンスの最大化を目指す。

Wire Strip Coincidence のトリガー効率

Wire Strip Coincidence は無限運動量飛跡を用いた試験で既にエンドキャップ領域に不具合が確認されているため、フォワード領域に限定して議論を進める。また Strip の試験で明らかになった 1/24 セクター境界領域 (1/24 セ
クターの両端から ϕ 方向に 1 割の領域) も除外する。ここでは Eﬃciency を式 4.3 のように定義する。

Eﬃciency =Wire Strip Coincidence で pT 20 GeV 以上と判定されたイベント数
Truth pT 20 GeV 以上のイベント数(4.3)

図 4.13 に Wire Strip Coincidence のフォワード領域での検出効率の η 依存性及び ϕ 依存性を示す。平均のトリ

第4章

Efficiency

76

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

efficiency

1
0.8
0.6
0.4
ATLAS Work in progress

0.2
0

- SL
- Bitwise Simulator

1

1.2

1.4

1.6

1.8

2

2.2

2.4
Eta

(a) Strip Segment Reconstructino 検出効率の η 依存性

Efficiency

efficiency

1
0.8
0.6
0.4
ATLAS Work in progress

0.2
0
0

- SL
- Bitwise Simulator

0.5

1

1.5

2

2.5

3
Phi

(b) Strip Segment Reconstructino 検出効率の ϕ 依存性
図 4.11

Strip Segment Reconstruction の検出効率。黒色のプロットが実機出力、赤色のプロットが Bitwise シ

ミュレータの出力を表す。全領域のトリガー検出効率は 97.4 % であり、先行研究と矛盾のない結果が得られた。
トリガー効率の ϕ 依存性に着目すると、シングルボード試験システムでも Bitiwise シミュレーターでも、チェン
バー境界領域で 10 % 程度の Ineﬃciency が見られる。また、フォワード領域の、特にチェンバー境界領域で実機と Bitwise シミュレーターで出力が一致していないイベントが数 % 程度存在している。

4.3 シミュレーションデータを用いたトリガー回路の性能評価

77

Efficiency

efficiency
1
0.8
0.6
0.4
ATLAS Work in progress

0.2
0

- SL
- Bitwise Simulator

1

1.2

1.4

1.6

1.8

2

2.2

2.4
Eta

Efficiency(a) Wire Segment Reconstructino
検出効率の η 依存性
efficiency

1
0.8
0.6
0.4
ATLAS Work in progress

0.2
0
0

- SL
- Bitwise Simulator

0.5

1

1.5

2

2.5

3
Phi

(b) Wire Segment Reconstructino 検出効率の ϕ 依存性
図 4.12

Wire Segment Reconstruction の検出効率。黒色のプロットが実機出力、赤色のプロットが Bitwise シ

ミュレータの出力を表す。全領域のトリガー検出効率は 96.3 % であり、先行研究と矛盾のない結果が得られた。
トリガー効率の ϕ 依存性に着目すると、η ∼ 1.4 付近で 5 % の Ineﬃciency が見られる。

第4章

78

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

ガー効率は 93.5 % であり、先行研究 [11] の結果と矛盾のない結果が得られた。トリガー効率の η 依存性に着目す
ると、η ∼ 1.95、2.2 付近で 5 % の Ineﬃciency が見られる。この領域は実機の出力と Bitwise シミュレーターの出
力で違いが大きく見られる領域でもあるため、Bitwise シミュレーターと実機の出力を詳細に比較することで、まずはこの差の解消に努める。
図 4.14 に Wire Strip Coincidence の pT ごとの検出効率を示す。赤色、青色、緑色、ピンク色の各カーブは、それぞれがトリガー閾値 20 GeV、15 GeV、10 GeV、5 GeV と判断されたイベントの割合を示している。いずれの pT 閾値に対してもプラトー領域の Eﬃciency は 93.5 % 程度であり、先行研究 [11] の結果と一致している (図A.1)。実機の結果と Bitwise シミュレーターの結果も概ね一致している。
一方、先行研究の結果と比べて、Eﬃciency の立ち上がりが緩やかで、pT 20 GeV 以下のミューオンに対する除去効率が期待されるより低いことが明らかになった。*5
例えば、Wire Segment Reconstruction で不当に ∆θ を小さく見積もってしまうと、このように pT を大きく見積もる不具合が生じる。今後は、Segment Reconstruction から出力される角度情報の大きさに対しても調査を進め、原因の解明を行う。
この結果を得るまでに、本研究によって Wire Segment Reconstruction の問題点を発見し、修正を行なった。詳細を Appendix C に記述する。

まとめ
本研究では、任意のデータセットに対するトリガー応答を高速で計算するシングルボード試験システムを開発し、
無限運動量飛跡やモンテカルロデータを用いてトリガーロジックの性能評価試験を行った。その結果、Wire Strip

Coincidence までの大部分の領域が期待される性能を有していることを初めて確認することができた。また、シングルボード試験システムと Bitwise シミュレーションの比較により、問題を系統的に特定する検証基盤も構築したことで、これまで発見が困難だった論理回路や LUT の局所的な不具合を発見し、多くの問題点を解決することができた (Appendix B∼ C 参照)。これからも、4.2 節と 4.3 で議論した、残された課題に対して詳細な調査とデバッ
グを進めていくことで、ミューオントリガーの精度を高めていく。

*5 先行研究では、Bitwise ではなくフロートレベルでのソフトウェアシミュレーションを行なっている。また先行研究では Eﬃciency の分
母として Oﬄine で再構成されたミューオンのイベント数を採用しているのに対し、本件研究では Truth のイベント数を採用している。

4.3 シミュレーションデータを用いたトリガー回路の性能評価

79

Efficiency

efficiency

1
0.8
0.6
0.4
ATLAS Work in progress

0.2
0

- SL
- Bitwise Simulator

1.95

2

2.05 2.1 2.15 2.2 2.25 2.3 2.35 2.4
Eta

Efficiency(a) Wire Strip Coincidence
検出効率の η 依存性
efficiency

1
0.8
0.6
0.4
ATLAS Work in progress

0.2
0
0

- SL
- Bitwise Simulator

0.5

1

1.5

2

2.5

3
Phi

(b) Wire Strip Coincidence 検出効率の ϕ 依存性
図 4.13

フォワード領域における Wire Strip Coincidence の検出効率。黒色のプロットが実機出力、赤色のプ

ロットが Bitwise シミュレータの出力を表す。フォワード領域のトリガー検出効率は 93.5 % であり、先行研究と矛盾のない結果が得られた。トリガー効率の η 依存性に着目すると、η ∼ 1.95、2.2 付近で 5 % の Ineﬃciency が
見られる。

第4章

80

高輝度 LHC-ATLAS 実験に向けたエンドキャップ部ミューオントリガー回路の性能評価

Efficiency

efficiency
1
0.8
0.6
ATLAS Work in progress

0.4- 20 GeV- 15 GeV- 10 GeV- 5 GeV

0.2
0
0

10

20

30

40
50
Truth muon p [GeV]T(a) 実機の結果

Efficiency

efficiency

1
0.8
0.6
ATLAS Work in progress

0.4- 20 GeV- 15 GeV- 10 GeV- 5 GeV

0.2
0
0

10

20

30

40
50
Truth muon p [GeV]T(b) Bitwise シミュレーターの結果
図 4.14

Wire Strip Coincidence フォワード領域における pT ごとの検出効率。赤色、青色、緑色、ピンクの各プ

ロットは、それぞれが pT 閾値 20 GeV、15 GeV、10 GeV、5 GeV と判断されたイベントの割合を示している。プラトー領域の Eﬃciency はいずれの pT 閾値に対しても 93.5 % 程度であり、先行研究の結果と一致している。

81

第5章

PS board 品質保証試験に向けたコンパクト
DAQ システムの開発
5.1 PS board 品質保証試験の設計
5.1.1 PS board 品質保証試験の概要
2029 年から始まる高輝度 LHC-ATLAS 実験に向けて、TGC 検出器エレクトロニクスは刷新される。フロント
エンドエレクトロニクスの 1 つである PS board は、Run 3 までのエレクトロニクスに代わり、FPGA を搭載した
新しいハードウェアデバイスへと置き換えられる。図 5.1 に PS board の量産スケジュールを示す。PS board はこれまでに第一試作機、第二試作機を用いた機能開発が進められ、2022 年にプレ量産が完了している。2024 年から1400 枚以上に及ぶ本量産が始まり、2026 年から ATLAS 実験室への設置作業が開始される。
高輝度 LHC-ATLAS 実験の運転初日から安定したデータ収集を実現するためには、量産された各個体にハードウェアとしての欠陥がないことを詳細に検査することが必要である。そのために行う品質保証試験のことを Quality

Assurance and Quality Control (QAQC) 試験と呼ぶ。
本章ではまず、PS board のハードウェアを網羅的に検査することができる試験内容を考案し、それを実現する
セットアップを設計した。次に、4 章で述べたシングルボード試験システムの応用として、QAQC 試験に向けた試験システムを開発した。最後に、開発したシステムの動作確認とデモンストレーションを行い、PS board QAQC 試
験に向けたシステム構築を完了させた。

図 5.1

PS board 量産のスケジュール。これまでに第一試作機、第二試作機を用いた試験が行われ、2022 年にプレ量産が完了している。2024 年から 1400 枚以上に及ぶ本量産が始まり、2026 年から ATLAS 実験室への設置作業が開始される。

第5章

82

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

図 5.2

PS board の全体像。PS board に搭載されている素子とその間の配線を示す。PS board は SL と 3 本の光ファイバーで接続され、高速シリアル通信を行う。PS board FPGA から送られる電気信号は SFP+ モジュールで光信号へと変換される。また、PS board は JATHub と 2 本の Cat-6 ケーブルで接続される。1 本は JTAG線と呼ばれ、JATHub から QSPI フラッシュメモリーにファームウェアを書き込む際に利用される。もう 1 本はRecovery/Monitor 線と呼ばれ、PS board に自己修復不可能な SEU が発生した際のリカバリー手続およびクロックの位相測定に利用される。PS board FPGA と DAC は I2 C バスで接続され、ADC、Si5395、QSPI、PPASIC とは SPI バスで接続される。DAC から ASD へはアナログの閾値電圧が供給され、ADC はそれをモニターする。PS
board FPGA は PP ASIC に TTC 信号を送信し、ヒット信号を受信する。1 つの PP ASIC は 2 台の ASD と接続され、それぞれから 8 チャンネル分のヒットデータを受信する。

5.1.2

PS board に搭載された素子

QAQC 試験ではエレクトロニクス上のすべての素子を網羅的に検査し、素子の不良や実装上の欠陥を確実に検出することが求められる。そのために、PS board に搭載されている素子やそれらの間をつなぐ配線を精査し、試験に適したセットアップおよび試験内容を考案した。
図 5.2 に PS board に搭載されている素子、各素子間の配線を示す。また、以下に PS board 上に搭載されている
各素子の役割と各素子間をつなぐ配線をまとめる。

1. SFP+ : エレクトロニクス上の電気信号と光ファイバー上の光信号を相互に変換する光トランシーバーモ
ジュール。PS board FPGA は 3 本の光ファイバーを介して SL と通信する。2 本は送信用に定義されてお5.1 PS board 品質保証試験の設計

83

り、1 枚の PS board が担当する 256 チャンネルのヒット信号を送信する。1 本は受信用に定義されており、コントロール信号および TTC 信号を受け取る。

2. RJ45 コネクター : Cat-6 ケーブルを接続するためのコネクター。JATHub と PS board は 2 本の Cat-6
ケーブルで接続され、LVDS 規格で通信する。1 本は JTAG 線と呼ばれ、JATHub から QSPI フラッシュメ
モリーにファームウェアを書き込む際に利用される。もう 1 本は Recovery/Monitor 線と呼ばれ、PS boardに自己修復不可能な SEU が発生した際のリカバリー手続きおよび LHC バンチ交差クロックの位相測定に利用される。

3. QSPI フラッシュメモリー : SPI バスによる高速データ転送が可能な不揮発性のメモリー。PS board ではファームウェアおよび制御用パラメーターを保存するのに利用される。ファームウェアは JATHub から

JTAG 線を操作することで、PS board FPGA を経由して書き込まれる。制御用パラメーターは SL がコント
ロール信号に乗せて SPI プロトコルをビットバンギングし、PS board FPGA がそれを中継することで書き込まれる。PS board FPGA は自動でこれらのパラメーターを読み出し、PP ASIC や DAC へ分配する (自律型制御機構)。

4. PP ASIC : ASD からのヒット信号の処理用に開発された ASIC。可変遅延回路における信号遅延の大きさ
や、陽子バンチ識別回路の有効ゲート幅は ASD ごとに異なる値を設定する必要がある。これらのパラメー
ターは自律型制御機構により、PS board FGPA から SPI バスを通じて設定される。その他に、PS board

FPGA から TTC 信号や TPT 信号を受信し、16 チャンネル分のヒット信号を送信する。PP ASIC は ASDにテストパルスを供給する。

5. DAC : ASD のコンパレーターにアナログの閾値電圧を供給する。PS board FPGA とは I2 C バスで接続される。電圧の大きさや極性は ASD ごとに異なる値を設定する必要があり、自律型制御機構により設定される。
設定されたパラメーターは、自律型制御機構により定期的に読み出され、モニター用に SL に送信される。

6. ADC : DAC から ASD に供給される閾値電圧をモニターする。PS board FPGA とは SPI バスで接続される。ADC から読み出された電流のモニター値は自律型制御機構により定期的に読み出され、SL に送信される。

7. Si5395 : PS board FPGA がシリアルデータから再構成した LHC バンチ交差クロックのジッターを低減し、FPGA、PP ASIC、GTX トランシーバーへ分配する。PS board FPGA とは SPI バスで接続される。

Si5395 ではクロックの入出力ポートの設定や周波数の設定を行う必要があるが、これらのパラメーターは1434 枚の PS board で共通である。そこで、このパラメーターは QSPI フラッシュメモリーではなく、ファームウェア内の BRAM に固定値として保存される。

5.1.3 セットアップおよび試験内容の設計
5.1.2 節で述べたすべてのインターフェイスと素子を網羅的に検証可能なセットアップとして、JATHub を用いた試験システムを考案した。JATHub は PS board を試験するための十分なインターフェイスを有していることに加え、拡張性に富んだ Zynq SoC デバイスをメインドライバーとして搭載している。この特性から、JATHub の PS を
起点にすべての試験を完結させる、コンパクトな試験システムを実現できると考えた。図 5.3 にその概念図を示す。
このシステムでは PS board 1 台の試験に、JATHub 1 台を用い、JATHub と PS board を 2 本の Cat-6 ケーブ
ルと 3 本の光ファイバーで接続する。このシステムのコンセプトは、SL が担う PS board 制御機能を JATHub に

第5章

84

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

図 5.3 PS board QAQC 試験のセットアップ。試験では PS board 1 台に対して JATHub 1 台を利用する。
JATHub と PS board は 2 本の Cat-6 ケーブルと 3 本の光ファイバーで接続する。JATHub に PS board を制御す
るを実装することで、SL を用いずに試験を完結させる。

実装することで、JATHub 1 台で PS board の試験を完結させることである。SL の駆動には ATCA クレートが必要で、大掛かりなセットアップが必要となる。一方、JATHub はデスクトップで給電することも可能であり、場所を選ばない汎用的な試験システムを実現する。以降、QAQC 試験のマスター用に開発する JATHub を、QAQC 用

JATHub と呼ぶ。
QAQC 用 JATHub の Zynq PS 領域には Ubuntu を起動する。試験では、ローカル PC からイーサーネット経由
で Ubuntu にアクセスし、Ubuntu 上で実行したアプリケーションを起点に試験用信号の送信や、試験用データの読み出しを行う。Ubuntu は汎用的な OS であり、既存のソフトウェアを用いてネットワークや web サーバーを構築することができる。また、コンパイラをインストールすることで Ubuntu 上で直接アプリケーションを作成することができるため、開発を簡単に進めることができる。

FPGA 部分である PL 領域には試験用に新しくファームウェアを開発する。JATHub が担う Cat-6 ケーブルを介して PS board を制御する機能 (JTAG 線をドライブする機能、リカバリー手続き、クロックの位相測定) に加えて、SL が担う光ファイバーを介して PS board を制御する機能 (高速光シリアル通信、固定位相でのクロック分配、コントロール信号の送信、固定時間でのヒットデータ読み出し) も実装することで、JATHub1 台で PS board の有する機能を網羅的に試験する。

5.1 PS board 品質保証試験の設計

85
光Ethernet
Switching Hub

LANケーブルPS board

JTAG

VME backplane
JATHubRecovery

ASDs
テストパルスPPASICPPASIC

Kintex-7
FPGA

クロック
コントロール

Zynq

ヒット信号

図 5.4 QAQC 用 JATHub を用いた ASD テストパルス試験の概要。QAQC 用 JATHub が試験のマスターとして、PS board の制御、TPT の発行、ヒットデータの読み出しを行う。Zynq SoC の PL 領域に PS board 制御と読
み出しのための回路を実装し、Ubuntu 上のアプリケーションを起点に TPT の発行およびヒットデータの読み出しを行う。Ubuntu から読み出されたヒットデータは、SD カード上にテキストファイルとして保存される。

PS board ハ ー ド ウ ェ ア の 動 作 を 網 羅 的 に 検 証 す る こ と が で き る 試 験 と し て 、ASD テ ス ト パ ル ス 試 験 とJTAG/Recovery/Clock monitor 試験を考案した。以下にそれぞれの試験の概要を示す。
ASD テストパルス試験

ASD テストパルスは、PP ASIC から ASD に送られる試験用の電荷であり、ASD から SL までのデータパスの試験に使用される。高輝度 LHC-ATLAS 実験の TGC システムでは、TPT 信号を含む TTC 信号は、CTP から SLを中継して各フロントエンドエレクトロニクスに分配される。テストパルス生成回路は TPT 信号を受信すると、参照クロックである 40 MHz クロックの立ち上がりと同期した差動の矩形波を ASD に送信する。

PS board QAQC 試験では QAQC 用 JATHub が試験のマスターとして、PS board を制御する。図 5.4 に概要を示す。Zynq SoC の PL 領域に PS board 制御とヒットデータ読み出し回路を実装し、Ubuntu 上のアプリケーショ
ンを起点にそれらを制御する。Ubuntu から読み出したヒットデータは、SD カード上にテキストファイルとして保存される。
この試験では TPT 信号を発行してから、固定時間後のヒットビットマップを読み出し、PS board が担当する

256 チャンネル全てにヒットデータが含まれていることを確認する。これにより、PS board の制御パスと読み出し
パス、およびそれに関係する全ての素子、素子間の導通を検証することができる。具体的には光インターフェイス(SFP+) が正常に動作し光通信が問題なく行われていること。QSPI フラッシュメモリーへのパラメータ書き込みおよび PP ASIC、DAC、Si5395 へのパラメータ分配が正常に行われていること。PP ASIC によるヒットデータの処
理、DAC による閾値電圧の供給、クロックジッタークリーナーによるクロックの分配が正常に動作していること、などを網羅的に検証することができる。以下に具体的な手順について述べる。

1. QAQC 用 JATHub をマスターとして、Ubuntu 上のアプリケーションを起点に PS board に制御パラメー
ターを設定する。コントロール信号を利用して SPI バスを制御し、PS board 上の QSPI フラッシュメモリー
にパラメーターを書き込む。その後、PS board の自律型制御を駆動し、パラメーターを DAC、PP ASIC に分配する。PP ASIC の制御パラメーターには、ヒット信号遅延、有効ゲート幅、テストパルスの極性、テス
トパルスの波高、テストバルスの時間幅などが含まれる。

第5章

86

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

2. QAQC 用 JATHub からコントロール信号に乗せて TPT を発行する。また、固定レイテンシー後に L1A 信号を発行し、3BC 分 (Previous BC、Current BC、Next BC) のヒットデータを読み出す。TPT を発行してからヒット信号が返ってくるまでのレイテンシーは、試験セットアップ (シグナルケーブルや光ファイバーの長さなど) に依存する。試験開始前にレイテンシーを測定し、Current BC にヒットが返ってくるよう試験パラメーターを設定する。

3. TPT の発行とデータ読み出しを複数回繰り返し、読み出したデータにヒットが入っていた割合を Eﬃciency
として評価する。PS board が期待通り動作している場合、Current BC の Eﬃciency が 1、Previous BC お
よび Next BC の Eﬃciency が 0 になる。

JTAG/Recovery/Clock 試験

JATHub とのインターフェイスの動作検証のため、JATHub からのファームウェアの書き込み、リカバリー手続き、クロック位相測定が正常に動作することを確認する。以下に各試験の概要を示す。
■JTAG 試験JTAG 試験は Zynq に起動した OS から JTAG 線をドライブして、QSPI フラッシュメモリーにファームウェア
を書き込む試験である。これには Serial Vector Format (SVF) player と呼ばれるアプリケーションを用いる。SVF

player は SVF ファイルと呼ばれる、JTAG4 線をドライブするパターンを記述した ACSII (テキスト) ファイルを読
み込み、PS-PL 間チップ通信を利用して JTAG 線を操作する。SVF ファイルは、QAQC 用 JATHub 内の SD カー
ド上に置かれる。
■リカバリー試験
リカバリー試験は PS board から擬似的に救難信号を出力させ、一連のリカバリー手続が正常に完了することを確認する。これにより Recovery Request 線および Program 線の導通とファームウェアのリセット機構の動作を検証する。
■クロック位相測定試験
クロック位相測定試験では、Monitor 線を通じて PS board が再構成した LHC バンチ交差クロックの位相を測定する。これによりクロック分配線の導通および Si5395 の動作を確認する。先行研究で開発された、JATHub 内部
でのクロック位相測定の方法を図 5.5 に示す。JATHub 内の水晶発振器から生成した 40 MHz クロックを参照ク
ロックとして、その立ち上がりのタイミングで LHC バンチ交差クロックをラッチする。参照クロックを 1/56 ns 刻
みでスキャンしながら、ラッチを繰り返すことで LHC バンチクロックの位相を測定する。

5.1 PS board 品質保証試験の設計

図 5.5 JATHub によるクロック位相測定の概念図 [18]。PS board から Monitor 線 (MON 線) を通じて受信した
40 MHz クロックの位相を、JATHub 内部の水晶発振器で生成した 40 MHz クロックを用いて測定する。参照クロックを 1/56 ns 刻みでスキャンしながら、立ち上がりのタイミングで 40 MHz クロックをラッチすることで位相を測定する。

87

第5章

88

PS board 品質保証試験に向けたコンパクト DAQ システムの開発
LAN

Cat-6

FPGA

UbuntuJTAG

SVF player (JTAG操作)
AXI

Recovery / CLK

Recovery / Clock位相測定

PS board 制御

from / toPS board

RX
ロジック

図 5.6

コントロール
AXI

TPT
BCR

256 bitHit data

Bu er

Controlapp

TTC emulator

ヒットデータ読み出し回路
Uplinkapp

調停回路

高速光シリアル通信

TX
SFP+ Downlink
Opt link
ロジック

Ethernet

JATHubL0A

Derandomizer

Event
Builder

調停回路

Readout
app

コンパクト DAQ システムの全体像。本システムは大別して、インフラ機能 (図中オレンジ色)、ASD テス

トパルス試験のための機能 (図中緑色)、JTAG/Recovery/Clock 試験機能 (図中青色) の 3 つの機能に分けられる。

PS 領域には Ubuntu を起動し、アプリケーションを起点にFPGA を操作する。Ubuntu から FPGA の操作は AXI
2024/1/25
2023年度 修士論文審査会
/ 30

ff

GPIO を利用し、読み出しには自作調停回路を用いる。TTC 信号も JATHub 内部で生成し PS board へ分配する。
ASD テストパルス試験のための機能は、高速光シリアル通信、PS board への制御信号の送信、固定時間でのヒットデータ読み出しで構成される。JTAG/Recovery/Clock 試験に向けて、SVF player、リカバリー手続、クロック位
相測定を実装する。

5.2

コンパクト DAQ システムの機能開発

本節では 5.1.3 節で考案した試験を実現するために開発した、QAQC 用 JATHub の機能実装について述べる。シ
ステムの全体像を図 5.6 に示す。本システムは大きく分けて 3 つの機能に分けられる。

1 つ目は QAQC 用 JATHub 単体で PS board 制御および DAQ を完結させるためのインフラの実装である (図中
オレンジ色)。Zynq の PS 領域には Ubuntu を起動し、LAN ケーブルを介した Ethernet 通信を行う。ASD テスト
パルス試験と JTAG/Recovery/Clock 試験はいずれも Ubuntu 上のアプリケーションを起点に実行する。そのために Ubuntu から FPGA を操作する機能、FPGA から Ubuntu へデータを読み出す機能をそれぞれ実装する。QAQC
試験では JATHub をマスターとして、PS board、ASD のタイミング制御も行うため、JAHTub 上の水晶発振器で生成した 160 MHz クロックを分周した 40 MHz クロックを LHC バンチ交差クロックの代わりに、基準クロックとして利用する。またそれぞれのシステムのタイミングを制御する TTC 信号もこれを元に JATHub 上で生成する。

2 つ目は ASD テストパルス試験のための実装で、基本的には SL が担う機能を模したものである (図中緑色)。これには PS board との高速光シリアル通信、固定位相でのクロック分配、PS board への制御信号の送信、固定時間でのヒットデータ読み出しが含まれる。

3 つ目は JTAG/Recovery/Clock 試験のための実装で、本番運用での JATHub の担う機能である (図中青色)。これには SVF player、リカバリー手続、クロック位相測定が含まれる。本研究に取り組んだ 2022 年当時、高輝度

LHC-ATLAS 実験用の SL は開発段階にあったため、ASD テストパルス試験のための機能実装は Run3 の SL を
参考に SoC デバイス用に応用した。JTAG/Recovery/Clock 試験のための機能実装は、先行研究 [18] により機能開発が完了していたため、それを用いた。以下にそれぞれの機能実装について述べる。

5.2 コンパクト DAQ システムの機能開発

89

ルートファイルシステム

図 5.7

Ubuntu の起動シークエンス [25]。JATHub に電源を投入すると、まず FSBL がロードされ、ファーム
ウェアのビットストリームが PL 領域に書き込まれる。次に PS 領域に Linux を起動するため、u-boot が起動し、デバイスツリー、カーネルイメージ、Ubuntu のルートファイルシステムがロードされる。

5.2.1 インフラの実装
Zynq PS 領域における Ubuntu の起動

Zynq SoC の PS 領域には標準的な Linux OS である Ubuntu を起動する。Ubuntu は汎用性と拡張性に富んだOS で、ネットワークの設定や QAQC 用 JATHub 内部でのアプリケーション開発を容易に行うことができる。
Zynq 組み込みデザインの開発には 64 bit Ubuntu 18.04.6 を用いた。Zynq PL 領域に構築する自作論理回路の開発や PS 領域の IO 設計は、Xilinx 社が提供する ”Vivado 2020.2” を利用した。Zynq PS 領域で走る Linux の設定は Xilinx 社が提供するクロスコンパイラー ”Petalinux 2020.2” を利用した。Petalinux では Vivado で生成したハードウェア記述ファイルを元にデバイスツリーや Root File System (rootfs) を設定することで、Zynq の起動に必
要なブートファイルを作成することができる。

QAQC 用 JATHub では Ubuntu の起動に SD カードを利用する。SD カードには 2 つのパーティション *1 を用意し、Zynq の起動に必要なブートファイルと Ubuntu のルートファイルシステムをそれぞれ展開する。図 5.7 にZynq 上での Ubuntu 起動の流れを示す。JATHub に電源を投入すると以下のシークエンスで Ubuntu が起動する。
1. First Stage Boot Loader(FSBL) がロードされる
2. ファームウェアのビットストリームが SoC の PL 領域に書き込まれる
3. Linux カーネルや OS を起動するためのブートローダーである u-boot がロードされ、制御が移行される。
4. u-boot 制御下でデバイスのハードウェア情報を記述したデバイスツリーがロードされる。
5. u-boot 制御下で Linux kernel がロードされ PS 領域に構築される。
6. 制御が Linux カーネルに移行され Linux が起動する。

*1 ブートファイル用のパーティションは fat32、Ubuntu の rootfs 用のパーティションは ext4 で展開する。

60

90

第5章

JTAG ௨৴ʹΑΔ SLAVE MODULEͷ੍‫ޚ‬
PS board4.3.
品質保証試験に向けたコンパクト
DAQ システムの開発

JATHubZynq

発振器

PS(CPU)

eth1

光ケーブル
SFP

GMII規格1000Base-X規格(PHYに相当)

GTX

SFP
connector(GMII規格で通信可能)

TX
TXclk
RXclk
RX
MDIO
MDC

125MHzGMIIInterface

MAC
Media Access Controller

PL(FPGA)(1000base-X規格)(EMIO)

eth0

1000BASE-X PCS/PMA

GMII規格RJ45

RGMII<->GMII

RGMII規格

Copperケーブル
Micrel PHY Chip
(100/1000base-T規格)

図 5.8

光 Ethernet 通信の仕組み [18]。QAQC 試験で用いる JATHub 試作 1 号機は光を介した方法と LAN ケー

ブルを介した方法の
2 種類でEthernet 通信を行うことができる。
QAQC 用
JATHubਤ 4.4 ޫ Ethernet௨৴ͷ࢓૊ΈɻPL ྖҬʹͯ PHY Λ࣮૷͠ɺ
SFP
͔Βͷでは光ファイバーを1000BASE-X ‫֨ن‬PS boardとの通信用に使用するため、LANケーブルを用いた方法を採用する。
Ethernet ௨৴Λ CPU ͷ MAC ʹ‫͛ܨ‬Δ Zynq σβΠϯʹͨ͠ɻ

LAN ケーブル経由のネットワーク通信

JATHub

HostPCQAQC 試験で用いる JATHub 試作 1 号機は図 5.8 に示す、2 通りの方法で Ethernet 通信を行うことができる。1
つ目は LAN ケーブルを使用するもので、回路上に搭載された PHY chip (Micrel PHY Chip) を利用して、Ethernet
Ethernet
信号を CPU が扱える信号に変換する。
2 つ目は光ファイバーを用いる方法で、GTX トランシーバーで受けた光信
光ケーブル
Media
号を 1000BASE X PCS/PMAと呼ばれる
IP
ブロックを利用して処理する。
QAQC 用 JATHub では 3 本の光ファ
Converter
イバーは PS board との通信に利用するため、LAN ケーブルを用いる方法を採用する。

AXI GPIO を用いた PS-PL 間通信
ਤ 4.5

ޫ Ethernet ௨৴ࢼ‫ݧ‬ͷηοτΞοϓɻHostPC ʹޫέʔϒϧ༻ͷϙʔτ͕ͳ͍ͨΊɺMediaPS 領域からPL 領域への通信は、汎用入出力インターフェースである AXI General Purpose Input Output (GPIO)
ConverterΛհͯ͠ޫέʔϒϧʹΑΔ઀ଓΛߦͬͨɻを介して行う。AXI GPIO によって接続された PL のレジスタには固有の物理アドレスが割り当てられる。このアドレスは Vivado の Address Map で確認することができ、Address Editor にてユーザーが自由に変更することがで
きる。

JTAG
௨৴ʹΑΔ
Slave module
ͷ੍‫ޚ‬
PS4.3
から AXI
GPIO
レジスタへは少なくとも2 通りの方法でアクセスすることができる。
1 つ目は Ubuntu ルー
トファイルシステム内のが提供するキャラクターデバイスをアプリケーションから直接開く方法であҰൠతʹɺFPGA ΍/dev/mem
Zynq Λ੍‫͢ޚ‬ΔͨΊʹ͸ɺ
Vivado HM ͕૸Δ HostPC Λۙ͘ʹஔ͖ɺ୹͍ JTAGる。έʔϒϧΛ‫͚ͳ͛ܨ‬Ε͹ͳΒͳ͍ɻ͔͠͠ɺ
/dev/mem を介したアクセスでは Ubuntu が扱うすべての物理アドレスに制限なくアクセスすることができる
ATLAS ࣮‫͞૷࣮Ͱࣨݧ‬ΕΔ FPGA ΍ Zynq ౥ࡌͷճ࿏͸࣮
ため、簡単に使用できる。一方、カーネル動作に必要なレジスタにも意図せずアクセスする危険があるため、カー࣭తʹΞΫηεෆՄೳͳ৔ॴʹஔ͔Ε͍ͯΔɻͦ͜ͰɺJATHub ͸த‫ܧ‬໾ͱͳͬͯɺCAT6 έʔϒϧͰ‫ܨ‬
ネルを壊す危険性がある。
つ目の方法は特定の
AXI GPIO レジスタを User
space
I/O (UIO) としてデバイスツ
͕Δෳ਺ͷԕִճ࿏Λ 2
JTAG௨৴ʹΑΓ੍‫͖Ͱޚ‬Δઃ‫͍ͯͬͳʹܭ‬Δɻ
JTAG௨৴Ͱߦ͏ಈ࡞͸ҎԼ
3
リーに登録し、アプリケーションから
UIO ドライバーを介してアクセスする方法である。この方法では UIO に登఺Ͱ͋Δɻ録したアドレス以外へのアクセスは禁止されるため、カーネルを壊す危険なく安全に制御できる。本システムのコ
ントロールパスにおいては、より実装が簡単な /dev/mem を用いる方法を採用した。

5.2 コンパクト DAQ システムの機能開発

91

図 5.9 PL から PS へのデータ読み出しシステム概要。Ubuntu から FPGA 内のデータを読み出すために、AXI
GPIO レジスタを利用する。FIFO がレジスタのデータを更新するタイミングと Ubuntu がレジスタのデータを読み出すタイミングは制御されている必要があり、制御のために調停回路を実装した。調停回路により、1∼6 の動作順序が保証され、安定した読み出しが保証される。

PL から PS へのデータ読み出し
高速かつ安定的に Zynq PL 領域から PS 領域へとデータを読み出すため、本研究では自作調停回路を用いた読み
出しシステムを開発した。図 5.9 に実装した読み出しシステムの概要を示す。
データの読み出しシステムは、FIFO (First In First Out) メモリー、AXI GPIO レジスタ、自作調停回路で構成される。FIFO メモリーは、データを一定の順番で保持するメモリーで、最初に格納されたデータが最初に取り出される。この特性を利用して、FIFO を PL 領域から PS 領域へデータを読み出す際のバッファーとして動作させる。

FPGA から読み出すデータは、FPGA 内の動作クロックに同期して FIFO メモリーに書き込まれる。書き込まれたデータは、PS 領域に起動した Ubuntu の動作するタイミングに合わせて読み出される。しかし、PS 領域から FIFO
メモリーに直接アクセスする方法はないため、データの受け渡しには、AXI GPIO レジスタを利用する。

AXI GPIO レジスタは FPGA 内の FIFO からも Ubuntu からも任意のタイミングでアクセスすることができる
ため、両者の動作タイミングを調整する仕掛けが必要である。例えば、Ubuntu がデータを読み出す前に FIFO がAXI GPIO レジスタのデータを書き換えると、書き換える前のデータは Ubuntu から読み出されることなく失われることになる。また、FIFO がデータを書き換える前に Ubuntu が 2 回読み出し動作を行うと、同じデータを重複して読み出すことになる。
すべてのデータを漏れや重複なく読み出すために、FIFO と Ubuntu の動作順序を制御するのが自作調停回路である。この回路は Ubuntu からも FPGA からも操作することができる 1 bit のフラグと、ステートマシンで構成される。フラグは Ubuntu と FIFO 間の情報伝達に利用し、0 を FIFO からの書き込み待ち、1 を Ubuntu からの読み出
し待ちと定義する。調停回路で実現される読み出しシークエンスを図 5.10 に示す。Ubuntu 側はフラグをモニターし、1 であることを確認すると AXI GPIO レジスタの値を読み出し、その後、フラグを 1 から 0 に下げる。FPGA
上に実装したステートマシンも同時にフラグをモニターし、0 であることを確認すると FIFO にデータ更新用のread enable 信号を送り、フラグを 0 から 1 に上げる。これにより FIFO が AXI GPIO レジスタのデータを更新する動作と Ubuntu がレジスタのデータを読み出す動作の順序が保たれ、漏れや重複のない読み出しが実現される。
作成した読み出しシステムの動作検証や性能評価は 5.3 節で行う。また、この読み出しシステムは PL 領域からPS 領域へのデータ読み出しに複数箇所使われており、汎用読み出しシステムと呼ぶ。

第5章

92

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

Ubuntuの動作タイミング

Flag

FPGAの動作タイミング
read enable

data

X

data1

data2

data3

empty
図 5.10調停回路のシークエンス。Ubuntu 側と FPGA 上のステートマシン側で共通のフラグを操作・モニターすることで両者がコミュニケーションをとる。フラグは 0 を FIFO からの書き込み待ち、1 を Ubuntu からの読み
出し待ちと定義する。Ubuntu はフラグをモニターし、1 になったら AXI GPIO からデータを読み出し、その後フラグを 0 に下げる。FPGA の調停回路もフラグをモニターし、0 になったら FIFO に read enable 信号を送信し、その後フラグを 1 に上げる。これにより、FIFO が AXI GPIO レジスタのデータを更新する動作と Ubuntu がレジス
タのデータを読み出す動作の順序が保たれ、漏れや重複のない読み出しが実現される。

TTC emulator

ASD テストパルス試験では JATHub、PS board、ASD の間で固定位相で LHC バンチ交差クロックを分配し、それぞれのエレクトロニクスが同期して動作する必要がある。TGC システムでは LHC バンチ交差クロックは CTPから分配されるが、本試験システムでは JATHub 1 台で試験を完結させるため、JATHub 上の水晶発振器で生成されたクロックを基準クロックとして扱う。Bunch Counter Reset (BCR) 信号や Event Counter Reset (ECR) などの TTC 信号も、JATHub 内で生成し PS board へと分配する。この役割を果たすのが TTC emulator である。ここで発行された TTC 信号はコントロール信号のワード 0 に埋め込まれ、光ファイバーを介して PS board へと送られる。L1A 信号も TTC emulator から出力され、前述したように TPT と L1A を同期して制御することで Fixedlatency の DAQ を実現している。以下に TTC emulator のサブモジュールを説明する。
• TTC generator : 40MHz LHC バンチ交差クロックで動作するカウンター。reset 信号でカウンターをリセットし、1 クロックチック毎にカウンターの値を 1 つずつインクリメントする。カウンターの値が 3564に達したタイミングで BCR 信号を発行する。デフォルトの設定では TPT、L1A も BCR に合わせて 3564

BC に一回発行しているが、TPT、L1A の発行頻度は任意の値に設定することができる。TPT length を変更
することで、TPT を複数 BC に渡って出力することも可能になっている。

• TTC Delay : 1 bit 幅、深さ 4096 列の BRAM で実装したディレイ回路。L1A、BCR、TPT に任意の遅延をかけることができる。L1A Delay を調整することで TPT から L1A を発行するまでのレイテンシーを変更す5.2 コンパクト DAQ システムの機能開発

93

図 5.11 JATHub コントロール回路。Zynq の OS から PL 領域の Control Center 内のレジスタを操作することにより FPGA 内の各機能の制御や PS board へのコントロール信号を制御する。Control Center 内のレジスタ操作
は Interpreter が仲介する。Ubuntu から AXI GPIO を介してアドレスとデータを指定すると、Interpreter は VME
プロトコルに従ってレジスタの書き込みを行う。データの読み出しには自作調停回路を利用する。

ることができる。

• ID counter : BCR、ECR、L1A を受けて BCID、ECID、L1ID を数え上げるカウンター。ここで発行された BCID や L1ID は Ubuntu からの読み出しフォーマットに組み込まれて出力される。読み出したデータにおける L1ID の連続性や BCID を確認することでデータの欠損や重複をチェックすることができる。

• FPGA テストパルス発行機能 : PS board の持つ FPGA テストパルスを発行するためのモジュール。FPGA
テストパルスは PS board 内の BRAM に保存される。BRAM の address を指定した状態で、TPT を発行す
ると BRAM から 256 bit のヒットビットマップが取り出され、ASD からのヒット信号の代わりに JATHubに送信される。

5.2.2 ASD テストパルス試験のための機能実装
コントロールQAQC 用 JATHub 上の各機能の制御は Control Center から行う。Control Center では複数のレジスタがインスタンス化されており、このレジスタの値を書き換えることで FPGA 内の各機能を制御する。Control Center の操作
は Ubuntu 上で実行したアプリケーションを起点に行う。図 5.11 に Ubuntu と Control Center の接続を示す。

Control Center 内のレジスタ操作は、VME プロトコルを模倣した独自のプロトコルに従って行い、Interpreter
がその操作を仲介する。Zynq PS 領域と Interpreter は 16 bit の Data、12 bit の Address、読み書きモード選択用のそれぞれ 1 bit の信号線で接続される。Ubuntu は Control Center 内のレジスタアドレスを指定し、read mode ま
たは write mode を 1 に引き上げることで、レジスタの読み書きを行う。この設計により、PS から Control Center
内の各レジスタへ直接 AXI バスを接続する必要がなく、PS から PL に伸びる AXI バスの本数を必要最小限にとどめることができる。Control Center から Ubuntu へのデータ読み出しは、前述の汎用読み出しシステムを利用する。

第5章

94

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

図 5.12 QAQC 用 JAThub に実装されたモニター機構。PS board から送られるモニター用データを自動でデコー
ドし、Control Center 内のレジスタに格納する。これにより、常に最新のモニターデータが Control Center 内のレジスタに反映される。

PS board との通信

PS board の制御は SL と PS board 間で定められた通信フォーマット (図 2.23) に従って、高速光通信を介して行われる。QAQC 用 JATHub にも、このフォーマットに従ったパケット交換を行う機能を実装し、PS board のコン
トロールおよび LHC クロックの分配を行う。200 MHz の TX ユーザークロックで動作するステートマシンにより、40 MHz おきに 5 ワードを送信する。

PS board へ送るソフトリセット信号や TPT 信号は Control Center 内のレジスタ操作により制御する。PS board
FPGA 内のレジスタ操作はワード 2、ワード 3 に定義された 16 bit の Address、Command、Data を用いて実行する。Command により書き込み/読み出し動作を決め、Address で PS board 内のレジスタアドレスを指定し、書き込み動作の場合は Data に設定した値を書き込む。

PS board 上の QSPI フラッシュメモリーへのパラメータ書き込みは、ワード 1 で定義された SPI バス制御用信号 (CS Bitmap および SCLK、SDI) を操作することで行う。PS board FPGA や各素子の状態のモニター値は、自立型制御機構により定期的に読み出される。DAC の設定値、ADC の測定値、FGPA の温度、xADC による供給電
圧値などのデータは表 5.1 に示すフォーマットに従い、6 bit のデータタイプと 4 bit のデータに分割され、QAQC
用 JATHub に送信される。QAQC 用 JATHub は図 5.12 に示すように、分割されたモニターデータを再構成し、Control Center 内のレジスタに自動で分配する。これにより、常に最新のモニターデータが Control Center 内のレジスタに反映される。
高速光シリアル通信

PS board と SL 間の高速シリアル通信では、適切な BCID と Fixed latency scheme を実現するため、固定位相でのクロック分配および固定時間でのデータ転送が行われる。QAQC 用 JATHub においてもこれを達成するため、先行研究 [16] で開発された高速シリアル通信システムを実装する。これにより、JATHub や PS board にリセッ
トや再コンフィギュレーションを施しても、両者の基準クロック間の位相関係は変わらず一定となる。この結果、

5.2 コンパクト DAQ システムの機能開発
表 5.1

95

PS board から送信されるモニターデータのデータタイプ。

Data type [5:0]

PS Data [7:0]

0

0

0

1

0

0

ADC data [15:12]

0

0

0

1

0

1

ADC data [11:8]

0

0

0

1

1

0

ADC data [7:4]

0

0

0

1

1

1

ADC data [3:0]

0

0

1

0

0

0

DAC data [15:12]

0

0

1

0

0

1

DAC data [11:8]

0

0

1

0

1

0

DAC data [7:4]

0

0

1

0

1

1

DAC data [3:0]

0

0

1

1

0

0

xADC data [15:12]

0

0

1

1

0

1

xADC data [11:8]

0

0

1

1

1

0

xADC data [7:4]

0

0

1

1

1

1

xADC data [3:0]

0

1

0

0

0

0

SEM data [15:12]

0

1

0

0

0

1

SEM data [11:8]

0

1

0

0

1

0

SEM data [7:4]

0

1

0

0

1

1

SEM data [3:0]

0

1

0

1

0

0

Tempurature data [15:12]

0

1

0

1

0

1

Tempurature data [11:8]

0

1

0

1

1

0

Tempurature data [7:4]

0

1

0

1

1

1

Tempurature data [3:0]

1

1

1

0

0

0

Register access Address [7:4]

1

1

1

0

0

1

Register access Address [3:0]

1

1

1

1

0

0

Register access data [15:12]

1

1

1

1

0

1

Register access data [11:8]

1

1

1

1

1

0

Register access data [7:4]

1

1

1

1

1

1

Register access data [3:0]

ASD テストパルス試験に置いて、TPT 信号の発行からヒットデータが返ってくるまでのレイテンシーが一定に保たれることが保証される。図 5.13 にシステムの概要を示す。
■TX ロジック

QAQC 用 JATHub と PS board は JATHub 上の水晶発振器で生成される 160 MHz クロック *2 を基準クロックとして、これと同期して固定時間でデータを送受信する。

TX ロジックは 160 MHz クロックを 200 MHz に分周したものを、動作クロック (TX ユーザークロック) として利用する。TX ロジックは、200 MHz おきに 32 bit のデータ (1 ワード) を GTX トランシーバーに送信する。GTX
トランシーバーは 8b/10b のプロトコルでこれを 40 bit のパラレルデータへとエンコードした後、シリアルデータへと変換する。生成されたシリアルデータは、参照クロックから生成した 4 GHz クロックに乗せられ、PS boardに送信される。
*2 正確には LHC バンチ交差クロック 40.079 MHz の 4 倍に相当する 160.316 MHz。

第5章

96

図 5.13PS board 品質保証試験に向けたコンパクト DAQ システムの開発

QAQC 用 JATHub における固定位相でのクロック分配 GTX トランシーバーの概要。GTX トランシー

バーは JATHub 内部の水晶発振器で生成した 160 MHz クロックを参照クロックとして利用する。TX ユーザー
ロジックは GTX トランシーバーと同期した 200 MHz の TXUSER CLOCK で動作する。RX ロジックでは、PS

board から受信したシリアルデータから、固定位相で RXUSER CLOCK を再構成するため、Comma detector を実装する。これにより JATHub と PS board 間におけるデータの送受信が固定時間で行われることが保証される。

■RX ロジック

QAQC 用 JATHub の RX ロジックでは、Fixed latency でのデータ受信を実現するため、受信したデータから固定位相で RX の動作クロック (RX ユーザークロック) を再構成する必要がある。その実現に重要な役割を果たすのが、RX Clock Data Recovery 機構 (CDR) と Comma detector である。CDR 機構とは受信したシリアルデータの立ち上がりまたは立ち下がりのタイミングに同期してクロックを再構成する機能で、受信データから固定位相で 4GHz クロックを再構成する。このクロックを 1/20 に分周し、200 MHz の RX ユーザークロックを作るが、その過程で合計 20 種類の位相の不定性が生じる。この中から特定の 1 つの位相を決めるのが Comma detector である。

Comma データとは送信側と受信側の間で事前に取り決められた 10 bit の予約語で、PS board との通信では 40
MHz に 1 回送信するよう決める。Comma detector は Comma データが 200 bit のシリアルデータの下位 10 bit にくるまで、RX ユーザークロックをシフトする (図 5.14)。これにより 1/20 の分周においても不定性なく、RX ユー
ザークロックを再構成することができる。
固定時間でのヒットデータ読み出し機能
ヒットデータ読み出し機能は、PS board から受信するヒットデータをイベントごとにまとめ、Zynq PS 領域へと安定的にデータを送る機能である。QAQC 用 JATHub は光ファイバーを介して、PS board から 25 ns ごとに

256 bit のヒット信号を受け取る。ヒットデータとそのデータに割り当てられたイベント情報 (BCID、L1ID) はFPGA 上でバッファーされ (L1 Buﬀer)、L1A により取り出される。L1 Buﬀer から取り出された 1 BC 分のデータ
は FIFO メモリーにダンプされ、CPU の動作する任意のタイミングでデータパスとは非同期に読み出される。

5.2 コンパクト DAQ システムの機能開発

図 5.14

Comma detector の概要。Comma detector は GTX トランシーバーで再構成された 200 bit のシリアルデータの下位 10 bit が Comma ワードと一致するまで、RX SLIDE を打ち続け、RX ユーザークロックの位相をシフトさせる。これにより、受信するデータに対して、RX ユーザークロックの位相を一位に定めることができる。

図 5.15

読み出し回路の全体像。PS board から 25 ns ごとに送られる 256 bit のヒット信号は、LHC 交差クロックに同期して L1 Buﬀer に格納される。TTC emulator は TPT 信号から固定レイテンシー後に L1A を発行し、テストパルスに該当するイベントを L1 Buﬀer から取り出す。取り出されたデータは Derandomizer に入れられ、CPUの動作する任意のタイミングでデータパスとは非同期に読み出される。

ヒットデータ読み出し機能の全体像を図 5.15 に示す。読み出し回路は L1 Buﬀer、Derandomizer、Event Builderで構成される。Derandomizer の入力までのデータ処理は RX ユーザークロックを基準クロックに行われ、固定レ
イテンシーで動作することが保証される。Derandomizer の出力以降は、LHC バンチ交差クロックとは非同期でUbuntu の動作速度に応じて、処理される。以下に各モジュールの役割を説明する。
L1 Buﬀer

L1 Buﬀer は PS board から受信した 256 bit のヒット信号と ECRID、L1ID、BCID などのタイミング情報を合わせた 432 bit のデータを一時的に保管するためのリングバッファーである。TTC emulator から L1A が出された
イベントは後段の Derandomizer に転送され、それ以外のデータはここで捨てられる。25 ns ごとに到着するヒット信号は、書き込み用ポインタが指すアドレスに格納される。書き込み用ポインタと読み出し用ポインタは LHC

97

第5章

98

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

バンチ交差クロックに同期して、1 ずつインクリメントする。書き込み用ポインタが BRAM の最後尾まで達した
場合、次のクロックチックで再び先頭に戻る。L1 depth によって書き込み用ポインタと読み出し用ポインタのアドレスの差を設定することができ、Buﬀer の深さを任意の値に設定できる。また、L1A が発行されてから何 BC 分のデータを読み出すかを ReadoutBC によって設定することができる。デフォルトでは 3 に設定されており、一回のL1A に対して Previous BC、Current BC、Next BC の 3 バンチ分のデータ読み出す。ReadoutBC で設定されたBC 分のデータを読み出している途中に再度 L1A 信号を受信すると、読み出しエラーを出力する。
Derandomizer

Derandomizer は、後段で行われる読み出しの処理待ちバッファーであり、432 bit の入力データを 32 bit ずつ出力する。Derandomizer は FIFO を 2 つ直列に並べることで実装している。データの分割には FIFO IP のスライス
機能 *3 を利用している。Derandomizer の出力は Ubuntu の uint32_t 型と整合性のある 32 bit が好ましい。そこで

432 bit の入力データに不要な 64 bit のデータを加え、512 bit のデータを 2 つの FIFO で 1/4 ずつスライスすることで、最終的な出力を 32 bit にしている。64 bit の不要データは 1 つ目の FIFO と 2 つ目の FIFO の間で捨てられ、Ubunutu からの読み出しには関係しない。

Derandomizer へのデータ書き込みレートが Ubuntu からの読み出しレートを上回る場合には、Derandomizer のOccupancy は増大していく。その状態が続くとバッファーのオーバーフローが発生し、データが欠損する。バッファーオバーフローが生じた場合の対応は後に紹介する。

Event Builder

Event Builder は Deradomizer に格納された 32 bit 幅のデータを 240 MHz のクロックチック毎に 1 ワードずつ
順番に読み出し、イベントごとに所定のフォーマットに成形する。図 5.16 に 1 イベント分の読み出しフォーマットを示す。PS board から受信した 256 bit × 3 BC 分のデータに加えて、TTC emulator から発行された TTC 信号(ECRID、L1ID、BCID) および PSB で発行された BCID が含まれる。JATHub 内で割り当てられた BCID と PS
board から返ってきた BCID の差を確認することで、固定レイテンシーでのデータ通信が実現されていることを確
かめることができる。
読み出し回路の性能実装した読み出し回路における、読み出しレートの上限を概算することは、QAQC 試験を設計するにあたり重要である。例えば、ASD テストパルス試験における TPT 発行レートはこれにより決められる。Ubuntu 上でアプ
リケーションを実行し、FIFO に格納された 1000 イベント分のパケットを読み出すのにかかる時間を測定した。
図 5.17 にその結果を示す。横軸に読み出したパケット数、縦軸に経過時間 (s) をとる。得られた測定結果を線形フィットし、その傾きから 1 パケット読み出すのにかかる時間を概算した。その結果、1 イベント分のデータを読み出すのに概ね 85 µs かかることがわかった。
バッファーオーバーフローへの対応
万が一、バッファーオーバーフローが生じた場合においてもイベントパケットが崩れることのないよう、

Derandomizer にはバックプレッシャー機能を実装した。Derandomizer の Occupancy があらかじめ設定した容量
閾値 (4000/4096) を超えると、L1 Buﬀer へ almost full 信号が送られる。almost full 信号を受け取った L1 Buﬀer*3 FIFO IP では入力 bit 幅の 1/2、1/4、1/8 の bit 幅での出力が可能である。

5.2 コンパクト DAQ システムの機能開発

BCID by JATHub

99

JATHub ID

図 5.16 JATHub からのヒットデータ読み出しフォーマット。3 BC 分のヒットデータに加えて、デバッグ用に
JATHub で付与した BCID や PS board で付与した BCID などが読み出される。

は、処理中のイベントのデータ出力を完遂させたのち (Previous の出力中に almost full 信号が来た場合、Current、Next のデータまで出力を終えた後)、データの出力を一時的に停止する。Ubuntu からのデータ読み出しが進み、Derandomizer の Occupancy が容量閾値を下回ると、再びデータの出力を再開する。これにより、任意のタイミン
グで読み出しを開始/終了してもイベントのパケットを崩すことなくデータを読み出すことができる。

第5章

100

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

図 5.17PS からのヒットデータ読み出し速度の測定。横軸に読み出したパケット数、縦軸に経過時間 (s) をとり、得られた測定結果を線形フィットしている。1 イベント分のパケットを読み出すのにかかる時間は 85 µs 程度である。

図 5.18

読み出し回路におけるバックプレッシャー機能。Derandomizer の Occupancy があらかじめ設定した容量閾値を超えると、L1 Buﬀer に almost full 信号が送られる。almost full 信号を受け取った Derandomizer は処理中のイベントの出力が終わった後、Derandomizer へのデータ送信を停止する。

5.3 PS board 品質保証試験のデモンストレーション

101

ASD x 16
光ファイバー

PS board

Ethernet
Cat-6

光ファイバーJATHub
VMEクレートCat-6

図 5.19QAQC 試験のための東京大学でのセットアップ。QAQC 用 JATHub は VME クレートに設置し、バッ

クプレーンの J3 コネクターを通じて給電する。PS board および ASD には 3.3 V デジタル、3.0 V、-3.0 V アナロ
グ用電源をそれぞれ用意し、デスクトップで給電する。QAQC 用 JATHub と PS board は 3 本の光ファイバーと 2
本の Cat-6 ケーブルで接続する。1 台の PS board には 8 台の ASD を接続する。

5.3 PS board 品質保証試験のデモンストレーション
5.3.1 試験環境
東京大学に設置したテストベンチを利用して、開発した QAQC 用 JATHub の動作検証および QAQC 試験のデモンストレーションを行なった。セットアップを図 5.19 に示す。QAQC 用の JATHub は VME クレートに設置
し、バックプレーンの J3 コネクターを通じて給電する。PS board には 3.3 V デジタル電源、3.0 V、-3.0 V アナ
ログ電源を用意しデスクトップで給電する。QAQC 用 JATHub と PS board は 3 本の光ファイバーと 2 本の Cat-6
ケーブルで接続する。1 台の PS board には 16 台の ASD をシグナルケーブルで接続する。

5.3.2 試験用パラメーターの決定とデモンストレーションの結果
QAQC 試験では量産個体に対する試験に先んじて、PP ASIC の遅延、DAC の閾値電圧、L1A depth などセットアップに依存する制御パラメーターを設定しておく必要がある。以下に各パラメーターを決定するために行った、事前試験の内容とその結果を示す。

PP ASIC 遅延パラメーター

PP ASIC の遅延パラメーターは、使用するシグナルケーブルの長さに依存するパラメーターである。ASD からのテストパルス信号の立ち上がりが、PP ASIC 陽子バンチ識別回路における LHC バンチ交差クロックの立ち上がりと極めて近い場合、イベントごとに付与される BCID が 1 つに定まらない可能性がある。これを防ぐため、PP

ASIC の可変遅延回路の遅延パラメーターを変更し、両者の立ち上がりが十分離れるよう調整する。このパラメー
ターの決定のため、Delay スキャンを行なった。Delay スキャンとは、PP ASIC の遅延パラメーターを 1 step ずつ変更しながらデータを取得し、付与された BCID の変化をみるものである。

第5章

Efficiency

102

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

PP7

1
0.8
0.6
0.4
Previous BC
Current BC

0.2
00
図 5.20

Next BC

5

10

15

20

25

30

35
40
45
PP ASIC delay [ns]テストベンチで測定した Delay Curve。1 つの ASD における結果を示す。陽子バンチ識別回路の有効ゲート幅を 25 ns、可変遅延回路の刻み幅を 1.19 ns に設定した。遅延が 0 ns の時に付与される BCID が Previous

BC になるよう L1 Buﬀer Depth を調整した。遅延を増やすことで、付与される BCID が期待通り Previous BC 、
Current BC、Next BC と遷移することがわかる。

1 つの ASD に対する Delay Curve を図 5.20 に示す。横軸に設定した遅延の大きさ、縦軸に Eﬃciency を表す。
この測定では、陽子バンチ識別回路の有効ゲート幅を 25 ns、可変遅延回路の刻み幅を 1.19 ns に設定している。遅延が 0 ns の時に付与される BCID が Previous BC になるよう JATHub 内の L1 Buﬀer Depth を調整した。遅延パ
ラメーターを変更していくと、ヒット信号に付与される BCID が 1 つずつずれ、付与される Bunch tag が Previous

BC 、Current BC 、 Next BC と遷移していく。この試験の結果、テストパルスの立ち上がりと PP ASIC の陽子バ
ンチ識別回路における LHC バンチ交差クロックの立ち上がりが十分に離れるよう、遅延パラメーターを 20 ns と決定した。
ノイズスキャン

DAC の閾値電圧は、使用する ASD のノイズの大きさに依存して変えるべきパラメーターである。ASD にはO(10 mV) のノイズが乗っていることが知られており、それよりも閾値電圧を低く設定してしまうと、ノイズをヒット信号として処理してしまう。閾値電圧はノイズの値よりも高く、かつテストパルスの波高より十分低く設定する。

DAC の閾値電圧決定のためノイズスキャンを行なった。1 台の ASD に対する結果を図 5.21 に示す。ASD に印
加する閾値電圧を 10 mV ずつ変えていき、ノイズレートを測定した。閾値電圧が 10 mV 程度になるとノイズによるヒットが見られるようになり、60 mV 以上の閾値電圧をかけるとノイズは消えた。ノイズレートが最大となる点
が 0 mV からずれているのは、コンパレーターに- 30 mV 程度のオフセットが乗っているためである。この結果から本セットアップでの DAC 閾値を ± それぞれ +90 mV、-40 mV と設定した。

Noise rate

5.3 PS board 品質保証試験のデモンストレーション

103

Noise scan PP2-A

1
10−1
10−2
10−3
10−4
10−5

図 5.21

−100

−50

0

50

100
Vth [mV]

ノイズスキャンの結果。ASD に印加する閾値電圧を変えながら、10,000 回のテストパルスに対するノイズレートを測定した。ここでは 16 台ある ASD のうちの 1 台の結果を示している。閾値電圧が -10 mV から 60mV の間でノイズによるヒットが見られた。

表 5.2

各試験にかかる所要時間

試験項目

所要時間

SVF プレイヤーによる QSPI ファームウェア書き込み

40 minQSPI パラメーター書き込みおよび読み出し2 min

リカバリー試験1s

電圧値のモニタリング (ADC、xADC)

2s

Clock 位相測定

30 s

ASD テストパルス試験

10 s

デモンストレーションの結果
これらのパラメーターをもとに ASD テストパルス試験を行なった。結果を図 5.22 示す。パラメーターを固定した状態で、10,000 回テストパルスを発行し、Previous BC、Current BC、Next BC それぞれの Eﬃciency を測定した。結果は、期待通り、すべてのチャンネルで Current BC の Eﬃciency のみが 1 となっており、PS board 上の各
種パラメーターの設定が正常に完了していること、また固定レイテンシーでの DAQ が実現できていることを確認した。

JTAG/Recovery/Clock monitor 試験についても試験を行い、期待通りの結果が得られた。これにより、QAQC 用
JATHub システムの実装が精度良く達成されていることを確認した。表 5.2 に各試験の所要時間を示す。

第5章

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

E

ciency104

Previous BC
Current BC
Next BC

チャンネル番号
図 5.22

ASD テストパルス試験の結果。10,000 回のテストパルスに対する各チャンネルの Eﬃciency をプ

ロット。PS board が担う全 256 チャンネルで Current BC の Eﬃciency が 1 であり、Previous BC、Next BC のEﬃciency は 0 である。このことから ASD テストパルスの発行から、読み出しまで固定レイテンシーでの動作が実現されていることがわかる。

5.3.3 試験並列化のためのシステムアップグレード
QAQC 試験のデモンストレーションにより、1 枚の PS board を試験するのに、合計で 40 分以上の時間が必要であることがわかった。1400 枚の PS board に対する試験を効率的に完了させるためには、試験の高速化が求められる。単純には QAQC 用 JATHub1 台と PS board1 台のセットアップを複数用意し、並列に試験を行うことが考えられるが、イーサーネット通信のための RJ コネクターと光通信のための SFP+ コネクターを両方有している

JATHub は、試作段階で作成された 1 台 (試作 1 号機) しか存在しない。並列化のためには、工夫が必要となる。
そこで、本研究では VME 通信を利用した並列化システムを考案した。システムのセットアップを図 5.23 に示す。このシステムのコンセプトは、イーサーネット通信ができる試作 1 号機を QAQC 試験におけるマスター(QAQC master) として利用し、QAQC master から 20 台の QAQC 用 JATHub (QAQC slave) を操作することで、20 台の PS board を並列に試験することである。試験の際には QAQC master のみを操作して、QAQC slave に対して試験開始の命令や、試験状況の監視を行う。QAQC master は TAM ボードを *4 中継して、QAQC slave と通信する。QAQC master と TAM は光ファイバーを介したシリアル通信を行い、TAM と QAQC slave は VME 通信を行う。

QAQC slave にはネットワークが通じていないため、slave の操作は master からのレジスタ操作で行う。QAQC
slave の Ubuntu には起動と同時に試験用アプリケーションが走るよう設定し、master からの合図を起点に 1 台の*4 Mini-Rack に導入される TGC エレクトロニクスの一つ。異なる 1/24 セクター間の陽子バンチ交差クロックの位相合わせに用いられる。

5.4 コンパクト DAQ システムとしての応用例

105

Ethernet
VME access

VME access

Test desk5

Test desk1

PS board 2

DC Power(50A, -3V)

DC Power(50A, 3.3V)

16 Signal cables(32 ASD cards)

Test desk4

PS board 1

Test desk3

PS board 9
PS board 10

Test desk2

distributionbox

16 Signal cables(32 ASD cads)

JATHub 10

JATHub 9

JATHub 8

JATHub 7

JATHub 6

JATHub 5

16 Signal cables(32 ASD cards)

Test desj4

DC Power(50A, 3.3V)

Test desj3

PS board 2

Test desj2

PS board 1

JATHub 4

Tet desk5

Test desk1
distribution
box

JATHub 3

Cat6 x2
Fiberx3
PS board Power

JATHub 2

JATHub 1

TAM module

JATHub(QAQC master)

JATHub 10

JATHub 9

JATHub 8

JATHub 7

JATHub 6

JATHub 5

JATHub 4

JATHub 3

JATHub 2

JATHub 1

TAM module

Cat6 x2
Fiberx3
PS board Power

PS board 9
PS board 10

16 Signal cables(32 ASD cads)

DC Power(50A, -3V)

図 5.23 QAQC 試験並列化システムの概要。JATHub1 台 (QAQC slave) と PS board1 台を用いた試験システム
を 20 個並列に設置する。20 台の JATHub の動作を制御するため、1 台の検査マスター JATHub (QAQC master)を用意する。QAQC master と QAQC slave の通信は TAM を介して行う。QAQC master と TAM は光ファイバーで接続し、高速光通信を行う。TAM と QAQC slave は VME バックプレーンで接続され、VME 通信を行う。

PS board に対する試験を開始する。各試験の結果は 2 bit の status bit で表され、QAQC master はそれを読み出すことで各 slave における試験の進行状況を把握する。
並列化システムについても、東京大学でテストベンチを構築した。図 5.24 にセットアップを示す。QAQC

master、TAM、QAQC 用 slave1 台、PS board1 台、ASD 16 台を接続して、並列化システムの動作検証を行った。
QAQC master の試験開始から、試験の終了まで期待通り動作することを確認した。

5.4 コンパクト DAQ システムとしての応用例
最後に、本研究で開発した QAQC 用 JATHub のその他の利用例について紹介する。本システムは、Linux を搭載しており拡張性に富んでいることに加え、デスクトップでも給電可能なコンパクトなシステムである。その柔軟性と利便性から汎用的な DAQ システムとして、TGC 検出器の性能評価やエレクトロニクスの試験などに幅広く利用されている。
実際の使用例を 2 つ紹介する。1 つ目は TGC EIL4 チェンバーの性能評価である。セットアップを図 5.25 に示す。この試験は、高輝度 LHC-ATLAS 実験に向けて新しく設置される TGC EI チェンバーの検査を目的としたもので、チェンバーに取り付けた ASD からの信号を PS board で処理し、QAQC 用 JATHub から読み出している。

ASD テストパルスを用いたノイズレートの測定や、宇宙線ミューオンによるチャンネルごとの eﬃciency 測定が行われた。

2 つ目は PS board の放射線耐性試験である (図 5.26)。この試験は、ATLAS 実験室の実際の放射線環境における、PS board の SEU 発生頻度を測定するものである。UX15 に設置した PS board から送られるモニターデータの読み出しに QAQC 用 JATHub は使われている。
その他にも TAM モジュールの QAQC 試験や PS board のメンテナンス目的でも利用され、本システムは高輝度

第5章

106

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

TAM
QAQC slave JATHub

QAQC master JATHub
Opt link to PS board
Cat-6 to PS board

図 5.24並列化システムのセットアップ。QAQC master、QAQC slave、TAM が VME クレートに設置されている。QAQC master と TAM は光ファイバーで接続し、QAQC slave と TAM は VME バックプレーンで接続されている。QAQC slave と PS board は光ファイバーと Cat-6 ケーブルで接続されている。

LHC-ATLAS 実験に向けた TGC エレクトロニクスの安定運用を支える、重要なインフラとして活用される。

5.4 コンパクト DAQ システムとしての応用例

EIL4 チェンバー

図 5.25107

PS board

QAQC用 JATHub

QAQC 用 JATHub の使用例 : TGC EIL4 チェンバーの性能評価試験 [26]。高輝度 LHC-ATLAS 実験で新しく導入される、Triplet の EIL4 チェンバーの性能評価を目的として CERN で行われた。ASD を EIL4 チェン
バーに接続し、PS board、QAQC 用 JATHub を用いて信号処理を行うことで、EIL4 チェンバーのチャンネルごとの応答を調べている。ノイズスキャンや宇宙線ミューオンを用いた Eﬃciency 測定が行われた。

第5章

108

PS board 品質保証試験に向けたコンパクト DAQ システムの開発

光ファイバーto QAQC用 JATHub

PS board

図 5.26QAQC 用 JATHub の使用例 : PS board SEU モニター [27]。ATLAS 実験室内に設置した PS board における、SEU 発生頻度を測定することを目的に CERN で行われた。PS board から送信されるモニター用データの読み出しに QAQC 用 JATHub が使われ、SEU 発生頻度の測定が行われた。

109

第6章

結論と今後の展望
2029 年に開始される高輝度 LHC-ATLAS 実験では、初段トリガーレートは現行の 100 kHz から 1 MHz に、初段トリガーレイテンシーは 2.5 µs から 10 µs に拡張される。これに伴い、TGC 検出器システムも一部を除くすべてのエレクトロニクスが刷新され、PS board からすべてのヒット信号をヒットの有無にかかわらず SL へと送信す
るようになる。これにより Run 3 で複数のボードで分割されていたトリガーロジックは、SL の FPGA 上に集約され、TGC BW 全 7 層のヒット信号を用いた柔軟かつ包括的なトリガーロジックが実現可能となる。
本研究では SL のトリガー論理回路の統合を完了させ、その性能評価のためのシングルボード試験システムを開発した。まず、Wire Strip Coincidence、Inner Coincidence、Track Selector の各ロジックの統合を進めた。クロッ
クの分配やトリガーモジュール間の配線に加え、LUT のコンフィギュレーションのための機能実装も行い、トリガー回路を実機上で動かすための準備を整えた。また、統合の際に生じたタイミング違反を解決するため、パイプ
ラインレジスタの実装方法の最適化や Track Selector のロジック最適化を行った。その結果、タイミング違反なくすべてのトリガーモジュールを統合することに成功した。
次に、SoC を活用したシングルボード試験システムを開発した。これにより、任意のデータセットに対するトリガー応答を、ハードウェア上で動作するトリガー回路を直接用いて検証することが可能となった。また、この試験
システムと Bitwise シミュレーターを合わせることで、トリガー回路に対する詳細な調査およびデバッグが可能となり、トリガー開発における盤石な開発基盤を確立した。本システムは開発段階だけでなく、本番運用時のファー
ムウェアのメンテナンスやアップグレードに際した性能評価にも活用される予定で、精度の高いミューオントリ
ガーの運転に必要不可欠なシステムとして機能する。
今後は、本試験で明らかになった無限運動量飛跡に対する 3 % 程度の Ineﬃciency や、シングルミューオン MC
に対する局所的な不具合に対する調査および修正を行い、TGC BW Coincidence までのトリガーロジックの精度を高めていく。また、トリガーロジックの拡張の観点では、Inner Coincidence の開発を進めるとともに、本番運用に向けて堅牢性を高めていく。例えば、磁場内部検出器に不具合が生じた場合でも、トリガー効率を落とすことなく安定して運転できるよう、柔軟なトリガー運用オプションを準備する。
また本研究では、多くの要素技術を共有する形で PS board QAQC 試験に向けた、コンパクト DAQ システムを開発した。まず、PS board 上に搭載された素子とインターフェイスを網羅的に試験できるセットアップとして、

JATHub を用いるのが合理的であることを見出し、試験セットアップを考案した。次に、ASD テストパルス試験とJTAG/Recovery/Monitor 試験をベンチマークに、JATHub の PS 領域と PL 領域に必要な機能を実装し、テストベ
ンチを用いたデモンストレーションを完了させた。最後に QAQC 試験の高速化を目的とした、システム並列化を実現した。このシステムは、2024 年から開始される 1400 枚以上に及ぶ量産試験で実際に使われる。さらに、その高い拡張性とコンパクトさから、TGC 検出器の性能評価やエレクトロニクスの試験に幅広く応用されており、高輝
度 LHC-ATLAS 実験における TGC システムの安定運用を支える重要なインフラとなる。今後は 2024 年 6 月から始まる PS board の量産に向けて、システムをさらに洗練させていく。

第6章

110

結論と今後の展望

本研究で確立した、高速 FPGA や SoC を活用した次世代型の検証モデルや、汎用的な読み出しシステムは、

ATLAS 実験などの高エネルギー物理実験のみに留まらず、様々なエレクトロニクスシステムに幅開く応用されることが期待される。

111

謝辞
本研究を遂行するにあたって、多くの方々にお世話になりました。まずは指導教員である奥村恭幸准教授には大変お世話になりました。研究の構想から、詳細な技術各論に至るまでたくさんの有用なアドバイスをいただき、本研究をスムーズに進めることができました。また、CERN 出張やシンポジウムなど多くの学びの機会を提供していただき、様々な面での成長をサポートしていただきました。石野雅也教授にも大変お世話になりました。研究に必要な環境の構築や、研究内容に対する的確な助言をいただき、研究を深めることができました。博士課程進学後もよろしくお願いします。
日々の研究に関して多くの助言をくださった、研究室ミーティングに参加してくださっているスタッフの皆様にも心から感謝申し上げます。斎藤智之助教、増渕達也助教には現行システムの観点から様々な助言を頂き大変参考になりました。他の ICEPP の皆様にもお世話になりました。田中純一教授、澤田龍准教授にはセミナーなどで質問やコメントをいただき、研究をさらに深めることができました。ICEPP 夏の学校やワークショップでは、他にも多くの ICEPP のスタッフや先輩方にお世話になり、充実した研究生活を送ることができました。また秘書の皆様にも、出張手続きをはじめとした様々な面で支えていただきました、感謝申し上げます。
共同で高輝度 LHC-ATLAS 実験に向けたアップグレード研究を行なっている皆様にも、大変お世話になりました。KEK の佐々木修氏には、ASD や PS board の取り扱いについて助言をいただき、大変助かりました。堀井泰之氏には PS board や SL の開発についてたくさん相談させていただきました。また、名古屋大学への出張の際にもサポートしていただきお世話になりました。戸本誠氏や前田順平氏には、TGC 会合やシンポジウムなどで研究に対するコメントを頂き、研究を進めるにあたり大変参考になりました。青木雅人氏には、TGC 検出器のエキスパート
として CERN での活動を牽引してくださり、専門的な知識を多く学ぶことができました。河本さん、辻川さん、三森さん、大隅さん、鍋山さん、橋爪さん、中川くんには SL や PS board の開発に際して、様々なアドバイスをいただき感謝しています。皆様との議論や試験を通して、共同研究としてグループで開発を進めることの面白さを実感することができました。今後ともよろしくお願いします。
研究室の先輩方にも大変お世話になりました。杉崎さん、田中さん、青木さん、林さん、三島さん、山下さんにはエレクトロニクスや TGC システムに関して多くのことを教えていただきました。研究で行き詰まった際にはいつも相談に乗っていただき、心強い支えとなりました。同期の長坂とは、日頃から多くの議論を共にさせてもらい、
良い刺激を受けさせてもらっています。これからも互いに切磋琢磨していければと思います。名古屋大の橋本くん、
和田さんとは長い間研究を共に進めることができ、活発な意見交換を通じて研究を深めることができました。ありがとうございました。以上に述べた他にも、多くの方々にお世話になりました。本研究の遂行に協力していただいたこと、深く感謝申し上げます。
そして最後に、充実した研究生活を支えてくれた家族に感謝します。

113

付録
A これまでに行われたトリガーロジックの性能評価研究
これまで、Inner Coincidence までのロジックはソフトウェアシミュレーターによる性能検証が完了しており、

TGC BW Coincidence までのロジックは Vivado シミュレーターによる動作検証も完了している。以下に先行研究で行われた、TGC BW Coincidence までの各モジュールの性能検証の結果を示す。
ソフトウェアシミュレーターによる Wire Strip Coincidence のトリガー効率測定
図 A.1 にソフトウェアシミュレーターで測定された、Single Muon モンテカルロデータ (Monte-Carlo , MC) に対する、TGC BW コインシデンスのトリガー効率を示す。この試験では、MC サンプル含まれる TGC ヒットチャ
ンネルの情報をステーションコインシデンスのインプットとしている。Eﬃciency は以下のように定義され pT 閾
値ごとにビン分けしている。

Eﬃciency =TGC BW coincidence で pT 閾値 20、15、10、5 GeVと判断されたミューオンの数
オフラインで再構成されたミューオンの数(A.1)

トリガー効率測定の結果、pT 20 GeV 以上のプラトー領域での Eﬃciency は 94 % 程度であることが確認された。また、各 pT 閾値に対して Eﬃciency の立ち上がりが鋭く、効率的に pT 閾値以下のイベントを落とすことができていることがわかる。

Vivado シミュレーターによる Wire Segment Reconstruction のトリガー効率測定

Vivado シミュレーターで測定された、Single Muon MC に対する Wire Segment Reconstruction のトリガー効率を図 A.2 に示す。MC サンプルに含まれる TGC チェンバーのヒットチャンネル情報を、Wire Station Coincidenceのインプットに適したフォーマットに成形した上で Vivado シミュレーションに入力している。Eﬃciency は以下のように定義され、Truth Muon の η 、ϕ ごとにビン分けされている。

Eﬃciency =Wire Segment Reconstruction で ∆θ を再構成できたイベント数
Truth ミューオンの数(A.2)

TGC チェンバーの構造やエンドキャップマグネットとの干渉によると考えられる、数 % の Ineﬃciency が局所的に見られるものの、Eﬃciency は η 、ϕ 全領域で 95 % 程度に達している。

Vivado シミュレーターによる Strip Segment Reconstruction の動作検証
論理回路実装された Strip Segment Reconstruction と Wire strip Coincidence の動作検証は、ソフトウェアシ
ミュレーター出力との一致を確かめることで行われた。Strip Segment Reconstruction ではソフトウェアシミュ
レーターによる Strip Station Coincidence の出力を Vivado シミュレーターの入力とし、出力をソフトウェアシ
ミュレーターと比較している。比較結果を表 A.1 に示す。エンドキャップ領域 (EC) 、フォワード領域 (FW) それ

A

付録

D
R

Efficiency

114
5 擬似ミューオンを用いた飛跡検出性能の評価
5 擬似ミューオンを用いた飛跡検出性能の評価

0.8
0.6

0.4

3

1200 ×10 31200 ×10
THESIS
1000
THESIS
1000 Single muon MCµMC< p <µmuon
100 GeV
800 20Singleµ < 100 GeV
20 <<Tp
800 1.05|ηT | < 2.4
1.05 < |ηµ| < 2.4
ATLAS Work in progress
600
600 σ = 3.2 mrad1.05<|η|<2.4
σ = 3.2 mrad
400
w/ Pattern matching
400

Events / 1 mrad
Events / 1 mrad

1

200
200

0.2

0
0
図 A.1

69
69

0
−25
0
0 −20 −15 −10 −5−25 −20 −15 −10 −505520 GeV
15 GeV10 15 20 25
10 15 2025
10 GeVΔθ [mrad]Δθ [mrad]
5 GeV

図図
5.3:
5.3:全領域の情報を用いた角度分解能
全領域の情報を用いた角度分解能

5

10

15

20

25

30 35 40 45 50
Offline muon p [GeV]T

ソフトウェアシミュレーターで測定された、Wire Strip Coincidence のトリガー効率 [21]。20 GeV < pTのプラトー領域での Eﬃciency は 94 % 程度である。

Efficiency
Efficiency

Efficiency

Efficiency

Expected efficiency in the pattern matching algorithm for L0 muon trigger, for the thresh
15 (blue), 10 (green) and 5 (magenta) GeV. The efficiency values relative to offlinea range of 1.05
< |η| < 2.4 with a single muon MC
1 1
1 1 simulation sample.
0.9 0.9
0.8 0.8

0.9
0.9
0.8
0.8

0.7 0.7

0.7
0.7

0.6 0.6

0.6
0.6

0.5 0.5
0.4 0.4

THESISTHESIS

0.5
0.5
0.4
0.4

0.3 0.3
0.2 0.2

Singlemuon
Singlemuon
MCMCµ µ < 100 GeV
in 20
FlatFlatin 20< p< p<T100
GeV

0.3
0.3
0.2
0.2

0.1 0.1
r Performance
0 0

T

1.2 1.2 1.41.4 1.61.6 1.81.8

2 2

2.22.22.4
2.4|η||η|

0.1
0.1
0 0 −3−3

THESISTHESIS
Singlemuon
muon MCMCSingleµ
Flatinin20
20<< ppµ << 100
100 GeV
GeV
Flat
T
T
1.05<<|η|ηµµ||<< 2.4
2.4
1.05

Pa
−−22

−−11

00

11

2
2

33
φ [rad]φ [rad](a)Eﬃciency ηの位置依存性η 依存性(b)検出効率のEﬃciency のφϕ位置依存性
依存性
検出効率の
(b)
(a)(a)
検出効率の η 位置依存性(b)
検出効率の φ 位置依存性
図 A.2 Wire Segment Reconstruction の検出効率 [28]。η 、ϕ 全領域でトリガー効率は 95 % 程度に達している。
図 5.4: 真の飛跡が通過する位置に対する検出効率
図 5.4: 真の飛跡が通過する位置に対する検出効率

A これまでに行われたトリガーロジックの性能評価研究
表 A.1

115

Strip Segment Reconstruction 出力のソフトウェアシミュレーターと Vivado シミュレーター比較結果
割合

表 A.2

EC

FW

飛跡情報が一致したイベント

96.8 %

97.8 %

候補の選び方の違いに由来する差異があったイベント

3.2 %

2.2 %

候補の選び方以外に由来する差異があったイベント

1.8 %

0%

Wire Strip Coincidence 出力のソフトウェアシミュレーターと Vivado シミュレーター比較結果
割合

EC

FW

飛跡情報が一致したイベント

98.4 %

99.9 %

飛跡情報の異なったイベント

1.6 %0.07 %

イベントで最大の pT 出力が異なったイベント

0.09 %

0.02 %

ぞれで出力の 96 % 程度が一致した。数 % の不一致は、Segment Reconstruction をパスした飛跡候補が複数あった場合にどれを優先的に後段に送るか、という候補選択ロジックの差異によるものであると理解されている。

Vivado シミュレーターによる Wire Strip Reconstruction の動作検証

Wire Strip Coincidence の動作検証では、ソフトウェアシミュレーターによる Wire Segment Reconstruction とStrip Segment Reconstruction の出力を取り出して、Vivado シミュレーターの入力としている。比較結果を表 A.2に示す。同様のわずかなロジックの違いによる出力の不一致は存在するが、概ねソフトウェアで設計されたロジッ
クと同等のものを論理回路で実装できていることが確認された。

付録

116
Inf EC1 A alignment1
Wire ch ID

Wire ch ID

Inf EC0 A alignment1
500

500

400

400

300

300

200

200

100

100

0
0

10

20

30

40

Wire ch ID(a) エンドキャップ ϕ 0 領域の結果
240
220
200
180
160
140
120
100
80
60
40
20
0
0

0
0

50
60
Strip ch ID

10

Inf FW A alignment1

20

30

40

50
60
Strip ch ID(b) エンドキャップ ϕ 1 領域の結果
1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1

10

20

30

40

50
60
Strip ch ID0(c) フォワード領域の結果
図 B.3 無限運動量飛跡に対する、Strip Segment Reconstruction の応答。横軸に M3 における Strip のスタッガード ID、縦軸に M3 における Wire のスタッガード ID をとる。各 2 次元格子点をピボットとする無限運動量飛跡をシングルボード試験システムに投入し、0 ≤ ∆ϕ の Segment を再構成できた場合にはその格子点を白色、できなかった場合は黒色で塗り潰す。フォワード領域の Strip スタッガード ID 0 番と 62 番に該当する全ての点で、飛跡再構成に失敗している。

B

無限運動量飛跡試験で明らかになった問題点とその修正

無限運動量飛跡の試験で明らかになったトリガー回路の修正点とそのデバッグの過程について述べる。以下にそれぞれのモジュールにおける、修正前の結果と、それに対するデバッグの詳細を示す。

Strip Segment Reconstruction の結果

LUT 修正前の段階における、無限運動量飛跡に対する Strip Segment Reconstruction の応答を図 B.3 に示す。
フォワード領域の Strip スタッガード ID 0 番と 62 番に該当する全ての点で、飛跡再構成に失敗した。この結果
は、Bitwise シミュレーターでも再現された。Bitwise シミュレーターを用いて詳細な調査を行ったところ、このIneﬃciency は LUT に該当するチャンネルの飛跡候補が格納されていないことが原因であると理解された。
この調査の結果をもとに LUT の生成プロセスのデバッグが行われ、この不具合は解消された。

B 無限運動量飛跡試験で明らかになった問題点とその修正

117
Inf EC1 wire A alignment1

Wire ch ID

Wire ch ID

Inf EC0 wire A alignment1
500
400
300

1

1
0.9

0.9

0.8

0.8

0.7
400

0.7

0.6

0.6

300
0.5

0.5

0.4

0.4

500

200

200

0.3

0.3

0.2

0.2

100

100

0.1

0.1

0
0

10

20

30

40

50
60
Strip ch ID

Wire ch ID(a) エンドキャップ ϕ 0 領域の結果
240
220
200
180
160
140
120
100
80
60
40
20
0
0

0

0
0

10

Inf FW wire A alignment1

20

30

40

50
60
Strip ch ID(b) エンドキャップ ϕ 1 領域の結果
1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1

10

20

30

40

50
60
Strip ch ID0(c) フォワード領域の結果
図 B.4

無限運動量飛跡に対する、Wire Segment Reconstruction の応答。横軸に M3 における Strip のスタッガード ID、縦軸に M3 における Wire のスタッガード ID をとる。各 2 次元格子点をピボットとする無限運動量飛跡をシングルボード試験システムに投入し、0 ≤ ∆θ の Segment を再構成できた場合にはその格子点を白色、できなかった場合は黒色で塗り潰す。エンドキャップ領域の Wire スタッガード ID 200 番から 350 番あたりで大きな

Ineﬃciency が確認された。

Wire Segment Reconstruction の結果

Wire Segment Reconstruction の結果を図 B.4 に示す。Wire Segment Reconstruction ではエンドキャップ領域の Wire スタッガード ID 200 番から 350 番あたりで大きな Ineﬃciency が確認された。この不具合は η ID の割り
振り方の問題によるものであると理解され、ケーブリングデータベースの修正が行われた。もともと、TGC 検出器
はステーションごとの η 位置分解能が等しくなるように設計されており、設置によるずれが生じた後でも通し番号
的に η ID を割り振れば同じ η をカバーするチャンネルを一意に定められると考えられていた。しかし、本試験の結果により、通し番号的に η ID を割り振った場合、検出器の中央の領域でステーションごとに η 位置にずれが生じることが明らかになった。

Wire Strip Coincidence の結果

Wire Strip Coincidence の結果を図 B.5 に示す。Wire Strip Coincidence では Strip Segment Reconstruction、Wire Segment Reconstruction それぞれの Ineﬃciency に加えて、Wire スタッガード ID 400 番以降の領域で特定

0

付録

118
Wire ch ID

Wire ch ID

Inf EC0 fail alignment0500
400

Inf EC1 fail alignment0

1

1

0.9

0.9

0.8

0.8

0.7

0.7

0.6

0.6

300
0.5

0.5

0.4

0.4

500
400

300
200

200

100

0.3

0.3

0.2

0.2

100

0.1

0
0

10

20

30

40

50
60
Strip ch ID

Wire ch ID(a) エンドキャップ ϕ 0 領域の結果
240
220
200
180
160
140
120
100
80
60
40
20
0
0

0

0.1

0
0

10

Inf FW fail alignment0

20

30

40

50
60
Strip ch ID(b) エンドキャップ ϕ 1 領域の結果
1
0.9
0.8
0.7
0.6
0.5
0.4
0.3
0.2
0.1

10

20

30

40

50
60
Strip ch ID0(c) フォワード領域の結果
図 B.5

無限運動量飛跡に対する、Wire Strip Coincidence の応答。横軸に M3 における Strip のスタッガード ID、

縦軸に M3 における Wire のスタッガード ID をとる。各 2 次元格子点をピボットとする無限運動量飛跡をシング
ルボード試験システムに投入し、0 GeV < pT の Segment を再構成できた場合にはその格子点を白色、できなかった場合は黒色で塗り潰す。Strip Segment Reconstruction、Wire Segment Reconstruction それぞれの Ineﬃciencyを引き継いでいるほか、Wire スタッガード ID 400 番以降の領域で特定の構造を持った不具合が見られる。

の構造を持った不具合が見られる。この不具合については調査と修正が進行中である。

0

C MC データを用いた試験で明らかになった問題点とその修正

119

図 C.6 Wire LUT 修正前の Truth pT と Wire Strip Coincidence で判定された pT の関係。Truth pT が 5 GeV や
10 GeV のイベントの多くが、pT 閾値 20 GeV と判定されており、正しい pT 判定がなされていないことがわかる。

C MC データを用いた試験で明らかになった問題点とその修正
Wire Strip Coincidence
シングルミューオン MC を用いた試験によって、Wire Strip Coincidence の pT 判定に関する不具合を発見した。
図 C.6 にその時の結果を示す。この図では横軸に Truth muon の pT 、縦軸には Wire Strip Coincidence で判定された pT 閾値を示す。期待される挙動としては、Truth muon の pT が 5 ∼ 10 GeV のイベントはトリガーロジック
によって pT 閾値 5 GeV と判定される。しかし、実際は Truth pT が 5 GeV や 10 GeV のイベントの多くが、pT 閾
値 20 GeV と判定されていることがわかる。
この問題のデバッグを行ったところ、Wire Segment Reconstruction の出力として定義される ∆θ の単位系と Wire Strip Coincidence の入力として定義される ∆θ の単位系が異なっていることが明らかになった。Wire

Segment reconstruction では ∆θ は 4 mrad 区切りの整数値として定義され、Wire Strip Coincidence では 1.25
mrad 区切りの整数値として定義されていた。そのため、例えば Truth の ∆θ が 10 mrad の場合、WireSegmnet
Reconstruction の出力は"2"である。一方、Wire Strip Coincidence ではそれを 1.25 × 2 = 25 mrad と解釈する。
これにより、Truth の pT が小さく、∆θ が大きいイベントに対しても高い pT 閾値判定を行ってしまっていた。この不具合の修正のため、Wire Strip Coincidence の高い分解能に合わせる形で Wire LUT を作り直した。その結果を図 C.7 に示す。Wire Strip Coincidence では Truth pT と矛盾のない pT 閾値が判定なされるようになった。

付録

120

図 C.7

Wire LUT 修正後の Truth pT と Wire Strip Coincidence で判定された pT の関係。Wire Strip Coincidenceにおいて Truth pT と矛盾のない pT 閾値が出力されている。

D タイミングバイオレーションへの対処
表 D.3

Name

121

Inner Coincidence を統合した後のデバイスのリソース使用状況

Block

LUT

REG

CLB

(17280000) (34560000) (2160000)

LUT as Memory BRAM URAM
(791040)(2688)(1280)

Wire Station Coincidence

7.4

1.48

22.2

0

0

0

Strip Station Coincidence

0

0.2

0.96

0

0

0

Wire Segment Reconstruction

16.28

2.96

28.12

0

0

45.88

EC ϕ1 Strip Segment Reconstruction

6.24

3.08

11.04

0.08

0

2.43

Wire Strip Coincidence

3.56

3.76

14.56

0

37.52

0

Total

58.24

31.04

95.28

1.08

73.68

51.56

Inner Coincidence

67.8

19

83.64

3

28.88

50

Track Selector

15.4

1.76

17.72

0

0

0

Total

87.16

45.24

100

3

28.88

50

Wire Station Coincidence

7.4

1.48

22.2

0

0

0

Strip Station Coincidence

0

0.2

0.96

0

0

0

Wire Segment Reconstruction

16.28

2.96

28.12

0

0

45.88

EC ϕ1 Strip Segment Reconstruction

6.24

3.08

11.04

0.08

0

2.43

Wire Strip Coincidence

3.56

3.76

14.56

0

37.52

0

Total

58.24

31.04

95.28

1.08

73.68

51.56

Wire Station Coincidence

3.84

0.64

8.96

0

0

0

Strip Station Coincidence

0

0.04

0.16

0

0

0

SLR3

Wire Segment Reconstruction

6.4

1.28

9.6

0

0

19.84

FW

Strip Segment Reconstruction

1.24

0.6

2.52

0.04

0

1.24

Wire Strip Coincidence

1.52

1.6

5.36

0

14.28

0

Total

25.84

15.88

52.04

0.48

32.52

20.32

SLR0

SLR1

SLR2

D タイミングバイオレーションへの対処
Inner Coincidence を統合した際、本研究による最適化を行う前の段階ではタイミング違反が発生していた。Inner
Coincidence を統合した後のデバイスのリソース使用状況を表 D.3 に示す。表中の値は、1 つの SLR 中のリソースに対する使用量の割合を百分率で表したものである。Total にはトリガーロジックだけでなく、コントロール、リー
ドアウトのロジックも含めたリソース使用状況を示している。BRAM や URAM などのメモリーデバイスには余裕を持って実装できている一方で、Inner Coincidence を統合した SLR1 では Conﬁgurable Logic Block (CLB) の使
用率が 100 % に達しており、リソースが逼迫している。SL のファームウェアはまだ開発段階であり、機能が増築されていくことを考えるとリソースの削減が必要不可欠であることが判明した。
タイミングの解析の結果を表 D.4 に示す。Setup 解析、Hold 解析どちらにおいてもタイミング違反 (タイミング
バイオレーション) が発生した。本研究では特に、Total Negative Slack (TNS) をタイミング違反の定量化に利用する。TNS とは、FPGA 内に含まれる全てのフリップフロップパス間のネガティブスラックを足し上げたものである。タイミングバイオレーションが生じている場合、ファームウェアの正常動作は保証されないため、これに関しても改善が必要である。
以下にタイミングバイオレーションを解決するために行った 2 つの最適化について説明する。いずれも、FPGA

Data Out – O, SPO, DPO and DOA[#:0] – DOH[#:0]

The data out O (single-port or SPO), DPO (dual-port), and DOA[#:0] –reflects the contents of the memory cells referenced by the address
active write clock edge, the data out (O, SPO, or DOH[#:0]) reflects t
付録

122

表 D.4 Inner Coincidence
SLICEM
SRL Shift Register
Primitive
Name
Setup
Hold
統合後のタイミング解析の結果

Worst Negative
Slack(WNS) / Worst
Slack (WHS)
ns shift-0.256nsOne
primitive
is Hold
available
for the-8.616
32-bitregister(SRLC32E), whi

Chapter 3:

Design Entry

Number of FailingEndpoints/ Total Number
of Endpoints
59 K / 1911
K register
9K / 1911 K primitive.
SLICEM.
Figure3-5 showsthe 32-bit
shift
Total Negative Slack (TNS) / Total Hold slack-126, 297 ns-388 ns

X-Ref Target - Figure 3-5

FDRE
D

SRLC32E
Q

5

CE

D
A[4:0]

Q

CE

C

R

Q31
CLK
UG574_c3_04_100813

UG574_c3_05_100813(a) FERE3-6:
Primitiveのロジックブロック
Figure
FDRE
Primitive
図 D.8

gnals

(b) 3-5:
SRLC32E Primitive のロジックブロック
Figure32-bit Shift Register

UltraScale+ FPGA で使用されるシフトレジスタ用のプリミティブ [29]。FDRE は基本的なフリップフ

ロップで 1bit のデータを保持する。SRL は最大深さ 32 のシフトレジスター用の LUT で、A[4:0] でその深さを変えることができる。

-D

Pin Signals
Clock – CLK

ta input provides
new data (one bit) to be clocked into the flip-flop.
で実現される論理自体に変更を加えることなく、リソースの使い方を最適化したものであり、トリガーロジックの

ut - Q

性能に影響を与えるものではない。
Either the rising edge or the falling edge of the clock is used for theoperation. The data and clock enable input pins have setup times ref

D.1 シフトレジスタ実装方法の最適化
e one-bit registereddata output
fromflip-flop.
edgeof the
CLK.

Cタイミングバイオレーション問題の解決に向けて、まずシフトレジスタの実装方法を検討した。一般に、FPGA
でタイミング違反が生じた場合、2 つのフリップフロップ間にシフトレジスタを挟む処理が行われる。これは、回路の大規模化に伴ってフリップフロップが離れた位置に配置された場合でも、シフトレジスタを中継点として挿入す
he rising edgeor the falling edge of the clock is used to capture data and toggle theArchitecture
CLBtimes
User referenced
Guide. The data ることで、フリップフロップ間の距離が短くなりタイミング制約を緩和することができるからである。この目的で
and clockUltraScaleenable input
pins have setup
to www.xilinx.com
the chosen
UG574(v1.5)
February
28,
2017
SL FPGAf the clock.挿入されるシフトレジスタをパイプラインレジスタと呼ぶ。
The clock pin (C) has an inversion option at theslice でもこれまでタイミング違反が生じた場合
level. The clock
can be activeatthenegativeor
positive
edge
of
the
clock
without
requiringotherに、この処置がとられて来た。たとえば、Wire Station Coincidence と Wire
Segment Reconstructionの間で 2 段、
esources. The
default
isthepositive
clock
edge.
All
flip-flops
in
a
slice
must
use
the
Wire Segment Reconstruction と Wire Strip Coincidence の間で 2 段のパイプラインレジスタが挿入されている。
lock and same
clock polarity.
UltraScale+
FPGA ではシフトレジスタを実装するのに 2 種類のプリミティブ 1 が用意されている。それぞれのnable - CE*
概要を図 D.8 に示す。1 つ目は D Flip-Flop with Clock Enable and Synchronous Reset (FDRE) と呼ばれる基本的なフリップフロップである。1 つの FDRE は 1 bit のデータを保持するため、幅 n, 深さ m のシフトレジスタを実装するにはが必要となる。
と呼ばれる、メモリー用の
n × m 個の FDRE
2 つ目は Shift
Register
LUT (SRL)
LUT で
CE is Low, clocktransitions
are ignoredwith respect
to theD input.
The setand resetある。最大の深さが16 enable.
のもの (SRL16E) と 32 (SRLC32E) のものが存在し、同様のシフトレジスタを SRLC32E
have priority
over the clockで実現しようとすると n x (m/32) 個プリミティブが必要となる。

onous Reset これまで
-R
SL FPGA ではパイプラインレジスタを実現するのに FDRE のみを利用していた。これは一連のシフト

R is High, all other inputs are overridden and the data output (Q) is driven Low on theの最小構成要素。
FPGA の論理回路はプリミティブの組み合わせで構成される。代表的には
LUT、Flip is
Flop、RAM などがある。
clock transition.
Thissignal is available
in the FDRE component. The FDRE flip-flop*1 FPGA
目的の論理回路を実現するのにどのプリミティブを利用し、FPGA 内のどこに配置するかは”Vivado”ソフトウェアで自動で行われる。
eared by default on power-up.

onous Set - S

S is High, all other inputs are overridden and the data output (Q) is driven High on theD タイミングバイオレーションへの対処

図 D.9

123

SRL を利用する場合と利用しない場合におけるリソース使用状況の比較

レジスタが 1 つの SRL タイルに配置されると、ロジックとロジックを繋ぐ中継点の役割を果たさず、タイミング
制約を緩和するという本来の役割を果たさなくなると考えられていたからである。しかし、ロジックが大規模になり、基本的なプリミティブである FDRE の使用量が増えてくると FPGA 内に密集が発生し、逆に適切な位置にパイプラインレジスタを配置できなくなる。そこで、本研究では FDRE に加えて SRL も利用してインプリメンテー
ションを行い、どちらの方がタイミング制約の緩和に有効な実装方法か調査した。
図 D.9 に 2 種類の実装方法における SLR0 のプリミティブ使用状況を示す。図の黄色のセルが SLR0 内のパイ
プラインレジスタの実装に利用されているプリミティブである。FDRE のみを利用した場合、パイプラインレジ
スタは FDRE 50 K 個を用いて実装された。一方、SRL も利用した場合、パイプラインレジスタは SRL 6K 個、FDRE 6K 個を利用して実装された。図 D.11 に変更前後におけるファームウェア全体でのネガティブスラック発
生状況、表 D.5 にタイミング解析の結果を示す。SRL を利用することで、TNS は-126297.769 ns から -7903.744

ns に約 1/16 に削減された。この結果は、SRL を利用したいンプリメンテーションでは、より自由度の高い柔軟なロジック配置を行うことができ (フリップフロップ間の距離が遠いところには中継点としてパイプラインを設置し、逆に距離が近く不要なところでは数段のシフトレジスタを SRL にまとめて不要な密集を避けるなど)、タイミング
制約が緩和したものと考えられる。

D.2 Track Selector の最適化モジュールごとのネガティブスラックの量をみると、全体の 50 % 以上が Track Selector で発生しており、ここのタイミングバイオレーションを解決することは、統合ファームウェア全体における制約の緩和に大きく貢献する。
そこで本研究は Track Selector に必要なレイテンシーを 160 MHz 1 チック分増やす代わりに、ソーティングロジッ
クの簡略化を行い、タイミング制約の緩和を図った。
従来のロジックと変更後のロジックの概念図を図 D.10 に示す。Track Selector は Inner Coincidence から出力された最大 128 個のミューオン飛跡候補から、pT の大きいものを 8 個選び出すものである。1 つのミューオン候補に対して 124 bit の情報が用意される。128 個の飛跡候補は 160 MHz の 1 チックごとに 1 対 1 で pT 比較が行われ、合計 4 チックで 8 候補まで絞り込まれる。従来のロジックではこのソーティングのロジックにおいて 124 bit

× 128 候補のデータを並列に並べた上で、124 bit のデータ同士を並び替えていた。これに対し、変更後のロジック
では Inner Coincidence から出力される 124 bit のデータのうち、ソーティングに利用する pT 5 bit の情報だけを

付録

124
従来のロジック

改善版
To
MDTTP

7

2

4

3

3
8

MDTTP

4

1

124 bit5

5

From
Inner Coin

To

6

6

7

2

…

…

1/2

From
Inner Coin

1/2…
124 bit x 8

124 bit x 64

5 bit x 128 când

122

128
124 bit x 128

124bit x 128 când

124 bit x 128

図 D.10 Track Selector の最適化前後の比較。従来のロジックでは 124 bit × 128 候補のデータを並列に並べた
6
上で、124 bit のデータ同士をを並び替えることでソーティングを実現していた。これに対し、変更後のロジックではソーティングに利用する pT 5 bit の情報だけを用いて並び替えを行い、そのほかのデータは 128 個の飛跡候補を識別する 7 bit の ID と共に BRAM に格納しておく。

2023 / 8/30

表 D.5

Name
Worst SlackNumber of Failing Endpoints /Total Number of Endpoints
Total Slack

Track Selector の最適化前後のタイミング解析の結果
最適化前

シフトレジスタ最適化

Track Selector 最適化

Setup

Hold

Setup

Hold

Setup

Hold

-8.616 ns-0.256 ns- 1.164 ns

0

0

0

59 K / 1911 K

9K / 1911 K

14 K / 1643 K

0 / 1643 K

0 / 1716 K

0 /1716 K-126, 297 ns-388 ns- 7903.744

0

0

0

取り出し並び替えを行う。そのほかのデータは 128 個の飛跡候補を識別する 7 bit の ID と共に BRAM に格納しておく。ソーティングが完了し 8 個の飛跡候補が選ばれたら、その ID を用いて BRAM からデータを取り出す。この方法では、ソーティングの後 BRAM からデータを取り出すのに 160 MHz 1 チック分レイテンシーが余計にかかってしまうが、ソーティングのために FPGA 内を遷移させる信号の量を 124 bit × 128 候補から 5 bit × 128 候
補に削減することができる。これにより、FPGA で配線する必要のあるプリミティブを大幅に減らすことができ、タイミング制約の緩和する。
図 D.11 および表 D.5 に最適化前後のタイミング解析の結果をまとめる。シフトレジスタの最適化後にあった-7903.744 ns の TNS は 0 ns になっており、タイミングバイオレーションを解決することができた。

D タイミングバイオレーションへの対処(a) 最適化前
図 D.11

125(b) シフトレジスタ最適化後(c) Track Selector 最適化後最適化前後のネガティブスラック発生状況。赤色のセルがネガティブスラックが発生している領域を示す。オレンジ、黄色、白色の順に正のスラックが大きい。シフトレジスタの最適化と Track Selector の最適化を経て、タイミングバイオレーションを解決することができた。

127

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