修士学位論文

ATLAS 前後方ミューオントリガーシステムのコミッショニン
グとアップグレードに向けた研究開発
東京大学大学院
理学系研究科 物理学専攻
素粒子国際研究センター 坂本研究室
越前谷 陽佑2010 年 2 月 4 日概 要2009 年 11 月にスイスにある欧州原子核研究機構 (CERN) で建設が進んでいた大型ハドロン衝突型
加速器 (LHC) は再稼働を始め、 12 月には世界最高エネルギー (重心系で 2:36TeV) を記録した。大型汎用検出器の一つである ATLAS 検出器はビーム衝突に向けコミッショニングを進めてきた。中でも私は ATLAS 前後方ミューオントリガーシステムを担当する TGC グループに参加し、トリガータ
イミングの最終調整に用いるモジュールの開発、システム構築、動作検証に関わってきた。またそれと同時に我々はアップグレードに向けたデータ読み出し系の研究開発も進めている。
本論文では前後方ミューオントリガーシステムの詳細、開発と構築について、動作検証の結果、アップグレードに向けた研究開発の現状について論じる。

ATLAS

目次
第 1 章 序論

13

第2章

27

1.1 LHC : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.2 ４つの実験 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.2.1 ATLAS 実験 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.2.2 CMS 実験 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.2.3 ALICE 実験 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.2.4 LHCb 実験 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.3 ATLAS で期待されている物理 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.3.1 ハドロンコライダーでの素過程 : : : : : : : : : : : : : : : : : : : : : : : : :1.3.2 Higgs 粒子の探索 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.3.3 Higgs 粒子の崩壊過程 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.3.4 ATLAS 実験における Higgs 粒子の発見能力 : : : : : : : : : : : : : : : : : :1.4 超対称性粒子の探索 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.5 ATLAS 実験におけるミューオントリガーの重要性 : : : : : : : : : : : : : : : : : : :ATLAS 検出器について

2.1 ATLAS 検出器の構成 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.2 Tra king : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.2.1 Pix el : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.2.2 SCT(Semi-Condu tor Tra ker) : : : : : : : : : : : : : : : : : : : : : : : : :2.2.3 TRT(Transition Radiation Tra ker) : : : : : : : : : : : : : : : : : : : : : :2.3 Calorimetry : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.3.1 LAr ele tromagneti alorimeter : : : : : : : : : : : : : : : : : : : : : : : :2.3.2 Hadroni alorimeters : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.4 Magnets : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.5 Muon Spe tromter : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.5.1 MDT(Monitored Drift Tube heambers) : : : : : : : : : : : : : : : : : : : :2.5.2 CSC(Cathode Strip Chambers) : : : : : : : : : : : : : : : : : : : : : : : : :2.5.3 RPC(Resistive Plate Chambers) : : : : : : : : : : : : : : : : : : : : : : : :2.5.4 TGC(Thin Gap Chambers) : : : : : : : : : : : : : : : : : : : : : : : : : : :2.6 Trigger and DAQ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.6.1 Level-1 Trigger : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :
1

14
15
16
17
18
19
19
19
21
22
23
23
25

27
28
28
29
29
31
31
32
34
35
35
36
39
39
41
41

2.6.2 Timing Trigger and Control system : : : : : : : : : : : : : : : : : : : : : : : 42
2.6.3 Level-2 Trigger : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 43
2.6.4 EF(Event Filter) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 44
2.7 データ解析 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 44
第3章

ATLAS 前後方ミューオントリガーシステム

46

第4章

TGC システムのコミッショニング68

3.1 Thin Gap Chamber(TGC) の構造と動作原理 : : : : : : : : : : : : : : : : : : : : :3.1.1 基本構造 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.1.2 動作原理 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.1.3 チェンバーの構造 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.2 TGC の配置 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.2.1 チャンネルのオーバーラップ : : : : : : : : : : : : : : : : : : : : : : : : : :3.3 TGC における Pt 測定の原理 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.4 TGC のエレクトロニクス : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.4.1 トリガー系 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.4.2 リードアウト系 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.4.3 コントロール系 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5 エレクトロニクスの詳細 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.1 ASD(Ampli er Shaper Dis riminator) : : : : : : : : : : : : : : : : : : : : :3.5.2 PS Board : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.3 SPP(Servi e Pat h Panel) : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.4 PS Pa k : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.5 HPT(High-pT Board) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.6 SL(Se tor Logi ) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.7 SSW : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.8 ROD(Read Out Driver) : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5.9 CCI(Control Con gure Interfa e) : : : : : : : : : : : : : : : : : : : : : : : :3.5.10 HSC(HPT SSW Controller) : : : : : : : : : : : : : : : : : : : : : : : : : : :4.1 タイミング調整の重要性 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.2 TGC システムのタイミング調整 : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.2.1 タイミング情報がどのように分配されるか : : : : : : : : : : : : : : : : : : :4.2.2 TGC システム内でのタイミング調整 : : : : : : : : : : : : : : : : : : : : : :4.3 2008 年時点でのタイミング調整の結果 : : : : : : : : : : : : : : : : : : : : : : : : :4.4 Clo k Phase S an に向けて : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.4.1 Clo k Phase S an とは : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.4.2 VME Variable Logi Delay Module の製作 : : : : : : : : : : : : : : : : : : :4.4.3 VME Variable Logi Delay の精密測定 : : : : : : : : : : : : : : : : : : : : :4.4.4 Delay Module のインストール : : : : : : : : : : : : : : : : : : : : : : : : : :
2

46
46
47
48
49
50
52
54
55
55
56
57
57
57
61
62
62
63
63
64
65
65

68
68
68
68
73
75
75
76
81
88

4.4.5 インストール後のテスト : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 88
4.4.6 Delay Module 用 Online Software の開発 : : : : : : : : : : : : : : : : : : : : 91
4.4.7 Clo k Phase S an の準備状況 : : : : : : : : : : : : : : : : : : : : : : : : : : 96
4.5 TGC オフラインソフトウェアの開発 : : : : : : : : : : : : : : : : : : : : : : : : : : 97
4.5.1 オフラインソフトウェア : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 97
4.5.2 TGC オフラインデコードソフトウェアの概要 : : : : : : : : : : : : : : : : : 98
4.5.3 TrigMuonCoinHierar hy の開発 : : : : : : : : : : : : : : : : : : : : : : : : : 98
4.6 まとめ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 110
第5章

LHC アップグレードに向けた TGC 読み出し回路の研究開発

111

5.1 Super LHC 計画 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 111
5.1.1 物理的なモチベーション : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 111
5.1.2 加速器のシナリオ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 111
5.1.3 ATLAS MuonSpe trometer のアップグレード : : : : : : : : : : : : : : : : : 115
5.2 TGC 読み出し系のアップグレード : : : : : : : : : : : : : : : : : : : : : : : : : : : 116
5.3 新 ROD のデザイン : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 119
5.4 CPU コアの評価 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 120
5.4.1 StandardIO の出力の確認 : : : : : : : : : : : : : : : : : : : : : : : : : : : : 122
5.4.2 IO の操作 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 124
5.4.3 性能の評価 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 126
5.4.4 外部メモリの操作 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 131
5.4.5 Mi roBlaze のリソースの使用量 : : : : : : : : : : : : : : : : : : : : : : : : : 134
5.5 TGC 読み出し回路の研究開発のまとめ : : : : : : : : : : : : : : : : : : : : : : : : : 136

第 6 章 まとめと今後について

137

付 録 A Delay Module の回路図

138付 録 B PS Board と SSW の接続

145

付 録 C SLB データフォーマット

149

付 録 D bitpos

150

付 録 E 放射線環境下に耐えうる VME コントローラと PCI インタフェースの開発研究
序論 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :前後方ミューオントリガーのコントロールシステムの構成要素 : : : : : : :

152

152
E.1
154
E.2 ATLAS
E.2.1 HSC : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 154
E.2.2 CCI : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 155
E.2.3 G-Link : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 156
E.3 開発計画 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 1563

E.3.1 RTC : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 156
E.3.2 PCI-CCI : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 156
E.4 開発状況 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 1584図目次
1.1 Tevatron によって棄却された Higgs の質量領域 [7℄ : : : : : : : : : : : : : : : : : : :1.2 LHC の俯瞰図 [11℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.3 加速器の構成 [16℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.4 LHC トンネル中の超伝導双極電磁石 [11℄ : : : : : : : : : : : : : : : : : : : : : : : :1.5 超伝導双極電磁石の断面図 [11℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.6 LHC と 4 つの衝突点 [11℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.7 ATLAS Cavern [11℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.8 ATLAS 検出器 [11℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.9 CMS 検出器 [8℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.10 CMS Cavern [3℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.11 CMS 検出器の断面図 [12℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.12 ALICE Cavern [3℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.13 ALICE 検出器 [8℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.14 LHCb Cavern [3℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.15 LHCb 検出器 [3℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.16 ハドロンコライダーでの素過程 [27℄ : : : : : : : : : : : : : : : : : : : : : : : : : : :1.17 Q = 20GeV でのパートンの確率分布関数 : : : : : : : : : : : : : : : : : : : : : : :1.18 Higgs 粒子の主な生成過程 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.19 標準模型における Higgs 質量と生成断面積の関係 [20℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.20 標準模型における Higgs 質量と崩壊分岐比の関係 [20℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.21 積分ルミノシティ10fb におけるATLAS の Higgs 発見能力 [20℄ : : : : : : : : : : : : : : : : : : : : : : : : :1.22 積分ルミノシティ30fb におけるATLAS の Higgs 発見能力 [20℄ : : : : : : : : : : : : : : : : : : : : : : : : :1.23 3 つの力の強さのスケール依存性 [28℄ : : : : : : : : : : : : : : : : : : : : : : : : : :1.24 超対称性粒子の発見能力 [28℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :1.25 LHC での主要物理過程の生成断面積 [27℄ : : : : : : : : : : : : : : : : : : : : : : : :2.1 ATLAS 検出器の全体像 [11℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.2 Inner Dete tor [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :
2

1

1

5

13
14
15
15
15
16
17
17
17
18
18
18
18
19
19
19
20
21
23
23
24
24
24
25
26
27
28

2.3 Overview of Pix el Dete tor [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.4 Pix el Module [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.5 The Cross Se tion of SCT [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.6 The Pi ture of Barrel SCT [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.7 Barrel Module [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.8 End ap Module [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.9 The Pi ture of End ap TRT [3℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.10 The Pi ture of Barrel TRT [3℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.11 The Straw Stru ture of TRT [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.12 ATLAS alorimeter system [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.13 The Sket h of a barrrel module [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : :2.14 The pi ture of a partly sta kedbarrel LAr module [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.15 The pi ture of a side viewof end- ap LAr module [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : :2.16 S hemati view of Tile alorimeter [9℄ : : : : : : : : : : : : : : : : : : : : : : : : :2.17 S emati view of a HEC module [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : :2.18 ATLAS のマグネットの中のコイルのイメージ [9℄ : : : : : : : : : : : : : : : : : : :2.19  の関数でみた積分磁場強度 [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.20 Central solenoid magnet [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.21 Barrel toroid [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.22 End ap Toroid [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.23 ATLAS muon system [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.24 Cross-se tion of the barrel
muon system [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.25 Cross-se tion of the muon systemin y-z plane [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.26 MDT Chamber の構造 [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.27 Cross-se tion of a MDT tube [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.28 Longitudinal ut through a MDT tube [9℄ : : : : : : : : : : : : : : : : : : : : : : :2.29 Layout of a CSC [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.30 Stru ture of the CSC [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.31 Stru ture of the CSC ell [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.32 Charge distribution on the CSC athode [9℄ : : : : : : : : : : : : : : : : : : : : : :2.33 Readout strips of CSC [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.34 Cross-se tion thorough the upper part of the barrel with the RPCs : : : : : : : : :2.35 Stru ture of the RPC : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.36 Trigger and DAQ diagram : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.37 L1 Trigger blo k diagram : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :
6

28
28
29
29
29
29
30
30
30
31
32
32
32
33
33
34
34
34
34
34
35
36
36
36
36
36
37
38
38
38
38
39
40
41
42

2.38 TTC システムによるタイミングシグナルの分配の概要 [9℄ : : : : : : : : : : : : : : :2.39 クラウドモデル [26℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :2.40 ICEPP にある Tier2 Tokyo ite [26℄ : : : : : : : : : : : : : : : : : : : : : : : : : : :2.41 Tokyo Tier2 のテープストレージ [26℄ : : : : : : : : : : : : : : : : : : : : : : : : : :3.1 TGC の構造 (断面図)[9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.2 TGC の主要な運転パラメータ [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.3 タウンゼントなだれのイメージ [15℄ : : : : : : : : : : : : : : : : : : : : : : : : : : :3.4 TGC の平面図 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.5 TGC のワイヤーサポート [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.6 TGC のトリプレットチェンバー (左) とダブレットチェンバー (右) [9℄ : : : : : : : :3.7 TGC のワイヤーチャンネルのスタッガリングのイメージ図 : : : : : : : : : : : : : :3.8 R-Z 平面でみた TGC のレイアウト [9℄ : : : : : : : : : : : : : : : : : : : : : : : : :3.9 TGC3 のチェンバー配置 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.10 EIFI のチェンバー配置 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.11 トリガーセクターとサブセクター [13℄ : : : : : : : : : : : : : : : : : : : : : : : : : :3.12 Wire のオーバーラップ [31℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.13 TGC3 での Strip のオーバーラップ [13℄ : : : : : : : : : : : : : : : : : : : : : : : : :3.14 TGC2、TGC3 におけるストリップシグナルの OR とコインシデンス [13℄ : : : : : :3.15 Pt 測定の原理 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.16 TGC エレクトロニクスシステムの全体像 [30℄ : : : : : : : : : : : : : : : : : : : : :3.17 トリガーラインのモジュール構成 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : :3.18 リードアウトラインのモジュール構成 [30℄ : : : : : : : : : : : : : : : : : : : : : : :3.19 コントロールラインのモジュール構成 [30℄ : : : : : : : : : : : : : : : : : : : : : : :3.20 ASD の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.21 ASD ASIC のダイアグラム [6℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.22 PS Board [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.23 PS Board のダイアグラム [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.24 PP ASIC のブロックダイアグラム [30℄ : : : : : : : : : : : : : : : : : : : : : : : : :3.25 SLB ASIC のブロックダイアグラム [30℄ : : : : : : : : : : : : : : : : : : : : : : : :3.26 デクラスタリングの概念図 [13℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.27 JRC 内部の構造 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.28 DCS board の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.29 SPP の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.30 PS Pa k の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.31 HPT の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.32 SL の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.33 SL のブロックダイアグラム [13℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.34 SSW の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :
7

43
44
45
45
46
46
47
48
48
48
49
50
50
50
51
51
52
52
53
54
55
55
56
57
57
58
58
59
60
60
61
61
62
62
62
62
64
65

3.35 ROD の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.36 SSW のブロックダイアグラム [17℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.37 SSW のゼロサプレスのスキーム [17℄ : : : : : : : : : : : : : : : : : : : : : : : : : :3.38 CCI の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :3.39 HSC の写真 [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.1 TOF [29℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.2 シグナルケーブル [29℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.3 ASD テストパルスの生成と信号受信の概略図 [10℄ : : : : : : : : : : : : : : : : : : :4.4 2:8m と 48:1m のケーブルで観測された信号の減衰 [10℄ : : : : : : : : : : : : : : : :4.5 ASD のタイミング分布 [10℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.6 TGC システムに実装されている遅延回路 [29℄ : : : : : : : : : : : : : : : : : : : : :4.7 HSC クレートと USA15 の位置関係 [31℄ : : : : : : : : : : : : : : : : : : : : : : : :4.8 HSC クレートと USA15 を結ぶファイバーの長さ [31℄ : : : : : : : : : : : : : : : : :4.9 ACR でのシフト時の様子 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.10 2008 年 First Beam でのトリガータイミング [1℄ : : : : : : : : : : : : : : : : : : : :4.11 シングルビームでの TOF [29℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.12 Clo k Phase S an のシュミレーション [10℄ : : : : : : : : : : : : : : : : : : : : : : :4.13 Clo k の配布を表した模式図 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.14 Or ad Capture : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.15 VME Slave モジュールのブロックダイアグラム [22℄ : : : : : : : : : : : : : : : : : :4.16 ISE による Behavioral Simulation : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.17 VME Variable Logi Delay : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.18 VME Variable Logi Delay のフロントパネル : : : : : : : : : : : : : : : : : : : : :4.19 Delay Module の動作原理 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.20 Delay Module の測定風景 1 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.21 Delay Module の測定風景 2 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.22 Delay Module の各 Step 測定の際のセットアップ図 : : : : : : : : : : : : : : : : : :4.23 測定した 4 枚のボードの 1 Channel 目の結果 : : : : : : : : : : : : : : : : : : : : : :4.24 4.23 図の拡大 1 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.25 4.23 図の拡大 2 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.26 4.23 図の拡大 3 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.27 温度特性測定の様子 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.28 NIM Fan-out モジュール : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.29 温度特性測定のセットアップ図 : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.30 測定開始直後 (26:0 ÆC) の波形 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.31 測定終了時 (56:0 Æ C) の波形 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.32 Delay Module の回路の一部 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : :4.33 TTC クレートのコネクション図 : : : : : : : : : : : : : : : : : : : : : : : : : : : : :
8

65
66
66
67
67
69
69
70
70
71
72
72
72
73
74
74
75
76
77
78
79
80
80
80
81
81
82
84
84
84
84
85
85
85
86
86
86
89

4.34 ECL-NIM LEVEL CONVERTER : : : : : : : : : : : : : : : : : : : : : : : : : : : 90
4.35 インストール前の A-side TTC クレート : : : : : : : : : : : : : : : : : : : : : : : : 90
4.36 インストール後の A-side TTC クレート : : : : : : : : : : : : : : : : : : : : : : : : 90
4.37 0ns Delay : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 91
4.38 4ns Delay : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 91
4.39 8ns Delay : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 91
4.40 12ns Delay : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 91
4.41 Oine Software のコンポーネント : : : : : : : : : : : : : : : : : : : : : : : : : : : 92
4.42 ステートマシンのダイアグラム : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 93
4.43 TGCDelayModule の Segments&Resour es : : : : : : : : : : : : : : : : : : : : : : : 94
4.44 TGC Onlins Software の Barrier 機能 : : : : : : : : : : : : : : : : : : : : : : : : : : 95
4.45 Delay Module ソフトウェアの TDAQ パネル : : : : : : : : : : : : : : : : : : : : : : 95
4.46 IS Monitor : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 96
4.47 ATLAS 検出器のトリガーと DAQ のブロックダイアグラム [9℄ : : : : : : : : : : : : 97
4.48 TGC のトリガーの階層構造 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 99
4.49 TrigMuonCoinHiera hy の Class の階層図 [21℄ : : : : : : : : : : : : : : : : : : : : : 101
4.50 Tg CoinHierar hyFindTool のアルゴリズム : : : : : : : : : : : : : : : : : : : : : : 102
4.51 SLB が出力する 200bit のデータ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 103
4.52 SLB が出力する 200bit のデータ中の Hit 情報 : : : : : : : : : : : : : : : : : : : : : 103
4.53 Triplet Wire SLB の bitpos : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 104
4.54 Triplet Wire の SLB Channel : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 104
4.55 Wire の場合の TGC3 から TGC1 へのプロジェクション : : : : : : : : : : : : : : : : 105
4.56 Triplet Strip SLB の bitpos : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 105
4.57 Triplet Strip の SLB Channel : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 105
4.58 TrigMuonCoinHierar hy-00-00-10-07 の結果 : : : : : : : : : : : : : : : : : : : : : : 106
4.59 TrigMuonCoinHierar hy-00-00-19 の結果 : : : : : : : : : : : : : : : : : : : : : : : : 106
4.60 Trigger Se tor 別にみた対応関係の結果 (TrigMuonCoinHierar hy-00-00-10-07) : : : 107
4.61 Trigger Se tor 別にみた対応関係の結果 (TrigMuonCoinHierar hy-00-00-19) : : : : : 107
4.62 run137898 の対応関係の結果 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 108
4.63 run137898 のトリガーセクター別に見た対応関係の結果 : : : : : : : : : : : : : : : : 108
4.64 モンテカルロで見た対応関係の結果 : : : : : : : : : : : : : : : : : : : : : : : : : : : 109
4.65 モンテカルロデータをトリガーセクター別に見たときの対応関係の結果 : : : : : : : 109
5.1 IR のアップグレードプラン [25℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 113
5.2 Peak Luminosity [25℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 114
5.3 Integrate Luminosity [25℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 114
5.4 IP における (a)head-on 衝突と (b) rab rossing を持った衝突 [16℄ : : : : : : : : : : 115
5.5 様々なバックグラウンド環境下でみた MDT の分解能 : : : : : : : : : : : : : : : : : 116
5.6 (a) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 1169

5.7 (b) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 116
5.8 10 m s で期待されている in lusive Level-1 rate : : : : : : : : : : : : : : : : : 117
5.9 現在の TGC リードアウトシステム : : : : : : : : : : : : : : : : : : : : : : : : : : : 117
5.10 Triplet PSB と SSW のコネクション図 : : : : : : : : : : : : : : : : : : : : : : : : : 118
5.11 新しい TGC 読み出し系の案 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 119
5.12 新 ROD のデザイン : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 120
5.13 FPGA 内部のブロックダイアグラム : : : : : : : : : : : : : : : : : : : : : : : : : : : 120
5.14 Spartan 3E Starter Kit : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 121
5.15 Base System Builder(BSB) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 122
5.16 Board Sele tion : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 122
5.17 Peripheral Con guration : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 122
5.18 Address Generation : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 122
5.19 Mi roBlaze のブロックダイアグラム : : : : : : : : : : : : : : : : : : : : : : : : : : 123
5.20 開発風景 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 123
5.21 TeraTerm : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 123
5.22 tutorial. の出力 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 124
5.23 led trl. の出力 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 126
5.24 (a) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 126
5.25 (b) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 126
5.26 簡単な四則演算の計測結果 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 127
5.27 forloops. の出力結果 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 128
5.28 一般的な CPU(Pentium D) での実行結果 : : : : : : : : : : : : : : : : : : : : : : : : 129
5.29 for loop の回数を変えて実行した結果 : : : : : : : : : : : : : : : : : : : : : : : : : : 130
5.30 PT5 のブロックダイアグラム : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 133
5.31 MemoryTest. の実行結果 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 133
5.32 DPM アクセスの実行結果 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 133
5.33 DDR SDRAM へのアクセス時間の計測 : : : : : : : : : : : : : : : : : : : : : : : : : 134
5.34 Synthesis Summary : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 134
5.35 Devi e Utilization Summary : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 135
A.1 Delay Module の回路図 (1) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 138
A.2 Delay Module の回路図 (2) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 139
A.3 Delay Module の回路図 (3) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 140
A.4 Delay Module の回路図 (4) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 141
A.5 Delay Module の回路図 (5) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 142
A.6 Delay Module の回路図 (6) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 143
A.7 Delay Module の回路図 (7) : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 144
B.1 Doublet PSB と SSW の接続 (1) [14℄ : : : : : : : : : : : : : : : : : : : : : : : : : : 145
B.2 Doublet PSB と SSW の接続 (2) [14℄ : : : : : : : : : : : : : : : : : : : : : : : : : : 146
34

2

1

10

B.3 Triplet PSB と SSW の接続 (1) [14℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : 147
B.4 Triplet PSB と SSW の接続 (2) [14℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : 148
C.1 SLB のデータフォーマット [30℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 149
D.1 Triplet Wire の bitpos : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 150
D.2 Triplet Strip の bitpos : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 151
E.1 CCI と HSC : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 152
E.2 CCI と HSC を用いた ATLAS 前後方ミューオントリガーのコントロールシステム : 153
E.3 HSC のブロックダイアグラム : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 154
E.4 CCI のブロックダイアグラム : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 155
E.5 PCI 評価ボード : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 157
E.6 WinDriver のスクリーンショット : : : : : : : : : : : : : : : : : : : : : : : : : : : : 157
E.7 PCI-CCI の写真 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 158
E.8 RTC の写真 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 158

11

表目次
1.1 LHC parameters : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 16
2.1 Main MDT hamber parameters [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : 37
2.2 Main CSC hamber parameters [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : 39
2.3 RPC parameters [9℄ : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 40
4.1 各モジュールに実装されている遅延回路のステップと用途 : : : : : : : : : : : : : : 71
4.2 2008 年 First Beam 時のトリガー条件 : : : : : : : : : : : : : : : : : : : : : : : : : 73
4.3 Delay Step の測定結果 : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : : 83
4.4 MC100EP16DG と MC100LVEL58DG の Propagation Delay : : : : : : : : : : : : : 87
4.5 Run124887 の時点でのトリガー条件 : : : : : : : : : : : : : : : : : : : : : : : : : : 106
5.1 Main parameters of the proposed s hema for the IRs : : : : : : : : : : : : : : : : : 114
5.2 Mi roBlaze と Pentium D での実行結果 : : : : : : : : : : : : : : : : : : : : : : : : : 129
5.3 for loop の回数と処理にかかったクロック数の関係 : : : : : : : : : : : : : : : : : : 130
5.4 Spartan-6 FPGA Feature Summary (抜粋) [24℄ : : : : : : : : : : : : : : : : : : : : 13512

第 1 章 序論
1960-1970

素粒子の研究は年代に飛躍的に躍進し、強い相互作用、電磁相互作用、弱い相互作用を正確に記述する標準模型が急速に発展した。主にそれは加速器実験によって理論が実証される形
年に始動した、欧で牽引されてきた。
0
州原子核研究機構 におけるでは粒子の精密測定や素年に始動した加
粒子の世代数の決定がなされ、アメリカ合衆国のフェルミ研究所でクォークの発見がなされた。しかし、素粒子の標準模型において唯一見つかっていな
速器ではいのが、素粒子の質量起源を説明する粒子である。
とによってもその存在は確
によって:より軽い領域が、によってと認されておらず、の間のある領域がされたのみである
図参照 。

)

1989

Top

LEP
ex lude図

CERN(Conseil European pour la Re her he Nu leaire
LEP(Large Ele tron-Positoron Collider) Z
1983
TevatronHiggs
114 4GeV(1.1)

LEP Tevatron
Tevatron

160GeV 170GeV

1.1: Tevatron によって棄却された Higgs の質量領域 [7℄

1980
Higgs
TeV
SSC(Super ondu ting Super Collider)
LHC(Large Hadron Collider)
SSC
LHC
2009
LHC
ATLAS
TGC

年代には
粒子の発見を目指してエネルギーの超大型加速器の計画が立ち上がっ計画と計画である。しかた。
計画は建設半ばで米国の財政難により中止が余儀なくされた。一方
計画は世界的なプ
し、ロジェクトととして、各国の協力のもとに完成し、年に安定稼働に入った。
計画の中の実験に参加し、日本グループの一員として研究に携わった。本
私は

13

TGC

LHC のアップグレードに向けた TGC 読み出し回路の研究開
LHC の概要と 4 つの実験、ATLAS で期待されている物理につ

論文ではのコミッショニングと発について述べる。まずこの章ではいてまとめる。

1.1

LHC

LHC はジュネーブ郊外のスイスとフランスの国境に位置する CERN に建設された大型ハドロン衝
突型加速器である。LHC は 2000 年まで稼働していた LEP のトンネルを利用していて、周長 26.7km
ほどの大きさがある。 LHC の建設にあたり、LEP トンネル内のマグネットは超伝導磁石に置き換えられた。1.2 図は上空から LHC を俯瞰した写真である。写真中央よりやや左上あたりにレマン湖が見え、またそのさらに奥にはアルプス山脈が見える。写真の中で赤色の円で示されているのが、LHCのリングであり、スイスとフランスの国境を跨いでいる。

図

1.2: LHC の俯瞰図 [11℄LHC 内では、デザイン上の値で、10 個の陽子が 40MHz の頻度で衝突し、それは重心系のエネル
ギーにして 14TeV に至る。また、デザインルミノシティは 10 m s である。重イオン (なかでも鉛イオン) の衝突も計画されていて、5:5TeV のエネルギーを持つ原子核がルミノシティ10
m s
11

34

2

1

27

2

1

で衝突する。
図はに入射されるまでの加速器の構成を表している。
から入射された陽子はにまで加速された後に、によってまで加速され、リングに入射する。
てリングには超伝導双極磁石が敷き詰められている。ニオブチタン線を超流動ヘリウムの温度である: まで冷却して : の磁場を作り出している。 図が超伝導双極磁石が位置するのトン図がその断面図である。一つの鉄ヨークの中に セットの超伝導コイルとビームネルの様子で、パイプが入っており、逆方向に回るビームも同時に取り扱うことができる。表にの主要なパラメータを載せる。

1.3 LHC
26GeV

1 9K

SPS

1.5

450GeV

8 3T

1.4

14

Lina
2

PS
LHC

LHC

LHC

1.1 LHC図

図1.3: 加速器の構成 [16℄1.4: LHC トンネル中の超伝導双極電磁石 [11℄1.2

図1.5: 超伝導双極電磁石の断面図 [11℄４つの実験

1.6 図は LHC リングと地下の実験ホールを描いたイメージ図である。図にあるように LHC では、
4 つの実験ホール内に ATLAS、CMS、ALICE、LHCb の 4 台の検出器が建設されている。その他にも CMS の衝突点の近傍に建設された検出器で行う TOTEM(TOTal Elasti and di ra tive rossse tion Measurement) 実験と ATLAS の検出器の前方約 140m に設置される小型の検出器を用いて行わる LHCf(Large Hadron Collider forward) 実験がある。以下では主要な 4 つの実験について簡単に解説する。

15

1.1: LHC parameters
Parameter
Design value
Luminosity
10 m sNumber of bun hes
2808
24:95ns
Bun h spa ing
Number of protons per bun h 1:15  10
Beam Current
0:58A
3:75 m
Transverse emittan e
2:5eVsLongitudinal emittan e
285 rad
Crossing Angle
表

34

2

1

11

図

1.6: LHC と 4 つの衝突点 [11℄1.2.1 ATLAS 実験

ATLAS 実験には日本の研究者が集中して参加している。 ATLAS は A Toroidal LHC ApparatuSの略である。名前にある通り、巨大な超伝導トロイダルマグネットがこの検出器を特徴付けている。
検出器は円筒形の形で直径が、直径、重量はトンに達する。
検出器はの探索を主目的とする汎用検出器である。次章で検出器については詳しく説明する。
図
検出器のある実験ホールの写真、図が検出器の全体像である。
が

44m

ATLAS

25m

7,000
ATLAS
1.8 ATLAS

16

ATLAS

Higgs
1.7

図

1.7: ATLAS Cavern [11℄図

図1.8: ATLAS 検出器 [11℄1.9: CMS 検出器 [8℄1.2.2 CMS 実験

CMS(Compa t Muon Solenoid) も ATLAS 実験と同様 Higgs 粒子の探索を主目的とする汎用検出器である。世界最大のソレノイド型超伝導マグネットが作る 4T の磁場を用いて荷電粒子の運動量を測る一方、外側の鉄ヨークのリターン磁場を使って再度ミューオンの運動量が測定される。検出器は、長さ、直径の円筒形で、重量はトンとよりも重い。電磁カロリメーターに本のまでの耐放射線があり、かつ高は
4 の結晶が使われている。この結晶は

21m
75848

15m
PbWO

12,500

ATLAS
10MRad17図

図1.10: CMS Cavern [3℄p = 3% [GeV℄
1.9 CMS

1.11: CMS 検出器の断面図 [12℄

Higgs
1.11

H!

いエネルギー精度 E=E= Eをもつため、
粒子の崩壊の一つであるの図は検出器の全体像で、図は検出器の断面図を描いたものである。
探索に有利である。
図は検出器の置かれている実験ホールの様子である。

1.10

CMS

1.2.3 ALICE 実験

図1.12: ALICE Cavern [3℄図1.13: ALICE 検出器 [8℄ALICE(A Large Ion Collider Experiment) 実験は、クォーク・グルーオンプラズマ (QGP) などの超高エネルギー重イオン衝突現象の研究を行う。LHC 加速器では鉛イオン ( Pb ) を核子あたり 2:76TeV まで加速することができ、全重心エネルギーは 1:15PeV に達する。これは米国のブルッ
クヘブン国立研究所の RHIC コライダーの 28 倍のエネルギーに相当する。検出器の大きさは長さ26m、直径が 16m、重量 10,000 トンである。1.13 図が ALICE 検出器の全体像で、1.12 図が ALICE
208

検出器が置かれる実験ホールの写真である。

18

82+

図

1.14: LHCb Cavern [3℄図1.15: LHCb 検出器 [3℄1.2.4 LHCb 実験

LHCb(Large Hadron Collider beauty) 実験は b クォークを含む B ハドロン粒子の CP 非保存などの稀崩壊現象を高統計で観測し、間接的に標準モデルを越える新しい物理の影響を検証する実験で
、高さ
、幅
、重量
トンである。従来の衝突点より、 :ある。検出器は長さ離れた位置に衝突点が位置している。また、検出器は前方方向に特化し、可動式のトラッカーを有している。
図が検出器の全体像で、図がが置かれている実験ホールの様子で
ある。

21m

1.15

10m

13m

LHCb

5,600

1.14

11 25mLHCb

ATLAS で期待されている物理

1.3

LHC Higgs

ATLAS 実験においても Higgs(Supersymmetry=SUSY) 粒子の探索やミニブラック

先に述べたように
は粒子の探索を主な目的としている。
粒子の探索を行う。またそれに加え、超対称性
ホールの生成など標準理論を超えた物理の研究も期待されている。

1.3.1

ハドロンコライダーでの素過程

図1.16: ハドロンコライダーでの素過程 [27℄陽子を構成するパートンが反応に寄与する。他のパートンはほとんどがビームパイプ方向に逃げる。
この図は 1.3.2 図の Higgs 粒子生成過程を模式的に描いたものである。

19

LHC は陽子と陽子を重心エネルギー 14TeV で衝突させるハドロンコライダーである。ハドロンコ
ライダーでは、1.16 図のように"パートン"と呼ばれる陽子を構成しているクォークやグルーオン、反クォークが反応を行う。それぞれのパートンが担っている運動量の割合を x1 、x2 とすると、実際の衝突エネルギーは x1 x2であり、事象ごとに異なる。さらに、この系は x1 x2でビーム軸方向に運動しているため、ビーム軸方向の保存則は使えない。x1 x2 のときは生成されx2 または x2 x1 のようなアンバランスな事象では、た粒子が中心に集まった事象となるが、 x1
前後方にブーストしている。ハドロンコライダーの生成断面積は、素過程の断面積に各パートンの確立分布関数をかけて積分したものとなる。
図が陽子中の各パートンの確率分布関数のグラフである。

p 14TeV







(PDF)

(

)  7TeV

1.17

図1.17: Q = 20GeV でのパートンの確率分布関数
2

1TeV

p

p(0 1) = (0 01)

例えば、質量程度の粒子を作ろうとすると、 x1 x2 > O : のような大きな運動量を担う程度の粒子では x1 x2 O :程度になるようなパートンの寄与が主となるのに比べ、図を見ると、x > O : では電荷を担う価クォーク クォー
パートンからの寄与が主となる。
クや クォーク が主要な寄与になる。x < O : では、グルーオンの存在確率が =x で急激に大で質量の重い粒子を作ろうと思うと、大きな x1 x2
きくなり、O : でもまだ寄与は大きい。
が必要になり、必然的に x1 、x2 はバランスする。そのため重い粒子を含む事象は中央 バレル部 で

d

)
(0 1)

1.17

100GeV

(0 1)
LHC
20

(0 1)

(u

1

(

p

)

観測され、比較的に軽い粒子では前後方まで広がる。

1.3.2 Higgs 粒子の探索

LHC での Higgs 粒子の主な生成過程は 4 つある。1.18 図がその 4 つのファインマンダイアグラム
である。
q

g

q



t

W ;Z

H

g



H



W ;Z

(i) gluon fusion

q



q

(ii) ve tor boson fusion
t; b

H

g

q





W ;Z

H



q



W ;Z



g

(iii) W/Z asso iate produ tiont; b(iv) top asso iate produ tion

図1.18: Higgs 粒子の主な生成過程

断面積が大きい順に以下に解説する。

(i) gg!H (gluon fusion)

t

Higgs

LHC で
(10)pb とグルーオン同士が反応し、 クォークのループを介してを生成する過程である。
はグルーオンの寄与が大きいため、ループを介した過程にもかかわらず、断面積が O大きい。

(ii) qq!qqH (VBF:ve tor boson fusion)

Higgs

LHC
(1)pb
2

クォークから放出された W  や Z 0 ボソンからが生成される。
では大きな運動量を担うクォーク同士の反応も起こりやすいので、この過程の断面積も O
と大きい。

0
また、この過程では W Z 粒子を放出して反跳したクォークに由来する 本のジェットが観測されるという特徴がある。

/

21

(iii) qq !(W/Z) H (W/Z asso iate produ tion)

Tevatron や LEP などの粒子  反粒子コライダーでは有望な生成過程であったが、粒子  粒
子コライダーである LHC ではあまり魅力的ではない。 しかし、一緒に生成される W  /Z
0

粒子がレプトンに崩壊した場合には、レプトンをトリガーとして用いることでイベントの選別が可能になる。

(iv) gg! ttH (top asso iate produ tion)

t

Higgs

(10)fb対生成された クォークからが放出される過程であり、断面積は Oと小さいが、
つの クォークを含む特徴的な事象が観測される。 クォークの湯川結合の直接測定が可能である。同様に クォークを随伴する過程もあるが、バックグラウンドとの識別が難しい。

2

t

t

b

1.19 図に主要な生成過程の生成断面積と Higgs の質量の関係図を載せる。
1.3.3 Higgs 粒子の崩壊過程

1.20 図に示すように、Higgs 粒子の質量によって分岐比と崩壊過程が変わってくる。Higgs 粒子は質量の重い粒子に強く結合するので、第三世代のフェルミ粒子や質量のあるゲージ粒子への結合が
大きい。
の質量が
より軽い場合は、 クォーク対 b b 、タウレプトン対  +  が主要な崩への崩壊も重要である。質量がより壊モードである。また、分岐比は小さいが二光子+00重くなると、主要な崩壊モードは W W や Z Z となる。
H b b への崩壊は低質量の場合の主力チャンネルである。しかし、この崩壊によって現れる クォーク由来のジェット対はバッググラウンドの膨大な ジェットイベントと区別がつかやのような生成過程に対してのみ研究がなされていた。生成過程に伴う 、 、 がなく、のレプトンをトリガーとして利用可能
崩壊してできる高 pT 横方向運動量、だが、生成断面積の小ささが崩壊分岐比の大きさと打ち消しあい、イベントレートはそれほど高くないことも相まって、現在ではこの崩壊モードに対する研究はにおいては断念されている。
H  はの生成過程との組み合わせで、有望視されているチャンネルである。  の崩壊でニュートリノを放出するため、ETmiss 消失横運動量 の精密な測定が必要とされる。このため電磁カロリメータ、ハドロンカロリメータともに高い性能が要求される。この崩壊過程のときの主要な
バッググラウンドは Z
 のドレル ヤン過程であるが、この質量ピークは の質量の位置に集中するので、分離可能である。
Hは、の電磁カロリメータの分解能が :、の液体アルゴン電磁カロリと高分解能なので、連続的に分布するバックグラウンドから信号のシャープなピー
メータで :
解析では比較的バックグラウンドが大きクが分離可能である。二つの 線のみを要求する
解析をすることで発見能力が向上
いが、 本または 本の高い pT を持つジェット要求するする。
解析により、生成過程の中のの割合が減り、の割合が増える。さらに高い pT を持ったジェットを要求することで、バッググラウンドを効率よく1の統計で発見能力が  となる。HとH
 が抑えることが可能である。以上から発見の最初のチャンネルとして期待されている。

Higgs
b

140GeV

(
Higgs
QCD

! 

(iii) (iv)

!

(

(

)

2

)
140GeV

W Z t

ATLAS

(ii) VBF

(

)

Z



CMS
1 3GeV(91GeV)

0 9GeV ATLAS

in lusive
ex lusive(i)gluon fusion

1
2
Ex lusive

Higgs

) (

( )

( )

transverse momentum)

!

!

b

10fb

5

22

(ii)ve tor boson fusion!

!

Higgs の質量が 140GeV より重い場合にはベクターボソン対への崩壊が主となる。Z に崩壊する
0!

!

Z 0 Z 0 l+ l l+ l と終状態に四つのレプトンが観測される。四つのレプトンの不変質
場合は Hの質量の位置に綺麗なピークが観測される。
の質量がより重量を計算すると、い場合にはの崩壊幅が直接観測できる。
+
H W W に崩壊し、W  がレプトンに崩壊した場合は、二つの  が勝手な方向に出ているため、質量の再構成ができない。そこで二つのレプトンの横運動量と二つのニュートリノに由来する
ETmiss から横方向質量を計算する。

!

図

Higgs

Higgs

Higgs

1.19: 標準模型における Higgs 質量と生成断面積の関係 [20℄図200GeV

1.20: 標準模型における Higgs 質量と崩壊分岐比の関係 [20℄1.3.4 ATLAS 実験における Higgs 粒子の発見能力

1.21、1.22 図はそれぞれ 10fb 、30fb の積分ルミノシティ時の ATLAS における Higgs の発見能力を示している。10fb は LHC が実験初期の 10 m s のルミノシティで一年稼働して蓄積することができるデータ量に相当し、30fb はその 3 年分に相当する。図の縦軸はシグナルのイベント
p
1

1

1

33

2

1

1

数を S 、バックグラウンドのイベント数を B として、S= B をとったものである。点線で示されたラインはこの値が のラインを表し、点線を越えたものは発見したと断言することができる。
図よ1()で発見可能なのは、の質量が低い領域では H
 で、H ZZ 、H W W ()りなどとなっている。

5

30fb

1.4

Higgs

!

!

1.22

!

超対称性粒子の探索

自然界の基本粒子は統計性の違いにより、ボーズ粒子とフェルミ粒子に大別されている。超対称性は、ボーズ粒子とフェルミ粒子とを交換する最も基本的な対称性である。超対称性が存在すると、
でスピンが = 違う超対称性パートナーが観測されるはずであるが、未だ観測されていない。
程度の質量を持った超対称性粒子が存在すると、力のゲージ結合定数の精密測定の結果から

12

LEP

1TeV

23

図

1.21: 積分ルミノシティ10fb におけるATLAS の Higgs 発見能力 [20℄1図図1.22: 積分ルミノシティ30fb におけるATLAS の Higgs 発見能力 [20℄11.23: 3 つの力の強さのスケール依存性 [28℄
(1.23

)

R

の大統一があることが示唆されている図参照 。また、 パリティが保存しているとき、一番軽い超対称性粒子が安定で、暗黒物質のよい候補となる。
では、強い相互作用を通して、スカラークォーク クォークの超対称性パートナー とグル
イーノ グルーオンのパートナー がまず生成される。 パリティが保存すると、超対称性粒子は対で生成され、カスケード的に次々と崩壊していく。最終的には一番軽いスーパー粒子
二つが検出器と反応せずに通り抜ける。超対称性事象の特徴として、

LHC

(

)

R

Super-Parti le)
1. 終状態で逃げる二つの LSP による大きな ETmiss
24

(

)

(LSP:Lightest

2. カスケード崩壊の上流で放出される高い pT を持った複数のジェット
3. 下流で時折放出されるレプトンやハドロンに崩壊した  を含むなどが挙げられる。超対称性粒子の探索には何よりも ETmiss の理解が重要だが、レプトンを要求することで大部分のバックグラウンドを抑えることができる。
図に超対称性粒子の発見能力を示す図を載せる。縦軸、横軸は超対称性のモデルの中の一つ
モデルのパラメータである。対応するグルイーノとスであるミニマム重力伝搬
1
カラークォークの質量を等高線で加えてある。これらの質量が以下の場合、
で 発見が可能である。

1.24

SUSY

図

1.5

(mSUGRA)

2TeV

10fb

5

1.24: 超対称性粒子の発見能力 [28℄ATLAS 実験におけるミューオントリガーの重要性

1.25 図は LHC での主要な物理過程の生成断面積の図である。LHC では、陽子  陽子の非弾性散乱の断面積は 80mb あり、デザインルミノシティで 1 秒間に 10 個の非弾性散乱イベントを生じる。また、t クォークの生成断面積も 840pb と大きく、W や Z などを生成する過程も 10  100nb 程度ある。一方、Higgs 粒子や超対称性粒子の生成断面積は 10pb から 10fb である。つまり、多くのバックグラウンドの中から効率よく興味のあるイベントを選別する必要がある。Higgs のある種の崩壊過程
9や超対称性粒子の崩壊過程ではレプトン、とりわけミューオンが重要な役割を果たす。高 pT ミュー
オンを要求することで、効果的にバックグラウンドを落とすことが可能である。

25

図1.25: LHC での主要物理過程の生成断面積 [27℄右 側 の レ ー ト の 値 は デ ザ イ ン ル ミ ノ シ ティ
(103 4 m 2 s 1 ) 時のものである。

ATLAS 検出器では Muon Spe trometer がミューオントリガーを担当する。前後方部を担当するのが TGC(Thin Gap Chamber) である。次章では ATLAS の各サブシステムについて詳細に解説する。

26

第 2 章 ATLAS 検出器について
2.1

ATLAS 検出器の構成

ATLAS 検出器は LHC での陽子  陽子衝突と核子  核子衝突のために建造された汎用検出器である。ATLAS 検出器の構築にあたっては標準理論 Higgs の探索を基準として、各サブシステムの性能が決められてきた。 ATLAS 検出器は内部から、衝突によって生成された粒子の軌跡を再構成し、磁場中での曲がり具合から粒子の pT や電荷を測定するとともに衝突点の測定も行う (Tra king を行う)
内部飛跡検出器 (Inner Dete tor, ID)、電磁シャワー、ハドロンシャワーからエネルギーやジェットの角度の測定を行うカロリメータ (Calorimetry)、ミューオントリガーとミューオンの pT 測定を行うミューオンスペクトロメーター (Muon Spe trometer) がある。また、2 種類のマグネットがあり、ID での運動量測定に用いる超伝導ソレノイドマグネットと Muon Spe trometer での pT 測定を行うための超伝導トロイドマグネットがある。
以下で各サブシステムについて解説する。

図

2.1 図が ATLAS 検出器の全体像である。

2.1: ATLAS 検出器の全体像 [11℄
27

2.2

Tra king

Tra king を担当するのが内部飛跡検出器 (ID) である。2.2 図が ID の全体像である。ID は Pix el型半導体検出器 (Pix el)、シリコンストリップ検出器 (Semi-Condu tor Tra ker, SCT)、遷移輻射飛跡検出器 (Transition Radiation Tra ker, TRT) から構成される。 < 2:5 の領域をカバーし、ソレ
ノイド磁石によって作り出される 2T の磁場を用いて粒子の運動量測定が行われる。

図2.2: Inner Dete tor [9℄2.2.1 Pix el

Pix el 検出器は R  10 m の衝突点から最も近い領域に設定される検出器である。2.3 図が Pix el
検出器の全体像を描いたものである。全ての Pix el センサは同一で 50 m  400 m を 1 ピクセルとし、47268 ピクセル集めたものを一つのモジュールと呼ぶ (2.4 図)。1 ピクセル毎に読み出しが可能
で、高イベントレートに対応するために 2 次元読み出しが可能である。バレル部が 3 層、前後方部が3 層ずつとなっていて、読み出しチャンネル数は 8040 万チャンネルに及ぶ。R  方向で 10 m、z
方向で 115 m という高い位置分解能があり、衝突点の測定に主に使用される。

図

図2.3: Overview of Pix el Dete tor [9℄282.4: Pix el Module [9℄2.2.2 SCT(Semi-Condu tor Tra ker)

SCT は Pix el 検出器と同様に多数のシリコン検出器の集合体からなる。2.5 図は SCT 検出器の前後方部側からみた写真で、 2.6 図は SCT 検出器のバレル部の写真である。 1 つの SCT モジュールは
6  7 m 角の長方形シリコンウェハー 2 枚からなり、それぞれのウェハーには一定間隔の読み出し
用アルミニウムストリップが敷き詰められている。2.7、2.8 図はバレル用、前後方部用それぞれのモ
ジュールの写真であるが、外形や読み出しピッチの間隔が若干異なっている。バレル部ではモジュールが組み合わって 層の円筒状となっており、前後方部ではモジュールを円盤状に並べたものが片サの位置分解能は R  方向で  、 方向で である。
イド 層ある。

4
SCT

9

図

17 m z2.5: The Cross Se tion of SCT [9℄図図2.7: Barrel Module [9℄580 m

2.6: The Pi ture of Barrel SCT [9℄図2.8: End ap Module [9℄2.2.3 TRT(Transition Radiation Tra ker)

TRT は遷移輻射の原理を用いた検出器である。遷移輻射とは荷電粒子が誘電率の異なる 2 つの物

質を通るときに境界面において電磁的な放射をする現象である。放射されるエネルギーは荷電粒子のに比例するので、荷電粒子のエネルギーが高いほど顕著である。放射されるフォトン
線 は大程度である。
図はの前後方部の写真で、図はのバレル部の写真である。
体数はストロー状のチューブを重ね、その隙間はポリプロピレンファイバーで埋めた構成になっ図はストローチューブの層をている。ポリプロピレンファイバーによって遷移輻射が起きる。

keV
TRT

2.9

TRT

2.10

TRT

2.11

29

(X )

図

2.9: The Pi ture of End ap TRT [3℄図2.10: The Pi ture of Barrel TRT [3℄作り、組み立てを行っているときの写真である。
より外の領域のトラッカーにを用いることで、シリコン検出器を使う場合に比べ、コは R  方向のみの情報を提供し、位置分解能は一本のストローにつきストの削減ができる。
 である。
に比べ、モジュール単体での位置分解能は低いが、はより広い領域をカ
個のヒットが得られることから運動量測定においては威力を発バーし、 トラックにつき、平均
揮する。

SCT

130 m

1

SCT

TRT

TRT

TRT

36

図

2.11: The Straw Stru ture of TRT [9℄
30

2.3

Calorimetry

ATLAS 検出器のカロリメータは LAr(液体アルゴンを用いた) 電磁カロリメータとハドロンカロリ
メータに大別される。電磁カロリメータでは主に電子や の精密測定が行われる。またカロリメー
タの残りの部分はジェットのリコンストラクションと ETmiss 測定が物理的な要請に適うように作られている。カロリメータ全体で  < : の広範な領域をカバーしている。
図がのカロリ
メータシステムの全体像である。

j j 49

図

2.12

ATLAS

2.12: ATLAS alorimeter system [9℄2.3.1 LAr ele tromagneti

alorimeter

ATLAS の電磁カロリメータは LAr を使用したものである。鉛の吸収体 (absorber) と LAr を組み合わせたサンプリングカロリメータである。アコーディオン構造しているのが特徴で、 方向の不感領域を無くしている。  < : を担当するバレル部と、 : <  < : を担当する前後方部に分かれている。読み出しチャンネル数はバレル部で約万チャンネル、前後方部で 万チャンネルである。
図参照 。図中のでは、 方向の超精密測電磁カロリメータは 層構造になっているによる の同定を行う。
では、主にシャワーの測定を行う。
はハ定を行い、0
ドロンシャワーと電磁シャワーの区別を行う。  < : の領域ではプリサンプラーが設置されている。プリサンプラーにはの層が使われており、ここでエネルギーの一部をサンプルすることで、カロリメータの手前で起きた粒子のエネルギー損失の補正を行う。

j j 15

!

3

LAr

10
(2.13
Layer2

14 j j 32

j j 1831)

Layer17

Layer3

Cells in Layer 3∆ϕ×∆η = 0.0245×0.05
TriggerTower∆η = 0
.1

2X0

47

0m
m

η=0

16X0
TriggerTow∆ϕ = 0er
.0

982

m

m

4.3X0

15

00

1.7X0
∆ϕ=0.0245x36.8m 4mx
=147.3 4mm

ϕSquare cells in
Layer 2∆ϕ = 0.0245∆η = 0.025
m/8 =4∆η = 0 .69 mm.0031
Strip cells in Layer 1

37.5m

η

図

2.13: The Sket h of a barrrel module [9℄2.14 図は部分的に組み立てられた LAr 電磁カロリメータのバレル部の写真で、2.15 図はその前後方部の写真である。

図2.14: The pi ture of a partly sta kedbarrel LAr module [9℄2.3.2 Hadroni

図2.15: The pi ture of a side viewof end- ap LAr module [9℄alorimeters

j j 1715 j j 32
LAr Hadroni End- ap Calorime-

ハドロンカロリメータは  < : のバレル部と : <  < : のエンドキャップ部で構造が異なる。バレル部はカロリメータが使われ、エンドキャップ部にはが使われている。

ter(HEC)

Tile

32

Tile alorimeter

Tile カロリメータは鉄板を吸収体とし、タイル状のシンチレータを交互に重ね合わせたサンプリ
ングカロリメータである。検出器の厚さは  = 0 で 9:7  である ( は Intera tion length)。シンチ

レータータイルの両端に波長変換ファイバーがつながれていて、二つの光電子増倍管から読み出しを行う。
図はカロリメータの構造を表している。

2.16

Tile

Photomultiplier

Wavelength-shifting fibre
Scintillator

Steel

Sourcetubes

図2.16: S hemati view of Tile alorimeter [9℄LAr hadroni end- ap alorimeter

HEC は電磁カロリメータと同じく LAr を用いたサンプリングカロリメータである。ただし、absoberには銅が使われている。HEC は 32 個の同一な形状のくさび型モジュールを組み合わせて円盤状になっている。2.17 図が HEC モジュールの概略図である。

図2.17: S emati view of a HEC module [9℄
33

2.4

Magnets

ATLAS 検出器には 3 種類のマグネットがインストールされている。 ID での運動量測定のために用いる超伝導ソレノイド磁石とミューオンスペクトロメーターでミューオンの運動量測定に使用すと前後方部超伝導トロイド磁石
でるバレル部超伝導トロイド磁石ある。
図はマグネットの中のコイルのイメージ図であるが、ソレノイド磁石では磁場がビーム軸方向にかかるため、 方向に曲がる。バレル部と前後方部のトロイド磁石では  方向に磁場が発生する。バレル部トロイド磁石は  に対して 回対称で作られており、一つ一つのコイルが独立した真空容器に入っている。前後方部もコイルは 回対称で作られているが、一つの真空容器の中に図はソレノイド磁石の写真、図はバレルトロイドの写真、図はエンド収まっている。
キャップトロイドの写真である。
程度、バレルトロイドでは平均で : 、エソレノイドで発生させることができる磁束密度はR
ンドキャップトロイドでは :d をとなっている。
図は横軸を  に縦軸を積分磁場強度とったものである。 : <  < : の領域はバレルトロイドとエンドキャップトロイドの遷移領域で打ち消しあって磁場が弱くなっている。

(Barrel Toroid)
8

2.20

8

2.21

2.22

2T
2.19
∫B dl (T ⋅ m)

1 0T
14 j j 16

0 5T
B l

8

Transition region

2.18(End- ap Toroid)

Barrel region
6
4

φ=π/8

2

φ=0

End-cap
region0-202.18: ATLAS のマグネットの中のコイルのイ
[9℄

図
メージ

図

[9℄

2.20: Central solenoid magnet

図

図

0.5

1.5

2

2.5

|η|

2.19:  の関数でみた積分磁場強度 [9℄2.21: Barrel toroid [9℄

34

1

図

2.22: End ap Toroid [9℄2.5

Muon Spe tromter

2.23 図が ATLAS 検出器のミューオンシステム (またはミューオンスペクトロメーターと呼ばれる) の全体像である。 ATLAS 検出器の最も外側に配置されている。ミューオンは 2:2 s と寿命が長く、物質の透過力が強いので (カロリメータでエネルギー損失を十分にしないので) ミューオンスペ
クトロメーターにまで到達する。ミューオンスペクトロメーターはトリガーを担当する Thin Gap
Chamber(TGC)、Resitive Plate Chamber(RPC) と、位置検出を行う Monitor Drift Tube(MDT)、
CSC(Cathode Strip Chamber) からなる。

図2.23: ATLAS muon system [9℄2.24 図はミューオンスペクトロメーターを x y 平面で見た図で、2.25 図は yz 平面で見た図である。

2.5.1 MDT(Monitored Drift Tube heambers)

MDT はドリフトチューブの一種で、約 30mm 径のカソードチューブの中に 50 m 径のアノード
ワイヤーを張った構造をしている。2.26 図は MDT チェンバーの図で、2.27 図は MDT チューブの断面図で、2.28 図は MDT チューブを横方向から見た図である。一つの MDT チューブの位置分解能は 80 m で、最大のドリフト時間は 700ns である。MDT の主要なパラメータを表 2.1 に載せる。
2.26 図にあるように 3 ないし 4 のチューブを層状に並べて、仕切りを挟んで反対側にも同じように層状に並べられたものが一つのチェンバーとなる。位置情報の精密測定のためには重力や温度による歪みが大きな障害となる。そこでチェンバー内にはチューブのずれを監視するが設置されている。その他にもチェンバーの位置も監視するも設置されている。

alignment system

35alignment system図
図2.24: Cross-se tion of the barrel
muon system [9℄図2.25: Cross-se tion of the muon systemin y-z plane [9℄2.26: MDT Chamber の構造 [9℄Cathode tubeµRmin

Anode wire

図29.970 mm

図[9℄2.28: Longitudinal ut through a MDT tube

2.27: Cross-se tion of a MDT tube [9℄2.5.2 CSC(Cathode Strip Chambers)

MDT はバレル、エンドキャップ領域全てにインストールされているが、粒子の飛来する頻度が150Hz= m を越える、エンドキャップの一番内側の領域では MDT ではなく、CSC が用いられている。
236

Parameter
Design value
Tube material
Al
Outer tube diameter
29.970 mm
0.4 mmTube wall thi kness
gold-plated W/Re (97/3)
Wire material
50  mWire diameter
Gas mixture
Ar/CO /H O (93/7/ 1000 ppm)
3 bar(absolute)
Gas pressure2  10Gas gain
Wire potential
3080V
 700ns
Maximum drift time
80 m
Average resolution per tube
表 2.1: Main MDT hamber parameters [9℄224

CSC は 1000Hz= m のレートにまで耐えられる。CSC は構造的には MWPC(Multi-Wire Propotional
Chamber) の一種で、ドリフト時間が 40ns と短く、2 トラックに対して高い分解能を持ち、ガス量が少なく、水素を含まないガスを用いるので、中性子線への感度が低い。2.29 図がエンドキャップにおける CSC のレイアウトである。 8 個の大きなチェンバーと 8 個の小さなチェンバーから構成され
2

ている。

図

2.29: Layout of a CSC [9℄372.30 図はチェンバーの構造を描いていて、ワイヤーとストリップは 2.31 図のようになっている。
CSC はワイヤー間のピッチとワイヤーとカソードストリップ間の距離が 2:54mm と等しい。読み出
しを行うストリップの間隔は 5:08mm となっている。
Anode wiresdSW
Cathode strips

図
図

S=d=2.5 mm

2.31: Stru ture of the CSC ell [9℄2.30: Stru ture of the CSC [9℄

CSC はワイヤーでなだれ増幅によって誘導された電荷をカソードストリップから読みだし、複数のストリップからの信号に対して重心法を用いることで 60 m の分解能での位置検出を可能にしている。2.32 図は 3  5 の読み出しストリップに誘導された電荷の分布である。 2.33 図はカソードス
トリップで読み出し行うイメージ図であるが、読み出しストリップの間に挟まったストリップからは読み出しを行っていない。読み出しに使わないストリップは隣の読み出しストリップとコンデンサを介して結合されていて、正規分布のような電荷分布を生じさせるのに役立っている。表にの主要なパラメータを載せる。

2.2 CSC

0.8

Charge fraction

0.6

0.4

0.2

0

図

[9℄

-20

-10

0
x (mm)

10

20

2.32: Charge distribution on the CSC athode図382.33: Readout strips of CSC [9℄2.2: Main CSC hamber parameters [9℄Parameter
Design value
Operating voltage
1900V
Anode wire diameter30 m
6  10Gas gain
Ar=CO (80/20)
Gas mixture
Total ionisation (normal tra k) 90 ion pairs
60 m
Position resolution
表4

2

2.5.3 RPC(Resistive Plate Chambers)

RPC はバレル部のトリガーを担当する他に、 MDT では測定されない  方向の位置を測定する。
2.34 図はバレル上部の RPC の断面図である。

図2.34: Cross-se tion thorough the upper part of the barrel with the RPCs

RPC は平行電極板を使用したガスチェンバーである。RPC にはワイヤーは存在しない。2.35 図
は RPC の構造を表しているが、フェノールメラミンの薄板で作られた電気抵抗のある板が 2mm の間隔をおいて平行に置かれている。電極間には 4:9kV=mm の高電圧がかけられていて荷電粒子が通るとトラックに沿ってなだれ増幅がおき、アノードに達する。シグナルはフェノールメラミンの薄板の外側にある金属ストリップから読みだされる。  方向の位置分解能は程で、検出器は :より小さく、反応時間が短い。表にの主要なパラメータを載せる。
のTime jitter 1 5ns

2.3 RPC5  10mm

2.5.4 TGC(Thin Gap Chambers)

TGC の動作原理とエレクトロニクスについては次章で詳しく説明をするので、ここでは省略する。
39図2.35: Stru ture of the RPC

表2.3: RPC parameters [9℄Parameter
Design value
Ele tri eld in gap
4:9kV=mm2mm
Gas gap
Gas mixture
C H F =Iso C H =SF (94.7/5/0.3)
23 55mm
Readout pit h of  and -strips
 98:5%Dete tion eÆ ien y per layer 97%EÆ ien y in luding spa ers and frames
Intrinsi time jitter 1:5ns
 10nsJitter in luding strip propagation time
 1kHz= m
Lo al rate apability 1%Streamer probability
2

2

4

4

10

6

2

40

2.6

Trigger and DAQ

図2.36: Trigger and DAQ diagram

2.36 図は ATLAS のトリガーと DAQ のダイアグラムである。ATLAS では 1GHz で起こる反応の中から興味のある事象のみをデータとして保存するために、多段階的なトリガーシステムを用いて、、と呼ばれる。
トリガーはいる。トリガーは 種類あり、ハードウェアによるトリガーで、ここでレートはにまで落とされる。
、
はまとめとも呼ばれるが、これらはソフトウェアのトリガーでの時点でて:にまで落とされている。最終的にはのアウトプットの時点でとなり、データはの計算機センターのストレージに保存される。

3

HLT(High Level Trigger)
3 5kHzCERN

Level-1 Level-2 Event Filter(EF)
75kHz
EF

Level-1
Level-2 EF
Level-2200Hz

2.6.1 Level-1 Trigger

2.37

Level-1
TGC RPC

Level-1

図はトリガーのブロックダイアグラムである。
トリガーはカロリメータトリとからなるミューオントリガーから構成されている。カロリメータで 、 、ジェッガーとに送る。一方、、ト等のシグナルが検出されるとその情報をでミューオンが検出されたときは pT 閾値と興味のある領域の情報
、
をまず
に送る。
は
と
の情報を統合し、に送る。
が最終的なトリガーの判定を行う。
の判定を通過した場合は、はと呼ばれるトリガー信号をを用の各検出器のフロントエンドに配布する。
いてe

CTP(Central Trigger Pro essor)
RPC
TGC(ROI Region Of Interest)
MUCTPI(Muon trigger CTP Interfa e)
MUCTPI RPC TGC
CTP
CTP
Level-1
CTP
CTP
L1A(Level-1 A ept)
TTC(Timing Trigger and Control system)
ATLAS
41

図

2.37: L1 Trigger blo k diagram

L1A
L1A
32 s

L1
(Level-1(L1 Laten y) 2 5 s
L1
L1A
ROD(Read Out Driver)
ROS(Read Out System)
ROS

各検出器のフロントエンドにはの判定がなされる間データを保持する
バッファ
バッファ が実装されている。
判定がなされるのにかかる時間
は :  と決まっ
検出器の場合は :  の間データを保持できるバッファを搭載している。
を
ていて、
で検
受け取ったフロントエンドエレクトロニクスは後段にデータを送り、
、正確には
に搭載
出器内でのデータのイベントビルディングを行い、されているにデータを送る。

)
TGC

ROB(Read Out Bu er)

2.6.2 Timing Trigger and Control system

2.38 に ATLAS 実験におけるタイミングに関するシグナルの分配の様子を示した概要図を載せ
ATLAS 実験においてタイミングに関するシグナルの配布を担うのが TTC(Timing Trigger andControl system) である。TTC システムは RD12 によって開発された opti al fan-out の技術を基にしたシステムである。各検出器は L1A を TTC システムから受け取り、その L1A に対応したヒット
情報を読み出す。各測定器の側には Bun h Counter、Event Counter が存在し、連続して入射する
Bun h のうちそれが何番目の Bun h かを識別する BCID と何番目の L1A かを識別する L1ID をヒッ
ト情報に付加して読み出す。 TTC システムはまたこれらの ID が実験全体を通して整合性を保つために、BCR(Bun h Counter Reset) と ECR(Event Counter Reset) という信号も各測定器に分配する。BCR は orbit 信号 と同期して送られ、 Bun h Counter をリセットする。 ECR はある決まった
図
る。

1

2

1
LHC 共通のプロジェクトで EP(Experimetal Physi s)、SL(SPS and LHC) 部門と４つの LHC の実験から出資されたプロジェクトである。初期には RD12 によって TTC システムの研究開発が行われた。[2℄2
一つの bun h が LHC リング内を一周するのにかかる時間 (88:934 s) と同じ周期で送られる信号

42

LHC
RF-system

Clock signal synchronous to LHC beams
Orbit signal once per revolution
ATLAS counting rooms

RF2TTCCounter resets / Clock /Trigger accept & type

CTP

TTCex

TTCvi

LTP

TTCex

TTCvi

LTP

+…

TTCrx

TTCrx

ROD

ROD

TTCrx
TTC
partition

Front-end

TTC
partition

Front-end
ATLAS main cavern

図2.38: TTC システムによるタイミングシグナルの分配の概要 [9℄TTC システムから発行され、Event Counter をリセットする。
LHC ビームに同期したクロックと orbit 信号は RF2TTC モジュールを介したあとに CTP に送られる。RF2TTC では、シグナルを整形したり、シグナルにディレイをかけることができる。CTP は検出器固有の信号、例えば L1A や ECR を付加し、各検出器の LTP(Lo al Trigger Pro essor) に送る。
LTP から先では TTCvi(TTC VME Interfa e) によってシグナルはシリアライズされ、TTCex(TTCEn oder Transmitter) から Opti al ber を通して検出器のフロントエンドにシグナルが分配される。
フロントエンドでは TTCrx(TTC re iver hip) が受信したシグナルをデコードし、エレクトロニク
スで使用できるように電気信号に変換している。TTC システムの実装の仕方と使用の方法は各検出周期で器によって異なる。

2.6.3 Level-2 Trigger

Level-2 トリガーでは Level-1 トリガーから送られてきた ROI の情報と MDT、CSC、ID からのト
ラック情報とカロリメータの高精度情報を合わせてコンピュータで計算しトリガー判定を行う。Level1 からの ROI 情報は ROI Builder を通った後に、L2SV(Level-2 Supervisor) に渡される。L2SV は500 台の PC からなる L2PU(Level-2 Pro essing Unit) にそれぞれのイベントをアサインする。L2PU
はネットワークを介して ROS から必要なイベント情報を受け取り Level-2 判定を行う。Level-2 判定
がなされると DFM(Data Flow Manager) はそれぞれのイベントをイベントビルディングノードのSFI(Sub-Farm Input) に割り当てを行う。イベントビルディングがされたデータは SFI のバッファに保持され、EF による処理を待つ。 Level-2 トリガーの処理は 40ms かかる。
43

2.6.4 EF(Event Filter)

EF ではさらに選別が行われる。SFI からデータを受け取り、約 1800 台の EF ノードによって並列処理が行われる。EF での処理には 4s かかる。EF を通過したイベントは SFO(Sub-Farm Output)に送られ、CERN 計算機センターにあるテープストレージに記録される。SFO にデータが送られる
順番は、処理が終わったものから送られるので、必ずしも時系列と一致していない。

データ解析

2.7

EF

1

1 6MB

200Hz

を通過したデータは イベントあたり :の大きさがあり、これがで読みだされにも及ぶ。さらにデータ解析に必要とされるシュミレーショ
る。これが 年間蓄積されると :ンデータも加えるとデータ量は高エネルギー実験がいままで経験したことのない規模となる。
実験ではこの難問に打ち勝つために「グリッド」が採用されている。グリッドは多数の計算機クラスターを広域ネットワークで結び、あたかも単一の計算機システムとして運用する技術であ
実験では各国が計算機資源を提供しており、それぞれが階層構造の各部に位置づける。
られている。
の計算機センターを頂点のとし、の下にはを担当する計算機の下にの計算機群があるという構造になっている。これを表したのが
図
群があり、
である。

1

3 2PB

LHC

(Grid)

LHC

CERN
Tier1

Tier0

Tier2

図

(Tier)
Tier1

Tier0

2.39

2.39: クラウドモデル [26℄(Re onstru tion)

ESD(Event Summery Data)

実験データは再構成
されるとまずと呼ばれるデーには検出器の情報、例えば飛跡検出器のトラックの情報やカロリメータのクラスター
タになる。
は イベントあたり :以下のサイズに抑えることを目標としている。
情報が詰まっている。
を変換してが生成される。
は物理の情報、各粒子の情報を持っている。
は イベントあたり
以下であるが、物理の解析対象ごとにデータセッ
トが作られている。
には生データが保管され、生データをもとにを生成する。生データとはには世界に箇所程度分散して配置されていて、から送られてきた生デーも送られる。

ESD

ESD

Tier0

ESD 1
0 5MB
AOD(Analysis Obje t Data)
AOD 1
100kB

Tier1

ESD

10

44

AOD

Tier0

ESD Tier1

ESD

ESD

AOD
AOD

AOD
Tier1
AOD ESD
Tier2
Tier2
AOD ESD

タとを保管する。またを変換し生成を行う。生成されたは他のにも送にもフルセットのが保管される。
やの一部はからの要られ、いずれのにも送られる。
は恒久的な記録装置を持ち、で生成されたシュミレー
求に応じて
ションデータも保管する。
はからユーザー解析に必要な、を受け取り、解析を行う。また、シュミレーションデータの生成も行う。
にある地域解析センターはを担当している。
東京大学素粒子国際研究センター
図はにある解析センターの写真で、計算機サーバ、ディスクサーバ、テープサーバから構成
されている。
図はテープストレージの写真である。

Tier1
Tier2

ICEPP

図

Tier1
Tier2 Tier1(ICEPP)

Tier2

2.40

2.41

2.40: ICEPP にある Tier2 Tokyo ite [26℄図452.41: Tokyo Tier2 のテープストレージ [26℄

第 3 章 ATLAS 前後方ミューオントリガーシス
テム
ATLAS の前後方部をカバーするのが TGC チェンバーで、TGC チェンバーとそのエレクトロニ
クスによって担われるのが ATLAS 前後方ミューオントリガーシステムである。 ATLAS のトリガー
システム内では Level-1 トリガーを担当する。また  方向の位置の測定も行い、ミューオントラックの再構成の補助的役割も果たす。ATLAS 前後方ミューオントリガーシステムは単に TGC システム、
TGC とも呼ばれる。
以下では、TGC チェンバーの構造と動作原理に続いて ATLAS 前後方ミューオントリガーシステ
ムを構成する各エレクトロニクスについて説明する。

3.1

Thin Gap Chamber(TGC) の構造と動作原理

3.1.1

基本構造

Thin Gap Chamber(TGC) は MWPC(Multi-Wire Proportional Chamber) の一種であり、ガス検出器に属する。 LEP の OPAL 実験において 12 年間の安定動作の実績があり、そのときに使用されたものを基に改良されたものが ATLAS 実験で使われている。アノードにはタングステンワイヤーが用いられ、カソードにはストリップ状の銅板が使用されている。ワイヤーが R( ) 方向、ストリップが  方向の読み出しに使われる。3.1 図が TGC の断面図で、3.2 図が主要な TGC のパラメータである。

Pick-up strip

Parameter
Design value
Gas gap
2:8  0:10mm
Wire pit h
1:8  0:05mm
Wire diameter
50 mWire potential
2900  100V
Operating plateau 200V
Gas mixture
CO /n-pentane (55/45)
Gas ampli ation 3  10

Graphite layer+HV

50 µm wire

1.8 mm
1.4 mm2

5

1.6 mm G-10

図3.1: TGC の構造 (断面図)[9℄図463.2: TGC の主要な運転パラメータ [9℄50 m

1 80  mm
4  33

アノードワイヤーには金メッキが施された  径のタングステンワイヤーが使用され、 :の間隔で張られている。必要とされる運動量分解能に合うように、ワイヤーは  の関数として本をひとまとめにして読み出しを行っている。
ガラスエポキシ板、プリント基板の素材 の片面に表面抵抗:= 2 のカーボンを塗布し、もう片面に  の厚さの銅板がワイヤーと直角をなすように敷き詰められている。スト
分割されている。
図を見てもわかるように、ワイヤーストリップ間の方がリップは  方向にと呼ばれる 。これによって陽イオンがカソー
ワイヤー間隔より狭くなっている このためにドに達するまでにかかる時間が短くなり、不感時間が減少する。
はで混合されたガスを使用している。
2 と5 12 が2 が電離ガスの役割をが放電を防ぐクエンチガスの役割を担う。

(FR4
30 m
32

TGC COn-pentane
3.1.2

)

(

n CH

3.1

"Thin"

1  0 5M m

)

55:45

CO

動作原理

MWPC ではガスギャップ中を荷電粒子が通過すると、電離作用によって電子と陽イオンが生じる。
このときにできた電子は一次電子と呼ばる。アノードワイヤーとカソードストリップ間には高電圧がかけられているので、一次電子はアノードワイヤーへ、陽イオンはカソードストリップへと移動を始める。電場の強さがある閾値以上あると、一次電子は他のガス分子を電離するだけのエネルギーを得ることができる。十分なエネルギーを得た一次電子はまた電離作用にによって電子、陽イオン
ペアを作り、さらにその電子が加速されまた電子、陽イオンペア作るといったように雪崩的に電子、と呼ばれる。電子雲は陽イオンペアを生成する。これはタウンゼントなだれ
アノードワイヤーに向かってドリフトし、ワイヤーを取り囲む。雪崩の効果によって増幅された信号を読み出すことができる。陽イオンは質量が大きいためしばらくワイヤー表面にとどまるが、その後ワイヤー半径方向に離れていく。ガスギャップと読み出し用のストリップの間にはがあるが、ガスギャップ側の面に高抵抗のカーボンが塗布されているので、読み出し用ストリップにも電荷が誘起され信号として読み出せる。ワイヤーに生じるシグナルの立ち上がり時間は非常に速いが、立下
り時間は増幅器の前に挿入される微分回路の時定数 RC によって決まる。
ではこの電子雪崩に5である。
図はこのタウンゼントなだれのイメージ図である。
よる増幅率は(Townsend avalan he)

FR4

3  10

TGC

3.3

図

3.3: タウンゼントなだれのイメージ [15℄47

3.1.3

チェンバーの構造

TGC のチェンバーの形は 3.4 図のように扇形をしている。ワイヤーは r() 方向の読み出しに使われ、ストリップは  方向の読み出しに使われる。ワイヤーは  に応じて求められる granularity を満たすように 433 本を一つにまとめて読み出すようになっている (wire-ganging と呼ばれる)。スト
リップはチェンバータイプによらず 32 本あり、それぞれが一つのチャンネルとして読み出される。
各ストリップは End- ap 領域では 4mrad、Foraward 領域では 8mrad に対応する幅を持つ。また、
3.5 図にあるようにチェンバーにはワイヤーサポートも備えられている。ワイヤーサポートにはボタン型のものと棒状のものがある。ワイヤーサポートはワイヤーのたるみを防ぐだけでなく、ガスの流路を形成する役割と自体の歪みを防ぐ役割もある。

TGC

TGC

図

3.5: TGC のワイヤーサポート [30℄図3.4: TGC の平面図 [30℄図3.6: TGC のトリプレットチェンバー (左) とダブレットチェンバー (右) [9℄23

チェンバーにはガスギャップが 層のダブレットチェンバーと、 層のトリプレットチェン
図参照 。ダブレットチェンバーはワイヤー 層とストリップ 層それぞれから読みバーがある出しが可能である。トリプレットチェンバーは真ん中の層に読み出し用のストリップはないので、ワ

(3.6

)

2

48

2

図

3

3.7: TGC のワイヤーチャンネルのスタッガリングのイメージ図
2

イヤー 層、ストリップ 層の読み出しとなる。ガスギャップ間にはハニカムが使われ、強度を保つ役割を果たしている。
また、ダブレットチェンバーとトリプレットチェンバーのワイヤーチャンネルは、ダブレットの場
合で = 、トリプレットの場合で = ずらして配置されている図参照 。これは不感領域を減らすことができるのに加え、実行的な位置分解能を 倍、 倍にすることができる。

12

3.2

13

2

3

(3.7

)

TGC の配置ATLAS 実験で用いられている TGC チェンバーの総数は約 3600 枚ある。台形型のチェンバーを敷
き詰め円形にして設置される。3.8 図は R-Z 平面でみた TGC のレイアウトである。エンドキャップト
ロイドの内側に位置する EI、FI をインナーと呼び、M1、M2、M3 と M1 と M2 の間にある MDT を含めたものはビッグウィールと呼ばれる。M1、M2、M3 という呼び方の他に TGC1、TGC2、TGC3という呼び方もあるが、本論文では後者の呼び方を採用する TGC1 はトリプレットチェンバーからなり、TGC2、TGC3 はダブレットチェンバーからなる。合わせてワイヤー 7 層、ストリップ 6 層となる。TGC3 は Pt 測定の起点となることからピボットプレーン (Pivot plane) とも呼ばれる。
ビッグウィールを  方向に 12 分割したものをセクターと呼んでいる。セクターはさらに  方向に、
エンドキャップでは 4 分割され、フォワードでは 2 分割される。それらはエンドキャップでは 0  3と番号付けがされ、フォーワードでは 0 または 2 の番号がつけられる。この""一つがトリガーセクターと呼ばれ、トリガーデータを処理するときの一つの単位となる (3.11 図)。つまり、TGC のエンドキャップでは""は 48 個あり、フォワードでは 24 個あることになる。""はさらにサブセク
ターと呼ばれるものに分割される。エンドキャップではサブセクターは 148 個あり、フォーワードでは 64 個ある。このサブセクターの大きさが TGC での ROI(Region Of Interest) に相当する。

49

M2 M3
S L

12000

=1.05

M1
10000

8000

R (mm)

Pivot plane
Low-pT
I

6000

End-cap
High-pT=1.92
Forward

4000

=2.40
2000

=2.70

S L

6000

8000

10000

12000

14000

16000

z (mm)

図

図

3.2.1

3.8: R-Z 平面でみた TGC のレイアウト [9℄3.9: TGC3 のチェンバー配置 [30℄図3.10: EIFI のチェンバー配置 [30℄チャンネルのオーバーラップ

隣り合うチェンバーの境界のチャンネルをオーバーラップさせることでチェンバー境界で不感領域ができるのを防いでいる。 方向のワイヤーでは、隣り合うチェンバーのオーバーラップ部のチャンネルはをとっている。オーバーラップするチャンネル数は場所によって異なる
図。

OR

R

(3.12 )50∆φ =Sub-sector

1.0

tor
sec
ger

η=

0.1

148 sub-sectors

Trig

1.5

2.0

1m

図

64 sub-sectors
2.5

3.11: トリガーセクターとサブセクター [13℄図3.12: Wire のオーバーラップ [31℄チェンバー境界の脇に数字で示したものが OR がとられているチャンネルの数である。

一方、 方向では、  方向に隣り合うチェンバーは異なるトリガーセクターに属するので、ワイヤー、ストリップ共にはとっていない。しかしではヒットのダブルカウントを防ぐため
図のようにオーバーラップしているチャンネルをマスクしている。
に、とのストリップでコインシデンス
オーバーラップという観点からは少々異なるが、のチェンバーは一つ下のチェンバーとをとったあとにコインシデンスをとるところで、がとられる。
図はそれを示したものである。

OR

3.13

3.14

TGC3

TGC2 TGC3
OR

TGC2

51

図

図

3.3

3.13: TGC3 での Strip のオーバーラップ [13℄3.14: TGC2、TGC3 におけるストリップシグナルの OR とコインシデンス [13℄

TGC における Pt 測定の原理

Level-1 Trigger を担当する TGC システムは 6 段階の pT のラベル付けを行い、トリガーを発行する。よってハードウェアによって pT の測定を行わなければならない。3.15 図は TGC における pT 測定の原理を表した図である。ここでは簡単にその原理について解説する。
上のヒット位置と衝突点を結んだ無限大運動量トラック
まず

TGC3

(In nite pT line) を考える。

52

図3.15: Pt 測定の原理

TGC2 上でのヒットの位置から R 方向、 方向それぞれの ÆR、Æ を測定する。エンドキャップトロイ
ドの磁場は一様でなく、粒子は  方向にも曲がるので、 方向も測定する必要がある。次に、TGC1にもヒットがあった場合、 TGC1 上での ÆR、Æ を測定する。実際には TGC2 上での ÆR、Æ の測定を行うのは SLB と呼ばれるエレクトロニクスで、 TGC1 上での ÆR、Æ の測定を行うのは HPTと呼ばれるエレクトロニクスである。 ÆR、Æ の値は SL と呼ばれるエレクトロニクスに送られ、そ
こで R 方向、 方向のデータが合わせられ、コインシデンスウィンドウと照らし合わされて pT の閾
値が決められる。コインシデンスウィンドウは LUT(Look Up Table) と呼ばれるテーブル状のデー
タとして SL に保存されている。参照する LUT を変えることで、6 段階の pT 閾値の変更が容易にできる。

TGC システムでは 6GeV 以上が Low-pT トリガーで 20GeV 以上が High-pT トリガーとなって

いる。

53

図

3.4

3.16: TGC エレクトロニクスシステムの全体像 [30℄

TGC のエレクトロニクス

3.16 図は TGC エレクトロニクスシステムの全体図である。TGC のエレクトロニクスは設置される場所から大きく以下の 3 つに分けられる。
1. On-dete tor エレクトロニクス
2. ビッグウィールのエッジに置かれるミニラックにインストールされるエレクトロニクス
3. カウンティングルーム (USA15) にインストールされるエレクトロニクス
1.、2. にインストールされるエレクトロニクスは放射線耐性が求められる。よって、1.、2. にインストールされるエレクトロニクスにはカスタムメイドの ASIC や Anti-fuse FPGA などが用いられる。また、ROD(Read Out Driver) を除くすべてのエレクトロニクスが 40:08MHz のクロックで動作する。
のエレクトロニクスは設置される場所の他にも、機能によって以下のTGC

3 つにも分けられる。

 トリガー系
 リードアウト系
 コントロール系
以下ではこの3 つの機能とそれを構成するエレクトロニクスについて解説をする。
54

3.4.1トリガー系

図3.17: トリガーラインのモジュール構成 [30℄3.17 図はトリガーラインの流れとそれを構成するエレクトロニクスを表している。トリガーライ
ンでは、TGC 全体が揃ってトリガーを発行できなければいけないのでタイミング調整が重要となる。
ASD(Ampli er Shaper Dis riminator) によって増幅、整形、デジタル化された信号は LVDS(Low
Voltage Di erential Signal) ケーブルを通って PS Board(Pat h panel and Slave board asi board)の中の SPP(Servi e Pat h Panel board) に送られる。PP(Pat h Panel) ASIC では、各チャンネルに粒子が飛来するまでにかかる時間 (= TOF) やケーブル遅延などから生じるタイミングのずれを吸収し、バンチ識別 (BCID、Bun h Crossing Identi ation) を行う。SLB(Slave Board) ASIC では
PP ASIC からの出力をもとにコインシデンス処理が行われる。 TGC2-3 のワイヤー、ストリップでは 3 out of 4 のコインシデンスがとられ、TGC1 ではワイヤーだと 2 out of 3、ストリップだと 1 outof 2 のコインシデンスがとられる。HPT(High-pT Board) では TGC1、TGC2-3 のコインシデンスの結果をもとにさらにコインシデンス処理を行い、 HPT トリガー判定を行う。 SL(Se tor Logi ) ではこれまでワイヤーとストリップ別々に処理してきた情報を合わせて最終的なトリガー判定を行う。

3.4.2

リードアウト系

図3.18: リードアウトラインのモジュール構成 [30℄
55

TGC

リードアウト系はのデータを読み出すためのシステムである。リードアウトラインの流れと図である。
それを構成するエレクトロニクスを表したものがから送られてきたデータは、中のレベル バッファに蓄えられ、: の間トリガーの処理が行われ、信号が来るのを待つ。
は信号を受けたデータとその前のデータ、さらにトリガー情報もあればそれらを全て
に送る。
は複
後
からのデータをまとめ、ゼロサプレスによって圧縮を行った上で、を通して数のにデータを送る。
はさらに複数のからのデータを一つにまとめ、を用いてにデータを送る。
、 のトリガーデータは上のから読み出されに送られ、同様に読み出しを行っている。

PP ASIC
1BC
SLB

3.4.3

L1A

ROD
HPT SL

3.18

SLB

SSW

SL

1

128 lo k( = 3 2 s)

SLB L1A
SSW(Star Swit h)
G-Link
S-Link
SLB
SSW

SSW
ROD
ROS

コントロール系

図3.19: コントロールラインのモジュール構成 [30℄実験が開始すると、実験ホール内は放射線環境になってしまうため、遠隔でエレクトロニクスと検出器をコントロールする必要がある。それを行うのがコントロール系である。
図はコントロー
ルラインの信号の流れと、それを構成するエレクトロニクスを表している。
ミニラック中のモジュールのコントロールはカウンティングルームにあるからを通じて行う。
上の、のコントロー
ルはさらにを介して行う。
上のが、の経
実験では各検出器の制御と監視を統一的な方法で行うために路選択を行う。
が導入されている。
では、、などを搭載したカードがに配置されている。
の操作は専用のバスで行われる。
のは温度状態の管理やのコントロールが可能なので、、間に不具合が起供給電源の監視の他に、バス経由で、のコントロールをすることが可能である。
きた時に

3.19

CCI(Control Con gure
PS Board SLB PPInterfa e) HSC(HPT SSW Controller)
SSW
PS Board JRC(JTAG Routing Controller) PP SLBATLASDCS(Dete tor
TGC ADC(Analog to Digital Converter) DAC(Digital toControl System)DCS
PS Board
Analog Converter) eLMB(embedded Lo al Monitor Box)DCSCANTGC DCSJRC
CCI-HSC SSW-JRC
CAN
PP SLB56

3.5

エレクトロニクスの詳細

3.5.1 ASD(Ampli er Shaper Dis riminator)

ASD(Ampli er Shaper Dis riminator) は TGC チェンバーの読み出し口に直に取りつけられている。一つのモジュールには ASD ASIC が 4 つ搭載されていて、ASIC 一つが 4 チャンネル分の信号処理ができるので、一つのモジュールで 16 チャンネル分の処理を行うことが可能である。ASD ASIC
はチェンバーからのアナログ信号を増幅 (Amplify)、整形し (Shape)、ある閾値電圧を越えた信号をデジタル化し (Dis riminate)、LVDS 信号として出力する。また ASD ASIC はエレクトロニクスの動作チェックやタイミング調整のために、PP からのテストパルスを受け取ることも可能である。ASDと PP の接続にはツイストケーブルが使用される。 ASD には 16 チャネル目のアナログ信号をモニターするための ADC もあり、DCS を介してその情報にアクセスすることも可能である。 3.20 図がASD の写真、3.21 図が ASD ASIC のダイアグラムである。
SW-position

Cb

NON-INV>INV

B

discharge by i

NON-INV<INV

Acharge up by i

2i
SW
A

B

C f = 1 pF
R f = 16 k Ω
INVNON-INV
offsetsetting

Cf
Rf

Cb

G=8

comparatorVthi

pre-amplifier

図

図3.20: ASD の写真 [30℄

3.21: ASD ASIC のダイアグラム [6℄1997.5.9TKO

3.5.2 PS Board

PS Board には 3.23 に示されているように PP、SLB、JRC、DCS が搭載されている。PS Board
は ASD に電源電圧と閾値電圧を供給する。また、SPP から供給される LHC クロックや各種リセッ
ト信号、トリガー信号を Board 上のエレクトロニクスに分配している。 3.22 図が PS Board の写真
で、3.23 図は PS Board のダイアグラムである。
PP(Pat h Panel)

PP(Pat h Panel) ASIC ではタイミングの調整とバンチ識別 (BCID) を行う。3.24 図は PP ASICのブロックダイアグラムである。ASD から送られてくる信号はチャンネルによって TOF が異なり、ケーブルの長さも一様でないので、タイミングが揃っていない。そこで、PP ASIC には可変ディレイが搭載されている。サブナノ秒 (0:83ns) 単位で信号を遅延させることができる PLL を利用したディレイが実装されている。さらに BCID 回路の前にはクロック (25ns) 単位での遅延も可能な回路が実装されている。また、ASD に向けてテストパルスを送る機能も搭載している。テストパルスの
57

図

図

3.22: PS Board [30℄

3.23: PS Board のダイアグラム [30℄振幅は可変で、さらにテストパルスを送るタイミングもクロック単位、サブナノ単位で設定できる。
テストパルスの制御はプロトコルによって行う。

JTAG

SLB(Slave Board)

3.25 図は SLB ASIC のブロックダイアグラムである。SLB には大きく分けてトリガーとリードア
ウトの機能がある。

58図3.24: PP ASIC のブロックダイアグラム [30℄

SLB ASIC のトリガー部
トリガー部は主にコインシデンスマトリックス回路からなる。コインシデンスマトリックスの仕
様は
、
、
、
、
に応じて異なる。
のではのコインシデンスをとり、さらに ÆR、Æ の値を決める。ÆR はのデー
から の までの値をを保持することができる。Æ はのデータ幅があり、かタ幅があり、
ら までの値を保持することができる。ただし、このときの単位は読み出しチャンネル一つ分ではな
く、スタッガリングを考慮した実際のチャンネルののの大きさになっている。
ではコインシデンスがとられ、ではコインシデンスがとられる。連続したチャンネルにヒットがあった場合は、その中の チャンネルを選択してトリガー判断に用いるようになっており、その機能をデクラスタリングと呼ぶ。デクラスタリングの概念を図に載せる。

Doublet Wire Doublet Strip Triplet Wire Triplet Strip EIFISLB 3 out of 4
7 7
7bit
3
1/2 glanularity
Triplet Strip 1 out of 2
Wire 2 out 3
1

Doublet15bit
3

Triplet3.26

SLB ASIC のリードアウト部

1

リードアウト部はデータの読み出しを行うための機能からなる。レベル バッファとデランダマ
イザにより構成される。チェンバーからのデータはが到着するまで、トリガーデータと共に段のシフトレジスタに一旦蓄えられる。
の内訳はヒットデータ
、トリガー
、
や
等のタグが
となっている。
を受け取ると、該当バンチとそ
データの前後 バンチ分のデータがデランダマイザにコピーされる。デランダマイザは バンチ分のデー
タを別々にシリアル変換し、に送る。
にはからの信号にクロック単位でディレイをかける機能、チャ
これ以外にも

212bit  128
40bit BCID L1ID
1SSW
SLB ASIC PP

L1A
212bit

12bit

1/2

59

L1A

160bit3図3.25: SLB ASIC のブロックダイアグラム [30℄図3.26: デクラスタリングの概念図 [13℄SLB

ンネル単位でマスクする機能、以降のエレクトロニクスの動作確認やタイミング調整を行うた
めのテストパルスを出力する機能などが搭載されている。各種設定は信号で行う。

JTAG

60

JRC(JTAG Routing Controller)

図3.27: JRC 内部の構造 [30℄

3.28: DCS board の写真 [30℄
JRC(JTAG Routing Controller) は JTAG ポートのスイッチングルータである (3.27 図)。入力が
SSW と eLMB からの 2 系統あり、出力が PP と SLB 用に 7 系統ある。7 系統の内、4 つが PP ASIC
へのもので、3 つが SLB ASIC へのものである。JTAG のラインとしては TCK、TMS、TDI、TDO、
 を使用する。
TRST
JRC は放射線耐性を持たせるため Anti-fuse FPGA を使用している。
図1

DCS(Dete tor Control System board)

DCS(Dete tor Control System board) は eLMB と呼ばれるサブモジュールを使用し、 ADC やDAC が搭載され、センサーからのアナログ信号をモニターしたり、制御用のアナログ信号を作り出せる。TGC では DCS を温度モニタ、(エレクトロニクス用の)LV 電圧  電流モニタ、アノードワイ
ヤーに印加する HV の電圧  電流モニタとコントロール、 ASD の閾値電圧の設定を行う。 eLMB は
CAN バス を通してデバイス上のデータの読み書きが行える。また、JRC を利用して PP と SLB のコントロールも可能である。 3.28 図に DCS の写真を載せる。
2

3.5.3 SPP(Servi e Pat h Panel)

SPP(Servi e Pat h Panel) は TTC(2.6.2 参照) の信号を受信する機能を持つ TTCrx が搭載されている。TTC システムからの LHC Clo k、L1A、BCR、ECR、Test Pulse Trigger 等の信号を受け取り、PS Board に分配する。3.29 図が SPP の写真である。
3

1

JTAG(Joint Test A tion Group) は、集積回路や基板の検査、デバッグなどに使えるバウンダリスキャンテストの標準方式である。JTAG に対応した端子及びレジスタを構成し、外部からテストコードを入力することでテストを行うことが可能である。
2
CAN(Controller Area Network) はマルチマスターのシリアルバスである。アドレスの概念がなく、送信側は識別子を付けてメッセージを配信し、受信側はその識別子を見てメッセージを受信するかを決める。
3
TTCrx は TTC が配布するシグナルを受信するレシーバーモジュールである。

61

図

図

3.30: PS Pa k の写真 [30℄

3.29: SPP の写真 [30℄3.5.4 PS Pa k

PS Board と SPP は一つの PS Pa k にまとめられ、トリプレットの前面、ダブレットの背面に設置される。PS Pa k は 1/12 毎に 2 つ設置される。一つの PS Pa k 内には一つの SPP と、トリプレッ
トの場合は 10 枚、ダブレットの場合は 17 枚の PS Board が格納される。3.30 図の写真である。
3.5.5 HPT(High-pT Board)

図
図3.31: HPT の写真 [30℄623.32: SL の写真 [30℄

HPT(High-pT Board) は 9U サイズの VME スレーブモジュールで、ウィールのエッジのミニラッ
クにインストールされる。 3.31 図が HPT の写真である。 End- ap Wire、End- ap Strip、Forwardの 3 種類が製造された。HPT はダブレットとトリプレットの情報を用いて High-pT トリガー判定を行う。HPT では、SLB ASIC まで独立に処理されてきたダブレットとトリプレットのデータを統合
して HPT コインシデンス情報を生成する。トリプレットは 2 つのダブレットよりも衝突点に近く、しかもダブレット同士の間隔よりも離れた位置に設置されているため、トリプレットを用いること
によりトロイダルマグネットによってあまり曲げられることがなかった大きな pT を持つミューオン
信号を選別できる。
ではワイヤとストリップは独立に処理が行われ、 ÆR、Æ を出力する。出
に
力データはシリアライズされ、オプティカル信号に変換されて、カウンティングルームに送信される。
で処理されたデータはにあるからリードアウトされる。
ある

HPT

SL

HPT

SL

SLB ASIC(USA15)

3.5.6 SL(Se tor Logi )SL(Se tor Logi ) は 9U サイズの VME スレーブモジュールでカウンティングルーム (USA15) にインストールされる。3.32 図が SL の写真である。SL は TGC エレクトロニクスシステムのトリガー
最終段に当たるモジュールである。一枚で 2 トリガーセクター分の信号を処理する。
3.33 図は SL 内部のブロックダイアグラムである。SL は主に R-φ コインシデンス、プレトラック
セレクター、ファイナルトラックセレクターから構成される。まず SL は、HPT から送られてきた
シリアライズされているオプティカル信号を受け取り、電気信号に変換した後パラレル変換をする。
まで独立に処理されていた 方向 ワイヤ と  方向 ストリップ の
信号から
そして、
両者のコインシデンス
 コインシデンス を取ることで、ミューオンのトラックを構築する。そ4ごとに 段階の pT 閾値によって分類する。
以上
れらのトラックをの書きでトリガーを出すということは決められているものの、閾値の設定はは 段階の pT それぞれにつき つのトラックを選ぶ
換えによって変更できる。
ことができる。
からくる
個のトラックのうち pT の大きいもの つに pT のラ情報と共にに送る。 で処理されたデータは上のベルを付け、から読みだされ、に送られる。このとき同時にから送られてきたデータも読みだ
される。

HPT

on SL)R(R)
SSC(Sub-se tor Cluster )

(

)

(

6

Tra k Pre-Sele tor 6
Tra k Pre-Sele tor
12
ROI
MuCTPI
SL
SSW

HPT

) HPT

6GeV
LUT(Look-up Table)
22
SL SLB ASIC(SLB

3.5.7 SSW

SSW(Star Swit h) は 9U の VME スレーブモジュールでウィールのエッジのミニラックにインストールされる。 3.34 図が SSW の写真である。
SSW の主な役割は、複数の SLB から送られてくるリードアウトデータを圧縮し、ROD にデータを送る前にデータ量を減らして、効率よい読み出しができるようにすることである。SSW までデー
タは全く圧縮されていない。データを圧縮するために、 SSW ではゼロサプレスを行っている (3.37
図がゼロサプレスのスキーム図である)。データをセルと呼ばれる 8bit に分け、各セルにアドレスを
4

R

方向に 2 つ、 方向に 4 つのサブセクターの集まり。

63

図3.33: SL のブロックダイアグラム [13℄TGC

付加し、値が全てゼロでないセル情報だけをアドレスと共に送る。
の全チャンネルのうちヒッ
ト信号を発生するのはごく一部なので、これによりデータを減らすことが出来る。
図はのブロックダイアグラムである。
コントローラが 個、
レシーバ
が 個、
トランシーバ が 個搭載されている。
内にはさらに 個のロジッ
で最大 個ののデータを受けとることが可能だが、現在はそのような
クがある。 つのとの接続表を付録 に載せる 。
にてデータ接続の仕方にはなっていないの圧縮が行われた後に、トランスミッター に送られ、フォーマットされる。フォーマット
を用いてカウンティングルームにあるにされたデータはオプティカル信号に変換され、
5
は、
上の
、
に
プロトコルによってレジスタ設定と、に送られる。また
よる
上のの設定も行う。

3.36 SSW
4 TxFPGA(
1 SSW

SPP

VME
) 1
RxFPGA
23 SLB(SSW PS Board
B
TxFPGA()
G-LinkSSW PSB PP SLB JTAG
TTCrx

1

RxFPGA(
4 Rx)) RxFPGA

ROD
I2C

3.5.8 ROD(Read Out Driver)

ROD(Read Out Driver) は VME の 6U モジュールでカウンティングルームにインストールされている。3.35 図が ROD の写真である。一つのモジュールが 1/12 セクターつ分の SSW(= 10 個) からの入力を受ける。よって ROD は片サイドで 12 枚ある。
ROD は SSW からのデータを一旦 FIFO に格納し、トリガー情報を元に同じイベントごとにまとめ、ヘッダーとトレイラーをつけて一つのイベントデータにまとめる。そしてそのデータを S-Link
5

フィリップス社によって開発されたシリアルバス。抵抗でプルアップされた双方向のオープンコレクタ信号線によって通信を行う。

64

図

図3.35: ROD の写真 [30℄

3.34: SSW の写真 [30℄

ROS
ROD
TTCrx

TTC

を用いて
に送る。
はイベントビルディングを行うときにからのトリガー情報が必要となるので、を搭載したメザニンカードを使ってからの信号を受信している。

TTC

3.5.9 CCI(Control Con gure Interfa e)

CCI(Control Con guration Interfa e) は 6U サイズの VME スレーブモジュールで、カウンティン
グルームにインストールされる。 3.38 図が CCI の写真である。 CCI は G-Link を用いて実験ホールにある HSC とつながっている。CCI 中に搭載されたレジスタの読み書きを行うことで、HSC がインストールされているクレートのコントロールをすることができる。また、CCI は VME の優先割
り込みにも対応している。

3.5.10 HSC(HPT SSW Controller)

HSC(HPT SSW Controller) は 9U サイズの VME マスタモジュールで、HPT、SSW と同じクレートにインストールされる。 3.39 が HSC の写真である。実験ホールに置かれるため、耐放射線性が求められる。CCI からの命令を G-Link で受け取り、VME のマスタとしてスレーブに指示を出す。
HSC には VME バスの他にも JTAG バスも搭載されている。このため、CCI との情報のエンコー
ド、デコードのために PPE(Primary Proto ol En order) という JTAG 用のものと、SPE(Se ondary
Proto ol En order) という VME 用のものが実装されている。
私はこの CCI-HSC を改良したコントロールシステムの開発にも携わった。その概要について付録
E に載せる。

65

図

図3.36: SSW のブロックダイアグラム [17℄3.37: SSW のゼロサプレスのスキーム [17℄66

図3.38: CCI の写真 [30℄図67

3.39: HSC の写真 [30℄

第 4 章 TGC システムのコミッショニング
4.1

タイミング調整の重要性

ATLAS 検出器において Level-1 Trigger を担当する TGC システムは、40MHz で起きる衝突の中から興味のある bun h を一意的に特定できなければならない。さらに TGC システム全体としてタイミングが調整され、粒子が飛来する位置によって不定性があってはいけない。エンドキャップの広大な領域を占め、各エレクトロニクスの位置も様々であるシステムにとって、タイミング調整
は重要な課題であるとともに、チャレンジングな課題である。私はタイミングと調整の中でも最後の調整となる
システム内で使用しているクロックとバンチ衝突の間の位相調整 以下ではと呼ぶ を行うのモジュールを開発した。
システムにはどのような機構が備わっていて、どのようにシステム内でタイミング
以下ではのために開発したのモジューをそろえているのかについて触れたあと、私がルの詳細とどのようにを行うのかについて言及する。

TGC

Phase S an

TGC

TGC

)

(

VME

Clo k Phase S an

Clo k Phase S an

4.2

TGC システムのタイミング調整

4.2.1

タイミング情報がどのように分配されるか

ATLAS
TTC
LTPi LTP TTCvi TTCex
TTC
TTCex
TGC SPP

L1A

Clo k

VME

2.6.2
(USA15)

実験において、クロック信号やなどのタイミングに関するシグナルはに示した
ようにシステムを用いて各検出器に分配される。
ではカウンティングルームに、、、がインストールされたクレートがあり、クレートと呼ばれていクレート中のモジュールからオプティカルファンアウトを通してフロントエンド
る。
に配布されている。
ではに搭載されている
モジュールがシグナルを受け取り、フロントエンドのエレクトロニクスに使用できるように電気信号に変換している。

TGC

TTC

TTCrx

4.2.2 TGC システム内でのタイミング調整

TGC システム内でのタイミング調整において一番重要だと言えるのは、PP ASIC でのタイミング調整だ。TGC システムのエレクトロニクスは On-Dete tor と O -Dete tor の大きく二つに区別されるが、上流に位置するのは On-Dete tor のエレクトロニクスで、On-Dete tor のエレクトロニク
スの中での個々の接続は、ASD!PP!SLB となっている。PP ASIC では衝突に対応して 25ns ごとに開く BCID ゲートにその bun h 衝突で生じたミューオンの信号を収める処理 (BCID) を行っている。PP の後にシグナルは SLB のコインシデンスマトリックスに入るので PP の時点でのタイミ
68

TGC

TOF
( 4.1

ング調整が重要となる。しかし、ミューオンが衝突点からチェンバーに届くまでのは、がカバーする領域が大きいために光速で粒子が走ったとしてもほどの差があり 図参からの信号をに送るケーブルもチェンバーとエレクトロニクスの位置関係によ
照 、さらにり ::ほどの長さの違いがある
図参照 。このようにのバンチ識別回路にシグナルが到達するタイミングは各々のチャンネルで一様でない。

TGC
)
ASD
1 8m  12 5m

PP

(4.2

)

PP ASIC

4.1: TOF [29℄図
図のように TGC1 の R のもっとも小さいチャン
ネルで TOF は約 45 ns で、一方 TGC3 の R の一番大きいチャンネルで TOF は約 64 ns である。その差は約 19 ns である。

19ns

図

4.2: シグナルケーブル [29℄各 AS からの信号は様々な長さのシグナルケーブ
ルを通って PP に届く

PP ASIC ASD
Signal Delay(25ns)Delay
PP ASICPP ASICASD-PPTGC(25 30ns  0 83ns)
BCID Delay

この問題を解決するためににはからの信号をサブナノ秒=:
単位とクロック単位での調整が可能なが実装されている。
で遅らせる
これらの
を駆使し、
上で全てのチャンネルからくるシグナルのタイミングを調整しに搭載されているテストパルスを生成する機構を用いて全てのなければならない。我々は間のタイミングの調整を行った。
システムには後段の回路にもテストパルスを生成する機構が備わっているために、このテストパルスはそれらと区別するために
テストパルスと呼間でのテストパルスの生成と信号受信の概略図を
図に示す。
ばれる。
テストパルスはが届いた後に一定の時間間隔を置いて
をかけて
シグナルを
に送ることができる。このも 種類あり、とと呼ばれる。
はのようにクロック単位での設定が可能で、は =での設定が可能である。この二つの
の設定値を

ASD

ASD-PP

ASD
Test Pulse Trigger

ASD
Coarse Delay BCID Delay

Delay 2

Delay

ASD
4.3

(Delay)Coarse Delay Fine Delay
Fine Delay 25 30ns

the able length  the propagation speed of signal the TOF(4.1)とすることで、特定のチャンネルでの IP から来る無限運動量を持ったミューオンによって生成されたシグナルをシミュレートすることができる。 TOF は ASD がカバーするジオメトリーの情報から計算することができるので、この方法を用いることで ASD-PP 間でのシグナルの伝播遅延を求めることができる。
ここで注意しなければいけないのは、シグナルが長いケーブルを伝わっていくときには減衰が起きるということである。
図に示すように長いケーブルほどこの効果が顕著に見られる。この減衰

4.4

69

図

4.3: ASD テストパルスの生成と信号受信の概略図 [10℄PP ASIC で生成されたシグナルは ASD に送られ、ASD はそのシグナル送り戻す。注意すべきはテストパル
スはケーブルを往復しているということである。

4.4: 2 8m 48 1m

[10℄

図
:
と :
のケーブルで観測された信号の減衰"LVDS"は PP ASIC の直前で測定された ASD からの出力信号を表す。また、"Test Pulse"は PP ASIC で生成された信号を ASD に入力される前に測定したものである。

1m

0 2ns

Delay

4.5
ASD

ASD-PPにつき :というをの効果については体系的な研究がすでになされており、現在ではテストパルスの方に余分にかけることでこの効果も考慮に入れている。
上記のシグナルの減衰の効果も考慮に入れて取得したタイミングの分布を図に示す。
間をつなぐケーブルは個あるが、一つのケーブルで つのを担当し、ごとにタイミ個になる。しかし、実際にはングの設定が可能なので、調整できるパラメータの数としてはがうまくかからないやなは除外するため、図のエントリーはより少なくなっている。まず青色で示されたヒストグラムはケーブルを作った会社から送られてきた情報を信用して測定した分布である。測定をしてみると、予想に反してタイミングの分布が広いあるタイプごとに測定してみると、タイプによって予想していた値かことがわかった。そこでらのずれがあることがわかった。このケーブルタイプごとの予想値からのずれも考慮したのが赤色で示されているヒストグラムである。青色の分布より分布の幅は小さくなったが、まだいくつかのではの領域より外にエントリーがあるため、正しくタイミングを調整できていないもの

10008

Threshold

2

ASD Noisy ASD

834

ASD

4ns

70

ASD
20016

4.5

20016

図

4.5: ASD のタイミング分布 [10℄3 つの異なるケーブル長の補正の結果を示す。1bin は 0:83 ns に相当する。

があることがわかった。そのため、我々は個々のケーブルの長さを実際に測ることにした。そして得られたのが、黒色で示された分布である。最終的に:以内に全てののタイミングを収めることができた。
にて識別が行われた後も、トリガー判定を行う各モジュール間を接続するケーブ
ルは様々な長さをとるため、正しくコインシデンス処理を行うためにはクロック単位でのタイミン
グ調整が必要である。そのために後段のエレクトロニクスにも各種のが実装されている。
図はが実装されているモジュールを示している。
表は以後に実装されているについての説明である。

2 5nsPP ASIC

ASD

bun h

Delay

Delay
4.1 PPDelay
SLB Delay

Step
1=2 lo k (12:5ns) 可変範囲は 0  3:5 lo k。異なるステーション間でのタ

HPT Delay

1=2 lo k (12:5ns) 可変範囲は 0  3:5 lo k。PSB と HPT 間を結ぶケーブ

4.6

Delay
Des ription

イミングを調整する。

ル長の差を吸収する。

SL Delay

1=2 lo k (12:5ns) 可変範囲は 0  15:5 lo k(ただしこの値は FPGA の書き換えで変更可能である)。複数の HPT から届くケーブル

MuCTPI Delay 1 lo k (25ns)

長の差を吸収する。

0  10 lo k

可変範囲は。異なるセクターから届く信号のタイミングを吸収する。

4.1: 各モジュールに実装されている遅延回路のステップと用途
表 4.1 の中で SL Delay だけは使われていない。 4.7 図は HSC が置かれている実験ホールのミニ表71

4.6: TGC

[29℄

図システムに実装されている遅延回路
PP 以後も各種モジュールに遅延回路が実装されている。

SL

USA15

がインストールされているの位置関係を示しているが、セクター間ではラックの位置とをつなぐ光ファイバーの長さに違いがあるものの、セクター内であればケーブルの長さは同じなので、同一セクターからの入力しか持たないではタイミング調整は行っていない。
の時
点で各セクター内のタイミングはそろっているが、セクター間では差ができてしまう。その差を吸
である。
収するのが

HSC-SLSL

SL

MuCTPI Delay

4.7: HSC

USA15[31℄ 図 4.8: HSC クレートと USA15 を結ぶファイバーの長さ [31℄
がインストールされているミニラックを表してい

図
クレートと
の位置関係
Big Wheel のそばに長方形で示されたものが HSCる。セクターの位置によってファイバーの長さが違ってくる。

縦軸はセクター、横軸は光ファイバーの長さを表している。

Delay

TGC 全体のタイミングを揃った状態でのトリの値を最適化することで以上のように各種のガー発行を可能にしている。

72

4.3

2008 年時点でのタイミング調整の結果

2008 年 9 月 10 日に LHC は最初の Beam の周回に成功した。私はそのとき Atlas Control Room(ACR)
にて TGC shifter として作業していた (4.9 図参照)。

図4.9: ACR でのシフト時の様子

First Beam の周回に歓喜したが、それから 9 日後の 2008 年 9 月 19 日にヘリウムリークのために
LHC は稼動を停止してしまう [4℄。
Trigger Type Trigger Condition
TGC_HALO TGC2 と TGC3 を使用。ビームラインと並行に走るビームハローにアクセプタ
ンスを持たせるため、ワイヤーは TGC3 の 2 レイヤー使用し、ストリップは 2station の 3 out of 4 コインシデンスを利用。
TGC_MU0 TGC_HALO の条件に加え、TGC1 の 2 out of 3 コインシデンスを要求したもの (ロードはフルにオープンされている)。
TGC_MU6 TGC_HALO の条件に加え、より狭いロードの領域で TGC1 の 2 out of 3 コイ
ンシデンスを要求したもの。

4.2: 2008 年 First Beam 時のトリガー条件
一週間弱ほどの運転で LHC は稼動を停止してしまったが、我々は貴重な First Beam でのデータを表得ることができた。またこのデータから我々が行っていたタイミング調整はうまくいっていることを示す結果をが得られた。
図はシングルービームのときにのトリガーがどの

4.10

TGC

73

Bun h Crossing

4.11:

4.10: 2008 年 First Beam でのトリガータイミ
[1℄

図
ング

TOF [29℄

図
シングルビームでの4.10 図で見られる A-side と C-side のトリガータ
イミングの差は、ちょうど  粒子が C-side から Aside まで飛ぶのにかかる時間 (TOF) と一致する。

シングルビーム時のトリガータイミングを表している。横軸は Bun h-Crossing である。

4.10

TGC HALO TGC MU0 TGC MU6
4.2
C-sideA-side

図にある
_
、
_
、
_
、はトリガー
で発行されたかを示している。
タイプを表している。それぞれのトリガータイプごとのトリガー条件を表
に載せる。
の側から
の側に向かって周回していた。
このデータが取られたときにはビームはは検出器の約ほど手前のコリメーターに衝突し、たくさんの  粒子が飛来した図に見られるとのの差はちょうど  粒子と考えられている。
が
から
までの距離
を飛ぶのにかかる時間と一致している
図参照 。
パラメータの設定はから来る粒子に対して最適化されているため、の_トリにまたがっているが、このプロットから我々が行ってきたシステム内のタイミン
ガーはグ調整はうまくいっていることが示された。
以上のようにして、システム内のタイミング調整のよい結果が得られたが、最後の調整すべシステム内で使用しているクロックと実際ののバンチ衝
きパラメータが残されていた。
突との間にはある位相差 Æ だけの違いがある。この位相差の調整を行って初めて、システムは年の時点ではこの位相差を調べ、バンチ衝突に同期してトリガーを発行することが可能になる。
年の再開までにできた時間を用いて、我々はこまた調整する機構は備わっていなかった。
の位相差を測定し、調整を行うためのシステムを作ることにした。

Beam ATLAS
C-side2bin

4.10
A-side
IP

TGC

100m

30m

C-side A-side 4 Bun h-Crossing(4.11) Delay
C-side TGC HALO
TGC

TGC

2009

LHC

74

2008

LHC
TGC

4.4

Clo k Phase S an に向けて

4.4.1 Clo k Phase S an とは

TGC の信号は理想的には (チェンバー信号のジッターが 25ns 以内ならば)、25ns の時間間隔以内に分布するはずである。そのため、TGC システムは 3 つの連続するバンチ (Previous、 Current、Next) を読み出しているが、LHC のバンチ衝突と TGC システムのクロックの位相差 Æ = 0 であれ
ば、Current にのみヒットが存在するということになる。しかし、実際にはこの位相差のために本来は Current の位置にあるはずのヒットが隣のバンチにもこぼれ、 Previous、Next にもヒットが存在する。
システム内を流れるクロックを何らかの方法で徐々に遅らせる操作を行うと、この事実より、位相差が変化し、にヒットが存在する割合も変化するはずである。この操作を以内ですることで 、のバンチ衝突とシステム内のクロックの位相が一致
実行することでのヒットの割合がになるところを探すことができる。これをシュミレー
する、つまり図である。
トしたものがTGC
Current(S an
Current
4.12

図

) LHC
100%

25ns

TGC

4.12: Clo k Phase S an のシュミレーション [10℄縦軸は TGC システムがリードアウトしている 3 つのバンチに対する Current バンチの割合を示している。

4.12

0ns
Delay

TGC
Current

図の場合はのところでもっとも位相があっていることになる。このようにシステをかけ、システムからリードアウトされる
情報の中のバン
ムのクロックにシステム内を流れるクロックとのバンチ衝突の間にチが占める割合に注目することで、ある位相差 Æ を知ることができる。
を行うためにはシステム内を流れるクロック全てに
をかけな
この
をかける
ければいけない。クロックが各フロントエンドのエレクトロニクスに配布される前にで示したように、カウンティングルームというのがもっとも効率がよい方法である。
にあるモジュールから各フロントエンドのエレクトロニクスにクロックが配布されている。
図に示す。
再度クロックの分配がどのように行われているのかを

Clo k Phase S an
TTCex

TGC
TGC

Hit
LHC

TGC

Delay
Delay

4.2.1

4.13

75

(USA15)

4.13: Clo k

図の配布を表した模式図
TTCex の手前に Delay をインストールすることで TGC システム全体のクロックに Delay をかけることができる。

4.13 図からもわかるように TTCex の手前に Delay をかける VME のモジュールをインストールするのが最も効率がよい。そのような役割を果たすモジュールは 2008 年の時点でインストールされていなかった。そこで、この Delay として VME Varable Logi Delay Module を製作することにした。
4.4.2 VME Variable Logi Delay Module の製作
モジュールを製作するにあたり、仕様として要求されるものがあったのでそれを以下に箇条書きの形で挙げる。

1. TTC クレートにインストールされることから 6U サイズの VME モジュールでなければならない。

2. 遅延は同軸ケーブルを伝わる際の信号の伝播遅延を利用する。
3. Clo k Phase S an としては 1ns の精度で S an を行いたいので、Delay Module のステップとしてはサブナノ秒ほどが欲しい。

4. クロック以外のタイミングシグナルにも同様に Delay をかけなければいけないので、適切なカップリングで信号を受け適切なチャンネル数の入力がなければいけない。

5. オンライン DAQ システムから Delay 値を設定できるようにするために、 VME バス経由で値が設定できなければいけない。

76

4. の項目について補足をすると、 TGC システムのフロントエンドエレクトロニクスでは 40MHzのクロックの他にも、TTCvi モジュールによって供給される A Channel、B Channel と呼ばれるシグナルを使用している。A Channel を用いて L1A シグナルが伝達されていて、B Channel の方では
Bun h に関連したシグナル、例えば BCR などが伝達されている。これらのシグナルにもクロックと同様に Delay をかけなければエレクトロニクスが正常に動作しないので、これらのシグナルにも同様に Delay をかけられるようにしたい。クロックは NECL レベルの AC Couple のシグナルであるが、A-Ch、B-Ch のシグナルは NECL の DC Couple のシグナルである。そのために Delay Module は 4
Channel 入出力で、1 Channel 目と 2 Channel 目が NECL の AC Couple、3 Channel 目と 4 Channel
目は NECL の DC Couple という仕様にした。また 5. からの要請のために、バスコントローラとして 1 つの CPLD を搭載し、VME バス経由でのリード、ライトが可能なようにした。
私はこの Delay Module の製作において回路図の作製、CPLD のロジックの作製、値を設定するソ
フトウェアの作製を行った。まず回路図の作製についてであるが、回路図を書くのに Caden e 社のOr ad Capture を使用した。4.14 図は Or ad Capture のスクリーンショットである。Or ad Capture1

図2

4.14: Or ad Capture

1

Negative ECL(Emitter-Coupled Logi )。Logi 1(High) が1:75 V、Logi 2(Low) が0:90 V である [23℄。負の電源電圧特別に供給しなければいけない。この他に正の電源電圧で動作する PECL(Positive ECL) と呼ばれるものもある。
2
キャパシタを直列に接続して直流成分を除去する回路構成のこと。後述の DC Couple はキャパシタが直列に挿入されていない回路構成のことである。

77

CAD
Or ad Capture

は電気回路設計のためのツール3 である。部品をライブラリとして管理できるため、次の開発
は回路図からネットリスト4 を作成してくれるので、基にかかる時間を短縮できる。
板の配線設計が容易になる。
回路の設計には 月から取り掛かり、完成までに約 ヶ月ほど要した。完成版のの回路図を付録 に載せる。基板設計と製作は 有 ジー・エヌ・ディーに発注をした。試作機が完成のロジックの製作に取り掛かった。
したのは 月中旬ほどで、その後のロジックはののデータ転送に対応し、経由でレジスタの読
み書きが行えるものにした。
図は一般的なのスレーブモジュールとバスの関係を示して

CPLD

6

A

4

CPLD
VME Bus A24D16
4.15

図

( )

1

VME

Delay Module

VME Bus4.15: VME Slave モジュールのブロックダイアグラム [22℄いる。スレーブモジュールは図中に示された信号線をモニターし、場合によっては自らドライブしなければいけない。今回のではと線は実装しなかったが、他の信号線は使用した。また、ブロック転送とインタラプトには対応しないバスインターフェースロジックを作ることにした。
社のを使用した。
ロジックの設計には
としては
を用いた。
では、言語から実際の回路への合成、配置配線、ターゲットへのダウンロードを一括して行うことができる。またと付属のシュミレータによる 種類のシュミレーション、を行うことができる。
は設計した回路が意図した動作をするかを確認するた

Delay Module

BERR RETRY

Xilinx ISE(Integrated Software Environment)
HDL(Hardware
Des ription Langauge)
Verilog
ISE(Synthe(Pla e and Route)sis)2
Behavioral Simulation Timing Simulation
Behavioral Simulation
3
Computer Aided Design。今まで人の手によって行われていた設計作業をコンピュータによって支援し、効率を高めるという発想、またはそれを実現するもの。機械設計では 3DCAD などが使用されている。
4
電子回路における端子間の接続情報のデータ。

78

Timing Simulation

めだけのシュミレーションであり、は配置配線まで行った後の実際の回路で起こるだろう遅延も考慮したシュミレーションが可能である。今回はそれほど複雑なロジックでんもな
で機能を確認し、その後すぐに実機にダウかったので、コードを書いた後にンロードして動作を確認するという方法でロジックの開発を進めた。

Behavioral Simulation

図4.16: ISE による Behavioral Simulation

図は典型的な Write Cy le をシュミレートしたものである。黄色で示されたシグナルはバスによってドライブされるシグナルで、水色のシグナルは Delay Module の CPLD からの出力を表している。書き込みサイクルでは、まず始めに VME のマスターは AS、DS をアサートし、バス上に有効なアドレスとデータを置く。スレーブはアドレスをデコードして自分が呼ばれているときはバスのデータを内部に取り込みレジスタ等に値を保持する。スレーブはデータ転送が終わったら、DTACK
をアサートしなければいけない。DTACK がアサートされるとマスターはデータ転送が終了したと理解し、AS、DS をディアサートする。このシュミレーションでは Channel 1 のレジスタに 0x1 のデータの書き込みを行った。CH1 と CH1_LED という信号線の値が変わり、その後に DTACK がアサートされデータ転送が終了するのがわかる (ただし、CH1 には内部のレジスタが反転してつな
がれているため、値も反転している)。

4.16 図は Delay Module のロジックを Behavioral Simulation にかけた結果を表している。Delay
Module 内部のレジスタに値が書き込まれ、外部出力の CH1 と CH1_LED の値が変化した後にスレーブによって DTACK がアサートされデータ転送が終了していく様子がわかる。このようにしてシュ

ミレーションで意図したように動いているかを確認した後に試作機にダウンロードして検証を行い、動作に不具合がないことを確認した。

79

図4.17: VME Variable Logi Delay

4.18: VME Variable Logi Delay のフロントパ図
ネル

4.17 図は完成した Delay Module の写真である。フロントパネルには 4Ch  6 の LED を搭載し、設定値の確認ができるようにした。

図

4.19: Delay Module の動作原理

4.19 図は Delay Module の動作原理を簡潔に表した図である。Delay Line(同軸ケーブル)、または基板上のパターンを通ってくる信号線のどちらを使用するかを ECL の Multiplexer で選択する。2
種類の入力 (Da 、D ) のうちどちらを用いるかは SEL 線の High、Low で選択できる。 High で Da 、
Low で D である。SEL 線の High、Low は CPLD でコントロールする。これが Delay Module の基bb

本構成である。
、
、
、
、 :
、 :
の 種類の長さがあり、どの同軸ケーブルはを有効にするのかをで操作することで、:の範囲で値が設定できる。
図には示されていないが、巻末の回路図を見るとわかるように反転出力と非反転出力を交互に使用する

Line

10 m 20 m 40 m 80 m 1 6m 3 2m 6
CPLD
0  31 5ns
80

Delay
4.19

Multiplexer CPLD

IC

ような構成となっている。またとの間には信号レベルを変換するが一つ挿入されている。
の最終的な仕様を以下にまとめる。
は全部で枚製作した。

Delay Module

Delay Module

10

 VME 6U Module(ただし J1 コネクタのみ実装)。
 A24D16 のデータ転送に対応、ただしインタラプト、ブロック転送には未対応。
 遅延には潤工社製 DFS020 同軸ケーブルを使用。特性インピーダンスは 50 。耐熱、耐寒性にすぐれている。

 4 Input、4 Output。
{ 1、2 Channel は NECL AC Couple{ 3、4 Channel は NECL DC Couple バスコントローラとして Xilinx 社製 CPLD、XC95144XL を使用。
 1 ステップが 0.5ns で 64 ステップ可変 (0  31:5ns の範囲で値を設定可能)。
4.4.3 VME Variable Logi Delay の精密測定
各 Step の精密測定

10

Delay Module

Delay Step
6

それぞれに対しての精度検証を行った。ただし、製造製作した 枚のされた時期に応じてテストされた環境が異なる。試作機も含め 台はのテストベンチにて検回路室のテストベンチにて検証を行った。後者の 台につ証を行った。後から作られた 台はいては高分解能の測定器を用いて検証することができたので、以下でその結果について考察する。

4

図

KEK

4.20: Delay Module の測定風景 1

図

CERN

4

4.21: Delay Module の測定風景 2

4.20、4.21 図は KEK 回路室でのテストの様子である。また、4.22 図に測定の際のセットアップを示す。この測定には Hewlett Pa kard 製の Pulse Generator と Digitizing Os illos ope を使用し81

図4.22: Delay Module の各 Step 測定の際のセットアップ図
HP 54750A は外部トリガーを必要とする。

Pulse Generator の主な性能としては Logi Low から High への遷移にかかる時間が 200ps 以
500MHz(Transdu er Mode では 1GHz) までの波形を生成することが可能である。Digitizing
Os illos ope は最大で 20GHz または 50GHz と広帯域に対応したものを使用した。2 つのマーカーを用いたタイム・インターバル測定の確度は 10ps  0:1%of reading 以下である。以上の機器を用いて、4 枚の DelayModule  4Channel  7 点 分測定した。Delay Module 内には全部で 6 種類 (0:5ns、1ns、2ns、4ns、8ns、16ns) のケーブルがあるが、その 6 点の測定の他にすべてのケーブルを通る
31:5ns の Delay をかけたときの 7 点分測定を行った。Delay Step の測定の他にも、回路のオフセット (Delay Step が 0ns のときに入力から入って出力されるまでにどのくらいかかるか) も測定した。
表 4.3 に Delay Step の精度の測定結果を載せる。また、表 4.3 の中の Channel 1 にのみ注目し、Module 4 枚分の値をプロットしたのが 4.23 図である。測定の結果としては Step の精度は数 10ps 程度で、回路のオフセットは AC Couple のチャンネル (1 Channel 目、2 Channel 目) で 3:5  3:6ns
程度、DC Couple のチャンネル (3 Channel 目、4 Channel 目) で 3:9ns 程度だった。100ps のオー
ダーで値がずれているものは見られなかった。以上の測定より、Delay Module の各 Step が精度良た。
内で、く作られていることを示すことができた。

温度特性の測定

Delay Module USA15

USA15

は
という地下のカウンティングルームにインストールされる。
中は空調設備が常時稼動しているのに加え、クレート内のファンも常に動いていることから急激な温度のは常時電流が流れるために電力消費が大き変化が起こらないようになっている。しかし、
く、発熱しやすい。そのため、モジュール単体での信頼性を確かめてみる意味でも温度特性を測定することを考えた。というものの、クレートが入る恒温槽を探すのは一苦労であるし、ECL IC

VME

Delay

82

4.3: Delay Step の測定結果
VME Variable Logi Delay
SN:2EC71C347B (Board 1)
o set 0.5ns 1ns 2ns 4ns 8ns 16ns 31.5ns
1 h 3.52 0.54 1.02 2.03 4.03 7.97 15.95 31.51
2 h 3.56 0.46 1.07 2.00 4.01 7.93 15.97 31.45
3 h 4.09 0.51 1.05 1.95 4.01 7.92 16.03 31.54
4 h 3.92 0.49 1.06 2.00 4.06 7.99 16.02 31.54
表SN:2EC71C345D (Board 2)
o set 0.5ns 1ns 2ns 4ns 8ns 16ns 31.5ns
1 h 3.58 0.52 1.08 2.03 4.08 8.06 15.98 31.57
2 h 3.66 0.46 1.04 1.98 3.98 7.91 15.96 31.52
3 h 3.89 0.49 0.99 2.04 4.02 8.00 15.96 31.52
4 h 3.92 0.51 1.00 1.99 4.04 7.99 15.96 31.53
SN:2EC71C3471 (Board 3)
o set 0.5ns 1ns 2ns 4ns 8ns 16ns 31.5ns
1 h 3.61 0.51 1.02 2.03 4.02 7.96 16.01 31.49
2 h 3.65 0.49 0.99 2.03 4.01 7.98 15.96 31.48
3 h 3.93 0.49 0.99 2.01 3.96 7.94 15.96 31.54
4 h 3.91 0.52 1.06 2.01 4.03 7.99 15.93 31.51
SN:2EC71C3467 (Board 4)
o set 0.5ns 1ns 2ns 4ns 8ns 16ns 31.5ns
1 h 3.59 0.51 1.03 2.04 4.01 8.04 15.97 31.56
2 h 3.61 0.49 1.02 2.04 3.98 7.96 15.95 31.52
3 h 3.96 0.51 0.98 1.99 4.02 7.99 15.99 31.53
4 h 3.92 0.51 1.06 2.04 4.04 8.02 16.01 31.56

83

Measured Values [ns]Measured Values [ns]

30
25
20
15

5
4.5
4
3.5
3
2.5

Samples
Board1 CH1Board2 CH1Board3 CH1
Board4 CH1

10
5
0
0

5

10

15

20

2

1
0.5

25
30
Expected Values [ns]04.23: 測定した 4 枚のボードの 1 Channel 目の

図
結果

17

1

図
Measured Values [ns]Measured Values [ns]Samples
Board1 CH1Board2 CH1Board3 CH1
Board4 CH1

1.5

2

3

4
5
Expected Values [ns]4.24: 4.23 図の拡大 1

32

31.8

16.5

31.6
31.4

16

31.2
31

Samples
Board1 CH1Board2 CH1Board3 CH1
Board4 CH1

15.5

15

Samples
Board1 CH1Board2 CH1Board3 CH1
Board4 CH1

30.8
30.6
30.4

15

15.5

図

16

16.5
17
Expected Values [ns]30

4.25: 4.23 図の拡大 2

図

30.5

31

31.5
32
Expected Values [ns]4.26: 4.23 図の拡大 3

Module 一台が入る恒温槽があったとしても、電力供給をどうするかなど懸案事項が多いので、今回は身近にあるものを用いて手軽に測定を行うことにした。
温度特性の測定では、ビニール袋とドライヤーを用いて擬似的に温度の高い状態を作ることにした。ビニール袋でを包み、ドライヤーで袋内を温めることでのみに温図に測定の様子を載せる。
を含む閉じた回路内で度変化が起こる環境を作った。
発振を起こし、その発振周波数の変化を観測するという手法を取った。
図は温度特性の測定の際に使用したセットアップ図である。図のようにの他に、モジュールを使用し閉じた経路を作った。
モジュールは反転出力があるものを使用した。
の設定は :にし、全てのケーブ
ルが通るようにした。
図の中央の黒いモジュールが使用したモジュールである。
図のように奇数回 図では 回 ロジックを反転させることで発振させることができる。信号の社のを使用した。このようなセットアップを組み、測定にはのみを温度変化させることができる環境を作った。ドライヤーの風が直接当たらない側の基板にプローブを当てて温度の測定を行った。
、
図に測定の結果を示す。測定当時の室温は : Æ ほどであったが、それから : ÆDelay Module
4.27

4.29
ECL-NIM Level Converter NIM Fan-out
4.29

Le roy4.28(
3 )Wavepro 7300A

Delay Module
Delay Module

Delay Module

Delay Module
NIM Fan-out
31 5nsNIM Fan-out

Delay Module4.30 4.31

26 0 C84

56 0 C図4.27: 温度特性測定の様子
図

図

4.28: NIM Fan-out モジュール

4.29: 温度特性測定のセットアップ図

まで温度を上昇させた。波形のアベレージをとったものの周波数を表示させ、変化が現れるかを観察
図が測定開始直後のオシロスコープのスクリーンショットで図が : Æ 時のオシした。
周
ロスコープのスクリーンショットであるが、結果としてはアベレージの周波数は終始 :期に換算すると:で、変化は見られなかった。以下で変化がみられなかった理由について考

4.30

4.31

173 48ns)

85

56 0 C
5 7642MHz(

4.30: 測定開始直後 (26:0 ÆC) の波形

4.31:(56 0 C) の波形

図
測定終了時
: Æ
波形のアベレージを取ってその値を観察した。図中では P3 に表示されている値である。
図

察してみる。

図4.32: Delay Module の回路の一部

4.32 図はシグナルが通る回路を示している。入力から入って出力までの間に 1 個の MC100EP16DGという IC と 6 個の MC100LVEL58DG という IC の他に 6 種類の長さの違う同軸ケーブル中をシグナルが通る。MC100EP16DG と MC100LVEL58DG はデータシート中に温度による伝播遅延の変化についての記述があるので表 4.4 に載せる。表 4.4 を参考にすると、MC100EP16DG は Typi al な
Propagation Delay は 25 ÆC から 85 Æ C の温度変化で、20ps 増加し、MC100LVEL58DG は 10ps 増加
86Delay Module 85 C Propagation
1  20ps + 6  10ps = 80ps
26 0 C 56 0 ÆC ま40ps くらする。同軸ケーブルの伝播遅延はほとんどないと考え無視し、の Æ 時のの増加分を見積もるととなる。今回は : Æ から :で温度を変化させたので、大体仕様書の半分の温度変化であるから、単純化して考えると
いの時間変化に対応する周波数変化があってもおかしくはない。

Delay

4.4: MC100EP16DG と MC100LVEL58DG の Propagation Delay
MC100EP16DG [19℄40 Æ C25 ÆC
85 Æ CMin Typi al Max Min Typi al Max Min Typi al Max
Propagation Delay [ps℄ 150 220 280 150 220 280 160 240 300
表MC100LVEL58DG [18℄40 Æ C25 ÆC
85 Æ CMin Typi al Max Min Typi al Max Min Typi al Max
Propagation Delay [ps℄ 340 435 560 350 440 570 370 450 590

一方、今回使用したは仕様書より、

LeCroy Wavepro 7300A(以下 Wavepro と略す) の水平軸方向の時間間隔精度

0:06=Sampling Rate + (5ppmof reading) (RMS)となっている。 Wavepro は 4 hannel 同時入力時には 10GS=s の最大サンプルレート (2 hannel 入力時は最大 20GS=s) が可能であるが、測定時の環境では水平軸の設定は 100ns=div であり、サンプ
リングレートは 2:5GS=s であったので、読み取り値として 173:48ns の値を用いて時間間隔精度を計
算すると、

25ps

0:06=2:5[GS=s℄ + 5ppm  173:48  25[ps℄程度となる。
以上の時間変化があれば、周波数の変化が見られるはずだが、実際には周波数に変化はみられなかった。
以上をまとめると、オシロスコープの精度も十分あったが、測定できる範囲でのス
テップの精度は変化しなかったと言える。ビニール袋とドライヤーで作った疑似的な恒温環境であり、基板の温度を測定していたので、個々の部品間には温度のむらがあったと考えられる。しかし、現実的に温度上昇が起こる環境を想定してみると、必ずしも一様に温度上昇するとは考えられないのくらいの変化に対で、より現実的な環境であったとも言える。 の仕様書からの見積もりでは応する周波数変化があってもおかしくはなかったが、簡易的な手法であったこともあり、測定されるほどの変化をしなかった。今回の測定によって、現実的に温度が上昇しうる範囲でははまったく影響を受けないことがわかった。

Delay Module

IC

40ps

Delay Module874.4.4 Delay Module のインストール

Delay Module を TTC クレートにインストールするにあたり、どのようにインストールするのが最適かという議論が何度もなされた。TGC のデータテイクのモードとしては Global、Lo al と呼ばれるものがあるが、 Delay Module をインストールしたとしてもこれらのモードの違いによってケーブルの抜き差しがないような配線を考えなければいけなかった。また、Clo k Phase S an も同時に行えるように考えなければいけない。配線は変えることなく、Online Software の設定のみで変更が行えるという思想の元にインストール方法を考えた。
図のように決定した。この図について説明すると、との最終的な配線は
クレートは独立に存在するが、片サイドにそれぞれを 台ずつインストールすることになった。
の役割について説明する。
という名前のは間それぞれのが時に使用するモジュールである。
時の位相調整用で、にシステムが発行するのシグナルを使用するときに問題が生じることがわかった。
から発行された
シグナルはに入り、にて一度レジスタにラッチされた後に光中は信号に変換されフロントエンドエレクトロニクスに配布される。しかし、で用いているの位相も変化していくので、タイミングによってはうまくラッチされなのシグナルも同様に位相を変えなければならない場合が考えられる。つまり、 が発行するである。
い。そのためにインストールされたのがレベルのためを使用するためには、間のレベ
しかし、 の出力はル変換モジュールが必要であった。そこで開発されたのがであとを併用することで、 からくるにもをかる。
けることが可能になった。
クレートに
台、
台
よって、最終的には各サイドの追加することになった。モジュールのインストール作業は
年の 月末に行われた。
、
図はインストール前とインストール後ののクレートの写真である。

4.33

TTC

TGC
SL

TGC A-side C-side
Delay Module 3

Delay Module
Delay3 Clo k Phase S an
L1A
L1A
LTP

TTCex

Clo k

SL

SL

NIM

Delay2

TTCex

L1A
Delay1
Delay Module

LEVEL CONVERTER Delay Module
TTC

4.4.5

Delay Module A-C
Clo k Phase S an
TGC
Clo k Phase S an

NIM-ECL
ECL-NIM LEVEL CONVERTERSL
L1A Delay

LEVEL CONVERTER1
2009 8A-side TTC

Delay Module3
4.35 4.36

インストール後のテスト

Delay Module の TTC クレートへのインストール終了後、 TGC システム内を流れるクロックに
Delay がかけられるかをテストしてみた。テストは USA15 にて行った。
このテストでは A-side のみに Delay をかけ、C-side には Delay をかけなかった。そして A-side の
SL からアウトプットされる L1A のシグナル と C-side に流れているクロック両者をオシロスコープで観察した。データソースにはテストパルスを用いた。もし、うまく Delay がかかれば、両者のシ
5グナルの間に位相の変化が現れるはずである。
、
、
、
図は
に
、
、
、
の
をかけたときのオシロスコー
プのスクリーンショットである。この測定をしたときにオシロスコープのトリガーにをかけて4.37 4.38 4.39 4.40

A-side 0ns 4ns 8ns 12ns Delay

5

Delay

片サイドで SL は 36 枚あるが、SL のバックプレーン側には NIM out 端子があり、すべての OR がとられ LTP に供給されている。今回のテストでは OR をとる OR Module からのアウトプットを用いた。

88図4.33: TTC クレートのコネクション図

89

図

図

4.34: ECL-NIM LEVEL CONVERTER

4.35: インストール前の A-side TTC クレート 図 4.36: インストール後の A-side TTC クレート
A-side L1A
Delay Module

C-sideいるののシグナルを用いていたので、逆にのクロックが進んでいるように見えに設定した値の分だけ進んでいるので、
に正しく
がかけられ
ているが、
ていることがわかる。
がシステム内でも正しく動作し、がかけられていること
この結果からが示された。

Delay Module TGC

A-side

Delay

90

Delay

図

4.37: 0ns Delay

図4.38: 4ns Delay

図4.39: 8ns Delay

図4.40: 12ns Delay

上の水色のシグナルが A-side で発行された L1A のシグナルである。下の黄色のシグナルが C-sideに流れているクロックである。Delay は A-side にかけたが、オシロスコープのトリガーに A-side の
L1A のシグナルを用いたので、C-side のクロックが進んでいるように見える。

4.4.6 Delay Module 用 Online Software の開発

ATLAS 検出器内のすべてのサブディテクターはデータテイクを始める前にに同期してコンフィ
ギュレーションされる。それを担うのが Onlins Software で、TDAQ とも呼ばれるシステムである。
TTC クレートにインストールされた Delay Module は Global、Stand Alone、さらに Clo k Phase
S an などのそれぞれの Run に合わせて他のハードウェア同様にコンフィギュアーされる (Delay 値が設定される) 必要がある。そこで、Delay Module 専用の Online Software パッケージを用意することになった。このパッケージに求められることは、

1. xml ファイルから設定値を読み出しコンフィギュレーションを行う
2. 設定した値を IS(Inforamtion Server) に残すの 2 つである。また、これらの機能が TDAQ パネル (GUI) と同期して動作しなければいけない。
91Online Software について

Online Software はフレームワークとなる TDAQ の環境の上に構築される。Online Software は4.41 図に示されるような各コンポーネントからなる。

図

TDAQ

4.41: Oine Software のコンポーネント
tdaq-02-00-03

Delay Module

TGCDelayModule

最新ののリリースはで、のパッケージ、もこのリリースを利用して開発された。
システムを通してトリガーの制御、リードアウトするセクターの制御が可能である。これ
を通して制御可能である。実際にを始める際には、がコらの操作は全て
ンフィギュレーションのステートを管理し、各検出器間で同期をとって、ステートが遷移していく。
図は一般的なステートの遷移の例を表している。ステートが遷移する間に各ハードウェアがコンフィギュレーションされる。

TDAQ

GUI

Run

Run Controller

4.42

TGCDelayModule パッケージの開発

TGCDelayModule パッケージは以下のような構成になっている。
mtrequirements ファイルが置かれる

hw
どの

Hardware(計算機、または SBC) を使うかを記述する xml ファイルが置かれる

partitions
このパッケージがどういう名前のパーティションかを記述する

92

xml ファイルが置かれる

図4.42: ステートマシンのダイアグラム

四角で囲まれたものがステートで、その脇に添えられた文字がコマンドを表している。
例えば、ユーザーが boot コマンドを発行すれば (GUI で"boot"というボタンを押せば)、ステートが"NONE"から"INITIAL"に遷移する [5℄。

s hemaクラスが記述された

xml ファイルが置かれる

segments
パッケージ内がどのようなセグメントに分けられるかが記述されている

srsw

C++のソースコードが置かれる
Software に関する設定が書かれた xml ファイルが置かれる

TGCDelayModule
ヘッダーファイルが置かれる

Delay Module に値を設定したり、IS への設定値の publish は C++のソースコードの中に記述される。Delay Module は各サイドの TTC クレートに 3 台ずつインストールされている。そこでソフ
トウェアでもその構造を継承し、TGCDelayBoardSet の中に 3 つの TGCDelayBoard があるという構成にした。 TGCDelayBoardSet の上位には TGCDelayModule-SideA、TGCDelayModule-SideC
93

というクレートに対応するものがあり、またその上位にはがある。

図

RCD(ROD Crate DAQ) と呼ばれるもの

4.43: TGCDelayModule の Segments&Resour es

4.43 図は TGCDelayModule パッケージがどのようなセグメントに分かれるかを示している。
RCA(Run Control Appli ation) は Run のステートの遷移に合わせて Delay Module をコンフィ
ギュレーションする。TGCDelayModule パッケージでは setup() という関数中で ("BOOT"コマンドが発行されたときに) 各モジュールに値を設定するようになっている。また Ora le Database から
コンフィギュレーションのパラメータを取得しコンフィギュレーションするということが可能になったので、他のエレクトロニクスとの同期をとるためにという機能も実装した。
が呼ばれた直後には立ち上がる。
への値の設定は通常通り行われによってなされる。この待つ時間を各モるが、設定終了後指定の時間だけ待つという動作がジュール間で調整することで、同期してコンフィギュレーションすることを可能にしている。
開発されたソフトウェアのテストはという予備のクレートを用いて行った。このクレーはささっていなかったが、エラーが出ないような対処を行い、ステートの遷移がトにエラーなく行えるかを試した。
図はソフトウェアの設定の手順に間違いがなくの状態まで行ったときのスクリー
ンショットである。
また、もう一つの要求されていた機能である への設定値のについても同様の手法で動作確認がなされている。
図はのスクリーンショットである。このテストを行ったときはモジュールがクレートにささっていなかったので、値はが入っている。しかし、実際にはモジュールからリードした
される予定である。
いがsetup()

Barrier
Delay Module
Barrier

Barrier

Delay Modulelo al-daq

4.45"RUNNING"

IS

4.46

IS Monitor

publish94

publish図

図4.44: TGC Onlins Software の Barrier 機能

4.45: Delay Module ソフトウェアの TDAQ パネル
TGCDelayModule

パッケージは
これらのテストを終えた
ジにインストールされ、現在は問題なく動作している。

95

Global と Lo al のソフトウェアパッケー

図4.46: IS Monitor

4.4.7 Clo k Phase S an の準備状況

Delay Moduleの開発をすすめ、完成品のテストを行い、それを動かすためのソフト
現在までにウェアの開発を行ってきた。モジュール自体も精度よく作られていて、
も安定して
年の時点で
に必要なインフラは全て揃ったと言える。また、動作している。
は年月より運転を再開し、 月
日には
検出器で
を向かえ
単独でデータテイクを行う時間を得て測定を行うのみの状況となっている。
た。あとは

2009
LHC 2009 11
TGC

Clo k Phase S an
11 24

96

Online Software

ATLAS

First Collision

4.5

TGC オフラインソフトウェアの開発

4.5.1

オフラインソフトウェア

ROD ATLAS
ROD
L2(Level-2 Trigger) EF(Event Filter)
200Hz
Level-1 Trigger
ASIC FPGA
L2 EF
EF
SFOs(Sub-Farm Output Managers)
EF
(
SFO
Run

各検出器の
は
規定のフォーマットでデータを出力する。
から出力されたデーとで選別を受け、最終的にのイベントレー
タはさらに
はカスタム
や
によるハードウェアのトリガーであっトで出力される。
はソフトウェアのトリガーで、市販のコンピュータを組み合わせた設備で実行されたが、 とる。
による選別も通過したイベントはを通して、ので処理された順に送信されるため、時系列順
中央計算機センターに送られ保存される。データはからの出力であるかが明記されている 。ただにはなっていない そのためファイル名にはどのし、違うのイベントが混ざるようなことはないようになっている。

図

4.47

CERN
)

4.47: ATLAS 検出器のトリガーと DAQ のブロックダイアグラム [9℄
SFOs

CERN

Raw

図は上記で説明した内容を表している。
からの計算機センターに送られたデータはとも呼ばれ、 と からなる情報の列である。
では年間 :に及ぶデータを処理するためにと呼ばれるシステムを採用している。
では世界各地の研究機関の計算機資源を高速ネットワークで接続し分散解析を行う。
は階層構造と呼ばれる をしているが、その頂点に位置するを担当するのが、のBS(Byte Stream)
ATLAS
3 2PB
Grid
(Tier
)

0 1

Grid

Tier0

97

Grid
CERN

Tier0 Raw
Raw
Re onstru tion ESD(Event Summery Data)
Tier1 ESD
AOD(Analysis Obje t Data)

計算機センターである。
ではデータを保存し、データをトラックやクラスターの情し、を生成する。
データと
は
に
報に
は
を元に
を生成する。
送られ、以上が検出器からの生の情報が物理解析を行えるような形になるまでの一連の流れであるが、この一連の流れの中で使われるのがオフラインソフトウェアと呼ばれるもので、それはというとをベースにしたフレームワーク上で開発されたものである。
図でを担当するのはオンラインソフトウェアと呼ばれるもので、オフラインソフトウェアと区別される。
のオフラインソフトウェアにはをにリコンストラクションするまでに使用される一などがある。
連のソフトウェアとC++ python
TGC

Raw

ESD Tier1

4.47

AthenaDAQ

BS ESD
DQA(Data Quality Assessment)

4.5.2 TGC オフラインデコードソフトウェアの概要

TGC オフラインソフトウェアの中で BS をデコードするのに使用されるソフトウェアは=MuonSpe tometer=MuonCnv=MuonTGC CnvTools
パッケージである。このソフトウェアによって BS!RDO!PRD の変換が行われる。RDO(Raw Data
Obje t) にはハードウェアのレベルの情報をオブジェクト化したものである。 TGC の場合はエレク
トロニクスの ID やチャンネルの情報などのハードウェア固有のものが入っている。 RDO の情報から抽象化を進めたものが PRD(Prepared Raw Data) である。ESD にはこの PRD レベルの情報が含まれる。TGC には PRD が大きく分けて 2 種類あり、Tg PrepData と Tg CoinData と呼ばれる。
Tg PrepData は Hit の位置情報が含まれていて、どのチャンネルかを一意に特定できる。Tg CoinDataには Tra klet(Low-Pt Coin iden e)、HiPt(High-Pt Coin iden e)、SL の 3 つのトリガー情報が含まれている。
のの出力フォーマットは 種類あるために、のコンバートを行うソフトも 種
フォーマット と類あり、それぞれ
フォーマット と呼ばれる。
の変換を行うのは
と呼
ばれる。
内では
、
、
、 のそれぞれにデコードを行うメ
ソッドが用意されている。
の変換時にはが使用される。
は実際のエレクトロニ
からを取得する、またはクスの配線をデータベース化し、エレクトロニクスのからエレクトロニクスのを取得するということを可能としている。
は検出を指定することで、一意にどの検出器のどのチャ
器の全チャンネルに割り振られていて、を用いるンネルであるかということを特定できるようになっている。つまり、このことでチャンネルとエレクトロニクスの関係を瞬時に得ることができるのである。

TGC ROD

2
BS!RDO2TGC RodDe oderRawdata (Rawdata) TGC RodDe oderReadout)
RDO!PRDTg RdoToPrepDataTool(Readout
Tg RdoToPrepDataTool
Hit Tra klet HiPt SL
RDO!PRD

Cabling Servi e

ID

ID

ID

Oine ID

Cabling Servi eOine ID
Oine
Oine ID ATLAS
Cabling Servi e

4.5.3 TrigMuonCoinHierar hy の開発

TGC のトリガーは階層構造になっている。 4.48 図はそれを表したものである。
98図4.48: TGC のトリガーの階層構造

Hit は Wire か Strip か、どの Station のヒットだったかという風に大きく分けることが可能である。Tra klet は TGC2 と TGC3 の 2-station コインシデンを満たし、 SLB から出力されたデータをデコードした ESD 上でのデータオブジェクトである。HiPt は Tra klet の条件に加え、TGC1 の Hitを要求し、HPT でのコインシデンス処理を満たしたデータをデコードした ESD 上のデータオブジェ

クトである6 。
とで独立して行っている。ハードウェアとしてのは  コイン
ここまでの処理はをつけてトリガーを発行している。
シデンスを取り、ミューオンのトラックを構成し、で処理された結果として残ったデータは上のからリードアウトされ、デコードがなされという名前のデータオブジェクトになる。
た後に、の方から考えてみると、イベント中にデータオブジェクトが存在すると、頂点に位置する
必ずに対応したは存在するはずである。また、時によっては対応したオブジェクが存在すると、必ずそれに対応したとのが存
トが存在する場合もある。
が存在するときは、必ずそれに対応したのが存在するはずであ
在するはずである。
を起点に考えてトリガーに対応するを探すこともできる。
る。以上のように
このトリガーとヒットの階層関係を利用したのがパッケージである。
図のような階層構造が見つかったときに、との両者、などからアクセスできるようになっている。このパッのポインタを保持し、 、からそのもとになったが生成したトリガー情報にアクセスするこ
ケージを用いることでとを可能にすることに加え、トリガーが存在するときにそれに対応するが存在するかをチェックすることで、ソフトウェアのデコーダーのデバッグやハードウェアの不具合を知ることができる。

Wire Strip

SL

"SL"

SL

Pt Threshold
SLB

SL

SL
Tra klet
Tra klet
HiPt
SL

SL

SL R-

HiPT
TGC2 TGC3 Hit
TGC1 Hit

Hit
TrigMuonCoinHierar hy
4.48
Tg PrepData(Hit) Tg CoinData(Coin iden e)
Hit Coin iden e Tra k
Tra k
Hit
Hit

6

HPT はデータをリードアウトする機能が備わっていないので、正確には SL に送られて SL の SLB からリードアウ
トされたデータをデコードしたものである99

TrigMuonCoinHierar hy パッケージの概要

TrigMuonCoinHierar hy パッケージは以下のような各構成要素からなっている。
Tg CoinHierar hy lass

PRDs (Tg PrepData、Tg CoinData) のポインタを保持するためのメ階層構造を保ったまま
ソッドを記述するクラス。

Tg CoinHierar hySv

lass

Tg CoinHierar hy オブジェクトを保持する。また、クライアントのパッケージに Tg CoinHierar hy のポインタを供給するためのメソッドを記述するクラス。

Tg CoinHierar hyClassifyTool lass

TGCCoinHierar hyClassifyTool は Tg CoinHierar hyTriggerSe tor を用いて Tg PrepData、
Tg CoinData をそれぞれのトリガーセクターにクラス分けする。

Tg CoinHierar hyTriggerSe tor lass

Tg PrepData と Tg CoinData を保持する。Tg CoinTg CoinHierar hy を構成するために使われる。

一つのトリガーセクター内にある複数のによって呼び出され、Hierar hyClassifyTool

Tg CoinHierar hyFindTool lass
必要十分条件を満たすトリガーの階層関係を見つけるためのクラス。
を見つける。
る

Tg PrepData

Tg CoinData に対応す

Tg CoinHierar hyTestAlg lassTg CoinHierar hySv を実装したサンプルプログラム。また、基本的な対応関係を確認するプ

ログラムを含んでいる。

4.49 図は TrigMuonCoinHierar hy パッケージ内の各クラスの依存関係を図で示したものである。
Tg CoinHierar hy パッケージ部分の基本構成は ICEPP の織田氏によって開発された。私は上記の中で Tg CoinHierar hyFindTool の改良に携わった。
Tg CoinHierar hyFindTool の改良

Tg CoinData (トリガー) に対応する Tg PrepData (Hit) を見つける、または Tg PrepData (Hit)が作りだした Tg CoinData (トリガー) を見つけるためには、Cabling Servi e を用いて、両者がエレクトロニクスの ID 上の情報で一致するか、つまり RDO レベルの情報で一致しているかを確認する必要がある。というのも、RDO!PRD の変換のときに、一つの RDO をもとに Tg PrepData という PRD と Tg CoinData という PRD に分けて変換するという処理がなされている。もともとは両者は同一の情報から生成されたものである。 Cabling Servi e を Tg CoinHierar hyFindTool に導入し、Tg CoinData と Tg PrepData を RDO レベルの情報で比較することで、必要十分な条件を満たす対応関係を探すことができる。

100

図

4.49: TrigMuonCoinHiera hy の Class の階層図 [21℄Tg CoinHierar hyFindTool に Cabling Servi e を導入するにあたり、 MuonTg CnvTools 内のTg RdoToPrepDataTool パッケージ実装されている手法を参考にすることにした。Tg RdoToPrepDataTool では Cabling Servi e を用いて RDO!PRD の変換を行っている。つまり Tg RdoToPrepDataTool に実装されている手法の逆をすることで、 PRD!RDO の変換が行える (正確にいえば
PRD!RDO の逆変換は完全にすることはできない。理由については後ほど言及する。 )。そこで、Tg RdoToPrepDataTool に実装されている Cabling Servi e の使用手順を逆にし、使用している関数などもそっくりそのまま使用した7 。
の開発を進めると同時にデコードソフ
このような手法をとることで、のデバッグにも役立てることができる。対応関係がとれない場
トウェアの合が多ければ、
内のデコード部分に誤りがあるということである ハードとの対応関係はとれるはずである 。
ウェアの不具合がない限り、の開発をデコードソフトウェアのデバッグにも役立てるこ以上のようにとができた。
以下では、に実装したアルゴリズムについて解説する。
図はのメインとなるアルゴリズムを模式的に表したものである。
での中にはとの二つの関数
一番最初に呼び出されるのはがある。
まずが実行される。
ではトリガーセクター内に見つかった
の情報
をもとに、
オブジェクトのベクターを作り、オ
下位の階層のトリガーが見つかるかを調べ、見つかった場合はそのポインタを
ブジェクトに保持するという操作を行っている。 、、ごとにループが回される

Tg CoinHierar hyFindTool
Tg RdoToPrepDataTool
Tg RdoToPrepDataTool
Tg CoinData Tg PrepData
Tg CoinHierar hyFindTool

4.50

Tg CoinHierar hyFindTool
Tg CoinHierar hyFindToolnd() nd()ndCoin iden e()
Coin iden e(Tg CoinData)ndCoin iden e()

ndCoin iden e()
Tg CoinHierar hy

SL HiPt Tra klet

100%

(

)

ndHit()

Tg CoinHierar hy
for7
通常であれば Tg RdoToPrepDataTool のヘッダーをインクルードすることで、Tg RdoToPrepDataTool 内で使用している関数を使うことができるが、MuonTg CnvTools は特殊で、外部のパッケージからの関数の参照ができなくなっている。そこで、Tg CoinHierar hyFindTool には文字通りそっくりそのまま同じ関数をコピーした。

101

図

4.50: Tg CoinHierar hyFindTool のアルゴリズム
各関数の引数は省略して示している。

SL HiPt

ndCoin iden eFromSL() ndCoin iden eFroimHiPt()
SL HiPt Tra kle
tra kletIdのループ中ではそれそれ、とが、 、いう関数が呼ばれ、下位のトリガー階層が見つかるかチェックを行っている。 、、間と呼ばれる変数を用いている。
は同じトリガーの情の対応関係のチェックには、間で同じ値を持つという性質を利用している。
報であれば、 、次にが呼び出される。
中で作りだされたのベクが見つける。
またはがターのループを回し、コインシデンスに対応する
内で対応付けが行われる。
、
の
あるときは
内で対応付けを行う。このと場合は内に関数を実装した。以下にとの処理の詳細を載せる。

tra kletId
SL HiPt Tra kletndHit()
ndCoin iden e()
Hit
ndTGC1HitFromHiPt()
ndTGC23HitFromTra klet()
TGC23HitFromTra klet() CablingndTGC1HitFromHiPt()

Tg CoinHierar hy
HiPt Wire
HiPt Strip
Tra klet Wire Tra klet Strip
ndTGC1HitFromHiPt() ndndTGC23HitFromTra klet()ndTGC23HitFromTra klet()

1. Tra klet が持つ OineId から各種のエレクトロニクス ID に変換を行う。このとき、Cabling 関数中の getLowPtCoin iden eIDfromOineID() を使用する。
2. Hit が持つ OineId から各種のエレクトロニクス ID に変換を行う。同様に getLowPtCoin iden eIDfromOineID() を使用する。
3. 両者のエレクトロニクスの ID が一致するかをチェックする。
102

ndTGC1HitFromHiPt()

1. getHiPtIds() という関数内で、HiPt の OineId をもとに Cabling 関数の getReadoutIDfromOineID()、getSLBIDfromReadoutID() を使用する。
2. getHighPtIDfromOineID() を実行する。
3. getBitPosOutWire() (または getBitPosOutStrip()) を実行し、TGC3 上の 2 つの bitpos(bitposition) を取得する。そして、TGC3 上の 2 つの bitpos から getBitPosInWire() (またはgetBitPosInStrip()) を実行し、TGC3 上の bipos から HPT のコインシデンスマトリックスで得られた delta の値を考慮してプロジェクションした TGC1 上の 2 つの bitpos を取得する。また、bitpos をもとに TGC1 上での SLB の hannel 番号に変換する。
4. Hit の OineId をもとに、getReadoutIDfromOineID() ! getSLBIDfromReadoutID()という流れで Cabling 関数を実行する。
5. 得られた Hit の bitpos をもとに TGC1 の SLB 上での hannel 番号に変換する。
6. HiPt の OineId から求められた SLB 上での hannel の範囲の中に Hit の OineId から求めた SLB 上での hannel が位置するかを比較する。
SLB の出力するデータは 200bit あるが (SLB の出力するデータフォーマットを付録 C に載せる)、最初の 40bit はトリガーの情報を含んでいる (4.51 図)。残りの 160bit は Hit の位置を表すが、これを bitpos と呼んでいる (4.52 図、各 SLB の bitpos フォーマットについては付録 D に載せる)。

図

図

4.51: SLB が出力する 200bit のデータ

4.52: SLB が出力する 200bit のデータ中の Hit 情報
SLB

Hit

subMatrix からの出力でTriplet Wire の bipos がどので共通であるが、情報の中でどの
データフォーマットは全てのあるかというのはインストールされる場所で異なってくる。
図はようにアサインされているかを示している。

103

4.53

図

4.53: Triplet Wire SLB の bitpos

両端の赤で囲まれた部分は Adja ent チャンネルを示している。この部分は隣の SLB と共有しているチャンネルである。

図4.54: Triplet Wire の SLB Channel

SLB 上での hannel として順番に並べると 4.54 図のようになる。
Triplet Wire の場合はこの SLB Channel を R が大きい方から小さい方へ一列に並べたものを特に
RDO Channel と呼ぶときがある。TGC1 での Hit と HiPT Wire の対応関係を見つけるときにはこの RDO Channel を使用する。TGC3 から TGC1 への bitpos のプロジェクションを模式図で示したものが 4.55 図である。Tg RdoToPrepDataTool においてプロジェクションの元となる TGC3 上のbitpos は ROI の上端と下端の hannel を指定するようになっているので、そのやり方を踏襲した。
このプロジェクションした RDO Channel の範囲内に Hit の RDO Channel がおさまれば、対応がとこれをれたということになる。
の場合のはからの入力がある。そのためでの力を一列に並べる。
の対応関係を見つけるときには

Triplet Strip

bitpos 4.56 図のようになる。Triplet Strip の SLB には二つのチェンバー
bitpos から SLB Channel に変換するときは一つのチェンバーからの入strip SLB Channel は 4.57 図のようになる。TGC1 での Strip と HiPt Strip
SLB Channel を使用する。

TrigMuonCoinHierar hy を用いたデータ解析

2009 8
Run124887
TrigMuonCoinHierar hy

年 月のコンバインドラン、の宇宙線データを使用してきた。
開発を進める上で、を開発初期段階のを用いてプロセスした結果と、最近のパッケージを用いてプロセスした結果を比較してみる。 月 日に付けさと 月 日に付けされたれたを使用した。
を使用するとトリガーのヒエラルキー間での対応がファイルとして出力してくれる。
とれる割合を図と図の中での対応がとれる確率が良くないが、これはこののとRun124887
MuonCoinHierar hy
TrigMuonCoinHierar hy-00-00-10-07 10 28
TrigMuonCoinHierar hy
00-00-19
root
4.58 4.59
SL!HiPt Strip
104

Tag

Trig-

9 19 Tag
TrigMuonCoinHierar hyRun

図4.55: Wire の場合の TGC3 から TGC1 へのプロジェクション

4.56: Triplet Strip SLB bitpos

図のTriplet Strip の SLB には Adja ent チャンネルはない。また一つの SLB に二
つのチェンバーからの入力がある。また、Ba kward チェンバーと Forward
チェンバーで Layer の入力の順番が異なる。

図4.57: Triplet Strip の SLB Channel
4.5 Run124887
HiPt

きのトリガー条件によるものである。表はの時点でのトリガーコンディションであを見るとわかるが、このトリガー条件ではのときにのを要求していない。
る。表
このため、 とのオブジェクト間で対応がとれる割合が悪くなっていると考えられる。
以外は同じ結果が得られ、 :以上の対応が個別に見ていくと、ではの方が対応がとれた。また、

4.5

Strip Hit

SL HiPt Strip
HiPt Strip!TGC1 Hit Strip
99 8%
HiPt Strip!TGC1 Hit Strip TrigMuonCoinHierar hy-00-00-19105図4.58: TrigMuonCoinHierar hy-00-00-10-07 の結果

図4.59: TrigMuonCoinHierar hy-00-00-19 の結果
HiPt Strip TGC1 Hit Strip

HPT End ap
TGC1 HPTとの間の対応関係が悪いのはとれる割合が高くなった。
ボードのにあるハードウェアのバグのためである。このバグによってのボードでコインシデンスのとれたチェンバーがどの入力からきたものかが分からなくなっている。
ボードを通ったデータではシグナルがチェン
これは言い換えるとチェンバーから来たのかが分からなくなっている。
ソフトウェアでバーから来たのか、はこのバグに対処するため両方のチェンバーに対応するを作るという操作を加えている。こオブジェクトが見つかっても対応するがみつからないという事態が起こ
のために
では
の中で
に対応す
る。
を見つけるときに、
オブジェクトの上でのチェンバーの位置と
上での
の
る

Strip

Chip1

HPT End ap Strip
T8

Chip1

RDO
Hit
Tg CoinHierar hyFindTool
TGC3

HiPt Strip
TrigMuonCoinHierar hy-00-00-19
Hit
HiPt

Oine

T6

HiPt Strip
TGC1
Hit

4.5: Run124887 の時点でのトリガー条件
TGC1
TGC2 and 3 TGC2 and 3
From 9th September, 2008
Wire
Strip
Wire
Strip
MU0 TGC HALO (PT=1) not required
2/3
and
MU0 TGC (PT=4)
not required
3/4
3/4
10 < ÆR
15
表j

MU6 TGC (PT=5)

2/3

j

j 

ÆRj  10and106

SL - Tracklet Strip

SL - Tracklet Wire
104
3
10
102
10
1

104
3
10
102
10
1
20

40

60

80

100

120

140

20

SL (PT=4 or 5) - HiPt Wire
10

3

10

102

102

60

80

100

120

140

3

10

10

1

1
20

40

60

80

100

120

140

20

40

60

80

100

120

140

HiPt Strip - Tracklet Strip

HiPt Wire - Tracklet Wire
104

3

10

3

10

102

102
10

10
1

1
20

40

60

80

100

120

140

20

40

60

80

100

120

140

HiPt Strip - TGC1 Hit Strip

HiPt Wire - TGC1 Hits Wire
104

3

10

3

10

102

102

10

10

1

1
20

40

60

80

100

120

140

20

104
3
10
102
10
1

40

60

80

100

120

140

Tracklet Strip - TGC2 and 3 Hits Strip

Tracklet Wire - TGC2 and 3 Hits Wire
104
3
10
102
10
1
20

図

40

SL (PT=4 or 5) - HiPt Strip

40

60

80

100

120

140

20

40

60

80

100

120

140

4.60: Trigger Se tor 別にみた対応関係の結果 (TrigMuonCoinHierar hy-00-00-10-07)
黒色で示されているのが Coin iden e と Hit の対応がとれたエントリで、赤色は対応がとれなかったもののエントリである。横軸は TGC の Trigger Se tor(End ap で 48、Forward で 24、A-side と C-side があるので合計で 144 ある) を一列に並べたものである。

SL - Tracklet Strip

SL - Tracklet Wire
104
3
10
102
10
1

104
3
10
102
10
1
20

40

60

80

100

120

140

20

SL (PT=4 or 5) - HiPt Wire
10

3

10

102

102

60

80

100

120

140

3

10

10

1

1
20

40

60

80

100

120

140

20

40

60

80

100

120

140

HiPt Strip - Tracklet Strip

HiPt Wire - Tracklet Wire
104

3

10

3

10

102

102
10

10
1

1
20

40

60

80

100

120

140

20

40

60

80

100

120

140

HiPt Strip - TGC1 Hit Strip

HiPt Wire - TGC1 Hits Wire
104

3

10

3

10

102

102

10

10

1

1
20

40

60

80

100

120

140

20

104
3
10
102
10
1

40

60

80

100

120

140

Tracklet Strip - TGC2 and 3 Hits Strip

Tracklet Wire - TGC2 and 3 Hits Wire
104
3
10
102
10
1
20

図

40

SL (PT=4 or 5) - HiPt Strip

40

60

80

100

120

140

20

40

60

80

100

120

140

4.61: Trigger Se tor 別にみた対応関係の結果 (TrigMuonCoinHierar hy-00-00-19)
107

Hit

チェンバーの位置の必要最小限の組み合わせのみに対応するを見つけるという処理が追加されて中ではオブジェクトに対応するが見つからないる。さらにをもう一度探し、の対応関係とるという処理がかったときに、そのパートナーとなる追加されている。以上の理由から
での対応関係が改善している。
図と図を見比べてみても、図の中ののプロットで赤色のエントリが少なくなっていることからも、対応関係が改善していることがわかる。
しかし、図においてものトリガー階層間で対応関係がとれていないところがあり、しかも特定のトリガーセクターが悪いというわけではないので、何かしらの問題がまだ残されている
パッケージ
年
月
日にリリースされたと考えられる。最新のを用い、年ビーム衝突前に取得された単独の宇宙線とモンテカルロデータでの対応関係も調べてみた。

Hit Strip

Tg CoinHierar hyTestAlg
HiPt Strip
Hit
HiPt Strip
Hit
TrigMuonCoinHierar hy-00-00-19 HiPt Strip!TGC1 Hit Strip
4.60 4.61
4.61
HiPt Strip!TGC1

4.61

Strip

TrigMuonCoinHierar hy
TrigMuonCoinHierar hy-00-01-03)
2009
Run(run137898)

図(2009 12 21

TGC

4.62: run137898 の対応関係の結果
SL - Tracklet Strip

SL - Tracklet Wire
104

104

3

10

3

10

102
10

102
10

1

1
20

40

60

80

100

120

140

20

SL (PT=1, 2, 3 or 6) - HiPt Wire

40

60

80

100

120

140

SL (PT=1, 2, 3 or 6) - HiPt Strip

10

3

10

102

102

3

10

10

1

1
20

40

60

80

100

120

140

20

40

60

80

100

120

140

HiPt Strip - Tracklet Strip

HiPt Wire - Tracklet Wire
104

3

10

3

10

102

102
10

10
1

1
20

40

60

80

100

120

140

20

40

60

80

100

120

140

HiPt Strip - TGC1 Hit Strip

HiPt Wire - TGC1 Hits Wire
104

3

10

3

10

102

102

10

10

1

1
20

40

60

80

100

120

140

20

40

60

80

100

120

140

Tracklet Strip - TGC2 and 3 Hits Strip

Tracklet Wire - TGC2 and 3 Hits Wire
6

10
5
10
104
3
10
102
10
1

104
3

10

102
10
1
20

図

40

60

80

100

120

140

20

40

60

80

100

120

140

4.63: run137898 のトリガーセクター別に見た対応関係の結果
108図4.64: モンテカルロで見た対応関係の結果
SL - Tracklet Wire

3

SL - Tracklet Strip

3

10

10

102

102

10

10

1

1
20

40

60

80

100

120

140

20

40

102

100

120

140

120

140

10

1

1
20

40

60

80

100

120

140

20

HiPt Wire - Tracklet Wire

3

10

10

102

102

40

60

80

100

HiPt Strip - Tracklet Strip

3

10

10

1

1
20

40

60

80

100

120

140

20

HiPt Wire - TGC1 Hits Wire

3

10

10

102

102

40

60

80

100

120

140

HiPt Strip - TGC1 Hit Strip

3

10

10

1

1
20

40

60

80

100

120

140

20

Tracklet Wire - TGC2 and 3 Hits Wire

3

10

10

102

102

10

40

60

80

100

120

140

Tracklet Strip - TGC2 and 3 Hits Strip

10

1

1
20

図

80

102

10

3

60

SL - HiPt Strip

SL - HiPt Wire

40

60

80

100

120

140

20

40

60

80

100

120

140

4.65: モンテカルロデータをトリガーセクター別に見たときの対応関係の結果

4.62 図は run137898 の対応関係の結果で、4.63 図はそれをトリガーセクター別にみたものである。
このデータでも Strip の方で対応がとれないものがみられる。特定のセクターで対応がとれない数が多いものはハードウェアの不具合によるものと考えられる。Strip で対応がとれないものはやはりソフトウェアのバグがまだ残っていると思われる。
8図、図はを使用したものだ
またが、の方で対応がとれないものがいくつか見られる。しかし、モンテカルロデータでは対応がとれない数はどれも 、 など少数である。シミュレーションでトリガーをシュミレートしているのというパッケージであるが、このパッケージに問題があるのか、からにはに問題があるのかはさらなる調査が必要である。
変換する

4.64
Strip

4.65

m 09 valid.106051.PythiaZmumu 1Lepton.re o.ESD

1 2

TrigT1TGC
Tg RdoToPrepDataTool

8

RDO

!

PRD

というジェネレータを使用し、 Z  と崩壊するイベントをシュミレートしたものである。さらに Muonのアクセプタンス外のものは除き、少なくとも 1 つのレプトンはリコンストラクションが可能なようにジェネレートされている。
PythiaSpe trometer

109

4.6

まとめ

TrigMuonCoinHierar hy パッケージを用いて Coin iden e と Hit の対応関係は実データ、モンテ
カルロともに 99% 以上対応することを確認できた。特に、Wire の方では対応関係がほぼ 100% とれるので、TrigMuonCoinHierar hy パッケージを用いて問題のあるハードウェアを見つけることも可能である。ただし Strip の方では SL!Tra klet Strip、SL!HiPt Strip、HiPt Strip!TGC1 Hit
Strip などの場所で全体的に対応がとれていない。これがまだ問題として残されている。ソフトウェ
アのバグによるものと考えられるが、どの部分が問題なのかをさらに追及する必要がある。

110

第 5 章 LHC アップグレードに向けた TGC 読み出
し回路の研究開発
5.1

Super LHC 計画

2009 年 11 月に LHC は安定稼働を迎えたが、LHC のアップグレードに向けた議論もなされている。現在のデザインルミノシティである 10 m s から一桁上昇させ、10 m s にしようというのが目的であり、Super LHC 計画 (以後 SLHC 計画とする) と呼ばれる。以前は Center-of-mass
34

2

1

35

2

1

エネルギーの上昇も議論されていたが、これは超伝導磁石の大部分を交換することになるので現実的ではなく、今ではルミノシティの上昇を前提にした上で様々な議論がなされている。
のアップグレードによって物理のポテンシャルを拡張することが可能となる。

LHC

5.1.1

物理的なモチベーション

20  30%ほど発見可能積分ルミノシティの大きさが最大一桁上昇した場合、新粒子の質量について
1
領域が大きくなり、さらに精密測定まで可能にする。
計画としては各実験において、の積分ルミノシティを記録することを目標としている。これによって超対称性粒子、、新種の重いゲージボソンなどのが高まることが期待されている。また、統計が 倍になることによって標準理論内の、または標準理論を超えた現象の精密測定も可能にする。
とフェルミオン、ボソンとのカップリング、の フレーバーの変わる中性カレントの過程を経た 稀崩壊、ゲージボソンの 重または 重カップリング、超対称性理論を形成するパラメー
では制限される、のを探す
タなどの測定を可能にする。さらに通常のことで、のセルフカップリングを観測できるかもしれない。
のアップグレードによって非常に興味深い物理現象を測定する機会が得られる。
以上のようにSLHC

di overy potential

boson

10
Higgs
)

Higgs

5.1.2

3

4
LHC

3000fbMSSM Higgs

top (Higgs pair produ tion

LHC

加速器のシナリオ

LHC 側のアップグレードのシナリオとして様々なケースが考えられているが、検出器にとって重要なパラメータとなるバンチ衝突間隔について分けると、3 つの場合が考えられる。現行のバンチ衝
突間隔 (25ns) を維持するシナリオ (S enario A)、現行より短い衝突間隔にするシナリオ (S enatio
B)、現行より長い衝突間隔にするシナリオ (S enario C) の三種類である。

111

S enario A

25ns

このプランでは現行のの衝突間隔を維持し、その他の部分を変更することでルミノシティの上昇を図る。この場合に考えられることは、

1. マシンのアップグレードなしにルミノシティを上昇させる
2. IR(Intera tion Region) をアップグレードするの二つである。
の場合はバンチあたりの陽子の個数を増やす。この選択をした場合、 倍より若干多い程度のル倍には及ばない。
ミノシティの上昇を得られるが、目標とするの場合は新しい用の 重極電磁石をにインストールし、ビームの横方向のサイズを小さくする。また、この新しくインストールされるマグネットは現行の位置よりも に近いところ
から数 のところ にインストールされる必要がある。この選択をした場合はさらにバンチの長さシステムの変更もしなければいけない。この場合ではデザインルミノシティ
を半分にするためにから約 倍程度の上昇が見越されている。
1のアップグレードに合わせて、を大きくする装置も加えることで、倍のルミノシティを得ることもできる。

1
2

Fo us

m

IR

)

5

2

10
IR

4

IP

(IP

RF

Piwinski Parameter

7.2

S enario B

25ns
10 15ns 12 5ns

5

これは現在のバンチ衝突
より衝突間隔を短くするというシナリオであるバンチ間隔としてはの倍数の 、や :という値が議論されている。 : から : 倍のピークルミノシティの上昇が期待される。しかし、衝突間隔を短くするためには加速器の諸々の構成要素の交換などで費用がかさむのに加え、バンチ間の間隔が短くなることによって電子雲効果の影響が顕著になる。シンクロトロン放射やハロー陽子がビームパイプの壁面に衝突すると電子を引き剥がす。この電子は加速され電子自身がまた壁面にぶつかることで連鎖的に電子を生成していくが、この反応によって生じるエネルギーがマグネットの温度を上昇させ、クエンチが起きる。またそれらの電子の存在がビームに干渉し、バンチ構造が崩壊する可能性がある。これが電子雲効果である。以上のような理由からこのシナリオが選択される可能性は低い。

S enario C

77

25ns

11 5

50ns 75ns

これは現在のバンチ衝突間隔
より長いバンチ衝突間隔のやを採用するというものである。バンチ衝突間隔が長くなれば電子雲効果を避けることができ、加速器を放射線から防護する観点から見ても利益が大きい。また、縦方向のバンチの形を正規分布のようなかたちから長方形
的なフラットな形にすることで倍のルミノシティが得られる。このシナリオでは 倍に近いルミ
ノシティの上昇が得られる。

p

2

9

S enario A()
phase1 phase2

以上のような可能性が考えられていたが、現在では現行と同じバンチ衝突間隔 とa のバンチ衝突間隔 が主に検討されている。アップグレードは、とS enario C(50 ns)

1

Piwinski Parameter  =  z =2x である。ここで、 は Crossing Angle、z はバンチの長さ、x はバンチの横方向の広がりである。Piwinski Angle とも呼ばれる。

112

phasephase1

Lina 4

二つので進むことが検討されている。
では新しい直線加速器、をインジェクター
トリプレットに交換する予定であとして利用するのに加え、 の 重極マグネットを新しいでは老朽化している以外のインジェクターの新調に加え、 の完全な再設計が計る。
画されている。 のデザインには今のところ つの計画がある。

phase2

IR

IR 4
Lina

図

NbTi

4

IR

5.1: IR のアップグレードプラン [25℄5.1 図は phase2 の IR のアップグレードで期待されている 4 つのプランを示している。4 つのプラ

ントは Early Separation (ES) Full Crab Crossing (FCC) Large Piwinski Angle (LPA) Low Emittan e (LE)4
ESの つである。
では新しい 重極マグネットををはさんで両サイドにインストールする。これによって 重
極マグネットの位置までバンチの分離を保つことができ、チューンシフトを減少させることができる。
は 重極マグネットの外に置かれ、これによって衝突地点での完全なバンチのオーバーラップを可能にする。

2

IP

2

Small-angle rab avities 4

113

FCC は rab avitiy に全てを委ねるプランである。Crab avity によってバンチのオーバーラップを最大限にする。
プランではバンチ横方向の広がりを抑え、かなり薄くすることでジオメトリーのロスを最小限にし、ルミノシティの上昇を得る。
にすることでより強力なビームにすることができる。このプランではバンチの衝突間隔をにし、衝突角を大きし、バンチを平たい形にすることでチューンシフトを制限することが求められる。チューンの広がりを小さくするために、それを補うためのワイヤーを必要とする。またでの衝突のためにの間隔で主要なバンチの間に小さなバンチが挿入される スーパーバンチ構
成という 。
に つのプランごとの主要な加速器のパラメータを載せる。
表

LE

LPA

50 ns

25ns

)

(

LHCb

5.1 4

5.1: Main parameters of the proposed s hema for the IRs
Parameter
Nominal Ultimate ES FCC LE LPA
transverse emittan e [m℄
3.75
3.75 3.75 3.75
1 3.75
Nb [10 ℄1.15
1.7 1.7 1.7 1.7 4.9
bun h spa ing [ns℄
25
25
25
25
25 50
longitudinal pro leGauss Gauss Gauss Gauss Gauss Flat
rms bun h length [ m℄7.55
7.55 7.55 7.55 7.55 11.8
 [m℄
0.55
0.5 0.08 0.08 0.1 0.25
 [rad℄285
315
00 311 381

Piwinski Parameter  =  z =2  x
0.64
0.75
0
0 3.2
2
peak L [10 m s ℄1
2.3 15.5 15.5 16.3 10.7
peak events/ rossing
19
44 294 294 309 403
表

11

34

図

2

1

5.2: Peak Luminosity [25℄図5.3: Integrate Luminosity [25℄5.2、5.3 図にピークルミノシティと積分ルミノシティでみる計画進捗の予想図を載せる。
114

Crab Cavity

図5.4: IP における (a)head-on 衝突と (b) rab rossing を持った衝突 [16℄5.4 図は通常の head-on 衝突の場合と rab- rossing を持った衝突の模式図である。 Crab rossingがある方が明らかにバンチの重なりが大きくなることによって、ルミノシティの上昇が図れる。Crab
RF avity を IR にインストールすることで、 rab rossing を持った衝突が可能となる。現在のところ Crab avity が実用化されているのは、日本の KEK(高エネルギー加速器研究機構) に建設されている KEKB のみである。
5.1.3 ATLAS MuonSpe trometer のアップグレード

Muon Spe trometer
LHC
sLHC

はバックグラウンドに対してある程度のセーフティーファクターを持って建のアップグレード時に最も懸念されるのはバックグラウンドに対する対処で設されているが、の運転時にはバックグラウンドも倍になると考えられている。バックグラウンドをある。
減少させるのに最も効果的なのはビームパイプをベリリウム製のものに交換することで、これによってバックグラウンドを = または = に減少させることができる。
チェンバーにおいては特に中心のワイヤーから遠いところ
バックグラウンドが上昇すると、
2
1で、陽イオンのために分解能の減少が起こる。
のルミノシティ時には、不定性はあるもの= 2 が予想されていて、の、 が大きくなるエンドキャップのインナーステーションの領域で倍悪くなる
図参照 。ほとんどの領域では= 2
このときには通常の分解能より :程度での運転が予想されるため、分解能を悪くする効果は限定的である。
の最大ドリフト時間は約程度であるが、のパフォーマンスはバンチ衝突の間隔にはあまり影響を受けない。
の最大ドリフト時間よりで用いるバンチ間隔が長くなってしまうようなスー
しかし、は上昇するものの、パターン認識とトラッキン
パーバンチ構成のときは、検出器の実効グの効率は悪くなる。
エンドキャップの  の大きい領域はではなくが用いられている。
の電荷収集の時のバンチ衝突間隔に合うようにデザインされているため、ハイルミノシティ環境下と早間はいバンチ衝突間隔でのパフォーマンスの評価のためにはさらなる研究が必要である。
チェンバーのアバランシェ信号の応答速度はより、読み出しストリップ中での信号の伝と早いため、バンチ衝突間隔が短くなったとしても運転可能である。
播時間も含めて約

10

12

13
MDT

152

700ns
MDT

MDT

(5.5

)

1kHz mMDTATLAS
O upan y

MDT

40MHz

RPC

10 m s

CSC

2.3

10ns

115

CSC

 100Hz m図5.5: 様々なバックグラウンド環境下でみた MDT の分解能
横軸が中心からの距離、縦軸が位置分解能である。

TGC チェンバーの応答時間は現在の LHC の衝突間隔に合っている。97% の収集効率が得られる
応答時間は粒子の入射角により異なるが、10 から 16ns の間である。バンチ衝突の間隔が変わらなけ
れば、チェンバーの交換は不要である。しかし、インナー領域の TGC(EIFI) は交換が必要となる。
MuonSpe trometer の読み出し、トリガーエレクトロニクスは 40MHz での動作を前提に作られているため、衝突間隔が短くなる場合、40MHz よりも速くなる場合、エレクトロニクスの交換をしなければいけない。衝突間隔が変わらない場合でも L1 Laten y が変わる場合はエレクトロニクスの交換が必要になる。

5.2

TGC 読み出し系のアップグレード

5.6: (a)5.7: (b)(a) 10 のルミ

図
図のルミノシティのときにシュミレートしたイベントディスプレイ
と、ノシティのときにシュミレートしたイベントディスプレイ

10

33

(b)

35

5.6、5.7 図はルミノシティが上昇したときの劇的な変化を表している。イベントのパイルアップが116

増加するのに加え、トラックとヒット数が増加する。一方で、

図5.8: 10 m s
34

2

1

で期待されている

Level-1 rate がどうなるかというと、

in lusive Level-1 rate

5.8 図はルミノシティ10 m s のときの in lusive Level-1 rate を示したものであるが、ルミノ
シティが 10 m s のときは単純に縦軸の値を 10 倍してこのグラフをみると、 MU40 の包括的なトリガーレイトは 150kHz 程度となる。このような理由から SLHC での Level-1 Trigger rate は150kHz と見積もられている。また、SLHC では Level-1.5 のハードウェアトリガーを導入してさらにイベントのリジェクションを行う動きもある。以上の事項が TGC の読み出し系に及ぼす影響につ
34

35

2

2

1

1

いて考えてみる。

図5.9: 現在の TGC リードアウトシステム

5.9 図は現行の TGC リードアウトシステム系の概略図である。現在の SLB は Level-1 Bu er の深さ
としては、128 lo k 分 (12825ns = 3:2s) ある。現在の Level-1 Laten y は 2:5 s であるので、Level1 Bu er は十分なデプスが確保されている。一つの L1A についてデータを出力するまでにかかる時間は
230 lo k である。このときの load が何 % になるかを計算してみると、230100kHz=40MHz = 57:5%とまだまだ余裕がある。それでは Level-1 Trigger rate が 150kHz のときの load を計算してみると、
117

230kHz=40MHz  86:3% となる。

図5.10: Triplet PSB と SSW のコネクション図

SSW には 10 口の入力があり、それぞれ PSB からの出力を受けるが、現在全ての口を使用していない。一つの L1A のシグナルがあったときに、 SSW 内でヘッダーとトレイラーを RX FPGA から
TX FPGA へ転送するのに 4 lo k かかり、8-bit のデータを RX から TX へ転送するのに 1 lo k かかる。さらに RX FIFO の読み出しをスイッチするのに 7 lo k 要する。現在の PSB と SSW のコ
ネクションからすると、最大で 18 個の RX FIFO に入力のある場合がある。それは End ap Tripletの PSB(EWT、EWS) と接続する SSW のときである (5.10 図参照、図の RXID の個数が RX FIFOの個数に一致する)。18 個の RX FIFO にヒットデータがなかった場合に処理にかかるクロック数は(4 + 7)  18 = 198 lo k で、このときの load は 198  100kHz=40MHz  50% である。RX FIFO
それぞれに 1hit のデータがあった場合、処理にかかるクロック数は (4 + 1 + 7)  18 = 216 lo k で、そのときの load は 216  100kHz=40MHz = 54% となる。それではそれぞれの SLB にトラックが存在した場合、その処理にかかるクロック数は (4 + 5 + 7)  18 = 288 lo k で、そのときの load は
288  100kHz=40MHz = 72% となる。この場合 150kHz の Level-1 Trigger rate のときには 108%となってしまうので、 SSW の数を増やして PSB と SSW のコネクションを考え直す必要がある。
5.11 図は新しい TGC の読み出し系の一つの案を示したものである。 Level-1 Laten y が変わらな
ければ SLB と SSW はそのまま使用することが可能である。しかし、SSW と PSB のコネクションに関してはまた新たに考える必要性はある。Level-1.5 Trigger が導入されるのであれば、それは RODにシグナルとして供給されると考えられるため、ROD は新たに開発する必要がある。またこの新ROD には、Level-1.5 を受け取る機能の他に、運転させる上である程度の柔軟性も求められるため、
Mi ro Pro essor を搭載し、C や C++などのプログラムでも操作可能であることが望まれる。
118

図

5.3

5.11: 新しい TGC 読み出し系の案

新 ROD のデザイン

ROD の基本機能は、複数の SSW からくるデータを受け取り、イベントビルディングを行い ROSにデータを送ることである。現行の ROD は 10 個の SSW からの入力を受けるが、これは 1=12 セク
ター内の SSW 全てからの入力に相当する。 ROD と SSW 間の接続には G-Link が使用されている。
ROD はこの SSW10 個からの入力をまとめ、ROS にデータを送る。ROD-ROS 間の接続には S-Linkが使用される。
においても受け継がれるものと思われる。これを踏まえた上で今現在
以上の機能、構成は新のデザインを示したのが
図である。
考えている新図にあるように、からの入力を受ける
を個、大規模なを個、を 個搭載する。 個の大規模ながからのデータを集め、イベンにデータを送るロジックを担当する。
トビルディングを行いまた、このにを搭載することを検討している。
はから送られてくるデータが壊れていないか、もしくは大量のヒットデータが送られてきたときに対処に加えをするなどのエラーハンドラーの役割をする。通常のに実装させたいと考えているので、としてはリソースが膨大で、 ピンの数
一つのが多いものが求められる。現在の時点で使用を検討しているのは、
年に発表された社のデバイスである。
図は現在検討している内部のロジックのダイアグラムを示している。
図にあるよコアを搭載することで、コアを介してやのようなコンソールイン
うにターフェースを利用することが可能となり、フレキシブルな運転が可能になる。また、
コアを
に格納し、
バスからの読み出介してエラーがあったときに、そのデータをしができるような機能を加えることも考えている。
図にはをどこで受けるかは示されていないが、どのように受けとるのかは
今後検討する必要がある。

ROD

ROD

5.12
SSW
S-Link Tx Chip 1
1
S-Link Tx hip
FPGA Mi ro Pro essor

G-Link Rx Chip 10
FPGA 1FPGA SSW(Read out driver logi )Mi ro Pro essor SSW

Read out driver logi
FPGA
2009

FPGA

Spartan 6
5.13
CPU

5.12

FPGA
CPU

5.13

Ethernet RS232C

Dual Port Memory

5.12

Mi ro Pro essor
IO
XilinxLevel-1.5 Trigger

119

VME

CPU

図

図

5.4

5.12: 新 ROD のデザイン

5.13: FPGA 内部のブロックダイアグラム

CPU コアの評価

CPU
(
CPU

CPU
Power PC

FPGA

コアはソフトコアと呼ばれるもので、を製造する際に埋め込まれ今回検証したコア ハードコア、など ではなく、専用のソフトウェアを用い通常のロジッる
クブロックを使用して生成されるものである。この
コアは
と呼ばれ、
の

CPU

)

CPU

120

Mi roBlaze

32bit RISCMi roBlaze

150MHz でのSpartan 3E
XilinxITRON uClinux型プロセッサ2 である。ボード、を載せるデバイスにもよるものの、最大コアを検証する評価ボードとしてはが搭載された
動作が確認されている。
社製を使用した。またを搭載した開発事例もあり、、などの組み込みシステム向けが搭載可能なことが確認されている。

CPU
Spartan 3E Starter Kit
OS

OS

図

5.14: Spartan 3E Starter Kit

5.14

Spartan 3E Starter Kit
Intel NOR Flash PROM 9pin RS-232 2

CPU

Xilinx Platform Studio(XPS)Mi roBlaze

64MB DDR SDRAM 16MB
10/100図がである。このボードには
の
、
のパ
、
が 機、
イーサネット物理レイヤインター
ラレル
フェース、その他にも各種のデバイス、スイッチ類が搭載されている。
コアの生成にはを使用した。
にはという機能があり、システムを簡単に作成できる
図参照 。また、今回は社
製のボードを使用したため、ボードのコンフィギュレーションがソフトウェアに登録されているた図、図参照 。各 、のアドレスもが自め、簡単に各機能を追加できる
動生成してくれる。あとはユーザーがそれらを用いてプログラムを作成することで、簡単に評価が行えるようになっている。
図は基本的な 、を搭載したのダイアグラムである。このシステムには外部メモリは搭載されていない。プログラムは全て
図中の上部にあるで実行される。各種やは図中の下部にあるが、とはを介してつながっている。
の評価をする上でコネクタを標準入とデスクトップコンピュータのシリアルポートをシリアルケーブ
出力として使用した。
ルを介してつなぎ、をコンソールとして使用した図。
図に開発風景の写真を載

(5.16

5.19

BRAM
Bus(PLB)2

5.17

XPS Base System Builder(BSB)(5.15)
Xilinx)IO Peripheral

BSB

IO Peripheral
Mi roBlaze(DDR SDRAM)
5.19
IO Peripheral
Pro essor Pro essor Lo al
Mi roBlaze
RS232 DCE
RS232 DCE
TeraTerm(5.21 ) 5.20

Redu ed Instru tion Set Computer。命令の種類を減らし、回路を単純化して演算速度の向上を図る設計手法に基づいて設計されたプロセッサ。

121

図

5.15: Base System Builder(BSB)

5.16: Board Sele tion

図
BSB 中で Xilinx 社製のボードであれば選択ができ、peripheral が表示される。

5.17: Peripheral Con guration

図
Peripheral の追加や削除も BSB 中で可能である。
Timer の追加もここで行う。

5.18: Address Generation

図
最後には BSB が自動で各 peripheral のアドレスを生成してくれる。

せる。

5.4.1 StandardIO の出力の確認

Standard IO

Standard IO

まず、の確認を行うプログラムを作成した。
が機能しなければ、この先のコンフィギュレーションが正しくできの開発も進められないが、機能が確認できればMi roBlaze
122

図

図

5.19: Mi roBlaze のブロックダイアグラム

5.20: 開発風景

図ていることの確認にもなる。

123

5.21: TeraTerm

1
2
3
4
5
6

#in lude#in lude
int
void

ソースコード

5.1: tutorial.

" x p a r a m e t e r s . h"

" s t d i o . h"main (

f

7

print ("

8

int
int
for

9
10
11
12
13

)

Enteringnnmain ( )rn" ) ;

num= 0 ;i ,wait ;( i =0;

xil

i

<10;

i ++)

f

p r i n t f ( "num = %d

n n
r

n" ,

num ) ;

14
15

num++;

for

16
17

g

18

<5000000;( w a i t =0;

wait

Exiting

main ( )19return20

print ("

21
22
23

nn
r

w a i t ++);n" ) ;

0;

g

5.1

5.1

printf ではなく、Xilinx から提printf ではメモリの消費量が大き

ソースコードが今回作成したソースコードである。
内では供されているライブラリにあるを使用している。普通のの使用が推奨されている。
いため、

xil printf

xil printf

図5.22: tutorial. の出力

5.22 図は TeraTerm に表示された tutorial. の出力結果である。標準出力が正しく機能していることが確認できた。

5.4.2 IO の操作

IO

Spartan 3E Starter Board

8 LED
Mi roBlaze

次に検証したのはプログラムからのの操作である。
には つのが搭載されているので、プログラムからこのの操作ができるかを試してみた。
かを操作するにはオブジェクトを使用する。
によってにベースアドレスが
ら

IO

XGpio

LED

124

BSB

LED

LED

与えられているので、ベースアドレスを元にポインタにを操作するためのアドレスを渡し、関数と関数を使用して読み書きを行う。

XGpio Dis reteWrite()
1
2
3
4
5
6
7
8

XGpio Dis reteRead()
ソースコード 5.2: led trl.

#in lude#in lude#in lude#in lude#in lude
int
void f" x p a r a m e t e r s . h"
" x g p i o . h"
" s t d i o . h"
" x i o . h"

" x s t a t u s . h"main (

9)

print ("

Enteringnnmain ( )

r

10
11

xil

12

int
volatile int

13

printf (" ledtrl .

start ! !

n" ) ;n nrn" ) ;

i ;

14
15
16

XStatus

17

XGpio

18

xs

=

wait ;

xs ;

led ;
XGpio

I n i t i a l i z e (& l e d ,XPAR LEDS 8BIT DEVICE ID ) ;

19
20

i

21

while

22
23

=

i

0 x55 ;

for

24
25
26

~i ;

( w a i t =0;

27

xil

28

XGpio

29

f

(1)

=

wait

p r i n t f ( " ExeDis<10000000;
ute

Dis

31

return32

print ("

33

35

reteWrite

r e t e W r i t e (& l e d ,

1,

n n
r

n" ) ;

i );

g

30

34

w a i t ++);

Exiting

main ( )nnrn" ) ;

0;g

5.2 LED

8

LED

ソースコードがの操作のために作成したプログラムである。 個ののうち一つ飛ばしで つが交互に点灯するのを無限に繰り返すプログラムである。また人の目で見て交互に点灯しているのがわかるように、文を使用した処理を行っている。
図はを実行したときのへの出力で、
図、図はが実際に交の操作が行えることも確認できた。
互に点灯しているのを写したものである。以上のように

4

5.23

led trl.

for

wait
TeraTerm

125

IO

5.24

5.25

LED

図

図

5.23: led trl. の出力

5.24: (a)図5.25: (b)(a)!(b)!(a)!    のように LED が交互に点灯する

5.4.3

性能の評価

Mi roBlaze には Timer 機能を追加することができ、処理にかかったクロック数を計測することができる。ここでは Mi roBlaze に計算をさせ、それにどれくらいの処理がかかるのかを計測し、一般的な CPU に処理させたときと比較をしてみた。
まず、Mi roBlaze に簡単な四則演算をさせてみた。 5.26 図がその結果である。簡単な四則演算では四則間では違いがみられず、60 lo k かかった。この Mi roBlaze は 50MHz で動作しているので、60  20ns = 1:2s に相当する。一般的な CPU ではこれらの計測はできなかったので、10,000,000
回の空の for loop を処理させ、Mi roBlaze と一般的な CPU(今回は Pentium D、2:80GHz を使用した) と比較を行った。

126

図

1
2
3
4
5
6
7
8
9
10
11

#in lude#in lude#define#defineXTmrCtrintf

ソースコード" xtmrt r . h"TMRCTR DEVICE ID XPAR TMRCTR 0 DEVICE ID

TIMER COUNTER 00TimerCounter ;main (

void)

print ("

13

int
volatile int

15

5.3: forloops" x p a r a m e t e r s . h"

1214

5.26: 簡単な四則演算の計測結果

yEnteringnnmain ( )rn" ) ;

les ;

i ;

16
17

XStatus18

XTmrCtr

Status ;19

Xuint8

TmrCtrNumber = TIMER COUNTER 0 ;

if

=



TmrCtrInstan

ePtr= &T i m e r C o u n t e r ;20
21

Status

22

(

23
24

XTmrCtrreturnStatusg!=

I n i t i a l i z e ( TmrCtrInstan

XST SUCCESS)fePtr ,TMRCTR DEVICE ID ) ;XST FAILURE ;25
26

XTmrCtr SetResetValue ( TmrCtrInstan

ePtr ,

TmrCtrNumber ,27
28

XTmrCtr Reset ( T m r C t r I n s t a n

ePtr ,

TmrCtrNumber ) ;30

XTmrCtr Start ( TmrCtrInstan

ePtr ,

TmrCtrNumber ) ;

31

for

29

32

( i =0;i<10000000;

i ++);

127

0 x00000000 ) ;33
34

XTmrCtr Stop ( T m r C t r I n s t a n

ePtr ,

TmrCtrNumber ) ;

35
36

y

les

=

XTmrCtr GetValue ( T m r C t r I n s t a n

ePtr ,

37
38

xil

p r i n t f ( " Exe

39

xil

printf ("

y

ute
les

10000000

= %d

n n
r

of

n" ,

for
y

loops

n n
r

TmrCtrNumber ) ;n" ) ;les );

40
41
42
43
44

returnprint ("g

Exiting

main ( )nnrn" ) ;

0;

5.3 は Timer のインプリメンテーションを行ったプログラムである。Timer に 10,000,000
for loop を回している。

ソースコード回の空の図

5.27: forloops. の出力結果

5.27 図は 5.3 の出力結果である。Mi roBlaze の処理では 130; 000; 066 lo k かかっている。これは時間に換算すると、 130000066  20ns  2:6s に相当する。
同様の処理を一般的な CPU で計算させてみた。
5.28 図がその実行結果である。C 言語のプログラムによる時間情報の取得には lo k gettime 関数を使用した。 lo k gettime で得られる値には若干のふらつきがあるので、10,000,000 回の for loop にかかる時間の計測を 100 回繰り返し、標準誤差付きで実行時間を求めるプログラムを作成した。5.28
図の結果をみると、 ount の値が 98 になっているが、この値は 100 回の繰り返しのうち有意な値が取得できた回数を表している。ごく稀に有意な値が取得できないことがあるため、そのような場合は除外するようなプログラムになっている。有意な値が得られない回数は回中、 回もしくは
回とそれほど多くないため、今回はこの原因を探ることはしなかった。
関数は最大ではナノ秒単位の精度が得られるはずだが、マイクロまた今回使用した
秒精度の計測が可能な関数での結果とほぼ変わらなかったため、マイクロ秒以下は切り捨てて考えると、プログラムによって得られた実行時間は

100

lo k gettime
gettimeofday

25:294  0:074ms
となる。

128

2

3

図

5.28: 一般的な CPU(Pentium D) での実行結果

Mi roBlaze
Pentium D
Clo k Frequen y
50MHz
2:8GHz
2:6s
25:294  0:074ms
Pro essing time (se )130,000,066  70; 000; 000
Pro essing time ( lo k)
Pro essing time of 1 for-loop ( lo k) 137
表 5.2: Mi roBlaze と Pentium D での実行結果
5.2

2.8GHz1
 70 000 000
Pentium D 7
Pentium D
100
for loop2

0 36nsMi roBlaze
Pentium D
Pentium

は両者の計測結果をまとめたものである。
のクロックの サイクルはだいたい :表であるから、
で計算に要したクロック数を見積もると
; ;
である。
では
の
に クロックかかっていたが、では クロックほどでの方が 倍程度処理が早い。実行時間を比較するとの方が倍程度早いが、の方がより 倍ほどクロック周波数が早く、の処理も 倍ほど早いことから理に適った値になっている。
この結果から一般的なに搭載されていると比較すると、の計算処理能力はそれほど高くはないので、 文や 文を多用するような複雑なプログラムの実行はなるべく避けるで使用するクロック周波数を高くすることで、処理時間のべきであることがわかった。
短縮は可能だが、安定して動作する周波数がどのくらいであるかは別途調査が必要である。

Pentium D
for loop 1 loop 13
2
Mi roBlaze 50
DPC
for ifMi roBlaze

CPU

129

Mi roBlaze図5.29: for loop の回数を変えて実行した結果

for loop の回数 処理にかかったクロック数
10
185
100
1265
1000
12065
10000
120065
1000001300066
1000000
13000066
表 5.3: for loop の回数と処理にかかったクロック数の関係
for loop

5.29

また、の回数を一桁ずつ変えて実行結果を調べてみた。
図がその実行結果であり、表はそれを表にまとめたものである。
回までの値をみると、オーバーヘッドになってい分で、純粋なの演算には 回だとかかっており、回だとるのはという感じにちょうど倍になっている。
回と回のところはちょうど倍ということにはなっていない。
との間のどこかで内部処理に変化があり遅くなるのだ
回以降はまたちょうど
倍ずつクロック数が増加していく。
と考えられる。

5.3

lo k

65 lo k100,000

1010,000
for loop10
120 lo k
1010,000 100,000
10,000 100,000
10

130

100

10

1200

5.4.4

外部メモリの操作

Spartan 3E Starter Kit には外部メモリとして 64MB の DDR SDRAM が搭載されている。このDDR SDRAM はプログラムを実行するメモリとして使用することも可能だし、実行プログラムを格納し、ここから BRAM にプログラムをロードして BRAM でプログラムを実行するという使い方もできる。またメモリであるので、ある値を保持させるという使い方もできる。新 ROD では、エラーがあったときにそれがどこで起きたのかという情報を外部メモリに保持させる機能を載せることをコアから外部メモリの読み書きを行いたいということである。そこで、検討している。つまり、がの読み書きを行うプログラムを作成し、実際それにどれくらいの時間がかかるのかをを用いて計測を行った。

CPU
Mi roBlaze DDR SDRAM
Timer

1
2
3
4
5
6
7
8
9
10
11
12
13

#in lude#in lude#in lude#in ludeint#define#define

ソースコード" x p a r a m e t e r s . h"
" x s t a t u s . h"
" s t d i o . h"
" xtmrt r . h"

MemoryTest ( X u i n t 3 2

intAddress ,Value ) ;0

TimerCounter ;voidmain ()

14
15

Xuint32

TMRCTR DEVICE ID XPAR TMRCTR 0 DEVICE ID
TIMER COUNTER 0

XTmrCtrf5.4: MemoryTest.

print ("

Enteringnnmain ( )rn" ) ;

16
17
18

int

XStatusstatus ;

y

les ;

19
20

print (" Starting21

p r i n t ( " Runing

32

MemoryTest
bit

for

MemoryDDR SDRAM:

Test . . .

n n
r

n n
r

n" ) ;n" ) ;

22
23// add t i m e r

24

XTmrCtr

25

Xuint8

TmrCtrNumber = TIMER COUNTER 0 ;

if

=



TmrCtrInstan

ePtr= &T i m e r C o u n t e r ;

26
27
28
29
30

statusg

return(XTmrCtrstatus!=I n i t i a l i z e ( TmrCtrInstan

XST SUCCESSf)ePtr ,TMRCTR DEVICE ID ) ;XST FAILURE ;31
32

XTmrCtr SetResetValue ( TmrCtrInstan

ePtr ,

TmrCtrNumber ,0 x00000000 ) ;33
34

XTmrCtr Reset ( T m r C t r I n s t a n

ePtr ,

TmrCtrNumber ) ;XTmrCtr Start ( TmrCtrInstan

ePtr ,

TmrCtrNumber ) ;

35
36
37
38

status= MemoryTest ( ( X u i n t 3 2)XPAR DDR SDRAM MPMC BASEADDR,

39

131

0 x00000001 ) ;40

XTmrCtr Stop ( T m r C t r I n s t a n

41

y

42

if

43

les

=

( status

45
46

p r i n t ( "PASSED !

p r i n t ( "FAILED !

g

47

n n
r

n n
r

xil

printf ("ylesreturnprint ("

52
53
54
55
56
57
58
59

Exiting

TmrCtrNumber ) ;n" ) ;

= %d

n n
r

50
51

ePtr ,n" ) ;

48
49

TmrCtrNumber ) ;f== XST SUCCESS )g else f

44

ePtr ,

XTmrCtr GetValue ( T m r C t r I n s t a nmain ( )

n" ,

nn
r

y

les );n" ) ;

0;

g

int
int

MemoryTest ( X u i n t 3 2

f

60



Address ,Xuint32

Value )i ;Xuint32

FirstValue

Xuint32

ReadValue ;=Value ;

61
62

Address [ 0 L ℄=Value ;

64

ReadValue

Address [ 0 L ℄ ;

65

if

63

66
67

return

69
70
71
72

return( ReadValue

g

68

=

!=

FirstValue )f

XST FAILURE ;XST SUCCESS ;g

5.4 DDR SDRAM
BSB

DDR SDRAM

ソースコードがの読み書きを行うプログラムである。
もベー
スアドレスがでプロジェクトを作成したときに生成されているので、そのアドレスをポインタとして使用し、値を代入したり、ポインタがポイントするアドレスが保持している値を読み出すこの読み書きが行える。これはをコントロールするプログラムとほぼ同じとで、ソフトウェアの方では、のメモリ空間上にモジュールのベースアドレスをマップし、で、ポインタの操作でレジスタの読み書きなどを行っている。ソースコード中でこの読み書きをおこなっているのは、という関数である。今回はでこの関数を実行するのかかるかを計測した。
に何の汎用モジュールであるを使用した。
はボード上にまた比較する対象として、を 機搭載している参照 。
一つがのアドレス空間
データの大きさを持っている。つまり つ同時にアクセスするとアドレス空間デー
はバスから つのに同時にアクセタのメモリにアクセスしているように見える。
ス可能なように作られている。
から
を経由して
上の
にアクセスするのにかかるでにアクセスするのにかかる時間を比較した。
時間とDDR SDRAM
VME
lo k

VME

PC

MemoryTest

VME
Dual Port Memory(DPM) 2bit

PC
Mi roBlaze DDR SDRAM

Timer

2

(5.30

PT5
) DPM

PT5 VME
bit3
PT5
132

MemoryTest

64K
2
DPM

64K

PT5

DPM

32 bit

16

図

図

5.30: PT5 のブロックダイアグラム

図5.31: MemoryTest. の実行結果

5.32: DPM アクセスの実行結果

5.31、5.32 図は一回のメモリの読み書きにどれだけ時間がかかるかを計測した結果である。Mi roBlaze の方は 81 lo k であるから、かかった時間を計算すると、81  20ns = 1:62 s である。DPM
へのアクセスの方は 6 s であるので、Mi roBlaze からオンボード上のメモリにアクセスする方がかなり早かった。Mi roBlaze の計測では、メモリの読み書きを一回行う関数自体が実行される時間をTimer を用いて測っているので、実際の DDR SDRAM へのアクセス以外のオーバーヘッドもかな
りのクロック数あると考えられる。そこで、オフセットが 0x1、0x2 のアドレスへの読み書きを追加
し、DDR SDRAM へのアクセスに実際かかっている時間を調べてみた。
5.33 図がその計測の結果である。93 y les という結果は 5.31 図で用いたプログラムにオフセット
0x1 への読み書きを一つ加えたもので、 105 y les という結果はオフセット 0x2 への読み書きも加えたものである。5.31 図の結果も合わせて考えると、一回の DDR SDRAM の読み書きの操作に 12lo k かかるという結論になる。これは時間に換算すると 240ns となるのでかなり高速にデータの読み書きが行えている。 Mi roBlaze を導入することで、オンボード上のメモリの読み書きが VME ア
クセスに比べ高速に行えることがわかった。

133

図

5.33: DDR SDRAM へのアクセス時間の計測

5.4.5 Mi roBlaze のリソースの使用量

図5.34: Synthesis Summary

5.34 図は 8KB の BRAM、DDR SDRAM コントローラ、Flash コントローラ、各種 IO を組み込んだ Mi roBlaze システムを合成 (Synthesis) した後のリソースの使用量を表示したものである。Sprtan
3E デバイスは一つの Sli e の中に 2 つの Flip Flop と 2 つの LUT(Look Up Table) がある構造となっている。5.34 図は各 Peripheral と Mi roBlaze にどれだけの Flip Flop と LUT が使われているかを表している。 "system"という行が全体の使用量を表している。 5.34 図を見ると、 Flip Flop と LUTの消費量が多いのは、Mi roBlaze と DDR SDRAM のコントローラであることがわかる。それぞれの名前には"wrapper"と付け加えられているが、個々の Peripheral や Mi roBlaze の回路はブラックボックスとなっていて、それを包みこみ、ユーザーにそのモジュールの入出力を教えるのが wrapper
ファイルである。Synthesis Summary で表示されているリソースの使用量は、この wrapper ファイ
ルとその下位にあるブラックボックスモジュールを合成したときに使用するリソースの量である。

134

図

5.35: Devi e Utilization Summary

5.35 図は"配置配線後に"どれだけこのシステムが FPGA リソースを使用しているかを表している。
配置配線後なので、各 Peripheral 間で重複していた回路の使用分が除かれて、Synthesis Summaryのときよりも Flip Flop と LUT の使用量が少なくなっている。そのためこちらの方が実際のリソース使用量を表している。5.35 図をみると、Flip Flop の使用量は 3,959 個、LUT のトータルの使用量
は 4,483 個である。
5.4: Spartan-6 FPGA Feature Summary (抜粋) [24℄Devi e Logi Cells Con gurable Logi Blo ks(CLBs) Max User I/O
Sli es Flip-Flops LUTs
XC6LX25 24,051 3,750 30,064
15,000266
XC6LX45 43,661 6,822 54,576
27,288358
XC6LX75 74,637 11,662 93,296
46,488408
XC6LX100 101,261 15,822 126,576
63,288480
XC6LX150 147,443 23,038 184,304
92,152576
表Spartan-6 Familiy の Sli e は、Sli e 一つの中に 4 つの LUT と 8 つの Filp Flop がある構造となっている。LUT の数は単純に Sli e の数  4 をして求めた。

Spartan-6 デバイスでこのリソース使用量を評価してみる。表 5.4 は Spartan-6 Familiy の特徴をまとめた表である。中規模から大規模のデバイスを選んで表にした。Spartan-6 においても同様の Flip
Flop と LUT を消費すると単純化して考えると、XC6L25 デバイスでは Flip Flop の使用量は 13%程度、LUT の使用量は約 30% と十分リソースに余裕がある。一番は大きい XC6L150 デバイスではFlip Flop の使用量は 2% 程度、LUT の使用量は 5% 程度とほとんど使用しない。
以上から Spartan-6 デバイスを用いれば、ユーザーロジックを加えても十分にリソースに余裕を135持った設計を行うことができ、さらに

5.5

CPU コアを複数搭載させることも可能なことが分かる。

TGC 読み出し回路の研究開発のまとめ

Mi roBlaze

IO

Timer

今回は
からの
の操作、
機能を用いた処理時間の計測、オンボード上のメモの操作であるが、 言語プログラムによるリへのアクセスなど行い、性能の検証を行った。まずの操作を行うことができた。これを応用すると、プログラムによってシグナルを検出
ボード上のし、その状態に応じてを点灯させるといったことが可能である。
機能を用いた処理時間の処理にかかるクロックサイクル数の計測を行った。デの計測では、簡単な四則演算と空のと比較すると処理時間の差は大きいが、スクトップマシンなどに搭載されているはクロックが低速なことと型での命令セットも市販のものとは違うことなどを加味す
るとまずまずの結果であると言える。やはり、安価にを搭載したシステムを設計できるのがの魅力であると考えられる。オンボード上のメモリへのアクセスはの方がアクセスを用いてメモリにアクセスするよりも早いという結果が得られた。これが今回一番重を搭載するメリット
要視していた項目で、メモリへのアクセス時間を短縮できることがである。高速にオンボード上のメモリにアクセスできることから、メモリをエラーデータやその他の情報の記録領域として使用した、よりフレキシブルなシステムの構築ができる。
今回
社のの基本的な機能、性能を評価してみて、新で十分採用できるとのイいうことが確かめられた。まだ残されている課題としては、今回は検証できなかった
ンターフェースの使用と、が動くかという二点がある。これらの使用が可能になればより柔軟なのリソースの使用量も知ることができ、デバイス運転が可能になる。また、を採用する場合は、リソースに十分な余裕を持たせた設計も行えることがわかった。
のデザインはある程度固まってきつつある。新の開発の次の段階とし現在のところ新ては、プロトタイプの試作があるが、使用を検討しているを搭載した試作機を作り、よりが動作するかを確認しなければいけない。さらにに持たせ実践的な状況でる機能、どのようなプログラムを実行させるのかなどの議論がこれから必要になると考えられる。

IO

LED

IO

Timer

for loop
CPU
RISC CPUMi roBlazeCPU

Mi roBlaze
VME

XilinxC

Mi roBlaze

Mi roBlaze

Mi roBlaze

ROD

OS
Mi roBlaze

Ethernet

Spartan-6

ROD

Spartan 6

Mi roBlaze

136

ROD

Mi roBlaze

第 6 章 まとめと今後について4 章で述べたように、私は Delay Module の開発を通して、Level-1 トリガーを担当する TGC シス
テムで重要なパラメータとなるクロックの位相調整に携わり、オフラインソフトウェアの開発ではデコードソフトウェアのデバッグとエレクトロニクスの不具合の発見が可能なパッケージの開発に携わった。これらのハードとソフトの面でシステムのコミッショニング
年の時点と比べてより完成度の高いシステムを構築することに貢献できたと実感して
を進め、
いる。
年 月に
は再稼働を始め、 月には世界最高エネルギーでの衝突を迎えた。
シシステム内
ステムもビーム周回に合わせて、バンチ衝突のタイミングを調整してきた。あとはを行うのみである。
に必要のクロックと衝突の間の位相調整
単独でのデータ取得の機会をいただ
なものは全てそろっているので、あとは来年の早い時期にき、実行に移すことを計画している。
のタイミング調整は最終段階にあると言える。
オフラインソフトウェアの開発を通して、デコーダーのデバッグを行うことができた。また、
データ
と
データ
の対応関係からは、、間で一様に対応がとれていないということがわかった。この点についてはさらなる追及が必要である。
は実データ、モンテカルロデータ両方で使以上用が可能なことが確かめられていて、どちらにおいても全体的に対応関係がとれる確率はある。
また、我々は同時にのアップグレードに向けた読み出し回路の研究開発を行ってきた。
章では新しいに搭載させることを考えている
コアの評価について述べ機能を用いた実行時間の計測を行い、の性能について知るこた。各機能の動作とコアの利便性を実感することができた。またとができた。何よりも、各機能の検証を通して、を搭載したシステムがどれだけのリソースを使用するかについても検証し、デバイスでは十分に余裕を持った設計が可能なことが確かめられた。あとはこの技術をどのようにしというエレクトロニクスに落とし込んでいくかというのが残された課題である。
て実際の

TGC

2008

2009 11LHC

12TrigMuonCoinHierar hy
TGC(Clo k Phase S an)
TGC

TGC

TGC
Clo k Phase S an

Hit
SL-HiPt Strip(Tg PrepData) Coin iden e(Tg CoinData)
HiPt Strip-TGC1 Hit Strip
TrigMuonCoinHierar hy
LHC

5

ROD
Timer

Mi roBlaze

TGC
CPU

CPU

ROD

137

99%

(Mi roBlaze)
Mi roBlaze

Spartan-6

付 録A

Delay Module の回路図

図A.1: Delay Module の回路図 (1)138図A.2: Delay Module の回路図 (2)139図A.3: Delay Module の回路図 (3)140図A.4: Delay Module の回路図 (4)141図A.5: Delay Module の回路図 (5)142図A.6: Delay Module の回路図 (6)143図A.7: Delay Module の回路図 (7)
144

付 録B

PS Board と SSW の接続

図

B.1: Doublet PSB と SSW の接続 (1) [14℄

145

図

B.2: Doublet PSB と SSW の接続 (2) [14℄

146

図

B.3: Triplet PSB と SSW の接続 (1) [14℄

147

図

B.4: Triplet PSB と SSW の接続 (2) [14℄

148

付 録C

SLB データフォーマット

図C.1: SLB のデータフォーマット [30℄
149

付 録D

bitpos図D.1: Triplet Wire の bitpos
150図D.2: Triplet Strip の bitpos
151

付 録E

E.1

放射線環境下に耐えうる VME コント
ローラと PCI インタフェースの開発研究

序論

図E.1: CCI と HSC

ATLAS 前後方ミューオントリガーシステム (TGC システム) では放射線環境下の実験ホールに
VME クレートを配置し、放射線耐性を持ったモジュールがインストールされている。クレート中のモジュールとさらにフロントエンドに位置するモジュールのコンフィギュレーションを行うために、
光ファイバーを用いた遠隔操作システムが構築されている。その遠隔操作システムは、放射線耐性を持ち、実験ホールのクレートにインストールされる
マスタモジュール
、pTとと呼ばれるカウンティングホール中のクレートにインストールされる
スレーブモジュールと、両者を接続する規格のオプティカルファイバーからなる。
図がと、また両者の接続に用いるケーブルである。
がインストールされるクレートのマスタはではインターフェースを搭載し、ケーブルでネットある。
ワークに接続しているので、ユーザーは外部のからにログインし、中のレジスタの値と通信が可能なようになっている。
図は前後方ミューオ
を読み書きすることで、ントリガーのコントロールシステムの全体像表している。
我々はこの前後方ミューオントリガーシステムで使用している遠隔コントロールシステム

VME(HSC High- Starswith Control board) USA15
VME(CCI, Control Con gure Interfa e board)
G-Link
E.1 CCI HSC
G-LinkCCI
SBC(Single Board Computer)
SBC Ethernet
LAN(Lo al Area Network)
PC SBCCCI
HSC
E.2 ATLAS
ATLAS

152

図

E.2: CCI と HSC を用いた ATLAS 前後方ミューオントリガーのコントロールシステムを基にした新たな遠隔コントロールシステムの開発を行っている。新たなコントロールシステムはサイズのをサイズにコンパクト化した放射線耐性を持つ
マスタモジュール
1との機能を備えたカードから構成され、両者の通信にはを使用する。大型実験以外ではサイズのモジュールが一般的であり、は主に欧州で使用されることが多く、国内ではほとんど使用されることはないので、のダはウンサイジングを図り、デスクトップコンピュータから直接コントロールができるようにカードに変更することに決めた。これの使用の変更によりより汎用性を持った放射線耐性のあるコ
前後方ミューオントリガーシステムのントロールシステムにすることができる。以下では、各構成要素の説明を行った後に、この新規コントロールシステムの開発計画と現在の状況について
まとめる。

9U
HSC 6U
Radiation Tolerant Controller) CCI
G-Link
SBC

6U

PCI

ATLAS

153

VME
(PCI-CCI)
VME

(RTC,

HSC
CCI PCI

E.2

ATLAS 前後方ミューオントリガーのコントロールシステムの構成要素

E.2.1 HSC

HSC は 9U の VME マスタモジュールである。フロントパネルには G-Link のコネクタと ATLAS
実験においてタイミング関連のシグナルを分配する TTC(Timing Trigger and Control) システムからのクロックの入力を搭載する。また、バックプレーンの J3 コネクタは JTAG に使用する。同じク
レートにインストールされる SSW(Start Swith) というスレーブモジュールを介して JTAG 通信を行うことで、さらにフロントエンドにあるエレクトロニクスをコンフィグできるようになっている。
ではこのの機能を削除し、にダウンサイジングする。

RTC

JTAG

6U

HSC の放射線耐性

HSC では耐放射線性を持たせるために Anti-Fuse FPGA が用いられている。Anti-Fuse FPGA は再書き込みが不可能な FPGA で、Fuse 方式 を採用し、一回だけ書き込みが可能である。 FPGAの Con guration memory や Flash memory に似た構造の CPLD は放射線の影響を受けやすい。
ASIC(Appli ation Spe i Integrated Cir uit) も放射線環境下で使われるが、製作に時間とお金がかかり過ぎてしまう。Anti-Fuse FPGA を用いることで、製作期間の短縮とコストの削減が図れる。
2

図E.3: HSC のブロックダイアグラム

1
Peripheral Component Inter onne t bus。プロセッサと周辺機器間の通信を行うためのバスアーキテクチャの一つ。
現在でもデスクトップ型のワークステーションなどに搭載されている。PCI の後継規格として PCI Express がある。PCI
プロトコルについては本文中で言及する。
2
高電圧をかけ、ヒューズを導通させることで回路を構成する。

154

CPLD や FPGA などの半導体デバイスへの放射線の影響としては蓄積効果 (TID, Total Ionizing
Doze) と確率的現象 (SEE, Single Event E e t) が知られている。TID は放射線によって生成される、

電子 ホール対による蓄積ダメージの結果として、リーク電流の増加やトランジスタの動作速度の低下がもたらされる現象である。消費電流の増加が起こり、最終的にそのデバイスは動作しなくなる。
は荷電粒子が局所的に発生させる電子 ホールペアによって引き起こされる確率的な現象であはさらにとに区別される。
はる。
はラッチアップの状態 常に電流が流れる状
レジスタやメモリのビットの反転が起こる現象で、態 になってしまう現象である。
に使われている社製のと、に対して放射線耐性を検査する試験が年に東北大のにて行われている。このときは各の陽子ビームを照射して検査が行われた。
の放射線耐性の結
デバイスに
果としては
は
まで耐えられることがわかり、は観測されず、断面積として15
2:= 以下という値を得ることができた。また、、も放射線環境下で使用できることが確認された。
このようには放射線耐性のあるデバイスであるが、そのロジックの内部にはレなどの記憶素子が作られるため、そのがの影響を受ける可能性がジスタ
を 個使用した多数決回路が用いられる。これによって、リソーある。その対策としてはが影響を受けたとしても正しい値を保持することがスは 倍多く使用するものの、一つの可能となる。
のコンパイラには自動で多数決論理回路を作る機能があり、どのレジスタに使用するかを指定するだけで、自動生成してくれる。
は放射線耐性に優れた
マスタモジュールとなっている。
以上のようにして、

SEE
SEE
)
HSC



SEU(Single Event Upset) SEL(Single Event Lat h-up)
SEL
(
A tel

SEU

Anti-Fuse FPGA G-Link Tx/Rx hip OE/EO onverter
2004
CYRIC
Anti-Fuse FPGA
SEE
SEU
G-Link Tx/Rx hip OE/EO Converter

70MeV
TID 100krad
1 5  10 m bit

Anti-Fuse FPGA
(Flip Flop)
Flip Flop 3
3
Flip Flop
A tel
HSC

Flip Flop SEU

VME

E.2.2 CCI

図E.4: CCI のブロックダイアグラム
155

CCI はカウンティングルームにインストールされる VME スレーブモジュールである。 E.4 図はCCI のブロックダイアグラムである。6U のサイズで、フロントパネルには G-Link のコネクタが実装されている。CCI は VME の割り込み (Interrupt) に対応していて、HSC からの割り込み信号を受け取り、割り込み要求をする。CCI には 7 つのレジスタが搭載されていて、そのレジスタの読み書
きを通して HSC との通信を行う。
E.2.3 G-Link

G-Link1 120Mbit s

200Mbit s
1400MBaud
32bit

はオプティカルファイバーを使用したシリアル通信規格である。通信速度は= から ;= の間で設定可能で、それに応じてはからの値のデータ幅でコントロールワードもしくはデータワードを送信する。
をとる。基本的に通信のときは番目のがワードの偶奇を表すために付加される。
のエンコーディングビッ
のデータを転送する。
というチップセットがパラ
トを付加して合計
レル シリアル変換を行う。

17

-

E.3

16bit

20bit

Baud rate 260MBaud

bit

4bit
Agilent HDMP-1032/1034

開発計画

E.3.1 RTC

RTC は HSC から JTAG の機能をはずし、6U サイズのモジュールへとダウンサイジングを図ることで、汎用性を持たせる。また HSC 製作のときに試験された Anti-Fuse FPGA、G-Link hip set、
OE/EO Converter をそのまま使用することで、 HSC と変わらない放射線耐性を持たせる。
E.3.2 PCI-CCI

CCI は VME バスから PCI バスに準拠した PCI カードへと変更を行う。 PCI カードにすること
で、SBC を介さずに直接 HSC との通信が可能となる。 PCI カードにするにあたり、 VHDL で書かれているロジックを Verilog に変更する。また PCI-CCI が使われるマシンの環境としては、高エネ
ルギーの分野で使用される機会が多い Linux OS の環境を想定して、ドライバの開発を行う。
PCI バスPCI バスは 32bit または 64bit のバス幅を持ち、 33MHz または 64MHz のバスクロックで動作する。またほとんどの信号線が PCI バスクロックに同期して動作する (VME バスは非同期である)。ア
ドレスとデータを同じ線で時分割 (multiplex) してデータ転送を行う (VME では別々の線になっている)。また PCI カードには PC からアクセスできる領域として、最大 4GB のアドレス空間と、64kBの I/O 空間とコンフィギュレーション空間がある。コンフィギュレーション空間はディップスイッチ
をレジスタにしたようなもので、これによって Plug & Play が可能になっている。
156

PCI バスに準拠したモジュール開発のために、Xilinx 社製の IP(Intelle tual Property) コアを使用した。IP コアはユーザーが使いやすい形で PCI バスの信号を提供し、開発を容易にする。IP コアの評価のために PCI 評価ボードを購入し、 IP コアの評価を行った。E.5 図がその PCI 評価ボードで
ある。

図

PCI
Jungo WinDriver

E.5: PCI 評価ボード

カードのドライバも開発しなければいけないが、ドライバの開発時間の短縮のために、
また、
社の
という
ドライバ自動作成ソフトを購入した。
はドライバソフトを自動生成してくれるだけでなく、簡単なレジスタの読み書きも上で行うことができ
図がのスクリーンショットである。
る。

E.6

PCI

WinDriver
WinDriver

WinDriver

図E.6: WinDriver のスクリーンショット
157

E.4

開発状況

図

E.7: PCI-CCI の写真

図E.8: RTC の写真

RTC、PCI-CCI の両者ともに回路図を作り、製作をするところまで完成している。 RTC、
PCI-CCI 共に 2 枚ずつ製作した。E.7 図が PCI-CCI の写真、E.8 図が RTC の写真である。
A tel 社の統合開発環境ソフトが高額だったということもあり、RTC には HSC と同様のロジックを焼いた Anti-Fuse FPGA を搭載した。PCI-CCI のロジックは現在開発中である。両者とも動作試
験はまだ行っていないので、 PCI-CCI のロジック開発が終了した後に、動作試験を行うのが課題と
現在、して残されている。

158

参考文献
[1℄ Atlas.
"Approved Trigger Plots".
https://twiki. ern. h/twiki/bin/view/
Atlas/ApprovedPlotsTrigger.
[2℄ CERN.
"Timing, Trigger and Control (TTC) Systems for the LHC".
http://tt .web. ern. h/TTC/.
[3℄ CERN. "CERN Do ument Server, CERN Photo Lab". http:// dsweb. ern. h/.
[4℄ CERN. "CERN Press Release In ident in LHC se tor 3-4". http://press.web. ern. h/press/
PressReleases/Releases2008/PR09.08E.html.
[5℄ CERN. "Online Software Training Version 5.0".
[6℄ ATLAS Muon Collaboration. ATLAS muon spe trometer: Te hni al Design Report. Te hni al
Design Report ATLAS. CERN, Geneva, 1997. distribution.
[7℄ The CDF Collaboration, the D0 Collaboration, the Tevatron New Physi s, and Higgs Working
Group. Combined CDF and D0 Upper Limits on Standard Model Higgs- Boson Produ tionwith 2.1 - 5.4 fb-1 of Data. 2009.
[8℄ Peter Cwetanski, Risto Orava, and Fido Dittus. Straw Performan e Studies and Quality
Assuran e for the ATLAS Transition Radiation Tra ker. oai: ds. ern. h:962570. PhD thesis,
Helsinki Univ., Helsinki, 2006. Presented on 22 Jun 2006.
[9℄ Aad et al. The atlas experiment at the ern large hadron ollider. J. Instrum., Vol. 3, p.
S08003, 2008.
[10℄ Suzuki et al. Pre ise timing adjustment for the atlas level1 end ap muon trigger system. Te hni al Report ATL-DAQ-PROC-2009-035. ATL-COM-DAQ-2009-125, CERN, Geneva, Nov
2009.
[11℄ ATLAS Experiment. "ATLAS Photos". http://www.atlas. h/photos/index.html.
[12℄ CMS Experiment.
"The Compa t Muon Solenoid Experiment".
http:// ms.web. ern. h/ ms/index.html.
[13℄ ATLAS Level-1 Trigger Group. ATLAS level-1 trigger: Te hni al Design Report. Te hni al
Design Report ATLAS. CERN, Geneva, 1998.
159

[14℄ ATLAS TGC group. "TGC Do ument". https://twiki. ern. h/twiki/pub/Main/Tg Do ument.
[15℄ K. クラインクネヒト. 粒子加速器 -放射線計測の基礎と応用-. 培風館, 1987.
[16℄ Mi helangelo L Mangano. The super-lh . oai: ds. ern. h:1210230. Te hni al Report
arXiv:0910.0030. CERN-PH-TH-2009-164, O t 2009. Comments: To appear in Contemporary
Physi s.
[17℄ Hiroshi Nomoto.
"Star Swit h Spe ".
https://twiki. ern. h/twiki/pub/Main/
Tg Do ument/SSW spe v20090911.pdf.
[18℄ On Semi ondu tor. "MC100LVEL58 3.3V ECL 2:1 Multiplexer".
[19℄ On Semi ondu tor. "MC10EP16, MC100EP16 3.3V/5V ECL Di erential Re eiver/Driver".
[20℄ Mi hael Spira. Q d e e ts in higgs physi s. Forts hr. Phys., Vol. 46, No. hep-ph/9705337.
CERN-TH-97-068, pp. 203{284. 100 p, May 1997.
[21℄ Oda Susumu.
"TrigMuonCoinHierar hy Doxygen".
http://atlasomputing.web. ern. h/atlas- omputing/links/nightlyDo Dire tory/
TrigMuonCoinHierar hy/html/index.html.
[22℄ VITA. "Ameri an National Standard for VME64".
[23℄ W.R.Leo. Te hniques for Nu lear and Parti le Physi s Experiments 2nd Edition. SpringerVerlag, 1994.
[24℄ Xilinx. "Spartan-6 Familiy Overview".
[25℄ Frank Zimmermann. "LHC Upgrade". LARP CM12, 9 April 2009.
[26℄ 上田郁夫. "ATLAS コンピューティングとグリッド" 日本物理学会, 2008.
[27℄ 神前純一. "Higgs 入門LHC", 2005.
[28℄ 浅井祥仁. 高エネルギーニュース vol.24 no.4 lh で期待されている物理, 2006.
[29℄ 鈴木友. Atlas muon trigger system の ommissioning〜 タイミング調整とその検証. Master's
thesis, 総研大, 2009.
[30℄ 桑原隆志. Atlas 前後方ミューオントリガーシステムの構築. Master's thesis, 東京大学, 2009.
[31℄ 平山翔. Atlas 実験前後方レベル 1 ミューオントリガーシステムの構築と検証. Master's thesis,
東京大学, 2009.

160

謝辞

この二年間の研究生活におきまして、本研究を行う貴重な機会と惜しみのない指導と助言を与え開発においててくださった指導教官の坂本宏 a 教授には深く感謝致します。本研究のは佐々木修氏 b 、池野正弘氏 b 、 有 ジー エヌ ディーの皆様にご指導と多くの助言をいただき、完成させることができました。ありがとうございます。また、川本辰男氏 a 、石野雅也氏 b 、織田勧氏
a には滞在中の生活と研究の双方においてにご指導していただき、またときにはご迷惑をおかけすることもあり、深く感謝しています。
日本グループの岩崎博行氏 b 、蔵重久弥氏 、松下崇氏 、越智敦彦氏 、石川明正氏 、戸本誠氏 d 、杉本拓也氏 d 、竹下徹氏 e 、福永力氏 f 、菅谷頼仁氏 g からも多くのご指導をいただきました。
様々な機会に貴重なご意見とご指導を頂きました近藤敬比古氏 a 、小林富雄氏 a 、浅井祥仁氏 h 、真日本グループ
下哲郎氏 a 、田中純一氏 a 、上田郁夫氏 a 、金谷奈央子氏 a 、磯部忠昭 i 氏、他の方々にも深く感謝致します。
日本グループで共に研究に励み、多くの助言を頂いた久保田隆至氏 a 、結束晃平氏 a 、神谷隆之氏 a 、二ノ宮陽一氏 a 、奥村恭幸氏 d 、高橋悠太氏 d 、長谷川慧氏 d 、伊藤悠貴氏 d 、岸木俊一氏
d 、早川俊氏 、西山知徳氏 、吹田航一氏 、徳永香氏 、鈴木友氏 j にもお礼を述べたい思います。
また同期の石田明氏 a 、岡村淳一氏 a 、高橋武士氏 a 、田川智博氏 a 、武市祥史氏 a 、橋本マーク無三四氏 a 、村瀬拓郎氏 a の存在は研究を進める上で励みになりました。秘書の安蒜律子氏 a 、片岡直子
氏 a 、塩田雅子氏 a 、湯野栄子氏には出張手配や事務手続き等で大変お世話になりました。ご指導頂いたの方々にも感謝致します。
上記の方々のご協力のもとに、私は研究に励むことができました。心より感謝を申し上げます。
最後に、大学院卒業まで私を支援をしてくれた両親に感謝します。

( )Delay Module



CERN

TGC

ATLAS

TGC

ICEPP

:

所属
東京大学素粒子国際研究センター
高エネルギー加速器研究機構
神戸大学自然科学研究科
名古屋大学理学系研究科 d
信州大学理学部 e
東京都立大学理学系研究科 f
大阪大学理学部 g
東京大学理学系研究科 h東京大学原子核研究センター i
総合研究大学院大学 j(ICEPP)a
(KEK)b161

162