修士学位論文

  実験 前後方部ミューオントリガー システムの開発
東京大学大学院 理学系研究科
物理学専攻


松浦 聡

 年  月

概 要

欧州原子核研究機構  では  加速器

 の建設が計画されており、の重心系エネルギーを持つ大型陽子陽子衝突型
 の検出器のひとつである 年の実験開始を目指して研究・開発が進められている。  においても、 では、標準理論およびそれを越える新しい物理の検証を目的として様々な物理事象の測定が期待されているが 、そのためには、膨大なバックグラウンド のなかから必要なイベントだけを選択して、効率よくデータを収集する必要があり、トリガー・システムの果たす役割は重要である。
ここでは 、前後方部ミューオン・トリガー・システムについて 、

 のバンチ・クロッシ

ング・レート   に同期して正しく処理をおこなうために必要な、シグナルのタイミング
調整に関するスキームについて論じるとともに 、システム用
いて述べる。

 の開発とその動作試験につ

目次


序論


 計画





 の物理









標準





超対称性



超対称性粒子 





トップ・クォーク物理





 物理



 粒子





 測定器




ミューオン検出器
 実験のト リガー ! " システム

トリガー・スキーム








 粒子 トリガー・システム

#ミューオン・トリガー・システム

前後方部ミューオン・トリガー・システム





全体のスキーム$% &'( $')* + &





! ボード,'-.$ ,'% /





スレーブ・ボード





$$0

#

セクター・ロジックボード

 シグナルのタイミング調整





 )% + + '%1 2%-2+2/





タイミング調整のスキーム





,'-.$ ,'% / でのシグナルのバンチ化





スレーブ・ボード におけるタイミング調整





テスト・パルスを用いたタイミング調整





まとめ



  

 の製作用

実装した回路

#



プロセス

#



設計





! レシーバー





テストパルス・ジェネレータ





!



回路



レ イアウト





論理合成





配置配線



#

動作テスト





#

! レシーバー



#

テストパルス・ジェネレーター



#

!



回路

まとめ



 まとめと今後の予定





序論


 計画現在、我々の世界は、３世代のレプトンとそれと対をなす同じく３世代のクォークから成り立つと考えられており、それらの相互作用がゲージ粒子によって媒介されるとする標準理論も、これまで得られた実験結果と実験誤差の範囲で見事な一致を示していて広く支持されている。しかし 、標準理論の中で、質量の起源
として存在が予想されている

 粒子がまだ発見されていないことや、理論的な動機から提唱されている超対称性理論のような標準理論を越えた物理の検証が十分に行なわれていないことなど 残された問題も多い。
 粒子の質量は 

も間接的ながら 
十分な

 &

&

領域にあると理論的に予想され 、また, の実験などのデータ領域にあることを示している。これらのエネルギー領域に到達し 、しかも 粒子の発生頻度を実現するには、新しい高エネルギー加速器が必要である。加速器には電子陽電子型と陽子陽子型があるが 、前者は円形型ではシンクロトロン放射がはげしいので線形加速器になり加速器の技術がの開発が進行中である。一方、後者の陽子陽子型の加速器は技術的には解決しており、実験
環境はきびしいが実験の実現が可能である。
スイスの欧州原子核研究機構  では 、 
形加速器



'+

の重心系エネルギーを持つ大型陽子陽子衝突型円'1+2% 2//1 + の建設が計画されている。

 は、現在稼働中の大型電子陽電子

衝突型加速器 ,0 が使用している全長 #3) のトンネル内部に設置され 、 年の実験開始が予定されている。
 の最大の特徴は、重心系エネルギーの大きさである。陽子陽子衝突型の加速器であるために、シンクロトロン放射によるエネルギー損失が少なく、 ,0 と同じ軌道を使用して、 まで到達することができる。これにより、  粒子の探索では、 ,0 の探索上限である約  &から、約  

までの広い領域をカバーできるほか、超対称性粒子および現在知られていない未知の粒子の発見も期待される。さらに、既存の加速器と比較して、桁違いに多くのトップ・クォークやボトム・クォークが生成されるため、トップ・クォーク物理および  物理の精密測定も可能である。
一方で、陽子が構造を持つために膨大なバックグラウンドがあること、ルミノシティをかせぐためにビー
ム・クロッシング・レートが    と非常に高いことから、これらの物理事象を解析するために必要なデータをいかに正確に、そして効率よく収集するかが問題となる。
表 4

 の主なパラメータ

重心系衝突エネルギー（ 陽子陽子）

ビーム・ルミノシティー 低ルミノシティ時  .)   

ビーム・クロッシング・レート

    %

ビーム・ルミノシティー 高ルミノシティ時

図は

 
  3)周長

 の全体図である。

 .)



 測定器が 、

そのちょうど 反対側に  測定器が設置される。他に、重イオン衝突実験を目的とした

  物理の測定を目的とした

 には、 つのビーム衝突点があり、その一ヶ所に

 といった実験も計画されている。表  に の主要なパラメータを示す。

RF station

LHC(7TeV)
Beam cleaning

CMS
ALICE

SPS(450GeV)

Beam dump

ATLAS
LHC-B

PS Booster(1.4GeV)

Beam cleaning
PS(24GeV)

Proton Linac(50MeV)図 4 の全体図 の物理 において観測が期待される物理について概略を述べる。

ここでは、



標準  粒子
 での


*

. 5 '  粒子の主な生成過程としては、





 



 6 1   5

 5 56がある。図  に示した各過程の生成断面積からわかるように 粒子の質量の広い範囲にわたって、' の過程が優性であるが 、あとで述べるように、  粒子とともに生成される粒子のシグナルが 、バッ

クグラウンド を落すのに利用できることを考えると 、

の範囲では、 .

1 の過程、 粒子の全崩壊幅と崩壊分岐比は、図  の通りである。これらから、各質量範囲での 粒子の

 &

)

 

)

 &

の範囲では、 * の過程も有用である。

探索モード としては、以下のものが考えられている。
)

 &





 &



4  つの光子から、直接的に質量を再構成する。このチャンネルは分岐比が小さいので、エネルギー・位置・角度を精度よく測定する必要があり、カロリメータの性能が鍵をにぎることになる。

 他に 、 5 





5





5 の過程で生成された 粒子を、この質量範囲で支配的な  5

モード を使って、測定する方法もある。
)

 &









)

£   ¦ 4 ４つのレプトンのエネルギーを精度良く測定することにより、きれいなシグナ

ルが期待できるモード である。１対のレプトンの不変質量が ) の質量になることなどの効果的な条件づけで、バックグラウンド を落すことが重要になる。

σ(pp→H+X) [pb]10 2√s = 14 TeV
Mt = 175 GeV

gg→H

10

CTEQ4M1
10
10qq→Hqq_-1

qq’→HW

-2
_

10

_

_

gg,qq→Hbb
10_gg,qq→Htt

-3

-4

0

200

400

600

_

qq→HZ
800

1000

mH [GeV]

図 4
)



)




 粒子の生成断面積 78 。

   4 この領域は、

 の最も得意とする領域で、92/10(/'- 1: モード と呼ばれる。それぞれのレプトン対の不変質量に条件づけができるため、信頼性の高いモード である。ただし 、 粒子の質量が大きくなるにつれて崩壊幅が急激に大きくなるため 粒子の質量があまりに大きくなると、有効性が落ちる 図 。













4

 粒子の質量が  &以上の領域では、このモード の方が 、 より 倍レートが高い。 に起因する )%  の分布を測定することになる。























4 分岐比では、

ドでは、  粒子の生成過程のうち、 5



 
5

モード に比べて  倍も大きい。このモーに注目して、反応後の ;<'+3 による散乱角前方のジェットを指標にすることによって、シグナルを選び出す。

 超対称性  粒子
超対称性理論のなかで、最も単純な超対称性模型である最小超対称性標準模型 %)'/ <( +=)) -+.
-'%1'+1 21 /4  では、 つの 二重項が必要とされ、その結果  つの 粒子   ¦  

が存在することになる。
先に述べたもの以外で、









4 標準

 粒子の崩壊モード で観測が期待されるものを以下に述べる。

 粒子の場合は、

モード はレートが低く測定に適さないが 、

では高いレートが期待される。
生成された  粒子の両方がレプトンに崩壊する 0 チャンネルと、一方はハド ロンに崩壊する 0 チャ
ンネルの  種類のモードが利用できる。









4

上に比べて、分岐比は ) )  倍低いが 、精度よく測定が行なえることから 、 

モード での測定を補う役割が期待される。

Γ(H) [GeV]

10 2

10

1

10

10

10

-1

-2

-3

50

1

100

200
MH [GeV]

_
bb

500

1000

500

1000

WW

BR(H)
ZZ
10

-1

+ −

ττ
_
cc

tt-

gg
10

-2

γγ Zγ
10

-3

50

図 4 標準

100

200
MH [GeV] 粒子の全崩壊幅と崩壊分岐比 78 。

#









4 崩壊モード は 

ないため、
の異なる

 






 5 5 が支配的だが 、このモード では、効率のよいトリガーが行なえ

5 チャンネルで観測されることが期待される。イベント・レートは低いが 、 つ の反応という意味で非常に興味深い。
4 このモード も、 つの が関係した反応として、興味深い。 の崩壊で生じる  つのレプトンでトリガーを行なう。 5。

 超対称性粒子   
 では、強い相互作用をするスクォーク>やグルイーノ > の対が大量に生成されるなど 超対称性粒子の探索が期待されている。0('+-= の保存則から超対称性粒子は必ず対で生成され、最終的に超対称性粒子の中で一番軽い質量をもつ粒子 , に崩壊する。 , の候補としては、最軽量ニュートラリーノ > が考えられる。この粒子は検出されず、)%  として現れることになるので、終状態の多数のジェットとともに、この )%  を指標として探索を行なう。

 ト ップ・クォーク物理 では、運転開始時の低ルミノシティの際にも、１日に   個もの大量の 5 対が生成される。したがって、トップ・クォークの質量などの精密測定が可能である。質量の精密測定としては、次の  つのモードが考えられている。

 
5

図 4

崩壊モード




    によって生じる  つのジェットを使って直接的に質量を再構成する。 $0

のレプ

トンと、その反対方向に、 つが * ジェット 、残りの２つの不変質量が ) となるジェットが存在することが条件になる。

 )</-/ (-2% モード 図 4
5
6 
6 






崩壊で生じた  つのレプトンと、ボトム・クォークの崩壊で生じた  つのレプトンが存在することが条件になる。
c

b
+

W

t
g

+
l
ν
_
b

_
t

t

-

g





W
+
l
ν
_
b

_
t

q
_
q’

図 4

+

W

3 jetsW-b

High-Pt

-

W

l
_
ν

崩壊モード
図 4 )</-/ (-2% モード



_
ν
µ−

High-Pt  物理 物理に関しても、広範囲の測定が行なえる。

   ?       ?


















のそれぞれの  メソン崩壊における非対称性から、ユニタリティ三角形の角度を、また、 と 5 との混合比  と、 と 5 との混合比  を測定することにより、ユニタリティ三角形の辺について知ることができる。また、

 




などの稀崩壊の観測も期待されている。






 測定器
 の高いルミノシティ  .) 測定器は、    においても、電子・光子、ハド ロン・  粒子、ミューオン 、ジェット、)%  などのシグナルを確実に得ることができるように設計されており、
 で起こるさまざ まな物理現象を的確に捕らえることが期待されている。

図  は、  測定器の全体図である。直径  )長さ ) 総重量 # トンという巨大な測定器で、内部飛跡検出器、カロリメータ、ミューオン検出器から構成されている。簡単に特徴をあげる。
内部飛跡検出器

内側には高位置分解能をもつシリコン・ピクセル検出器・シリコン・ストリップ検出器、外側にはストロー・チューブを積層してつくられた連続飛跡測定器用の  +'%-2% '1'-2% +'.3 +を配置し 、それらの組合せで、効率よく、反応点の検出、 粒子、 粒子の -'% 、電子識別を行なう。
外側に配置された超伝導ソレノイド・マグネットを用いることによって、運動量の測定が行なえる。この領域では非常に高い放射線にさらされるので、検出器には放射線に対しての耐久性が要求される。
カロリメータ の広いラピディティ範囲で、電子や光子のエネルギー、位置、角度をバランス良く測定するために、内側には放射線耐性にすぐれた液体アルゴン・カロリメータを、外側にはシンチレータと鉄の組合せのハド ロン・カロリメータを配置する。
ミューオン検出器

運動量精密測定用のミューオン検出器と、トリガーおよび第二座標測定用のミューオン検出器との組合せで構成されている。空芯の超電導トロイド・マグネットをもちいることによって、高精度な運動量測定と低い ( までのトリガーを可能にする。
（ ミューオン検出器については、次の節で詳しく述べる。）

EM Accordion
Calorimeters

Resistive platechambers

Hadronic Tile
Calorimeters

Cathode strip
chambers

Barrel SCT
Forward SCT

Thin gapchambers

TRT
Pixel Detectors
Forward LAr
Calorimeters

Monitored drift tube
chambers

Hadronic LAr End Cap
Calorimeters

図 4 内部検出器

図 #4 カロリメータ



図 4 ミューオン検出器

ATLAS 実験用測定器
超伝導空芯
トロイダルコイル

前方カロリー
ハドロンカロリー メーター
メーター
超伝導ソレノイド

ミューオン検出器
内部検出器
電磁カロリーメーター
図 4



 検出器





ミューオン検出器
 実験においては、ミューオンの検出は、

 ほとんど すべての重要な物理に関わっていること  の非常に厳しい実験環境の中でも、きれいなシグナルを得ることができることなどの理由により、必要不可欠なものである。
 測定器では、ミューオン検出器単体でも、ミューオンの測定を精度よく行なえるように、空芯の超電導トロイド・マグネットを用いる。これにより、多重散乱の効果を最小限におさえられる他、ミューオンの測定可能なラピデ ィティを広くとれ 、かつ、内部の検出器と独立にできるという利点がある。
ミューオン検出器は、運動量精密測定用のミューオン検出器とトリガーおよび第二座標測定用のミューオン検出器から構成される 78。
運動量測定用のミューオン検出器としては、! 2%-2+ 1 !+@- <*  と  '-$21 -+( $')0* + の  種類があり、それぞれ 、図  のように配置され る。バレル部
 






  と前後方部の一部

  では、コイルの内部と直前・直後の  ヶ所に ! を配置することができるため、 点の位置測定により運動量を求める方法 '--' 測定 を用いる。それに対し 、 

 # の領域では、

エンド キャップ・トロイド・マグネットの内部にチェンバーを配置することができないため、その前後と実験ホールの壁ぎわに ! または、 を配置し 、変向角から運動量を測定する方法を用いる。

 第一座標方向 0  の運動量精密測定用のド リフト・チューブである。! は、直径  )) の
薄壁アルミニウム製ド リフト・チューブで、３気圧の下で動作をさせる。位置分解能は約 ) である。

 

 次元の運動量精密測定用のカソード ・ストリップ読みだし型の A, である。カソード ・スト

リップ上の電荷の重心読み出しを行ない、位置分解能として ) が得られる。前後方部のうち、特に粒子頻度の高い場所 

 # に配置される。

ミューオン検出器の内側には、かなりの物質量があるとはいえ、まだバックグラウンドはかなり多い。この中からミューオンを効率よく選び 、かつ <%.$0! *<%.$ .+2% 1 %-B.'-2%4 % をおこなうためには 、ト リガー用の検出器が必要になる。同時に、この検出器は第二座標ことも期待されている。  では 、バレル部,/'- $')* + を、前後方部  







 0

の測定の役割を果たす  に建設コストの比較的安い ,  -C  には粒子の入射頻度の高いなかでも安定した動作が可能

な & $% &'( $')* + を配置する。

 トリガーおよび第二座標測定用の平行平板ガス検出器である。限定的放電パルスを互いに直行する
ストリップ電極から読み出す。ワイヤーがなく、構造が簡単であるため、比較的安く製造できる。

! トリガーおよび第二座標測定用の薄ギャップのチェンバーである。ワイヤーおよびストリップから読み出しを行なう。

MDT chambers

12 m
Resistive plate chambers
10
Barrel toroid coil
8

Thin gapchambers

64End-cap
toroid2
Radiation shield

Cathode strip
chambers
0

20

18

16

14

図 4



12

10

8

6

4

2m

 検出器の  0 断面図

Resistive plate chambers
MDT chambers
Barrel toroidcoils
End-cap
toroidCalorimeters

Inner detector

図 4



 検出器の 0 断面図 実験のト リガー
 の高ルミノシティ  .) システム    時では、 回のビーム・クロッシングに対して、平均約  個のイベントが発生する。これら大量のイベントのなかから、物理的に重要なイベントを選択し 効率よくデー
タを収集するためには、トリガー・システムの役割が重要になってくる。
ここでは、 

 実験のト リガー・スキームを概観した後、

 トリガー、特に、ミューオン・トリ

ガー・システムについて述べる 7878。



ト リガー・スキーム 実験でのトリガー、! " システムは図  のように、 段階のトリガー・レベル

イベント・フィルター から成り立つ。各レベルで条件を順に付加していき、最終的に目的にあったイベン
トだけをオフライン用のデータとして記録する。

Interaction rate
~1 GHzBunch crossing
rate 40 MHz

CALO MUON TRACKING

Pipelinememories

LEVEL 1
TRIGGER< 75 (100) kHz

Derandomizers
Readout drivers(RODs)

Regions of Interest
LEVEL 2
TRIGGER

Readout buffers(ROBs)~ 1 kHzEvent builder
Full-event buffers
andprocessor sub-farms

EVENT FILTER~ 100 Hz

Data recording

図 4



 におけるトリガースキーム"#" このトリガー・レベルでは、カロリメータとミューオン検出器からの情報だけが使われる。各検出器からのシグナルは、それぞれのサブ・システムで処理されたのち、,  %-+'/ + + ,+2. 2+
に集められ 、イベントを受け入れるかど うかが決定される。イベントが発生してから、この決定が全サブ・システムに伝えられるまでに要するまでの時間は   で、その間、データは

 バッファ

と呼ばれるパイプ・ライン・メモリー内に保持される。この段階で 、はじめ    であったデー
タ・レートが # 3  にまで落される。

"#" では、カロリメータ、ミューオン検出器に加えて、内部飛跡検出器からの詳細情報も利用し 、粒子の飛跡とその を求めるなど 、より複雑な選択を行なう。このとき、$$0

の電子、光子、

 の段階で重要なイベントを含むと判断された領域 2 だけにアジェット、ミューオンなど 、クセスすることにより、効率を高める。

 の判定に要するまでの時間は最大で ) 、この段階でデータレートは、 3  まで落される。
 で選択されたイベントは、イベント・ビルダーを通してイベント・フィルターイベント ・フィルターに送られる。この段階では、完全なイベントの再構成が可能で、選択されたイベントのデータは、オ
フライン解析用のデータとして記録される。イベント・フィルターでの処理に要する時間は約   で、
データ・レートは  D が目標とされているが 、例えば

ベントであれば 、データ・サイズは 粒子の候補になるようなイ  におよぶので 、イベント・レートとしては 

 程度

になる。

 "#" ト リガー・システム
 トリガー・システムは、図  のように、カロリメータ、ミューオン・トリガー ,  )%
-+ + '%1 .2%-+2/ 1-+*<-2% の各サブ・システムから構成される。

図 4

 トリガー・システムのブロック・ダ イアグラム

ミューオン・トリガー、カロリメータには、それぞれ独立にプロセッサが存在し 、トリガーの候補となる
イベントの情報を , に送る。, では、これらを総合して全体的な でのト リガーの有無を決定する。その決定は、 を通して全てのフロント・エンド ・エレクトロニクスに.. (- シ

グナルとして分配される。そして、その情報によって、データの読み出しが行なわれることになる。
その他、
送り、

 に対してはの源になったイベントの領域の情報を 2  2% 2@ %- + - として

 でのイベント選択の効率を高める。

  $ $ $ $% %$ , の役割は、カロリメータ、ミューオン・トリガーの各プロセッ
サからの情報を総合して、 の有無を決定することである。この決定は、 を通じて、検出器のフロントエンド ・エレクトロニクスに







.. (- シグナルとして送られ 、それにした

がって、データの読み出しが行なわれる。また、トリガー・タイプの情報も同時に  を通じてフ
ロントエンド ・システムに送られる。
, の受けとるデータは 、

 いくつかの閾値に対して選択された、電子・光子の情報。
 いくつかの閾値に対して選択された、ハド ロン・ 粒子の情報。
 いくつかの閾値に対して選択された、ジェットの情報。
 いくつかの閾値に対して選択された、ミューオンの情報。
 )%  の情報。
である。これらの情報とあらかじめ用意したトリガー・メニューとを比較し 、条件を満たすものが存在す
れば 、 

シグナルを送る。

表に

 でのト リガー・メニューの例とそのレートを示す。

 の段階では、気になるデータはすべて取り込むという方針のもとで、概して、トリガー条件は緩いものとなっている。
表 4

 トリガー・メニューの一例

トリガー

左4 低ルミノシティ運転時、右4 高ルミノシティ運転時78。

レート 3 トリガー

レート 3 



























E





E#



E





E




E




E




E6



6



E6



2-$ + -+ +6



%



6
2-$ + -+ +

%






&

ここで   E   はそれぞれ 、ミューオン 、電子・光子、ジェット、 粒子・ハド ロン 、 )%


を示し 、そのあとの数字が閾値を表す。また、数値のあとの  はそれが孤立したものであることを示している。2-$ + -+ + は、検出器キャリブレーション用のトリガーなどのことである。

 ミューオン・ト リガー・システム
ミューオン・トリガー・システムの検出器は、バレル部と前後方部の  つの部分から成り立ち、バレル部  には , 、前後方部には & が用いられる。

それぞれの検出器は、図  のように配置されるが 、図の中で太線で描かれているものは、すべて層構造をなしており、, のすべてと外側  枚の & 図  の & & は  重層 12<*/ - 、内側に配置される & 図  の & は  重層 -+(/ - になっている。

TGC 2
MDT

RPC 3
RPC 2

TGC 3

high pT

low pT

TGC 1
M
D
T

MDT

RPC 1

M
D
T

low pT
MDT

high pT
XX-L L01V0 1

0

10

5

15 m
.

図 4 ミューオン・トリガー・システム
ミューオンのトリガーには、$$0 と /2F0 の  種類がある。
/2F0

トリガーには、図  で示したように、& では外側の  つの 12<*/ - 、, では内側の  つの 12<*/ - を用いる。条件としては 、 つの 12<*/ - つまり  層のチェンバーでコインシデンスをとり、ある幅の F%12F 内に粒子が通過することが要求される。ここで、ある幅の F%12F とは  G  &のミューオンが  H 効率で検出できる幅のことである。 層のチェンバーのコインシデンスの条件としては、02<-02@0  層のうち  層以上にヒットがある が要求され 、この条件が独立に   または   の両方向で満たされる必要がある。
$$0

のトリガーには、図  で示したように、& では内側の -+(/ - , では最も外側の 12<*/ -も追加して用いられる。& については、/2F0 の条件に更に -+(/ - で、02<-02@0  層のうち  層以上にヒットがある が要求される。コインシデンスの幅としては、 G  &のミューオンが  H の効率で検出できる F%12F を設定することになる。
このように、02<-02@0 02<-02@0 の条件を課すことにより、バックグラウンドによる偶発的なヒットを抑えることができる他、チェンバーの不感領域による検出効率の低下を抑える効果がある。

#ミューオン・トリガー・システムでは 、検出器をセクターと呼ばれる区分に分割して、それぞれその領域で独立にト リガーの決定を行なう。そして、セクター毎の情報を , -$ 2% -+ + D ,
%- +@'.  で集計し 、ミューオン・システムとしての最終的な トリガー候補として、

 , にその情報を送る。
バレル部では、 方向に  分割、 方向に  分割、計  のセクターに、前後方部では、 方向に関しては、   の%1.'( 部が  分割、   の @2+F'+1 部が  分割、 方向には

 分割されており、計  のセクターに分割される。

それぞれのセクターからは、最大  個のトリガー候補が , に送られる。このとき、, に送られる情報は、$$0)11/ 0 0

/2F0

を それぞれ  段階 $$ +0 0)11/ 0 0

/2F +0 0$$ +0 0

/2F +0 0  、に分けたうちの、各レベルのト リガー候補の数とその位置の情報である。

チェンバーには、オーバー・ラップ領域があるため、その領域を通過したミューオンはそれぞれセクター
から、トリガー候補として情報が送られる可能性がある。, では、各セクターからの情報をもとに、こうしたダブル・カウントを防ぐ 役割も果たす。





前後方部ミューオン・ト リガー・システム

前節では 、ミューオン・ト リガー・システムの概念を述べたが 、ここでは、特に、前後方部のミューオ
ン・トリガー・システムをどのように実現するかについて述べる 7#8。



全体のスキーム

前節でも述べたように、& は前後方部  

出器である。図  で示すように、   の領域をカバーするミューオン・トリガー検 ) の場所に、ビーム衝突点に近い方から順に、-+(/ - 12<*/ -12<*/ - の計 # 層が配置される。

M2 M3

12000

S

=1.05

L

M1

10000

8000
pivot plane
low PTI
6000
end-cap
=1.92
hi PT

4000

forward

=2.40
2000
6000

=2.70

S L
8000

10000

12000

14000

16000

Z (mm)

図 4 & の 0 断面図。
 方向の読み出しは、 本から  本のワイヤーをひとつのグループにわけたまとめ読み出しで行なう。

このとき、このワイヤー・グループの幅は  )) から )) となるが 、図  に示すように、粒子から見て、 層のワイヤー・グループが互い違いに配置されているので、実効的な位置精度はあがる。
（ 実際のロジックについては、図  図  を参照のこと ）。 方向の読みだしは、 %1.'( 部では  )+'1 、@2+F'+1
部では  )+'1 に相当するストリップ・パターンによって行なう。ストリップ・パターンを層の中で、互い違いにすることによって、ワイヤー同様、実効的な位置精度は増している 図  図 。
トリガーの判定方法を説明するために、図 # を参照してほしい。図の拡大図中には /'= + での通過点とビーム衝突点とを点線で結んであるが 、有限の運動量をもつ粒子は & の手前にあるトロイド 磁場によって軌道が曲げられるため実線のような軌道をとる。したがって、/'= + におけるこの  つの軌跡の通過点

TGC Doublet

TGC Triplet

Readout Segments

Readout Segments

図 4 直進粒子の軌道 点線 とワイヤー・グループ
を比べることにより、運動量を測定することができる。/2F0 の判定の際には、/'= + に相当するのが最も外側の 12<*/ - (C2- (/'%  、/'= + に相当するのがその内側の 12<*/ - )11/ 12<*/ - で、この 
つの & の間で 02<-02@0 のコインシデンスをとることによって、ワイヤー  方向 、ストリップ
向 独立に Æ  Æ を求める。$$0 の判定の際は、/'= + に相当するのが同じく (C2- (/'%

方/'= + に相当するのが -+(/ - であり、既に /2F0 の判定で 02<-02@0 を満たした (C2- (/'% の結果と、02<-02@0
を満たした -+(/ - の結果をもちいてコインシデンスがとられ 、同様に Æ  Æ を求める。最終的にはワイヤーから求めた Æ  とストリップから求めた Æ の間で、図  のようなコインシデンス・マトリックスが評価されトリガーを決定する。図のなかの 9: の部分にシグナルが来たときにトリガーをだすことにして、
この 9: の領域を変化させることが 、F%12F の大きさを選ぶことに対応し 、 の閾値を決定することに
なる。

R

Z
δφ
δR

φ
layer 2layer 1

Interaction Point

図 #4 Æの定義 Æ図  が前後方部ミューオン・トリガー・システムの全体図である。& のシグナルは
$'( +0!.+)%'-2+ ボード、,'-.$ ,'% / を通して、

!

)(/B +0

 のシステム・クロックに同期したデジタル・R-ϕ coincidence
δϕ
0

-

δR

0

+

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0

0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0

0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0

+
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0

0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

Trigger Out

図 4 コインシデンス・マトリックス
シグナルに変換された後、スレーブ・ボード

$0

ボード セクター・ロジック上で、順にコインシデン

ス・マトリックスが評価され 、最終的に、６段階の  レベルそれぞれの候補の数と位置情報が ,
に送られる。なお、このトリガー・ロジックは  に分割されたセクター毎に独立に判定される。
以下では、各構成要素

 & $% &'( $')* +
 ,'-.$ ,'% / スレーブ・ボード
 $0 ボード
 セクター・ロジックについて順に説明していく。

  !' () $ !
図  に & の構造を示す。アノード・ワイヤーとそれに直行するカソード ・ストリップの両方から読みだしが可能で、第二座標の測定も行なえる。特徴としては、アノード・ワイヤーとカソード 面との間隔が非常に狭く   )) 、 デッド ・タイムが少ないことである。これにより、

 のような粒子の入射頻度の高い中でも、トリガー・チェンバーとしての役割をはたすことができるようになっている。
& のシグナルは、検出器に取り付けられた! ボード 上で! レベルのデジタル信号に変換されたのち、,'-.$ ,'% / に送られる。このとき、シグナルの到着時間には、図  のようにバンチ・クロッシ
ング時間  % なみのばらつきがある。一方で、トリガー・システムは、

 のバンチ・クロッシング・

レートに同期して処理を行なうので、イベントの選択を正し く行なうためには、その時間間隔  % にシグナルをバンチ化し 、どのビーム・クロッシングで起こった事象であるかを正確に識別する必要がある。
このことについては、あとで詳しく論じることにする。



 ボード

! ボード 上には 、& 読みだし 用に開発された

! チップ)(/B + $'( + !.+)%'-2+ が  つ載っている。 ! チップは、プ リ・アンプ、メイン・アンプ、コンパレータを備えたモノリシック


wire
Patch Panel
pivot
doubletinner
doubletASD

Wire Doublet Slave Board
3 / 4 Coin. Matrix

32
BID, OR

18
ASD

ASD

32

Wire High-Pt Board

BID, OR

BID, OR

H
L1B

ASD

L

R, δ R

32
Derand32

R

BID, ORto CTP

Selector

H-Pt

Wire Triplet Slave Board
L1B

2 / 3 CoincidenceASD

tripletASD

ASD

Derand32

MUCTPI

BID, OR

18

32
BID, OR
32

9

BID, OR
L1B

DerandSector Logic
R- ϕ Coin.
Hits Selector

strip
Patch Panel
pivot
doubletinner
doubletASD

Strip Doublet Slave Board
12

3 / 4 Coin. Matrix

32
BID, OR

16
ASD

ASD

32

Strip High-Pt Board

BID, OR

BID, OR

H
L1B

ASD

L

ϕ, δ ϕ32

32

Derandϕ

BID, OR

Selector

H-Pt

Strip Triplet Slave Board
ASD

32

L1B

BID, OR

20

OR

tripletASD

32
BID, OR

L1B

Derand図 4 前後方部ミューオン・トリガー・システムの全体図

Derand300

Pick-up strip
Graphite layera)0(deg)

200
100
0
300

1.8 mm+HVb)15(deg)200
100

50 µm wire

1.4 mm0c)

30030(deg)200
100

1.6 mm G-10

0

d)

400

図 4 & の構造

45(deg)

200
0

70

80

90

100

110

120

130 140 150

TDC(ns)図 4 到着時間の分布。角度はミューオンが &
平面に入射するときの入射角を示す。

 で、 チップ .$ 分の読み出しが可能であり、 ! ボード  つあたりで 、合計  .$ 分のシグナルを処理できる。& からの入力シグナルは、ここで! レベルのデジタル信号に変換され 、,'-.$ ,'% /に送られる。

  
図  は、,'-.$ ,'% / の機能を図示したものである。 ! ボードでデジタル化されたシグナルは、<%.$0
! 回路でバンチ化された後、I ロジックを通って各スレーブ・ボード に分配される。

Patch Panel
40 MHz

LVDS

BCID
twisted16ch 20
pair cable
ASD
Board

1 analog
outputTemp. sensor

Mask

OR
Logic

Test strobe+3 V
analog power

TTC signals(LHC clock
L1A, BCR, ECR)

GND (analog)

Other control

Slave
Board
(covers 32ch
for each
TGC layer)+3.3 V digital power

Vth
Test pulse

GND (digital)
DCS

図 4 ,'-.$ ,'% / の機能
<%.$0! 回路

図  では、シグナルの立ち上がりを検知して、 クロック分のデジタル・パルスに変換する他、図の下側の遅延させたシグナルとの I をとることにより、エフェクティブなゲートをつくりだす機能もある。これは、もし & からの到着時間のばらつきが % を越えてしまうようなことがあっ
Bunch Clock

ASD
A

B

Q

D

Q
D

/Q

Q

n+2

Bunch
Clock
A

From ASD
D

25ns

n+1

Bunch

n

50ns

n-1

25ns

C

BID

Variable gate width

n+4

TGC

n+3

Bunch ID Circuit

Hit Out

/Q
/Q

Delay
0-25ns
40MHz

B
Delay
0-25ns

D

Q

/Q

D

Q

GATE
(width=38ns)/Q

図 4 <%.$0! 回路C

図 4 到着時間のばらつきが % あるときの概念図

た場合の処置である。図  は、& からの到着時間のばらつきが  % であったと仮定した場合のタイ
ムミング・チャートを示している。後の方のシグナルでは 、! 6  のバンチ・クロッシング時間で発生したものか 、! 6  のものなのかの区別ができないため、両方にシグナルを出すようになっているのがわかる 。また、<%.$0! の際に最も重要なのが 、クロックとシグナルとのタイミング調整である。そのために、,'-.$ ,'% / 上には他数の遅延調節用回路 !

 を配置する予定である。

また 、ここでの I ロジックとは 、& のオーバーラップ 領域に対する処理を行なうところである。
& は境界でギャップが生じないよう、オーバーラップをとって配置される。このとき、その領域を通過する粒子は前後２つの & にヒットを与えるが 、図  のように I をとることでひとつのヒットに直し 、ダブル・カウントを回避する。

Patch Panel
Readout Segments

図 4 I ロジック
その他、 ! ボード に対しての ! 電源、-$+ $2/1 電圧-$ 、テスト・パルスを、スレーブ・

このロジックにより生じ るミス・トリガーの可能性は 、連続してトリガーがでたときにはうしろ側をとるというロジックを入れることで減らすことができる。詳しくは文献  を参照のこと。
 これは、 方向 ワイヤー の読みだしの場合の処理であり、 方向に関しては一方のシグナルをマスクすることで処理を行なう。







ボード に対してクロックなどの  シグナル、 の ! 電源などを供給する。<%.$0! 回路

でのシグナルとクロックのタイミング調整、 システムについてはあとで述べることにする。

 スレーブ・ボード
スレーブ・ボード の役割は、パッチ・パネルからのシグナルをうけ、02<-02@0 02<-02@0 の判定を行なうことである。スレーブ・ボード には、図  からわかるように、12<*/ -・-+(/ - のためのものがそれぞれワイヤー用、ストリップ用とある*%+)  用スレ ーブ・ボード/2F0

 層の 12<*/ - のシグナルをうけて 、02<-02@0 コインシデン スをとり、の判定を行なう。図  は 、ワイヤー 12<*/ - 用スレーブ・ボード のブロック・ダ イアグラムである ストリップのものも出力のビット数が異なるが 、同様のものである。,'-.$ ,'% / から入力されたシ
グナルはケーブル遅延がまちまちであることなどから、一般に位相がずれているので調整を行なったあと 、
02<-02@0 のコインシデンス・マトリックスに入る。パッチ・パネルからの入力は、 層につき  であるが 、それに加えて、他の領域の )11/ 12</ - を通過して、(C2- (/'% にヒットしたイベントを検出しそこねないように、隣接する両側のスレーブ・ボード から  層につき  個の入力を。そして、そのためのダブル・カウントを防ぐために、(C2- (/'% に関しても、 層につき  個の入力を受け付ける。したがって、  のシグナルの間でコインシデンスがとられることになる 図 #。このとき、図 # のように、
 ２つの領域にわけ、その中からそれぞれ最も大きな  が最小 のものだけを選ぶ。
計 #



Æ

Slow read-out

BCR

2x2
Phase adjust

ECR
32
pivot
doubletFE_BCID
COUNTER
FE_L1ID
COUNTER

Phase adjust

LS-Link
Derandomizer

32

L1 buffer

Phase adjust
2x2
Phase adjust

Clock L1A
Clock

Snap
shot

Mask
Mask

2x6

Position + δ R

Phase adjust

18-bit32
middledoubletPhase adjust

3-out-of-4
Coin. Matrix

32
Phase adjust
2x6
Phase adjust

Clock

Snap
shot

Slow read-out

図 4 ワイヤー 12<*/ - 用スレーブ・ボード ストリップでは出力は  ビットである。
また 、図  の右上にかかれているのは 、データの読み出しの部分である。データは 、 
なわれるまでの間   、  *<J + で保持され 、 
起きたかイベントであるか K ! 、ど の



の判定が行

が発せられると 、ど のバンチ・クロッシングででのイベントであるか K

! の識別子をつけて! +'%12) + と呼ばれるバッファに移され 、読み出されるまで蓄えられる。

ワイヤー $' 用スレーブ・ボード

ここでは、-+(/ - からのシグナルを受けて、02<-02@0 のコインシ

デンスがとられる。入力は、 層につき  個と両側の隣接するボード からの  層につき  個のシグナルである 図 。

from adjacent doublet
6x2 inputs from TGC

from adjacent doublet
6x2 inputs from TGC
2nd 2 layers of doublet
32x2 inputs from TGC

from adjacent doublet(pivot)
2x2 inputs from TGC

72 inputs from LowPt Matrix
72 inputs from Low-Pt Matrix
declustering,encode, highest Pt hit
Only highest-Pt hits in A and in B are encoded

1st 2 layers(pivot) of doublet
32x2 inputs from TGC

a

A
A
B
B
C
C
B
D
D
d

from adjacent doublet(pivot)
2x2 inputs from TGC

18-bitencoded (wire)(

position 5-bit
δR 4-bit) x2

position 5-bit δ R 4-bit
A:B:

72x88 3-out-of-4
Coincidence Matrix+- 7 (15-bit) δ R from
Low-Pt Matrix

図 #4 02<-02@0 マトリックス・コインシデンス。図に示したものはワイヤーのもので 、ストリップでは
 G

 である。

OR’ed YabcC

C=a&b&c+a&b&c

-7

-6

-5

-4

-3

-2

-1

0

1

2

3

4

5

6

8 outputs to encoder section

4x2 (pivot doublet) inputs

12x2 (middle doublet) inputs

7

δR

AB

OR’ed XYC
D

X=Y=A&C+A&D+B&D
X

図 4 02<-02@0 マトリックス・コインシデンスの詳細。図に示したものはワイヤーのもので 、ストリップ
では  G である。

Slow read-out

FE_BCID
COUNTER
FE_L1ID
COUNTER

BCR
3x2
ECR

Phase adjust
32

LS-Link
Phase adjust
Derandomizer

32
Phase adjust

L1 buffer

32
Phase adjust
3x2
Phase adjust

Clock

Clock L1A

Mask

Snap
shot

2-out-of-3
Coincidence

2-out-of-3 18-bit

図 4 ワイヤー -+(/ - 用スレーブ・ボード のブロック・ダ イアグラム

A1

A2

B1
C0

B2
C2

C1

out

36x3 (triplet) inputs

out = A1 & B2& C0& C2+ C1 & A1 & B1
+ C1 & B2 & A2

100

declustering and encoder
1 hit / 32 inputs

hit

positionhit

positionhit

position

18 bits (3 hits) / Triplet Slave Board

図 4 ワイヤー -+(/ - 用スレーブ・ボード の機能図

#

スト リップ $'

 用スレーブ・ボード

& の  重層構造のうち、真中にはストリップ・パターンがな

いため、-+(/ - であっても、ストリップに関していえば 、 重層である。そのため入力は２層分で 、それぞれ  である。ここでは、02<-02@0 つまり、I ロジックがとられる。
BCR
Clock

Snap
shot

Slow read-out

ECR

FE_BCID
COUNTER
FE_L1ID
COUNTER

32
Phase adjust
LS-Link

32
Phase adjust

Derandomizer
Slow read-out

L1 buffer

32
Phase adjust
32
Phase adjust

Clock

Snap
shot

Mask

Mask

OR

Clock L1A

OR

2x20 = 40-bit

図 4 ストリップ -+(/ - 用スレーブ・ボード のブロック・ダ イアグラム

strip (triplet)

32x2 (triplet) inputs (no neighbor input)

64

declustering and encoder
1 hit / 16 inputs

hit

positionhit

positionhit

positionhit

positiona bc dout

out = b & c+b&a&c+a&c&b+c&b&d+b&d&c20 bits (4 hits) / Triplet Slave Board

図 4 ストリップ -+(/ - 用スレーブ・ボード の機能図

 , ボード$$0

ボード は、 枚の 12<*/ - 用スレーブ・ボード からのデータと、それと同じ領域に相当する  枚の -+(/ - 用スレーブ・ボード からのデータを受け、$$0 の判定を行なう。送られてくるデータは 、デコード されているため、まず、エンコード を行なった後、0@2/1 コインシデンスをとる。このときの入力の

数は、  である。この結果とスレーブ・ボード から送られてくる /2F0 トリガー候補の情報とを合わせて $$0 の決定を行なう。



FE_BCID
COUNTER
FE_L1ID
COUNTER

BCR
Slow read-out

ECR

18

Phase adjust
18

from 4 doublet
wire slave board

Phase adjust

LS-Link

18

Phase adjust

Derandomizer

18

L1 buffer

Phase adjust

Clock

Snap
shot

Clock

Clock

track selector

DecoderSnap
shot

Position + δ R
7-bit x 8

18

Phase adjust
18

Phase adjust

Position + δ R
10-bit x 4
H/L
Pt

Decoderfrom 3 triplet
wire slave board

L1A

hit
position

δR
x4

18

Phase adjust
256 x 288
2 foldCoin. Matrix

Slow read-out

図 4 $$0 ボード のブロック・ダ イアグラム
図  は、コインシデンス・マトリックスを示したもので、図  に示したものの  分の  の部分に相当するものである。スレーブ・ボード と同じ構造であるが 、Æ  は  までとスレーブ・ボード より詳細に求められる。コインシデンスを満たしたもののうち、 Æ  が最小となるものを、図の の領域、 !

の領域からそれぞれ  つずつ選択するが 、このとき、コインシデンスを満たすものがないときは 、/2F0
からきたトリガー候補が選択される。もし 、$$0/2F0

それぞれが満たされた場合は 、$$0 の候

補が選択される。$$0 ボード には、図  と同一のものが  つあり、合計  つの候補が +'.3  / .-2+に送られる。
+'.3  / .-2+ は、最大で  つまでのトリガー候補を選択して、セクター・ロジックにその情報をおくることができる。もし 、 つを越えている場合は、そのなかで  の大きい場所で発生したイベントから候補を選ぶ。その理由は、ミューオンの分布は、ほとんど  によらないはずだが 、バックグラウンドは  が大きくなるにつれ減少するからである。
以上は、ワイヤー用の $$0 について述べたが 、ストリップ用のものもほぼ同じである。ただ 、ストリップに関しては、 つのマトリックスに対応する検出器の領域がワイヤーに比べて広いため、 候補までトリガーを選択が可能で、したがって、-+'.3  / .-2+ は存在しないことと、Æ の範囲が

# であることが異なる。
ここでの結果は、セクター・ロジックに集められ 、セクターとしての最終的なトリガー候補を決定する。

 セクター・ロジック
セクター・ロジックは、0 コインシデンス、+'.3 ,+ 0 / .-2+ +'.3  / .-2+ から構成される 図 。
これまで 、  方向の独立の情報だったものが 、ここではじめて、完全な  の情報として評価される。
$$0

ボード から送られた Æ  Æ の情報はデコード された後、0 コインシデンスによって、$$0

の３段階、/2F0 の３段階の計  段階のレベルにわけられる。図 # からわかるように 、ここでレベルわけを決定するのは、マトリックスのパターンであるが 、このマトリックスは、K,&を用いて実現されるので書換えが可能で、これにより、閾値を変更することができるようになっている。
,+  / .-2+ では、 0 コインシデンスの結果をもとに (C2- & 毎に を選択し 、領域の情報 2 と  段階の  の情報を  / .-2+ に送る。
の高い方から  つのトラック

encoded hit-channel
from triplet

decoder to 96-bit

AB

decoder to 64 bits

encoded hit-channel(3-out-of-4 satisfied)

A

B
C
C
H/L
hit
Pt position

δR

1-bit

5-bit

D

encodedδR for Low-Pt

D
64x96 2 fold
Coincidence Matrix+- 15 (31-bit) δ R
for High-Pt

1-bit

δR encoderδR + positon
14-bit図 4 $$0 ボード のコインシデンス・マトリックス

8 inputs from low-Pt matrix

38 inputs from triplet

A

B

-15

-6 -5 -4 -3 -2 -1

X =A&B

0 +1 +2 +3 +4 +5 +6
δR

OR’ed XX

図 4 $$0 ボード のコインシデンス・マトリックスの詳細



+15

δR ( L / H )H/LPt

10-bitdecoder (position)hit
positionδϕ ( L / H )

decoder(position)
H/Lhit
Pt position

δϕ ( L / H )
δϕ

6-bit

図 4 セクター・ロジックのブロック・ダ イアグラム
2 highest-Pt tracks
per pivot TGC

δR" position "2 highest-Pt tracks " Pt ( 6 - level ) "track selector

track pre-selector

decoder(position)

MUCPTI" position "" Pt ( 6 - level ) "δR

Lower Low-pT

middle Low-pT
higher Low-pT
pT (L/H)

Lower High-pT
Medium High-pT
higher High-pT

FPGA

δφ

pT (L/H)

図 #4 0 コインシデンス
 / .-2+ では、入力されたすべてのトラックの中から、最も高い をもつトラックを  つ選び 、,

にトリガーの候補として送る。

これまで述べてきたように、  のトリガー・システムは階層構造を成しており、多数の構成要素から構成されるが 、これらすべてが歩調を合わせて処理を行なうことが 、正し くイベントを選択するために重要となる。本論文では、前後方部ミューオン・トリガー・システム内の同期をどのように保ち、それを全体のタイミングに合わせるかについて論じる。また、,'-.$ ,'% / 用のいて述べる。

 の開発とその動作試験につ シグナルのタイミング調整
 トリガー・システムでは、検出したイベントが重要なものであるかを判断し 、それがどのバンチ・

クロッシングで起きたものであるかを確実に識別することが必要である。そのためには、シグナル間およびクロックとのタイミングを慎重に調節しなければならないが 、 のバンチ・クロッシング時間が  %

と非常に短いこと、総読み出しチャンネルが既存の実験に比べて桁違いに多いこと 、そして、測定器とそのエレクトロニクスが広い領域に分散して配置されることなどの理由から、  実験では困難が予想さ

れ 、深刻な問題と考えられている。
前後方部ミューオン・トリガー・システムにおいても、もちろん例外ではない。前節で述べたトリガー・
ロジックを正しくはたらかせるためには、様々な場所からくるシグナルのタイミングを調整し 、システム全体を   のシステム・クロックに正しく同期させる必要があるのだが 、上に挙げたことに加えてシステムに関わるエレクトロニクスの配置がこの問題をさらに難しくしている。図  は



 実験ホール、図 はエレクトロニクスの配置を示しているが 、膨大な量のケーブルをエリアの外に運び出すことができな

いため、このようにセクター・ロジック以外のエレクトロニクスはすべて、実験中にはアクセスすることのできない場所に配置され 、シグナルのタイミングを合わせる際にもオシロ・スコープを使うなど 直接的な確認方法をとることができない。したがって、あらかじめなんらかの間接的な方法を用意しておく必要があり、ボード およびチップを設計する段階からこれらのことを考慮に入れておかなければならない。
ここでは、前後方部ミューオン・トリガー・システムについて、どのようにシステム内の同期を保ち、イベ
ントを識別するかについて述べていく。なお、以降に述べることは、ビーム衝突が起きてから粒子が &に到達するまでの時間 &4 ) I@ K/$- 、シグナルのケーブルによる遅延時間、配線による遅延時
間などすべて既知であるとして、はじめて成り立つものである。実際、実験に望む際にはあらかじめこれらをデータ・ベースとして用意する予定である。

XYZ Right handed coordinate systemwith z in beam direction
図 4



 実験ホールの全体図

TGC electronics location

MUCTPI
Sector Logic(r-φ coin /hit-selection)

Higt-Pt / Low-Pt trigger outputs

High-Pt

TGC M2

M3

Star-SW
Star-switch outputs

ROD

ROB

Local DAQ Master
Local DAQ Master

EI Star-switch outputs

in USA15
Star-SW

Slave Board(2-out-of-3)

Slave Board
Low-Pt(3-out-of-4)

Patch-panel(BID, "OR")Patch-panel(BID, "OR")TGC M1

Slave Board
Patch-panel(BID, "OR")TGC EIMDT EIin UXA15

MDT EM
HIW010V02

図 4 前後方部トリガー・エレクトロニクスの配置    

前後方部ミューオン・ト リガー・システムでのタイミング調整のスキームを述べる前に 、 として、どのようにイベントを識別するかについて述べる 78。 +2% 1 %-B !  + + 実験 では、各検出器が !  <%.$.. (- 1 %-B + という  つの数値をデータにつけることでイベントを識別することになっており、これらの数値 を実験全体を通じて共通なものに保つために )% + + '%1 2%-+2/ システム 78 が存在する。
 システムは の    クロック

正確には   , からのトリガー情報、その他の制御シグナルなどを検出器全領域のフロント・エンド・エレクトロニクスに分配するもので 、ハイパワーの)) レーザーを用いることにより、千を越える各検出器に安定したシグナルを送ることが可能になっている。
検出器側では、+L  + . C + 78 と呼ばれる専用のチップでこれらのシグナルを受け、光信号から電気信号に変換し 、配られた各シグナルを利用する。前後方部ミューオン・トリガー・システムでは、この +L をすべての ,'-.$ ,'% / $$0 ボード 、セクター・ロジックに配置し 、以下のシグナルを利用する。このとき、出力シグナルには +L の内部でデ ィレ イをかけることができる。

  %- /2.3 ( ステップで、% までのデ ィレ イ。

   の" -+ + /2.3 。
.. (-  クロックのステップで、 クロックまでのデ ィレ イ。

 のト リガー条件が満たされたことを示すシグナルで、, から送られる。



<%.$ 2<%- +   -  クロックのステップで、 クロックまでのデ ィレ イ。
 の軌道周期  に同期したシグナル 。! はこのシグナルでリセットされる。

どのバンチ・クロッシングで起きたイベントであるかを示す識別子  。
 何番目の  に対応したイベントであるかを示す識別子   。
 フロント・エンド の段階でつける   に相当する     に関しては桁をおとしても構わない。 の場合は、これをともに  ビットで指定し 、データの読み出しの段階で上位のビットを付け加えることにしている。



.

C %- 2<%- +   -  クロックのステップで、 クロックまでのデ ィレ イ。
! はこのシグナルでリセットされる。

 タイミング調整のスキーム
図  は、前後方部ミューオン・トリガー・システムの全体図で、これから述べるようにシグナルおよびクロックのタイミング調整が必要となるところには、黒の囲みをいれた。また、そのために必要な遅延調節
回路 デ ィレ イ はハッチをかけて示してある。まず、それぞれの箇所で必要となることを述べたあと、タ
イミング調整のスキームについて述べる。

 でのシグナルのバンチ化 図 & ! でデジタル化されたシグナルは、,'-.$ ,'% /上の <%.$0! 回路でバンチ化され 、そのあとは、  のクロックに同期して処理を受ける。ここで考えなければいけないことは、 ! からのシグナルとクロックとのタイミングである。 でも述べたよ
うに、& のシグナルの到着時間には最大  % 近くのばらつきがある。したがって、バンチ化を正しく行なうためには、クロックとシグナルとの相対時間を % 以下の精度であわせる必要がある。図  のように、 ! からのシグナルと   クロックのタイミングによっては、イベント毎に異なるクロックに同期することになる。このため、,'-.$ ,'% / では 

% まで設定可能なサブ・ナノ単位のディレ イを用意し 、クロックを遅らせることによりシグナルとのタイミングを調整する 図 。
スレーブ・ボード におけるタイミング調整 図 &異なるケーブルスレーブ・ボード ではコインシデンスをとるため、

! ボード  から来るシグナル間のタイミングを合わせる必要がある。シグナルは既にバンチ化されているため、可変デ ィレ イの精度はクロック周期 % の半分があればよい。なお、 クロッ
クではなく、半クロックのディレ イを用意する理由はシグナルがクロックのエッジ付近にくる場合の処置である。 のセット・アップ時間、ケーブル内でのジッターを考えると常に正しくシグナルを受けるためには、半クロック分のデ ィレ イを用意する必要がある。

, ボード 図 &/ セクター・ロジック 図 & におけるタイミング調整 図  を見てわかるように、ここにおける状況はスレーブ・ボード のものと同じである。ただ、広い領域に配置されたボードからの入力が集まるため到達するシグナルのケーブル長の違いが大きくなるので、配置する可変ディレ イの設定幅を広くとっておく必要がある。ここでも、半クロック分のディレ イを用意する。
IK やケーブルによる遅延時間などのすべては既知であるので、あとで述べるように、これら可変ディ

レ イの設定値は、ある未知の値を仮定すれば一意に求めることができる。ある未知の値とは、ビーム衝突が起きたあと、最初のクロックが +L から出力されるまでの時間のことである。この時間に関しては、検出器が受けとることのできる情報からでは、あらかじめ知ることはできない。以降、この時間を IKK
と表すことにする 図 。
ここでは、ビームを用いたタイミング調整を行なう方法について述べる。手順としては、まず、& のシグナルの可変ディレ イの設定値を決定しシステム内での同期をあわせたあと、 のタイミ

 のバンチ構造が助けになる。図  のようにングを合わせていく。この作業を行なうときには、

では、ところど ころにビーム衝突の起きないバンチが存在するので、これらを指標としてタイミングを合わせることができる。

図 4 前後方部ミューオン・トリガー・システムの全体図 ハッチのかかっている箇所がディレ イを示す。



tripletinner
doubletpivot
doubletwire

BID, OR

ASD

BID, OR

BID, OR

BID, OR

ASD

ASD

ASD

(1)

BID, OR

BID, OR

ASD

ASD

BID, OR

ASD

testpulse BC

TTCrxPatch Panel
L1A
BCR
ECR
BC

LHC

L1B

FE_L1ID
COUNTER

FE_BCID
COUNTER

DerandL1B

FE_L1ID
COUNTER

FE_BCID
COUNTER

DerandWire Triplet Slave Board

(2)

BCR
ECR

L1A

TTCvi

ECR

L1A

H-Pt

L1B

FE_L1ID
COUNTER

FE_BCID
COUNTERECR BCR

(3)

TTCrx

Selector

H

L

Derand

L1A

Wire High-Pt BoardBC

TTC Transmitter

Wire Doublet Slave Board

BC

BCR

VME Bus

(4)

TTCrx
BC

MUCTPI

Sector Logic

CTP

Workstation

Bunch Clock

ASD
TGC

A

BID

adj1

ASD

B

TGC

A

Bunch Clock
BID

B

adj1

Clock

Clock

Time Jitter

Time Jitter

A

A

B

B

図 4 タイミング・チャート 正し くバンチ化され

図 4 タイミング・チャート デ ィレ イを用いてタない場合

イミングを調整した場合

Beam Crossing

2

1

0

OFFSET
BC clock(TTC)
25ns
図 4 IKK の定義

3.17 µ s(38 Missing Bunches)

940ns(38 Missing Bunches)
220ns(8 Missing Bunches)

5

6

7
8
88.924 µ s

9

図 4

 のバンチ構造

#

10

11

12

1

2

シグナルは、トリガー・ロジックに関わる部分と、読み出しを受ける部分に常に枝別れしながら進んでいく
ので、読み出しの部分からデータの確認ができる。図  は読み出し部分のブロック・ダ イアグラムである。
スレーブ・ボード 、 $0 ボード のすべてがこの構造になっている。入力されたシグナルは、 がおこなわれるまでの間  バッファと呼ばれるバッファで保持され 、 が発せられると ! +'%12) +と呼ばれるバッファに移されて読み出しをうける。このとき、K ! K
加される。 の入力するタイミングが K ! K

の判定

! の  つの値も同時に付

! の値を正しくつけるために重要となる。
FE_BCID
COUNTER
FE_L1ID
COUNTER

BCR
ECR

LS-Link
Derandomizer
L1 buffer

Clock L1A

図 4 読みだし回路のブロックダ イアグラム

! シグナルのタイミング調整 まず最初に行なうことは、システム内のタイミングを合わせることである。IKK がわかっているとすると、一意に各々の可変ディレ イの設定値が決まり、そのときは、 !
からのシグナルはただ  つのクロックにバンチ化される。さらに、スレーブ・ボード 、 $0 ボード 、セクター・ロジック上では、入力したすべてのシグナルが同じ クロックに同期することになるということに注意してほしい。つまり、IKK を探ることがシステム内のタイミングを正しく設定することと等価なこととなる。したがって、IKK の値を変えながら可変ディレ イを順に設定していき、すべてのシグナルが  つのバンチで、かつ同じクロックに同期してくるような IKK 値を求めればいいわけである。
そのために、すべての ! に対して

を送りデータを読み出すことにする。そうすると、データからは図  のような分布が得られる。ここで、この分布は ! に対するボード 上のヒット数の総和そとったものである。タイミングが正しく設定されていないときには、図  下図のように見えるが 、逆に、設定が正しくなければ

 のバンチ構造が のバンチ構造は見えない。このように、図  下図のような# hits分布になる IKK を探すことによりシステム内のタイミング調整が行なえる。
wrong OFFSET# hitsBCID
correct OFFSET

BCID

図 4 ! に対するヒット数の総和の分布





のタイミング調整て、

 のバンチ構造と見比べながら、正しい位置に !G が来るように  のタイミングを調整

図  下図の分布が得られたとき、一般に ! の値はずれている。したがっする。

"のタイミング調整!G など 固定した値でを発するようにしておき、そのときのデータのK ! を確かめる。これが期待した値と一致するように.のタイミング調整! とのタイミングを調整する。

! の対応が合うように  のタイミングを調整する。

ここで述べた方法は、実際のビームを用いるので確実である。したがって、実験の初期の段階には必要なものであると言える。ただし 、この方法では分布をとらなければいけないため時間がかかり、実験途中での検出器の診断などの役割は果たせない。 では、テスト・パルスを用いた方法を考えるが 、その前に、実際、可変ディレ イの設定値をどのように選んでいけばいいのか、具体的に説明をしていくことにする。

  でのシグナルのバンチ化

ここでは、到着時間に最大で % 近くのばらつきがある
めに、! からのシグナルを正しくバンチ化するた% まで設定可能なサブ・ナノ単位の可変ディレ イ "#  を用意し 、クロックを遅らせることによりクロックとシグナルとの相対時間を % 以下の精度であわせることが必要になる 図 。ここでは、"# が % の $ 分の１、つまり $ ステップで設定可能であるとして 、"#  の設定値を求める。

ビーム衝突が起きてから、シグナルおよび クロックが ,'-.$ ,'% / に到着するまでに要する時間はそれ
ぞれ 、

 6 # 

シグナル 4IK

クロック4IKK 6   6  6
!

#

"# 



となる。
ここで考えているクロックとは、シグナルの直前に ,'-.$ ,'% / に到着するクロックの立ち上がりエッジのことで、これがビーム衝突が起きてから何番目に +L から出力されるものであるかを ! で表している 図 #。その他の変数、式の意味は表  を参照のこと。
! /'= '%%

IK

ビーム衝突から粒子が & に到着するまでに要する時間。

1& から ,'-.$ ,'% / までのケーブルによる遅延時間。

1

,'-.$ ,'% / 上での配線によるクロックの遅延時間。

'1M

可変ディレ イの設定値 シグナルの直前に到着するクロックが +L から出力されるまでの IKK からの時間。



!


%

% 。

 のバンチ・クロッシング時間 % 。

ケーブル番号。
表 4 ,'-.$ ,'% / に入力するクロック、シグナルに関係する遅延要素"# 

 は、この到着時間の差が可能な範囲で最小になるように設定する必要があるので 図  、 IK  6    IKK        
#

!

#

"# 




$

 現在は、  の  分の１。つまり、約   単位で設定が可能なディレ イを配置する予定である。



Patch Panel
TTC
Clock

TGC

A

d2(1)
adj1(1)d1(1)TOF(1)

B BID
C
D

ASD

IP

d2(2)

OR

adj1(2)d1(2)TOF(2)

BID

ASD

5

4

3

2

0

OFFSET

1 (=n)

Beam Crossing

4d2+adj1

25ns

3

A

B

Time Jitter
TOF + d1
CD

図 #4 ,'-.$ ,'% / のブロック・ダ イアグラムとタイムミング・チャート



n+3

25ns

n+2

n+1

n

n-1

Bunch
Bunch
Clock
Signal

GATE< 25 / D
図 4 デ ィレ イ設定後の! からのシグナルとクロックとの関係の概念図

これが "#   および !  を決定する条件となる。"#   を整数 & $  と表すことにすると、 
&

!

!

&

$

 G

 G

&

 は次のようになる。

IK





 6 #   IKK  # &

 を用いて、"# 






 IK  6    IKK         
#

!

#





ただし 、7 8 はガウス記号 である。ここで、$ IK 

#

 G

  #  は既知であるので、! & は一意に決めることができる。
!

 を下付き文字を用いて表していることからもわかるように、この段階でのシグナルは、ケーブル毎に異なるクロックに同期する可能性がある。これについては 、スレーブ・ボード の入力段階で調整が必要となる。



スレーブ・ボード におけるタイミング調整

スレーブ・ボード ではコインシデンスをとるため、異なるケーブル

! ボード  から来るシグナル間のタイミングを合わせる必要がある。そのため、前節で述べた !  およびケーブル遅延による位相の違いを調整するためのデ ィレ イを用意する。ただし 、シグナルは既にバンチ化されているため、精度は  % の半分があればよい。半クロック分のデ ィレ イは 、シグナルがクロックのエッジ付近にくる場合の処置であり、実際には、シグナルのラッチをシステム・クロックの立ち上がりエッジで行なうか、たち下がりエッジ
で行なうかを選択することにより実現する。
先ほどと同様に、<%.$0! 回路からのスレーブ・ボード への入力シグナルと   クロックの到着時間を考えてみる 図   と、シグナル 4クロック4

  6  6
IKK 6   6   ¼ 
IKK 6 

!

#

#

"# 

 6 # 6 #  6 "#  !

となる。変数の意味は表  を参照のこと。!¼  は先ほどと同様、シグナルがどのクロックに同期するかを表したものであるが 、,'-.$ ,'% / ではそれぞれのシグナル毎に決まる値であったのに対し 、スレーブ・
ボード 上ではすべてのシグナルが共通の値をとることに注意してほしい。
 は、     を満たす整数

 である。
Patch Panel
TTC

Test pulse

L1A

Clock

Slave Boardd2(1)adj1(1)
D1(1)

BID

ASD

FE_BCID
COUNTER

adj2

d4(1)

FE_L1ID
COUNTERd3

d1(1)Derand

L1B

d2(2)

OR

adj1(2)
D1(2)

BID

ASD

d3

d1(2)

d4(2)

図 4 ,'-.$ ,'% / とスレーブ・ボード のブロックダ イアグラム! /'= '%%

IKK
1



'1M

ビーム衝突が起きたあと 、最初のクロックが +L から出力されるまでの時間。
+L から <%.$0! 回路までの配線によるクロックの遅延時間。

,'-.$ ,'% / でのデ ィレ イ設定値 % 。

1,'-.$ ,'% / での処理時間 <%.$0! 回路、I ロジック 。

1 ,'-.$ ,'% / からスレーブ・ボード までの配線による遅延時間。

1

"# 

+L からスレーブ・ボード までの配線によるクロックの遅延時間。



シグナルのデ ィレ イ設定値。



ケーブル番号。

M

スレーブ・ボード 番号
表 4 スレーブ・ボード に入力されるクロック、シグナルに関係する遅延要素

まず、!¼  を求める。ここではシグナルの方を遅らせるために、クロックは到着時間の一番遅いシグナルに合わせる必要がある。そのため、入力シグナル全体の中から、
  6  6
!

#

"# 

 6 # 6 # が最大となるものを選び出し 、そのシグナル番号 % を %&" で表す。ここでは最も遅く到着するシグナルを選んでいるので、このシグナルは遅延させる必要はなく、"#  

グナルがどのクロック !¼  に同期されるかを考えると（ 図  、 IKK6   6 ¼   IKK 6   
#

!

6 #

!



G  となることを考慮した上で、シ

6 "# を満たすという条件から、

¼
!

 G!

6

#



6 #



6 #





6 "# 

 6 # 

6 #

   6
#









と !¼  が決まる ここで、7 8 は先ほど 同様ガウス記号を表す。。もし 、シグナルがクロックのエッジ付近
Beam Crossing

n’+1

n’

n’-1

OFFSET+d5+25 x n’

Clock
OFFSET+25 x n+d2+adj1+d3+d4+adj2
Signal< 25

図 4 スレーブ・ボード 上のタイミング・チャート

 ¼  とおけ、¼
          にくることの対処を考えず、"#   の設定を % 単位とすれば 、'1M  G    6   ¼         #!

を満たすように、

¼
&



!

¼
G!

 !  

#

#

"#

#

&

#

&

  "#    #   #  # 






と設定すればよいことがわかる。

半クロック遅延調節回路

ここまでは、クロックのエッジ付近にシグナルがきたときの対処を無視した場

合のはなしで 、セット・アップ時間、ホールド 時間が  の理想的な  を使用していて 、かつ、シグナルの到着時間が常に一定である場合には有効であるが 、実際にはクロックのエッジ付近にくるシグナルに対しては正しい動作が期待できない。このため、スレーブ・ボード では図  に概念図を示したようにこの回路ではパラメータとして    つのフラグを用意し 、図中の表に示した組合せでディレ イをかけることができるようにする。

A B

delay

1
1
0
0

0 ns
12.5 ns
25 ns
37.5 ns

1
0
1
0

a

0, 12.5, 25, 37.5 ns
delay
A

b

D

Q

c

B

CLK
図 4 半クロック遅延調節回路の概念図
前に考えた簡単なモデルでは設定値は &¼ 

  となる。以下では実際の遅延調節回路にみあうように、この値に修正を加える。
まず、クロックの立ち上がりエッジのすぐ 直前にシグナルがくる場合を考える。問題になる時間範囲がどこまでであるかは  の性能などによるが 、ここでは、その間隔を  という値と仮定してはなしを進める。つまり、   ¼  6          
!

#

!

"# 

#

  #  #     &¼ 

 



となるときには、下がりエッジで受けなければならないことになる。図  はこのときの図  の  '

各点におけるタイミング・チャートを示している。これからわかるように、立ち下がりエッジで受けるときにも、立ち上がりエッジのときと同じ出力を得るようにするには、ディレ イを   前に設定すればよいこ¼とがわかる。つまり、設定値は&      になる。

ただし 、到着時間の最も遅いシグナルに対しては注意が必要である。クロックはこのシグナルに対して合わせてあるため、これ以上遅らせることができない。そのため、もし   ¼  6      
!

#

 

!



#

"# 

   ##   ¼ 
&

 



となるならば 、!¼  を  つ遅らせなければならないことになる。つまり、式  の値を

¼
!

 G!

6

#



6 #



6 #



6 "#    6##と変更し 、ボード 上のすべてのシグナルを  つうしろのクロックに同期させることにする。

Clock

Clock

a

a

25

b

0

c

12.5

b
c

b

12.5

c

b
c

図 4 クロックのすぐ 直前にくるシグナルのタイム

図 4 クロックのすぐ 直後にくるシグナルのタイム

ミング・チャート

ミング・チャート

次に、クロックの立ち上がりエッジのすぐ 直後にシグナルがくる場合を考える。さきほど 同様、この間隔を とおいて考える。つまり、¼¼
    !  6 #     !   #   "#    #  #     & となるときがこれにあたる。図  を参考に同様のことを考えると 、この場合はデ ィレ イを   後に設定すればよいことがわかる。つまり、設定値は &¼ 

  6   になる。

 セット・アップ時間は  以下が十分に期待できるので、このように半クロックの遅延でよい。
 ここでは、ホールド 時間を意識して変数名をつけているが 、実際の  はホールド ・タイムは  である。むしろここで問題になるのはケーブル伝達の際のシグナルのジッターである。

, ボード 、セクター・ロジック 図  を見てもらうとわかるように、 $0 ボード 、セクター・ロジックの状況はスレーブ・ボード とまったく同じである。ただ、到達するシグナルのケーブル長の違いが大きくなるので、ディレ イの幅を広げる必要があるだけである。したがって、これらに関しても同様の方法
で設定値を求めることができる。



テスト ・パルスを用いたタイミング調整

 でも述べたように、ビームを用いる方法の他に、診断用またはビームが利用できない初期の段階での大雑把なセット・アップの確認用としてテスト・パルスを用いる方法も用意しておく必要がある。ここでは、再び図  を参照してほしい。
変数の意味は表  と同じであるが 、新しく $  を導入した。これは、+L から

! ボード までの

ケーブルおよび配線によるテストパルスの遅延時間である。このとき、シグナルとクロックの到着時間はそ
れぞれ 、
シグナル 4クロック4

 6 #   (  6 #  6 "#  $となる。(  はどのクロックに同期するかを示すものであるが 、これは




$

 6 #     (   #   "#  から求まり、(

 G$

 6 #   #   "#  







となる。また、スレーブ・ボード 上への到着時間はそれぞれ 、  6  6
  6   ¼

シグナル 4



クロック4

#

(

#

"# 

 6 # 6 #  6 "#  (となるが 、ここでは  つの方法が考えられる。この値をみると、 で考えたものと同じであることがわかるので 、同様の手順で ( ¼ およびディレ イの設定値を決めることもできる。例えば 、実験の前段階でビー

ムがまだ利用できないときなどは、この方法でセット・アップの確認ができる。もうひとつの場合は、既にセット・アップが終わっていてディレ イの設定を変更したくない場合である。実験の途中に検出器の診断を行ないたいときなどはこれにあたる。そうすると、# 6   ( ¼    (   #   "#    #  #   "#  



から同期するクロックがそれぞれに対し求まり、(¼ G (  6 #  6 # 6 #  6 "#   6 "#    #となる。この差を埋めるためには、テスト・パルスに対しディレ イを用意すればよい。( ¼ の中で最大のも¼のを求めてこれを (とすると、テスト・パルスに対しそれぞれ¼
 ( ¼  クロック分のデ ィレ(

イをかければいいことになる。
さて、これらのシグナルを読み出すためにはシグナルが送りださなければならない。シグナルが バッファを出るときに合わせて、 を とすると、テス バッファをでるのはバッファの深さを (



¼
 
6   6   後であるから、! +'%12) + までの配線
¼
による遅延時間を   とすると、テスト・パルスを出力した
6   6
      ク

ト・パルスが +L を出てから 

(

(

#

#

ロックあとに



(

(

#

#



を送ればよいことがわかる。

 まとめ
ここまで述べてきたことは最初に仮定したように、すべてのケーブル長、配線長などが既知であってはじめて成り立つものである。したがって、セット・アップの段階でこれらを正確に把握しておく必要がある。
特に、クロックのエッジ付近に到着するシグナルに対する取り扱いに関するところは重要であるので、実験にのぞむ前の段階で慎重に試験を行なわなければならない。

 


 の製作

用

 実験において、前後方部ミューオン・トリガーチェンバー & の読みだし総チャンネル数は、

 万チャンネルに及ぶ予定である。そのため 、信頼性、実装面積、実装費用、製造費用の面から考えて、

エレクトロニクスの((+.'-2% ( .B. %- +'- 1 +.<- 化が必要となる。これらの要請から、,'-.$ ,'% / に必要とされる機能をもった の試作を、東京大学大規模集積システム設計教育研究セ! を通して行なった。

ンター! は大規模集積回路的とした

 設計教育を支援するための全国共同利用センターで 、研究・教育を目 の開発であれば 、開発ツール及び必要なデータの提供を受けることができる。ただ、主にデジタル回路を前提にサポートが行なわれるため、アナログ回路に関しては不向きな面もある。特に、メーカで開発を行なう際には用意されているはずの!!  などの汎用の回路でさえライブラリがなく、そのレ イアウトのすべてを自分の手で行なわなければならないのは困難なところである。しかし 、今回は
 回目の試作ということもあり、  開発の理解を深めるという意味もこめて、 ! を通じて開発を行なうことにした。また、安価に試作を行なえる ことも選択の理由である。なお、 ! では大量生産のサポートはされていないため、最終的にはメーカを通じて開発を行なうことにしている。



実装した回路"# レシーバー

! ボード からの入力を受けるためのレシーバー。前後方部ミューオン・トリガー・システムでは、消費電力・信頼性を考え、 ! ボードから ,'-.$ ,'% / への伝達は! シグナルで行なう。なお、信頼性に関しては、通常の  対ツイストペア・フラット・ケーブルを用いて  *( のデー
タがエラーなく ) 以上到達できることを確かめてある。
テスト パルス・ジェネレータ

! チップへテストパルスを送るための回路。タイミングの確認を行なうために必要となるが 、それだけでなく、 ! チップの診断用にも使用できるよう、出力レベルを可変にする。
シグナル・ディレ イ用 "" 回路

サブ・ナノ単位で設定が可能な遅延調整用回路。前に述べたように、

& のシグナルとクロックとのタイミングを調整するために必要となる。

今回は、上記３つの回路を実装した。必要とされる機能としては他に、-$+ $2/1 電圧を設定するための!  <%.$0! 回路があるが 、!  に関してはメーカを通じて開発を行なう際にはライブラリとして用意されていること、<%.$0! 回路に関しては図  からわかるように、シグナル・デ ィレ イ以外の回路は通常のロジック回路であるため、今回は見送ることにした。

 プロセス

選択したプロセスは、ローム（ 株） の I  ) フルカスタムで、チップサイズ  ))  )) 、
利用可能な信号ピンは # である。開発に必要なトランジスタ・パラメータなどのプロセスに関するデータ

は、 , パラメータとして提供された。フルカスタムであるので、設計規則  さえ守れば 、任意の大

正確には、 ! "#$ %& などの ' 言語で記述が行なえる論理回路。
「相乗りチップ 」として製作するため、 チップ当たりの単価がおさえられ、% では、試作ラン参加者の設計データを集め、安価に試作を行なえる。
 製造プロセス上達成できる電気的特性とプロセス上許容される寸法についての一連の規則。

#! レシーバーなどで今回利用した %)2 、

きさのトランジスタを利用することができるが 、一例として、()2 の 

-3

x 10

-3

x 10

0.8

ID (A)ID (A)   特性を以下に示す。

0.7

0.8
0.7

0.6

0.6

0.5

0.5

0.4

0.4

0.3

0.3

0.2

0.2

0.1

0.1

0

0

-0.1

-1

0

1

2

3

4

5

-0.1

6

-1

0

1

2

VDS (V)45

6

VDS (V)図 4 %)2 /G  ) FG  )3

図 4 ()2 /G ) FG )設計

回路設計は 、 , パラメータを用いて回路シミュレーションを行ないながら進めていった。
レシーバー、テストパルス・ジェネレーター、!



!

それぞれの設計について順に述べていく。

"# レシーバー!

2F

2/-' !J + %.'/ %'/% は差動型のインターフェイス規格で、電圧レベルは図  に示した通りである。低電力を実現するために振幅電圧が  )イズ・マージンが狭くならないよう、図のように上下 と小さいことが特徴だが 、それによりノまでのシフトを許している。これにより、出力側と入力側のグラウンド・レベルに違いがあったとしても、正確にシグナルが伝わるようになっている。このDriver Output

Receiver Input
+2.4V
+1V

+2.0V

VCM =2.2V+1.4V VOH
VCM =1.2V+0.4V+1.0V VOL
-1V

図 4

+0.0V

! の電圧レベル



VCM =0.2V

ように! シグナルでは、電圧の絶対値にはあまり意味がなく、ただ入力電圧と反転入力電圧の差が論理を決定している。したがって、レシーバーとしては の範囲でコンパレータのように動作することが求められる。
VDD

VDD

VDD

VDD

VDD

VDD

VDD

MP5
X2

MP8

MP3
VGS
MN4

VDD

MP9
0

0
MP7

MP1

MP6

VGS
VDD

INPUT_

VDD

VDD

MP10

MP2

MP4

OUTPUT
VDD

INPUT
MP11
MN4

MN5
VDD
MP12
MN1

MN2

MN3

0

0

0

図 #4
実際に設計した000! レシーバーの回路図。%)24 FG  ) ()2 FG  ) 。

! レシーバーの回路図は図 # に示したもので、,0, 0 の  段の差動アンプになっているが 、 段目は主に同相位相を除く役割をしており、増幅は  段目で行なわれる。シ
グナルは、最終的に ,#0 のインバータで波形を整形されたあとで出力される。
この回路の利得をシュミレーションで求めたものは、図  のようになる。図  は  の電圧を固定し 、
 を ! 的に掃引した時の I, を示したものである。

! の振幅電圧は  )であるので、

利得は十分であると言える。
! レベルのシグナルを入力した場合の出力を、図  と図  に示した。実際の形波であるがここでは正弦波を入力していること、振幅電圧も )! シグナルは矩に減らしてしることなど 動作条件を厳しくしているが 、*( のシグナルであっても十分な波形が得られるのがわかる。

 テスト パルス・ジェネレータ
実際に設計したテストパルス・ジェネレータの回路図は図  に示したものである。-+ + に入力を与えることにより、テスト・パルスを出力するが 、このとき

I の電圧を変化させることにより出力電圧のレベルを制御できるようになっている。これは、実験からの要請で! チップのテストパルス入力値を可変にしたいためであが 、、 I に対する線形性は特に必要がないので、設計の際にも留意しなかった。図 は

I の電圧を変化させながら -+ + を入力させたときの I のシュミレーション値を示したものである。また、このときのI と出力電圧との関係は、図  のようになる。



OUTPUT (V)6
IN_=0.2V

IN_=1.2V

IN_=2.2V

0

1

2

5
4
3
2
1
0

0.5

1.5

40

60

80 100time (ns)

2
1

20

40

60

6
4
2

40

60

80 100time (ns)

2
1

20

40

60

0

20

40

60

図 4 *( の80 100time (ns)

20

30

1

4
2

10

20

30

20

40

60

80 100time (ns)! シグナルに対する出力。左

0

10

20

30

40 50
time (ns)

0

10

20

30

40 50
time (ns)

0

10

20

30

40 50
time (ns)

6
4
2

40 50
time (ns)

2
1

6
4
2
0

0
0

2

0
0

6

4

40 50
time (ns)2

80 100time (ns)

0

0

10

0
0

6

0
0

IN, IN_ (V)20

OUTPUT (V)01

80 100time (ns)

0

0

2

0
0

IN, IN_ (V)20

OUTPUT (V)0IN, IN_ (V)200IN, IN_ (V)4

OUTPUT (V)

1

6

OUTPUT (V)2! レシーバーの利得

IN, IN_ (V)OUTPUT (V)IN, IN_ (V)図 4 シュミレーションから求めた

2.5
IN (V)OUTPUT (V)

-1

0

10

20

30

図 4 *( の40 50time (ns)! シグナルに対する出力。左側に入力 実線が  破線が   を、それに対する側に入力 実線が  破線が   を、それに対する

出力を右側に示す。振幅電圧は )出力を右側に示す。振幅電圧は )ション 。

シュミレー

ション 。



シュミレー

VDD

VDD
VDD

MP1

MP2

VO

X2
MN1

0

MP2, MP3, MP4: w=20.1µm, l=0.6µm

0

MP3

MP4

Trigger

51Ω
OUT_

OUT_

OUT

OUT

51Ω

twisted cable
51Ω

51Ω

図 4 テストパルス・ジェネレータの回路図 左 とチップ外部の回路 右。特に指定のないものは、%)24400

OUT (mV)OUT (mV)

FG  ) ()2 FG  ) 。/G  ) 。

350

350

300

300

250

250

200

200

150

150

100

100

50

50

0

0

-50

15

図 4

20

25

30

35

40

45

-50

50
55
time (ns)

I を変化させたときの I のシュミレー

ションによる波形。 I の値は上から、


400















0

0.5

1

1.5

2

2.5

3

3.5

4

図 4 シュミレーションから求めた
の関係。

。



4.5 5
VO (V)

I と出力電圧 "" 回路!

回路はサブ・ナノ単位のシグナル・デ ィレ イを実現するための回路である。!

回路を理解するために、図  のブロック・ダ イアグラムを参照してほしい。回路は  つの部分から成り立っていて、上部I を調整する部分、下部はシグナルを遅延させる部分になってはクロックの位相を比べて制御電圧いる。

上部に入力されたクロックは  又にわかれて、 つは直接位相検出回路に入り、もう  つは  個のディ
レ イ・セルからなるデ ィレ イ・ブロックを通って位相検出回路に入る。ディレ イ・セルでの遅延時間は、制御電圧

I によって調節可能になっていて、位相検出回路では入力された  つの位相がそろうようにこのI を設定する。このとき、デ ィレ イ・ブロックでは  クロック分だけ遅れることになり、結局、

 % の遅延が得られることになる。

下部は、上部のディレ イ・ブロックと同一のものになっていることに注意してほしい。 I も共通のものが入力されるようになっているので、ここでも、ディレ イ・ブロック全体で  % の遅延が得られる。
したがって、ディレ イ・セル  つにつき、約 # ( %D 遅れることになるので、どのディレ イ・セ
ルの出力を取り出すかによって、# ( ステップ毎の遅延調整が行なえることになる。

25ns delay
Phase
Chargedetector & Pump

Delay Block

40MHz

Delay
Cell

Delay
Cell

Delay
Cell

1

2

3

Delay
Cell

Delay
Cell

Delay
Cell

Delay
Cell

30

31

32

Delay
Cell

Delay
Cell

Delay
Cell

30

31

32

Low Pass
FilterDelay Block

Signal

Delay
Cell

Delay
Cell

Delay
Cell

1

2

3

Delay
Cell

VCON

25/32 x 2 delay

図 4 !

回路の概念図

実際に設計を行なった回路図は図   # # に示したものである。以下では、それぞれについての説
明とシュミレーションの結果を示していく。
ディレイ・セル図  がディレ イ・セルの回路図である。基本的には  つのインバータをつなげたバッファであるが 、 I によってシグナルの遅延を制御できるようになっている。図  はクロック 破線 を入力したときの出力波形をシュミレーションによって求めたもので、 I の変化とともに出力時間も変化しているのがわかる。このときの、 I と遅延時間の関係は図 # に示したようになる。
ディレ イ・ブロックでは、このデ ィレ イ・セルを  個ならべてシグナルを  % 遅らせることを目的としている。したがって、複数段ならべたときの遅延時間を知る必要があるが 、それは図  に示した通りで



DLL CELL
VDD

VDD

MP1

0

MP5

VDD
VDD

VDD

0
VDD

MP2

MP6
MP3

CLK_IN

CLK_OUT
MN3
MN5

MN1
0

0
0

VDD

0
VDD

VDD

VDD

MP4

MP7

VCON

VCON

MN4

MN2

MN6
MN7

0

CLK_OUT (V)

CLK_OUT (V)006
VCON=4.5V

4
2
0
8

10

0

0

の回路図 デ ィレ イ・セル 。%)24 FG  ) ()2 FG  )。。/G  )。

time (ns)

CLK_OUT (V)

図 4 !

0

12

14

16

3.5
3

18
time (ns)

6

4

2.5

VCON=3V

4

2

2
0
8

10

12

14

16

1.5

18
time (ns)61

VCON=1.5V

4

0.5

2
0
8

10

12

14

16

0

18

0

0.5

1

1.5

2

time (ns)

2.5

3

3.5

4 4.5 5VCON (V)図 4 ディレ イ・セルのシュミレーションによる出図 #4 シュミレーションから求めたデ ィレ イ・セル

力波形。

 つあたりの遅延時間ある。ここでは、ディレ イ・ブロックにシグナルを入力してから、そのシグナルが     段目のディ
レ イ・セルを通過するまでに要する時間をI に対して示してある。図から、 I は 約 

あたtime (ns)

りに調整される必要があることがわかる。

50
45
40
35
30
25
20
15
32th
24th
16th
8th

10
5
0

0

1

2

3

4

5

6

VCON (V)図 4 シュミレーションによって求めたデ ィレ イ・ブロックでの遅延時間

REF_OUT

Phase Detector

REF_CLKUPB

DLL_CLKDN

DLL_OUTDLL Cell

DLL Cell

DLL Cell

DLL CellClock Input
IN

OUT

IN

1

OUT

2

IN

OUT

IN

3

OUT

32

VCON
VCON

VCON

図 4 !

電圧制御回路VCON

VCONの回路図 クロック部

電圧制御回路では 、経路の異なる  つのクロックの入力をうけ、その位相があうようにI を調節する。電圧制御回路は  つの部分から成り立っており、図 # の左側が位相検出回路、右側がチャージ・ポンプになっている。
位相検出回路の動作について簡単に説明をすると 、最初の状態すなわち  つの入力端子 K  N 、!

 N ともに  のときは、, は  ! は  となる。この状態は両入力の位相が一致した場合である。次に K  N のみが  から  に変化したときを考えると、, は  、! は  現状維持 の状態になる。これは、!

 N が K  N に対して遅れ位相になった場合である。この様子をタイミング・チャートにしたものが図 # で、基準クロック K  N に対し !

 N が遅れ位相になると , が  になり、進み位相になると ! が  になることを示している。

REF_CLK

UPB

ENB
VDD
VDD
MP2
VDD
MP4
ENC
VDD

MP1

VDD
MP5

VDD

VDD

VDD

MP3
MN1

MP7
MP6

VCON

MN7
MN2

MN8
MN5
0

MN3

MN4

0

MN6

0

0

0

0

0

DLL_CLK
DN

図 #4 !

の回路図 電圧制御回路。%)24 FG  ) ()2 FG  )。/G  )。

状態

,

!

同位相
REF_CLK

遅れ位相
進み位相

DLL_CLK

UPB

DN

図 #4 位相検出器の動作の概念図
次に、右側のチャージ・ポンプ部分であるが 、この部分は , ,# の負荷容量と、,# , の伝送ゲートから成り立っている。 は 伝送ゲートをオン状態にするために  にしておく。, が ! が  、 つまり同位相のときは、 図 # の ,  ともオフ状態になるため

では、 !

I には変化がない。

 N が遅れ位相になり , が  になったときはど うなるであろうか。このとき、, がオンになるため ,  間の電位があがり、それにつれてI の電位もあがる。 I の増加が

デ ィレ イ・セルの遅延時間を減少させることを思い出せば 、これは !

 N の位相を進ませる方向であることがわかる。つまり、位相検出回路とチャージ・ポンプの組合せで、!
 N の位相の遅れを補うことになる。また、このとき , ,# を充電しながら抵抗とデ ィレ イ・セルの急激なI に伝わること、さらに、,# , の II についている負荷がロー・パス・フィルターの役割をしていることから、

I の変化を防いでいることにも注意してほしい。逆に、進み位相のときは  がオン状態になり、負荷容量 , # の放電を行ないながら、 I を下げる。これにより、!
遅らせることになり、このときも K  N と !

 N は位相を N の位相のずれを修正する方向にはたらく。したがって、入力の    クロックが安定であるかぎ り、 !! の変化、温度の変化など もこの様なフィード ・バック回路によって補充され 、安定なデ ィレ イ回路を実現できることになる。
以上述べてきたところまで 図  # を組み合わせて、シュミレーションを行なった結果を図 # # #
に示す。それぞれ 、 I の初期値を にとった場合の K  N 点線 、!

 N 、 Iであるが 、図をみてわかるように、どの初期値に対しても、時間を追う毎に位相がそろうように遷移してい

6

4

4

2

2

2

0

0
40

60

80

100 120 140 160 180 200
time (ns)
(V)

6

0
0

20

40

60

80

100 120 140 160 180 200
time (ns)

6

0
(V)

20

20

40

60

80

100 120 140 160 180 200
time (ns)

6
4

2

2

0

0

0

200 220 240 260 280 300 320 340 360 380 400
time (ns)200 220 240 260 280 300 320 340 360 380 400
time (ns)200 220 240 260 280 300 320 340 360 380 400
time (ns)

6

6

6

(V)

4

2

(V)

4

4

4

2

2

2

0

0

0

400 420 440 460 480 500 520 540 560 580 600
time (ns)400 420 440 460 480 500 520 540 560 580 600
time (ns)400 420 440 460 480 500 520 540 560 580 600
time (ns)

6

6

6

4
2
0

VCON (V)4

VCON (V)

(V)
(V)

6

4

0

VCON (V)付近に収束している。

(V)

6

(V)

(V)

ることがわかる。また、 I も予想通り 

4
2
0

0

100

200

300

400

500
600
time (ns)

100

200

300

400

500
600
time (ns)

0

図 #4

の初期値が シグナル・ディレイ部

2
0

0

図 #4
I

4

の場合。

I の初期値が 

100

200

300

400

500
600
time (ns)

図 #4
の場合。

I の初期値が の場合。

これで、本来の目的であったサブ・ナノ単位のシグナル・ディレ イを行なうことができる。この部分の回路図は図 # に示したものである。デ ィレ イ・ブロックは図  に共通で、各デ ィレ
イ・セルからの出力をセレクタで選んで取り出すことができるようになっている。基準クロックを用いて、
I は調節してあるので、ディレ イ・ブロック全体を通過するのに要する時間は % であり、したがって、! 段目のデ ィレ イ・セルからの出力は #( 遅延していることになる。
!

図 # にシミュレーションの結果を示した。初期値は図 # と同じであるが 、シグナル・デ ィレ イ部を足したせいで、変化のしかたはゆるやかになっている。また、 I の安定した頃 % を見計らってシグナルを入力したときの、    段目の出力を図 ## に示した。図からわかるように、予定した通りの遅延が得られている。



Singnal Output
SEL1
SEL2

SELECT2

SEL3

SELECT3

SEL4

8-input NAND
NAND8

A
B
C
D
E
F
G
H

SELECT1Y

SELECTORSELECT0

SELECT4

ENABLE

SEL29
SEL30
SEL31

4-wide 2-2-2-inputs AND-OR
AO2222

SEL32

SEL1

DLL Cell

SEL2

DLL Cell

SEL3

SEL4

SEL31

DLL Cell

SEL32

DLL CellSignal Input
IN

OUT

IN

1

OUT

IN

2

OUT

IN

3

OUT

32

VCON
VCON

VCON

VCON

の回路図 シグナル遅延部

6

(V)

(V)

図 #4 !

VCON

4
2

0
480

0

(V)

20

40

60

80

4

(V)

510

520

530

540

550

560

time (ns)

5
0
480

490

500

510

520

530

540

8th OUTPUT(V)

0
200 220 240 260 280 300 320 340 360 380 400
time (ns)
6

550

560

time (ns)

5

2.5
0
480

4

490

500

510

520

530

540

16th OUTPUT
(V)

2
0

550

560

time (ns)5

2.5

400 420 440 460 480 500 520 540 560 580 600
time (ns)
6

0
480

490

500

510

520

530

540

24th OUTPUT

4(V)

VCON (V)

500

2.5

2

2

550

560

time (ns)

5

2.5

0
0

!

490

Signal Input

100 120 140 160 180 200
time (ns)

(V)

0

図 #4

5

2.5

100

I

200

300

の初期値 

 N の出力

400

0
480

500
600
time (ns)での K  N とシュミレーション 。

490

500

510

520

530

32th OUTPUT

540

550

560

time (ns)

図 ##4 シグナルを入力したときの、    段
目のディレ イ・セルからの出力 シュミレーション 。

#



レ イアウト

設計した回路のうち、!

回路のセレクタと位相検出回路以外のものは、レ イアウト・エディタを用いてレ イアウトを行なった。

図 #4 レ イアウト・エデ ィタの作業画面 チャージ・ポンプ 
プロセスは ( 型半導体基板がベースのため、()2 のトランジスタに関してはウェルと呼ばれる % 型半導体を設けて、このなかに実現することになる 図 #。レ イアウトで実際に行なったことは、ウェル、ゲー
ト、拡散領域、メタル 、コンタクトのそれぞれをど の位置に設けるかの指定である。例として、! レ

シーバーのレ イアウトを図  に示す。
このとき注意を要するのは、細部にわたって定められた設計規則である。プロセスが  ) であるという意味は、ゲート幅を  ) 以上にしなければいけないということであるが 、それ以外にも拡散領域とメタルをつなぐコンタクトに制限があるなどで、フル・カスタムであっても実現できないトランジスタも存在する。なお、実はこれらをあらかじめ考慮して設計も行なう必要がある。また、あとでも述べるが 、配置配
線を自動化して行なうために、すべてのレ イアウトをスタンダード ・セルとして実現した。



B

G

S

n

D

S

n

p

NMOS

G

D

B

p

PMOS
n

p

図 #4 %)2 と ()2 の実現

図 4! レシーバーのレ イアウト




!

論理合成
回路のセレクタ（デコーダ ）は、C +/2 で動作を記述し 、論理合成ツールを用いてネット・リストを作成した。論理合成ツールとは、C +/2 などの  言語でかかれた回路をあらかじめ用意された  !
フリップ・フロップなどゲート・レベルの回路に変換するものである。



配置配線

配置配線は、レ イアウトしたものをスタンダード ・セルとして登録することにより、自動的に行なわせた。一般的に自動配置配線を行なうと、配置に無駄が生じることや配線が長くなることなど 問題もあるが 、今回はそれを考慮しても利点の方が多いと判断して自動配置配線を選択した。まず第一に 、セルの数が多いということがある。プロセッサのように何万という規模ではないにしても、百を越えるセルを手動で配線することは時間的にも労力的にも現実的ではなかった。また、自動配置配線を行なえば 、 ! から提供された DI バッド をそのまま利用できたことも選択の理由である。
なお、自動配置配線のためのネット・リストは、論理合成ツールで作成したセレクタのものも取り込ん
で、チップ全体のものを手動で作成した。
配置配線を行なった後、そのデータからとができる。それについては、次節の !

, パラメータを抽出することができ、動作を確認するこの動作テストのところで述べる。設計データに設計規則違反がないことを確認した後、提出を行なった。





動作テスト

設計したチップは、 ピンの "K, パッケージとして実装された。図  は製作した

 の顕微鏡写真である。本来、大規模なデジタル回路を目的としたものであるので、未使用の領域が多い。このチップのなかに、! レシーバ 、テストパルス・ジェネレータ、!

回路、そして、独立にテストが行なえるよ

うに、電圧制御回路、デ ィレ イ・セルが入っている。

図 4 製作した
この

 の顕微鏡写真

 を評価するために、シミュレーションの結果と比べながら動作テストを行なった。





"# レシーバー

シミュレーションによる図  と同様に、電圧の中心値を したものが 、図  である。振幅は )





と変化させながら出力を測定としてあるが 、波形は矩形波である。*( で十分な波形が得られているのがわかる。
またレシーバーとしては、入力の振幅電圧の違いによる出力時間のずれがないことが望ましい。ここでは、図  に示したように、 を を測定した 図 。に固定しながら、 の入力電圧を変化させ、出力までの遅延時間! では、入力電圧の差は )であるから、それに対応する範囲 

以上 で

OUTPUT (V)の遅延時間の違いは問題ないことがわかる。

6
VCM=0.1V

4
2
0

OUTPUT (V)

0

10

20

30

40

50

60

70

80 90 100time (ns)

30

40

50

60

70

80 90 100time (ns)

30

40

50

60

70

80 90 100time (ns)6
VCM=1.2V

4
2
0

OUTPUT (V)

0

10

20

6
VCM=2.3V

4
2
0
0

図 4

10

20

! レシーバーの出力波形。振幅電圧は )

電圧中心値はそれぞれ上から  time (ns)

1.7V
1.6V
1.5V

4
3.5

1.4V

3

1.3V

2.5

IN_ = 1.2V2

IN = 1.1V
1.5

time

1

図 4 図  を測定した際の変数の定義

0.5
0
1.2

1.3

1.4

1.5

1.6

1.7

(V)

図 4 入力電圧と遅延時間の関係





。

 テスト パルス・ジェネレーター
Iを にしたときのテストパルス・ジェネレータの出力を図  に示す。また、図  には、 I と出力電圧の関係を図  で得られたシミュレーションの結果 実線 とともに示した。図からわかるように、実際の出力の方が高い電圧を示してはいるが 、傾向は酷似していることがわかる。前にも述べたように線形性は必要でないので、われわれの目的には十分なものとなっている。

OUT (mV)

図 4 テストパルス・ジェネレータの出力波形 下。

500
450
400
350
300
250
200
150
100
50
0

0

0.5

1

1.5

2

2.5

3

3.5

4

4.5 5
VO (V)

図 4 テストパルス・ジェネレータの性能評価 "" 回路
図 # は、シュミレーションによる図  と同様に、 I を変化させたときの入力シグナルの遅延時間を、ディレ イ・ブロックの     段目に対して測定したものである。比べてみると明らかなように、

time (ns)シュミレーションの結果と違うことがわかる。

50
45
40
35
30
25

32th

20
24th
15
16th
10
8th

5
0

0

1

2

3

4

5
6
VCON (V)図 #4 デ ィレ イ・ブロックでの遅延時間行なったシュミレーションが回路図レベルのものだけだったことが理由だと思われたが 、レ イアウト後のデータから拡散領域、拡散周囲長、配線間の容量などを抽出して行なったシュミレーション 図  でも、実際の結果を一致するものは得られなかった。これは、 , パラメータが絶対なものではなく、!

レシーバー、テストパルス・ジェネレータなど の規模の小さいものに関しては有効な動作検証を行なえるが 、!

回路のようにある程度素子数が多くなると信頼できる結果を与えないのだと考えられる。したがって、設計の段階からこれらの誤差を補えるような余裕をもったものにすべきだった。
今回の設計では、ディレ イ・セルにつけた負荷などは、シュミレーションを繰り返しおこないながら決めたもので、逆にいうと、これらの値が変化してしまうと安定した動作が得られないことがわかっていた。実際、製作した  は単体では動作しなかった。図   はチップの外部から

I に負荷を加えた場合の結果で、このようにある条件のもとでは動作させることができたが 、チップ単体で動作しなかったことは、次回の課題である。
なお、図  は %'/ %(<- にクロック 最上段 を入力したときの、    段目からの出力をみたもので 、デ ィレ イ回路としてはたらいていることがわかる。また、このときの KI と !
は図  に示した。このように、KI と !

I

I の位相があえば 、サブ・ナノ単位のディレ イの調整を行なうことができる。

 動作テスト用の基板では入力は () レベルで与えるものにしたので、位相は反転している。

time (ns)

50
45
40
35
30

32th

25

24th

20
16th
15
10

8th

5
0

0

1

2

3

4

5
6
VCON (V)

0
-0.5
-1

0

10

20

30

40

50

60

70

80

DLLOUT (V)Input Signal

図 4 レ イアウト後に抽出したパラメータを用いて求めたディレ イ・ブロックでの遅延時間

90 1008th Output

time (ns)

5
2.5
0
0

10

20

30

40

50

60

70

80

90 100

5
2.5
0
0

10

20

30

40

50

60

70

80

REFOUT (V)

16th Output

time (ns)

90 10024th Output

time (ns)

5
2.5
0
0

10

20

30

40

50

60

70

80

90 10032th Output

time (ns)

5
2.5
0
0

10

20

30

40

50

60

70

80

90 100

6
5
4
3
2
1
0
-1
6
5
4
3
2
1
0
-1
-2

0

10

20

30

40

50

60

70

80 90 100time (ns)

0

10

20

30

40

50

60

70

80 90 100time (ns)time (ns)図 4 クロック 再上段 を入力したときの、 

図 4 !

  段目からの出力。

形。位相があっていることがわかる。



I

上 と KI 下 の出力波! まとめ! レシーバーに関しては 、十分な性能を示していると判断した。スタンダード ・セルとして作成してあるので他のチップにも流用でき、実際、近く製作予定の A, の読みだしチップ  に組み込む予定
である。
テストパルス・ジェネレータに関しても満足のいく結果であった。出力電圧のシュミレーションとの違いに関しては、 , パラメータと実際のプロセスとの相違や単なる個体差など 種々の原因が考えられるが 、いずれにせよその誤差も H 以下にとど まっており、われわれの目的には十分である。
!

回路に関しては、シュミレーションの結果と実際の  との違いが大きく、今回のフィード ・バッ

ク回路ではこれらの差を補うことができなかった。今回は、レ イアウトや開発手法の理解などに要する時間が多く、設計に関しては満足のできるものではなかったことが大きな理由である。シュミレーションが絶対ではないことから動作の検証は難しいが 、ある程度のずれを補える安定したフィード・バック回路を設計することが必要であると考えている。

なお、今回行なったチップの試作は、東京大学大規模集積システム設計教育研究センターを通し 、ローム
（ 株）および凸版印刷（ 株）の協力で行なわれたものである。

 マルチ・ワイヤー・チェンバーからのシグナルを得て、ある与えれたゲート内でのヒット情報を取り出すチップ。 チップあたり* チャンネルの読み出しを予定している。

 まとめと今後の予定
シグナルのタイミング調整

前後方部ミューオン・トリガー・システムが   クロックに同期して、正しくトリガー・ロジックを行なうために必要となるタイミング調整のスキームについて述べた。そして、各エレクトロニクスに多数の遅延調整回路 ディレ イ を用意する必要があること、また、それらに必要となる調整精度に関して理解をした。スキームに関しては、その妥当性や他の方法についてなど 、議論をしていく余地が残っていると思われるが 、いずれにせよ、エレクトロニクスに多数のディレ イを用意する必要があることに変わりはない。これらを考慮してボード およびチップの開発を進めていく。

 の製作,'-.$ ,'% / 用の の試作を行なった。

タに関しては十分な動作を示したが 、!

! レシーバー、テストパルス・ジェネレー

回路については課題が残った。ただ 、  開発の手法を学ぶという点では成果があり、次回は設計に集中できると考えている。
今後の予定

図  に示したものが 、前後方部ミューオン・ト リガー・システムのエレクトロニクスに関するスケジュールである。このスケジュールに沿って開発、量産を行ない、 年の実験開始に備える予定
 は、表の中で黒で示したもので 9,'-.$0('% /  (+2-2-=( 0: に相当である。今回開発を行なったするものである。次回の 9,'-.$0('% /  (+2-2-=( 0: に関しては、既に! のテスト・ランへの申し込みを済ませており、 月  日の締め切りに向け準備中で、特に、今回の結果を踏まえて !
現することが目標となる。さらに回路を実線、中性子を照射して放射線耐性の試験も行なう。その後は量産に向け、メーカを通じての開発に移行していく予定である。

前後方部ミューオン・トリガー・システム・エレクトロニクスのスケジュール
Item

1998

1999

2000

2001

2002

2003

2004

2005

ASD ボード
ASD chip R&D
ASD chip mass production
ASD board R&D
ASD board mass production
Patch Panel
Patch Panel IC prototype-0
Patch Panel IC prototype-1 + rad.tol.test
Patch Panel IC prototype-2 + rad.tol.test
Patch Panel IC mass production
Patch Panel board prototype-1
Patch Panel board prototype-2
Patch Panel board mass production
スレーブ・ボード ／ High-pT ボード
Trigger IC prototype-0
Trigger IC prototype-1 + rad.tol.test
Trigger IC prototype-2 + rad.tol.test
Trigger IC mass production
Trigger board prototype-1
Trigger board prototype-2
Trigger board mass production
セクター・ロジック
Sector-logic board prototype-1
Sector-logic board prototype-2
Sector-logic board mass production
リード・アウト
Protocol test
Satr-switch board prototype-1
Star-switch board prototype-2
Star-switch board mass production
Local-DAQ-Master board prototype-1
Local-DAQ-Master board prototype-2
Local-DAQ-Master board mass production
ROD board prototype-1
ROD board ptorotype-2
ROD board mass production
Assembly
On-chamber pre-assembly
System installation
Sytem integration
System test

1st full system test: Sept. 2000
Full system test before mass production: Sept. 2001

表 4 前後方部ミューオン・トリガー・システム・エレクトロニクスのスケジュール

#

参考文献
78



  .$%.'/ ,+2(2'/ D

D0

78*1 /$'3 !M2<'1 # $ (0($D#

78 (+' # $ (0($D##78 <2% ( .-+2) - +  .$%.'/ ! %  (2+-  +%DD#0

78 + + O ! " %- +@'.  F-$ K+2%-0%1 =- )4  ;<+ ) %- !2.<) %- C +2% 78 + + , +@2+)'%. -'-<  (2+- D7#8



 K+-0

D0C / + +  .$%.'/ ! %  (2+- D

78 東京大学 陣内修 修士学位論文「 78  !-+*<-2% @2+
<./ '+ . %.
78 +L  @ + %.

D0 実験ミューオン検出器用トリガーエレクトロニクスの開発」

 ! - .-2+ &'=/2+ @2+ -$ ! ,+2M .- 2//'*2+'-2%  +'%

2/  2  E<% (( 0

'%<'/ E$+-'% %'+.$2+2 '%1 ,2+ +' 0,D & % C'

F- +/'%178 高木茂孝著 昭晃堂 「 I アナログ電子回路」
78 富沢孝、松山泰男監訳 丸善 「 I

 設計の原理」

78 E2$% N 2F% 著 町好雄監訳 東京電機大学出版局「 , による電子回路設計」

表目次

 の主なパラメータ






 トリガー・メニューの一例

,'-.$ ,'% / に入力するクロック、シグナルに関係する遅延要素

スレーブ・ボード に入力されるクロック、シグナルに関係する遅延要素

前後方部ミューオン・トリガー・システム・エレクトロニクスのスケジュール

#

図目次


 の全体図



標準



標準







 粒子の生成断面積

 粒子の全崩壊幅と崩壊分岐比

#

崩壊モード





)</-/ (-2% モード





内部検出器



#

カロリメータミューオン検出器









 検出器









 検出器の  0 断面図







 検出器の 0 断面図







 におけるトリガー・スキーム トリガー・システムのブロック・ダ イアグラム

ミューオン・トリガー・システム

#& の  0 断面図。





直進粒子の軌道 点線 とワイヤー・グループ



#

Æ

 Æ



の定義



コインシデンス・マトリックス



前後方部ミューオン・トリガー・システムの全体図

& の構造

到着時間の分布,'-.$ ,'% / の機能

<%.$0! 回路

<%.$0! 回路のタイミングチャート

I ロジックワイヤー 12<*/ - 用スレーブ・ボード

#

02<-02@0 マトリックス・コインシデンス。ワイヤー

02<-02@0 マトリックス・コインシデンスの詳細ワイヤー -+(/ - 用スレーブ・ボード のブロック・ダ イアグラム#ワイヤー -+(/ - 用スレーブ・ボード の機能図#ストリップ -+(/ - 用スレーブ・ボード のブロック・ダ イアグラム

ストリップ -+(/ - 用スレーブ・ボード の機能図

$$0

ボード のブロック・ダ イアグラム

$$0

ボード のコインシデンス・マトリックス$$0

ボード のコインシデンス・マトリックスの詳細

セクター・ロジックのブロック・ダ イアグラム

#

 0








コインシデンス 実験ホールの全体図

前後方部トリガー・エレクトロニクスの配置

前後方部ミューオン・トリガー・システムの全体図



タイミング・チャート 正しくバンチ化されない場合

#

タイミング・チャート デ ィレ イを用いてタイミングを調整した場合

#

IKK の定義#

 のバンチ構造#

読みだし回路のブロックダ イアグラム! に対するヒット数の総和の分布#,'-.$ ,'% / のブロック・ダ イアグラムとタイムミング・チャートデ ィレ イ設定後の,'-.$ ,'% / とスレーブ・ボード のブロックダ イアグラム



スレーブ・ボード 上のタイミング・チャート



半クロック遅延調節回路の概念図



クロックのすぐ 直前にくるシグナルのタイムミング・チャート



クロックのすぐ 直後にくるシグナルのタイムミング・チャート

! からのシグナルとクロックとの関係の概念図







%)2 /G  ) FG  )

()2 /G ) FG )

! の電圧レベル#! レシーバーの回路図

シュミレーションから求めた

*( の! シグナルに対する出力! レシーバーの利得

シュミレーション 。






*( の! シグナルに対する出力シュミレーション 。



テストパルス・ジェネレータの回路図 左 とチップ外部の回路 右






テストパルス・ジェネレータのシュミレーションによる波形。



テストパルス・ジェネレータの!

回路の概念図



!

の回路図 デ ィレ イ・セル I と出力電圧の関係

シュミレーション 。

デ ィレ イ・セルのシュミレーションによる出力波形。

#

シュミレーションから求めたデ ィレ イ・セル  つあたりの遅延時間

シュミレーションによって求めたデ ィレ イ・ブロックでの遅延時間





!

の回路図 クロック部



#

!

の回路図 電圧制御回路

#

位相検出器の動作の概念図#I の初期値が 

の場合。



#

I の初期値が 

の場合。



#

I の初期値が 

の場合。



の回路図 シグナル遅延部

#

#
#

!

I の初期値 

での K  N と !

 N の出力

シュミレーション 。

###シグナル・デ ィレ イからの出力 シュミレーション 。

##

レ イアウト・エデ ィタの作業画面 チャージ・ポンプ #%)2 と ()2 の実現






! レシーバーのレ イアウト の顕微鏡写真! レシーバーの出力波形

図  を測定した際の変数の定義



入力電圧と遅延時間の関係



製作した



テストパルス・ジェネレータの出力波形 下。



テストパルス・ジェネレータの性能評価#デ ィレ イ・ブロックでの遅延時間

レ イアウト後に抽出したパラメータを用いて求めたデ ィレ イ・ブロックでの遅延時間

クロック 再上段 を入力したときの、    段目からの出力。





!



I

上 と KI 下 の出力波形。

#謝辞
本研究を最初から最後まで御指導して下さいました佐々木修氏に心から感謝します。また、回路および基板設計に関して様々なアドバイスをしていただいた池野正弘氏、  の設計に関して貴重な情報を提供していただいた新井康夫氏、  のテスト用基板をレ イアウトしてくださった林栄精器の大川久氏に感謝します。さらに 、近藤敬比古氏、岩崎博行氏、田中秀治氏、山内一夫氏をはじめとする

 日本グループの方々には本当にお世話になりました心からお礼申しあげ ます。また、研究生活を通して様々な支援をしてくださった本間謙輔氏、陣内修氏、吉田光宏氏、深津吉聡氏、津野総司氏、佐藤構二氏、戸谷大介氏、
仁木太一氏、そして、神戸大学、都立大学、信州大学、東京農工大学、素粒子物理国際研究センターの方々にこころから感謝します。
最後に、この研究を行なう機会を与えてくださり、また御指導をしていただいた素粒子物理国際研究セン
ター所属、指導教官小林富雄教授に深く感謝します。

#