THCS253_Design_Guide_Rev.1.20_J

THCS253
I2C/GPIO シリアルバストランシーバ
システムデザインガイド

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目次
目次 ......................................................................................................................................................................... 2
接続例 1. I/O ブリッジ，Up/Down Stream 同期モード.................................................................................. 3
接続例 2. I/O & I2C ブリッジ, Up/Down Stream 非同期モード ................................................................. 5
接続例 3. I2C による I/O 拡張（I/O Expander） ............................................................................................ 7
UART 通信における対応可能なボーレート計算方法..................................................................................... 9
SPI 通信における対応可能な SCLK 周波数計算方法 ................................................................................... 10
電源のデザインガイドライン ........................................................................................................................... 12
高速信号のデザインガイドライン ................................................................................................................... 13
諸注意とお願い ................................................................................................................................................... 14

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接続例 1. I/O ブリッジ，Up/Down Stream 同期モード
Primary chip は REFIN 端子に入力されるクロック信号もしくは内蔵オシレータクロック信号の何れか選択されたクロック信号で入力データのパラレル／シリアル変換を行い、クロック埋め込み式シリアル信号として TXP/N 端子から出力します。同期モード（SYNCEN 端子=High）に設定された Secondary chip はシリ
アル／パラレル変換回路、パラレル／シリアル変換回路共に RXP/N 端子に入力されるクロック埋め込み式シリアル信号から再生されたクロック信号で動作します。このため Up/Down Stream は同じ伝送ビットレートになります。
接続例 1.は Primary chip で 20MHz の内蔵オシレータクロックにより非同期サンプリングされた 16bit の
GPIO データを Secondary chip へ伝送、同期モードに設定された Secondary chip では再生された 20MHz クロックにより非同期サンプリングされた 16bit の GPIO データを Primary chip へ伝送する例です。
I2C を使用しない場合、THCS253 設定は全て設定端子のみで行います。

THCS253
Primary chip
LVCMOS Driver

16bit

THCS253
Secondary chip
D31/D0D0/D31
D15/D16

D16/D15REFIN

REFOUT

VDD1

LVCMOS Receiver

REFOUT
16bit

10kΩ

TPTP

VDDx
LVCMOS Receiver

LVCMOS Driver

REFIN
INTN

READY

16bit

VDD210kΩINTN

D16/D15*2-2
VDDx

D15/D1616bit

READY

D31/D0D1/D30
0.1uF

0.1uF

TXN

Cable

RXN

TXP

Cable

RXP

*30.1uF

VDD10ΩRESETNNC

RESETN*2-1 OERESETN

0.1uF

RXN

Cable

TXN

RXP

Cable

TXP

RESETNRESETN0Ω*2-2 OEOE

VDD2RESETN
VDD2VDD1NC

PSSEL

PSSEL
REFEN
RF_IN/OSCSEL0

VDD1 *1
0.1uF

RF_OUT/OSCSEL1*1 VDD20.1uF
VDD

VDD

REFEN
RF_IN/OSCSEL0
RF_OUT/OSCSEL1SYNCENDATA_WIDTH

10uF

SSEN
ENI2C

IDSEL010uF

CAPOUTCAPOUT

0.1uF

0.1uF

0.1uF

0.1uF

CAPINASSEN

CAPINA

CAPINPSYNCENDATA_WIDTHCAPINPENI2CIDSEL0IDSEL1IDSEL1CTSEL_I2C/FILTSEL1CTSEL_I2C/FILTSEL1

SCL/FILTSEL0*2-2 SDA/OBUF

SCL/FILTSEL0
SDA/OBUF

TEST1
TEST2

TEST1
TEST2

■電源電圧（*1）
Primary chip（VDD1）と Secondary chip（VDD2）は各々異なる電源電圧で使用可能です。
■起動シーケンスに伴うデータ出力端子制御
I2C を使用しない場合は以下の 2 つの方法があります。

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THCS253_Design_Guide_Rev.1.20_J- OE 端子による LVCMOS 出力イネーブル制御（*2-1）- オープンドレイン出力に設定し LVCMOS レシーバ側 I/O 電源でのプルアップ（*2-2）■未使用端子処理
未使用の入力は Low に固定、出力はオープンにして下さい■Primary/Secondary chip 間接続ケーブル（*3）
差動インピーダンス 100Ωのツイストペアケーブルを使用して下さい。インピーダンス誤差は±10%程度が目安になりますが、RXP/RXN 端子直近で観測される信号波形がデータシートに記載された Eye 開口を満たしていればその限りではありません。
またシールド処理の施されていないツイストペアケーブルを他の信号線や電源線と束ねると、線間クロストークによりデータエラーが発生し誤動作します。ツイストペアケーブルは必ずペア毎にシールドして下さい。

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接続例 2. I/O & I2C ブリッジ, Up/Down Stream 非同期モード
Primary chip と Secondary chip は各々で選択される REFIN 端子入力クロック信号もしくは内蔵オシレータクロック信号でパラレル／シリアル変換を行い、クロック埋め込み式シリアル信号として TXP/N 端子から出力します。このため Up/Down Stream 信号のビットレートは各々で選択されたクロック信号周波数に準じます。
接続例 2.は各々の REFIN 端子に入力されるクロック信号の立下り基準でサンプリングされた GPIO デー
タに加えて 2 線シリアル通信のデータを伝送する例です。
I2C 使用する場合、一部の設定（入出力方向、出力バッファタイプ、デジタルフィルタ設定）はレジスタでの設定となります。

THCS253
Primary chip
LVCMOS Driver

16bit

THCS253
Secondary chip
D31/D0D0/D31
D15/D16

D16/D15REFIN

REFOUT

VDD1

LVCMOS Receiver

REFOUT
8bit

10kΩ

TPTP

LVCMOS Driver

REFIN
INTN

READYD8/D23

D24/D70.1uF*4

D30/D1
D31/D0RESETNVDD10Ω

D7/D240.1uF

TXN

Cable

RXN

TXP

Cable

RXP

5V*3Sensor*3*3*50.1uF

RESETN

0.1uF

RXN

Cable

TXN

RXP

Cable

TXP

D0/D31RESETNRESETNVDD20Ω*2 OE

RESETNVDD2VDD1NC*4

D1/D30OE*2RESETN

8bit

D15/D16READY

D23/D8Sensor data

LVCMOS Receiver

VDD210kΩ

INTN

D16/D15

16bit

NC

PSSEL

PSSEL
REFEN
RF_IN/OSCSEL0

VDD1 *1

RF_OUT/OSCSEL1*1 VDD20.1uF

0.1uF10uF

10uF

VDD

VDD

REFEN
RF_IN/OSCSEL0
RF_OUT/OSCSEL1SYNCENDATA_WIDTH
VDDx

SSEN

IDSEL0IDSEL1CAPOUT

0.1uF

CAPINA
0.1uF

ID:34h0.1uF

CAPINP

CAPINP

VDDx

ENI2C
IDSEL0IDSEL110kΩ

CTSEL_I2C/FILTSEL1CTSEL_I2C/FILTSEL1
I2C
Controller

SYNCENDATA_WIDTH
SSEN

0.1uF

CAPINA

ENI2C
10kΩ

CAPOUT

SCL/FILTSEL0SCL/FILTSEL0
SDA/OBUF

I2C
TargetSDA/OBUF

TEST1
TEST2

TEST1
TEST2

■電源電圧（*1）
Primary chip（VDD1）と Secondary chip（VDD2）は各々異なる電源電圧で使用可能です。
■起動シーケンスに伴う GPIO 端子制御（*2）
OE 端子=Low に固定することで電源投入直後の初期状態は全ての GPIO 端子が無効（Hi-Z）となり、接続先への不要な電圧印可が避けられます。この状態から GPIO_OEN、GPIO_OBUF レジスタ
により各 GPIO 端子の入出力極性ならびに出力バッファタイプを指定した後に OVERRIDE_OE レジ
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スタを”1”に設定することで、OE 端子設定よりもレジスタ設定が優先され GPIO が有効になります。
手順１．OE 端子=Low により全出力無効（Hi-Z）
手順２．GPIO_OEN、GPIO_OBUF、必要に応じて GPIO_I_FILTEN レジスタを設定
手順３．OVERRIDE_OE レジスタを”1”に設定■5V 耐圧 I/O、レベル変換（*3）
入力と出力各々最大 4 本の 5V 耐圧端子があります。上記例では Secondary chip 側の 5V 耐圧入力
端子に 5V 駆動のセンサから出力される信号を入力し、Primary chip 側から VDD1 電圧で出力することで 5V→VDD1 のレベル変換を行っています。
5V 耐圧出力端子を 5V 振幅の信号出力にする場合は、該当する端子をオープンドレインに設定し外部で 5V にプルアップして下さい。
■未使用端子処理（*4）
未使用の入力は Low に固定、出力はオープンにして下さい■Primary/Secondary chip 間接続ケーブル（*5）
差動インピーダンス 100Ωのツイストペアケーブルを使用して下さい。インピーダンス誤差は±10%程度が目安になりますが、RXP/RXN 端子直近で観測される信号波形がデータシートに記載された Eye 開口を満たしていればその限りではありません。
またシールド処理の施されていないツイストペアケーブルを他の信号線や電源線と束ねると、線間クロストークによりデータエラーが発生し誤動作します。ツイストペアケーブルは必ずペア毎にシールドして下さい。

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接続例 3. I2C による I/O 拡張（I/O Expander）
このモードは I2C を使用し GPIO 端子の状態を 1 端子毎に個別制御することができます。

LVCMOS Driver /Receiver

THCS253
Primary chip

THCS253
Secondary chip
D31/D0D0/D3116bit

LVCMOS Receiver

D16/D15
REFOUT

D15/D16

REFIN

REFIN

VDD1

VDD210kΩ

10kΩ

TPTP

REFOUT

D8/D23
D7/D24INTN

INTN

D16/D15

READY

READY

LVCMOS Driver

8bit

D15/D16*45V

D2/D290.1uF
D31/D00.1uF

TXN

Cable

RXN

TXP

Cable

RXP

*3Sensor*3

D1/D30D0/D31*50.1uF

VDD1RESETN

0Ω0.1uF

RXN

Cable

TXN

RXP

Cable

TXP

RESETNRESETNOE*2RESETN

0Ω

*2 OE

RESETN
VDD2

VDD1NCVDD2RESETN

NC

PSSEL

PSSEL
REFEN
RF_IN/OSCSEL0

VDD1 *1
0.1uF

RF_OUT/OSCSEL1*1 VDD20.1uF
VDD

VDD

REFEN
RF_IN/OSCSEL0
RF_OUT/OSCSEL1SYNCENDATA_WIDTH
VDDx

SSEN

IDSEL0IDSEL110uF
CAPOUT

0.1uF

0.1uF

0.1uF

0.1uF

CAPINA

ENI2C
10kΩ10uF
CAPOUT

ID:34hCAPINP

VDDx

ENI2C
IDSEL0IDSEL110kΩ

CTSEL_I2C/FILTSEL1CTSEL_I2C/FILTSEL1
I2C
Controller

SSEN

CAPINA

CAPINPSYNCENDATA_WIDTH

SCL/FILTSEL0SCL/FILTSEL0
SDA/OBUF

I2C
TargetSDA/OBUF

TEST1
TEST2

TEST1
TEST2

■電源電圧（*1）
Primary chip（VDD1）と Secondary chip（VDD2）は各々異なる電源電圧で使用可能です。
■起動シーケンスに伴う GPIO 端子制御（*2）
OE 端子=Low に固定することで電源投入直後の初期状態は全ての GPIO 端子が無効（Hi-Z）となり、接続先への不要な電圧印可が避けられます。この状態から I2C_EXPAND レジスタで I2C によるI/O エキスパンダ機能を有効に設定し、GPIO_OEN、GPIO_OBUF、GPIO_OUT レジスタにより各GPIO 端子の入出力極性ならびに出力バッファタイプ、論理状態を指定した後に OVERRIDE_OE レジスタを”1”に設定することで、OE 端子設定よりもレジスタ設定が優先され GPIO が有効になります。
手順１．OE 端子=Low により全出力無効（Hi-Z）
手順２．I2C_EXPAND レジスタを”1”に設定
手順３．GPIO_OEN、GPIO_OBUF、GPIO_OUT レジスタ、必要に応じて GPIO_I_FILTEN レ
ジスタを設定手順４．OVERRIDE_OE レジスタを”1”に設定
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THCS253_Design_Guide_Rev.1.20_J■5V 耐圧 I/O（*3）
入力と出力各々最大 4 本の 5V 耐圧端子があります。上記例では Secondary chip 側の 5V 耐圧入力端子に接続された 5V 駆動センサの出力状態を Primary chip 側に接続された I2C コントローラから読み込みます。またオープンドレイン出力に設定された 5V 耐圧出力端子を 5V 電源でプルアップすることで 5V 振幅の出力信号を生成しています。
■未使用端子処理（*4）
未使用の入力は Low に固定、出力はオープンにして下さい■Primary/Secondary chip 間接続ケーブル（*5）
差動インピーダンス 100Ωのツイストペアケーブルを使用して下さい。インピーダンス誤差は±10%程度が目安になりますが、RXP/RXN 端子直近で観測される信号波形がデータシートに記載された Eye 開口を満たしていればその限りではありません。
またツイストペアケーブルをその他の信号線や電源線と束ねると線間クロストークによりデータエラーが発生し誤動作します。ツイストペアケーブルは必ずペア毎にシールドして下さい。

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UART 通信における対応可能なボーレート計算方法
UART 信号を伝搬する場合、非同期信号入力時に発生するサンプリング誤差により、THCS253 を使用しない場合と比べてボーレートと UART デバイスのボーレート誤差が制限されます。
一般的に使用される UART 通信方式として、スタートビット 1bit、データ 8bit パリティなし、ストップビット 1bit、受信デバイスはボーレートの 16 倍オーバーサンプリングを例に説明します。

受信デバイスは Low を検出してから 0.5bit(8 サンプリングサイクル)後のサンプリングデータが Lowである場合にスタートビットとみなし、その後 1bit(16 サンプリングサイクル)毎にデータ 8bit、ストップビット 1bit 分計 9 回のデータを取り込みます。このとき、理想的に各ビットの中心でサンプリングされる場合、サンプリング点に対して±0.5bit 分のマージンがあります。しかし実際には受信デバイ
スにおける最初の Low 検出時のサンプリング誤差（受信デバイスの１サンプリングサイクル）や入力セットアップ時間、THCS253 でのサンプリング誤差、そして調歩同期式通信で最も注意が必要な送受信デバイス間のボーレート誤差を考慮する必要があります。ボーレートは UART 送受信デバイスのクロックソースを分周して生成されるためクロックソースの公差がそのままボーレートの誤差になると考えられます。またボーレート誤差は先のサンプリング誤差などとは性質が異なり、蓄積される誤差であることに注意する必要があります。つまり Low が検出されてから 9.5bit 後のストップビットを確実にサンプリングするためには 9.5bit 後に受信デバイスの入力セットアップ・ホールド時間以上のマージンが残っている必要があり、1bit あたりに許容されるボーレート誤差は 0.5bit 分のマージンから各サンプリング誤差やセットアップ時間を除いた残りを 9.5bit で割ったものと考えられます。この場合、UART 送受信デバイス間のボーレート許容誤差（Baud rate tolerance）に関して以下の式が成り立ちます。
11
11{(−−− 𝑡𝑆𝐻) ÷ 9.5} ÷× 100 > 𝐵𝑎𝑢𝑑 𝑟𝑎𝑡𝑒 𝑡𝑜𝑙𝑒𝑟𝑎𝑛𝑐𝑒(%)
2 × 𝐵𝐴𝑈𝐷 16 × 𝐵𝐴𝑈𝐷 𝑅𝐸𝐹𝐶𝐾𝐵𝐴𝑈𝐷
BAUD: ボーレート(Hz)REFCK ：THCS253 動作・サンプリングクロック周波数(Hz)tSH：UART デバイス入力セットアップ・ホールド時間の何れか大きい方の値(sec)

ボーレート誤差は送信側と受信側各々で生成されるボーレートの相対的な差であることに注意してください。つまりお使いのデバイスにおいてクロックソースの公差として送信側±2%、受信側±1%であれば、相対的に最大 3%の誤差になります。
UART デバイスの入力セットアップ・ホールド時間が 10ns、THCS253 内部オシレータ 80MHz 設定（※tOSC＝max.15.7ns）において、ボーレート 1Mbps の UART 通信をする場合に許容されるボーレート誤差は上式により約 4.3％と言うことになります。また使用する UART デバイスの最大ボーレー
ト誤差が 4%の場合、ボーレートは最大 2.56Mbps で通信可能と言うことになります。ただし環境によっては Transition time など上記計算式以外の要因も考えられるため、上記計算は目安と考え十分にマージンを持ってお使いください。

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SPI 通信における対応可能な SCLK 周波数計算方法
Write 動作
入力信号の非同期サンプリングによる誤差並びに SPI Target デバイス入力のセットアップ／ホールド時間を考慮し、下記式で計算されます。
11>() + 𝑡𝑆𝑈𝑃/𝑡𝐻𝐿𝐷
2 × 𝑓𝑆𝐶𝐿𝐾𝑅𝐸𝐹𝐶𝐾: SPI クロック周波数(Hz): THCS253 動作・サンプリング周波数(Hz): SPI Controller デバイス入力セットアップ／ホールド時間(sec)

fSCLK
REFCK
tSUP/tHLD

tSUP/tHLD 時間を 10ns、REFCK を 80MHz とした場合、上式より SCLK は最大 22MHz となります。
ただし内部 OSC にて OSCSEL0/1 共に High 設定の場合、REFCK 周波数をワーストケースの 64MHzで計算する必要があり、この場合の SCLK 最大周波数は 19.5MHz となります。

Read 動作THCS253 の Primary/Secondary 間で生じる遅延(tTCD,tRCD)並びに非同期サンプリングによる誤差(REFCK 相当)により Read 速度が制限されます。
下記に SPI Read 時のタイミングチャートを示します。
SSSCLK

MOSI

7654321MISO

0765432101/fSCLK
1/(2×fSCLK)SCLKSPI Controller/THCS253

MOSI

0tSUP

MISO

tTCD

7tRCD

SCLK

THCS253/SPI Target

MOSI

0tRES

7MISO

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SPI Controller デバイスが Read データを正しくサンプリングするためには、上記タイミングチャート示された遅延量の合計が SCLK 周期×1/2 より小さくならなければなりません。また上記タイミングチ
ャートには THCS253 の非同期サンプリングによるサンプリング誤差が示されていないため、tTCD とtRCD にサンプリング誤差(1/REFCK)を加えると、下式が成り立ちます。
111> (𝑡𝑇𝐶𝐷 +) + 𝑡𝑅𝐸𝑆 + (𝑡𝑅𝐶𝐷 +) + 𝑡𝑆𝑈𝑃
2 × 𝑓𝑆𝐶𝐿𝐾
𝑅𝐸𝐹𝐶𝐾
𝑅𝐸𝐹𝐶𝐾
fSCLK
REFCK
tTCD
tRCD
tRES
tSUP

: SPI クロック周波数(Hz): THCS253 動作・サンプリング周波数(Hz): THCS253 Primary to Secondary 遅延時間(sec): THCS253 Secondary to Primary 遅延時間(sec): SPI Target デバイス応答時間(sec): SPI Controller デバイス入力セットアップ時間(sec)

SPI Target デバイスの応答時間並びに SPI Controller デバイスの入力セットアップ時間を各 10ns と仮定した場合の計算結果は下記のとおりです。
𝑓𝑆𝐶𝐿𝐾 < 317𝐾𝐻𝑧
REFCK
tTCD
tRCD
tRES
tSUP

::::
:

80MHz
12.5ns(80MHz)×61.3=766.2ns
12.5ns(80MHz)×61.3=766.2ns
10ns10ns*ディジタルフィルタ未使用時*ディジタルフィルタ未使用時

ただし、実際の環境下では SPI バス上に複数の Target デバイスが繋がることにより状態遷移時間が悪化します。この状態遷移時間悪化による遅延も無視できません。このような場合は上式の右辺に状態遷移時間よる遅延量も加算する必要があります。
また THCS シリーズでは REFCK として外部入力の REFIN と内蔵オシレータを選択可能ですが、内蔵オシレータは大きな周波数ばらつきが生じることに注意が必要です。THCS シリーズ製品内蔵オシレータを使用する場合はデータシートに記載された tOSC の最大値を使用して計算して下さい。

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電源のデザインガイドライン
電源(VDD と AVDD)には、フェライトビーズとコンデンサのフィルタを入れて下さい。
各電源端子には、0.1uF のバイパスコンデンサを挿入して下さい。
本デバイスには内部回路動作用に 1.2V のレギュレータが内蔵されています。
このレギュレータ用にもバイパスコンデンサ (CAPOUT：10uF、CAPINA/CAPINP：0.1uF)を挿入してください。
バイパスコンデンサはデバイスの直近に配置してください。
Exposed-Pad には GND-Via を挿入して強化してください。

Ferrite Beads

0.1uF

Power
SupplyVDD

48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33

49

Ferrite Beads

0.1uF

3250

3151

10uF

3052

AVDD

2953

CAPOUT

28542755

2656 CAPINA

VDD 25

Exposed-Pad

0.1uF

57

2458
59

2322

CAPINP

602161

2062

1963

18
VDD

0.1uF

0.1uF

6412345678917

10 11 12 13 14 15 16

0.1uF

Top Layer

Bottom Layer
0.1uF

0.1uF
VDD

10uF

AVDD
CAPOUTCAPOUT

Grand Via
0.1uF

0.1uF
VDD

CAPINA

CAPINA

0.1uF
CAPINP

ExposedPad

VDD

CAPINP

0.1uF

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高速信号のデザインガイドライン
TXP/TXN、および、RXP/RXN は、差動ペアの高速シリアル信号です。
差動ペアは、コモンモードノイズを除去するため、間隔をせまくして、カップリングさせて下さい。
また、差動ペアは、差動特性インピーダンス（Zdiff）は 100Ωで設計して下さい。
以下はマイクロストリップ線路で設計した場合の例です。
高速信号線は、単一のレイヤでトレースしてください。
AC カップルコンデンサはデバイスの直近に配置してください。

Top Layer

48 47 46 45 44 43 424950Connector

Connector

51
AC Couple
capacitor

52
530.1uF

54 RXP

0.1uF

55 RXN

0.1uF

0.1uF

56

RXN/RXP

57 TXN

TXP/TXN

58 TXPAC Couple
Capacitor

Connector

59
60
61

62
63
64
1

234567

Differential signal traces (Microstrip Lines)> 3 x S1

Layer1: Signals

GNDS1> 3 x S1

GND

Layer2: GroundLayer3: Power

Layer4: Signals

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諸注意とお願い
1. 本仕様書に記載されている製品仕様は、予告なく変更することがあります。
2. 本仕様書に記載されている回路図は、参考例を示したものであり、必ずしもお客様の設計に適合するとは限りません。また、本資料に記載された内容が誤りであった場合でも、直ちに訂正することができない場合があります。

3. 本仕様書には、弊社の著作権、ノウハウ、その他の知的財産権が含まれています。弊社の書面による事前の承諾なく、本仕様書の内容を複製、リバースエンジニアリング、または第三者に開示することを禁じます。

4. 本製品の使用に関してお客様と第三者との間で知的財産権に係る紛争が生じた場合、当該紛争が弊社のみに起因することをお客様が証明された場合を除き、弊社は当該紛争について一切の責任を負いません。また、当該紛争が弊社のみに起因する場合であっても、当該紛争の原因がお客様の指示に基づくものである場合は、弊社は当該紛争について一切の責任を負いません。

5. 本製品は、弊社が車載用として指定し、お客様がその用途に使用した場合を除き、航空宇宙機器、原子力制御機器、人命に直接関わる医療機器など、極めて高い信頼性・安全性が要求される用途には設計されておりません。これらの使用により発生した損害、請求、損失等について、弊社は一切の責任を負いません。

6. 本製品の品質・信頼性の向上に努めておりますが、半導体製品は一定の確率で故障が発生する場合があります。そのため、本製品の使用にあたっては、冗長設計や誤作動防止設計などのフェールセーフ設計を十分に行い、社会的な損害を生じさせないよう、ご配慮ください。

7. 本製品は、製品内部の静電気保護回路の能力を超えて過大な静電気が印加された場合、破壊に至ることがあります。本製品に接触するもの（作業者、床、測定器、半田ごてを含む）には、必ずアースを実施してください。

8. 本製品は、耐放射線設計ではありません。
9. 本製品の検査やその他の品質管理は、弊社が当該製品の保証をするために必要と見なした方法で実施しております。したがって、本製品の全ての機能や性能に対する検査については、適用される法令によって義務付けられている場合や、お客様の要求に対して弊社が必要と認めた場合を除き、実施していない場合があります。

10. 本製品は、本仕様書において定める保管条件に従って保管してください。当該条件を満たさない環境下で本製品を保管したことによりお客様が損害を被った場合、当該損害について弊社は一切の責任を負いません。
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11. 本製品が、日本の「外国為替及び外国貿易法」及び米国の「EAR（Export AdministrationRegulations：輸出管理規則」及び関連法令・放棄を遵守してください。本製品は、大量破壊兵器（WMD）の開発を含む軍事利用を目的とする使用、および人権侵害を目的とする使用を禁止します。

12. 本製品は、絶対最大定格を超える電圧のサージや、異物混入などによる端子短絡（ショート）により、本製品または周辺部品が破損することがあります。その結果、発煙・発火の原因となることがありますので、ヒューズなどの保護デバイスを追加して安全対策を行うことをお勧めします。本製品の制限値を超える条件で使用したことにより、使用者に生じた損害については、弊社は一切の責任を負いません。

13. 本製品に関する特許権、出願中の特許権、商標権、著作権、意匠権、その他の知的財産権は、弊社または弊社のライセンサーに帰属します。現在および将来にわたって、弊社または弊社のライセンサーが所有する知的財産権その他の財産権について、本製品または本仕様書の提供をもってお客様に権利を許諾するものではなく、権利の許諾はお客様と弊社または弊社のライセンサーとライセンス（使用許諾）契約を締結する必要があります。

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