修士学位論文

ATLAS 前後方ミューオントリガーシステムの構築
東京大学大学院理学系研究科物理学専攻
坂本研究室
桒原 隆志
Takashi Kuwabara

2007 年 1 月 23 日

Abstract
CERN において ATLAS 実験が開始されるまであと 1 年となくなった。最新のスケジュールによると、LHC（Large Hadron Collider）からビームが出るのは 2007 年 11 月となっていて、いよいよ実験が動くところまで準備が進んできた。
ATLAS 検出器は LHC の衝突点の 1 つに設置され、素粒子の質量の起源を担うヒッグス粒子の発見や、標準理論の枠組みの外に予言されている超対称性粒子の発見を目指している。そのためには大量のバックグラウンドの中から興味のあるイベントのみを取り出す必要がある。そこで ATLAS では 3 段階のトリガーを用いてデータの処理をしている。これらのトリガーはそ
れぞれ LVL1、LVL2、EF と呼ばれ、LVL1 は検出器によって行われ、LVL2、EF はソフトウェ
アによって行われる。
我々が構築している前後方ミューオントリガーシステムは、この LVL1 トリガーに用いられる検出器のひとつである。また、この検出器はミューオンに関する物理を知るための機能が備わっており、新物理を見るために重要な役割を担っている。本論文では、このシステムの構築と動作検証について述べる。
この TGC システムを構築するために必要なエレクトロニクスの開発、量産および量産における検査システムの構築を行い、実際に動作することを確認した。更に、宇宙線を用いた TGCシステムのコミッショニング方法を確立し、TGC システムがミューオンに対して予想された感度を持つことを確認した。これらの検査システムと、その動作についてまとめる。

Contents
第 1 章 素粒子物理学の現状と LHC
1.1 素粒子物理学の現状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 LHC の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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第 2 章 ATLAS Experiment
2.1 ATLAS の目指す物理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.1 標準理論 Higgs 粒子 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.2 超対称性粒子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.3 超対称性 Higgs 粒子 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.4 ミューオンの関係する物理のまとめ . . . . . . . . . . . . . . . . . . . .
2.2 ATLAS 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 内部飛跡検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 カロリメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.3 ミューオン・スペクトロメータ . . . . . . . . . . . . . . . . . . . . . .
2.2.4 マグネットシステム . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 ATLAS 実験のトリガー & DAQ システム . . . . . . . . . . . . . . . . . . . . .
2.3.1 ATLAS 実験のトリガー & DAQ スキーム . . . . . . . . . . . . . . . . .
2.3.2 LVL1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.3 LVL2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.4 EF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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第 3 章 TGC ミューオントリガーシステム
3.1 TGC システムの配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 ビッグウィール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.2 EI/FI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 TGC の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.2 TGC の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.3 TGC からのシグナル . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.4 overlap 領域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 TGC における pT の決定方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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第 4 章 TGC システムの読み出し
4.1 システム全体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.1 トリガー系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.2 リードアウト系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.1.3 コントロール系 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2 TGC エレクトロニクスの設置 . . . . . . . . . . . . . . . . . . . . . . . . . . .

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ii

エレクトロニクスの詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.1 ASD Board . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.2 PP ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.3 SLB ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.4 JRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.5 DCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.6 PS Board . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.7 SPP Board . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.8 PS Pack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.9 HPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.10 SL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.11 SSW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.12 ROD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.13 HSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.14 CCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Online ソフトウェア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4.1 Online ソフトウェアの概要 . . . . . . . . . . . . . . . . . . . . . . . . .
4.4.2 TGC エレクトロニクスのコントロール . . . . . . . . . . . . . . . . . .

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第 5 章 エレクトロニクスの量産とコミッショニングの準備
5.1 各エレクトロニクスの量産と検査 . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.1 PSB-DCS 検査システム . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.2 検査による成果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.1.3 SSW、HPT、SL の量産 . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2 PT5 の開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.1 PT5 の仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.2 メザニンカードの開発 . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3 S-Link でデータを送る HDL の開発 . . . . . . . . . . . . . . . . . . . . . . . .
5.3.1 SSW からのデータレートの見積もり . . . . . . . . . . . . . . . . . . .
5.3.2 スキーム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.3 S-Link でデータを送る HDL の検証 . . . . . . . . . . . . . . . . . . . .
5.4 CTM における HDL 開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.1 CTM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.2 トリガーを出す HDL 開発 . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.3 トリガーを出す HDL の検証 . . . . . . . . . . . . . . . . . . . . . . . .
5.5 Manual ソフトウェア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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第 6 章 TGC システムのコミッショニング
6.1 ATLAS 検出器のインストールスケジュールと TGC システム . . . . . . . . . .
6.1.1 インストールスケジュール . . . . . . . . . . . . . . . . . . . . . . . . .
6.1.2 TGC システムにおける ToDo リスト . . . . . . . . . . . . . . . . . . . .
6.2 セクターアセンブリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.1 セクターアセンブリの手順 . . . . . . . . . . . . . . . . . . . . . . . . .
6.3 セクター検査システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.1 検査目的 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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75
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4.3

4.4

iii

6.4

6.5

6.6
第7章

6.3.2 セットアップと手順 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.3 Delay Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.4 Online ソフトウェアの検証 . . . . . . . . . . . . . . . . . . . . . . . . .
セクター検査で発見された問題とその改善 . . . . . . . . . . . . . . . . . . . .
6.4.1 チャンネル欠損 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4.2 LVDS のドライバ IC の故障 . . . . . . . . . . . . . . . . . . . . . . . .
6.4.3 Online ソフトウェアから JTAG がかからない . . . . . . . . . . . . . . .
TGC のコミッショニング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.1 セットアップと初期設定 . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.2 トリガー条件とその目的 . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.3 トリガーレートの検証 . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5.4 コミッショニングデータの解析 . . . . . . . . . . . . . . . . . . . . . .
6.5.5 PS ボードとチェンバー間の PIN アサイン . . . . . . . . . . . . . . . . .
ATLAS PIT へのインストール . . . . . . . . . . . . . . . . . . . . . . . . . . .

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91
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まとめ

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付 録 A PSB
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A.1 SLB register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
A.2 PP register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
付録B
B.1
B.2
B.3

Data Format
ROD Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PSB Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SSW Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

iv

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102
103
104

List of Figures
現在の素粒子物理の理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
力の統一の可能性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LHC 加速器の構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LHC における 4 つの衝突点 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Alice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LHC-B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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1
2
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3
3
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2.1 Higgs 生成のファイマンダイアグラム . . . . . . . . . . . . . . . . . . . . . . .
2.2 標準理論での Higgs 粒子の生成断面積 . . . . . . . . . . . . . . . . . . . . . . .
2.3 Higgs 崩壊分岐比の質量依存 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4 Higgs 粒子の 10fb−1 での発見能力 . . . . . . . . . . . . . . . . . . . . . . . . .
2.5 Higgs 粒子の 30fb−1 での発見能力 . . . . . . . . . . . . . . . . . . . . . . . . .
2.6 4 ミューオン状態から標準理論 Higgs 粒子を再構成 . . . . . . . . . . . . . . . .
2.7 ATLAS 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.8 内部飛跡検出器の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.9 カロリメータの構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.10 ミューオン・スペクトロメータ . . . . . . . . . . . . . . . . . . . . . . . . . .
2.11 ミューオン・スペクトロメータ（R-Z 断面図） . . . . . . . . . . . . . . . . . .
2.12 MDT の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.13 CSC の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.14 RPC の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.15 TGC の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.16 マグネットの構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.17 η と磁場積分強度の関係 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.18 X-Y 平面の磁束の構造（z=10.5m） . . . . . . . . . . . . . . . . . . . . . . . .
2.19 Trigger & DAQ システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.20 LVL1 トリガー処理の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.21 TTCpartition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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23

R-Z 断面での TGC のレイアウト . . . . . . . . . . . . . . . . . . . . . . . . . .
M3（pivot）での TGC の配置と区分 . . . . . . . . . . . . . . . . . . . . . . . .
EI/FI での TGC の配置と区分 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アノードワイヤでのタウンゼント型電子なだれの原理 . . . . . . . . . . . . . .
TGC の平面図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TGC の断面図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ワイヤサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TGC の Triplet（左）と doublet（右）の構造 . . . . . . . . . . . . . . . . . . .

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1.2
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3.4
3.5
3.6
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3.8

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3.9 TGC 各層でのワイヤーグループの重ね方 . . . . . . . . . . . . . . . . . . . . .
3.10 TGC の時間分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.11 ストリップの overlap 領域でのマスク . . . . . . . . . . . . . . . . . . . . . . .
3.12 pT 測定の原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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4.1 TGC エレクトロニクスのシステム概要 . . . . . . . . . . . . . . . . . . . . . .
4.2 TGC エレクトロニクスのトリガー系 . . . . . . . . . . . . . . . . . . . . . . .
4.3 TGC トリガーの判定方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4 TGC エレクトロニクスのリードアウト系 . . . . . . . . . . . . . . . . . . . . .
4.5 TGC からのリードアウトのスキーム . . . . . . . . . . . . . . . . . . . . . . .
4.6 TGC エレクトロニクスのコントロール系 . . . . . . . . . . . . . . . . . . . . .
4.7 PS Pack の構成と配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.8 TGC エレクトロニクスの配置 . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.9 TGC エレクトロニクスの配置（R-Z 断面） . . . . . . . . . . . . . . . . . . . .
4.10 ASD Board . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.11 ASD ASIC のブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.12 PP ASIC のブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.13 SLB AISC のブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.14 Wire Doublet の場合のコインシデンスマトリックス . . . . . . . . . . . . . . .
4.15 デクラスタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.16 JRC 内部の模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.17 DCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.18 PS Board の構成図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.19 PS Board . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.20 Service Patch Pane . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.21 PS Pack . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.22 HPT ワイヤ ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.23 HPT ストリップ ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.24 HPT Board . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.25 SL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.26 SL ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.27 SL での処理の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.28 SSW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.29 Test ROD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.30 HSC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.31 CCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.32 Online Soft 環境 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.33 DAQ の GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.34 Controll Line . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.35 TGCJSegment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

34
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35
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51
51
53
53

PSB-DCS 検査の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PSB-DCS 検査をするセットアップ . . . . . . . . . . . . . . . . . . . . . . . .
PSB のチェックソフトの GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DCS のチェックソフトの GUI . . . . . . . . . . . . . . . . . . . . . . . . . . .

57
58
59
59

5.1
5.2
5.3
5.4

vi

5.5 林栄での PSB-DCS 検査の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.6 テストパルスの種類の決まり方 . . . . . . . . . . . . . . . . . . . . . . . . . .
5.7 テストパルスにおける TP Trigger と L1A の関係 . . . . . . . . . . . . . . . . .
5.8 PT5 の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.9 PT5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10 PT5 の data 線の概要図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.11 G-Link が 2 個載ったメザニンカード . . . . . . . . . . . . . . . . . . . . . . .
5.12 SSW から ROS に送るシステムの概要 . . . . . . . . . . . . . . . . . . . . . . .
5.13 ROD のフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14 フォーマット変換の論理合成シミュレーション . . . . . . . . . . . . . . . . . .
5.15 G-Link を用いた実装試験のセットアップ . . . . . . . . . . . . . . . . . . . . .
5.16 CTM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.17 トリガーを出す HDL のブロック図 . . . . . . . . . . . . . . . . . . . . . . . .
5.18 LVDS の信号線のペア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.19 クロックスキューをあわせるモジュールの論理合成シミュレーション . . . . .

59
60
60
62
62
63
65
66
68
69
69
70
72
73
73

6.1 ATLAS 検出器のインストールスケジュール . . . . . . . . . . . . . . . . . . . .
6.2 Building180 と ATLAS PIT の場所 . . . . . . . . . . . . . . . . . . . . . . . . .
6.3 チェンバーの検査の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.4 水平状態での組み立て . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.5 垂直状態での組み立て . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.6 検査前の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.7 セットアップの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.8 L1A とテストパルストリガーのオシロスコープ画像 . . . . . . . . . . . . . . .
6.9 Delay を合わせる前 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.10 Delay を合わせた後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.11 C-Side M3 の配置の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.12 閾値電圧がないときの T7/T6 ストリップのデータ . . . . . . . . . . . . . . . .
6.13 電圧閾値がないときのタイミングのズレ . . . . . . . . . . . . . . . . . . . . .
6.14 DCS ソフトの GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.15 Delay Scan の結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.16 ASD テストパルスによって見つかったチャンネル欠損 . . . . . . . . . . . . . .
6.17 LVDS の IC 比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.18 EWD1 の JRC のマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.19 コミッショニングのセットアップ . . . . . . . . . . . . . . . . . . . . . . . . .
6.20 2 層目のみに HV を与えた時のヒストグラム . . . . . . . . . . . . . . . . . . .
6.21 T9/T8 ワイヤのデータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.22 T7/T6 ワイヤのデータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.23 T5/T2 ワイヤのデータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.24 T9/T8 ストリップのデータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.25 T7/T6 ストリップのデータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.26 T5/T2 ストリップのデータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.27 2 次元読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.28 T2 ワイヤで見つかった、PIN アサインの間違え . . . . . . . . . . . . . . . . .

76
77
77
77
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78
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81
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92
92
93
93
94
94
96
97

vii

6.29 1/12 セクター輸送の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.30 IP Side への移動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.31 TGC M1 Layer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

97
98
98

B.1 Test ROD のデータフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . 102
B.2 PS ボードからのデータフォーマット . . . . . . . . . . . . . . . . . . . . . . . 103
B.3 SSW からのデータフォーマット . . . . . . . . . . . . . . . . . . . . . . . . . . 104

viii

List of Tables
1.1

LHC 加速器の主なパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . .

3

2.1
2.2

ATLAS 実験におけるミューオン検出器の構成 . . . . . . . . . . . . . . . . . .
TTC で使われる主な信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

15
22

4.1

モジュールへのアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

54

5.1
5.2
5.3
5.4
5.5

必要なボード枚数と量産状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PS ボードの種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PT5 に搭載している FPGA の仕様 . . . . . . . . . . . . . . . . . . . . . . . . .
PSB と SSW の対応表 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RxFGPGA の仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

55
56
64
65
71

6.1

バージョン比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

84

A.1 SLB ASIC のレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
A.2 PP ASIC のレジスタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101ix

Abbreviations

ADC: Analog-Digital Converter
ALICE: A Large Ion Collider Experiment
ASD: Amplifier Shaper Discriminator
ASIC: Application Specific Integrated Circuit
ATLAS: A Toroidal LHC AppratuS
BCID: Bunch Crossing IDentifier
BGA: Ball Grid Array
CAN: Controller Area Network
CASTOR: CERN Advanced STORage
CCI: Crate Control Interface
CLB: Configurable Logic Block
CMS: the Compact Muon Solenoid
COTS: Component Off The Shelf
CPLD: Complex Programmable Logic Device
CSC: Cathod Strip Chamber
CTM: Commissioning Trigger Module
CTP: Central Trigger Processor
DAC: Digital-Analog Converter
DCS: Detector Control System
EF: Event Filter
EI: Endcap InnereLMB: embeded Local Monitor Box
FElink: Front End link
FI: Forward Inner
FPGA: Field Programmable Gate Array
G-link: Gigabit rate optical link
HPT: High-Pt Board
HSC: High-Pt Star Switch ControllerxI2C: Inter Integrated Circuit
IP: Interaction Point
JRC: JTAG Route Controller
JTAG: Joint Test Action Group (Boundary scan)
L1A: Level-1 trigger Accept
L1ID: Level-1 trigger IDentifier
LEP: Large Electron Positron collider
LHC: Large Hadron Collider
LVDS: Low Voltage Differential Signaling
LSlink: Local Slave link
LUT: Look Up Table
MDT: Monitor Drift Tube
MUCTPI: Muon Central Trigger Processor Interface
PP: Patch Panel
PPG: Pulse Pattern Generator
PSB: Patch panel Slave board Board
PT4: ProtoType module version.4
PT5: ProtoType module version.5
QFP: Quad Flat Package
QGP: Quark Gluon Plasma
RCD: ROD Crate DAQ
ROB: Read Out Buffer
ROD: Read Out Driver
RoI: Region of Interest
ROS: Read Out System
RPC: Resistive Plate Chamber
RTC: Radiation Tolerance Criteria
SCT: SemiConductor Tracker
SD: Strip Doublet chamber
SEE: Single Event Effect
SEU: Single Event Upset
SEL: Single Event Latchup
SL: Sector Logic
SLAC: Stanford Linear Accelerator Center
SLB: Slave Board
SLC: SLAC Linear Collider
SPP: Service Patch Panel

xi

SRAM: Static Random Access Memory
SRL: Simulated Radiation Level
SSC: Sub-Sector Cluster
SSW: Star Switch
ST: Strip Triplet chamber
TGC: Thin Gap Chamber
TID: Total Ionizing Dose
TRT: Transition Radiation Tracker
TTC: Timing Trigger Control
TTL: Transistor-Transistor Logic
VME: Versa Module Europe
WD: Wire Doublet chamber
WT: Wire Triplet chamber

xii

第1章

素粒子物理学の現状と LHC

この章では素粒子物理学の現状とその問題点について述べ、その問題を解決するために計画された LHC（Large Hadron Collider）計画の概要について述べる。

1.1 素粒子物理学の現状
1990 年代、LEP（Large Electron Positron collider）、SLC（SLAC Linear Collider）、Tevatron
実験の成果によって素粒子標準模型は非常に高い精度で検証され、力の源がゲージ対称性であることが示された。さらに、世代が 3 つであること、力の統一の可能性、Higgs 粒子の質量の予言、超対称性の可能性など、様々な知見が得られている。
しかしながら、標準模型において鍵となる Higgs 粒子は未だに見つかっていない。また標準模型を超える超対称性も、可能性は示唆されるものの未確認である（図 1.1）。このように現代の素粒子物理学は、より本質的な問題に直面している。
もし、Higgs 粒子を発見し、自発的対称性の破れが質量起源として起こっていることを示せ
ば、ゲージ対称性の正当性がより強く支持されることになると同時に、宇宙の進化の解明などにも重要な役割を果たすことになる。また超対称性の発見は、TeV 領域の新しい物理を拓き、
図 1.2 にあるように 3 つの力の統一の可能性を示唆する。これは重力まで含めた統一理論への大きな一歩となるのである。
これらの問題の解決を目指し、LHC 計画が始まった。

図 1.2: 力の統一の可能性
図 1.1: 現在の素粒子物理の理解
破線より左にあるのが、標準模型から考えられている粒子。右にあるのが超対称性から考えられる粒子。Higgs 粒子や超対称粒子はまだ発見されていない。[1]1

横軸をエネルギースケールに取ったときの、弱い力、強い力、電磁気力の結合定数。青線は超対称性が存在しない場合。赤線が超対称性が存在する場合で、1016 付近で結合定数が一致することがわかる。[1]1.2

LHC の概要

LHC は 2007 年実験開始を目指して、スイスとフランスの国境にある CERN において地下
100m に建設中の大型陽子陽子衝突型加速器である。2000 年まで稼動していた、電子陽電子衝
突型加速器 LEP と同じトンネル内に LHC は建設され、その周長はおよそ 27Km である。図 1.3に LHC の概要図を載せる。

図 1.3: LHC 加速器の構成
陽子はメインリングまでに PS（Proton Synchrotron）と SPS（Super Proton Synchrotron）によって 450GeV に加速されてから、LHC のメインリングで 7TeV まで加速される。[2]

LHC の最大の特徴は、14TeV という世界最高の重心系エネルギーである。一般にエネルギーが大きくなるとエネルギー損失が大きくなるが、LHC はハドロンコライダーであるため、電子陽電子コライダーと比べ、粒子がリング内を回る時のシンクロトロン放射光によるエネルギー
損失が少ない∗ 。その原理によって、14TeV を実現できる。
LHC トンネル内に多数の超伝導電磁石を並べて 8.4T の強力な磁場を作り出し、7TeV という高エネルギーでの陽子・陽子衝突現象を実現させる。これにより、Higgs 粒子の探索では 100GeV
から 1TeV までの広い範囲で探索出来るほか、超対称性粒子や未知の相互作用など TeV 領域の物理の発見が期待される。
一方で、陽子はクォークで構成され、クォーク間はグルーオンによって結合されているという構造を持った粒子であることと、ルミノシティを稼ぐためにバンチ衝突頻度が 40.08MHz と高いことから、莫大な量のバックグラウンドが予想され、物理現象を解析するために必要なデー
タをいかに効率良く正確に収集するかが重要になる。
LHC の主なパラメーターを表 1.1 に示す。

∗ 単位長当たりの放射光によるエネルギーの損失は γ 4 /ρ 2 に比例する。ここで γ = E/mc2 、ρ は加速器の曲率半径。陽子の質量は電子の質量の 1840 倍なので、放射光エネルギー損失は同じエネルギーの電子の 1013 分の 1 となる。

2

表 1.1: LHC 加速器の主なパラメーター
主リング周長（低）ルミノシティ
ルミノシティ寿命
衝突頻度
1 バンチあたりの陽子数
バンチ数
衝突点のビーム半径26.66km
1033 cm−2 sec−1
10 時間
40.08MHz
1011 個
2835 個16μ m

重心系エネルギー（陽子+陽子）（高）ルミノシティ
入射エネルギー
バンチ間隔
バンチの長さバンチ衝突当たりの陽子衝突
衝突角度7.0TeV+7.0TeV
1034 cm−2 sec−1
450GeV24.95nsec
75mm
23200μ rad

また、図 1.4 からわかるように、LHC には 4 つの衝突点が存在する。それぞれには、後述する大型汎用検出器 ATLAS（A Toroidal LHC AppratuS）、ATLAS より小型の汎用検出器である
CMS（the Compact Muon Solenoid 図 1.5）、重イオン衝突実験用検出器の ALICE（A Large Ion
Collider Experiment 図 1.6）、B-Physics に特化した検出器 LHC-B（図 1.7）が設置される。

図 1.4: LHC における 4 つの衝突点
LHC の衝突点にはそれぞれ ATLAS、CMS、Alice、LHC-B といった検出器が置かれる。[2]図 1.5: CMS

図 1.6: Alice

図 1.7: LHC-B

汎用検出器。ソレノイド磁石を使用している。[2]QGP（Quark Gluon Plasma）などの観測が目的。[2]B メソンによる CP の破れなどを観測する。[2]

3

第2章

ATLAS Experiment

この章では LHC に設置される検出器のひとつである ATLAS 検出器を用いた、ATLAS 実験の概要について述べる。ATLAS 実験は汎用検出器を持っていることからもわかるように、様々な物理に対応することができる。これは 1 章で説明したように、LHC がエネルギーフロンティアの実験であるため、興味のあるイベント（新しい物理に関連するようなイベントなど）をす
べて見てみるというスタンスにたっているからである。
まず、ATLAS 実験で発見が期待される物理を説明する。その上で、本論文の主題となっているミューオンに関する物理をまとめる。
次に、物理からの要求を満たすための各検出器について簡単に説明する。ここで、ATLAS の全体像がつかめるであろう。また、TGC の構造の詳細については 3 章以降で説明する。
最後に、ATLAS 実験でのトリガー方法の全体像を説明する。TGC システムは LVL1 トリガーとしての重要な役割も担っているので、ATLAS 実験でのトリガー方法を知っておくことは不可欠である。その概要を述べる。

2.1

ATLAS の目指す物理

標準理論は今まで得られた実験結果と見事な一致を見せているものの、素粒子の質量の起源を担い、電弱対称性の破れのメカニズムを理解するのに極めて重要な存在である Higgs 粒子は未だ発見されてない。また標準理論には任意のパラメータが多すぎるなどの問題点も多く、超対称性理論などの標準理論を越えた理論が提唱されている。
ここでは、ATLAS 実験で観測が期待される物理について簡単に説明する。期待されるのは、
主に Higgs と超対称性に関する物理である。その物理を探る、1 つの方法がミューオンを用いた方法なのである。

2.1.1 標準理論 Higgs 粒子
Higgs 粒子は、ボソンとフェルミオンに質量を与える未知の粒子である。ATLAS 実験の主要な目的のひとつはこの Higgs 粒子の発見であり、ATLAS 検出器は、質量 100GeV から 1TeV の広範囲で Higgs 粒子を探索する能力を持つ。

Higgs 粒子の生成過程
Higgs 粒子は重い粒子と結合しやすいため、主に次に挙げる４つの生成過程が考えられる。それぞれのファインマンダイアグラムを図 2.1 に、生成断面積と質量の関係を図 2.2 に示す。
1. gg → H （gluon fusion）
トップクォークやボトムクォークのループを介した過程で、最も断面積が大きい。その反4

面、Higgs 粒子が崩壊して出来る粒子以外に大きな pT （運動量）を持つ粒子がなく、バッ
クグラウンドとの選別が非常に難しい。

H → γγ , ZZ(→ llll),W +W − (l ν l ν ) だけが、有望な崩壊過程である。
2. qq → qqH （W/Z fusion）
クォークから放出されたゲージボソンから Higgs 粒子が生成されている。断面積も比較的大きく、反跳したクォークに起因する大きな pT を持つジェットが 2 本観測される特徴があり、イベントの選別が比較的行いやすい。さらに、イベントに関わる 2 つのクォークの間ではカラー交換が行なわれないので、QCD バックグラウンドによる影響は少ない。
従って、この生成過程では、様々な崩壊過程での Higgs 粒子の探索が期待されており、現在盛んに研究が進められている。
3. qq → (W /Z)H （W/Z associate production）
クォークの対消滅で生成されたゲージボソンから、更に Higgs 粒子が放射される過程。終状態にゲージボソン（W/Z）が観測される特徴がある。このゲージボソンがレプトンに崩壊した場合は、シグナルとバックグラウンドの識別が容易にできる。
4. qq/gg → ttH （top associate production）
対生成されたトップクォークから、Higgs 粒子が放出される過程。断面積は小さいが、特徴のあるトップクォークペアを終状態に含んでいるので、QCD バックグラウンドを減らすことができる。またこの反応には、トップクォークの湯川結合（Higgs とクォークとの結合）という重要な情報を含んでいる。

図 2.1: Higgs 生成のファイマンダイアグラム
主な生成過程。Higgs 粒子は重たい粒子と結合しやすい。

5

[pb]
(pp H+X) pb

10 2

s = 14 TeV
Mt = 175 GeV

gg H

10

CTEQ4M1
10
10qq Hqq
(VBF)

_

-1

qq’ HW

-2
_

10

_

_

gg,qq Hbb
10_

gg,qq Htt

-3

-4

0

200

400

600

_

qq HZ
800

1000

MH GeV

図 2.2: 標準理論での Higgs 粒子の生成断面積
横軸は Higgs 粒子の質量。縦軸は断面積である。gluon fusion がもっとも生成断面積が大きい。[3]Higgs 粒子の崩壊過程
次に Higgs 粒子の崩壊過程について述べる。崩壊過程の分岐比は図 2.3 に示すように Higgsの質量に依存しており、各領域で特徴的な崩壊過程が存在する。以下にそれぞれの崩壊過程を簡単に説明する。

1. H → γγ （mH <150 GeV）
この質量領域では、実は bb̄、cc̄、τ + τ − が支配的であるが、陽子陽子衝突から引き起こされる QCD ジェットバックグラウンドと区別することが難しい。そこで希崩壊ではあるがH → γγ を観測し、不変質量 Mγγ 分布を求めると、Higgs 粒子の質量が鋭いピークとして存在する。エネルギー及び角度分解能の優れた電磁カロリメータが必要となる。

2. H → ττ （mH <150 GeV）
Higgs 粒子が軽い場合、発見に有効とされているのがこのチャネルである。γγ よりも崩壊確率が高く、W/Z fusion の生成過程を考えることでバックグラウンドと区別することができる。この場合、Higgs のピークはバックグランドである Z のピークのテールに現れる。τ の崩壊にはニュートリノが含まれるので ETmiss の精度が重要になる。
3. H → ZZ ∗ → 4l ± （120GeV∼180GeV）
このモードは、最も綺麗なピークが得られるモードの一つである。一つのレプトン対に対しては、不変質量 mz に等しいという条件を課すことが出来るが、Z ∗ が仮想粒子である
ため、もう一方のレプトン対の不変質量には制限が無い。そのため、検出器には運動量、エネルギーに対する高い分解能が求められる。
6

バックグラウンドとしては、ZZ ∗ 、Z γ ∗ 、t t¯、Zbb̄ がある。このうち ZZ ∗ 、Z γ ∗ は減らすことは出来ないが、生成断面積もそれほど大きくない。t t¯、Zbb̄ はそれぞれレプトン対が、Z 起源または Z ∗ 起源であるという条件をつけることによって取り除くことが出来る。

4. H → ZZ → 4l ± （180GeV∼800GeV）
このモードが最も綺麗なピークを得られる。２組のレプトン対の不変質量が共に mZ に等しいという条件を課すことが出来るため、信頼性の高いモードである。ただし、Higgs 粒子の質量が大きくなるにつれ崩壊幅が急激に大きくなるため、有効性が落ちる。
5. H → ZZ → ll νν （400GeV∼）
この領域では、このモードの方が H → ZZ → 4l ± よりも分岐比が約 6 倍も高い。νν の不変質量は再構成することは出来ないが、これに起因する消失横方向エネルギー ETmiss を精密に測定することが必要になる。
6. H → WW → l ν j j, H → ZZ → ll j j （600GeV∼）
この領域ではこれらのモードが H → ZZ → 4l ± に比べて、H → WW → l ν j j は約 150 倍、
H → ZZ → ll j j は約 20 倍の分岐比を持つ。これらのモードでは、バックグラウンドと区別するために Higgs 粒子が W /Z 融合過程によって生成された場合を考える。この過程では、散乱角前方にクォークによる２つのジェットが特徴的で、このジェットを指標とすることでバックグラウンドを排除することが出来る。

図 2.3: Higgs 崩壊分岐比の質量依存
横軸は Higgs 粒子の質量。縦軸は崩壊分岐比である。期待するイベントの崩壊分岐比が大きいに越したことはない
が、バックグラウンドを考えると違うチャンネルが有効だったりする。[3]図 2.4 と図 2.5 に、それぞれ LHC が 1 年および 3 年走って積分ルミノシティを 10fb−1 、30fb−1
溜めた時点での ATLAS 測定器の標準理論 Higgs 粒子の発見能力を示す。これを見ると、ATLAS
測定器は上限値である 115GeV から 1TeV の領域までカバーしており、5σ 以上の確からしさで
Higgs 粒子を発見出来ることがわかる。

7

Signal significanceSignal significance(*)

qqH ψ qq WW
qqH ψ qqǼǼVBF, combined
VBF, +ǫǫ+ ttH(bb) + ZZ*

-1

10 2

ьL dt = 10 fb(no K-factors)

ATLAS

10

1

H ψ ǫǫ
ttH (H ψ bb)(*)
H ψ ZZ ψ 4 l
H ψ WW(*) ψ lǵl ǵьL dt = 30 fb-1
(no K-factors)

ATLAS

10 2

qqH ψ qq WW(*)
qqH ψ qq ǼǼTotal significance

10

100

120

140

160

180

1

200

100

2

120

140

160

180

200
2

mH (GeV/c )mH (GeV/c )図 2.4: Higgs 粒子の 10fb−1 での発見能力

図 2.5: Higgs 粒子の 30fb−1 での発見能力

横軸は Higgs 粒子の質量。縦軸は確実性である。1 年間のrun で LHC は約 10fb−1 のデータをためることが可能である。そのときの ATLAS 検出器における発見能力である。
[4]

横軸は Higgs 粒子の質量。縦軸は確実性である。3 年間のrun で LHC は約 30fb−1 のデータをためることが可能である。そのときの ATLAS 検出器における発見能力である。
[4]

2.1.2 超対称性粒子
素粒子物理学の究極の目標は重力を含めた力の統一であり、超対称性（SUSY）の発見はこれに向けての大いなる一歩であると最も有力視されている。LEP でのゲージ理論の精密検証の結果、図 1.2 で見たように超対称性による力の大統一の可能性が示されている。
この超対称性は、ボソンとフェルミオンを交換する。つまり通常知られているボソンやフェルミオンに対し、スピンが 1/2 だけ異なりスーパーパートナーと呼ばれる超対称性粒子の存在を予言する。例えば、クォークやレプトン（フェルミオン）のスーパーパートナーとして、ス（ボソン）があり、グルーオン（ボソン）のスーパーパートナー
クォーク（q̃）やスレプトン（l˜）（フェルミオン）がある。もし、この理論が正しければ、LHC では強として、グルイーノ（g̃）
い相互作用をするスクォークやグルイーノの対が大量に生成され、超対称性粒子の発見が期待される。
R パリティ保存則を課すと、超対称性粒子は必ず対で生成され、次々と崩壊を繰り返す。崩
±0
壊過程によっては比較的重いニュートラリーノ（χ̃2,3,4）やチャージーノ（χ̃1,2）が生成されることがある。そして、最終的に超対称性粒子のなかで最も軽い質量を持つ LSP（Lightest SUSY
Particle）になる。この LSP の候補としては最軽量ニュートラリーノ（χ̃10 ）が考えられるが、この粒子は直接観測にかからない。しかし、解析に於いて消失横方向エネルギー ETmiss として現れるので、ジェットと共に ETmiss を指標として探索を行う。主な崩壊として以下の３つがある。

1. Multijets+ETmiss モード
g̃ → qq̃χ̃10 → jets + ETmissq̃ → qχ̃10 → jets + ETmiss

82. 同符号の 2 レプトン・モード
2g̃ → 2(qq̃χ̃i± ) → 2(qq̃W̃ ± χ̃10 ) → 2(jets + l ± + ETmiss )3. 3 レプトン・モードχ̃1± χ̃20 → l ν χ̃10 + ll χ̃10 → 3l + ETmiss

2.1.3 超対称性 Higgs 粒子
超対称性理論の中で最も単純な MSSM（Minimal Supersymmetric extension of Standard Model）
では、2 つの Higgs 2 重項が要求され、結果的に 5 つの Higgs 粒子が導入される。この 5 つはそれぞれ、H ± （荷電スカラー）、h（中性軽スカラー）、H （中性重スカラー）、A（中性擬スカラー）である。これらの Higgs 粒子の質量は 2 つのパラメーター tan β 、mA で表される。
以下に、MSSM 中性 Higgs 粒子の崩壊モードで観測が期待されるものを説明する。

1. H/A → ττ
標準理論 Higgs 粒子の場合はこのモードは分岐比が低く観測に適さないが、MSSM では
高い分岐比が期待される。生成された τ 粒子の両方がレプトンに崩壊するチャネルと、一方はハドロンに崩壊するチャネルの 2 種類のモードが利用できる。
2. H/A → μ μ
H/A→ ττ に比べて、分岐比は (mμ /mτ )2 倍低いが、精度よく測定が行えることから ττ
モードでの測定を補う役割が期待される。
3. H → hh
崩壊モードは、hh → bbb̄b̄ が支配的だが、このモードでは効率の良いトリガーが行えない
ため、hh → γγ b̄b̄ チャネルで観測されることが期待される。イベントレートは低いが、2つの異なる Higgs 粒子の反応という意味で非常に興味深い。
4. A → Zh
2 つの Higgs 粒子が関係した反応として興味深い。Zh → llbb̄ など Z の崩壊で生じる 2 つのレプトンでトリガーを行う方法が有効である。

2.1.4 ミューオンの関係する物理のまとめ
標準理論 Higgs 粒子を考える場合、崩壊過程として標準理論 Higgs 粒子の質量が 120GeV∼ の崩壊モードでは多くのモードでレプトンが入ってくることがわかる。これは検出するにあたって、ミューオンが重要になってくることを示唆している。たとえば、標準理論 Higgs 粒子の質
量が 150GeV だとしたときのシミュレーションを図 2.6 に載せる。
また、超対称性粒子においても、2 レプトン・モード、3 レプトン・モードとあるように、やはりミューオンは重要なデータを提供する。さらに、超対称性が存在した場合には超対称 Higgs粒子の探索にも適したモードを持つ。
このようにミューオンは新しい物理を探索する上で非常によいプローブとなることがわかる。

9Events/0.6 GeV

60

50

ǻ= 2.3 GeV

40

30

20

10

0
120

130

140

150

160

170

180

o

H reconstructed mass (GeV)
図 2.6: 4 ミューオン状態から標準理論 Higgs 粒子を再構成
横軸は標準理論 Higgs 粒子の質量。縦軸はイベント数である。H → ZZ → μ + μ − μ + μ − を標準理論 Higgs 粒子の質
量が 150GeV だとしてシュミレーションした図。ひとつの μ ペアには Z の質量と一致するという条件を入れてい
る。[5]

2.2

ATLAS 検出器

ここでは ATLAS 検出器の全体像と各検出器の概要について説明する。
ATLAS 検出器は、上記の物理を発見するために汎用性を持たせた直径 22m、長さ 44m の円筒形で、総重量は 7000t という巨大な検出器である。その全体図を図 2.7 に示す。検出器は内側から内部飛跡検出器、カロリメータ、ミューオン・スペクトロメータから構成され、検出器の間にはマグネットシステムが設置されている。前述の物理を発見するためには、LHC の高いルミ
ノシティにおいても、フォトン、電子、ミューオン、ジェット、ETmiss などの信号を高速かつ正確に処理できる必要がある。そこで ATLAS 検出器は以下のような特徴の下で設計されている。

10

22m

44m

Y

R
X
Z

図 2.7: ATLAS 検出器
ATLAS 検出器は直径 22m、長さ 44m の円筒形をした、巨大な検出器である。座標系の取り方は図のようになっている。[2]• 電磁カロリメータによる高精度の電子とフォトンのエネルギーと位置の測定と、ハドロ
ンカロリメータによる高精度なジェットと消失横方向エネルギー ETmiss の測定• 内部検出器の情報に頼らずに、ミューオンスぺクトロメータの情報だけでミューオンの
横運動量 pT を測定することが可能• 飛跡検出器による high-pT （ pT > 20GeV）レプトンの運動量測定• 広範囲のラピディティη ∗ と完全な方位角 φ のカバー
• 高頻度のイベントを逃すことなく処理するシステム• 超伝導空芯トロイド磁石（Toroidal Magnet）を用いることで、ミューオンを低い pT まで測定でき、かつ広いラピディティ領域をカバー• 10 年以上稼動し続けるための、耐放射線性
円筒型の ATLAS 検出器は、バレルと呼ばれる円筒の筒に相当する（|η | < 1）領域と、エンドキャップと呼ばれる円筒のふたに相当する部分（1 < |η |）の 2 つの領域に分けられる。さら∗ η は正確には擬ラピディティ。θ をビーム軸とのなす角とすると η = −ln(tan θ /2) で定義される。ハドロンコ

ライダーでは散乱断面積がおよそ η に比例する。

11

にエンドキャップは、円筒の円の中心（ビーム）付近より外側（1 < |η | < 1.9）の領域を Endcap† 、円の中心付近（|η | > 1.9）を Forward と分けて呼ぶこともある。
以下で検出器とマグネットについて簡単に説明する。

2.2.1 内部飛跡検出器
内部飛跡検出器はビームの衝突点に最も近い場所に設置され、2T の磁場をつくる超伝導ソレノイドの内部に位置する。図 2.8 に内部飛跡検出器の構造を示す。内部飛跡検出器は内部から順に、ピクセル検出器（Pixel）、シリコン・トラッカー（SCT）、遷移輻射トラッカー（TRT）の 3 つで構成されている。
ピクセル検出器は、最内層にある半導体検出器である。これは 1 つの要素が 50μ m × 300μ mの高分解能の半導体検出器である。この検出器の精度によって、バーテックスの精度が決められる。SCT はマイクロストリップと呼ばれる細長い有感領域をシリコン上に施した半導体検出器である。TRT は、半径 4mm のストローチューブ検出器で、トラッキングの他に遷移輻射‡ を利用した電子の同定も行う。これらの検出器はいずれも非常に厳しい放射線下に置かれるので、高い放射線耐性が必要である。

図 2.8: 内部飛跡検出器の構造
内部飛跡検出器は内側からピクセル検出器、SCT、TRT と構成されている。[5]2.2.2 カロリメータ
カロリメータの主な役割は、電子や γ 線、ジェットなどのエネルギー、角度の測定である。
ATLAS 実験に使用される 4 種類のカロリメータは、電磁カロリメータとハドロンカロリメータの 2 つのカテゴリーに分けられ、広い |η | 領域をカバーする。図 2.9 にその構造を示し、以下に各カロリメータについて簡単に説明する。

• 電磁カロリメータ† 本論文ではバレル部とエンドキャップの区別をカタカナで表記し、Endcap と Forward の区別を英語で表記する。
‡ 遷移放射は、誘電率の異なる 2 つの媒介境界を荷電粒子が通過する時に起こる放射。遷移放射の全エネルギーは、ローレンツ因子 γ に比例する

12電磁カロリメータは、アコーディオン構造の鉛の吸収体と液体アルゴンからなり、放射線耐性に優れている。セントラル・ソレノイド・マグネットの外側に設置されバレル/エ
ンドキャップ領域をカバーし（図 2.9 の黄色部分）、電子と光子の同定に用いられる。

• ハドロンカロリメータ
バレル部（ピンクの線で囲われた部分）は鉄の吸収体とタイル状のシンチレータからな
るカロリメータが用いられる。放射線強度がより高いエンドキャップ部（赤い部分）は、銅の吸収体と液体アルゴンからなるカロリメータが用いられる。更に、放射線強度の高いフォワード部（緑部分）は銅とタングステンの吸収体と液体アルゴンからなるカロリ
メータが用いられる。これらは電磁カロリメータの外側に設置され、ハドロンの同定、エネルギー測定、ジェットの再構成などを行う。

EM Accordion
Calorimeters

Hadronic Tile
Calorimeters
Forward LAr
Calorimeters

Hadronic LAr End Cap
Calorimeters

図 2.9: カロリメータの構造
カロリメータは電磁カロリメータとハドロンカロリメータという 2 つのカテゴリから成り立っている。電磁カロリ
メータは鉛吸収体と液体アルゴンの組からなり、ハドロンカロリメータは鉄の吸収体とシンチレータ、銅の吸収体と液体アルゴン、そして銅とタングステンの吸収体と液体アルゴンの組から成り立つ。[5]2.2.3 ミューオン・スペクトロメータ
終状態に荷電レプトンを含む物理現象は、測定装置で捉えやすい。その中でもミューオン
は物質の透過力が高く、寿命が長い為に、ATLAS 検出器の外側でも他の検出器に影響されることなく検出することが出来る。ミューオン・スペクトロメータは、軌跡精密測定用の MDT（Monitor Drift Tube）および CSC（Cathod Strip Chamber）と、トリガー用の RPC（Resistive
Plate Chamber）、TGC（Thin Gap Chamber）の 4 種類の検出器とトロイダル磁石から構成され、
ATLAS 検出器の一番外側に設置される検出器である。ミューオン・スペクトロメータの全体図を図 2.10 に示す。図のように MDT はバレル部とエンドキャップ部の両方に設置され、CSC は
Forward の内側に設置される。RPC はバレル部を、TGC はエンドキャップをカバーする。

13

Cathode strip
chambers

Resistive platechambers
Thin gapchambers

Monitored drift tube
chambers
図 2.10: ミューオン・スペクトロメータ
ミューオン・スペクトロメータは MDT、CSC、RPC、TGC から成り立つ。[5]

12 m

10
Barrel toroid coil8

6

4End-cap
toroid2
Radiation shield

0
20

18

16

14

12

10

8

6

4

2m

図 2.11: ミューオン・スペクトロメータ（R-Z 断面図）
MDT はバレル部とエンドキャップ部に置かれ、CSC は Forward の内側に置かれる。RPC はバレル部に置かれ、TGC
はエンドキャップに置かれる。[5]図 2.11 の R-Z 断面図にあるように、それぞれの検出器は 3 層に重ねられて設置される。超伝導空芯トロイダルコア磁石がバレル部（図中の赤線の四角）、エンドキャップ部（図の下側
中央の青線の四角）に検出器に内包されるように置かれ、それぞれに φ 方向の磁場を作っている。この φ 方向の磁場によって R-Z 平面内で曲げられたミューオンの曲率を、3 層の検出器で測定してその運動量を測定する。この R-Z 平面での R 方向の座標を第 1 座標と呼ぶ。理想的にはミューオンは φ 方向の磁場によって R-Z 平面内で曲がるはずだが、現実には磁場の大きさが一様ではないために φ 方向にも曲がる。トリガー用の 2 つの検出器（TGC、RPC）は、この φ方向の座標（第 2 座標と呼ばれる）を測定する役目も持っている。表 2.1 に、これら 4 種類の14

チェンバーの特徴を示す。
表 2.1: ATLAS 実験におけるミューオン検出器の構成
役割|η | の領域
0〜3.0

MDT

トラッキング（R-Z）
運動量測定

CSC

トラッキング（3-dim）
運動量測定

2.0〜3.0

RPC

トリガー
第 2 座標測定（φ ）0〜1.05

TGC

トリガー
第 2 座標測定（φ ）1.05〜2.4

特徴

チャンネル数30mmφ のドリフトチューブ
位置分解能 σx = 60μ m
カソードストリップ読み出し MWPC
位置分解能 σx = 50μ m
平行平板ガス検出器
時間分解能 σt = 1ns
狭いギャップのワイヤチェンバー
時間分解能 σt = 4ns

3.7 × 105
6.7 × 104
3.5 × 105
3.2 × 105MDTMDT はバレル部、エンドキャップ部の広いラピディティ領域をカバーし、R-Z 方向成分を精密に測定することができる。その構造は図 2.12 に示すような、チューブ径 30mm、ワイヤ径50μ m のドリフトチューブを積層したものであり、位置をドリフト時間と、シグナルの大きさから求めている。位置分解能は 60μ m、総チャネル数は 30 万チャンネルである。

Cross plate
Multilayer

In-plane alignment
Longitudinal beam

図 2.12: MDT の構造
直径 30mm のドリフトチューブ。ドリフトチューブをフレームに固定した構造をしている。[5]CSC
CSC は放射線の多い高ラピディティ領域 |η | ≥ 2 に置かれる運動量精密測定用のカソードス
トリップ読み出し MWPC である。図 2.13 のような構造になっており、ワイヤ間隔が 2.54mm、
ストリップ間隔が 5.08mm である。ドリフト時間は 30nsec 以下であり、位置分解能は 60μ m となっている。
15

Nomex honeycomb
Wires
Strips

0.5 mm G10
laminates

RohacellGas inlet/
outletAnode read-out
HV capacitor
Conductive epoxy
Wire fixation bar

Cathode read-out
Spacer bar

Sealing rubber

Epoxy

図 2.13: CSC の構造
カソードストリップ読み出しの MWPC。中性子感度が低くなっているのもひとつの特徴。[5]RPC
RPC はバレル部（|η | < 1.05）に設置され、R-Z 方向、R-φ 方向の運動量を測定しトリガー判定を行う。
構造はストリップを用いた検出器を 2 層に重ねた構造で、ストリップ間隔は 2.00±0.02mm である。RPC の構造を図 2.14 に示す。

図 2.14: RPC の構造
ワイヤを用いず、ストリップからのみを用いて信号を読み出す。ストリップは直行しており、2 次元読み出しが可
能。[5]

TGC
本論文のテーマとなっているシステムである。TGC に関する詳細は次章で論じるので、ここでは簡単に紹介する。
TGC の構造を図 2.15 に示す。ワイヤは直径 50μ m の金メッキタングステン線で、1.8mm の間隔で張られている。ワイヤとカソードの間隔は 1.4mm と狭く、106 の高いゲインと速い応答を特徴とする。

16

Copper Strip
2.8mm

Carbon
FR4
1.8mm

1 2m

Ou
Wire
ASD(

+HV

t)

R

1

2m

ASD(Strip Out)

図 2.15: TGC の構造
アノードのワイヤとカソードのストリップを用いて、2 次元読み出しが可能。

2.2.4 マグネットシステム
ATLAS のマグネットは、中央のソレノイド磁石、バレル部、エンドキャップ部それぞれのト
ロイダル磁石の 3 つからなり、いずれも超伝導磁石である。マグネットの構造を図 2.16 に示す。
両トロイダル磁石は、8 つのコイルがビーム軸に対して 8 回対称になるように配置されており、
積分磁場強度はバレル部で 2∼6Tm、エンドキャップ部で 4∼8Tm である。ラピディティη の値に対するトロイダル磁場の積分強度を図 2.17 に示す。トロイダル磁場は φ 方向成分が主だが、磁場の不均一性は避けられないため、R 方向成分も存在する（図 2.18）。

図 2.16: マグネットの構造
中央にソレノイド磁石があり、バレル部とエンドキャップ部にはトロイダル磁石を設置している。[5]17Barrel region

Bdl (Tm)ь

7.5

Ǿ= Ǹ/8Transition region10

End-cap
region

5

2.5

Ǿ= 0
0

0

2

1

ǯ

図 2.17: η と磁場積分強度の関係

図 2.18: X-Y 平面の磁束の構造（z=10.5m）

バレル部では 1∼6Tm、エンドキャップ部では 4∼8Tmである。[5]2.3

磁場は R 方向にも存在している。[5]ATLAS 実験のトリガー & DAQ システム

LHC の最高ルミノシティ時には、40.08MHz のビーム衝突ごとに平均 23 個の陽子の衝突が起こり、イベントレートは約 1GHz にもなる。1 イベントを記録するのに必要なデータ量は、∼1.5MByte と見積もられているが、記憶装置、計算機資源の制限から、300Mbyte/s 位でしか記録はできない。そこで、膨大なバックグラウンドを含んでいる 1GHz で起こるイベントの中から物理的に重要なイベントだけを効率よく選び出すことが必要とされる。ATLAS 実験では 3 段
階でそのレートを下げて、最終的に 200Hz 程度までおとしてデータを記録する。ここではそのトリガーと DAQ システムについて述べる。
特に、LVL1 トリガーは TGC がトリガーとして働く部分であり、実験ではタイミングなどを決める重要な部分である。

2.3.1

ATLAS 実験のトリガー & DAQ スキーム

ATLAS 実験のトリガーシステムは図 2.19 に示すように LVL1、LVL2、EF の 3 段階のトリガーを設け段階的にレートを落としている。データは各検出器からの情報を基に、各システム
で段階的に処理され、最終的に興味のあるイベントのみが記憶装置に保存される。

18

Interaction rate
~1 GHzBunch crossing
rate 40 MHz
LEVEL 1
TRIGGER LVL1
< 75 (100) kHz
L1A

latencyCALO

MUON TRACKING

Pipelinememories

2.5

s

RoIs
Derandomizers

RoI Builder

RoIB

ROD

ROD

ROD

Readout drivers (RODs)
Read Out Links (ROLs)

LVL2 Supervisor

LEVEL 2
TRIGGER

L2SV

L2Ps

~ 2kHz

ROB

ROB

ROB

LVL2 & Event Builder
Networks

Read Out Systems(ROSs)

10ms

DFM
Data Flow Manager

LVL2 Processors

SFIs

Sub Farm Input

SFOs

Sub Farm Output

1sec

EVENT FILTER~ 200 Hz

Mass Strage Data recording

図 2.19: Trigger & DAQ システム
ATLAS では膨大なバックグラウンドが予想されている。そのバックグラウンドを落とし、物理的に重要なイベントを取り出すために、3 段階のトリガーを用いてデータを選別している。LVL1 はハードウェアによってなされ、LVL2と EF はソフトウェアによるトリガーである。[7]検出器からの信号は、まず各チャンネルごとに、各検出器に設置される LVL1 バッファと呼ばれるパイプラインメモリに保持され、L1A 信号を受け取るまで待つ。LVL1 判定はカロリメー
タとミューオン検出器の一部（RPC と TGC）のみを用いてなされる。パイプラインメモリは
L1A 信号がくるまでの 2.5μ s の間はすべての信号を保持するため、最低 100 イベント分を保持できるように設計されている。L1A を受け取った信号は、デランダマイザ（Derandomizer）§ に送られる。L1A は不規則にやってくるため、デランダマイザは不規則にやってくる信号を一時的に保持し、順次 ROD（Read Out Driver）に送る。このときデータは圧縮され、信号の情報と共に BCID（バンチ ID）やどの L1A を受け取ったかを示す L1ID（LVL1ID）の情報も送られる。ROD は、集めたデータをイベントごとに処理し、BCID や L1ID の整合性を確認して、
S-Link（Simple Link Interface）と呼ばれる規格の ROL（Read Out Link）を通して ROB（Read§ デランダマイザは、ランダムで起こるイベントを一定の間隔で読み出せるようにするメモリである。

19

Out Buffer）へと送られる。ROB を複数持つ一つのシステムを ROS（Read Out System）と呼ぶ。ROB では LVL2 判定が行われるまでデータを保持している。LVL2 はカロリメータとミューオン検出器および内部検出器の情報を用いて行うが、この時点では各検出器の RoI（Region Of
Interest）の情報のみを用いて判定される。このときの処理時間は 10ms 以内と決められている。
ROB から送られた信号は、イベントビルダーにて EF でトリガー判定を待つ。EF では、すべての検出器の完全な情報を使ってトリガー判定がなされる。そしてトリガー判定がなされたデー
タが最終的に記録される。この間の時間は 1s 以下と決められている。

2.3.2

LVL1

LVL1 トリガーは 40.08MHz のイベントレートを 75kHz に落とすためのトリガーである。図2.20 に示すように、LVL1 トリガーシステムは、カロリメータ、トリガー用ミューオン検出器（TGC、RPC）、MUCTPI（Muon Trigger to CTP Interface）、CTP（Central Trigger Processor）、
TTC（Timing、Trigger and Control distribution system）から構成されている。基本的には 75kHz
だが 100kHz までのアップグレードが可能なように設計されている。カロリメータからは、e/γ 、ETmiss 、τ 、Jet のエネルギー等の情報、ミューオン検出器からは高い pT の値を持ったミューオンの情報が、CTP に送られる。ここで、粒子の衝突からトリガー判定をして、フロントエンドのエレクトロニクスへトリガーを送るまでの処理時間（レイテンシーと呼ばれる）は 2.5μ sec 以
内でなければならない。そのため、情報量が多く、処理に時間のかかる内部飛跡検出器からの情報は利用せず、トリガー用ミューオンチェンバー（RPC、TGC）からの位置と pT の情報と、精度を落としたカロリメータからのエネルギー情報によってトリガーをかける。各検出器からの情報は CTP に集められ、トリガー判定の結果 L1A（Level1 Accept）信号が出される。この
L1A は TTC システムによって各検出器に配られる。
Calorimeter Trigger

Muon Trigger

Front-end Preprocessor
EndcapMuon Trigger(TGC based)

Cluster Processor(electron/photon andhadron/tau triggers)

BarrelMuon Trigger(RPC based)

Jet/Energy-sum
Processor
Muon Trigger / CTP
InterfaceCentral Trigger Processor

RoI Builder

TTC

図 2.20: LVL1 トリガー処理の流れ
LVL1 トリガーはカロリメータとミューオンの情報からなされる。カロリメータとミューオンの情報は CTP によって判定され、TTC によって ATLAS 検出器に配られる。[6]20Cluster Processor & Jet/Energy-sum Processor
カロリメータで検出された信号は、Calorimeter Processor においてアナログからデジタルに変換され、BCID などが付加された後、Cluster Processor と Jet/Energy-sum Processor に送られる。Cluster Processor は high-pT を持った e/γ 、ハドロン /τ を担当し、Jet/Enerty-sum Processor
は Jet や high-ET および ETmiss などを扱う。それぞれは粒子の種類ごと独立に閾値の設定を行う
ことができる（6∼8 段階）。また、Jet に関しては Jet のサイズなども設定可能である。これらの情報は、粒子の種類の情報などと共に CTP にトリガーが送られる。

MUCTPI
MUCTPI は TGC と RPC の情報を CTP に渡す役割を担う。RPC と TGC は各々セクターと呼ばれる単位ごとに pT の大きなミューオンの候補を挙げて、MUCTPI に送る。TGC の場合のセクターは、Forward 領域で円の 24 等分、Endcap 領域で円の 48 等分された領域であり、各領域からは 1 イベントに対して最大二つの候補が挙げられる。各候補の情報は、領域を表す RoI（Region of Interest）と pT の二つである。MUCTPI はこれらのトラックの候補を受け取り、境界部分での処理¶ を行ってから、ミューオンの候補についての情報を、CTP へ送る。またその情
報は LVL2 トリガーに送るため、RoIB（RoIBuilder）に渡される。

CTP
CTP の役割はカロリメータとミューオンの情報を統合して、最終的な Level1 トリガーの判定を行うことである。カロリメータでは、e/γ 、τ /ハドロン、ジェット のそれぞれに対し、数段階の閾値が設けてあり、同様にミューオン検出器では、ミューオンの pT について、数段階の閾値が設けてある。CTP は最高 96 種類のトリガー項目を設定出来て、CTP が受け取る閾値を越えた情報とそのトリガー条件とを比較することで、L1A の有無を決定する。トリガー判定が終
わると、CTP は TTC システムに対して、L1A とトリガーの情報を送信する。CTP でのレイテ
ンシーは 4 バンチ（100nsec）以下と決められている。

TTC
TTC システムは、フロントエンドの各エレクトロニクスの同期をとるために、BC clock や
L1A などの信号を分配するシステムである。また、TTC は各検出器固有のテストやキャリブ
レーション用のコマンドを受信し、実行する役割も担う。表 2.2 に TTC が扱う主な信号を挙げる。

¶ TGC と RPC の重なった部分で、一つのミューオンが両方の検出器に候補を出した場合、二つの候補となってしまうが、両方合わせて一つの候補と判定する

21

表 2.2: TTC で使われる主な信号
信号名

主な特徴と機能

Bunch-Crossing signal。各エレクトロニクスを LHC のビーム衝突頻度（40.08MHz）に同期させるためのクロック。
L1A
Level 1 Accept。CTP から送られてくる。
BCR
Bunch Counter Reset BCID（データがどの BCID に属するかを示す）のリセットに使用。
ECR
Event Counter Reset。L1ID のカウンター（データがどの L1A に属するかを示す）のリセットに使用。
EVID（L1ID） EVent IDentifier。ROD、ROB でのバンチクロッシングのチェックに使用。
L1ID（LVL1ID）と同じ。
BCID
Bunch-Crossing IDentifier。ROD、ROB での Level1ID のチェックに使用。
BC Clock

TTC は ATLAS 実験全体で見た場合、いくつかの partition に分割されており、例えば、TGCの場合は左右のエンドキャップが各々2 つの partition を成している。ひとつは実験ホール用のpartition であり、もうひとつは ROD 用の partition である。ここで 2 つ用意するのは ROD のみ
が Trigger Word と呼ばれるトリガーの種類を特定する信号を必要とするからである。
1 つの TTCpartition は TTCvi と呼ばれる VME インターフェイスを中心に構成される。TTC
で扱う信号は clock や orbit などの全検出器に共通に使用される信号の他、テストパルスを発生させる信号など各検出器に固有な信号も扱う。またこれらの信号はひとつの TTCvi に属するシステムには全て共通なものとなるため、partition は各検出器毎に分けられる。しかし、各検出器の中でも設置される場所の違い等により、特にコミッショニング時や test run の場合に異なったトリガーが要求される。このような理由で各検出器の中でも partition が分けられる。
一つの TTCpartition は TTCvi と、LTP（Local Trigger Processor）、TTCvx、RODbusy の 4 つのモジュールを必ず持つ。図 2.21 に TTCpartition を示す。LTP は、partition の外部からの TTC
で扱う信号を全て受信する。LHC からは 40.08MHz の BC クロックと周期 88.924μ sec の ORBIT
信号を、CTP からは L1A 信号を受信する。L1A と ORBIT は TTCvi へ送信され、クロックは
TTCvx へ送信される。
TTCvi は受信した L1A やテスト信号を TTCvx に送信し、TTCvx は受信した情報を加工した後、オプティカルリンクによってフロントエンドに設置される TTCrx と呼ばれる ASIC（Application
Specific Integrated Circuit）まで分配する。TTCvi から TTCvx に渡される信号は、A-Channel、
B-Channel という 2 種の信号に分配される。A-Channel で扱われるデータは L1A だけであるが、B-Channel では TTCrx に同期コマンド、非同期コマンドを送付することが出来、前者はテストパ
ルスの発生等に用いられ、後者はパラメーターの設定などに用いることが出来る。TTCrx では、受信した信号をフロントエンドに配置される各エレクトロニクスに分配する。また、RODbusy
モジュールは、TTCpartition 内に属する ROD からの busy を集め結果を LTP に渡す。LTP が受け取った busy は CTP に渡される。

22

図 2.21: TTCpartition
一つの TTCpartition は TTCvi と、LTP、TTCvx、RODbusy の 4 つのモジュールを持つ。

2.3.3

LVL2

LVL2 トリガーではイベントレートは 75kHz から 3kHz 程度に落とされる。カロリメータ、
MDT からの情報、内部飛跡検出器からの完全な位置情報に基づいて、より精度を上げて処理を行うが、効率を良くするため、LVL1 トリガーの情報により選定された RoI（Region of Interest）と呼ばれる領域のみの情報を用いてトリガー判定が行われる。RoI とは大きい運動量を持ったジェット、電子、ミューオンなどが検出された領域である。
複数の LVL1 の結果が RoIB（RoI Builder）に渡され、そこで RoI が決定される。RoI は他の
LVL1 の情報と共に L2SV（LVL2 SuperVisor）に渡される。L2SV は受け取った RoI 及び LVL1 の情報から LVL2 判定をするため、負荷分散アルゴリズムに従い、幾つかの L2P（LVL2 Processor）
をそのイベントのトリガー判定に割り当てる。割り当てられた L2P は、LVL2 ネットワークを介して必要なイベント情報を ROS から受け取り、LVL2 判定を行う。その結果、LVL2 Accept
信号は L2SV に戻され DFM（Data Flow Manager）に渡される。
LVL2 は 3kHz でトリガーを出し、L2P には最大で 500 台程度の PC が使われる予定で、それらでパラレルに LVL2 判定の処理を行う。1 イベントにかかる処理時間は 10msec 以下とされている。また、LVL2 判定はその精度をソフトウェアで自由に変えられるため、精度を落とせば10msec より高速に LVL2 判定を行うことも出来る。
LVL2 Accept 信号が DFM に送られると、DFM は負荷分散アルゴリズムに従ってデータを受ける SFI（Sub Farm Input buffer）を割り当てる。SFI はイベントビルダーネットワーク（物理的には LVL2 ネットワークと同じもの）を介して ROS からデータを受け取り、フォーマットに従ってイベント構築を行う。構築されたイベントは EF に送られるために SFI 内のバッファーに保持される。

2.3.4

EF

EF（Event Filter）でのトリガーにより最終的なイベントレートが 200Hz まで落とされる。EF
では全検出器の完全な情報を用いてトリガー判定がなされる。
EF は全体で 1600 台程度の PC で構成される大規模なプロセッサ・ファームであり、幾つかの独立した EF sub farm から構成されている。EF sub farm は、スイッチング・ネットワークを介して一つ又は複数の SFI に繋がっている。EF sub farm では EFD（EF Data flow control program）というプログラムが走っており、SFI から完全なイベントデータを受け取り、トリガー判定を23行う。あるイベントのトリガー判定が終わると、EFD は SFI から次のイベントデータを取って来て処理を続ける。EF 全体としてのトリガー・レートは 200Hz であるが、各 EF sub farm で並列に処理が行われるため 1 イベントにかかる処理時間は 1sec 以下とされている。
EF トリガー判定のためにデータは SFI より EF sub farm に取り込まれる。EF Accept 信号が出ると、EFD はトリガー判定のために生成された情報に、イベントの完全な生データを付加し、SFO（Sub Farm Output buffer）へとデータを送る。そして、SFO から Disk に記録される。１イベントで発生するデータ量は 1.5MByte 程度と見積もられており、最終的に 300MByte/s のデー
タが記録されていく。

24

第3章

TGC ミューオントリガーシステム

ATLAS 実験において、TGC には大きく分けて LVL1 ミューオントリガーシステムとしてのトリガー判定の役割と、ミューオンの R、φ 方向の座標の測定という役割を担っている。この章では、その TGC ミューオントリガーシステムについてより掘り下げて説明する。
まず TGC システムの配置とその特性について述べ、次に TGC システムを構成しているチェ
ンバーについて述べる。最後に TGC システムのトリガー判定はどのようになされるのかについて述べる。

3.1 TGC システムの配置
ATLAS 実験に設置される TGC の総数は約 3700 枚で、全チャンネル数は R 方向で約 22 万、φ
方向で約 10 万になる。その配置は図 3.1 に示すように、TGC システムは M1、M2（middle）、M3（pivot）と EI（Endcap Inner）、FI（Forward Inner）の 5 つから構成される。M1 は 3 層（Triplet）のチェンバー、M2、M3 は 2 層（Doublet）のチェンバーから成り、トリガー判定には主にこの計 7 層が使われる。また、内側から M1 では T1、T2、T3、M2 では D4、D5、M3 では D6、D7と各層を呼ぶ。これら５つがそれぞれ、ATLAS の両側のエンドキャップで円盤状に並べられて配置される。

R(mm)

M2(middle)
M3(pivot)

12000

middle MDT

M1
10000

8000

6000

EI

Inner MDT

end-capFI

forward

4000

2000
6000

8000

10000

12000

14000

16000

Z (mm)

図 3.1: R-Z 断面での TGC のレイアウト
TGC は M1、M2、M3 と EI、FI から構成される、32 万チャンネルにも及ぶ巨大な検出器である。[5]253.1.1 ビッグウィール
M1、M2 および M3 はビッグウィールと呼ばれる。ビッグウィールは 1.05 < |η | < 2.7 の領域をカバーし、|η | < 1.9 の領域を Endcap と呼び、|η | > 1.9 の領域を Forward と呼ぶ。
ビッグウィールは 1/12 円（円形状に配置した TGC を φ 方向に 12 等分したもの）が 1 つの大きな単位となっており、これを 1/12 セクターと呼ぶ。データの処理などはこの単位で行われる（図 3.2 の赤い線で示された部分）。
レベル 1 トリガーに関連する部分では、1/12 セクターはさらに図 3.2 で示すように、Endcap
を φ 方向に 4 等分した領域と、Forward を φ 方向に 2 等分した領域に分割され、それぞれトリ
ガーセクターと呼ぶ（図 3.2 の水色の部分）。
トリガーセクターの φ 方向の幅がちょうどチェンバー 1 枚の幅と一致する。さらにトリガー
セクターは Endcap 領域では η 方向に 37 分割、φ 方向に 4 分割、Forward 領域では η 方向に 16
分割、φ 方向に 4 分割され、それぞれサブセクターと呼ばれる（図 3.2 の黄色の部分）。サブセ
クターは 8 ワイヤグループと 8 ストリップに対応しており、これらはトリガー処理の最小単位になっている。

3.1.2

EI/FI

EI/FI は 1.05 < |η | < 1.9 の領域を覆っている。図 3.3 に EI/FI の配置を示す。色をつけてある部分が 1 つの単位になっており、これは全体の 1/8 に当たる。EI に関しては特殊な配置になっており、それぞれに隙間が存在する。このため、acceptance は約 70% になっている。

Trigger
SectorSub-sector

1/12

6000

T9

10

T8
T7

4000
T6

5

T5

me te rs

T2

0

2000

Forward

0

-5
-2000

-10

-4000

-10

-5

0
me te rs

5

10
-6000
-6000

-4000

-2000

0

2000

4000

6000

図 3.2: M3（pivot）での TGC の配置と区分
図 3.3: EI/FI での TGC の配置と区分
1/12 セクターを基本として成り立ち、更にそこから φ 方
向にトリガーセクターという単位に分割される。このトリガーセクターはチェンバー 1 枚の幅と一致する。また、
8 ワイヤグループと 8 ストリップをサブセクターと呼ぶ。
[5]261/8 を基本にデータの読み出しを行う。黒の線がそれぞれ
1 枚のチェンバーである。EI に関しては隙間が存在し、
acceptance が約 70%になっている。[8]3.2 TGC の概要
この節では TGC の概要について述べる。TGC は、アノードのワイヤとカソードのストリップを用いて 2 次元読み出しを可能にした、トリガーチェンバーである。その動作原理と、40.08MHz
ですべての信号を捕らえるため構造について簡単に説明する。

3.2.1 動作原理
TGC には、内部に CO2 /n-Pentane（55/45）混合ガスが満たされ、ワイヤには通常 2.9kV の高電圧が印加されている。このガスは、紫外線∗ を吸収し放電を起こしにくくするクエンチ効果という特性がある。ガス中を荷電粒子が通過すると、その経路にあるガス分子が電離されイオン化される図 3.4(a)。電離された 1 次電子は陽極側に Drift しながら印加電場によって加速され、電離エネルギーを超えると 2 次電子を生成する図 3.4(b)。これを繰り返し、タウンゼント型電子なだれと呼ばれるカスケード型の電子なだれを形成する。電子とイオン雲はそれぞれ Drift に
よって互いに離れ図 3.4(c)、電子雲はワイヤを取り囲み図 3.4(d)、イオン雲はさらにその周りを取り囲むようにワイヤ半径方向に拡散していく図 3.4(e)。TGC はこの電子なだれをシグナルとしてワイヤから読み取る。同時にカソード面では、塗布された高抵抗のカーボン面に電荷が誘起され、外側のストリップにも電荷が誘起され信号として読み出される。

図 3.4: アノードワイヤでのタウンゼント型電子なだれの原理
イオン化によって電離された電子が、印加電圧によって加速されて、次々と 2 次電子を生成す。[9]3.2.2

TGC の構造TGC はエンドキャップ部分を円盤状にカバーするため、各チェンバーの外形は台形になっており、その大きさは配置場所によって異なるが、１辺が 1∼2m ほどである。TGC の構造を図3.5∼3.7 に載せる。
TGC は、高エネルギー実験でよく使われる MWPC（Multi-wire Proportional Chamber）型チェンバーの１種であり、図 3.6 で示すように、ワイヤ面とカソード間の間隔（1.4mm）がワイヤ間の間隔（1.8mm）よりも狭くなっているところに特徴がある。ワイヤの間隔が狭いのは電子のドリフト時間を短くし、バンチクロッシング間隔（25nsec）に対応できるようにするためである。ワイヤとストリップの間隔が狭いのは陽イオンのドリフト距離を短くし、粒子が高レート∗ 入射した放射線は分子を電離するだけでなく、励起もする。その励起された分子が基底状態に戻るときに発生

する。

27

で入射してきても検出効率を落とさないようにするためである。
その構造はアノードとして直径 50μ m の金メッキしたタングステンワイヤが台形の上底、下底と平行に張られている。カソードはガラス・エポキシ板に表面抵抗が約 1MΩ のカーボンを途布してある。ガラス・エポキシ版を挟んだ反対の面には、１面を 32 分割した扇型の銅のストリップがワイヤに直交して並べてある。ワイヤには図 3.7 に示すように約 30cm 毎にワイヤサポートがある。ワイヤサポートはワイヤのたるみを防ぐためだけでなく、ガスの流路の形成と TGC の歪みを防ぐ役割も担っている。ワイヤは 4∼20 本（幅にして 10.8∼ 36mm）をまとめて１つのチャンネルとして読み出す。ストリップは 32 本あり、各ストリップは Endcap 領域では 4mrad、Forward 領域では 8mrad に相当する幅（15.1∼ 53.4mm）を持ち、それぞれが 1 つのチャンネルとして読み出される。これにより TGC は 2 次元の読み出しが可能で、ワイヤにより R 方向の位置を、ストリップによって φ 方向の位置の検出を行う（図 3.5）。
1365

Pick-up strip
Graphite layer

1.8 mm+HV1245

50 μm wire

1.4 mm

1200

1.6 mm G-10

図 3.5: TGC の平面図

図 3.6: TGC の断面図

ワイヤとストリップが垂直に走り、2 次元読み出しが可能になっている。

ワイヤ同士の間隔（1.8mm）より、カソード面とワイヤの間隔（1.6mm）が狭いのが特徴。[5]Gas In Gas=CO2(55):n-pentane(45)1.5m

Gas Out

HV=2.9kVAuW wire 50
Sn/Zn Solder

1.25m

FR4 parts

Carbon Surface
1MΩ /cm2

30cm

FR4 wire support width7mm
ceramics button type wire support

7mm

7

図 3.7: ワイヤサポート
ワイヤのたるみを防ぐだけでなく、ガス流路の形成やチェンバーの歪みを防ぐ意味もある。

実際の ATLAS 実験では、TGC は 1 層（singlet）では用いず、図 3.8 で示すように、2 層（Doublet）または 3 層（Triplet）を重ねた構造にする。Doublet の場合は 2 層のワイヤ面と 2 層のス
トリップ面から読み出しが行われる。Triplet では、2 層目にはストリップがなく、3 層のワイヤ

28

面と 2 層のストリップ面から読み出しが行われる。多層にすることで、各層のコインシデンス
を取ってバックグラウウンドによるフェイク信号の影響を減らすだけでなく、ワイヤサポート
による不感領域の影響も減らすことが出来る。さらに、各層でチャンネルが 1/2 もしくは 1/3 ずれて配置しているため、実質の位置分解能は 2 倍もしくは 3 倍になる。

図 3.8: TGC の Triplet（左）と doublet（右）の構造
ATLAS の TGC には大きく Triplet と Doublet という 2 種類が存在する。Triplet は 3 層のワイヤと 2 層のストリップから読み出し、Doublet は 2 層のワイヤと 2 層のストリップから読み出す。[5]TGC Doublet

TGC Triplet

Readout Segments

Readout Segments

図 3.9: TGC 各層でのワイヤーグループの重ね方
実効的な位置分解能を上げるために Triplet は 1/3 ずつずらして配置され、Doublet は 1/2 ずれて配置されている。

3.2.3

TGC からのシグナルトリガー用のチェンバーである TGC は、25nsec 毎に起こる LHC のバンチ衝突を正しく識別するために、1 回のバンチ衝突による信号が 25nsec 以内の範囲に収まっていなければならない。
図 3.10 に、粒子が TGC を通過してから信号を出すまでの時間分布が TGC に対する粒子の入射角度によってどのように変化するかを示す。これは 3GeV の π を用いたビームテストの結果である。
図 3.10 からわかるように、約 115nsec で最も早い信号が到達する。ここから 25nsec の間、つ29

まり 140nsec までに到達した信号が同じバンチとして認識される。入射粒子が 0 度（TGC に垂直に入射）の時、時間分布の値は 25nsec になっているが、入射角度の増加に伴い、ジッターは減少し 45 度では 15nsec 以下まで小さくなっている。この垂直入射の場合に見られる到達時間
分布の遅いテールは、ワイヤ間の中間近傍付近に生じる電場が小さい領域のみを粒子が通過することから生じている。しかし、実際の実験環境下においては TGC への入射角度は 10 度から45 度であり、その領域における時間分布は 25nsec よりも十分に小さい。

図 3.10: TGC の時間分布
どの角度から粒子が入ってきても 25ns 以内に信号が収まっていることがわかる。[5]3.2.4

overlap 領域

チェンバー間のデッドチャンネルをなくすため、各単位ごとに R 方向と φ 方向に対して overlap
領域が存在する。その領域でのデータの扱いについて簡単に述べる。

R 方向での取り扱い
ワイヤに関しては、OR をとっている。データはひとつの大きなチェンバーのようにして扱
い、単一のトラックが得られるようになっている。
ストリップに関しては、ワイヤが単一のトラックを与えているため、double count は起きな
いようになっている。

φ 方向での取り扱い
ワイヤに関しては、OR をとっている。ここではストリップの情報を使ってデータが double
count にならないようにしている。
ストリップに関しては、図 3.11 にあるように、チェンバーの端のチャンネルをマスクするこ30

とによって、double count が起きないようにしている。

Strips not used
for trigger decisionin pivot planeIP

doubletstrips

図 3.11: ストリップの overlap 領域でのマスク
φ 方向でのストリップの overlap 領域。マスクをすることによって、double count を防ぐ。[6]3.3 TGC における pT の決定方法
図 3.12 に、ミューオンの pT の求め方を示す。
まず、Pivot Doublet でのミューオンの通過位置とビーム衝突点を結ぶ直線（Infinite MomentumLine）を考える。この直線は、 pT 無限大のミューオンが磁場の影響を全く受けずに直進してきた場合のトラックである。Middle Doublet 及び Triplet で、ミューオンが通過した位置と Infinite
Momentum Line が通る位置の差を、R、φ 方向それぞれに検出することで δ R、δ φ の値を求
め、ミューオンの pT を検出する。トロイダル磁場が理想的な φ 方向成分のみの磁場であれば、
δ φ = 0 となるが、実際には磁場は一様でなく R 方向にも存在するので、φ 方向の変位 δ φ も考えなければならない。
ミューオントリガーシステムでは、Low-pT と High-pT と呼ばれる 2 種類の pT に関する閾
値を設けている。この閾値の値は、Low-pT が 6GeV 以上、High-pT が 20GeV 以上となっている。Middle Doublet 及び Triplet では、それぞれ δ R と δ φ の上限が設定されており、上限の δ Rと δ φ で形成される領域をウィンドウと呼ぶ。Middle Doublet でのウィンドウは、Low-pT 以上の Pt を持つミューオンが通過できる範囲になっており、Triplet のウィンドウは High-pT 以上の
pT を持つミューオンが通過できる範囲になっている。

31

magnetic
field

pivot
middle

mu
on
pa
th

tripletZ=~14.5m
Z=~14mine

Z=~13m

Tl

fP
In

FR

e

am

lin

FH

be

Interaction Point

図 3.12: pT 測定の原理
Pivot Doublet と IP（Interaction Point）を結ぶ直線からのずれを見る。

32

第4章

TGC システムの読み出し

ここでは先の章で説明した TGC からのデータを処理する方法について説明する。
まずシステム全体のデータの流れ、及び配置を述べる。次に TGC エレクトロニクスで使われる各モジュールについて説明する。そして最後にこれらのエレクトロニクスをコントロール
する、Online ソフトウェアについて簡単に述べる。

4.1 システム全体
TGC システムの読み出しには、大きく分けて次の 3 つがある。
トリガー系 25nsec 毎に流れるトリガー判定の為の情報
リードアウト系 L1A が来ると読み出される TGC 各層でのミューオンのヒットチャネル情報
コントロール系 TGC エレクトロニクスの各モジュールをコントロールするための情報

TGC エレクトロニクスの全体像を図 4.1 に示す。赤線、青線、緑線はそれぞれトリガー系、
リードアウト系、コントロール系を表す。
ビッグウィールでミューオンが検出されると、それらの信号は ASD（Amplifier Shaper Discriminator）で増幅、デジタル化され、PS ボード上にある PP ASIC（Patch Panel ASIC）へと送られる。PP ASIC ではケーブルの Delay などを調整し、そのデータを SLB ASIC（Slave Board
ASIC）へと送る。SLB ASIC ではまずトリガー処理がなされ、そのトリガーはワイヤなら HPT（High-Pt Board）ワイヤへ、ストリップなら HPT ストリップに送られる。トリガーを処理している間、データは SLB ASIC の中のレベル 1 バッファに溜められる。トリガー情報は HPT において R 方向と φ 方向についてそれぞれコインシデンスが取られ、SL（Sector Logic）へと送られる。SL で R 方向と φ 方向の情報が合わさり、MUCTPI に送られる。そしてそのトリガー情報が L1A となり、TTC から SLB ASIC に送られると、レベル 1 バッファに溜めてあったデータ
は SLB ASIC 内のデランダマイザを通じて SSW（Star Switch）へ送られる。SSW ではデータの圧縮などを行い、そのデータが ROD（Readout Driver）を通り ROB へと送られる。そしてこのようなシステムをコントロールするのが HSC（High-pT Star-switch Controller Board）や CCI（Control Configuration Interface Board）といったモジュールである。
次節から 3 種類のシステムについて説明する。

33

M1

M2 M3

Big Wheel edge Counting Room

On TGC chambers
ASD

PS-Board

HSC(VME) crate

PP
delay
BCID

SLB ASIC
3/4 Coin.
Readout

PP
delay
BCID

JRC

Doublets

VME64 crates
Trigger crate

H-Pt
wire

H-Pt
strip

eLMB DCS

Sector
Logic

PP
delay
BCID

SLB ASIC
2/3 Coin.
Readout

PP
delay
BCID

JRC

TripleteLMB DCS

Service PP

MUCTPI

Readout crate

Readout
ROD

ASD

Trigger

ROB

SSW
Control crate
HSC

CCI

Control

TTCvi

TTC
CTP

DCS LCSCAN

TTC signal fan-out
to PS-Boards TTCrq

図 4.1: TGC エレクトロニクスのシステム概要
TGC エレクトロニクスはトリガー系、リードアウト系、コントロール系に分類される。また、その設置場所にはチェンバー上、ビッグウィールの端、カウンティングルームと 3 つの場所に設置される。[10]4.1.1 トリガー系
トリガー系の流れは、ASD ボード、PP ASIC、SLB ASIC、HPT、SL の順に信号が処理される（図 4.2）。TGC から出力されるアナログ信号は、ASD ボードに送られ、信号の増幅・整形・デジタル化が行われ、LVDS（Low Voltage Differential Signaling）信号で PP ASIC へと送られる。
PP ASIC では、各チャンネルへ粒子が到達するまでの飛行時間である TOF（Time of Flight）やケーブル遅延などから生じるタイミングのずれを調整し、バンチ識別を行う。SLB ASIC では、
PP ASIC からの信号を受け取り、4 層からなる pivot、middle Doublet からの信号をもとにコイ
ンシデンス処理（3 out of 4）が行われ、トリガーの判定が行われる。また Triplet からの信号についてもコインシデンス処理（ワイヤ:2 out-of 3、ストリップ:1 out-of 2）が行われる。HPT では、SLB ASIC で測定した Doublet 及び Triplet のコインシデンス処理の結果を基に、 pT コイン
シデンス情報が生成される。SL では、それまで独立に扱われていたワイヤとストリップの情報を統合し、コインシデンス処理が行われ、TGC のトリガー系の最終的な情報として pT が大きな 2 つのトラックをセクター毎に選び出す。SL の結果は、MUCTPI に送られ、RPC の情報と合わせて、ミューオンの最終的なトリガー判定が下される（図 4.3）。

34

VME

SLB

PP

HPT

VME64xSL
MUCTPI
Trigger

ASD
ASD
ASD
ASD

図 4.2: TGC エレクトロニクスのトリガー系
ASD と PS ボードの間は LVDS パラレルケーブルでつながれる。PS ボードから HPT までは CAT6 のケーブルでつながれ、この間は 10m∼15m となっている。HPT と SL はオプティカルのケーブルでつながれる。HPT はビッグ
ウィールの端に取り付けられ、SL はカウンティングルームに置かれる。

SLB ASIC
HPT
M3
pivot Doublet

Str ip(

)

3/4
SL

M2
middle Doublet
M1
T r iplet
W ir e(R )3/4

RT r igger

2/3
W ir e(R )Str ip(1/)

図 4.3: TGC トリガーの判定方法
まず SLB ASIC においてローカルなコインシデンスが取られる。次に HPT において R 方向と φ 方向のそれぞれがまとめられ、コインシデンスを取り、SL で R 方向と φ 方向を合わせたコインシデンスが取られる。

4.1.2 リードアウト系
リードアウト系の流れを図 4.4 に示す。PP ASIC から送られてきたデータは、SLB ASIC の中にあるレベル 1 バッファに蓄えられ、L1A 信号を受けたデータのみがデランダマイザを通じて、次段の SSW へと送られる。SSW はマルチプレクサ∗ として複数の SLB ASIC からのデータを収集し、ゼロサプレスという方法で圧縮を行い、光信号（G-Link）でエレキハットの RODまで送る。このとき、トリガー情報（コインシデンス処理の結果）は PS ボードに搭載された
SLB ASIC から同様に SSW に送られ、データと一緒に ROD に送られる。ROD では SSW からの情報を収集し、それらのデータと TTC から送られてくる情報との整合性を確認し、ROB にデータを渡す（図 4.5）。

∗ ふたつ以上の入力をひとつの信号として出力する機構。

35

L1A

CTP

TTCrx
VME

PP

SLB

VME64x

ROD

SSW

ROB
Readout

ASD
ASD
ASD
ASD
LVL1 Buffer
Derandomizer

図 4.4: TGC エレクトロニクスのリードアウト系
LVL1 バッファとデランダマイザの半分を SLB ASIC が受け持ち、SSW が残り半分のデランダマイザとマルチプレクサを受け持つ構造をしている。これは SSW が複数のの SLB ASIC を処理し、ROD へデータを送りやすくするためである。

VQ41$

VQ41$)DUQRVKECNNKPM

41&

KP75#

B
U
S

41&

7PKFKTQRVKECNNKPMU
5VCT5YKVEJ/DU`O

/DU.8&5
DKFKTNKPMU

41&

6
6
6
6
6

6)%+PPGT

6)%6TKRNGV /

6)%&QWDNGV //

図 4.5: TGC からのリードアウトのスキーム
ASD からのデータは PS ボードで処理され SSW に送られる。SSW では複数の SLB ASIC を処理して、ROD に送る。

4.1.3 コントロール系
コントロール系は、ATLAS 実験では各検出器の制御と監視を統一的な方法で行うために DCS（Detector Control System）が導入されている（図 4.6）。フロントエンドには ADC（Analog-Digital
Converter）や DAC（Digital-AnalogConverter）などの機能を持った eLMB（embedded Local Monitor Box）が PS ボード上に設置される。HPT/SSW が搭載される VME クレート†（HSC クレート）は実験室外の CCI から HSC を介してコントロールされ、PS ボード上の PP ASIC/SLB ASICの設定は SSW から行う。また、TGC エレクトロニクスでは、DCS は温度状態管理や供給電源の監視、さらに SSW から行われる PP ASIC/SLB ASIC の設定も、バックアップのために eLMB
から行えるようにしてある。PS ボード上には JTAG ‡ プロトコルの PP ASIC/SLB ASIC への経† ここで VME とは、Versa Module Europe の略である。IEEE で規格化された産業用の標準バスで、96 ピン DIN
コネクタを実装した 32 ビット・バスで最大通信速度は 50MB/sec であり、高エネルギー物理の分野でも一般的に用いられているものである。
‡ IC の検査方式の 1 つで、チップ内部にプローブテストと同様の挙動を行なう JTAG ボードと呼ばれる端子およびレジスタを構成し、外部からテストコードを入力してそれに対する IC の挙動を調査する方法。また、JTAG に対36

路選択を行うために JRC（JTAG Routing Controller）が設置される。

図 4.6: TGC エレクトロニクスのコントロール系
SSW と HPT は PC から CCI、HSC の順でコントロールされる。更に SSW は JRC を通じて PS ボードへの設定を行える。JRC へのアクセスは、バックアップとして eLMB からも可能になっている。また、ASD には設定すべき項目がなく、ROD や SL は PC から直接制御される。

4.2 TGC エレクトロニクスの設置
TGC エレクトロニクスは TGC 側面に直付けされている ASD 以外に大きく 3 つの場所に分けられて設置される（図 4.1 における、バックグラウンドの色がそれを表している）。チェンバー
上に載るものと、ビッグウィールの端に載るもの、そしてカウンティングルームに設置されるモジュールである。
PS Pack はチェンバー上に、図 4.7 の様につけられ、Triplet に関しては（衝突点から見て）前面に、Doublet は、pivot の裏側に設置される。ビックウィールの外縁には、HSC 、HPT、SSWが搭載された、HSC クレートと呼ばれる VME クレートがおかれる。HSC クレートは 1 つの1/12 に 1 台設置される。以上の 2 つの場所は UXA15 と呼ばれる実験ホール内にあるので、ここに設置されるモジュールは強い放射線環境下に置かれる。そのため、使用する IC は放射線耐性がある ASIC や Antifuse FPGA（Field Programmable Gate Array）、SRAM base の FPGA が用いられる。3 つ目の場所は実験ホールから 90 ∼ 100m 離れた外にある USA15 にあるカウン
ティングルームで、ここには VME64x クレートが置かれ、CCI、SL、ROD が搭載される。図4.8 と図 4.9 に設置位置を示す。

応した回路と TAP（Test Access Port）と呼ばれる 5 本の端子からなるインターフェイスを持たせ、テストデータの入出力や制御に用いることができる。

37

図 4.7: PS Pack の構成と配置
PS Pack は 1/12 セクターの側面に取り付けられる。[6]ROD/SLHSC Crate

PS Pack

図 4.8: TGC エレクトロニクスの配置
PS Pack はチェンバー上に置かれ、HSC クレートはビッグウィールの端に取り付けられる。そこから離れた USA15には VME64x クレートがおかれ、CCI や SL、ROD が置かれる。

38

HSC
CCI

HSC
ROD/ROB

SSW

図 4.9: TGC エレクトロニクスの配置（R-Z 断面）
Triplet 用の PS Pack は IP 側に取り付けられ、Doublet 用の PS Pack は IP の裏側に取り付けられる。

4.3 エレクトロニクスの詳細
4.3.1

ASD Board

ASD ボードは TGC の側面に取り付けられ、4 チャンネル分の処理が出来る ASD ASIC が 4個搭載され、1 つのボードで 16 チャンネルを処理する。ASD ASIC は、TGC からのアナログ信号を増幅、整形し、ある閾値電圧を越えた信号だけを LVDS レベルの信号で出力する。また、ASD ボード以降のエレクトロニクスの診断やタイミング調整のために、トリガー信号を受けて擬似的な TGC の出力信号（テストパルス）を出力する機能も持っている。ASD ボードは、後述
する PP ASIC が設置される PS ボードとツイストケーブルで接続され、動作電源、閾値電圧、テストパルスのためのトリガーは全て PS ボードから供給される。また、ASD ボードには 16 チャ
ンネル目のアナログ信号をモニタできるアナログ出力もついている。図 4.10、図 4.11 に ASD
ボードの写真と ASD ASIC のブロック図を載せる。

2i
SW
A

B

C f = 1 pF
Rf = 16 k΃
INV

NON-INV

offsetsetting

Cf

G 7

Cb

Rf

i

preamplifiercomparator

VthSW-position

C b

NON-INV > INV

B

discharged by i

NON-INV < INVAcharged-up by i

図 4.10: ASD Board
図 4.11: ASD ASIC のブロック図
ASD ボードは信号の増幅やデジタル化などを行う。また、閾値によって信号を選別する様子などが書いてある。[12]394.3.2PP ASICASD から送られてくる信号は、TOF やケーブル遅延などで到達時間は必ずしも揃わない。そこで、PP ASIC でタイミング調整とバンチ識別を行う。具体的には、ASD からの LVDS 信号を
LVDS レシーバーにより、CMOS レベルの信号に変換する。次に variable delay 回路で、各チャンネルにそれぞれ 0∼25ns の範囲で Delay をかけることによりタイミングの調整を行う。このDelay は 0.8ns（=25ns/31）単位で調整が可能になっている。タイミング調整された信号は BCID
（バンチクロッシング ID）回路に入り、TTC から供給される LHC clock と同期が取られバンチ識別が行われる。最期に TGC の重なった部分のダブルカウントを防ぐため、OR ロジックを通して SLB ASIC に送られる。また PP ASIC は、ASD に向けてテストパルスを発生させるためのトリガーを出力するテストパルス回路も搭載している。テストパルスの振幅、タイミングは可変であり、JTAG プロトコルによって制御出来る。PP ASIC は一つで 32 チャンネル信号を処理できる。図 4.12 に PP ASIC のブロック図を示す。
TTL input

Debug Line

32 Step Variable Delay

LVDS input

32 Step Variable Delay

MASK BCID

32 Step Variable Delay

MASK BCID

32 Step Variable Delay

MASK BCID

BypassBypassLVDS
RecciverBypassFilterChargePomp
Phase
Detector
CLK
TP Trigger

1/2

TPG
Coarse Delay

32 Step Variable Delay (PPL CLK)

32 Step Variable Delay( BCID Delay )32 Step Variable Delay( BCID Gate )Test Pulse
Generator

32 Step Variable Delay( TPG Fine Delay )

JTAG
TDI

TDO

TMS

TCK

図 4.12: PP ASIC のブロック図
PP ASIC には Delay 調整や、テストパルス回路が搭載されている。1 つの PP ASIC で 32 チャンネル分を処理することができる。[11]4.3.3

SLB ASICSLB ASIC のブロック図を図 4.13 に載せる。SLB ASIC は大きくわけて、トリガー部とリー
ドアウト部からなる。以下、それぞれ分けて説明する。

40

Control P art
Instruction

Data Registers
Tapmatrix

MUX

SD

DEMUX

Mask2

Selector

Test P ulse P attern

Mask1

Delay
Delay

BSC 160ch

WDmatrixWT
matrixST
matrixD

Cmatrix

BSC 40

B

A

JTAG

EI/FI

Input P art

Trigger P art

BSC 4

TTC

Module T ype
TPG T rig Test P ulse
Delay
L1A

Trigger
Output
Data

Input Data

ECR
BCR

CLK
Event
Counter

BCID
Counter

160bit40bit

Level 1 Buffer(Input Data, 160ch)

L1B(Trigger)

12bit
4bit

L1B
(BCID)

Derandomizer 126bit
Stop bit

Start bit

PSC (NXT-BC) [EVID(4) BCID(12) I nputData(160) T rigger(40)]

PSC (PRV-BC) [EVID(4) BCID(12) I nputData(160) T rigger(40)]BSC 4

PSC (CUR-BC) [EVID(4) BCID(12) I nputData(160) T rigger(40)]

PSC (Status) [SLBID(5) MTYPE(3) OVFLW (8) SE U(1) 199’ b0]

Read O ut P art

図 4.13: SLB AISC のブロック図
PP からのインプットを受け取り、トリガーに渡す部分とリードアウト（デランダマイザ）に渡す部分に分かれて
いる。

トリガー部
ワイヤかストリップ、Doublet か Triplet などによって 5 種類のコインシデンスマトリックス（ワイヤ Doublet、ストリップ Doublet、ワイヤ Triplet、ストリップ Triplet、EI/FI）を切替えて使用する。コインシデンスウィンドウは、ワイヤが ±7、ストリップが ±3channel である（図4.14）。Triplet、Doublet にはそれぞれ、2/3（Strip は 1/2）、3/4 のコインシデンス条件が課される。また、PP ASIC からの信号に 1/2clock 単位でディレイをかける機能や、各チャンネルをマスクする機能、連続したチャンネルにヒットがあった時にその中の一つのチャンネルだけから信号を出力させる機能（デクラスタリング:図 4.15 参照）、さらに SLB ASIC 以降のエレクトロニクスの診断やタイミング調整を行うためのテストパルスを出力する機能も持っている。設定
は JTAG で行われる。

41

OR’ed YabcC

C=a&b&c+a&b&c

-7

-6

-5

-4

-3

-2

-1

0

1

2

3

4

5

6

8 outputs to encoder section

4x2 (pivot doublet) inputs

12x2 (middle doublet) inputs

7

R

AB

OR’ed XYC
D

Coincidence W indow(-7-+7)

X=Y=A&C+A&D+B&D
X

図 4.14: Wire Doublet の場合のコインシデンスマトリックス
ワイヤのコインシデンスウィンドウは ±7 から構成されている。[6]図 4.15: デクラスタリング
多くの連続したヒットがあった場合、その中の 1 つのチャンネルからのみ信号を取り出す。[6]リードアウト部
リードアウト部は、LVL1 トリガーの判定を受けたデータの読み出しを行う部分である。主に LVL1 バッファとデランダマイザにより構成される。データは LVL1 バッファと呼ばれる、
幅 212bit、深さ 128 段のシフトレジスタに蓄えられる。212bit の内訳は入力データ 160bit、トリガーパートの出力 40bit、バンチ・カウンタ値 12bit となっている。このデータは CTP からの
L1A が与えられるまでの時間保持され、L1A が与えられると該当するデータとその前後 1 バン
チずつの、計 3 バンチ分のデータにそれぞれ、イベントカウンタの値（4bit）が付加されデラ
ンダマイザにコピーされる。デランダマイザにコピーされるとすぐに、3 バンチ分のデータは別々にシリアルに変換し SSW に送られる。

42

4.3.4JRC

JRC は 2 系統の入力ポートと 7 系統の出力ポート、それらをコントロールするための 2 系統のJTAG ポートを持つスイッチングルータである。それぞれのラインは、TRST、TCK、TMS、TDI、
TDO の 5 つの信号から成る。2 系統の入力ポートは SSW と eLMB からのもので、図 4.16 のよ
うに CA JTAG（または CB JTAG）が JRC 内のスイッチをコントロールすることで、Q1∼Q7 のポートのうち 1 つを選択して DA JTAG（または DB JTAG）の信号をそのまま出力する。JRC
は、PP ASIC/SLB ASIC にアクセスするためのインターフェイスであり、PP ASIC/SLB ASICの設定は JRC を中継して行われる。7 系統の出力ポートは、4 つが PP ASIC へのもので、3 つが SLB ASIC へのものである。
JRC は Antifuse FPGA を使っている。
/Q2_TRST

CA_JTAGQ2_TCK/DA_TRST

Q2_TMS

DA_TCK

Q1

DA_TMS

Q2_TDI
Q2_TDO

DA_TDI
DA_TDO

Q3
Q4
Q5

DB_JTAGQ6
Q7

CB_JTAG

図 4.16: JRC 内部の模式図
2 系統の入力と、7 系統の出力から成り立っている。そのルートを 2 つのコントロールラインから行う。[13]

4.3.5

DCS

DCS は eLMB と呼ばれるサブモジュールを使用し、ADC（Analog-DigitalConverter）や DAC（Digital-Analog Converter）が搭載され、センサーからの信号をデジタル化してモニタし、制御用のアナログ信号を作り出せる。具体的には、温度モニタ、エレクトロニクスの電圧・電流モ
ニタ、チェンバー位置モニタ、TGC のアノードに印加する HV（High Voltage）電源電圧のモニタとコントロール、ASD の閾値電圧の設定などを行う。eLMB は CAN バス§ を通じてデータの読み書きが行われる。図 4.17 に DCS の写真を載せる。

§ CAN（Controller Area Network）はマルチマスターのシリアルバスシステムで、アドレスの概念がなく、送信側

は識別子を付けてメッセージを配信し、受信側はその識別子を見てメッセージを受信するかを決めるプロトコル。

43

図 4.17: DCS

4.3.6

PS Board

PS ボードには図 4.18 に示すように、PP ASIC、SLB ASIC、JRC、eLMB が搭載される。PS
ボードでは、ASD からの LVDS 信号を PP ASIC で受け、TGC の overlap 領域でのダブルカウ
ントを防ぐための OR 論理回路を通して、SLB ASIC へ送られる。SLB ASIC で、トリガー系と読み出し系に分かれ、トリガー用データは HPT へ、読み出し用データは SSW へと、それぞれ LVDS 信号に変換され、さらにシリアライズされて送られる。また、SSW あるいは eLMB から送られてくる PP ASIC/SLB ASIC を制御するための JTAG 信号は、JRC により PS ボードに設置される各 ASIC に分配される。さらに PS ボードは、ASD に電源電圧と閾値電圧を供給する役割も果たす。PS ボードは後述する SPP（Service Patch Panel）から、TTC（Timing Trigger
Control）によって供給される LHC clock や、各種 Reset 信号、テストパルスのためのトリガー
信号等の信号を受け取る。図 4.19 に PS ボードの写真を示す。
Service Patch Panel
L1A

PS Board
Patch Panel
ASD

Variable
Delay

BCID

Variable
Delay

BCID

ASD

Variable
Delay
Variable
Delay

eLMB

JTAG RouteController

OR

Patch Panel

CAN

Slave Board

HPT

BCID
BCID

SSW

LVL1
BufferDerandomizer

図 4.18: PS Board の構成図
PS ボードは PP ASIC や SLB ASIC が搭載されたボード
で、1 つのボード当たり最大 320 チャンネルの信号を処理することができる。

44

図 4.19: PS Board

4.3.7SPP Board

SPP には TTC の信号を受信する機能を持つ TTCrx が載せられ、TTC から LHC clock、L1A、BCR、ECR、Test Pulse Trigger 等の信号を受け取り、それらの信号を 10 又は 17 枚の PS ボードに分配する。
SPP には、TTCrx の設定を行うために I2 C プロトコルを受信する、CAT6（カテゴリー 6）ケーブルのポートが搭載されている。また、HPT クレートへクロックとリセットを供給するカテゴ
リー 5 ケーブルのポートが搭載されている。図 4.20 に SPP の写真を載せる。

4.3.8

PS Pack

PS ボードと SPP は、図 4.21 に示すような PS Pack にまとめられ、Triplet の前面、及び Doubletの後面に設置される。PS Pack は 1/12 毎に 2 つ設置され、1 つの SPP と複数の PS ボード（Triplet
は 10 枚、Doublet は 17 枚）から構成される。

図 4.21: PS Pack

図 4.20: Service Patch Pane
TTC からの信号を受信し、それらの信号を PS
ボードへと供給する。

4.3.9

基本的に、1 つの PS Pack の中に 2 枚の PS ボードが収められる。

HPT

HPT は Doublet と Triplet の情報を用いて HPT コインシデンス情報を生成する。HPT はまず、
PS ボードから送られてきた LVDS レベルのシリアライズされたデータを、パラレルのデータに変換する。HPT では、SLB ASIC まで独立に処理されてきた Doublet と Triplet のデータを統合
して HPT コインシデンス情報を生成する。Triplet は 2 つの Doublet よりも衝突点に近く、しかも Doublet 同士の間隔よりも離れた位置に設置されているため、Triplet を用いることによりトロイダルマグネットによってあまり曲げられることがなかった大きな pT を持つミューオン信
号を選別できる。HPT ではワイヤとストリップは独立に処理が行われ、δ R、δ φ を出力する。
図 4.22 にワイヤ、図 4.23 にストリップのブロック図を載せる。出力データはシリアライズされ、オプティカル信号に変換されて、光ファイバーによって 90 ∼ 100m 離れた実験室外のカウンティング・ルーム（USA15）にある SL に送信される。HPT はエンドキャップ領域用のワイ
45

ヤとストリップ用、フォワード領域用の計 3 種類作られる。フォワード領域用には 3 つ、エンドキャップ領域用には 4 つの HPT ASIC が搭載される。図 4.24 に HPT の写真を載せる。
from 4 wire triplet
Slave Boards

18

Phase adjust
18

Phase adjust
18

Phase adjust
18

Phase adjust

Decoder
18

Phase adjust
Decoderfrom 3 wire doublet
Slave Boards

Clock

18

Phase adjust18

192 x 232
2-foldCoin. Matrix
window size: + 20

H/L Pthit
position

δR

Phase adjust

x2

track selector
Position + δ R
7-bit x 6

SOS063V11

Position + δ R
10-bit x 2

図 4.22: HPT ワイヤ ブロック図
コインシデンスウィンドウは ±20 チャンネルの範囲でなされる。

from strip triplet
Slave Boards

20

Phase adjust
20

Phase adjust
20

Phase adjust

16

DecoderOR

DecoderOR

Decoder
OR

64

64

64

OR OFF

64

Phase adjust
16

Phase adjust
16

Decoderfrom 3 strip doublet
Slave Boards

Clock

64
64

Phase adjust
64 x 64
2-fold Coin. Matrix
Clock

H/L Pthit
positionδϕx2

track selector
Position + δϕ
6-bit x 6

KHA010V04

図 4.23: HPT ストリップ

Position + δϕ
9-bit x 2

ブロック図

コインシデンスウィンドウは ±7 チャンネルの範囲でなされる。

4.3.10SL

SL（Sector Logic）は TGC エレクトロニクスシステムのトリガーのデータが最終的に集められるモジュールであり、2 トリガーセクター分の信号を処理する。SL は主に R-φ コインシデ
ンス、プレトラックセレクター、ファイナルトラックセレクターから構成される。まず SL は、
HPT から送られてきたシリアライズされているオプティカル信号を受け取り、電気信号に変換した後パラレル変換をする。そして、HPT まで独立に処理されていた R 方向（ワイヤ）と φ 方向（ストリップ）の HPT 信号から両者のコインシデンス（R-φ コインシデンス）を取ること

46

により、ミューオンのトラックを構築する。それらのトラックを、SSC（Sub-Sector Cluster:R
方向に 2 つ、φ 方向に 4 つの Sub-Sector のあつまり）ごとに 6 段階の pT の閾値によって分類する。はっきりと決まっている閾値は pT の 6GeV 以上ということのみで、その他は探索する物理により実験中に自由に変更出来ることが要求されるので、閾値は書き換え可能な Look-Up
Table（LUT）によって実装される。プレトラックセレクターは、6 段階の pT 判定のそれぞれに用意され、 pT の大きい順に 2 つの選択して、計 12 トラックがファイナルトラックセレクターに送られる。ファイナルトラックセレクターでは、プレトラックセレクターから送られた 1 トリガーセクター分のトラックから pT の大きいものを 2 つ選択して、6 段階の pT 判定と位置情
報を MUCTPI に送る。このロジックは FPGA に書き込まれる。SL が処理に使用した HPT からのデータと SL での処理の結果は、SL に搭載された SLB から USA15 に設置された SSW に送られる。SL には各セクタに対して一つずつ SLB が搭載され、JRC も搭載される。図 4.25 に SLの写真、図 4.26 にブロック図、図 4.27 に SL での処理の流れを載せる。

図 4.25: SL
SL にはかなり容量の大きい FPGA が搭載される。それは LUT が非常に大きなマトリックスを持っているからである。

図 4.24: HPT Board

47

decoderDerandomizer

LS-Link

L1 buffer

9bit x4

Clock

L1A

decoder

BCR

Clock

2 highst Pt
Track

to MUCTPI

R-? coincidence Clock

Track Selector

Clock

Pre-Selector

EI/FI coincidence

FE_BCID
counter

Encoderfrom Hi-Pt board (wire)from Hi-Pt board (strip)

ECR

10bit x7

from EI/FI

FE_BCID
counter
FE_L1ID
counter

BCR

14bit

Clock

Clock

Clock

Clock

図 4.26: SL ブロック図
SL ではこれまで別々に処理されていた R と φ の情報が統合される。そして MUCTPI にトリガー情報が送られる。

Truck Pre-Selector

Trigger Sector (End Cap)
SubSector Cluster(SSC)

1 candidate/SSC#19

1

Truck Selector

1

#18

3

#17
SubSector

2
To MUCTPI

3

4

5
1

#1

6
RI19990705-2

図 4.27: SL での処理の流れ
サブセクター情報から、徐々に大きな領域を見ていき、大きな pT 情報を持った情報を取り出していく。

4.3.11SSW

SSW（Star Switch）の主な役割は、SLB ASIC のリードアウトから送られてくるデータを圧縮し、ROD にデータを送る前にデータ量を減らして、効率よい読み出しができるようにすることである。具体的なデータ圧縮は、データを cell と呼ばれる 8bit ごとの塊に分け、各 cell にアドレスを付け、値がゼロでない cell だけをアドレスと共に送る。TGC の全チャンネルのうち
ヒット信号を発生するのはごく一部なので、これによりデータを減らすことが出来る。1 つのSSW で最大 23 個の SLB ASIC のデータを受ける。SSW はまず、SLB ASIC からの LVDS レベ
ルのシリアライズされたデータを受け取り、それをパラレルのデータに変換する。そのデータ
48

は SSWrx（レシーバー）に送られ、データの圧縮が行われる。その後データは、SSWtx（トランスミッター）に送られ、フォーマットされる。フォーマットされたデータはシリアライズされ、オプティカル信号に変換されて 90 ∼ 100m はなれた実験室の外にある ROD に送られる。また SSW は、PS ボード上の PP ASIC、SLB ASIC に JTAG プロトコルによってレジスタ設定と、I2 C による SPP 上の TTCrx の設定も行う。図 4.28 に SSW の写真を載せる。

4.3.12ROD

ROD（Read Out Driver）は TGC エレクトロニクスシステムの中でリードアウトのデータが最終的に集まるモジュールである。ROD は複数の SSW からシリアライズされた圧縮データを
G-Link を通して受け取り、SSW のデータを FIFO メモリーに一時格納する。このデータを、ト
リガー情報を元に同じイベントごとにまとめ、決められたフォーマットにしたがってヘッダー、
トレーラーをつける。まとめられたデータは S-Link という、フロントエンドとリードアウトのエレクトロニクスを繋ぐために CERN で開発された光信号のリンクモジュールによって ROBに送信される。イベントの同定やヘッダー、トレーラーをつけるためには TTC からのトリガー
情報が必要となるため、ROD には TTCrx が載せられたメザニンボードが搭載され、これにより TTC からの信号を受け取ることができるようになっている。
ROD は 100kHz でこれらの処理ができるように求められているが、ROD はカウンティング
ルームに置かれるため、遅くまで開発が許されており、まだ最終版の開発が終わっていない。
図 4.29 に Test ROD の写真を載せる。

図 4.29: Test ROD
ROD はカウンティングルームに置かれるため、まだ開発が完了していない。この写真は日本で開発した Test ROD である。

図 4.28: SSW
複数の SLB からのデータを処理する。デランダマイザの一部と、マルチプレクサを搭載する。

49

4.3.13HSC

HSC（High-pT Star-switch Controller Board）は HPT、SSW と同じ VME クレート（HSC ク
レート）に載せられる、VME マスターモジュールである。後述する CCI とオプティカルケーブ
ルで結ばれ、CCI からの命令を受け取る。そして、その命令に対応した処理を行い、その後 CCIへ応答を返す。主な命令は HPT や SSW に対するもので、HSC は命令を受け取ると VME バスを支配しスレーブモジュール（HPT、SSW）に対して命令を伝える。また VME バス以外に JTAG
バスも使用されている。このため HSC には、CCI との情報のエンコード、デコードのために 2種類の機能が用意されている。ひとつは PPE（Primary Protocol Encoder）という JTAG 用のもので、リセットや JTAG のコントロールを行う。もう一方は SPE（Secondary Protocol Encoder）という VME 用のもので、VME のコントロールを行う。図 4.30 に HSC の写真を載せる。

4.3.14CCI

CCI（Control Configuration Interface Board）はローカルホストからの命令を受け取り、命令専用レジスタに格納したあと HSC へと送信する。一方 HSC からの応答は、応答専用レジスタに格納されローカルホストが読み出す。
これら以外にも状態監視用のレジスタや VME 優先割り込み用のレジスタが用意され、これらは VME 経由でアクセスすることが可能である。図 4.31 に CCI の写真を載せる。

図 4.30: HSC

図 4.31: CCI

HSC と CCI はカウンティングルームにある PC からの信号を受け渡しするモジュールである。HSC は CCI からの命令を受け取り、SSW
や HPT ボードをコントロールする。

4.4

CCI は PC からの命令を受け取り、HSC へと渡す。

Online ソフトウェア

これまで見てきたハードウェアは、Online ソフトウェアの枠組みを用いてセッティングなどが行なわれる。その Online ソフトウェアについて簡単に説明する。

4.4.1

Online ソフトウェアの概要

ATLAS 実験では全システムが同期を取ってコントロールされ、各検出器の各部分が 25ns 間隔で起こる事象を正確に特定し、同じバンチのデータの収集と解析をする必要がある。そのた50

めに、ATLAS 実験で使用される Online 環境は Online グループが発行している Online ソフト
ウェアパッケージの枠組みの上に構築される（図 4.32）。Online ソフトウェアの役割は、デー
タベースへのアクセス、ユーザーとのインターフェイスの供給、各ソフトウェア要素のコント
ロール等であり、データ収集を制御する。図 4.33 に DAQ システムの GUI を載せる。それぞれの state と segment がわかるようになっている。
Detector

O
N
L
I
N
E

Datector Control
SystemLVL1
Trigger

S
O
F
T
W
A
R
E

DATA FLOWHigh Level Trigger

ROD Crate DAQ

図 4.33: DAQ の GUI

図 4.32: Online Soft 環境
Online 環境はそれぞれのパッケージの上に構築される。

ソフトウェアのコントロールを行う GUI。state や segmentの情報や、エラーなどの情報も表示される。

トリガーの制御、データフローの制御、DCS の制御等の個別のソフトウェアは全てこの Online
ソフトウェアの枠組みの上に構築されている。次節で述べる RCD（ROD Crete DAQ）ソフト
ウェアも Online ソフトウェアの上に構築されており、各検出器グループは RCD の制御のための共通の RCD ソフトウェアを利用するが、各検出器に固有な部分のみを記述する必要がある。
Online ソフトウェアは state を各ソフトウェア、検出器について定義することによりコントロー
ルしている。それぞれの state の意味は以下のようになっている。

• BootBoot では、まずそれぞれのソフトウェアの初期化が行われ、それぞれのハードウェアに対するアクションを行うことが出来る状態にする。また、必要があれば、ハードウェア
全体のリセット等もここで行われる。
• configure
configure では、データ取得を開始する為の準備を行っている。Boot によって読み出した、
ハードウェアの情報に従い、それぞれのハードウェアをデータ取得が出来る状態に制御を行う。
• startstart は、データの取得を開始する state である。
• stopstop は、データの取得を一時的に止める state である。

51

RCD
RCD ソフトウェアは Online ソフトウェアの枠組みで動作し、ROD クレートをコントロールするソフトウェアである。また、フロントエンド・エレクトロニクスのコントロールやデータ収集といった動作をコミッショニング、キャリブレーション時には独立したシステムとして、また本実験が始まった時には ATLAS DAQ システムの一部として共通のプログラムを使用できるように構成されている。
RCD ソフトウェアは、いくつかの segment と呼ばれる部分から成り立ち、それぞれの segment
でモジュール制御などの Class が定義されている。各 segment にはそれぞれのモジュールのデー
タベース（xml 形式で書かれる）が存在し、Online ソフトウェアから呼び出される state ごとに呼び出されるデータベースが決まる。
このシステムは各検出器に固有の部分を最小限にし、できるだけ共通のソフトウェアを使用するという思想からできており、そのシステムの枠組みが RCD ソフトウェアである。

4.4.2

TGC エレクトロニクスのコントロール

TGC エレクトロニクスはそれぞれの動作が 25ns に同期して動作を行うように設計をされている為、RUN の最中に内部の設定値を動的に変化をさせる事は無理である。その為、RUN 開
始前に全ての設定を行い、RUN 開始後には制御を行わなくても動作するように設計がされている。つまり、TGC エレクトロニクスのコントロールソフトウェアもそれぞれのハードウェアをRUN 開始前に初期設定を行うように設計される必要がある。
また、エレクトロニクスの設定では、設定する順序が重要であり、次のように決められている。
1. TTC を初期化する。
2. 各モジュールのリセットをしてレジスタを初期化する。
3. CCI→SSW→PS ボードの順に設定をする。これは、CCI-HSC の先に SSW があり、SSWの先に PS ボードがあるという構造のためである。
4. TTC の設定をする。
5. ROD の FIFO のクリア。これはコンフィギュアの最中に出てしまった SSW からのデータを消すためである。
図 4.34 は TGC エレクトロニクスのコントロールパスを示している。エレクトロニクスはク
ロックや ECR 等の TTC 信号による早いコントロール（赤線）と、JTAG、VME アクセスによるレジスタの設定の遅いコントロール（緑線）の二系統から成る。これら二系統の信号を SBC（Single Board Computer）からの VME アクセスによって制御する。

52

図 4.34: Controll Line
SBC からの TGC エレクトロニクスのコントロール。SBC→CCI→HSC→SSW→JRC といった流れでコントロールが行われる。

構成
この RCD の枠組みを使用して、TGC では TGCRCDFEConfiguration、TGCRCDFEModules、
TGCModules という 3 つのパッケージを独自に開発を行っている。これらの RCD との関係は、
図 4.35 にある。
ROOT Controller

Database(XML)TGCJSegment
TGCRCDFEConfiguration

TGCModules
VME Api(VMEHB, CCISSW…)
TGCRCDFEModules
Modules(Boards & Chips)

図 4.35: TGCJSegment• TGCRCDFEConfiguration
Local Controller process に呼び出される関数のライブラリ。xml で記述されたデータベー
53

スから受け取った情報を適切な形式に整えた後、RCD process （TGCRCDFEModules）に渡す。

• TGCRCDFEModules
RCD process からここに記述されている各 state の動作が呼び出される。各 state での動作の内容、順序がここに記述されている。必要なデータベースにある情報を受け取り、TGCModules の中の関数に渡して動作する。動作の内容は、TGCRCDFEModules クラスが持つ各モジュールへのアクセスである。またデータベースからの情報を IS（Information
Service）サーバへ送る。
• TGCModules
モジュール毎に Read、Write の動作が記述されている。種類の違うモジュールでも同じ
IC（Chip）を使用している場合があり、それらのメンテナンス性を高める為、大きく分けて以下の、３種類の Class によって作成されている。

– Module
UniversalPS モジュールや SSW モジュール等、実際のモジュールに当たる部分、搭載されている Chip とボード上からの Chip のアドレス、モジュールへのアクセス APIを保持している。
– Chip
各 Module に搭載されている Chip が記述されている。Read や Write の関数は、ここに記述されている。

– アクセス API
実際のモジュールの置かれている位置により VME アクセスの方法が異なるが表 4.1のようにそれぞれの API が定義されており、各 Chip はそれらに縛られること無く記述する事が出来る。

表 4.1: モジュールへのアクセス

Accessvmehb
ccihscccissw

動作

VME でアクセスする
CCI 経由で VME アクセスする
CCI 経由の SSW から JTAG でアクセスする54

module
ROD、SL、TTC
HPT、SSW
PS ボード第5章

エレクトロニクスの量産とコミッショニングの準備

本章と次章にて、TGC フロントエンドシステムの量産と実装、及び宇宙線ミューオンを用いた TGC システムのコミッショニングについて述べる。本章では実装までの準備である、各モジュールの量産やテストモジュールの開発の概要について述べ、次章にてモジュールの実装とコミッショニングについて述べる。

TGC フロントエンドシステムを実装するに当たって、すでに多くのエレクトロニクスが量産されている。それらのエレクトロニクスは当然検査をされてから実装される。その検査システ
ムを構築した。
また、次章で述べるコミッショニングにおいてリードアウトとトリガーの役割を担う、汎用
モジュールである PT5（ProtoType module version.5）と CTM（Commissioning Trigger Module）
について述べる。PT5 は今回新しく設計したモジュールで、読み出し系のテストに用いられる。
CTM は以前に作成されたモジュールであるが、そのモジュールの HDL を書き換え、SLB ASIC
からのトリガーマトリックスを受け取り、トリガーを出すように設計した。

5.1 各エレクトロニクスの量産と検査
TGC システムは読み出しチャンネルが非常に多い（∼ 3.2 × 105 チャンネル）ため、それらを処理するエレクトロニクスも膨大な数を量産しなければならない（表 5.1）。更に TGC は 3 層からなるが、その読み出し構造が M1、M2、M3 に分かれているため、それぞれ Triplet、Doublet 用の PS ボードを用意している。この Triplet、Doublet に分けた PS ボードは SLB ASIC、PP ASICなどの IC は同じものを使用し、そのボード上での配線を変えてあるのみである。その PS ボー
ドの種類を表 5.2 にまとめる。これだけの種類の PS ボードがあるのは、各種類のチェンバーか
らの読み出しの数のばらつきを PS ボードで吸収し、データフォーマットを整えることで、その後の読み出し（SSW や ROD）の処理を画一にできるからである。また、Doublet の方が種類が多いのは、TGC を 2 層分（M2 と M3）処理するからである。
表 5.1: 必要なボード枚数と量産状況

ボード
必要枚数
量産

ASD
∼20000Done

PSB（DCS）∼1600
In Progress

SSW
200
In progress

55

HPT
200
Not yetSL48
Not yet

HSC
48
Done

CCI
48
Done

ROD
48
Not yet表 5.2: PS ボードの種類

TripletEndcap Wire
Endcap Strip
Forward Wire
Forward Strip

Doublet

EWT0,1,2
EWD0,1,2,3,4
EST
ESD0,1
FT0,1（Strip 混合） FWD0,1
FSD

また、表 5.1 からわかるように、すでに ASD の量産は終わっている。現在、セクターのアセンブリが進んでいることを考えると、もっとも重要になるモジュールは PS ボードである。なぜなら、節 4.2 で見たように、PS ボードは PS Pack としてセクターの側面に取り付けられるからである。PS ボードの量産、検査をするにあたって、PS ボードとリンクする DCS が必要になる。DCS は PS ボードを通じて ASD への閾値電圧の提供、PS ボードなどの電源のモニターといった役割を持っており、PS ボードと一緒に PS Pack に梱包されるのである。
PS ボードは PP ASIC、SLB ASIC、JRC など IC が多く載っており、複雑な動作をしているのでしっかりとした検査システムを作ることが重要である。また非常に数が多いので、今回の量
産検査は林栄精機つくば営業所において行われた。そのため、PC を知らない方でも 1 クリック
でボードが検査できるような GUI などが要求された。
その PS ボード検査システムを構築した。以下、検査システムについて簡単に説明する。

5.1.1

PSB-DCS 検査システム

図 5.1 に検査システムの概要を、図 5.2 に実際に組んだセットアップを載せる。bit3 ∗ から SSW、
TTC および PT4（ProtoType module version.4）† をコントロールしている。SPP は TTC から制御され、PS ボードは SSW から制御される。また、DCS は PC から CAN バスにより直接制御される。
図 5.1 にあるように、チェックの内容は主に 5 つである。まず、PS ボードに載っている SLBASIC や PP ASIC への JTAG が通るかどうかを SSW を用いて検査する。このとき、JTAG が通らなければ、電源ラインが PS ボード上でショートしていたり、SSW-PSB 間のコネクションがしっかりできていないことが多い。当然 JRC の不具合もあるが、JRC の IC は単純な構造をしており、検査がなされているためその不具合は稀である。
次に SLB ASIC から SLB TP（SLB ASIC からのテストパルス。後述。）を行い、SLB ASIC の不良などを発見する。もし、SLB ASIC が不良であった場合、bit 欠けや信号が 1clk 遅く来たりする。ほかにも、SSW がエラーステートを出したりする。テストパルスのデータは、SSW から PT4 に送られる。PT4 には FIFO が実装してあり、その FIFO にデータをダンプして、データを PC から読み出している。その読み出したデータが、テストパルスのパターンと一致するかをチェックしている。
同様に ASD TP（ASD からのテストパルス。後述。）を行い、PP ASIC のチェックをする。こ∗ bit3 とは、PC と VME クレートをつなぐバスアダプタである。PC やクレートとをメモリイメージで直結し、接続されたクレートのメモリをあたかも自分のメモリのように扱うことができる。
† PT4 は後述する PT5 の前身のモジュール。PT5 と同様に、CPLD と FPGA を持つ汎用性の高いモジュールである。

56

のとき PP ASIC からの信号は overlap 領域での OR をとっているため、それぞれの PP ASIC からの信号がしっかりと OR をとられているかも確認しなければならない。そのため、PP ASIC1
つ 1 つにテストパルスを実行し（最大 12 個の PP ASIC が検査対象になる）、OR が取られているかを確認している。PP ASIC に不良があった場合、SLB ASIC と同様に、bit 欠けや信号が遅れることが起きる。また、EWD0 と EWD1 のように隣り合った PS ボードの場合は、PS ボード
から PS ボードへと信号をやり取りするコネクタの半田不良などを検査する必要がある。
次に ASD TP を利用して、トリガーのチェックをする。ASD TP のパターンをトリガーが出るように設定し、SLB ASIC のトリガールートに不良がないかを確認する。このとき、CTM（Commissionig Trigger Module）を用いている。CTM の FIFO にデータをいれ、正しいトリガー
パターンになっているかをシミュレーション‡ の値と比較する。CTM については、節 5.4 において説明する。
最後に DCS のチェックを行う。ここでは、電源電圧がちゃんとモニターできるか、閾値電圧がしっかりかけられるかなどがチェックされている。これで検査に通ると、PS Pack として組み立てられることになる。
JRC䈱䉼䉢䉾䉪
㔚Ḯ䈭䈬䈱䉲䊢䊷䊃䈭䈬

SLBTP䉕䉼䉢䉾䉪SLB ASIC䈱ਇ⦟䈭䈬

ASDTP䉕䉼䉢䉾䉪
PP ASIC䈱ਇ⦟ඨ↰ਇ⦟䈭䈬

IC੤឵䈭䈬䈱ୃℂ

䊃䊥䉧䊷䈱䉼䉢䉾䉪SLB ASIC䈱ਇ⦟䈭䈬

DCS䈱䊁䉴䊃

OK㔚࿶㑣୯䈭䈬䈱䉼䉢䉾䉪FAIL

PS Pack ⚵䉂┙䈩䈻

図 5.1: PSB-DCS 検査の流れ
PS ボードに載っている IC をテストすると共に、ボード上のパターンや、抵抗の半田不良などのチェックが求められる。検査に合格すると、PS Pack として組み立てられる。

‡ TGC のフロントエンドエレクトロニクスのシミュレーションを行うための t1me という枠組みがあり、それを利用する。t1me は SLB ASIC のパターンだけでなく、SL や HPT のシミュレーションクラスも用意してある。

57

Control PC

Control PC

TTCVi
TTCVx
SPP
PT4

ASD

DCS Board

CTM

PS Board

SSW

bit3

CAT6 LVDS
G-LinkTTC signal
LVDS
SPP signal
CAN busbit3

VME Crate

図 5.2: PSB-DCS 検査をするセットアップ
VME クレートに TTC や SSW などのモジュールを集め、それらのモジュールを bit3 を通じて PC から操作する。ただし、DCS は PC から CAN バスによって直接制御されている。

ここまでの作業内容をすべてユーザーにわかりやすく行っていただくため、今回は ROOT を用いて GUI を作成した（図 5.3）。初期化はすべてのボードに共通に行われ、TTC のセッティ
ングや PT4 のコンフィグが行われる。そして次にボードの種類ごとのアイコンをクリックすることによって、検査が行えるようになっている。このとき、検査が正常に終了すると GUI 上に「OK」と表示され、不良品の場合はその不良の原因によって、様々なエラーメッセージが出せるようになっている。また、クリアーは GUI 上のエラーメッセージの消去などを行うアイコンである。
同様に DCS のチェックソフトの GUI を図 5.4 に、林栄精機つくば営業所における検査作業の様子を図 5.5 に載せる。

58

図 5.3: PSB のチェックソフトの GUI

図 5.4: DCS のチェックソフトのGUI

図 5.5: 林栄での PSB-DCS 検査の様子

テストパルスの概要
この林栄での検査に用いている SLB TP と ASD TP について簡単に説明する。SLB TP と ASD
TP はこの後 6.3 節にある、1/12 セクター検査にも用いられるテストパルスでもある。これらのテストパルスには次の 2 つの役割がある。

• エレクトロニクスの動作確認• タイミング調整
エレクトロニクスの動作確認は、SLB ASIC や PP ASIC の動作のみでなく、SSW や ROD といった読み出し系のモジュールすべてに共通する。また、テストパルスを用いたトリガーパターン§ を作ることも可能であり、トリガーパスの動作確認も可能である。
タイミング調整というのは、SLB ASIC がトリガーマトリックスを出してから L1A を受ける
までのレイテンシーの調整や、ASD と PS ボード間のケーブルによる Delay を調整することである。
§ テストパルスのヒットパターンは、SLB のマスクパターンなどによって自由に変えることが可能である。そのヒットパターンによって、3 out-of 4 コインシデンスなどが取れるようならば、SLB ASIC はトリガーマトリックス
を出す。

59

これらのテストパルスは、TTC からの Test Pulse Trigger と L1A の 2 つの信号を使って行うことができる。どちらのテストパルスを用いるかは、SLB ASIC の Test Pulse VETO というレジスタ設定によって決まる（図 5.6）。
TTC䈎䉌䈱L1A
SLB ASIC䈎䉌䈱Test Pulse

NOT VETO

TTC䈎䉌䈱
Test Pulse Trigger

SLB ASIC䈎䉌䈱ReadOut

SLB ASIC䈪䈱
Test Pulse䈱VETO

VETO

ASD䈎䉌䈱
Test Pulse

図 5.6: テストパルスの種類の決まり方

テストパルスを行う際の、Test Pulse Trigger と L1A との関係を図 5.7 に示す。まず TTC から
Test Pulse Trigger が出されると、SLB TP の場合はテストパルスがそのままパイプラインメモリに入る。その後 L1A が入ると、パイプラインメモリからデランダマイザへとテストパルスが送られ、データとして読み出せる。ASD TP の場合は、Test Pulse Trigger を受け取った PP ASIC
が、ASD へと「テストパルスを出せ」という命令を出す。その命令を受け取った ASD が、PSボードへとテストパルスを出し、PP ASIC から SLB ASIC へと送られ、パイプラインメモリに保存される。そして L1A を受け取ると、SLB TP と同様にデータとしてテストパルスが読み出される。
このとき、トリガーマトリックスを出すようなヒットパターンにすると、そのトリガーマト
リックスからのトリガーを L1A として用いることも可能である。

SLB TPASD TPSLB assert
TP
PP issuescommand to
ASD thatassert TP

Pipe line
memoryASD send TP
to PP

PP send TP to
SLB

Test Pulse
Trigger

L1A
time

図 5.7: テストパルスにおける TP Trigger と L1A の関係

60

Derandomizer

5.1.2 検査による成果
現在、CERN にてエレクトロニクスの実装検査などが行われているが、その結果によると PS
ボードを約 300 枚検査したうち、エラーとなったのは 2 枚のボードのみであった。このうち 1
枚は抵抗の半田不良で、林栄ではたまたま接触していた半田が移動などによって外れてしまったものと考えられる。もう 1 枚は SLB ASIC の不良で詳しい原因はわからないが、検査をすり抜けてきてしまったものだと考えられる。しかし、ここからわかるようにエラーレートは非常に低く（< 1%）、CERN でも実装検査を行うことから、このようなエラーボードが実験本番にまぎれることはないと考えられる。また、林栄での検査の歩留まりが 90% を下回るようなレートであることを考えると、林栄での検査が大きな成果を出していることがわかる。

5.1.3

SSW、HPT、SL の量産

現在 SSW の量産が三井造船にて行われている。SSW には Antifuse FPGA が搭載されており、IC の焼きこみは終了した。今後、検査が進んでいくと思われる。HPT、SL はデバッグがほぼ完了し、最後の検査が行われている。この検査が終わり次第、量産に入る予定である。

5.2 PT5 の開発
TGC システムのコミッショニングのため、リードアウトを処理するモジュールとして PT5 を開発した。PT5 とは、FPGA を搭載した VME 汎用モジュールで、ATLAS 実験において、TGC
エレクトロニクスのテストベンチを構成するために開発されたモジュールである。PT5 は FPGAを用いた汎用モジュールなので、FPGA をコンフィグすることによって、様々な機能を持たせることが可能である。ここでは ROD の役割となる、SSW からのデータを受け取り、S-Link で
ROS に送るという役割を中心に開発を行った。まず PT5 の概要と、ボードをそれぞれ図 5.8 と図 5.9 に載せる。

61

VME A32D32

図 5.8: PT5 の概要

5.2.1

図 5.9: PT5

PT5 の仕様

PT5 は次のような特徴を備えたモジュールである。
• 40.8MHz のクロックで十分動作する能力を持つ。クロックは、ボード上の 40.08MHz の水晶振動子と外部 NIM クロックとの選択が可能になっている。その切り替えはジャンパー
によって行う。
• VME6U の A32D32 モードのスレーブモジュールである。
• FPGA を 2 個搭載し、任意のデザインを持たすことが可能。
• 2 個の CMC（Common Mzzanine Card）¶ Slot を持つ。
• 2 個の DPM を搭載し、大容量のデータ（最大 16bit × 16addr）をメモリに入れることが可能。
また、図 5.10 に、PT5 のデータ線の概要図を載せる。VME からの命令は、一旦 CPLD（Complex
Programmable Logic Device）にすべて入る。そして CPLD の中でモジュールアドレスや、チッ
プセレクトを行い、そこからの命令がそれぞれのレジスタ、FPGA などに行くようになっている。また、CMC からのデータはすべて FPGA に入るようになっていて、そこでデータが処理される。そしてそれらのデータは、VME から FPGA の中のデータを読んだり、もう一方の FPGAにデータを送るような処理をする。
以下で、このモジュールにおける IC の具体的な機能について述べる。
¶ ここで CMC 規格とは、VME や PC などで一般的に使われている規格である。[15] CERN が製作している S-Link

メザニンカードのコネクタも、CMC の規格に沿ったものである。

62

BUF_A[31:18] COMPARATOR MATCH

SELECT
WSTR

X2

RSTR

BUF_A[7:1]

VME

D_DATA[7:0]

CPLD
IA[5:2]CHIP
SELECTMC_DATA[42:0]

FPGA
X2

MC

BUSYR,CER,
RWR,OERDPM_A[15:0]

D_DATA [31:0]
BUF_A[17:2]

DPM
X2

MC_
DATA[42:0]

DPM_DATA[15:0]MC

BUSYL,CEL,RWL,OEL
D_DATA [31:0]

FPGA_
TEST

BP_DATA[17:0]

TEST
PIN

CHAIN_DATA[15:0]

図 5.10: PT5 の data 線の概要図
VME からの命令は CPLD がすべて処理をする。その命令を CPLD がデコードして、FPGA などへ命令を出す。また、FPGA とメザニンカードは 1 対 1 に対応している。

CPLD
VME からの命令を処理する IC として、CPLD を用いている。これは Xilinx 社製の CPLD である、XC2C256-PQ208PIN を使用している。この CPLD の役割は主に 2 つある。1 つは先に述べたように VME からの信号をコントロールする。もうひとつは、クロックラインのコントロールである。外部クロックを用いる場合や、FPGA へのクロックの供給などを行っている。

FPGA
Xilinx 社製の FPGA である、Spartan3-XC3S400-FG320PIN を 2 個使用している。この IC の仕様を表 5.3 に載せる 。この仕様の範囲内で、自由にロジックを組むことができるのが FPGAの最大の特徴である。PT5 では 1 つの CMC Slot に 1 つの FPGA を対応させるように設計しており、メザニンカードが関わるデータ処理が主な仕事である。この FPGA をコンフィギュレー
ションすることによって、PT5 は様々な機能を持つことができ、汎用性を高めている。たとえば、現在は次のような機能を持たすことが可能である。
1. 2 つの G-Link からのデータを受信し、処理する。
2. S-Link を用いた PC への送信。
3. G-Link でのデータ送信。
4. LVDS 信号の送受信。
ここで 1 と 2 は主に ROD の役割を考えて作られた機能である。この部分に関しては後述する。また、FPGA 同士は 16bit の信号線でつながっている。この部分はテストピンにもつながっている。
 表中の CLB は Configurable Logic Block の略。

63

表 5.3: PT5 に搭載している FPGA の仕様
システムゲート数

ロジックセル

総 CLB

分散 RAM

ブロック RAM

ユーザー IO

400K

8064

896

56K

288K

221

メザニンカード

FPGA と 1 対 1 になるようにメザニンカード Slot が 2 つ搭載されている。現在開発されている
メザニンカードは次の通りで、今回は PT5 用に G-Link を 2 個搭載したものを開発した（S-Linkのメザニンカードは CERN から提供されるので、開発する必要はない）。また、以前開発した
PT4 用のメザニンカードとの互換性を持たせてある。
• LVDS シリアライザ/デシリアライザ
このメザニンカードは CAT6 ケーブルのコネクタを持ち、PS ボードからのテストパター
ンデータの生成や PS ボードからのデータを受け取ることも可能である。IC は National
Semiconductor 社の DS92LV1023/1224 のチップセットを用いている。
• LVDS デジタル input/output
ASD などの信号を意識して作られたメザニンカードである。DS90LV047A/DS90LV048Aのチップセットを用いている。
• G-Link シリアライザ/デシリアライザ
SSW からのアウトプットを受け取ったり、SL や ROD へのテストパターンデータを作ることが可能である。IC は Agilent Technology 社の HDMP1032/1034 チップセットを用いている。これは SSW などに載っている IC と同じである。
• G-Link×2 デシリアライザ
SSW2 枚からのデータを受けることができるように、HDMP1034 のチップを 2 つ搭載したメザニンカードである。マルチプレクサとしての能力を FPGA に実装して読み出すほか、1 つずつを使用することも可能。

5.2.2 メザニンカードの開発
1/12 セクターをカバーするために、G-Link の受信用コネクタを 2 個載せたメザニンカードを開発した。セクターと SSW の口の対応表 5.4∗∗ を見ればわかるように、1/12 セクターの半分をカバーするために、M1 では SSW が 1 枚、M3 では 2 枚必要になるため、これをカバーしてデータが読めるようにするために開発した。図 5.11 が完成したメザニンカードである。

∗∗ φ に関する定義は、節 6.3.2 で説明する。

64

表 5.4: PSB と SSW の対応表

SSW Mouth No.

M1

0
1
2
3
4
5
6
7
8
9

EWT1（ODDφ ）EWT1（EVENφ ）EWT2（ODDφ ）EWT2（EVENφ ）EST（ODDφ ）EST（EVENφ ）FT0
EWT0（ODDφ ）EWT0（EVENφ ）FT1

M3
ODDφ EVENφ
EWD0
EWD1
EWD2
EWD3
EWD4
ESD0

ESD1

EWD0
EWD1
EWD2
EWD3
EWD4
ESD0
FWD0
FWD1
ESD1
FSD

図 5.11: G-Link が 2 個載ったメザニンカード

5.3 S-Link でデータを送る HDL の開発
ROD がまだ開発段階であるため、TGC システムからのリードアウトの試験にはこれまで Test
ROD を用いていた。しかし、Test ROD は大量のデータを与えると動作が非常に不安定になる（∼1kHz までが動作範囲）ため、ROS へ送るシステムを開発するシステムが必要になった。そこで、CMC の規格に沿った PT5 を用いて S-Link でデータを送ることが考えられた。その開発内容について述べる。

5.3.1

SSW からのデータレートの見積もり

2 枚の SSW からデータを受け取ることを考えたとき、最もデータ量が多くなると考えられるのは M1 からのデータである。これは、SSW がカバーする面積が大きいこともひとつだが、SSW のデータフォーマット（付録 B.3 を参照）を考えたときに、Triplet の方がデータ量が多く65なるからである。
まず、トリガーレートを考える。宇宙線ミューオンからのデータを考えたとき、M1 では 1 枚の SSW で 1/12 セクターの半分をカバーすることから、次のように計算できる。
1
10 × 10 × π × 12
× 12 ∼ 13m2

この面積ですべての宇宙線ミューオンをトリガーしたとすると、∼2000Hz 程度になると考えられる。つまり 2 枚の SSW では、約 4000Hz になる。また、このときのデータは 1 つの SSW
で 1 トラック程度であると考えられる。1 トラックを得た時の SSW からのデータ量は、約 16bit
× 40word × 2SSW であると見積もれるので、最低でもそのレートはカバーできるようにする。
また、テストパルスのようにトリガーレートはある程度選べるが、ヒット数が多い場合を考える。このとき、SSW のすべての口を使っているような場合を考えた場合、最低でも約 16bit
× 250word × 2SSW になると見積もれるので、トリガーレートは低くてもデータサイズが大きいイベントにも対応できるようにする必要がある。

5.3.2 スキーム
SSW2 枚からデータを受け取り、そのデータフォーマットを変換して ROS に送る。図 5.12 はその概要である。その手順は、次のようになっている。
1. SSW からのデータを G-Link で受け取る
2. マルチプレクサを通して、SSW のデータをまとめる
3. ヘッダとトレイラの添付
4. イベントカウンターの添付
5. 16bit→32bit 変換
6. ROS でデータを送る
SSW

PT5
Multiplexer
Header & Trailer

CPLD

G-Link Card

FPGA0

S-Link Card

FPGA1

Event counter
Bit transfer
G-LinkROS

図 5.12: SSW から ROS に送るシステムの概要
SSW2 枚からのデータを処理する。SSW それぞれのデータに対して ROD のデータフォーマットに変換し、それをS-Link で送信する。

66

今後、SSW から G-Link を受ける FPGA を Rx、ROS へ送る S-Link の機能を載せる FPGA を
Tx と呼ぶ。以下、それぞれの手順について説明する。

マルチプレクサ

Rx の FPGA で G-Link2 個の口からデータを受け取るため、マルチプレクサを実装している。
これは、次のような手順で行われる。
1. それぞれの G-Link からのデータを、いったん別々の FIFO に入れる。この FIFO には 11段（1011 = 2048）の深さを持たせてある。そして、読み出しの命令がくるまでデータを保持しておく。
2. 次に片方の FIFO から読み出す。このとき、SSW のヘッダとトレイラを確認してから、FIFO からの読み出しを終える。
3. もう片方の FIFO は先の FIFO から SSW のトレイラが確認できたら読み出しをはじめる。
4. 読み出されたデータは、1 つの FIFO に一旦収められる。この FIFO は 10 段の深さを持っていて、次の ROD のヘッダとトレイラをつけるまで、データを保持している。

ヘッダとトレイラ

Rx の FPGA にて、ROD のフォーマットに即したヘッダとトレイラをつけている。このヘッダとトレイラをつけた後、Tx の FPGA にデータが送られる。

イベントカウンター

Tx の FPGA にて、SSW のイベントを数えて表示する、イベントカウンターをトレイラに入れている。これによって、ソフトウェアからの読み出しを容易にしている。

16bit→32bit 変換
G-Link のデータフォーマットは 16bit だが、S-Link は 32bit でデータを送るフォーマットになっているため、最後にこの変換をして、S-Link でデータを送る。図 5.13 にそのデータ変換の図を載せる。

67

SSW HEAD
SSW DATA1SSW DATA2
䊶
䊶
䊶
䊶
䊶
䊶
SSW DATAn-1
SSW DATAn
SSW TRAIL

Data ᄌ឵

ROD HEAD & STATUS1䊶䊶
ROD HEAD & STATUS12
SSW DATA2SSW DATA1SSW DATA3SSW DATA4䊶䊶䊶䊶SSW DATAn-1
SSW DATAn
ROD TRAIL1
DATA COUNT(TRAIL2)
ROD TRAIL3

DATA COUNT

図 5.13: ROD のフォーマット

5.3.3

S-Link でデータを送る HDL の検証

図 5.14 に SSW のヘッダとトレイラを受け取ったデータが、ROD のヘッダとトレイラに変換されている様子の論理合成シミュレーション図を載せる。HDL の開発は Xilinx の ISE ソフ
トウェアを用いており、シミュレーションも ISE ソフトウェアによって行った。SSW のデータ
フォーマットが ROD のフォーマットに正しく変換されているのがわかる。さらに、マッピン
グや内部配線を終えた時点での最大動作周波数は、Rx に対しては約 100MHz、Tx に対しては
約 135MHz で動作すると、シミュレーションされている。これは 40.08MHz に対して十分大きな値なので、クロックが動作のリミットを決めることはならなさそうである。
また実装試験を行うため、G-Link を用いたダミーの検査を行った。セットアップを図 5.15に載せる。これはつまり、16bit→32bit 変換以外のモジュールに関する試験である。このセットアップにおいて、約 40kHz のトリガーレートで、SSW からのデータが約 16bit × 100word ×
2SSW であると仮定してテストを行った。このテストでは 106 イベントに対して、エラーは 0であり、今後 S-Link を用いた試験を行っていく予定である。

68

sum_out
format_data

図 5.14: フォーマット変換の論理合成シミュレーション
sum out が SSW からのデータで、ここではインプットに当たる。format data が変換された後のデータである。デー
タに SSW のヘッダを与えたとき（sum out の赤丸がしてある部分）、数クロック後に ROD のヘッダに変換され、SSW のデータ部分がそのまま出てきている（緑の線が引いてある部分）。

PT5

G-Link Tx

SSW dummy
data

PT5

Multiplexer
Header & Trailer

G-Link Rx

G-Link Tx

G-Link Tx

PT5
Event counter
Read Data
G-Link Rx

図 5.15: G-Link を用いた実装試験のセットアップ

69

5.4

CTM における HDL 開発

TGC はミューオンを捕らえることを目的としているので、宇宙線ミューオンを用いて検査をすることが可能である。しかし、宇宙線ミューオンを用いて TGC システムを検査することを考えたときに、HPT に関して次の 2 つの問題が生じる。
• HPT は M1、M2、M3 すべての情報を使ってトリガーを出している。しかし、セクターの検査現場である CERN の Blding180（後述）ではそのような配置にすることは不可能である。
• HPT は、IP（Interaction Point）からのトラックにしか感度を持っていない。
よって HPT モジュールではトリガーを出すことが困難になる。そこで、より簡単なトリガーを出すモジュールとして開発されたのが CTM である。

5.4.1

CTM

このモジュールはトリガーを出すという目的から、HPT と同じような基盤設計になっている。
ボード上に載っている主な IC は CPLD と FPGA なため、耐放射線性はないが、より柔軟なロジックを組むことが可能である。図 5.16 にその写真を載せる。

TxFPGACPLDRxFPGA

図 5.16: CTM

以下 IC に注目して、その機能を述べる。

CPLD
VME プロトコルとして CPLD を搭載している。CPLD は PT5 と同じ、XC2C256-PQ208PIN
を用いており、この IC で VME からの命令を処理する。

70

RxFPGA
PS ボードからのトリガーマトリックスを処理する FPGA で、CTM には 10 個搭載されている。
この FPGA には Xilinx 社製の XC2S50E-TQ144PIN を用いている。その IC の仕様を、表 5.5 に載せる。CTM には CAT6 のコネクタ（LVDS シリアル信号を受け取るコネクタ）が 10 個ある
ため、それぞれのコネクタを 1 個の FPGA で処理するように設計されている。この数の FPGA
で、M2 および M3 であれば 1/12 セクターの 1/4 をカバーすることが可能である。
表 5.5: RxFGPGA の仕様
システムゲート数

ロジックセル

総 CLB

分散 RAM

ブロック RAM

ユーザー IO

50K

1728

384

24K

32K

102

TxFPGA
RxFPGA からの信号を受け取り、実際にトリガーを出す FPGA である。CTM には 1 個搭載
されており、この 1 個で 10 個の RxFPGA を処理する。TxFPGA には Xilinx 社製の XC2S50EPQ208PIN を用いている。この IC は RxFPGA に使われている IC とユーザー IO 数が異なるのみで、ユーザー IO は 146PIN である。TxFPGA からトリガーされた信号は、NIM シグナルとしてアサートされる。NIM コネクタは 4 つ搭載されており、最大で 4 本のトリガーシグナルを出すことが可能になっている。

5.4.2 トリガーを出す HDL 開発
SLB ASIC から出されるトリガーマトリックスから、トリガーを出す HDL を開発した。その概要図を図 5.17 に載せる。その過程で重要になるのは、PS ボードからの LVDS シリアル信号
クロックと、ボードのクロックのスキューを合わせる事と、任意のトリガーマトリックスからトリガーを出すことである。以下、RxFPGA と TxFPGA に分けてその HDL の概要について述べる。

71

図 5.17: トリガーを出す HDL のブロック図

RxFPGA の役割
RxFPGA では 3 つのことを行っている。
• クロックスキューを合わせる• すべてのトリガーマトリックスを捕らえる• ケーブル対のマスク
まず、クロックスキューは、Independent CLK FIFO によってあわせている。この FIFO は書
き込みと読み込みのクロックが異なってもよい FIFO で、書き込みを LVDS 信号のクロック、読み込みをボード上のクロックにすることによって、スキューを合わせる事が可能になる。
また、その FIFO に書き込むときに Idle 状態以外なら書き込めというロジックを入れている。
これによって、すべてのトリガーマトリックスを捕らえることが可能になる。
最後にケーブル対のマスクである。ここでケーブル対とは、CAT6 の信号線の対のことである。CAT6 は 8 本の信号線によって成り立っており、2 本ずつ 4 つのペアとして差動シリアルにしているのである（図 5.18）。それぞれ 1,2 対、3,6 対、4,5 対、7,8 対となっているのが一般的で、PS ボードもそのような仕様になっている。このケーブル対は、PS ボードによっては 4 対すべてを使っていないボードもあり、そのマスクをする必要がある。今回はレジスタによって制御可能になっている。

72

1,2 pair
3,6 pair
4,5 pair
7,8 pair
図 5.18: LVDS の信号線のペア

TxFPGA の役割
TxFPGA では各 RxFPGA 単位でのマスク、および RxFPGA からの信号をまとめるロジックを入れてある。RxFPGA 単位でのマスクにはそのようなレジスタを実装してある。そしてそのマスクがあいている RxFPGA 信号の OR をとり、最終的にトリガーをアサートしている。

5.4.3 トリガーを出す HDL の検証

xin

rcvclk dump_out

図 5.19 にクロックスキューをあわせるモジュールの論理合成シミュレーションの図を載せる。
Independent CLK FIFO に書き込むクロックを読み込むクロックとずらしているが、しっかり読
み出しが行えていることがわかる。また、実際に PS ボードからのトリガーマトリックスを受け取り、トリガーを出すことをオシロスコープにて確認した。

図 5.19: クロックスキューをあわせるモジュールの論理合成シミュレーション
わざとクロックのスキューをずらして FIFO に入れているときの論理合成シミュレーション。書き込みクロックがrcvclk である。このクロックに合わせてデータ（xin）を入れ、読み出しクロック（dbclk）で読み出せるかをシミュ
レーションした。アウトプットである dump out が、入力したデータと同じように 2 つパルスを出していることが
わかる。

73

5.5

Manual ソフトウェア

これらのモジュールコントロールのために、Online ソフトウェアの枠組み（節 4.4 を参考）を用いて、Manual ソフトウェアという、SBC を用いたコマンドラインから使えるソフトウェア
を開発している。Manual ソフトウェアは TGCModules と TGCRCDFEModules をベースにしたもので、基本的に Online ソフトウェアからのアクセス方法と変わらないように作られている。
PT5 や CTM をセクター検査（節 6.3）やコミッショニング（節 6.5）で使用することを考えると、bit3 からだけでなく SBC からのアクセスが必要になる。これは、Online ソフトウェアがSBC からのアクセスによって作られているからである。
現在、開発してある Manual ソフトウェアは次の通り。PT5 や CTM だけでなく、様々なモジュールのソフトウェアが開発されている。

• ManualSSW• ManualPS• ManualTtc• ManualPT5• ManualTRG（CTM 用）
ただし ManualPT5 と ManualTRG はまだ最終版ではなく、レジスタなどの設定が十分ではない。また、今後 SL 用や HPT 用の Manual ソフトウェアの開発を行っていく予定である。

74

第6章

TGC システムのコミッショニング

本章では、宇宙線ミューオンを用いた TGC システムのコミッショニングについて議論する。
現在 ATLAS の実験開始に向けて、TGC も次々とインストールが進んでいる。当然ながら、TGC システムが正しく動くことを確認してからインストールを行う必要がある。
その動作を確認するため、2 つのステップを踏んでいる。第一段階として、主にエレクトロニクスの検査に目的を置いた、セクター検査と呼ばれる検査である。この検査はセクターに取り付けられている PS ボードの確認を主な目的としているが、その際の PS ボードへのケーブリ
ングなどの確認もしている。そして、エレクトロニクスの動作やケーブリングが正しいと確認されたことを確認した後、第二段階として宇宙線ミューオンを用いたコミッショニングを行う。
このコミッショニングによって、予想通りの動作が確認されれば、TGC システムはインストー
ルされ、PIT での ATLAS ミューオンスペクトロメータのコミッショニングや、ビームを用いた
ATLAS 検出器全体のコミッショニングへとつながる。
今回の研究として、そのセクター検査システムの構築と、宇宙線ミューオンを用いた TGC シ
ステムのコミッショニングを行った。その方法と結果、そして考察について述べる。

6.1 ATLAS 検出器のインストールスケジュールと TGC システム
ここでは、ATLAS 検出器のインストールスケジュールと、インストールする際に TGC シス
テムがなさなければならない ToDo リストを挙げる。

6.1.1 インストールスケジュール
図 6.1 は 2006 年 9 月からの、ATLAS 検出器のインストールスケジュールである。ビームが出るのは 2007 年 11 月の 2 週目になっているが、2007 年 11 月には LHC が閉じるので、そこまでにはインストールを終えて、すべての検出器の準備を整えておく必要がある。しかし、現時点（2007 年 1 月）でインストールされていなければならない、C-Side ∗ の M2 などはインストールされておらず、スケジュールは遅れが指摘されている。原因は加速器のインストールの遅れなど様々であるが、ビームが出るまでにはすべての検出器のインストールを完了し、実験が行われるように努力がなされている。

∗ ATLAS では、円筒形の円の部分をそれぞれ A-Side と C-Side と呼ぶ。

75

PQY
Sep '06

Oct '06

Nov '06

Dec '06

Jan '07

Mar '07

Feb '07

May '07 Jun '07

Apr '07

Jul '07

Aug '07

Sep '07

Oct '07

Nov '07

Dec '0736 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52

Full Magnet test

BT test

ID A

VA

VT

GlobalCommissioning

Side A

IDA connection and testing

Pixel connection andtesting

IDC connection andtesting

Limited access

Access from sector 13

Big Wheel
(M3)

JT

VT

VA

Muon Endcap ToroidC
Barrel C

Small
Wheel CBeam tuning @450 GeV +collisions

Barrel

VJ
JF

Truck

ID C
ID C

opening

Cold tests
opening

LAr C cool down

Pixel

services installation

JF

BarrelGlobal Commissioning

ID barrel connection and testing

UX15 & LHC closing

Cold tests
Access restrictions once toroid in place

Side CEO, side A

VJ

ECT on half truck
JT

LAr A cool down

Big Wheel
BIG WHEEL
Big Wheel (MDT)
(M1)
(M2)

JF

services

Endcap Toroid A

opening

J
N

BW-A
(M3)

Small
Wheel Aglobal tests, pump down & bake out

Barrel Muon A

BW-A
(M2)

JF

BW-A (MDT)

BW-A (tooling+M1)

Side A

ECT- C
cooldown &test
Big Wheels in park position

EO, side C

Side C36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52

Sep '06

Oct '06

Nov '06

Dec '06

Jan '07

Feb '07

M a r '0 7

Apr '07

May '07 Jun '07

Jul '07

Aug '07

Sep '07

Oct '07

Nov '07

Dec '07

図 6.1: ATLAS 検出器のインストールスケジュール
2006 年 9 月からの ATLAS 検出器のインストールのスケジュール。2007 年の 11 月にはビームが出始める予定。[14]6.1.2

TGC システムにおける ToDo リスト

我々は上記にある実験開始のスケジュールに合わせて、TGC システムを構築しなければならない。その TGC の構築手順について簡単に述べる。その手順は簡単には次のようになっている。

1. TGC セクターの建設。
2. TGC セクターにおける、HV やガス、エレクトロニクスなどの個別検査。
3. 地上における、TGC セクターの宇宙線ミューオンを用いたコミッショニング。
4. ATLAS PIT における、TGC システム全体の宇宙線ミューオンを用いたコミッショニングやビームによるキャリブレーション。およびミューオンスペクトロメータ全体のキャリ
ブレーションなど。
現在は 1∼3 の段階にある。今回、2 と 3 の手順についてその検査システムやコミッショニン
グシステムを構築した。

6.2

セクターアセンブリ

インストールのスケジュールに合わせて、CERN の Building180（図 6.2）において 1/12 セク
ターの建設が進んでいる。また、アセンブリが終わった C-Side の M1 などはすでに ATLAS PIT

76

にインストールされている。現時点では C-Side の M1、M2、M3 の大半が建設され、A-Side のM1 の建設が進んでいるところである。
ここでは、そのセクターアセンブリの方法について述べる。

ATLAS PIT

Sector assembly site ( Building 180 )
図 6.2: Building180 と ATLAS PIT の場所
CERN の MAP。赤く丸をしてあるところが Building180 で、青の丸が ATLAS PIT の場所である。

6.2.1 セクターアセンブリの手順
1/12 セクター構築の流れは、次のような手順で進む。
1. チェンバーのガスリークなどのチェック（図 6.3）
2. 水平状態での組み立て（図 6.4）(a) シグナルケーブルや LV/HV ケーブルの配線(b) ガスパイプの配線
3. 垂直状態でチェンバーのインストールとエレクトロニクスのインストール（図 6.5）

図 6.4: 水平状態での組み立て

図 6.3: チェンバーの検査の様子

77

図 6.5: 垂直状態での組み立て

図 6.6: 検査前の様子

チェンバーとエレクトロニクスの結線などが行われると、セクター検査を行う（図 6.6）。

6.3

セクター検査システム

1/12 セクターをインストールする前に検査する項目は、ガスリークや HV/LV などの電源、配線チェックなど様々なものがあるが、今回、リードアウトにとって重要になるエレクトロニク
スの検査システムを構築した。その検査システムについて説明する。

6.3.1 検査目的
セクター検査の主な目的はエレクトロニクスの検査とケーブリングの確認である。具体的には次のようなことの確認をしている。

• ASD の動作（ASD の破損や、チェンバーなどとのショート）
ヒットマップのチャンネル欠損などによって発見することが可能。
• ケーブル（配線、断線）
2 種類のケーブルについて検査する。1 つは ASD と PP ASIC の間の LVDS ケーブルで、断線に関してはヒットマップから判断できるが、チェンバーの層† に関するスワップは判断することが困難である。しかし、このスワップに関しては宇宙線ミューオンを用いた
コミッショニングのときに発見可能である（後述のコミッショニングの節 6.5.2 を参照）。
もうひとつのケーブルは、PSB-SWW 間の CAT6 ケーブルである。このケーブルについては JTAG を行うことなどによってすぐに確かめることができる。

• PSB の動作
リードアウトの機能はヒットマップや、SSW が出すエラーステートなどによって判断することが可能だが、トリガーに関する部分に関しては、宇宙線ミューオンを用いたコミッ
ショニングにて確認ができる（節 6.5 を参照）。
• タイミングエレクトロニクスによるレイテンシーや、ケーブルによる Delay がそれぞれ計算値と正
しいかどうかをチェックする。
† 節 3.2.2 で述べたように TGC は 2 層、または 3 層から成り立つ。

78• Online ソフトウェアの動作確認
セクター検査において Online ソフトウェアを使用している。その動作確認及びデバッグを行い、Online グループへ情報を提供する。

6.3.2 セットアップと手順検査するべきセクターは M1、M2、M3 とある訳だが、基本的なセットアップはすべて同じである。検査に使うモジュールとデータの流れを図 6.7 に載せる。
各モジュールのリセットや初期設定をした後、SLB TP や ASD TP を Test ROD から読み出している。
TGC
Readout crate
test
ROD

ASD

test pulse

PP
delay
BCID

SLB ASIC
2/3 Coin.
Readout

PP
delay
BCID

JRC

Readout
Slink
Receiver

SSW
Control crate
HSC

DCS

eLMB

Triplet

CCI

Control

TTCvi
Service PP

CAN

DCS LCS

TTC signal fanout
to PS-Boards TTCrq

L1A, reset, test pulse

図 6.7: セットアップの概要
エレクトロニクスがセクター上で正しく動作するかどうかと、セクターにあるケーブルのチェックを行う。テスト
パルスを出し、そのデータを SSW を通じて Test ROD で読み出す。しかしながら、トリガーパスのチェックなどはできない。

ただし M2 に於けるテストでは、PS ボードが使えないため（M2 には PS ボードが直接セクターに載っていない）、ケーブルコネクションなどの検査のみになる。そこで M2 の検査では
PS ボードの一種である Universal Board ‡ を用いて検査を行った。
このセットアップにて DAQ を走らせ、データ解析を行う。その手順は次の通り。

1. 初期設定（Delay やマスクなどを行う。）
2. JTAG（JRC と CAT6 ケーブルの確認。）
3. SLB TP（SLB ASIC の動作確認。）
4. ASD TP（ASD と PP ASIC の動作確認と LVDS ケーブルの確認。および DCS からの閾値電圧の確認。）
各テストパルスについては節 5.1.1 を参照。ここでは初期設定と、DCS からの閾値電圧の設定について述べる。

‡ Universal Board とは、Triplet や Doublet といった用途に特化する前の基本的な PS ボードで、ASIC などはすべて同じで配線のみが異なるボードである。

79

初期設定

PS ボードに対するレジスタの設定や SSW の設定 、ROD の設定などを行う。その設定の中で重要なのは、SLB TP と ASD TP を行う際のレイテンシーや、Delay の設定である。まず始めに、TTC からのテストパルストリガーと L1A の時間差を知り、設定する。設定が正しいことが確認されたら、ケーブルによる Delay などを設定して、その Delay が正しいかどうかを確認する。具体的な手順を次に挙げる。
1. テストパルストリガーと L1A の間の時間をオシロスコープで確認し、それにあわせて SLBASIC へのレジスタの設定を行う。図 6.8 はテストパルストリガーと L1A のオシロスコー
プの図である。
2. SLB TP によって、その設定値が正しいことをヒットマップで確認する。
3. ASD と PP ASIC 間のケーブルの長さから、その Delay を計算し設定する。
4. ASD TP によって、その計算値が正しいことを確認する。この Delay の設定されたことを確認したヒストグラムを図 6.9 と図 6.10 に載せる。

図 6.8: L1A とテストパルストリガーのオシロスコープ画像
濃い青が L1A で薄い青がテストパルストリガーである。このとき、約 250ns なのでそのようにレジスタを設定すると読み出せる。

80

200

200

150

100

100

50

50

0

5

10

15

20

25

0

30
ChannelM3_T9 wire l2 b1
Entries
2612
Mean
23.96
RMS
5.024

M3_T9 wire layer2 bunch1
No. of events

250

150

250

200

100

100

50

50

10

15

20

25

15

20

25

0

30
Channel30
ChannelM3_T8 wire l2 b1
Entries
3147
Mean
8.483
RMS
4.83

200

150

5

10

250

150

0

5

M3_T8 wire layer2 bunch1
No. of events

No. of events

250

M3_T8 wire l1 b1
Entries
4312
Mean
12.59
RMS
7.981

M3_T8 wire layer1 bunch1
No. of events

M3_T9 wire l1 b1
Entries
2287
Mean
24.27
RMS
5.169

M3_T9 wire layer1 bunch1

5

10

15

20

25

30
Channel

図 6.9: Delay を合わせる前

No. of events

240
220
200
180

220
200
180
160

140

140

120

120

100

100

80

80

60

60

40

40

20

20
10

15

20

25

0

30
ChannelM3_T9 wire l2 b1
Entries
5859
Mean
16.5
RMS
8.944

240
220
200
180

15

20

25

30
ChannelM3_T8 wire l2 b1
Entries
5670
Mean
16
RMS
8.655

220
200
180
160

140

140

120

120

100

100

80

80

60

60

40

40

0

10

240

160

20

5

M3_T8 wire layer2 bunch1
No. of events

5

M3_T9 wire layer2 bunch1
No. of events

240

160

0

M3_T8 wire l1 b1
Entries
5670
Mean
16
RMS
8.655

M3_T8 wire layer1 bunch1
No. of events

M3_T9 wire l1 b1
Entries
5859
Mean
16.5
RMS
8.944

M3_T9 wire layer1 bunch1

20
5

10

15

20

25

0

30
Channel

5

10

15

20

25

30
Channel

図 6.10: Delay を合わせた後それぞれ、M3 の T9（左）と T8（右）ワイヤのテストパルスのデータで、Delay を合わせる前と合わせた後のデータである。テストパルスなのでヒストグラムはフラットになる。Delay を合わせる前は、遅い信号や早い信号が見えているが、合わせた後はすべてのチャンネルで現在のイベントを捕らえていることがわかる。

ここで、ヒストグラムの読み方を定義しておく。
本論文では C-Side の M3 における、φ 3 の Endcap と φ 2 の Forward のヒストグラムのみを扱う。C-Side の M3 におけるチェンバーの名前とその位置の対応については、図 6.11 に載せる。
ヒストグラムの横軸はチャンネルで、縦軸はヒット数を表す。ワイヤに関しては、チャンネ
ルが大きくなるほど（右に行くほど）η が大きくなり、ストリップ§ に関してはチャンネルが大§ ストリップは φ によってチャンネルの番号のつけ方が異なる。ここでは φ 3 の定義のみを挙げている。詳細に関しては [16] を参照。

81

きくなるほど、φ が大きくなる。
ヒストグラムについている色は、データのタイミングを表す。L1A を受け取ったタイミング
が現在のイベント¶ で、黒いヒストグラムである。そしてその 1 クロック前のイベントを赤で表し、1 クロック遅いイベントを青で表している。
また、M3 のチェンバーは 2 層からできているので、縦に 2 つのヒストグラムが描かれている。上が 1 層目で下が 2 層目に当たる。
今後出てくるヒストグラムはすべてこの定義に従って描かれている。

Beam Direction

φ0
φ1

φ0
T2

φ2
φ3

T9

T8

T7

T6

φ2

T5
ForwardEndcap

図 6.11: C-Side M3 の配置の定義

DCS による閾値電圧の設定
ASD TP をテストするに当たって、チェンバーからの電気的なノイズなどを除くために、DCSから閾値電圧を与えている。また、DCS が正常に動いているかも確認できる。図 6.12 に閾値
電圧がない場合の、テストパルスによるヒストグラムを載せる。ノイズが多く、テストパルスの効果が確認できないことがわかる。また閾値電圧がないと、タイミングが早いほうにずれてしまう（図 6.13）。これらの閾値電圧を設定することによって、テストパルスが正常に受け取れ、ノイズが多いチェンバーがないかなどのチェックが可能である。図 6.14 に閾値電圧を設定
する DCS ソフトウェアの GUI の載せる。

¶ イベントのタイミングは BCID によって判断できる。

82

No. of events

250

200

M3_T6 strip l1 b1
Entries
1533
Mean
14.74
RMS
10.04

M3_T6 strip layer1 bunch1
No. of events

M3_T7 strip l1 b1
Entries
6064
Mean
15.68
RMS
9.095

M3_T7 strip layer1 bunch1

160
140
120
100

150
80
100

60
40

50
20
0

5

10

15

20

0

30

25

5

10

15

20

25

30

Channel250

200

M3_T6 strip l2 b1
Entries
955
Mean
22.02
RMS
8.742

M3_T6 strip layer2 bunch1
No. of events

No. of events

ChannelM3_T7 strip l2 b1
Entries
4218
Mean
11.25
RMS
6.629

M3_T7 strip layer2 bunch1

220
200
180
160
140

150

120
100

100

80
60

50

40
20

0

5

10

15

20

25

0

30

5

10

15

20

25

Channel30
Channel

図 6.12: 閾値電圧がないときの T7/T6 ストリップのデータ
左が T7 ストリップ、右が T6 ストリップのデータである。T7 は閾値電圧がなくても（正確には DCS の設定下限値
はかかっている）ノイズはあまり見られないが、閾値電圧がないためタイミングが早い方向にズレている。T6 はノイズのため、すべての BCID の信号がランダムに見えている。

T hr eshol d H i gh

T hr eshol d L ow

T i mi ng is di f f er ent !

図 6.13: 電圧閾値がないときのタイミ
ングのズレ
図 6.14: DCS ソフトの GUI

閾値電圧が低いと信号の立ち上がりの早い成分を取るため、信号が早くなったように見える。

6.3.3

Delay Scan

PP ASIC には Delay 調整という機能があることは、節 4.3.2 にて述べた。この機能を用いてASD TP に対する Delay を変えていったのが図 6.15 である。

83Current bunch

Next bunch

Previous bunch

図 6.15: Delay Scan の結果
横軸が時間（ns）で、縦軸がそのときのヒット数である。ただし横軸の 0 点には意味がなく、たまたまこの点からはじめただけで、それぞれの相対距離が重要になっている。Delay をかけると BCID が遅いほうにずれていくのがわかる。

この Delay Scan は ASD と PP ASIC 間の Delay を合わせるだけでなく、エレクトロニクス（主に PS ボード）の動作を最もよく確認できるプローブになっている。

6.3.4

Online ソフトウェアの検証

1/12 セクターの検査はセクターの検査だけでなく、RCD ソフトウェアの動作検証も含んでいる。セクター検査をするにあたって使用している Online ソフトウェアについて、その動作検証と問題点などについて述べる。

以前のバージョンとの比較

2006 年の夏に、セクター検査で使用している Online ソフトウェアが ver.010600 というバー
ジョンにアップデートされた。現在、セクター検査もこのバージョンを用いて行われているが、いくつか検証すべき項目が見つかっている。それらの主な原因はファームウェアのアップデー
トなどに伴う state の定義変更によるものである。以下、その変更と動作検証および改善案に関して述べる。
ver.010600 以前のバージョンとの比較を state に関して表 6.1 に載せる。
旧バージョン

initialLoadconfigurestart

ver.010600
Boot
configurestart

表 6.1: バージョン比較84この表を見ればわかるように、以前のバージョンにあった Load state がなくなり、Boot の中に Load で行っていた事が組み込まれることとなった。以前 Load で行っていたセッティングは、
TTC の初期化や各モジュールのリセットなど、ハードウェアへの初期化が組み込まれていた。
state を簡潔にするという思想から Load state はなくなったのだが、この変更によって、以前行われていたリセットや初期設定などの順序が変更されたり、抜け落ちてしまったため、各モジュー
ルの動作が不安定になるという不具合が発見された。
現在、Online グループが Boot state や configure state の中に組み込む作業を行っているが、リセット信号など、モジュールの設定にもっとも大きな影響を与えるクラスなので細心の注意が払われている。

6.4 セクター検査で発見された問題とその改善
セクター検査を行って様々な問題を発見することができることを述べたが、この節では、それが実際にどのようにデータに現れてるくるのか示す。
主に発見される問題はチャンネル欠損で、これはケーブルや IC に不良がある可能性がある。
また、今回主に検査を行った M3 セクターでは、更に 2 つの問題が報告されている。1 つは LVDSの IC が多く故障した問題、そしてもう 1 つは JTAG に関する問題が見つかっている。
これら 3 つの問題について、以下でまとめる。

6.4.1 チャンネル欠損
セクター検査の主な目的のひとつは、セクター上のチャンネル欠損を発見し、改善することである。図 6.16 は ASD テストパルスによって見つかった、チャンネル欠損の図である。左下（M3 T9 ワイヤの 2 層目）にまったくヒットがないチャンネルが存在することがわかる。

200

200

150

100

100

50

50

5

10

15

20

25

0

30
ChannelM3_T9 wire l2 b1
Entries
6180
Mean
16.57
RMS
9.085

M3_T9 wire layer2 bunch1
No. of events

250

150

0

250

200

100

50

50

15

20

25

0

30
Channel

15

20

25

30
ChannelM3_T8 wire l2 b1
Entries
6180
Mean
16
RMS
8.655

200

100

10

10

250

150

5

5

M3_T8 wire layer2 bunch1

1500

M3_T8 wire l1 b1
Entries
6180
Mean
16
RMS
8.655

M3_T8 wire layer1 bunch1

No. of events

No. of events

250

No. of events

M3_T9 wire l1 b1
Entries
6386
Mean
16.5
RMS
8.944

M3_T9 wire layer1 bunch1

5

10

15

20

25

30
Channel

図 6.16: ASD テストパルスによって見つかったチャンネル欠損
M3 の T9 ワイヤと T8 ワイヤの PP TP によるヒストグラム。何らかの原因によって、M3 の T9 ワイヤの 2 層目で1 チャンネルの bit 欠けが見える。その原因をケーブルの交換などによって特定し、改善する。

85このようなチャンネル欠損の問題では、次のような要因が考えられる。

• ASD のチャンネルがチェンバーとショートしている.
• ケーブルがどこかで断線している。
• コネクタの接触不良。
• PS ボード上の PP ASIC や SLB ASIC の故障。
そして、次のような手順で要因をひとつずつ確かめ、場所を特定して改善する。

1. ASD 側で、1 層目と 2 層目を入れ替える。
→ ヒットマップで 1 層目と 2 層目がひっくり返れば ASD が悪い。ASD とチェンバーのショートなどのチェック。
2. PP ASIC 側で、正しいヒットが見えている ASD からのケーブルと入れ替えてみる。
→ ヒットマップがなくなれば、ケーブルが悪い。ケーブルを交換する。
3. 上記のことでも変わらなければ、PP ASIC か PS ボードの基盤が悪いので、それを交換
する。

6.4.2

LVDS のドライバ IC の故障

M3 のセクター検査において、PS ボード上の LVDS のドライバ IC が大量に（トータル 3 割
ほど）壊れているのが発見された 。図 6.17 は、LVDS のシリアル信号をオシロスコープで見たもので、チャンネル 3 は正常な信号だが、チャンネル 4 は電圧も出ておらず、波形もおかしいことがわかる。
elosc0.kek.jp 4 Dec 2006 18:57:46

図 6.17: LVDS の IC 比較
紫が正しい IC で緑が壊れた IC からの LVDS 出力である。共にゼロ点はあわせてある。緑のほうは電圧が出ておらず、波形も乱れている。

3 割もの LVDS ドライバの IC が壊れる原因はよくわかっていないが、現在、次のような事項を確認している。
 M1 セクターの検査においても、ごくごく少数発見されていたが、問題になる数ではなかった。

86• CERN に到着した時点での検査では IC は壊れていない。
→ 林栄での検査に不備があったり、輸送の最中に壊れる訳ではない。
• セクターに取り付けられた時点では壊れていない。
→ 取り付け方法などによって壊れる訳ではない。
• CAT6 ケーブルを初めて刺した後に調べると壊れているものが見つかる。
→CAT6 ケーブルからの静電気の可能性、電源の可能性。
• 一度 CAT6 ケーブルを差した後は、CAT6 を抜き刺しをしても壊れず、更に電源の ON/OFFなどによっても壊れることはない。
→ 電源によるものではない。
これらの事実から、CAT6 ケーブルがセクターアセンブリの途中に、何らかの原因で帯電し（この CAT6 ケーブルは M3 セクターにおいては 15m あるので、かなりの電荷を持つことが可能）、その電荷によって、初めて CAT6 ケーブルを刺した時に IC が壊れるものだと考えられる。
よって、CAT6 ケーブルを PS ボードに刺す前に CAT6 ケーブルを接地し、電荷を取り去ることによって壊れなくなることが期待される。現在は、その方法を実践し壊れないか試験している
ところである。
また、LVDS の IC が壊れた PS ボードは壊れた IC を交換することによって、正常な動作をすることが確認されている。

6.4.3

Online ソフトウェアから JTAG がかからない

Online ソフトウェアから PS ボードのひとつである、EWD1 への JTAG をかけると、PP ASIC
が 3 連に並んでいる場所（図 6.18）に JTAG がかからない問題が起きている。これは、Online
ソフトウェアにおける configure 状態にしてから読み出しを行うと、レジスタの値が変わっていないことから確認されている。この JTAG がかからない部分に関しては、Manual コマンド（節5.5 参照）を使用すると JTAG をかけることができるため、セクター検査に支障はない。しかし、この問題の原因は未だ解決しておらず、早急に解決の必要がある。現在までに判明した事
実は、次のようになっている。
• EWD1 には、Online ソフトウェアから JTAG がかかるものと、かからないものが存在する。
→ ハードウェアの可能性• Manual コマンドから JTAG をかけると、JTAG をかけることができる。
→ ソフトウェアの可能性• Manual コマンドと、Online ソフトウェアの差異は特に見当たることができない。
→ ハードウェアの可能性
これらの事実を考えて、Online ソフトウェアと Manual コマンドのプログラムの差や、JTAG
線で使っている TCK や TDI、TMS のタイミングが Online ソフトウェアと Manual コマンドと異なっているかどうかを調べる必要がある。

87

7

6

5

NONE

SLB

SLB

JRC

4

3

2

1

PP

PP

PP

PP

PP

PP

PP

PP
PP

図 6.18: EWD1 の JRC のマップ
EWD1 における、JRC が担当する SLB ASIC と PP ASIC の図。PP ASIC が 3 つ並んでいる場所が存在する。

6.5

TGC のコミッショニング

今回、TGC システムが正しく動作することを確認するために、Building180 において、宇宙線
ミューオンを用いてコミッショニングするシステムを作り、実際に宇宙線ミューオンを捕らえることに成功した。これにより、TGC システムが実際の ATLAS 実験において LVL1 トリガーを出すことが可能であり、そして読み出しもできることが確認できたことになる。そのセット
アップとデータの解析について述べる。

6.5.1 セットアップと初期設定
CTM からのトリガーを用いて、図 6.19 のようなセットアップにしてコミッショニングを行った。用いたのは M3 のセクターで、そのうちの φ 2 の Forward と φ 3 の Endcap 部分を使っている。

88

1/12 Sector

CAT6 LVDS
Optical fiber
G-LinkTTC signal
S-LinkLVDSLANNIM signal

Control PC

PS Pack
PS Board
DCS

CAN bus

HPT Crate

TGC
Control PC
SSW
bit3

ROD
Control PC
SSW

CTM
ROD CrateSPP

TTC Crate

CTM

HSC

TTCVi
CCI

TTCVx

HV
SBC

CO2 GasNIM ORNIM Crate

図 6.19: コミッショニングのセットアップ
M3 セクター上のチェンバーに HV をかけ、ガスを流して宇宙線ミューオンを捕らえる。SLB ASIC からのトリガー
マトリックスを CTM が受け取り、そこからのトリガーを L1A として用いる。タイミングなどは SLB TP を用いて調整する。

このとき、TGC に用いているガスの種類は本番で用いる CO2 /n-Pentane ではなく、CO2 を用た。また、DCS からの閾値電圧はワイヤに関しては-70mV、ストリップに関しては 70mV に設定した。これはノイズを落とせるぎりぎりまで閾値電圧を下げた値である。HV の値は 2.9kV
でこれは本番の実験値と同じ値にしてある。
また、このときセクター検査を行ったときと同様に SLB TP を用いて、タイミングを調整した。ただしセクター検査の時とは違い、必要な情報は SLB ASIC がトリガーマトリックスを出してから L1A を出すまでの時間間隔である。その時間をオシロスコープで調べ、実際に設定して確認した。
同様に ASD と PP ASIC の間のケーブルによる Delay を調整した。われわれは ASD TP の結89

果から、計算値と実験値がほぼ一致すること（ |（計算値）- （実験値）|  25ns）を知っている。よって、ASD TP では信号がケーブル往復分の Delay がかかるが、今回は ASD から PP
ASIC へ信号が行くだけなので、Delay が半分でよいことに気をつけて設定すればよい。

6.5.2 トリガー条件とその目的
SLB ASIC と CTM には様々なトリガー条件を設定することが可能である。
今回の試験には、M3 の 1/12 セクターのみを用いているため、チェンバーからの信号のみでは、SLB ASIC のトリガー条件である 3 out-of 4 のコインシデンスを取ることが不可能である。
そのため、SLB ASIC のレジスタには M2 のダミーヒットパターンをあらかじめ書き込んでおき、3 out-of 4 のコインシデンスを取ることにしている。また、そのパターンを変えることによって、M3 からのチェンバーのシグナルに対して 2 out-of 2、もしくは 1 out-of 2 のコインシ
デンス条件を課すことが可能である。2 out-of 2 コインシデンスを課した場合、アクシデンタルによるノイズを落とし、トリガーの精度（トリガーが宇宙線ミューオンであるかどうか）を高めることが期待される。1 out-of 2 コインシデンスを課した場合は、トリガーレートがあがることが期待され、統計をためやすくなるのはもちろんだが、それ以外にも ASD TP で確認されなかったチェンバーの 1 層目と 2 層目のスワップを確認することができる。その例を次節で述べる。
また、CTM ではチェンバーのワイヤ成分のみのトリガーを用いたり、逆にストリップのみからトリガーを出してデータを取ることが可能になっている。

1 out-of 2 を用いた ASD と PP ASIC 間の LVDS ケーブル配線の確認
M3 セクターの場合、チェンバーは 2 層から成り立っているが、その 2 層分の情報は 1 つのPP ASIC において処理される。このとき、2 層からのケーブルが正しく配線されているかどうかは、対象とする 2 層からのケーブルの長さが同じなので、ASD TP の検査では発見することができない（Delay の値が同じなため）。このケーブルスワップがあると、TGC システムとして pT の正確な測定ができず、トリガーを出すことができないので、必ず確認する必要がある。
そこで、このケーブルスワップを発見するために、宇宙線ミューオンを用いて 1 out-of 2 コイ
ンシデンスを設定し、HV を片側の 1 層のみにかけることによって発見することを考えた。たとえば、HV を 1 層目に与えたときに、データが 2 層目からきているように見えたとしたら、それはケーブルがスワップしていることを意味する。
次の図 6.20 は、2 層目だけに HV をかけて、1 out-of 2 の条件でデータを取ったときのヒスト
グラムである。

90

200

250

200

150

150

100

100

100

50

50

10

15

20

25

M3_T9 wire l2 b1
Entries
108
Mean
31.2
RMS
2.783

M3_T9 wire layer2 bunch1
250

0

30
Channel

200

50

5

10

15

20

25

M3_T8 wire l2 b1
Entries
2140
Mean
15.6
RMS
9.204

M3_T8 wire layer2 bunch1
250

0

30
Channel

200

150

100

100

50

50

15

20

25

30
Channel

0

20

25

30

M3_T7 wire l2 b1
Entries
2336
Mean
16.59
10.18
RMS

200

100

10

15

Channel

150

5

10

250

150

0

5

M3_T7 wire layer2 bunch1
No. of events

5

M3_T7 wire l1 b1
Entries
7
14.93
Mean
RMS
9.348

M3_T7 wire layer1 bunch1

1500

No. of events

250

No. of events

200

M3_T8 wire l1 b1
Entries
11
Mean
11.59
RMS
4.852

M3_T8 wire layer1 bunch1

No. of events

No. of events

250

No. of events

M3_T9 wire l1 b1
Entries
1740
Mean
16.6
RMS
8.561

M3_T9 wire layer1 bunch1

50

5

10

15

20

25

30
Channel

0

5

10

15

20

25

30
Channel

図 6.20: 2 層目のみに HV を与えた時のヒストグラム
左から T9/T8/T7 ワイヤのヒストグラム。T9 においてレイヤーがスワップしているのがわかる。

このようにスワップが見つかった場合、HV を与えるレイヤーが間違っていないか、HV のケーブリングは正しいか、ASD と PP ASIC の間の LVDS ケーブルは正しいかといった事柄を検証して改善する。

6.5.3 トリガーレートの検証
当然ながら、トリガーレートは ASD における閾値電圧や、CO2 によるアクセプタンスやゲインなどによって変わるが、トリガーレートがあまりに多かったり少なかったりしていないかを定性的ながら議論しておく。今回用いた範囲は、M3 セクターの φ 2 の Forward と φ 3 の Endcapであるから、ビッグウィールの約 1/48 の面積を持っていると考えられる。そのため、その面積は次のように見積もれる。
1
10 × 10 × π × 48
∼ 6.5m2

よって、もしこの面積ですべての宇宙線ミューオンを捕らえたとすると、そのレートは約
103 Hz 程度になると考えられる。

2 out-of 2 のコインシデンス条件にて、実際のレートを測定したところ、約 70Hz であった。
これは少なく感じるかもしれないが、閾値電圧を与えていることや、セクターは水平ではなく垂直になっていること、2 out-of 2 コインシデンスを取っていることなどを考えると、約 70Hzというのは悪くない値だと考えられる。

6.5.4 コミッショニングデータの解析
図 6.21∼ 図 6.26 は 2 out-of 2 コインシデンスの条件で 30 分データを取ったときのヒストグラ
ムである。ここでワイヤのヒストグラムにある緑のラインは、チェンバーの構造（チェンバーは台形をしていて、η が小さいほうがワイヤが長い）から予想されるヒットのラインである。
宇宙線ミューオンを捕らえた証拠としてタイミング、一様性、2 次元読み出しを確認した。

91

No. of events

1400
1200
1000

1200
1000
800

600

600

400

400

200

200

10

15

20

25

0

30
ChannelM3_T9 wire l2 b1
Entries
16532
Mean
16.29
RMS
9.1

1400
1200
1000

10

15

20

25

1200
1000
800

600

600

400

400

200

30
ChannelM3_T8 wire l2 b1
Entries
14629
Mean
15.12
RMS
9.316

1400

800

0

5

M3_T8 wire layer2 bunch1
No. of events

5

M3_T9 wire layer2 bunch1
No. of events

1400

800

0

M3_T8 wire l1 b1
Entries
14456
Mean
15.44
RMS
9.209

M3_T8 wire layer1 bunch1
No. of events

M3_T9 wire l1 b1
Entries
16014
Mean
16.32
RMS
9.009

M3_T9 wire layer1 bunch1

200

5

10

15

20

25

0

30
Channel

5

10

15

20

25

30
Channel

図 6.21: T9/T8 ワイヤのデータ

No. of events

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200
0

M3_T6 wire l1 b1
Entries
41590
Mean
50.49
RMS
32.64

M3_T6 wire layer1 bunch1
No. of events

M3_T7 wire l1 b1
Entries
15236
Mean
17.48
RMS
10.27

M3_T7 wire layer1 bunch1

200

5

10

15

20

25

0

30

20

40

60

80

ChannelNo. of events

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200
0

M3_T6 wire l2 b1
Entries
38298
Mean
49.4
RMS
32.4

M3_T6 wire layer2 bunch1
No. of events

M3_T7 wire l2 b1
Entries
15688
Mean
17.38
RMS
10.34

M3_T7 wire layer2 bunch1

100
Channel

200

5

10

15

20

25

0

30

20

Channel

図 6.22: T7/T6 ワイヤのデータ

92

40

60

80

100
ChannelNo. of events

1400
1200
1000

1200
1000
800

600

600

400

400

200

200

20

30

40

50

60

70

80

0

90
ChannelM3_T5 wire l2 b1
Entries
22863
Mean
43.13
RMS
28.1

1400
1200
1000

40

60

80

100

1200
1000
800

600

600

400

400

200

120
ChannelM3_T2 wire l2 b1
Entries
33850
Mean
58.87
RMS
33.98

1400

800

0

20

M3_T2 wire layer2 bunch1
No. of events

10

M3_T5 wire layer2 bunch1
No. of events

1400

800

0

M3_T2 wire l1 b1
Entries
28927
Mean
57.66
RMS
34.3

M3_T2 wire layer1 bunch1
No. of events

M3_T5 wire l1 b1
Entries
22847
Mean
42.83
RMS
28.52

M3_T5 wire layer1 bunch1

200

10

20

30

40

50

60

70

80

0

90
Channel

20

40

60

80

100

120
Channel

図 6.23: T5/T2 ワイヤのデータ

No. of events

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200
0

M3_T8 strip l1 b1
Entries
11812
Mean
26.26
RMS
4.313

M3_T8 strip layer1 bunch1
No. of events

M3_T9 strip l1 b1
Entries
20860
Mean
16.8
RMS
9.639

M3_T9 strip layer1 bunch1

200

5

10

15

20

25

0

30

5

10

15

20

25

30

Channel

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200

200

0

5

10

15

20

25

0

30

M3_T8 strip l2 b1
Entries
11089
Mean
25.98
RMS
4.303

M3_T8 strip layer2 bunch1
No. of events

No. of events

ChannelM3_T9 strip l2 b1
Entries
19564
Mean
17.4
RMS
9.64

M3_T9 strip layer2 bunch1

5

10Channel

15

20

25

30
Channel

図 6.24: T9/T8 ストリップのデータ

93No. of events

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200
0

M3_T6 strip l1 b1
Entries
1469
Mean
15.17
RMS
9.336

M3_T6 strip layer1 bunch1
No. of events

M3_T7 strip l1 b1
Entries
1257
Mean
15.35
RMS
9.276

M3_T7 strip layer1 bunch1

200

5

10

15

20

25

0

30

5

10

15

20

25

30

Channel

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200

200

0

5

10

15

20

25

M3_T6 strip l2 b1
Entries
1541
Mean
16.07
RMS
9.324

M3_T6 strip layer2 bunch1
No. of events

No. of events

ChannelM3_T7 strip l2 b1
Entries
1250
Mean
15.77
RMS
9.617

M3_T7 strip layer2 bunch1

0

30

5

10

15

20

25

30

ChannelChannel

図 6.25: T7/T6 ストリップのデータ

No. of events

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200
0

M3_T2 strip l1 b1
Entries
17685
Mean
20.78
RMS
9.143

M3_T2 strip layer1 bunch1
No. of events

M3_T5 strip l1 b1
Entries
1415
Mean
15.91
RMS
9.354

M3_T5 strip layer1 bunch1

200

5

10

15

20

25

0

30

5

10

15

20

25

30

Channel

1400
1200
1000

1400
1200
1000

800

800

600

600

400

400

200

200

0

5

10

15

20

25

0

30

M3_T2 strip l2 b1
Entries
18518
Mean
20.99
RMS
8.789

M3_T2 strip layer2 bunch1
No. of events

No. of events

ChannelM3_T5 strip l2 b1
Entries
1291
Mean
16.22
RMS
9.385

M3_T5 strip layer2 bunch1

5

10Channel

15

20

25

30
Channel

図 6.26: T5/T2 ストリップのデータ
2 out-of 2 の条件において、宇宙線ミューオンを捕らえたヒストグラム。ワイヤにおける緑のラインは構造から考えられる予想のライン。ヒストグラムの形は緑のラインに沿っていることがわかる。ストリップの T8 の前半は 70mVの閾値電圧ではノイズが消えなかったため、マスクをしている。

タイミングの検証

T2 ストリップの前半のチャンネルを除いて、現在の BCID のデータが大半を占めているが、それでも早い成分や遅い成分を持ったイベントが ∼25%程度見られる。タイミングがずれる要因は、たとえばストリップが 2 out-of 2 コインシデンスでトリガーを出したときに、ワイヤのイベントを見たとき（またはその逆）や、ASD をまたぐような宇宙線ミューオントラックを引いたときに 1 クロック程度ずれると考えられている。
94

また、T7/T6/T5 のストリップに関しては、イベントが他のチェンバーと比べてかなり少ない。
この原因はまだわかっていないが、次のような事実から PP ASIC もしくは、SLB ASIC において、タイミング調整を間違えていると考えられている。

• HV はチェンバーにかかっている。
• ASD からの信号は、オシロスコープによって確認されている。
• CTM からのトリガーは他のチェンバーと同じくらいのレートで出ている。
これは、T2 ストリップの前半のチャンネルに関しても同様のことが考えられ、PS ボードのコンフィギュレーションを行う xml などにバグがないか、確認が進められている。

一様性の検証
宇宙線ミューオンは一様にやってくることが期待される。よって、ワイヤのヒストグラムは、
チェンバーが台形であるために、一般には η が大きくなるにつれてヒットが少なくなることが期待される。その予想の値が、上図では緑のラインで描かれている。チェンバーごとによって予想よりヒットが多かったり、少なかったりしているが、大まかにはラインに沿っていると言える。
ストリップに関しては、ヒストグラムがほとんどフラットに名あることが期待される。統計が少ない T7/T6/T5 に関してはなんとも言えないが、他のストリップに関しては、ほぼフラットである。しかしながら、チェンバーの中心付近で現在の BCID が減り、信号が早かったり遅かったりしている部分がある。この構造については、タイミングの問題を解決すれば改善されることが期待されている。

2 次元読み出しの検証
宇宙線ミューオンを捕らえた最も重要な証拠として、2 次元読み出しが行えたことがあげられる。図 6.27 は T8 チェンバーにおいて 1 つのイベントを取り出したヒストグラムと、それに伴うミューオントラックのイメージである。このようにトラックが引けるイベントを捕らえているということが、宇宙線ミューオンを捕らえているデータであるという、決定打になった。

95strip

T8
phi
eta

wire

図 6.27: 2 次元読み出し
ワイヤのイベントで 2 層共に現在の BCID のイベントがあることから、この 2 out-of 2 からトリガーが出されたものだと解釈できる。しかし、ストリップの 1 層目にははタイミングが早い成分しか残っておらず、今後はタイミン
グ調整をしっかり行う必要がある。

6.5.5

PS ボードとチェンバー間の PIN アサイン

図 6.23 の T2 ワイヤのヒストグラムを見ると、左の 3 チャンネルにまったくヒットがない領域があることがわかる。その原因を調べると、PS ボード側が認識していたチェンバーの PIN ア
サインと、実際のチェンバーの PIN アサインが異なっていたことが明らかになった（図 6.28）。
これは、エレクトロニクスに提供されていたデータベースに誤りがあったためで、このままインストールされてしまうと、Forward からはトリガーが出なくなってしまう。
幸いにも Doublet のインストールはまだ始まっていないので、このチェンバーからのシグナ
ルを処理する PS ボード（FWD0 と FWD1）を作り直すことによって、対処することを決めた。
しかし、作り直しにかかる時間や人手、お金は膨大なものである。更に、データベースが間違っていたということは、根本的な問題であり、データベースの見直しなどを進める必要がある。

96

L ack of bits !

Blank

D ata ba s e
A S D channel s

3

13

16

16

16

16

16

16

13 3

16

16

16

Blank

C ha m b er
A S D channel s

6

10

16

16

16

16

D ead channel !
η

図 6.28: T2 ワイヤで見つかった、PIN アサインの間違え

6.6 ATLAS PIT へのインストール
1/12 セクターの検査や宇宙線ミューオンのコミッショニングが終わると ATLAS PIT に輸送され（図 6.29）インストールが行われる。インストールは、ATLAS PIT における HO という場所におかれ、そこから IP 側へと移動する（図 6.30）。現在、C-Side の M1 がインストールされ、IP側に移動を完了したところである（図 6.31）。ただし、この C-SIDE の M1 のセクターは、セク
ター検査は行われたものの、セットアップやスケジュールの関係で宇宙線ミューオンのコミッ
ショニングを行う前に ATLAS PIT に入ってしまった。今後、ATLAS PIT での宇宙線ミューオ
ンのコミッショニングなどを行っていく予定である。
また C-Side の M2 に関しても、まもなくインストールが行われる予定である。これからもわかるように、TGC システムは実験開始に向けて順調にインストールが進んでいる。

図 6.29: 1/12 セクター輸送の様子

97

M1

M1

IP SideHO SideHAD

HAD

LAr Cal

EM

AEJ
JM

JNose

FCAL

TAS

QUAD

Rails
48

ACCESS

図 6.30: IP Side への移動
ATLAS PIT 検出器の R-Z の断面図。インストールのはじめには HO 側に 1/12 セクターずつ固定されていく。そしてビッグウィールが完成した後に IP 側へと移動させ、インストールが完了する。

図 6.31: TGC M1 Layer

98

第7章

まとめ

今回、ATLAS TGC システムの 1/12 セクターのアセンブリとコミッショニングを中心に、TGCシステムの構築を行った。更に、その中で必要なエレクトロニクスの開発、最終検査、量産、アセンブリの検査システム、コミッショニングシステムの構築を行った。ソフトウェアに関しては、まだまだ未完成の部分も多く、今後のアップデートや開発によって様々な改善が期待される。ハードウェアに関しては、セクター検査によってエレクトロニクスの動作が確認され、さらに次のステップである、宇宙線を用いたコミッショニングを行い、TGC システムが正しく動作することを確認することができた。

Test ROD を PT5 に置き換える作業や、コミッショニングにおけるタイミングの問題など、解決するべき問題はいくつか残っているものの、解決の道筋はできており、まもなく解決されるであろう。
そして、これらの検査やコミッショニングの成果は、ビームによるキャリブレーションなどのインストールが終わったあとのデータの解釈や、問題解決に大きなサポートとなると考えられる。そして、実際の実験においてよりよいデータを提供してくれることが期待される。
それらのデータが、今後の素粒子物理に大きな影響を与え、新しい発見につながるであろう。

99

付 録A

PSB

A.1 SLB register
SLB ASIC の register リスト。
x = 1 で write mode、x = 0 で read mode である。
name

Bit

R/W

Instruction

Default

notes

DEPTH

21

RW

0011 000x

Depth of L1 Buffer:(Input[20:14] Trigger[13:7] BCID[6:0])

TESTPULSE
DELAY
DELAY ADELAY B
DELAY CDELAY DSCHEMEL1VETO
CLKINVRESETDRDRST
DCVETOSEU
MODULEOVERFLOW
ID

5
4
3
3
3
3
1
1
1
1
1
1
1
8
8
32

RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RW
RO
RO
RO
RO

0010 100x
0001 100x
1100 000x
1101 000x1110 000x
1111 000x
0100 100x
0101 000x
0101 100x
0110 000x1000 100x
1001 100x0011 1000
0100 0000
0111 1000
1000 0000

1111111111111011111111 0000
All 0
All 0
All 0
All 0
All 0
0
0
1
0
0
0
(0)

MASK1P
MASK1
MASK2P
MASK2
TPP
BSR

160
160
160
160
160
48

RW
RW
RW
RW
RW
RO

0110 100x
0000 100x
0111 000x
0001 000x
0001 000x
0000 0000(All 0)

All 0
All 0
All 0
All 0
All 0

Set delay of Test Pulse Trigger
Set delay of input(Obsolete, not connected)
Set delay of A-row input
Set delay of B-row input
Set delay of C-row input
Set delay of D-row input
Low : 3 out-of 4, High : 4 out-of 4
Low : through, High : L1A = 0
Low : order, High : invert
Put Internal ECR & BCR(Positive Active)
Derandomizer Rest(Positive Active)
Low : DC balanced, High : Normal
SEU Flag(indicates any SEU(s) happen)
Indicate Module Type and Module Address
Indicate Derandomizer Overflow
chipID:0010 0100 0000 0100
1100 0000 0000 0100
Mask Pattern for Readout and Matrix
Mask Enable for Readout and Matrix
Mask Pattern for Matrix only
Mask Enable for Matrix only
Test Pulse Pattern
Boundary Scan Cell

表 A.1: SLB ASIC のレジスタ

100

A.2 PP register
PP ASIC の register リスト。
x = 1 で write mode、x = 0 で read mode である。
name

Bit

R/W

Instruction

Default

notes

BCID MASKA

16

RW

0000 010x

All 1

BCID MASKBTPG AMPA

16
4

RW
RW

0000 011x
0000 101x

All 1
All 1

TPG AMPB
TPG FINEA

4
5

RW
RW

0000 110x
0001 000x

All 1
All 1

TPG FINEBTPG COARSEA

5
5

RW
RW

0001 001x
0001 011x

All 1
All 1

TPG COARSEBSIGNAL DELA

5
5

RW
RW

0001 100x
0001 110x

All 1
All 1

SIGNAL DELBBCID DELA

5
5

RW
RW

0001 111x0010 001x

All 1
All 1

BCID DELBBCID GATEA

5
5

RW
RW

0010 010x
0010 100x

All 1
All 1

BCID GATEBDEBUG DEL

5
5

RW
RW

0010 101x
0010 111x

All 1
All 1

SEU

1

RO

0011 0000(0)BCID Mask register (Port-A)”0” signal masks an input signal and”1” signal un-masks an input signal.
LSB corresponds to INA0.
About Port-B. Notes are same as Port-A.
Test Pulse Amplitude register (Port-A)
Data=0 sets no signal output.
About Port-B. Notes are same as Port-A.
Fine-Delay register for Test Pulse (Port-A)
Data[4:3] : MUST NOT be set.
Sub-nano sectond step (25/31ns)
About Port-B. Notes are same as Port-A.
Test Pulse Coarse-Delay register (Port-A)
Data[4:3] defines the timing when the Test
Pulse Trigger (TP Trigger) signal is taken.
Data[4:3]=0x00, 0x11 : The TP Trigger signal istaken at failling or rising edge of the clock.
Data[4:3]=0x01, 0x10 : MUST NOT be set.
Data[2:0] sets the Coarse-Delay (25ns step)
About Port-B. Notes same as Port-A.
Hit Signal Delay register (Port-A)
Sub-nano sectond step (25/31ns)
About Port-B. Notes same as Port-A.
Delay register for BCID clock (Port-A)
Sub-nano sectond step (25/31ns)
About Port-B. Notes same as Port-A.
Delay register for BCID gate width (Port-A)
Sub-nano sectond step (25/31ns)
The effective gate width can be set atapproximately from 26ns to 48ns.
About Port-B. Notes same as Port-A.
Delay register for debug signal.
Sub-nano sectond step (25/31ns)
Monitoring SEU flag.
Data=1 means SEU of the registers is observed.
By re-writing the registe, the flag is reset.

表 A.2: PP ASIC のレジスタ

101

付 録B

B.1

Data Format

ROD Data Format
Data word
31..2423..16

Comments
15..8

Frame

x’B0F0xxxx’

Hdr 0

x’E E 1234E E ’
reserved

Hdr 1
Hdr 2

event frame word (control mode word)
start of header marker for R OD data
header size = 8

reserved

A T L A S format version=2

7..0

T G C format version=2

x’62’ or x’63’

moduletype = 0

Hdr 5

reserved

reserved

Bunch crossing ID [11..0]

Hdr 6

reserved

reserved

reserved

Hdr 3

w ords (excluding x’B0F0xxxx’ w ord)0

octant[7..0] source id: x’62’ / x’63’ = A / C endcap;
module type = 0 for R OD

L evel-1 I D

Hdr 4

Trigger type

D etector event typeHdr 7

not used yet

G lobal status w ord

Status0 means event is not O K .

Statusreserved

Star Switch timeout status

Status

L ocal status word

presence

orbit countStatusone bit per SSW ; 1 means timeout

Presence is a pattern indicating which of
the following data fragments are present aor other means of determining time-ofday in run. 32 bits give >100 hrs

Data

Fragment I D raw data word countfragment ID =1, length in words

Data

Fragment ID “ readout format” hit data word countfragment ID = 2, length in words

Data

Fragment I D “ readout format” tracklet data word
count ( “ tracklet” = 3/ 4 or 2/ 3 coincidence)fragment ID =3, length in words

Data

Fragment ID “ chamber format” hit data w ord countfragment ID =4, length in words

Data

Fragment ID “ chamber format” tracklet data wordcountfragment ID =5, length in words

Data

Fragment ID R , hit data word countfragment ID =6, length in words

Data

Fragment ID R , tracklet data word countfragment ID =7, length in words

Data

Fragment ID H ipT output w ord countfragment ID = 8, length in words

Data

Fragment ID Sector L ogic word countfragment ID = 9, length in words

Data

raw data, hit, tracklet, sector logic, etc. fragments, in

Data

...

the order of the w ord counts.
Data

last raw data, hit or tracklet word

Trail 0

number of status elements = 4

Trail 1

number of data elements

Trail 2

Status block position = 0, i.e. data follows status

Framex’E 0F0xxxx’

event frame word (control mode word)

a. T he number off ragment ID | W C w ords and fragments is equal to the number of Hi bits in this pattern.

図 B.1: Test ROD のデータフォーマット

102

B.2

PSB Data Format+PRWV&CVC
#&&

4&&












#&%

#&&








4&%




#&$
 

#& #
 




#&%

#&$


#& #



4&$



4& #







Trigger Data for Doublet
0#

64+)#
64+)

64+)







26 26 26 5)0 25 25 25 25 25
.5$

.5$

/5$
2V



/5$



26 26 26 5)025 25 25 25 25

.5$

.5$

2QUKVKQP

/5$
2V

/5$
2QUKVKQP

Trigger Data for Triplet Wire0#

64+)#
64+)

64+)

64+)







25 25 25 25 25 *+6

25 25 25

.5$

.5$

/5$



25 25 *+6

25 25 25 25 25 *+6/5$

2QUKVKQP.5$/5$2QUKVKQP

2QUKVKQP

Trigger Data for Triplet Strip
64+)$
64+)

64+)#
64+)

64+)

64+)

64+)

64+)

64+)

64+)





25 25 25 25 *+6

25 25 25 25 *+6

.5$

.5$

/5$
2QUKVKQP/5$2QUKVKQP

6Q559+PRWV&+PRWV$ 

+PRWV%











 


+PRWV# 

6TKIIGT&CVC
 



              %'.. #&&4'55

図 B.2: PS ボードからのデータフォーマット

103

B.3

SSW Data Format

Version 01 of the TGC Front End link data format
Event Header 000
Now, Record Type=01
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6
RecType
SSWID
RX mask pattern (1=enabled, 0=disabled)
000

5

4

3

2

1

0

6 5
BCID

4

3

2

1

0

Record Type (RecType) is 01 in this format version, hard-wired in FPGASSWID is arbitrarily set by a dip-switch on each SSW board
SLB header 010
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
0
L1ID
010
SLBID
BCmap Mod Type 0

9

8

7

BCmap shows 3BC data lines taken by RX. 3bit shows {next, current, previous} events. 1=adopted. 0=discarded
SLBID, Mod Type, L1ID and BCID are all SLB's data. See SLB documents.
SLB header 011 −0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10
011
0 0
RXID
0 RX FIFO status
SLB-OVF

9

8

7

6

5

4 3 2
RX-OVF

10

10

RXID is RX identified number from 0 to 22.
RX FIFO status tells what amount of data are stored in RX-FIFO then.
SLB-OVF is SLB's data. See SLB documents.
RX-OVF is RX-FIFO overflow counter. This tells the snapshot value when this word is sent from RX to TX.
SLB trailer 011 −1
This word appears after SLB data words only when there is an error
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16011
1 SEU OVF LVDSlnk
RX error state
LVDSlnk=LVDS links status. 2bits are {now,old}. 1=Not linked. 0=Linked.
SEU = SLB SEU flag. See SLB documents.
OVF = RX-FIFO overflow flag. If OVF=1, some overflows have happened in this RX data.
SLB data 100, 101, 110
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16100
cell address
cell bitmap
101
cell address
cell bitmap
110cell address
cell bitmap

In any order:
Cell data for Current BC data
Cell data for Previous BC data
Cell data for Next BC data

PAD word 110
15 14 13 12 11 10 9
110
11111

i.e. 0xDF00

8

7

6

5

4 3
0

2

1

0

Event Trailer 111
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5
111
0x1CA
Glnk T1C NRC T2C
XOR check sum

4

3

2

Glnk = Glink TX status. "Locked" signal of Glink Tx. 1=Not locked. 0=Locked
T1C = Timeout1_count_frag. Time-out to collect the event fragment from all the enabled input ports.
NRC = Nores_count_flag. No response from RX FIFO of "enabled" (not masked) input port.
T2C = Timeout2_count_flag. Time-out to collect the event fragment from each enabled RX FIFO.
These three flags are reset at every event.
The XOR operation includes the first word(16bits) of the event header through the first word of the event trailer.
When the result is XOR'ed with the XOR checksum word, the result becomes zero. (the XOR does not include
the 0x0B0F an 0x0E0F framing words)

Framing
Each event is preceeded by the 32-bit word 0x0000'0B0F and followed by the 32-bit word 0x0E0F'0000, both words are sentin Glink control mode.

図 B.3: SSW からのデータフォーマット

104

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105

[21] 野本裕史, 東京大学修士学位論文「ATLAS 前後方ミューオントリガーシステム読み出し系の開発」2005 年 1 月[22] 片岡洋介, 東京大学修士学位論文「ATLAS 実験ミューオントリガーシステムのビームテス
ト及びシミュレーションによる総合評価」2004 年 1 月[23] 杉本拓也, 神戸大学修士学位論文「ATLAS 実験用大型ミューオントリガーチェンバー検査設備の構築と評価」2003 年 2 月[24] 溝内健太郎. 京都大学修士学位論文「ALTAS 前後方ミューオントリガーシステム用エレク
トロニクス読み出し系の開発」2002 年 2 月

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謝辞
この二年間の研究生活におきまして、本研究を行なう機会と適切な指導ならびに助言を頂いた指導教官の坂本宏教授 a に心より感謝致します。
本研究において、懇切丁寧な御指導と多くの助言を頂きました佐々木修氏 b に深く感謝致します。また TGC エレクトロニクスグループにおいて、様々な御指摘と助言を頂いた池野正弘氏
b 、蔵重久弥氏 d 、福永力氏 c 、菅谷頼仁氏 j 、戸本誠氏 k 、杉本拓也氏 k に深く感謝致します。
また、様々な機会に貴重な意見と御指導を頂いた近藤敬比古氏 b 、小林富雄氏 a 、岩崎博行氏
b 、田中秀治氏 b 、越智 敦彦氏 d 、石野雅也氏 a 、川本辰男氏 a 、神前純一氏 b 、浅井祥仁氏 a 、田中純一氏 a 、上田郁夫氏 a 、真下哲郎氏 a 、田中礼三郎氏 h 他 ATLAS 日本グループの方々にも深く感謝致します。
TGC エレクトロニクスグループで共に研究を行い議論した野本裕史氏 a 、久保田隆至氏 a に深く感謝致します。また研究生活を通じて惜しみない協力を頂いた片岡洋介氏 a 、山口嘉樹氏
a 、兼田充氏 a 、麻植健太氏 a 、是木玄太氏 a 、門坂拓哉氏 d 、丹羽正氏 d 、奥村恭幸氏 k 、高橋悠
太氏 k に感謝致します。
PS ボードの検査システムにおいては、林栄精機つくば営業所の方々にお世話になりました。
この場を借りて感謝申し上げます。また、PT5 の開発において基盤の設計と適切な助言をしていただいた GND の宮沢正和氏に感謝致します。
また、秘書の朝日恵美さん b 、湯野栄子さん a 、伊藤千代さん a 、小野涼子さん a 、塚本郁絵
さん a には大変お世話になりました。感謝致します。
上記の方々の協力がなければ、私の研究生活は成り立たなかったと思います。最後に、世界のすべての方々に心より感謝を申し上げます。

所属:
東京大学素粒子物理国際研究センター (ICEPP)a
高エネルギー加速器研究機構 (KEK)b
東京都立大学 理学研究科 c
神戸大学 自然科学研究科 d京都大学 理学研究科 f
岡山大学 自然科学研究科 h
CERNi
大阪大学 理学部 j
名古屋大学 理学研究科 k107