2024
Systems Design Lab, School of Engineering,
The University of Tokyo
Annual Report

令和６年度
ISSN 2436-6552

東京大学大学院工学系研究科
附属システムデザイン研究センター
先端設計研究部門・先端デバイス研究部門（旧VDEC）基盤設計研究部門・基盤デバイス研究部門

年 報

Systems Design Lab, School of Engineering
The University of Tokyo 2024

Message from the Director of d.lab
東京大学大学院工学系研究科附属システムデザイン研究センター（d.lab）

黒田 忠広
Chris
Miller 氏が著した『CHIP
WAR』が多くの人に読まれています．副題にThe fight for theスピントロニクスやworld’s most critical
文部科学省が2月に「次世代X-nics半導体創成拠点形成事業」
を公募しました。目標は、technology とあるように，国家間の攻防の歴史が克明に描かれています．
フォトニクスから生まれる様々な機能デバイス、神経生理学や量子力学の知見を用いた新たなコンピューティン
CHIP WAR は一面でしかない，別の未来も描ける．そう考えた私は，『半導体民主主義』という原稿を書きまし
グ、トポトロニクスなどの新材料を用いた集積デバイスなど、異分野同士の掛け算（X）から生まれ、次（neXt）
た．
『半導体超進化論－世界を制する技術の未来－』とタイトルを変更して出版されています．

の時代を拓く全く新しい半導体の創生です。
この本で描いた未来像は以下のとおりです．
◇◇◇◇◇◇◇◇（あとがきより）新しい半導体が何であれ、求められるのはエネルギー効率の改善です。過去10年間にAIの計算量は4桁増
チ ッ プ ウ ォ ー
半導体民主主義と半導体戦争はコインの表裏である．私はこの本で半導体民主主義を描きたかった．
えたのに対して、汎用プロセッサのエネルギー効率は1桁しか改善していません。そこでGAFAMなどのプラッ
19世紀にビスマルクが「鉄は国家なり」と演説した．そして鉄は近代都市をつくり，兵器を生んだ．

トフォーマーは、
エネルギー効率の高い専用チップを開発するようになりました。しかし、専用チップの開発に
現代では半導体の技術覇権が争われる．
「半導体は国家なり」である．半導体が何をつくりだし，何を破壊するのか．私たちの創造力と知恵が試される．
要する時間と費用は増大するばかりです。AI技術は日進月歩ですから、1年かけて専用チップが開発された頃にチップメーカーは，次世代チップの生産をめぐって熾烈な争いを繰り広げている．
はすでに古い技術になってしまいます。プログラムを書くようにLSIを設計し、プログラムをコンパイルするよう
しかし，もはや一つの企業や国家では抱えきれないほどに半導体は巨大な技術集積体となりつつある．
グローバルコモンズにLSIを試作することで、ソフトと同様にチップもアップデートでき、開発・改良のサイクルを素早く（Agileに）
人類共有財産として考えるべきであろう．
あおする。これがDX時代の成長戦略です。
半導体戦争を煽るのではなく，チップネットワークを構築しなければならない．
技術はますます複雑化する．だから，木を見て森を見ずではいけない．森を育てること，つまり豊かな産業エコ
ところで、何が技術革新を加速させるのでしょうか？ それは「集団脳」だと、ハーバード大学の人類進化生物システムをつくることが，これからの世界の課題である．
学者であるジョセフ・ヘンリック教授は唱えます。つまり、集団が大きければ大きいほど技術進化が加速しやすそれを考えるうえでヒントとなったのが，植物だ．

くなるというのです。たとえば、太平洋の島々を調査すると、漁業道具の種類と島の人口の間には相関がありま
鮮やかに瑞々しく地球を覆いつくす植物．今日の地球をつくりあげた大革命は，植物が「花」を持ったことで引き起こされた．
す（論文：”Population size predicts technological complexity in Oceania”）。ネアンデルタール人より

花と昆虫の間に「共生」関係が生まれ，互いが互いを進化させる進化の応酬である「共進化」が起こったのである．
も小さな脳を持ちながらホモ・サピエンスがさまざまな道具を発明・利用してきた理由も大きな集団を形成でき花の誕生をきっかけに生き物たちの進化が一気に加速した．
たからだと考えられています。インターネットは77億人の集団脳を出現させました。そこで多くの人が集まるプ
ダーウィンが唱えた進化論では，生存に有利なものが生き残り子孫を残す．つまるところは，この世は競争．しかしながら，最新の科学で解明されようとしている生き物たちの隠された進化の仕組みは，競争するだけでなく互
ラットフォームこそが技術革新を加速する拠点となり得ます。
いを支え合う協力のルール，つまり「超進化論」である．
私たちは、「Agile-X 革新的半導体技術の民主化拠点」を提案しました。目標は、チップを設計する人口を10「半導体の森」を豊かにするためには，「花」を見つけることが大切であろう．そう考えながら，本書では「半導体倍に増やすこと。そのために、チップの開発・試作に要する期間と費用を1/10に低減できるAgile開発プラットの超進化論」を説いた．
モア

ムーア

モア

ザン

ムーア

フォームを創出します。
X-nicsの審査会で、Xは何でしょうか、と問われました。
世界を変えるイノベーションが“何まずは，高性能な半導体をいかに製造するかを
More Moore とMore than Mooreの観点で説明した．
モア

ピープル

次に，高性能な半導体で何を生み出すかをイノベーションの観点，すなわちMore People の観点で考えた．
か”は分かりませんが、“どこで”そのイノベーションが生まれるかは予想できます。それは、多くの人が集まるプ
半導体を競争の時代から共生・共進化の時代に進めるために，半導体の「花」を見つけることができるだろうか．
ラットフォームです。提案は採択されました。More MooreとMore than Mooreに加えて、More Peopleが半導体がグローバルコモンズになるためには，お金やムーアの法則以上のものが必要になる．
知価を生むと信じています。
それは，多くの人を惹きつけること．
More People だ．
◇◇◇◇◇◇◇◇
1点，アジャイルについて，補足します．
◇◇◇◇◇◇◇◇（1章4節「半導体の森～共生と共進化」より）

やがて，花は新しい能力を身につけた．

1

世代交代のスピードアップである．受粉から受精までに要する時間を1年から数時間に縮めた．これがすべての生物の進化を加速したのだ．
y = a（1+r）
n

これは複利計算の式である．rが利率でnが運用回数．元本のaが小さくても長く運用すれば将来価値が大きくなる．
n を1/t で置き換えれば，デジタル経済の基本式になる．t は開発のサイクルタイムである．この式は，チップの性能向上にも会社の成長にも当てはまる．
いいかえると，高速サイクルで改良を何度も繰り返すことが，デジタル経済の成長戦略である．改善率（r）よりも改善回数（n）を大きくすること，つまり開発のサイクルタイム（t）を短くすることが肝要である．
だからアジャイルなのだ．
◇◇◇◇◇◇◇◇
この本には，d.lab の基本思想が記されています．お手にとってご覧いただけると幸いです．

2

2024
Systems Design Lab, School ofEngineering,(VLSI Design and Education Center),
The University of Tokyo
Annual Report

C

O

N

T

E

N

T

S

ご挨拶 ………1
第1章

d.lab の紹介 ………………………………………………………………… 4

第2章

d.lab 事業の紹介と2023年度事業報告……………………………… 6

第3章

d.lab 概要…………………………………………………………………… 23

第4章

研究報告 －各研究室－…………………………………………………… 32

新センター長挨拶 ………5

2.1 先端設計研究部門 ………6
2.2 先端デバイス研究部門 ………12
2.3 基盤設計研究部門 ………13
2.4 基盤デバイス研究部門 ………16
2.5 「アドバンテストD2T 寄附講座」活動報告………20

3.1
3.2
3.3
3.4

4.1
4.2
4.3
4.4
4.5

組織概要 ………23
人事報告………24
新任・退任ご挨拶………28
決算報告 ………30

全体概況………32
研究室構成員（2023年度）………33
研究概要………37
研究発表………51
特許，受賞等………83……………………………………………………………………… 86
付録（Appendix）
A. 旧 VDEC 事業関連………86
A.1 CADソフトウェアの整備 ………86
A.2 基盤設計研究部門におけるチップ試作支援の実施状況 ………87
A.3 セミナー ………89
A.4 VDEC 発ベンチャー………92
B. チップ試作結果報告………93
B.1 試作ラン別一覧………94
B.2 チップ種別一覧………97
B.3 各チップの詳細………100
C. Publication list（VDEC 利用者に関する発表文献リスト）………128
D. VDEC の利用規程・申し込みガイド………158
E. IPデータベースの整備………163

第1章

第

1﻿

章

1

d.labの紹介

1996年 に 大 規 模 集 積 シ ス テ ム 設 計 教 育 セ ン タ ー

体メーカーから汎用チップを調達していたのでは競争（VDEC）が設立されました．当時は，日本の半導体がに勝てない，そう考えた GAFA などの巨大 IT 企業が専世界の半導体市場（5兆円）の5割を占めており，即戦用ロジックチップの自社開発に乗り出したのです．

の紹介
d.lab

力となる人材が求められました．VDEC は，世界に類こうした時代のうねりの中で，東京大学は2019年ののない卓越した教育を行い，優れた人材を半導体産業

10月にシステムデザイン研究センター（d.lab）を開設

界に輩出してきました．

し，11月には TSMC と戦略的提携を結びました．d.lab

しかし，彼らはその才能を遺憾なく発揮できたでしには，VDEC と武田クリーンルームを運営する基盤設

ょうか．この四半世紀の間に，世界の半導体産業は年

計研究部門と基盤デバイス研究部門に加えて，先端設

率7% の高成長を遂げたにもかかわらず，日本の半導体計研究部門と先端デバイス研究部門が創設されましは徐々にその地位を低下させ，現在のシェアは市場（50た．2020年の10月から d.lab 協賛事業を開始し，協賛会

兆円）の1割程度に落ち込んでいます．

員は現在40社余りに増えています．

半導体ビジネスは，汎用チップを大量生産する薄利加えて，2020年の8月に先端システム技術研究組合

多売のビジネスです．汎用チップが大量に売れる理由（RaaS）を設立して，産学官連携の体制を整えました．

は，コンピュータがメモリとプロセッサで構成できる

d.lab と RaaS のオープン・クローズ戦略を両輪にして，フォン・ノイマン・アーキテクチャを採用しているか

学術・社会連携と産学協創を推進しています．研究のらです．日本はメモリデバイスのイノベーションで世

目標は，半導体のタイムパフォーマンスを追究するこ界をリードしましたが，ビジネスでは資本競争に敗れと，すなわちエネルギー効率と開発効率を10倍高める

ました．

ことです．

大量生産・大量消費には，しかしながら限界があり

日 本 は， 工 業・ 情 報 社 会 か ら 人 間 中 心 の 社 会

ます．環境負荷が過大となり，世界はエネルギー危機「Society5.0」を目指しています．知価社会において，半に直面しています．ビッグデータを AI で分析するため導体は産業のコメから社会の神経細胞へと進化します．

には，さらに大きな電力が必要になります．
そこでついに，ゲームチェンジが起きました．半導4半導体戦略はどうあるべきでしょうか？その答えを探すのが d.lab のミッションです．

新センター長挨拶d.lab 第二章に向けて誠素養を身に着けた人材の輩出への取り組みを始動しま
した．
また，VDEC は，2003年12月に竣工した武田先端知東京大学大学院工学系研究科附属システムデザイン研

ビルの地下にクリーンルームを有しており，装置の利究センター（d.lab）基盤設計研究部門において VDEC

用共有に早くから取り組み，2007年度 -2011年度の文部機能としてその活動を継続しております．VDEC は言

科学省の施策「ナノテクノロジーネットワーク」にお

うまでもなく，日本国内の唯一の半導体集積回路設計

ける「超微細リソグラフィー・ナノ計測拠点」，2012年

プラットフォームであり，28年目を迎え，昨今の半導度 -2017年度の「ナノテクノロジープラットフォーム」

体投資ブームにおいてますますその重要性が増してい事業，そして現在「マテリアル先端リサーチインフラ」

ま す．2018年8月 か ら2023年3月 ま で 経 済 産 業 省・事業を通したクリーンルーム装置の共有によるデバイ

NEDO（新エネルギー・産業技術総合開発機構）によス研究のプラットフォームとしての取り組みを継続しるプロジェクト「AI チップ開発加速のためのイノベーています．

ション推進事業／研究開発項目②：AI チップ開発を加同時に，半導体が産業のコメ，Society5.0実現のため速する共通基盤技術の開発」を AIST（産総研）ととものカギであり，世界中での技術覇権争いと国際協調とに受託し活動を開始した「AIDC（AI チップ設計拠点）」

いった国際社会における地政学的，国家戦略上重要な活動は，これまで VDEC 機能が完全なアカデミック向技術と位置付けられるに従い，世界各国で国家規模のけであったものを，中小企業・ベンチャー・大学にお大規模な投資がなされています．それに呼応する最先ける開発型プロジェクトにも拡張するものとして，

端の研究開発の担い手として d.lab の位置づけがますま

NEDO からのプロジェクト終了後の2023年4月以降もす重要になると考えています．d.lab では最先端の研究有料化することでより活動を活性化させています．

開発と同時に，その研究・教育活動の基盤を整備する

また，半導体・設計研究の高度化を目指して VDECの改組により2019年10月に設置された d.lab は設立して役割を担うことで，この社会要請にこたえていきたいと考えています．

4年半が経過しました．その間，世界中で半導体に関す

今後，経済産業省・文部科学省などと最先端半導体る取り組みの活性化に呼応する如く，d.lab 協賛事業のの設計を担える人材の育成にも取り組んでいきます．

発足・継続，技術組合 RaaS の発足と継続といった活動

2024年4月1日より初代センター長の黒田忠広先生のに加え，文部科学省の「次世代 X-nics 半導体創生拠点後を受けて，二代目のセンター長として，同時に，1996

形成事業」への『Agile-X ～革新的半導体技術の民主化

年発足の VDEC の初代センター長，鳳絋一郎先生，二拠点』としての採択・活動開始，「技術研究組合最先端

代目浅田邦博先生，三代目藤田昌宏先生からという意

半導体技術センター（LSTC）」活動に関連した活動へ

味で VDEC 四代目のセンター長として，皆様の力を結の取り組み等多くの活動に取り組んできております．

集する形で d.lab・VDEC 機能の活動をさらに拡充して2024年4月からは東京大学の学部横断型教育プログ

1

の紹介
d.lab

は1996年5月に発足し，2019年10月に学内改組に伴い，

1﻿

章

東京大学大規模集積システム設計教育研究センター

導する形で開始し，東京大学において幅広く半導体の第池田

ラム「半導体教育プログラム（SPIRIT）」を d.lab が主まいります．

5

第2章

第

2-1

章

2

事業の紹介とd.lab
年度事業報告20
2
3d.lab事業の紹介と2023年度事業報告

2.1

先端設計研究部門

2.1.1

先端設計研究部門の事業概要紹介

ログラムを構成できました．以下2023年度の協賛事業

先端設計部門は，教授4名，准教授1名，講師1名，特の活動を報告いたします．2023年度も5月から3月のほ

任教授1名，上席研究員1名（兼務含）で構成されておぼ1年間にわたり活動を行いました．表2.1.2に2023年度

り，エネルギー効率と設計効率の高い半導体集積回路に開催したイベント及びセミナーの一覧を示します．

の設計を目指しています（2024年3月現在）．

2023年5月31日に東京大学伊藤謝恩ホールにて2023

2022年8月に国立研究開発法人新エネルギー・産業技

年度第1回イベントとして，d.lab 協賛事業キックオフ特術総合開発機構（以下「NEDO」）の「高効率・高速処別講演会および懇談会を行いました．半導体の新たな理を可能とする AI チップ・次世代コンピューティング

時代が始まりを告げ，最先端半導体は今世紀の経済にの技術開発／研究開発項目④ AI エッジコンピューティ

とって，かつての石油以上に重要な戦略物資となり，ングの産業応用加速のための技術開発」の中で，「万能

多くの投資と期待が集まっています．d.lab 協賛事業キ高位合成と新型汎用データフロー計算機構」を研究テックオフでは，Rapidus 株式会社の東哲郎取締役会長をーマとして，日本電気株式会社と東京大学とキヤノン

お招きし，「最先端半導体の持続可能な開発に向けて株式会社が実施先として採択されました．本研究は-Rapidus, LSTC 設立の背景 -」と題して，ラピダス及び2025年3月31日までの期間で行っております．

LSTC の概要，日本半導体に対する今後の期待について各研究室での研究とは別に，組織として大きく2つの特別講演を行って頂きました．その後，現在 d.lab にお活動を行っています．1つ目は，d.lab 協賛事業です．こいて実施中の大型研究開発プロジェクト4件の概要をごれは d.lab 内の他部門の方々にもご協力いただいている

紹介したのちに，d.lab 教授陣の研究紹介をいたしましものです．2つ目は，先端システム技術研究組合への参た．本講演会は，伊藤謝恩ホールおよびオンラインで画です．本節では，これら2つの2023年度の活動についのハイブリッド形式で行われ，講演会後には現地参加て報告いたします．

していただいた皆様と懇談会を行い，名刺交換等の情報交換を行いました．

2.1.2

6

d.lab 協賛事業

6月28日には，2023 IEEE 73rd Electronic Components

システムデザイナーと半導体関連事業者が集い，情and Technology Conference（ECTC 2023）の報告会を行報・意見交換を行い，学術・社会連携をオープンに議いました．本会議は，IEEE Electronics Packaging Society

論する 国際知価センター を目指して d.lab 協賛事業をが主催するパッケージ，部品，マイクロエレクトロニ

2020年度に開設しました．IoT，AI，5G，自動運転・

クスシステムについての科学・技術について幅広く議制御，ヘルスケアなどのシステムデザイナーのアイデ論する，今年で73回目の開催となる伝統のある世界有

アと，先端 CMOS や3D 集積などの先進半導体技術と，数の国際会議です．今回は米国フロリダ州オーランド

それを支える素材や製造装置を結びつけるハブを目指にて開催されました．技術プログラムは，パッケージ

しています．2023年度は，最終的に51社にご参加いた

ング技術全般にわたる最先端の開発成果と革新技術をだきました．表2.1.1が2023年度の協賛会員企業一覧でカバーし，チップレット，ハイブリッド接合，モデリ

す．参加いただいた各社の皆様にこの場であらためて

ングとシミュレーション，インターコネクション，材

お礼申し上げます．

料とプロセス，信頼性，製造技術などが主なトピック

2023年度は，5月の新型コロナウイルス感染症の5類スとして構成されています．本報告会では，最新の先移行を受け，協賛事業設立時の構想にあったように

端パッケージ技術と次世代のコア技術にフォーカスし，d.lab の研究成果の報告にとどまらず，東京大学の著名

その技術動向とトピックスについて報告しました．

教授や学生との交流，世界の大学や研究機関との交

7月12日には6/11～6/16に京都にて開催された VLSI流，国際会議の情報提供，産業界のトップレベルの交シンポジウム（The 2023 VLSI Symposium on Technology

流，サムスン電子などの最先端技術の紹介や視察など& Circuits）の報告会を行いました．本会議は，1987年

を従来の Webinar 形式に加えリアルイベントとしたプ

以来，IEEE Electron Device Society/Solid State Circuits

Society と応用物理学会（協賛：電子情報通信学会）がクの一つとなっている露光マスクパターン技術につい主催する最先端の半導体デバイス・プロセス技術，半て，省力化，短 TAT 化が期待される NVIDIA cuLitho 技

導体回路技術に関するマイクロエレクトロニクス業界術について愛甲様にご紹介頂きました．
おいて，d.lab 協賛会員企業技術交流会を行いました．

今年のテーマである「Rebooting Technology and Circuits

9社の皆様にご講演いただいたあと，11社の皆様にホワ

for a Sustainable Future」 に 基 づ い て， 先 端 ロ ジ ッ ク

イエにて展示発表をしていただきました．会員の皆さ

CMOS，メモリー，イメージセンサー，フォトニクス，

んに交流いただくとともに，教職員や学生も議論に参

機械学習，AI，デジタル，通信，アナログなどの最先加させていただき，大きな盛り上がりを見せたイベン

端技術のプログラムが組まれています．報告会では，

トとなりました．

回路・通信システム，AI・機械学習，先端 CMOS，先12月13日には，材料セミナーを行いました．半導体

端メモリー，3D 集積プロセス技術にフォーカスし，そ関連の技術開発に世界中がしのぎを削る時代を迎えての技術動向とトピックスについて報告しました．

います．チップレットや3DIC のように，システムの性能を発揮するための様々な提案が発表され，半導体材

おいて，日本での R&D を強化中のサムスン電子に，フ料に対する要求も多様化してきています．しかも，実ァンダリ戦略，先端 PKG や将来の半導体装置，日本で用化に至るまでの開発期間を短くするための工夫が必の研究開発戦略について，本社メンバーおよび日本の要です．本セミナーでは，データ利用による材料開発

研究所トップをお迎えしてご講演いただきました．

と実験の自動化による革新的な材料探索手法について

9月25日と26日には，d.lab 協賛事業としては始めての物質・材料研究機構データ駆動型アルゴリズムチーム

試みとして，1泊2日のツアーに出かけました．目的地の田村様にご講演いただきました．続いて，半導体パは，今最も半導体がホットな，九州地区です．1日目

ッケージの動向について JEITA 実装技術ロードマップ

は，東京エレクトロン九州株式会社，株式会社オジッ

専門委員会副委員長兼 WG1主査兼 WG3副主査であらクテクノロジーズ，ローツェ株式会社を見学させていれるナミックス株式会社の尾崎様にご講演いただきま

ただいたあと，くまもと3D 連携コンソーシアムの皆様

した．最後に研究開発成果として得られる材料の適正と技術交流会を行わせていただきました．セミナー講を検証するために利用可能な東京大学スーパークリー

演やポスターセッションで議論を深めました．同日はンルームを d.lab 三田教授より紹介させていただきまし熊本市内に宿泊しました．翌日はバスに乗り，福岡県

た．

糸島にある三次元半導体研究センターを訪問させてい年が明けて2024年1月19日には，IEDM2023報告会を行ただきました．同センターの施設の見学をさせていたいました．IEDM（International Electron Devices Meeting）

だくとともに，同センターでの研究成果に関する講演は IEEE が主催するデバイス技術に関する世界最高峰のを聞かせていただきました．本ツアーの企画段階から国際会議で，12月3日 ~7日にIn-personおよびOn-demand

相談に乗っていただいた熊本県庁の皆様，また見学先のハイブリッド形式で開催されました．IEDM 会議全

企業の皆様にあらためてこの場でお礼申し上げます．

体概要の報告と先端 CMOS デバイス技術・材料技術，

熊本及び福岡の皆様の半導体に賭ける熱い思いを肌で不揮発メモリ技術，コンピューティング技術，3D 集積

感じた2日間でした．

・実装技術にフォーカスした最新デバイス技術の動向

10月25日には，「AI & Logic-LSI を支える最先端デバ

2

2
0
2
3

年度事業報告9月5日には，東京大学武田先端知ビル武田ホールに

2-1

事業の紹介とd.labル）交互で開催され，今年は京都開催となりました．

章

11月24日には東京大学武田先端知ビル武田ホールに第のプレミア国際会議です．毎年，日米（京都 / ホノル

について d.lab 教授陣が解説を行いました．

イス・プロセス」と題し，新技術の紹介と新たな可能2023年 度 の セ ミ ナ ー シ リ ー ズ は，3月18日 の2024性の探索を目的としたセミナーを行いました．今後International Solid-State Circuits Conference（ISSCC2024）

FinFET に代わって2nm 世代で登場すると予測されていの報告会で結びました．2月18日から22日に，米国サンフるナノシート FET について，d.lab 小林准教授に解説頂

ランシスコにおいて開催された，2024 IEEE International

きました．次に，ロジック LSI 多層配線層内に超小型Solid-State Circuits Conference（ISSCC）の学会報告を行スイッチを形成することで配線形成後に回路構成切り

いました．今年度は過去にないほどの厳しい審査を勝替えることが可能であるナノブリッジ技術についてナ

ち抜いた論文が発表されました．会議概要，基調講演，

ノブリッジセミコンダクター社の多田様にご紹介いた

イメージャ，メモリ，機械学習，RF，ワイヤレス，デ

だきました．最後に，現状の半導体開発のボトルネッ

ータコンバータ，デジタルアーキテクチャ，デジタル

7

第

2-1

章

2

事業の紹介とd.lab
年度事業報告202
3回路，パワーマネジメント / アナログ，ワイヤライン，

ところが，専用チップの開発は誰にでも簡単にでき

テクノロジーディレクションの分野について，d.lab 教

るものではありません．チップに集積されるトランジ

授陣が解説しました．

スタ数は世界人口を超えようとしています．開発費は2023年度の活動は，ポストコロナ時代に合わせ，参近年急増して100億円にも達する勢いです．数100人の加者の利便性の高いリモートセミナーとより深く交流

設計者を配しても開発に数年を要します．技術進歩ができるリアルイベントを織り交ぜた開催としました．

早い現代においては全く間に合いません．

九州地区への泊りがけの見学ツアーなど従来にはなか

ソフトウェアは，バグがあっても後でパッチを当てったような企画も組み込みことができました．引き続て修復できます．しかし，ハードウェアは完璧に仕上

き2024年度も，会員と大学人，あるいは会員間の知的げなければなりません．ハードウェアはソフトウェア

交流を活性化できるイベントの企画を行っていきたい

より設計が難しくて開発リスクが高く，”hard” です．

と考えています．

ーのような技術がチップの開発にも用いられたならば，
2.1.3

先端システム技術研究組合

すなわちシリコンコンパイラーができたならば，ハー先端システム技術研究組合（RaaS: Research Association

ドウェアの開発費が下がりリスクも下がるでしょう．

for Advanced Systems）は2020年8月17日に開設されましハードウェア設計者の人口も増えます．やがてオープ

た．RaaS は，データ駆動型社会を支えるシステムに必ンソースの文化が根付き，エコシステムのネットワー

要な専用チップのデザインプラットフォームを構築し，クが重層的に拡大発展すれば，マスコラボレーション

オープンアーキテクチャを展開することで，専用チッも可能になるでしょう．そうなれば，まさにソフトウ

プの開発効率を10倍高めることを目標に掲げていま

ェアを書くようにチップを作ることができます．

す．さらに，3次元集積技術を研究開発し，最新の7nm

かつてアラン・ケイが「ソフトウェアを本気で考え

CMOS テクノロジーで製造したチップを同一パッケー

る人たちは，自分でハードウェアを作ることになる」

ジ内に積層実装することで，エネルギー効率を10倍高と言いました．システム開発には，ハードウェアとソめることが目標です．

フトウェアの両方が必要です．

我々は半導体ビジネスの主役が，汎用チップから専

私たちの目標は，シリコン技術の民主化（democratize

用チップに再びスイングすると考えています．その背access to silicon technology）です．シリコンコンパイラ

景にはデータ社会特有の「エネルギー危機」がありまーをイノベーションし（design chips as writing software），

す．データが急増し，AI 処理が高度化して，エネルギ

短時間でプロトタイプを作れる開発プラットフォーム

ー危機に拍車がかかっています．このままいくと，2030を創出します（agile authentic prototyping）．

年には現在の総電力の倍近い電力を IT 関連機器だけで技術目標は，開発効率10倍かつエネルギー効率10倍

消費し，2050年にはそれが約200倍になると予想されてです．開発効率を高めるために，アジャイル設計プラ

います．デジタルトランスフォーメーションに莫大なットフォームを創出し，オープンアーキテクチャを展

エネルギーを費やして地球環境を破壊することになる開します．また，エネルギー効率を高めるために，チのなら，サステイナブルな未来は望めません．

ップを先端 CMOS 技術で製造し，3次元実装します．

こうした状況下では，エネルギー効率を10倍高めた

半導体を製品として売るのではなく，サービスとし者だけが，コンピュータを10倍高性能にでき，スマーて提供する．そのための技術を RaaS（ラース）は研究

トフォンを10倍長く使えます．あらゆるタスクをこな開発します．

せる汎用チップに比べて，無駄な回路をそぎ落とした

2021年度には，国立研究開発法人新エネルギー・産

専用チップはエネルギー効率を桁違いに改善できま

業技術総合開発機構（以下「NEDO」という．
）の，す．専用チップが求められる理由がここにあります．

「ポスト5G 情報通信システム基盤強化研究開発事業／

さらに，AI 処理に用いられる神経回路網はデータを並

先端半導体製造技術の開発（b）先端半導体の後工程技

列処理するので，逐次処理をするフォン・ノイマン・術（More than Moore 技術）の開発 」に係る公募に RaaS

アーキテクチャでは性能を引き出せません．AI アクセとして応募し採択されました．開発テーマは，「（b2）

ラレータのための専用チップが世界中で開発されていエッジコンピューティング向け実装技術」です．

ます．また，ムーアの法則が減速していることも専用
チップの時代の追い風になっています．

8

もし，ソフトウェアの開発に用いられるコンパイラ

2023年度は，システム系研究開発においては，アドバンテストと理研という新たなメンバーが加わり，3か年計画の初年度として新たな目標に向かって研究を進

表2.1.1

めました．テクノロジー系研究開発においては，前述

アオハ株式会社の NEDO プロジェクトを柱に，ダイレクト接合3D 積

旭化成エレクトロニクス株式会社

層技術開発（WoW および CoW 向け装置 ･ プロセス開発）として Cu-Cu の低温ハイブリッド接合による WoW（Wafer on Wafer）接合技術及び CoW（Chip on Wafer）

株式会社 ＡＤＥＫＡ
株式会社アドバンテスト（RaaS）
アナログ・デバイセズ株式会社
ウシオ電機株式会社
オルガノ株式会社
株式会社神戸製鋼所
一般財団法人 材料科学技術振興財団
株式会社サムスン日本研究所
シーメンス EDA ジャパン株式会社
ＪＳＲ株式会社
株式会社 JCU
信越化学工業株式会社
株式会社ＳＣＲＥＥＮホールディングス（RaaS）
株式会社ソシオネクスト
ソニーグループ株式会社
ダイキン工業株式会社（RaaS）

2
0
2
3

年度事業報告住友商事株式会社

事業の紹介とd.lab

株式会社コベルコ科研

2章

キオクシア株式会社

2-1
第接合技術の構築とその実装化に取り組んでおります．

2023年度 d.lab 協賛会員（50音順）

大日本印刷株式会社
株式会社ディスコ
ディップソール株式会社
東京エレクトロン株式会社
東京応化工業株式会社
東洋紡株式会社
東レ株式会社
凸版印刷株式会社（RaaS）
長瀬産業株式会社
株式会社ニコン日本アイ・ビー・エム株式会社
日本ケイデンス・デザイン・システムズ社
日本シノプシス合同会社
日本電子株式会社
株式会社ネクスティ エレクトロニクス
パナソニックインダストリー株式会社

パナソニック コネクト株式会社（RaaS）
株式会社半導体エネルギー研究所
株式会社日立製作所（RaaS）
富士通株式会社
富士フイルム株式会社（RaaS）
マイクロンメモリ ジャパン株式会社
三菱ケミカル株式会社
三菱電機株式会社
株式会社ミライズテクノロジーズ（RaaS）
株式会社村田製作所
国立研究開発法人 理化学研究所（RaaS）
ルネサス エレクトロニクス株式会社
株式会社レゾナック
ローム株式会社

9

表2.1.2

2023年度 d.lab 協賛事業セミナー

開催日

タイトル

講師

2023/5/31

2023年度 d.lab 協賛事業キックオフ特別講演会

Rapidus 株式会社 取締役会長
東 哲郎様
d.lab 黒田 忠広 教授
d.lab 丹羽 正昭 上席研究員
d.lab 若林 一敏 上席研究員
d.lab 最上 徹 特任研究員
d.lab 池田 誠 教授
d.lab 三田 吉郎 教授
d.lab 小林 正治 准教授
d.lab 飯塚 哲也 准教授
d.lab 小菅 敦丈 講師

2023/6/28

ECTC2023報告会

d.lab 川野 連也 特任研究員
d.lab 高木 剛 主幹研究員
d.lab 山本 和徳 主幹研究員
産総研 3D 集積システムグループ 研究グループ長
菊地 克弥様

2023/7/12

VLSI シンポジウム2023報告会

d.lab 濱田 基嗣 特任教授
d.lab 小菅 敦丈 講師
d.lab 平本 俊郎 教授
d.lab 高木 信一 教授
d.lab 小林 正治 准教授
d.lab 丹羽 正昭 上席研究員

2023/9/5

Samsung Day

Samsung Electronics
EVP at HQ & University Relations Center（URC）
金 宣植様
EVP at Samsung Foundry
Park Cheolmin 様
Master at Mechatronics Research
康 松潤様
日本サムスン株式会社 専務
Samsung デバイスソリューションズ研究所 研究所長
川平 博一様

2023/9/259/26

九州ツアー

東京エレクトロン九州株式会社
株式会社オジックテクノロジーズ 合志事業所
ローツェ株式会社
くまもと3D 連携コンソーシアム
三次元半導体研究センター

第

2-1

章

2

事業の紹介とd.lab
年度事業報告

2
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2
3

10

2023/10/25 AI & Logic-LSI を支える最先端デバイス・プロセス

d.lab 小林 正治 准教授
NanoBridge Semiconductor, Inc.
VP
多田 宗弘様エヌビディア合同会社マーケッティングマネージャ
愛甲 浩史様

2023/11/24 d.lab 協賛企業技術交流会

株式会社神戸製鋼所
三菱ケミカル株式会社
株式会社コベルコ科研
JSR 株式会社
株式会社ソシオネクスト
ルネサスエレクトロニクス株式会社
日本アイ・ビー・エム株式会社，キオクシア株式会社
株式会社村田製作所
日本ケイデンス・デザイン・システムズ社
日本シノプシス合同会社
株式会社ＡＤＥＫＡ
シーメンス EDA ジャパン株式会社

開催日

タイトル

2023/12/13 材料セミナー

講師

d.lab 平本 俊郎 教授
d.lab 高木 信一 教授
d.lab 小林 正治 准教授
d.lab 竹内 健 教授
d.lab 高木 剛 主幹研究員

2024/3/18

ISSCC2024報告会

d.lab 池田 誠 教授
d.lab 竹内 健 教授
d.lab 飯塚 哲也 准教授
d.lab 濱田 基嗣 特任教授
d.lab 小菅 敦丈 講師

2

事業の紹介とd.lab

IEDM2023報告会章

2024/1/19

2-1
第物質・材料研究機構データ駆動型アルゴリズムチー
ム チームリーダー
田村 亮様
JEITA 実装技術ロードマップ専門委員会副委員長
兼 WG1主査兼 WG3副主査
ナミックス株式会社 参事
尾崎 裕司様d.lab 三田 吉郎 教授

年度事業報告

2
0
2
3

11

2.2

先端デバイス研究部門

先端デバイス部門では，データ駆動型システムを実

くはウェハレベルで直接接合を形成して，データの移現するため半導体システムのエネルギー効率を10倍改

動距離を短縮しエネルギー効率を高めるダイレクト接

善することを目指し，3次元集積技術と先端デバイス技合3D 積層技術に注目し研究を行っている．

術の研究を行っている．

通信システム基盤強化研究開発事業／先端半導体製造

第

2-2

章

2

事業の紹介とd.lab
年度事業報告2
0
2
3

2021年度に採択された NEDO 事業「ポスト5G 情報

2.2.1

技術の開発（助成）」において，d.lab が組合本部となり

構成

教授		

高木

信一

運営している3D 集積技術に関する技術研究組合である

教授		

平本

俊郎（部門長）先 端 シ ス テ ム 技 術 研 究 組 合（Research Association for

教授		

染谷

隆夫

Advanced Systems：RaaS）が，『ダイレクト接合3D 積層

教授		

内田

建

技術開発（WoW および CoW 向け装置 ･ プロセス開発）
』

准教授		

小林

正治

というテーマに RaaS 組合員企業とともに取り組んでい

上席研究員

丹羽

正昭

る．Cu-Cu の低温ハイブリッド接合による WoW（Wafer

主幹研究員

高木

剛

on Wafer）接合技術及び CoW（Chip on Wafer）接合技

特任研究員

山本

和徳

術に関するチョークポイント技術の開発とその実装化

特任研究員

最上

徹

を目指したプロジェクトである．

特任研究員

川野

連也

今年度は，プロジェクト3年目にあたり，主要設備の

特任研究員

二宮

健生

立上げが完了し基本性能が確認された．また，要素技

特任研究員

王

俊沙

術開発においても基本特性を実証し，当初目標を達成
した．2024年1月に実施された中間ゲート審査を通過

2.2.2

事業報告

データ駆動型社会の実現を目指して，エネルギー効

12し，2026年6月の最終目標達成に向け研究開発を加速している．

率10倍を可能とする次世代3D 集積技術のコアとなるプ

また，生産技術研究所，マテリアル工学専攻と共同

ロジェクトを行っている．AI をはじめ大量のデータ処で JST ALCA-Next に “ フォノンエンジニアリングに立理を必要とするコンピューティング技術において，メ

脚した3DIC 放熱技術開発 ” を新たに提案し，採択されモリとプロセッサとの間の大量で頻繁なデータ移動にた．2026年度末に予定されているステージゲートまで

伴うエネルギー消費が大きな課題となっている．そののスモールフェーズにおいて，3DIC の放熱技術についような課題を解決する技術として，チップレベルもして研究し，放熱効果の実証を行う予定である

2.3 基盤設計研究部門（旧VDEC部門）
2023年度事業報告および2024年度事業計画
2.3.1

基盤設計研究部門概要

2.3.2

基盤設計研究部門における教育の実施状況（VDEC）は，1996年の発足以来『LSI 教育情報の発信

複数の CAD ツールを連携する実用的設計例の体験教育

拠点形成』，『VLSI 設計支援教育用 CAD ソフトウエアのである．2022年度は開催を断念したが , 2023年度は全整備』，『VLSI チップ試作支援』を3つの柱として，日国協力教員の協力の元 , このセミナーを含めた社会人

本の大学・高専における集積回路設計教育に資する事のリフレッシュ教育プログラムを再開させた .

る，半導体集積回路関係の強化を目指した組織改編にと学生を中心とした VDEC デザイナー・フォーラムをより，東京大学大規模集積システム設計教育研究セン

開催している．これはワークショップ形式の会合であターは東京大学大学院工学系研究科附属システムデザ

り，企業・大学からの招待講演に交えて，参加者が設

イン研究センター（d.lab）へと改組され，その中で，計事例を持ち寄ってその成功談，失敗談を交換する．

基盤設計研究部門がこれまでの VDEC の担ってきた機これから設計を始めたいと考えている学生・教官もこ

能を引き続き担い，シームレスに活動を継続している．

こでさまざまなノウハウを得ることができる．2023年

ここでは，d.lab 基盤設計研究部門の活動内容に基づ

度は VDEC デザイナー・フォーラムを9月29-30に山口

き，以下に2023年度の概要を報告する．

県下関市川棚温泉川棚グランドホテルお多福にてハイ

VDECの使命は全国の国公私立大学および高専のLSI

ブリッド開催した．2011年度から，VDEC 活動におけ

設計研究・教育を高度化し，産業界に対しても優秀なる表彰として「IEEE SSCS Japan Chapter VDEC Design

LSI 設計技術者を数多く送り出すことである．VDEC のAward」の最終審査・表彰を VDEC デザイナー・フォー

発足より27年経過し，各大学における CAD ソフトウエ

ラムの場で行っており，2023年は，IEEE SSCS Japanアの利用技術教育や LSI 設計・設計フローに関する教

Chapter VDEC Design Award として，東京工業大学の山育の充実が図られている．その一方で，先端の LSI 設崎 雄大 , 4件の VDEC デザインアワード優秀賞，（山崎

計技術およびそれに対応する CAD ソフトウエアは一層

雄大（東京工業大学）, 中西

複雑化し続けている．そのため，CAD ツールの導入に

術大学院大学）, Li Shuowei（東京大学）, 宍戸

際しては，CAD ベンダーから講師を招いてのセミナー（九州工業大学））, 2件の VDEC デザインアワード奨励の開催を継続しており，参加者の利便を図るために賞（岡田 竜馬（奈良先端科学技術大学院大学）, 大谷

2009年度より東京での開催と同時に映像配信による拠

愛（立命館大学）），2件の VDEC デザインアワードア

点校での遠隔受講としている．VDEC としては各ユー

イデアコンテスト部門嘱望賞（アンドリノ ロベルトザ研究室内で “ 技術伝承 ” され，VDEC 主催のセミナー（山形大学）, 堀田 遼太郎（立命館大学））を授与した．

がトリガーとなって最新の CAD 利用技術が全国的に広また , 本年度より , 次の3名（田辺 駿介（静岡大学）,

がることを期待している．なお，2022年度においては，

立田 一葵（立命館大学）, 張 浩明（東京大学））をすべてのセミナーをオンラインで実施している．一部

VDEC デザインアワード ファイナリストと認定した .

の項目に関しては，オンデマンド＋ライブ Q&A という

このようなセミナー，フォーラムを通じた教育シス形で実施し，参加への利便性の向上への取り組みを行

テムにより LSI 設計の基本的項目を学習できるようにった．また , 各社のツールチェインが複雑化し導入しなっているが，それでも実際の LSI 設計の場面では，ているツールを十分に使いこなすことが困難となってさまざまな困難に直面することが多い．初心者にとっいるという現状を鑑み , 各ツールベンダーの推奨するては CAD ソフトウエアのセットアップは最大の問題でツールチェインに関する講演会もツールセミナーの開ある．セットアップの後も CAD ソフトウエアが発する催に合わせる形で実施した . なお，2019年度末からの“ 難解なエラーメッセージ ” でとまどうことも多い．こCOVID-19感染拡大を受けて，各 EDA ベンダーからのような場合に力を発揮するものが VDEC メールグル

EDA ツールの自宅からの利用に関する許諾を受け，ープである．VDEC ユーザは VDEC のホームページか2023年度においても，日本国内における集積回路設計

ら CAD メールグループや試作技術対応のユーザグルー

研究・教育に遅滞の生じないよう取り組んだ．

プに登録することができ，そこに直面する疑問点を投

2

2
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3

年度事業報告これらセミナーに加えて VDEC では年1回，若手教官

事業の紹介とd.lab

業を展開してきた．2019年10月1日に東京大学におけ2-3
章

LSI 設計フローセミナーは LSI 設計の基本概念教育と第東京大学大規模集積システム設計教育研究センター

優輝（奈良先端科学技
優樺稿し，助けを求めることができる．メールグループの13

登録ユーザはそれに回答する義務を負っているわけで

速設計検証環境の提供を行っている．2020年度に NoCはないが，ほとんどの場合，数時間から数日以内に経および PCIe, DDR4などを備え，複数の機能 IP コアを搭

験豊かなユーザからの支援を得ることができる．ぜひ載可能な SoC プラットフォームの AI-One 設計を行い，この仕組みを活用することで問題解決の一助としてい利用者の設計した AI IP コアを複数搭載した SoC として

ただきたい．

テープアウトを行ったものが，組み立て等の関係で大幅に遅れて2022年1月に納品され1週間足らずで SoC の基盤設計研究部門における発表文献の推移

基本機能の検証，2021年度中にほぼすべての IP コアの

図2.3.1 に VDEC に関係する発表文献の VDEC ファシ

基本動作の確認が完了するという大きな成果を上げてリティー利用状況を示す．論文執筆にあたり CAD ソフ

いる．さらに2022年6月には12nm で4種類の AI IP コア

事業の紹介とd.lab

トウエアが幅広く利用されていることが確認できる．

を搭載した AI-Two の設計試作を行い2023年3月までにCAD ソフトウエアはチップ設計だけでなくチップ試作

すべての IP コアのデモの実現を行っている．また，同の準備段階で利用される場合が多いため，研究の基本

活動をより強化するために，2019年9月1日に，「産総研

アイデアを実証するツールとしての貢献度も大きい．

・東大 AI チップデザインオープンイノベーションラボ

2
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2
3

2.3.4

第

2-3

章

2

2.3.3

ラトリ」
（AIDL）を東京大学浅野キャンパス武田ビル
基 盤設計研究部門における AI チップ設計拠点内に設置し研究を加速させている．

年度事業報告活動概況
平成30年度（2018年度）から東京大学 VDEC，国立研究開発法人産業技術総合研究所が共同でNEDOから受託している「AI チップ開発加速のためのイノベーシ

2.3.5 基盤設計研究部門の2024年度の活動計画
2024年度においても，従来通りアカデミック向けの活動を継続する．

ョン推進事業／研究開発項目②：AI チップ開発を加速する共通基盤技術の開発」により，国内のベンチャー【設計情報発信・セミナー開催】

・中小企業向けの EDA 利用・設計環境を構築し，AI チ

本年度は，1997年度より継続している CAD ツール利ップ設計拠点として活動を行っている．2022年度で用法に関する技術セミナー，1998年度から継続していNEDO からの受託プロジェクトは終了したが , 引き続る社会人向けの「リフレッシュセミナー」，1996年度よき , 後述の「産総研・東大 AI チップデザインオープン

り継続している若手のための「デザイナーズフォーラ

イノベーションラボラトリ」（AIDL）が主体となる形

ム」を継続して開催する．教科書，教材の整備充実を

で , AI チップ設計拠点活動を継続している . 本活動で行なうことを予定している．

は，ベンチャー・中小企業がエンジニアリングサンプ
ルまで試作可能な EDA ツールライセンスの導入に加え，40nm, 28nm, 12nm 向けの IP を導入，また，同プロ
ジェクト開始時に経済産業省からの補助金により導入された，ハードウエアエミュレータによる大規模・高図2.3.1 VDEC を利用した発表文献数の推移

14

図2.3.2 VDEC ファシリティー利用状況【CAD ツール提供】
上 流 設 計（Cadence, Synopsys）， 中 流 設 計（Synopsys,
Cadence）,下流設計（Cadence）の各基本ツールを，2024
年度もサポートしていく．これに加え2002年度から導入した設計検証（Mentor: Caribre, ModelSim, Catapult等），2004年度から導入したアナログ RF 設計ツール（Agilent: ADS/EMPro/GoldenGate）を継続してサポート

第2-3

するとともに，2005年度より提供を受けている Sharp 社章

2

C ベース設計ツール（BachC）を継続してサポートすウト表示プラットフォーム（Lavis）に関しても利用状

CADUserLicense況 に 基 づ き 継 続 を 行 う と と も に，2011年 度 か ら のSpringSoft 社の検証ツールは，SpringSoft 社が Cadence 社に買収され Cadence 社のツール群としてのサポートが事業の紹介とd.lab

る．2008年度より提供を開始している TOOL 社レイア

2
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2
3

継続されることになっている．

年度事業報告【チップ試作支援】
2024年度は，2023年度から引き続きローム株式会社の0.18umCMOS プロセスおよび JS Foundry（旧オンセ
ミ - 三洋半導体）0.8μmCMOS を定常試作として継続する（すでに一部の試作は進行中である）. なお , 一部のチップ試作に関しては試作申込数が少ない場合に試作キャンセルとなることがある . また，2020年度に検討を

CADUser

開始した，IHP SiGeBiCMOS 0.18um 試作を継続する．
【そのほか】
経済産業省・NEDO の「AI チップ開発加速のためのイノベーション推進事業」における「AI チップ開発を加速する共通基盤技術の開発」」事業が2023年3月に終了し，この事業を自立して活動するために，「産総研・
東大 AI チップデザインオープンイノベーションラボラトリ」（AIDL）第2期を東京大学浅野キャンパス武田ビル内に設置し，AI チップの設計・評価・検証等の開発
環境を中小・ベンチャー企業への提供を継続している．
表2.3.1CADLicense

VDEC チップ試作スケジュール（2024年度）【CMOS 0.8μ m 2P2M】 JS Foundry（旧オン・セミコンダクタ）
試作申込締切設計締切

納品・試作完了

2024年度第1回

2024/7/16

2024/9/24

2024/12/16

2024年度第2回

2025/1/6

2025/3/24

2025/6/23【CMOS 0.18μｍ 1P5M（+MiM）】 ローム株式会社
試作申込締切設計締切

納品・試作完了

2024年度第1回（2024年7月試作）

2024/4/1

2024/6/24

2024/10/9

2024年度第2回（2024年9月試作）

2024/6/10

2024/9/2

2024/12/14

2024年度第3回（2024年11月試作） 2024/7/29

2024/10/21

2025/2/18

2024年度第4回（2025年3月試作）

2025/2/3

2025/5/16

2024/11/14

15

2.4

基盤デバイス研究部門

2.4.1

基盤デバイス研究部門のミッション

恵まれた環境を「等価的に所有（共有）」でき，全国d.lab 基盤デバイス研究部門は，自らも現役研究者と

第

2-4

章

2

津々浦々で最先端研究を実施することができる．
上記目的を達成するために d.lab 基盤部門では，2001

吉郎教授を部門長とし，関連専攻（総合研究機構，電年に武田郁夫氏（現アドバンテスト創業者）による工気系工学専攻，機械系工学専攻等）と人的・予算的協学系研究科（小宮山宏工学部長）及び大規模集積シス

力を行いながら，高度微細デバイス研究の必須3要素

テム設計教育研究センター（浅田邦博センター長）に（後述）を整備・運営・研究する30名規模のチームであ対して行われた巨額の寄付により，2003年12月に竣工した「武田先端知ビル」地下スーパークリーンルーム

子，センサ・マイクロシステムなど新規分野の研究に（ISO クラス3，実測クラス1を含む600㎡），及び上層階は，①加工・計測装置への膨大な設備投資と，②学問スペースの固有面積および借室面積を利用，価値総額に裏付けられた微細加工技術の厚い蓄積，そして③最50億円を超える一流の微細加工・計測装置を戦略的に先端の加工技術を開拓する研究開発力が必須である．

展開，共用授業を展開している（図1）．

る．集積回路に代表される半導体エレクトロニクス素

2
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3

上記高度微細デバイス研究の必須3要素は，個々の研究管理する公開装置は，アドバンテスト株式会社大浦室で開発され，個々の研究室に知見が蓄積されるのが会長御英断の寄付による「世界最速」高速電子線描画

20世紀後半の我が国の大学における基本形態であっ装置 F5112+VD01に始まり，平成24年度補正予算（アた．しかしながら，加工・計測装置は年々高度化・大ベノミクス「第一の矢」）によって導入された高精細電型化し，21世紀に至り，潤沢に資金を持つ研究室であ子線描画装置 F7000S-VD02，シリコン高速深掘りエッっても一流装置の調達そして維持が困難な時代となっチング装置 SPTS MUC-21 ASE-Pegasus，研究室レベル

た．もとより大学高専，企業や国研，NPO における全で導入できる最も高精細なクラスの走査型電子顕微鏡ての研究室が潤沢に巨額の資金と潤沢な人的リソース

Hitachi Regulus SU8230等約100台であり，洗浄，製膜，を個々に「独占所有」することは不可能であるが，1996

リソグラフィ，エッチング，組み立て，評価プロセス

年の VDEC 設立時に整備した「集積回路設計研究におの大半をカバーしている．現時点でカバーできていな

けるシェアードエコノミーモデル（ファウンドリ）」をい技術分野の装置は，ナノテクノロジープラットフォ

微細加工・計測研究分野に対して水平展開し，何人にームを受け継いだマテリアル先端リサーチインフラ事

対しても開かれた「オープンプラットフォーム」を整業全国14拠点のネットワークによって提供している．

年度事業報告事業の紹介とd.lab

してクリーンルームにおいて実験研究を牽引する三田備し運用する「互助」の仕組みを成立させられれば，

建物
用地

寄付

超純水

購入

２００３
２００１

大型装置

購入

大型装置

寄付

２００４
２００５
2006 MITA,
Yoshio
図1 武田先端知スーパークリーンルーム沿革

161

Clean Drafts

1. Cleaning, annealing

2. Material deposition

3. Lithography

Parylene
PECVD Cetus
ALD FlexAL

ZEP auto dev.
F5112 EB
MA-6 PEM-800
Spray coater×２＋ EB
F7000S＋
436/405/365nm
Automatic Liftoff
Beamer＋Tracer Mask Auto Dev.
DWL66+ 405nm HMDS Coater
V400ACE FIB
DWL66+ 375nm
Xvision200TB FIB
MUC-21 Pegasus NLD-5700Si
Ion Shower
Samco 10NR
NE-550 ICP
Idonus VaporHF
Samco XeF2
CE-300I ICPSand blast
Samco FA-1
CE-S ICPDAD3460 diamond 7476D wedgebond 4700E autobond
DFL7340 stealth
7200C diebonder
Lambda2 flipchip
Suss BA8
Elite300 proberMSA-500
Electrical measurements
8” prober
Shield room

RegulusSU8230 SEM
TM3030 SEM+EDX
JSM-6610LV SEM+EDX+Analyzer
Crossection Polisher / PECS /Carbon Coater
Phi680 AES
Bruker Dimension Icon AFM L-traceII
Dektak, Tohospec,
OLS5000 Confocal
VHX-6000 Digital Microscope
Microscopes
VR-120S resistivity

X2. Package / Jigs
LPKF Protolaser U4/ProtoMat S62
60W CO2 laser cutter Universal VLS4.60
1kW Fiber Laser cutter HGCF0606
NC Roland MDX-40
Metal NC Kitmill NC Micro MC-1
3D Printer Afinia H+ / Projet MJP5500X
Eximer ablator Hamamatsu

図2 d.lab 基盤デバイス部門が管理公開する共同利用装置（赤字は増強分）

知クリーンルーム」共有環境
拠点は，文部科学省事業（2020-2031）「マテリアル係数の運用を行い，年度で節約できた運営費を原資として職員の安定雇用や小・中規模装置の更新，増強に割り当てている．

先端リサーチインフラ事業東京大学ハブ微細加工拠

基盤デバイス研究部門では，多数の利用者が抱える点」または「武田先端知クリーンルーム」と呼ばれ，微細加工への期待に日夜接することで，技術動向の「空「装置共用という価値観を共有する者」に対して広く開気感」を持っている．需要が高く，分野を超えた普遍

かれている．2023年12月17日に竣工20年を迎えた．

性が見込まれる基幹技術については自らのチームで技単なる試作の外注先ではないと利用者一人一人が自覚することが非常に大切であり，利用開始に先立ち「自うに努めている．
さらに，d.lab の一部門であるという「地の利」を活のことによって研究室運営者としての自分が当然支払

かし，集積回路素子（LSI）と新規 MEMS 構造の集積

うべきコスト（人的，金銭的，時間的）を最低限に抑化，所謂「集積化 MEMS」の研究開発を10年以上にわえながら直ちに最先端の研究が展開できる．価値観のたって実践している．詳細は原著論文 [2] にまとめてい共有による利益は，例えば建物も含め90億円を超える

るとおり，「LSI ファウンドリ」機能によって，特定用施設整備費，年間3.5億円の運転経費，これらを整備し途向け電子デバイスの搭載されたシリコンウエーハを

先端プロセスの知見を蓄積していた20年という時間の協力会社（例：フェニテックセミコンダクター社）で短縮効果である．このように絶大な効果のため多数の試作し，取得したウエーハに対して武田先端知ビルス

研究室の賛同を得ている．研究室数は過去13年で780

ーパークリーンルームを始めとするオープンプラット

研究室を超え，23年度登録者は年間1128名であった．

フォームにおいて微細後加工を施し，センサ・アクチ

運用は「自助・公助・共助」を旨とし，利用者負担

ュエータ素子とする仕組みである．この仕組みによれ

金（内規に基づく），d.lab 運営費交付金，文部科学省マば，信頼性が必要であるトランジスタ回路部分は全く

テリアル先端リサーチインフラ事業，関連研究室（武苦労することなく入手でき，新規機能であるために外田先端知ビルおよびクリーンルームの借室研究室）や注の引受先が存在しない MEMS 部分は自前で行う．まd.lab と直接共同研究関係のある企業等からの研究資金さに「世界初の機能を」「世界最高の性能で」実現するを収入とし，それぞれの予算使途を厳密に区分して各ことが可能な，世界的にもユニークな仕組みといえる．

種法規規則や命令を完全に遵守して公正に運用してい企業も含む共同研究ベースで年1回の共同試作（固定枠

る．運転資金年間3.5億円の内訳は大分類として整備方式）を行っている．

負担増が厳しい）．法人化以降，中期計画に基づいた弾

2
0
2
3

術開発を行い，積極的に論文発表して公共財とするよ助・共助・公助」という価値観を理解し共有する．こ費，電気代・修理費・人件費からなる（昨今電気代の

2

年度事業報告2.4.2 基 盤デバイス研究部門が運営する「武田先端2-4

事業の紹介とd.lab

6. Characterization

SCFDElectroplating(Au/Cu/Ni)

X1. In-line test

PM６ 4”CMP章

5. Dicing and bonding

i-Miller(x2) EB-380
CFS-4ES Evap.(x2)Oxidation
SIH-450

RTA HP2-9
Inertgas Oven

第4. Etching

UV1
AQ-50

[2] Y. Mita et al., Japanese Journal of Applied Physics, 56, p.
06GA03, 2017（2017）DOI: 10.7567/JJAP.56.06GA03

力的な運用が可能であり，突発的故障を想定した安全

17

2.4.3

基盤デバイス研究部門2023活動報告

小宮山宏三菱総合研究所理事長による特別講演「課題【KPI】2023年度は，195研究室からの利用があった．

先進国の20年」で締めくくった．

内訳は企業：外部公的機関：東大工学部以外：工学部[3] https://www.if.t.u-tokyo.ac.jp/~mita/Takeda-＝1：1：1：1であり，1128名の登録があった．

Anniversary2023.pdf

利用登録のあった装置は43台であり，稼働率47%（延

第

2-4

章

2

事業の紹介とd.lab
年度事業報告2
0
2
3

べ9404日中4422日使用），外部共用率67.6%（4422日中【世界のクリーンルームプラットフォームとの高水準技

2990日が外部利用：ただし，一装置につき1日がカウン

術交流】オープンイノベーション拠点としてのクリートの単位で，同一日に外部と内部の利用が複数あった

ンルームプラットフォームは，米国 NSF によるナノテ

場合は「外部1日」とカウントするルール）となった．

クノロジーインフラストラクチャーや，フランス共和

これは，ARIM 事業で課されている目標（外部共用率

国 CNRS（ 国 立 科 学 研 究 セ ン タ ー が 運 営 す る RTB-30%）を大きく上回る実績であり「世界で最も民主的

RENATECH，オーストラリア AIFF など，西側先進国

なオープンプラットフォーム」の面目躍如たる結果でにおいて広く整備されている．このうち基盤デバイスあった．

部門は，三田拠点長の25年来のネットワークによって，
仏 RENATECH と，それが主導する EuroNanoLab と密接【二十歳】「武田先端知二十歳を祝う会」を2023年12な協力関係にある．2022年度末に RENATECH 五大拠

月20日に開催した [3]（図3）．藤井輝夫総長，加藤泰浩

点 の 一 つ で あ る LAAS 研 究 所 か ら2名 の エ ン ジ ニ ア

工学系研究科長，文部科学省，経済産業省および株式（Hugues Granier 氏および David Bourrier 氏）を招聘し，会社アドバンテストよりの祝辞の後，基盤設計研究部

東大拠点で整備中のメッキ装置を軸に技術交流を行っ

門，D2T 寄付講座，基盤デバイス研究部門の現状報告

た．その成果を含む8件の技術研究報告を，EuroNanoLab

が行われ，続いてソニーセミコンダクタソリューショ

が 主 催 す る European National Research Infrastructure

ンズ大池祐輔氏による基調講演，クリーンルーム利用

Symposium（ENRIS）国際会議に投稿し全件採用された者の秀でた利用成果（株式会社イノバステラ，電気通ので，エンジニアチームをフランス共和国 C2N 研究所

信大学菅哲朗教授研究室）が行われた．関連研究室の（パリサクレー市）に派遣し，発表を行った．東大を含研究ポスターセッションで誕生日を祝い合ったのち，む24研究所からの参加があり，それぞれのクリーンル

図3 小宮山宏元総長（右）と20周年を祝う三田部門長（左）18ームのベンチマークを行うことができた（図4）．結果，

らく現地に留まり，CNAM（パリ市，フランス），IEMN

面積の世界標準は1000㎡を超えていること（東大は600（リール市，フランス），LAAS（トゥールーズ市，フラ㎡），予算規模も同等以上の拠点が多数存在することンス），ルーヴェンカトリック大学ならびに IMEC（ベ（東大は8位）が分かると同時に，1100名の利用者数はルギー）のヨーロッパ西部の有力拠点を訪問した．

群を抜いて多いことが確認された．会議終了後もしばCleanroom size [m2]

2000
1500

18th: UTokyo TakedaSCR
Tie: Lund University
600 m2

1000

Avg: 1017 m20

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

2
0
2
3

年度事業報告500

事業の紹介とd.lab

2nd: CEITEC Czech
Tie: Uppsala Sweden
2,000 m2

2500

2

章

3000

Top: C2N-CNRS
2,900 m2

第2-4

Users and its Portion
1200
1000
800
600
400

Avg: 215 users

200
0

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24
SME

Big E

PublicSame Affil

Same Group

Unknown

図4 武田 SCR の面積は世界標準の半分と狭い（上）が，利用者数は世界一（下）192.5 「アドバンテストD2T寄附講座」活動報告
2.5.1 「アドバンテスト D2T 寄附講座」の紹介の大学・高専における「テスト研究・教育」の拠点としての活動を行っています．

2.5.1.1 アドバンテスト D2T 寄附研究部門（現寄附講座）設立の趣旨
第

2-5

章

2

事業の紹介とd.lab
年度事業報告

2
0
2
3

20

当部門はこれまで2007年10月～2010年9月（第1期），
2010年10月～2013年9月（第2期），2013年10月～2016年

これまでの VDEC の活動を通じ，多くの大学・高専

9月（第3期），2016年10月～2019年9月（第4期）の計12で VLSI 設計・試作文化が根付き，活発な設計研究・教年間に渡るプロジェクトを遂行してきました．東京大

育活動が行われています．このような状況の中，株式学大学院工学系研究科附属システムデザイン研究セン

会社アドバンテストからの寄附金により，「アドバンテター（d.lab）が2019年10月に発足後，D2T 寄附研究部

スト D2T 寄附研究部門」が2007年10月に VDEC 内に設

門は研究のさらなる発展，D2T 教育により重心を置い立されました．「アドバンテスト D2T 寄附研究部門」

た「アドバンテスト D2T 寄附講座」としてセンター内

は，全国の学生に VLSI の設計からテストまで一貫したに設置されました．2019年10月から株式会社アドバン

研究・教育環境を提供することで，テスト設計の専門

テストのご厚意により新たに開始した第6期（2022年10

家となりえる人材を育成するとともに，SoC の設計に

月～2025年9月）の2年目が開始いたしました．本報告

関する研究を支援することを目的としております．従は第6期1年目，2022年10月～2023年9月の活動報告と来，VDEC では VLSI の「設計・試作」という面からのなります．D2T に関する研究とともに，教育活動の充活動を重点的に行ってまいりましたが，「設計」だけで実図っていく予定であります．当寄附講座の活動の詳なく「テスト」の観点からも研究・教育の中心拠点と細については，続く各章においてそれぞれ報告いたしなるべく ”Design to Test（D2T）” の理念のもと，国内

ます．

特任教授

池田 誠

Charbon 先生，香港科技大学および本学フェローの Tim

特任講師

肥後 昭男

Cheng 先，University of California, San Diego の Alex

博士研究員

Zolboo Byambadorj

Orailoglu 先生，KU Leuven の Georges Gielen 先生，本学

共同研究員

浅見 幸司

システムデザイン研究センターから若手新進気鋭の勢（株式会社アドバンテスト研究所）

いのある小菅敦丈先生をお招きし，最新の研究につい石田 雅裕ての貴重な講演を頂きました．
「Verification for Analog（株式会社アドバンテスト）

TEST, Digital neuromorphic computing, Cryo-CMOS」を

		
共同研究員
		

キーワードに最新の研究についての貴重な講演を頂き

事務補佐員

ました．

岡崎 真紀子台風の接近にともない直前にハイブリッド配信にな
2.5.2 「第18回 D2T シンポジウム」開催報告ってしまいましたが，現地およびオンライン聴講で大2023年9月8日（金）に，ハイブリッド開催による「第変盛況な会となりましたことを改めて御礼申し上げる

18回 D2T シンポジウム」を開催し，たくさんの皆様にとともに，2024年9月6日（金）に開催する第19回シン

ご参加を頂きました．

ポジウムは対面実施をいたしますのでご参加を心よりお持ち申し上げる次第です．

演者としてオーバーン大学の Adit Singh 先生，Advanced

18th D2T Symposium Program ONLINE

September 8, 2023

2
0
2
3

年度事業報告今回のシンポジウムでは，国内外から著名な招待講

2

事業の紹介とd.lab

学術支援職員 山口 隆弘

2-5
章

Quantum Architecture Lab（AQUA）, EPFL の Edoardo

第2.5.1.2 アドバンテスト D2T 寄附講座構成員

10:00 Opening Remarks
Tadahiro Kuroda (Director, d.lab, School of Engineering, the University of Tokyo)
Yoshiaki Yoshida (President & CEO, ADVANTEST CORPORATION)
10:15 Session 1 (Chairperson: Makoto Ikeda, d.lab, the University of Tokyo)
Classical Cryo-CMOS Systems for Quantum Computing: from a Wild Idea to Working Silicon
Edoardo Charbon, Professor (EPFL)
Digital neuromorphic computing systems featuring dendrite-spines in human cerebrum
Atsutake Kosuge, Lecturer (d.lab, University of Tokyo)
11:45 Free coffee and Tea break (KESCO supported)
14:00 Session 2 (Chairperson: Tetsuya Iizuka, d.lab, the University of Tokyo)
Boosting defect coverage for analog/mixed-signal ICs: machine learning to the rescue
Georges Gielen, Professor (KU Leuven)
Algorithm-Centric Design of Reliable and Efficient Deep Learning Processing Systems
Alex Orailoglu, Professor (University of California, San Diego)
15:30 15min break
15:45 Session 3 (Chairperson: Masahiro Fujita, the University of Tokyo)
Understanding Circuit Timing Marginalities that Cause Silent Data Corruption Ratio based Resistive Memory Cells for Low Error Rateand High Energy Efficiency
Adit Singh, Professor Auburn University"Design, Architecture and Integration of Next-Generation Edge AI Chips: Challenges and Opportunities"
K.-T. Tim Cheng, Professor U-Tokyo Fellow (Hong Kong University of Science and Technology)
Session 4
Recent D2T research department progress
Akio Higo, Lecturer (d.lab, the University of Tokyo)
17:30 Closing Remarks
Makoto Ikeda (d.lab, School of Engineering, the University of Tokyo)

21

2.5.3

研究活動報告■ ATE 向け高速・高精度な多ピン信号品質 CAL 技術
白幡一樹，石田雅裕，飯塚哲也，肥後昭男，名倉徹，■高精度波形測定技術
山口隆弘，肥後昭男，飯塚哲也，池田誠

第

2-5

章

2

事業の紹介とd.lab
年度事業報告

2
0
2
3

池田誠
半導体試験装置（ATE）では数千から数万ピンの信

確率的アナログ - デジタル変換器（Stochastic Analog

号入出力チャンネルをもち，被試験デバイス（DUT）

to Digital Converter; ADC）の研究をおこなっている．

へ出力される試験信号の品質をそれぞれ一致させる信とくに，耐不規則性をより向上させるための，確率の号品質キャリブレーション（CAL）が必要である．本

中央値をもちいたレベル交叉（LC）時刻検出方式につ研究テーマでは，これまでおこなってきた高速かつ高いて研究している．

精度な多ピンタイミング CAL 方式の研究を拡張し，

N 個の『プロセス変動ゼロのコンパレータ』をもちATE に適用可能な高速かつ高精度な多ピン信号品質

いる LC 検出に対応する理論を開発し，MC（モンテカ

CAL 方式の研究をおこなっている．本年度は，研究方ルロ）実験により検証した : 単一コンパレータと異な針の立案をおこない，信号品質 CAL の方式検討をすすり，理想的コンパレータを複数集積してもレベル交叉

め た． 信 号 品 質 CAL の 事 前 調 査 を お こ な い，TDR

時刻検出には限界が存在する．

（Time Domain Reflectometry）測定による伝送路特性推定と推定した伝送路特性をもちいた CAL 点波形推定技■5G 多チャンネル・ミリ波信号測定手法の研究

術の理論確立を目標とすることにした．また，TDR 測

浅見幸司，Byambadorj Zolboo，小池良吾，

定をもちいた信号品質 CAL の基本方式の検討に着手

Sheng Guo, Mai-Khanh Nguyen Ngoc，し，回路シミュレーションと数値演算をもちいて既知

肥後昭男，飯塚哲也，藤田昌宏，松本高士，池田誠の伝送路モデルに対し TDR 波形から伝送路特性と CAL

ミリ波信号を over-the-air（OTA）環境で測定するため点での波形を解析的に算出できることを明らかにした．

の，要素技術の研究を行っている . ミリ波用アンテナの近傍界測定用マルチチャンネル・プローブアンテナ

22■セキュリティ考慮テスト駆動半導体設計技術研究開発

を設計・製作し，マルチチャンネル測定システムを構田中玄一，正田薫，長谷川宏太郎，木村学，

築した．市販の5G 用アンテナを測定し，精度よく遠方

肥後昭男，池田誠

界を推定できたことから，プローブ内の各アンテナエ

半導体テスタ工程における半導体の真贋性およびセレメントがよく機能していることを確認した．一方，キュリティの担保および保証について , 暗号化アーキテ

プローブ全体から発生する不要な電磁波の反射が測定

クチャの検討を行い，実現可能であることを示した．

に影響することが分かり，反射を抑制する方法を検討

当該アーキテクチャのコアとなる回路の物理レイアウ

している．

トを設計し，実現性の検証を行った．

第3章

d.lab概要

3.1 組織概要

研究センター (d.lab) は，2019年10月に，東京大学におれまで VDEC が担ってきた活動は，d.lab の基盤設計研

ける半導体関連研究の強化を目指し設置された．d.lab

究部門における「VDEC 機能」として継続しつつ，先は，知識集約型社会の到来に備え，システムのアイデ

端設計研究部門における産学連携をも強化した，最先アを持つ者が誰でも専用チップを即座に入手できるよ

端設計研究の強化を目指した活動が行われている．
基盤設計研究部門には「協力教員制度」を有しておることを目指している．また，データ駆動型システム

り，全国の各大学との教員との連携を図っている．

のデザインプラットフォームを作り，データ駆動型社

2024年度の体制は協力教員14名，協力研究員7名の合会で活躍する人材の育成を目標とする．

計21名である．

センター長の下，先端設計研究部門，基盤設計研究

d.lab は，研究探求と技術実践の橋渡しの場，また産部門，先端デバイス研究部門，基盤デバイス研究部門

学官連携と人的交流を促進する場として，2020年からの4つの部門が互いに連携しながら活動を行っており，協賛事業を開始し，40社を越える企業から参加を頂い専任教員のほか，東京大学の他部局や工学系研究科をている．また，2022年には文科省次世代 X-nics 半導体

本務とする教員が兼務で在籍している．2024年4月1日

創成拠点形成事業に採択され，半導体技術の民主化を現在，d.lab の人員構成は，教授10名（内専任1名，兼任実現する基幹技術（Agile 技術）を整備し，プラットフ

8名，特任1名），准教授3名（内専任2名，特任1名），講

ォームとして研究に展開し，研究成果・産業への波及

師2名（内専任1名，特任1名），助教3名（内専任2名，効果・高度人材の育成を目指している．さらに，目白

兼任1名），研究員18名（内上席研究員3名，主幹研究員

台インターナショナル・ビレッジに研究スペースを設

1名，特任研究員14名），学術専門職員13名，特任専門け，先端システム技術研究組合に参画するなど，活動

職員1名である．

を日々加速させているところである．

d.lab における重要事項の審議のため，「システムデザ2018年度 -2022年度には，経済産業省 /NEDO のプロ

イン研究センター運営委員会」を必要に応じ開催してジェクト「AI チップ設計拠点」として，国内の中小企いる．また，学外委員を含めた「システムデザイン研

業ベンチャー向けのチップ設計環境の整備を，産業技究センター基盤設計研究部門（VDEC）全国運営協議

術総合研究所（産総研）とともに実施した．2023年度

会」に，研究・事業計画等の事項について諮問を行っからは，産総研が東大内に設けるオープンイノベーシている．

ョンラボラトリ（OIL）「AIDL」が主体として拠点運営

東京大学大規模集積システム設計教育研究センターを運営することで，アカデミック向けのチップ設計環（VDEC）は，1996年5月に全国共同利用施設として発境「VDEC 機能」，中小ベンチャー向けのチップ設計環

足し，国立大学法人化に伴い東京大学の1部局としての境「AI チップ設計拠点」のチップ設計の拠点機能を拡位置づけを経て，国公私立大学と工業高等専門学校に充させている．

3

概要
d.lab

う，デザインの手法と製造のエコシステムを再構築す

3-1
章が，d.lab 設置の際にこれに合流することとなった．そ

第東京大学大学院工学系研究科附属システムデザイン

おける VLSI 設計教育の充実と研究活動を継続してきた23

3.2 人事報告
d.lab 人事（2024年4月1日付け）

第

3-2

章

3

概要
d.lab

センター長・基盤設計研究部門長・教授

池

田

誠

先端設計研究部門長・特任教授

濱

田

基

嗣

先端デバイス研究部門長・教授

平

本

俊

郎

三

田

吉

郎

中

村

宏

竹

内

健

高

木

信

一

染

谷

隆

夫

内

田

建

竹

中

充

非常勤講師（産業界客員教員）

水

野

正

之

准

教

授

小

林

正

治

准

教

授

飯

塚

哲

也

特任准教授

中

根

了

昌

講

（東京大学生産技術研究所）
基盤デバイス研究部門長・教授（東京大学大学院工学系研究科
電気系工学専攻）
教授（東京大学大学院情報理工学系
研究科）
教

授

（東京大学大学院工学系研究科
電気系工学専攻）
教授（東京大学大学院工学系研究科
電気系工学専攻）
教授（東京大学大学院工学系研究科
電気系工学専攻）
教授（東京大学大学院工学系研究科
マテリアル工学専攻）
教授（東京大学大学院工学系研究科
電気系工学専攻）

小

菅

敦

丈

特任講師

師

肥

後

昭

男

助

教

松

本

高

士

助

教

BYAMBADORJ ZOLBOO

助

教

宮

武

悠

人

上席研究員

天

野

英

晴

上席研究員

若

林

一

敏

上席研究員

丹

羽

正

昭

主幹研究員

高

木

特任研究員

島

本

直

伸

特任研究員

荒

川

文

男

特任研究員

落

合

幸

徳

（東京大学大学院工学系研究科
電気系工学専攻）

24

剛

健

生

井

伸

二

特任研究員

川

野

連

也

特任研究員

CHITRA PANDY

特任研究員

山

本

特任研究員

最

上

特任研究員

藤

田

特任研究員

DURAN CKRISTIAN

特任研究員

角

特任研究員

WANG JUNSHA

特任研究員

VATANKHAHGHADIM BEHRAZ

学術専門職員

長谷川

学術専門職員岡田光

司

学術専門職員

四手井綱章

学術専門職員林泰

弘

学術専門職員太悦子

学術専門職員YIP WAI YEUNG

学術専門職員窪田

学術専門職員有賀

学術専門職員小倉建

学術専門職員井上友里恵

学術専門職員近藤翔

午

学術専門職員池田謙

一

学術専門職員吉田悟

志

特任専門職員

大

江

千

明

※（

）内が本務先である．

）が記載されている教員は，
（

和

徹
昌
博

田

徳
宏
文

3-2
3

概要
d.lab

宮

坪

章

二

第

特任研究員
特任研究員

淳

通

孝
浩
治

25

2023年度東京大学大学院工学系研究科附属システムデザイン研究センター基盤設計研究部門（VDEC）
全国運営協議会委員名簿

池田誠

東京大学大学院工学系研究科附属システ
ムデザイン研究センター 教授

2022.4.1～
TEL 03（5841）6661
2024.3.31

ikeda@silicon.u-tokyo.ac.jp

黒田忠広

東京大学大学院工学系研究科附属システ
ムデザイン研究センター 教授

2022.4.1～
TEL 03（5841）6561
2024.3.31

kuroda@ee.t.u-tokyo.ac.jp

3-2

高木

信一

東京大学大学院工学系研究科電気系工学
専攻 教授

2022.4.1～
TEL 03（5841）7467
2024.3.31

takagi@ee.t.u-tokyo.ac.jp

章

3

池辺

将之

北海道大学量子集積エレクトロニクス研究 2022.4.1～
TEL/FAX 011-716-6004
センター 教授
2024.3.31

ikebe@ist.hokudai.ac.jp

概要
d.lab

・

職

位

任

黒田

理人

東北大学大学院工学研究科技術社会シス
テム専攻 教授

rihito.kuroda.e3@tohoku.ac.jp

一色剛 東京工業大学 工学院 情報通信系 教授

岡田

健一 東京工業大学工学院電気電子系 教授

史

又華

北川

期

先

第

属

絡

名

TeL/Fax

2022.4.1～
TEL 022（795）4836
2024.3.31

E-mail2022.4.1～
TEL/FAX 03（5734）2842 isshiki@ict.e.titech.ac.jp
2024.3.31
2022.4.1～
TEL 03-5734-3764
2024.3.31

okada@ee.e.titech.ac.jp

早稲田大学基幹理工学部電子物理システ
ム学科 教授2022.4.1～
TEL 03-5286-3400
2024.3.31

shi@waseda.jp

章夫

金沢大学理工研究域電子情報通信学系
教授

2022.4.1～ TEL 076（234）4863
2024.3.31 FAX 076（234）4863

kitagawa@is.t.kanazawa-u.ac.jp

石原亨

名古屋大学大学院情報学研究科情報シス
テム学専攻 教授

2022.4.1～
TEL 052（789）4363
2024.3.31

ishihara@i.nagoya-u.ac.jp

佐藤高史

京都大学大学院情報学研究科通信情報シ
ステム専攻 教授

2022.4.1～ TEL 075（753）4801
2024.3.31 FAX 075（753）4802

takashi@i.kyoto-u.ac.jp

廣瀬哲也

大阪大学大学院工学研究科電気電子情報
通信工学専攻 教授

2022.4.1～
TEL 06（6879）7761
2024.3.31

hirose@eei.eng.osaka-u.ac.jp

藤島実

広島大学大学院先進理工系科学研究科
量子物質科学プログラム 教授

2022.4.1～
TEL 082（424）6269
2024.3.31

fuji@hiroshima-u.ac.jp

井上弘士

九州大学大学院システム情報科学研究院
情報知能工学部門 教授

2022.4.1～ TEL 092（802）3793
2024.3.31 FAX 092（802）3786

inoue@ait.kyushu-u.ac.jp

宇野重康

立命館大学理工学部電気電子工学科
授

2022.4.1～
TEL 077（599）4278
2024.3.31

suno@fc.ritsumei.ac.jp

兵庫明

東京理科大学理工学部電気電子情報工学科教授

TEL 04（7124）1501
2022.4.1～
内3756
2023.8.31
FAX 04（7122）5171

hyogo@ee.noda.tus.ac.jp

高野恭弥

東京理科大学創域理工学部電気電子情報工学科准教授2023.9.1～ TEL 04（7124）1501
2024.3.31 （内線3777）

ktakano@rs.tus.ac.jp

仁揮 慶應義塾大学理工学部電子工学科 教授

2022.4.1～
2022.7.31 TEL 045（566）1815
2023.4.1～ 内42255
2024.3.31

ishikuro@elec.keio.ac.jp

神戸大学大学院科学技術イノベーション
研究科 教授2022.4.1～ TEL 078（803）6569
or 62212024.3.31 nagata@cs.kobe-u.ac.jp

2022.4.1～
TEL 092（871）6631
2024.3.31

nakura@fukuoka-u.ac.jp

2023.9.1～ TEL 096（342）3810
2024.3.31 FAX 096（342）3630

m-aoyagi@kumamoto-u.ac.jp

石黒

教

永田

真

名倉

徹 福岡大学工学部電子情報工学科 教授

青柳

26

所

連

氏

昌宏

熊本大学半導体・デジタル研究教育機構
半導体部門 卓越教授

2023年度
区

システムデザイン研究センター運営委員会委員名簿

分

氏

名

所

属

任

期

メールアドレス

委員長

黒田

忠広

システムデザイン研究センター
センター長

－

kuroda@dlab.t.u-tokyo.ac.jp

1号委員

加藤

泰浩

工学系研究科長－

dean@t.u-tokyo.ac.jp

山下真司

電気系工学専攻長－

syama@cntp.t.u-tokyo.ac.jp

柴田直哉

総合研究機構長－

shibata@sigma.t.u-tokyo.ac.jp

4号委員

池田

誠

システムデザイン研究センター

2023.4.1～
2025.3.31

ikeda@silicon.u-tokyo.ac.jp
masa-kobayashi@nano.iis.u-tokyo.ac.jp

3-2
第

2号委員
3号委員

正治

システムデザイン研究センター

4号委員

飯塚

哲也

システムデザイン研究センター

2023.4.1～
2025.3.31

iizuka@vdec.u-tokyo.ac.jp

5号委員

高木

信一

電気系工学専攻

2023.4.1～
2025.3.31

takagi@ee.t.u-tokyo.ac.jp

5号委員

霜垣

幸浩

マテリアル工学専攻

2023.4.1～
2025.3.31

shimo@dpe.mm.t.u-tokyo.ac.jp

5号委員

鈴木

雄二

機械系工学専攻

2023.4.1～
2025.3.31

ysuzuki@mesl.t.u-tokyo.ac.jp

6号委員

中村

宏

情報理工学系研究科

2023.4.1～
2025.3.31

nakamura@hal.ipc.i.u-tokyo.ac.jp

6号委員

平本

俊郎

生産技術研究所

2023.4.1～
2025.3.31

hiramoto@nano.iis.u-tokyo.ac.jp

3

概要
d.lab

小林

章

4号委員

2023.4.1～
2025.3.31

27

3.3 新任・退任ご挨拶
退任のご挨拶

黒田忠広

半世紀近く，半導体の産業と技術を見てきました．
振り返ると，日本の半導体には四季がありました．
第

3-3

章

3

春．希望の蕾が膨らむ季節．Mead & Conway が1979年に著した『Introduction to VLSI Systems』に惹かれて，書き，特許を書きました．エネルギー効率の改善を目指した低電力回路設計と3D 集積は，今でも変わらぬテ
ーマです．

概要
d.lab

私は半導体の世界に飛び込みました．当時は，A0サイ

そして，冬．厳しい季節の到来．半導体に就職したズの図面に定規で線を引き，青焼きした分解図を色塗

学生たちが才能を開花できずに苦悩している姿を憂いりしてマスクデータを作成していました．記憶が五感ました．日本だけが世界から取り残されている．焦燥に残っています．メモリ，ロジック，アナログを問わ感と無力感に苛まれました．

ず，デバイス技術から回路設計，テスト，信頼性，EDAまで，さまざまな仕事を覚えました．

しかし，季節は巡ります．春の再来を予感したのが2019年．私は，東大・TSMC 連携をきっかけに，d.lab

夏．青雲の志が立ち昇る季節．私は，微細化してもとRaaSを開設し，Agile-Xを始めました．そして，TSMC

複数のデバイス世代を統一的に扱える設計基準 UDRが熊本に新工場を建て，Rapidus が誕生しました．卒業（Unified Design Rule）を作り，国際共同利用できるよ

生たちの目にも輝きが戻りました．

うにしました．1986年，GE および Siemens と UDR によ

私は，安心して，d.lab 長を退任します．これまで，るスタンダードセル Advancell を共同開発し，シリコン

苦労を共にしていただいた方々に，心からの感謝の意

・コンパイラーズ社とも協業しました．TSMC が最初を表します．

に採用した設計基準も UDR でした．1988年，カリフォ

そして，新たな時代を切り拓いていかれる皆さんに，

ルニア大学バークレー校に留学し，才能溢れる世界のエールを送ります．AI と半導体が共進化する新時代研究者と交流する貴重な機会を得ました．

は，これまで以上にエキサイティングです．

秋．収穫の季節．2000年に私は大学に転出しまし28

た．それまでに蓄えた知見をもとに，研究し，論文を新任のご挨拶

宮武

悠人

中根

了昌

本年4月より , d.lab 新センター長である池田誠教授の2023年4月1日付けで寄付講座「ナノシステム集積技

もとで電気系工学専攻助教を務めさせていただく宮武術の創製」の特任准教授に着任いたしました．d.lab のと申します .

一員として研究教育に携わる機会を与えて下さいまし2019年3月に東京大学工学部電子情報工学科を卒業たことに感謝申し上げます．
長年取り組んできました．近年は非線形物理ダイナミ

ぞれ取得いたしました . 学部・修士・博士の計6年間にクスを積極的に活用した機械学習ハードウエアの研究

渡って竹中充教授のご指導を賜り , シリコンフォトニにも取り組んでいます．それらの総力を結集して，次クスプラットフォーム上における光集積回路のコンピ

世代エレクトロニクスに貢献する超低消費電力情報処ューティング応用に関する研究に従事してまいりまし理システムの実現を目指しています．

た.

3

概要
d.lab

学し , 2021年3月と2024年3月に修士号と博士号をそれ

3-3章

私は，電子材料と半導体電子デバイス創製の研究に

第

後に東京大学大学院工学系研究科電気系工学専攻に進

私自身が日々研鑽を積むことは勿論のこと，先生方

集積回路の分野でデジタルとアナログの間に高い壁との連携を通して d.lab の更なる発展のために貢献できがあることは周知の通りでありますが , エレクトロニ

るよう一層精進を重ねて参ります．至らぬ点があるか

クスとフォトニクスを隔てる分野の壁はそれ以上に巨と思いますが，ご指導ご鞭撻を賜りますよう，よろし

大です . また , それぞれの分野を構成するシステム , 回

くお願い申し上げます．

路 , デバイス , 材料物性等の階層の間を隔てる壁も厳然として存在しています．現在 , 生成 AI に代表される応用に牽引されて , 爆発的に増加している演算能力に対する需要に応える革新的なシステムは , このような分
野間・階層間の障壁を突破し境界を自由に往来して初めて実現可能になると考えられます .
こうしたフォトニクスとエレクトロニクスの越境的な研究を進めるうえで , 各分野・階層の専門家が集ま

ビャムバドルジ

ゾルボー

2023年10月よりシステムデサイン研究センター (d.lab)の助教を拝命いたしましたビャムバドルジ

ゾルボー

です．

る d. lab はこの上ない環境だと考えています . 自らが2014年6月にモンゴル国立大学の工学部・情報通信技

d.lab に貢献する道を模索しつつ , 皆様のお力添えを賜

術学科でマルチメディア通信工学の修士号を取得しまる機会を頂戴できれば幸いです . また , 最近の日本の半した．2021年4月に東京大学大学院工学系研究科電気導体産業の復活のための国を挙げた取り組みの中で, 中系工学専攻の飯塚先生のもとで博士課程を修了後、東心的な役割を果たす d.lab の一員として研究・教育活動

京大学大学院研究科附属システムデサイン研究センタに従事できることは私にとって大変な僥倖です . 若輩ーのアドバンテスト D2T 寄附講座で特任研究員として者ではございますが精一杯頑張って参りますので，皆研究に従事してまいりました．どうぞ宜しくお願い申様のご指導とご鞭撻を賜りますよう，何卒宜しくお願し上げます．私は、d.lab の研究および教育に尽力する

い申し上げます．

つもりでございます．どうぞ宜しくお願い申し上げます．

29

3.4 決算報告（円）

1．運営費交付金
事

項

共通経費
研究経費
計

第

3-4

収入（予算配分）額
826,825,530

支

出

額

過

571,107,759

不

足

額

255,717,771

18,840,948

18,347,097

493,851845,666,478

589,454,856

256,211,622

章

3

概要
d.lab

2．2023年度公的機関からの研究費
教員名
1

黒田

2

黒田

3

池田

4

池田

5

池田

6

池田

7

池田

8

三田

9

小林

10 小林
11 飯塚
12 飯塚
13 飯塚
14 小菅

15 若林

16 若林

類

受入金額（円）忠広 文部科学省
Agile-X ～革新的半導体技術の民主化拠点
受託研究
国立大学法人神戸大学，神戸
アンダーフィル (UF: Underfill) 材料の特性予
共同研究
忠広 市公立大学法人，三菱ケミカ
測ル株式会社
経済安全保障重要技術育成プログラム / ハイ
国立研究開発法人 新エネル ブリッドクラウド利用基盤技術の開発 / 半導受託研究
誠
ギー・産業技術総合開発機構 体・電子機器等のハードウェアにおける不正機能排除のための検証基盤の確立
高効率・高速処理を可能とする AI チップ・次世代コンピューティングの技術開発 / AI エッ
国立研究開発法人 新エネル
ジコンピューティングの産業応用加速のため 受託研究
誠
ギー・産業技術総合開発機構の技術開発／ RISC-V システム設計プラット
フォームの研究開発
チップレット設計基盤構築に向けた技術開発
国立研究開発法人 新エネル
事業 / チップレット型カスタムＳｏＣ設計基盤 受託研究
誠
ギー・産業技術総合開発機構
技術開発
Ｓｍａｒｔ－Ｘを実現する高信頼のサイ国立研究開発法人 科学技術
バー・フィジカル・コグニティブ・システム 受託研究
誠
振興機構
の構築
国立研究開発法人産業技術 AI 機能付デジタル・アナログ・センサ（DAS）
共同研究
誠
総合研究所
集積システムに関する研究開発
国立研究開発法人 科学技術 トポロジカル量子計算機に必要な可変電子素
受託研究
吉郎
振興機構
子および理想ＭＥＭＳ素子の開発
国立研究開発法人 科学技術 三次元垂直型酸化物半導体チャネルトランジ
受託研究
正治
振興機構
スタメモリ
国立研究開発法人 科学技術 最先端原子層プロセス国際共同研究ネット
受託研究
正治
振興機構
ワークにおけるデバイス応用研究
ＡＩによる回路トポロジー合成を実現する高国立研究開発法人 科学技術度なアナログ回路設計プラットフォームの開 受託研究
哲也
振興機構
発
国立研究開発法人 科学技術 リアルタイム学習推論機能創出に向けた回路
受託研究
哲也
振興機構
設計技術基盤構築
国立研究開発法人宇宙航空 深宇宙・表面探査用ワンチップ無線機に向け
共同研究
哲也
研究開発機構た研究
国立研究開発法人 科学技術 デバイス・システム協調による超低電圧布線
受託研究
敦丈
振興機構
論理型 AI プロセッサ
高効率・高速処理を可能とする AI チップ・次世代コンピューティングの技術開発 /AI エッ
国立研究開発法人 新エネル
ジコンピューティングの産業応用加速のため 受託研究一敏
ギー・産業技術総合開発機構の技術開発／万能高位合成と新型汎用データ
フロー計算機構」に係る委託業務

945,380,000

一敏

委  託  者

研   究   課   題2,000,000

63,121,000

49,465,000

41,821,000

35,100,000
3,300,000
20,150,000
2,600,000
390,000
19,266,000
15,496,000
7,392,000
23,270,000

96,018,000

国立研究開発法人 科学技術 ＭＥＣ用マルチノード向けの総合高位合成シ
受託研究13,000,000
振興機構
ステムの研究開発
合計
1,337,769,000※合計金額は，上記1～16の各課題の合計金額を記載している．

30

種

3．2023年度民間企業等からの研究費
教員名申   込  者

研   究   課   題

種

類

受入金額（円）黒田

Taiwan Semiconductor
忠広 Manufacturing
Company, Ltd.

Read Only Memory-oriented Neuron Cell
受託研究
Array using Non-Linear Neural Network

－

2

黒田

Taiwan Semiconductor
忠広 Manufacturing
Company, Ltd.

Leakage power saving 3D-stacked SRAM
module for AI applications

受託研究

－

3

黒田

忠広 三菱電機株式会社

チップ間ミリ波信号無線伝送技術の研究（4） 共同研究

－

受託研究

－

誠 キオクシア株式会社

5

池田

誠 株式会社アドバンテスト

先端 LSI 開発環境・テスティング技術

共同研究

－

6

三田

吉郎 星和電機株式会社

フィールドエミッタアレイを使用した蛍光体
の評価

受託研究

－

7

三田

吉郎 新電元工業株式会社

酸化ガリウムデバイスへの各種工程に関する
受託研究
学術指導

－

8

三田

吉郎 東レ株式会社

有機材料を用いたハイブリットボンディング
共同研究
用プロセス開発－

9

三田

吉郎 株式会社東芝

MEMS 形成プロセス及び接合モニタ手法の研
共同研究
究

－

10

小林

Taiwan Semiconductor
正治 Manufacturing
Company, Ltd

Channel and Interface Engineering of
Ferroelectric-HfO2 FeFET for 3D integrated 受託研究
high density memory

－

11

小林

正治

株式会社神戸製鋼所
株式会社コベルコ科研

大規模集積回路応用に向けた In 系酸化物半導体と HfO 系絶縁膜を用いたデバイスプロセス 共同研究
に関する研究

－

12

飯塚

哲也

株式会社ミライズテクノロ
車載 A/D 変換回路の低消費電力化
ジーズ

13

小菅

国立大学法人東北大学，ヤ
敦丈 マハロボティクスホール ―ディングス株式会社14

中根

了昌 株式会社村田製作所

共同研究

－

共同研究

－

物理リザバーコンピューティングに関する学
受託研究
術指導

－

合

計

3-4
3

概要
d.lab

池田

章

4

ストレージシステム向け高機能暗号回路技術
の研究

第

1

69,115,539※合計金額は，上記1～14の各課題の合計金額を記載している．
※研究課題，受入金額の「－」は非公表を意味している．

4．2023年度寄附金
受入件数： 5件

受入額 計34,200,000円（株式会社アドバンテスト，株式会社ジーダット，東京エレクトロン株式会社，東芝デバイス＆ストレージ株式会社，富士フィルムホールディングス株式会社）

31

第4章

研究報告 －各研究室－

4.1 全体概況
研究室構成
人数（名）

第

4-1

章

4

研究報告
各研究室

－

－

32

研究発表
研究論文

国際会議

その他

著書（冊）

特許（冊）

受賞（件）

d.lab 教員

81

24

28

73

0

6

10

協力教員

178

52

90

103

2

2

19

4.2 研究室構成員（2023年度）

黒田・小菅研究室

構成

市

川 裕

也

修士2年

黄

志

遠

修士2年

薛

寒

熙

修士1年

濱

田 基

嗣

特任教授

王

一

帆

修士1年

小

菅 敦

丈

講師

山

内 堅

心

修士1年

丹

羽 正

昭

上席研究員

木

原 冬

輝

修士1年

若

林 一

敏

上席研究員

王

韬

修士1年

高

木

剛

主幹研究員

林

达

祺

修士1年

川

野 連

也

特任研究員

張

宇

帆

修士1年

山

本 和

徳

特任研究員

柴

田 行

輝

学部4年

最

上

徹

特任研究員

永

井 歩

武

学部4年

二

宮 健

生

特任研究員

小

濵 晴

天

学部4年

四手井 綱

章

学術支援専門職員

岡司

学術支援専門職員

田 光

学術支援専門職員

Wai-Yeung Yip
弘

学術支援専門職員

窪

田 通

孝

学術支援専門職員

中

村

宏

教授

王

俊

沙

学術支援専門職員

高

瀬 英

希

准教授

近

藤 翔

午

学術支援専門職員

小

島 拓

也

助教

Meng Haopeng

博士2年

上

野 洋

典

学振研究員

澄

川 玲

維

修士2年

胡

思

已

博士3年

李

東

柱

修士2年

岡

田 怜

士

博士2年

小

林 英太郎

修士2年

宮

城 竜

大

博士2年

小

林 研

二

学部4年

李

慧

霖

博士2年

霜

田 龍

成

学部4年

小

山 大次郎

修士2年

御手洗 勇

輝

学部4年

夏

世

傑

修士2年

内

間 典

子

特任専門職員

齋

藤

真

修士2年

豊

井 弘

美

特任専門職員

田

中 晴

亮

修士2年

大

賀 典

子

特任専門職員

棚

瀬

健

修士2年

中

島 幹

子

特任専門職員

伊

藤 慧

弥

修士1年

伊

藤 向

子

修士1年

小

野 悠

太

修士1年

齋

藤

卓

修士1年

中

田 雅

貴

修士1年

竹

内

健

教授

野

崎

愛

修士1年

松

井 千

尋

特任准教授

石

井 悠

人

学部4年

三

澤 奈央子

学術支援専門職員

髙

木 柚

李

学部4年

合

田

晃

博士3年

樋

口 和

英

博士3年
博士1年

Adil Padiyal
孫
山

英
田

－

構成

泰

構成

4

－
中村研究室

林

竹内研究室

4-2

各研究室

教授

研究報告

広

章

田 忠

第

黒

皓

修士2年

歩

修士2年

33

池田研究室

第

4-2

章

4

研究報告
各研究室

－

－

構成

池

田

誠

教授

松

本 高

士

助教

宮

武 悠

人

助教（2024年4月から）

荒

川 文

男

特任研究員

木

村 夏菜子

学部4年

濱

崎

拓

学部4年

湯

浅 太

蔵

学部4年

平本・小林研究室構成

繆 逸杰
（Yijie Miao）博士3年
Bayasgalan Amartuvshin 博士3年

平本俊郎研究室

Zeyu Wang

博士3年

平

本 俊

郎

教授

Anawin Opasatian

博士2年

更

屋 拓

哉

助手

叶 子楊
（Ziyang Ye）博士2年

竹

内

潔

特任研究員

赵 寅帆（Yinfan Zhao）博士1年

水

谷 朋

子

特任研究員

菊

岡 才

人

修士2年（現在富士通）

鈴

木 慎

一

特任研究員

正

田

薫

修士2年（現在ウエスタンデジタル）

高

倉 俊

彦

特任研究員

信 纪元
（Jiyuan Xin）修士2年

福

井 宗

利

特任研究員

竹

島 優

太

修士1年

高

瀬 博

行

特任研究員

福

田 桃

子

修士1年

櫛

田 知

義

特任研究員

孙 鹏飞（Pengfei Sun）修士1年

伊

藤 一

夫

シニア協力員王 啓睿（Qirui Wang）修士1年

周

翔

博士2年

鈴

木 佑

典

学部4年（現在修士1年）

刘

子

豪

博士2年

中

村 孔

星

学部4年（現在修士1年）

金

駿

午

博士1年

中

村 優

斗

学部4年（現在修士1年）

二

木 大

輝

修士2年

李

珍

秀

修士1年

鄭

スジョン

修士1年

飯塚研究室

構成
小林正治研究室

飯

34

塚 哲

也

准教授

小

林 正

治

准教授

グェン ゴック マイカーン 助教

Chitra PANDY

特任研究員

ビャムバドルジ ゾルボー 特任研究員

李

卓

博士3年

ドラン クリスティアン 特任研究員

梅

瀟

然

博士1年

長

田

将

博士3年

呉

承

翰

博士1年

李

爍

煒

博士2年

糸

矢 祐

喜

博士1年

王

錫

明

博士1年

金

在

顕

博士1年

張

浩

明

博士1年

金

成

勳

博士1年

加

納 創

太

修士2年

郝

俊

翔

博士1年

熊

野

陽

修士2年

黄

星 宇

博士1年

朱

玉

揚

修士2年

Deepak Ganesh Sharma

修士2年

程

鎮

宇

修士2年

日

掛 凱

人

修士2年

竹

中 理太郎

修士1年

肖

瑶

萍

修士1年

許

瑜

昊

修士1年

坂

井 洸

太

修士1年

陈

赟

杰

修士1年

魚

家

傲

修士1年

高木研究室
高

木 信

構成

内田研究室

構成

トープラサートポン カシディット 准教授

須

田 秀

喜

派遣職員

姜

旼

秀

博士3年（工学系）

田

中 美奈子

派遣職員

韓

雪

揚

博士2年（工学系）

加

藤 太

朗

博士3年

蔡

作

成

博士2年（工学系）

成

田 雄

紀

修士2年

閔

信

義

博士2年（工学系）

宮

尾 知

寿

修士2年

趙

成

謹

博士2年（工学系）

谷

口 雄

麻

修士1年

名

幸 瑛

心

博士2年（工学系）

吉

永 啓

人

修士1年

岩

重 宏一郎

修士2年（工学系）

欧

陽

剣

修士1年

大

友 将

樹

修士2年（工学系）

申

雨

祥

修士1年

劉

振

泓

修士2年（工学系）

小

室 勇

仁

学部4年

陳

育

同

修士1年（工学系）

齋

藤 兵

悟

学部4年

鈴

木 陸

央

修士1年（工学系）

福

井 寛

之

学部4年

万

明

霞

修士1年（工学系）

靳釗

修士1年（工学系）

伊

藤 広 恭

学部4年（工学部）

竹中研究室

構成

染谷研究室
染

谷 隆

夫

教授

横

田 知

之

准教授

李

成

薫

講師

教授

山

岸 健

人

講師

睿

特任助教

多

川 友

作

特任助教

人

博士3年（工学系）

福

澤 亮

太

助教

ティパット ピヤパッタラクン 博士3年（工学系）

高

桑 聖

仁

助教

柴

中

唐
宮

武 悠
成

潘
柳

柱

張

立

博士2年（工学系）

LIANG, Xiaoping

特任研究員

杰

博士2年（工学系）

CHEN, Hongting

特任研究員

栄

博士1年（工学系）

Papanastasiou, Theodora JSPS 外国人特別研究員

超修士2年（工学系）

Wang, Ruililu

明智

修士2年（工学系）

松

葉 頼

赤

澤 智

熙

修士2年（工学系）

川

島 伊久衞

学術専門職員藤田 将

大修士2年（工学系）

立

花 勇太郎

学術専門職員晟

修士2年（工学系）

小

泉 真

里

学術専門職員

田 和歌子

学術専門職員

重

－

特任研究員

作

本 宙

彌

修士1年（工学系）

雪

脇

田 耀

介

修士1年（工学系）

池ケ谷 智

子

特任専門職員バルダワジ ダルワ イシャン 修士1年（工学系）

松

岡 一

代

特任専門職員小松 健太郎

学部4年（工学部）

山

﨑 祥

子

特任専門職員按田 智

学部4年（工学部）

原

五

月

技術補佐員

大

－

客員研究員

黄

傅

4

構成

充

竹

4-2

各研究室

教授

研究報告

建

章

田

教授

第

内

一

Cheng Donkai

博士3年

Wang Haoyang

博士3年

Wang Jiachen

博士3年

35

加

水

博士2年

Du, Baocai
藤

裕

島 彩

子

先端知ビルスーパークリーン

博士2年Harimurti, Suksmandhira 博士2年

第

4-2

章

4

研究報告
各研究室

－

－

技術専門職員（電気系・武田
ルーム技術支援担当）

豊

倉Wang Wenqing

博士1年

Wijaya Theodorus

博士1年

電子実験室，武田先端知204バ

XU, Ruifeng

博士1年

ックエンド加工室支援担当）

奥

田 知

華

修士2年

海老原 祐

輔

修士2年

Xu, Jiaying

修士2年

Guo, Shuyang

修士2年

Jiang, Jingy

修士1年

三

澤

敦

村 智

紀

技術専門職員（電気系・一般

技術専門職員（総合・武田先端知クリーンルーム管理室）

與

田 光

弘

技術専門職員（総合・武田先端知クリーンルーム管理室）

太

田 悦

子

学術専門職員（マテリアル先

室 真

帆

修士1年

端リサーチインフラ事業

佐々木 光

生

修士1年

術支援担当）

牛

丸 智

晶

修士1年

増

田

凌

修士1年

端リサーチインフラ事業

鷲

見

直

学士4年

ィレクション・技術開発担当）

會

田 祥太郎

学士4年

井

内

悠

学士4年

安

武

完

学士4年

河

大

井 哲

江 千

子

明

技

学術専門職員（マテリアル先デ

特任専門職員（マテリアル先端
リサーチインフラ事業 事務局）

渡

邊 かをる

特任専門職員（マテリアル先端
リサーチインフラ事業 事務局）

井
三田研究室

上 友里恵

学術専門職員（マテリアル先端リサーチインフラ事業構成

技術支援担当）
三

田 吉

郎

教授

中

根 了

昌

特任准教授 ( 寄付講座

藤

原

誠

ーチインフラ事業

ナノ

後 昭

男

中

特任講師（寄付講座

山 雄

太

ADVANTEST D2T）
安
黄
落

永
吉
合 幸

坪

本 直
井 伸

ミノルタ）

助教

梅

田 賢

一

共同研究員（NanoHub・AGC）

卿

客員研究員（LIMMS 研究所 /

三

角

啓

博士2年

仏 CNRS C2N 研究所）

辻

啓

吾

修士2年

特任研究員（マテリアル先端

山

形 昌

弘

修士2年

専任

島

村 龍

伍

修士1年

マネージャ）

中

村 友

哉

修士1年

特任研究員
（次世代 X-nics 拠点

髙

橋 遼

平

学部4年

形成事業）

佐久間 文

哉

学部4年

特任研究員（マテリアル先端

Nathan DAGOURY

徳伸二

リサーチインフラ事業
Anne-Claire EILER

工学系研究科交換留学生（ENS Paris-Saclay）

クリーンルーム支援担当）

Louis LAFONTAINE 工学系研究科交換留学生（INSA Lyon）

特任研究員（JST CREST）
ほか3名

36

共同研究員（電気系・コニカ

竣

リサーチインフラ事業
島

技術支援

担当）

システム集積技術の創製 )肥支援員（マテリアル先端リサ

共同研究員

4.3 研究概要

黒田・小菅研究室（http://www.kuroda.t.u-tokyo.ac.jp/index.html）（https://klab.t.u-tokyo.ac.jp/research_theme/）

TCI: ThruChip Interface

ニングし素子数を節約するため，人間のニューロンが持つ多種多様な非線形関数を適材適所使い分けて演算強度を増す性質を取り入れた，非線形ニューラルネッ
トワーク技術，そして (3) 畳み込みアルゴリズムの処理に合わせて回路を再利用する畳み込み型 Wired-logic

チップの配線を巻いて作ったコイルの誘導結合を用

対して基礎技術検討と学習アルゴリズムの開発を行いて積層チップ間でデータ転送を行う3次元集積技術のい，FPGA を用いて原理実証し，研究成果は国際学術研究を行っている．TSV ( シリコン貫通電極 ) と同等以誌である IEEE Micro に掲載された．また省面積回路技

上の性能を低コストで実現可能である．本年度は，TCI術も併せて開発し，音声コマンド認識を題材に ASIC をを用いた3次元 SRAM 積層技術に関する発表及びそれに開発し従来の GPU に比べ2048分の1に消費電力削減で向けたアーキテクチャ，AI 処理アルゴリズムの研究と，きることを実証，VLSI Symposium’23および SSCL にて

RaaS と共同で TCI を活用した3次元積層 SRAM のテスト

論文発表を行った．これら成果は高く評価されプレス

チップの設計を行った．また TCI に向けた3次元積層のリリースされるとともに，JST の優れた研究成果にも設計検証方法を開発．3次元実装技術については JSSC

選ばれている．

4

－

各研究室

10種の一般物体を見分ける CIFAR-10のデータセットに

研究報告

岡田 光司，イップ ウェイイェン，御手洗 勇輝

4-3
章

architecture 回路の3つの技術を開発している．本年度は第黒田 忠広，濱田 基嗣，小菅 敦丈，四手井 綱章，－等の国際学術論文誌にて発表を行った．
TLC: Transmission Line Coupler
黒田 忠広，濱田 基嗣，小菅 敦丈，林 泰弘
ボード上の伝送線路の電磁結合を用いて，ボード間竹内研究室（https://co-design.t.u-tokyo.ac.jp/）

Computation in memory（CiM）に関する研究でデータ転送を行う技術の研究を行っている．従来型

竹内 健，松井 千尋のコネクタで問題となる，摩耗，耐震性，インピーダ

Computation in Memory（CiM）はメモリアレイ構造

ンス整合などの問題がなく，安価で高性能な無線コネを利用して乗算・累積（multiply-and-accumulate: MAC）

クタを実現可能である．本年度は企業との共同研究を演算を行う事が可能になる．MAC 演算はディープニュ

通じ，パッケージ基板と PCB とを接続するための小型

ーラルネットワーク（DNN）の中で最も計算資源を消かつ高密度 TLC 実装技術の研究開発，そして非接触給費する演算である．DNN の精度を評価するシミュレー

電と TLC とを同軸配置し近接させた状態で同時通信をタを開発した．シミュレータでは畳み込み層と全結合行う完全密封型の非接触コネクタ技術の研究を行った．

層における重みを任意に量子化し，重みに任意の分布に従ったばらつきを付加することや，一定の値で加減超低電力 AI プロセッサさせることができる．以上により，DNN の重みを操作

黒田 忠広，濱田 基嗣，小菅 敦丈，澄川 玲維，することで CiM メモリセルにおけるデバイスの非理想小林 研二性を再現することが可能になった．

処理量の多い AI が多数社会実装されるにつれて急増する電力消費を抑えるため，Wired-logic に着目した非Simulated Annealing に関する研究

ノイマン型 AI Processor を研究している．Wired-logic を

竹内 健，松井 千尋，三澤 奈央子

用いることで DRAM や SRAM アクセスを最小化でき電組合せ最適化問題の1つであるナップサック問題を，

力効率を大幅に向上できるが，膨大な素子をチップ上シミュレーティッドアニーリングを用いてコンピュテに実装する必要があるため面積効率は大幅に劣化すーション・イン・メモリ（CiM）で解く場合，従来のる．そこで (1) 人間の脳におけるプルーニングと呼ばれエンコーディングはナップサック容量が増えると回路る不要なニューロンとシナプスを削除しネットワーク

面積が線形的に大きくなるという問題があった．そこを最適化する技術，そして (2) 従来以上に大幅にプルーでログ・エンコーディングによる ReRAM コンピュテー

37

第

4-3

章

4

研究報告
各研究室

－

－

ション・イン・メモリを提案した．提案のログ・エン

粗粒度再構成アーキテクチャ

コーディングは従来のエンコーディングに比べ，CiM

Coarse-Grain Reconfigurable Architectureの回路面積が97.6% 縮小する．ReRAM デバイスの非対

小島 拓也，中村 宏

称なエラー特性を考慮し，二次形式のハミルトニアン

粗粒度再構成可能アーキテクチャ CGRA（Coarse-

における QUBO 行列の “0” を HRS に記憶することで，Grained Reconfigurable Architecture）は高いエネルギー効

許容できるビット・エラー率（BER）が10倍，許容で率とプログラミング柔軟性という特徴を有するため，きるビット精度が5ビットまで減らすことが可能になっ組込みシステムから高性能コンピューティングまでのた．

広 い 応 用 が 期 待 さ れ て い る．CGRA は 多 く の PE
（Processing Element）が2次元アレイ状に配置された構

インセンサ・コンピューティングの研究成であり，その有効性は，処理をこれらの PE にマッピ

竹内 健，松井 千尋

ングするコンパイラの質に依存する．そこで，マッピ

センシングのための Event-based vision sensor（EVS）

ングにおける時間的な制約を緩和する Elastic CGRA にと 統 合 し 演 算 す る 低 消 費 エ ネ ル ギ ー の SRAM

関するマッピング手法を提案し，コンパイル時間に関Computation-in-Memory（CiM）を提案した．従来のフする優位性があるかを調べた．ILP（整数線形計画法）

レームカメラと比較して，EVS は画素の光の強度変化を用いてこのマッピング手法を実装したところ，マルを非同期で検出し出力するため，データは空間的に疎

チコンテキストな CGRA の場合に，Elastic CGRA を対で時間的に密という特徴がある．提案する SRAM CiM

象とする提案手法は，最大300倍速くマッピング可能では EVS から出力されるイベントを受け取り，On-event

あることを確認できた．

および Off-event をそれぞれ演算する．イベントデータを演算する spiking neural network（SNN）のマルチビッ

組込みデバイス向けの ROS 2ノード軽量実行環境

ト重みは SRAM CiM に保存されている．提案した EVS

高瀬 英希，中村 宏

向けの SRAM CiM は EVS のデータの特徴により，フレROS（Robot Operating System）及びその後継である-6

ームカメラと比較して10 倍のエネルギー効率を達成でROS2は，分散型のロボットシステムにおけるソフトウ

きた．

ェア開発プラットフォームとして注目されている．
ROS2の問題の1つは，動作環境として Linux を必要とす

中村研究室（http://www.hal.ipc.i.u-tokyo.ac.jp/index-e.html）

IoT ネットワークセキュリティに関する研究
中村 宏

要とすることである．そのため，応答性や消費電力の点で，ROS2を組み込みデバイスへ適用する際の障害となっている．
そこで組込みデバイス向けの実行環境である mROS2

IoT 機器が SDN（software defined network）で接続されの研究を行っている．mROS2の利点は，高効率な通信

たネットワークを対象に，ランサムウェア攻撃の初期を実現しメモリ軽量であることである．現在，目的のに実行されるスキャニング挙動検知の検出する手法を実現に求められる設計要件を整理し，効率的な通信処検討した．SDN はパケットの経路制御とデータ転送を理を実現するためのソフトウェア構成および動作フロ

SDN コントローラと SDN スイッチに分けて制御を行ーを設計している．この研究はモバイルロボットシス

う考え方であり，ソフトウェアによって設定を柔軟に

テムの低消費電力化とリアルタイム性の向上に貢献す変更できるという利点がある．そこで，通信を行ってることが期待されている．

いる際の SDN コントローラから SDN スイッチへの統計情報の要求によって得られる特徴量，および SDN ス
イッチに設定するフロールールから得られる軽量な特徴量に着目し，これらの特徴量を用いた機械学習に基づく検知モデルを作成した．

38

るため，高性能で消費電力の大きい計算リソースを必池田研究室（http://www.mos.t.u-tokyo.ac.jp）

高機能暗号ハードウエアの設計最適化と設計自動化

当てた実装により，既存の実装と比較して，リソース消費と最大周波数条件をほとんど変更せずにクロック要件を30％以上圧縮することが期待される．
SPHINCS+ については，低レイテンシ化を目指しハう設計した．最小構成においては他の ASIC 実装に対しペアリング演算などの複雑なアルゴリズムを実装すて同等の面積でより高速に演算可能であることを示し，る際，ASIC や FPGA を用いた専用ハードウェア開発でコア数を変更することで更に面積遅延積を小さくする

は，汎用 CPU 上でソフトウェア実装を行った場合と比ことに成功した．
SIKE においては，暗号計算の計算経路から捉え直テンシでの処理が期待される．一方，アルゴリズムにし，専用ハードウェアの設計を行った．全ての計算経適したアーキテクチャやデータの依存性を考慮した並路を実行できる汎用的なハードウェアを作成し，その列処理を検討する必要があるため，開発に膨大な人的

ハードウェアにおいて，面積遅延積の観点から最適な・時間的なコストがかかるという問題がある．そこで，計算経路を求めた．SIKE の仕様書とは異なる最適経路

我々は並列処理のスケジューリングを自動生成するこを見つけることができ，先行研究の最速ハードウェアとで設計時間の短縮を行った．また，より抽象度の高実装よりも3.5倍の高速化に成功した．

4

－

各研究室

較して，並列性を活用することで低消費電力・低レイ

4-3

研究報告

鈴木 佑典

章

ッシュ演算器を複数コア載せて効率的に計算できるよ第池田 誠，Anawin Opasatian，正田 薫，福田 桃子，－い設計に対応するため，NumPy などのライブラリを用いた Python 記述の高位合成手法の実装の研究も行っている．

ニューラルネットワークとそのセキュリティ
池田 誠，王 澤宇，繆 逸杰，Bayasgalan Amartuvshin
スパイクニューラルネットワーク（SNN）は高いエ

耐量子計算暗号の実装

ネルギー効率を実現する可能性があり，ニューロモー

池田 誠 , 竹島 優太，孙 鹏飞，中村 孔星，中村 優斗

フィックセンサーとの統合にも期待されるため，注目

量子計算機の実用化にあたっては RSA 暗号や楕円曲を集めています．しかし，SNN のハードウェア実装

線暗号といった古典的な暗号が破られてしまうというは，スパイキングニューロンによって導入された膜電脅威が存在している．そこで，耐量子計算機性を持つ，位によって，大きな困難を抱えています．そこで我々

耐量子計算機暗号（PQC：Post-Quantum Cryptography）

は，膜電位の圧縮方法を提案し，推論精度に影響を与が複数考案されている．我々は鍵カプセル化メカニズ

えずに初めて深層 SNN において膜電位を低精度固定小ムである CRYSTALS-Kyber，SIKE，デジタル署名である

数点で扱うことを可能にし，同じ FPGA ベースの SNN

CRYSTALS-Dilithium，SPHINCS+ を対象として，専用

推論アクセラレータの中で最小のリソース使用と最高

ハードウェアによる高速化を行っている．

のエネルギー効率を実現した．

CRYSTALS-Kyber では，複数のセキュリティレベルに一方，クラウドコンピューティングの技術は，個人対応可能なハードウェアをパイプライン化と並列化を用コンピュータ上の深層ニューラルネットワークの膨用いて設計し，既存のハードウェアに対して面積遅延大な計算コストを克服するために応用されているが，積 に お い て 優 れ て い る こ と が 確 認 さ れ た． ま た，

データプライバシーが懸念されている．暗号化された

CRYSTALS-Dilithium とのハードウェア統合を目指した計算を可能にする準同型暗号（HE）は，この問題に対実装も研究しており，双方に流用可能な数論変換器がする期待される解決策となっている．ただし，暗号文実現されている．

での計算は通常，平文上の計算よりも1000～10000倍遅

Crystals-Kyber と共有して使用されるアクセラレータ

くなる．我々の研究では，HE の計算を加速するために加えて，リソース圧縮とサイクル数削減を実現するに，高速な計算方式と専用ハードウェアを設計した．

CRYSTALS-Dilithium 向けの独立したハードウェアも進計算方式の設計では，ブートストラップフリーの GRU

行中である．広範なリソース再利用とセグメント化さネットワークの構築ガイドラインを提案し，高速な推れたパイプライン設計を最大限活用することに焦点を論を実現した同時に精度をほぼ保った．ハードウェア

39設計では，CPU 上での HE を用いた NN 推論に最も計固な新たな方式の実現を目指した検討を行った .

算時間がかかる暗号文の乗算を加速するために，キー

また，IoT 機器における暗号に対しても耐量子計算

スイッチング，モジュラースイッチング，数論変換 /暗号の実装が不可欠となってきている . 本研究では，

逆数論変換ブロックを含む暗号文の乗算器を設計した．

オープンソースのプロセッサである RISC-V に PQC の一つである Crystals-Kyber アクセラレータを搭載するこ

第

4-3

章

4

研究報告
各研究室

－

－

秘密分散演算の実装
池田 誠，赵 寅帆とで，将来の IoT 機器の安全性担保を目指した検討を行った .

マルチパーティ計算（MPC）は，複数の当事者がそれぞれの入力を秘密に保ちつつ，共同で関数を計算することを可能にする方式である . 秘密分散は MPC を実現する主流の方式であるが，他の手法と比較して，計算時間に対して通信遅延に対する影響が大きく，さら飯塚研究室（http://www.mos.t.u-tokyo.ac.jp/iizuka）

低雑音位相同期回路技術に対象とする計算量に応じて，通信コストが増大する

飯塚 哲也，長田 将，張 浩明，朱 玉陽という課題が知られている . 本研究では，通信リソーリング型 VCO は面積が小さく，磁気的なカップリン

ス制限が緩和されるチップ内秘密分散処理を仮定した

グが少なく，複数の位相を生成出来るなどの利点を持場合の MPC の性能評価を行っている .

つ．しかし，リング VCO の位相ノイズ（PN）性能は一般的に LC 型 VCO よりも悪く，そのノイズをハイパ

暗号の安全性評価

スフィルタリングするために PLL が広い帯域幅（BW）

池田 誠，菊岡 才人，正田 薫，王 啓睿

を持つ必要がある．これは，Fractional-N 型 PLL におい

高機能暗号への高い拡張性を持つペアリング暗号やて量子化ノイズが PLL によってローパスフィルタリン

量子コンピュータによる攻撃への耐性を持つ格子暗号

グされるため，狭い BW が必要とされることとトレーといった将来的に活用されることが期待される暗号にドオフ関係にある．Harmonic-Mixer（HM）型 Fractional-N

ついては，今のうちから実用化に向けた取り組みを行型 PLL は，リング VCO を使用するのに適しており，キっていくことが重要である．われわれは専用ハードウャリブレーションをせずに効果的な量子化ノイズ抑制

ェアを用いてペアリング暗号および格子暗号を実装すを達成でき，量子化ノイズをフィルタリングするためることを想定し，暗号の安全性および演算ハードウェの BW への要求を緩和する．しかし，従来のデュアルアを用いた場合の面積や演算時間といったコストを，フィードバック型 HM-PLL では DSM 動作周波数が低く

論理合成結果をもとに簡易的に見積もる手法を提案なるため，メイン PLL の BW が高い場合，量子化ノイし，optimal ate pairing および CRYSTALS-Kyber に対してズが依然として支配的であった．本研究では，分数分適用し評価を行った．また，BLS 署名は現在望ましい

周器の後にNested PLLを追加してDSM 動作周波数を上とされている証明可能安全性を持つ . われわれは帰着

げ，量子化ノイズをさらにフィルタリングすることに効率を考慮した曲線上での BLS 署名の計算コストを推成功した．65nm CMOS プロセスによるチップ試作を定し，異なる署名方式におけるパラメータサイズの比

通した実測評価果により，位相雑音の低減効果を実証

較を行った .

した．
HM-PLL は量子化ノイズ抑制に効果的だが，このア論理回路およびプロセッサの安全性

40

ーキテクチャの欠点は，少なくとも一つの PLL が追加

池田 誠，叶 子楊，信 纪元，松本 高士

で必要であり，ノイズや消費電力のオーバーヘッドがロジックロッキングは，集積回路の知的財産権とセ発生し，ジッタ - 消費電力の性能の低下を招く可能性

キュリティを守る技術で，特定の論理ゲートを回路設があることである．本研究における2つ目の提案は，こ計に組み込むことによって実現される . 本研究では，の HM ベースの PLL 内で使用できるフィードフォワー

耐量子計算暗号アルゴリズムをロジックロッキングに

ドノイズキャンセル技術であり，一段目の PLL のノイ応用することで，量子コンピューティングに対して強ズと電力オーバーヘッドを軽減し，その性能限界を乗えたスタティック CMOS デジタル回路とは異なり，ダド型 PLL アーキテクチャにも適用可能であり，複数のイナミック回路は非対称であり，プルアップ / プルダ

PLL を持つことによるオーバーヘッドを軽減できる可

ウンネットワークの一方を取り除き，単一トランジス能性がある．本提案についても65nm CMOS プロセス

タに置き換えることで高速化を図っている．高速化がによるチップ試作を通した実測評価果により，位相雑図られているにもかかわらず，その動作フェーズ（Pre-

音の低減効果を実証した．

charge と Evaluation）を制御するための追加のクロック
め，現在に至るまでダイナミック回路はスタティック

Fractional-N 型周波数シンセサイザ内で改善することに

CMOS 回路のように自動デジタル回路設計フローに組焦点を当てた研究を行った．従来の shaped dithering をみ込まれることはなかった．本研究では，ダイナミッ

使用する self-dithered MASH 1-1-1 DDSMs における，低ク回路のタイミング特性評価のためのタイミングモデ

入力ビット幅によるスプリアスの問題を解決するため，

ルと，製造後に遅延やセットアップ / ホールドタイム

MASH 1-1-1-1構造で self-dithering を使用することを提を含むタイミングパラメータを抽出するためのオンチ

案した．この新しい self-dithering MASH 1-1-1-1構造は，ップテスト構造を提案した．提案されたタイミングモ

低入力ビットでもフラクショナルスパーを効果的に抑デルは，現代の産業で使用されている一般的なツール

制し，さらに外部 LFSR を必要としない．また，この手の一つである Synopsys Prime Time に基づいて利用およ法により，ノイズシェーピングの次数が高くなり，PLL

び検証されている．テスト構造のチップは TSMC 65nmの位相ノイズとスプリアス性能を向上させることをシプロセスで設計され，測定結果により特性評価が可能

ミュレーション結果により示した．

であることを示した．

4

－

各研究室

デ ジ タ ル デ ル タ シ グ マ 変 調 器（DDSMs） の 性 能 を

研究報告

信号がタイミング特性評価に大きな困難をもたらすた章

また，Self-dithered MASH（multi-stage noise shaping）

4-3
第り越えることである．この提案手法は，他のカスケー－

高精度・高電力効率な ADC 設計のために，Floating
高速・高精度変換回路とその自動設計技術
飯塚 哲也，李 爍煒，王 錫明，張 浩明，熊野 陽，
竹中 理太郎，陈 赟杰，許 瑜昊

Inverter Amplifier（FIA）を用いた完全ダイナミック離散時間 Δ∑ADC を提案した． 既に提案している CLS によるゲインブーストと SNC によるノイズキャンセルに

標準セルに基づくアナログ回路は，高い再利用性，加えて，提案技術である Fast Self-Quenching FIA reusing

高度な集積性，自動化設計との互換性，信頼性，安定CRES for SNC を用いた高電力効率な積分器を提案し，性など，多くの利点を持ち，現在および将来の研究に

2 次 5 level 完全ダイナミック離散時間 Δ∑ADC の回路

おいて非常に有望である．私たちは，新しい差動構造

設計及びチップ試作を行い，その性能を実測により評を採用した標準セルに基づく新しい合成可能な SAR

価した．また量子化器へのランダムディザの印加を応ADC を設計した．この構造により，各ビット推定のた

用し，Δ∑ADC の量子化器特性を量子化器入力のヒス

めに DAC を事前バイアスする必要がなくなり，CDAC

トグラムから解析した．得られた解析結果から 2 次のの消費電力が低減された．制御ロジックも簡素化さ

Δ∑ADC における量子化器非線形性を最小化する最適

れ，ロジックセルの消費電力も削減された．またダミ

設計点の例を示し，量子化器非線形性と積分器出力振ーを持つ CMOS スイッチと同等の性能を持つ新しいイ

幅がトレードオフの関係にあることを示した．

ンバータベースのスイッチを提案した．提案回路はデ高速かつ高精度な ADC は，無線通信やレーダーなど

ジタル合成ツールを使用してレイアウト生成が可能で多くの用途で必要とされている．従来のパイプラインある．また標準セルに基づく増幅器を考案した．この型 ADC と比較して微細化プロセスにより適した，高分増幅器は，許容可能な線形度を保持しながら，60倍以解能なサブレンジング ADC の研究を行った．入力容量上のゲインを達成することができる．この増幅器に基の非線形成分を抑えた逆バイアス増幅器や，電力効率

づき，合成可能なパイプライン SAR ADC も提案した．

が高い複数基準電圧比較器を考案した．また，追加のダイナミック回路はデジタル論理機能を実現するた

消費電力はほとんど無しに，オンチップのデカップリめに使用されるデジタル回路ファミリーに属するが，ング容量を削減できる複数基準電圧の C-DAC を提案しプルアップおよびプルダウンネットワークの両方を備た．これらは14ビット，500MS/s の ADC として実回路

41

第

4-3

章

4

研究報告
各研究室

－

－

42

による検証を行った．測定により，179.4dB という高いして用い，スタティック論理回路による2種類の設計をSchreier FoM（DR）が実現可能であることを示した．

解析し，一部の回路をダイナミック論理回路に置き換

通信技術の基準は4G から5G へと進化を遂げ，現在える事による性能向上を実証した．また，ダイナミッ

ではさらに次世代の6G に向けた検討が進められていク論理回路の置き換えにおける必要条件・ワークフロる．これらの次世代規格は超広帯域の通信速度を特徴

ーなど今後この置き換え作業を自動化するための材料としており，より広範囲の周波数帯をサポートし，デを整理し，検証した．

ータ転送の速度を大幅に向上させることが求められている．超高速データ通信を可能にするための技術の一

深宇宙探査機向けワンチップ送受信機の設計

つとして，超高速デジタルアナログ変換器（DAC）の飯塚 哲也，加納 創太，濱崎 拓

研究開発が急務である．単一 DAC では，内部の寄生成

深宇宙探査機の小型化に対する需要が高まってお分等の影響のため，その性能をさらに進化させること

り，特に通信モジュールの小型化，軽量化，およびコが困難である．近年では，インターリーブ技術が DAC

スト削減が重要となっている．最近の超小型惑星探査に頻繁に組み込まれている．特に時間インターリーブ機では主にコスト削減を目的として民生品を使用する

型 DAC（TI-DAC）では，異なる周波数のクロック間ケースが増加しているが，民生品を広範囲に使用するの位相誤差の整列や，非常に小さい出力スケールなど，システムの信頼性を確保することは非常に困難であり，いくつかの潜在的な設計上の問題が明らかにされて長期間の深宇宙探査ミッションへの応用に際して大きる．今年の研究では，既存の設計上の制限を効果的にな障壁となっている．そこで，通信モジュールを構成改善しつつ，サンプリングレートを維持し，SFDR をする送信機，受信機，デジタル信号処理をワンチップ向上する20 GHz の時間インターリーブ型 DAC を提案に合することが提案されている．これにより回路全体した．提案された TI-DAC は，最終出力での加算を行のサイズを縮小できるだけでなく部品点数を削減できうことを特徴としている．理想的な場合には，提案さるため，モジュール全体の信頼性を向上させることがれた TI-DAC はナイキスト周波数の65％まで63dB の可能となる．

SFDR を維持することができる．提案手法により，ク

本研究では，深宇宙探査機向けワンチップ通信機のロック設計が大幅に簡素化され，設計難易度を抑えな実現に向けて，X 帯（7.2 GHz / 8.4 GHz）の送受信回

がらシステムの精度が維持される．

路の設計および試作による実測評価を行った．

逐 次 比 較（SAR; Successive Approximation Register）

低雑音増幅器とダウンコンバージョンミキサを含む型アナログ - デジタル変換器（ADC; Analog-to-Digital

7.2 GHz 帯受信機フロントエンドの設計を行った．極Converter）において，内部の論理回路による速度性能

めて高い受信感度を実現するため，ノイズキャンセリのボトルネックを回避し，そのサンプリング速度を向ング技術の検討を行い，IHP SiGe 130 nm BiCMOS プ

上させ性能最適化を行う手法についての検討を行っ

ロセスにおけるシミュレーションによりその可用性をた．従来の方法では論理回路は動作がシンプルで組み検証した．また，受信機フロントエンドのプロトタイ

立てが簡単なスタティック型論理回路によって設計さプチップの試作を TSMC 65 nm CMOS プロセスを用いれていることが多かった．しかし，それが故に論理回て行った．プローブステーションによる測定の結果，路が ADC 全体の速度を律速していることが起こりかね2.3 dB の雑音指数が得られ，過去のオンボード実装さない．一方で，ダイナミック論理回路は速度がより早れたトランスポンダと同等の受信感度を CMOS チップ

いが，動作が複雑なため，論理合成ができず手設計に単体で実現し得ることを示した．また，−26 dBm の3次

よって時間がかかる．そこで，我々は本研究で，スタ入力インターセプトポイントの測定結果から，深宇宙ティック型論理回路により設計されたデジタル制御回探査での利用に適合した受信ダイナミックレンジが得路においてクリティカルパスを検出し，パス中の回路られることを示した．

をより高速なダイナミック論理回路に置き換える事に

X 帯受信機全体の構造についても検討および解析をより速度および消費電力性能の最適化を行った．28nm行った．深宇宙探査機は高速で移動するため，受信信CMOS プロセスで設計された10-bit SAR 型 ADC を例と号の周波数にドップラ効果による偏差が生じる．これを補正するための構造について，ワンチップ集積回路

LIF ニューロンは一連のパルスを積分して計算を実行に適したアナログキャリアトラッキングループを提案する．ニューロンの状態は時間の経過とともに変化し，した．測定によって得たフロントエンド性能をもとに他のニューロンへのパルスの出力が決定される．LIF

位相領域での設計と解析を行い，従来の FPGA を用い

ニューロンの設計は，積分を行う MOS コンデンサ，

たデジタル処理に対する優位性を議論した．

興奮 / 抑制の蓄積を行う P/N トランジスタのトリガー，構成されています．

トエンドの設計と試作を行った．パワーアンプでは，

ネットワークのさまざまなシミュレーション環境

動作周波数を狭帯域とすることで広帯域パワーアンプ（SPICE，Matlab，Python）でテストされ，回路の学習の先行研究と比較して約2倍高効率な動作が可能とな能力が検証された．この回路を，TSMC 65nm CMOSることをシミュレーションと実際の測定で示した．

テ ク ノ ロ ジ ー を 用 い て 設 計・ 試 作 し た． 短 期 記 憶

宇宙環境では高エネルギー放射線が多く存在するた（STM）や排他的論理和（XOR）などの単純なタスク，

め，微細集積回路はシングルイベント効果（SEE）やまたは特定の周波数範囲の波や音声認識などのより複トータルドーズ効果（TID）の影響を受けることが想

雑な学習を実証し，その効果を検証した．

標に，評価用プリント基板の設計も行った．

4

－

各研究室

私たちが設計した LIF ニューロンは，ニューロンと研究報告

プとアップコンバージョンミキサを含む送信機フロン定される．そこで，実際に放射線試験を行うことを目

4-3
章に用いられる8.45 GHz 周辺で動作する単段パワーアン

および出力パルスを発する電圧制御発振器（VCO）で第

TSMC 65 nm CMOS プロセスを使用して，衛星通信－

また，SNN を実装するには，LIF ニューロンを相互接続する必要がある．この相互接続は，リザーバコン
ピューティングを含むさまざまな種類のコンピューテ

時間領域ニューロン素子の設計・実装とそれらを用いィングパラダイムをサポートする必要がある．ニュー

た学習システムの検証

ロン間のランダムな接続を可能にするために，フィー飯塚 哲也，ビャムバドルジ ゾルボー，

ルドプログラマブルゲートアレイ（FPGA）アーキテク

ドラン クリスティアン，木村 夏菜子

チャを設計した．この FPGA は，LIF ニューロンを含

近年，ChatGPT のような大規模言語モデル（LLM）

む複合ロジックブロック（CLB）で構成されている．

の実装は，複雑な問題を解決する AI の能力を実証し

LIF ニューロンの入出力のパルスの性質により，信号ているが，このようなモデルの実装には非常に強力ながデジタルで伝達できるため，FPGA 実装が可能にな機能を備えた特殊な計算機器が必要となる．この実装った．この FPGA システムには，ニューロンの測定を方式では AI が集中型サーバーに接続する際の有用性行うための周波数カウンターなどが含まれています．

が制限され，第三者へのデータの送受信によるプライ

TMSC 65nm CMOS プロセスを用いて100 個の LIF

バシーの懸念などの問題が発生しうる．さらに，このニューロンを備えた FPGA をチップに実装した．実測

ような計算のエネルギー消費が高く，計算能力とエネ結果から，ニューロンは 21.7 pJ/ パルスをのエネルギ

ルギー効率の両方を向上させる代替手段を見つける必ーを消費することが分かった．私たちの設計した FPGA

要がある．

のリソース制限により，この実装では最大 50 個のニ

前述の問題に対する解決策の一つとしてアナログコ

ューロンをリザーバーとして実装可能となっている．

ンピューティングが挙げられる．加算器と乗算器のシフィードバック構成でのサイン波の学習機能と，STM/

ンプルな実装を，小さな面積と低消費電力で実現でき

XOR などのテストを実測にて実証した．

る．アナログ コンピュータを使用する場合の注意点

生成 AI の広がりに代表されるように，近年第二世代

は，計算の不一致とノイズによる精度の低下となる．

の人工ニューラルネットワーク（ANN）であるディー

ニューラルネットワーク（NN）の実装では，一つ一つ

プニューラルネットワーク（DNN）は盛んに使われての計算に細かい精度は必要ないことが実証されていいる．しかし消費電力が膨大である点が大きな問題にる．私たちが選択したアナログコンピューティングのなっており，この解決が求められている．その一つと実装は，積分漏洩発火（LIF）ニューロンを使用したス

して期待されるのが，第3世代の ANN と称されるスパ

パイキングニューラルネットワーク（SNN）である．

イキングニューラルネットワーク（SNN）である．脳

43

第

4-3

章

4

研究報告
各研究室

－

－

の消費電力は20W 程度と低消費電力であることが知らレーションで行われていたタスクは正弦波の生成であれているが，SNN はより脳に近い情報処理を行うた

った．一般にリザバーコンピューティングにおいて，

め，消費電力を抑えられるのではないかと考えられてリザバーに求められる性質は，短期記憶・非線形性・いる．SNN は神経細胞のメカニズムに従って状態を時

高次元性が挙げられる．正弦波が生成できると言った

間変化させ，発火によって情報伝達を行うニューロン

事実が，どの性能にどの程度起因しているかを分析す

素子によって構成される．従来の ANN のように伝達するのは難しい．そこで今年度はよりネットワークの特る値自体に情報が乗っているのではなく，発火する時性を探るのに相応しいタスクを行うことにした．

間（タイミング）に情報が乗っているのが特徴である．

以上の変更を踏まえて回路を用いた SNN のシミュレ

電子回路の観点から見ると，SNN にタイムドメイン

ーション環境を Python で作成した．極力実回路に近い回路の技術を利用できることがわかる．トランジスタ

挙動でシミュレーションをすべく，Hspice のシミュレの微細化に伴い，信号遷移の時間遅延が減少し，動作ーション結果をもとにビヘイビアモデルを作成し，そ速度の向上が起こっている．信号遷移が鋭くなること

れを用いて環境を作成した．短期記憶の能力を確かめによって，アナログ情報を信号の時間間隔・時間方向

るべく，離散入力データをシステムに入力し，何ステにより効率的に乗せることができるようになった．こップ前の入力まで再生できるかを確かめた．また非線

れはまさに SNN で行いたいことである．さらに，タイ形性・高次元性を確かめるために，時間方向で XOR タ

ムドメイン回路はインバータやロジックゲートで構成

スクを行った．結果として，本システムが短期記憶・されることが多いため，直流電力を消費しないという

非線形性・高次元性を有していることが確かめられた．

利点もある．これは低消費電力を求める方針と合致しまた，応用として0-9の数値の発話音声認識のタスクもている．

行った．その結果，他の先行研究と肩を並べられる程

SNN を電子回路で構成するには，ニューロン回路を

度の高い正答率を得ることができた．

作成し，それらを接続する必要がある．ニューロン回

他の物理リザバーコンピューティング研究と比べ，路の実現方法は多数存在するが，シンプルで工学的良現在広く使われている CMOS を使用している点は本シ

く使われる Leaky Integrate and Fire（LIF）モデルに倣っステムの利点である．また，SNN で利用するニューロている回路では，閾値設定のためにコンパレータが使ン数を増やせば増やすほど性能が上がるという結果が用されることが多く，面積や消費電力の増大につなが得られており，現在のプロセスで集積化が容易な本シる．またリークの再現によって電力が何かに使われる

ステムは精度向上の観点から有望であると考えられる．

わけでもなく消費される．そこで本研究グループでは，
電圧制御発振器を発火メカニズムとして採用したニュ

44

無線通信用アンテナ計測・試験技術

ーロン回路を作成し，コンパレータを使わずに発火を飯塚 哲也，グェン ゴック マイカーン，

行い，リークを利用して電圧制御発振器を駆動するこ

ビャムバドルジ ゾルボーとで，より消費電力の少ない回路を実現した．

5G テクノロジーでは，ミリ波周波数と小型端末に依

従来まではニューロン回路の作成と，これを利用し存するテクノロジーのため，5G アンテナの無線（OTA）

たリザバー構成の SNN のシミュレーションが行われ測定が必要となっている．従来の OTA 測定は遠方界測た．しかしそこには2点課題があった．まずこれまでに定に基づいていたが，ミリ波では，パス損失が大きく，作成されたニューロン回路を用いたシミュレーション

測定精度が低いため，遠方界測定はほとんど実行できでは，電圧制御発振器の制御電圧の読み取りで ADC をない．したがって，ミリ波範囲での OTA 測定の代わり使用することを想定していた．SNN を実現する回路のに近傍界測定が行われる．遠方界測定データは，近傍一つのメリットは消費電力を抑えられる点であるが，界から遠方界への方法を使用することにより，近傍界

この良さを消さないためには一般に消費電力が大きい

測定から取得することができる．

とされる ADC を使わずに実現できることが望ましい．

これまで，プローブやテスト対象アンテナ（AUT）とそこで今年度はカウンタを使用して電圧制御発振器のしてさまざまな種類のアンテナが使用されてきた．近周波数を読み取ることで対応した．また，そのシミュ傍界測定では，測定時間とプローブ設計が最も重要な

要素であることはよく知られている．28GHz をターゲ提案された LNA は，11mW の消費電力，0.066mm の占ット周波数としたデュアルフィードマルチプローブの有面積，約1.2GHz の−3dB 帯域幅，約3dB の最小 NF を設計を行い試作を行った．このマルチプローブは，複達成し，スピン波デバイスの測定に適していることが数の位置で同時に二重偏波信号を受信でき，測定結果

示された．

2

から偏波比が20dB 以上であることを確認した．
ミリ波集積回路技術
位相同期回路（Phase-Locked Loop, PLL）は，参照信しかないため，これらの複数の信号をキャプチャする

号を受け取り，位相が同期した信号を，周波数を逓倍ために新しいキャプチャシステムを開発した．システ

して出力する回路である．PLL の応用先は多岐にわたムとマルチプローブの概念実証として，複数の AUT をるが，本研究では RF テスタへの応用を目標としていキャプチャし，良好な遠方界特性を再生することに成る．RF テスタは，テスト対象として様々な高周波デバ

功した．

イスに対応するため，特に動作周波数，ジッタに対する要求が厳しくなる．具体的な目標として，チューニ

広帯域スピン波検出システムの設計

4

－

各研究室

大幅に短縮できる．一般的な VNA にはポートが数個

研究報告

飯塚 哲也，湯浅 太蔵

章

複数のサンプルを取得することで，近傍界測定時間を4-3
第このマルチプローブを使用すると，スキャン空間で－ングレンジを50~100GHz と設定している．PLL のアー

飯塚 哲也，朱 玉揚，程 鎮宇，魚 家傲

キテクチャには，Fractional-N PLL，Cascaded PLL など

スピン波（SW）は電子スピンの集団励起であり，スが存在し，動作条件によって最適なアーキテクチャがピン波を利用することで，物理的な電荷の移動なしに異なる．そのため，シミュレーションをもとに本アプ

情報の伝達と制御が実現できる．しかし，現在までのリケーションにおける最適なアーキテクチャを決定し，ところ，スピン波の応答を検出するオンチップ検出シ

回路設計を進めていく．

ステムは存在せず，次世代チップへの実用的な応用がまた，PLL のチューニングレンジを広くするには，

難しい状況である．そのため，私たちはスピン波検出

PLL 内部の電圧制御発振器（Voltage Controlled Oscillator,

システムを提案した．この回路は，フェーズロックル

VCO）のチューニングレンジを広くする必要がある．

ープ（PLL），フェーズインターポレーター（PI），低雑

一般に LC-VCO では，連続的な周波数のチューニング

音増幅器（LNA），ロックインアンプ（LIA），アナログにはバラクタが，離散的な周波数のチューニングには，・デジタル変換器（ADC）など，いくつかの重要なブ

トランジスタのスイッチにより切り替え可能なキャパロックで構成されている．

シタ・インダクタが用いられている．しかし，この回

これまでに，システムで使用するブロックのチップ

路構成にはいくつかのトレードオフが存在する．例えを設計および試作することに成功した．提案されたス

ば，チューニングレンジを広くするためにバラクタを

ピン波検出システムの送信側では，磁界の影響を避け大きくすると，共振器のキャパシタが増え，発振周波るため，まずインダクタンスを用いない広帯域の PI を数が低下する．また，発振周波数の切り替えに用いる設計し，シミュレーションを通じてその設計を検証し，スイッチについて，オン抵抗を減らすためにはサイズ

スピン波検出回路での用途における機能と性能を確認

を大きくする必要があるが，ドレイン - ソース間の寄した．測定結果に基づいて，PI チップは65nm CMOS

生容量が大きくなってしまう．また，ミリ波帯では，技術で実装され，製造されたチップの機能と性能を評

特にキャパシタの Q 値の劣化が大きく，位相雑音性能価するために測定が行われた．測定結果では，0° からが低下する．期待できる手法として，VCO のマルチコ

360° の位相範囲において DNL と INL はそれぞれ0.6LSB

ア化，スイッチを用いない動作切り替えなどが存在し，および－5.17LSB となった．PI 回路は5GHz の動作で現在調査を行っている．

1.89mW を電力を消費する． 受信側では，弱い信号の一方で，ミリ波帯で動作する回路の設計においては，検出と増幅のためにチョッパー安定化 LIA を備えたデバイスモデルの信頼性が大きな問題となる．寄生成

LNA を設計した．測定結果から，提案された LNA は実分の影響に加え，ミリ波帯ではファウンドリが検証を

験測定で31dB を超える最大ゲインを示した．さらに，十分に行っていないこともあり，シミュレーション結45

果と実際の特性には誤差が生じる．素子のレイアウト

第

4-3

章

4

研究報告
各研究室

－

シリコンパワートランジスタに関する研究を設計し，電磁界シミュレーションを行ったとしても，平本 俊郎，小林 正治

デバイスの正確な特性を得ることは難しい．したがっ

半導体パワートランジスタは，家電製品や電気自動て，ミリ波帯においては，回路設計に先立ってデバイ

車，鉄道などに広く用いられるパワーエレクトロニク

スモデルを作成することが必要不可欠である．

スの基幹部品である．最近では SiC や GaN などワイド

ミリ波帯でも使用できるような正しいデバイスモデ

バンドギャップ材料を用いたパワーデバイスの研究がルを作成するため，TSMC 28nm CMOS プロセスを用進展しているが，従来のシリコンデバイスでもさらない，アナログ回路設計における基本素子（伝送線路・る性能向上が可能である．本研究では，絶縁ゲート型

トランジスタ・抵抗など），またモデルの正確性を検証

バイポーラトランジスタ (IGBT) と呼ばれるパワートラするための一段のソース接地増幅回路を搭載したチッンジスタを実際に試作し，スケーリングや両面ゲート

プを設計した．このチップを測定し，得られた結果か化により性能向上を目指している．また，CMOS とのらデバイスモデルを作成することで，より正確な回路集積化に向けて，新型の横型スーパージャンクション設計を可能とする．

パワー MOSFET についても検討を行っている．

－

平本・小林研究室（https://vlsi.iis.u-tokyo.ac.jp/, http://nano-lsi.iis.u-tokyo.ac.jp/）

ナノスケール CMOS デバイスの低温特性に関する研究

三次元集積メモリデバイス応用に向けた原子層堆積法による酸化物半導体の形成とデバイス実証に向けた研究
小林 正治，平本 俊郎
半導体の微細化が鈍化する中，さらなる高集積化と平本 俊郎，小林 正治

高機能化のためには，配線層へのアクティブデバイス

CMOS によるバイナリーディジタル演算に代わるコの形成が必要であり，酸化物半導体は低温でトランジ

ンピューティング手法として量子計算が注目されていスタを形成可能であり注目を集めている．従来酸化物

る．量子計算では従来の CMOS 回路が量子ビットの制半導体はスパッタ法による平面への成膜が主流であっ御回路に用いられるため．CMOS デバイスの低温特性

たが，半導体の三次元集積化に向けては三次元構造へを明らかにしておくことが必須である．本研究室では，の均一な成膜が重要となる．本研究では，酸化物半導MOS トランジスタの特性ばらつきが低温において増大体トランジスタの微細化に必要なナノシート酸化物半することに注目し，その起源を明らかにした．また，導体の原子層堆積法による成膜プロセスを確立し，デ低温におけるランダムテレグラフノイズについても評

バイス設計で重要となる，移動度・閾値電圧・バイア

価を行っている．

スストレス信頼性の間のトレードオフ関係を明らかにした．また従来のシングルゲート構造からダブルゲー

積層シリコン量子ビットに関する研究
平本 俊郎，小林 正治

ト構造にすることで，高移動度，ノーマリーオフ動作
・高信頼性を同時に実現することに成功した．

量子計算に用いられる量子ビットとして，シリコンによる半導体量子ビットが注目されている．実用的なHfO2系強誘電体の成膜プロセスおよび信頼性に関する

量子計算を目指すには将来的には数百から数千，数万

研究の量子ビット集積化が必要となるとされている．本研

小林 正治，平本 俊郎

究室では，よりスケーラブルな集積化を実現するため

本研究では，HfO2系強誘電体を形成する際に重要なに，積層シリコン量子ビット構造による三次元集積化

結晶化アニールプロセスにおいて，従来のハロゲンラの研究を行っている．シミュレーションによる解析にンプによる Rapid thermal anneal から，波長選択性の高より積層シリコン量子ビット構造を提案するとともに，い LED アニールを採用することで，キャパシタの吸収

実際に試作してその有用性の実証を目指している．

スペクトルと一致した光源によってエネルギー効率の高い強誘電体キャパシタの形成技術を実現した．また
強誘電体キャパシタの強誘電特性および信頼性劣化現46

象を電気特性を測定しながら非破壊で光電スペクトルて，優れた素子特性を実現する研究を進めている．今による物性評価を同時に行うことができるオペランド

年度は，低電圧動作かつ高信頼性の FeFET メモリの実レーザー PEEM 法による評価手法を東大物性研と共同

現に向けて，FeFET の特性に与える HZO 膜厚スケーリで構築し，絶縁破壊現象とキャパシタ上の光電スペク

ングの効果を系統的に調べ，HZO 薄膜化により低電圧

トルの変化の対応を明らかにすることに成功した．

動作が実現できること，動作電圧の低下により書き込

4

した．更に FeFET メモリの低電圧 disturb 特性とその物

研究報告（https://sites.google.com/g.ecc.u-tokyo.ac.jp/mosfet/）

メモリウィンドウの低下が回復できることを明らかに

章

高木研究室

4-3
第

み信頼性の劣化モードが変化し，回復パルスの印加で理機構を調べ，長時間の disturb 特性が印加パルス毎のdisturb を積算することによっては記述できないこと，

FET とその3次元集積化に関する研究

その理由として捕獲電荷のデトラップによる電界変調

高木 信一，韓 雪揚，

効果と分極そのものの緩和の二つの機構が関わっていトープラサートポン カシディット，竹中 充

ることを明らかにした．更に，FeRAM 応用に向けた極3次元集積 CMOSへの適用を目指して，Si 基板上の極薄膜 MFM キャパシタにおいて重要なインプリント現

薄 Ge-On-Insulator（GOI）構造を実現する技術やこれら象が，電極と電極 /HZO 界面の電荷トラップ・デトラの構造を用いた高性能 GOI CMOSの実現と性能向上，ップに起因していることを見出した．

－

各研究室

Ge/SiGe Metal-Oxide-Semiconductor（MOS）－

電気特性を決定しているデバイス物理の研究を進めている．今年度は，表面ラスネス散乱の抑制に有効であ

強誘電体デバイスを用いたリザバーコンピューティン

り高い電子移動度が期待できる（111）面 GOI 基板のグに関する研究

作製と n チャネル MOSFET の実証に関する研究を進高木 信一，トープラサートポン カシディット，

め，smart cut 法により形成した GOI 層を薄膜化したの

名幸 瑛心，鈴木 陸央，万 明霞，竹中 充，中根 了昌

ちに別の Si 基板にトランスファーすることで，結晶品計算負荷の軽い AI 計算手法として，リザバーコンピ

質や界面特性に優れた（111）GOI チャネルが形成できューティングが近年注目を集めている．我々は，メモることを示した．この GOI チャネルをデジタルエッチ

リ・イン・ロジック機能や非線形アナログ計算機能をング法により更に薄膜化し，最も薄い膜厚として，2 nm

もつ FeFET や FeRAM が，リザバーコンピューティング

程度の厚さの（111）GOI n チャネル MOSFET の動作を物理実装できるハードウェアとして有望であること実証に成功した．

を提案しており，Si プラットフォーム上で極低消費電力で推論・学習を行うことができる新しい AI ハードウ

HfO2- 系強誘電体ゲート絶縁膜トランジスタと強誘電ェアとして，動作方式やデバイスの工夫による AI 性能

体メモリに関する研究の向上の研究を進めている．今年度は，リザバー性能

高木 信一，トープラサートポン カシディット，を最大化する素子動作条件について系統的に調べ，入蔡 作成，趙 成謹，岩重 宏一郎，大友 将樹，

力ゲート電圧の中央値として分極反転の中央値を選ぶ

劉 振泓，伊藤 広恭，竹中 充と共に，1 V 程度の最適なドレイン電圧を用いること

分 極 反 転 を 伴う強誘電体をゲート絶縁膜 と し たでリザバー性能が向上できることを示した．また，音MOSFET（FeFET）や金属とのサンドイッチ構造（MFM

声認識への応用に向けて，並列動作 FeFET リザバーに構造）をメモリセルとする FeRAM は，将来の極低消費より spoken digit の分類タスクを行うシステムの改良を

電力メモリやロジック用素子として期待されている．

進め，異なる周波数チャネルの組み合わせの数を増や

特に近年発見された Hf1-xZrxO2（HZO）強誘電体・反すことで，98.1 % の分類精度を実現した．

強誘電体を用いたデバイスは，現在の Si CMOS テクノ
ロジーとの親和性が極めて高く，大きな関心を集めている．我々は，ALD 法によって堆積したこれら強誘電体薄膜の物性や FeFET の素子動作原理の明確化を通じ

47

量子コンピュータ制御回路に向けた Si CMOS の極低とに成功した．また GSTS 光変調器を光演算回路に応

温での動作特性の理解用することで，畳み込みニューラルネットワークの計高木 信一，姜 旼秀，陳 育同，靳 釗，

算が行えることを示した．

トープラサートポン カシディット，竹中 充
量子コンピューティングシステムでは，量子ビット
第

4-3

章

4

研究報告
各研究室

－

－

Ge 中赤外光集積回路に関する研究

数向上のためには，4 K などの極低温で動作できる Si

竹中 充，宮武 悠人，ティパット ピヤパッタラクン，

CMOS 回路を量子ビットチップの近くに置くことが必張超要である．この目的のために，極低温での MOS トラン

Ge-on-insulator（GeOI）基板上に形成した Ge 導波路

ジスタの動作を定量的に明らかにして，その物理機構を用いた中赤外光集積回路の研究を進めている．GeOIを明確化するための実験的・理論的研究を進めてい基板を用いた Ge 導波路に PIN 接合を形成した雪崩増幅る． 今 年 度 は， 基 板 濃 度 の 異 な る Si n-MOSFET と受光器の動作原理を解析し，Si と比較して高感度にな

p-MOSFET のそれぞれに対して，室温から4 K までのることを理論的に示した．

SS（sub-threshold swing）値の変化を実験的に評価し，n-MOSFET では，10 K 以下の温度で SS が飽和する一方
で，p-MOSFET では，SS が温度の低下と共に増加することを見出した．更に，この結果は，バンド端近傍に

内田研究室（http://www.ssn.t.u-tokyo.ac.jp/）

存在する tail state の低エネルギー部分は localized states，

ナノスケール電子材料を用いたエレクトロニクス・デ

高いエネルギー部分は mobile states と考えることで，定バイスに関する研究

量的に説明できることを明らかにした．
揮発性有機化合物（VOC）などを検知するナノスケー

竹中研究室（https://sites.google.com/g.ecc.u-tokyo.ac.jp/takenaka-lab/）

光配線 LSI に関する研究

ル分子センサ
ヒトの呼気には，ヒトの代謝物を含めて，様々な揮
発性有機化合物（Volatile Organic Compounds: VOC）が含まれている．そのため，呼気に含まれる，ヒトの疾竹中 充，唐 睿，宮武 悠人，病と関連する特定の VOC を選択的に検出できれば，疾ティパット ピヤパッタラクン，赤澤 智熙，傅 晟，

病の超早期診断を実現することが期待される．我々作本 宙彌，バルダワジ ダルワ イシャン，小松 健太郎

は，金属ナノシートを用いた低電力の水素センサ素子

シリコンフォトニクス等を用いて LSI の配線や I/O ををこれまで開発してきた．しかし，金属ナノシートに光化する研究を進めている．InP 薄膜を Si 導波路上に集よる分子センシングを原子論的にシミュレーションす

積した高感度フォトトランジスタを使って，低挿入損失

る方法は確立されていない．今回，分子動力学法と非で導波路中の光強度をモニターすることに成功した．同

平衡グリーン関数法を組み合わせることで，センサ応時に集積したハイブリッド MOS 位相シフタで駆動した答を原子論的にシミュレートする手法を新たに開発し光スイッチの出力強度をモニターすることにも成功した．

た．今後，この手法を様々な系に応用することで，計算手法の改善を行うと共に，新たなセンサ向け材料のAI 用シリコン光回路に関する研究

探索にも活用をしていく．

竹中 充，唐 睿，宮武 悠人，柴 成立，柳 柱栄，
黄 明智，赤澤 智熙，藤田 将大，脇田 耀介，
按田 智大

48

ナノデバイスの熱配慮設計
LSI は，その構成要素である MOS トランジスタのサ

ユニバーサル光回路などのプログラマブル光回路をイズ縮小によってこれまで飛躍的に性能を向上してき用いた AI 用深層学習の研究を進めている．新しい相変た．近年はナノシートトランジスタなどの新たなデバ化材料 GeSbTeS（GSTS）を，波長1.55 µm において用イス構造の導入が予定されており，トランジスタ動作いることで，低挿入損失な光強度変調器を実証するこ中のジュール発熱による素子の温度上昇が最も深刻な

問題のひとつとして指摘されている．我々は，熱配慮設計により CMOS チャネル部の動作時温度を極力抑制する技術の開発に取り組むとともに，シリコンチャネ

三田研究室（http://www.if.t.u-tokyo.ac.jp）

ルにおける電子－フォノン輸送特性について精緻な評

TopoMEMS：トポロジカル量子計算機に向けた可変価を展開してきた．今回，分子動力学法と非平衡グリ

電子素子および MEMS 演算素子の研究開発
安永 竣，肥後 昭男，飯塚 哲也，

近傍の電子－フォノン散乱が増大することを示唆する

江澤 雅彦（物理工学専攻）

結果が得られた．

量子コンピューティング分野における次世代の計算

4

研究報告

の振動モードが存在し，その振動モードによって界面4-3
章

三田 吉郎，高橋 遼平，辻 啓吾，Anne-Claire Eiler，

第ーン関数法を組み合わせることで，Si/SiO2界面に特有手法として，物質が持つトポロジカルな状態をハミル（http://www.ntech.t.u-tokyo.ac.jp/, https://fles.t.u-tokyo.ac.jp/）

極薄ゴム基板上への有機トランジスタの作製

トン演算子として表現し，演算に用いるトポロジカル
計算機が期待され，幅広い系で研究が行われている．

－

我々のチームでは，JST-CREST プロジェクトとして，
ハミルトン演算子行列を電気回路部品の集合体として奥田 知華，李 成薫，山岸 健人，横田 知之，捉え，電気回路のトポロジーによって演算を行う手法

染谷 隆夫の探索を担当しており，三田グループは集積 MEMS の皮膚などの生体表面で長期的に装用可能なデバイス専門家として計算機に必要な理想の可変素子・MEMS

は，究極のヘルスケアツールと考えられている．装用

素子を「TopoMEMS」と命名し，精力的に研究開発を時の負担を最小化するために，柔軟さ，薄さ，表面追行っている．本年度はさらに，これまで用いられてき従性に加えて，通気性，密着性を持つデバイスが盛んた「容量結合の大小」による結合に変えて「磁気結合に研究されている．我々は，ファイバー構造を用いるの大小」による結合を用いる新しいトポロジカル電子

ことで，機械的安定性と薄さと密着性を同時に実現し回路を考案実証し，結果が国際会議に採択された．またナノフィルムを開発することに成功した．一方で，た，MEMS の動きそのものを演算に用いる新しい構想

密着性の高い極薄ゴム基板上へのデバイス作製は，パは科研費基盤 A として研究プロジェクト化した．多段

ターニングや支持基板からの剥離などが困難とされ，双安定 MEMS アクチュエータの開発に成功し，国際会

厚みが 2 µm 以下で，密着性の高い基板への薄膜トラ議で発表した．

各研究室

染谷・横田・山岸研究室－

ンジスタの報告例はなかった．今回，厚みが 1～2 µm，皮膚との密着エネルギー 130 µJ/cm の極薄ゴム基板上
2

エネルギー自立型分散マイクロシステムに有機トランジスタを作製することに成功した．まず，

三田 吉郎，三角 啓，黄 吉卿（CNRS LIMMS 研究所）

エレクトロスピニング法により作製したポリウレタン

集積化 MEMS（微小電気機械システム）のトップダ

ナノファイバーにポリジメチルシロキサン溶液をディ

ウンアプリケーションとして，「適切な制御によって小ップコートし，極薄ゴム基板を作製した．次に，支持さな物体の集合が賢い動きをする」自立マイクロシス

基板として厚み 50 µm のポリイミドフィルムにフッ素テムの研究を行っている．
「大きさ1cm 以下のマイクロ系離型剤を成膜し，極薄ゴム基板を貼り付けた．これロボットを多数環境に放出し，個々のロボットは近傍

により，メタルマスクの極薄ゴム基板への密着を防ぎのロボットと通信を行いながら，協調的に環境測定なつつ，支持基板からの剥離も可能にした．続いて，ゲどの高度な機能を実現するという自律分散システムをート電極，パリレン絶縁膜，有機半導体として DNTT，

目指している．2016年度より受託していた仏 FEMTO-

ソース・ドレイン電極の金を成膜することで，有機ト

ST 研究所との共同研究「Programmable Matter」は一段ランジスタを作製した．作製した有機トランジスタは落したが，同じくフランス共和国 CNRS 研究所より三90% 以上の高い歩留まりをスメスとともに，キャリア

田研に派遣された客員研究員（黄博士）により，バイ

移動度は 0.19±0.02 cm /Vs，閾値電圧は −0.4±0.3 V でオ応用を目指した微小ロボットの研究が進捗している．

2あり，オン / オフ比も最大で10 以上を示した．
5

49

第

4-3

章

4

研究報告
各研究室

－

－

電子線リソグラフィと MEMS プロセスによる微細電極

ームにおいて後加工することによって新規センサデバ

構造と流体素子への集積化作製手法の研究

イスを製作，評価する研究を行っている．後加工に関

三田 吉郎，Anne-Claire Eiler，肥後 昭男，する知見として，トランジスタが作製された直後（配太田 悦子，水島 彩子，河井 哲子，線前）のウエーハ引き渡しを受け，熱工程を伴う後加岡本 有貴（産業技術総合研究所），

工プロセス（成膜，インプラ，ドライブイン）を施し

鷲津 信栄（アドバンテスト），藤原 誠，澤村 智紀てもトランジスタ特性の劣化はそれほど進行しないこ

電極構造の微細化によるセンサ素子の更なる高感度と，VLSI をあらかじめ Silicon-on-Insulator（SOI）基板の化，高機能化を目指し，電子線リソグラフィと MEMS

上に配置した構造を MEMS 後加工できることなどが分加工プロセスを組み合わせた微細電極のトップダウン

かっている．共同研究開発する素子の種類は共同研究

作製手法の高度化に取り組んでいる．局所的に測定電先との相談により様々だが，作製テクノロジは共通の極を集積化した微細孔構造や，マイクロアクチュエー

ものを利用できるところが産業的に重要である．数多タと微細構造を組み合わせた電極ギャップの精密制御

くの企業の興味を引き，会社との共同研究や国際共同に取り組んでいる．本年度は，完全空乏型の SOI トラ

研究等様々なプロジェクトで電子デバイスの研究が進

ンジスタ構造（FDSOI）による VLSI ウエーハを入手行している．特に本年度は，様々なバイオ・化学計測

し，ポストプロセス加工によってデバイスを得るためを自在に実行できるための新しい仕組みとして「バイのプロセス開発を引き続き行い．加工後のチップの電オチップレット」という概念を提唱，組み合わせたチ気的評価を行っている．また，LAAS 研究所と共同で微ップレットによってアルブミンと pH を計測すること

細構造のアディティブ作製の試みを開始した．

に成功したほか，垂直接合時に絶縁膜（意図して製膜する場合，意図しない製膜の両方を含む）を積極的に

電子線リソグラフィによる大面積精細描画手法の研究破壊する「ナノコーン状のペネトレーター」構造を考

三田 吉郎，肥後 昭男，藤原 誠，澤村 智紀，案，実験結果が IEEE MEMS（トップ会議）で発表さ

従来は垂直水平方向（矩形）に限られ表現能力に乏れ，学生が IEEE MEMS Outstanding Poster Presentation

しかった大面積電子線描画技術を高度化する．VDEC

Award を受賞した．MEMS 分野のトップ受賞を意味すに平成25年に新規導入された高速大面積電子線描画装る．

置 F7000S-VD02の持つ高ドース対応性，セル（キャラクタ）プロジェクション方式による鮮明なエッジを利CMOS-MEMS 高密度集積接合の信頼性向上のための用して，自由曲面や繰り返し微細構造などの描画を可

微細構造研究能とする．本年度は，パターン描画の微細化限界に挑

三田 吉郎，水島 彩子，三角 啓，松岡 瞳，

戦し，16nm を切るギャップ構造の作製が可能なパター

山形 昌弘，肥後 昭男，中根 了昌，ンおよびプロセスデザインに成功したものを原著論文

津村 一道（東芝），

発表した．

依田 孝（東京工業大学）, 東 和幸（東芝），落合 幸徳高機能な CMOS-MEMS システムを簡便に得る方法とCMOS-VLSI の MEMS 後加工による高機能システムのして，チップレベル接合技術に期待が高まるが，数百万

産学連携研究個に至る数 µm 角のパッドを接合する際に，バンプ同士

三田 吉郎，島村 龍伍，佐久間 文哉，安永 竣，がすべってずれてしまうという問題が生じる場合があ

ティモテ レヴィ（仏ボルドー大学 IMS 研究所）,る．この問題に対して，歯のかみ合わせにヒントを得

ギレム ラリュー（仏 LAAS-CNRS 研究所）,て，自然（パッシブ）に位置合わせが出来る構造を構

池内 与志穂（生産技術研究所）,

想し，テスト構造を設計試作検証している．成果が国

ティクシエ 三田 アニエス（生産技術研究所）,

際会議に採択された．

齊藤 健（日本大学）
D.lab を通じて試作した VLSI ウエーハを，武田先端知ビルスーパークリーンルームやその他のクリーンル

50

4.4 研究発表

黒田・小菅研究室

国際会議論文

研究論文[1]

Kuroda, “A Deep Metric Learning-Based Anomaly

and T. Kuroda, “A 0.13mJ/Prediction CIFAR-100

Detection System for Transparent Objects Using

Raster-Scan-Based Wired-Logic Processor Using

Polarized-Image Fusion,” IEEE Open Journal of the

Non-Linear Neural Network,” IEEE International

Industrial Electronics Society, vol. 4, pp. 205-213,

Symposium on Circuits and Systems (ISCAS), May

June 2023.

2023.

K. Shiba, M. Okada, A. Kosuge, M. Hamada,[2]

3D-Stacked SRAM Module With 0.7-pJ/b Inductive

and Y. Mita, “Micron-to-Submicron Cu electroplat-

Coupling Interface Using Over-SRAM Coil anding in view of Agile-X LSI Chips Fabrication using

Manchester-Encoded Synchronous Transceiver,”Open Facility,” The 3rd European Symposium onIEEE Journal of Solid-State Circuits (JSSC), vol.

Nanofabrication Research Infrastructure(ENRIS

58, no. 7, pp. 2075-2086, July 2023.

2023),May 2023.
[3]

M. Hamada, and T. Kuroda, “A 183.4nJ/infer-

Bandwidth 3D-Stacked Memory Using Multi-Hop

ence 152.8uW Single-Chip Fully Synthesizable

Inductive Coupling Interface,” IEICE Transactions

Wired-Logic DNN Processor for Always-On 35

on Electronics, vol. E106-C, no. 7, pp. 391-394,

Voice Commands Recognition Application,” IEEE

July 2023.

Symposium on VLSI Circuits, June 2023.
[4]－

X. Wang, A. Kosuge, Y. Hayashi, K. Shiba, M.

T. Kuroda, “Polyomino: A 3D-SRAM-Centric

Hamada, and T. Kuroda, “Analysis and Design of a

Accelerator for Randomly Pruned Matrix

7 Gb/s Rotatable Non-contact Connector with Grid

Multiplication With Simple Reordering Algorithm

Array Package Application,” IEEE International

and Efficient Compression Format in 180-nm

New Circuits and Systems Conference (NEWCAS),

CMOS,” IEEE Transactions on Circuits andJune 2023[5]－

A. Kosuge, R. Sumikawa, Y. -C. Hsu, K. Shiba,“Crosstalk Analysis and Countermeasures of High-K. Shiba, M. Okada, A. Kosuge, M. Hamada,

4

各研究室

A. Higo, H. Granier, A. Kosuge, M.Ikeda, T. Kuroda,

K. Shiba, A. Kosuge, M. Hamada, and T. Kuroda,

4-4

N. Shimamoto, A. Mizushima, D. Bourrier, E. Ota,

and T. Kuroda, “A 7-nm FinFET 1.2-TB/s/mm2

Systems I: Regular Papers, vol. 70, no. 9, pp. 3440[5]D. Li, Y. Hsu, R. Sumikawa, A. Kosuge, M. Hamada,

研究報告

[4]

[1]

章

[3]

A. Kosuge, L. Yu, M.Hamada, K. Matsuo, and T.

第[2]Circuits Letters, vol. 7, pp. 22-25, 2024.

E. Kobayashi, A. Kosuge, M. Hamada,T. Kuroda,

3450, Sep. 2023.

“An Occlusion-Resilient mmWave Imaging Radar-

A. Kosuge, Y. -C. Hsu, R. Sumikawa, M. Hamada,

Based Object Recognition System Using Synthetic

T. Kuroda and T. Ishikawa, “A 10.7-µJ/Frame 88%

Training Data Generation Technique,” IECON

Accuracy CIFAR-10 Single-Chip Neuromorphic

2023 – 49th Annual Conference of the IEEE

Field- Programmable Gate Array Processor Featuring

Industrial Electronics Society,Oct 2023.

Various Nonlinear Functions of Dendrites in the
Human Cerebrum,” in IEEE Micro, vol. 43, no. 6,
pp. 19-27, Nov.-Dec. 2023.
[6]

シンポジウム・研究会・大会等発表[1]

日本実装技術振興協会講演会 , May 2023.

R. Sumikawa, A. Kosuge, Y. C. Hsu, K. Shiba,
M. Hamada, T. Kuroda “A183.4-nJ/inference

黒田忠広 ,“ 半導体戦略 ~ 10の質問に答える ~,”[2]黒田忠広 ,“ 日本の半導体戦略と東大の取り組

152.8-µW 35-Voice Commands Recognition

み ,” ナノシステム集積センター（NanoHub）

Wired-Logic Processor Using Algorithm-Circuit

第2回シンポジウム , June 2023.

Co-Optimization Technique,” in IEEE Solid-State[3]

T. Kuroda, “Turning 3D Memory on Its Head51

– How to Build an SRAM Cube to Replace High-

第
章

4

研究報告
各研究室

－

Naoko Misawa, Shunsuke Koshino, Ruhui Liu,

Bandwidth Memory (HBM)” NTU-UTokyo Joint

Chihiro Matsui and Ken Takeuchi, “Dual inte-

Conference, Dec. 2023.

gration design of approximate random weight

T. Kuroda, “The bottleneck of AI processing is not

generator and computation-in-memory for event-computation but memory access,” 第4回 Beyond

based neuromorphic computing,” Japanese Journal of

AI 研究推進機構国際シンポジウム 基調講演,

Applied Physics (JJAP), vol. 63, pp. 03SP83, March

Mar. 2024.

11, 2024.

[4]
4-4

[6]

[7]

竹内研究室

Kenshin Yamauchi, Ayumu Yamada, Naoko
Misawa, Seong-Kun Cho, Kasidit Toprasertpong ,Shinichi Takagi, Chihiro Matsui and Ken Takeuchi,

研究論文
[1]

－

“Co-design of SLC/MLC FeFET-based highly
Shinsei Yoshikiyo, Naoko Misawa, Kasidit

error-tolerant low-power CiM and strong lottery

Toprasertpong, Shinichi Takagi, Chihiro Matsui andticket hypothesis-based algorithm,” Japanese Journal

Ken Takeuchi, “Write Variation & Reliability Errorof Applied Physics (JJAP), vol. 63, pp. , 04SP06,

Compensation by Layer-wise Tunable Retraining ofMarch 20, 2024.

Edge FeFET LM-GA CiM,” IEICE Transactions on

[2]

[8]

Adil Padiyal, Ayumu Yamada, Naoko Misawa,Electronics, vol. E106-C, no. 7, pp. 352-364, July 1,

Chihiro Matsui and Ken Takeuchi, “Assessment of2023.

inference accuracy and memory capacity of compu-

Kasidit Toprasertpong, Chihiro Matsui, Mitsuru

tation-in-memory enabled neural network due toTakenaka, Ken Takeuchi and Shinichi Takagi,

quantized weights, gradients, input and output sig-

“Ferroelectric source follower for voltage-sensing

nals, and memory non-idealities,” Japanese Journal of

nonvolatile memory and computing-in-memory,”

Applied Physics (JJAP), vol. 63, pp. 04SP15, March

Journal of Physics D: Applied Physics, vol. 56, no. 46,

21, 2024.

August 23, 2023.
[3]

Chihiro Matsui, Kasidit Toprasertpong, Shinichi
Takagi and Ken Takeuchi, “FeFET Local Multiply and[4]

Ken Takeuchi, “Neuromorphic Computing
with Computation-in-Memory, CiM,” IEEE

in-Memory Design for Neuromorphic Computing,”

International Symposium on VLSI Technology,

IEEE Transactions on VLSI Systems, December 2023.

Systems and Applications (VLSI-TSA), April 20,

Akira Goda, Chihiro Matsui and Ken Takeuchi,

2023.【基調講演】[2]

Takuto Nishimura, Yuya Ichikawa, Akira Goda,

Gate-based Neurons in Summing Networks for

Naoko Misawa, Chihiro Matsui and Ken Takeuchi,

Accurate and Energy Efficient Operations,” IEEE

“Stochastic Computing-based Computation-in-

Transactions on Electron Devices, vol. 71, no. 3, pp.

Memory (SC CiM) Architecture for DNNs and1737-1744, January 29, 2024.

Hierarchical Evaluations of Non-volatile Memory

Naoko Misawa, Ryuhei Yamaguchi, Ayumu

Error and Defect Tolerance,” IEEE International

Yamada, Tao Wang, Chihiro Matsui and KenMemory Workshop Poster, June 11, 2023.

Takeuchi, “Design methodology of compact edge

52

[1]

Global Accumulate Voltage-sensing Computation-“Stochastic Resonance Modeling of Floating[5]

国際会議論文[3]

Shinsei Yoshikiyo, Hiroshi Horiguchi, Chihiro

vision transformer CiM considering non-volatile

Matsui and Ken Takeuchi, “Machine Learning-memory bit precision and memory error tolerance,”

based Accurate Single Wafer Wet Etching AmountJapanese Journal of Applied Physics (JJAP), vol. 63,

Prediction,” IEEE Silicon Nanoelectronics Workshop

pp. 03SP05, February 8, 2024.

(SNW), June 11, 2023.

[4]

[5]

Gradients, Input and Output Signals Stemming

Architecture for AI Accelerator,” IEEE Non-Volatilefrom Computation-in-Memory,” International

Memory Systems and Applications Symposium

Conference on Solid State Devices and Materials(NVMSA), August 30, 2023, pp.**-**.【招待講演】(SSDM) Poster, September 7, 2023, pp. -.

Ken Takeuchi, “Analog Computation-in-Memory

Chirp Radar and Computation-in-Memory,”(SSDM), September 8, 2023, pp. -.
【招待講演】

20th European Radar Conference (EuRAD 2023),

Kenshin Yamauchi, Ayumu Yamada, Naoko Misawa,

September 21, 2023, pp. -.

Error-tolerant Low Power CiM by Co-design ofConference on IC Design and Technology (ICICDT),SLC Mask & MLC Weight Twin FeFETs and

September 26, 2023, pp. -.【招待講演】[13]

Ayumu Yamada, Naoko Misawa, Chihiro Matsui

Algorithm,” International Conference on Solid Stateand Ken Takeuchi, “LIORAT: NN Layer I/O

Devices and Materials (SSDM), September 8, 2023,

Range Training for Area/Energy-Efficient Low-Bit

pp. -.

A/D Conversion System Design in Error-Tolerant

Ryuhei Yamaguchi, Ayumu Yamada, Naoko Misawa,Computation-in-Memory,” 2023 IEEE/ACM

Chihiro Matsui and Ken Takeuchi, “Compact Edge

International Conference on Computer-Aided Design

Vision Transformer with 86% Non-volatile Memory(ICCAD), October 30, 2023, pp. -.
[14]

Horiguchi and Ken Takeuchi, “Comparison ofInternational Conference on Solid State Devices andNumerical Method with Prefixed Profile andMaterials (SSDM), September 8, 2023, pp. -.

Machine Learning-based Method for Wet Etching

Shunsuke Koshino, Naoko Misawa, Chihiro

Amount Prediction,” AEC/APC (Advanced

Matsui and Ken Takeuchi, “Dual Integration of

Equipment Control/Advanced Process Control)

Approximate Random Weight Generator & CiM

Symposium Asia 2023, November 2, 2023, pp. -.
Akira Goda, Chihiro Matsui and Ken Takeuchi,

Neural Networks,” International Conference on Solid“Revealing Unique Scaling Effects of RandomState Devices and Materials (SSDM), September 8,

Telegraph Noise and Electron Injection Stochasticity

2023, pp. -.

in Stochastic Resonance with Floating Gate-based

Kazuhide Higuchi, Yinghao Sun, Chihiro Matsui

Neurons,” 8th IEEE Electron Devices Technology andand Ken Takeuchi, “Noise Event Injection Training

Manufacturing (EDTM) Conference 2024, March,

to Mitigate Inference Accuracy Degradation due to2024

Non-Idealities of Event-based Vision Sensor and

[16]

－

Chihiro Matsui, Shinsei Yoshikiyo, Hiroshi

Quantization, and Quantization Aware Training,”

[15]

－

各研究室

(CiM) for AI Application,” 2023 International

for Event-based Reservoir Computing & Spiking[10]

Ken Takeuchi, “Analog Computation-in-Memory

Takagi, Chihiro Matsui, and Ken Takeuchi, “Highly

Bit Reduction by Percentile Clipping, Per Layer

[9]

[12]

4

研究報告

Conference on Solid State Devices and Materials

4-4
章

Signal Processing System with Parabolic Frequency

Strong Lottery Ticket Hypothesis Neural Network[8]

Kazuhide Higuchi and Ken Takeuchi, “A Beat

(CiM) for Neuromorphic Computing,” International

Seong-Kun Cho, Kasidit Toprasertpong, Shinichi

[7]

[11]

第

[6]

Ken Takeuchi, “Computation-in-Memor y

Ken Takeuchi, “Computation-in-Memory (CiM)

Computation-in-Memory,” International Conference

for AI Accelerators & Neuromorphic Computing,”

on Solid State Devices and Materials (SSDM),

8th IEEE Electron Devices Technolog y and

September 8, 2023, pp. -.

Manufacturing (EDTM) Conference 2024, March,

Adil Padiyal, Ayumu Yamada, Naoko Misawa,2024.【招待講演】

Chihiro Matsui and Ken Takeuchi, “Analysis
of Inference Accuracy of Convolutional Neural
Networks due to Quantization of Weights,

シンポジウム・研究会・大会等発表[1]

三澤奈央子，松井千尋 , 竹内健 , “ 組合せ最適53化問題の最大カット問題とナップサック問題

第
章

4

[2]

研究報告
各研究室

－

ューラルネットワークの入出力レンジ最適化

耐性を考慮した ReRAM を用いたコンピュテー

による低ビット CiM ベース推論器の設計手

ション・イン・メモリ ,” LSI とシステムのワ

法 ,” 信学技報 , vol., no. , ###, pp. -, 2023年11ークショップ2023, ポスターセッション , 2023

月17日 .

－

抗変化型メモリにおけるゆらぎパターン分類

計算によるウェットエッチング量予測 ,” 第71

法及びゆらぎを低減させる書き込み手法の提回応用物理学会春季学術講演会 , 24a-12B-12,

案 ,” LSI とシステムのワークショップ2023, ポ

2024年3月24日 .

一量子化を適用した不揮発性メモリの Com-果における信号検知精度への影響 ,” 第71回応putation-in-Memory による量子誤り訂正デコ

用物理学会春季学術講演会 , 24p-31A-2, 2024

ーダ ,” LSI とシステムのワークショップ2023,

年3月24日 .

and Ken Takeuchi, “Improvement in Inference

入ノイズの確率共鳴特性に及ぼす効果 ,” 第71

Accuracy in Non-ideal Situations of Event-based

回応用物理学会春季学術講演会 , 24p-31A-3,

Vision Sensor and Computation-in-Memory by

2024年3月24日 .
[13]

佐藤龍吾, 山内堅心, 松井千尋, 竹内健, “不揮学会秋季学術講演会, 20a-A303-7, 2023年9月

発性メモリの量子化・書き込みばらつきを考慮し20日.

た学習によるComputation-in-Memoryにおける深

山内堅心, 山田歩, 三澤奈央子, 趙成謹, トー

層強化学習の性能向上,” 第71回応用物理学会

プラサートポンカシディット, 高木信一, 松井千春季学術講演会, 24p-31A-4, 2024年3月24日.
[14]

山内堅心 , 山田歩 , 三澤奈央子 , 趙成謹 , トーのCo-design,” 信学技報, vol., no. , ###, pp. -,プラサートポンカシディット , 高木信一 , 松井

2023年11月15日.

千尋 , 竹内健 , “FeFET ベース CiM と強宝くじ

三澤奈央子, 越能俊介, 松井千尋, 竹内健, “ニュ仮説の Co-design による高エラー耐性な推論器

ーロモルフィック・コンピューティングのランダムの提案 ,” 第71回応用物理学会春季学術講演

な重みを生成するComputation-in-Memory,” 信会 , 24p-31A-5, 2024年3月24日 .
[15]

山田歩, 三澤奈央子, 松井千尋, 竹内健,

三澤奈央子, 山口竜平, 山田歩, 松井千尋, 竹内“CNN による ReRAM 電流値ゆらぎパターン

健, “Vision Transformerのメモリサイズを10分の1

分類手法とゆらぎの物理モデル ,” 第71回応用に削減するComputation-in-Memoryへの量子化

物理学会春季学術講演会 , 24p-31A-6, 2024年

手法,” 信学技報, vol., no. , ###, pp. -, 2023年

3月24日 .
[16]

松井千尋, トープラサートポンカシディット, 高松井千尋, 小林英太郎, 三澤奈央子, トー

木信一, 竹内健, “FeFETを用いた電圧検知

プラサートポンカシディット, 高木信一, 竹内

Computation-in-Memoryの回路デザイン,” 第71

健, “Hyperdimensional Computing向けFeFET

回応用物理学会春季学術講演会, 24p-31A-7,

CiMの設計とエラー耐性,” 信学技報, vol., no.,2024年3月24日.

###, pp. -, 2023年11月16日.

54

合田晃 , 松井千尋 , 竹内健 , “ 確率的 FG 型ニ
ューロンにおけるしきい値ばらつきと電子注

11月16日.
[8][12]

Yinghao Sun, Kazuhide Higuchi, Chihiro Matsui

学技報, vol., no. , ###, pp. -, 2023年11月16日.
[7]

合田晃 , 松井千尋 , 竹内健 , “ 確率的 FG 型ニ
ューロンの内在ノイズモデル化と確率共鳴効

尋, 竹内健, “強い宝くじ仮説とFeFETベースCiM

[6]

[11]

市川裕也 , 合田晃 , 松井千尋 , 竹内健 , “ 不均Modified Training Algorithms,” 第84回応用物理[5]

松井千尋 , 吉清秦生 , 堀口博司 , 竹内健 , “ 機械学習および固定プロファイルを用いた数値

ポスターセッション , 2023年5月10日 .
[4]

[10]

山田歩 , 三澤奈央子，松井千尋 , 竹内健 , “ 抵スターセッション , 2023年5月10日 .
[3]

山田歩 , 三澤奈央子 , 松井千尋 , 竹内健 , “ ニが許容する量子化ビット数とデバイスエラー

年5月9日 .

4-4

[9]

[17]

山田歩 , 三澤奈央子 , 松井千尋 , 竹内健 , “ 省[18]

面積・低エネルギー・高精度な CiM に向けて

MTJ Store Energy Estimation Model for Edge

1: 入出力レンジ学習手法 ,” 第71回応用物理

Devices With Verify-and-Retryable Nonvolatile

学会春季学術講演会 , 24p-31A-8, 2024年3月

Flip-Flops,” IEEE Transactions on Very Large Scale

24日 .

Integration Systems (VLSI), Vol. 31, no. 4, pp. 532-

山田歩 , 三澤奈央子 , 松井千尋 , 竹内健 , “ 省542, Apr. 2023.
Yosuke Ueno, Yuna Tomida, Teruo Tanimoto,

講演会 , 24p-31A-9, 2024年3月24日 .

Hiroshi Nakamura, “Inter-Temperature Bandwidth

三澤奈央子, 山口竜平, 山田歩, 松井千尋, 竹Reduction in Cryogenic QAOA Machines,” IEEE内健, “Vision Transformerの小型化に向けた

Computer Architecture Letters 2023, https://doi.

Computation-in-Memoryへの量子化手法および

org/10.1109/lca.2023.3322700

量子化認識トレーニング,” 第71回応用物理学会
春季学術講演会, 24p-31A-10, 2024年3月24日.
[20]

[21]

三 澤 奈 央 子 , 越 能 俊 介 , 松 井 千 尋 , 竹内

[22]

[1]

Boma Adhi, Carlos Cortes, Emanuele Del Sozzo,
Tomohiro Ueno, Yiyu Tan, Takuya Kojima, Artur

向けたランダムな重みの生成と積和演算を融合

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[2]

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[3]

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org/10.1109/rtcsa58653.2023.00048

71回応用物理学会春季学術講演会, 24p-31A-[4]

14, 2024年3月24日.

－

Yusuke Kanamori, Yusuke Yamasaki, Shintaro Hosoai,

CiM-based Accelerators,” 第71回応用物理学会春71回応用物理学会春季学術講演会, 24p-31A-－

国際会議論文健, “ニューロモルフィック・コンピューティングに

Takeuchi, “Application of GNN and CNN to

4

各研究室

Masamitsu Tanaka, Yutaka Tabuchi, Koji Inoue,

研究報告

2: エラー補償 ,” 第71回応用物理学会春季学術

4-4
章

[19]

[2]

第

面積・低エネルギー・高精度な CiM に向けて

Siyu Hu, Masaaki Kondo, Yuan He, Ryuichi Sakamoto,
Hao Zhang, Jun Zhou, Hiroshii Nakamura, “An edge
re-ordering based acceleration architecture for improv-

中村研究室

ing data locality in graph analytics applications,”
Microprocessors and Microsystems, Elsevier, Volume

研究論文
[1]

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Aika Kamei , Hideharu Amano, Takuya Kojima,
Daiki Yokoyama, Kimiyoshi Usami, Keizo Hiraga,
Kenta Suzuki, Kazuhiro Bessho, “A Variation-Aware[5]

111. Kaito Kutsuna, Takuya Kojima, Hideki
Takase, Hiroshi Nakamura, “An Area-Efficient55

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Signature over BLS12-381,” IEICE Trans. on

for Approximate Computing,” 2023 IEEE

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16th International Symposium on Embedded

2023.

Multicore/Many-core Systems-on-Chip (MCSoC),

第

4-4

章

4

研究報告
各研究室

－

[3]

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[3]

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Z. Ye and M. Ikeda, “Dynamic Digital Circuit

ティフォーラム 2023, 2023年12月 .
[23]

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Oct. 2023.

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[18]

[26]

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中村 孔星 , 池田 誠 , “ 同種写像ベース耐量子
暗号の並列ストラテジに向けたハードウェア

国内研究会

[16]

[28]

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菊岡才人, 池田誠, “ペアリング暗号向け剰余乗

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Rep., vol. 123, no. 391, HWS2023-90, pp. 161-

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IEICE Tech. Rep., vol. 123, no. 392, ICD2023-99,

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pp. 66-71, Feb.2024.

中村 優斗 , 池田 誠 ,” 鍵カプセル化メカニズ－

福田 桃子 , 池田 誠 , “ 曲線パラメータ標準化

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－

中村 孔星 , 池田 誠 ,” 同種写像ベース耐量子

Attacks,” 31st IFIP/IEEE Conference on Very Large

[25]
[15]

正田薫 , 池田誠 , “ 帰着効率を考慮した BLS 署

各研究室

M. Fukuda and M. Ikeda, “Template-based design

研究報告

いた Python 記述を対象とした高位合成手法の

[22]

4

鈴木 佑典 , 池田 誠 , “NumPy ライブラリを用

Sept. 2023.

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[14]

[21]

4-4
章

Encryption,” 2023 International Conference on IC

第ム FIPS203全パラメタセット対応ハードウェア

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中村 優斗 , 池田 誠 ,” 鍵カプセル化メカニズ

Key Switching Accelerator for Homomorphic

103, doi: 10.1109/ICICDT59917.2023.10332291,
[12]

[20]

[30]

中村 孔星, 池田 誠, “同種写像ベース耐量子暗57

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講演, 2023年11月

ICD2023-121, 2024年3月[31]

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報, VLD2023-127, HWS2023-87, ICD2023-116,「先端半導体設計と人材育成」, 2023年10月

第
章
研究報告
各研究室

－

[33]

誠 , “ 先 端 半 導 体 設 計 と 人 材 育 成 ,”2023年度北海道工学教育協会研究講演会「次2024年3月[32]

池田

鈴木 佑典, 池田 誠, “実行時プロファイリングを

4-4
4

[41]

[42]

池田

誠, “半導体集積回路設計と人材育成活中村 優斗, 池田 誠, “鍵カプセル化メカニズム

動：VDEC/d.lab/AIDC/AgileX,” Semicon Japan

FIPS203 の全パラメタ対応と並列度最適化に

2023, 半導体テクノロジーシンポジウム, 大学の基づくハードウェア設計,” 信学技報, VLD2023-

事例紹介, パネルディスカッション第2部アカデミ

131, HWS2023-91, ICD2023-120, 2024年3月

アパネル, 2023年12月

竹島優太, 池田誠, “高速なSPHINCS+署名生

－

[43]

池田 誠 , Semicon Japan 2023, 半導体テクノロ

成のための効率的なハードウェア設計,” 信学技

ジーシンポジウム , パネルディスカッション

報, VLD2023-132, HWS2023-92, ICD2023-121,

第一部 産官学 TOP パネル「先端半導体開発

2024年3月.

にむけた教育と国際連携について」, 2023年
12月

国内大会
[34]

[44]

[ 招待講演 ] 池田 誠 , “Agile 設計および先端

未来 ,” 独立行政法人国立高等専門学校機構

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有明工業高等専門学校 特別講演会 , 2024年2

実現 ,” 第84回応用物理学会秋季学術講演会 ,月

21p-A201-7, 2023年9月 .
[35]

[37]

[38]

[45]

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[46]

Makoto Ikeda, “Hardware acceleration of func-

正田薫 , 池田誠 , “BLS 集約署名検証用高速ハ

tional encryption and its security measure,” CYCU

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会 , A-19-07, 2024年3月 .

2023

菊岡才人 , 池田誠 , “CRYSTALS-Kyberの安全性[47]

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2024, A-19-08, 2024年3月 .

年12月

M. Ikeda, “Chip Design Education and HR[48]

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大会, CI-1-09, 2024年3月.

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[49]

解説記事
[39]

Makoto Ikeda, “Hardware acceleration of func-

A. Opasatian, and M. Ikeda, “Lookup Table
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[36]

池田 誠 , “VDEC が紡ぐ半導体・人材育成のMakoto Ikeda, “AI Chip Design Center (AIDC),
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そのほか
[40]

58

池田

[50]
誠, “半導体集積回路設計とその民主

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[51]

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研究論文

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Makoto Ikeda, “The Transistor: Exponential

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[56]

Akio Higo, Shun Yasunaga and Motohiko Ezawa,

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“Experimental demonstration of position-controllable

Makoto Ikeda, “The Transistor: Exponential

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Growth and Securing our world for 75 years of

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Hiroyasu Yamahara, Munetoshi Seki, Tetsuya Iizuka

Makoto Ikeda, “The Transistor: Exponentialand Hitoshi Tabata, “SnO2–CuO heterostructured

Growth and Securing our world for 75 years ofnanofibers for enhanced NH3-gas-sensing perfor-

Existence,” IEEE Solid-State Circuits Society,mance and potential application in breath analysis,”

Commemorative Lectures for Transistor 75th An-

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niversary, at EPFL, Sept. 2023.

- 17931, Aug. 2023.

Makoto Ikeda, “The Transistor: Exponential

Yoshikazu Furuta and Tetsuya Iizuka, “A 79.2µW

Existence,” IEEE Solid-State Circuits Society,19.5kHz-BW 94.8dB-SNDR Fully Dynamic DT

Commemorative Lectures for Transistor 75th An-

Δ∑ ADC using CLS-Assisted FIA with Samplingniversary, at Grenoble Chapter, Sept. 2023.

Noise Cancellation,” IEEE Transactions on Circuits

Makoto Ikeda, “Hardware Acceleration of Func-

and Systems-II: Express Briefs, vol. 70, no. 8, pp.

tional Encryption and its Security Measures,”2759 - 2763, Aug. 2023.
[5]

Motohiko Ezawa, Shun Yasunaga, Akio Higo, Tetsuya

Lectures for Transistor 75th Anniversary, at POS-

Iizuka and Yoshio Mita, “Universal quantum compu-

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tation based on Nano-Electro-Mechanical Systems,”

Makoto Ikeda, “Hardware Acceleration of Func-

Physical Review Research 5, 023130, 2023.
[6]－

Akira Matsuoka, Yo Kumano, Tomohiro Nezuka,

Growth and Securing our world for 75 years oftional Encryption and its Security Measures,”

[58]

[4]

－

Chuanlai Zang, Kaijie Ma, Yasuo Yano, Shuowei Li,niversary, at Dalian Chapter, July 2023.

IEEE Solid-State Circuits Society, Commemorative[57]

Tetsuya Iizuka, Haochen Yuan, Yoshio Mita,

Commemorative Lectures for Transistor 75th An-

[3]

4

各研究室

[55]

[2]

4-4

研究報告

iego Chapter, June 2023.

章

Tetsuya Iizuka, “Analysis of SAR ADC PerformanceCommemorative Lectures for Transistor 75th An[54]Ryoya Shibata, Yasushi Hotta, Hitoshi Tabata and

Lectures for Transistor 75th Anniversary, at SanD-

Existence,” IEEE Solid-State Circuits Society,

[53]

飯塚研究室

第

[52]

Makoto Ikeda, “Hardware Acceleration of Func-

Chuanlai Zang, Haolong Zhou, Kaijie Ma, Yasuo

IEEE Solid-State Circuits Society, Commemorative

Yano, Shuowei Li, Hiroyasu Yamahara, Munetoshi

Lectures for Transistor 75th Anniversary, at Nan-Seki, Tetsuya Iizuka and Hitoshi Tabata, “Electronic

jing University, Oct. 2023.

Nose based on Multiple Electrospinning Nanofibers

Makoto Ikeda, “Hardware Acceleration of Func-

Sensor Array and Application in Gas Classification,”tional Encryption and its Security Measures,”

Frontiers in Sensors, 4:1170280, May, 2023.

IEEE Solid-State Circuits Society, Commemorative
Lectures for Transistor 75th Anniversary, at Hanoi,
Nov. 2023.

国際会議論文[1]

Yoshio Mita, Shun Yasunaga, Keigo Tsuji, Akio Higo,
Tetsuya Iizuka, Motohiko Ezawa, “TopoMEMS

59

[2]
第

4-4

章

4

研究報告
各研究室

－

[3]

varicaps - MEMS comb-drive variable capacitors

Ring-Oscillator-Based Test Structure for Its

with tailored stroke-to-capacitance dependence,”

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Technology (ICICDT), Sep. 2023.

Sota Kano, Naoto Usami, Atsushi Tomiki and[4]Haoyuan Gao, Hao Xu, Xinyi Lin, Yan Liu,

Tetsuya Iizuka, “Preliminary Design of X-band

Zhidong Tang, Xufeng Kou, Xingyu Zhang, Tetsuya

Noise-cancelling Receiver Front-end with Radiation-

Iizuka and Na Yan, [Invited] “A 4.5-5.4GHz Digital

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Proceedings of IEEE International Conference on

on Space Technology and Science (ISTS), Jun. 2023.

Integrated Circuits, Technologies and Applications

Hisashi Inoue, Hiroto Tamura, Ai Kitoh, Xiangyu(ICTA), Oct. 2023.

Chen, Zolboo Byambadorj, Takeaki Yajima, Yasushi

－

[8]

[9]

Hisashi Inoue, Hiroto Tamura, Ai Kitoh, Xiangyu

Hotta, Tetsuya Iizuka, Gouhei Tanaka and Isao H.

Chen, Zolboo Byambadorj, Takeaki Yajima, Yasushi

Inoue, “Long-Time-Constant Leaky-Integrating

Hotta, Tetsuya Iizuka, Gouhei Tanaka and Isao H.

Oxygen-Vacancy Drift-Diffusion FET for Human-

Inoue, “Tailoring oxygen diffusion dynamics inInteractive Spiking Reservoir Computing,” in IEEE

three-terminal devices for spiking reservoir com-

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Digest of Technical Papers, Jun. 2023.

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Zunsong Yang, Masaru Osada, Shuowei Li, Yuyang

2023.

Zhu and Tetsuya Iizuka, “A Reference-Sampling PLL
with Low-Ripple Double-Sampling PD Achieving−80-dBc Reference Spur and −259-dB FoM with

[5]

[7]

竹中 理太郎 , 飯塚 哲也 , Asad A. Abidi, “FDSOI プロセスを用いた10-bit 4GS/s タイムイン

Technology and Circuits Digest of Technical Papers,

ターリーブ型アナログ・デジタル変換回路の設

Jun. 2023.

計 ,” 電子情報通信学会 LSI とシステムのワー

Zhenyu Cheng, Zunsong Yang, Yuyang Zhu, Md

クショップ2023, 2023年5月 .
[2]Yuyang Zhu, Zunsong Yang, Zhenyu Cheng, Md

Seki, Hitoshi Tabata and Tetsuya Iizuka, “Design

Shamim Sarker, Hiroyasu Yamahara, Munetoshi

of 1-5 GHz Two-Stage Noise-Canceling Low-

Seki, Hitoshi Tabata and Tetsuya Iizuka, “Design ofNoise Amplifier With Gm-Boosting Technique for

1-5GHz Phase Interpolator and Lock-in Amplifier

Spin Wave Detection Circuit,” in Proceedings offor On-Chip Network Analyzer,” 電子情報通信

IEEE International Conference on IC Design and学会 LSIとシステムのワークショップ2023, 2023

Technology (ICICDT), Sep. 2023.

年5月.

Yuyang Zhu, Zunsong Yang, Zhenyu Cheng, Md[3]

Zhenyu Cheng, Zunsong Yang, Yuyang Zhu, Md

Shamim Sarker, Hiroyasu Yamahara, Munetoshi

Shamim Sarker, Hiroyasu Yamahara, Munetoshi

Seki, Hitoshi Tabata and Tetsuya Iizuka, “A 1-5GHz

Seki, Hitoshi Tabata and Tetsuya Iizuka, “Design

Inverter-Based Phase Interpolator With All Digitalof 1-5 GHz 2-Stage Noise-Cancelling Low-

Control for Spin-Wave Detection Circuit,” inNoise Amplifier with gm-Boosting Technique for

Proceedings of IEEE International Conference on

On-Chip Network Analyzer,” 電子情報通信学会

IC Design and Technology (ICICDT), Sep. 2023.

LSIとシステムのワークショップ2023, 2023年5月.

Haoming Zhang, Shuowei Li and Tetsuya Iizuka,“Dynamic Circuit Characterization and a Single

60

[1]

12-pF Input Load,” in IEEE Symposium on VLSI

Shamim Sarker, Hiroyasu Yamahara, Munetoshi[6]

シンポジウム・研究会・大会等発表[4]

熊野 陽 , 松岡 英 , 根塚 智裕 , 古田 善一 , 飯
塚 哲也 , “CLS-FIA を用いたサンプリングノイズキャンセル機構付き完全ダイナミック離散

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時間 Δ∑ADC とその測定評価 ,” 電子情報通信

on Electron Devices, Vol. 70, Issue 9, pp. 4705 -学会 LSI とシステムのワークショップ2023,

4711, September 2023,

2023年5月 .
[5]Iizuka, “Dynamic Circuit Characterization and Test

Toshiyuki Taniuchi, “Nondestructive imaging

Structures for its Timing Parameter Extraction,” 電of breakdown process in ferroelectric capacitors

子情報通信学会 LSIとシステムのワークショップ

using in situ laser-based photon emission electron

2023, 2023年5月.

microscopy,” Applied Physics Letter, 123, 173501,

Ckristian Duran and Tetsuya Iizuka, “FPGA

2023年10月24日
Hiramoto, and Masaharu Kobayashi, “Oxide-

Open-Source Tools,” 情報処理学会 DAシンポジ

semiconductor channel ferroelectric field-effectウム2023論文集, 2023年8月.

transistors for high-density memory applications:

李 爍煒 , 楊 尊松 , 飯塚 哲也 , “ インバータセ

3D NAND operation and the potential impact ofルによる CDAC に基づくスタンダードセルベ

in-plane polarization,” Japanese Journal of Appliedース合成可能な逐次比較型 A/D 変換回路 ,”Physics, 63, 014003, 2024年1月9日
[5]

4

－

各研究室

Junxiang Hao, Xiaoran Mei, Takuya Saraya, Toshiro

Mixed-Signal Modeling and Integration Based on

電子情報通信学会 夏の合宿2023, 2023年7月 .
[8]

[4]

4-4

研究報告

Kobayashi, Cedric Bareille, Shik Shin, and章

Haoming Zhang, Shuowei Li and Tetsuya

Case of Study: Fast Prototyping Methodology for[7]

Hirokazu Fujiwara, Yuki Itoya, Masaharu

第

[6]

[3]

－

Xiang Zhou, Munetoshi Fukui, Kiyoshi Takeuchi,

熊野 陽 , 飯塚 哲也 , “ デルタシグマ ADC にお

Takuya Saraya, Wataru Saito, and Toshiro

ける量子化雑音ランダマイズ効果の解析と検Hiramoto, “Robust reverse bias safe operating area

証 ,” 電子情報通信学会 ICD/CAS 学生・若手

and improved electrical performance in 3300 V

研究会2023, 2023年12月 .

non-proportionally scaled insulated gate bipolartransistors,” Japanese Journal of Applied Physics,

平本・小林研究室

Vol. 63, 02SP57, January, 2024
[6]

研究論文
[1]

Shik Shin, Toshiyuki Taniuchi, and Masaharu
Naomi Yazaki, Ryosuke Motoyoshi, Shiyu

Kobayashi, “Dielectric breakdown behavior of

Numata, Kazuaki Ohshima, Yuji Egi, Fumito

ferroelectric HfO2 capacitors by constant voltage

Isaka, Toshikazu Ohno, Sachiaki Tezuka, Toshiki

stress studied by in situ laser-based photoemission

Hamada, Kazuma Furutani, Kazuki Tsuda,

electron microscopy,” Japanese Journal of Applied

Takanori Matsuzaki, Tatsuya Onuki, Tsutomu

Physics, 63, 020903, 2024年2月5日

Murakawa, Hitoshi Kkunitake, Masaharu[7]

X. Zhou, M. Fukui, K. Takeuchi, T. Saraya, and T.

Kobayashi, and Shunpei Yamazaki, “Effectiveness ofHiramoto, “Superior Turn-Off dV/dt Controllability

c-Axis Aligned Crystalline IGZO FET as Selector

From Suppression of Dynamic Avalanche in 3300V

Element and Ferroelectric Capacitor Scaling of

Scaled IGBTs,” IEEE Journal of the Electron Devices

1T1C FeRAM,” Journal of the Elecgtron Devices

Society, March 2024.

Society, 11, pp. 467-472, 2023年8月21日[2]

Yuki Itoya, Hirokazu Fujiwara, Cedric Bareille,[8]

更屋拓哉，伊藤一夫，高倉俊彦，鈴木慎一，

Masahide Goto, Yuki Honda, Masakazu Nanba,

福井宗利，竹内 潔，平本俊郎，「両面ゲートYoshinori Iguchi, Takuya Saraya, Masaharu

IGBT（BC-IGBT）におけるスケーリングの影

Kobayashi, Eiji Higurashi, Hiroshi Toshiyoshi,

響」，電気学会論文誌 C（電子・情報・システ

and Toshiro Hiramoto, “Pixel-Parallel Three-Layer

ム部門誌），Vol. 144, No. 3, pp. 245 - 250, 2024

Stacked CMOS Image Sensors Using Double-Sided

年3月

61

[9]

Hirotaka Yamada, Satoru Furue, Takehiko Yokomori,on Charge-Based Threshold Voltage Definition,”

Yuki Itoya, Takuya Saraya, Toshiro Hiramoto,

Silicon Electronics Workshop (SNW), Rihga Royal

Masaharu Kobayashi, “Energy-Efficient Annealing

Hotel Kyoto, Kyoto, 7-02, June 12, 2023.

Process of Ferroelectric Hf0.5Zr0.5O2 Capacitor

第

4-4

章

4

研究報告
－

[11]

Junoh Kim, Tomoko Mizutani, Takuya Saraya,

Using Ultraviolet-LED for Green Manufacturing,”

Hiroshi Oka, Takahiro Mori, Masaharu Kobayashi,

IEEE Journal of the Electron Devices Society, Vol.

Toshiro Hiramoto, “Individual Control of

12, pp. 195 - 200, March, 2024.

Characteristics of Vertically Stacked Silicon

Cheng-Hung Wu, Jay Liu, Xun-Ting Zheng,

Quantum Dots,” Silicon Electronics Workshop

Han-Fu Chuang, Yi-Ming Tseng, Masaharu(SNW), Rihga Royal Hotel Kyoto, Kyoto, 8-03,

Kobayashi, Chun-Jung Su, and Vita Pi-Ho

June 12, 2023.

Hu, “Innovative Recovery Strategy for MFIS-

各研究室

－

[10]

[4]

[5]

K. Hikake,Z. Li,J. Hao,C. Pandy,T. Saraya,T.

FeFETs at Optimal Timing With Robust

Hiramoto,T. Takahashi,M. Uenuma,Y. Uraoka,M.

Endurance: Fast-Unipolar Pulsing (100 ns), Nearly

Kobayashi, “A Nanosheet Oxide Semiconductor

Zero Memory Window Loss (0.02%), and Self-

FET Using ALD InGaOx Channel and InSnOx

Tracking Circuit Design,” IEEE Transactions on

Electrode with Normally-Off Operation, HighElectron Devices, Accepted, 2024年3月13日

Mobility and Reliability for 3D Integrated Devices,”

Kaito Hikake, Zhuo Li, Junxiang Hao, Chitra

Symposium on VLSI Technology, T14-1, June 15,

Pandy, Takuya Saraya, Toshiro Hiramoto, Takanori

2023.

Takahashi, Mutsunori Uenuma, Yukiharu Uraoka,[6]

Masaharu Kobayashi, “(Invited)3D Integrated

and Masaharu Kobayashi, “A Nanosheet Oxide

Device Applications of ALD-Grown Ferroelectric

Semiconductor FET Using ALD InGaOx Channel

and Oxide-Semiconductor Materials,” Bellevue,for 3-D Integrated Devices,” IEEE Transactions on

Washington, 2023年7月26日

Electron Devices, 71, 4, pp. 2373-2379, 2024年3

[7]

月14日

X i a n g Z h o u , Mu n e t o s h i F u k u i , K i y o s h i
Takeuchi,Takuya Saraya,Wataru Saito,Toshiro
Hiramoto, “Restoration of Degraded Reverse Bias

国際会議論文[1][2]Masaharu Kobayashi, “Tutorial 1-3 Monolithic 3D

IGBTs by Non-Proportional Scaling Method,” 2023

Integration and 3D-Memory Technology EnabledInternational Conference on Solid State Devices

by Oxide-Semiconductor,” 2023 VLSI-TSA,

and Materials (SSDM), Nagoya, pp. 591 - 592,

Tutorial 1-3, Taiwan Hsinchu, 2023年4月17日

September 7, 2023.

Yusuke Kobayashi, Munetoshi Fukui, Tomoko

Masaharu Kobayashi, “(Invited) A Nanosheet
Oxide Semiconductor Transistor Using Atomic

Takakura, Shinichi Suzuki, Ryohei Gejo, Tatsunori

layer Deposition for 3D Integrated Devices,” 2023

Sakano, Takahiro Kato, Tomoaki Inokuchi, Kazuto

ICICDT, 東京大学, 2023年9月27日[9]Daiki Futagi, Junoh Kim, Tomoko Mizutani,

Front Gate-Controlled IGBT for Achieving Low

Masaharu Kobayashi, Toshiro Hiramoto, “3D archi-

Turn-Off Loss,” IEEE International Symposium on

tecture for high-density silicon qubits by verticallyPower Semiconductor Devices and ICs (ISPSD),

stacked layers and common electrodes,” Silicon

Hong Kong University of Science and Technology,

Quantum Electronics Workshop (SiQEW), Kyoto

Hong Kong, pp. 207 - 210, May 31, 2023

International Conference Center, October 31, 2023.

Kiyoshi Takeuchi, Masaharu Kobayashi, Toshiro
Hiramoto, “Effects of Quantum Confinement

62

[8]

Matsudai, Takuya Saraya, Kazuo Itou, Toshihiko

Takao, Toshiro Hiramoto, “Single-Back and Double-[3]

Safety Operating Area (RBSOA) in 3300V Scaled[10]Masaharu Kobayashi, “Oxide Semiconductor
Transistors for LSI Application,” IEEE SISC, San

[11]Diego, 2023年12月16日

デバイス応用に向けた原子層堆積法によるHitoshi Wakabayashi,Toshiro Hiramoto (invited),

InGaOx ナノシートトランジスタ」，応用物理“TMDC channel for low-power-density 3D-stacked

学会シリコンテクノロジー分科会第245回研究

FETs,” 7th Electron Devices Technology and集会「VLSI シンポジウム特集」，金沢工業大Manufacturing Conference (EDTM), Hilton and学虎ノ門キャンパス，2023年8月25日．
[9]

平本俊郎，「応用物理学会会長挨拶」，一般公4-4
第Hilton Garden Inn Bengaluru Embassy Manyata

開シンポジウム「再起する日本の先端ロジッ

4章

Business Park, Bengaluru, India, March 5, 2024.

演会，熊本城ホールほか，19p-A401-2，2023

シンポジウム・研究会・大会等発表
[1]

[4]

[5]

体の成膜とそのナノシートトランジスタへの2023年4月21日．

応用」，第6回 Atomic Layer Process (ALP) Work-藤原 弘和，糸矢 祐喜，小林 正治，Cédric Bareille，

shop，東大生研，2023年8月21日

パシタの非破壊イメージングの開拓」，SDM

応用物理学会秋季学術講演会，熊本城ホール

研究会，広島大学，2023年6月26日

ほか，20a-A304-3，2023年9月20日．

平本俊郎，「先端ロジック半導体の技術動向と更屋拓哉，平本俊郎，髙橋崇典，上沼睦典，

学大岡山キャンパス蔵前会館，2023年7月6日．

浦岡行治，小林正治，「3次元集積デバイス応平 本 俊 郎，「VLSI シ ン ポ ジ ウ ム 報 告・ 先 端用に向けた原子層堆積法によるInGaOxチャネ

CMOS デバイス関連技術」，d.lab 協賛事業，

ルナノシートトランジスタ」，第84回応用物理

オンライン開催．2023年7月12日．

学会秋季学術講演会，熊本城ホールほか，20a-

小林正治，「VLSI シンポジウム報告・メモリ

A304-9，2023年9月20日[13]

糸矢 祐喜，藤原 弘和，Bareille Cédric，辛 埴，ン開催．2023年7月12日．

谷内 敏之，小林 正治，「レーザー励起光電子

日掛凱斗，「（招待講演）三次元集積デバイス

顕微鏡を用いた HfO2系強誘電体の強誘電ド応用に向けた原子層堆積法による InGaOx チ

メイン及びその温度変化の観察」，20p-A309-

ャネルナノシートトランジスタ」，電気学会ナ

3，応用物理学会秋季学術講演会，熊本，2023

ノエレクトロニクス機能化・応用技術調査専

年9月20日[14]

金 駿午，水谷朋子，更屋拓哉，岡 博史，森小林正治，日掛凱斗，李 卓・ハオ ジュンシ

貴洋，小林正治，平本俊郎，「三次元積層型シ

ャン，パンディ チトラ，更屋拓哉，平本俊

リコン量子ドットの特性の個別制御」，第84回

郎，高橋崇典，上沼睦典，浦岡行治（招待講

応用物理学会秋季学術講演会，熊本城ホール

演），「原子層堆積法による InGaO チャネルとほか，21a-A304-3，2023年9月21日．
[15]

藤原 弘和，糸矢 祐喜，小林 正治，Bareille

ランジスタ」，電子情報通信学会シリコン材料

Cédric，辛 埴，谷内 敏之，「HfO2系強誘電体・デバイス研究会，集積回路研究会合同研究

膜の絶縁破壊箇所の電子状態：レーザー励起会，北海道大学，SDM2023-45，ICD2023-24，

光電子顕微鏡」，22a-A201-5，応用物理学会秋2023年8月2日．

季学術講演会，熊本，2023年9月22日

日掛凱斗，平本俊郎，小林正治，「3次元集積

[16]

－

日掛 凱，李 卓，郝 俊翔，パンディ チトラ，

将来展望」
，NGLワークショップ，東京工業大InSnO 電極によるナノシート酸化物半導体ト

[8]

[12]

－

竹内 潔，小林正治，平本俊郎，「電荷密度に基づく新しきい値定義の妥当性検証」，第84回

門委員会，早稲田大学，2023年7月21日
[7]

[11]

ーザー励起光電子顕微鏡による強誘電体キャデバイス関連技術」，d.lab 協賛事業，オンライ[6]

小林正治，「原子層堆積法による酸化物半導全体会議，東京工業大学石川台キャンパス，辛 埴，谷内敏之，「（依頼講演）オペランドレ

[3]

[10]

各研究室

[2]

年9月19日．

平本俊郎，「先端半導体の最新動向」，集積シ
ステム材料産学連携コンソーシアム（iSyMs）

研究報告

ク半導体」，第84回応用物理学会秋季学術講

小林正治，「先端ロジック技術のデバイス構造

63

とプロセス技術」，d.lab 協賛事業「AI & Log-

[26]

ic-LSI を支える最先端デバイス・プロセス」，
オンライン，2023年10月25日
[17]

第

4-4

章
研究報告

－

[19]

バイス界面テクノロジー研究会），三島，2024

イナミックアバランシェの抑制によるターン

年2月1日

[22]

学西新プラザ，EDD-23-042，2023年10月26日．

ルアジュール竹芝（東京）およびオンライン，

小林勇介 , 坂野竜則 , 加藤貴大 , 山本崇人 , 井

2024年3月19日．

[25]

一 , 平本俊郎，「シングルバックゲートとダブ

浦岡行治，小林正治，「3次元集積デバイス応

ルフロントゲートを備えたマルチゲート用に向けた原子層堆積法によるInGaOxチャネ

IGBT」，電気学会電子デバイス/ 半導体電力変ルナノシートトランジスタ」，第55回講演奨励

換合同研究会，九州大学西新プラザ，EDD-

賞受賞記念講演，第71回応用物理学会春季学23-052，2023年10月27日．

術講演会，東京都市大学世田谷キャンパス，

，シリコ
小林正治，
「CMOS デバイスの基礎」

22a-12J-3，2024年3月22日．
[30]

竹内 潔，水谷朋子，更屋拓哉，小林正治1，

大学，2023年10月28日

平本俊郎，「MOSFET 寄生抵抗ばらつきの直平本俊郎，「先端ロジック技術の動向」，電子

接測定可能性検討」，第71回応用物理学会春

情報技術産業協会（JEITA）電子実装技術標準

季学術講演会，東京都市大学世田谷キャンパ

化活動報告会，オンライン開催，2023年11月

ス，23a-12J-1，2024年3月23日．
[31]

二木大輝，金 駿午，水谷朋子，更屋拓哉，小平本俊郎，「先端ロジックデバイスの技術動向

林正治，平本俊郎，「高集積 3 次元積層シリと将来展望」，日本 EDA ベンチャー連絡会

コン量子ビットにおける量子ドットの個別制

JEVeC DAY 2023技術セミナー，川崎市産業振御」，第71回応用物理学会春季学術講演会，東興会館，2023年11月27日．

京都市大学世田谷キャンパス，23a-12J-8，

平本俊郎，「応用物理学会九州支部設立70周

2024年3月23日．
[32]

糸矢 祐喜，更屋 拓哉，平本 俊郎，小林 正

周年記念講演会，九州大学伊都キャンパス，治，「HfO2系強誘電体キャパシタの下部電極オ

2023年11月25日．

ゾン酸化による絶縁破壊寿命の向上」，第71回

Masaharu Kobayashi, “A Nanosheet Oxide

応用物理学会春季学術講演会，東京都市大学

Semiconductor FET for 3D Integrated

世田谷キャンパス，25a-1BJ-4，2024年3月25日．
[33]

藤原弘和，糸矢祐喜，小林正治，C´edric Ba-

湾大学, 2023年12月7日

reille，辛埴，谷内敏之，「上部電極越しに観察

平本俊郎，「半導体デバイスの最新動向」，応した HfO2 系強誘電体の分極コントラスト : レ

用物理学会半導体セミナー第3回，応物会館おーザー励起光電子顕微鏡」，25p-1BJ-1，応用

よびオンライン，2023年12月22日．

物理学会春季学術講演会，東京都市大学，

平本俊郎，「IEDM 概要および先端 CMOS・デ

2024年3月25日

バイス技術関連」，d.lab 協賛事業，オンライン
開催．2024年1月19日．

64

日掛凱斗，李 卓，郝 俊翔，パンディ チトラ，
更屋拓哉，平本俊郎，髙橋崇典，上沼睦典，

Devices,” NTU-UTokyo Joint Conference, 国立台
[24]

[29]

宗利 , 更屋拓哉 , 伊藤一夫 , 高倉俊彦 , 鈴木慎

年に寄せて」，応用物理学会九州支部設立70

[23]

平本俊郎，
「先端ロジック半導体デバイスの最新技術動向」，SEMI-NET シンポジウム，ホテ

17日．
[21]

[28]

バイス / 半導体電力変換合同研究会，九州大

ンテクノロジー・チュートリアル2023，東京
[20]

小林正治，
「原子層堆積法によるナノシート酸

俊郎，「3300V スケーリング IGBT におけるダ

口智明 , 高尾和人，末代知子 , 下條亮平 , 福井

各研究室

－

[18]

[27]

化物半導体トランジスタ」，EDIT29（電子デオフ dV/dt 制御性の向上」，電気学会電子デ4協賛事業，オンライン開催．2024年1月19日．

潔 , 更屋拓哉 , 平本周

翔 , 福井宗利 , 竹内小林正治，「メモリデバイス技術関連」，d.lab

高木研究室Accumulate Voltage-sensing Computation-inMemory Design for Neuromorphic Computing,”

研究論文
[1]

IEEE Transactions on Very Large Scale Integration
S.-Y. Min, K. Toprasertpong, E. Nako, R. Nakane,(VLSI) Systems, Vol. 32, No. 3, pp. 468-479, 2024.

M. Takenaka, and S. Takagi, “Performance(DOI: 10.1109/TVLSI.2023.3336379)
M. Takenaka, “Design of Compact and Low-loss

mization,” Japanese Journal of Applied Physics,

S-bends by CMA-ES,” Opt. Exp., vol. 31, Issue

63, Num. 4, 03SP19, February 2024. (DOI:

26, pp. 43850-43863, December 18, 2023 (DOI:

10.35848/1347-4065/ad2133)

10.1364/OE.504866)
and S. Takagi, “Reservoir Computing System

Takeuchi, “Co-design of SLC/MLC FeFET-basedwith HZO/Si FeFETs in Parallel Configuration:

Highly Error-tolerant Low Power CiM and Strong

Ex p e r i m e n t a l De m o n s t r a t i o n o f Sp e e c hLottery Ticket Hypothesis-based Algorithm,”

Classification,” IEEE Trans. Electron Devices, Vol.

Japanese Journal of Applied Physics, Jpn. J. Appl.

70, Issue 11, pp. 5657-5664, November 1, 2023

Phys., 63, Num. 4, 04SP06, March 2024. (DOI:(DOI: 10.1109/TED.2023.3318870)

Wong, and K. Toprasertpong, “Hybrid 2T nMOS/

of HfZrO2/Si FeFET Memory and Its AI

pMOS gain cell memory with indium-tin-oxide

Applications,” ECS Transaction, 112 (1), pp. 65-74,

and carbon nanotube MOSFETs for counteracting

October 2023. (DOI: 10.1149/11201.0065ecst)[10]

K. Toprasertpong, M. Takenaka, S. Takagi, and A.

10.1109/LED.2023.3344370)

Ogura, “Evaluation of Anisotropic Biaxial Stress in

K. Toprasertpong, M. Takenaka, and S. Takagi,

Extremely Thin Body (100) Silicon-Germanium-“Understanding memory window of ferroelectric

on-Insulator p-Type Metal-Oxide-Semiconductor

field-effect transistor under coexistence of charge

Field-Effect-Transistor by Oil-immersion Raman

trapping and ferroelectric polarization: violation ofspectroscopy,” ECS Transaction, 112 (1), pp. 37-43,

linear superposition,” Japanese Journal of Applied

October 2023. (DOI: 10.1149/11201.0037ecst)
R. Tang, K. Watanabe, M. Fujita, H. Tang, T.

(DOI: 10.35848/1347-4065/ad15e3)

Akazawa, K. Toprasertpong, S. Takagi, and M.

H. Sakumoto, T. Nakayama, Y. Miyatake, K.

Takenaka, “Non-volatile hybrid optical phase

Toprasertpong, S. Takagi, and M. Takenaka,shifter driven by a ferroelectric transistor,” Laser &“Numerical evaluation of bandwidth and opti-

Photonics Reviews, 2300279 (1-9), October 2023.

cal loss in InP-organic hybrid optical modulator(DOI: 10.1002/lpor.202300279)[12]－

Y. Maeda, R. Yokogawa, S. Sugawa, C. -T. Chen,

vol. 45, Issue 2, pp. 188-191, February 2024. (DOI:

[11]

－

S. Takagi, K. Toprasertpong, Z. Cai, E. Nako, R.
Nakane, and M. Takenaka, “Physical Understanding

with doping optimization,” Jpn. J. Appl. Phys.,

[6]

[9]

S. Liu, S. Li, Q. Lin, K. Jana, S. Mitra, H.-S. P.

Physics, 63, Num. 4, 02SP47, February 2024.
[5]

E. Nako, K. Toprasertpong, R. Nakane, M. Takenaka,

Cho, K. Toprasertpong, S. Takagi, C. Matsui, K,

capacitive coupling,” IEEE Electron Device Lett.,

[4]

[8]

4

各研究室

K. Yamauchi, A. Yamada, N. Misawa, S.-K.

4-4

研究報告

HfZrO2 FeFETs through operating voltage opti-

10.35848/1347-4065/ad2656)[3]

Y. Miyatake, K. Toprasertpong, S. Takagi, and

章

[2]

[7]

第

improvement in reservoir computing by using

K. Toprasertpong, C. Matsui, M. Takenaka, K.

63, 02SP52, Japanese Journal of Applied Physics,

Takeuchi, and S. Takagi, “Ferroelectric source

63, Num. 4, 03SP19, February 2024. (DOI:

follower for voltage-sensing nonvolatile memory

10.35848/1347-4065/ad189b)

and computing-in-memory,” J. Phys. D: Applied

C. Matsui, K. Toprasertpong, S. Takagi and K.

Physics, vol. 56, p. 465103, Aug. 2023. (DOI:

Takeuchi, “FeFET Local Multiply and Global

10.1088/1361-6463/acee09)

65

[13]

April 2023. (DOI: 10.1109/TED.2023.3235865)

W. Cao, H. Bu, M. Vinet, M. Cao, S. Takagi, S.
Hwang, T. Ghani and K. Banerjee, “The future transistors,” Nature, 620, pp. 501–515, 16 August 2023.
(DOI: 10.1038/s41586-023-06145-x)

[14]
第

4-4

章

4

研究報告
各研究室

－

－

Takagi, C. Matsui, and K. Takeuchi, “Write

Takenaka, “Inference and training in deep learning

Variation & Reliability Error Compensation byusing a symmetric optical crossbar array,” Optical

Layer-wise Tunable Retraining of Edge FeFET

Fiber Communication Conference (OFC), San

LM-GA CiM,” IEICE Transactions on Electronics,

Diego, California, USA, 24-28 March 2024.

C.-T. Chen, X. Han, K. Sumita, K. Toprasertpong,gain cell memory,” 18th International Thin-Film

M. Takenaka, and S. Takagi, “Hole Mobility

Transistor Conference (ITC 2024), Daejeon, Korea,

Boosters of (110)-Oriented SGOI, ThinnerMar. 27-29, 2024 (Keynote).

66

[3]

K. Jana, K. Toprasertpong, S. Liu, Q. Jiang, X.

Thin Body Channel,” IEEE Trans. Electron Devices,

Wang, J. Chen, and H.-S. P. Wong, “Design

Vol. 70, Issue 7, pp. 3963-3969, July 1. 2023 (DOI:

Space Exploration of Oxide Semiconductor TFTs

10.1109/TED.2023.3279306)

for 2T gain-cell memory: compact modeling and

K. Sumita, K. Toprasertpong, M. Takenaka, anddevice-design guideline,” 18th International Thin-

S. Takagi, “Interpretation of mobility universality

Film Transistor Conference (ITC 2024), Daejeon,

against effective electric field of Si nMOSFETs based

Korea, Mar. 27-29, 2024.
[4]

S. Takagi, K. Toprasertpong, E. Nako, R. Suzuki,

Appl. Phys. Exp., vol. 16, Num. 6, 064001, June

S.-Y. Min, M. Takenaka and R. Nakane, “Physical2023 (DOI: 10.35848/1882-0786/acd6d6)

Reservoir Computing using HZO-based FeFETs forK. Sumita, J. Takeyasu, K. Toprasertpong, M.

Edge-AI Applications,” invited, 69th Annual IEEE

Takenaka, and S. Takagi, “Low Specific Contact

International Electron Devices Meeting (IEDM),

Resistance between InAs/Ni-InAs Evaluated by

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Y. Miyatake, K. Makino, J. Tominaga, N. Miyata,

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T. Nakano, M. Okano, K. Toprasertpong, S. Takagi,

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shifter,” 49th European Conference on Optical

CMOS photonics platform for universal photon-

Communications (ECOC), Glasgow, Scotland, 1-5

ics applications,” 4th International Conference on

October 2023.

Optics, Photonics, and Lasers (OPL2023), invited,
S. Takagi, “Extremely-Thin Channel MOS transistors

In-line Optical Power Monitor Integrated withfor Advanced Logic LSI,” invited, Germany-JapanMOS Optical Phase Shifter using InP/Si Hybrid

Workshop on Recent Developments in Quantum

Integration,” 49th European Conference on Optical

Materials and Nanoscale Devices, RIKEN Wako

Communications (ECOC), Glasgow, Scotland, 1-5Campus, Japan, November 27-28, 2023.

October 2023.

M. Fujita, R. Tang, H. Tang, K. Toprasertpong,

Miyata, M. Okano, K. Toprasertpong, S. Takagi,

istics of FeFET-driven hybrid MOS optical phase

M. Takenaka, “Photonic Tensor Core with Low-

shifter,” 13th international symposium on photonics

insertion-loss, Non-volatile Ge2Sb2Te3S2 Intensityand electronics convergence (ISPEC 2023), Tokyo

Modulators,” 49th European Conference on Optical

Institute of Technology, Tokyo, November 1-2,

Communications (ECOC), Glasgow, Scotland, 1-5

2023.

October 2023.

S. Takagi, K. Toprasertpong, Z. Cai, E. Nako, R.

R. Suzuki, S.-Y. Min, M. Takenaka, R. Nakane,of HfZrO2/Si FeFET memory and its AI applica-“Reser voir computing utilizing ferroelec-

tions,” invited, Semiconductor Process Integration

tric-gate-insulator FETs and capacitors,” invited,13, 244th ECS Meeting, Gothenburg, Sweden,

20th International Conference on IC Design andOctober 8-12, 2023.

Technology (ICICDT), Tokyo, Japan, September

Y. Maeda, R. Yokogawa, S. Sugawa, C. -T. Chen,

25-27, 2023.
[17]

M. Takenaka, and S. Takagi, “Improvement in HZO

in Extremely Thin Body (100) SGOI p-MOSFETs

FeFET-based Reservoir Computing Capacities

by Oil-immersion Raman spectroscopy,” 244th

through Operating Voltage Optimization,” 2023

ECS Meeting, Gothenburg, Sweden, October 8-12,International Conference on Solid State Devices

2023.

and Materials (SSDM), K-6-5, p. 479-480, Nagoya

R. Yokogawa, Y. Maeda, S. Sugawa, C. -T. Chen,

Congress Center, Nagoya, September 5-8, 2023.
K. Toprasertpong, M. Takenaka and S. Takagi,

Ogura, “Stress Relaxation of Extremely-Thin-Body“Understanding Memory Window of FeFETs under

GOI p-type MOSFETs along <100> and <110>

Coexistence of Charge Trapping and Ferroelectric

Observed by Oil-Immersion Raman Spectroscopy,”

Polarization: Violation of Linear Superposition,”244th ECS Meeting, Gothenburg, Sweden, October

2023 International Conference on Solid State

8-12, 2023.

Devices and Materials (SSDM), K-1-2, p. 433-434,

Y. Wakita, R. Tang, H. Tang, S. Ohno, T. Akazawa,

Nagoya Congress Center, Nagoya, September 5-8,

Y. Miyatake, S. Monfray, F. Boeuf, K. Toprasertpong,

2023.

S. Takagi, and M. Takenaka, “Low-power add-drop
microring resonator with positive/negative phase

[19]

－

S.-Y. Min, E. Nako, K. Toprasertpong, R. Nakane,

Ogura, “Evaluation of Anisotropic Biaxial Stress

[18]

－

S. Takagi, K. Toprasertpong, E. Nako, Z. Wang,

Nakane, M. Takenaka, “Physical understanding

K. Toprasertpong, M. Takenaka, S. Takagi, and A.

[13]

[16]

4

Y. Miyatake, R. Tang, K. Makino, J. Tominaga, N.

S. Takagi and M. Takenaka, “Memory character-

K. Toprasertpong, M. Takenaka, S. Takagi, and A.

[12]

[15]

4-4

各研究室

[11]

Toprasertpong, S. Takagi, M. Takenaka, “Transparent

研究報告

[10]

Hiroshima, 4–6 December 2023.

章[9]

T. Akazawa, K. Sumita, S. Monfray, F. Boeuf, K.
第

[8]

[14]

H. Sakumoto, T. Nakayama, Y. Miyatake, K.
Toprasertpong, S. Takagi, and M. Takenaka,67

“Numerical Evaluation of Modulation BandwidthInterface Degradation to Ferroelectric Fatigue,”and Insertion Loss in InP-EO Polymer Hybrid2023 Symposium on VLSI Technology and Circuits,

Optical Modulator with Doping Optimization,”

Kyoto, Japan, June 11-16, 2023. (DOI: 10.23919/

2023 International Conference on Solid StateVLSITechnologyandCir57934.2023.10185295)

Devices and Materials (SSDM), H-7-4, p. 401-402,
第

4-4

章

4

研究報告
各研究室

－

[20]

[21]

Jana, W.-C. Chen, S. Li, E. Pop, and H.-S. P. Wong,

2023.

“Co-designed capacitive coupling-immune sensing

K. Yamauchi, A. Yamada, N. Misawa, S.-K. Cho,scheme for indium-tin-oxide (ITO) 2T gain cell

K. Toprasertpong, S. Takagi, C. Matsui, and K.

operating at positive voltage below 2 V,” 2023

Takeuchi, “Highly Error-tolerant Low Power CiM

Symposium on VLSI Technology and Circuits,

by Co-design of SLC Mask & MLC Weight Twin

Kyoto, Japan, June 11-16, 2023. (DOI: 10.23919/

FeFETs and Strong Lottery Ticket Hypothesis

VLSITechnologyandCir57934.2023.10185433)[26]

S. Takagi, K. Toprasertpong, E. Nako, X. Luo, M.

Conference on Solid State Devices and Materials

Takenaka, and R. Nakane, “HfZrO-based ferroelec-(SSDM), K-6-2, p. 473-474, Nagoya Congress

tric capacitors and FETs for ultralow-power signal

Center, Nagoya, September 5-8, 2023.

processing,” invited, 2023 International Conference

S. Takagi, K. Toprasertpong, Z. Cai, E. Nako, R.

on Semiconductor Technology for Ultra Large

Nakane, and M. Takenaka, “HfZrO2-based ferro-

Scale Integrated Circuits and Thin Film Transistors

electric devices for lower-power memory and AI(ULSIC VS TFT 8), Otaru, Hokkaido, Japan, May

applications,” invited, International Workshop

15-18, 2023.

on Emerging Semiconductor Technology, Grand[22]

K. Toprasertpong, S. Liu, J. Chen, S. Wahid, K.

Nagoya Congress Center, Nagoya, September 5-8,

Neural Network Algorithm,” 2023 International

－

[25]

[27]

Q. Jiang, N. Moreno, S. Liu, X. Wen, K.

Copthorne Waterfront Hotel, Singapore, AugustToprasertpong, V. Narasimhan, G. J. Ewing, M.

10-11, 2023.

Rincon, A. Zacatzi, S. Kommera, R. Kanjolia, and

M. Takenaka, H. Tang, K. Watanabe, T. Ochiai,

H.-S. P. Wong, “Process development and material

T. Akazawa, C. Chai, M. Huang, Y. Wakita, Y.

characterization for ALD Indium tin oxide (ITO)

Miyatake, S. Ohno, K. Sumita, S. Monfray, F.

thin films,” 2023 Material Research Society (MRS)

Boeuf, M. Okano, R. Tang, K. Toprasertpong,

Spring Meeting & Exhibit, EL19.03, San Francisco,and S. Takagi, “Scalable Programmable Photonic

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Integrated Circuits by III-V/Si hybrid integration,”
invited, Optica Advanced Photonics Congress 2023,
Busan, Korea, July 9-13, 2023.
[23]

68

[1]

名幸瑛心 , トープラサートポン カシディット ,S. Takagi, M.-S. Kang, K. Toprasertpong, M.

中根了昌 , 鈴木陸央 , 竹中充 , 高木信一 , “ 基Takenaka, H. Oka, and T. Mori, “Quantitative

板端子への遅延入力を伴った FeFET の並列化

understanding of sub-threshold swing of Siによるリザバーコンピューティング性能の向MOSFETs at cryogenic temperatures down to 4

上 ,” 第71回応用物理学会春季学術講演会 ,K,” invited, 23rd IEEE International Conference

25p-31A-4, 東京都市大学世田谷キャンパス ,on Nanotechnology (IEEE-NANO 2023), p.10-14,

2023年3月22-25日 .

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S.-Y Min, K. Toprasertpong, E. Nako, R. Nakane,

NANO58406.2023.10231231)

M. Takenaka, and S. Takagi, “Improvement in

Z. Cai, K. Toprasertpong, M. Takenaka, and S. Takagi,

Computing Capacities of HfZrO2-based FeFET“HZO Scaling and Fatigue Recovery in FeFET with

Reservoir Computing through Operating Voltage

Low Voltage Operation: Evidence of Transition from

Optimization,” 第71回応用物理学会春季学術講[3]いた物理リザバーコンピューティング ,” 研究ス, 2023年3月22-25日.

集会「先端デバイス・プロセス技術（IEDM

唐睿 , 大野修平 , 谷澤健 , 池田和浩 , 岡野誠 ,特集）」, 応用物理学会シリコンテクノロジー

トープラサートポン カシディット, 高木信一 ,分科会 , 電子情報通信学会シリコン材料・デ

竹中充 , “ 対称な光クロスバーアレイを用いたバイス研究会（SDM）共催 , 金沢工業大学虎深層学習の推論と学習 ,” 招待講演 , 第71回応ノ門キャンパス , 2024年1月31日 .
田典幸 , 中野隆志 , 岡野誠 , トープラサートポ

按田智大，宮武悠人 , 牧野孝太郎 , 富永淳二 ,ン カシディット , 高木信一 , “ 相変化材料

宮田典幸 , 岡野誠 , トープラサートポン カシ

Ge2Sb2Te3S2を用いたプログラマブル光回路 ,”ディット , 高木信一 , 竹中充 , “ 低損失光位相

招待講演 , 50周年記念レーザー学会学術講演

シフタに向けた Sb2S3 の最適成膜条件の探会第44回年次大会 , 日本科学未来館 , 東京国

索 ,” 第71回応用物理学会春季学術講演会 ,際交流会館プラザ平成 , 2024年1月16-19日 .
イスの動作原理と特性 ,” 応用物理学会第2回

Z. Cai, K. Toprasertpong, M. Takenaka, and S.

半導体セミナー , 応物会館3階会議室 , 2023年

Takagi, “Memory Window Narrowing Mechanisms

11月17日 .

都市大学世田谷キャンパス, 2023年3月22-25日.

Toprasertpong, and S. Takagi, “Non-volatile opti-

山内堅心，山田歩 , 三澤奈央子 , 趙成謹，トー

cal devices based on Ge2Sb2Te3S2 on Si photonics

プラサートポン カシディット，高木信一，松platform for computing applications,” PCOS2023,

井千尋 , 竹内健 , “FeFET ベース CiM と強宝く

KKRホテル熱海, 2023年 11月16-17日.
プラサートポン カシディット , 高木信一 , 松

演会 , 24p-31A-5, 東京都市大学世田谷キャン

井千尋 , 竹内健 , “ 強い宝くじ仮説と FeFET ベ

パス , 2023年3月22-25日 .

ース CiM の Co-design,” デザインガイア2023

松井千尋，トープラサートポン カシディッ-VLSI 設計の新しい大地 -, くまもと市民会館

ト，高木信一，竹内健 , “FeFET を用いた電圧

シアーズホーム夢ホール , 熊本 , 2023年11月

検知 Computation-in-Memory の回路デザイン ,”15-17日 .
[14]

松井千尋 , 小林英太郎 , 三澤奈央子 , トープラ

24p-31A-7, 東京都市大学世田谷キャンパス ,サートポン カシディット , 高木信一 , 竹内健 ,2023年3月22-25日 .

“Hyperdimensional Computing 向け FeFET CiM

高木信一 , “ 先端ロジックCMOSのための異種の設計とエラー耐性 ,” デザインガイア2023

材料チャネルFET 技術 ,” 電子情報通信学会電-VLSI 設計の新しい大地 -, くまもと市民会館

子デバイス研究専門委員会 (ED 研 ) 特別ワー

シアーズホーム夢ホール , 熊本 , 2023年11月

クショップ「化合物半導体トランジスタと関

15-17日 .
[15]－

山内堅心 , 山田歩 , 三澤奈央子 , 趙成謹 , トー器の提案 ,” 第71回応用物理学会春季学術講

連技術の研究開発に学ぶ」, 名古屋大学東山
[9]

[13]

－

M. Takenaka, Y. Miyatake, R. Tang, K. Makino,
J. Tominaga, N. Miyata, M. Okano, K.

第 71 回 応 用 物 理 学 会 春 季 学 術 講 演 会 ,

[8]

[12]

応用物理学会春季学術講演会, 25a-1BJ-3, 東京

じ仮説の Co-design による高エラー耐性な推論[7]

高木信一 , “ 半導体デバイスの基礎② ～デバ

2023年3月22-25日 .

and Recovery Behaviors in HZO/Si FeFETs,” 第71回

[6]

[11]

4

各研究室

市大学世田谷キャンパス, 2023年3月22-25日.

22p-11F-12, 東京都市大学世田谷キャンパス ,[5]

竹中充 , 宮武悠人 , 牧野孝太郎 , 富永淳二 , 宮

研究報告

[4]

[10]

章

用物理学会春季学術講演会 , 22p-11F-1, 東京都4-4
第演会, 25p-31A-5, 東京都市大学世田谷キャンパ

高木信一 , “ 半導体デバイスの基礎① ～デバ

キャンパス , 2024年3月18日 .

イスの機能を生み出す半導体の性質 ,” 応用物高木信一 , トープラサートポン カシディット ,理学会第1回半導体セミナー, 熊本市国際交流

名幸瑛心 , 鈴木陸央 , 閔信義 , 竹中充 , 中根了

会館 , オンライン（ハイブリッド開催）, 2023

昌 , “[ 招待講演 ] HfZrO2系強誘電体 FET を用

年9月21日 .

69

[16]

第
章

[17]

研究報告
各研究室

－

Takagi, “Influence of Electric Field during Holding

フレデリック , トープラサポン カシディット ,Time on Imprint Characteristics in Hf0.5Zr0.5O2

高木信一 , 竹中充 , “InP/Siハイブリッド光パワ

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第84回 応 用 物 理 学 会 秋 季 学 術 講 演 会 , 21a-

年9月19-23日.

A308-6, 熊本城ホール他 , 2023年9月19-23日 .

4-4
4

赤澤智熙 , 隅田圭 , モンフレ ステファン , ブフ

－

[19]

[20]

中根了昌 , 竹中充 , 高木信一 , “FeFET の基板

ン カシディット，高木信一，竹中充 , “FeFET

端子へのパルス入力によるリザバーコンピュ

駆動型不揮発性ハイブリッドMOS 位相シフターティング性能向上 ,” 第84回応用物理学会秋の Endurance・Retention 特性 ,” 第84回応用物

季学術講演会 , 熊本城ホール他 , 22a-A302-7,

理学会秋季学術講演会 , 21a-A308-10, 熊本城

2023年9月19-23日 .

[22]

70

X. Han, C.-T. Chen, K. Sumita, K. Toprasertpong,
M. Takenaka, and S. Takagi, “Performance

Kasidit Toprasertpong, 竹中充, 高木信一, 小椋厚

Enhancement of Extremely-thin Body (111)志, “極薄膜(100)SGOI p-MOSFETのチャネル領

Ge-on-Insulator nMOSFETs by Using Flipped

域における異方性二軸応力のチャネル幅依存

Substrate Process,” 第84回応用物理学会秋季学

性,” 第84回応用物理学会秋季学術講演会, 23p-

術講演会, 20a-A304-8, 熊本城ホール他, 2023

A602-12, 熊本城ホール他, 2023年9月19-23日.

年9月19-23日.

唐睿 , 大野修平 , 谷澤健 , 池田和浩 , 岡野誠 ,[26]

横川凌 , 前田結葉 , 寿川尚 , Chia-Tsong Chen,

トープラサートポン カシディット , 高木信一 ,Kasidit Toprasertpong, 竹中充 , 高木信一 , 小椋

竹中充 , “ 等長光クロスバーアレイを用いた深厚志 , “ 極薄膜 GOI pMOSFETに印加される異層学習の推論と学習の実証 ,” 第84回応用物

方性二軸応力のチャネル方向依存性 ,” 第84回

理学会秋季学術講演会 , 熊本城ホール他 ,応用物理学会秋季学術講演会 , 23p-A602-11,

20p-A201-1, 2023年9月19-23日 .

熊本城ホール他 , 2023年9月19-23日 .

宮武悠人 , 唐睿 , 牧野孝太郎 , 富永淳二 , 宮田

[27]

Z. Cai, K. Toprasertpong, M. Takenaka, and S.

典幸 , 岡野誠 , トープラサートポン カシディッ

Takagi, “Impact of HZO Scaling in FeFET on theト, 高木信一 , 竹中充 , “ 低挿入損失・不揮発性

electrical characteristics,” 第84回応用物理学会秋Ge2Sb2Te3S2強度変調器を用いた光行列演算 ,”季学術講演会, 22a-A201-12, 熊本城ホール他,

第84回 応 用物 理 学 会 秋 季 学 術 講 演 会 , 20p-

2023年9月19-23日.
[28]

C. Zhang, Z. Zhao, R. Tang, T. Akazawa,

大友将樹，トープラサートポン カシディット，

Y. Miyatake, K. Toprasertpong, S. Takagi, and竹中充，高木信一 , “HZO-FeFETにおける読み

M. Takenaka, “Germanium microring resonator

出し動作の積算が分極状態に与える影響 ,” 第avalanche photodiode for 2 µm wavelengths on

84回応用物理学会秋季学術講演会 , 22a-A201-

Ge-on-insulator platform,” 第84回応用物理学会

11, 熊本城ホール他 , 2023年9月19-23日 .

秋季学術講演会, 20p-A201-13, 熊本城ホール
他, 2023年9月19-23日.

鈴木陸央 , トープラサートポン カシディット,
名幸瑛心 , 中根了昌 , 竹中充 , 高木信一 , “n チ

[23]

[25]

前田唯葉 , 横川凌 , 寿川尚 , Chia-Tsong Chen,

A201-5, 熊本城ホール他 , 2023年9月19-23日.
[21]

名幸瑛心 , トープラサートポン カシディット ,藤田将大，唐睿，湯涵智，トープラサートポ

ホール他 , 2023年9月19-23日 .
[18]

[24]

[29]

高木信一 , 隅田圭 , 姜旼秀 , 陳家驄 , トープラ

ャネル FeFETとpチャネル FeFET の組み合わせ

サートポン カシディット , 竹中充 , “ 表面ラフによるリザバーコンピューティング性能の向上 ,”ネス散乱の非線形モデルにより決定される Si

第84回 応 用 物 理 学 会 秋 季 学 術 講 演 会 , 22a-nMOSFET の電子移動度の妥当性と極薄膜チ

A302-8, 熊本城ホール他 , 2023年9月19-23日.

ャネル材料の最適設計 ,” 第87回半導体・集積

Z. Liu, K. Toprasertpong, M. Takenaka, and S.

回路技術シンポジウム , 東京理科大学森戸記

[30]念館第1フォーラム室 , 2023年8月30-31日 .

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蔡作成 , トープラサートポン カシディット, 竹

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中充 , 高木信一 , “FeFET 特性に与える HZO 厚[2]

スケーリングの効果と低電圧での疲労回復現

M. Takenaka, and S. Takagi, “Performance improve-

象：界面劣化から強誘電体疲労への劣化機構

ment in reservoir computing by using HfZrO 2

工業大学虎ノ門キャンパス , 2023年8月25日 .

10.35848/1347-4065/ad2133

唐睿 , 田之村亮汰 , 種村拓夫 , 岡野誠 , トープ
信一 , 竹中充 , “【招待講演】光演算と情報処

field-effect transistor under coexistence of charge

理に向けたシリコンフォトニクス回路 ,” 第三trapping and ferroelectric polarization: violation of

期第1回光集積及びシリコンフォトニクス

linear superposition,” Jpn. J. Appl. Phys., vol. 63,(PICS) 研究会 , 東京大学

02SP47, 2024. DOI: 10.35848/1347-4065/ad15e3

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膜 nMOSFET のチャネル材料と面方位の最適

OE.504866
E. Nako, K. Toprasertpong, R. Nakane, M. Takenaka,

材料・デバイス研究会（SDM）, 広島大学 ,and S. Takagi, “Reservoir computing system with HZO/

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R. Tang, K. Watanabe, M. Fujita, H. Tang, T.

第2回シンポジウム , 東京大学山上会館 , 2023

Akazawa, K. Toprasertpong, S. Takagi, and M.

年6月20日 .

Takenaka, “Non-volatile hybrid optical phase

名幸瑛心 , トープラサートポン カシディット ,shifter driven by a ferroelectric transistor,” Laser &中根了昌 , 竹中充 , 高木信一 , “[ 招待講演］音Photonics Reviews, 2300279, October 2023. DOI:

声認識に向けた新方式 HZO/Si FeFET リザバ

10.1002/lpor.202300279

ーコンピューティング ,” 招待講演 , 電子情報

[7]－

Y. Miyatake, K. Toprasertpong, S. Takagi, and隅田圭 , 陳家驄 , トープラサートポン カシデ

[5]

－

各研究室

“Understanding memory window of ferroelectric

科附属ナノシステム集積センター (NanoHub)[34]

K. Toprasertpong, M. Takenaka, and S. Takagi,

ラサートポン カシディット , 中野義昭 , 高木

設計 ,” 記念講演 , 電子情報通信学会シリコン

[33]

[3]

4

研究報告

Jpn. J. Appl. Phys., vol. 63, 03SP19, 2024. DOI:

4-4
章

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K. Toprasertpong, C. Matsui, M. Takenaka, K.

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Takeuchi, and S. Takagi, “Ferroelectric source

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竹中研究室
研究論文
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H. Sakumoto, T. Nakayama, Y. Miyatake, K.

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Toprasertpong, S. Takagi, and M. Takenaka,

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第

4-4

章

4

研究報告
各研究室

－

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DOI: 10.1109/TED.2023.3279306

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Y. Miyatake, R. Tang, K. Makino, J. Tominaga, N.

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oil-immersion Raman spectroscopy,” 244th ECS

and M. Takenaka, “Photonic matrix multiplication

Meeting, Symposium G02, Gothenburg, Sweden,with Ge 2Sb 2Te 3S 2 intensity modulators,” 13th

8–12 October 2023.
M. Takenaka, S. Takagi, and A. Ogura, “StressNovember 2023.

relaxation of extremely-thin-body Ge-on-insulator

C. Zhang, Z. Zhao, R. Tang, T. Akazawa, Y.

p-type metal-oxide-semiconductor field-effectMiyatake, K. Toprasertpong, S. Takagi, and M.

transistor along <100> and <110> observed by

Takenaka, “Ge avalanche photodiode integrated

oil-immersion Raman spectroscopy,” 244th ECS

with microring resonator for 2 µm wavelengths

Meeting, Symposium G02, Gothenburg, Sweden,on Ge-on-insulator platform,” 13th International

8–12 October 2023.
Miyata, M. Okano, K. Toprasertpong, S. Takagi,

R. Tang, S. Ohno, K. Tanizawa, K. Ikeda, M. Okano,and M. Takenaka, “Photonic tensor core with

K. Toprasertpong, S. Takagi, and M. Takenaka,

low-insertion-loss, non-volatile Ge2Sb2Te3S2 inten-“Demonstration of inference and training in deepsity modulators,” European Conference on Opticallearning using a symmetric silicon microring resona-Communication (ECOC2023), Tu.B.3.3, Glasgow,

tor crossbar array,” 13th International Symposium on

UK, 1–5 October 2023.

[12]

T. Akazawa, K. Sumita, S. Monfray, F. Boeuf,

P-25, Tokyo, 1–2 November 2023.

K. Toprasertpong, S. Takagi, M. Takenaka,

M. Fujita, R. Tang, H. Tang, K. Toprasertpong, S.

“Transparent in-line optical power monitor inte-

Takagi, and M. Takenaka, “Memory characteristics

grated with MOS optical phase shifter using InP/Si

of FeFET-driven hybrid MOS optical phase shifter,”hybrid integration,” European Conference on Optical

13th International Symposium on Photonics andCommunication (ECOC2023), We.D.4.5, Glasgow,

Electronics Convergence (ISPEC2023), P-3, Tokyo,

UK, 1–5 October 2023.

1–2 November 2023.
[11]

[16]

[17]

Y. Wakita, R. Tang, H. Tang, S. Ohno, T.

Y. Wakita, R. Tang, H. Tang, S. Ohno, T. Akazawa,

Akazawa, Y. Miyatake, S. Monfray, F. Boeuf, K.

S. Monfray, F. Boeuf, K. Toprasertpong, S. Takagi,

Toprasertpong, S Takagi, M. Takenaka, “Low-powerand M. Takenaka, “Demonstration of add-drop ring

add-drop microring resonator switch with positive/

resonator switch using InGaAsP/Si hybrid MOS

negative phase tuning using InGaAsP/Si hybrid

phase shifter,” 13th International Symposium on

MOS phase shifter,” European Conference on Optical

Photonics and Electronics Convergence (ISPEC2023),

Communication (ECOC2023), We.D.4.2, Glasgow,

P-5, Tokyo, 1–2 November 2023.

UK, 1–5 October 2023.

S. Takagi, K. Toprasertpong, Z. Cai, E. Nako, R.

[18]

－

Y. Miyatake, R. Tang, K. Makino, J. Tominaga, N.

(ISPEC2023), P-33, Tokyo, 1–2 November 2023.

Photonics and Electronics Convergence (ISPEC2023),
[10]

[15]

－

R. Yokogawa, Y. Maeda, S. Sugawa, C. T. Chen,

Convergence (ISPEC2023), P-27, Tokyo, 1–2

Symposium on Photonics and Electronics Convergence
[9]

[14]

4

各研究室

(ISPEC2023), P-24, Tokyo, 1–2 November 2023.

4-4

研究報告

K. Toprasertpong, M. Takenaka, S. Takagi, and A.

章

Symposium on Photonics and Electronics Convergence

International Symposium on Photonics and Electronics[8]

Y. Maeda, R. Yokogawa, S. Sugawa, C. T. Chen,
第

[7]

[13]

S. Takagi, K. Toprasertpong, E. Nako, R. Suzuki,

73

S.-Y. Min, M. Takenaka, R. Nakane, “Reservoir

第

4-4

[19]

章
研究報告
各研究室

－

－

H. Tang, K. Tanizawa, K. Ikeda, M. Okano, M.

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H. Sakumoto, T. Nakayama, Y. Miyatake, K.

26–30 June 2023.

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K. Toprasertpong, M. Takenaka, and S. Takagi,

conference (IITC), Dresden, Germany, 22–25 May“Understanding memory window of FeFETs under2023 (invited).
[27]

S. Takagi, K. Toprasertpong, E. Nako, X. Luo,polarization: Violation of linear superposition,”

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S. Min, K. Toprasertpong, E. Nako, R. Nakane,

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S. Takagi, “HZO scaling and fatigue recovery incoexistence of charge trapping and ferroelectric

[21]

[25]

“Numerical evaluation of modulation bandwidth(SSDM2023), H-7-04, Nagoya Congress Center,[20]

T. Odagawa, K. Sakaino, S. Kimura, T. Inagaki,

computing utilizing ferroelectric-gate-insulator

Toprasertpong, S. Takagi, and M. Takenaka,

4

[24]

[28]

Y. Miyatake, K. Toprasertpong, S. Takagi, and M.

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Takenaka, “Compact Low-loss S-bends Designed byMaterials (SSDM2023), K-6-05, Nagoya Congress

CMA-ES,” Conference on Lasers and Electro-Optics

Center, Nagoya, Japan, 5–8 Sept. 2023 (Late News).

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M. Takenaka, H. Tang, K. Watanabe, T. Ochiai,

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T. Akazawa, M. Huang, Y. Wakita, Y. Miyatake, S.

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ン カシディット，高木信一，“ リング共振器

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クロスバーアレイを用いた光ニューラルネッ

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(invited).

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S. Takagi, M.-S. Kang, K. Toprasertpong, M.

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Takenaka, H. Oka and T. Mori, “Quantitative under-

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cryogenic temperatures down to 4 K,” 23rd IEEE
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(invited).

74

シンポジウム・研究会・大会等発表[1]

唐 睿 , 大野 修平 , 谷澤 健 , 池田 和浩 , 岡野
誠 , トープラサートポン カシディット , 高木

信一 , 竹中 充 , “ 対称な光クロスバーアレイを

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用いた深層学習の推論と学習 ,” 第71回応用物（SDM），金沢工業大学大学院 虎ノ門キャンパ

理学会春季学術講演会，22p-11F-1，東京都市

ス , 2024年1月31日（招待講演）.

大学世田谷キャンパス , 2024年3月22日 –3月
按田 智大 , 宮武 悠人 , 牧野 孝太郎 , 富永 淳

トポン カシディット , 高木 信一 , “ 相変化材

二 , 宮田 典幸 , 岡野 誠 , トープラサートポン

料 Ge2Sb2Te3S2 を用いたプログラマブル光回

カシディット , 高木 信一 , 竹中 充 , “ 低損失

路 ,” レーザー学会第44回年次大会，日本科学

光位相シフタに向けた Sb2S3の最適成膜条件の未来館および東京国際交流館プラザ平成 ,探索 ,” 第71回応用物理学会春季学術講演会，2024年1月17日 –19日（招待講演）.

名幸 瑛心 , トープラサートポン カシディット,

学研究会，慶応義塾大学日吉キャンパス ,中根 了昌 , 鈴木 陸央 , 竹中 充 , 高木 信一 ,2024年12月15日（招待講演）.
Boeuf, K. Toprasertpong, S. Takagi, and M.

の向上 ,” 25p-31A-4，東京都市大学世田谷キ

Takenaka, “Optical power monitor for photonicャンパス , 2024年3月22日 –3月25日 .

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P-16, 機械振興会館, 2023年12月7日–8日.
J. Tominaga, N. Miyata, M. Okano, K. Toprasert-

optimization,” 25p-31A-5, 東京都市大学世田谷

pong, and S. Takagi, “Non-volatile optical devices

キャンパス, 2024年3月22日–3月25日.

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M. Takenaka, and S. Takagi, “Memory window

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竹中充 , “III-V 族半導体薄膜集積を用いた深

HZO/Si FeFETs,” 25a-1BJ-3, 東京都市大学世田

層学習用シリコン光回路 ,” 第42回電子材料シ谷キャンパス, 2024年3月22日–3月25日.

ンポジウム，ダイワロイヤルホテル THE

竹中充 , “ 異種材料集積プログラマブル光回路

KASHIHARA, 橿原市 , 奈良県 , 2023年10月11を用いた深層学習アクセラレータ ,” 光ネット

日（招待講演）.
[14]

小田川 朋史 , 境野 一輝 , 木村 彰吾 , 稲垣 拓

治大学 駿河台キャンパス , 2024年3月19日（招也 , 湯 涵智 , 谷澤 健 , 池田 和浩 , 岡野 誠 , 竹待講演）.

中 充 , 山田 博仁 , 松田 信幸 , “ 回路深さが削

竹中充 , “AI 用シリコンプログラマブル光回減された万能ユニタリ変換光回路の実証 ,” 第路 ,” 電子情報通信学会総合大会 , CI-5-04, 広

84回応用物理学会秋季学術講演会，23a-A601-

島大学東広島キャンパス , 2023年3月4日 –3月

9，熊本城ホール , 2023年9月19日 –9月23日 .

8日（招待講演）.
[8]

[13]

[15]

－

M. Takenaka, Y. Miyatake, K. Makino, R. Tang,reservoir computing through operating voltage

ワーク産業・技術研究会第5回公開討論会 , 明

[7]

[12]

－

T. Akazawa, K. Sumita, S. Monfray, F.

列化によるリザバーコンピューティング性能

narrowing mechanisms and recovery behaviors in

[6]

[11]

4

各研究室

た深層学習アクセラレータ ,” 第 169 回微小光

computing capacities of HfZrO2 FeFET-based[5]

竹中充 , “ 異種材料集積シリコン光回路を用い2024年3月22日 –3月25日 .

“ 基板端子への遅延入力を伴った FeFET の並

[4]

[10]

4-4

研究報告

宮田 典幸 , 中野 隆志 , 岡野 誠 , トープラサー章

25日（第55回講演奨励賞受賞記念講演）.

22p-11F-12，東京都市大学世田谷キャンパス ,[3]

竹中充 , 宮武 悠人 , 牧野 孝太郎 , 富永 淳二 ,

第

[2]

[9]

唐 睿 , 大野 修平 , 谷澤 健 , 池田 和浩 , 岡野

高木 信一 , トープラサートポン カシディット ,誠 , トープラサートポン カシディット , 高木

名幸 瑛心 , 鈴木 陸央 , 閔 信義 , 竹中 充 , 中信一 , 竹中 充 , “ 等長光クロスバーアレイを用根 了昌 , “HfZrO2系強誘電体 FET を用いた物

いた深層学習の推論と学習の実証 ,” 第84回応理リザバーコンピューティング ,” 電子情報通用物理学会秋季学術講演会，20p-A201-1，熊75

本城ホール , 2023年9月19日 –9月23日 .
[16]

第

4-4

章
研究報告
各研究室

－

[17]

ン カシディット, 高木 信一 , 竹中 充 , “FeFET

宮田 典幸 , 岡野 誠 , トープラサートポン カシ

駆動型不揮発性ハイブリッド MOS 位相シフ

ディット, 高木 信一 , 竹中 充 , “ 低挿入損失・

タの Endurance・Retention 特性 ,” 第84回応用

不揮発性 Ge2Sb2Te3S2強度変調器を用いた光行

物理学会秋季学術講演会，21a-A308-10，熊本

列演算 ,” 第84回応用物理学会秋季学術講演

城ホール , 2023年9月19日 –9月23日 .

[18]

横 川 凌 , 前 田 唯 葉 , 寿 川 尚 , Chen Chia-

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Tsong, Toprasertpong Kasidit, 竹中 充 , 高木 信

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76

C. Zhang, Z. Zhao, R. Tang, T. Akazawa,
Y. Miyatake, K. Toprasertpong, S. Takagi, and

23p-A602-11，熊本城ホール , 2023年9月19日

M. Takenaka, “Germanium microring resonator–9月23日 .

avalanche photodiode for 2 µm wavelengths on

前 田 唯 葉 , 横 川 凌 , 寿 川 尚 , Chia-Tsong

Ge-on-insulator platform,” 第84回応用物理学会

Chen, Kasidit Toprasertpong, 竹中 充 , 高木 信

秋季学術講演会, 20p-A201-13, 熊本城ホール,

一 , 小椋 厚志 , “ 極薄膜 (100)SGOI p-MOSFET

2023年9月19日–9月23日.
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学 術 講 演 会，23p-A602-12， 熊 本 城 ホ ー ル ,ment of extremely-thin Body (111) Ge-on-insulator

2023年9月19日 –9月23日 .

nMOSFETs by using flipped substrate process,” 第名幸 瑛心 , トープラサートポン カシディッ

84回応用物理学会秋季学術講演会, 20a-A304-

ト, 中根 了昌 , 竹中 充 , 高木 信一 , “FeFETの

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Takagi, “Impact of HZO Scaling in FeFET on the

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ル , 2023年9月19日 –9月23日 .

秋季学術講演会, 22a-A201-12, 熊本城ホール,

鈴木 陸央 , トープラサートポン カシディット,

2023年9月19日–9月23日.

名幸 瑛心 , 中根 了昌 , 竹中 充 , 高木 信一 ,

[21]

[24]

性 ,” 第84回応用物理学会秋季学術講演会，基板端子へのパルス入力によるリザバーコン[20]

大友 将樹, トープラサートポン カシディット, 竹
中 充, 高木 信一, “HZO-FeFETにおける読み出のチャネル領域における異方性二軸応力のチ

[19]

[23]

日 –9月23日 .

加される異方性二軸応力のチャネル方向依存－

藤田 将大 , 唐 睿 , 湯 涵智 , トープラサートポ

宮武 悠人 , 唐 睿 , 牧野 孝太郎 , 富永 淳二 ,会，20p-A201-5，熊本城ホール , 2023年9月19

4

[22]

[27]

Z. Cai, K. Toprasertpong, M. Takenaka, S.

“n チャネル FeFET と p チャネル FeFET の組み

Takagi, “Influence of electric field during hold-

合わせによるリザバーコンピューティング性

ing time on imprint characteristics in Hf0.5Zr0.5O2

能の向上 ,” 第84回応用物理学会秋季学術講

MFM Capacitors,” 第84回応用物理学会秋季学演会，22a-A302-8，熊本城ホール , 2023年9月

術講演会, 22a-A201-9, 熊本城ホール, 2023年919日 –9月23日 .

月19日–9月23日.

赤澤 智熙 , 隅田 圭 , モンフレ ステファン , ブ[28]

高木信一 , 隅田圭 , 姜旼秀 , 陳家驄 , トープラ

フ フレデリック , トープラサートポン カシデ

サートポン カシディット , 竹中充 , “ 表面ラフ

ィット , 高木 信一 , 竹中 充 , “InP/Si ハイブリ

ネス散乱の非線形モデルにより決定される Si

ッド光パワーモニタと MOS 型光位相シフタのnMOSFET の電子移動度の妥当性と極薄膜チ一体集積 ,” 第84回応用物理学会秋季学術講ャネル材料の最適設計 ,” 第87回半導体・集積

演会，21a-A308-6，熊本城ホール , 2023年9月

回路技術シンポジウム，東京理科大学森戸記

19日 –9月23日 .

念館 , 2023年8月30日 –31日（招待講演）.

[29]唐 睿 , 田之村 亮汰 , 種村 拓夫 , 岡野 誠 , ト

T. Kato, T. Tanaka, and K. Uchida, “Detection of
PPB-Level H2S Concentrations in Exhaled Breath

高木 信一 , 竹中 充 , “ 光演算と情報処理に向Using Au Nanosheet Sensors with Small Variability,

けたシリコンフォトニクス回路 ,” 電子情報通High Selectivity, and Long-Term Stability,”

信学会光集積及びシリコンフォトニクス研究

ACS Sens., 9, 2, 708-716, 2024. doi: 10.1021/

会（PICS），東京大学 駒場リサーチキャンパ

acssensors.3c01944
R. Toyoshima, T. Tanaka, T. Kato, H. Abe, K.

カシディット , 竹中充 , 高木信一 , “ 表面ラフ

thin-film H2 sensor under working conditions by

ネス散乱の非線形モデルに基づく極薄膜

AP-XPS and XAFS,” Chem. Lett., 53, 2, upad031,

nMOSFET のチャネル材料と面方位の最適設

2024, doi: 10.1093/chemle/upad031

計 ,” 電子情報通信学会シリコン材料・デバイ

[6]

4

－

C.-W. Pai, K. Uchida, M. Tada, and H. Ishikuro,

ス研究会（SDM），広島大学 ナノデバイス研“Design and analysis of a high-speed low-power

究所 , 2023年6月26日（招待講演）.

comparator with regeneration enhancement and各研究室

Uchida, and H. Kondoh, ” Understanding of a Pt

研究報告

隅田圭 , 姜旼秀 , 陳家驄 , トープラサートポン

章

[5]

4-4
第

ープラサートポン カシディット , 中野 義昭 ,ス , 2023年6月30日（招待講演）.
[30]

[4]

－

through current suppression techniques from 4 K

内田研究室

to 300 K in 65-nm Cryo-CMOS,” Microelectronics
Journal, 144, 106066, 2024. doi: 10.1016/j.

研究論文
[1]

mejo.2023.106066
M. S.-Y. Chou, H. Masai, M. Otani, H. V. Miyagishi,

Y. Fujiki, T. Tanaka, K. Yakabe, N. Seki, M.

G. Sakamoto, Y. Yamada, Y. Kinoshita, H. Tamiaki,

Akiyama, K. Uchida, and Y.-G. Kim, “Hydrogen

T. Katase, H. Ohta, T. Kondo, A. Nakada, R. Abe, T.

gas and the gut microbiota are potential biomakders

Tanaka, K. Uchida, J. Terao, “Efficient electrocata-for the development of experimental colitis in mice,”

lytic H2O2 evolution utilizing electron-conducting

Gut Microbiome, 5, e3, 1012, 2024. doi: 10.1017/

molecular wires spatially separated by rotaxane

gmb.2023.17

encapsulation,” Appl. Catal. B, 327, 122373, 2023.
[2]

[7]

[8]

田中貴久，内田建，「イオン液体と多電極構造

doi: 10.1016/j.apcatb.2023.122373から成る集積化ガスセンサを用いた多成分のY. Hamanaka, T. Tanaka, and K. Uchida, “Alkyl-

微量ガス検出」，応用物理 , 第92巻，第7号，Chain-Length and Temperature Dependencies

p416, 2023年 .

of Sensor Responses to Aliphatic Alcohols in
Nanostructured Pt-Based Sensors,” ACS Appl. Nano
Mater., 6, 16433-16441, September 11, 2023. doi:[3]

国際会議論文[1]

T. Kato, T. Tanaka, H. Miyagishi, J. Terao, K.

10.1021/acsanm.3c02676

Uchida, “Study on sub-100-nm-scale measurement

M. Tada, K. Okamoto, T. Tanaka, M. Miyamura,of temperature distribution in Joule-heated Au

H. Ishikuro, K. Uchida, and T. Sakamoto, “A 65nm

nanosheet gas sensors using self-assembled mono-

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4.2K for Quantum State Controller Application,”

Device Technology and Manufacturing (EDTM)

J. Elec. Dev. Soc., 12, 28-33, 2024. doi: 10.1109/

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jeds.2023.3340136Matsumura, T. Tanaka, K.

2023. doi: 10.1109/EDTM55494.2023.10103112

Uchida, “Experimental study on shallow and deep

[2]

Y. Narita, T. Tanaka, K. Uchida, “Low-resistance

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Schottky diodes,” Jpn. J. Appl. Phys., 61, SD1031,

Recognition Operating at Low Voltage with Low

May 20, 2022. doi: 10.35848/1347-4065/ac54f3

Power Consumption,” 7th IEEE Electron Device

77Technology and Manufacturing (EDTM) Conference

[3]
第

4-4

章
研究報告
各研究室

－

[4]

いて低消費電力駆動が可能な低抵抗 (NH4)paper won the “Best Student Paper Award”!) doi:xWO3ナノワイヤアセトンセンサ」，第84回応10.1109/EDTM55494.2023.10102994

用物理学会秋季学術講演会，熊本，9.2 ナノ

T. Sakamoto, M. Miyamura, K. Funahashi, M.

粒子・ナノワイヤ・ナノシート , 19a-A309-4,

Tada, K. Uchida, H. Ishikuro, “Gate-Length

2023年9月19日．

[5]

吉永啓人，宮尾知寿，田中貴久，石黒仁揮，
多田宗弘，内田建，「極低温における pn 接合

Solid State Devices and Materials (SSDM), F-1-01,

ダイオードの特性」，第84回応用物理学会秋季

Nagoya, Japan, Sep. 6, 2023.

学術講演会，熊本，13.5 デバイス／配線／集T. Kato, T. Tanaka, K. Uchida, “Thermal-aware

積化技術 , 21a-A304-8, 2023年9月21日．
[4]

谷口雄麻，加藤太朗，濱中悠輔，田中貴久，highly sensitive hydrogen sulfide nanoscale sensors,”

内田建，「PtAu 合金ナノシートによるアセト

2023 International Conference on Solid State

ンセンシングと原子シミュレーションを用い

Devices and Materials (SSDM), A-2-02, Nagoya,

た応答機構解析」，第84回応用物理学会秋季Japan, Sep. 6, 2023.

学術講演会，熊本，9.2 ナノ粒子・ナノワイ

H. Numata, N. Iguchi, M. Tanaka, K. Okamoto, S.

ヤ・ナノシート, 19a-A309-3, 2023年9月19日．

Miura, K. Uchida, H. Ishikuro, T. Sakamoto, and

[6]

[3]

Temperatures,” 2023 International Conference on

design of metal nanosheet sensors for low-energy,－

成田雄紀，田中貴久，内田建，「低電圧下にお2023, Seoul, Republic of Korea, Mar. 8, 2023 (This

Dependent Variability of nMOSFET at Cryogenic

4

[2]

[5]

谷口雄麻，加藤太朗，濱中悠輔，田中貴久，

M. Tada, “Superconducting Nb Interconnects for

内田建，「PtAu 合金ナノシートによる水素検

Cryo-CMOS and Superconducting Digital Logic

知と原子シミュレーションを用いた応答機構

Applications,” ADMETA Plus 2023, Tokyo, Japan,

解析」，第71回応用物理学会春季学術講演会，

Oct. 12, 2023.

東京，9.2 ナノ粒子・ナノワイヤ・ナノシー

Y. Taniguchi, T. Kato, Y. Hamanaka, T. Tanaka, andト , 25a-31B-2, 2024年3月25日（講演奨励賞受

K. Uchida, “Experimental and Simulation Studies

賞記念講演）．

of Acetone Detection by Pt-Au Nanofilm Sensors,”
244th ECS Meeting, Gothenburg, Sweden, Oct. 8,
2023.
[7]

染谷研究室

K. Uchida, “Low-energy Sensors for Internet-of-

研究論文

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Yu Kato, Kenjiro Fukuda, Takao Someya, andForum, National Taiwan University, Taipei, Taiwan,

Tomoyuki Yokota, “An ultra-flexible tempera-

Nov. 11, 2023 (Invited). T. Tanaka, K. Okamoto, M.

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Tada, K. Uchida, “Stochastic modeling of cryogenic

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and room temperature operation of ReRAM,” 35th

(2023). [DOI: 10.1039/D3TC02960C]

International Microprocess and Nanotechnology[2]

Conference, Tokushima, Japan, Nov. 10, 2022.

Sungjun Park, Masahito Takakuwa, Kenjiro Fukuda,
Sunghoon Lee, Tomoyuki Yokota, and Takao
Someya, “Toward ultraflexible organic electronic

シンポジウム・研究会・大会等発表[1]

加藤太朗，田中貴久，内田建，「熱配慮設計に基づいた低エネルギー硫化水素センサ」
，第84

78

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Ruiqi Guo, Wenqing Wang, Masahito Takakuwa,

回応用物理学会秋季学術講演会，熊本，9.2

Kenjiro Fukuda, and Takao Someya, “In Silico

ナノ粒子・ナノワイヤ・ナノシート , 19a-A309-

Design of Freeform Solar Cell Structures from5, 2023年9月19日．

High-Throughput Artificial Intelligence-Generated

(2023). [DOI: 10.1002/aelm.202201304]

Configurations,” Solar RRL, Vol. 7, 2300594(2023). [DOI: 10.1002/solr.202300594][4]

Chunya Wang, Yan Wang, Binghao Wang, Sunghoon

Shinyoung Lee, Masahito Takakuwa, Lulu Sun,

Lee, Tomoyuki Yokota, and Takao Someya, “AnJiachen Wang, and Takao Someya, “Surface-Energy-

optical-based multipoint 3-axis pressure sensor withMediated Interfacial Adhesion for Mechanicallya flexible thin-film form,” Science Advances, Vol.

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ACS Applied Materials & Interfaces, Vol. 15

adi2445](11), pp. 14624–14633 (2023). [DOI: 10.1021/

Hiroaki Jinno, Sunil B Shivarudraiah, Rasmussen

acsami.3c01519]

[8]

[9]

Yifei Luo, Mohammad Reza Abidian, Jong-HyunThomas Eickemeyer, Lukas Pfeifer, Tomoyuki

Ahn, Deji Akinwande, Anne M Andrews, Markus

Yokota, Takao Someya, and Chih-Jen Shih,

Antonietti, Zhenan Bao, Magnus Berggren,“Indoor Self-Powered Perovskite Optoelectronics

Christopher A Berkey, Christopher John Bettinger,

with Ultraflexible Monochromatic Light Source,”

Jun Chen, Peng Chen, Wenlong Cheng, Xu Cheng,

Advanced Materials, Vol, 36 (5), 2304604 (2024).

Seon-Jin Choi, Alex Chortos, Canan Dagdeviren,[DOI: 10.1002/adma.202304604]

Reinhold H Dauskardt, Chong-an Di, Michael

Md Osman Goni Nayeem, Haoyang Wang, Chihiro

D Dickey, Xiangfeng Duan, Antonio Facchetti,

Okutani, Wenqing Wang, Chunya Wang, Sunghoon

Zhiyong Fan, Yin Fang, Jianyou Feng, Xue Feng,

Lee, Tomoyuki Yokota, and Takao Someya, “High

Huajian Gao, Wei Gao, Xiwen Gong, Chuan Fei

power density nanomesh acoustic energy harvester

Guo, Xiaojun Guo, Martin C Hartel, Zihan He,

for self-powered systems,” Device, Vol. 1 (2), 100050

John S Ho, Youfan Hu, Qiyao Huang, Yu Huang,(2023). [DOI: 10.1016/j.device.2023.100050]

Fengwei Huo, Muhammad M Hussain, Ali Javey,

Mohammad Javad Mirshojaeian Hosseini, Yi Yang,

Unyong Jeong, Chen Jiang, Xingyu Jiang, Jiheong

Walter Kruger, Tomoyuki Yokota, Sunghoon Lee,Kang, Daniil Karnaushenko, Ali Khademhosseini,

Takao Someya, and Robert A. Nawrocki, “270 nm

Dae-Hyeong Kim, Il-Doo Kim, Dmitry Kireev,

ultra-thin self-adhesive conformable and long-term

Lingxuan Kong, Chengkuo Lee, Nae-Eung Lee,

air-stable complimentary organic transistors andPooi See Lee, Tae-Woo Lee, Fengyu Li, Jinxing Li,

amplifiers,” npj Flexible Electronics, Vol. 7, 38

Cuiyuan Liang, Chwee Teck Lim, Yuanjing Lin,

(2023). [DOI: 10.1038/s41528-023-00267-y]Darren J Lipomi, Jia Liu, Kai Liu, Nan Liu, Ren Liu,

Jiachen Wang, Lulu Sun, Sixing Xiong, Baocai Du,

Yuxin Liu, Yuxuan Liu, Zhiyuan Liu, Zhuangjian

Tomoyuki Yokota, Kenjiro Fukuda, and Takao

Liu, Xian Jun Loh, Nanshu Lu, Zhisheng Lv,

Someya, “Flexible Solution-Processed Electron-

Shlomo Magdassi, George G Malliaras, Naoji

Transport-Layer-Free Organic Photovoltaics for

Matsuhisa, Arokia Nathan, Simiao Niu, Jieming

Indoor Application,” ACS Applied Materials &Pan, Changhyun Pang, Qibing Pei, Huisheng Peng,

Interfaces, Vol. 15 (17), pp. 21314-21323 (2023).

Dianpeng Qi, Huaying Ren, John A Rogers, Aaron[DOI: 10.1021/acsami.3c01779]

Rowe, Oliver G Schmidt, Tsuyoshi Sekitani, Dae-

Yusaku Tagawa, Sunghoon Lee, Takao Someya, and

Gyo Seo, Guozhen Shen, Xing Sheng, Qiongfeng

Tomoyuki Yokota, “A Capacitive Pressure Sensor

Shi, Takao Someya, Yanlin Song, Eleni Stavrinidou,

with Linearity and High Sensitivity over a Wide

Meng Su, Xuemei Sun, Kuniharu Takei, Xiao-Ming

Pressure Range using Thermoplastic Microspheres,”

Tao, Benjamin CK Tee, Aaron Voon-Yew Thean,

Advanced Electronic Materials, Vol. 9 (9), 2201304

Tran Quang Trung, Changjin Wan, Huiliang

4

－

各研究室

[7]

[11]

4-4

研究報告

Daishi Inoue, Daisuke Hashizume, Sixing Xiong,章

Haoyang Wang, Wenqing Wang, Jae JoonKim,

Asbjörn, Gianluca Vagli, Tommaso Marcato, Felix[6]

Baocai Du, Kenjiro Fukuda, Tomoyuki Yokota,

第

[5]

[10]

－

79

Wang, Joseph Wang, Ming Wang, Sihong Wang,

Conference on Semiconductor Technology for

Ting Wang, Zhong Lin Wang, Paul S Weiss, Hanqi

Ultra Large Scale Integrated Circuits and Thin Film

Wen, Sheng Xu, Tailin Xu, Hongping Yan, Xuzhou

Transistor (ULSIC VS TFT 8), Grand Park Hotel

Yan, Hui Yang, Le Yang, Shuaijian Yang, Lan Yin,

Otaru, 5, 2023.

Cunjiang Yu, Guihua Yu, Jing Yu, Shu-Hong Yu,
第

4-4

章

4

研究報告
－
[12]

robotics and wearables,” The 33th International

Zhang, Xiaosheng Zhang, Xueji Zhang, Yihui

Conference on Molecular Electronics and Devices

Zhang, Yu Zhang, Siyuan Zhao, Xuanhe Zhao,(IC ME&D 2023), Oryong Hall at Gwangju

Yuanjin Zheng, Yu-Qing Zheng, Zijian Zheng, Tao

Institute of Science and Technology (GIST), 5,

Zhou, Bowen Zhu, Ming Zhu, Rong Zhu, Yangzhi

2023.
[5]

(Plenary) Takao Someya, “Electronic Skins for“Technology Roadmap for Flexible Sensors,” ACS

Robotics and Healthcare Applications,” 5th IEEE

Nano, Vol. 17 (6), pp. 5211–5295 (2023). [DOI:International Flexible Electronics Technology

10.1021/acsnano.2c12606]

Conference (IFETC) 2023, Silicon Valley

Steven I. Rich, Masahito Takakuwa, Kenjiro Fukuda,

DoubleTree by Hilton hotel San Jose, 8, 2023.

and Takao Someya, “Simple Method for Creating[13](Plenary) Takao Someya, “Electronic skins for

Xinge Yu, Evgeny Zamburg, Haixia Zhang, Xiangyu

Zhu, Yong Zhu, Guijin Zou, and Xiaodong Chen,

各研究室

－

[4]

[6]

(Plenary) Takao Someya, “Electronic skins for robot-

Hydrophobic Ultraflexible Photovoltaics,” ACS

ics and wearables,” 16th European Conference ofApplied Materials & Interfaces, Vol. 15, pp. 12495–

Molecular Electronics (ECME2023), the Municipal

12501 (2023). [DOI: 10.1021/acsami.2c18941]

Theater Niccolò Piccinni, 10, 2023.

Theodorus Jonathan Wijaya, Tomoyuki Yokota,[7](Invited) Tomoyuki Yokota, Kenjiro Fukuda,

Sunghoon Lee, Ryo Okano, Masaki Kobayashi,Sunghoon Lee, and Takao Someya, “Electronic

Takao Someya, “Photostability Improvement ofSkins with Air-Stable Ultraflexible Organic

Organic Photodiodes with ZnO Electron Transport

Photonic Devices,” 2023 MRS Fall Meeting &Layer,” Advanced Photonics Research, Vol. 4 (3),

Exhibit, Boston, Massachusetts, 11, 2023.

2200355 (2023). [DOI: 10.1002/adpr.202200355][8](Plenary) Tomoyuki Yokota, “Ultra-flexible organic
electronics for health monitoring,” International

国際会議論文[1](Invited) Tomoyuki Yokota, Kenjiro Fukuda andIntellgent Systems (HDIS2023), Macau, China, 12,

Takao Someya, “Air-Stable Ultra-Flexible Organic

2023.

Photonic System for Health Care Application,” 2023

[2]

80

[9]

(Invited) Tomoyuki Yokota, “Sheet-type ImageMRS Spring Meeting & Exhibit, San Francisco, theSensor with Organic Photodetector for Biomedical

Moscone Center West, 4, 2023.

Imaging and Sensing,” The 30th International(Invited) Takao Someya, Akihito Miyamoto, Hiroshi

Display Workshops (IDW2023), TOKI MESSE

Kawasaki, Sunghoon Lee, Tomoyuki Yokota andNiigata Convention Center Niigata, Japan, 12,

Masayuki Amagai, “Recent Progress of Nanomesh

2023.

Electrodes for Continuous Monitoring of Skin

[3]

Conference High Performance Big Data and[10](Plenary) Takao Someya, “Exploring electronic skins:

Electrical Resistance,” 2023 MRS Spring Meeting &from the past to the future,” The 5th International

Exhibit, San Francisco, the Moscone Center West,

Conference on Flexible Electronics (ICFE2023),

4, 2023.

Hangzhou, China, 12, 2023.

(Invited) Sunghoon Lee, Tomoyuki Yokota, Takao[11](Invited) Takao Someya, “Electronic Skins for

Someya, “Ultrathin organic transistors toward

Sustainability of Society,” MRM2023(Materials

next-generation skin electronics,” International

Research Society of Japan (MRS-J)), Kyoto

[12]International Conference Center, 12, 2023.

photodiodes for long-term pulse wave monitor-(Plenary) Takao Someya, “Electronic skins foring,” 第84回応用物理学会秋季学術講演会, 熊

robotics and wearables,” Embodied Intelligence

本城ホール他3会場, 9, 2023.

Conference 2024, Virtual, 3, 2024.

[9]

高桑 聖仁 , 井ノ上 大嗣 , 横田 知之 , 福田 憲
二郎 , 森本 雄矢 , 染谷 隆夫 , “ パリレンの低イスの作製 ,” 第84回応用物理学会秋季学術

センサーが変える日本の医療 ,” 21世紀医療講演会 , 熊本城ホール他3会場 , 9, 2023.

DXフォーラム 第5回講義 , 21世紀メディカル
く未来社会～有機半導体の医療応用を例

な靴システム ,” 第84回応用物理学会秋季学術に～ ,” 榊裕之理事長 文化勲章受賞記念講演

講演会 , 熊本城ホール他3会場 , 9, 2023.

[5]

来の医療 ,” 第11回日本腎臓研究会 , 経団連会

ditions with the next-generation wearables,” 第 1

館 , 1, 2024.

横田知之 , “ 生体センシングに向けた，有機光委員講演会 , 堀場エステック , 1, 2024.
染谷隆夫 , “ 次世代ウェアラブルと長期バイタ「次世代に向けた有機分⼦・バイオエレクトロ

ルサイン計測 ,” コヴィディエン (Medtronic)

ニクス最新研究」, 伏尾温泉 不死王閣 , 6,

周産期セミナー , 六本木アカデミーヒルズタ

2023.

ワーホール , 2, 2024.

染谷隆夫, “Electronic Skin and the Future[14]

染谷隆夫 , “ 次世代ウェアラブルの医療応用 ,”Society,” JSTさくらサイエンス・ハイスクールプログ

第12回生活習慣病セミナー , MSD 株式会社 ,ラム, 渋谷幕張高等学校, 6, 2023.

3, 2024.

染谷隆夫 , “ 医療技術革新は医療をどう変える

三田研究室

佐々木 光生 , 李 成薫 , 染谷 隆夫 , 横田 知之 ,学会誌

“ 貼り付け型電極を用いた有機光検出器の基[1]

Tetsuya Iizuka, Haochen Yuan, Yoshio Mita,板の薄膜化による特性向上 ,” 第84回応用物理

Akio Higo, Shun Yasunaga and Motohiko

学会秋季学術講演会 , 熊本城ホール他3会場 ,Ezawa, “Experimental demonstration of posi-

9, 2023.

tion-controllable topological interface states in

Theodorus Jonathan Wijaya, Sixing Xiong,high-frequency Kitaev topological integrated

Sunghoon Lee, Kenjiro Fukuda, Tomoyuki Yokota,

circuits,” Communications Physics, vol. 6,

and Takao Someya, “Photostable ultraflexible

Article number: 279 (2023.9) doi: 10.1038/

organic photodiodes using a hybrid electron trans-

s42005-023-01404-9

port layer,” 第84回応用物理学会秋季学術講演
[8]

[13]

－

染谷隆夫 , “ 次世代半導体デバイスの開発に貢献する分析・計測技術 ,” 2023堀場雅夫賞審査

世紀メディカル研究所 , 7, 2023.

[7]

[12]

ウエスト, 6, 2023.

のか ,” 第1回21世紀医療 DX シンポジウム , 21
[6]

染谷隆夫 , “ 次世代ウェアラブルデバイスと未染谷隆夫, “Continuous monitoring of health con-

センサの開発 ,” 2023年度 M&BE6月研究会

[4]

[11]

－

各研究室

防止に向けた簡便かつ安価に滑りを計測可能

回 UTOPIA シンポジウム, 軽井沢プリンスホテル[3]

多川 友作，岡谷 泰佑，小野寺 宏 , “ 滑り転倒

研究所 , 5, 2023. 染谷隆夫 , “ 半導体が切り拓会 , 奈良教育大学講堂 , 5, 2023.
[2]

[10]

4

研究報告

染谷隆夫 , “ エレクトリック・スキン ～驚異の

章

[1]

4-4
第

温直接接合を用いた柔軟なマイクロ流路デバ

シンポジウム・研究会・大会等発表[2]

Motohiko Ezawa, Shun Yasunaga, Akio Higo,会, 熊本城ホール他3会場, 9, 2023.

Tetsuya Iizuka, and Yoshio Mita, “Universal

Shuyang Guo, Sunghoon Lee, Tomoyuki Yokota,

quantum computation based on nanoelectrome-and Takao Someya, “Flexible organic photopleth-chanical systems,” Physical Review Research, vol.

ysmography sensors based on large-area organic

3, iss. 2, pp. 023130 (2023. 5) doi: 10.1103/

81

PhysRevResearch.5.023130

Mita, “Co-operation of Fablab and Super Clean
Room with a big number of users: advantages and

査読付き国際学会[3]
4-4

Ryugo Shimamura, Kei Misumi, Shun Yasunaga,

Infrastracture Symposium (ENRIS 2023), 15-17 May,

Akio Higo, Ryosho Nakane, and Yoshio Mita,

Paris, France (2023.5.17) *: equal contribution

第“Nanospires Insulation Penetraor for Reliable

章
研究報告
各研究室

[4]

International Conference on Micro Electro MechanicalAtsutake Kosuge, Makoto Ikeda, Tadahiro Kuroda,

Systems (IEEE MEMS 2024), 21-25, January, Austin,and Yoshio Mita, “Micron-to-Submicron Cu elec-

Texas, W34-d (2024.01.24)

troplating in view of Agile-X LSI Chips Fabrication

Shun Yasunaga, Motohiko Ezawa, Keigo Tsuji, Kei

using Open Facility,” 3rd European Nanotechnology

Misumi, Tomoki Sawamura, Shinji Tsuboi, Ayako

Research Infrastracture Symposium (ENRIS 2023),

Mizushima, Yukinori Ochiai, Akio Higo, and15-17 May, Paris, France (2023.5.17)
[10]

nd

[5]

Etsuko Ota, David Bourrier, Naoto Usami,

for MEMS Ising machine,” The 22 International

Ayako Mizushima, Naonobu Shimamoto, Takeshi

Conference on Solid-state Sensors, Actuators andMomose, Akio Higo, Hugues Granier, and Yoshio

Microsystems (Transducers 2023), 26-29 June, Kyoto,

Mita, “Technology transfer of supercritical fluid

Japan, W2D.01 (2023.6.28)

deposition technology from research group to use

Ryugo Shimamura, Shun Yasunaga, Kei Misumi,in open nanotechnology facilities,” 3rd European

Anne-Claire Eiler, Akio Higo, Gilgueng Hwang,

Nanotechnology Research Infrastracture Symposium

Ayako Mizushima, Dongchen Zhu, Kikuo Komori,(ENRIS 2023), 15-17 May, Paris, France (2023.5.17)

Yasuyuki Sakai, Hiroshi Toshiyoshi, Agnès Tixier-[11]

Ayako Mizushima, Etsuko Ota, Akio Higo, Kuniaki

Mita, and Yoshio Mita, “A bimodal “sensor chiplet”

Konishi, and Yoshio Mita, “Long-Term Freestanding

platform applied for albumin and pH multi-chem-

Wrinkle-Less SiO2 Membrane by Stress-Controlled

ical sensing,” The 22[6]

Naonobu Shimamto, Ayako Mizushima, David
Bourrier, Etsuko Ota, Akio Higo, Hugues Granier,

Yoshio Mita, “Operation of arrayed logic elements

－

[9]

th

On-touch Electrical Connection,” The 37

4－challenges,” 3rd European Nanotechnology ResearchndInternational Conference

CVD and Subsequent Annealing Treatment,” 3rdon Solid-state Sensors, Actuators and Microsystems

European Nanotechnology Research Infrastracture(Transducers 2023), 26-29 June, Kyoto, Japan,

Symposium (ENRIS 2023), 15-17 May, Paris, France

T4P.100 (2023.6.27)(2023.5.17)

Yoshio Mita, Shun Yasunaga, Keigo Tsuji, Akio

[12]

Shun Yasunaga, David Bourrier, Naonobu

Higo, Tetsuya Iizuka, anfd Motohiko Ezawa,

Shimamoto, Ayako Mizushima, Hugues Granier,““TopoMEMS varicaps” - MEMS comb-drive

and Yoshio Mita, “Chip or Wafer - Small quantity

variable capacitors with tailored stroke-to-capac-

fabrication”, 3rd European Nanotechnology Researchitance dependence,” 25 th Symposium on Design,

Infrastracture Symposium (ENRIS 2023), 15-17 May,

Test, Integration and Packaging of MEMS/MOEMSParis, France (2023.5.15)(DTIP), 29-31 May, Valetta, Malta (2023.5.31)[7]

Yukinori Ochiai and Yoshio Mita, “Advanced
Research Infrastructure for Materials andNanotechnology (ARIM) at The University of

三田 吉郎「東大拠点1000名の仲間と拓く新規エネルギーマテリアル・デバイス研究の新展開」, マテリアル戦略総合シンポジウム2023

Infrastracture Symposium (ENRIS 2023), 15-17 May,

(MatISS2023), 一橋講堂 , 東京都 (2024.12.05)

rdParis, France (2023.5.17)

82

[13]

European Nanotechnology Research

Tokyo,” 3[8]

その他の講演・シンポジウム

Atsushi Toyokura*, Noriko Kawai*, and Yoshio

4.5 特許，受賞等
黒田・小菅研究室

受賞[1]

2023年12月15日 福田 桃子 , 池田 誠「ペアリング演算向けハードウェアの自動設計手法の特許検討」 2023年ハードウェアセキュリティ研究なし

会若手優秀賞
受賞[2]

中村 孔星 , 池田 誠 「同種写像ベース耐量子暗号のハードウェア実装に

4-5
第

なし

2024年5月10日

向けた並列化戦略」2023年度若手研究会ポス

章

4

研究報告

ター奨励賞

その他，特記事項なし

その他、特記事項

特許

なし

－

飯塚研究室

なし

各研究室

竹内研究室

－
特許

受賞
[1]

[1]

レータ回路 ,” 特願2024-041443.

IEEE Electron Devices Technology and Manufacturing
Conference (EDTM) Best Paper Award “Inter Spike飯塚 哲也 , 竹中 理太郎 , 和田 充史 , “ コンパ[2]

飯塚 哲也 , 中辻 知 , “ 読出回路及び磁気メモ
リ装置 ,” 特願2024-036100.

Interval and Stochasticity Engineering of Floating
Gate Technology-based Neurons for Spiking Neural
Network Hardware”

受賞[1]

その他，特記事項

優秀ポスター賞（学生部門）
Haoming Zhang, Shuowei Li and Tetsuya

なし

Iizuka, “Dynamic Circuit Characterization and Test
Structures for its Timing Parameter Extraction,” 電
子情報通信学会 LSIとシステムのワークショップ

中村研究室
特許

2023, 2023年5月.
[2]なし

第13回 d.lab-VDEC デザインアワード 優秀賞
李 爍煒 , “ インバータセルによる CDAC に基づくスタンダードセルベース逐次比較型 A/D
変換回路 ,” 2023年9月 .

受賞[1]

小島 拓也 : 電子情報通信学会 RECONF 研究[3]

会 優秀講演賞

IEEE Solid-State Circuits Society Outstanding
Reviewer Reward, Tetsuya Iizuka, Mar. 2024.

[4]

令和5年度 優秀博士論文賞
長田 将, “Low-Phase-Noise and Low-Spur

その他，特記事項なし

Fractional-N Phase Locked Loops Employing
Harmonic-Mixer-Based Feedback,” 2024年3月.

池田研究室

[5]

令和5年度 優秀修士論文賞
加納 創太 , “ 深宇宙探査機搭載ワンチップト
ランスポンダの実現に向けた X 帯 CMOS 受信特許機フロントエンドの設計 ,” 2024年3月 .

なし[6]

令和5年度 優秀卒業論文賞

83濱崎 拓 , “ 深宇宙探査機搭載ワンチップトラ

授与機関・団体：IEEE EDS

ンスポンダの実現に向けた X 帯 CMOS 送信機

受 賞 対 象 の 研 究 題 目：Efficient Erase Operation by

フロントエンドの設計 ,” 2024年3月 .

GIDL Current for 3D Structure FeFETs With Gate StackEngineering and Compact Long-Term Retention Model

その他，特記事項

受賞年月日：2023年12月11日

なし
受賞

第

4-5

章

4

研究報告
各研究室

－

－

平本・小林研究室
特許

氏名：Kaito Hikake
受賞名（機関・団体名）：IEEE EDS Japan Joint Chapter
Student Award (IEEE Japan Joint Chapter)

国際特許授与機関・団体：IEEE EDS Japan Joint Chapter

題目：不揮発性記憶装置

受賞対象の研究題目：A Nanosheet Oxide Semiconductor

発明者・発案者名：小林正治，李卓，平本俊郎

FET Using ALD InGaOx Channel and InSnOx Electrode

番号 ( 出願番号 / 公開番号 )：PCT/JP2023/ 19580

with Normally-Off Operation

年月日：2023年5月25日

受賞年月日：2024年2月16日

国際特許

受賞

題目：不揮発性記憶装置

氏名：日掛凱斗

発明者・発案者名：小林正治，李卓，平本俊郎

受賞名（機関・団体名）：応用物理学会講演奨励賞

番 号 ( 出 願 番 号 / 公 開 番 号 )： 台 湾 特 許 出 願 番 号（応用物理学会）

112120248

授与機関・団体：応用物理学会

年月日：2023年5月31日

受賞対象の研究題目：：3次元集積デバイス応用に向けた原子層堆積法による InGaOx チャネルナノシート

国際特許

トランジスタ

題目：不揮発性記憶装置

受賞年月日：2024年3月22日

発明者・発案者名：小林正治，李卓，平本俊郎
番号 ( 出願番号 / 公開番号 )：韓国特許出願番号 102023-7016235

その他，特記事項なし

年月日：2023年5月12日
国際特許
題目：不揮発性記憶装置
発明者・発案者名：小林正治，李卓，平本俊郎

高木研究室
特許
なし

番 号 ( 出 願 番 号 / 公 開 番 号 )： 中 国 特 許 出 願 番 号
202180075646.4
年月日：2023年5月9日

受賞等
[1]

第 22 回 IEEE EDS Japan Joint Chapter Student
Award, 名幸 瑛心受賞International Conference on Solid State Devices

氏名：Fei Mo, Jiawen Xiang, Xiaoran Mei, Yoshiki Sawabe,and Materials (SSDM) 2022 Best Student Award

Takuya Saraya, Toshiro Hiramoto, Chun-Jung Su, Vita Pi-(BSA) 陳 家驄

Ho Hu, Masaharu Kobayashi
受賞名（機関・団体名）：IEEE Electron Devices Society
2022 Leo Esaki Award

84

[2]

竹中研究室

染谷研究室

特許

特許

なし

[1]

染谷隆夫，横田知之，李成薫，汪浩洋 ,「圧力センサ」, 特願2023-134408, 2023年8月22日出願 .

受賞等
ドコモ・モバイル・サイエンス賞

先端技術

染谷隆夫，横田知之，長岡浩，吉田友毅，野村泰瑛 , 特願2024-004853,[2]

堀場雅夫賞特別賞（2023年10月17日）竹中充

004853, 2024年1月16日出願[3]

工学系研究科長賞（優秀，修士論文）（2024年智熙3月）赤澤電気系工学専攻優秀修士論文賞（2024年3月）
赤澤

[5]
[6]
[7]

受賞
[1]

智熙

多川友作 , Best Oral Presentation Award, “A Flex-－

ible Capacitive Pressure Sensor with Linearity and

電気系工学専攻優秀博士論文賞（2024年3月）

High Sensitivity over a Wide Pressure Range using

宮武

Thermoplastic Microspheres,” 第五回フレキシブ

悠人

第14回シリコンテクノロジー分科会論文賞受

ル・ストレッチャブルエレクトロニクス若手賞（2023年3月19日）

研究者（FSE 若手）, 2023年5月

応用物理学会第55回講演奨励賞（2024年3月[2]22日）唐 睿横田知之, Best

各研究室

[4]

4

研究報告

「電気接続部品および電子装置」特願2024-

章

部門 優秀賞（2023年10月27日）竹中充

4-5
第

[1]

[2]

－

Paper Award, “Sheet-type Image

Sensor with Organic Photodetector for Biomedical
Imaging and Sensing,” IDW’23, 2024年1月

内田研究室

[3]

た撮像素子など超柔軟有機半導体センサシス
テムの開拓」, 一般財団法人丸文財団 , 2024年受賞[1]

第84回応用物理学会秋季学術講演会講演奨励
賞（谷口

[2]

横田知之 , 第27回丸文学術賞 ,「生体に密着し雄麻，2023年9月19日）

3月[4]

福 澤 亮 太 , 第 45回応 用物 理 学 会 論 文 奨 励

共創の場形成支援プログラム (COI-NEXT) 川賞, “Quantitative capacitance measurements in

崎拠点プロジェクト CHANGE リトリート合宿

frequency modulation electrostatic force micros-

太朗グループ ,copy,” 公益社団法人応用物理学会, 2024年3月

2023

Special Award（加藤2023年10月28日）[3]

共創の場形成支援プログラム (COI-NEXT) 川
崎拠点プロジェクト CHANGE リトリート合宿
2023

その他，特記事項なし

Excellent Award（成田 雄紀グループ ,2023年10月28日）
特許
なし

三田研究室
受賞
[1]

IEEE MEMS Outstanding Student Poster
Presentation Awardその他，特記事項なし

Ryugo Shimamura, Kei Misumi, Shun Yasunaga,
Akio Higo, Ryosho Nakane, and Yoshio
Mita, “Nanospires Insulation Penetrator for
Reliable on-Touch Electrical Connection,” 2024年
1月

85Appendix
A.1

CADソフトウェアの整備

1996年度から整備を行っている CAD ソフトウエア

た運用形態となっている．ライセンス数は CAD の項目

は , 2024年度は表 A.1.1に示すツール群を全国の大学にごとに10 から1000 程度のフローティングライセンス

提供している . CAD ソフトウエアの利用は , 図 A.1.1にとなっており，全国の国・公・私立大学・高専におい示す全国地域拠点校10 箇所にライセンスサーバを設置て教育・研究目的に限り利用できるようになっている．

し，全国各大学の利用者が手許の計算機にインストー

東京大学 VDEC 活動を通した VDEC の CAD の利

ルした CAD ソフトウエアを，最寄のライセンスサー

用，および「A.2 章 」のチップ試作の利用のためには，

A-1

バにおいて認証を行うことで，ネットワークを利用しあらかじめユーザ登録が必要となっている．

Appendix

表 A.1.1

導入された CAD システム

名称

用途

メーカ

Cadence 社設計システム

VerilogHDL/VHDL ベースの入力，シミュレーショ Cadence Design Systems, Inc.
ン，論理合成，テスト生成，マクロセルを含むセル
ベースの配置配線とバックアノテーション，会話型の回路図およびマスクレイアウト入力，アナログ機
能・回路シミュレーション，設計検証，回路抽出

Synopsys 社設計システム

VerilogHDL/VHDL シミュレーション，論理合成，テ Synopsys, Inc.
スト生成。マクロセルを含むセルベースの配置配線
設計とバックアノテーション , 回路シミュレーショ
ン , デバイスシミュレーション

Siemens 社設計ツール

レイアウトのデザインルールチェック及び検証

Siemens Electronic Design
Automation Japan K.K.

Silvaco 社設計ツール

高速回路シミュレーション

Silvaco Japan Co., Ltd.

ADS/Golden Gate

通信機器や関連デバイスなどの高周波回路 / システム Keysight Technologiesの設計、検証BachBachC 言語での設計

Sharp

LAVIS

レイアウト表示プラットフォーム

TOOL

図 A.1.1 全国地域拠点校

86

A.2

基盤設計研究部門におけるチップ試作支援の実施状況

VLSI チ ッ プ 試 作 支 援 に 関 し て は , 平 成6，7年 度（1994，1995年度）のパイロットプロジェクトでは，ファウンドリは NEL 社の CMOS0.5μm（当該プロセスは
その後日立北海セミコンダクタ社に継続）1社であったが，平成8年度（1996年度）の VDEC 発足後，日本モト
ローラ社の CMOS1.2μm（平成11年度からは，オン・セミコンダクターにて継続）が協力を開始し，平成9年度からはローム社の CMOS0.6μm が加わった．さらに
平成10年度には日立製作所の CMOS0.35μm，平成11年度にはローム社0.35μm がそれぞれ加わった．また，IPA-2行った．平成13年度から，日立製作所の CMOS0.18μm（a）設計チップ品種数のサービスを実施している．平成14年度は，広島大学

Appendix

開発プロジェクトの一環として STARC0.13μm の試作を

岩田先生の主導の下に，VDEC と MOSIS の協力による
試作サービスを試行的に実施した．これは，TSMC，IBM といった海外のファブを MOSIS を経由することで格安で提供するものである．さらに，東京大学柴田先生主導の元に，NEC 化合物デバイス株式会社によるバ
イポーラ LSI の試作サービスも行った．平成16年からテスト試作として沖電気 CMOS SOI 0.15μmプロセスお
よび ASPLA 90nm プロセスの試作を開始し，90nm 試作については平成17年度より通常の試作として公募の形で運用．平成18年度からはローム社0.18μm の試作を開始し，日立製作所0.25μmSiGeBiCMOS のテスト試作を実施した．平成19年度で終了した90nmCMOSの後継の（b）設計チップ面積

先端プロセスの検討を平成19年度から開始し，平成20
年度に eShuttle 社の65nm CMOS による試作を開始した．さらに経済産業省 -STARC のプロジェクト「次世代半導体回路アーキテクチャ実用化支援事業」の一環として，ルネサスエレクトロニクス社の40nm CMOS
による試作も開始した．一方で平成23年9月試作をもって CMOS1.2μm を終了することとなったほか，平成24
年度をもってルネサスエレクトロニクス社の40nm
CMOS 試作が終了，平成25年8月シャトルをもって
eShuttle 社の65nm CMOS 試作が終了した．CMOS1.2μmの後継として，オンセミー三洋半導体製造社（現在はJS Foundry）の協力により平成24年10月に CMOS0.8μmのテスト試作を実施し，平成25年度から定常試作とし（c）規格化した設計チップ面積て継続している．最先端試作としては，平成25年度からフランス CMP を介して ST マイクロ社 FD-SOI 28nm

図 A.2.1 チップ試作数・面積推移

CMOS 試作を開始．また，平成27年度から定常試作として，ルネサスエレクトロニクス社 SOTB 65nm CMOS
試作を開始し，令和4年7月試作をもって終了した．ま87

た平成28年度にリコー電子デバイス株式会社によるうチップ当たりおよび面積当たりの設計工数の増大がCMOS 0.6um 高耐圧試作の検討および，三重富士通株

試作数，試作面積の減少主要因になっていることが考式会社による CMOS 40nm 試作の検討を開始した．令えられる．

和 2 年 度 に は ド イ ツ IHP 社 と の 協 定 に よ り

また，図 A.2.2にこれまでに試作に参加した教員数，

BiCMOS0.18μm 試作の検討を開始し , 令和3年度に最初大学数の推移およびその累計を示す．また，チップ試のテープアウトを実施した．

作に必要な設計規則などの，試作会社固有の機密情報

図 A.2.1（a）は設計されたチップ品種数を示す．図にアクセスするための「機密保持契約」締結教員数は，中の棒グラフは，試作品種数の順調な増加を表しておロームの0.18um プロセスが304名，オンセミ三洋 0.8um

り，VLSI 試作研究・教育に直接的に係わった学生数をプロセスが56名となっている．

表しているものと考えられることから，研究・教育効

2022年度は，表 A.2.1に示す日程でチップ試作を行っ果が劇的に向上していることが想像される．試作された．チップ試作の参加者・試作の内容は，付録 B のチ

A-2

たチップの品種数は，平成14年度に減少しているが，ップ試作報告を参照されたい．

Appendix

る減少が考えられる．またそれ以降ほぼ400品種程度でこれは ROHM 社の0.6um プロセスを終了したことによ推移しているが，その中でより微細なプロセスへ試作の中心が推移していることが読み取れる．また平成18
年度に0.35μm が終了し，平成19年度以降0.18μm への移行したことにより，試作数が130品種程度減少し，さらに 平 成19年 度 に ASPLA 90nmCMOS 試 作 が 終 了 し，
eShuttle 65nmCMOS への移行に伴う試作数の減少がみられる．
この減少傾向は試作面積においてさらに顕著で，試作プロセスの微細化進展に伴い，集積度が向上することも重なり，試作面積が大幅に減少する結果となっている．図 A.2.1（b）に設計されたチップ面積を示す．
一方設計量の指標として，図 A.2.1（c）に試作面積をそれぞれの試作プロセスにおける特性寸法で規格化した，規格化試作面積の傾向も併せて示す．こちらはまだ増加し続けていることから，プロセスの微細化に伴
表 A.2.1

図 A.2.2 V
 DEC チップ試作参加教員数・大学数の推移とその累計

2023年度チップ試作日程

CMOS 0.8um( オンセミコンダクター三洋半導体製造 )試作申込締切設計締切

納品・試作完了

2023年度第1回

2023/7/3

2023/9/25

2023/12/18

2023年度第2回

2024/1/9

2024/3/25

2024/6/24

CMOS 0.18um( ローム )試作申込締切88

設計締切

納品・試作完了

2023年度第1回（2023年7月試作）

2023/4/3

2023/6/26

2023/10/13

2023年度第2回（2023年9月試作）

2023/6/12

2023/9/4

2023/12/16

2023年度第3回（2023年11月試作）

2023/7/31

2023/10/23

2024/2/9

2023年度第4回（2024年3月試作）

2023/12/4

2024/2/26

2024/6/7

A.3

セミナー

LSI 設計技術の向上にはセミナーは欠くことができ応し，大規模な CAD 技術セミナー開催の仕組みの整ない存在である．令和5年度にも，CAD 利用のための備を行ってきた．CAD 利用のための技術セミナーで技術セミナーを開催した．社会人のためのリフレッシ

は，VDEC で使用可能な Cadence，Synopsys，Keysight なュセミナーは今年度は実施しなかったが，若手教官・

ど CAD ベンダーのそれぞれの CAD ツールの操作方法

学生のためのデザイナーズフォーラムを企画，実施し等を各ツールベンダーから講師を派遣していただき講た．

習を行っている． 今年度はオンラインで1回開催した．
一つのツールの講習は1日や2日間となっている．教員
・学生は本講習会を通して最新版 CAD ツールの使用方

A.3.1 VDEC ユーザ向け CAD セミナー
CAD 技術セミナーへの参加要望は常に非常に大きく，これは CAD 技術セミナーに対する需要が依然と法や VDEC ライブラリを用いた VLSI 設計フローを修得している．

A-3

表 A.3.1

Appendix

して大きなことを表しており，VDEC はこの状況に対

令和5年度 CAD 技術セミナー開催状況

第1回 CAD 講習会
場所

申込人数

8/17

日程

Cadence Virtuoso Schematic

夏の講習会

オンライン

35

8/18

Cadence Virtuoso Layout

オンライン

37

8/22

Cadence Voltus-Fi

オンライン

10

8/30

Keysight EMPro-FEM

オンライン

20

9/4

Cadence Quantus

オンライン

15

9/14

Cadence Spectre

オンライン

26

9/15

Synopsys: PrimeSim SPICE/HSPICE

オンライン

11

9/28

Synopsys: ICC2 Q&A ミーティング

オンライン

1

～9/30

Synopsys: ICC2

オンデマンド21

第2回 CAD 講習会
場所

申込人数

3/11

日程

Keysight ADS Fundamental

春の講習会

オンライン

28

3/15

Synopsys Design Compiler & IC Compiler II Q&A

オンライン

13

3/15

Synopsys StarRC Q&A

オンライン

11

3/21

Cadence Virtuoso Layout Editor

オンライン

51

3/22

Cadence Innovus Digital Implementation System

オンライン

23

3/25

Cadence Clarity 3D Solver

オンライン

16

3/26

Synopsys Sentaurus Q&A

オンライン

12

～3/31

Synopsys Design Compiler

オンデマンド29～3/31

Synopsys IC Compiler II

オンデマンド22～3/31

Synopsys StarRC

オンデマンド24～3/31

Synopsys Sentaurus Basic & Post Basic

オンデマンド18～3/31

Synopsys Photonics Solutions

オンデマンド14

89

う最新の VLSI 設計技術の実践的教育を行うもので，平

A.3.2 社会人・大学向けリフレッシュセミナー
今年も集積回路産業に携わる職業人を対象にリフレ

成 10 年度に文部省専門教育課の支援のもとでスター

ッシュ教育として VLSI 設計に関する最新かつ高度の知トしたが，日本応用物理学会，情報処理学会，電子情識・技術の習得を目的として，社会人向けの「VLSI 設

報 通 信 学 会，IEEE Solid-State Circuits Society（Japan

計リフレッシュセミナー」を拠点大学教官および企業

Chapter，Kansai Chapter）の協賛をあわせて得ることがの第一線の設計者を講師に招き開催した（表 A.3.2）．

でき，大変効果的で有意義なセミナーとなった．

このセミナーは主に社会人を対象として，演習を伴

表 A.3.2

リフレッシュセミナー開催状況

日程

コース

内容

参加人数
8

8/28, 29

コース VD :VDEC 連携提供したツールとプロ
d.lab-VDEC 環 境 で のセスでのデジタル設計フロー
デジタル設計

8/31, 9/1

コース VT:
VDEC 連携提供したツールとプロ
d.lab-VDEC 環 境 で のセスでのカスタマイズ設計フロー
トランジスタレベル設計

名倉 徹（福岡大学）

7

9/5, 6MEMS の基礎，電子回路との融コース M1 :合・統合シミュレーション，レイア
MEMS 設計演習コース
ウト設計実習（CAD アートワーク）

三田 吉郎（東京大学）

6

面内振動型の MEMS マイクロア
クチュエータ素子設計，武田先端
コース M2 :9/11,12,13
MEMS 設計試作コース 知《クラス1》スーパークリーンルーム」での試作，測定

三田 吉郎（東京大学）

4

A-3
Appendix

講師
小林 和淑（京都工芸繊維大学）
岸田亮（富山県立大学）
西澤真一（早稲田大学）

杉本泰博（中央大学）
回路設計，回路シミュレーション
コース A :
飯塚哲也（東京大学）
9/20, 21, 22 アナログ集積回路設計 アナログ集積回路の特徴と役割
レイアウト設計，検証（DRC，LVS） 小谷光司（秋田県立大学）と演習
9/25, 26

変復調，多次元接続方式
コース R :
回路の基本性能，
CMOS-RF 集積回路設
トランシーバアーキテクチャ
計と演習
要素回路，設計フロー

伊藤 浩之（東京工業大学）

図 A.3.1 リフレッシュ教育会場風景（東大 VDEC セミナー室）

90

14

6

A.3.3 大学向けデザイナーズフォーラム

した点，失敗事例と解決策，研究室に於ける設計環境

学生および若手教官を対象とした VDEC LSI デザイの構築法など，通常の研究会や学会などでは得ること

ナーフォーラム（VDEC Designers Forum）を開催してのできない情報を共有し，大学または研究室の枠を越いる．VDEC LSI デザイナーフォーラムは，LSI 設計者

えて研究者が連携を深めることを目的としている．今が，互いの研究成果だけではなく，チップ設計で苦労回もメイン会場とのハイブリッド開催となった．

表 A.3.3

令和5年度デザイナーズフォーラムプログラム

9/29-30 現地 / ハイブリッド開催

参加人数 現地29人 , オンライン 2名

9/29
13:00-

現地会場受付（オンライン入室開始）

A-3

13:30-13:35

開会 挨拶
挨拶，趣旨の紹介（東京大学 d.lab-VDEC 池田誠 教授）

13:35-14:35

基調講演 井上 弘士先生 （九州大学 教授）
タイトル：分野間連携で世界にはばたく研究を！～若手研究者の皆さんへのメッセージ～

Appendix

14:35-14:45

休憩

14:45-16:05

d.lab-VDEC デザインアワード発表会 ..1（20分×4名）

16:05-16:10

休憩

16:10-17:55

d.lab-VDEC デザインアワード発表会 ..2（20分×5名）

9/30
9:00-10:15

d.lab-VDEC デザインアワード（アイデアコンテスト部門）発表会（15分×5名）

10:15-10:25

休憩

10:25-11:35

PhD セッション

11:35-

アイデアコンテスト表彰式
デザインアワード表彰式
IEEE SSCS Japan Chapter 賞授与式
閉会 挨拶

91

A.4 VDEC発ベンチャー
VDEC での設計 / 試作経験，人材育成が有効には機能した事例といたしまして，VDEC と関連があった（ある）教員が起業したベンチャー企業のリスト ( 順不同 ) を以下に示します．
[1] エイ ･ アイ ･ エル株式会社
代表の先生：
事業内容

神戸大学(http://www.ailabo.co.jp/)

瀧 和男 教授 （同社，代表取締役社長）： (1) LSI 設計受託開発・		(2) エンジニア派遣

		(3) 人材の紹介

		(4) 経営コンサルティング業務

A-4
Appendix[2] 株式会社シンセシス(2017年7月1日に株式会社ソリトンシステムズと合併，https://www.soliton.co.jp)
代表の先生：
事業内容

大阪大学

白川 功 名誉教授 （同社，取締役）： (1) システム LSI 開発・設計受託

		(2) IP 開発及び販売

		(3) システムソリューション提供

		(4) 設計支援ツール開発及び販売[3] エイシップ・ソリューションズ株式会社
代表の先生：
事業内容
		

大阪大学

今井 正治 教授 （同社，代表取締役 CTO）

： (1) IoT 応用システムの研究，開発，教育およびコンサルテーション(2) ASIP 設計ツールの販売，ASIP 開発のコンサルテーション[4] 株式会社ナノデザイン(http://www.nanodesign.co.jp/)

代表の先生：九州工業大学
事業内容

中村 和之 教授 （同社，代表取締役）： (1) 大規模半導体集積回路（LSI）の設計・開発

		(2) LSI 設計用 CAD，及び LSI 評価用装置の開発

		(3) 設計コンサルティング，他[5] 株式会社エイアールテック
代表の先生：広島大学
事業内容(http://www. a-r-tec.jp/)

岩田 穆 名誉教授 （同社，代表取締役）： (1) アナログ回路設計・測定

		(2) 基板雑音解析

		(3) 人材育成や OJT，講習会[6] 有限会社 石島電子技研
事業内容

92

(https://asip-solutions.com/)(http://ishi.main.jp/)： (1) 電子回路・基板開発

		(2) ソフトウエア開発

		(3) コンサルティング

B. チップ試作結果報告

B.1 試作ラン別一覧
令和4年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作
題

名

大

学

名

圧力を加えた際のキャリア移動度変化確認用の 東京電機大学大学院工学研究科
TEG
東京電機大学工学部

B-1

研

究

者

掲載頁

前澤 龍平
小松 聡

100

Appendix

静電作動式 RF-MEMS スイッチ

東京電機大学工学研究科
東京電機大学工学部後河内 駿介小松 聡

100

極低温 CMOS 回路ノイズ評価 TEG

豊田高専電気・電子システム工学科

熊谷 勇喜

100

受容細胞モデルと PV セルを内接したチップ

日本大学理工学部

大隈 井輔, 関山 晃生, LYU SHUXIN, 森下 克幸,
齊藤 健

101

PV セル TEG チップ

日本大学理工学部

大隈 井輔, 関山 晃生, LYU SHUXIN, 森下 克幸,
齊藤 健

101

四足歩行ロボットに搭載する受容細胞モデルを実
日本大学理工学部
装したニューロモルフィック回 路の TEG チップ

中山 渉, 大隈 井輔, LYU SHUXIN, 森下 克幸,
齊藤 健

101

歩容切り替えが可能なマイクロロボット用 TEG
日本大学理工学部チップ

関山 晃生, 大隈 井輔, LYU SHUXIN, 森下 克幸,
齊藤 健

102

歩容を切り替え可能な2足歩行ロボット制御用
日本大学理工学部
人工ニューラルネットワーク TEG チップ

後藤 達巳, 石濱 拓実, 金子 美泉, 内木場 文男

102

歩行速度を変化可能な2足歩行ロボット制御用
日本大学理工学部
人工ニューラルネットワーク TEG チップ

後藤 達巳, 石濱 拓実, 金子 美泉, 内木場 文男

102

令和5年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作
題

名

大

学

名

MOSFET のチャネル抵抗を用いた MEMS 圧力 東京電機大学大学院工学研究科
センサ
東京電機大学工学部

研

究

者

掲載頁

前澤 龍平
小松 聡

103

静電作動式 RF-MEMS スイッチ

東京電機大学工学研究科
東京電機大学工学部後河内 駿介小松 聡

103

可視光通信 TEG

東京大学工学部

後藤 将人, 門本 淳一郎

103マイクロ LED ディスプレイの駆動 IC

九州大学総合理工学研究院
九州大学総合理工学府

服部 励治
松野 龍馬, 村山 陸人, 肖 中政

104

光刺激で歩容切り替えが可能なマイクロロボッ
日本大学理工学部
ト用ニューロモルフィックチップ

関山 晃生, 大隈 井輔, LYU SHUXIN, 森下 克幸,
齊藤 健

104

光刺激で歩容切り替えが可能なマイクロロボッ
ト用ニューロモルフィックチップ四足歩行ロ 日本大学理工学部
ボット用自己回帰モデルの改良 TEG チップ

大隈 井輔, 関山 晃生, 中山 渉, LYU SHUXIN,
森下 克幸, 齊藤 健

104

四足歩行ロボットに搭載する受容細胞モデルを実装したニューロモルフィック回路の改良 TEG 日本大学理工学部
チップ

中山 渉, 関山 晃生, 大隈 井輔, LYU SHUXIN,
森下 克幸, 齊藤 健

105

筋肉による駆動を模倣したラット型ロボットを
日本大学理工学部
制御するニューロモルフィック TEG チップ

安田 祐希, 村本 大和, 中山 渉, LYU SHUXIN,
森下 克幸, 齊藤 健

105

歩容と歩行速度が変化する2足歩行ロボット制
日本大学理工学部
御用人工ニューラルネットワーク TEG チップ

後藤 達巳, 岡本 莉菜, 石濱 拓実, 金子 美泉,
内木場 文男105

人工ニューラルネットワークを搭載した4足マ
日本大学理工学部
イクロロボット歩行用 IC

楊 一帆, 後藤 達巳, 石濱 拓実, 金子 美泉,
内木場 文男106

令和4年度第4回ローム CMOS 0.18um 試作
題

名

入力電圧範囲が可変な確率的フラッシュ ADC

大

学

名

東京電機大学大学院工学研究科
東京電機大学工学部

圧力を加えた際のキャリア移動度変化確認用の 東京電機大学大学院工学研究科
TEG
東京電機大学工学部

究

者

掲載頁
107

前澤 龍平
小松 聡

107

水道，ガス流量計

信州大学工学部
信州大学大学院総合理工学研究科

上口 光
松尾 直哉, 尾田 準平

107Multiplying DLL，TDA，Flash ADC

芝浦工業大学工学部

佐々木 昌浩, 鈴木 ケイ, エルキンズ 礼, 秋山 真司

108

耐放射線用13ビット ADC

富山県立大学大学院電子・情報工学専攻

吉河 武文, 青木 友哉

108

熱電素子バッテリ直列接続型バッテリ充電器

静岡大学工学部

丹沢 徹

108

宇野 重康, 長田 俊哉, 河野 亮太, 北原 可奈子

109

CMOS オンチップ細胞インピーダンス計測のた立命館大学理工学部電気電子工学科
めのミクストシグナル回路

94

研
坂口 平
小松 聡

自由課題によるチップ試作その1

名倉 徹

109

筋電測定回路および電源ノイズ周波数測定回路 福岡大学工学部

福岡大学工学部

名倉 徹, 佐藤 天哉, 根〆 淳太

109

特性評価チップ

柴田 裕一郎110

2本腕バンディット問題を解くアナログ回路の明治大学理工学研究科電気工学専攻
ためのコンパレータの設計

中條 洋資

110

超音波ビームフォーミングのための多相クロッ 慶應義塾大学理工学部
ク生成回路 ほか
慶應義塾大学理工学研究科

中野 誠彦, 森 瑞紀
渡邊 悠太, 山村 健太

110

0.3V 動作オペアンプ

埼玉工業大学工学部

吉澤 浩和

111

光トランシーバの要素デバイス TEG

横浜国立大学工学研究院

川原 啓輔, 馬場 俊彦

111

佐々木 芳樹, 竹内 佑樹, 飯島 楓, 山口 明伸,
村越 陽

111

長崎大学情報データ科学部

Λ形負性抵抗を用いたパルス形ハードウェア
日本大学理工学部
ニューロンモデルの試作

令和5年度第1回ローム CMOS 0.18um 試作
掲載頁

入力電圧範囲が可変な確率的フラッシュ ADC 東京電機大学大学院工学研究科
を用いたサブレンジング ADC
東京電機大学工学部

坂口 平
小松 聡

B-1

112

周波数同期回路を用いたオンチップ発振回路 東京電機大学大学院工学研究科
TEG
東京電機大学工学部

原 航太
小松 聡

112

MOSFET のチャネル抵抗を用いた MEMS 圧力東京電機大学大学院工学研究科
センサ

前澤 龍平

112

Appendix

題

名

大

学

名

Multiplying DLL，TDA，Flash ADC

佐々木 昌浩, 鈴木 ケイ, エルキンズ 礼,
秋山 真司

113

CTIA 画素回路と蓄積途中複数回 CDS により
低照度感度・S/N を向上させた高速リニアイ 東京理科大学大学院工学研究科
メージセンサ池沢 尚紀

113Multiphase Fractional-N PLL

芝浦工業大学工学部

富山県立大学大学院電子・情報工学専攻

研

究

者

吉河 武文, 水野 功務, 永末 玲央

113

部分露光型イメージセンサ，磁気センサの特性
茨城大学理工学研究科
評価用 TEG

木村 孝之

114

暗電流が多いフォトダイオードで利用可能な
茨城大学理工学研究科
フォトアンプの特性評価用 TEG

木村 孝之

114

高周波増幅回路 TEG

広島大学先進理工系科学研究科
広島大学工学部

吉田 毅
持田 光輝, 三吉 雄大, 濱崎 拓真, 内藤 智康,
稲吉 翔太

114

強化学習に用いる履歴積算回路

明治大学理工学部

海野 悠人, 坪井 凜

115

畑 俊吉
宇佐美 公良115超低電圧で動作する Leakage-based PUF の評 芝浦工業大学電気電子情報工学専攻
価チップ
芝浦工業大学工学部
超音波イメージングのための増幅回路 ほか

慶應義塾大学理工学部
慶應義塾大学大学院理工学研究科

中野 誠彦, 永田 智考
渡邉 悠太, 森 瑞紀

1150.3V 動作オペアンプ

埼玉工業大学工学部

吉澤 浩和

116

光変調器ドライバアレイ，差動分布型増幅器

横浜国立大学工学研究院

川原 啓輔, 馬場 俊彦

116

断熱的論理回路による PUF 回路の TEG 試作

岐阜大学大学院工学研究科
岐阜大学工学部

劉 家銘
高橋 康宏

116

電磁カップリング検証用発振器 TEG と PLL 相 大阪工業大学大学院工学研究科 電気電子 駒林 龍二, 安部 慶太, 榎 一将
互干渉ノイズ低減用 TEG およびエナジーハー 機械工学専攻
ベスト向け切り替え機能付き昇圧回路 TEG
大阪工業大学工学部 電気電子システム工学科 吉村 勉

117

令和5年度度第2回ローム CMOS 0.18um 試作
題

名

大

学

名

研

究

者

掲載頁

弛張型発振回路を用いた FiCC の容量測定 TEG 立命館大学情報理工学部

越智 裕之

118

4入力ニューロン CMOS 型可変論理回路

澤田 桐弥, 古川 大鷹, 穗刈 成晃, 福原 雅朗

118

確率的フラッシュ ADC に向けたばらつき測定東京電機大学工学部
可能な TEG

武田 拓郎, 小松 聡

118

MOSFET のチャネル抵抗を用いた MEMS 圧力 東京電機大学大学院工学研究科
センサ
東京電機大学工学部

前澤 龍平
小松 聡

119

IoT のためのアナログ回路 TEG

広島工業大学工学部 / 電子情報工学科

升井 義博

119

モード多重伝送用トランシーバ IC

富山県立大学大学院電子・情報工学専攻
富山県立大学工学部 電気電子工学科

吉河 武文
先田 涼真, 長崎 慎也

119

10mV 電源でバッテリ充電可能な DC/DC コン
静岡大学工学部
バータ

丹沢 徹

120

差 動 増 幅 回 路・SERV SoC with lightweight
電気通信大学情報理工学研究科
cryptography cores

小黒 柊, 竹内 翔吾, Nguyen Khai Duy, 範 公可

120

東海大学大学院情報通信学研究科

95

遅延故障および IC 間配線の検査用の各種検査容易化回路の試作

120

2本腕バンディット問題を解くアナログ回路の集積
明治大学理工学研究科電気工学専攻
回路設計

中條 洋資

121

2本腕バンディット問題を解くアナログ集積回路 明治大学理工学研究科電気工学専攻

森 光平

121

強化学習に用いるマシン選択回路および履歴積
算回路および光リザバコンピューティングに用 明治大学理工学部
いるアナログ積和演算回路

安藤 夏輝, 海野 悠人

121

光リザバコンピューティングに用いるアナログ
明治大学理工学部
積和演算回路安藤 夏輝, 緒方 敦洋

122

永井 海音
宇佐美 公良122

多端子 MOSFET による回路動作の「その場」
山形大学大学院理工学研究科
計測 TEG

原田 知親

122

0.3V 動作オペアンプ

埼玉工業大学工学部

吉澤 浩和

123

スキャン機能を有する排他制御素子

奈良高専情報工学科
岩田 大志
奈良高専システム創成工学専攻情報システ 衛藤 優, 谷口 翔寿人
ムコース

超低電圧向けオンチップ温度センサ

B-1

徳島大学大学院創成科学研究科理工学専攻 有元 康滋, 大濱 瑛祐, 大松 正男, 川野 航生,
佐々木 渓, 三木 勇人
徳島大学大学院社会産業理工学研究部
四柳 浩之

芝浦工業大学電気電子情報工学専攻
芝浦工業大学工学部

123

Appendix

大阪工業大学大学院工学研究科 電気電子 大槻 祥太郎, 駒林 龍二, 中尾 駿太, 野中 拓磨,
Fractional-N PLL TEG，CDR-PLL TEG および機械工学専攻兒玉 沙恭, 岡田 康宏
ジッタ検出回路 TEG
大阪工業大学工学部 電気電子システム工学科 吉村 勉

123

広帯域化を目指したオンチップ方向性結合器

124

大阪工業大学工学部電気電子システム工学科 金城 良守, 濱田 昌鴻, 大室 樹生

令和5年度度第3回ローム CMOS 0.18um 試作
題

名

大

学

名

研

究

者

125

ウェアラブル機器搭載に向けたパッシブ型マル 東京電機大学大学院工学研究科
チビットΔΣ変調器
東京電機大学工学部

丸山 尚哉
小松 聡

125

静電作動式 RF-MEMS スイッチ

東京電機大学工学研究科
東京電機大学工学部後河内 駿介小松 聡

125

水道，ガス流量計

信州大学大学院総合理工学研究科
信州大学工学部

尾田 準平, 松尾 直哉
上口 光

126

小黒 柊, 竹内 翔吾, Nguyen Khai Duy, 範 公可126

先 行 研 究 再 現 オ ペ ア ン プ・SERV SoC with
電気通信大学情報理工学研究科
Ascon lightweight cryptography cores
チップ題目 : 超音波イメージングのための LPF

慶應義塾大学理工学部
慶應義塾大学大学院理工学研究科

中野 誠彦, 永田 智考
渡邉 悠太, 森 瑞紀

126

Deep Nwell を用いた NMOS トランジスタ

埼玉工業大学工学部

吉澤 浩和

127

LNA の線形化 TEG および広帯域なオンチップ
大阪工業大学工学部電気電子システム工学科 金城 良守, 濱田 昌鴻, 大室 樹生
方向性結合器
光受信用アナログフロントエンド回路 TEG10

96

掲載頁

容量 - ディジタル変換回路 / ディジタル - 時間変 山梨大学大学院工学専攻電気電子工学コース 向井 一輝, 土屋 真弥
換回路および電源回路の試作
山梨大学大学院総合研究部
佐藤 隆英, 小川 覚美

岐阜大学大学院自然科学技術研究科
岐阜大学工学部

石田 翔悟, 大鹿 純聖
伊藤 大輔, 中村 誠

127
127

B.2 チップ種別一覧
MEMS
ラン名

タイトル

研

究

者

掲載頁

OS08222

圧力を加えた際のキャリア移動度変化確認用の TEG

前澤 龍平, 小松 聡

100

OS08222静電作動式 RF-MEMS スイッチ後河内 駿介, 小松 聡

100

OS08231MOSFET のチャネル抵抗を用いた MEMS 圧力センサ

前澤 龍平, 小松 聡

103

OS08231

静電作動式 RF-MEMS スイッチ後河内 駿介, 小松 聡

103

RO18224

圧力を加えた際のキャリア移動度変化確認用の TEG

前澤 龍平, 小松 聡

107

RO18231MOSFET のチャネル抵抗を用いた MEMS 圧力センサ

前澤 龍平

112

RO18232

MOSFET のチャネル抵抗を用いた MEMS 圧力センサ

前澤 龍平, 小松 聡

119

RO18233

静電作動式 RF-MEMS スイッチ後河内 駿介, 小松 聡

125

B-2

ラン名

タイトル

研

究

者

掲載頁

OS08222

極低温 CMOS 回路ノイズ評価 TEG

熊谷 勇喜

100

OS08222受容細胞モデルと PV セルを内接したチップ

大隈 井輔, 関山 晃生, LYU SHUXIN, 森下 克幸,
齊藤 健

101

OS08222

PV セル TEG チップ

大隈 井輔, 関山 晃生, LYU SHUXIN, 森下 克幸,
齊藤 健

101

OS08222

四足歩行ロボットに搭載する受容細胞モデルを実装したニューロモルフィッ 中山 渉, 大隈 井輔, LYU SHUXIN, 森下 克幸,
ク回路の TEG チップ齊藤 健

OS08222

歩容切り替えが可能なマイクロロボット用 TEG チップ

OS08222

歩容を切り替え可能な2足歩行ロボット制御用人工ニューラルネットワーク
後藤 達巳, 石濱 拓実, 金子 美泉, 内木場 文男
TEG チップ

102

OS08222

歩行速度を変化可能な2足歩行ロボット制御用人工ニューラルネットワーク
後藤 達巳, 石濱 拓実, 金子 美泉, 内木場 文男
TEG チップ

102

OS08231可視光通信 TEG

103

OS08231

光刺激で歩容切り替えが可能なマイクロロボット用ニューロモルフィック 関山 晃生, 大隈 井輔, LYU SHUXIN, 森下 克幸,
チップ
齊藤 健

104

OS08231

光刺激で歩容切り替えが可能なマイクロロボット用ニューロモルフィック 大隈 井輔, 関山 晃生, 中山 渉, LYU SHUXIN,
チップ四足歩行ロボット用自己回帰モデルの改良 TEG チップ
森下 克幸, 齊藤 健

104

OS08231

四足歩行ロボットに搭載する受容細胞モデルを実装したニューロモルフィッ 中山 渉, 関山 晃生, 大隈 井輔, LYU SHUXIN,
ク回路の改良 TEG チップ
森下 克幸, 齊藤 健

105

OS08231

筋肉による駆動を模倣したラット型ロボットを制御するニューロモルフィッ 安田 祐希, 村本 大和, 中山 渉, LYU SHUXIN,
ク TEG チップ森下 克幸, 齊藤 健

105

OS08231

歩容と歩行速度が変化する2足歩行ロボット制御用人工ニューラルネット 後藤 達巳, 岡本 莉菜, 石濱 拓実, 金子 美泉,
ワーク TEG チップ
内木場 文男105

OS08231人工ニューラルネットワークを搭載した4足マイクロロボット歩行用 IC

楊 一帆, 後藤 達巳, 石濱 拓実, 金子 美泉,
内木場 文男106

RO18224

特性評価チップ

柴田 裕一郎110

RO18224

光トランシーバの要素デバイス TEG

川原 啓輔, 馬場 俊彦

111

RO18231

周波数同期回路を用いたオンチップ発振回路 TEG

原 航太, 小松 聡

112

RO18231

部分露光型イメージセンサ，磁気センサの特性評価用 TEG

木村 孝之

114

RO18231

暗電流が多いフォトダイオードで利用可能なフォトアンプの特性評価用 TEG 木村 孝之

114

RO18231高周波増幅回路 TEG

吉田 毅, 持田 光輝, 三吉 雄大, 濱崎 拓真,
内藤 智康, 稲吉 翔太

114

RO18231超低電圧で動作する Leakage-based PUF の評価チップ

畑 俊吉, 宇佐美 公良

115

RO18231

断熱的論理回路による PUF 回路の TEG 試作

劉 家銘, 高橋 康宏

116

RO18231

電磁カップリング検証用発振器 TEG と PLL 相互干渉ノイズ低減用 TEG およ
駒林 龍二, 安部 慶太, 榎 一将, 吉村 勉
びエナジーハーベスト向け切り替え機能付き昇圧回路 TEG

117

RO18232

弛張型発振回路を用いた FiCC の容量測定 TEG

越智 裕之

118

RO18232

確率的フラッシュ ADC に向けたばらつき測定可能な TEG

武田 拓郎, 小松 聡

118

RO18232

遅延故障および IC 間配線の検査用の各種検査容易化回路の試作

有元 康滋, 大濱 瑛祐, 大松 正男, 川野 航生,
佐々木 渓, 三木 勇人, 四柳 浩之

120

RO18232超低電圧向けオンチップ温度センサ

永井 海音, 宇佐美 公良

122

RO18232

多端子 MOSFET による回路動作の「その場」計測 TEG

原田 知親

122

関山 晃生, 大隈 井輔, LYU SHUXIN, 森下 克幸,
齊藤 健

後藤 将人, 門本 淳一郎

Appendix

TEG( 特性評価回路など )

101
102

97

RO18232

Fractional-N PLL TEG，CDR-PLL TEG およびジッタ検出回路 TEG

大槻 祥太郎, 駒林 龍二, 中尾 駿太, 野中 拓磨,
兒玉 沙恭, 岡田 康宏, 吉村 勉

123

RO18233

Deep Nwell を用いた NMOS トランジスタ

吉澤 浩和

127

アナログ / デジタル信号処理プロセッサ

B-2

ラン名

タイトル

RO18224

CMOS オンチップ細胞インピーダンス計測のためのミクストシグナル回路

宇野 重康, 長田 俊哉, 河野 亮太, 北原 可奈子

研

究

者

掲載頁
109

RO18224

自由課題によるチップ試作その1

名倉 徹

109

RO18231

強化学習に用いる履歴積算回路

海野 悠人, 坪井 凜

115

RO18232

強化学習に用いるマシン選択回路および履歴積算回路および光リザバコン
安藤 夏輝, 海野 悠人
ピューティングに用いるアナログ積和演算回路

121

Appendix

アナログ (PLL, A-D/DC-DC コンバータなど )
ラン名

タイトル

研

究

者

掲載頁

RO18224

入力電圧範囲が可変な確率的フラッシュ ADC

坂口 平, 小松 聡

107

RO18224

Multiplying DLL，TDA，Flash ADC

佐々木 昌浩 , 鈴木 ケイ, エルキンズ 礼 , 秋山 真司

108

RO18224

熱電素子バッテリ直列接続型バッテリ充電器

丹沢 徹

108

RO18224

2本腕バンディット問題を解くアナログ回路のためのコンパレータの設計

中條 洋資

110

RO18224

0.3V 動作オペアンプ

吉澤 浩和

111

RO18231

入力電圧範囲が可変な確率的フラッシュ ADC を用いたサブレンジング ADC 坂口 平, 小松 聡

112

RO18231

Multiplying DLL，TDA，Flash ADC

佐々木 昌浩 , 鈴木 ケイ, エルキンズ 礼 , 秋山 真司

113

RO18231

超音波イメージングのための増幅回路 ほか

中野 誠彦, 永田 智考, 渡邉 悠太, 森 瑞紀

115

RO18231

0.3V 動作オペアンプ

吉澤 浩和

116

RO18232

4入力ニューロン CMOS 型可変論理回路

澤田 桐弥, 古川 大鷹, 穗刈 成晃, 福原 雅朗

118

RO18232

IoT のためのアナログ回路 TEG

升井 義博

119

RO1823210mV 電源でバッテリ充電可能な DC/DC コンバータ

丹沢 徹

120

RO18232

0.3V 動作オペアンプ

吉澤 浩和

123

RO18233

容量 - ディジタル変換回路 / ディジタル - 時間変換回路および電源回路の試作 向井 一輝, 土屋 真弥, 佐藤 隆英, 小川 覚美

125

RO18233

ウェアラブル機器搭載に向けたパッシブ型マルチビット ΔΣ 変調器

丸山 尚哉, 小松 聡

125

中野 誠彦, 永田 智考, 渡邉 悠太, 森 瑞紀

126

研

者

掲載頁

上口 光, 松尾 直哉, 尾田 準平

107

RO18233

チップ題目 : 超音波イメージングのための LPF

イメージセンサ / スマートセンサ
ラン名

タイトル

究

RO18224

水道，ガス流量計

RO18231

CTIA 画素回路と蓄積途中複数回 CDS により低照度感度・S/N を向上させた
池沢 尚紀
高速リニアイメージセンサ

113

RO18233

水道，ガス流量計

126

尾田 準平, 松尾 直哉, 上口 光

演算回路 ( 乗算器，除算器など )者

掲載頁

RO18224

ラン名

筋電測定回路および電源ノイズ周波数測定回路

タイトル

名倉 徹, 佐藤 天哉, 根〆 淳太

研

究

109

RO18232

光リザバコンピューティングに用いるアナログ積和演算回路

安藤 夏輝, 緒方 敦洋

122

RO18232

スキャン機能を有する排他制御素子

岩田 大志, 衛藤 優, 谷口 翔寿人

123

通信 (RF 回路，ATM など )ラン名
RO1823198

タイトル
光変調器ドライバアレイ，差動分布型増幅器

研
川原 啓輔, 馬場 俊彦

究

者

掲載頁
116

RO18232

広帯域化を目指したオンチップ方向性結合器

金城 良守, 濱田 昌鴻, 大室 樹生

124

RO18233

LNA の線形化 TEG および広帯域なオンチップ方向性結合器

金城 良守, 濱田 昌鴻, 大室 樹生

127

RO18233

光受信用アナログフロントエンド回路 TEG10

石田 翔悟, 大鹿 純聖, 伊藤 大輔, 中村 誠

127

研

掲載頁

アナデジ混載
ラン名

タイトル

究

者

OS08231マイクロ LED ディスプレイの駆動 IC

服部 励治, 松野 龍馬, 村山 陸人, 肖 中政

104

RO18224

耐放射線用13ビット ADC

吉河 武文, 青木 友哉

108

RO18224

超音波ビームフォーミングのための多相クロック生成回路 ほか

中野 誠彦, 森 瑞紀, 渡邊 悠太, 山村 健太

110

RO18231

Multiphase Fractional-N PLL

吉河 武文, 水野 功務, 永末 玲央

113

RO18232

モード多重伝送用トランシーバ IC

吉河 武文, 先田 涼真, 長崎 慎也

119

RO18232

差動増幅回路・SERV SoC with lightweight cryptography cores

小黒 柊, 竹内 翔吾, Nguyen Khai Duy, 範 公可

120

RO18232

2本腕バンディット問題を解くアナログ回路の集積回路設計

中條 洋資

121

B-2

RO18232

2本腕バンディット問題を解くアナログ集積回路

森 光平

121

RO18233

先行研究再現オペアンプ・SERV SoC with Ascon lightweight cryptography
小黒 柊, 竹内 翔吾, Nguyen Khai Duy, 範 公可
cores

Appendix

126

その他
ラン名
RO18224

タイトル
Λ形負性抵抗を用いたパルス形ハードウェアニューロンモデルの試作

研

究

者

佐々木 芳樹, 竹内 佑樹, 飯島 楓, 山口 明伸,
村越 陽

掲載頁
111

99

B.3 各チップの詳細
令和4年度第2回オンセミコンダクター―三洋 CMOS 0.8um 試作
圧力を加えた際のキャリア移動度変化確認用の TEG
東京電機大学大学院工学研究科

前澤 龍平

東京電機大学工学部

小松 聡
概要：MEMS（Micro Electro Mechanical Systems）とは半導体微細加工技術を応用して製造する微小デバイスである．MEMS デバイスの市場規模は年々増加しているため更なる小型化や高感度なセンサが期待されている．本研究では CMOS プロセスを用いて MEMS 圧力センサの試作を行った．CMOS プロセスを用いて圧力センサとセンサの信号を増幅する増幅回路を集積するこB-3とによってセンサ全体の小型化や寄生成分を低減することによる高精度化が可能である．CMOS

Appendix

プロセスを用いて圧力センサを製造した後にポストプロセスを行うことにより圧力センサとして動作するような構造を形成する．本研究では MOSFET に圧力を加えた際にチャネル抵抗が変化することによるドレイン電流の変化を検知することで圧力の変化を検知する圧力センサの試作を行った．今回の試作では圧力に対してどの程度キャリア移動度が変化するかを確認するための TEG の試作を行った．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 5.0mm 角チップ チップ種別：MEMS

静電作動式 RF-MEMS スイッチ
東京電機大学工学研究科

後河内 駿介東京電機大学工学部

小松 聡
概要：MEMS（Micro Electro Mechanical Systems）とは集積回路技術を発展させた「マイクロマ
シーニング」と呼ばれる微細加工技術により , 回路だけでなく微細構造体やセンサ , あるいは機械的に動くアクチュエータを集積化させたものである .MEMS の中でも高周波（RF）帯の MEMS
技術を RF-MEMS と呼ばれている . 近年 , モバイル通信システムにおける5G（第5世代モバイル技術）が普及している .5G を処理するシステム作製には優れたコンポーネントが必要になる . 本研
究では静電力で作動する低動作電圧な CMOS-MEMS スイッチを試作し ,MEMS スイッチを接触状態にするために必要なプルイン電圧の測定及び MEMS スイッチを接触状態から非接触状態にする時 , 接触状態のまま固着しないような動作信頼性を高めることを目的としている . 本試作では , 可動電極をメタル2層 , コンデンサの電極間距離を確保するための犠牲層をメタル1層 , 引き下げ電極をポリシリコン層で設計した . また , 試作したチップの MEMS 構造を解放するために武田クリーンルームにて加工を行い ,RF-MEMS スイッチを製作する . 犠牲層であるメタル1層のエッチングを行い , 加速度センサとして機能するように製作を行った .
1人月未満 設計ツール：Cadence 社 Virtuoso， トランジスタ数：～10 試作ラン：オンセミ－三洋 CMOS 0.8μm
設計期間：0.5人月以上，5.0mm 角チップ チップ種別：MEMS

極低温 CMOS 回路ノイズ評価 TEG
豊田高専電気・電子システム工学科 熊谷 勇喜
概要：極低温環境で動作する CMOS 集積回路のノイズの測定 , 評価をおこなうため，アレイテ
スト回路を設計した．周辺回路動作の検証のため単体 MOSFET,MOS キャパシタ，PN 接合，抵抗，BJT（Bipolar Junction Transistor）を搭載した．チップを評価する極低温用の真空チャンバーを用いた測定では，真空チャンバー内外の信号線接続の制限により , チップと測定器や信号源とを接続する信号線の数が限られており，信号線の本数がなるべく少なく配線が容易となるようレイアウトを調整した．また，絶対零度付近でのキャパシタンス測定を容易にすることを考22
慮し大面積 MOS キャパシタ（1E-4 cm , 1E-3 cm ）を搭載した．極低温での RTN（Random TelegraphNoise）やゲートリーク電流ばらつき，しきい値電圧バラつきを評価するため，多数の MOSFET
を少ない入出力ピンにより測定できるよう，素子選択回路，電流電圧変換回路を搭載した TEG を新しく設計した．チップを極低温用真空チャンバー内の cold stage と熱的に結合させる方法についても本設計 TEG を用いて検証する．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：1,000～10,000
オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

100

チップ種別：TEG（特性評価回路など）

試作ラン：

受容細胞モデルと PV セルを内接したチップ
日本大学理工学部

大隈 井輔 , 関山 晃生 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップでは，PV セルと受容細胞モデルと呼ばれるニューロンモデルを一体化して設計をおこなった．過去に設計した OS0822_1_O9802では，PV セルをチップ上に配置し，測定により0.5V 程度の電圧を出力することを確認した．本試作チップでは，センサとなる PV セルの出力電圧を受容細胞モデルへ入力できるよう配線をおこなった．受容細胞は，生物の感覚器に存在する神経細胞の一種である．また受容細胞は，感覚器へ外部から入力される刺激の強度を
パルス波形の発振周波数に変換し，中枢神経系へと伝達する特性を持つ．先に我々は，受容細胞の電気的な活動を模倣した受容細胞モデルを開発した．本試作チップは PV セルを用いて受容細胞モデルへ電圧を印加することで，本試作チップへ照射される光の強度を受容細胞モデルの発振周波数に変換するよう設計をおこなった．また，本試作チップの発振周波数特性を測定した．測定の結果，本試作チップは照射する光の強度に応じたパルス波形を出力した．また，光の強度の増加にしたがって発振周波数が減少し，発振周波数は656Hz から526Hz
まで約130Hz 変化した．今後は，本試作チップをロボットに搭載する光センサとして応用する予定である．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

PV セル TEG チップ
日本大学理工学部

B-3
Appendix～10

大隈 井輔 , 関山 晃生 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップは，チップ上へ PV セルを1セルずつ合計4セル配置し設計した．我々は，マイクロロボットを開発する研究をおこなっている．先に開発したマイクロロボットは，ミリメー
トルサイズでありながら，昆虫の歩行方法を模倣し移動に成功した．現在は，センサの搭載に
より自律的な行動を可能とするマイクロロボットの開発を進めている．我々は，マイクロロボットに搭載可能な光センサとして，集積回路技術を用いて PV セルを作製することを考えた．過去に設計した OS0822_1_O9802では，チップ上に PV セルを配置することで光を用いて最大0.5V 程度の電源として利用できることを明らかにした．しかし，1枚のチップ上に様々な形状の PV セルを配置したため，1セルあたりの正確な特性を評価することができなかった．そこで本試作
チップでは，PV セルの正確な特性を調べるため，1セル単体の PV セルをチップ上の四隅に合計4セル配置した．また，光源を用いて電流 - 電圧特性を測定した．測定の結果50klx の光を PV セルへ照射した際，PV セルは1セルあたり短絡電流を49nA，開放電圧を0.42V 出力した．今後は得られた電流 - 電圧特性を，PV セルを含むマイクロロボットの駆動回路の設計の際に参考値として活用する．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：～10 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

四足歩行ロボットに搭載する受容細胞モデルを実装した
ニューロモルフィック回路の TEG チップ
日本大学理工学部

中山 渉 , 大隈 井輔 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップでは，四足歩行ロボット用の受容細胞モデルを搭載したニューロモルフィッ
ク回路のレイアウト設計を行った．本モデルは受容細胞モデル，積分回路を搭載した抑制性シ
ナプスモデル，細胞体モデルで構成した．以前設計した「受容細胞モデルを搭載したニューロ
モルフィック回路の TEG チップ」は，ロボットの足裏の圧力センサーをニューロモルフィック
回路で直接処理するために受容細胞モデルを搭載した回路の TEG チップであった．TEG チップの測定結果，受容細胞モデルの出力パルスの周波数に応じた細胞体モデルの出力周波数の変化を確認している．本試作チップは四足歩行ロボットに搭載するために4つの受容細胞を搭載した
ニューロモルフィック回路で構成した．また，特性のばらつきを考慮して出力に近い場所にニューロモルフィック回路を設置した．測定の結果，各ニューロモルフィック回路の細胞体モデルの発振を確認した．しかし，受容細胞モデルの発振が確認できなかった．原因として，細胞体モデルの MOSFET 同士の配線ミスが考えられた．今後はレイアウト全体を確認し，配線ミスの修正を行う．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

101

歩容切り替えが可能なマイクロロボット用 TEG チップ
日本大学理工学部

関山 晃生 , 大隈 井輔 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップでは，ミリメートルサイズの昆虫型マイクロロボットに搭載する駆動回路のテストチップとして試作した．本試作チップは2019年度に作製した OS0818_2_O9802「MEMS
マイクロロボット用の歩容変化が可能なハードウェアニューラルネットワークの改良」を改良した TEG チップであり，自励振動・他励振動細胞体モデル，抑制性シナプスモデル，興奮 - 抑制性切り替え型シナプスモデル，受容細胞モデルで構成した．2019年度に作製した OS0818_2_
O9802チップは，外部環境を認知して歩容パターンを切り替えることはできなかった．したがって，本試作チップでは，生物の感覚器に存在する受容細胞の機能を模倣した受容細胞モデルを追加した．また，受容細胞モデルにフォトセルを接続することで，光刺激の検出を可能とした．
チップの外部でフォトセルと RC 積分回路を接続して測定した結果，フォトセルに照射する光量に応じて，昆虫の代表的な歩容パター
ンである三脚歩容パターンと波状歩容パターンを切り替え可能であることを確認した．光刺激を与えた場合は三脚歩容パターンを，与B-3

えなかった場合は波状歩容パターンを生成することを確認した．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：

Appendix

10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

歩容を切り替え可能な2足歩行ロボット制御用
人工ニューラルネットワーク TEG チップ
日本大学理工学部

後藤 達巳 , 石濱 拓実 , 金子 美泉 , 内木場 文男

概要：本試作チップでは，2足歩行ロボットの歩行と走行を切り替え可能な人工ニューラルネッ
トワーク TEG チップを作製した．人間は脊髄に局在する神経回路網により，歩行と走行で5つのパルスパターンを生成し，各筋肉を制御することが示唆されている．我々は人間の神経回路網を模倣し，2足歩行ロボットの制御を試みた．本試作チップは，歩行と走行パターンを出力する上で基本となる，6つのパルスパターンを生成する．6つの細胞体モデルを抑制性シナプスモ
デルで相互に接続し，連続したパルス信号の生成を行う．また，6つのパルスパターンの内，2つ目と3つ目の細胞体モデルの出力を切り替えることで，歩行と走行の切り替えを行う．TEG
チップの測定結果は，6つの細胞体モデルの一部は正常に動作することを確認した．しかし，その他の細胞体モデルと抑制性シナプスモデルが動作しなかったため，5つのパルスパターンは生成できなかった．原因は細胞体モデルの配線に誤りがあったことが考えられる．今後は細胞体モデルの配線を修正し，再度設計を行う予定である．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

歩行速度を変化可能な2足歩行ロボット制御用
人工ニューラルネットワーク TEG チップ
日本大学理工学部

後藤 達巳 , 石濱 拓実 , 金子 美泉 , 内木場 文男

概要：本試作チップでは，2足歩行ロボットの歩行速度を変化可能な人工ニューラルネットワー
ク TEG チップを作製した．人間は脊髄に局在する神経回路網で歩行と走行の5つのパルスパター
ンを生成し，各筋肉を制御することが示唆されている．我々は人間の神経回路網を模倣し，2足歩行ロボットの制御を試みた．本試作チップは，歩行と走行パターンを出力する上で基本となる，6つのパルスパターンのみ生成する．6つの細胞体モデルを抑制性シナプスモデルで相互に接続し，連続したパルス信号の生成を行う．また，細胞体モデルの回路素子を一部外付けにし，回路定数を調整することで歩行速度が変化する．TEG チップの測定結果は，6つの細胞体モデルの内5つが正常に動作すること，抑制性シナプスにより連続したパルス信号が生成されること確認した．しかし，1つの細胞体モデルが動作しなかったため，6つのパルスパターンは生成できなかった．原因として，細胞体モデルの配線に誤りがあることを確認した．今後は細胞体モデルの配線を修正し，再度設計を行う予定である．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100102

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

令和5年度第1回オンセミコンダクター―三洋 CMOS 0.8um 試作
MOSFET のチャネル抵抗を用いた MEMS 圧力センサ
東京電機大学大学院工学研究科

前澤 龍平

東京電機大学工学部

小松 聡
概要：MEMS（Micro Electro Mechanical Systems）とは半導体微細加工技術を応用して製造する微小デバイスである．
MEMS デバイスの市場規模は年々増加しているため更なる小型化や高感度なセンサが期待されている．本研究ではCMOS プロセスを用いて MEMS 圧力センサの試作を行った．CMOS プロセスを用いて圧力センサとセンサの信号を増幅する増幅回路を集積することによってセンサ全体の小型化や寄生成分を低減することによる高精度化が可能である．CMOS プロセスを用いて圧力センサを製造した後にポストプロセスを行うことにより圧力センサとして動作するような構造を形成する．本研究では MOSFET に圧力を加えた際にチャネル抵抗が変化することによるドレイン電流の変化を検知することで圧力の変化を検知する圧力センサの試作を行った．今回の試作では圧力センサをホ

設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mmx5.0mm チップ チップ種別：MEMS

B-3
Appendix

イートストンブリッジ回路，増幅回路を計装アンプとした圧力センサの試作を行った．ダイアフラムサイズが300 μm × 300 μm，200 μm
× 200 μm，100 μm × 100 μm の3種類のセンサの試作を行った．

静電作動式 RF-MEMS スイッチ
東京電機大学工学研究科

後河内 駿介東京電機大学工学部

小松 聡
概要：MEMS（Micro Electro Mechanical Systems）とは集積回路技術を発展させた「マイクロマシーニング」と呼ばれる微細加工技術により，回路だけでなく微細構造体やセンサ，あるいは機械的に動くアクチュエータを集積化させたものである．MEMS の中でも高周波（RF）帯の MEMS 技術を RF-MEMS と呼ばれている．近年，モバイル通信システムにおける5G（第5世代モバイル技術）が普及している．5G を処理するシステム作製には優れたコンポーネントが必要になる．本研究では静電力で作動する低動作電圧な CMOS-MEMS スイッチを試作し，MEMS スイッチ
を接触状態にするために必要なプルイン電圧の測定及び MEMS スイッチを接触状態から非接触状態にする時，接触状態のまま固着しないような動作信頼性を高めることを目的としている．本試作では，可動電極をメタル2層，コンデンサの電極間距離を確保するための犠牲層をメタル1層，引き下げ電極兼導波路をポリシリコン層で設計した．本試作での MEMS
スイッチの形状はオンセミ2023年9月の試作でエッチング後の反りが少なかった形状を採用した．また，試作したチップの MEMS 構造を解放するために武田クリーンルームにて加工を行い，RF-MEMS スイッチを製作する．犠牲層であるメタル1層のエッチングを行い，加速度センサとして機能するように製作を行った．
1人月未満 設計ツール：Cadence 社 Virtuoso， トランジスタ数：～10 試作ラン：オンセミ－三洋 CMOS 0.8μm
設計期間：0.5人月以上，2.5mmx5.0mm チップ チップ種別：MEMS

可視光通信 TEG
東京大学工学部

後藤 将人 , 門本 淳一郎

概要：オンチップ可視光通信技術のユーザインタフェース応用に向けた基礎評価のための試作
チップである．10mm 角のチップ上に各種 LED ドライバ回路が集積されており，外部の LED をチップ上に積層実装することで通信性能を検証可能である．また，外部フォトダイオードの積層実装についても検証のためのパターンを用意している．送信回路の SPICE シミュレーション
により，積層実装した LED と組み合わせた通信が可能であることを確認している．オンチップ
可視光通信回路を利用することで小型なデバイスを用いて情報提示や高速データ通信を実現することができ，これを活用した小型なインタフェースの実現を目指している．本試作チップにおいては基本的な送信特性の測定が可能となっており，ドライバサイズや消費電力，LED 数に応じた各種性能指標の変化について初期的な評価を進める予定である．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100～
1,000

試作ラン：オンセミ－三洋 CMOS 0.8μm 10mm 角チップ

チップ種別：TEG（特性評価回路など）

103

マイクロ LED ディスプレイの駆動 IC
九州大学総合理工学研究院

服部 励治

九州大学総合理工学府

松野 龍馬 , 村山 陸人 , 肖 中政
概要：近年ディスプレイ技術分野では，マイクロ LED（μLED）ディスプレイの役割が急速に拡大している．このディスプレイは液晶ディスプレイと異なり，自発光機能を備え，また，有機EL ディスプレイに比べ耐久性の点で顕著な優位性を示す．これらの特性に加え，μLED ディス
プレイは透明ディスプレイや高輝度ディスプレイとしても優れており，同時に低消費電力性と信頼性を兼ね備えている．このディスプレイの駆動方式の1つに，RGB の μLED とマイクロ IC を統合したマイクロ IC 駆動方式が提案されている．本チップではこの駆動方式を採用し，LED
チップとの3次元実装を容易にするためにデータクロックリカバリー方式を採用し電極数を4つにまで削減し，また，表示性能をさらに向上させるために PWM と PAM のそれぞれ4bit の混合中間調表示を可能したカスタムチップである．

B-3
Appendix

参考文献：IEICE Technical Report EID2023-13（2024-01） 設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 GENUS，Cadence
社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ASSURA，Cadence 社 Spectre， トランジスタ数：100～1,000 試作ラン：
オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ チップ種別：アナデジ混載

光刺激で歩容切り替えが可能なマイクロロボット用
ニューロモルフィックチップ
日本大学理工学部

関山 晃生 , 大隈 井輔 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップでは，ミリメートルサイズの昆虫型マイクロロボットに搭載する駆動回路用として試作した．本試作チップは昨年度に作製した OS0822_2_O9803「歩容切り替えが可能
なマイクロロボット用 TEG チップ」を改良したチップであり，自励振動・他励振動細胞体モデ
ル，抑制性シナプスモデル．興奮 - 抑制性切り替え型シナプスモデル，受容細胞モデル，フォト
セル，RC 積分回路で構成した．昨年度に作製した OS0822_2_O9803チップは，フォトセル，RC
積分回路をチップの外部で接続しており，ミリメートルサイズのマイクロロボットに搭載することが困難であった．また，従来の受容細胞モデルの出力周波数特性はマイクロロボットを制御する上で不都合であった．したがって，本試作チップでは，従来の歩容生成回路に加えてフォ
トセル，RC 積分回路をチップ内に組み込み，受容細胞モデルの各素子のパラメータや接続を調整した．測定の結果，受容細胞モデルの出力周波数特性はフォトセルに照射する光量の増加にしたがって，発振周波数が高くなることを確認した．また，作製したニューロモ
ルフィックチップに光刺激を与えた場合は三脚歩容パターンを，与えなかった場合は波状歩容パターンを生成することを確認した．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

光刺激で歩容切り替えが可能なマイクロロボット用ニューロモルフィック
チップ四足歩行ロボット用自己回帰モデルの改良 TEG チップ
日本大学理工学部

大隈 井輔 , 関山 晃生 , 中山 渉 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップでは，四足歩行ロボット用の歩容を自発的に生成する自己回帰モデルの改良をおこなった．以前に作製した OS0821_1_O9800は自己回帰モデルと呼ばれるニューロンモ
デルを合計4個チップ上に置することで設計した．自己回帰モデルは四足歩行ロボットに搭載された圧力センサの入力信号に応じてパルス波形を出力するアナログ電子回路モデルであり，チッ
プ上の自己回帰モデル1個は四足歩行ロボットの一本の足を制御する．しかし，回路素子に含まれる寄生容量などの影響で回路特性にばらつきが生じていた．四足歩行ロボットに搭載するにあたり，1枚のチップ上に設計した4個のニューロンモデルが，近い回路特性を有していることが望ましい．そのため，本試作チップは4個のニューロンモデルの電源電圧を分けて入力できるよう配線をおこなった．この設計により，チップ上に設計した個々のニューロンモデルの特性に応じて，印加する電圧を個別に調整することが可能になる．本試作チップは設計データに不備があったため，動作を確認することができなかった．今後は，設計データを修正し，再提出をおこなう．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

104四足歩行ロボットに搭載する受容細胞モデルを実装した
ニューロモルフィック回路の改良 TEG チップ
日本大学理工学部

中山 渉 , 関山 晃生 , 大隈 井輔 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップは，四足歩行ロボットに搭載する受容細胞モデルを搭載したニューロモル
フィック回路のレイアウト改良を行ったものであり，受容細胞モデル，積分回路を搭載した抑制性シナプスモデル，細胞体モデルで構成した．前回設計した「四足歩行ロボット用の受容細胞モデルを搭載したニューロモルフィック回路の TEG チップ」は四足歩行ロボットへの実装に向けたレイアウトであった．しかし測定の結果，受容細胞モデルの発振が確認できなかった．本
試作チップでは，前回設計したレイアウトの動作不良の原因であった配線ミスの修正を行い，レイアウトの再構成を行った．測定の結果，各ニューロモルフィック回路の受容細胞モデルの発振を確認できた．しかし，受容細胞モデルの発振周波数の変化による細胞体モデルの発振周波数の変化を確認できなかった．原因として，抑制性シナプスモデルから細胞体モデルへの配線に誤りがあると考えられた．今後は抑制性シナプスモデルと細胞体モデルとの配線を修正し，再度設計を行う．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

Appendix

筋肉による駆動を模倣したラット型ロボットを制御するニューロモルフィック TEG チップ
日本大学理工学部B-3

安田 祐希 , 村本 大和 , 中山 渉 , LYU SHUXIN, 森下 克幸 , 齊藤 健

概要：本試作チップでは , 筋肉による駆動を模倣したラット型ロボットの1つの関節を制御するためのニューロモルフィックチップを設計した . 本モデルは細胞体モデル , 抑制性シナプスモデ
ル , 遅延機能を模倣した興奮性シナプスモデルで構成した . 遅延機能を模倣した興奮性シナプス
モデルは , 生物の神経細胞を構成するシナプスをアナログ電子回路化したものである．シナプス
モデルの前につながる細胞体モデルの発振により，後につながる細胞体モデルの発振を遅れて促進させる . ラット型ロボットは筋肉を模倣したリニアアクチュエータを用いて駆動し , 制御にバースト発振を必要とする . また , ラット型ロボットの伸筋・屈筋を駆動させるために2つの出力が必要となる . 本試作チップは , ラット型ロボットの伸筋・屈筋を交互に駆動させるために ,2つの出力を交互にバースト発振するパルス信号の生成を行う . 測定の結果 , 各ニューロモルフィック回路の細胞体モデル , 抑制性シナプスモ
デルが正常に動作することを確認した . しかし , 遅延機能を模倣した興奮性シナプスモデルが動作しなかった . 原因は配線に誤りがあった
ことが考えられる . 今後は配線を修正し , 再度設計を行う予定である .
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100

試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

歩容と歩行速度が変化する2足歩行ロボット制御用
人工ニューラルネットワーク TEG チップ
日本大学理工学部

後藤 達巳 , 岡本 莉菜 , 石濱 拓実 , 金子 美泉 , 内木場 文男

概要：本試作チップは，2023_03_chip1_CPG（O9805）「歩容を切り替え可能な2足歩行ロボット
制御用人工ニューラルネットワーク TEG チップ」と2023_03_chip1_CPG（O9805）「歩行速度を変化可能な2足歩行ロボット制御用人工ニューラルネットワーク TEG チップ」を組み合わせ，改良チップとして設計した．我々は人間の歩容制御に関わる神経回路網を模倣し，2足歩行ロボットの制御を試みた．本試作チップは，歩行と走行パターンを出力する上で基本となる，6つのパルスパターンを生成する．また，6つのパルスパターンの内，2つ目と3つ目の細胞体モデルの出力を切り替えることで，歩行と走行の切り替えを行う．歩行周期については，細胞体モデルの回路素子を一部外付けにし，回路定数を調整することで歩行速度が変化する．TEG チップの測定結果は，6つの細胞体モデルが動作することを確認した．しかし，細胞体モデルの駆動電圧に差が生じていたため，5つのパルスパター
ンは生成できなかった．原因として，細胞体モデルの電源電圧の配線幅が不十分であったことが考えられる．今後は配線幅を修正し，再度設計を行う予定である．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

105人工ニューラルネットワークを搭載した4足マイクロロボット歩行用 IC
日本大学理工学部 楊 一帆 , 後藤 達巳 , 石濱 拓実 , 金子 美泉 , 内木場 文男
概要：4足 MEMS 型マイクロロボット制御用の IC チップを作製した．本試作チップでは，生物の神経回路をアナログ電子回路で模倣して，人工ニューラルネットワークを構成する．4つの細胞体モデルを抑制性シナプスモデルで接続することで，4つの連続したパルス信号の生成が可能となる．パルス信号によりアクチュエータを駆動させ，4足マイクロロボットの歩行を行う．今回の試作チップは，回路内に設置したコンデンサが一部外部付きになるため，マイクロロボットの大きさに対応して基板の大きさを調整する必要がある．また，カレントミラー回路はチップ内に内蔵することで，周辺回路レス化を考えた．しかし，作製したチップを測定した時，ショー
トが発生して，出力電圧が出ていなかった．設計したレイアウト図から配線に誤りがあり，またビアを間違えて配置している部分を確認した．今後は回路の配線について，ショート箇所とビアの配置間違いを修正する．また，マイクロロボットの歩容パターンを切り替えられるように再度設計を行う予定である．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：

B-3
Appendix106

10～100 試作ラン：オンセミ－三洋 CMOS 0.8μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

令和4年度第4回ローム CMOS 0.18um 試作
入力電圧範囲が可変な確率的フラッシュ ADC
東京電機大学大学院工学研究科
東京電機大学工学部

坂口 平

小松 聡

概要：近年，CMOS プロセスの微細化に伴って，MOSFET の閾値電圧のばらつきが大きくなっている．特にコンパレータは，その閾値電圧のばらつきによってオフセット電圧のばらつきが大きくなる．このオフセット電圧のばらつきをトリップポイントとして活用した確率的フラッ
シュ ADC が提案された．しかし，確率的フラッシュ ADC は入力電圧範囲が狭いことや，閾値
電圧のばらつきのみに依存していたため，外部で入力電圧範囲を制御することが困難であった．
そこで，入力電圧範囲を制御することのできる確率的フラッシュ ADC を提案した．今回のチップ試作では，この入力電圧範囲を制御することのできる確率的フラッシュ ADC を実装した．こCadence 社 QUANTUS，Synopsys 社 HSPICE（RF）， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ
プ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

B-3
Appendixの回路を実測することで，外部のデジタル信号によって入力電圧範囲を広い範囲で制御できることが確認できた．
設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，

圧力を加えた際のキャリア移動度変化確認用の TEG
東京電機大学大学院工学研究科

前澤 龍平

東京電機大学工学部

小松 聡
概要：MEMS（Micro Electro Mechanical Systems）とは半導体微細加工技術を応用して製造する微小デバイスである．MEMS デバイスの市場規模は年々増加しているため更なる小型化や高感度なセンサが期待されている．本研究では CMOS プロセスを用いて MEMS 圧力センサの試作を行った．CMOS プロセスを用いて圧力センサとセンサの信号を増幅する増幅回路を集積することによってセンサ全体の小型化や寄生成分を低減することによる高精度化が可能である．CMOS
プロセスを用いて圧力センサを製造した後にポストプロセスを行うことにより圧力センサとして動作するような構造を形成する．本研究では MOSFET に圧力を加えた際にチャネル抵抗が変化することによるドレイン電流の変化を検知することで圧力の変化を検知する圧力センサの試作を行った．今回の試作では圧力に対してどの程度キャリア移動度が変化するかを確認するための TEG の試作を行った．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：MEMS

水道，ガス流量計
信州大学工学部

上口 光

信州大学大学院総合理工学研究科

松尾 直哉 , 尾田 準平

概要：本テストチップは，超音波流量計における流量測定のテスト回路で構成されている．超音波流量計は上流から下流，下流から上流へと2回超音波を伝搬させその伝搬時間差に基づいて流速を算出し，流速を基に瞬時流量を求める．超音波アクチュエータやスイッチング回路を含むコントローラや受信超音波を検出する回路から構成されている．受信信号のノイズを除去するためのアクティブバンドパスフィルタの帯域を2021年第4回試作のテストチップから変更し，
よりノイズの少ない信号を検出し，測定精度が向上できると考える．またガス流量メータ用に受信信号を増幅する回路も搭載している．
参考文献：J. Oda, Y. Kaga and K. Johguchi, “Multi-phase time-zooming high-precision ultrasonic water flow meter” Extended Abstracts of 2023 Solid
State Devices and Materials（SSDM2023）, 63 03SP62 設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Xcelium，Synopsys 社 VCS，
Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler II，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ICADVM，Cadence 社 QUANTUS，
Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 PrimeTime，Synopsys 社 Synplify，Synopsys 社 Formality， トランジスタ数：10,000～100,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ / スマートセンサ

107Multiplying DLL，TDA，Flash ADC
芝浦工業大学工学部

佐々木 昌浩 , 鈴木 ケイ , エルキンズ 礼 , 秋山 真司

概要：本試作では，1チップを3つの領域に分割し，異なる複数の機能の回路を実装している．1
つ目の回路は，Multiplying Delay Locked Loop である．この回路は，DLL の入力信号生成回路であり，133MHz を基準にして12〜15倍の周波数を出力する機能を有している．MDLL と DLL の動作の確認のために MDLL 単体と，その後段に DLL を接続した二種類の回路を実装している．2
つ目の回路は，Time Difference Amplifier である．微小時間差での利得を補正する回路の特性確認のため，これをバイパスしたものと補正回路を実装したものの二つを実装している．3つ目の回
路は TDA を用いた Flash Analog to Digital Converter である．この回路は Voltage to Time Converterを用いることでアナログ電圧を時間領域で比較を行うことで低電圧化に対応した高速高分解能
な Flash A/D Converter を実現している．

B-3

設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），
Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ
A-D/DC-DC
チップ種別：アナログ（PLL,
コンバータなど）

Appendix

耐放射線用13ビット ADC
富山県立大学大学院電子・情報工学専攻

吉河 武文 , 青木 友哉

概 要： 耐 放 射 線 性 能 を 高 め た13ビ ッ ト の 逐 次 比 較 型 ADC（Analog to Digital Converter） を
Rohm0.18μm プロセスで試作した．これは，Renesas SOTB65nm で昨年度に試作し IRPS2023で発表した SAR-ADC のプロセスを変更したものである．最大の相違点は，そのデジタル回路の構成にある．SOTB65nm においては，デジタル回路は1.2V 動作の SOTB トランジスタで構成されている．一方，アナログ回路は3.3V の Bulk CMOS トランジスタで構成されており，チップとしては3.3V と1.2V の2電源構成となり，異電源間の信号の受け渡しにはレベルシフタが用いられている．当該デジタル回路は，SOTB トランジスタのため，Bulk と Diffusion が絶縁層で電気的に分離されているので，放射線が照射された場合に Bulk 内で発生するキャリア（電子・正孔）が Drain
ノードに混入しない．したがって，デジタル回路は放射線に対して構造的に非常に強かった．今回に試作した SAR-ADC は，Bulk CMOS
トランジスタで構成され単一電源動作である．アナログ回路は従前も Bulk CMOS トランジスタ構成のため単なるプロセスマイグレー
ションであるが，デジタル回路は SOTB から Bulk トランジスタに変わるので，構造的に放射線照射に弱くなってします．そこで，フリップフロップを DICE 構成にするとともに，組合せ回路のサイズを大きくした．2024年度に重イオンの照射実験を行う予定である．
参考文献：Y. Aoki, T. Iwata, T. Miki, K. Kobayashi and T. Yoshikawa, “A 13-bit Radiation-Hardened SAR-ADC with Error Correction by Adaptive
Topology Transformation”, IRPS2023 設 計 期 間：3 人 月 以 上，4 人 月 未 満 設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

熱電素子バッテリ直列接続型バッテリ充電器
静岡大学工学部

丹沢 徹

概要：バッテリーと熱電発電素子（TEG）を備えてバッテリーの電力消費を抑制できる DC-DC
コンバータの回路システムを提案し，回路シミュレーション，実測によってその効果を検証した．現在，太陽光や熱などの自然環境に存在する微小なエネルギーを電力に変換して回路を動かすエネルギーハーベスティング（EH）という技術が IoT 用センサデバイスの電源供給手段として注目されている．EH では発電素子から得られる出力電圧が低いことや，環境に依存する技術であることから電力供給が安定しないためバッテリーとの併用が行われている．それにより，電力供給が安定するほかバッテリーそのものの電力消費を抑制することが出来る．本研究ではTEG とバッテリーを直列接続して解放電圧 Vin を高くしておき，降圧コンバータでバッテリーを充電するバッテリー充電器に関する．充電電力を最大にするため Vin を制御する．設計理論を検証するため外部からリファレンス電圧を入力して制御する Vin を可変にした．DC-DC 降圧コンバータを0.18um CMOS で設計し，2.3V のバッテリーと解放電圧 0.6 V, 内部
抵抗 1.2𝑘Ω の熱電発電素子を使用し，バッテリーを60uW で充電続けられること，最大電力点の理論値が妥当であることを実測で確認した．
参考文献：田辺 駿介 , 丹沢 徹 , “ 熱電素子バッテリ直列接続型バッテリ充電回路の MPPT 回路設計 ”, 電子情報通信学会総合大会 2024年
3月 設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100～1,000 試作ラン：
ローム CMOS 0.18μm 2.5mm 角チップ

108

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

CMOS オンチップ細胞インピーダンス計測のためのミクストシグナル回路
立命館大学理工学部電気電子工学科

宇野 重康 , 長田 俊哉 , 河野 亮太 , 北原 可奈子

概要：CMOS チップ上で培養された哺乳類血球細胞をオンチップ電極を用いて計測するために用いる CMOS 集積回路を試作した．トランスインピーダンスアンプ，ギルバートセル，インス
トルメンテーションアンプなどを主な構成要素とする直交検波方式の回路を試作するとともに，そこで用いるバンドギャップリファレンス回路，シュミットトリガ，その他デジタル回路を試作した．平行して，トランスインピーダンスアンプからの出力を逐次比較方式のアナログデジ
タル変換回路で読みだすための回路も検討し，そこで用いるための容量性デジタルアナログ変換回路や周辺デジタル回路の基本要素となるものを集積した．加えて，チップ上に配置された多数の電極から一つを選択するためのデコーダー回路も試作し，将来的に電極アレイとインピーダンス測定回路を集積統合するための準備となる基本要素を集積した．
設計期間：9人月以上，10人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ

B-3
Appendix

自由課題によるチップ試作その1
福岡大学工学部

名倉 徹

概要：我々の研究室では，研究室に仮配属された学部3年生に対して，集積回路設計フローの習得を実践目的として，回路設計・シミュレーション・レイアウト・検証を含んだ一通りトレー
ニングを行った後に，実際のチップ試作を行っている．どのような回路を設計するのか，から自分で考え，一通りの設計を行い，実際に最終チップレイアウトを完成させ，自分の設計した回路を自ら測定する，という一連のフローを体験させることは大変に貴重な経験となっている．
本チップでは，以下の回路が搭載されている． ・音楽演奏用周波数発生回路およびドライバ回
路 ・疑似ピアノ演奏用周波数発生回路およびドライバ回路 ・オペアンプを用いた非反転増幅回
路 ・オペアンプを用いた反転増幅回路 ・ルーレット機能およびじゃんけん勝敗判定回路 ・2 ビットフラッシュ AD 変換回路 ・自動ジャンケン回路
設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF），
トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ / デジタル信号処理プロセッ
サ

筋電測定回路および電源ノイズ周波数測定回路
福岡大学工学部

名倉 徹 , 佐藤 天哉 , 根〆 淳太

概要：脳からの信号によって筋肉は動き，その信号は筋電と呼ばれる．これは体の表面に現れるため，表面電極を用いて測定することができる．人体の皮膚の表面に発生する筋電は1mV よりも小さい微弱な電圧であるため，これを測定するためには電圧を増幅させるアンプが必要である．本チップではオフセットキャンセル回路を内蔵した計装アンプを設計した． また，本
チップは上下に分割されており，下半分は，電源ノイズ測定回路を搭載している．チップ内部の電源電圧は，パッケージのインダクタンスと回路の寄生容量とに起因して共振ノイズが発生する．一般的に，チップ内部の電源変動をプロービングで測定することは困難であるが，その電源ノイズの共振周波数と減衰時定数を測定するための専用回路を設計した．
設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF），
トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

109

特性評価チップ
長崎大学情報データ科学部

柴田 裕一郎概要：我々は電力供給回路と計算回路を密に結合した低消費電力アーキテクチャの実現を目指
す研究プロジェクトを進めており，その一貫としてチップ内の消費電力をディジタル LDO によって推定する新しい方式を検討している．本チップはその実装の基本的な素子の遅延や消費を評価するためのものである．具体的には複数のリングオシレータやインバータチェインを配置している．チップ設計のフローを確立することと，実チップによってその確認を行うこと，および供給電圧と遅延の関係を評価することが主な目的となっている．設計は基本的に Cadence 社の Virtuoso を用いたフルカスタム方式で行っており，検証は HSPICE を用いている．基本な設計
フローは VDEC で公開されているアナログ設計手法のチュートリアルをしたがったものとなっているが，一部，テスト用のディジタル回路も含んでいる．
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Xcelium，Cadence 社 INCISIV，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence

B-3

社 QUANTUS，Synopsys 社 HSPICE（RF）， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：
TEG（特性評価回路など）

Appendix

2本腕バンディット問題を解くアナログ回路のためのコンパレータの設計
明治大学理工学研究科電気工学専攻

中條 洋資

概要：本試作では2本腕バンディット問題を解くアナログ回路に使用するコンパレータを ROHM
社の0.18 µm を用いて設計を行った．2本腕バンディット問題とは確率が不明な2つのスロットマ
シンが存在した時，選択を行いながら当たり確率の高いスロットマシンを選択するとう問題である．コンパレータは2つのスロットマシンの選択（High, Low）で用いる．ラッチ部分とプリアンプから構成されるダイナミック型コンパレータを試作した．コンパレータの分解能を高めるために寄生容量をできるだけ抑える設計を行った．ラッチ部分の回路解析を行い，MOSFETの駆動力と寄生容量のバランスを鑑みて設計を行った．MOSFET を最小サイズとして並列数を変更させながらコンパレータの遅延時間をシミュレーションで確認している．また，コンパレー
タ以外にも2本腕バンディット問題を解くアナログ回路で使用する論理回路（NAND や OR）を載せている．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100～1,000
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

超音波ビームフォーミングのための多相クロック生成回路 ほか
慶應義塾大学理工学部

中野 誠彦 , 森 瑞紀

慶應義塾大学理工学研究科

渡邊 悠太 , 山村 健太

概要：放射線によるがん治療に対し，より非侵襲的であるとされる超音波を用いたがん治療の研究が進んでいる．より高い精度で焦点を定めるためにはチャネル数を増やす必要があるが，要求されるピン数やケーブルが増加する問題が生じる．そのため我々はトランスデューサを積層させ，全てオンチップでビームフォーマを実現することを目指している．今回の試作では，連続波ビームフォーミングおよび連続波イメージングに向けた要素回路として，遅延ビームを作るための多相クロック生成回路を設計した．出力周波数は2 MHz - 5 MHz を想定しており，入力周波数は出力周波数の16倍である32 MHz - 80 MHz を想定している．この回路では256段階の位相遅延をチャネル毎に設定でき，16チャネルの出力を持つ．構成としては遅延同期ループとジョンソンカウンタを主とするロジック
回路に分かれ，ロジック回路がもつレジスタを操作することによりチャネル間の位相差が設定可能となっている．
設計期間：2人月以上，3人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler II，Cadence 社 Virtuoso，Synopsys 社
CustomCompiler，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 PrimeTime，
トランジスタ数：10,000～100,000

110

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

0.3V 動作オペアンプ
埼玉工業大学工学部 吉澤 浩和
概要：近年 , 集積回路の電源電圧は1 V 未満であることが珍しくなくなっている．低電圧化により，消費電力の低減や電池の軽量化が可能になるなどのメリットがある．オペアンプにおいても0.3 V 以下で動作する回路構成について活発に研究が行われている．0.3 V 以下の電源電圧での動作では Body-driven 入力を用いた回路構成が多く報告されている． 本研究室では電源電圧0.3V で動作する CMOS オペアンプを考案し，回路シミュレーションで良好な動作を確認した．
文献 [1]（H. Yoshizawa and N. Inoue, “A 0.3-V 10-nW CMOS OTA with Feedforward Body-Driven
Structure,” IEEE International Conference on Microelectronics, Dec., 2023.）で報告した回路を0.18μm
CMOS プロセスを用いて試作を行った . 実機で測定して動作を確認するため，ローム社0.18μm
CMOS プロセスを用いて IC の試作を行ったが，今回の試作では正常な動作を確認することができなかった．原因としては Deep Nwell が正しく作られていなかったことが考えられる．
参考文献：H. Yoshizawa and N. Inoue, “A 0.3-V 10-nW CMOS OTA with Feedforward Body-Driven Structure,” IEEE International Conference on

バータなど）

B-3
Appendix

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コン
Microelectronics, Dec., 2023.

光トランシーバの要素デバイス TEG
横浜国立大学工学研究院

川原 啓輔 , 馬場 俊彦

概要：クラウドサービスの普及に伴い，データセンタの電力消費が急増している．本研究では光と電気の協調設計
による光インターコネクション向けトランシーバの広帯域化と低電力化を目指している．本チップ試作では光トラ
ンシーバの構成要素の評価を目的とし，ワイヤボンディング評価用 TEG，トランジスタ TEG，演算増幅器，アバ
ランシェフォトダイオードを設計した．納品された CMOS チップを用いてダイボンディング実装の試験を行った．
また，光変調器とドライバを接続するためのボンディングワイヤの評価も行った．一連の実験によりボンディングの温度・加圧条件を特定した．また，S パラメータ測定の結果，ワイヤを介して40 GHz まで1dB 未満の RF 損失で信号を伝搬できることを確認した．また，トランジスタ TEG の測定により，インターリーブ構造を用いることで従来よりも大きな利得が得られることを確認した．今後，演算増幅器とフォトダイオードの評価を行う予定である．
設 計 期 間：0.5 人 月 以 上，1 人 月 未 満 設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社 ADS，
トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ

チップ種別：TEG（特性評価回路など）

Λ形負性抵抗を用いたパルス形ハードウェアニューロンモデルの試作
日本大学理工学部

佐々木 芳樹 , 竹内 佑樹 , 飯島 楓 , 山口 明伸 , 村越 陽

概要：本チップでは，研究室内で用いるニューロンモデルを各自でレイアウト設計した． モデ
ルは「自動補正機構を有するパルス形ハードウェアカオスニューロンモデル」を使用し，パラメータは「自励振モデル」と「他励式モデル」用にそれぞれ設計した．なお，4名の学生については各個人でパラメータは変更しないものとした．本モデルは，ロットばらつきによる影響を抑えるための仕組みである自動補正機構を取り入れており，初めてレイアウト設計を行う学生レベルであっても所望の動作を可能となるよう構成している．そのため，4名それぞれ学生レベ
ルのレイアウトを作成しその特性を測定することで，自動補正機構の効果を確認することが可能である．なお，測定の結果として4名中3名が所望の動作を行うことができている．1名については，レイアウトおよびスケマティックを確認した結果，本来設定するべきパラメータではない値を用いており，そのパラメータではシミュレーション上でも動作不能であったことを確認している．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），
Synopsys 社 Hercules，Synopsys 社 HSPICE（RF）， トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：その他

111

令和5年度第1回ローム CMOS 0.18um 試作
入力電圧範囲が可変な確率的フラッシュ ADC を用いたサブレンジング ADC
東京電機大学大学院工学研究科
東京電機大学工学部

坂口 平

小松 聡

概要：近年，CMOS プロセスの微細化に伴って，MOSFET の閾値電圧のばらつきが大きくなっている．特にコンパレータは，その閾値電圧のばらつきによってオフセット電圧のばらつきが大きくなる．このオフセット電圧のばらつきをトリップポイントとして活用した確率的フラッ
シュ ADC が提案された．しかし，確率的フラッシュ ADC は入力電圧範囲が狭いことや，閾値
電圧のばらつきのみに依存していたため，外部で入力電圧範囲を制御することが困難であった．
そこで，入力電圧範囲を制御することのできる確率的フラッシュ ADC を提案した．今回のチップ試作では，この入力電圧範囲を制御することのできる確率的フラッシュ ADC をサブレンジン

B-3

グ ADC の Fine 段に応用したサブレンジング ADC を実装した．この回路を実測することで，Fine 段の確率的フラッシュ ADC の入力電圧

Appendix

プ

範囲を制御することによる特性の改善を確認した．
設計期間：1人月以上，2人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF）， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チッ
チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

周波数同期回路を用いたオンチップ発振回路 TEG
東京電機大学大学院工学研究科
東京電機大学工学部

原 航太

小松 聡

概要：本試作では温度及び電源電圧の変動に対して耐性の高いオンチップ発振回路の試作を行った．実測した抵抗の温度係数を用いて温度係数がゼロになるよう設計した抵抗器を用いること
で温度依存性を低減させた．電源電圧変動に対しては原理的に影響を受けない回路である．作
した回路は製造ばらつきに対する耐性が低いため，発振周波数のばらつきについても測定を行った．測定の結果，温度変動に対しては室温から65℃程度まで周波数の変動は見られなかったが，それ以上の温度では周波数の変動が見られた．電源電圧変動に対しては上に凸の特性の特性となり，周波数安定性が得られなかった．チップ毎の発振周波数ばらつきも大きいことから製造ばらつきに対する耐性が今後の課題である．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF），
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

トランジスタ数：100～1,000

MOSFET のチャネル抵抗を用いた MEMS 圧力センサ
東京電機大学大学院工学研究科 前澤 龍平
概要：MEMS（Micro Electro Mechanical Systems）とは半導体微細加工技術を応用して製造する微小デバイスである．
MEMS デバイスの市場規模は年々増加しているため更なる小型化や高感度なセンサが期待されている．本研究ではCMOS プロセスを用いて MEMS 圧力センサの試作を行った．CMOS プロセスを用いて圧力センサとセンサの信号を増幅する増幅回路を集積することによってセンサ全体の小型化や寄生成分を低減することによる高精度化が可能である．CMOS プロセスを用いて圧力センサを製造した後にポストプロセスを行うことにより圧力センサとして動作するような構造を形成する．本研究では MOSFET に圧力を加えた際にチャネル抵抗が変化することによるドレイン電流の変化を検知することで圧力の変化を検知する圧力センサの試作を行った．今回の試作では圧力センサをホイートストンブリッジ回路，増幅回路を計装アンプとした圧力センサの試作を行った．今回の試作ではダイアフラ
ムサイズが500 μm × 500 μm の圧力センサの試作を行った
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ チップ種別：MEMS

112

Multiplying DLL，TDA，Flash ADC
芝浦工業大学工学部

佐々木 昌浩 , 鈴木 ケイ , エルキンズ 礼 , 秋山 真司

概要：本試作では，1チップを3つの領域に分割し，異なる複数の機能の回路を実装している．1
つ目の回路は，Multiplying Delay Locked Loop である．この回路は，DLL の入力信号生成回路であり，133MHz を基準にして12〜15倍の周波数を出力する機能を有している．MDLL と DLL の動作の確認のために MDLL 単体と，その後段に DLL を接続した二種類の回路を実装している．2
つ目の回路は，Time Difference Amplifier である．微小時間差での利得を補正する回路の特性確認のため，これをバイパスしたものと補正回路を実装したものの二つを実装している．3つ目の回
路は TDA を用いた Flash Analog to Digital Converter である．この回路は Voltage to Time Converterを用いることでアナログ電圧を時間領域で比較を行うことで低電圧化に対応した高速高分解能
な Flash A/D Converter を実現している．
設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），
Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μm
2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Appendix

CTIA 画素回路と蓄積途中複数回 CDS により低照度感度・S/N を向上させた高速リニアイメージセンサ

B-3

東京理科大学大学院工学研究科 池沢 尚紀
概要：高速・高感度・高 S/N な撮像を目的として，CTIA 画素回路と蓄積途中複数回 CDS により低照度感度・S/N を向上させた高速リニアイメージセンサを試作した．高感度化を実現する
ために，CTIA フィードバック回路を用いたが，画素回路内の雑音まで高い利得で増幅しノイズフロアを上昇させるという問題点がある．そこで，蓄積途中の画素信号出力を用いることで複数回の CDS を行い，得られた結果を用いて平均化処理を施すことでノイズフロアを低減する．
また，Dual CG 機構を画素に組み込むことで HDR 化も行う． 本チップは CTIA フィードバック
画素回路，オペアンプ，読み出し回路，水平走査回路，出力バッファ回路，信号同期回路，バイアス生成回路から構成されており，AD 変換を行う ADC については面積の都合上，チップ外部の評価ボードに配置した．画素回路は512（H）×1（V）で構成しており，画素ピッチは7.08um とした．チップを制御する信号は外部
ボード上の FPGA で生成しており，チップまでの伝送中に生じた歪みや遅延を抑制するために信号同期回路を配置した．また，出力バッ
ファ回路を配置することでアナログ出力を可能とし，外部 ADC での AD 変換を可能とした．
設計期間：4人月以上，5人月未満

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Spectre，

トランジスタ数：100,000～1,000,000 試作ラン：ローム CMOS 0.18μm 5.0mm 角チップ チップ種別：イメージセンサ / スマートセンサ

Multiphase Fractional-N PLL
富山県立大学大学院電子・情報工学専攻

吉河 武文 , 水野 功務 , 永末 玲央

概要：5相クロックを出力するマルチフェーズの PLL を試作した．この PLL は，2次のデルタシ
グマ変調器（DSM）を備え，Fractional-N PLL として機能する．5相出力の電圧制御オシレータ（VCO）から出力されたクロックは，それぞれの DSM により分周比が N と N+1に適宜切り替えられて分周される．そして各 DSM によって所定の分周比に分周された5相のクロックは，参照
クロックと比較される．この参照クロックは，入力クロックを DLL により5相に分割されて生成されており，これら5相の参照クロックが上記の5相の分周クロックと位相周波数比較器（PFD）
で比較される．このように，入力クロックが5相に分割されて，VCO からの5相クロックと比較される．つまり，入力クロック1周期で5回の比較結果を得られることになるので，入力クロッ
ク周波数を上げた場合と等価になり，ループ帯域を広げることができるので，小面積化が図れる．
参考文献：Reo Nagasue, Isamu Mizuno, Ryo Kishida, Tatsuya Iwata and Takefumi Yoshikawa “A Fractional-N PLL for Multi-Phase Clock Generation
設計 期間：4人 月 以上，5人 月 未満 設 計 ツー ル：Cadence 社 Xcelium，Synopsys 社
ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm
2.5mm 角チップ チップ種別：アナデジ混載
with Loop Bandwidth Enhancement”，, ISCAS2024

113

部分露光型イメージセンサ，磁気センサの特性評価用 TEG
茨城大学理工学研究科

木村 孝之

概要： イメージセンサの多画素化による読み出し速度上昇に対応するため，本研究では蓄積・読み出しする画素の範囲を絞る事が可能な，部分露光型イメージセンサの感度ばらつきを抑えるための画素設計を行った．これまでの研究では制御回路を分割して画素へ配置する際にフォトダイオード面積が変化してしまったため，それが原因で画素の感度のばらつきが生じてしまっていた．本試作で設計した画素では画素間の配線を工夫することでフォトダイオードの面積の変化を抑えた．その結果，試作されたチップにおける画素間のばらつきは1.4% 以内に抑えることができ，先行研究で得られているばらつきである16.8% よりも低減することができた．合わ
せてバイオセンシングに適用可能な磁気ビーズ制御を可能とするための集積化磁気センサ回路の設計と試作を行った．磁気ビーズを制御するためには磁場を発生するためのコイルを配置する必要があるが，磁気ビーズの制御のためにはセンシングを行う磁気センサとコイルを積層しなければならない．そのため，少ない金属配線層で効率的に磁場を発生する必要がある．その設計に有限要素法シミュレータ Femtet を併用し，少ない金属配線層でコイルを実現した．試作チップで直径4.5μm の磁気

B-3
Appendix

ビーズの移送実験を行ったところ，76.9μm/s の移送速度が実現できた．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

暗電流が多いフォトダイオードで利用可能なフォトアンプの特性評価用 TEG
茨城大学理工学研究科

木村 孝之

概要： 現在，環境負荷の低いマグネシウムシリサイドを材料とした光電変換素子の開発が行われている．実現されている光電変換素子では材料の結晶性から暗電流が多い問題があった．そのため，暗電流が多いフォトダイオードでも正常に光電変換するための回路を検討し試作した．
まず実現されている光電変換素子でのリーク電流は素子のバイアスが0V の時に最小となるため，
トランス・インピーダンス・アンプ（TIA）を利用することとした．トランスインピーダンスは1MΩ とし，TIA 回路は10回路配置した．入力に1MΩ の抵抗を接続することで1倍の反転回路を形成しゲインを測定したところ，10回路におけるゲイン誤差は2% 以内に収まっていた．続いて
浜松ホトニクス社製のフォトダイオード（L10660）を使用して TIA 回路の I/V 特性を測定したと
ころ，0.95 V/μA となり，トランスインピーダンス値からも妥当な値であることが確認できた．さらにマグネシウムシリサイドからなる
フォトダイオードでも1.05V/μA となった．以上の結果から，試作した TIA 回路は暗電流が多い光電変換素子でも利用可能であることが明らかとなった．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
1,000～10,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

高周波増幅回路 TEG
広島大学先進理工系科学研究科

吉田 毅

広島大学工学部

持田 光輝 , 三吉 雄大 , 濱崎 拓真 , 内藤 智康 , 稲吉 翔太
概要：本シャトルでは学部4年生が RF 回路の基礎を学ぶため，Rohm 180nm CMOS プロセスを用いた回路設計，回路シミュレーション，電磁界シミュレーション，レイアウト設計を実施し，10GHz 以上で動作する RF 増幅回路の試作および測定を行った．本試作では，1段のシングルエ
ンドのソース接地増幅器の設計を行った．整合回路はスパイラルインダクタとキャパシタを用いた L 型整合回路を用いた．MOSFET へのゲート電圧およびドレイン電圧供給は高周波数帯で低インピーダンスを実現するために，電源パネルの代わりに0Ω 伝送線路を用いている．また，シミュレーション結果と測定結果の乖離を検証するために，回路で用いた各種要素素子をデバ
イス TEG として試作した．搭載したデバイス TEG は，特性インピーダンス50Ω の伝送線路，MIM（Metal-Insulator-Metal）キャパシタ，MOM（Metal-Oxide-Metal）キャパシタ，スパイラルインダクタ，MOSFET である．試作した1段のシングルエンド増幅器の測定を行い，中心周波数 18GHz，3dB 帯域幅 3GHz，ピークゲイン 7.2dB を得た．また伝送線路 TEG の測定結果は電磁界シミュレーション結果とよく一致しており，Rohm 180nm CMOS プロセスの RF-PDK で提供されている伝送線路モデルの妥当性を検証できた．
設計期間：5人月以上，6人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 HSPICE（RF），
Keysight 社 ADS， トランジスタ数：10～100
ど）

114

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路な強化学習に用いる履歴積算回路
明治大学理工学部

海野 悠人 , 坪井 凜

概要：現在，当たり確率の分からない複数台のスロットマシンから1台のスロットマシンを選ん
でアームを引くことを繰り返して儲けの最大化を目指す，多本腕バンデット問題が広く研究されている．多本腕バンデット問題の中で最も基礎的な2本腕バンデット問題解決用のシステムをアナログ回路で実装することが目的である．今回は，低電圧・小面積 CMOS アナログ回路を設計することを根底に置き，強化学習システムに必要な回路の設計を行った．2022年の2月 TO のチップが，うまく動作しなかったため，不良原因を検討し，再度レイアウトを行った．今回作
成した回路は環境から得られた結果を保持する回路である．レイアウトを行うにあたり，電流が多く流れる部分の配線幅をより太く，また，階層を増やす工夫をした．そして，PAD の数を減らすことで，低面積化を図った．
設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ / デジタル信号処理プロセッサ

設計期間：4人月以上，5人月未満
トランジスタ数：10～100

B-3

芝浦工業大学電気電子情報工学専攻
芝浦工業大学工学部

畑 俊吉

Appendix

超低電圧で動作する Leakage-based PUF の評価チップ
宇佐美 公良概要：LSI チップの個体識別技術として , 半導体素子のばらつきを利用した PUF（Physically
Unclonable Function）が注目されている . 素子のばらつきの中でも , しきい値電圧のばらつきに起因するサブスレッショルドリーク電流のばらつきを利用した Leakage-based PUF として , LRPUF（Leak Racing PUF）が提案されたが , 実機での超低電圧動作は確認できていない . 本チップは , 超低電圧で動作する LRPUF の PUF 性能と機械学習攻撃耐性の実機評価を目的として試作した . 超
低電圧下では , PUF として利用するのに十分なリーク電流が確保できないため , トランジスタのゲート - ソース間電圧を制御する電圧を用意した . これにより , リーク電流が増加し超低電圧動作が可能となる . 試作チップは0.3V ～1.8V と広範囲の電源電圧での動作が確認できており , PUF 性能や機械学習攻撃耐性については現在
鋭意測定中である .
設計期間：3人月以上，4人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF），Synopsys 社 Formality， トランジスタ数：100,000～1,000,000 試作ラン：ローム CMOS
0.18μm 5.0mm 角チップ

チップ種別：TEG（特性評価回路など）

超音波イメージングのための増幅回路 ほか
慶應義塾大学理工学部

中野 誠彦 , 永田 智考

慶應義塾大学大学院理工学研究科 渡邉 悠太 , 森 瑞紀
概要：X 線や MRI によるイメージングと比べて , 非侵襲かつ安価・簡易な超音波イメージングが注目されている . 超音波イメージングには受信した信号を処理するためにアナログフロントエンドが必要になる . 我々の研究では , これらをより低消費電力かつ小型に設計することを目標としている . 今回の試作では , 超音波イメージングに向けた要素回路としてオペアンプを設計した .
超音波信号の周波数は2Mhz を想定しており , ゲインは約40dB で設計を行った . しかし , 今回作成したオペアンプでは電圧の出力範囲が0.5V ～1.3V ほどととても狭いものであり , アンプとして用いると考えるのであれば , できる限りフルスイングに近い範囲で出力できるように改善したいと考えている .
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：10～100
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

1150.3V 動作オペアンプ
埼玉工業大学工学部 吉澤 浩和
概要：近年 , 集積回路の電源電圧は1 V 未満であることが珍しくなくなっている．低電圧化により，消費電力の低減や電池の軽量化が可能になるなどのメリットがある．オペアンプにおいても0.3 V 以下で動作する回路構成について活発に研究が行われている．0.3 V 以下の電源電圧での動作では Body-driven 入力を用いた回路構成が多く報告されている． 本研究室では電源電圧0.3V で動作する CMOS オペアンプを考案し，回路シミュレーションで良好な動作を確認した．
文献 [1]（H. Yoshizawa and N. Inoue, “A 0.3-V 10-nW CMOS OTA with Feedforward Body-Driven
Structure,” IEEE International Conference on Microelectronics, Dec., 2023.）で報告した回路を3段構成にして利得を上げることを試みるため0.18μm CMOS プロセスを用いて試作を行った . 実機で測定して動作を確認するため，ローム社0.18μm CMOS プロセスを用いて IC の試作を行ったが，今回の試作でも正常な動作を確認することができなかった．原因としては前回と同様に Deep Nwell が正しく作られていなかったことが考えられる．
参考文献：H. Yoshizawa and N. Inoue, “A 0.3-V 10-nW CMOS OTA with Feedforward Body-Driven Structure,” IEEE International Conference on

B-3
Appendix

設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：10～100 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コン
Microelectronics, Dec., 2023.

バータなど）

光変調器ドライバアレイ，差動分布型増幅器
横浜国立大学工学研究院

川原 啓輔 , 馬場 俊彦

概要：データセンタ内光インターコネクションの高速・低消費電力化が求められている．分布型増幅器は広帯域かつ高出力を実現できるため，光変調器のドライバ増幅器に適している．以前に我々は，疑似伝送線路に結合インダクタを用いた完全差動分布型増幅器を提案し，省面積を実証した．しかし，疑似伝送線路における信号の伝搬損失により，通常のインダクタを用いた場合に比べて帯域が制限される問題があった．本研究では，差動疑似伝送線路に負性 RC 回路
を装荷し伝搬損失を補償することで広帯域化した差動分布型増幅器を試作した．回路シミュレー
ションにより性能を評価した結果，以前の回路に比べて62％の広帯域化が期待される．また，差動の最大出力電力としては，以前を9.3 dB 上回る13 dBm が見込まれる．光変調器のモデルと組み合わせた信号伝送のシミュレーションも実施した．
参考文献：川原啓輔，馬場俊彦，「負性 RC 回路による損失補償を用いた差動分布型ドライバ増幅器」，IEICE ソサイエティ大会，C-1218，名古屋大学，2023年9月． 設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社
Spectre，Keysight 社 ADS， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：通信（RF 回路，ATM など）

断熱的論理回路による PUF 回路の TEG 試作
岐阜大学大学院工学研究科
岐阜大学工学部

劉 家銘

高橋 康宏

概要：IoT 技術の発展に伴い，スマートフォン，スマートカードなどのデバイスは世界において広く用いられている ． これらのデバイスを利用する際は，暗号，個人情報などの機密データを送信するため ，デバイスのセキュリティ確保が重要になる．そのため，物理複製困難関数（PUF）は セキュリティ問題に対する解決策の1つとして，重要な役割を果たしている． PUF は，与えられたチャレンジビットを複雑な物理システムを通し，ユニークかつ複製困難な方法でレ
スポンスビットに変換する． PUF を用いた暗号システムの応答は予測不能となるため，システ
ムへのサイバー攻撃から機密データを守ることができる．本チップでは 2相クロック断熱的 PUFを改善した新たな断熱的 PUF を試作し，従来 PUF との比較を行った．
参考文献：劉家銘 , 高橋康宏 , “ 断熱的論理によるSRAM-PUFのシミュレーションによる評価 ,” 2021年電気学会電子回路研究会 , vol. ECT21, pp. 53-57（ECT-21-076）, Dec. 2021. 設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys
社 Hercules， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

116

電磁カップリング検証用発振器 TEG と PLL 相互干渉ノイズ低減用
TEG およびエナジーハーベスト向け切り替え機能付き昇圧回路 TEG
大阪工業大学大学院工学研究科 電気電子機械工学専攻
大阪工業大学工学部 電気電子システム工学科

駒林 龍二 , 安部 慶太 , 榎 一将

吉村 勉

概要：発振器間の電磁カップリングについて定量的に解析するために，大小二つの距離をもつ2つの発振器を実装した．ノイズ発生源の発振器を動作させ，各発振器の出力波形のスプリアスを測定することで電磁カップリング強度の距離依存性を解析する．もう一つは，2つの位相同期回路の電磁カップリングによる相互干渉現象を検証し，その影響の低減を目的としたテスト回路を設計した．相互干渉を低減するための機構として，発振器の分周出力の電流パルスを用いた注入回路を実装した．測定において，その注入タイミングおよび強度依存を検証する．また2種類の発電素子を想定したエナジーハーベスト向け昇圧回路も実装した．特に今回，ウェアラ
ブル端末を想定した熱電発電と太陽光発電を並列に発電素子として用い，その発電量の大小関係を比較してより効率のよい方を採用するための比較器およびそれを用いた昇圧回路を設計した．実機測定によりその効果を検証する予定．
設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），
Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm
チップ種別：TEG（特性評価回路など）

B-3
Appendix

角チップ

117

令和5年度度第2回ローム CMOS 0.18um 試作
弛張型発振回路を用いた FiCC の容量測定 TEG
立命館大学情報理工学部 越智 裕之
概要：Fishbone-in-Cage Capacitor（FiCC）はメタルフリンジキャパシタの一種であり，魚の骨状の内側電極を籠状の外側電極で囲んだ構成にすることで，内側電極が周囲からのクロストーク
ノイズの影響を受けにくくしている．数 fF 程度の小容量の FiCC は疑似的にダブルゲート構造を構成して不揮発性メモリを実現することにも利用できる．しかしこのような小容量の FiCC は構造が複雑であり，フィールドソルバなどで正確に容量を求めることは難しいと考えられる．容量を測定する方法として，リングオシレータにキャパシタを接続して発振周波数から容量を推定することも試みられたが，トランジスタのばらつきや環境の変動の影響を受けやすい．本試
作チップには，被測定キャパシタと高抵抗ポリ抵抗の時定数を用いた弛張型発振回路を実装し

B-3
Appendix

た．高抵抗ポリ抵抗はトランジスタよりもばらつきが小さく，環境の影響も比較的受けにくいと考えられる．32個から40個の FiCC を並列接続し，1MΩ の高抵抗ポリ抵抗と組み合わせて弛張型発振回路を試作して測定したところ，並列にした FiCC の数に応じて発振周期が線形に変化することが確認できた．
設計期間：0.1人月以上，0.5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

4入力ニューロン CMOS 型可変論理回路
東海大学大学院情報通信学研究科 澤田 桐弥 , 古川 大鷹 , 穗刈 成晃 , 福原 雅朗
概要：本試作では，ニューロン CMOS 型 FGC 付き4入力可変論理回路を設計，試作した．本回
路は4入力の可変論理回路であり，制御信号を切り替えることで，NOT，AND，OR の基本論理
回路の動作だけでなく，XOR，XNOR を含む8種類の4入力対称論理機能を実現している [1]．本回路は，FGC（Floating-Gate Calibration）回路を付加したニューロン CMOS インバータ3つで構成されている．FGC 回路は，ニューロン CMOS インバータの懸念点である FG（Floating-Gate）
を安定化させる回路である．これにより，FG に蓄積される初期電荷による影響をなくせる他，チップ製造時におけるばらつきの影響を受けても問題なく動作することができる．今回試作したチップの評価を行う際に，FG の動作が安定していることを確認するため，FG の電圧を測定するためのボルテージフォロワを設計し，3つのニューロン CMOS インバータに付加している．本回路を，HSPICE シミュレーションによる動作検証を行い，チップを試作した．
参考文献：[1] Shoma Ito, Hisaya Sawada, Hirotaka Furukawa, Naruaki Hokari, Daishi Nishiguchi, Masaaki Fukuhara,“A Layout Area Reduction of
Basic Logic Element by Using a Neuron CMOS Type 4-input Variable Logic Circuit,” Proceedings of 2023 IEEE Region 10 Conference（TENCON）,
pp.564-569, Nov. 2023. 設計期間：10人月以上 設計ツール：Cadence 社 Virtuoso，Synopsys 社 CustomCompiler，Mentor 社 Calibre，Cadence
Synopsys 社 HSPICE社 QUANTUS，（RF）， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：
アナログ（PLL, A-D/DC-DC コンバータなど）

確率的フラッシュ ADC に向けたばらつき測定可能な TEG
東京電機大学工学部

武田 拓郎 , 小松 聡

概要：プロセスの微細化にともなって製造ばらつきの影響が大きくなり，MOS FET の閾値電
圧ばらつきが大きくなる．MOS FET の閾値電圧ばらつきが大きくなることによりコンパレー
タのオフセット電圧ばらつきが大きくなる．そのため，コンパレータを多数用いるフラッシュ
ADC はオフセット電圧ばらつきにより A/D 変換時に誤差が生じる．この誤差を小さくするため，オフセット電圧ばらつきを利用する確率的フラッシュ ADC がある．しかし，確率的フラッ
シュ ADC を構成するコンパレータの実際のオフセット電圧ばらつきは設計段階ではわからない．
本研究では MOS FET の閾値電圧ばらつきによって起こるオフセット電圧のばらつきを測定す
る TEG を設計し，コンパレータのオフセット電圧ばらつきを測定できる回路を提案した．測定を行うために比較動作をするコンパレータを任意に選択してオフセット電圧ばらつきを測定することができる回路を用いた．測定結果から設計した TEG がオフセット電圧のばらつきを測定できることが確認できた．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF），
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

トランジスタ数：10,000～100,000118

MOSFET のチャネル抵抗を用いた MEMS 圧力センサ
東京電機大学大学院工学研究科

前澤 龍平

東京電機大学工学部

小松 聡
概要：MEMS（Micro Electro Mechanical Systems）とは半導体微細加工技術を応用して製造する微小デバイスである．
MEMS デバイスの市場規模は年々増加しているため更なる小型化や高感度なセンサが期待されている．本研究ではCMOS プロセスを用いて MEMS 圧力センサの試作を行った．CMOS プロセスを用いて圧力センサとセンサの信号を増幅する増幅回路を集積することによってセンサ全体の小型化や寄生成分を低減することによる高精度化が可能である．CMOS プロセスを用いて圧力センサを製造した後にポストプロセスを行うことにより圧力センサとして動作するような構造を形成する．本研究では MOSFET に圧力を加えた際にチャネル抵抗が変化することによるドレイン電流の変化を検知することで圧力の変化を検知する圧力センサの試作を行った．今回の試作では圧力センサをホイートストンブリッジ回路，増幅回路を計装アンプとした圧力センサの試作を行った．今回の試作ではダイアフラムサイズが300 μm ×
300 μm，200 μm × 200 μm，100 μm × 100 μm の3種類のセンサの試作を行った．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
10～100 試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm チップ チップ種別：MEMS

広島工業大学工学部 / 電子情報工学科

Appendix

IoT のためのアナログ回路 TEG

B-3

升井 義博

概要：IoT の研究・開発・実用化に伴い，無線センサーネットワークの利用が開始されつつある．
最近の無線センサーネットワークでは信号通信用の配線だけでなく，電源配線の無線化もすすみつつある．特にセンサ系回路においてはアナログ回路の性能改善が重要である．そのような背景を受け，本試作ではエネルギーハーベストを電源とし，無線センサーネットワークでの利用を想定したアナログ要素回路の試作を行った．低電圧駆動，低消費電力というテーマで0.18μmCMOS プロセスを用いたアナログ回路 TEG として以下の回路を集積した．基準電圧生成
回路，照度センサ，温度センサ，電流センサ，リアルタイムクロック生成回路等．その他として，LED 照明（可視光）を利用した通信のための送受信回路も集積した．
参考文献：野﨑勘太郎，升井義博，” サーミスタを用いた高速応答温度センサに関する研究 ” 2023年度（第74回）電気・情報関連学会
中国支部連合大会 , 2023年10月（オンライン開催） 設計期間：0.1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence
社 QUANTUS，Cadence 社 Spectre， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：
アナログ（PLL, A-D/DC-DC コンバータなど）

モード多重伝送用トランシーバ IC
富山県立大学大学院電子・情報工学専攻
富山県立大学工学部 電気電子工学科

吉河 武文

先田 涼真 , 長崎 慎也

概要：シングルエンドで4レベルの信号をやりとりする4ビットのトランシーバを試作した．このトランシーバの出力側（TX）では，所定のテーブルに従ってエンコードされた4ビットのデジタルデータをそれぞれ4レベルの電流値として出力する．この出力電流は，外部の終端抵抗に
より4レベルの電圧信号に変換されるとともに，4線ケーブルを介して受信側（RX）に入力される．RX では，3つの比較電圧値との比較により，各線における入力された信号のレベルを判断し，その判断結果をデコードして，その結果を各線2ビットで出力する．このデータ伝送は，エンコードとデコードの妙により，各線間のクロストークが最小化される．
参考文献：松嶋徹 , 今川壱織 , 福本幸弘 ,” モード多重伝送のための電力分配器によるシールド付4線ケーブルに対するモード信号印加法 ,”EMCJ2022-7, 第122巻 , pp. 37-42, Apr. 2022.

設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナデジ混載

119

10mV 電源でバッテリ充電可能な DC/DC コンバータ
静岡大学工学部

丹沢 徹

概要：バッテリーと熱電発電素子（TEG）を備えてバッテリーの電力消費を抑制できる DC-DC
コンバータの回路システムを提案し，回路シミュレーション，実測によってその効果を検証した．現在，太陽光や熱などの自然環境に存在する微小なエネルギーを電力に変換して回路を動かすエネルギーハーベスティング（EH）という技術が IoT 用センサデバイスの電源供給手段として注目されている．EH では発電素子から得られる出力電圧が低いことや，環境に依存する技術であることから電力供給が安定しないためバッテリーとの併用が行われている．それにより，電力供給が安定するほかバッテリーそのものの電力消費を抑制することが出来る．本研究ではDC-DC コンバータの制御回路をバッテリー電力で動作させて，TEG の出力電力を電力変換してバッテリーを充電する．制御回路に使う電力よりコンバータの出力電力が大きければ正味の電力はプラスになる．この条件ではバッテリーは充電される．コンバータの回路パラメータをこの正味の充電電力を最大化するように決定する理論を求めた．この理論の実証をB-3するために入力電圧10mV で1.5V のバッテリーを充電できる回路を試作した．
参考文献：齋藤 航 , 丹沢 徹 , 極低電圧電源でバッテリを充電する昇圧コンバータの設計 , 電子情報通信学会総合大会 2023年3月

Appendix

設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：10～100 試作ラン：ローム
CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

差動増幅回路・SERV SoC with lightweight cryptography cores
電気通信大学情報理工学研究科

小黒 柊 , 竹内 翔吾 , Nguyen Khai Duy, 範 公可

概要：①今回は差動増幅回路について報告する．MOSFET の特性の1つである増幅動作を解析するために差動増幅回路の設計を Rohm 0.18μm で行った．バイアス電圧により，電流源としてふるまう NMOS によって，回路全体への安定した電流制御がなされる．また，入力電圧及び出力
電圧範囲を PMOS へのバイアス電圧で調整している．試作回路のシミュレーションにおいて直流利得は31dB，ユニティゲイン周波数は約800MHz となった．実測では必要なバイアス電圧の値が変化した．また，利得について安定した結果を得ることができなかった．ある程度の安定した出力から直流利得を測定したが，シミュレーションの値よりも悪い値となっていた． ②本プロセッサでは軽量暗号コアを搭載した SoC を提案する．SoC には32bitRISC-V コアである SERV
プロセッサ，Ascon 暗号コア，AES 暗号コアが含まれる．この設計は，性能のトレードオフを伴うビット・シリアル・アプローチによるスペースの最適化に重点を置いている．ASCON 暗号スイートは MonkeyDuplex をベースにしており，認証された暗号化とハッシュ機能を提供する．これらのスキームは，単一の実装で AEAD とハッシュを処理できる場合，同じ320ビットのパーミュテーションを使用しながら128ビットのセキュリティを提供する．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys
社 StarRC（XT）， トランジスタ数：1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

遅延故障および IC 間配線の検査用の各種検査容易化回路の試作
徳島大学大学院創成科学研究科理工学専攻

有元 康滋 , 大濱 瑛祐 , 大松 正男 , 川野 航生 ,佐々木 渓 , 三木 勇人
徳島大学大学院社会産業理工学研究部

四柳 浩之

概要：下記のIC 間配線の検査用の回路4種と注入電荷量を用いるIC 内回路の検査回路1種を含むチップを試作した．1）PUF 機能を持つ時間 - ディジタル変換回路（TDC）組込型検査容易化回路を設計した．2）待機状態 IC の配線検査に対応するバウンダリスキャン設計を実装した．3）
弛緩発振器を用いる IC 間断線検出を行う検査回路を実装した．4）自己観測型 TDC 組込みバウ
ンダリスキャンを用いる半断線故障検査を実装した．5）注入電荷量による IC 検査回路を実装した．各回路について動作検証および検出可能故障の条件についての実験を行なっている．
設計期間：6人月以上，7人月未満 設計ツール：Cadence 社 Xcelium，Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社
Virtuoso，TOOL 社 Lavis，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Spectre，Synopsys 社 PrimeTime，Synopsys 社 Formality，
トランジスタ数：10,000～100,000120

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

2本腕バンディット問題を解くアナログ回路の集積回路設計
明治大学理工学研究科電気工学専攻

中條 洋資

概要：本試作チップでは，2本腕バンディット問題を解くための集積回路を設計した．2本腕バンディット問題とは2つのスロットマシンが存在した時，選択を繰り返して過去の結果から報酬を最大化するというものである．ROHM 社の 0.18 µm で学習システム全体の集積化を行った．回
路構成は比較器，選択回路，履歴積算回路，パルス発生器，D-FF から構成されている．比較器と選択回路は寄生容量による遅延時間を極力抑える設計をしている．また，履歴積算回路において充放電幅を揃える設計を行い，スロットマシンの選択に偏りがないようにしている．学習
システム全体でのシミュレーションでは1 GHz での動作が確認できている．比較器や選択回路単体でも測れるようにしている．測定結果として比較器とパルス発生器，履歴積算回路，D-FF
は10 MHz での動作が確認できた．一方で，学習システム全体と選択回路は所望の動作が得られなかった．選択回路は動作不良の原因を追究し，再設計を行う．

載B-3
Appendix

参考文献：中條，森，和田，関根，原，笠松，成瀬，”2本腕バンディット問題を解くアナログ回路の集積回路設計 ”，電子回路研究会
資料，pp.11-16，2024年3月 設計期間：2人月以上，3人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，
Synopsys 社 StarRC（XT）， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナデジ混

2本腕バンディット問題を解くアナログ集積回路
明治大学理工学研究科電気工学専攻

森 光平

概要：本試作チップでは，機械学習分野の一つである2本腕バンディット問題を解くための集積回路を設計した．バンディット問題とは確率が不明な複数のスロットマシンが存在したとき，どのように報酬を最大化するかという問題である．スロットマシンの確率を通信分野のスループッ
トや伝送エラー率に置き換えることで Wi-Fi のチャネル選択やアクセスポイントの選択などに応用ことができる．先行研究により，PCB 基板上での回路動作が確認されており，30 MHz での動作が報告されている．ここでは，段階的な高速化のために1 GHz を目標として設計した．回路構成としては，Double-Tail 型コンパレータ，履歴積算回路，選択回路およびパルス生成回路から構成されている．履歴積算回路は簡単なチャージポンプ回路で構成され，電圧を増減させることでスロットマシンの当たり状況を蓄えている．履歴積算回路の出力電圧を基準の電圧と比較を行うことで選択する．システム全体での回路では所望の動作が得られなかった．また，コンパレータとパルス生成回路のみの実装も行っており，コンパレータは100 MHz，
パルス生成回路は15 MHz での動作が確認できた．履歴積算回路と選択回路が動作不良の原因であると予想し，再設計を行っている．
設計期間：3人月以上，4人月未満
トランジスタ数：100～1,000

設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナデジ混載

強化学習に用いるマシン選択回路および履歴積算回路および
光リザバコンピューティングに用いるアナログ積和演算回路
明治大学理工学部

安藤 夏輝 , 海野 悠人

概要：低電圧・小面積 CMOS アナログ回路を設計することを根底に置き，強化学習システムに必要な回路の設計を行った．強化学習の内環境を選択する回路と環境から得られた結果を保持する回路の高速動作を期待し，最低限のトランジスタ数で構成し試作した．結果として，約1GHz での動作を確認することができた．実測によって得られた結果から，強化学習システムのさらなる検討をすることができた． また現在，省エネルギー化や高速化の観点から光を用いた演算が期待されており，光と電気を融合させて双方の長所を活かす光電融合での演算処理技術の研究が注目を集めている．光電融合研究の一環として光リザバーから出力された重みと信号を乗算して出力する乗算回路の設計も行った．本回路は7つの入力と重みを乗算し，加算まで行える7入力積和演算回路になっている．本回路は入出力の信号が差動信号になっているためノイズに強いことや直流で入力するコント
ロール電圧によって出力信号の倍率を変えられることが特徴として挙げられる．
設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），
トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ / デジタル信号処理プロセッサ121

光リザバコンピューティングに用いるアナログ積和演算回路
明治大学理工学部

安藤 夏輝 , 緒方 敦洋

概要：現在，省エネルギー化や高速化の観点から光を用いた演算が期待されているが，光を用いた複雑な演算処理技術は確立されておらず，光のみでの演算が難しいため，光と電気を融合させて双方の長所を活かす光電融合での演算処理技術の研究が注目を集めている．光電融合研
究の一環として光リザバーから出力された重みと信号を乗算して出力するギルバートセルを試作した．ギルバートセルはアナログの乗算器である．デジタル回路は線形，アナログ回路は非線形という特徴があり，雑音や素子ばらつきを考慮する必要のあるアナログ回路は扱いが難し
いように思える．しかし，光リザバーと併用するため高速化が必要な本回路はアナログ回路での設計が必須となる．本回路は入出力の信号が差動信号になっているためノイズに強いことや直流で入力するコントロール電圧によって出力信号の倍率を変えられることが特徴として挙げられる．今後は光リザバーチップとの併用を目指して，評価，改善を続けていく予定である．
設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Synopsys 社 StarRC（XT），
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：演算回路（乗算器，除算器など）

設計期間：4人月以上，5人月未満

B-3

トランジスタ数：10～100

Appendix

超低電圧向けオンチップ温度センサ
芝浦工業大学電気電子情報工学専攻
芝浦工業大学工学部

永井 海音

宇佐美 公良概要：IoT デバイスは環境発電やバッテリーによる駆動が考えられ，限られた電力で動作する回路設計が求められる．本研究室では電源電圧を閾値電圧以下として，リーク電流により動作する温度センサ回路の研究が行われている．リーク電流の温度依存性を利用し，温度により異なる配線の充電時間をデジタル値に変換し温度を測定する手法である．従来の手法では9bit のカウンタ回路を用いていたが超低電圧ではカウンタ回路が動作しないという問題があった．今回の試作では複数段連続したバッファとラッチ回路で構成される Time-to-Digital Converter（TDC）に置き換えた構造で超低電圧化を目指した．TDC は64段のバッファとラッチから構成され，温度により出力が論理値1となるラッチの段数が異なることを利用して温度を測定する．温度センサ回路を16個搭載し，16個のうち1つ選
択しチップから出力するマルチプレクサを搭載した．本試作では正常な動作を確認することが出来なかった．これは初期動作の段階で期待する出力がされなかったためチップの出力を決定するマルチプレクサのレイアウトに問題があることが考えられる．
設計期間：4人月以上，5人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF）， トランジスタ数：100,000～1,000,000 試作ラン：ローム CMOS 0.18μm 2.5mmx5.0mm
チップ

チップ種別：TEG（特性評価回路など）

多端子 MOSFET による回路動作の「その場」計測 TEG
山形大学大学院理工学研究科 原田 知親
概要：現在，IoT（Internet of Things）技術を使ったデータ収集デバイスなどの開発が盛んに行われているが，適用分野によっては，安心安全を担保する必要に迫られている．特に，集積回路の置かれている動作環境の収集や故障予測・セキュリティー検証などにおける，回路動作時の電流検出・評価においては，今後の安全性の確保やシステム効率の向上のために必要である．電流検出部分において，MOSFET をベースとしたセンサを用いると，集積回路と同様の Si プロセスで作製可能なため，回路内への組み込みが容易となり，集積回路内の回路ブロック単位でのリアルタイム計測やデータ収集が可能になる．特に集積回路におけるサイドチャネル攻撃などのセキュリティーに対する検証用モニタとして利用することも可能である．よって，以前から
センサ・回路素子として研究されている多端子 MOSFET を応用し，基本的なディジタル回路（インバータ，AND，1bit 加算器等）へ多端子 MOSFET を組み込んで設計し，間接的に貫通電流や充放電電流を計測することで回路動作の「その場」計測を行なった．また，今後のオンチッププロービングを想定し，それに必要はアナログ基本回路（電圧フォロア，差動増幅器等）を設計し試作評価を行なった．
参考文献：[1] 原田 , “ 多端子 MOSFET による回路動作の「その場」計測 ”, 第40回「センサ・マイクロマシンと応用システム」シンポ
ジウム , 2023年11月 設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF），
トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

1220.3V 動作オペアンプ
埼玉工業大学工学部 吉澤 浩和
概要：近年 , 集積回路の電源電圧は1 V 未満であることが珍しくなくなっている．低電圧化により，消費電力の低減や電池の軽量化が可能になるなどのメリットがある．オペアンプにおいても0.3 V 以下で動作する回路構成について活発に研究が行われている．0.3 V 以下の電源電圧での動作では Body-driven 入力を用いた回路構成が多く報告されている． 本研究室では電源電圧0.3V で動作する CMOS オペアンプを考案し，回路シミュレーションで良好な動作を確認した．
文献 [1]（H. Yoshizawa and N. Inoue, “A 0.3-V 10-nW CMOS OTA with Feedforward Body-Driven
Structure,” IEEE International Conference on Microelectronics, Dec., 2023.）で報告した回路を0.18μm
CMOS プロセスを用いて試作を行った . これまでに試作した際は NMOS のボディ端子から信号を入力するため，Deep Nwell を用いていた．しかし Deep Nwell が正しく作成できずにオペアンプが動作しなかったと思われるため，今回は PMOS のボディ端子から信号を入力する構成に変更した． 実機で測定して動作を確認するため，IC の試作を行ったところ，ボル（RF）， トランジスタ数：10～100

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コン

バータなど）

B-3
Appendix

テージフォロワ構成で電源電圧0.3V での動作が確認できた．詳細の測定は現在継続中である．
参考文献：H. Yoshizawa and N. Inoue, “A 0.3-V 10-nW CMOS OTA with Feedforward Body-Driven Structure,” IEEE International Conference on
Microelectronics, Dec., 2023. 設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE

スキャン機能を有する排他制御素子
奈良高専情報工学科

岩田 大志

奈良高専システム創成工学専攻情報システムコース

衛藤 優 , 谷口 翔寿人

概要：排他制御素子（Mutex）に対して，テスト用のスキャン機能を付与したゲートレベル回路
をレイアウトにテクノロジマッピングすることで設計した．結果として，カスタム設計ではライブラリとしてスキャン排他制御素子が利用可能となった． また，以前作成したスキャン C 素子をスタンダードセル対応とする改良を行い，同じくカスタム設計した結果，そちらも搭載することができた． 残念ながら上流工程からライブラリとしてそれらのセルを利用するところまでは達さなかったが，来年度またチャレンジする予定である．
参考文献：谷口翔寿人 , 岩田大志 , 山口賢一 : “ スキャン MUTEX を対象としたレイアウトレベルの設計 ,’’ 第22回情報科学技術フォーラム講演論文集 , No.1, CC-006, pp.63-68, Sep.（2023）. 設計期間：1人月以上，2人月未満
設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：100～1,000
試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：演算回路（乗算器，除算器など）

Fractional-N PLL TEG，CDR-PLL TEG およびジッタ検出回路 TEG
大阪工業大学大学院工学研究科 電気電子機械工学専攻

大槻 祥太郎 , 駒林 龍二 , 中尾 駿太 ,野中 拓磨 , 兒玉 沙恭 , 岡田 康宏
大阪工業大学工学部 電気電子システム工学科

吉村 勉

概要：位相同期回路の応用として，Fractional-N PLL を設計・試作した．今回，2.5GHz 発振器を用いた Type-II リニア PLL をベースとした回路構成を採用した．ΔΣ 変調器として MASH1-1を用
い，量子化ノイズを削減するために Over clocking を採用した．またそれに伴うリファレンスス
プリアスを削減するために，Twin-T Notch フィルタとスイッチトキャパシタフィルタを実装している．もう一つは2.5Gbps 対応リファレンスレス CDR-PLL 回路の設計で，周波数引き込み回
路の省電力化として，位相引き込みループに切り替え後は FD 回路の大部分を停止する方式を用いている．また EXOR 回路とチャージポンプを組み合わせた CML 型チャージポンプを採用し，2.5Gbps 動作に対応した．さらに，PLL の安定性を測定評価するための高精度ジッタ検出回路を設計・試作した．
設計期間：3人月以上，4人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Cadence 社 Spectre，Synopsys
社 StarRC（XT），Synopsys 社 Hercules，Synopsys 社 HSPICE（RF），Keysight 社 ADS， トランジスタ数：1,000～10,000
ム CMOS 0.18μm 2.5mm 角チップ チップ種別：TEG（特性評価回路など）

試作ラン：ロー123

広帯域化を目指したオンチップ方向性結合器
大阪工業大学工学部電気電子システム工学科

金城 良守 , 濱田 昌鴻 , 大室 樹生

概要：本試作チップは，携帯電話のフロントエンドモジュールに内蔵されるマイクロ波部品である方向性結合器である．方向性結合器は，送信信号の電力測定とアンテナからの反射測定に重要な役割を果たし，送信電力の制御やアンテナインピーダンスの調整に使われる．我々はフェーズシフタを副線路に挿入することで信号の位相を制御し，結合度の周波数依存性を抑圧することで，挿入損失を本質的に減らし，広帯域化を狙っている．本研究では，集積回路上に，新しい構成のフェーズシフタ付き方向性結合器カプラを考案し，2.5次元および3次元電磁界シミュレータで設計した．比較対象として，移相器を備えない従来の方向性結合器も実装しており，特に感度が高いパラメータである方向性（Directivity）が劣化しないことを確かめることも本設計の目的としている．また，方向性を向上させる技術として，10ビットの制御信号で可変できる RC 終端回路も備えた．単純なシリアルーパラレル変換器として，D-FF からなるシフトレジスタで基本的に構成された簡易インターフェース回路も集積した．
設 計 期 間：4 人 月 以 上，5 人 月 未 満 設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社 ADS，

B-3
Appendix124

トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

令和5年度度第3回ローム CMOS 0.18um 試作
容量 - ディジタル変換回路 / ディジタル - 時間変換回路
および電源回路の試作
山梨大学大学院工学専攻電気電子工学コース
山梨大学大学院総合研究部

向井 一輝 , 土屋 真弥

佐藤 隆英 , 小川 覚美

概要：本試作では，容量・ディジタル変換回路，時間・ディジタル変換回路および電源回路の設計を行った．容量・ディジタル変換回路はチャージポンプ回路を用いて電荷転送行うことでセンサ容量の電圧が一定値に達するまでの電荷転送回数が容量値に比例することを利用して容量をディジタル値に変換する．この方式ではスイッチトキャパシタ回路のように演算増幅器を必要としないため低電力化が期待できる．時間・ディジタル変換回路は消費電力低減のため2段構成とし，1段目ではディジタル・時間変換回路で1回前に変換した入力時間信号と新しく変換する入力時間信号の差分を検出し，その差分信号のみを変換する方式を用いた．試作チップでコンバータに用いるスイッチ及び制御回路を試作している．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：
1,000～10,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

B-3
Appendix

は，容量・ディジタル変換器のアナログ回路部のみ実装した．スイッチの制御信号は外部から与える．また，時間・ディジタル変換器
は，まず回路の線形特性の評価を行うためにディジタル・時間変換回路のみを実装した．電源回路は本研究室が提案した昇降圧型 DC-DC

ウェアラブル機器搭載に向けたパッシブ型マルチビット ΔΣ 変調器
東京電機大学大学院工学研究科
東京電機大学工学部

丸山 尚哉

小松 聡

概要：パッシブフィルタを用いた ΔΣ 変調器は , 低消費電力であるがフィルタ部におけるゲインが得られないため , 分解能が低いという課題がある . 分解能の向上のためにパッシブフィルタとアクティブフィルタ , ローゲイン回路を組み合わせた回路が提案されたが , 分解能の向上に対して消費電力が大きく増加する . そこで本研究では従来手法よりも消費電力の増加を抑え，従来のパッシブ型 ΔΣ 変調器と比較して SNDR を向上させることを目的とし，パッシブフィルタと低消費電力なコンパレータより構成された2-bit Flash ADC を組み合わせた変調器を提案する . 提案回路は Rohm 社0.18 μm CMOS プロセスで設計され , 帯域幅10 kHz，クロック周波数は1.28
MHz とした . 回路レベルのシミュレーションによる評価によって提案回路が , 1.75 μW の消費電力 , 54.0 dB の Peak SNDR, 62 dB のダイ
ナミックレンジを実現することを示した．
設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 QUANTUS，Synopsys 社 HSPICE（RF），
トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

静電作動式 RF-MEMS スイッチ
東京電機大学工学研究科

後河内 駿介東京電機大学工学部

小松 聡
概要：MEMS（Micro Electro Mechanical Systems）とは集積回路技術を発展させた「マイクロマ
シーニング」と呼ばれる微細加工技術により , 回路だけでなく微細構造体やセンサ , あるいは機械的に動くアクチュエータを集積化させたものである .MEMS の中でも高周波（RF）帯の MEMS
技術を RF-MEMS と呼ばれている . 近年 , モバイル通信システムにおける5G（第5世代モバイル技術）が普及している .5G を処理するシステム作製には優れたコンポーネントが必要になる . 本研
究では静電力で作動する低動作電圧な CMOS-MEMS スイッチを試作し ,MEMS スイッチを接触状態にするために必要なプルイン電圧の測定及び MEMS スイッチを接触状態から非接触状態にする時 , 接触状態のまま固着しないような動作信頼性を高めることを目的としている . 本試作では , 可動電極をメタル5層及びメタル4層で設計した . コンデンサの電極間距離を充分に確保するための犠牲層をメタル3層及びメタル2層で設計した . 引き下げ電極をメタル層で設計した . また , 試作したチップの MEMS 構造を解放するために武田クリーンルームにて加工を行い ,RF-MEMS スイッチを製作する . 犠牲層であるメタル1層のエッチングを行い , 加速度センサとして機能するように製作を行った . その結果 , 犠牲層部分のビアが細かいため , 充
分にエッチングすることが出来なかった .
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre， トランジスタ数：～10
CMOS 0.18μm 2.5mm 角チップ チップ種別：MEMS

試作ラン：ローム

125

水道，ガス流量計
信州大学大学院総合理工学研究科
信州大学工学部

尾田 準平 , 松尾 直哉

上口 光

概要：本テストチップは，水道メータ用の流量計とガスメータの流量計のテスト回路から構成されている．水道，ガスの双方の流量計は超音波の伝搬時間差を基に流体の流速を求め，そこから流量を算出する，流量計 TEG は超音波アクチュエータの駆動回路とスイッチング制御，また，受信信号から伝搬時間を検出する回路から構成されている．水道メータ用の流量計は2022
年第4回試作の再設計であるが，ガスメータ用の流量計は気体においても超音波が伝搬しやすくなるよう，超音波の周波数を変えられる機能を実現している．それに合わせた帯域幅のバンド
パスフィルタも実装した．これにより，気体においても超音波による流量の測定ができると考えられる．
参考文献：J. Oda, Y. Kaga and K. Johguchi, “Multi-phase time-zooming high-precision ultrasonic water flow meter” Extended Abstracts of 2023 Solid
State Devices and Materials（SSDM2023）, 63 03SP62 設計期間：1人月以上，2人月未満 設計ツール：Cadence 社 Xcelium，Synopsys 社 VCS，

B-3

Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler，Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 ICADVM，Cadence 社 QUANTUS，

Appendix

Cadence 社 Spectre，Synopsys 社 HSPICE（RF），Synopsys 社 PrimeTime，Synopsys 社 Synplify，Synopsys 社 Formality， トランジスタ数：10,000～100,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：イメージセンサ / スマートセンサ

先行研究再現オペアンプ・
SERV SoC with Ascon lightweight cryptography cores
電気通信大学情報理工学研究科

小黒 柊 , 竹内 翔吾 , Nguyen Khai Duy, 範 公可

概要：①先行研究との環境の違いによる影響を解析するため，オペアンプの設計を Rohm 0.18μmで行った．入出力電圧がフルスイングする，Rail-to-Rail 動作の確保するため複数のカレントミラー回路による電流制御を設計している．また，ある程度位相余裕を獲得するために，外付けの位相補償コンデンサを150pF として設定している．試作回路の性能は，シミュレーションに
おいては直流利得は95dB，ユニティゲイン周波数は7.2MHz，位相余裕は41° となった．実測では，ユニティゲイン周波数はあまり変化しなかったが，位相余裕の値がシミュレーションの値よりも悪い値となった．原因の1つとして，周期的な出力のノイズを発生させている，電源のノイズが考えられる． ②軽量暗号コアを搭載した SoC を提案する．SoC には32bitRISC-V コアである SERV プロセッサと Ascon 暗号コアが含まれている．本設計では，IoT アプリケーションに適した順列数の少ない Ascon-128を実装に選択しました．マイクロプロセッサとのデータ交換は1KB の RAM バッファで処理され，アスコン・コアのその他の制御信号はステータ
ス・レジスタに格納され，いずれもウィッシュボーン・バス経由で直接アクセスできる．この設計の占有面積は約8.5kGE で，Ascon 暗号コアは3.1KGE，SERV プロセッサは3.2KGE である．
設計期間：0.5人月以上，1人月未満 設計ツール：Cadence 社 GENUS，Cadence 社 Innovus，Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys
社 StarRC（XT）， トランジスタ数：1,000～10,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：アナデジ混載

チップ題目 : 超音波イメージングのための LPF
慶應義塾大学理工学部

中野 誠彦 , 永田 智考

慶應義塾大学大学院理工学研究科 渡邉 悠太 , 森 瑞紀
概要：X 線や MRI によるイメージングと比べて , 非侵襲かつ安価・簡易な超音波イメージングが注目されている . より精度の高い超音波イメージングを実現するために , 受信した信号を処理す
るアナログフロントエンドをより低歪みで作成することが目標となる . 今回の試作では主にローパスフィルタ―（LPF）を作成した . この LPF では入力信号の周波数を2MHz と想定しており ,カットオフ周波数が約4MHz 程度になるように設計した . また , オペアンプ自体の性能もよくなるようにカスコード型のオペアンプを新たに設計し LPF に取り入れた . ただし , 今回の LPF では
歪み率が依然として高いため , 回路で発生してしまうノイズがイメージングにおいて妨げとなってしまうことから今後改善を続ける予定である .
設計期間：2人月以上，3人月未満 設計ツール：Synopsys 社 DesignCompiler，Synopsys 社 ICCompiler II，Cadence 社 Virtuoso，Mentor 社
Calibre，Cadence 社 QUANTUS，
Cadence 社 Spectre，
Synopsys 社 HSPICE
Synopsys 社 PrimeTime，
Synopsys 社 Formality， トランジスタ数：（RF），10～100126

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：アナログ（PLL, A-D/DC-DC コンバータなど）

Deep Nwell を用いた NMOS トランジスタ
埼玉工業大学工学部

吉澤 浩和

概要：本研究室では NMOS トランジスタのボディ端子に信号を入力する body-driven を用いた低電圧動作の CMOS オペアンプを考案し，回路シミュレーションで電源電圧0.3V での動作を確認した．しかしながら，0.18μm CMOS プロセスを用いて2回の試作を行ったところ，2回とも正常な動作が得られなかった．そこで，Deep Nwell を用いた NMOS トランジスタを試作し，DeepNwell が正しく作られているか，そして，NMOS トランジスタは正常に動作するかを確認することとした． 残念ながら今回試作した NMOS トランジスタは正常な動作が得られなかった．ボ
ディ端子とソース端子を0V に固定して，ドレイン端子とゲート端子を短絡した状態で電圧を0Vから増やしたところ，ドレイン電流は単調増加はするものの，強反転領域のドレイン電流の式とは大きく異なる性質の電流値が計測された．正常な動作をしない原因について，今後検討を行っていく．
設計期間：0.1人月以上，0.5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社 HSPICE（RF）， トランジスタ数：～10 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：TEG（特性評価回路など）

B-3

大阪工業大学工学部電気電子システム工学科

金城 良守 , 濱田 昌鴻 , 大室 樹生

Appendix

LNA の線形化 TEG および広帯域なオンチップ方向性結合器
概要：本試作チップは，無線通信装置の受信器で用いられる LNA（低雑音増幅器）の線形化を狙った TEG および方向性結合器の TEG である．LNA の線形化技術は様々存在するが，今回はゲートとボディのバイアス電圧を所望の設定値にすることで，3次歪を5dB 改善することを狙っている．本プロセスを使用しての初めての設計であるため，入出力マッチングや負荷共振がな
いアンプも実装している．LNA に加えて，9月にテープアウトした方向性結合器の改良版も設計した．方向性結合器は，送信信号の電力測定とアンテナからの反射測定に重要な役割を果たし，送信電力の制御やアンテナインピーダンスの調整に使われる．我々はフェーズシフタを副線路に挿入することで信号の位相を制御し，結合度の周波数依存性を抑圧することで，挿入損失を本質的に減らし，広帯域化を狙っている．本研究では，集積回路上に，新しい構成のフェーズシフタ付き方向性結合器カプラを考案し，2.5次元および3次元電磁界シミュレータで設計した．比較対象として，移相器を備えない従来の方向性結合器も実装しており，特に感度が高いパラメータである方向性（Directivity）が劣化しないことを確かめることも本設計の目的としている．また，方向性を向上させる技術として，10ビットの制御信号で可変できる RC 終端回路も備えた．
設 計 期 間：2 人 月 以 上，3 人 月 未 満 設 計 ツ ー ル：Cadence 社 Virtuoso，Mentor 社 Calibre，Cadence 社 Spectre，Keysight 社 ADS，
トランジスタ数：100～1,000

試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ

チップ種別：通信（RF 回路，ATM など）

光受信用アナログフロントエンド回路 TEG10
岐阜大学大学院自然科学技術研究科
岐阜大学工学部

石田 翔悟 , 大鹿 純聖

伊藤 大輔 , 中村 誠

概要： 情報トラフィック量の増加に対応するため，光通信システムの高速大容量化，長距離化が求められている．また，情報通信機器の増加による消費電力や装置占有面積の増加も喫緊の課題である．これまでの試作で，アナログフロントエンド回路である TIA（Transimpedance Amplifier）の広帯域・低雑音特性を小型で実現するインダクタレス回路技術を検討してきた．今回の試作では，インダクタレスな高速 PAM4（4-level Pulse Amplitude Modulation）レーザドライバ回路及びスタック型部分等化技術による PAM4符号対応 EDC（Electrical Dispersion Compensation）回路を検討し試作を行った． ドライバ回路では，インダクタピーキングによる帯域延伸技術の代替として，ネガティブインピーダンスコンバータ技術とアクティブフィードバック技術の協調設計による小面積帯域延伸設計を適用した．
占有面積の広いインダクタを用いないことで，同程度の利得・帯域において約1/5 の小型化を実現した．EDC 回路では，従来の2値符号対応 EDC を縦積みしたスタック構造の EDC 回路とすることで，中間レベルを持つ PAM4符号を効果的に波形等化するスタック型部分等化技術を検討した．
参考文献：[1] 石田 , 小澤 , 鍋島 , 中村 , 伊藤 , “FFE 回路を用いたスタック型部分等化技術による PAM4符号対応 EDC の検討 ,” 電子情報通信学会総合大会 , A-1-7, 2023年3月 . 設計期間：4人月以上，5人月未満 設計ツール：Cadence 社 Virtuoso，Mentor 社 Calibre，Synopsys 社
StarRC（XT），Synopsys 社 HSPICE（RF）， トランジスタ数：100～1,000 試作ラン：ローム CMOS 0.18μm 2.5mm 角チップ チップ種別：
通信（RF 回路，ATM など）

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144

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峯尾俊作 , 山本歩 , 黒木伸一郎 , 百瀬英哉 , 上口

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保美希 , 佐藤光秀 , 水野勉 , 宮地幸祐 , “48V 入

Zhenyu Cheng, Zunsong Yang, Yuyang Zhu, Md

力2V/50A出力Phase-Shift Double Step-Down Full

Shamim Sarker, Hiroyasu Yamahara, Munetoshi Seki,

Bridge 型高降圧 DC-DCコンバータの二次側回路ト

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竹谷憲吾 , 志村和大 , 両角光一 , 久保美希 , 佐藤

Analyzer,’’ 電子情報通信学会 LSIとシステムのワー

篤史 , 佐藤光秀 , 水野勉 , 宮地幸祐 , “24V 入力

クショップ2023, 2023年5月.

1V 出力 Phase-Shift Double Step-Down Full Bridge

Yuyang Zhu, Zunsong Yang, Zhenyu Cheng, Md

型 高降圧 DC-DC コンバータの試作,” 電子情報

Shamim Sarker, Hiroyasu Yamahara, Munetoshi Seki,

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久保美希 , 志村和大 , 両角光一 , 竹谷憲吾 , 佐藤

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久保美希 , 志村和大 , 両角光一 , 竹谷憲吾 , 佐藤

力2 V/ 50 A出力，Phase-Shift Full Bridge 高降圧

篤史 , 佐藤光秀 , 水野勉 , 宮地幸祐 , “鉄系メタル

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川原啓輔，馬場俊彦，「低電力フレキシブル送信機[95]

秋季学術講演会，20p-A201-11，熊本城ホール，

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川原啓輔，馬場俊彦，「オープンコレクタ・ftダブラ

報通信学会総合大会 2024年3月

川原啓輔，土澤泰，山本宗継，前神有里子，山方式,” 電子情報通信学会総合大会 2024年3月[98]

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山口明伸 , 佐々木芳樹 , “ニューラルネットワークの総合大会 2024年3月[103] 小坪稜麻 , 丹沢 徹 , “クロスカップルRF-DCチャー

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ジポンプ出力電圧電流特性の非線形性について,”竹内佑樹 , 佐々木芳樹 , “筋繊維制御ニューラルネ

電子情報通信学会ソサイエティ大会 2023年9月

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杉澤 有右太 , 丹沢 徹 , “NANDフラッシュの高速化と低電力化を同時に実現する動的ビット線分割

リザバー層における収束性の一検討，” 第67回 理
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Shifting Utilizing Arty A7 and I2S MEMS Microphone

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年5月

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149

る適したスキャン構造とスキャン機能の提案 ,’’ 電子

司 , 田中 徹 , “非接触非圧平ポータブル眼圧測定

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講演会 , A1-3, P.4, Mar.（2024）．

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MUTEXを対象としたレイアウトレベルの設計 ,’’ 第[139] [C-12-27] 水野功務 , 永末玲央 , 岩田達哉 , 吉河

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武文（富山県立大）「Fractional-N PLLのVCOゲイ

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子情報通信学会総合大会

長谷川稜 , 木野久志 , 福島誉史 , 清山浩司 , 田中

[140] 永末玲央，水野功務 , 岩田 達哉，吉河 武文

徹 , “指先の血液量変化を利用する経爪型 PPGコン“Fractional-N PLLにおける周波数変動抑制に関すトローラの開発－リザバーコンピューティングによるる考察，” 2023年度電気・情報関係学会北陸支部

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連合大会，D2. 集積回路，素子 , Sept. 2, 2023.

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レクトロニクスソサイエティ大会 , 名古屋 , 2023九月[141] 水野功務 , 永末玲央 , 岩田達哉 , 吉河武文（富山[132] 長谷川 稜 , 杜 邦 , 中村 皓平 , 杉下 景俊 , 黄 貝

県立大）「DLLの電圧制御遅延線における線形性宇彤 , 片浦 碧 , 藤井 まなみ, 木野 久志 , 福島 誉と動作レンジの向上に関する考察」，2023年度電子史 , 清山 浩司 , 田中 徹 , “高速な動作誘導を可能

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タ,” LSIとシステムのワークショップ2023, S15, 2023

[155] 林佑亮 , 長谷川陸宇 , 弘原海拓也 , 門田和樹 , 三

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木拓司 , 永田真 , “裏面電圧故障注入を用いた[167] 木村明愉 , 森浩二 , 武田彩希 , 西岡祐介 , 行元

差分故障解析による秘密鍵導出,” 電子情報通, 鶴剛 , 上雅貴 , 泉大輔 , 岩切卯月（宮崎大学）

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年）

秋季大会

C﻿

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イジングマシン向け22nm CMOS LSIチップ設計と貴 , 伊藤尚輝 , 清水真 , 志賀文哉（東京理科大

評価,” 2024年電子情報通信学会総合大会 , 2024

, 鈴木寛大（甲南大学）, 萩野浩一（東京大学）

年3月

学）, 鶴剛 , 上ノ町水紀 , 松田真宗 , 成田拓仁（京[174] 惠 太一，遠藤 あかり，河原 尊之 , “4096 スピン, 岩切卯都大学）, 倉知郁生（ディーアンドエス）

スケーラブル全結合型アニーリングシステムと並列

月, 泉大輔 , 木村明愉 , 川島陸斗 , 眞方恒陽 他 ,化,” 2024年電子情報通信学会総合大会 , 2024年“SOI 技術を用いた新型 X 線撮像分光器の開発

3月

Appendix

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彩希 , 行元雅貴 , 森浩二 , 西岡祐介（宮崎大学）[176] 古川大鷹 , 穂刈成晃 , 澤田桐弥 , 伊藤祥磨 , 西口

鶴剛 , 上ノ町水紀 , 池田智法 , 松田真宗 , 成田拓

大嗣 , 福原雅朗 , “FGキャリブレーション回路を付, 田中孝明 , 鈴木寛大（甲南大学）,
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倉知郁生（ディーアンドエス）

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, 新井康夫（KEK）, “SOI 技術（東京理科大学）

年3月7日.

を用いた新型 X 線撮像分光器の開発 61: 内蔵アナ

[177] 穗刈成晃 , 古川大鷹 , 澤田桐弥 , 伊藤祥磨 , 西口

ログ -デジタル変換器の性能評価,” 日本天文学会

大嗣 , 福原雅朗 , “Neuron CMOS 型 WTA 回路を

2023年秋季大会

用いた最小値判定回路のDTW 距離計算機への応[170] 橋爪大樹 , 須田祐介 , 深澤泰司（広島大学）, 鶴剛（京都大学）, 武田彩希（宮崎大学）, “SOI 技

用,” 電子情報通信学会総合大会 , C-12-03, 2024
年3月7日.

術を用いた新型 X 線撮像分光器の開発 62: 宇宙[178] 澤田桐弥 , 古川大鷹 , 穂刈成晃 , 伊藤祥磨 , 西口

MeV ガンマ線観測に向けた XRPIX8.5 と CsI シン

大嗣 , 福原雅朗 , “電力削減を目的としたノンプリチチレータで構成するコンプトンカメラの開発,” 日本

ャージ型ハミング距離検索機能付きCAM の回路

天文学会 2024年春季大会

構成の提案,” 電子情報通信学会総合大会 , C-12-[171] 武田彩希 , 森浩二 , 西岡祐介 , 行元雅貴 , 岩切卯

152[173] 遠藤 あかり，惠 太一，河原 尊之 , “スケーラブル

04, 2024年3月7日.

月, 泉大輔 , 木村明愉 , 川島陸斗 , 眞方恒陽 , 塩[179] 松井千尋 , トープラサートポンカシディット, 高

川朝日, 三谷美輝 , 鶴剛 , 内田裕之 , 上ノ町水紀 ,木 信 一 , 竹 内 健 , “FeFET を 用い た 電 圧 検 知

池田智法 , 松田真宗 , 成田拓仁 , 島添健次 , 朱慶Computation-in-Memoryの回路デザイン,” 第71回

紅 , 高橋浩之 , 幸村孝由, 内田悠介 , 角町駿 , 土応用物理学会春季学術講演会 , 24p-31A-7, 2024

居俊輝 , 武居悠貴 , 伊藤尚輝 , 志賀文哉 他 , “宇年3月.

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春田 牧人 , 田代 洋行 , 笹川 清隆 , 太田 淳 , “分[172] 幸村孝由, 内田悠介 , 土居俊輝 , 角町駿 , 武居悠散配置型スマート電極人工視覚チップを用いた多貴 , 伊藤尚輝 , 清水真 , 志賀文哉 , 萩野浩一 , 鈴

点刺激システムの実証,” 第40回「センサ・マイクロ

木寛大 , 鶴剛 , 上ノ町水紀 , 池田智法 , 松田真

マシンと応用システム」シンポジウム, 熊本城ホー

宗 , 成田拓仁 , 倉知郁生 , 岩切卯月, 泉大輔 , 木ル, 2023年11月.

村明愉 , 川島陸斗 , 眞方恒陽 , 塩川朝日, 三谷美[181] 鎧 圭吾 , 春田 牧人 , 竹原 浩成 , 田代 洋行 , 笹

輝 , 行元雅貴 , 武田彩希 , 森浩二 , 西岡祐介 他 ,川 清隆 , 太田 淳 , “生体埋植イメージセンサ空間

分解能向上にむけた非対称な角度選択画素構造

Sasagawa, J. Ohta, “Design of artificial retina chip forの検討,” 第40回「センサ・マイクロマシンと応用シ

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雄 , 竹原 浩成 , 春田 牧人 , 田代 洋行 , 笹川 清

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笹川 清隆 , 太田 淳 , “複数の屈折力を持つモデル

極搭載人工視覚デバイスの開発,” 第40回「センサ眼球の製作および近赤外マルチスペクトル眼底カメ

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本城ホール, 2023年11月.

学会2023年年次大会 , 東京理科大学 葛飾キャン[183] 伊藤 佑樹 , 須永 圭紀 , 竹原 浩成 , 春田 牧人 ,パス, 2023年8月.
[191] 須永 圭紀 , Austin Ganaway, 太田 安美 , 竹原 浩

ジングデバイス用フロントライト構造の性能向上と実成 , 春田 牧人 , 田代 洋行 , 笹川 清隆 , Yasemin M.

測,” 第84回応用物理学会秋季学術講演会 , 熊本

Akay, Metin Akay, 太田 淳 , “げっ歯類の複数脳領

城ホール, 2023年9月.

域同時計測に向けた小型プラットフォームの開発,”[184] 吉田 成寿 , 潘 愷鴿 , 須永 圭紀 , 春田 牧人 , 高
野 拓郎 , 中野 由香梨 , 寺澤 靖雄 , 竹原 浩成 ,, 仙
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田代 洋行 , 笹川 清隆 , 太田 淳 , “in-vitro 及び[192] 14. L. Akbar, V. C. G. Castillo, J. P. Olorocisimo,

in-vivo 実験に向けたフレキシブル人工視覚デバイス

Y. Ohta, M. Kawahara, H. Takehara, M. Haruta,の実装,” 第84回応用物理学会秋季学術講演会 ,H. Tashiro, K. Sasagawa, M. Ohsawa, J. Ohta,

熊本城ホール, 2023年9月.

“Simultaneous CMOS-based calcium imaging and[185] 竹原 浩成 , 髙田 奎之心 , 春田 牧人 , 田代 洋行 ,serotonin release during formalin-induced nociceptive

笹川 清隆 , 池田 博一 , 野口 一秀 , 鈴木 雄斗 , 藤pain in freely moving mice,” 第46回日本神経科学大田 喜則 , 喜多村 康一 , 太田 淳 , “誘電体薄膜モ

会 (Neuroscience2023), 仙台国際センター, 2023年8

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城ホール, 2023年9月.

C﻿Appendix

田代 洋行 , 笹川 清隆 , 太田 淳 , “小型蛍光イメー[193] L. Akbar, V. C. G. Castillo, J. P. Olorocisimo, Y. Ohta,
M. Kawahara, H. Takehara, M. Haruta, H. Tashiro,[186] 岡田 竜馬 , 水野 麻弥 , 長岡 智明 , 竹原 浩成 ,K. Sasagawa, M. Ohsawa, J. Ohta, “Simultaneous

春田 牧人 , 田代 洋行 , 太田 淳 , 笹川 清隆 , “高CMOS-based calcium imaging and serotonin

感度偏光イメージングシステムを用いたTHz 電磁

release during formalin-induced nociceptive pain in界イメージング,” 第84回応用物理学会秋季学術講

freely moving mice,” 第46回日本神経科学大会

演会 , 熊本城ホール, 2023年9月.

(Neuroscience2023), 仙台国際センター, 2023年8月.

[187] 岡田 竜馬 , 水野 麻弥 , 竹原 浩成 , 春田 牧人 ,[194] V. C. G. Castillo, L. Akbar, J. P. Olorocisimo, Y. Ohta,

田代 洋行 , 太田 淳 , 笹川 清隆 , “高感度偏光イメ

H. Takehara, M. Haruta, H. Tashiro, K. Sasagawa,ージセンサを用いた高周波電界イメージングの感度

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春田 牧人 , 田代 洋行 , 太田 淳 , 笹川 清隆 , “フOhta, H. Takehara, M. Haruta, K. Sasagawa, J. Ohta,

レーム遅延制御を用いた等価時間サンプリングに“Neuroengineering a biophotonic system for imag-

おける周波数成分分離,” 2023年電子情報通信学

ing and modulation of kainic acid-induced seizure in

会 ソサイエティ大会 , 名古屋大学 東山キャンパス,freely behaving mice,” 第46回日本神経科学大会

2023年9月.

(Neuroscience2023), 仙台国際センター, 2023年8月.

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雄 , 須永 圭紀 , 竹原 浩成 , 春田 牧人 , 田代 洋

153行 , 笹川 清隆 , 太田 淳 , “CMOSスマート電極搭[207] 鈴木 , 今泉 , “電極間の容量変化に基づく液体検

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グ CMOSスパイキングニューラルネットワークLSIを

代 洋行 , 笹川 清隆 , 太田 淳 , “電界イメージング

用いた超低消費電力リザバー計算システムの実装の中間周波数向上に向けた偏光イメージセンサの露と画像認識応用,” 電子情報通信学会 総合大会 ,光時間制御,” LSI とシステムのワークショップ 2023,

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154[208] 小野，守谷，山本，弓仲，堀尾，佐藤 , “アナロ

照射誘起電流における支持基板の影響」，日本大学理工学部術講演会，C-5，2023.11.30.

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[221] 松尾一輝，油品弘輝，富樫淳次，中村誠，伊藤

学会秋季学術講演会 , 22a-D902-10, 2023/9/22,
熊本城ホール[232] 高松 洸佑 , 衛 亦誠 , 横式 康史 , 德田 崇 , 分散型光電気 BMIデバイス向け0.18μm CMOSチップの設計 , 2023年第84回応用物理学会秋季学術講演

大輔，“トリプルレート・バースト信号対応自動利得

会 , 22a-D902-11, 2023/9/22, 熊本城ホール

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09-2A-03,

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電気・情報関係学会九州支部連合大会，
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ブスレショルドで動作するPWM 信号を用いた加減Generation for Power Management in Optically-

算回路の設計と評価,” 電気学会電子回路研究会 ,powered Microelectronic Devices, 2024年第71回応用

ECT-024^019, 2024年3月

物理学会春季学術講演会, 23a-1BM-3, 2024/3/23[228] 岩 崎 秀 栄 , 横 式 康 史 , 德 田 崇 , 光 駆 動 型[238] 坂田 篤典 , 德田 崇 , 横式 康史 , 高松 洸佑 , 分CGMS センサ用900 MHz 帯 RF 送信回路の研究 ,散型光電気 BMI デバイス向け CMOS 制御・通信

2023年 第84回応用物 理 学 会 秋 季 学 術 講 演 会 ,回路の評価 , 2024年第71回応用物理学会春季学

22a-D902-7, 2023/9/22, 熊本城ホール

術講演会 , 23a-1BM-2, 2024/3/23[229] 吉本 海生 , 高松 洸佑 , 横式 康史 , 德田 崇 , IoT[239] Panithan Srisinsuphya, Kosuke Takamatsu, Yasufumi

・バイオメディカル向け環境光エナジーハーベスティ

Yokoshiki, Takashi Tokuda, C2RTL-designed RISC-V

ング回路 , 2023年第84回応用物理学会秋季学術

Processor for Optically-driven Biomedical and IoT

講演会 , 22a-D902-8, 2023/9/22, 熊本城ホール

platform, 2024年第71回応用物理学会春季学術講[230] 田崎 広都 , 横式 康史 , 德田 崇 , 光駆動バッテリ

C﻿Appendix[222] 恩田翔矢，水谷健介，大鹿純聖，中村誠，伊藤

演会, 23a-1BM-4, 2024/3/23

レス CGMS センサのディジタル化 , 2023年第84[240] 青山 将士 , 田崎 広都 , 横式 康史 , 德田 崇 , 光

回応用物理学会秋季学術講演会 , 22a-D902-9,駆動方式小型連続血糖センサのディジタルデータ出155

力化 , 2024年第71回応用物理学会春季学術講演
会 , 23p-1BM-4, 2024/3/23[241] 德田 崇 , 横式 康史 , 非エレクトロニクス実在の仮[250] 海津康生 , 宇佐美公良, “参照抵抗を用いて2段階
ストア制御を行うMTJ ベース不揮発性フリップフロップの提案,” VLD2023-45, 2023.11.16.

想化に向けた光駆動マイクロIoTエッジ, 2024年第[251] 金森嵩天 , 王松祥 , 宇佐美公良“3次元積層チップ

71回応用物理学会春季学術講演会 , 25p-71A-4,

における分散型タスク移動アルゴリズムの提案と実2024/3/25

機評価,” VLD2023-109, 2024.2.29.

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春季学術講演会 , 22p-61C-5, 2024/3/22

月.

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モンゴメリ剰余乗算器の高エネルギー効率な設計

回路に対する電磁波解析攻撃に必要な波形取得

Appendix法,” SCIS2024, No.1F1-5, 2024年1月

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156

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気・情報関連学会中国支部連合大会 , R23-12-01,

報通信学会総合大会 , B-20-16, 2024年3月，東広2023年10月28日

島市 .

[262] 田村直渡，小椋 清孝，伊藤 信之，“スイッチトレ
ジスタを用いた可変インダクタを擁する 28 GHz 帯[270] 長田峻輔，小宮山崇夫，長南安紀，山口博之，

VCO の検討,” 2023 年度（第 74 回）電気・情報

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ジオ放送波からの環境電波発電,” 2024年電子情10月28日報通信学会総合大会 , B-20-17, 2024年3月，東広
島市 .

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広島市 .

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小谷光司 , “環境電波発電向け高効率整流回路の[265] 伊藤克俊，塩津勇作，菅原聡，“ 新型超低電圧比較検討,” 2024年電子情報通信学会総合大会 ,リテンションSRAM（ULVR-SRAM）マクロの設計

B-20-19, 2024年3月，東広島市 .

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20a-A304-10.

15, 2024年3月，東広島市 .

[266] 塩津勇作，菅原聡，“ 並列化 MACユニットを有する
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【特許】
[1]

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[2]

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飯塚 哲也 , 松岡英 , 根塚智裕 , 中村邦彦 “変調器 ,’’ 特願2022-195643.

[3]

飯塚 哲也 , 柴田 凌弥 “A ／ Dコンバータ，アナロ
グ／デジタル変換方法 ,’’ 特願2022-185120.

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ジスタで構成した超低電圧 SRAMのばらつき耐性，”[4]浅井 哲也 , 村松 聖倭 , 西田 浩平 , “メモリ回路及71回応用物理学会春季学術講演会，世田谷区，

びメモリ処理方法,” 特願2023-161571（2023年9月

東京，2024年3月22日-25日，paper 22a-12J-5.

25日）．

[269] 成田健斗，小宮山崇夫，長南安紀，山口博之，C﻿
Appendix

クタとそのVCO への適用に関する検討,” 電子情報

[272] 佐藤拓実，小宮山崇夫，長南安紀，山口博之，[5]

廣瀬哲也，鷲見真太郎，“ 半導体論理回路及び小谷光司 , “フェライトバーアンテナを用いたAM ラ

半導体集積回路,” 特願2023-92315（2023年6月5ジオ放送波からの環境電波発電,” 2024年電子情

日）
．

157

D. VDECの利用規程・申し込みガイド
D.1 概要VDEC は，全国の大学・高専向けに様々な支援事業を実施している．

いての素養はあらかじめ付いていることを期待している．従って，利用でトラブルが起こったときには研究

1.

CAD ツールの共同利用

室や学校のネットワーク管理者と十分連絡をとって，

2.

VLSI 試作サービスの共同利用問題を切りわけながら対処することが勧められる．

3.

CAD ツール講習会（8-9月・3月）

4. 社会人リフレッシュ教育（6月 -8月，学生も参加
可能）D﻿

の上になりたっているので，Internet の仕組や Unix につ

D.2 まずはじめに
VDEC からのおしらせ，また講習会・リフレッシュ

5. VLSI デザイナーフォーラム（若手の会）

教育を除く全ての申込や問い合わせには，VDEC の6. 大型装置利用

WEB ページ http://www.vdec.u-tokyo.ac.jp/ を用いていAppendix

る．一部のページは秘密等が含まれるため，WEB アク
CAD ベンダー，試作会社等のアカデミック向けの協セス用アカウント・パスワードならびにアクセスして力により，それぞれのサービスを大幅なアカデミックいるマシンの Internet Protocol（IP）アドレスによってディスカウントで提供している．VDEC 設立以来，こ制限をかけている．

れまでの実績では，CAD の利用・CAD 講習会は無償，

従って，VDEC を利用したい場合，前もって教員に

LSI 試作サービスは海外での類似サービスの半額以下，よるアカウントの申請が必要である．登録は無料．資

大型装置は消耗品実費負担のみとなっている．見返り格の審査を行うため十分な（サービス開始前1ヶ月以として，ユーザには VDEC を利用する「顧客」ではな

上）時間的余裕をもって，申込をお願いしたい．申込

く，VDEC と一緒になってサービスを向上させる「主から概ね数週間が経過した後，WEB ページアクセス用体」としての自己研鑽と協力を期待している．全国ののアカウントとパスワードが発行される．アカウント

研究室がバーチャルな一つの研究室として助けあいがは，半角英大文字2字 + 半角数字5桁（例 : VD00000）かできるような状況を理想とし，限られたスタッフの中，らなる．

日々支援活動を行っている．
サービスの対象は基本的には，大学・高専であり，申込で特に注意する点は，VDEC の WEB にアクセス

端的にはメールアドレスとして「.ac.jp」を持つ教員と，したい研究室のマシンの IP アドレスを入力することでその研究室内の教職員と学生を対象とする．それ以外ある．学校の中にあるマシンからのみアクセスを許可の研究所の利用や，企業との共同研究については個別しており，プロバイダーのアドレスならびに，Proxy サの判断を要する．特に CAD ツールについては CAD ベ

ー バ の ア ド レ ス 登 録 は 禁 止 す る． 入 力 の 際 は，ンダーとのライセンス規定に抵触しないよう細心の注

133.11.58.4,133.11.58.5のように，IP アドレスを全て「半意 が 必 要 で あ る た め，VDEC の 担 当 者（vdec@vdec.

角」の英数字で，「,」（半角カンマ）で区切って，途中

u-tokyo.ac.jp）に必ず相談いただきたい．その他のサー改行を入れずに入力する．また，ここで入力するアドビスについては VDEC の裁量範囲が広くなるので可能

レスは，「ネットワークの外部から見えるアドレス」で性が高くなるが，こちらもあらかじめ相談いただきたあることに注意する．特に，NAT（IP masquerade といい．企業との共同研究については，少なくとも非営利，

うプログラム名で呼ばれることもある．機能としては

アカデミック側が51% 以上のイニシアチブを取る研究

NAT が正しい．
）で研究室内をローカルネットワークにであることが必要である．

している場合は，NAT サーバのアドレスを入力する．

また，CAD の申込や試作申込，装置利用申込など，よくある間違いとして，ローカルネットワークの IP，契約にかかわる作業は全て，代表の教員の方々に行っ

例えば「192.168.X.XX」を登録したためアクセスできていただくことをお願いしている．研究室のメンバがなくて困っている例がある．

代理で行うことも現実には可能であるが，その場合もあくまで教員の了解をとり，代理としての心構えで望んでいただきたい．
VDEC のシステムは，Internet と Unix operating system158

【登録するIP アドレスに関する要件】•アクセス制限を行わないページのみを参照するコンピュータの IP アドレスを登録する必要はない•IP アドレスの登録数には制限を設けないが，管理の行き届いたコンピュータのみに限定すること•DHCP サーバにより動的に割り当てられた IP アド
レスやローカルアドレスなどは登録できない（し図 D.1 VDEC ホームページのインデクスフレームても意味が無い）•Proxy サーバ等を介さないアドレスを指定すること．
これは，設計規則等の機密情報が Proxy サーバに残ってしまい，機密漏洩につながることを防ぐためであるので守っていただきたい．但し，ファイアーウ

D﻿

ォールが設置されているなど学内の事情により直接Appendixのアクセスが行えない場合にはその限りではない
図 D.2 アカウント登録・変更ページの入口

D.3 CAD ツールの共同利用
VDEC では，集積回路の上流から下流まで一連の設計を行うための CAD ツールを提供している．これらのソフトウェアは，VDEC の VLSI 試作以外のアカデミッ
ク用途（MOSIS-VDEC を通じた試作，教育用の演習，EB 等 VDEC の大型装置利用のためのデータ作成用，等）の利用も可能である．アカデミック向けであるから，企業との研究の際は利用の可・不可が場合により異なるので，心配な場合あらかじめ相談いただきたい．
1つの設計作業を行うために，2つ以上のベンダーから CAD を選べる状況（二重化）を理想としている．LSIの設計には，CAD ソフトと共に，パラメータやライブ
ラリが必要であるが，これも職員や関連研究室のボランティアにより，充実のための努力が払われている．
ボランティアとしての協力は大変に歓迎される．
CAD 申込の WEB ページに教員がアクセスする（WEBアカウントが必要である）．NDA 事項を了解いただき

図 D.3 アカウントの新規登録の注意点

サイン入りの文書を VDEC センター長室に送付した後，CAD の申請ができる．

ネットワークが変更になるとか，研究室のマシン増申請時に WEB から入力する内容は以下のとおり．

設などで IP アドレスを変更する場合は同じく，申込の•ソフトウェアライセンス数（研究室で同時に使用

ページから「登録内容変更」を行う．特に，古い IP がすると思われる最低数を入力）使えなくなるといった大幅なネットワークの変更がわ•用途かっている場合は，まえもって新旧両方のアドレスを•メディアリクエスト（使用する Operating System を登録しておく．万一アクセスできなくなった場合は，選んでチェックする）．

「新規登録」を行い，同じ E-Mail アドレスを入力するこ•利用する研究室所有ワークステーションのホストとで上書き変更が可能である．

ネーム（VDEC，端的には usr1から名前→ IP アドレスの解決ができる，「.ac.jp」で終わるホスト名であることが条件．
）

159

ているネットワーク環境では，VDEC の Web サーバと
VDEC および地域拠点校に対して，ライセンス認証用の特定のポートを空ける必要がある．この場合，各大学・高専のネットワーク管理者と相談すること．
初期設定等はやり方を一度経験すれば簡単である
が，はじめてのときは様々な問題が起こることもある．
VDEC に対する大幅なアカデミックディスカウントの引き換えとして，各研究室は CAD ベンダーによる直接のサポートを受けられない．かわりに VDEC では，
図 D.4 C AD 利用申込フォームの「ライセンス数の登録」
パート記入における注意点「CADuser@vdec.u-tokyo.ac.jp」メーリングリストを用意している．質問はこちらのメーリングリストを利用い
ただきたい．CAD を利用する研究室の構成員のどなたD﻿
Appendix

ソフトウェアの CDROM（メディア）について，
VDEC の創設期においては，メディアを近隣の研究室でも投稿，返答してよい．CADuser ML の注意点は以下のとおり．

で「回覧」していたが，インターネットの発達により

1. WEB ページから，利用するメンバの E-Mail アド

回線が豊富になったので，現在では CD に書き込める

レスを登録すること．特にその際，「.ac.jp」で終ISO イメージファイルで提供している．VDEC ホーム

わるアドレスを利用し，メールはプロバイダ等

ページの「ライセンスファイルの配布 > ここから」かに転送しないこと（情報漏洩の観点から）．

らダウンロードできるようにある．当然ながら，VDEC

2.

リストの更新は頻繁におこない，卒業生へのメのユーザアカウントとパスワードが必要となるため，

ール配信は速やかに停止すること．特に4月に注

CAD を申請してから数週間程度の時間差が必要となる

意．

であろう．

3.

メールをする前に，あらかじめ CADuser ML の過メディアをダウンロードした後，プログラムをイン

去記事検索が WEB からできるので，類似の質問

ストールし，初期設定ファイルを整備する．特に，ラが無いかどうか検索してから投稿すること．

イセンスファイルは WEB 経由で別途取得の上設定する

4.

機 密保持にかかわるような内容のメールは，か，環境変数 LM_LICENSE_FILE 等を（ライセンスサ

CADuser に送ってはならない．各試作のメーリン

ーバのポート番号）@（ライセンスサーバ）の形式でグリストに送ること設定する．また，/etc/hosts ファイル等を設定し，ライ

5. 問題解決したら，問題，原因，解決法をまとめ

センスサーバを「ローカルのネットワーク相当でアクて投稿すること（必須ではないが，ネット利用

セスできるように」する．端的には，手元のワークスのエチケットといえる）．

テーションにおいて，例えば「vdec-cad1」と指定するだけで，FQDN 形式の「vdec-cad1.vdec.u-tokyo.ac.jp」のマシンの IP アドレスが引けるように設定する．
CAD ツールを実行するためには，VDEC または地域拠点校のライセンスサーバによる認証が必要である．
ライセンスファイルまたは環境変数の変更により認証を行うライセンスサーバを切り替えることが出来るので，VDEC または地域拠点校のどちらかのライセンス
サーバがメンテナンス等の事情により停止している場
合でも，稼働中のもう一方のライセンスサーバを選択

図 D.5 CAD 利用者メーリングリスト登録における注意点

することにより CAD を実行することが可能である．ま160

た，ライセンスサーバの認証は，CAD ツール起動後もライセンスは年度単位で申込みを受けつけしてい数分おきに行われるので，CAD ツールを実行中は常時る．各 CAD ベンダーと VDEC との交渉がまとまる毎年

ライセンスサーバとの通信が可能な状態にしておかな

3月末に，CADuser ML と WEB 上に，次年度の CAD 利

ければならない．また，ファイアーウォールを使用し用申込案内が出るので忘れずに申込する．4月中は移行

期間として前年度申込のライセンスも有効にしてあるの場合は CDROM 等で送付される．NDA の対象は教員が，4月末に切れるため，そのときになって慌てる例がであるが，研究室の職員・学生にも同じ NDA が適用さ毎年発生している．
「永久ライセンスではない」ことにれるため，取扱には細心の注意を支払っていただきた十分ご注意いただきたい．

い．尚，秘密保持契約内容は，以降の同一プロセスによるチップ試作全てにおいて有効である．

【毎月注意を払うべき点．熟読必須．】

試作申込はデザイン提出〆切日の6～3ヶ月前，キャ

1. VDEC では，CAD を使用できる計算機のリスト

ンセルの〆切は1ヶ月前である．1ヶ月前より遅くなっ（アクセスリストと呼ぶ）を半年毎に更新していたキャンセルには，原則として試作代金をお支払いいる．このとき DNS の逆引きができなくなっていただくので注意いただきたい．特にはじめて試作に参た等の何らかの不具合で，アクセスリストに自加される場合は，1ヶ月前には回路ができているくらい分の計算機が登録されない場合がある．その場の，余裕をもったスケジュールを組まれることを強く合，CAD が使えなくなるので，アクセスリスト

お勧めする．

全国ユーザに影響が及ぶため頻繁には行えない•希望チップ寸法の項目のチェックボックスを必ずので，万が一アクセスリストの不備に気づかなチェックした上で希望チップ数を入力すること．

かった場合は，最悪半年以上 CAD が使用できなチェックを行わないと入力した数字は無効となる

くなる．

•チップ数入力には半角数字を用いる

2. 以上の理由で，VDEC から「CAD のアクセスリ

設計に関する問い合わせについては，各試作についストを更新します」というアナウンスがあったてメーリングリストを用意してあるので，設計者全員場合，必ずチェックを行い，自分のコンピューのメールアドレスを登録する．
「.ac.jp」で終わるアドタが登録されていることを確認しなければならレスであり，プロバイダに転送をしないよう注意願い

ない．

たい．これらメーリングリストの過去記事検索もでき

登 録 確 認 の ペ ー ジ は，http://www.vdec.u-tokyo.

る．

3.

D﻿
Appendix

更新前に対処する必要がある．サーバの停止は，

VLSI 申込フォームの入力に関する注意点（図5.8）

ac.jp/CAD/cad_access_list.html である．ブックマー
クを強くお勧めする．
4.

IP アドレス（ホスト名）registered という表示が出ていれば登録されている．

5.

） FAIL という表示が出てfalse（false（ホスト名）
いれば登録に失敗しているので，原因を探る．

一般的に，DNS の逆引き（ホスト名から IP アドレスを引く）に失敗していることが多い．研究室のネット
ワーク管理者とも相談して，VDEC のサーバから，当図 D.6 VLSI 試作メーリングリスト登録ページの注意点

該ホスト名の逆引きができるまで原因の除去を行う．
レイアウトを設計した後，VDEC が提供する最新のD.4 VLSI 試作サービスの共同利用

Design Rule Check ファイルでチェックを行い，エラー

VLSI 試作サービスは，教育研究目的に限って認めら

フリーになったものを提出する．また，シミュレーシれる．WEB ページに本年度のランが掲示され，数ヶ月

ョンはもちろんのこと，レイアウトが回路図と同等で前から試作が申込可能になり，リンクが張られる．まあることを確認する Layout Vs Schematic（LVS）チェッず，試作会社の持つ機密情報に対する NDA 契約を行

クを通しておいて，提出しようとする回路が本当に動う．これは VDEC ホームページの ｢試作関係 > 試作案

作しそうである確信を持っておくことは最低限必要で

内 > 機密保持契約（NDA）の文面｣ より，希望プロセ

あろう．デザインの提出は指定された VDEC ページかスの NDA にサインして VDEC に郵送し，VDEC 側で手ら行う．提出時に VDEC 側で最終 DRC を実行する．こ

続き終了後に NDA 締結となり，設計規則やライブラリ

こでエラーが出たチップは提出できない．必ず自分のにアクセスできるようになる．設計規則は WEB 経由の環境で DRC フリーにしてからチップを提出すること．

アクセスならびに，WEB での公開を禁止している会社

提出〆切は月曜日に設定されていることが多いが，161

できる限り余裕をもって，前の週などに提出をいただ

コース，「MEMs コース」らびに一線の研究者による設

きたい．また，月曜日に締め切った後，VDEC 側でさ計事例の講演会などを企画している．6月～9月に開催

らにデザインルールをチェックしている．この際本来し，有料である．社会人を主に対象としていたが，近出てはいけないエラーが出ることがあり，出た場合設年関係者にも向けている．

計者に修正のお願いを連絡するので，提出したからといって安心せず，1週間ほどは VDEC からの連絡に注意
願いたい．

D.7 デザイナズフォーラム（旧若手の会）
毎年9月頃，VDEC を利用する若手が合宿を行い，最デザイン提出から数ヶ月後に，VLSI チップが納品さ近の動向や研究内容について話しあう機会を設けてい

れ，請求書も送付されるので，遅滞なく支払をお願いる．発足当初の「若手」の定義は年齢が5ビット．最近する．

の定義は「自分は若手だと思っている学生・教職員」
であるので積極的な参加をお待ちしている．

D﻿

D.5 CAD ツール講習会

Appendix

CAD ベンダーとの契約により，個々のサポートは提D.8 大型装置利用供しないかわりに，毎年2回，夏と春と CAD 講習会を

LSI テスターや，EB 装置など，公開可能な装置につ開催している．東京大学の武田先端知ビルセミナー室

いては，利用の案内を WEB ページに掲載している．そにてメイン会場として開催され，各地方の拠点校へサの手順に従って利用方法の学習と申請を行う．基本的ブ会場としてストリーミング配信される．まずはこうなスタンスは以下のとおり．

いった講習会に参加し，大体の知識を付けてから実際1.

の試作なり CAD 利用を行うことをお勧めしている．アの代理として責任をもって使っていただく．

ナウンスは CADUser メーリングリストで流れる．ま2. 利用免許を持っている者の付き添いがあれば基本的に自由な利用が可能

た，申込は，VDEC の WEB ページから行う．
3.
D.6 社会人・大学リフレッシュ教育

162

公開の対象は教員であり，研究室メンバは教員

数回のトレーニングを受けて免許を持てば自分一人で利用可能CAD ツール講習会からさらに進んだ形で，VDEC 環

VDEC 専任・協力教員のサポートスタッフ数に限り境での回路設計，アナログ回路のレイアウトやシミュがあるので，免許保持者に積極的な教育をお願いする

レーションを体験したりする「アナログコース」，「RF」

ことがあるので，協力いただきたい．

E. IPデータベースの整備
設計資産の再利用のために，VDEC では Web 上での者間の仲介と機密情報の取り扱いの監督である．

データベースの構築および公開を行っている（http://

平成12年度から平成14年度の3年間，（株）半導体理www.vdec.u-tokyo.ac.jp/IP/lsiip.html，図 E.1）
．本データ

工学研究センター（STARC）との共同研究として IP プ

ベースの利用対象は，IP 登録に関しては VDEC ユーザ

ロジェクトを行ってきたが，その最終成果として IP 開に限定しているが，IP 利用に関しては任意対象となっ発グループの各参加者へ完成 IP の登録を働きかけ，上ている．本データベースに関しての VDEC の役割は，

記データベースによって公開を行っている．

IP のカタログデータの整理，公開および登録者－利用

現在までに登録済みの IP を表 E.1に示す．

E﻿
Appendix

図 E.1 VDEC LSI IP Web データベースの例

表 E.1

VDEC LSI IP データベースに登録済みの IP（平成24年3月現在）

登録番号

IP 名

カテゴリー

1

Data Encryption Standard (DES) Core

Others2

Phase Locked Loop (PLL) Core

Others3

PPRAM-Link Interface (PLIF) Core

Networking

4

SRAM Core

Memory5

Processor Core with Instruction set Compatibility with Hitachi SuperH

Processor/Controller

6IEEE-754-Standard Single-Precision Floating-Point Dividers

Datapath

7

Controller Core with Instruction set Compatibility with PIC16F84

Processor/Controller

163令和6年度東京大学大学院工学系研究科附属システムデザイン研究センター
年報
2024年8月

編集・発行

東京大学大学院工学系研究科附属システムデザイン研究センター
黒田 忠広〒113-8656
東京都文京区本郷7-3-1工学部2号館111A1
TEL 03-5841-6561
株式会社総北海 東京支店

印刷・製本

〒130-0022
東京都墨田区江東橋4丁目25番10号 加藤ビル2F
TEL 03-5625-7321

Systems Design Lab, School of Engineering, The University of Tokyo 2024