修士学位論文
大規模高エネルギー実験における電子回路モジュール
制御への system-on-a-chip デバイスの応用研究

Application study of the system-on-a-chip device
to electronic control systems in large-scalehigh energy physics experiments
35-176087
東京大学大学院理学系研究科物理学専攻
石野研究室修士課程 2 年
東田 旺大
2019 年 1 月 24 日

概要
欧州原子核機構で行われている LHC-ATLAS 実験は、LHC 加速器によって陽子と陽子を衝突させ、発生する素粒子を ATLAS 検出器で観測するという、大規模高エネルギー実験である。2018 年現在の重心系エネルギーは最大 13TeV であり、世界最大である。2008
年に実験は始められ、2012 年に標準理論における最後の未発見の粒子であったヒッグス粒子の発見に成功した。以降現在に至るまで、標準理論で説明できないダークマターや階層性問題を説明する、超対称性粒子の発見やヒッグス粒子の結合定数の精密測定を目的に、実験は続けられている。
LHC による陽子-陽子衝突は 40MHz であり、また陽子-陽子衝突では関心のある物理事象に対して雑音となる事象が多く発生する。そのため、すべての実験結果を保存するのは現実的ではなく、また非効率であることから、ATLAS ではミューオン検出器の情報を主として、欲しい実験結果だけを取捨選択する「トリガー判定」を行っている。衝突点由来のミューオンの飛跡から運動量を割り出し、高い運動量を持つ場合にその事象を保存する
命令を検出器全体に与える。
LHC-ATLAS 実験の標準運転パターンは、３年、または４年間の連続運転の後、加速器・測定器のアップグレードのために２年の休止期間を設けるというものである。運転休止期
間中に、運転期間中に発見された不具合の修正や運転と平行して進められた開発項目を投入することで、データ収集効率を大きく向上させて次の実験期間に臨むことを可能にしている。具体的には LHC はエネルギーとルミノシティの向上を目指し、ATLAS は粒子のカ
ウントレートの上昇に耐えられるよう、飛跡再構成の精度やエネルギー分解能の向上を図っている。2025 年には、LHC はルミノシティを大幅に向上させた High Luminocity-LHC として運転を開始する。これに対応して、ATLAS のミューオン検出器の TGC は、2025 年
以降の運転では読み出しのエレクトロニクスを全て入れ替えて、新たなトリガー判定用のロジックを導入する予定である。検出器のおかれる実験ホール内や、また、その外側の実験室にも大規模な FPGA（Field-Programmable Gate Array）を搭載したトリガー回路が新たに導入されるが、その運用のためには、FPGA 内のアルゴリズムを実験ホールの外から自在に変更するための新しいセットアップが必要となる。
本研究では、このような大規模エレクトロニクスのスローコントロールに、プロセッサーと FPGA が一体になった system-on-a-chip(SoC) デバイス「ZYNQ」を応用することを試みた。このための開発手法を確立し、基礎的な機能の開発とデモンストレーションを行った。一つは、ホスト PC から、ZYNQ を介して、ネットワーク経由で FPGA のコンフィ
ギュレーションを行う機能であり、もう一つは Zynq 自体で動作する OS を TCP/IP 通信
を用いて更新する機能である。これらの開発をおこなった結果、大規模 FPGA 搭載型回路を、ZYNQ SoC を経由した遠隔制御の基礎が確立した。

目次

第1章
1.1
1.2
1.3

LHC-ATLAS 実験
素粒子物理における LHC-ATLAS 実験の意義 . . . . . . . . . . . . . . . .
LHC 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ATLAS 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.1 ATLAS 検出器の概要 . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.2 マグネット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.3 内部飛跡検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.4 カロリメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.5 ミューオン検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.6 ATLAS 検出器のトリガーシステム . . . . . . . . . . . . . . . . . .

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6
7
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8
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第2章
2.1
2.2
2.3
2.4

TGC 検出器
TGC 検出器の役割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TGC 検出器の配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
トリガーの発行単位 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TGC エレクトロニクス . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.1 ASD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.2 PP ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.3 SLB ASIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4 HPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.5 Sector Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.6 SSW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.7 ROD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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第 3 章 Phase II アップグレード
3.1 LHC のアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 ATLAS のアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1 ATLAS の Phase I アップグレード . . . . . . . . . . . . . . . . . .
3.2.2 ATLAS の Phase II アップグレード . . . . . . . . . . . . . . . . . .
3.3 TGC エレクトロニクスのアップグレード . . . . . . . . . . . . . . . . . . .

37
37
39
39
40
41

第4章
4.1
4.2
4.3

47
47
49
52

Zynq を用いた開発
SoC デバイス「ZYNQ」 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
一般的な ZYNQ の開発手順 . . . . . . . . . . . . . . . . . . . . . . . . . .
Xilinx Virtual Cable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1

4.4
4.5
4.6

ネットワーク経由での更新 . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
今後の計画 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
実験における運用の想定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

第 5 章 まとめと今後

57

2

図目次

標準理論における素粒子の一覧 [1] . . . . . . . . . . . . . . . . . . . . . . .
LHC と前段の加速器の概念図 [2] . . . . . . . . . . . . . . . . . . . . . . .
LHC 加速器と 4 つの検出器 (ATLAS、CMS、ALICE、LHCb) のイメージ
図 [3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4 LHC の運転計画 [4] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5 ATLAS 検出器の断面図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.6 Tile Calorimeter とマグネットの構造 [5] . . . . . . . . . . . . . . . . . . .
1.7 内部飛跡検出器の構造 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.8 内部飛跡検出器の断面図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . .
1.9 Pixel の構造 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.10 SCT の構造 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.11 TRT の構造 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.12 カロリメーターの断面図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . .
1.13 LAr カロリメーターの断面図 [5] . . . . . . . . . . . . . . . . . . . . . . . .
1.14 タイルカロリメーターの断面図 [5] . . . . . . . . . . . . . . . . . . . . . . .
1.15 FCal の断面図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.16 ミューオン検出器の概念図 [5] . . . . . . . . . . . . . . . . . . . . . . . . .
1.17 Z 軸 (ビーム軸) を平面にとったミューオン検出器の断面図 [5] . . . . . . . .
1.18 MDT チューブの断面図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.19 MDT チューブの構造 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.20 CSC の構造 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.21 CSC の断面図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.22 RPC の構造 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.23 TGC の構造 [7] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.24 TGC の全体図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.25 陽子-陽子衝突における各素粒子とヒッグス粒子の散乱断面積の比較 [8] . .

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Point Angle Measurement の概念図 . . . . . . . . . . . . . . . . . . . . . .
TGC の RZ 平面における断面図 [9] . . . . . . . . . . . . . . . . . . . . . .
TGC の Rϕ 平面における断面図 [10] . . . . . . . . . . . . . . . . . . . . . .
TGC の Rϕ 平面における断面図 [10] . . . . . . . . . . . . . . . . . . . . . .
TGC の L1 トリガーで用いる RoI の概念図 [5] . . . . . . . . . . . . . . . .
TGC エレクトロクスの全体図 [5] . . . . . . . . . . . . . . . . . . . . . . .
ASD ボードの画像 [11] . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SLB のブロックダイヤグラム [10] . . . . . . . . . . . . . . . . . . . . . . .

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1.1
1.2
1.3

2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8

3

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2.9 SLB のトリガー部のダイヤグラム [10] . . . . . . . . . . . . . . . . . . . . .
2.10 SL ボードの画像 [12] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.11 Run-1 での L1 トリガーとオフラインミューオンの比較 [13] . . . . . . . . .
2.12 Inner Coincidence の概念図 [14] . . . . . . . . . . . . . . . . . . . . . . . .

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35

Phase II アップグレードにおける LHC の主なアップグレード . . . . . . .
New Small Wheel の概念図 [15] . . . . . . . . . . . . . . . . . . . . . . . .
New Small Wheel の構造 [15] . . . . . . . . . . . . . . . . . . . . . . . . .
Phase II アップグレードにおける TGC エレクトロニクスの全体図 . . . . .
Phase II アップグレードにおけるトリガー系の概念図 . . . . . . . . . . . .
Phase II アップグレードにおける Sector Logic の完成予定図 . . . . . . . .
Phase II アップグレードにおける PS Board の完成予定図 . . . . . . . . .
TGC エレクトロニクスにおける ZYNQ を運用する計画の概念図 . . . . . .
Phase II アップグレード後の TGC による Level-0 トリガーの Eﬃciency シ
ミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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43
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4.1 ZYNQ の概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2 ZYNQ 評価ボード「Zybo Z7-10」 . . . . . . . . . . . . . . . . . . . . . . .
4.3 Vivado を用いた物理アドレスの割り当ての様子 . . . . . . . . . . . . . . .
4.4 Vivado を用いたブロックデザインの一例 . . . . . . . . . . . . . . . . . . .
4.5 device-tree の記法の一例 [17] . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6 Xilinx Virtual Cable における Vivado によるブロックデザイン . . . . . . .
4.7 Xilinx Virtual Cable の試験の様子 . . . . . . . . . . . . . . . . . . . . . .
4.8 Host PC から、ZYNQ への JTAG Bus が開通している様子 . . . . . . . . .
4.9 ネットワーク経由での更新の概念図 . . . . . . . . . . . . . . . . . . . . . .
4.10 AXI Chip2Chip の概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.11 今後の運用における Zynq の利用の概念図 . . . . . . . . . . . . . . . . . .

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55
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3.1
3.2
3.3
3.4
3.5
3.6
3.7
3.8
3.9

4

46

表目次

1.1
1.2

各内部飛跡検出器の性能 [6] . . . . . . . . . . . . . . . . . . . . . . . . . . 13
各ミューオン検出器の性能 . . . . . . . . . . . . . . . . . . . . . . . . . . 19

3.1

LHC の運転計画 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

4.1

XC7Z010 の主な機能一覧 [16] . . . . . . . . . . . . . . . . . . . . . . . . . 49

5

第1章

LHC-ATLAS 実験

LHC-ATLAS 実験とは、スイス、ジュネーヴ郊外にある欧州原子核研究機構 (CERN) にて 2008 年から行われている、高エネルギー物理実験である。LHC(Large Hadron Collider)
加速器によって陽子を加速させ、陽子-陽子衝突を起こす。それによって発生する高エネル
ギー物理の事象を、ATLAS(A Troidal LHC Apparatus) 検出器で測定する。LHC の特徴
は世界最大の重心エネルギーで、2018 年現在では 13TeV である。他に例を見ないエネル
ギーフロンティアでの実験であり、2012 年にそれまで未発見であった標準理論における最後の素粒子、ヒッグス粒子を発見した。以降、改良を続けながら実験が行われていて、今後は標準理論を超えた新粒子の発見が期待されている。
本章では、LHC-ATLAS 実験の目指す物理について説明した後、LHC 加速器、ATLAS
検出器の概要を説明する。

1.1

素粒子物理における LHC-ATLAS 実験の意義

素粒子とは、物質の構成する粒子の中で、現在わかっている最小単位である粒子である。
素粒子の種類、作用を説明する理論として、標準理論と呼ばれる理論が提唱されてきた。
これは、6 種類のクォーク、6 種類のレプトン、４種類のゲージ粒子、ヒッグス粒子によって素粒子の相互作用を説明する理論である。図 1.1 に標準理論に登場する、素粒子の一覧を示した。
クォーク、レプトンは物質を構成する粒子である。陽子や中性子のようなハドロンは、クォークが強い相互作用によって結合した状態である。一方でレプトンには、強い相互作
用が働かない。なお、クォークとレプトンはすべて、フェルミオンである。ゲージ粒子は、
電磁相互作用、強い相互作用、弱い相互作用といった、力を伝える粒子である。現在の素粒子の理論では、重力を除くこの 3 種類の力を説明していて、いずれのゲージ粒子もボソンである。
20 世紀の間に、この標準理論で予言されるヒッグス粒子を除く粒子が、実験により発見された。そして、2012 年の LHC-ATLAS,CMS 実験によるヒッグス粒子の発見をもって、標準理論に登場するすべての素粒子の存在が確認された。
素粒子物理の現象は、標準理論によってほとんど説明することができている。一方で、標準理論では説明することができない現象や問題がわかっていて、それらは現代の素粒子物理学における重要な研究対象となっている。ダークマターを説明する粒子や、ニュート
リノの質量の問題などを解決すべく、標準理論を超える粒子の存在が様々な理論で提唱され、また実験により検証されている。
LHC-ATLAS 実験は、ヒッグス粒子の発見以降、この標準理論を超える粒子の発見を、実験の主目的の一つとしている。LHC による新粒子の探索は、エネルギーフロンティア

6図 1.1: 標準理論における素粒子の一覧 [1]であるという点で、2018 年現在では唯一無二の実験であり、世界中の研究機関による国際実験として進められている。
新粒子の候補として、有力な候補の一つとして超対称性粒子がある。これは、標準理論に登場する素粒子それぞれに、スピンが 1/2 異なる超対称性パートナーが存在することを提唱する、超対称性理論で予言される粒子である。ATLAS 実験において、この超対称性粒子のうちの、クォークの超対称性パートナーであるスクォーク、グルーオンの超対称性
パートナーであるグルイーノを発見できる可能性がある。

1.2

LHC 加速器

LHC とは、CERN の地下に設置されている、大型陽子-陽子衝突型加速器である。重心
エネルギーは 13TeV であり、これは 2018 年現在で世界最高である。図 1.2 に LHC と前段の加速器の概念図を示す。LHC での陽子衝突の前に、前段の複数の加速器によって段階的に陽子を加速させている。はじめに、陽子イオンを線形加速器 Linac2 で加速させ、(50MeV)、シンクロトロンである PS Booster(1.4GeV)、PS(25GeV)、SPS(450GeV) で加速させた後に、LHC による加速、衝突を行う。
LHC には、4 つの衝突点に検出器が置かれていて、前述した ATLAS のほか、Compact
Muon Solenoid(CMS)、A Large Ion Collider(ALICE)、LHCb 検出器がある。このうち、CMS は ATLAS 検出器と同様、ヒッグス粒子の発見を目的に運転を開始し、現在は新粒子の探索やヒッグス粒子の精密測定を目的としている。図 1.3 に、LHC 加速器の全体像と4 つの検出器の位置を示した。

7

図 1.2: LHC と前段の加速器の概念図 [2]

LHC は円形の加速器であるが、これは線形の加速器に比べて大きさの割にエネルギーを増幅しやすいという利点がある。反面、電子のようにシンクロトロン放射の大きい粒子の加速には不向きであるため、電子より損失が少なく、他の荷電粒子より加速しやすい陽子を用いている。ただし、陽子-陽子衝突は強い相互作用による過程を、レプトンの衝突に比べてはるかに多く引き起こし、目的の事象に対してノイズとなる事象が多くなる。
LHC は運転期間と改良のための休止期間を交互にとりながら、これまで実験が行われてきている。LHC の運転計画を図 1.3 に示した。2010 年から重心系エネルギー 7TeV から 8TeV、最大瞬間ルミノシティ0.77 × 1034 cm−2 s−1 で運転を開始し、2012 年まで運転を続けた (これを Run-1 と呼ぶ)。そして、2013 年から 2015 年の間はロングシャットダウンと呼ばれる休止期間に入り加速器の改良が行われた。その後 2016 年から 2018 年まで現在の重心系エネルギー 13TeV で運転された (Run-2)。2019 年から 2020 年までは再びロング
シャットダウン期間に入り、2021 年からの運転 (Run-3) では重心系エネルギー 14TeV で
3 年間運転する計画である。また、その後さらなる改良を経て、2026 年から瞬間ルミノシ
ティを向上させた HL-LHC(High-Luminocity LHC) として運転を再開する計画である。

1.3

ATLAS 検出器

1.3.1

ATLAS 検出器の概要

ATLAS 検出器とは、LHC の衝突点の一つに設置されている、高エネルギー物理の事象を記録する検出器である。図 1.5 に ATLAS 検出器の断面図を示す。高さは 25m、長さは44m、総重量は約 7,000 トンである。検出器は、衝突点から見た前方と後方で対称な構造
8図 1.3: LHC 加速器と 4 つの検出器 (ATLAS、CMS、ALICE、LHCb) のイメージ図 [3]x図 1.4: LHC の運転計画 [4]9をしている。陽子-陽子衝突点のある内側から、内部飛跡検出器、カロリメーター検出器、
ミューオン検出器の順番で、それぞれ複数の検出器で成り立っている。衝突によるそれぞれの物理事象に対して、粒子の軌跡、エネルギー、運動量といった物理量を計測する。また、ミューオンの運動量計測のために検出器中に磁場を発生させる、マグネットを搭載している。

図 1.5: ATLAS 検出器の断面図 [5]ATLAS 実験で用いる座標系
ATLAS 検出器の各部について説明する前に、ATLAS 実験で用いる座標系を説明する。
座標系の原点は衝突点にとる。LHC のリング中心方向を X 軸、天頂方向を Y 軸、ビーム軸の方向を Z 軸とする。また、検出器の Z > 0 の領域を Aside、Z < 0 の領域を Cside と呼ぶ。
また、検出器は Z 軸を中心とした円筒形になっているため、円筒極座標を用いることが多い。この時、検出器の天頂角を θ、方位角を ϕ とする。さらに、ATLAS では天頂角 θ を擬ラピディティη = − ln tan 2θ に変換して用いる場合が多い。擬ラピディティは、高エネ
ルギー極限で粒子のラピディティ(粒子のエネルギー E 、運動量 P として)y=

1 E + P cos θln
2 E − P cos θ(1.1)と一致する値である。また、ここで定義したパラメータを用いて検出器上での粒子間の距離 ∆D を定義する。η 方向、ϕ 方向の距離をそれぞれ ∆η 、∆ϕ として、

10

∆D =

√
(∆η)2 + (∆ϕ)2

(1.2)

である。

1.3.2

マグネット

ATLAS 検出器は、3 つの超伝導磁石により磁場を発生させている。図 1.6 に、ATLAS
検出器における超伝導磁石の位置を、カロリメータ検出器とともに示した。図の中心の、円筒型のタイルカロリメータの内部に、中央ソレノイド磁石が位置する。タイルカロリ
メータの側面にバレルトロイド磁石、両サイドの底面にエンドキャップトロイド磁石が位置している。

図 1.6: Tile Calorimeter とマグネットの構造 [5]中央ソレノイド磁石
中央ソレノイド磁石は、内部飛跡検出器内にビーム軸方向 2T の磁場を発生させている。
直径は約 2.4m、動径方向の厚さは約 45mm、高さは約 5.3m の円筒型になっている。中央
ソレノイド磁石は、カロリメーターより衝突点の内側にあるため、磁石内でのエネルギー
損失を抑え、カロリメーターへの影響を最小限にするよう設計されている。

バレルトロイド磁石
バレルトロイド磁石は、約 0.5T のトロイド磁場を、バレル領域のミューオン検出器に対して ϕ 方向に発生させている。ϕ 方向に 8 回対称になるように設計されていて、発生さ11せる磁場も 8 回対称となっている。

エンドキャップトロイド磁石
エンドキャップトロイド磁石は、エンドキャップ領域のミューオン検出器に対して、約1.0T の磁場を ϕ 方向に Aside、Cside それぞれに発生させている。バレルトロイド磁石と同じく、ϕ 方向に 8 回対称に置かれている。

1.3.3

内部飛跡検出器

内部飛跡検出器は、前述の中央ソレノイド磁石の内側に位置する。図 1.7 に内部飛跡検出器の構造を示す。内部飛跡検出器は、Pixel、SCT(Semi Conductor Tracker)、TRT(Transition
Radiation Tracker) から成る。内部飛跡検出器の役割は、衝突点で発生した粒子の飛跡を再構成することである。前節で述べた中央ソレノイド磁石による磁場で、荷電粒子の飛跡は曲げられるので、その曲がり具合を飛跡から計算し、運動量を求めるのである。図 1.8の内部飛跡検出器の断面図に示すように、これらの検出器は層状になっている。以下に各検出器の詳細を記す。また、表 1.1 に各内部飛跡検出器の性能を示す。

図 1.7: 内部飛跡検出器の構造 [5]Pixel
Pixel は、内部飛跡検出器の中でも最も衝突点に近い位置にある飛跡検出器である。バ
レル方向、エンドキャップ方向ともに 3 層構造になっている。図 1.9 に検出器の構造と写
真を示す。

12

図 1.8: 内部飛跡検出器の断面図 [5]

種類

位置

Pixel

B layer
BarrelEndcapBarrelEndcapBarrelEndcap

SCT
TRT

表 1.1: 各内部飛跡検出器の性能 [6]表面積 (m2 )分解能 σ(µm) チャンネル数 (106 )

0.2
1.4
0.7
34.4
26.7
-

Rϕ = 12, z = 66
Rϕ = 12, z = 66
Rϕ = 12, z = 77
Rϕ = 16, z = 580
Rϕ = 16, R = 580
170
170

16
81
43
3.2
3.0
0.1
0.32

|η|
-2.5
-1.7
1.7-2.5-1.4
1.4-2.5-0.7
0.7-2.5

SCT(Semi Conductor Tracker)
SCT(Semi Conductor Tracker) は、長方形のシリコンウエハー 2 枚から検出器で、シリコンピクセル検出器の外側に位置する。ストリップを巡らした 2 枚のウエハーを 20mrad ず
らして置くことで、２次元読み出しが可能となっている。バレル部には 4 層、エンドキャッ
プ部には 9 層の構造を成している。図 1.10 にシリコンストリップ検出器の構造を示す。

TRT(Transition Radiation Tracker)
TRT(Transition Radiation Tracker) は、SCT のさらに外側に位置する、ストローチューブ検出器とポリプロピレンファイバーを交互に重ねた構造をした検出器である。カバー領
域は |η| < 2.0、バレル部に 73 層、エンドキャップ方向に 160 層、ストローチューブ検出器をそれぞれ並べている。図 1.11 に、TRT の構造を示す。

13

図 1.9: Pixel の構造 [5]図 1.10: SCT の構造 [5]14図 1.11: TRT の構造 [5]1.3.4

カロリメーター

カロリメーターは、中央ソレノイド磁石の外側に位置する。カロリメーターの役割は、電子や、光子、ジェットのエネルギーや軌跡を測定することにある。カロリメーターは、大きく 2 種に分かれ、一つは主に電子と光子を測定する電磁カロリメーター、もう一つは主にジェットを測定するハドロンカロリメーターである。図 1.12 にカロリメーターの断面図を示す。カロリメーターは全部で 4 種類で、最内部の LAr 電磁カロリメーター、タイルハ
ドロンカロリメーター、HEC(エンドキャップ部 LAr ハドロンカロリメーター)、FCal(フォワード部 LAr ハドロンカロリメーター) である。以下に各カロリメーターの詳細を述べる。

図 1.12: カロリメーターの断面図 [5]15LAr 電磁カロリメーター
電磁カロリメーターは、内部飛跡検出器のすぐ外に位置する、電子および光子のエネル
ギーと位置の測定を目的としたカロリメーターである。カバー領域は |η| < 1.5 のバレル部、1.4 < |η| < 3.2 のエンドキャップ部である。どちらの領域でも、電子や光子が鉛の吸収層で起こす電磁シャワーをアルゴンの検出層で検出する、鉛板と LAr のサンプリングカ
ロリメーターであるが、バレル部とエンドキャップ部では鉛板の寸法が異なる (バレル部では |η| < 0.8 で 1.53mm、η > 0.8 で 1.13mm。エンドキャップ部では、|η| < 2.5 で 1.7mm、|η| > 2.5 で 2.2mm。)。バレル部では 22 33 放射長、エンドキャップ部では |η| < 2.5 で26 36 放射長、|η| > 2.5 で 24 38 放射長の厚みがある。電磁カロリメーターの断面図を図
1.13 に示す。電磁カロリメーターは、3 層のアコーディオン型の構造をしている。これは配線を短くして時間応答を改善するため、また ϕ 方向の不感領域をなくすためである。

図 1.13: LAr カロリメーターの断面図 [5]タイルカロリメーター
タイルカロリメーターは、鉄とシンチレータを交互に重ねた構造をした、ハドロンカロ
リメーターである。カバー領域は |η| < 1.7 で、バレル部を覆っている。相互作用長約 7.4λ0の厚みがあり、シンチレータの発行を光電子増倍管で読み出す仕組みとなっている。タイ
ルカロリメーターの断面図を図 1.14 に示す。この図はカロリメーターの１モジュールを示している。64 つのモジュールで ϕ 方向を分割しているため、1 つのモジュールあたり約
5.6◦ となる。

16

図 1.14: タイルカロリメーターの断面図 [5]17HEC(エンドキャップ部ハドロンカロリメーター)
HEC は、銅と、LAr によるハドロンカロリメータで、カバー領域は 1.5 < .|η| < 3.2 である。両サイドで、2 層構造になっており、それぞれ HEC1、HEC2 と呼称する。
FCal(フォワード部 LAr ハドロンカロリメーター)
FCal はカバー領域 3.1 < |η| < 4.9 のフォワード領域を担うカロリメーターである。図1.15 に FCal の断面図を示す。FCal はビーム軸方向 3 層の構造で、第 1 層は銅を用いた
電磁カロリメーター、第 2 層、第 3 層はタングステンを用いたハドロンカロリメーターとなっている。それぞれの相互作用長は 27.6λ0 、3.68λ0 、3.60λ0 である。

図 1.15: FCal の断面図 [5]1.3.5

ミューオン検出器

ミューオン検出器は、ATLAS 検出器の最外部に位置する。陽子-陽子衝突により発生した粒子のほとんどは、カロリメーター検出器を貫通しないため、ミューオン検出器を通過する粒子はミューオンとニュートリノになる。ミューオン検出器の役割は、衝突点から来るミューオンの運動量を測定し、データ取得の際に事象選別を行うことにある (以降は、この事象選別を、LHC-ATLAS 実験において一般的な「トリガー」と呼ぶ)。検出器は 4 種類あり、運動量の精密測定を行うための CSC(Cathode Strip Chamber)、MDT(Monitored
Drift Tubes) を使用し、運動量を概算し、データ取得時に瞬時にトリガーをかけるために
RPC(Resistive-Plate Chamber) と TGC(Thin-Gap Chamber) とを使用している。
図 1.16 にミューオン検出器の概念図を示す。精密測定の役割は、エンドキャップ領域で
CSC、MDT が、バレル領域では MDT が果たしている。トリガーの役割は、エンドキャッ
プ領域で TGC が、バレル領域では RPC が果たしている。検出器は、エンドキャップ側では 3 層の円盤状のステーションに配置され、バレル側では 3 層の円筒状のステーションに配置されている。各ミューオン検出器の性能を、表 1.2 に示す。

18

表 1.2: 各ミューオン検出器の性能
種類

カバー領域

MDT
CSC
RPC
TGC

|η| < 2.7
2 < |η| < 2.7|η| < 1.05
1.05 < |η| < 2.4

分解能 (z/R)

分解能 (ϕ)時間

チェンバー数チャンネル数35µm(z)40µm(R)
10mm(z)
2−6mm

−
5mm
10mm
3−7mm

−
7nsec
1.5 nsec
4nsec

1,088
32
544
3,588

300,000
30,00030,000300,000

ミューオン検出器は、磁場中でのミューオンの軌跡から運動量を導く。図 1.17 に、Z 軸（ビーム軸）を平面にとったミューオン検出器の断面図を示す。ミューオンはトロイド磁
石による磁場領域を通る中で、磁場によって軌道を曲げられる。運動量が大きいほど軌
道は曲がりにくく、運動量が小さいほど軌道は曲がりやすいため、軌跡の曲がり具合からミューオンの運動量を算出できる。
以下では、4 つのミューオン検出器についてより詳しく述べる。

図 1.16: ミューオン検出器の概念図 [5]MDT(Monitored Drift Tubes)
MDT は、ドリフトチューブを並べた構成をした、運動量精密測定用のミューオン検出器である。カバー領域は |η| < 2.7 であり、位置の測定精度は 100µm 以下である。それぞれのドリフトチューブの構造は、図 1.18 に示すように、直径 30mm 程度のカソードチュー
ブの中心に、直径 50µm のアノードワイヤーが通っているものである。そしてチューブ内に、Ar が 97%、CO2 が 3% の比率の混合気体を、3 気圧で詰めている。こうしたチューブ
19

図 1.17: Z 軸 (ビーム軸) を平面にとったミューオン検出器の断面図 [5]が 3 層または 4 層にしたもの 2 つをを合わせて、1 つの MDT チェンバーを為す。図 1.19に、MDT チューブの構造をしめう s。

図 1.18: MDT チューブの断面図 [5]ミューオンが通過する際、チューブ内の気体分子が電離し、アノードワイヤーへと到達する際に電気信号として検出できる。その際のイオンのドリフト時間は最大で 700ns である。LHC での衝突頻度は 25ns おきであるため、これまでトリガーには用いられていない。
しかし、2026 年以降は MDT のエレクトロニクスを改良し、トリガーとして運用する予定である。

CSC(Cathode Strip Chamber)
CSC は、特にカウントレートの高い領域での運動量精密測定のための、ミューオン検出器である。図 1.17 を見ると、エンドキャップの MDT のうち、衝突点に最も近い Inner
Station では、高い η 領域で CSC が搭載されていることが確認できる。これは、|η| > 2.0の領域では MDT のカウントレート上限 150Hz/cm2 を超える粒子が飛来するため、より応答の速くカウントレートの上限の高い CSC を用いる必要があるからである。CSC の構
造は図 1.20 に示す通り、MWPC(Mutiple Wired Proportional Chamber) を 16 枚円形に20

図 1.19: MDT チューブの構造 [5]並べたものである。各チェンバーは、図 1.21 に示すように、動径方向に張られたアノード
ワイヤーと、直行する 2 種のカソードストリップを持ち、1 つはワイヤーに垂直に、もう1 つはワイヤーに平行に配置してある。2 つのストリップを読み出すことによって、2 次元
情報として粒子の軌跡を読み出せる。

RPC(Resistive-Plate Chamber)
RPC は、バレル部のトリガー判定用ミューオン検出器で、カバー領域は |η| < 1.05 である。
図 1.22 に RPC の構造を示す。2mm ギャップにガス (C2 H2 f4 (94.7%), Iso − C4 H10 (5%), SF6 (0.3%))を充填し、その間に 9.800V の高電圧をかけ、直行したストリップによって ϕ − z 方向の２次元情報を読み出す。

TGC(Thin-Gap Chamber)
TGC 検出器は、Multi Wired Proportional Chamber(MWPC) の一種である、エンドキャップ部のトリガー判定用検出器である。カバー領域は 1 < |η| < 2.4 で、R − ϕ 方向の２次元情報を読み出す。図 1.23 に、TGC の構造を示す。第形状のチェンバーを一つの単位として、アノードワイヤーで R 方向を、カソードストリップで ϕ 方向を読み出す。ア
ノードワイヤーは、直径 50mm の金メッキでコーティングしたタングステンワイヤーであり、2.8kV の電圧をかける。カソードストリップには、表面抵抗 1MΩ/cm のカーボンを塗布している。ガスは CO2 を 55%、n − C5 H12 (n-pentane) を 45% を充填している。応答時
間はすべての入射角で 20nsec 以下である。
TGC 検出器では、荷電粒子によるガス分子の電離を利用して、粒子の飛跡を捉える。
荷電粒子がガス層を通過すると、ガス分子が電離して電子とイオンになる。検出器内はアノードにかけた電圧のために電場が働いているため、アノードワイヤーの方に電子が移動
21図 1.20: CSC の構造 [5]

図 1.21: CSC の断面図 [5]22図 1.22: RPC の構造 [5]

図 1.23: TGC の構造 [7]23し読み出される。ただし、荷電粒子によって発生した電子は、アノードワイヤー近傍で強い電場のために分子をさらに電離させて電子雪崩を起こすため、初めに発生した電子は増幅されて検出される。こうして誘起された電荷をカソードストリップで検出するのである。
こうしたチェンバーを円状に並べて、TGC 検出器として用いている。TGC 検出器の全体
図を図 1.24 に示す。

図 1.24: TGC の全体図 [5]1.3.6

ATLAS 検出器のトリガーシステム

LHC による 40MHz の陽子-陽子衝突全てを記録することは処理するデータ量の制限か
ら現実的ではなく、また非効率的である。また、LHC のような陽子-陽子衝突では、ヒッグス粒子をはじめとする関心のある事象に対し、背景事象が非常に多いことがわかっている。図 1.25 に、陽子-陽子衝突における各素粒子と、ヒッグス粒子との散乱断面積の比較を示す。横軸に重心系エネルギー、縦軸に散乱断面積をとっている。LHC の重心エネル
ギーである数 TeV の領域では、全散乱断面積 σtot に対しヒッグス粒子の各生成反応の散乱断面積は非常に小さく、約 50 億分の 1 ほどであり、b クォークなどが主なバックグラウ
ンドとなっていることがわかる。
そうした要請から、ATLAS 実験では、目的の物理事象だけを記録するため、取捨選択を行う「トリガー」を、電子回路上、およびソフトウェアによる処理によって、2 段階に分けて行なっている。トリガーはそれぞれ、Level-1 Trigger(L1 Trigger)、Higher-Level
Trigger(HLT) と呼ぶ。
Level-1 トリガー
Level-1 トリガーは、40MHz の衝突事象すべてについてトリガー判定を行い、100kHz までイベントを選別する。L1 トリガーは、カロリメータの情報によるトリガー (L1 Calo) と24

図 1.25: 陽子-陽子衝突における各素粒子とヒッグス粒子の散乱断面積の比較 [8]25ミューオン検出器の情報によるトリガー (L1 Mu)、これらを複合したトリガー (L1 Topo)の 3 種に分かれる。3 種のトリガーを合わせて 100kHz に収まるように、L1 Accept と呼ばれるトリガーが発行される。このトリガーは、即時的な取捨選択を行うためにトリガー用の検出器情報のみを用いていて、これは検出器の全情報を用いる HLT と大きく異なる点である。なお、これは電子回路上で行われており、具体的には ASIC(Application SpecificIntegrated Circuit) と呼ばれる、特定用途に施行された大規模集積回路や、FPGA(Field
Programmable Gate Array) と呼ばれる、使用者が自在に構成を変更できる集積回路を用いて実装している。
トリガー判定を行い、該当事象を記録するという判断を各検出機のフロントエンド回路に戻すまでの時間は、常に一定の 2.5µs で行うことになっている。これを Fixed Latencyと呼ぶ。Fixed Latency を採用する利便性は、データを取得する際に回路に与える命令を、簡便にできることにある。トリガー回路がトリガー判定を行う間に、フロントエンド回路のバッファに、データを一時保存するシステムとなっている (Buﬀer の容量から、Level-1
トリガーレイテンシーが制限されている)。トリガー判定に用いる時間が一定ならば、デー
タ取得を行うための操作は、常にある一定時間前のデータを取得するという命令を出せば良いことになる。また、Latency は通常 Buch Crossing(BC) という単位で計算する。これは ATLAS 検出器の衝突頻度 40MHz から、衝突同士の時間差 25ns を 1BC とした値である。

Higher-Level Trigger
Higher-Level Trigger は、L1 トリガーを通過したイベントを、ソフトウェアにおける処理でさらに高い精度で選別を行うトリガーのことである。内部飛跡検出器、カロリメータ、
ミューオン検出器の全情報を用いて飛跡再構成を行うことで、1s で 1kHz の頻度までイベ
ントレートを落とすことが可能である。

26

第2章

TGC 検出器

TGC 検出器は、ミューオン検出器の中でもエンドキャップの L1 トリガーを担う検出器であることを既に述べた。この章では、TGC 検出器の ATLAS 実験における役割をより詳細に説明するとともに、本研究で行った system-on-a-chip デバイスの応用先として想定している、検出器のエレクトロニクスの現状についても述べる。

2.1

TGC 検出器の役割

TGC 検出器の ATLAS 検出器における役割は、エンドキャップ領域の L1 トリガー発行にある。ミューオンは衝突点から TGC 検出器まで飛来する際、トロイド磁場中を通過する。荷電粒子であるミューオンは、ϕ 方向にかかった磁場により、η 方向に軌道を変える。
この軌道の曲がり具合から運動量を概算し、閾値を設けることでトリガー発行を行う。
ただし、TGC 検出器は磁場の外側にあるため、TGC 検出器を通過している間には軌道を変えない。そのため、曲率を再構成した飛跡から直接割り出すことは出来ない。そこで用いているのが、Point Angle Measurement と呼んでいる手法である。図 2.1 に、Point
Angle Measurement の概念図を示す。この手法ではまず、ミューオンが無限大の運動量を持っていた時の軌道、すなわち衝突点からまっすぐ TGC の M3 へ向かう飛跡をとる。そして、実際の TGC 検出器で再構成した飛跡との距離 dR, dϕ を各ステーションで求めることで、運動量の概算を行う。

図 2.1: Point Angle Measurement の概念図

27

2.2

TGC 検出器の配置

TGC 検出器は磁場の内側に 1 層、外側に 3 層、ステーションに設置してある。RZ 平面
における TGC の断面図を図 2.2 に示した。磁場の内側では、|η| 方向に 2 つに分かれていて、|η| の小さい方を EI(Endcap Inner) チェンバー、大きい方を FI(Forward Inner) チェ
ンバーと呼ぶ。磁場の外側については、衝突点の側から順に M1、M2、M3 と呼び、これらを総称して BW(Big Wheel) と呼ぶ。これらのうち、EI/FI、M2、M3 は doublet 構造
で、M1 のみ triplet 構造である。

図 2.2: TGC の RZ 平面における断面図 [9]また、Rϕ 方向における M1、M3 の断面図を図 2.3 に、EI、FI の断面図を 2.4 に示す。
FI、M1、M2、M3 は全領域を覆っている一方、EI は一部の一部の領域に欠けがある。これはトロイド磁石が存在するためである。

2.3

トリガーの発行単位

TGC におけるトリガーの発行は、まずトリガーセクターという単位でそれぞれ処理される。これは 1.05 < |η| < 1.9 の領域をエンドキャップ領域と呼び ϕ 方向に 48 分割し、
|η| > 1.9 の領域をフォワード領域と呼び ϕ 方向に 24 分割し、これらを 1 つの単位としたものである。それぞれのトリガーセクターは、η 方向、ϕ 方向にさらに細かく分割し、RoI(Region of Interest) という単位で呼称し (図 2.5 を参照)、これを L1 ミューオントリ
ガーにおける位置情報の最小単位として用いている。エンドキャップ領域では、1 つのト28

図 2.3: TGC の Rϕ 平面における断面図 [10]図 2.4: TGC の Rϕ 平面における断面図 [10]29

リガーセクターを η 方向に 37 分割、ϕ 方向に 4 分割したもの一つの単位とし、フォワード
領域では、η 方向に 16 分割、ϕ 方向に 4 分割して、これらを一つの RoI としている。

図 2.5: TGC の L1 トリガーで用いる RoI の概念図 [5]2.4TGC エレクトロニクス

TGC のエレクトロニクスは、トリガーを発行するための系 (トリガー系) と、検出したデータを読み出すための系 (リードアウト系) の 2 つに大別される。図 2.6 に、TGC エレク
トロニクスの全体図を示す。TGC で検出されたアナログ信号は、ASD(Amplifier Shaper
Discriminator) で LVDS 信号へ変換され、PP ASIC(Patch Panel ASIC) に送られる。ここで各信号のタイミング調整を行い、SLB ASIC(Slave Board ASIC) へ送られる。SLBASIC から、トリガー系とリードアウト系の 2 つのラインに分かれる。
トリガー系では、SLB ASIC で低次のコインシデンス処理を行い、結果を HPT(High-Pt)
へ送る。HPT では、さらに詳細にコインシデンス処理を行い、結果を SL(Sector Logic)
へ送る。SL でさらに EI/FI、タイルカロリメーターの情報を用いて、最終的なトリガー判定を下し、結果を MuCTPi(Muon Central Trigger Processor Interface) に送信する。
リードアウト系では、SLB ASIC で受け取った信号をバッファに一時保存する。このう
ち、トリガー判定 (L1 Accept) を受け取った BC のデータのみ、デランダマイザーを経
由して後段の SSW(Star Switch) に送られ、それ以外は破棄される。SSW では、送られてきたデータを圧縮して、ROD(Readout Driver) に送られる。ROD は、データを変換しROS(Readout System) に送る。
以下で、各エレクトロニクスについて詳しく述べる。

30

図 2.6: TGC エレクトロクスの全体図 [5]

2.4.1

ASD

ASD は、TGC チェンバーが出力するアナログ電荷信号を、電圧信号に変換する (初段のアンプはチャージアンプ)。また、信号を増幅、整形したのち、閾値電圧を超えた信号
だけを LVDS(Low Voltage Diﬀerential Signaling、低電圧差動信号) のデジタル信号として、後段の PP ASIC(Patch Panel ASIC: 2.4.2 で記述) へ送る。差動信号を用いているのは、放射線など外的要因によるエラーやノイズに強いためである。ASD は、4 つの ASICを搭載した ASD ボードの形で TGC 検出器上に搭載されている。ASD ボードの画像を図2.7 に示す。ASD ボード 1 つあたりのチャンネル数は 16 つである。

2.4.2

PP ASICPP ASIC と、次に述べる SLB ASIC は、PS ボード (Patch Panel ASIC and Slave Board
ASIC Board) と呼ばれる基板上に併せて搭載されている。PP ASIC の役割は、ASD から受け取った信号のタイミングを合わせ、また LHC clock へ同期させることにある。タイミ
ング調整が必要なのは、信号の発生源となった粒子の TOF(Time of Flight) の違い、またチャンネル毎のケーブル長の違いがあるためである。PP ASIC によって delay をかけてタイミングを調整し、LHC clock と同期して Bunch Crossing の識別を行なった上で、SLB
ASIC へ信号を送る。各 PP ASIC は、32 つのチャンネルを処理する。

31

図 2.7: ASD ボードの画像 [11]2.4.3

SLB ASICSLB ASIC は、図 2.8 に示すように、トリガー系とリードアウト系の 2 つのラインが存在する。トリガー系としての役割は、ヒット情報のコインシデンスをとることにある。図2.9 に、SLB のトリガー部のダイヤグラムを示す。具体的には、TGC の M1 の 2−out−of3
コインシデンス (ただし、ストリップは 1−out−of−2)、M2−M3 の 3−out−of−4 コインシ
デンス、EI/FI の 1−out−of−2 コインシデンスをとる。M1、M2−M3 のコインシデンス
結果は、HPT に LVDS で送信される。また、EI/FI のコインシデンス結果は、シリアル通信の規格の一つてある、G−Link で HPT を介さず Sector Logic へ送られる。
リードアウト系としては、トリガーが発行されるまでデータを保持するバッファとして機能する。このバッファを L1 バッファと呼ぶ。L1 バッファは最大で 128BC 分データを保持することができ、L1 トリガーが発行された場合、そのイベントの前後 1BC のデータとともに、リードアウト系の後段である SSW へ、シリアル信号として送る。

2.4.4

HPT

HPT は、トリガー系における SLB ASIC の後段のモジュールである。SLB ASIC で処理される、M1 コインシデンス、M2−M3 コインシデンスをとって送られてきた情報を用いて、さらに M1−M3 コインシデンスをとる。それぞれのチャンネル情報から位置の差を∆R、∆ϕ として計算し、結果を Sector Logic へ送信する。

2.4.5

Sector Logic

Sector Logic は、エンドキャップのトリガー系における最終段のモジュールである。HPTの情報、SLB ASIC から送られる EI/FI の情報、タイルカロリメーターの信号を併せて、

32

図 2.8: SLB のブロックダイヤグラム [10]図 2.9: SLB のトリガー部のダイヤグラム [10]33pT 計算を行い、トリガー判定を行う。また、Sector Logic では、前段のエレクトロニクス
では独立に扱っている η と ϕ のコインシデンスをとる。SL ボードの画像を 2.10 に示す。

図 2.10: SL ボードの画像 [12]前段のトリガーと大きく異なるのは、これまで TGC の BW のみでとっていたコインシ
デンスを、より内部の検出器の情報を用いている Inner Coincidence をとっている点である。これは、Run−1 において発行されていたトリガーは、データ取得後再構成を行なって検出される、衝突点由来のミューオンの数に比べて、多かったためである。それを示す結果として、Run-1 での L1 トリガーとオフラインミューオンの比較 [13] を図 2.11 に示す。
これは、本来ミューオンが来ていないイベントに対しても、トリガー発行してしまっていたことを意味し、特に |η| の大きい領域で顕著であった。この原因は、衝突点由来でない
荷電粒子が、図 2.12 のような経路で TGC 検出器に飛来する場合であることがわかった。
これをミューオンではない「フェイク」として除外するため、Inner Coincidence をとっているのである。

2.4.6

SSW

SSW は、リードアウト系における SLB ASIC の後段のモジュールである。シリアル信号をパラレル信号に変換し、圧縮する。TGC のヒット情報は、全チャンネルのうちごくわずかなチャンネルだけが反応している場合がほとんどである。SSW では、値が 0 でない場合のみアドレスをつけて、後段の ROD に送ることで、データ容量を削減している。

34

図 2.11: Run-1 での L1 トリガーとオフラインミューオンの比較 [13]図 2.12: Inner Coincidence の概念図 [14]35

2.4.7ROD

ROD は、リードアウト系のモジュールで、SSW の後段にある。複数の SSW から信号を受け取り、同じ BC のイベントに ID をつけてまとめる Event Building を行い、S-linkと呼ばれる規格で ROS(Readout System) へ送る。

36

第3章

Phase II アップグレード

LHC-ATLAS 実験が、改良のための停止期間を挟みながら運転を続けていることはすでに述べた。2018 年末に、Run-2 を終えて運転を停止し、2 年間の間に検出器や読み出し回
路のアップグレードを行う。これを Phase I アップグレードと呼ぶ。また、2 年後から 3 年
間の Run-3 を終えたのちに、さらなるアップグレードを行う。これを Phase II アップグ
レードと呼ぶ。本章では、前提となる Phase I アップグレードについても簡単に述べた上で、Phase II アップグレードにおける LHC、ATLAS のアップグレードの内容、特に TGC
エレクトロニクスのアップグレードについて詳しく述べる。

3.1

LHC のアップグレード

LHC の Phase II におけるアップグレードは、ルミノシティを大きく向上することにあり、これを HL-LHC(High Luminocity LHC) 計画と呼ぶ。表 3.1 に LHC の運転計画を示す。ここで、E[TeV] は重心系エネルギー、Lp は瞬間最大ルミノシティ、Li は積分ルミノ
シティ、BC はバンチ幅、Np は平均パイルアップ数を示す。重心系エネルギーについては、
Phase I アップグレードで 14TeV に向上する。これは LHC の設計上の最大エネルギーであり、HL-LHC でも同じ重心系エネルギーで運転される。一方で、瞬間最大ルミノシティ
は PhaseI アップグレードでも向上する予定だが、Phase II アップグレードで大きく向上する。これによって、より高統計で物理解析が可能となる。
表 3.1: LHC の運転計画
運転計画

運転期間 [年]

Run-1
Run-2
Run-3
Run-4(HL−LHC)

2011−20122015−2018
2021−2023
2026−2036

E[TeV]
7−8
13
14
14

Lp [cm−2 s−1 ]0.7×1034
1.33×1034
3.0×1034
5.0 ×1034

Li [fb−1 ]
25
100
500
3000

BC[ns]
5025
25
25

Np [個]
15
25
80
140

HL-LHC を実現するために、LHC の様々な箇所がアップグレードされる。HL-LHC における LHC の主なアップグレード内容を図 3.1 に示す。
従来の衝突点前のビーム収束磁石に比べて，より強力にビームを収束させられる四重極磁石が 12 つ導入される。衝突前にビームを傾けて輝度を向上させる、超伝導クラブキャ
ヴィティーが 8 つ新たに導入される。偏向用の二重極マグネットも、小型かつより強力なものとなる。空いたスペースに、15 から 20 のコリメータを設置し、ビームの収束性を向37

図 3.1: Phase II アップグレードにおける LHC の主なアップグレード

38上させる。他にも、電流を送るための高温超伝導ケーブル、1.9K のヘリウム低温槽など、
LHC のシステムの多くが刷新される。

3.2

ATLAS のアップグレード

LHC 側のアップグレードによってルミノシティが向上することは、ATLAS 検出器にとっては新たな課題にもなる。そのことは、平均パイルアップ数 Np の増加と大きく関係する。パイルアップとは、一度のバンチ衝突の際に起きる相互作用の数である。パイルアップはルミノシティの向上に伴い増加し、これはカロリメーターの飛跡再構成の精度やエネ
ルギー分解能、トリガー判定に悪影響をもたらす。そのため、ATLAS 検出器のアップグ
レードでは、パイルアップの増加に耐えられるより高精度の飛跡再構成、エネルギー分解能の向上を行う必要がある。

3.2.1

ATLAS の Phase I アップグレード

Phase I アップグレードにおける ATLAS 検出器の主な変更点は、LAr カロリメータの読み出し回路の改良と、磁場の内側にあるミューオン検出器 Small Wheel の、New Small
Wheel との入れ替えである。以下にその概要を示す。
LAr カロリメータ読み出し回路の改良
Phase I アップグレードにおける主要な改良の一つは、LAr カロリメーター読み出し回路の改良にある。現行の読み出し回路は、読み出しの精度は η 方向、ϕ 方向ともに 0.1 ほ
どで、これは検出器本来の制度よりも低い値である。これを改良し、電磁シャワーの形ととジェット由来の信号の形とを区別することで、トリガーレートを大幅に削減できる。

New Small Wheel
エンドキャップ領域における、磁場の内側の領域にあるミューオン検出器を、外側の Big
Wheel と対応して Small Wheel と呼ぶ。Phase I アップグレードのもう一つの主要な改
良点は、この Small Wheel を取り替え、New Small Wheel とする計画である。図 3.2 に、
New Small Wheel の概念図を示す。New Small Wheel は、大きさとしては Small Wheelとほぼ同じの、8 つのチェンバーを合わせた円状の構造をしている。また、New Small
Wheel の構造を図 3.3 に示す。トリガー判定用の small-strip TGC(sTGC) と、精密測定用の MicroMegas(MM) を重ねた構造となっている。
small-strip TGC は、TGC と同じく MWPC の一種である。現行の TGC との相違点は、
幅が 1/10 となったストリップで重心電荷の位置を使って、η 座標を求めることで位置分解能を向上させたことにある。
MicroMegas は、Run-3 でさらに向上するルミノシティに対応するため導入される検出器である。Run-3 では瞬間最大ルミノシティ3 × 1034 cm−2 s−1 で LHC は運転され、|η| の大きい領域における粒子のカウントレートに換算すると 300Hz/cm2 である。これは、現39

行の MDT の許容できるレート 150Hz/cm2 を大きく上回るため、MDT と入れ替わる形でMicroMegas が導入される。

図 3.2: New Small Wheel の概念図 [15]図 3.3: New Small Wheel の構造 [15]3.2.2

ATLAS の Phase II アップグレード

ATLAS は Phase II アップグレードにおいて、HL-LHC の高カウントレート環境で動作することが求められる。主な改良箇所は、内部飛跡検出器を全てシリコン検出器にすることと、トリガー検出器におけるエレクトロニクスの総取替えである。ここでは、本研究と大きく関係のある TGC エレクトロニクスのアップグレードについてのみ、次節で詳しく
述べる。

40

3.3

TGC エレクトロニクスのアップグレード

Phase II アップグレードにおける、ATLAS の変更点のうち、本研究の主題の関係する
TGC エレクトロニクスのアップグレードについて記す。図 3.4 に、Phase II アップグレー
ドにおける TGC エレクトロニクスの全体図を示した。2 章でとりあげた現行のエレクト
ロニクス、および Phase I アップグレード後のエレクトロニクスから、全てのエレクトロニクスが入れ替えられる。その中で最も大きな変更点は、タイミング調整を行なった TGCの信号を、コインシデンスをとらずに全て後段の Sector Logic へ送る形になったことである。この変更により、Sector Logic においてトリガー効率を数 % あげ，同時に運動量分解能も向上させることを目的としている。

図 3.4: Phase II アップグレードにおける TGC エレクトロニクスの全体図
また、Sector Logic におけるトリガー判定には MDT の情報も新たに用いる。Phase II におけるトリガー系の概念図を図 3.5 に示す。Sector Logic は、TGC、NSW(ただし、NSW
Trigger Processor によって処理された情報)、RPC(BIS7/8)、タイルカロリメーターから情報を読み出し、MDT Trigger Processor とは相互に情報を送受信する。そして結果を、
Level-0 MUCTPI に送信する。
エレクトロニクスの刷新において、大規模システムをスローコントロールするシステ

41図 3.5: Phase II アップグレードにおけるトリガー系の概念図
ムとして、新たに ZYNQ SoC を搭載する予定である。Phase II アップグレードにおけるSector Logic の完成予定図を図 3.6 に示す。新しい SL では、こうした各検出器からの情報
が最大 100 つの光受信機、最大 60 つの光送信機を用いて、大規模 FPGA へと送受信されるが、SL の FPGA ファームウェアをロードする機能を、ZYNQ SoC が担う。
また、Phase II アップグレードにおける PS Board の完成予定図を、図 3.7 に示す。ZYNQから、PS Board に取り付けられている PP ASIC のレジスタへの読み出し、書き込みを行うことを想定している。
PS Board、Sector Logic における ZYNQ の運用計画の概念図を、3.8 に示す。ここではコントロールルームなどに置かれたホストの PC から、ATLAS のカウンティングルー
ムに設置される基板に置かれた ZYNQ に、光 Ethernet でアクセスすることを想定している。この ZYNQ から、上に述べた大規模 FPGA のコンフィギュレーションや、検出器に取り付けられる PP ASIC のレジスタへの読出しと書き込みといった命令を与える計画である。
ZYNQ SoC は、FPGA とプロセッサーが一体となったチップである。このチップは、コントロールルームと SFP+を介して TCP/IP 通信を行うことができるという点では、プロセッサーとしての特徴を持つ。また一方で、AXI Bus を経由して ZYNQ の FPGA 部と大規模 FPGA 間に高速伝送のラインを設けることができるという点などでは FPGA としての特徴を持つ。これらの特徴を活かし、TGC エレクトロニクスにおいては主に大規模 FPGA や複数の FPGA のマスターとして、スローコントロールに用いる予定である。
ZYNQ SoC については、本研究の主題であるため、より詳しく第 4 章で述べる。
エレクトロニクスのアップグレードによって、Level−0 トリガーの Eﬃciency がどれだ
け改善されるかをシミュレーションした結果を、図 3.9 に示す。赤のプロットが、Phase
II アップグレード以降の Eﬃciency を示し、比較として Run−1 の Level−1 トリガーを示した。横軸をデータ取得後に解析を行なったミューオンの横運動量で、縦軸を Eﬃciency

42図 3.6: Phase II アップグレードにおける Sector Logic の完成予定図としている。これを見ると、高運動量の指標となる 20GeV 以上では、Run−1 と比較してEﬃciency が数 % 向上し、かつトリガーによって振い落したい 20GeV 以下では、Run−1と比較しても Eﬃciency を落としていて、トリガー精度が向上していることが確認できる。

43

図 3.7: Phase II アップグレードにおける PS Board の完成予定図

44

図 3.8: TGC エレクトロニクスにおける ZYNQ を運用する計画の概念図

45

図 3.9: Phase II アップグレード後の TGC による Level-0 トリガーの Eﬃciency シミュ
レーション

46

第4章

Zynq を用いた開発

LHC-ATLAS 実験における、ミューオン検出器 TGC のエレクトロニクスアップグレー
ドにおいて、ZYNQ SoC と呼ばれるモジュールを用いる予定であることはすでに述べた。
TGC エレクトロニクスにおいてこれまで、Sector Logic などで FPGA は搭載していたが、
ZYNQ SoC デバイスのような FPGA とプロセッサーが一体となったチップは、新しいデヴァイスの使用経験は、本研究のグループにおいてはなかった。
そこで本研究では、ZYNQ を用いた開発手法を確立することを目的に、いくつかの基本的な機能の実装を行った。一つは ZYNQ をマスターとして他の FPGA を遠隔から JTAG
接続する Xilinx JTAG Cable と呼ばれる機能である。また、実際の実験において頻繁に使用するであろう、ネットワーク経由でのブートイメージの更新手段についても確立した。
本章では、ZYNQ について説明した上で、こうした機能の実装内容について述べ、さらに今後の展望について記述する。

4.1

SoC デバイス「ZYNQ」

はじめに、SoC(System on a chip) デバイス「ZYNQ」について説明する。Zynq とは、
Xilinx 社の提供する、FPGA とプロセッサーが一体となったチップである。図 4.1 に、
ZYNQ の概念図を示す。この図が示す通り、ZYNQ は大きく Processing System(PS)、
Programmable Logic(PL) の 2 つから構成される。PS には ARM CPU を搭載し、DRAM
Controller や周辺機器へのポートへ接続されている。PL は、従来の FPGA と同様に回路構成を自在に変更できる。この 2 つの部位は、AXI Bus(Advanced eXtensible Interface)によって接続されている。AXI Bus とは、ARM 社が公開しているインターフェイスの規格の一つであり、特にマスターとスレーブ間をつなぐ際に使用される。
一般に高エネルギー物理実験において、CPU はハードウェアのモニタリングに、FPGA
はオンラインのリードアウトやトリガーの発行に利用されてきた。ZYNQ は双方の特徴を併せ持ち、第 3 章でも触れたような応用が期待される。本研究では、LHC-ATLAS 実験を始めとする、高エネルギー物理実験における Zynq の応用を目指し、基礎的な機能のデモ
ンストレーションを行った。
本研究に使用した、ZYNQ 評価ボード「Zybo Z7-10」の画像を図 4.2 に示す。
今回の使用用途における評価ボードの条件は、大きく 3 つである。一つは、ZYNQ をJTAG Bus のマスターとして使用できる IO ピンが十分存在すること、もう一つは物理的に配線を行うためのコネクタが存在すること、そして Ethernet 接続でホスト PC と接続するためのコネクタが存在することである。
Zybo Z7-10 に搭載している ZYNQ SoC は、XC7Z010 である。今回の使用用途では、PS の動作周波数や PL における FPGA リソースに関して問題なく動作する。表 4.1 に、

47

図 4.1: ZYNQ の概念図

図 4.2: ZYNQ 評価ボード「Zybo Z7-10」

48

XC7Z010 の主な機能の一覧を示す。
表 4.1: XC7Z010 の主な機能一覧 [16]プロセッサコア
Arm Cortex-A9 MPCore
最大周波数667MHz
オンチップメモリ
256KB
外部メモリ
DDR3
外部不揮発メモリ
QSPI、NAND、NOR

FPGA
ロジックセル
LUT
フリップフロップ

4.2

Artix-7 FPGA
28K
17,60035,200

一般的な ZYNQ の開発手順

次に、ZYNQ を実際に運用する上で必要な、開発環境と開発の手順について説明する。
ZYNQ の開発は、PL（FPGA）に実装する論理回路実装のための開発 (ハードウェア
開発と呼ぶ) と、PS(CPU) に実装する組み込み OS の開発 (ソフトウェア開発) を、並行して行う。具体的にハードウェア開発では、Xilinx 社の提供する FPGA 開発環境である「Vivado」を用いる。従来の FPGA 開発と同様、ハードウェア言語や GUI での操作で論理回路を実装する。一方これまでと異なるのは、CPU から PL へのアクセスを可能にするために、物理アドレスを割り当てる操作が必要である点だ。これは、ZYNQ が PS から PLにアクセスするような命令をソフトウェアで実行する際に、AXI Bus ごとに指定された物
理アドレスを用いて、どの Bus への命令なのかを識別するためである。Vivado の GUI において物理アドレスを割り当てている様子を図 4.3 に示した。これは図 4.4 のブロックデザインと対応し、各 AXI GPIO それぞれ LED、スイッチ、ボタンを動作させる。物理ア
ドレスは基準となる値と最高値を定義していて、目的に応じて重複なく十分な容量を与えておけばよい。例えば LED やスイッチ、ボタンは 1 つに対して ON、OFF を 1 ビットで表せるため、数ビットあれば評価ボードに搭載されているスイッチを表せるので、十分余裕を持って物理アドレスを割り当てられていることがわかる。
こうして、ZYNQ を含めたブロックデザインを完成させる。ブロックデザインの一例を図に示す。
ZYNQ Processing System は、ZYNQ と使用する各 Peripheral を定義する。Processor
System Reset は、PS および各 AXI Bus にリセットの命令を与える役割を持つ。AXIInterconnect は ZYNQ Processing System と各 AXI Bus の中継となる。これに、使用したい用途に合わせて AXI Bus の IP をおき、接続する。この例では、評価ボードに搭載されている LED、スイッチ、ボタンを使用するための汎用の AXI Bus である、AXI GPIOを定義している。
ソフトウェア開発については、Linux 環境で、Zynq に搭載された CPU(ARM) で動作する OS をクロスコンパイルする必要がある。本研究においては、OS イメージのビルド

49

図 4.3: Vivado を用いた物理アドレスの割り当ての様子

図 4.4: Vivado を用いたブロックデザインの一例

50に必要なライブラリが揃っている Xilinx 社の提供するパッケージ「Petalinux」を用いた。
Petalinux の利用は、Linux 環境のコマンドライン上での CUI 操作が主となる。また、動作させるアプリケーションのソースコードも用意し、Linux カーネルのビルドと同時にコンパイルする。本研究では、C 言語を用いてアプリケーションを実装した。ここで実装したアプリケーションは、ZYNQ OS 起動後、コマンドラインで実行できるようになる。図4.4 におけるブロックデザインに対応して、例えば、8 つのスイッチの値を 8bit として読み出し、8 つの LED へその 8bii の値をそのまま出力することで、スイッチの ON、OFF に対応して LED が点滅させることが出来る。また、「割り込み」を行うことも可能であり、
例えば 5 つのボタンの値を 5bit として読み出し、0 でない値が読み出された時にプログラ
ムをストップさせることが出来る。
加えて、ハードウェア開発の段階で定義した物理アドレスを、ソフトウェア開発の際に対応させる必要がある。物理アドレスはソースコード内でメモリ空間を参照する際に正しく指定することによって、初めて正しく動作するためである。また、device-tree と呼ばれるファイルを、ビルドする際に使用することができる。このファイルは、所定の文法通りに各
AXI Bus の物理アドレス（基本の値と幅）、AXI Bus の種類など必要な情報を記し、それぞれに名前をつけて識別できるような形で羅列する、テキストファイルである。Petalinux
を用いてビルドする際、この device-tree が参照されると、ここで名付けておいた AXI Busの名前を、物理アドレスの代わりにソースコードで用いることが出来る。device-tree ファ
イルを用いることの利点は、すべての物理アドレスの指定を単一のファイルで行うことができるため、アプリケーションそれぞれのソースコードで指定する場合に比べて重複や過不足を防げることである。物理アドレスの指定間違いは、深刻な動作不良を引き起こす可能性もあるので、本研究では device-tree を用いた。device-tree の記法の一例を、図 4.5 に示す。この例では、ある単一の AXI Bus への物理アドレスを、割り当てている。

図 4.5: device-tree の記法の一例 [17]こうしたセットアップの後、Boot Image のビルドを実行する。作成したイメージを SD
カードにコピー、またはボードに搭載した、QSPI のような他の不揮発メモリに搭載し、起動させる。
起動した ZYNQ を操作する方法として、最も簡単な方法は、ホスト PC と ZYNQ を

51

USB ケーブルなどで接続し、シリアル通信を開くことである。シリアル通信確立後は、ホスト PC 側から CUI で ZYNQ OS の操作が可能となる。

4.3

Xilinx Virtual Cable

Xilinx Virtual Cable とは、ホスト PC と TCP/IP 接続した ZYNQ を経由し、ターゲッ
ト FPGA をリモートでプログラムする機能である。基本となるソースコードは Xilinx 社
が配布していて、本研究では自身の環境に合わせてこれを適宜修正し、使用した。実際に研究室で行なったセットアップの様子を図 4.7 に、ブロックデザインを図 4.6 に示す。
ZYNQ を搭載した評価ボードとして、Zybo Z7-10 を、Target FPGA として Zedboard,
Microzed を使用した (これらの評価ボードも Zynq を搭載しているが、この開発においては ZYNQ としての機能を使用していない)。ホスト PC と ZYNQ は Ethernet Cable で接続し、ZYNQ と Target FPGA は HW-USB-FLYLEADS-G(空中配線に用いる、Xilinx 社
製の JTAG ヘッダーに対応するケーブル) で接続している。

図 4.6: Xilinx Virtual Cable における Vivado によるブロックデザイン
このセットアップは、3 章にて紹介した ZYNQ をマスターに、他の FPGA をスレーブとした ZYNQ SoC の利用方法を前提としている。
実行の流れは以下の通りである。まず、ZYNQ 評価ボードの電源を入れ、ZYNQ OS を実行する。次にホスト PC から、ZYNQ のあるポート番号に、TCP/IP パケットを送信する。すると ZYNQ は、パケットを受け取り、PL のピンから JTAG 通信を行う。これにより、ホスト PC からは、Xilinx の GUI から TCP/IP 経由で、JTAG を用いた機能を利用可能になる。この Xilinx Virtual Cable の実装により、ZYNQ を複数の FPGA の JTAGBus 上のハブとして利用可能であることを検証した。実際にホスト PC 側から ZYNQ への JTAG Bus が開通している様子を、図 4.8 に示す。ここでは、ホスト PC と TCP/IP 接
続された ZYNQ が検知できていることが確認できる (青線で囲んだ部分)。さらに、その52

下のレイヤーに、ZYNQ と JTAG ケーブルで繋がった FPGA が、FPGA ファームウェアのダウンロードを待機している状態で確認できる。

図 4.7: Xilinx Virtual Cable の試験の様子

4.4

ネットワーク経由での更新

ネットワーク経由で Zynq OS を更新する手順について、本研究で検証した手順を示す。
ネットワーク経由での更新の概念図を 4.9 に示す。すでに述べたように、Zynq は基板上に取り付けた、SD カードや SPI Flash のような記憶デバイスからブートイメージを読み込
み、OS を起動する。
起動した ZYNQ に対する通信方法として、ホスト PC と ZYNQ 評価ボードの間に USB
ケーブルなどを介したシリアル通信を確立する手法を、一例として示した。しかし、これはホスト PC が評価ボードと直に有線で繋がっている場合に限るため、研究室の試験では有用だが、実際の大規模な実験では利用しにくい。
そのため、ZYNQ OS とホスト PC との接続には TCP/IP 接続を用いることが実用的な手段である。ここでは、使用した評価ボードに搭載されているコネクタ Ethernet-phy を用いた接続の確立手法について示す。
TCP/IP 接続の確立には、ハードウェア開発の段階では、ZYNQ Processing System で
Ethernet-phy を利用するよう設定し、ソフトウェア開発においては device-tree におけるEthernet-phy の使用の定義を明記すれば良い。また、Linux カーネルのビルドの際に IP
アドレスを重複のないように固定し、起動した際に割り当てられる IP アドレスがわかるよ53

図 4.8: Host PC から、ZYNQ への JTAG Bus が開通している様子
うにしておく。起動後は TCP/IP 通信が可能となり、例えば ssh 接続などによって、ネットワーク経由でのコマンドライン上の操作が可能となる。
この延長として、scp などのコマンドで、ネットワーク経由で SD カード上のブートイ
メージを上書きし、再起動すると、ZYNQ OS は上書きしたブートイメージを読み込んで再起動する。すなわち、ネットワーク接続さえ確立されていれば、任意のタイミングで、OS を更新できることが確認できた。

4.5

今後の計画

今後の実装計画として、AXI Chip2Chip[18] について述べる。AX CIhip2Chip は、AXI
Bus を用いたチップ間の高速伝送を行う IP の名称である。Xilinx 社からハードウェア言語
によるソースコードが配布されていて、使用者は仕様をもとに自身の FPGA アーキテク
チャの中に組み込むことになる。図に AXI Chip2Chip の ZYNQ を用いた応用として、研究グループで想定している実装の概念図を図 4.10 に示した。AXI Chip2Chip IP を ZYNQ
ならびに通信を行う FPGA に実装し、チップ同士の通信を AXI Chip2Chip が担う形となる。この例では、ZYNQ をマスター、別の FPGA をスレーブとして、ZYNQ から FPGA
におけるレジスターのコントロールや、AXI Chip2Chip を経由したデータモニタリングを行うことを想定している。

4.6

実験における運用の想定

実際の実験において、図 4.11 のような運用を一例として想定している。ここでは、ZYNQ
を検出器の読み出し/トリガー用フロントエンド FPGA のスローコントロールに用いてい54

図 4.9: ネットワーク経由での更新の概念図

図 4.10: AXI Chip2Chip の概念図

55

る。本研究において検証した ZYNQ の機能は、以下のように応用できると考えている。一つには、ホスト PC と ZYNQ とのイーサネット通信を確立し、リモートでの更新が可能であることを検証したことである。LHC-ATLAS 実験を含め、高エネルギー実験においては、FPGA を含む読み出し/トリガー用の電子回路を、ホスト PC から遠隔に操作することも多い。これは例えば、エレクトロニクスを検出器のすぐ近くに設置する必要がある
ために、放射線管理区域に設置されているような場合である。こうした場合でも、ホスト
PC とイーサネット通信を確立していれば、リモートで更新が可能であるため、実験の状
況に即して適宜 OS の更新ができる。また、ZYNQ をマスター、他の FPGA をスレーブとした JTAG 通信を可能とする、Xilinx Virtual Cable の機能も、様々な形で応用が期待できる。システムを立ち上げる際に、FPGA にファームウェアをダウンロードして利用する際に必須であることはもちろん、ビットエラーレートを計測する IBERT 試験なども、
JTAG Bus で利用できる。また今後、AXI chip2chip を用いて、高速信号伝送を実装予定
である。

図 4.11: 今後の運用における Zynq の利用の概念図

56

第5章

まとめと今後

まとめと今後の展望について記す。
本研究では、高エネルギー実験において、プロセッサーと FPGA が一つになったチッ
プ「ZYNQ」を応用するべく、開発環境を整備した。一つの具体的な応用先として、LHCATLAS 実験においてトリガー判定の役割を果たす TGC 検出器の新たなエレクトロニクスを想定している。今後予定されているエレクトロニクスの刷新の際、Zynq が高輝度に対応したフロントエンド、バックエンドの FPGA をスローコントロールする役割を担うシステムを計画している。
本研究では、開発環境を整備する過程で、Zynq を高エネルギー実験において利用する
上で基礎的かつ必須な機能を評価ボードを用いて開発し、動作を検証した。一つは、遠隔での JTAG 制御を可能にする Xilinx Virtual Cable(XVC) の実装である。これにより、
TCP/IP 接続を確立した ZYNQ と通信が確立されれば、この ZYNQ に接続された FPGAへの JTAG 制御が可能であることを検証した。また、TCP/IP 通信を用いて、遠隔からOS を更新できることを実証した。高エネルギー実験のように、システムの系が大規模であったり、放射線環境の問題であったりする場合では、これらの機能は必須となる。
今後の予定として、AXI Chip2chip を用いた、チップを経由したレジスターコントロー
ルやデータモニタリングや、高輝度 LHC におけるスローコントロールの設計を計画して
いる。

57

謝辞

本研究を行うにあたってお世話になった方々に、ここで感謝の意を述べさせていただきます。
石野雅也教授には、研究を行う機会を与えて下さり、毎回のミーティングでのアドバイスや、論文執筆でも多くの助言をして下さったことに、心より感謝いたします。また、奥村恭幸准教授には、ミーティングで指摘いただいたことはもちろん、日々の研究の際にも、細かい疑問まで親身になって指導していただいたことを、深く感謝いたします。普段のミーティングでは、齋藤智之助教にも研究について相談させていただいたことを感謝いたします。退官された坂本宏元教授には、研究を始めたばかりの頃、基本的なことから指導していただいたことを感謝いたします。研究生活では、同期である小玉昂史氏や桶作愛嬉氏にも、助言をいただいたり、研究報告から学んだりする中でお世話になったことを感謝いたします。
その他、ATLAS 実験に参加されている先生、先輩方にもお世話になりました。ミーティ
ングや学会発表前のコメントをいただいたり、CERN 滞在中の LHC-ATLAS 実験に関する講義であったり、普段の食事であったりと、様々な場面でお世話になりましたことを心より感謝いたします。
最後に、大学院まで私を支えてくれた両親に深く感謝いたします。

58

参考文献

[1] KEK ホームページ ”https://www.kek.jp/ja/newsroom/2012/07/27/1500/”[2] CERN Document Server / Photos ”http://cds.cern.ch/collection/Photos”[3] ICEPP ホームページ ”https://www.icepp.s.u-tokyo.ac.jp/research/atlas.html”[4] ATLAS Collaboration, HL-Plan, ”http://www.hilumilhc.web.cern.ch/about/ hllhc-project”[5] ATLAS Collaboration, ”The ATLAS Experiment at the CERN Large Hadron Collider”. 2008 JINST 3 S08003[6] ATLAS Collaboration, ”Inner Detector Technical Design Report”, 1997.
[7] ATLAS Collaboration, ATLAS Photos. ”http://www.atlas.ch/photos/index.html.”[8] James Stirling, Imperial College of London ”http://www.hep.ph.ic.ac.uk/ wstirlin/plots/plots.html”[9] 早川俊, LHC シングルビームを用いた ATLAS 実験前後方ミューオントリガーシステ
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[10] ATLAS Collaboration, ATLAS Muon Endcap Level-1 Trigger Update of Technical
Design Report, 09, June, 2000.
[11] Osamu Sasaki, Amplifer-Shaper-Discriminator ICs and ASD boards, 1999.
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論文.
[13] 救仁郷拓人, LHC-ATLAS 実験 Run-2 に向けた Level-1 ミューオントリガーアルゴ
リズムとデータ収集システムの改良, 修士論文.
[14] 赤塚駿一, LHC-ATLAS 実験 Run-3 に向けたミューオントリガーの改良, 修士論文.
[15] T Kawamoto, S Vlachos, L Pontecorvo, J Dubbert, G Mikenberg, P Iengo, C Dallapiccola, C Amelung, L Levinson, R Richter, and D Lellouch. New Small Wheel
Technical Design Report. Technical Report CERN- LHCC-2013-006. ATLAS-TDR020, CERN, Geneva, Jun 2013. ATLAS New Small Wheel Technical Design Report.

59

[16] Xilinx ホ ー ム ペ ー ジ / ZYNQ SoC”https://japan.xilinx.com/products/silicondevices/soc/zynq-7000.html”[17] Xilinx ホームページ / Xilinx Virtual Cable ”https://japan.xilinx.com/products/intellectualproperty/xvc.html”[18] Xilinx ホームページ / AXI Chip2chip ”https://japan.xilinx.com/products/intellectualproperty/axi-chip2chip.html”

60