Department of Electrical & Electronic Engineering ,Graduate School of Engineering , University of Miyazaki

第4回 ユニーク・自作チップ・コンテスト
Slide No. 1

Floating Gate を用いたヒステリシスコンパレータ

宮崎大学大学院 工学研究科
電気電子工学専攻

今川 翔太
Tanno Lab.

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Slide No. 2

目次○研究背景・目的○提案回路○シミュレーション結果○マスクレイアウト図○評価結果○まとめ・今後の課題

Tanno Lab.

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Slide No. 3

研究背景・目的
ヒステリシスコンパレータの特徴
入力電圧に対し，２つのしきい値を有する
ヒステリシス幅◎使用用途○ノイズの影響を低減するコンパレータ
例：チャタリングを抑える○ON・OFFの切り替えるタイミングをずらす
例：温度制御等の二位置制御に用いられる○弛張型の発振器
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Slide No. 4

研究背景・目的
𝑉𝑖𝑛◎一般的なオペアンプを用いる

𝑉𝑜𝑢𝑡

利点

𝑅2・ヒステリシス幅の調整が容易

𝑅1

問題点
・消費電力

図1 従来のヒステリシスコンパレータ1𝑉DD
𝑉𝑖𝑛◎バックゲート駆動型MOSFETを用いる

𝑉out

利点
・低電圧動作

問題点
𝑉SS
図2 従来のヒステリシスコンパレータ2・triple-wellが存在する
プロセスが必要・ヒステリシス幅の調整が困難
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Slide No. 5

研究背景・目的
提案するヒステリシスコンパレータを試作し，評価を行う
𝑉𝐷𝐷𝐶2𝑉𝑖𝑛M1M3𝐶1𝐶3𝐶4M2𝑉𝑜𝑢𝑡

M4𝑉𝑆𝑆

図3 提案するヒステリシスコンパレータの回路図
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Slide No. 6

多入力FG-MOSFET
𝐺1

𝐺2𝐺3𝐺𝑖

2nd poly

Input Gate

1st poly

Floating Gate𝑛+Source𝑛+Drain
P-substrate

図4 多入力FG_MOSFETの構造図

浮遊ゲートをもった多入力ゲートMOSFET
入力電圧によりFloating Gateの電圧を調整

しきい値を可変(a)(b)

図5 FG-MOSFETのシンボル図(a) n-channel FG-MOSFET(b) p-channel FG-MOSFET

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Slide No. 7

しきい値の式の導出◎Floating Gateの電荷𝑛QF =𝐶𝑖 𝑉𝐹 − 𝑉𝑖 + 𝐶0 (𝑉𝐹 − 𝑉𝐵 ) （１）𝑉1𝑉2𝑉3𝑉𝑖𝐶1𝐶2𝐶3𝐶𝑖𝑖=1◎式(1)を変形 ⇒ Floating Gateの電圧
𝑉𝐹 =𝑛𝑖=1 𝐶𝑖 𝑉𝑖 + 𝐶0 𝑉𝐵 + 𝑄𝐹
𝐶0 + 𝑛𝑖=1 𝐶𝑖◎結合容量の重み 𝜔𝑖 =（2）𝐶𝑖𝐶0 +D Floating Gate

𝑛𝑖=1 𝐶𝑖

𝑉𝐹 S

𝐶0（3）

Substrate
図6 多入力FG-MOSFETの容量等価モデル◎式(2)に式(3)を代入
𝒏𝑽𝑭 =𝒏𝝎𝒊 𝑽𝒊 + (𝟏 −𝒊=𝟏𝝎𝒊 )𝑽𝑩 +𝒊=𝟏𝑸𝑭
𝑪𝟎 + 𝒏𝒊=𝟏 𝑪𝒊（4）
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Slide No. 8

しきい値の式の導出◎ドレイン電流 𝑰𝑫𝑺 = K(𝑉GS − 𝑉𝑇 )2(5)◎式(5)の 𝑉G に式(4) を代入
2𝑰𝑫𝑺𝟏 = 𝐾𝑝

𝜔𝑖 𝑉𝑆1 −𝑖=1𝐶2(6)
24

𝜔𝑖𝑖=3

𝑉𝑖 − 𝑉𝑇,𝑝𝑖=14

𝑰𝑫𝑺𝟐 = 𝐾𝑛

22

𝑉𝑖 − 𝑉𝑆2 − 𝑉𝑇,𝑛𝑖=3𝑉in(7)

𝐾𝑝 ，𝐾𝑛 : トランスコンダクタンス係数
𝑄𝐹 =0 と仮定

𝐶1𝐶3𝐶4𝐼𝐷𝑆1𝑀1𝐼𝐷𝑆2𝑀2◎𝑀1 , 𝑀2 のON, OFFが切り替わる瞬間＝両トランジスタが飽和領域に入る

𝐼𝐷𝑆1 ＝ 𝐼𝐷𝑆2(8)図7 Floating Gate部分の回路図
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Slide No. 9

しきい値の式の導出◎式(8)に式(6),(7)を代入
2𝐾𝑝2𝜔𝑖 𝑉𝑆1 −𝑖=1𝑉𝑖 − 𝑉𝑇,𝑝𝑖=124= 𝐾𝑛

𝜔𝑖𝑖=324𝑉𝑖 − 𝑉𝑆2 − 𝑉𝑇,𝑛(9)𝑖=3◎式(9)にそれぞれの条件を代入してしきい値を求める●入力電圧𝑉𝑖𝑛 がLowレベルからHighレベルへ変化する場合
𝑽𝑳𝑯 =𝛼𝜔3 − 𝜔2 𝑉𝑆𝑆 + 𝜔1 + 𝜔2 𝑉𝐷𝐷 + 𝛼𝑉𝑇𝑁 − 𝑉𝑇𝑃𝛼𝜔3 + 𝜔1(10)

条件： 𝑉𝑖𝑛 = 𝑉𝐿𝐻 , 𝑉𝑜𝑢𝑡 = 𝑉𝑆𝑆 , 𝑉𝑆1 = 𝑉𝐷𝐷 , 𝑉𝑆2 = 𝑉𝑆𝑆●入力電圧𝑉𝑖𝑛 がHighレベルからLowレベルへ変化する場合
𝜔3 + 𝜔4 𝑉𝑆𝑆 + 𝛼𝜔1 − 𝜔4 𝑉𝐷𝐷 + 𝛼𝑉𝑇𝑁 − 𝑉𝑇𝑃𝛼𝜔1 + 𝜔3
条件： 𝑉𝑖𝑛 = 𝑉𝐻𝐿 , 𝑉𝑜𝑢𝑡 = 𝑉𝐷𝐷 , 𝑉𝑆1 = 𝑉𝐷𝐷 , 𝑉𝑆2 = 𝑉𝑆𝑆

𝑽𝑯𝑳 =𝛼=𝐾𝑛𝐾𝑝(11)Tanno Lab.

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Slide No. 10

シミュレーション結果

𝑉𝐿𝐻 = 5.19
𝑉𝐻𝐿 = 3.46

-0.2

図8 過渡解析結果
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Slide No. 11

マスクレイアウト

𝐶2

ダミー

𝐶1

𝐶3

ダミー

𝐶4

図9 マスクレイアウト図
Tanno Lab.

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Slide No. 12

評価結果

𝑉𝐿𝐻 = 5.83
𝑉𝐻𝐿 = 3.55

図10 過渡解析結果
Tanno Lab.

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Slide No. 13

評価結果
表１ 理論値との比較
しきい値 𝑽𝑳𝑯

しきい値 𝑽𝑯𝑳

理論値

5.49

3.14

シミュレーション結果

5.19

3.46

評価結果

5.83

3.55

Tanno Lab.

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Slide No. 14

まとめ・今後の課題
評価結果
𝑉𝐿𝐻 =5.83[V] , 𝑉𝐿𝐻 = 3.55[V] , ヒステリシス幅 : 2.28[V]
入力電圧に対し, 2つのしきい値を確認

シンプルなヒステリシスコンパレータの試作，評価を行いヒステリシスコンパレータとしての動作を確認

今後の課題
・Floating-Gateの初期電荷を考慮した設計・多値化への応用
Tanno Lab.