GHz LSIにおけるシグナルインテグリティ問題とその測定技術
シリコンシステム研究所
高宮 真
<目次>
1. シグナルインテグリティの重要性
2. 電源ノイズのトレンド
3. オンチップ波形測定回路技術
4. まとめと今後の技術課題

シグナルインテグリティ問題とは？
• Integrity =「もとのままの状態、完全な状態」• Signal integrity (S.I.)問題 =「電気信号が伝播する際に生じる波形の歪みに関わる諸問題」

理想波形

現実の波形

具体的には:• 配線間クロストーク• 電源ノイズ(IR-Drop)• 基板ノイズ• インダクタンス: 隣接する配線からの影響: チップ内の電源電位変動: Si基板経由のノイズ: 遅延変動、信号波形の劣化

クロック周波数 (GHz)

S.I.問題のLSI設計へのインパクト
12108ITRS 2001
MPU
S.I.問題による動作限界(イメージ)

64202002 2004 2006 2008 2010 年• GHz LSIの実現には設計の高精度化が必須(例) 現在の最先端CMOSでは電源電圧1V、遅延10ps/段• 近年、S.I.問題起因のLSI動作不具合が多発
S.I.問題の予測と対策がキー技術

シグナルインテグリティ問題の特徴• 微細化、高速化に伴い深刻に• 従来の設計フローでは軽視(無視)されてきた現象
シミュレーション上では動作したのに、実Siでは動かない、、• 対象が複雑かつ大規模であるためモデル化が困難→定量的な予測が困難• 実測困難 →シミュレーション結果が検証できない• 対策はプロセス/実装/要求性能に大きく依存し、コストとのトレードオフ →しかし, 対策は設計者の経験と勘頼み信頼できる高精度な実測とそれに基づくモデル化、更に仕様に応じたコスト最小の対策が必要

電源ノイズのトレンド
di
電源ノイズ: Vnoise = L
+ Ri
dt
Ri!?

0.4

Gnd
Package

ITRS 2001
0.6
MPU

Vnoise
Vdd

Vdd

L

0.8

0.2

LSI

Target

02001 04 07 10 13 16Year• 電源電圧の低下と電源電流の激増
2002年: 1V, 140A → 2016年: 0.4V, 720A
• 電源のインピーダンスの低減は困難 →電源ノイズが増加し問題に• 電源系のモデル化困難(特にインダクタンス)→ オンチップ波形を測定する回路技術を開発し電源ノイズを実測

オンチップ測定回路• オンチップ波形は非常に高速（数10ps）
オフチップ測定

オンチップ測定
10 ns?
100 psLSI

Sampling
Circuits
LSI

寄生L, Cが大サンプリングにより出力の時間軸を拡大

低バンド幅

高バンド幅

• サンプリング型のオンチップ測定回路が必要

広い測定電圧範囲の必要性• オンチップ波形は寄生インダクタンスによりVdd電位以上にオーバシュート、Gnd電位以下にアンダーシュート→広い測定電圧範囲が必要

数10ps
VddGndTime

開発したサンプリングオシロスコープマクロ
Clk

Sampling Clock
Generator(SCG)

Sampling
Head(SH)

• 特徴:

SHSH
BufferOut

LSI(1) 小面積で100GSa/sのサンプリングクロック発生器(SCG)(2) 測定電圧範囲が広いサンプリングヘッド(SH)(3) シンプルな測定方法→ LSI上でのシグナルインテグリティの直接測定が可能に従来の測定回路との比較
従来例

本研究

広島大

Stanford Univ.

(ISSCC 2000)(VLSI 1998)

smp

smp

SCG
smp

Sampling

Sampling

Amp.

Amp.

OutOutブロック図Sampling
ref*smp:

サンプリングクロック
サンプリングレート

入力レンジ
測定方法

Comparator
Out (0111…)

低い (~10 GHz)
Gnd以下 ~Gnd ~ Vdd
Vdd以上
複雑

普通

高い (100 GHz)
Gnd以下 ~Vdd以上
シンプルサンプリングオシロスコープマクロ
Sampling Oscilloscope Macro
ClkTinN

Vdd
Gnd
SubstrateClockCalibration

Sampling Clock
Generator
Selector(SCG)
smpclk(T+DT)
xN
Sampling
Head(SH)

Tx T
DT

Oscilloout scope
OutputBuffer

DT=10ps→100GSa/s• 複数のSHで1つのSCGを共有 →省面積化• 時間軸をT/DT倍に拡大して出力50 W

Off-chipサンプリング動作
128T

T
Clk
Measured
SignalSampling
Clockby SCG

Out

T+DT
DT

2DT

127DT

Reset

Sampling Rate =DT

1DT• 周期Tの入力を周期T+DTのサンプリングクロックでサンプ
リング →時間軸をT/DT倍に拡大して出力サンプリングヘッド
smpclk

新規点

smpclk

Sel

Bias
S3

In
S1
C1

Sample(20 fF)

S2
C2

Out

S4
C3

Precharge(70 fF)

Hold(210 fF)

サンプリングヘッドの動作原理
In従来例(C2なし)

V3

Amp.
C1

C3

smpclk

C1C3BIASIn

本研究(C2あり)

V3Amp.
C1C2C3smpclk

C1Amp.

C2Amp.

C3Vdd
BIAS0V

Input Rangeof Amp.
• C2により 広い測定電圧範囲(–Vtn ~ Vdd+|Vtp|)
InV3V3を実現(Conv.) (This Work)チップ写真NoiseSourceSCG(23600mm2)
8つのSH(1550mm2x8)
2.1 mm

3.1 mm

1.2V, 0.13mm CMOSで試作

測定電圧範囲の実測結果
0.8

Output Voltage [V]

Vdd=1.2V
0.7

SupplyVoltage

0.6
0.5
0.4
0.30.2Out ofSupplyRange

Out ofSupplyRange

GroundVoltage

0.10.0-0.5

0.00.51.01.5

DC Input Voltage [V]• −0.3 V ~ Vdd + 0.3 Vの広い測定電圧範囲を実証

Calibrated Voltage [V]クロックエッジの実測波形
1.4
1.2
1.0
10-ps Step
0.8
0.6
0.4 デカップリング
0.2 容量(910pF)
0.0 あり
-0.2
1.2
1.0
0.8
0.6
0.4
0.2 デカップリング
0.0 容量なし
-0.2
0
100
200
300
400
500

Calibrated Time [ps]• DT = 10 ps刻みのサンプリング測定に成功• 帯域は約8 GHz• サンプリングオシロ自身の電源ノイズ低減のためにデカップリング容量は必須

600

Vdd1

Vdd2

NoiseSource

Samp.
Osc.

Gnd1

Gnd2

電源線/接地線ノイズの実測
1.6

Calibrated Voltage [V]1.4

Vdd=1.2V

1.2Off-chipSupplyVoltage

1.00.8電源線ノイズ

4.5 ns周期0.60.4接地線ノイズ0.20.0-0.20246810Off-chip
GroundVoltage

Calibrated Time [ns]• オーバーシュート/アンダーシュートするノイズ波形の実測に成功

Calibrated Voltage [V]基板/接地線ノイズの実測
接地線ノイズ0.2

180.10

基板ノイズ
-0.1
0246

Calibrated Time [ns]810まとめ• GHz LSIの実現にはシグナルインテグリティ(S.I.)問題の予測と対策が不可欠• オンチップのS.I.を直接評価するために、8チャンネルのサンプ
リングオシロスコープマクロを開発(1) 小面積のサンプリングクロック発生器の内蔵により100GSa/sを達成(2) サンプリングヘッドの測定電圧範囲が広い(3) 測定方法がシンプル• 電源線/接地線ノイズ、基板ノイズ、クロック信号の10ps刻みのサンプリング測定に成功• 本マクロによりLSI上でのシグナルインテグリティの高精度なチェックが容易に可能にS.I.問題の今後の技術課題• 実測との比較による、シミュレーションの精度向上• シミュレーション規模の爆発の回避と必要な精度を両立するモデル縮退手法の開発• ボード/パッケージ/LSIすべての電源系を含んだ統合シミュレーション環境の構築による電源ノイズ/基板ノイズの予測と対策(例) デカップリング容量の周波数特性に応じて適所に適量を配置
ガードリングのインピーダンスを適切に下げる• 上記のASIC設計フローへの組み込み