電子回路岡部 洋一
放送大学教授 (東京大学名誉教授)
2008 年 2 月 17 日
起草: 1997 年

アナログ増幅器、デジタル回路の原理を CMOS FET を中心に説明する。また、オペアンプに関する回路、それを使ったフィルタ、AD-DA コンバータの原理を示す。

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目次
第 1 章 はじめに

1.1
1.2

デジタルとアナログ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4
4
5

1.3

集積回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

7電子回路と素子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 2 章 能動素子と回路

2.1
2.2

拡張された静特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9
9
11

2.3
2.4

p-MOS FET の静特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
トランジスタの静特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13
13n-MOS FET の静特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 3 章 増幅回路

15
15

3.1

ソース接地増幅回路

3.2
3.3
3.4

アナログ増幅器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ドレイン接地増幅器. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デジタル増幅器の原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

17
18
19

3.5
3.6

p-MOS 増幅器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
c-MOS 増幅器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

19
20

3.7
3.8

SEP 増幅器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
トランジスタ増幅器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

20
20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 4 章 デジタル回路

4.1
4.2

論理回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

21
21
21

4.3
4.4

NAND 回路と NOR 回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
c-MOS ゲートの動作速度と電力損失 . . . . . . . . . . . . . . . . . . . . . . . . .

24
25

4.5
4.6
4.7

組み合わせ論理回路. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
スイッチと遅延回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
順序回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

27
30
31

4.8
4.9

メモリー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
電卓 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

31
31

4.10 コンピュータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

31インバータ (NOT 回路)

第 5 章 アナログ回路

5.1
5.2
5.3

33

アナログシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
減衰回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
オペアンプと反転増幅器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2

33
33
34

5.4
5.5

非反転増幅器と加算器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.6
5.7

フィルタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

積分器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

36
37. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

37
37

5.8 発振器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.9 基本アナログ回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10 オペアンプの構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

38
39
40

非線形素子

第 6 章 応用回路

41
41

6.1

フィルタの設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.2
6.3

規格化 LPF の基本 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.4
6.5
6.6

チェビシェフフィルタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

HPF、BPF、BSF の伝達関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
フィルタ回路の実現 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

43
44
45

6.7

シグマ デルタ オーバサンプリング AD 変換器 . . . . . . . . . . . . . . . . . . . .
6.7.1 デルタ変調 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

46
46

シグマ デルタ変調 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

48
50

バターウォースフィルタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.7.2
6.7.3

シグマ デルタ オーバサンプリング AD 変換器 . . . . . . . . . . . . . . . .

3

41
42

第1章

1.1

はじめに

電子回路と素子

現代はまさに電子回路の時代である。家電製品のような身の回りにあるものから、世界をまたがる通信システムにまで、ありとあらゆるところに電子回路が使われている。
電子回路 (electronic circuit) とは、各種の回路部品を組み合わせて、電気信号を処理するものである。素子 (device) という言葉は対象とするシステムの構成要素といった意味を持つ。したがって、巨大な電力システムに対しては、発電所、変電施設といった大きなものを指すし、計算機シス
テムに対しては、本体、ハードディスク、プリンタといったそれ自体かなりの大きさの電子回路を含む装置を指す。これに対し、電子回路をシステムとして考える場合は図 1.1 のようなトランジス
タ、抵抗、キャパシタなどの回路部品のことを素子という。英語のデバイスという言葉が使われることも多い。
電子回路に使われる素子は、およそ次のように分類することができる。

• 線形素子抵抗、コンデンサ、コイル、トランスなど• 非線形二端子素子 ダイオードなど• 三端子素子

FET、トランジスタなど

まず、線形素子は、電圧をかけるとそれに比例する電流の流れる線形特性を持つ素子であり、いわゆる電気回路理論で扱う素子である。
これに対し、非線形二端子素子は、半導体ダイオードで代表されるような非線形特性を持っており、交流から直流を作るなど、異なる周波数間のエネルギー移動を行うことができ、ある種のエネ
ルギー変換を行うことができる。
三端子素子は、主となる二端子と第三の制御電極を持っており、主端子間を流れる電流を第三の電極にかける電圧により制御することができる。代表格である FET やトランジスタなどの三端子素子は、制御電極にほとんど電流が流れ込まないことから、わずかな電力で主端子間の大きな電力を制御でき、増幅作用を持っている。といっても、永久機関のような無から有を作り出すのではな
く、交流信号を増幅するなどの場合でも、実は直流電力を使っているなど、非線形二端子回路とは異なる意味のエネルギー変換回路と考えられる。三端子素子は電子回路にとってもっとも重要なも

図 1.1: トランジスタ、抵抗、キャパシタなどの回路部品と分類

4のであり、逆に、電子回路とは FET とトランジスタを、線形素子やダイオードの助けを借りて利用する方法であるともいえる。
上に述べた素子の分類は必ずしも組織的ではない。例えば、組織的にまず線形、非線形で分類することも可能ではある。この場合、FET やトランジスタといった現実の三端子素子は非線形なので、下二つのグループが非線形素子である。しかし、三端子素子は、その線形的な部分だけを利用する場合も少なくなくない。やはり、制御電極を持っていることが、より本質なのである。
二端子、三端子といった端子数にこだわる分類も可能ではあるが、トランスのように簡単な線形的機能しか持たないが四端子のものもある。制御電極が二個ついたような四端子素子などもある
が、基本的には上記三端子素子の延長と考えられるので、あえて、多端子素子の分類項目は作らなかった。
能動素子と受動素子といった分類もある。これは、エネルギーを作り出す能力があるかどうかという意味であるが、本質的に永久機関が無い以上、電気エネルギー以外のエネルギーを電気エネル
ギーに変換するか、直流エネルギーを利用して交流エネルギーを増幅するといった異なる周波数間のエネルギー変換しかありえない。前者は発電機、太陽電池、マイクロフォンなどであるが、ここで示した各種の回路部品である素子はいずれも電気信号のみを扱うため、基本的に異周波間のエネ
ルギー変換しかしない。そういう意味で非線形二端子素子と三端子素子は能動素子であり、線形素
子は受動素子に分類される。増幅という言葉を持つ三端子素子だけが能動素子に分類され、非線形二端子素子は信号を歪ませる機能を持つ受動素子であると考えている人もおり、この分類は必ずしも明白ではない。しかし、大事なことは分類学に凝ることではなく、各素子ごとの機能を正しく認識することである。

1.2

デジタルとアナログ

電子回路の多くは、外部からなんらかの情報を取り入れ、それを処理して、信号を外部へ送り出す形となっている。例えば、使用量の刻々変化する給水系の、タンクの水位を一定にすることを、考えよう。この制御系は、水位を電気信号へ変換するセンサーを持った入力部分と、その電気信号を処理して、制御に必要な電気信号を作り出す処理部分と、処理された電気信号を変換して、タンクへの流入量を制御する弁を動かす出力部分、の三部分からなっている。なかには、電子時計のよ
うに、内部で信号を生成し、それを処理して、出力する、つまり、処理部分と出力部分しかない例
外的な回路も存在する。
これら外界から取り入れる情報、回路内の電気信号、外界へ送り出す情報は、大きく分けて、ア
ナログとデジタルに分類される。アナログとかデジタルという言葉は、取り扱う信号の性質に対しつけられたものである。
温度という量は、たとえば、10◦ C と 11◦ C の間の 1K の間に 10.1◦ C とか 10.11◦ C とかいくらでも無数に取りうる値を持つ。このように連続的に値を取りうるものをアナログ (analog) 量と言う。光の強度も水位もみなアナログ量である。アナログ量をアナログ電気信号に変化したものを入力とし、それを処理してアナログ電気信号を出力として出す回路をアナログ回路と呼ぶ。
これに対しとびとびの値をとる量はデジタル (digital) 量と呼ばれる。たとえば、パチンコ玉の数、モールス信号を送る電鍵の開と閉の状態などはデジタル量である。このようなデジタル量を入力とし、それを処理してデジタルの出力を出す回路をデジタル回路と呼ぶ。パチンコ玉の数のように取りうる値がいくつかあるものは、小さな値から順に二進数を対応させ、その二進数の 0 と 1の組合せを回路の入力とすることが多い。多くのデジタル回路は、図 1.2 のように、二進数の桁数5図 1.2: 二進バス構成による入出力処理

図 1.3: デジタル回路によるアナログ処理に対応する数の入力チャネルを持ち、それを処理して、いくつかの出力チャネルに 0、1 に対応する信号を送り出す作業を行う。0、1 に対応する電気信号としては普通低い電圧レベルと高い電圧レベルを用いる。

1960 年代ごろまでは電子回路といえばアナログ回路を指した。しかし現在は、それが急速にデジタル化しつつある。パソコンのような純粋なデジタル機器は言うまでもないが、計測や制御、製造機械から家庭電化製品にいたるまで、あらゆるものにデジタル技術が応用されている。それは、デジタル技術が、複雑な機能を容易に実現できる能力をもっているからである。
デジタル回路はアナログ量の処理には適していないように思われるだろうが、決してそのようなことはない。アナログ量を、ある刻みを単位にしてきわめて多値のデジタル量と見なし、それをデジタル回路の入力とすればよいわけである。またデジタル回路の出力を逆に変換してきわめて多値の出力として出せばあたかもアナログ回路のように動作させることができる。この場合入力のア
ナログ量は一定の刻みに丸められてしまうし、出力も完全なアナログ量とは言い難い。しかしこのようなデジタル化 (量子化) に伴う誤差は現実にはほとんど問題とはならない。タンクの水位を1mm 以下の単位まで測ることは多くの場合意味がないし、波などがあれば、そもそも測定すらできない。水流のバルブを 1µm の確度で制御してもほとんど意味がない。このようにどんなアナロ
グ量にも必要な精度や確度があるからである。十分精度を上げれば、水の量も、水分子数で表現できるし、光の強さも光子数で表現できるから完全に量子化されてしまう。一見、荒唐無稽のような話に聞こえるかもしれないが、こうした限界に達した技術もないわけではない。
入力側のアナログ量をデジタル量へ変換する A/D 変換回路と出力側のデジタル量をアナログ的な量へ変換する D/A 変換回路を精度良く作成しておけば、図 1.3 のように、デジタル回路によるアナログ処理は途中の回路による歪などが発生しないため、むしろ品質の良い処理ができる。従来
アナログ処理が主流であったオーディオなどの分野でも、光ディスクに見られる PCM (パルス符号変調) 録音のようにこういった処理が大幅に取り入れられるようになっている。
デジタル回路の代表であるコンピュータの出現により、いくらでも複雑な情報処理ができるようになったことから、かっては機械的部品の組み合わせなどで処理してきた制御機構なども、ほとん
どすべて電気信号に変換された後に、電子回路で処理されるようになってきている。たとえば、自動車エンジンの制御などは、かっては完全に機械的仕掛けだったが、現在はほとんど電子的に処理されるようになってきている。

6一方で、アナログ回路の利用比率はかなり下がってきたとはいえ、素子の持つ限界速度を十分に生かすことができ、テレビ、携帯電話といった無線通信に使われる高周波の処理には欠かせない。
さらに、最近は脳機能との類似性から、再評価されつつある。

1.3

集積回路

アナログ回路における増幅装置をトランジスタ一個で構成しようとすると、よほど小振幅で使用
しない限り、非線形性が出てしまう。これを避けるにはいくつかの素子を巧みに組合せて線形性の高い非常に高い利得を持つ増幅器を作り、その利得を殺して使うなどの方法がとられる。いずれもきわめて多くの、しかも相互にバラつきの少ない素子を必要とする。またデジタル回路ではちょっと複雑な論理をさせようとすると大変な数の素子数を必要とする。こうした回路をバラバラの素子を用い配線すると故障も多く、素子間のバランスもとりにくい。そこで考えられたのが集積回路である。
集積回路とはいくつの素子をまとめ、配線も含めて一つの基板の上に作成し、一つの部品として使えるようにしたものである。IC (integrated circuit) とも呼ばれ、素子ごとの容器が不要な点、素子ごとの接続のためのピン、コネクターなどの部品が不要なことから、かなり複雑な回路をきわめて小型に作ることができる。同じような理由から個別部品を集めたものよりはるかに安価である。さらに外部接続数が少ない分だけ信頼性が高くなる。トランジスター、FET が小さくでき、配線も細く短くできるため、小電力、高速となる。
集積回路の代表的なものはモノリシック IC (monolithic IC) である。モノリシックというのは一つの石という意味の英語で、一つの小さなシリコンの基板 (チップと言う) に、必要なすべてのダイオード、トランジスター、抵抗、キャパシタンス、配線などを作りつけたものである。
インダクタンスや大容量のキャパシタンスといった素子は寸法が大きく IC に組み込むことがむずかしい。同様に抵抗、特に電力消費の大きな抵抗も作りづらい。そこで IC の設計ではなるべくこうした素子を避けるように、たとえば抵抗のかわりに一定バイアスをゲートにかけた FET を用いるなどの工夫がとられる。しかし高周波用回路、電力用回路などはどうしてもある程度の大きさの回路素子を必要とする。そこでこうしたものを IC 化するときには、一つのシリコンチップ以外にいくつかの素子を一つのセラミック基板上に作成したものが用いられる。こうしたものを混成集積回路、ハイブリッド IC (hybrid IC) と呼ぶ。
集積回路の出現によって、まず、理想的機能を持つ素子が得られるようになった。たとえば、ア
ナログ回路の代表格としては、増幅度の究めて大きい演算増幅器である。この集積回路には数十のトランジスタが入っているが、我々はそんなことは知らなくても、単純に理想的な増幅器として使用することができる。同様にデジタル回路でも、NOT や AND や OR といった理想的な特性をもつ基本論理回路が、集積回路として手に入るようになった。それがさらに巨大化したものが、マイクロプロセッサやメモリーである。

IC の規模は現在もデジタル回路を中心に年々大きくなりつつあり、図 1.4 のように素子数が百程度以下の SSI (small scale integration)、千程度以下の MSI (medium ...)、一万程度以下の LSI(large ...) と発展し、現在は十万程度以下の VLSI (very large ...)、百万程度以下の ULSI (ultra
large ...)、一千万程度の ELSI (extra large ...) まで開発され、電子計算機一台分が数 cm2 のシリコンチップにのるようになってきている。

7

図 1.4: 集積回路の歴史

8

第2章

2.1

能動素子と回路

n-MOS FET の静特性

アナログ回路でもデジタル回路でも、電子回路の基本は三端子素子である FET やトランジスタを利用した増幅器である。FET は電界効果トランジスタ (ﬁeld eﬀect transistor) の英語の略称である。また、トランジスタは双極性トランジスタ (bipolar transistor) の略称であり、いずれも制御電極に電圧をかけることにより、主たる電極間の電圧-電流の関係を制御することができる。

図 2.1: n-MOS FET の構造
まず FET の特性を考えよう。図 2.1 に示すように、FET の主たる二電極はドレイン (drain) とソース (source) である。また、制御電極はゲート (gate) と呼ばれる。FET の主たる二電極間の領域には絶縁体を挟んでゲートが存在するが、ゲートに正の電圧をかけると、ソース電極やドレイ
ン電極の接続された半導体部分に沢山入っている電子が、ゲートの直下に引き出され、両電極間を電気的に接続する。こうした電子の接続部分をチャネルという。ゲートにもっと電圧をかけると、より多量の電子が誘起され、両電極間はより強く接続される。逆にゲートに負の電圧をかけると、電子はソースやドレインに引っ込んで、チャネルは消失してしまい、両電極間の接続が切れる。
このように負 (negative) のキャリヤである電子を利用して、両電極間の断接を行うタイプのFET を、n-MOS FET という。MOS とはここに示した FET の構造を示す。つまり、ゲートの金属 (metal)、絶縁体の酸化物 (oxide)、チャネルの形成される部分の半導体 (semiconductor) の頭文字を採ったものである。

FET には正 (positive) のキャリヤである正孔を利用した p-MOS FET もある。p-MOS FET では、ソース電極やドレイン電極の接続された半導体部分には正孔が沢山入っている。したがって、ゲートに負の電圧をかけると、正孔のチャネルが形成され、ゲートを負にすればするほど両電極間は電気的に強く結合する。また、ゲートを正にしていくと正孔チャネルは消失する。

n-MOS FET の電気特性を、もう少し正確に調べてみよう。ゲートに正方向の電圧をかけていくと、電子が誘起されてチャネルが形成されるが、チャネル中に誘起される電子の総電荷量は、ゲー
トの静電容量を Cg とすると、

εLW
Vgc
(2.1)
t
で与えられる。L はチャネル長、W はチャネル幅、t は絶縁膜の厚さである。また、Vgc はゲー
Q = −Cg Vgc = −トとチャネル間の電圧差である。

9

実際の素子では、ゲート絶縁膜の中や絶縁膜と半導体界面や半導体中に固定電荷 Qf があり、ゲートの電荷とこれらとチャネル電子の合計が対向して静電容量を形成するため、

εLW
Vgc
t

(2.2)

εLW
(Vgc − Vth )
t

(2.3)

Q + Qf = −が成立する。さらに Qf を電圧に換算すると、

Q=−と表現できる。Vth のことは閾値電圧と呼ばれる。
ドレインにソースより僅かに高い電圧 Vds をかけて、チャネル電子をドレイン側に引き出して見よう。電子は負電荷であるから、こうするとドレインからソース側に電流が流れる事になる。この電流をドレイン電流と呼ぶ。ドレイン側からソース側にかけて電界が発生するが、電子はこの電界に引かれてドレイン側にある速度で移動していく。ミクロに見ると電子は最初は加速されるが、やがて半導体から摩擦を受けるようになり、一定の終端速度で運動するようになる。この終端速度
はほぼ電界に比例するので、

v = −µE(2.4)と表すことができる。比例定数は移動度 µ と呼ばれる。電界は L をチャネル長として

E=−

Vds
L

(2.5)

となるから、電子の速度を求めることが可能となる。さて、速度が与えられると電子がソースからドレインまで抜ける時間が計算できる。

t=

L
v

(2.6)

Q の負電荷がこれだけの時間でソース側に現れるので、ドレイン電流はId = −QvµεW= Cg (Vgc − Vth ) =(Vgc − Vth )Vds
t
L
Lt

(2.7)

となる。
さて、問題は Vgc である。と言うのはドレインとソース間に電圧をかけているので、チャネル内の電位は一定ではないからである。一つの近似としてソースとドレインの平均電圧を考え、それを基準にしたゲート電位と理解して見よう。すると Vgc = (Vgs + Vgd )/2 = Vgs − Vds /2 となるから、
µ
¶
Vds
µεW
Vgs − Vth −
Vds
(2.8)
Id =
Lt
2
が得られる。
この関係は Vgs − Vth ≥ 0 でかつ Vgd − Vth ≥ 0 の条件で成立する。この二つの条件を満たす
動作領域を抵抗領域と呼ぶ。この領域の特性は Id が Vds の二次式で与えられることを示しているが、上記条件を考えると図 2.2 に示すように、放物線となる。後の条件は Vds ≤ Vgs − Vth ) と変形できるので、抵抗領域は原点から放物線の最大点までとなる。
この図にはドレイン-ソース電極間の電圧-電流特性を示してある。つまり、ゲート電圧 Vgs を固定して、ドレイン電圧 Vds を変えていったときのドレイン電流 Id の変化を一本の曲線で示している。Vgs を別の電圧に固定すると、別の Id と Vds の関係を示す曲線、Id -Vds 特性が得られる。

Id -Vds 特性といった場合の’-’ は、引き算ではなく Id 対 Vds の意味なので注意。曲線群をまとめて
10

図 2.2: n-MOS の静特性

n-MOS FET の静特性という。通常、n-MOS FET は Vds を正にして使うことが多いので、その部分だけを示してある。
前の条件の成立しない場合を考えると、Vds ≥ 0 の条件から、後の条件も当然成立しなくなる。
つまり、チャネル全体にわたって、ゲート電圧が電子を誘起できる程度に高くないことを示している。したがって、電流はまったく流れない。こうした領域は遮断領域と呼ばれる。つまり、図でい
うと、Vgs ≤ Vth であると、電流は流れず、x 軸上に張りついてしまう。
前の条件は成立するが、後の条件が成立しない場合を考える。この場合、ソース側ではチャネルが形成されるが、ドレイン側はチャネルを形成しないかに見える。しかし、ドレイン電圧はキャリ
ヤをソースから引き出すために高くされ、その結果高くなりすぎて、Vgd − Vth が負になったものであり、実際には電流は流れる。ドレイン電圧を上げたことにより、チャネルが形成しづらくなる効
果とドレインが強い力で電子を引っ張ることにより、ドレイン付近のチャネルでは、僅かな電荷が高速で流れることになる。このような言わば首を締めるような効果は、流体力学などでもよく見られるピンチオフというもので、電流はほぼ一定に保たれ、この領域の動作は飽和領域と呼ばれる。
飽和領域では、ドレイン電圧が十分高いため、ドレイン付近のチャネルはゲートの影響よりもドレインの影響が大きくなる。このため、先に述べた静電容量による簡単な解析は有効ではなくなる。しかし、ソース付近では静電容量近似が効くため、電流はソース付近で決定され、その結果
は、ほぼ一定電流になることが示される。
以上をまとめると、

A=

µεW
Lt

(2.9)

として、

µ

Vds
Id = A Vgs − Vth −2
Id = 0A
Id = (Vgs − Vth )22¶
Vds抵抗領域: 0 ≤ Vgs − Vth ≤ Vds
遮断領域: 0 ≥ Vgs − Vth
飽和領域: Vds ≥ Vgs − Vth(2.10)のようになる。

2.2

拡張された静特性

ソースとドレインは、まったく対称的に作られている。つまり、名前だけで、実態の差は無いのである。通常、かける電圧の低い方をソース、高い方をドレインと呼ぶ。しかし、上記の解析で明らかなように、諸特性はソースを基準にして議論されることが多い。回路によっては電圧の高い方を基準にした方が、便利なこともある。こうした場合を想定して、ドレインにソースより低い電圧をかけた時の特性を議論しておこう。

11

といっても、ドレイン電圧の方が低い場合の特性は、ドレインをソース、ソースをドレインと見なすことにより、通常の静特性で理解できる。したがって、単なる電極の読み替えで、記述できるはずである。そこで、式 2.10 のすべての d と s を差し替え、かつドレイン電流が逆向きに定義されることを考えて、Id を −Id と置き換える。ここで、Vgd = Vgs − V ds、Vsd = −V ds であることを考慮して整理すると、µ¶
Vds
Vds抵抗領域: Vds ≤ Vgs − Vth ≤ 0
Id = A Vgs − Vth −2
Id = 0遮断領域: Vds ≥ Vgs − VthA
Id = − (Vgs − Vth − Vds )2 飽和領域: 0 ≥ Vgs − Vth2が得られる。従来の特性に、この負領域の特性も加えて描いたものを図 2.3 に示す。

(2.11)(2.12)(2.13)

図 2.3: n-MOS の静特性問題 2.1 上式を誘導して見よ。
答え ドレインとソースの記号の置き換えと、Id を −Id にすることにより、次の式が得られる。
µ¶
Vsd−Id = A Vgd − Vth −V抵抗領域: 0 ≤ Vgd − Vth ≤ Vsd(2.14)
sd2−Id = 0遮断領域: 0 ≥ Vgd − Vth(2.15)
A
飽和領域: Vsd ≥ Vgd − Vth(2.16)−Id = (Vgd − Vth )2
2
となる。

12

2.3

p-MOS FET の静特性

電子の替わりに正孔の流れを制御する FET を p-MOS FET と言う。ゲートに負の電圧をかけていくと、正孔のチャネルが構成され、ソースとドレインの間は強く結合する。また、通常の動作
では、ドレインの電位をソースより低くして、正孔を引っ張って、電流を得る。つまり、Vds /le0である。また、ドレインへ外部から流れ込む電流を Id とすると、Id < 0 となる。全特性をまとめ
ると、

µεW
Lt

(2.17)

V抵抗領域: 0 ≥ Vgs − Vth ≥ Vds
ds(2.18)

遮断領域: 0 ≤ Vgs − Vth(2.19)

飽和領域: Vds ≤ Vgs − Vth(2.20)

A=
として、

µ

Vds
Id = −A Vgs − Vth −2
Id = 0A
Id = − (Vgs − Vth )22¶のようになる。
さらに、Vds に逆の電圧、つまり Vds > 0 をかけたときの特性も示しておこう。

µ¶
Vds
Id = −A Vgs − Vth −V抵抗領域: Vds ≥ Vgs − Vth ≥ 0
ds2
Id = 0遮断領域: Vds ≤ Vgs − VthA
Id = (Vgs − Vth − Vds )2
飽和領域: 0 ≤ Vgs − Vth2(2.21)(2.22)(2.23)

が得られる。この逆バイアス領域の特性も加えて描いたものを図 2.4 に示す。当然のことながら、第三象限が通常の動作領域であり、第一象限が逆のの動作領域である。

2.4

図 2.4: p-MOS の静特性

2.4

トランジスタの静特性

以上、FET の電子回路の基礎について述べたが、トランジスタもほぼ同様な特性を持っているため、ほぼ同様な議論が展開できる。トランジスタには電子の流れを制御する npn トランジスタと、正孔の流れを制御する pnp トランジスタがある。
図 2.5 に、npn トランジスタの構造を示す。主端子はエミッタ (emitter) とコレクタ (collector)と呼ばれ、制御電極はベース (base) と呼ばれる。電位の基準は通常エミッタにする。トランジス
タの場合は、何も外部から電圧をかけなくても、ベースの部分の電位が高くなっており、ここに電子にとっての障壁が形成されている。このため、電子はエミッタからコレクタには容易に移動する

13

図 2.5: npn トランジスタの構造

図 2.6: トランジスタの特性ことができない。しかし、ベースに正の外部電圧 Vbe をかけると、障壁の高さがその分低くなり、エミッタからコレクタに電流が流れるようになる。

Vce に電圧をかけ、コレクタ電流 Ic を制御電圧 Vge で制御することになる。特性は図 2.6 に示
すように、FET の特性に酷似している。ただ、トランジスタの場合は制御電極に僅かな電流が流れ込んでしまう。この電流はコレクタ電流に比例し、通常コレクタ電流の 1/100 以下の僅かな量である。このため、多くの回路では無視してかまわないが、今後、必要に応じ説明していく予定で
ある。

14

第3章

3.1

増幅回路

ソース接地増幅回路

能動素子を使って、ディジタル回路やアナログ回路など、広範な範囲の応用分野で役に立つ回路を作ることができるが、その中心は増幅器である。増幅器というと、オーディオのアナログ信号を増幅するようなものだけを考えがちであるが、ディジタル回路でも増幅器を多用する。NOT や

AND や OR といった回路もすべて増幅作用を有している。ディジタル回路の場合、なぜ増幅作用がいるかというと、ディジタル信号に雑音などが加わって、信号レベルが 0 や 1 からずれた場合、それをきちんとした 0 や 1 に再び戻す必要があるからである。
ゲート-ソース間電圧 Vgs を変えると、主電極間に流れる電流 Id が変わるので、それによって電圧増幅回路を構成することができる。この Id の変化を、図 3.1 のように n-MOS FET と電源間に、FET と直列に抵抗を付けることにより、簡単に電圧に変換することができる。この回路はソース
が接地 (電源の基準側) されていることから、ソース接地増幅器と呼ぶ。抵抗の両端に電圧が発生するため、FET にかかる電圧が、もともとの電源電圧 Vdd からずれてしまうので、解析がやや面倒になる。この抵抗による Vdd からの電圧降下の現象は一見複雑であるが、FET の特性図を利用して簡単にグラフィックに解析することができる。
図 3.2 には、Vgs にある固定の電圧を与えたときの Id − Vds 特性が描かれている。これは FETの主端子間に Vds の電圧をかけたときに FET を通って流れる電流を表している。一方、抵抗の下端の電位は、ソース電位を基準にして、Vdd − RId で与えられるはずであるが、この直線関係を

Id − Vds 特性と重ねて描いてしまう。抵抗の下端電位は当然 FET のドレイン電位 Vds と等しくなければならないから、曲線と直線の交点より、両素子の接続点の電位が決定する。また、当然、交点の縦座標から両素子を縦方向に貫通する電流 Id が求められる。出力電圧は Vds になる。
同様の作業を、図 3.3 のように、Vgs を変えて、順に行っていく。その結果、入力電圧 Vgs を変えたときの出力電圧 Vds と電流 Id の関係を、図 3.4 および図 3.5 のように得ることができる。これらの図からわかるように、適切な入力電圧の付近で僅かな入力電圧の変動を加えると、大きな出力電圧の変動が得られることがわかる。これが、増幅器の基本である。変動の中心となる適切な入力電圧やそれに対応する出力電圧などを総称して、増幅器の動作点と呼ぶ。また適切な入力電圧のことを、バイアスという。もともと、バイアスというのは、ずらすという意味であるから、動作を適切にするための電圧や電流はすべてバイアスと呼ばれる。また、ずれのことを信号と呼ぶ。

図 3.1: n-MOS FET のソース接地増幅回路15図 3.2: Vgs 固定の場合の動作点の求め方

図 3.3: 種々の Vgs に対する動作点の移動

図 3.4: 入力-出力の伝達特性

図 3.5: 入力と電流の関係。消費電力は電流に比例する

16

図 3.6: 多段の交流増幅器
入力電圧が増えるほど、電流が流れることがわかる。消費電力はこの電流に電源電圧を掛けることで得られるから、この特性は消費電力の入力電圧依存性と思ってもよい。入力電圧が Vth 以下では消費電力は 0 となっている。
このソース接地増幅回路は、電子回路でもっとも多用されている増幅回路であり、全ての基本であるので、しっかり理解して欲しい。

3.2

アナログ増幅器

高い増幅率を持つ直流増幅器を構成するには、上記のソース接地回路を多段にする必要がある。
しかし、前段の増幅器の動作点の出力電圧と、後段の入力バイアスレベルには通常差があるので、ここにレベルシフトと呼ばれる定電圧源を入れる必要がある。それにしても僅かなずれが有った
り、入出力伝達特性が、少しでもずれると、そのずれはどんどん増幅されていき、安定な直流増幅は容易ではない。これに対する対策は後の章で述べる。
しかし、交流の高増幅率の増幅器は簡単に構成できる。何故かというと、信号は前段の増幅器の出力をキャパシターで切って、後段の入力に与えることができるが、これとは独立に入力バイアス
は抵抗を適当に接続することにより、ある程度自由に設定できるからである。基本的に信号伝達とバイアス設定を独立に設定できることが多段の交流増幅を容易にする。
具体的には、図 3.6 のようにする。キャパシターの後にある縦続された抵抗は、入力側のバイアスを与えるものである。直流バイアス電圧は、電源電圧 Vdd を抵抗分割したもので与えられる。これらの抵抗値を余りに小さくすると、前段の出力電圧がへたってしまう。また、使いたい周波数範囲を通すのに、大きな値のキャパシターが必要になるので、抵抗値は適度に大きくする必要がある。余りに大きくすると、FET のゲートに漏洩があったり、部品を配置するボードの漏洩などの影響を受けてしまう。通常、出力抵抗の 10 倍程度の値を設定する。
この直流バイアスの Vgs に加えて、微小な交流信号を重ねたものを入力すると、出力には動作
点の Vds を中心とした交流が発生する。この交流の増幅率は動作点での入出力伝達特性の勾配で与えられる。
増幅器として考えるときには、エネルギー的に増幅されているかどうかを考える必要がある。つまり、電力増幅率が問題となる。これは電圧増幅率と電流増幅率の積で与えられる。ところで、先に述べたように、FET のゲート電流 Id はまったく流れないという性質があるから、出力から少しでも電流がとれれば、電流増幅率は無限大となる。出力側についている抵抗の一部を外部抵抗として考えれば、出力には明らかに電流変動を取り出すことができるので、電流増幅率は無限大となり、電力増幅率は無限大となる。交流の周波数を上げていくと、FET の動作も理想からずれてくるので、各増幅率は少しずつ下がってくるが、少なくとも低周波では、ここに述べたことは正しい。この増幅回路がアナログ回路の基礎となっている。

17

図 3.7: ドレイン接地増幅回路

図 3.8: ドレイン接地増幅回路の入出力伝達特性

3.3

ドレイン接地増幅器

同じような増幅回路を、図 3.7 のようにソース側に抵抗を付けることに実現しようという方法もある。これをドレイン接地増幅器という。これでも、FET を流れる電流を抵抗で電圧へ変換でき、同じような動作が期待できそうであるが、実はそれほど簡単ではない。FET に流れる電流を制御しているゲート電圧は、厳密にはゲート-ソース電圧 Vgs である。したがって、抵抗両端に電圧が発生し、ソースに電位が生じると、その結果 Vgs が減ってしまうという効果が発生する。
この回路の入出力伝達特性を求めるには、やはりグラフを利用する。ゲートに入ってくる入力電位を仮定して解析するのは、大変難しい。このため、Vgs を仮定してしまう。すると、FET の特性
曲線が一本決定する。FET の端子電圧と抵抗の端子電圧の和は今回も相変わらず電源電圧である
し、双方の素子には共通の電流 Id が流れているので、前回と同様に二つの線の交点から、それぞれの素子にかかっている電圧を求めることができる。さて、入力電圧は Vgs に抵抗にかかっている電圧を加える必要がある。この点だけが、前回の解析と異なる点である。つまり、入出力伝達特性は Vgs の陰関数として求められることになる。
この手続きはあまりにも、面倒である。最大の問題は、入力電圧が一定でも、ソース電圧が決
まっていないので Vgs も変化してしまうことである。そこで、思い切って、電源で電圧が固定されている FET のドレイン側をソースと見なして見よう。当然、出力端子側の元ソースはドレインと見なすことになる。しかし、この場合、FET の主端子間には通常と逆の電圧がかかることになる。ここで、活躍するのが、前章で述べた第三象限の FET 特性である。
この場合も、抵抗の両端に発生する電圧を電源電圧から差し引いたものが、FET にかかる電圧になるから、電源電圧から抵抗の傾きを持つ直線を、第三象限の FET 特性と重ねて描いて見る。
今度は、出力電圧が変動しても、ソースの電圧は変動しないから、考察はずっと簡単になる。ただし、入力電圧が、ソース電圧より低くなるので、FET の特性上で Vgs 負の曲線との交点を探す必要がある点を気を付ける。
こうして求められた入出力伝達特性を図 3.8 に示す。勾配がほとんど 1 に近いことに着目してほしい。これは FET が大きな増幅率を持っているため、出力変動に対し、ゲート-ソース間の電圧変動は極めて小さくなければならないこと、その結果、入出力間の電位差が大きく動けないことか
ら、簡単に理解できる。ソースの電位がゲートの電位をほぼ追従することから、ソースフォロワ増
幅器とも呼ばれる。

18

図 3.9: n-MOS FET を用いたインバータ回路の動作原理
以上の解析からもわかるように、ドレイン接地増幅器の電圧増幅率はほぼ 1 である。このように、出力変動が入力側へまわって、電圧増幅率を下げる現象を負帰還といい、特にアナログ回路で利用される技術である。電圧増幅率は低いが、電流増幅率は無限大であり、電力増幅率も無限大であることは覚えておいて欲しい。残念ながら、主として 1 以上の電圧増幅率を必要とするデジタ
ル回路ではほとんど使われない。

3.4

デジタル増幅器の原理

ソース接地増幅回路の入出力伝達特性をデジタル回路として使うことを考えよう。図 3.9 に示す
ように、伝達特性のグラフに「入力=出力」の直線を書き入れる。その交点の「入力電位=出力電位」の電位を論理閾値電位という。この電位より少しでも低い電位を論理 0 と考え、少しでも高い電位を論理 1 と考える。入力に 0 側の電位を入れると、出力は当然 1 側の電位が出てくる。逆に、入力に 1 側の電位を入れると、出力は 0 側の電位が出てくる。つまり、入力と出力の 0 と 1 が反転する。
こうした回路は NOT ゲートあるいはインバータ (反転器、Inverter) と呼ばれ、デジタル回路の基礎となっている。入出力伝達特性の勾配がきついため、入力が論理閾値に極めて近くても、出力は論理閾値からかなりはずれ、より決定的な値になる。一般に論理回路は多段にして使われることが多い。この性質は段数が増えるほど、論理が正確になっていくことを保証している。このようにデジタル回路でも、論理閾値付近の増幅率が 1 以上であることが必要である。
一般に、こうした動作が保証されるのは、伝達関数が単調減少であるだけでなく、論理 0 に対応する電圧から論理閾値までの入力電圧に対しては、利得 -1 の直線より必ず上にくること、論理閾値から論理 1 に対応する入力電圧に対しては、利得 -1 の直線より必ず下にくることが要請される。n-MOS インバータでは、入力電圧が最大付近で、一部この条件が破られており、その結果、入力が論理 1 の場合、出力は 0 より若干大きめになる。幸いにして、この若干大きめの出力は、再びインバータを通すことにより、論理 1 に戻せるため、実用的な回路では問題にならない。

3.5

p-MOS 増幅器

p-MOS FET を使っても、増幅器を構成することができる。ただし、p-MOS FET は、通常電源の+側をソースとする。さらに+側を接地と考える。したがって、ソース接地増幅器は図 3.10 のように、電源+側の上が接地側になり、FET も上に置かれることになる。むろん、電源を逆さに置いて、FET を下に置く描き方も可能であり、本によってはそのように描かれているものもあるが、本書では、後の章との関係から、一貫して電源電圧の高い方を上に描くように統一する。この場合の動作解析も、n-MOS FET の場合と全く同じである。つまり、p-MOS FET の通常の動作領域である第三象限で、横軸の負の電源電圧のところを通るような抵抗 R の直線を引く。入力電19図 3.10: p-MOS FET ソース接地増幅器

図 3.11: p-MOS FET ソース接地増幅器
圧に対応するゲート電圧における FET の特性曲線と、抵抗 R の交点の横軸座標が出力電圧になり、縦軸が FET と抵抗を連続して流れる電流になる。入力電圧を変えて、出力電圧を読み取ることにより、増幅器の伝達特性を求めることができる。
こうして得た伝達特性を図 3.11 に示す。

3.6

c-MOS 増幅器

3.7

SEP 増幅器

3.8

トランジスタ増幅器

20

第4章

4.1

デジタル回路論理回路

0 と 1 からなるデジタル量を処理するデジタル回路は多入力、多出力を持つ場合が多い。これはアナログ回路では一本の線でも連続的に変化する量を処理する量を伝達できるのに対し、0、1 の二値のデジタル回路では二状態しか伝達できないため、線数を増やすことが多いからである。
したがってデジタル回路とは入力の束に次々と入ってくる 0、1 の組合せ ( パターン) を参考にして、ある一定の規則で出力パターンを生成していく回路であると言える。出力は今入ってきたばかりの入力も参考にして作られるだろうし、過去に入ってきた入力も参考にして作られるから、回路内にはいくつかの時間を遅らせる遅延要素が入っているはずである。こうしたデジタル回路は特に順序回路 (sequential logic circuit) と呼ばれる。切符の自動販売機に使われるようなデジタル回路も、巨大な電子計算機もすべて順序回路である。
さて、図 4.1 のように順序回路内にある遅延要素をすべて回路内から取り出し、別に遅延回路として置くと、残った回路は 0、1 の入力の組合せから遅れなく直ちに 0、1 の出力の組合せを作り出す回路となる。これは組合せ論理回路 (combinational logic circuit) と呼ばれる。単に論理回路というと、厳密には順序回路も含む場合があるが、特に混乱のない場合は、組み合わせ論理回路のことを指す。

4.2

インバータ (NOT 回路)

現在の論理回路はほとんど FET でできている。第 1 章で FET を一つ使ったインバータ (NOTゲート) を紹介したが、これを改めて図 4.2 に示す。厳密には n-MOS インバータと呼ばれる。その理由は、図 4.3 に見られるような n-MOS と呼ばれる FET を使っているからである。MOS とは金属-酸化物-半導体 (metal-oxide-semiconductor) の英語略で、FET の構造を指している。
ゲートに電圧をかけると、ドレイン-ソース間のコンダクタンスが増加するのは、酸化物を挟んだゲート電極の反対の半導体側に、チャネルと呼ばれる電子層が形成されるからである。 n-MOSの n は電子の持つ負電荷の負 (negative) を指す。n-MOS インバータの特徴は、1 入力になるにしたがって電力損失は増えるが、0 入力に対しては電力損失がないことである。

図 4.1: 順序回路の標準形

21

図 4.2: n-MOS インバータ (NOT 回路)

図 4.3: n-MOS FET の構造と特性

図 4.4: p-MOS FET の構造と特性

図 4.5: p-MOS インバータ (NOT ゲート)22

図 4.6: c-MOS インバータ (NOT ゲート)

図 4.7: c-MOS インバータの動作点
図 4.4 のようにチャネルが正電荷の正孔で構成される FET は p-MOS FET と呼ばれ、ゲート電圧を上げると、逆にコンダクタンスが低下するようになる。この p-MOS FET を用いても、インバータを作ることができる。p-MOS FET は正電荷を使っているので、ドレインはソースよりも電圧を低くしておく必要がある。このため電圧関係は、すべて正負が逆になる。電圧の高い方を上に描くことにすると、p-MOS インバータの回路は図 4.5 のようになる。p-MOS インバータの特徴
は、n-MOS インバータと逆に、0 入力に近くなると電力損失が増えるが、1 入力に対しては電力損失のないことである。なお、この回路で抵抗と FET を上下逆に配置することは、前章で述べた
ソース接地回路になるため、増幅率が 1 になりうまくない。
現在、ほとんどのデジタル回路には c-MOS 論理回路が使われている。その基本となるのが、c-

MOS インバータである。c-MOS インバータは図 4.6 のように、n-MOS インバータと p-MOS イン
バータを合併させたような形となっている。n-MOS インバータの抵抗の部分を p-MOS に替えたとも見えるし、逆に p-MOS インバータを変形したようにも見える。実は n-MOS と p-MOS FETが相互に補てん的に動作するので、相補型 MOS という意味で c-MOS (complimentary MOS) という名前が付いている。
このインバータの動作を調べてみよう。入力電圧を固定すると n-MOS FET の特性も p-MOS

FET の特性もそれぞれ一本の曲線で与えられる。それらを、図 4.7 のように一つの図にまとめてみる。この際、横軸は出力電位 Vo 、縦軸は各 FET のドレイン電流とする。まず、n-MOS FET に流れる電流を求めると、横軸はそのまま n-MOS FET の Vds であるから、n-MOS FET の特性をそのまま写せばよい。一方、p-MOS FET に流れる電流を求めると、p-MOS FET にかかる Vds
は Vdd − Vo となるから、p-MOS FET の特性を Vdd を原点として左右逆に写せばよいことがわかる。さて、回路からわかるように、出力端子から電流をとらない場合は、両者には共通の Id が流れるから、両曲線の交点がこの回路の動作点となる。交点の横軸座標が出力電位、縦軸座標が両FET を通し、縦に流れる電流である。
入力電位を変えていくと、両方の FET の特性とも変化していくので、交点は複雑に移動していnく。そのようすを図 4.8 に示す。まず、入力電位が n-MOS FET の Vthより低いときは、(a) のよ

うに、n-MOS FET の特性が横軸に張りつき、交点は (Vdd 、0) で動かない。Vdd をこれより上げていくと、(b) のように、交点は動き始める。入力電圧が、およそ Vdd /2 ぐらいのところで、(c) のように両特性の水平な部分が重なる。このとき交点は (c) の右の交点から左の交点へ一瞬に移動す

23

図 4.8: c-MOS インバータの動作点の移動

図 4.9: c-MOS インバータの入出力伝達特性る。さらに入力電圧をあげると、(d) のように、交点は図の原点付近で移動を行う。Vdd をさらにp
上げて、Vdd − Vthを越えると、今度は p-MOS FET が遮断状態となり、横軸に張りつく特性となる。したがって、交点は (0, 0) になり、そこで動かなくなる。
この間の交点の横軸座標、つまり出力電位の変化を図 4.9 に、また、縦軸座標、つまり両 FET に流れる共通電流の変化を図 4.10 に示す。図 4.9 を見ると、n-MOS インバータや p-MOS インバー
タの特性と比較し、インバータ閾値付近で、無限大に近いきわめて高い増幅率を持っていることがわかる。また、入力がインバータ閾値からわずかにずれるだけで、出力電位はきちんと Vdd または 0 になることがわかる。さらに、電流特性は Vdd 倍することで、この回路の消費電力となるが、出力電位が 0 付近でも Vdd 付近でも、消費電力 0 となり、きわめて低消費電力であることが見える。このように、c-MO S インバータは理想的な特性を有していることが理解できよう。

4.3

NAND 回路と NOR 回路

あらゆる論理は NOT と AND と OR があれば良いことが知られている。AND とは、いくつかの入力を持っており、そのすべての入力が 1 のときにのみ、出力が 1 になるものを言う。また、OR もいくつかの入力を持っており、そのうち一つでも 1 ならば出力が 1 になるものを言う。このような概念は、スイッチの直列接続や並列接続に現れる。例えば、スイッチを直列に接続しておくと、全体の接続はすべてのスイッチが ON になったときのみ。また、スイッチを並列に接続しておくと、全体の接続はいずれかのスイッチを ON にするだけで ON となる。しかし、FET などの電子デバイスを使うと、出力を反転させるものの方が簡単に構成できる。したがって、電子回路
では AND や OR 回路の代わりに NAND や NOR 回路が構成される。

図 4.10: c-MOS インバータの電流特性24図 4.11: c-MOS NAND ゲート回路

図 4.12: c-MOS NOR ゲート回路
まず、c-MOS NAND 回路を構成してみよう。NOT の回路は入力が 1 になったときに、下のFET が ON、上の FET が OFF になることで、動作した。そこで NAND を作るには、二つの入力が同時に 1 の場合のみ下が ON、上が OFF になるようにすればよい。図 4.11 のように、下の回路は n-MOS FET を直列に、上の回路は p-MOS FET を並列にする。両入力が 0 の場合は、n-MOS はともに OFF で p-MOS はともに ON となるので、出力は 1 となる。また、NOR も同様に図 4.12 のように構成することができる。
先にも述べたように、非反転 Buﬀer を作るのが困難なように、電子回路で AND や OR を直接作るのは容易ではない。通常、AND は NAND の出力を反転させ、OR は NOR の出力を反転させて構成する。また、もっと、複雑な論理回路、例えば、XOR 回路などについては、組み合わせ論理回路で説明する。

4.4

c-MOS ゲートの動作速度と電力損失

c-MOS インバータは消費電力 0 といったが、実際には電力消費もあるし、動作速度も有限である。遅延について言えば、デバイスそのものも動作遅れがあるし、さらに大きな原因として、次段のゲートや配線の持つ静電容量である。静電容量があるから出力電圧を上げる際には充電時間がか
かるし、出力電圧を下げる際には放電時間がかかる。また、充放電の際、電力損失も発生する。
デバイスそのものが持つこの時定数は内因性遅延 (intrinsic delay) と呼ばれる。これは、n- や

p-MOS FET 自身のチャネル形成時間であり、チャネル抵抗 Rc を介してゲート容量 Cg に電荷が入ってくる時間であるので、τ0 = Cg Rc となる。しかしチャネル抵抗と言っても電流-電圧特性が飽和する現象もあるので、簡単に一つの定数で置き換えることはできないが、線形近似できるときにどの程度であるかを見積もっておくことは悪いことではなかろう。

FET の特性を計算するときに、チャネルの抵抗はチャネル中の電荷がどのくらいの時間でソー
スドレイン間を抜けられるのかで見積もった。ということは、この見積もられた抵抗から計算される τ0 は、このチャネルの走行時間で与えられることが推定できる。したがって

τ0 = Cg Rc =

L2
L
=
= τt
v
µVds

と書ける。τt はチャネル走行時間 (channel transit time) の意味である。

25

(4.1)

走行時間遅延はデバイスの動作に起因するため、集積回路のいろいろな遅延を議論するための比較標準のような使われ方をするために、しばしば現れるが、実はもっと大きな遅延があるために、普通は無視できることが多い。その他の遅延は総じて外因性遅延 (extrinsic delay) と呼ばれる。現在の集積回路、あるいはボード上に作られた回路でもっとも大きな遅延は、配線の持つ容量の充放電時間である。配線容量は出力線から接地側、つまり 0V 側に対して静電容量を持つ。出力電圧を上げるときには、電源である Vdd より p-MOS を経由して、この静電容量に充電する必要がある。
p-MOS のチャネル抵抗 (時間ともに変化するので平均的な抵抗) を Rc とすると、充電にはおよそτ = CRc ぐらいの時間が必要となる。また、出力電圧を下げるときには n-MOS のチャネル抵抗によって放電を行うが、n-MOS のチャネル抵抗は p-MOS のチャネル抵抗に近く設計されているから、やはり同じぐらいの時間を必要とする。
次段のゲート容量の充放電時間も配線遅延ほどではないが、やはり無視できないが、厳密な取扱はやや複雑になる。というのは例えば p-MOS の場合、対向するチャネルの電圧が一定でなく、接地電圧と次段の出力電圧の間の電圧を連続的に補間すること、それに加えて出力電圧が時間とともに変化するからである。しかし、最悪で計算しても、接地された静電容量の充放電時間であるので、通常は接地容量で計算する。しかも、年ごとに回路規模が大きくなってきているので、配線容量の占める比率が高くなってきており、詳細な議論をしても意味が無くなりつつある。
いずれの時定数も Rc に、それぞれ該当する静電容量を掛けることにより得られるので、種々の静電容量をゲート容量を基準にして表すことがよくなされる。例えば、配線容量、ゲート容量(n-MOS と p-MOS の和に次段のゲート総数を掛けたもの)、自身のゲート容量の総和がC = f Cg(4.2)

と表されるとき、そのゲートでの遅延時間はτ = f τ0

(4.3)

となる。
電力消費はこれらの容量の充放電の際、n- や p-MOS FET で発生する抵抗損失で起こる。放電
2の場合は、かなり簡単に考えることができる。というのは C の静電容量に CVdd
/2 だけ貯められていた静電エネルギーを、すべて p-MOS で無くしてしまうからである。つまり、放電のたびにこ2
れだけのエネルギーが n-MOS で消費される。充電の場合は、静電容量に 0 から CVdd
/2 だけのエネルギーが蓄えられるのだが、その際、電源は Vdd の電圧で CVdd だけの電荷を送り込むという
2
2
仕事を行っている。したがって、CVddのエネルギーを使って、CVdd/2 だけのエネルギーを蓄え
2/2 のエネルギーは、充電側の抵抗である p-MOS で消費されたこ
たことになる。この差額の CVddとになる。クロック周波数が fc のとき、クロックのたびごとに出力論理が反転するものとすると、
2
P0 = fc CVdd
/2

(4.4)

だけの電力消費があることになる。再び C = f Cg とし、このゲートの出力の反転確率を p としよう。すると、このゲートでの電力消費は

P = pf P0

(4.5)

となる。

NAND や NOR ゲートでも議論はほとんど変わらない。しかし、多入力 NAND や NOR で、
ファンイン (fan in)、つまり入力の線の本数、が非常に多い場合には、n-MOS 側か p-MOS 側のい26

ずれかに、FET がたくさん直列になる回路が入ってくるため、充電あるいは放電のいずれかの遅延時間が大幅に延びる。最大八入力 NAND や NOR ぐらいまでは気にしなくても、それよりも多入力になると、遅延時間が無視できなくなり、何らかの工夫が必要になってくる。このような場合
は、いくつかの少入力 NAND を用意し、その出力を NOR に入れることにより、多入力 AND を構成する。さらに多入力の場合は、こうしたいくつかの NOR を NAND に入れて、多入力 NANDとする。
同様に、ファンアウト (あるいはファンナウト、fan out)、つまり一つのゲートの出力線につながっている次段のゲート数、が非常に多い場合も、駆動すべき負荷の静電容量が大きくなり、やはり遅延が大きくなる。この場合は、徐々に駆動力の高いインバータを従属接続し、駆動力を上げてから、複数の次段ゲートを駆動することが行われる。駆動力を高くするには、横幅の大きなコンダ
クタンスの高い FET を用いたインバータを利用する。
ファンインが大きい場合は、段ごとに指数関数的にゲート数を減らし、ファンアウトが大きい場
合は、指数関数的に駆動力を上げていったが、どのくらいの比率で駆動力を上げるのが良いだろう
かというと、次のような計算で決定することができる。いずれの場合も同じ論理で計算できるので、ここではファンアウトをとる場合で議論しよう。全体で ft のファンアウトをとる場合、n 段で対処することとし、各段で f のファンアウトをとることとしよう。当然f n = ft

(4.6)

が成立する。内因性遅延や配線遅延を無視し、次段ゲート駆動の遅延だけを考えると、各段での遅延時間は f τ0 となるから、全体の遅延時間 τt は

τt = nf τ0

(4.7)

となる。
前式の条件で、この式を最小にすることを考えればよい。前式の log をとって n を求め、この式に代入するとfτt=log ft
τ0
log f

(4.8)

となる。f で微分してみると、この式は f = e で最小値 e log ft をとることがわかる。したがって、理想的には各段 2、3 倍ごとにインバータを大きくしていけばよいことになる。ただ、段数を増やすことは、集積回路でも、ボード上でも面積をとるので、実際はもう少し大きな拡大率をとる。f = 10 で遅延は f = e の場合の 1.6 倍ぐらいとなるから、この辺が現実的な拡大率であろう。
ファンインの場合の縮小率についても全く同様の議論が成立する。

4.5

組み合わせ論理回路

ありとあらゆる論理回路は、AND と OR と NOT を使うことにより実現できる。それは次のよ
うな理由による。論理回路のいくつかの入力といくつかの出力を持つ。また、その動作は入力に発生するありとあらゆる可能なビットパターンに対する、出力パターンを表にしたもので、完全に記述できる。この表は真理値表 (truth table) と呼ばれている。
図 4.13 に一例を示すが、この表で D に対応する論理回路を考えてみよう。まず、(000) が入ってきた時のみ 1 を出力する論理回路を考えよう。(000) は、厳密には (0、0、0) のことであるが、以下このように略記する。この論理回路の出力を S0 とすると、

S0 = A · B · C
27

(4.9)

図 4.13: 真理値表の例のように、三つの入力の NOT の AND をとったものである。A などは A などの否定を表している。また、’·’ は AND を意味し、’·’ でまとめられた項すべての AND をとる。(A、B 、C) が(000) のとき、(A, B, C) は (111) となる。一方、三入力 AND は入力が (111) ときのみ 1 を出力するから、(A、B 、C) が (000) のときのみ 1 となる。同様な考察で、図 2.13 の各行に対応した S0から S7 は次のように表される。

S0 = A · B · C(4.10)

S1 = A · B · C(4.11)

S2 = A · B · C(4.12)

S3 = A · B · C(4.13)

S4 = A · B · C(4.14)

S5 = A · B · C(4.15)

S6 = A · B · C(4.16)

S7 = A · B · C(4.17)

さて、D は (001), (010), (100), (111) のいずれかが 1 のときのみ 1 であるから、これら四つのパターンの OR で与えられる。つまり、

D = S1 + S2 + S4 + S7
= A · ·B · C + A · B · C + ·A · B · C + A · B · C(4.18)となり、NOT と AND と OR の組み合わせで表現できる。ここで、OR は ’+’ で表されている。AND と同様に、多入力の場合は ’+’ を複数書く。AND の記号の ’·’ の方が優先度が高いと定義されているので、まず AND をとり、その OR をとることになる。
まったく同様に

E = S3 + S5 + S6 + S7
=A·B·C +A·B·C +A·B·C +A·B·C(4.19)となる。以上にように、いかなる場合も真理値表の 0、1 に併せて、NOT、AND、OR を配置すればよいことが理解できよう。
電子回路の場合、こうした論理は AND、OR の代わりに NAND や NOR を使って実現する必要がある。これには、うまい方法が知られている。まず、S0 から S7 の代わりに、それらの否定

28

図 4.14: NAND-NAND 回路

図 4.15: 簡略表記による NAND-NAND 回路論理である T0 から T7 を使おう。すると明らかに

T0 = A · B · C(4.20)

T1 = A · B · C(4.21)

T2 = A · B · C(4.22)

T3 = A · B · C(4.23)

T4 = A · B · C(4.24)

T5 = A · B · C(4.25)

T6 = A · B · C(4.26)

T7 = A · B · C(4.27)である。また、D = T 1 + T 2 + T 4 + T 7 となる。ところが、この式は D = T1 · T2 · T4 · T7 と変形できるのである。つまり、NOT と NAND だけがあれば、いかなる論理も構成できてしまうのである。

OR(NOT) を NAND にする変形は De Morgan の法則として知られている。証明は D が 0 になる条件を考えてみれば、容易である。上式では、OR の演算を使っているが、OR は入力要素の一つでも 1 になると 1 になってしまう。つまり、OR が 0 になるには、すべての要素が 0 である
必要がある。ところがすべての要素が大もとの入力 T1 から T7 の否定であるから、大もとの入力

T1 から T7 で考えると、すべての入力 T1 から T7 が 1 のときだけ D は 0 となる。一方、下式を見ると、すべての入力が 1 の時だけ、AND は 1 になり、NAND は 0 になる。したがって、いずれの論理も T1 から T7 が 1 のときのみ、出力が 0 となり、同じ動作をすることが理解できよう。
これらを回路図にすると図 4.14 のようになる。これを、簡略化して図 4.15 のように表すことがある。多入力 NAND の入力を一本の線にまとめて表すこの標記法は、実際の回路と対応がとれず、誤解を招きやすいので、安易な導入は危険であるが、見やすいのでしばしば利用されている。
ただ、実際にいくつかの論理の出力を一本の線に接続すると、いわゆる短絡状態を起こす可能性があり、場合によっては論理回路の壊滅的破壊を招きかねないので、絶対に行ってはならない。この図を、図 4.13 の真理値表と比較してみると、きわめて強い対応がとれていることが理解できよう。
左半平面の NAND 面では、真理値表の入力側の 1 に対して、A、B 、C との接続が対応し、真理29

図 4.16: D Flip Flop 回路
値表の 0 に対して、A、B 、C との接続が対応している。また右半平面の NAND 面では、真理値表の出力側の 1 が対応している。なお、この図の簡略 NAND 記法により表した NAND-NAND 回
路の一番上の NAND ゲートは最終出力にいっさい関係しておらず、不要である。しかし、現在の集積回路の内部では見やすい構造とすることを旨としているので、不要な回路でも真理値表との対応関係から、残しておくことが多い。
同様な回路は NOR だけを用いても実現できる。まず、

S0 = A + B + C
S1 = A + B + C
S2 = A + B + C
S3 = A + B + C
S4 = A + B + C
S5 = A + B + C
S6 = A + B + C
S7 = A + B + C(4.28)となる。これらの式は de Morgan の法則を使って証明できる。また、例えば、S0 については、OR は (000) の時のみ 0 となること、したがって、NOR は 1 になることから、理解できよう。さらに、D は S0 、S3 、S5 、S6 のいずれが選択されても 0 となることから、

D = S0 + S3 + S5 + S6

(4.29)と表される。つまり、NOR-NOR 論理は真理値表の 0 に着目した構成となっている。この意味
で NOR-NOR 論理は NAND-NAND 論理の反転論理 (inversion logic) と呼ばれる。

4.6

スイッチと遅延回路

遅延回路には種々の遅延時間を持つ遅延要素の共存が許されるわけであるが、デジタル回路の多くは一定時間で信号を出す時計 (クロックと呼ばれる) を内蔵し、これを利用していつも一定の時間だけ、しかも同期して遅らせる遅延回路が用いられ、同期式と呼ばれる。クロックは外部におかれることもあり、また必要に応じ次の例のように同じ同期の複数個のものを利用することもある。
こうした遅延回路の一例を図 4.16 に示す。この回路には信号情報を移動させるために二種類のクロック信号が与えられる。これらの信号レベルが高い電圧であるとその信号の与えられた FETは導通状態となり、逆に低いと FET は開放状態となる。つまりクロック信号のレベルの高い期間だけ導通するスイッチとなる。さて t0 から t1 では A 点の電圧が B 点に伝達され B 点のコンデンサーがその電圧まで充電され、その電圧の逆論理の電圧がインバーターの後に現れる。 t1 から

B 点の電圧は入力側の A 点より切り離され、次の t1 から t2 で B 点の情報は反転されたまま C
30

点に伝えられさらに再反転されもとに戻った情報が D 点へ伝えられる。t2 で C 点は B 点から切り離される。
情報をこのように二段で伝達するのは D 点で現れた情報がすぐさま論理回路で処理されて、A点に伝えられる可能性があるからである。つまり B 点で情報をいったん控えておかないと、入出力が矛盾して正常動作をしなくなることがあるからである。ちょうどパナマ運河の段差のあるとこ
ろで、ゲートを交互に開けて船を通過させないとうまくいかないのと同じである。

D 点から送り出され論理回路で処理された情報は A 点に再び現れ、次の周期の t0 から t1 で再度 B 点に取り込まれることとなる。いうまでもないことであるが、同期式順序回路の場合、いくつかの遅延要素は共通のクロック信号により駆動されることとなる。

4.7

順序回路

回路の出力が、現在の入力のみによって決まるのではなく、過去の入力にも依存する論理回路
を、順序回路という。通常、過去の入力の結果は、単純に入力の履歴を記憶するのではなく、回路の内部状態という形で保存されることが多い。回路は、その内部状態を過去の入力の系列にしたがって変えていき、また出力は、現在の入力だけではなく、現在の内部状態にも依存して決定される。順序回路を考えるには、クロックという回路全体に共通のタイミング信号があるという立場で考える方がわかりがよい。こうした共通のクロックを持つ回路のことを同期型順序回路という。
このように組合せ論理回路と 1 クロック分の遅延回路さえあれば、原理的にはどのような仕様のデジタル回路も構成することができる。しかし電子計算機のような巨大なデジタル回路をこの思想だけで構成しようとすると、論理回路部が著しく複雑になる。
そのため実際の回路では階層構造をとったり、機能をブロック化するなどの方法で、機能分散を行い、回路を分かりやすく構成している。また遅延要素も 1 クロック遅延だけではなく、好みのクロック数だけ遅延させることのできるいわゆる記憶装置が用いられている。

4.8

メモリー

4.9

電卓

4.10

コンピュータマイクロプロセッサ
コンピュータシステム
モノリシック IC の代表である MOS-IC を例に IC の具体的構造について述べよう。MOS-IC
では図 [1.4] のように、FET ときわめて似た構造で抵抗やキャパシタンスが作られる。これらの素子はさらに金属の配線で接続され、最後に保護膜で覆われて完成する。デジタル回路のところで示した C-MOS のインバーターは、たとえば図 35 のようになる。上面図は回路図とよく対応がとれており、また断面図にはそれぞれの素子の構造と接続のようすが見られる。IC の作り方はトランジスターの作りかた (図 13) とほとんど同じである。フォトレジストによりいろいろなパターンを形成しそれを加工することで作成される。IC チップの大きさは約 1cm2 程度であるから、通常一つのシリコンの基板に同じものが同時にいくつか作られる。したがって最後にそれらは切り離されて検査され、さらに容器内に接着され、リード線がつけられて完成することとなる。

31

図 1 にトランジスタの総数 個程度の実際の IC の写真を示すが、こんな大きな IC でも各部を拡大してみると図 35 のような形の回路が入っている。周辺部にある大きないくつかの正方形は、外部への接続のための電極であり、IC 容器の各ピンと細いリード線で接続されることとなる。ここに示したような巨大な IC は素子数が多くパターンも複雑になり、その設計は莫大なものとなる。
しかしいったん設計をしてしまうと、同じものを複製するのは容易である。ちょうど書籍と同じであって、初期費用はかかるが IC 一個の製造単価はきわめて安くなる。このため IC の設計原則として、多少素子数が多くなっても分かりやすい構造とする、なるべく汎用性の高いものを IC 化し、かつやむを得ず用途に応じ変わる部分があってもわずかな枚数のパターンマスクで変更できるようにする、などの工夫がとられるようになりつつある。

32

第5章

5.1

アナログ回路アナログシミュレーション

レベルとして連続的な値をとる信号を処理する回路をアナログ回路と呼ぶ。アナログ回路として必要な回路は、信号を生成する発振回路、信号を増幅する増幅回路、小さくする減衰回路、信号の速い変化や遅い変化を分けて選択的に弱めるフィルター回路、信号を歪ませる非線形回路などがある。かって、これらの回路は単体の FET やトランジスタを中心に設計された。しかし、現在は増幅作用を純化した演算増幅器と呼ばれる機能 IC が用意されており、それを使って各種の回路が形成される。演算増幅器は英語では Operational Ampliﬁer であるが、この略称であるオペアンプという言葉がしばしば用いられる。本来の電気用語ではないが、あまりにもよく使われているので、本書でもオペアンプと略称する。ただし、非常に高い周波数まで使う回路の場合は、相変わらず

FET やトランジスタを直接使った回路が使われている。なお、オペアンプの中身については本章の最後の節で説明する。

5.2

減衰回路

もっとも簡単な回路は減衰回路である。これは抵抗を組み合わせるだけで容易に実現できる。たとえば 図 5.1 の回路で Vin を与えると抵抗 R1 と R2 には I = Vi /(R1 + R2 ) の電流が流れるから

Vo = R1 I = Vi R1 /(R1 + R2 ) となる。オーディオ装置の音量調節などはこの回路を可変抵抗を用いて実現し、増幅回路と組合せて必要な音量を得るようにしている。
この回路の問題は、多段化したときの全体の減衰率が、各段の減衰率の単純な積にならないことである。本来、減衰回路は、一段でどんな減衰率のものも作成できるため、多段化することは比較的少ないが、後に述べるフィルタの話とも関連するため、一応ここで議論したい。例えば、図 5.2のように二段重ねると、減衰率は

R1
R3
R1 + R2 R3 + R4とはならない。きちんとした計算をすると、初段の減衰率が次段の抵抗の影響を受けることが理解できる。初段の減衰率が次段の抵抗の影響を受けないようにするには、初段の減衰器の抵抗群の値に対し、次段の抵抗群の値が大きめであるとよい。

図 5.1:

33

図 5.2:−+

図 5.3: オペアンプ
こうした目的のためには、オペアンプを使うとよい。オペアンプは入力側の見掛けの抵抗を可能な限り大きくし、一方、出力側が理想的な定電圧源に見えるように設計されているからである。したがって、増幅器でありながら、減衰回路のような受動的な回路にも多用される。具体的な使い方については次節以降で詳しく述べる。

5.3

オペアンプと反転増幅器

オペアンプとは、数多くのトランジスタなどを組み合わせ、なるべく理想的な特性を持つ増幅器を集積回路として実現したものである。減衰器のところでも述べたように、理想的な増幅器とは、なるべく現回路に影響を与えないよう、入力を手に入れること、出力はきちんとした定電圧源
として後段の回路を駆動できること、なるべく高い増幅率を持つことなどである。現回路に影響を与えないためにはなるべく高い入力インピーダンスを持つことが望ましく、多くのオペアンプでは10MΩ 以上の高い入力インピーダンスを持っている。また、出力側が定電圧源的であるためには、
なるべく低い出力インピーダンスを持つことが望ましく、多くのオペアンプでは 1Ω 以下の出力インピーダンスを持っている。さらに、電圧増幅率 100,000 以上を持つのが普通である。
図 5.3 のように、入力には正負の入力端子があり、正入力と負入力の差の電圧が増幅されて出力される。オペアンプには、この他、± 15V の電源電圧が供給されるが、以下の説明では、これら電源電圧については省略することが多い。
オペアンプを利用する場合は、その大きな増幅率を直接利用することはほとんど無く、図 5.4 のように、出力から入力へフィードバックをかけて利用することが多い。これは、回路の動作が安定になることや、回路の線形性が増すなどの理由によるが、詳細は後に述べる。ここで注意すべきは、フィードバックは必ず負入力端子に対してかける。負入力に端子に信号を入れると通常は増幅作用を抑える傾向になる。つまり安全サイドに働く。逆にフィードバックを正入力端子にかけると、信号が何度も増幅される結果、異常発振などの不安定な動作を起こす。

34

−
+

図 5.4: 反転増幅器
この図の回路の動作を解析して見よう。入力端子の電位を V− 、V+ とすると、オペアンプの増幅率 A のとき、出力電圧 Vo は

Vo = A(V+ − V− ) = −AV−

(5.1)

で与えられる。一方、もしオペアンプの出力がほとんど定電圧源で、かつオペアンプの入力端子にはほとんど電流が流れ込まないとすると、V− の電圧は、Vo と V− の抵抗分割された電位となるは
ずである。

V− =

Rf Vi + Ri Vo
Ri + Rf(5.2)

両式から V− を消去すると、Vi と Vo の関係を得ることができる。実際には、まず第二式の分母を払う。次に、第一式から V− を求めて代入する。1/A を崩さないように変形すると、

Vo = −

Rf /RiVi
1 + (1 + Rf /Ri )/A

(5.3)

Rf
Vi
Ri

(5.4)

が得られる。
さて、A が極めて大きいとすると,

Vo = −

が得られる。当然、全体としての増幅率は A より小さいが、二つのコンダクタンスの比で自由に増幅率が設定できる点が強みである。このように入力と逆転した増幅率が得られるので、反転増幅器 (inverter) と呼ばれる。英語では論理回路のインバータと同じ用語であるが、信号を反転して増幅すると言う意味では、確かに同じ概念である。

A が極めて大きいことを前提にすると、もっと簡単に増幅率を求めることができる。式 5.2 より、A が極めて大きくても有限の大きさの出力電圧 Vo が得られることから、逆に、ほとんど

V− = V+(5.5)

が成立していなければいけないことがわかる。二つの入力端子電圧が結果的にほとんど等しくなる
ことから、この式の条件を仮想短絡 (imaginary short) という。短絡とは言うが、二つの入力端子
はいずれも入力インピーダンスが極めて大きいため、負入力端子と正入力端子間に電流が流れるわ
けではない。極めて誤解を生みやすい言葉ではあるが、要するに二つの入力端子の電位が等しくなると言うことである。この例の場合は V+ が接地されていることから、V− は 0V でなければならない。
次に式 5.2 を適用するのだが、次のように考えよう。Ri には Vi /Ri の電流が流れるが、この電流はオペアンプには流れ込めないので、Rf に流れていき、Rf Vi /Ri の電位差を作り出す。つまり、Vo = −Rf Vi /Ri となり、増幅率 Rf /Ri が得られる。これを図で理解する方法を考えよう。図35

図 5.5:

5.5 のように、左に Vi 、右に Vo を縦バーとして描くと、V− の電圧はこれらの電圧を結ぶ直線を、
Ri : Rf の比で内分した点の高さで与えられる。この点の高さが 0 でなければならないことから、同じ増幅率が得られる。普通、横軸を抵抗値にして、内分比を求める。
今までの考察は、オペアンプがかなり理想的な線形増幅器の特性を持つ場合のものであった。実際にはオペアンプの出力電圧は電源電圧 ±15V を越えることができない。実際、フィードバックのある増幅器で入力 Vi をどんどん大きくしていくと、最初の内は上で計算された増幅率に比例して出力 Vo はどんどん負に大きくなっていくが、いずれ −15V で飽和してしまう。これ以上入力を大きくしても出力は −15V で一定に保たれる。フィードバックがかかっているので、もしかするとこの議論が成立しなくなると思われるかも知れないが、Vo が −15V で飽和しているときの V−の電位は図による解法から明らかなように、必ず正になり、この場合のオペアンプの出力は確かに負に飽和するので矛盾は生じない。入力 Vi が大きな負になった場合は出力は、+15V で飽和する。
次に A が有限である影響を考えよう。A は 105 程度以上ある。ここではやや特性の悪い 104 として議論しよう。例えば Gi /Gf を 100 に選ぶと、式 5.3 より、増幅率は 100/1.01 = 99 と 1% ぐ
らい低くなるだけである。A が環境温度などで多少ばらついても、フィードバック増幅器の増幅率は極めて安定であることが理解できよう。例えば A が二倍になっても、増幅率は 1% しか変化しない。104 の増幅率を持つ増幅回路を、フィードバックなしの増幅器一段で構成したときに、A が二倍も狂ったら大変である。しかし、同じ増幅器をフィードバック増幅器二段で構成すると A が二倍も狂っても、各段では増幅率が 1% しか狂わないので、二段でも 2% しか狂わない。このようにフィードバック増幅器は極めて安定な増幅作用を持つのである。
この効果はフィードバック増幅器の線形性を高める効果もある。例えば原点付近で A が 2 × 106
で、最大出力振幅になる付近で A が 106 と、二倍もの勾配変化があるような非線形なオペアンプ
でも、フィードバックをかけると、増幅率の非線形性は上記の考察のように 1% に抑えられてしまう。このようにフィードバックを利用すると増幅率は安定でかつ線形性が強調される。
抵抗値 Ri 、Rf はどのように選んだらよいのであろうか? 問題はオペアンプの出力内部インピー
ダンス (1Ω 以下) や入力インピーダンス (10MΩ 以上) である。当然、前者より十分大きく、後者
より十分小さくなければならない。多くの場合 100Ω ぐらいから 100kΩ ぐらいの値が選択される。

5.4

非反転増幅器と加算器

オペアンプの正入力端子を積極的に使うと、入力を反転しないで増幅する非反転増幅器を構成することができる。この場合にもフィードバックを積極的に使うべきであるが、だからといって、図5.4 と同じ回路を用いて、正負の入力端子を差し替えるだけではうまく動作しない。このようにすると正のフィードバックがかかり、異常発振したり、出力が常時飽和してしまうという問題が発生する。フィードバックはやはり負入力端子にかけるべきである。出力 Vo の

36

5.5

積分器

5.6

フィルタ

フィルター回路は基本的にはキャパシタンス（コンデンサー）やインダクタンス（コイル）を組
み合わせて構成する。キャパシタンスは速く変化する電流（電流の高周波成分）を通しやすく、その結果として両端の電圧をなるべく一定にしようとする。つまり速い電圧変化（電圧の高周波成分）を抑える機能を持っている。これとは逆にインダクタンスはその中を流れる電流をなるべく保持するように働き、速い電流変化（電流の高周波成分）を抑える。その結果として速い電圧変化（電圧の高周波成分）を許す機能がある。
キャパシタンスに蓄えられる電荷 Q は端子電圧 V に比例し Q = CV となるから、その時間微分である電流 I は I = C, dV /dt となる。ここで V = V0 sin ωt としてみると I = ωCV cos ωt となる。したがって電流振幅 I0 と V0 の比は I0 /V0 = ωC となる。ω の大きい、すなわち高い周波数では I0 は V0 に対し大きな値となる。つまり図 22 のように I0 は大きな値が取れるのに対し V0
は大きな値が取れない。インダクタンスの場合は鎖交する磁束 Φ が電流 I に比例し Φ = LI とな
るから、その時間微分である電圧 V は V = L, dI/dt となる。 V0 /I0 = ωL となるので逆の性質が出てくる。
こうしたキャパシタンスやインダクタンスと抵抗を組合せると高い周波数の変化を通し低い周波数の変化を弱める回路（HPF, high pass ﬁlter の略）を作ることができる。図 23??ではキャパシ
タンスが電流の高い周波数成分を通しやすいのでこうした機能が実現される。一方??ではインダク
タンスが端子電圧の高い周波数成分を通し低い周波数成分を抑えることからこの機能を実現している。逆に低い周波数成分の方を通したい場合には図 24 のような回路 (LPF, low pass ﬁlter の略)で実現することができる。
このように周波数によって減衰の異なるフィルター作用は基本的にはキャパシタンス、インダク
タンス、抵抗により実現することができる。これらを複雑に組み合わせると、たとえばある周波数付近の周波数成分だけを通す (BPF、band pass ﬁlter の略) などのかなり複雑な特性を持つフィル
ター回路を設計することも可能となる。
デジタルフィルタ

5.7

非線形素子

非線形回路
以上述べた各回路はいずれも線形な動作を行い、入力を 2 倍にすると出力も 2 倍になるといった性質を持っている。トランジスターや FET の増幅回路では多少のゆがみが入るが、入力振幅をあまり大きくしないなど各種の工夫によりなるべく理想的な線形増幅を行うよう注意が払われる。
こうした線形回路の代表例がオーディオアンプであろう。オーディオアンプは線形増幅と減衰の作用により小さな信号を好みの大きさに拡大しスピーカーーを駆動している。また、フィルター回路
により音質を調整している。
一方、非線形回路とは非線形性を積極的に利用し面白い機能を実現しようと言うものである。非線形とは電圧 V と電流 I が比例しないというものであるから、たとえば

V = A0 + A1 I + A2 I 2 + A3 I 3 + · · ·37

のように I2 、I3 などに比例する項をもつものである。簡単のために I2 に比例する項だけに着目してみよう。I として I = I0 cos ωt のような交流を考えると、線形の場合には Io cos ωt や I0 sin ωtに比例するような項しか生じないのが、非線形の場合には倍角の公式を利用して

I = I12 cos2 ωt =1 2
(I + I12 cos 2ωt)
2 1となるから、右辺第 1 項のような直流分や第 2 項のような 2 倍波の成分が発生してくる。また Iとして I = I1 cos ω1 t + I1 cos(ω1 2 + θ) のように二種類の周波数成分が混ざったものを考えると加法定理を利用してI2 =1 2 1 2
1
1
I + I ) + I12 cos 2ω1 t + I22 cos 2ω2 t + I1 I2 cos[(ω1 − ω2 )t + θ)] + I1 I2 cos[(ω1 + ω2 )t + θ)]
2 1 2 222となるから電圧には第 3 項、第 4 項のような ω1 や ω2 の整数倍、第 5 項、第 6 項のようなそれらの和や差の周波数成分の発生することがわかる。 2 次以上の高次の項があるとさらに nω1 + mω2の n、m の大きな項が出現してくる。このように非線形作用は入力の持っている周波数の和や差の周波数成分を作り出すことがわかる。
非線形回路を実現するのに良く用いられる素子はダイオードである。ダイオードは順方向でほぼ短絡状態、逆方向でほぼ開放状態と原点付近できわめて強い非線形性を示すからである。たとえば、図 26??のようなダイオードと抵抗の組合せを作り、Vin として交流をかけると、

Vin 正のときはダイオードはほとんど短絡状態となり Vout は Vin と同じ波形となるが、Vin 負のときはダイオードはほとんど開放状態となり Vin の電圧は Vout に伝わらず Vout = 0 となる。
このときの Vout の波形をもとの周波数およびその整数倍の正弦波に分解すると、??のように Vinの波形の周波数以外の波がかなり含まれている。たとえば波形の平均値は正の値になる。またもとの周波数の整数倍の高調波がかなり含まれている。
この半波と呼ばれる波形をフィルタ回路を通して交流分を落とすと直流が得られる。したがってダイオードは交流から直流を得る整流に良く用いられる。実際には非線形回路とコンデンサー型
フィルタを一体化したような図 27??に示す整流回路がよく使われる。コンデンサーは電圧を保持する機能があるので、?? のように Vin の方が Vout より低くダイオードが開放の間はほぼ一定電圧を保つ。出力側から電流を使ってコンデンサー端子電圧が下がると Vin の方が Vout より高い時
間帯だけダイオードが短絡しコンデンサーの電圧が再び高められる。Vout のわずかな凹凸が問題となるときには、このうしろにさらに交流を妨げるフィルタ回路を接続して用いられる。

5.8

発振器

発振回路

?の発振回路とは正弦波などの振動する波形を作り出す回路である。増幅回路とは異なり入力信
号なしで直流電源から補給されるエネルギなどを変換し、振動波形を出力する。
この回路は図 28 のように増幅回路とフィルタ回路、それにわずかな非線形を持つ非線形回路を組合せて実現される。この回路はいままで述べた回路と異なり、外からの入力はない。そのかわり自身の出力を入力としている。まず図 29?? のように B 点から A 点への接続を切った開ループの場合、A 点から Vin を入れたときの B 点での Vout が図 29???? のような関係になるように設計しておく。フィルタ回路は??のようにある周波数 f0 付近の成分を良く通すよう低周波フィルタにしておく。また非線形回路は信号振幅が大きくなると利得 (Vout の変化/Vin の変化) が少しずつ減るよう38

にしておき、増幅回路と合わせて のように、信号振幅が小さく f = f0 の周波数付近の成分に対してだけ利得が 1 をわずかに超えるようにしておく。
このように設計された回路で図 28 のように B 点の出力を A 点の入力へ接続してみよう。 A 点に、周波数 f0 付近のわずかな信号があったとすると、その信号は利得 1 以上の回路で増幅され B
点に現れ、前より大きな値になって再び A 点より入力される。このように、f0 付近の信号は、同じ回路内をぐるぐる回ることにより、段々成長していくことがわかる。しかしその周波数成分の振幅が増大していくと図 29??の非線形性により利得が下がりだし、結局 V0 程度の振幅で増大化が停止する。つまりこのような回路では f0 付近の波のみが生き残り、かつ V0 ぐらいの振幅を安定に保つ。これを出力として取り出したものが発振回路である。一番最初の僅かな信号は、回路内に存在する雑音や、回路の電源を投入するときのショックなどで発生するので、ことさら外部から入れる必要はない。発振振幅が維持されるのは増幅回路中のトランジスターや FET に接続された直流電源からエネルギーが補充されるからである。実際には回路内での遅延の影響、非線形性の強さの影響など、発振回路を厳密に理解するのは容易ではないが、原理的にはここに述べた方法できれいな正弦波を得ることができる。なおこれらの 3 回路が一体化された回路もしばしば用いられる。

5.9

基本アナログ回路

増幅回路
増幅回路はトランジスターや FET を使って実現することができる。トランジスタを使った増幅回路の例を図 18??に示す。この回路は Ib に与えたわずかな変動を増幅して Ic の大きな変動とするものである。まず Iin = 0 のときの Ib と Ic を求めよう。ベース電圧はわずかな電流を流し込むことにより図 8??のように約 0.6V となるので、4V の電源より 34kΩ の抵抗を通って (4-0.6)V/34kΩ=0.1mA のべース電流 Ib が流れ込む (実はベース電流がうまく決まるように抵抗値が決定される)。
コレクター電流 Ic はトランジスターの静特性から求めることができる。Ib = 0.1mA であるから

Ic とコレクター電圧 Vce の関係は静特性の Ib = 0.1mA の曲線で与えられる。一方コレクターに接続された 100Ω の抵抗の両端には 100Ic V の電位差が生じるから Vce = 4 − 100Ic V でなければならない。
この関係をトランジスターの静特性と重ねて記入すると図中??の破線のようになる。したがって

Ib = 0.1mA に対する静特性と破線の交点より、Ic = 10mA、Vce = 3V であることがわかる。こうした動作点を決めるバイアス電流 0.1mA に加え Iin を流し込んでベース電流を変化すると交点は破線上を移動し、Ic が変化することとなる。たとえば Iin = 0.1mA とすると Ib = 0.2mA となり、Ic は 10mA から 20mA へ変化する。つまり Iin の 0.1mA の変化に対し Ic は 100 倍の 10mA の変化をする。これが増幅作用である。このようにトランジスターにより β 倍の電流増幅回路が得られる。コレクター抵抗 100Ω の値をある程度変えても電流増幅率は変わらない。したがってこれをスピーカーなどの各種負荷に置き換えても安定な電流増幅率が得られる。
電圧の増幅も図 19 に示すように同様な回路で行うことができる。Ib と Vbe の関係はほぼダイオードの順方向特性となるから、図中の Vin の 0.6V 付近のわずかな変化に対し Iin は大きく変化する。Iin の変化によりその β 倍の Ic の変化が誘起され、さらにその 100Ω 倍の電圧変化が生ずるので大きな利得 (Vout の変化/Vin の変化) の電圧増幅が得られる。ただ電流増幅に対し非線形が強いという欠点がある。この回路は多段にするのが容易であり、全体としてきわめて大きな利得を持つ回路が作られる。ただし 0.6V 付近の Vin と 3V 付近の Vout を合わせるため、次段との間は変化分だけを伝えるコンデンサーを挿入することが多い。

39

FET の場合もトランジスターと同様の特性を持っているため同じような回路で増幅を行うことができる。ただトランジスターの場合にはベースにある程度電流が流れ込み、むしろ電流制御型増幅素子として考えた方が良かったのに対し、FET のゲートには原理的に電流が流れ込まず、純粋の電圧制御型増幅素子である点が異なっている。したがって増幅器を構成するときにはバイアス電流の替わりにバイアス電圧を用いればよい。トランジスター回路と同様に Vgs を変動のないときの Vin (バイアス電圧) とした静特性、および電源電圧 Vdd とドレインに直列に置かれた抵抗 R から定まる負荷直線 (破線) の交点から動作点が決まる。次ぎに Vin を変動させたときのドレイン電
圧 Vds の変化を求めると電圧増幅率が決定できる。適切な Vth を持つ FET を用いればこのバイ
アス電圧も不要とすることができ、図 20 のような簡単な回路で動作させることもできる。

5.10

オペアンプの構造

トランジスタ一個を用いた増幅回路は図 3.4 に見られたように、入力と出力の対応が非線形である。しかも、交流信号の増幅には使いやすいが直流も含む増幅には極めて使いづらい。

40

第6章

6.1

応用回路

フィルタの設計

フィルタとは、周波数によって、信号の通過量を変える伝達回路である。低域通過フィルタ (lowpass ﬁlter, LPF)、高域通過フィルタ (high pass ﬁlter, HPF)、帯域通過フィルタ (band pass ﬁlter,BPF)、帯域阻止フィルタ (band rejection ﬁlter, BRF) などがある。それらの設計法、特にを使った設計法について述べる。

6.2

規格化 LPF の基本

LPF の設計法を理解すると、残りの設計法はそれから簡単に誘導することができるので、まず
ω = 1 までを通過させる規格化 LPF の設計法を理解しよう。LPF は基本的には、箱型の形状を理想とする。つまり、ある周波数までを完全に通過させ、それ以上の周波数を完全に阻止する。しかし、これを有限の数の素子で構成すると、理想からずれてしまう。それを、どれだけ理想に近付けるかが設計法の基本となる。
もっとも簡単な LPF は、よく知られた RC 回路である。R と C の直列回路を入力に接続し、Cから出力を取り出す。低周波では C はほぼ開放であるので、入力はそのまま出力に現われる。高周波では C はほぼ短絡となるので、出力はほとんど現われなくなる。入力を x、出力を y とする
とき、この伝達特性は次式で与えられる。

y=1x
1 + CRs(6.1)

また、この回路に ω の角周波数を入れたときの伝達量の絶対値は、s = jω として、代入した式とその複素共役 (c.c. と表現) の積から計算できる。
¶¯ y ¯2 µ1
1¯ ¯× c.c. =¯ ¯ =x
1 + jCRω
1 + (CRω)2
したがって、絶対値は次のようになる。
¯y¯
1
¯ ¯
¯ ¯= px
1 + (CRω)2

(6.2)

(6.3)

これをグラフに書いてみると、ω = 0 で伝達量は 100% となり、ω の増加とともに、徐々に値√が減っていき、ω = 1/CR で 1/ 2 となり、∞ で 0 となるような LPF になっていることが理解できよう。
もう少し理想的なフィルタを作るには、素子数を増し、s、あるいは ω の複雑な関数にするのがよい。一般には次のような形のフィルタを構成することが多い。

y=1xs の n 次多項式
41

(6.4)

一般の回路の伝達関数には分子にも s 多項式が入る可能性があるが、同じ最大次数の多項式の組み合わせで、十分高い周波数における伝達量をなるべく減らすには、分母のみが多項式の方が有利である。したがって、フィルタとしては、この式の形のものしか検討しない。この式の絶対値をとると、次の式が得られる。

¯y¯
1
¯ ¯
¯ ¯= p2x
ω の n 次多項式

(6.5)

ω 2 の多項式となることは、s の多項式に s = jω を代入してみれば分る。また、当然、±ω に対し、対照的な形になる。
普通のフィルタの設計では、まず、この伝達関数の絶対値の式を定め、それから、これに対応する s 式を求める。次に、これを実現する素子の配置を決定する。

6.3

バターウォースフィルタ

現在のフィルタの主流は、次節に述べるチェビシェフフィルタである。しかし、まず、説明の簡単なバターウォース (Butterworth) フィルタについて述べる。バターウォースフィルタの基本概
念は xn が n の増大につれ、どんどん、x = 1 で立ち上がる箱型の関数になっていくことを利用する。これに 1 を加え、逆数をとると、n → ∞ で |ω| < 1 でほぼ 100% の通過特性を持ち、|ω| > 1
でほぼ 0% の阻止特性を持つフィルタとなる。上の形にするには次式のようにする。ただし、奇数乗であると、x = −1 側でうまくいかないので、これを二乗して、偶数乗にする。
¯y¯
1
¯ ¯
¯ ¯= √x
1 + ω 2n(6.6)

これから s 式を誘導する必要がある。前節に示した手順を逆に踏んでいけばよい。まず、この伝達部分を二乗してみよう。簡単のために、n = 2 としておくが、一般の n に対しても同じ手法が使える。

¯ y ¯2
1
¯ ¯
(6.7)
¯ ¯ =
x
1 + ω4
この分母を jω の一次式で展開する。具体的には、まず分母の jω を適当な変数に置き換える。分

母を 0 とする jω の根 αi を求め、それを利用して (jω − αi ) の積の形にする。
¯ y ¯2
1
1
¯ ¯
√
√
√
√
=
¯ ¯ =
x
1 + ω4(jω + (1 + j)/ 2)(jω + (1 − j)/ 2)(jω − (1 + j)/ 2)(jω − (1 − j)/ 2)
µ
¶
1
√
√
(c.c.)(6.8)=(jω + (1 + j)/ 2)(jω + (1 − j)/ 2)
また右辺の前半の括弧だけを採り、その式の jω を s と置き換えると目的とする伝達関数の s 表示が得られる。

y=

1
1
√ x=
√
x
2
(s + (1 + j)/ 2)(s + (1 − j)/ 2)
s + 2s + 1
√

(6.9)

なお、元々 (jω − αi ) の形は分母に 4 個あったが、そのうちどれを拾い出し、どれをその複素共役と考えるかについては、明解な選定則がある。それは αi のうち、実部が負のものだけを採用するのである。もし、実部が負であると、それにより構成したフィルタは不安定な発散解を持ってしまうからである。
もとより、L、C、R のみから構成する伝達回路により作られる伝達関数は必ず分母の根は実部負となる。しかし、演算増幅器のような能動回路を用いると実部正の回路の実現も容易なので、注意が必要である。

42

同じことを機械的に作業するには、式 6.7 に対応する式の ω を s/j に置き換える。続いてその分母を、その s の根を利用して一次式の積に直す。このうち、半数の実部負の根に対応する一次式だけを採用すれば、必要な s 式が得られる。なお、分子は s = 0 としたときに全体が 1 となるように決定する。
この作業法は、もっと高次のバターウォースフィルタでも、次節で説明するチェビシェフフィル
タでもまったく同じである。ちなみに、高次のバターウォースフィルタの場合、その根は次のようになる。

(2k − 1)π(2k − 1)π+ j cosk = 1, 2, · · · , 2n(6.10)
2n2n
ちなみに、これらの根を複素平面上にプロットすると、元々 −1 の 2n 乗根であったことからわかるように、原点を中心とする円周上に等間隔に並んだものになる。安定根は言うまでもなく、そのうちの左半平面に来るものだけとなる。
sk = − sin

ここで、伝達関数から具体的な回路構成をすることになるが、それについては次々節で述べる。

6.4

チェビシェフフィルタ

チェビシェフ (Chebyshev) フィルタでは、チェビシェフ関数というものを利用する。
cos(n cos−1 ω)|ω| ≤ 1Cn (ω) =cosh(n cosh−1 ω) |ω| > 1(6.11)|ω| <= 1 に限ると、横方向に 1 回前後する間に、縦方向に n 回前後する二次元振り子の描くリサージュ (Lissajou) 図形となっている。これらの式はいずれも、ω = 1 で 1、ω = −1 で ±1 の値をとり、その間で、丁度 pm1 を上下限として n − 1 回波打つような n 次の多項式となっている。

|ω| > 1 では、ひたすら ±∞ へ発散していく。
これらの式は、チェビシェフ多項式と呼ばれる ω の多項式で表現できる。その誘導は省略する
が、結果のみを示しておく。

C1 (ω) = ω(6.12)

C2 (ω) = 2ω 2 − 1(6.13)

C3 (ω) = 4ω − 3ω..
.

(6.14)Cn (ω) = 2ωCn−1 (ω) − Cn−2 (ω)(6.16)

3(6.15)

これらの多項式を利用して、チェビシェフフィルタとは次のような伝達特性を持つものとして定
義される。

¯y¯
1
¯ ¯
¯ ¯= px
1 + ²2 Cn (ω)2

(6.17)|ω| ≤ 1 で Cn (ω)2 は 0 から 1 の範囲で波立った変動をするので、通過域で伝達特性は最大√100%、悪くても 1/ 1 + ²2 通過させる。言うまでもなく ² は小さな値であり、通過域のリプルの程度を決めるパラメータである。
一方、|ω| > 1 では、少なくとも 1/ω n のペースで減衰していくので、かなり理想的なフィルタ
となる。

43

前述と同じ手法で、s の根を求めることができる。うまい具合に、この場合にも解析的な根が得られる。

µ
sk = − sinh11sinh−1n²¶sin(2k − 1)π+ j cosh2nµ11sinh−1n²¶cos(2k − 1)π2n(6.18)

これらの根は、式 6.10 のものと極めて似た形になっている。前者が複素平面で円周上に並んだのと比較し、これらの根は原点を中心とする縦長の楕円上に並ぶ。安定根は、その左半平面に存在するものだけを採用すればよい。なお、根の具体的な値は、色々な n と ² に対し、計算したもの
が、フィルタの各種解説書に出ているので、設計の際はそれを利用するのがよいだろう。

6.5

HPF、BPF、BSF の伝達関数

前節で、ω = 1 付近に遮断周波数を持つ LPF の伝達関数を求める手法を示したが、ωc 付近に
遮断周波数を持つ LPF は、上記で得られた s 表示された伝達関数の s を s/ωc で置き換えればよい。一般に LPF の伝達関数は次のように表わされる。

K

bn
a0
b1
··· 2
2
2
s + a0 s + 2a1 s + b1
s + 2an s + b2n(6.19)

ここで K は 1 か、1 に極めて近い係数である。また、一次式はフィルタの次数が奇数のときにのみ表われる。また、二次式は複素根を持つことを前提としているので、a < b である。いずれにせよ、一次もしくは二次の有理関数の積になっている。関数はすべて s = 0 で 1 となるし、s → ∞で 0 となる。
同様にして、ωc 付近に遮断周波数を持つ HPF (高域通過フィルタ) は s を ωc /s に置き換えればよい。この結果、HPF の伝達関数は次のようになる。

K

s
s2
s2
·
·
·
2
s + a0 s2 + 2a1 s + b1
s2 + 2an s + b2n(6.20)BPF (帯域通過フィルタ) については、少し詳しく説明しよう。通過域を ωl から ωu としよう。
規格化 LPF は ω = −1 から ω = 1 までを通す BPF とも理解できるので、-1 を ωl に 1 を ωu に変換する簡単な関数を探せばよい。変換式として次の関数を採用してみよう。

ω 0 = Aω −B
ω

(6.21)

ここで、ω 0 は規格化 LPF の周波数である。前述の対応関係より次の二式が得られる。

Bωl
B
1 = Aωu −ωu−1 = Aωl −(6.22)(6.23)

この関係から、A、B を求めることができる。

1
ωu − ωlωu ωlB=ωu − ωlA=

44(6.24)(6.25)

これら、A、B を用いると所望の変換が完成する。変換式の ω を s/j に置き換えると s の変換式が得られる。つまり規格化 LPF の s を As + B/s とすればよい。この結果、BPF の伝達関数
は次のようになる。

2a1 s
2an s
K 2
··· 2
2
s + 2a1 s + b1
s + 2an s + b2n(6.26)

BSF (帯域阻止フィルタ) は、s として上記の逆数をとればよいので、s を 1/(As + B/s) に置き換える。この結果、BSF の伝達関数は次のようになる。
µ¶
s2 + bn
2an s
s2 + b21
2a1 s
··· 2
··· 2
K 2
=K 1− 2s + 2a1 s + b21
s + 2an s + b2ns + 2a1 s + b21
s + 2an s + b2n6.6(6.27)

フィルタ回路の実現

フィルタ回路は L、C、R のみを使うだけで実現できる。さらに、理想的な素子の得難い L を除外して C、R のみでも実現できる。しかし、現在は演算増幅器を利用して設計する方が一般的である。それは s の複雑な関数が実現しやすいからである。特に前節で見られるように、伝達関数がいくつかの関数の積で与えらえるときに、それを演算増幅器の縦列接続で簡単に実現できるという特徴を持っている。そこで、本節では演算増幅器の縦列接続によるフィルタの実現法について述べる。
前節の有理関数の積で与えられた伝達関数は、それぞれの有理関数を実現する増幅器の縦列接続で実現できるので、各段の設計法について述べる。

Y’
f
V
i

Y’
i

Y
f

V

Y
i

Y
g

+

V
o

図 6.1: 二次の多重帰還増幅器
図 6.1 のように、帰還型の反転増幅器の前にさらに帰還をかけた多重帰還増幅器 (MFB: multiple

feedback type active ﬁlter) を考える。
この回路の応答は次のように各ノードに入ってくる電流の総和が 0 の条件より簡単に求めることができる。

Yi0 Vi + Yf0 Vo = (Yi0 + Yf0 + Yg + Yi )V(6.28)Yi V + Yf Vo = 0(6.29)

これより伝達関数が得られる。

−

Yi0 Yi00(Yi + Yf + Yg + Yi )Yf + Yi Yf0(6.30)

一次関数は Yi → ∞、Yg = 0 として実現できる。つまり、一段の単純な帰還増幅器である。

−

Yi0
Yf + Yf045(6.31)

各一次もしくは二次関数の実現法を以下にまとめる。これで、所望の関数が実現できるかは、上式に各値を代入することで、確認できよう。

a: Yi → ∞, Yg = 0, Yf = Cs, Yf0 = G = aC, Yi0 = KG
s+as
−K: Yi → ∞, Yg = 0, Yf = Cs, Yf0 = G = aC, Yi0 = KCs
s+a
b2
b2
− 2
: Yf = Cs, Yf0 = G = C, Yi0 = KG, Yi = (K + 1)G,2
s + 2as + b
a
µ ¶2
b
Cs
Yg = (K + 1)
a
Ks2
1
a
− 2
: Yi = Yi0 = Cs, Yf0 = Cs, Yf =C,
s + 2as + b2
K
K + 1/2b2 (K + 1/2)
Yg =
C
aK
−K

(6.32)(6.33)(6.34)(6.35)

これにより、LPF、HPF、BPF の構成できることは直ぐに理解できよう。BSF だけは、上記の手法を使うよりは、BPF を利用して構成する方が簡単である。BSF = 1 − BP F を利用する。つまり、Vi を BPF に通した負の出力と、生の Vi を加算器で加算すればよい。

6.7

シグマ デルタ オーバサンプリング AD 変換器

オーバサンプリング法 (oversampling method) は通常の AD 変換器 (AD convertor) と大きく異なり、アナログ入力からいきなり 12 bit のようなパラレル (あるいはシリアル) のディジタル出
力を出すのではなく、まず 1 bit の AD 変換 (AD conversion) をして、シングルディジタル出力を得る。それを計算機処理して複数 bit の出力にするものである。
通常の AD 変換器と同じクロックでサンプルすると、情報は明かに不足するので、オーバサン
プリング (over-sampling) といって、通常の数十倍から数万倍のクロックで変換する。また、1 bit

AD 変換器には Σ − ∆ AD 変換器が用いられる。

6.7.1

デルタ変調
x

+

y
-

Integrator

S/H

図 6.2: ∆ 変調器
シグマ デルタ AD 変換器の基礎には、デルタ変調 (delta modulation) という概念が存在している。この回路を図 6.2 に示すが、まず、入力とフィードバック信号との差を調べ、入力の方が大き
いと正の一定出力、小さいと負の一定出力を出す比較器がある。その出力をクロックに合せて定期的に取り出し、次のクロックの来るまで出力を維持する遅延回路 D (Sample/Hold) がある。さら46

にその結果を積分し、一定速度で増加あるいは減少するフィードバック信号を作り出す積分器がある。
これら入力とフィードバック信号との差は、クロックごとにしかチェックされないので、フィードバック信号は一つ前のクロックのときの値から ±∆ しか変化していないこととなり、クロックごとに一定幅の上下移動のみが許された尺取虫のようなものとなる。この移動のみでアナログ原波
形を追いかけることとなる。例えばアナログ波形が正弦波のときには、図 6.3 のようになる。この際の +∆/ − ∆ の移動を 1/ − 1 に対応させて出力とする。当然、アナログ原波形が増加傾向にあると 1 の出力が増え、逆に減少傾向にあると -1 の出力が増える。つまり微分に近い概念であると
言える。
15

input
output
sum

10

5

0

-5

-10

0

20

40

60

80

図 6.3: デルタ変調波形
このディジタル出力波形の周波数スペクトルを図 6.4 に示す。

47

100

120

1400

power

1200

1000

800

600

400

200

0

-60

-40

-20

0

20

40

60

図 6.4: デルタ変調波形のスペクトル
この波形のスペクトルを見ると周波数 0 付近に存在するアナログ入力の原波形の周波数成分以外に、左右の高周波部にランダムな成分を持っている。これは、パルス波形に変換した際の量子化雑音である。しかし、積分器を含んだフィードバックループの存在のため、それらの成分は高周波領域にのみ存在する。

6.7.2

シグマ デルタ変調
x+Integrator

y

-

S/H

図 6.5: シグマ デルタ変調器
図 6.3 の入力を積分したものにデルタ変調をかけると、そのディジタル出力はアナログ原波形に近い概念になる。構造は図 6.5 に示すように、入力側に入れた積分器とフィードバック信号側に元々入っていた積分器を一体化した構成となっている。また、波形を図 6.6 に示す。

48

25

input
output
sum

20

15

10

5

0

-5

0

20

40

60

80

100

120

図 6.6: シグマ デルタ変調波形
このディジタル出力波形の周波数スペクトルを図 6.7 に示す。この量子化雑音も高周波領域にのみ存在する。
1400

power

1200

1000

800

600

400

200

0

-60

-40

-20

0

20

図 6.7: シグマ デルタ変調波形のスペクトル

49

40

60

6.7.3

シグマ デルタ オーバサンプリング AD 変換器

シグマデルタ AD 変換器 (sigma-delta AD convertor) のわかりづらいのは、従来の AD 変換器の考え方とまったく異なる点である。従来の AD 変換器は、元のアナログ波形をそのままディジタル符号化することを考えていた。
しかし、シグマデルタ AD 変換器では、元のアナログ波形から、シグマデルタ変調を利用して、それと近い周波数スペクトルを持つディジタル波形を作り出す。この中間的なディジタル波形は、最終的に出力されるディジタル符号列とは似ても似つかないものである。むしろアナログ波形に似ている。しかし、ディジタルであるので、ディジタル処理が可能なのである。
この中間的なディジタル波形を、量子雑音を除去するための低域通過型ディジタルフィルタの入
力に直接入れると、その出力はディジタル数値化された出力波形となる。出力がディジタル数値化されているということは、これをそのまま最終のディジタル符号化出力として利用できるはずである。つまり、AD 変換が成立したことになる。
この発想の転換に追従できないと、この AD 変換器は永久に理解できない。
元のアナログ波形の持つ周波数に対し、量子化雑音の持つ高周波成分を十分高くするために、サンプリングの周波数は十分高くとる。この比率をどのくらいとるかは、最終的に必要な bit 幅で決定される。どの程度、通常の数十倍から数万倍のクロックで変換するので、これを、オーバサン
プリング法 (oversampling method) という。最終的に 12 bit のディジタル出力を得ようとすると、少なくとも 212 倍程度のオーバーサンプリングが必要である。
また積分器をもう少し複雑な s の関数とすると量子化雑音をもっと抑えることができる。こうした概念を取り入れたものが、二重積分型と呼ばれるものである。

50

索引’band stop ﬁlter, BSF’, 41’ オペアンプ’, 41
AD conversion (AD 変換), 46
AD convertor (AD 変換器), 46
AD 変換 (AD conversion), 46
AD 変換器 (AD convertor), 46
band pass ﬁlter, BPF (帯域通過フィルタ), 41
band rejection ﬁlter, BRF (帯域阻止フィルタ), 41delta modulation (デルタ変調), 46
high pass ﬁlter, HPF (高域通過フィルタ), 41
low pass ﬁlter, LPF (低域通過フィルタ), 41
over-sampling (オーバサンプリング), 46
oversampling method (オーバサンプリング法), 46, 50
sigma-delta AD convertor (シグマデルタ AD
変換器), 50
オーバサンプリング (over-sampling), 46
オーバサンプリング法 (oversampling method),46, 50高域通過フィルタ (high pass ﬁlter, HPF), 41
シグマデルタ AD 変換器 (sigma-delta AD

convertor), 50
帯域阻止フィルタ (band rejection ﬁlter, BRF),

41
帯域通過フィルタ (band pass ﬁlter, BPF), 41
低域通過フィルタ (low pass ﬁlter, LPF), 41
デルタ変調 (delta modulation), 46

51