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1．CMOS 技術の最前線

低電圧動作限界に挑戦する
極低消費電力 LSI 回路技術の最新動向
Extremely Low Power VLSI Circuits with Low Voltage Operation

高宮真

篠原尋史

桜井貴康

LSI を 0.5 V 以下の低電圧で動作させることにより，エネルギー効率を約 1 桁向上させることができる．しかし，LSIの低電圧化は容易ではない．LSI の低電圧化を可能にする技術として，①細粒度の製造後特性ばらつき補正技術として，「トランジスタへのストレス印加」と「機能ブロック内の細粒度電源電圧制御」，②局所ゲート昇圧によるトランジスタの抵抗損低減技術，③アナログ回路のディジタル化の三つの技術を紹介する．
キーワード：LSI，低電圧，低エネルギー，低消費電力，ばらつき

．はじ

め に

我々の日常生活において，IT 機器への依存度が高まっているため情報処理と通信の量は年々，指数関数的の電源電圧範囲で動作する 32 nm CMOS プロセスのIA-32 プロセッサを報告した (1)．また，低電圧動作限界に挑戦した研究例として，62 mV で動作する論理回路が報告されている (2)．に増加している．したがって，これらを支えるデータセし か し，LSI の 低 電 圧 化 は 容 易 で は な い．LSI をンターやネットワークの消費電力は急激に増加してい0.5 V 以下の極低電圧で動作させた場合に生じる問題とる．そこで，IT 機器を支える LSI の低消費電力化は重して以下の 3 点がある．

要な課題である．
図 1 に CMOS 回路の消費電力，遅延，エネルギーの電源電圧依存のシミュレーション結果を示す．縦軸は1.2 V におけるそれぞれの値で規格化している．例えば，電源電圧を 1.2 V から約 0.3 V に下げると，消費電力が約 3 桁減少するが，遅延が約 2 桁増加するので，消費電力と遅延をかけ算したエネルギーは約 1/10 倍になる．つまり，低電圧化することにより，エネルギー効率を 1 桁向上させることができる．近年，このエネルギー効率向上を目的とした低電圧 LSI の研究・開発が活発に行われている．例えば，インテルは 0.28 V から 1.2 V
高宮 真 正員 東京大学大規模集積システム設計教育研究センター
篠原尋史 正員 (株)半導体理工学研究センター研究開発第 1 部
桜井貴康 正員：フェロー 東京大学生産技術研究所
Makoto TAKAMIYA, Member (VLSI Design and Education Center, The
University of Tokyo, Tokyo, 153-8505 Japan), Hirofumi SHINOHARA, Member(R & D Department-1, Semiconductor Technology Academic Research Center,Tokyo, 153-8505 Japan), and Takayasu SAKURAI, Fellow (Institute of Industrial
Science, The University of Tokyo, Tokyo, 153-8505 Japan).

電子情報通信学会誌

Vol.95 No.11 pp.974-978 2012 年 11 月

©電子情報通信学会 2012974

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図  CMOS 回路の消費電力，遅延，エネルギーの電源電圧依存
低電圧化するとエネルギーは約 $/$% 倍になる．
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① チップ間・チップ内のトランジスタの特性ばらつ!.

トランジスタへのストレス印加

きにより回路遅延が大きくばらついたり，回路が機トランジスタの特性ばらつきの主因は，しきい値電圧能不良を起こす．例えば，低電圧化に強いと考えらばらつきである．トランジスタのしきい値電圧がばらつれている論理回路ですら機能不良を起こす (3)．

いた場合，トランジスタのしきい値電圧を製造後に補正②トランジスタのオン抵抗が高いため，抵抗損が大きい．

③

する方法としてトランジスタに通常電圧よりも高い電圧をかけることによりストレスを印加することが考えられアンプに代表されるアナログ回路の動作が困難とる (5)．ストレスの印加方法には様々な種類があるが，多くの場合，ストレスを加えるとトランジスタのしきい値なる．

電圧の絶対値が上昇し，回路遅延が増加する．基板からそこで，本稿では，!．，"．
，#．で上記の三つの問題の電荷注入によって，電源回路のコントローラ中の遅延それぞれを解決する回路技術を紹介し，$．でまとめを線の製造後遅延補正（遅延トリミング）を行った例を紹行う．

介する (6)．
図 2 に遅延トリミングに対応した遅延線の回路図を示す．ストレス印加時には，n ウェル電圧（V n-well）に 9 V!．製造後の特性ばらつき補正技術

以上を，電源電圧（V DD）に標準電圧である 1.1 V を加従来，チップ間の特性ばらつきを製造後に補正する方(4)え，入力にクロック信号を入力する．V n-well が一定の場法として，回路特性をモニタしながら電源電圧 や基板合，ストレス時間とともに遅延線の遅延は飽和してしまバイアスをフィードバック制御する技術が知られていう．そこで，遅延トリミングの制御の線形性を高めるた

る．これらの電圧制御技術は電圧生成回路のオーバヘッ

めに，V n-well を時間とともに対数的に増加させるストレドがあるため，チップ単位や機能ブロック単位で行うこス印加方法を新たに開発した．とが一般的であり，チップ内の細粒度の特性ばらつきの

図 3 に 8 チップに対する遅延線の遅延の総ストレス時補正には向かない．そこで，細粒度の製造後特性ばらつ間依存と，遅延のストレス後の時間依存（リテンションき補正技術として，「トランジスタへのストレス印加」特性）の実測結果を示す．40 nm CMOS で設計・試作と「機能ブロック内の細粒度電源電圧制御」を紹介すした．提案の対数的ストレス印加により，ストレス時間る．に比例して遅延線の遅延が増加しており，トリミングの制御の線形性に優れることが分かる．遅延トリミングによって，初期遅延の約 5 倍に遅延を増加させた後，72時間放置したがリテンション特性の劣化は観測されなかった．
この例以外にも，トランジスタへのストレス印加を用いた，①チップ内遅延ばらつきの補正によるクロックスキューの低減 (7)，②差動回路のミスマッチ補正 (8)，③ランダムなしきい値電圧ばらつきの補正により論理回路の最低可動電圧（V DDmin）の低減 (9) が報告されており，細粒度の製造後特性ばらつき補正技術として有効である．
図!

遅延トリミングに対応した遅延線の回路図

図"

D チップに対する遅延線の遅延の総ストレス時間依存と，遅延のストレス後の時間依存（リテンション特性）の実測結果

世界的な競争領域にある最先端デバイス技術特集

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図 # 従来と提案の ! 電源電圧方式
提案の機能ブロック内の細粒度電源電圧制御では，機能ブロックにかかわらず論理回路全体のレイアウトを規則的にタイル状の領域に分割し，領域ごとに V DDH または V DDL を与える．

図$!.!

局所ゲート昇圧技術を適用した o.#$ V 入力，o.# V 出力の降圧回路（バックコンバータ）のブロック図

機能ブロック内の細粒度電源電圧制御論理回路において，製造後の特性ばらつき補正に設計効である．本技術を 64 領域に分割した論理回路に適用した例では，消費電力を最大 24% 低減した (11)．

段階で対処する方法として「機能ブロック内の細粒度電源電圧制御」を紹介する．
図 4 に従来と提案の 2 電源電圧方式を対比して示す．
従来の 2 電源電圧方式では，高速動作が要求される機能"．局所ゲート昇圧技術
．で述べた「低電圧ではトランジスタのオン抵抗が高，高速動作ブロックに対しては高めの電源電圧（V DDH）いため，抵抗損が大きい」問題に対処する方法として，が要求されない機能ブロックに対しては低めの電源電圧

本章では局所ゲート昇圧技術について述べる．この抵抗（V DDL）を与えて，高速性と漏れ電力低減を両立させて損は電力変換効率が重視される電源回路において，特にいた．これに対し，提案の機能ブロック内の細粒度電源深刻な問題となる．つまり，低電圧（例えば 0.5 V）入電圧制御では，機能ブロックにかかわらず論理回路全体力の電源回路のスイッチトランジスタでは，スイッチでのレイアウトを規則的にタイル状の領域に分割し，領域の抵抗損によって，電力変換効率が大幅に劣化してしまごとに V DDH または V DDL を与える．提案方式は，遅延う．そこで，効率を改善するために，電力変換効率に関ばらつきの補正 (10) にも論理回路の V DDmin 対策 (11) にも有係する少数のトランジスタのみのゲート電圧をオンチッ

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力電力を約 10 μW から約 100 μW へ 1 桁増加させ，出図 5 に局所ゲート昇圧技術を適用した 0.45 V 入力，0.4 V 出力の降圧回路（バックコンバータ）のブロック

力 15 μW における効率を 55% から 96% へ改善することに成功した．

図を示す．バックコンバータにおいて，効率を決める重要なトランジスタは M 1 と M 2 である．従来では，M 1#．アナログ回路のディジタル化と M 2 のゲート電圧は 0 V か 0.45 V であるので，トランジスタのオン抵抗が高い問題があった．そこで，オン．で述べた「低電圧ではアナログ回路の動作が困難

チ ッ プ 昇 圧 回 路 で 入 力 電 圧（V IN）の 2 倍 の 電 圧（2となる」問題に対処する方法として，本章ではアナログV IN）と 負 電 圧（−V IN）を 生 成 し，M 1 が オ ン 時 に は回路のディジタル化について電源回路を題材として述べ0.9 V を，M 2 がオン時には−0.45 V を印加することにる．

より，トランジスタのオン抵抗を大幅に低減することができた．

図 7 に従来のアナログ型 Low Drop Out（LDO）レギュレータと提案するディジタル LDO の回路図を対比

図 6 に局所ゲート昇圧有無のバックコンバータの電力して示す．従来のアナログ型 LDO では，pMOS のゲー

変 換 効 率 の 出 力 電 力 依 存 の 実 測 結 果 を 示 す．40 nm

ト電圧をアンプでアナログ電圧制御する．一方，提案のCMOS で設計・試作した．局所ゲート昇圧により，出ディジタル LDO では，n 個の pMOS を並列接続し，比較器のディジタル出力に応じて pMOS のゲート電圧をディジタル信号でオンオフ制御する点が異なる．入力電圧（V IN）が 0.5 V においては，アンプが電源電圧 0.5 Vで動作困難であるため，従来のアナログ型 LDO は実現困難である．一方，提案のディジタル LDO では，アナログ回路をディジタル回路（コントローラ，比較器）で置き換えたため，0.5 V でも動作可能である．
図 8 にディジタル LDO の出力電圧（V OUT）の入力電圧（V IN）依存の実測結果を示す．参照電圧（V REF）を変化させた．65 nm CMOS で設計・試作した．アナログ回路をディジタル化することにより，入力 0.5 V でも動作させることに成功した．

図{

局所ゲート昇圧有無のバックコンバータの電力変換効率の出力電力依存の実測結果

図

従来のアナログ型 Low Drop Out（LDO）レギュレータと提案するディジタル LDO の回路図

世界的な競争領域にある最先端デバイス技術特集

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図D()

()

()

()

ディジタル LDO の出力電圧（V OUT）の入力電圧（V IN）依存の実測結果$．まとめ

最近の LSI の技術トレンドとして，IT 機器向けの低電力化だけでなく，人体埋込や環境モニタ用の超小形かつ極低消費電力の無線センサノード応用向けに，mW(10)から μW へ，更には nW や pW といった未知の領域への消費電力スケーリングが着実に進展している．これまで LSI の指導原理であった「微細化」「高速化」に加えて，今後は「低電圧化・極低電力化」が LSI の将来の未開のアプリケーション開拓に向けた重要なキー技術になると考えられる．
謝辞

この成果の一部は，経済産業省（METI）の極低電力回路・システム技術開発（グリーン IT プロジェクト）として，独立行政法人新エネルギー・産業技術総合開発機構（NEDO）からの業務委託により得られたものです．
文()献

S. Jain, S. Khare, S. Yada, A.V.P. Salihundam, S. Ramani, S.
Muthukumar, S.M.A. Kumar, S. Kumar, R. Ramanarayanan, V.
Erraguntla, J. Howard, S. Vangal, S. Dighe, G. Ruhl, P. Aseron, H.
Wilson, N. Borkar, V. De, and S. Borkar, “A 280 mV-to-1.2 V wideoperating-range IA-32 processor in 32 nm CMOS,” IEEE International
Solid-State Circuits Conference, pp. 66-67, Feb. 2012.
() N. Lotze and Y. Manoli, “A 62 mV 0.13 μm CMOS standard-cellbased design technique using schmitt-trigger logic,” IEEE International
Solid-State Circuits Conference, pp. 340-342, Feb. 2011.
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Shinohara, and T. Sakurai, “A closed-form expression for estimating
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() K. Hirairi, Y. Okuma, H. Fuketa, T. Yasufuku, M. Takamiya, M.
Nomura, H. Shinohara, and T. Sakurai, “13% power reduction in 16b
integer unit in 40 nm CMOS by adaptive power supply voltage control
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Y. Pu, X. Zhang, K. Ikeuchi, A. Muramatsu, A. Kawasumi, M.
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X. Zhang, Y. Pu, K. Ishida, Y. Ryu, Y. Okuma, P.-H. Chen, K.
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K. Honda, K. Ikeuchi, M. Nomura, M. Takamiya, and T. Sakurai,“Reduction of minimum operating voltage (V DDmin) of CMOS logiccircuits with post-fabrication automatically selective charge injection,”International Symposium on Low Power Electronics and Design, pp.
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A. Muramatsu, T. Yasufuku, M. Nomura, M. Takamiya, H. Shinohara,and T. Sakurai, “12% power reduction by within-functional-block finegrained adaptive dual supply voltage control in logic circuits with 42voltage domains,” 37th European Solid-State Circuits Conference, pp.
191-194, Sept. 2011.
T. Yasufuku, K. Hirairi, Y. Pu, Y.-F. Zheng, R. Takahashi, M. Sasaki,H. Fuketa, A. Muramatsu, M. Nomura, F. Shinohara, M. Takamiya,
and T. Sakurai, “24% power reduction by post-fabrication dual supply
voltage control of 64 voltage domains in V DDmin limited ultra low
voltage logic circuits,” IEEE International Symposium on Quality
Electronic Design, pp. 586-591, March 2012.
（平成 24 年 6 月 11 日受付
たかみやまこと

しのはらひろふみ平成 24 年 6 月 25 日最終受付）

高宮 真 （正員）平 7 東大・工・電子卒．平 12 同大学院博士課程了．同年 NEC 入社．平 17 東大大規模集積システム設計教育研究センター（VDEC）准教授．極低電圧のロジック回路／無線通信回路／電源回路の設計，有機トランジスタを用いた大面積エレクトロニクス等の研究に従事．博士（工学）．
篠原 尋史（正員）昭 51 京大・工・電子卒．昭 53 同大学院修士課程了．平 20 同大学院博士課程了．昭 53 三菱電機株式会社入社．以来，SRAM，ロジック基本回路の研究に従事．平 15(株)ルネサステクノロジ．平 21(株)半導体理工学研究センター出向．現在，同社研究開発第 1 部長．博士（情報学）．共著「メモリデバイス・イメージセンサ」（SRAM）．
さくら いたかやす

桜 井 貴康（正員：フェロー）
昭 56 東大大学院工学系研究科博士課程了．
工博．同年東芝入社．平 8 東大生産技術研究所
教授．高速・低消費電力 LSI 設計や大面積エレクトロニクス等の研究に従事．平 21 年度本会エレクトロニクスソサイエティ賞，平成 20
年度本会業績賞各受賞．IEEE フェロー．

㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇㍇978

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電子情報通信学会誌 Vol. 95, No. 11, 2012

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