LSIの電源雑音のオンチップ測定回路
NEC システムデバイス研究所
高宮 真
taka@mel.cl.nec.co.jp

内部ノイズ外システムボード

来オンチップ測定回路
ノイズ

パッケージLSI発表内容
■ LSI設計における電源ノイズ問題■ オンチップ測定回路の必要性と可能性■ オンチップ測定回路の紹介◆ 電源ノイズ波形測定◆ 電源ノイズスペクトラム測定◆ 製品搭載が可能な回路■ まとめ23電源ノイズ

Vdd

VoltagePower/Signal Integrity(PI/SI)の劣化問題

LSI
ジッタ

設計複雑度

Time
ばらつき
ｲﾝﾀﾞｸﾀﾝｽ
基板ノイズ
電源ノイズ
EM/HC
ｸﾛｽﾄｰｸ
0.35 0.25 0.18 0.13 0.1
設計ルール [µm]実際のLSI

インダクタンスによるアンダーシュートz 原因は大局かつ複雑

CADで対応可能な設計複雑度→予測困難(例) 電源ノイズは実装やアプリケーションに依存する
z 高速な現象→実測困難

LSIの高速化に伴うPI/SI問題の顕在化

4

オンチップのクロック信号波形
電圧

振幅ゆらぎ(電源ノイズ)

3.3V

時間ゆらぎ
(ジッタ)
10ns

0V

電圧1V
0V

時間
100MHz, 0.35µm CMOS
(1994年)

ノイズ、ジッタの影響大高速化

時間333ps
3GHz, 0.09µm CMOS
(2004年) LSI設計でノイズ、ジッタは設計マージンとして考慮される
 高速化、低電圧化に伴い、相対的なノイズ、ジッタが増大→従来は無視できたノイズ、ジッタがLSI性能に影響→動作不良が多発

電源ノイズ予測の難しさ(1)Ip
Zp
Cd
PCB Package LSI

5電源ノイズ(Vn)

Vn = Zp×Ip
正確な予測が困難(例) オンチップデカップリング容量(Cd)の必要量は？
Ref [1]

・Cd有無のPentium4の最大クロック周波数の実測
周波数低下は ・Cd除去による周波数低下
量はSimu.による予測よりわずか1-2%はるかに小LSI性能のCd依存は予測困難6

電源ノイズ予測の難しさ(2)■ Pentium4の電源ノイズスペクトラムのアプリケーションプロ
グラム依存の実測
Full-chip reset

ピーク周波数が変化

Graphics-intensive

Ref [2]■ 電源電流(Ip)はプログラム依存あり→ ある特定のプログラムで、想定外の大きな電源ノイズにより動作不良が発生する。最悪Ipを正確に予測するのは困難。

従来のLSI開発スキームの問題

7

LSI設計 PI/SI劣化のモデルは実測と比較されず精度/信頼性低い
LSI試作
SI劣化による動作不良発生
短期的影響

試行錯誤で原因発見

長期的影響

次期LSI設計不良への恐怖から過大な設計マージンを設定

市場投入の遅れ
高コスト化
次期LSI性能

次期LSI性能

LSI再試作

従来の高性能化のトレンドが守れず低性能

発表内容■ LSI設計における電源ノイズ問題■ オンチップ測定回路の必要性と可能性■ オンチップ測定回路の紹介◆ 電源ノイズ波形測定◆ 電源ノイズスペクトラム測定◆ 製品搭載が可能な回路■ まとめ8

オンチップ測定の必要性

9■ オンチップ波形は非常に高速（数10ps）

オフチップ測定 (従来)?

L

オンチップ測定 (提案)
LSI
測定回路A

C

測定回路B

LSI
・プロービングが困難（特にフリップチップ）
・寄生L, Cが大 →不正確な測定

測定
結果

測定回路C・LSI上で測定処理（サンプリング測定等）
・寄生L, Cが小 →正確な測定・要求: 搭載しやすさ(面積、入出力、電源)■ オンチップ測定がPI/SI測定のほぼ唯一の手段

10

オンチップ測定回路を用いたLSI開発スキーム
このサイクルを多種のLSIで実行
LSI設計 実測と比較された高精度/高信頼度のPI/SIのモデル

フィードバック

オンチップ測定回路
LSI製造

LSIに搭載PI/SIをオンチップ測定
短期的影響

不良を設計段階で予防

長期的影響

次期LSI設計
SI劣化による動作不良なし
LSI再試作不要

適正な設計マージン
タイムリーな市場投入
低コスト化

次期LSI性能
目標性能を実現いつオンチップ測定を行うか？

11

評価対象
アプリケーションプログラム
LSI間の相互作用

測定

回

開路の発向の方性

回路
小測定結果の価値

大

設計マージン

小大

測定サンプル数
103~107
10210

開発段階

(テストチップ)
IBM, Intelシステム
評価

フィールド
動作

測定
時期

(製品LSI)

NEC
2004年

2005年

 より顧客に近いリアルなデータを集めるほど、測定結果の価値が高まる
 将来的には、顧客や動作環境に応じて設計マージンを変えることも可能顧客からの多数の情報を活用する例

12

 非半導体業界では、顧客のエラー報告とそれに基づく修理・性能向上が常識化
・メーカ想定外の不良に対する対策
・オーバースペック防止、誤動作回避、故障予測、best effort型の性能提供→ LSI設計・開発でも今後必須 →オンチップ測定回路がキー技術

自動車

ソフトウェア

車検
不具合情報収集

OA機器
コピー機、FAXの使用履歴やエラー情報を蓄積

ユーザは将来、自分自身がより良い製品を利用できることを期待してエラー情報を報告

発表内容■ LSI設計における電源ノイズ問題■ オンチップ測定回路の必要性と可能性■ オンチップ測定回路の紹介◆ 電源ノイズ波形測定◆ 電源ノイズスペクトラム測定◆ 製品搭載が可能な回路■ まとめ13オンチップ測定回路の学会動向

14

VL symp. ISSCC VL symp. ISSCC VL symp. ISSCC VL symp.
1995
2000
2001
2002
2003
2004
2004

基板ノイズ

日立

広島大 広島大

電源ノイズ

ジッタ

NEC
NEC
世界初

松下
Intel

Stanford大, Rambus
松下
神戸大
東大
(NEC)
NEC
IBM

Intel

インダクタンス■ VLSI symp. 2004で電源ノイズ測定が急増

松下

NEC
世界初

電源ノイズ測定回路の一覧
機関

測定結果

新規性(世界初)

文献

NEC

電圧波形

電源ノイズ測定

[3]

Intel

電圧振幅とタイミング

[4]

松下
神戸大

電圧波形

プログラム依存のノイズ測定,デジタルテスタ制御
多種類測定(Vdd/Gnd, p/n-wellノイズ)

Stanford
ノイズ
電圧波形のスペクトラム測定
Rambus スペクトラム

[6]

[5]

NEC

電圧波形

製品搭載が可能

[7]

神戸大

電圧波形

[8]

東大

電流波形

小面積(約10µm×80µm)→ノイズのチップ面内分布測定
電流波形測定■ 目的の異なる多種多様な測定回路が続出

[9]

15

4件を以降で紹介オンチップ測定回路のチェック項目
必須条件

測定しやすさ・測定の基準(電圧)は何か？
・電源ノイズ耐性・測定結果の妥当性検証(キャリブレーション)

搭載しやすさ・小面積・専用Vdd不要
・特殊プロセス不要
・アナログI/O不要
・少ピン数・I/Oが低速

16

矛盾あり

・測定TAT
・測定装置

情報の多さ, 多様性
・高精度(時間, 電圧)
・広範囲(時間, 電圧)
・リアルタイム測定(←→サンプリング測定)
・振幅だけ →波形 →スペクトラム■ 測定回路の使用目的により、上記のバランスが変化する

電源ノイズ測定回路の位置づけ

17

測定結果の情報の多さ, 多様性
東大
神戸大

開発の方向性

電源電流面内分布

2ページ前の一覧を分類した

Stanford, Rambus スペクトラム
松下, 神戸大Intel

多種類
プログラム依存NEC

研究用チップ製品を想定したテストチップ

製品LSI

波形

製品への搭載しやすさ

「情報の多さ」と「搭載しやすさ」の両立が将来課題

発表内容■ LSI設計における電源ノイズ問題■ オンチップ測定回路の必要性と可能性■ オンチップ測定回路の紹介◆ 電源ノイズ波形測定◆ 電源ノイズスペクトラム測定◆ 製品搭載が可能な回路■ まとめ18

サンプリングオシロスコープマクロ(NEC)

Ref [3]Sampling Oscilloscope Macro
Sampling Clock
Generator(SCG)
smpclk(T+∆T)

Clk
T

inN

Vdd
Gnd
Substrate
Clock
Calibration

Sampling
Head(SH)

19

Tx T
∆T

Selector

xN

Oscilloout scope
OutputBuffer50 ΩOff-chip■ 動作原理：電源ノイズをサンプリングしてアナログ値のまま出力■ 性能：∆T=10ps→100GSa/s、帯域: 8GHz

20

試作チップ(NEC)Ref [3]

ノイズ源(動作率可変)SCG(23600µm2)
8つのSH(1550µm2x8)
2.1 mm

3.1 mm

1.2V, 0.13µm CMOS

Vdd/Gndノイズの測定(NEC)21
Ref [3]

1.6
100%

Calibrated Voltage [V]1.4
1.2
1.070%
40%

Vddノイズ

0.8
0.6
0.4

Vdd=1.2V

4.5 ns 周期Gndノイズ 100%0.2

ノイズ源の70%
動作率
40%

0.0-0.2
0Off-chip
SupplyVoltage

246

Calibrated Time [ns]810Off-chip
GroundVoltage■ オーバーシュート/アンダーシュートするノイズ波形の実測に成功

Vdd/Gnd, p/n-welノイズの測定
Ref [4]ノイズ(mV)(松下/神戸大)22GndVddVddM
pwellnwellDeep

トリプルウエル■ 50MHzのレジスタファイル■ 基板バイアス制御のためwell
電位をVdd/Gndから分離→wellノイズとVdd/Gndノイズは異なる→ノイズ問題が複雑化

発表内容■ LSI設計における電源ノイズ問題■ オンチップ測定回路の必要性と可能性■ オンチップ測定回路の紹介◆ 電源ノイズ波形測定◆ 電源ノイズスペクトラム測定◆ 製品搭載が可能な回路■ まとめ23

周波数スペクトラム測定の必要性

新規(スペクトラム測定) Ref [10]

電圧(V)

1.6
1.4
1.2
0.8

電源ノイズ
02

4
6
時間(ns)

8

ノイズの大きさ

従来(波形測定)

1.0

24

40
20
0
10 K 100 K 1M 10M 100 M 1G
周波数 (Hz)
LSI
ボード
パッケージ

ノイズの大小は分かるが何をすればノイズを減らせるかが不明
何を直せばノイズを減らせるかが分かる

原因推定困難原因推定可能電源ノイズスペクトラム測定回路(Stanford大,Rambus)

25

Ref [6]時間差∆T■ RambusのSerDes(RaserX)のテストチップに搭載■ スペクトラムの測定方法(1) 2台の測定回路(Sampler)で∆T異なる測定タイミングで電源ノイズを測定(2) 2つの測定結果の自己相関をフーリエ変換電源ノイズスペクトラムの測定(Stanford大,Rambus)

ASICのクロック(200MHz)

PLLのRef
SerDesクロック(400MHz) (4GHz)

26
Ref [6]0.13µm CMOS
アナログ電源の電源ノイズを測定
SerDesは4Gbpsで動作電源ノイズの発生原因が推定可能

発表内容■ LSI設計における電源ノイズ問題■ オンチップ測定回路の必要性と可能性■ オンチップ測定回路の紹介◆ 電源ノイズ波形測定◆ 電源ノイズスペクトラム測定◆ 製品搭載が可能な回路
■ まとめ

27

製品搭載が可能な波形測定回路(NEC)
LSI
Vdd1

被測定回路

Ref [7]28(1) 専用Vdd不要→電源フィルタ内蔵

Vdd2

波形測定回路Digital(2) アナログI/O不要→D/Aコンバータ内蔵(3) 専用クロック不要→VCO内蔵■ オンチップ測定回路の製品搭載への3つの障害を克服◆ クロック波形測定をテストチップでデモ◆ 電源ノイズ測定回路を製品に搭載→よりリアルな電源ノイズのデータ収集が可能に

波形測定の原理(NEC)29
Ref [7]

被測定信号例) 電源ノイズ

Vrefを変化

波形測定回路デジタル出力

電圧比較回路参照電圧 (Vref)(10mV step)D/A converter

デジタル入力高速クロック信号波形の測定(NEC)
波形測定回路(350µm×140µm)

90nm CMOS
テストチップRef [7]

グローバルクロック分配用2mm配線

クロック信号(2.2GHz)

波形測定回路配線のモデリングにフィードバックしCADの妥当性を検証

クロック信号
波形を測定

0.6

電圧(V)

0.4

オンチップインダクタンス
によるアンダーシュート波形を世界で初めて測定

0.2
0.0– 0.2– 0.4
050

100

150200250時間(ps)

300

35030

電源ノイズ測定回路の製品搭載(NEC)2GHz CPU

ベクトル型スーパーコンピュータ SX-8

3190nm
CMOS

電源ノイズ測定回路

・65TFLOPS (4096 CPU構成時)
・2004年12月出荷開始

 実アプリケーションでの電源ノイズ測定により、高性能化/高信頼性を実現

まとめ

32

■ オンチップ測定回路がLSIのPower/Signal Integrity測定のほぼ唯一の手段■ オンチップ測定のメリット(1) PI/SIモデルの高精度化により、PI/SI起因の不良を設計段階で予防(2) 設計マージンの適正化により、次期LSIの目標性能を実現(3) 誤動作回避、故障予測など新たな付加価値の提供■ 多種多様なオンチップ測定回路が提案されているが「高機能」と「搭載しやすさ」の両立が将来課題

参考文献

33

[1] T. Rahal-Arabi, G. Taylor, M. Ma, and C. Webb, “Design & validation of the Pentium III and Pentium 4processors power delivery”, IEEE Symposium on VLSI Circuits, pp. 220–223, 2002.
[2] T. Rahal-Arabi, G. Ji, M. Ma, A. Muhtaroglu, and G. Taylor, “Development and validation of anelectromagnetic distributed power grid model for the 90nm Pentium 4 processor”, IEEE Symposium on VLSICircuits, pp. 110–113, 2004.
[3] M. Takamiya, M. Mizuno, and K. Nakamura, “An on-chip 100GHz-sampling rate 8-channel sampling
oscilloscope with embedded sampling clock generator”, IEEE International Solid-State Circuits Conference,
pp. 182– 183, 2002.
[4] A. Muhtaroglu, G. Taylor, T. Rahal-Arabi, and K. Callahan, “On-die droop detector for analog sensing ofpower supply noise”, IEEE Symposium on VLSI Circuits, pp. 193–196, 2003.
[5] K. Shimazaki, M. Nagata, T. Okumoto, S. Hirano and H. Tsujikawa, “Dynamic power-supply and well noise
measurement and analysis for high frequency body-biased circuits”, IEEE Symposium on VLSI Circuits, pp.
94–97, 2004.
[6] E. Alon, V. Stojanovic, and M. Horowitz, “Circuits and techniques for high-resolution measurement of on-chip
power supply noise”, IEEE Symposium on VLSI Circuits, pp. 102–105, 2004.
[7] M. Takamiya and M. Mizuno, “A Sampling oscilloscope macro toward feedback physical designmethodology”, IEEE Symposium on VLSI Circuits, pp. 240–243, 2004.
[8] T. Okumoto, M. Nagata, K. Taki, “A Built-in technique for probing power-supply noise distribution withinlarge-scale digital integrated circuits”, IEEE Symposium on VLSI Circuits, pp. 98–101, 2004.
[9] T. Nakura, M. Ikeda, and K. Asada, “Power supply di/dt measurement using on-chip di/dt detector circuit”,
IEEE Symposium on VLSI Circuits, pp. 106–109, 2004.
[10] M. Takamiya, H. Inohara, and M. Mizuno, “On-chip jitter-spectrum-analyzer for high-speed digital designs”,
IEEE International Solid-State Circuits Conference, pp. 350– 351, 2004.