SOI技術による一体型ピクセル検出器(光、X線、荷電粒子）
2009年3月9日
映像情報メディア学会 次世代画像入力専門研究部会@NHK放送技術研究所
新井康夫 (yasuo.arai@kek.jp)
高エネルギー加速器研究機構 (KEK)
素粒子原子核研究所

1

OUTLINE
1.

KEKとその研究の紹介

2.

SOI技術の紹介とSOI Pixel開発経緯

3.

SOI Pixel Detectorの開発状況

4.

Summary2

TokaiJ-PARC

1. KEKとその研究の紹介
KEK (http://www.kek.jp)
Established in 1971.

Tsukuba
KEKTokyo

高エネルギー加速器を使った素粒子・原子核・物質の研究。
職員~700人~2 km
3

2008.12.10

4

KEK-B Electron-Positron
Colliding Beam Accelerator
Belle Detector

CP対称性の破れの検証
World Highest Luminosity!
5Neutrino OscillationK2K(KEK To Kamioka) 実験からT2K(Tokai To Kamioka)実験 へ

2002 Nobel Prize!
（小柴）Kamiokande検出器

原研＋KEK共同プロジェクト
2009春 稼働予定

6

LHC(Large Hadron Collider)実験
CERN (欧州原子核研究所）＠ジュネーブ
陽子ー陽子衝突＠14TeV、2008.9 加速開始
LHC加速器、周長27 km
フランス

スイス

1989 WWW誕生の地

CERN
2009.2.6
TDCの設計と応用7

2008.9.10 LHC First Beam
ATLAS検出器
全長46m、高さ25m、重量7,000ton
建設費500億円、研究者34ケ国 ~1,300人

日本の研究者も~100人参加。
8

かぐや(SELENE)
2007.9.14
打ち上げ!

PACE(Plasma energy Angleand CompositionExperiment)

宇宙科学研

KEKで開発したTDC LSI(TMC304) が現在月の周りで働いています。

92. SOI技術の紹介とSOI Pixel開発経緯

10従来のPixel検出器(Hybrid Pixel)• 検出器と読出しエレクトロニクスを別々に作り、金属バンプにより接合する。
• 位置分解能に制限。
• 余分な物質が大量にある。
• 寄生容量によるスピ-ドの低下。

Bulk and SOI (Silicon On Insulator) Wafer
50-400 nm

circuit∼650 μm

20-200 nm
Top
Si (SOI Layer)
circuit

BOX(Buried Oxide)

SiPhysicalSubstrate(Handle Wafer)

SupportBulk Wafer

SOI Wafer

12

UNIBONDTM Process (1995, France LETI) -> SOITEC

microbubbles

hydrophilic
bonding~500oC

CMOS(Low R)

Sensor(High R)
13

PD-SOI vs. FD-SOI
PD-SOI (Partially Depleted)

FD-SOI (Fully Depleted）◆Thick SOI thickness（TSOI）～100-200nm◆Depletion layer < TSOI

◆Thin SOI thickness （TSOI）< 50nm
◆ Depletion layer > TSOI

◇Large floating body effect◇High drive Current by kink effect→ High speed application◇Less floating body effect◇Steep subthreshold slopes→ Low power application

Neutral Resign

Gate

Depletion
Layer

tSOI
Buried Oxide
Si Substrate

GatetSOI
Buried Oxide
Si Substrate

FD-SOI has advantage in performance
under very low voltage operation.
Copyright 2007 Oki Electric Industry Co.,Ltd14

http://www.casio.co.jp

Copyright 2007 Oki Electric Industry Co.,Ltd

15

Features of (FD-)SOIzzzzz

Full Dielectric Isolation :Latchup Free, Small Area,
Good Circuit Isolation
No Back Bias Effect
Low Junction Capacitance :High Speed
Steep Subthreshold Slope
Low Powerz

No Kink Effect
Good for Analog Desugn
Less Impurity in Body
Good Vth Matching,Less 1/f Noisezz

No Well junction, Thin Film :Low Leak,Low Vth Shift (High Temp).
Small Active Volume :High Soft Error Immunity
TID compensation by Back Bias16

Smaller Junction Capacitance

Cj is 1/10 of Bulk technology.
Gate Capacitance is 30-40%Lower.

High Speed / Low Power
Copyright 2007 Oki Electric Industry Co.,Ltd17

High Soft Error Immunity
ChargedParticle

ChargedParticle
Gate Oxide

Gate
Si＋ －－ ＋＋ －－ ＋＋ －－ ＋＋ －－ ＋＋ －－ ＋＋ －－ ＋＋ －－ ＋＋ －Bulk Device

Gate
Si＋ －BuriedOxide
Depletion
Layer＋ －－ ＋＋ －－ ＋＋ －－ ＋＋ －－ ＋＋ －－ ＋SOI Device

Higher soft error immunity due to ultra thin body Silicon.
18

SOI Pixel検出器• 高比抵抗Si基板と低比抵抗Si基板を絶縁層を介して張合わせ。
• 高比抵抗部にp-n junctionを生成し、センサーとする。
• 絶縁層(BOX: Buried Oxide)に穴を開けセンサーと回路を接続。

下部Siをセンサーとして利用

or Charged particle
Monolithic Radiation Sensor
として理想的な構造

今までの経過'05. 7: 沖電気とSOI ピクセル検出器の開発をスタート .
'05.10: 東大VDECの 0.15μm MPWランに同居して試作.
'06. 3: 最初の試作チップ完成
光や放射線に対する良好な応答を確認.
'06.12: KEK主催の0.15μm MPWラン。国内外の研究所・大学から17設計を集める。
'07. 6 : 八王子0.15μmライン廃止に伴い、宮城0.2μmラインへ移行。
'07.10 : JST先端計測分析技術プログラムに採択。
'08.1: 第1回目 0.2μm MPWランを行なう。
'09.2: 第2回目 0.2μm MPWランをサブミット。
'09.7: 第3回目 0.2um MPWランを予定。

参加研究機関• 高エネルギー加速器研究機構 (素核研、放射光）• 筑波大学、京都大学、大阪大学、東北大学、京都教育大学、..
• 宇宙航空研究開発機構、宇宙科学研 (JAXA/ISAS)• 高輝度光科学研究センター(Spring-8, JASRI)• 理化学研究所• Lawrence Berkeley National Laboratory• Fermi National Accelerator Laboratory• Univ. of Hawaii• Stanford Linear Accelerator Center• NASA-JPL•:

現在進行中の主な研究計画
2008年度〜

日米科学技術協力「SOI技術を用いた先進的ピクセルセンサーの開発」

2007.9-2010年度 科学技術振興機構、先端計測分析技術・機器開発事業「SOI技術による時間・空間X線イメージセンサー」
2008-2010年度 科研費基盤研究(B)、「SOI型シリコンピクセルＸ線γ線検出器」
2008-2010年度 JAXA/ISAS基礎開発研究費、「SOI技術による低バックグラ
ウンド・精密分光撮像・広帯域Ｘ線ピクセル検出器の開発」
2008年度〜
理研/JASRI、「XFELでの高強度X線検出用SOI Image Sensor開発」
2008年度〜KEK-(株)リガク 共同研究、「SOI技術を使って作成したⅩ線検出器の特性試験」

2005年度〜

JAXA/ISAS, 「宇宙用耐放射線性エレクトロニクス」

2005年度〜

KEK、「SuperBelle実験用SOI Vertex検出器の開発」、「SuperLHC用SOI Pixel検出器」

光センサーと放射線センサー

可視光+-+ -~3μm

Pixel

X線

Si

高エネルギー電子、陽子...
+ +->300μm

Si+ ++ --

Pixel
信号量：
可視光
~1 e-h / 1 photon
X線~ 3000 e-h / X-ray@10keV
荷電粒子~ 3000 e-h / track@40μm
放射線はひとつずつ数えることが出来る。

~40μm

Si

SOI Pixel検出器の特徴• 余分な物質が少なく、多重散乱をおさえられる。
• 電極容量が小さく、少ない電荷(薄いセンサー）で大きなS/Nが得られる。
• 複雑な信号処理回路を各ピクセルに持たせられる。
• 高レート、高速読み出しが可能。
• 機械的接合がなく、高分解能化、低価格化が望める。
• 産業界の標準プロセスを基本に開発。

SOI Pixel Process Flow
SOI (40 nm)
Box (BuriedOxide)(200 nm)

650um

Handle Waferp+n+

Handle Wafern+
Handle Waferp+50~650um

Al25

OKI 0.2 μm FD-SOI Pixel Process
Process

0.2μm Low-Leakage Fully-Depleted SOI CMOS (OKI)
1 Poly, 4 Metal layers, MIM Capacitor, DMOS option
Core (I/O) Voltage = 1.8 (3.3) V

SOI wafer

Diameter: 200 mmφ,
Top Si : Cz, ~18 Ω-cm, p-type, ~40 nm thickBuried Oxide: 200 nm thickHandle wafer: Cz、700 Ω-cm (n-type), 650 μm thickBackside

Thinned to 260 μm, and sputtered with Al (200 nm).

An exampleof a SOIPixel crosssection26

Metal contact & p+ implant

1st AlHandle Wafer
Copyright 2007 Oki Electric Industry Co.,Ltd3. SOI Pixel Detectorの開発状況

Q 0.6 fC
Vsense = ≈= 70mV
8 fF
C

28

KEK SOI MPW run (2008.1)

29

Integration Type Pixel (INTPIX)

128 x 128 pixels
5 x 5 mm2

20 μm x 20 μm pixel
30

Counting Type Pixel
Energy window andcounting in each pixel.

DualDiscriCharge
AmpCounter

10.4 mm□
128 x 128 pix

31CNTPIX2Pixel

Analog

16bCounterp-n junctions~600 Tr/pixx 128 x 128= 10,000,000 Trs
60x60 um29b Register

DDL32

Break Down Voltage & Leak Current
SBPIX1

Vbreak down ~ 130V
Ileak ~ 100nA@100V

Vbreak down ~ 65V
Ileak ~ 10nA@50V
Ring TEG IV
1.0E-03

Leakage Current [A]1.0E-04
1.0E-05
1.0E-06

D3
D2

1.0E-07

Vbreak down ~ 230V
Ileak ~ 80nA@230V

1.0E-08
1.0E-09
1.0E-10050100150Vback [V]20025033

INTPIX2

SOI Pixel Laser Images
2.56mm20062008

0.64 mm

32x32

128x12834

X-ray Irradiation Test
X-ray Generator : Rigaku FR-D
Target : Cu (Cu Kα ~8keV)
Power : 30-35kV, 10-30mA (max 50kV,60mA)
Intensity : ~104 photons/pixel/sec @30kV,10mA

X-rayTubeSOI
Pixel
X-ray353535

Position resolution

INTPIX2(pixel size=20μm x 20μm)

slit w=25μm

X-ray Test Chart

25 μm Slit is well
separated.

12.5[lp/mm]1620 3636

INTPIX2

Vdet=1.5V
800 μs Integration Time3838

LBNL

39

INTPIX2 + Lens

読み出しボード(SEABAS)

Ethernet

40

Max Readout Speed ~300 frames/sec (200 ns/pixel)

Feb. 20, 2009
MPW Submission

42

CNTPIX3• 4 kinds of Pixel Block
216 x 72 (15,552) pixels• 5.0 x 15.4 mm2 chip size
• 64 x 64 um2 pixel size
• Enable Tiling

Tiling43

CNTPIX3 Pixel Circuit

44

SOI Pixelの課題
高電界が必要なセンサーとエレクトロニクス回路が非常に近い (~200nm)位置にある。

• センサーの電界によりトランジスターのしきい値が変動する(Back Gate効果）• センサー <-> エレクトロニクス間のクロストークが発生しやすい。
• BOX内に電界があると、放射線により発生したe-hの再結合が妨げられ、最終的に界面にホールがトラップされ耐性が弱まる。
[On Going R&Ds]•Buried P-Well process•3D Integration45

Threshold Variation

Back Gate Effect

MOS TrCopyright 2007 Oki Electric Industry Co.,Ltd

Substrate Voltage act
as Back Gate, andchange transistor
threshold.

46

Buried P-Well Technology
Implant through SOI layer(Buried P-Well)np• Suppress back gate effect.
• Reduce electric field around p+
sensor.
• Less electric field in BOX to
improve radiation hardnesspTested in next submission.
p+47

Buried P-Well

48

Buried P-Well

49

Vertical (3D) Integration

ZyCube(Tohoku Univ.)+ OKI + KEK/LBNL

ZyCube社 のμ-bump bonding (~5 um pitch) 技術を使って、さらに高集積化の研究も行っている.

50

ZyCube + Tohoku Univ.

51

52

Vertical Integration

Lower Chip

Upper Chip
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まとめ• SOI Pixelは放射線センサーと読出しエレクトロニクスを一体化した理想的な放射線イメージセンサー。
• 多重散乱を引き起こす余分な物質がなく、高速、高分解能の測定を可能にする。
• ピクセル毎に高機能なデータ処理回路を搭載出来、従来不可能であったような計測を可能にする。
• 現在このようなプロセスを行えるのは、一部の研究所を除き、企業としてはOKIセミコンダクターのFD-SOIプロセスのみである。
• このため、日本国内はもとより世界各国の研究者がこのプロセスに興味をもっている。
• 今後も年1~2回のMPWランを行って行きたいと考えている。
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