静岡大学博士論文

論文題目埋込ダイオード構造を有する
X 線 天 文 用 SOI ピ ク セ ル 検 出 器に関する研究2018 年 2 月
静岡大学創造科学技術大学院
ナ ノ ビ ジョン 工 学 専 攻

亀濱 博紀

目次
第 1 章 序論

1

1.1

研究背景と X 線 CCD 検出器の課題 . . . . . . . . . . . . . . . . . . . . . .

1

1.2

CMOS ベースの X 線ピクセル検出器と本研究の目的 . . . . . . . . . . . .

3

1.3

本論文の構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4

第 2 章 SOI 技術を用いた X 線ピクセル検出器に関する基礎的考察

92.1

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9

2.2

SOI ピクセル検出器の構造に関する基礎的考察 . . . . . . . . . . . . . . . .

9

2.2.1

SOI デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9

2.2.2

SOI ウェハの製造プロセス . . . . . . . . . . . . . . . . . . . . . . . 11

2.2.3

X 線 SOI ピクセル検出器 . . . . . . . . . . . . . . . . . . . . . . . . 15

2.2.4

pn 接合と空乏層 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.2.5

光電吸収 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

2.2.6

表面照射型と裏面照射型 . . . . . . . . . . . . . . . . . . . . . . . . 19

2.2.7

電荷収集 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

2.2.8

バックゲート効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

2.3

2.4

SOI ピクセル検出器の性能指標に関する基礎的考察 . . . . . . . . . . . . . 22
2.3.1

変換ゲイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2.3.2

読み出しノイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2.3.3

エネルギー分解能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

2.3.4

検出効率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

2.3.5

XRPIX シリーズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

第 3 章 埋込ダイオードを有する SOI ピクセル構造

27

3.1

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

3.2

従来方式のピクセル構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

3.3

埋め込みダイオードを有する n 型 SOI ピクセルの構造 (SOIPIX-PDDn) . . 29

3.3.1

シミュレーション結果 . . . . . . . . . . . . . . . . . . . . . . . . . 30

3.3.2

センサ構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

i

3.3.3

リニアリティと変換ゲイン，読み出しノイズの評価 . . . . . . . . . 33

3.3.4

リーク電流の評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

3.3.5

X 線スペクトル測定 . . . . . . . . . . . . . . . . . . . . . . . . . . 38

3.3.6

SOIPIX-PDDn の基礎的考察まとめ . . . . . . . . . . . . . . . . . . 38

3.4

SOIPIX-PDDp の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

3.5

表面空乏型多重埋込みウェル SOI ピクセル . . . . . . . . . . . . . . . . . . 43

3.6

3.5.1

シミュレーション結果 . . . . . . . . . . . . . . . . . . . . . . . . . 44

3.5.2

ピクセルの変換ゲイン . . . . . . . . . . . . . . . . . . . . . . . . . 47

まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

第 4 章 CSA を用いたピクセル回路の低ノイズ化

49

4.1

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

4.2

CSA を用いたピクセル回路の検討 . . . . . . . . . . . . . . . . . . . . . . . 49
4.2.1

CSA を用いたピクセル回路のシミュレーション結果 . . . . . . . . . 53

4.2.2

ダイナミックレンジの推定 . . . . . . . . . . . . . . . . . . . . . . . 54

4.3

イベント駆動回路について . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

4.4

まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

第 5 章 埋込ダイオード構造と CSA 回路を有する SOI ピクセル検出器の性能評価

58

5.1

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

5.2

検出器の構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

5.3

SOIPIX-PDDp 評価実験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

5.4

5.3.1

リニアリティと変換ゲイン . . . . . . . . . . . . . . . . . . . . . . . 61

5.3.2

暗電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

5.3.3

読み出しノイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

5.3.4

X 線スペクトル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

5.3.5

SOIPIX-PDDp 評価実験まとめ . . . . . . . . . . . . . . . . . . . . 71

まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

第 6 章 結言

73

論文目録

74

謝辞

77

第A

SOIPIX-PDDp のシミュレーションプログラム
ii

78

第B

X 線シングルイベント解析プログラム

iii

82

図目次
1.1

すざく衛星搭載の X 線 CCD カメラ XIS で取得した NXB のカウントレー
ト [7]

NXB は 10keV 以上の X 線帯域で強くなる． . . . . . . . . . . . . . . . . .

21.2

反同時係数法による NXB 除去の概念図 [7] . . . . . . . . . . . . . . . . . .

3

2.1

バルク CMOS 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9

2.2

SOI-CMOS 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

2.3

貼り合せ法

2.4

SIMOX 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.5

Smart-Cut 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2.6

FZ 基板ウェハの歪 [3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

2.7

SOIPIX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2.8

pn 接合と空乏層の形成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

2.9

X 線エネルギーと物質の種類に応じて支配的となる相互作用 . . . . . . . . 18

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

2.10 XRPIX シリーズにおける変換ゲインと読み出しノイズの関係 [8] . . . . . . 25
3.1

SOIPIX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

3.2

ネステッドウェル構造 [3] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

3.3

SOIPIX-PDDn の構造（n-sub） . . . . . . . . . . . . . . . . . . . . . . . . 30

3.4

ピクセルレイアウト (SOIPIX-PDDn) . . . . . . . . . . . . . . . . . . . . . 31

3.5

垂直方向の電位分布. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

3.6

水平方向の電位分布. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

3.7

2 次元プロット (X-Z) の鳥瞰図 . . . . . . . . . . . . . . . . . . . . . . . . . 33

3.8

SOIPIX-PDDn 試作チップのレイアウト . . . . . . . . . . . . . . . . . . . 34

3.9

ピクセル回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

3.10 読み出しタイミング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

3.11 リニアリティ(SOIPIX-PDDn) . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.12 変換ゲイン (SOIPIX-PDDn) . . . . . . . . . . . . . . . . . . . . . . . . . . 36
3.13 読み出しノイズ (SOIPIX-PDDn) . . . . . . . . . . . . . . . . . . . . . . . 36
3.14 リング構造 (SOIPIX-PDDn) . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.15 裏面からのリーク電流 (SOIPIX-PDDn)
iv. . . . . . . . . . . . . . . . . . . 38

3.16 241Am スペクトル測定環境 . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.17 241 Am スペクトル測定結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.18 埋込ダイオード SOI ピクセルの概念図 . . . . . . . . . . . . . . . . . . . . 42
3.19 埋込みダイオード SOI ピクセル（p-sub） . . . . . . . . . . . . . . . . . . 43
3.20 ピクセルレイアウト. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

3.21 垂直方向の電位分布. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

3.22 水平方向の電位分布. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

3.23 2 次元プロットと鳥瞰図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
3.24 フェルミレベルを擬似的に変化させたシミュレーション . . . . . . . . . . . 47
4.1

CSA を用いたピクセル回路と周辺回路を含んだ読み出し等価回路 . . . . . 50

4.2

ピクセル CSA 回路の動作タイミング . . . . . . . . . . . . . . . . . . . . . 51

4.3

ピクセル CSA 回路の等価回路 . . . . . . . . . . . . . . . . . . . . . . . . . 52

4.4

CD と MP1(LW) を変化させた場合の入力換算ノイズ (計算値) . . . . . . . 53

4.5

CSA を用いたピクセル回路のシミュレーション結果 . . . . . . . . . . . . . 54

4.6

ダイナミックレンジ (シミュレーション) . . . . . . . . . . . . . . . . . . . 55

4.7

イベント駆動回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

5.1

チップ写真

5.2

チップダイアグラム

5.3

VBB が-10 V と-60 V の時のリニアリティ測定結果 (SOIPIX-PDDp) . . . . 62

5.4

変換ゲインの推定 (SOIPIX-PDDp) . . . . . . . . . . . . . . . . . . . . . . 625.5

暗電流密度の温度依存性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

5.6

25 ℃の場合の暗電流密度マップ (SOIPIX-PDDp) . . . . . . . . . . . . . . 64

5.7

-35 ℃の場合の暗電流密度マップ (SOIPIX-PDDp) . . . . . . . . . . . . . . 64

5.8

読み出しノイズ (SOIPIX-PDDp) . . . . . . . . . . . . . . . . . . . . . . . 65

5.9

241 Am スペクトル測定環境 (SOIPIX-PDDp) . . . . . . . . . . . . . . . . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

66

5.10 241 Am スペクトル (SOIPIX-PDDp) . . . . . . . . . . . . . . . . . . . . . . 67
5.11 241 Am スペクトル (XRPIX1)[2] . . . . . . . . . . . . . . . . . . . . . . . . 68
5.12 X 線エネルギーと出力電圧 (SOIPIX-PDDp) . . . . . . . . . . . . . . . . . 69
5.13 55 F e スペクトル (SOIPIX-PDDp) . . . . . . . . . . . . . . . . . . . . . . . 70
5.14 55 F e スペクトル (XRPIX3b)[3] . . . . . . . . . . . . . . . . . . . . . . . . 70

v

表目次
1.1

次世代 X 線天文用検出器の要求性能 . . . . . . . . . . . . . . . . . . . . . .

5.1

製造プロセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

5.2

SOIPIX-PDD 性能比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

vi

4

第1章

序論
1.1

研究背景と X 線 CCD 検出器の課題
X 線天文学は，宇宙に存在している様々な天体から放出される X 線を観測し，分析することで広大な宇宙のメカニズムを解明してきた学問である．宇宙 X 線は超高温のガスの噴射や爆発により放出された高エネルギーの粒子によって発生する．天体から放射される

X 線は大気に吸収されて地球上まで届かないため，気球や人工衛星，ロケットなどを用いて大気圏外での観測が行われている [1]．X 線を放射する天体は，太陽，中性子星，ブラッ
クホールなどの超高密度星，超新星爆発後に残る超新残骸や銀河団など多岐にわたる．これらの X 線のエネルギーやスペクトル分布，放射周期などを観測することで，その天体の温度や物質を構成する原子などを知ることができる．地球以外の惑星の温度や物質，ブラックホール周辺の高エネルギー現象，宇宙の様々な場所での超高温ガスの存在など，これまで知られていなかった宇宙の姿が X 線観測によって明らかとなってきた [1][2]．X 線
天文学の発展は X 線検出器と密接に関連しており，どこに，どのような元素がどのくらい存在するのか，X 線放射の起源や宇宙のメカニズムの謎に迫るための足掛かりとして，より高性能な X 線検出器が求められている．X 線天文学における次世代の検出器は (1) 高エ
ネルギー分解能，(2) 高空間分解能，(3) 高時間分解能，(4) 高エネルギー帯域の 4 点が要求されている．
現在の X 線天文学では，X 線 CCD(Charge-coupled Device) 検出器が主に利用されている [3][4][5][6]．X 線 CCD では低読み出しノイズ (3 e− ) が実現できており，ファノ限界付
近でのエネルギー分解能 (FWHM：130 eV @6 keV) を得ることができる．また，高空間分解能 (画素サイズ：24 µm) であることから，優れた X 線撮像が可能である [4][5][6]．一方，時間分解能は数 sec 程度と高速読み出しができない．また，10 keV 以上のエネルギー
帯域では宇宙線と呼ばれる高エネルギー荷電粒子による NXB(NonX-ray background) が原因で観測が困難となる (図 1.1)[4][7]．そのため，Ｘ線 CCD では観測対象が明るい天体に限られるといった問題がある．検出器周辺を物理的にシールドで囲み，検出器に入射される宇宙線を遮断することは可能だが，現実的ではない厚みのシールドが必要となることから衛星搭載は困難となる．したがって，検出器側で NXB を効率良く低減する必要がある。

1

NXB は検出器の時間分解能を改善することで解決することができる．図 1.2 に反同時係数法による NXB 除去の概念図を示す [7]．検出器はエネルギー帯域を広くするために軟X 線検出のための検出器 (Si) と硬 X 線検出のための検出器 (CdTe または CdZnTe) が縦積みされている．それぞれの検出器の読み出し系統は別である [8]．検出器周辺はアクティ
ブシールドで囲まれている．NXB はエネルギーが高いため，検出器とアクティブシール
ドを突き抜ける [9][10]．この時，検出器とアクティブシールドがほぼ同時に反応することになる．これらの反同時計数をとることで NXB を大幅に抑えることが可能となる．NXBのアクティブシールドへの入射頻度は 1 Hz 程度であることから，アクティブシールドと検出器間で反同時計数をとるためには 1 msec 以内の時間分解能が必要となる．1 msec 以
内の時間分解能を可能とするには CMOS センサが有効である．CMOS センサは各ピクセ
ルに読み出し回路とトリガ機能を持った回路を同時に搭載することができるため，ピクセ
ルから出力されるトリガ情報を読み出すことで 10 µsec の時間分解能を実現できる [7][8]．
しかし，通常の CMOS センサの検出部は空乏層が薄いため，X 線観測には適していない．
近年，高速の読み出し回路と厚い空乏層を両立するために，CMOS ベースの X 線ピクセ
ル検出器の開発が盛んに行われている．CMOS ベースの X 線ピクセル検出器について次節に記述する．

図 1.1: すざく衛星搭載の X 線 CCD カメラ XIS で取得した NXB のカウントレート [7]
NXB は 10keV 以上の X 線帯域で強くなる．

2

Field of view

X-ray
Hard Soft

Cosmic ray(NXB,BG)

Main Sensor

Active sheild・Anti-coincidence (NXB rejection)

・Hit-pattern selection (NXB rejection)
・Direct pixel access (X-ray readout)

図 1.2: 反同時係数法による NXB 除去の概念図 [7]1.2CMOS ベースの X 線ピクセル検出器と本研究の目的
X 線 CCD 検出器は低ノイズでファノ限界付近のエネルギー分解能を得ることができ,

高空間分解能を実現できるが，時間分解能とダイナミックレンジが狭いといった課題がある．この問題を解決するために CMOS ベースのイベント駆動型検出器が開発されている．
一つは Si の検出器基板と CMOS 読み出し回路基板をインジウムバンプを介して積層する
ハイブリット型検出器である [11][12]．ハイブリット型検出器は CCD 検出器の課題を克服できるが，画素サイズの小型化や製造による歩留まりに限界があるため，検出器の大面積化が困難となり，空間分解能が劣るといった欠点がある．もう一つは検出器と読み出し回路が一体型のモノリシック型検出器である [13][14][15]．
モノリシック検出器は CCD 検出器の課題を克服できるだけでなく，画素サイズの小型化，検出器の大面積化が可能となる．高エネルギー加速器研究機構 (KEK) と（株）ラピ
スセミコンダクタが SOIPIX(Silicon-on-insulator pixel) と呼ばれるモノリシック検出器の基礎となる技術を開発した [15]．SOIPIX は完全空乏型 SOI（FD-SOI）CMOS プロセスで実現された X 線検出用のアクティブピクセルセンサ (APS) である．SOIPIX では，X 線3を検出するためのセンシング部として埋込み p ウェル (BPW) を利用している [16][17][18]．
この SOIPIX の詳細については 2 章に記述する．我々は SOIPIX の技術をベースにイベ
ント駆動型 X 線ピクセル検出器として，XRPIX シリーズを開発している [7][19][20][21]．
最新のバージョンは XRPIX3b と呼ばれており，変換ゲインを高め，読み出しノイズを低減するために，各ピクセル回路に CSA(charge-sensitive amplifier) 回路を組み込んでいる．

XRPIX3b では 35 e− の読み出しノイズで FWHM:320 eV @6 keV のエネルギー分解能を達成している [21].
本論文では，より低ノイズで高エネルギー分解能かつ SOI 回路部の安定動作を実現するために，PDD(pinned depleted diode) 構造を用いた SOIPIX-PDD を提案する．ピクセ
ル検出部に PDD 構造を用いることで BOX 層直下の Si-SiO2 界面で発生する暗電流を大幅に低減することができ，横方向電界を形成することで高い電荷収集効率と高速応答が期待できる．また，PDD 構造を用いて BOX 層直下をピンニングすることにより SOI 回路と検出部のシールド層として機能し，安定した高感度の X 線検出器を実現できる．我々は PDD 構造を用いた SOI ピクセル検出器を設計し，試作 · 評価を行った．本論文では，

SOIPIX-PDD の基本性能について述べる．表 1.1 に次世代の X 線天文用検出器の要求性
能を示す．
表 1.1: 次世代 X 線天文用検出器の要求性能

項目

要求性能値

位置分解能
エネルギー帯域
エネルギー分解能
読み出しノイズ
時間分解能

チップサイズ：25 mm×25 mm，ピクセルサイズ：30-60 µm
0.3-40 keV
FWHM:140 eV @6 keV
要求：10 e− rms ，ゴール：3 e− rms
要求:10 µsec，ゴール：1 µsec

1.3

本論文の構成本論文は以下の構成をとる。

第 1 章 本論文の序論として X 線天文学に要求されている X 線検出器と現在の X 線天文学で用いられている X 線 CCD 検出器について紹介した．また，X 線 CCD 検出器の課題とその解決策として，CMOS ベースの検出器について述べた．さらに，本研究において目標としている X 線検出器の性能を示した．
第 2 章 SOI 技術を用いた X 線ピクセル検出器の構造に関する基礎的考察として，まず，

4

SOI デバイス，SOI ウェハの製造方法，X 線 SOI ピクセル検出器のベース技術となっている SOIPIX を紹介する．また，X 線 SOI ピクセル検出器の原理について述べ，検出器としての構造上の課題について考察する．
次に，SOI ピクセル検出器の性能指標に関する基礎的考察として，X 線検出器の性能指標となる変換ゲイン，暗電流，読み出しノイズ，エネルギー分解能について説明する．また，従来の SOI ピクセル検出器を示し，その問題点を考察し，まとめる．
第 3 章 従来のピクセル構造について述べ，低ノイズで高エネルギー分解能かつ SOI 回路部の安定動作を実現するための PPD 構造を用いたピクセル構造である SOIPIX-PDDを提案する．そのプロトタイプとして試作した SOIPIX-PDDn の設計とシミュレー
ション結果を示し，試作したチップの評価結果について述べる．また，評価結果から，SOIPIX-PDD0 についての考察を行う．次に，SOIPIX-PDDn から得られた結果から改良を加えた SOIPIX-PDDp を提案する．提案する SOIPIX-PDDp の構造と各層の役割について詳しく述べる．また，SOIPIX-PDDp の設計として，ピクセル
構造とシミュレーション結果を示し考察する．最後に，SOIPIX-PDDp についてまとめる．
第 4 章 第 3 章で提案した SOIPIX-PDDp の基本性能を評価するためのピクセル読み出し
回路について述べる．まず，低ノイズ，高変換ゲインを実現するための CSA 回路を示し，ノイズの見積もりを行う．次にシミュレーション結果を示し，ダイナミック
レンジについて記述する．本章ではイベント駆動回路も紹介する．
第 5 章 第 3 章で提案した SOIPIX-PDDp と第 4 章で示した CSA 回路を組み込んだチップを試作した．まず，試作したチップの内容について説明する．SOIPIX-PDD の基
本性能の評価実験として，リニアリティ，暗電流，読み出しノイズ，X 線スペクト
ルの測定を行った．この結果についてそれぞれ示し，考察する．
第 6 章 結論であり，本研究のまとめについて述べる．

5

参考文献
[1] 井上一，小山勝二，高橋忠幸，水本好彦，梶田隆章 [編], 宇宙の観測 III 高エネルギー
天文学”, 日本評論社，2008，pp. 1-34．

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8

第2章

SOI 技術を用いた X 線ピクセル検出器に関する基礎的考察
2.1

はじめに

本章では，SOI 技術を用いた X 線ピクセル検出器の構造に関する基礎的考察として，まず，SOI デバイス，SOI ウェハの製造方法，X 線 SOI ピクセル検出器のベース技術となっている SOIPIX を紹介する．また，X 線 SOI ピクセル検出器の原理について述べ，検出器としての構造上の課題について考察する．
次に，SOI ピクセル検出器の性能指標に関する基礎的考察として，X 線検出器の性能指標となる変換ゲイン，暗電流，読み出しノイズ，エネルギー分解能について説明する．また，従来の SOI ピクセル検出器を示し，その問題点を考察する．

2.2

SOI ピクセル検出器の構造に関する基礎的考察

2.2.1

SOI デバイス

Gate

Sourcen+Oxide
Source
Drain
n+

Gate

p+

NMOS p-well

Oxide
Drain
+
p

PMOS

n-sub

図 2.1: バルク CMOS 構造

図 2.1 に一般的なバルク CMOS，図 2.2 に SOI-CMOS の構造を示す．通常のバルク

CMOS の場合，PMOS と NMOS は p-well または n-well で分離されている．これに対して，
SOI-CMOS では素子形成領域 (SOI 層と呼ぶ) が Si 支持基板と埋め込み酸化膜 (BOX:Buried
9

Gate

Sourcen+Oxide
Source
Drain
n+

Gate

p+

NMOS
BOX(Buried Oxide)

Oxide
Drain
+
p

PMOS

n-sub

図 2.2: SOI-CMOS 構造

Oxide) で分離されており，各 PMOS と NMOS は酸化膜 (SiO2 で完全に分離されいる．SOI
層の厚みは 50 nm 程度と薄く，チャネル下のボディ領域をすべて空乏化することができ，
完全空乏型 (FD-SOI) と呼ばれている [1]．SOI デバイスの利点は以下の通りである．
ラッチアップ耐性

SOI デバイスでは各素子が酸化膜によって電気的に完全に分離されているため，
バルク CMOS デバイスで発生するような寄生サイリスタ構造が形成されない．そのため，ラッチアップに対して耐性がある．
低消費電力

BOX 層によって Si 支持基板と SOI 層が絶縁されているためリーク電流が減少し，消費電力を抑えることができる．SOI デバイスではサブスレッショルド特性を示す

S 値がバルク CMOS デバイスに比べて低いため，オフリーク電流を増加させずにしきい値電圧を低くすることができる．これにより，低電圧動作が可能となる．
高集積性

SOI デバイスでは各素子が酸化膜で容易に分離できることから，バルク CMOS で素子分離のために用いるウェル構造を必要とせず，素子間の距離を近づけることができる．したがって集積密度を高めることが可能である．
放射線耐性

SOI デバイスでは SOI 層が 50 nm 程度と薄いため，X 線のようなエネルギーの高い放射線により発生する電荷は少なくなる．また，Si 支持基板と SOI 層が厚い BOX
層 (200 nm 程度) によって遮られているため，放射線によって Si 支持基板で発生し10た電荷が SOI 層に形成されている回路の動作に影響を与えない．

2.2.2

SOI ウェハの製造プロセス

SOI ウェハの製造方法は大きく分けて，貼り合せ法，SIMOX(Separation by Implantationof Oxygen) 法の 2 種類がある．また，フランスの SOITEC 社が開発した UNIBOND SOI
基板に用いられている Smart-Cut 法がある．ここではこれら 3 種類の製造方法について述べる．また，単結晶シリコンウェハの精製方法であるチョクラルスキー法 (CZ 法) とフ
ローティングゾーン法 (FZ 法) についても述べる．
張り合せ法
図 2.3 に貼り合せ法の SOI ウェハの製造プロセスを示す．まず，Si ウェハに酸化膜 (SiO2 ) を成膜したウェハ 2 枚 (図 2.3(a)) を用意し，図 2.3(b) のように SiO2 面同士を熱処理によって張り合わせる．次に図 2.3(c) に示すように一方のウェハを研削・研磨し，薄い Si の層を残して完成となる．この薄い Si の層が SOI 層となり，今後のプロセスによって SOI 層に CMOS デバイスが形成される．貼り合せ法は均一な絶縁膜や Si 結晶膜を形成することが難しいといった課題がある．

SIMOX 法SIMOX 法による SOI ウェハの製造プロセスでは図 2.4 に示すように，高ドーズ
酸素イオンを Si ウェハにドーピングし，熱処理することで BOX 層を形成している．
高温熱処理 (約 1350 ℃) をすることでインプラントにより損傷を受けたシリコン結晶を修復している．SIMOX 法では使用するウェハが 1 枚で済むため比較的容易な工程で SOI ウェハを作製できるといった利点がある．しかし，イオン注入に付随する薄膜欠陥ができやすいといった問題がある．

Smart-Cut 法
図 2.5 に Smart-Cut 法による SOI ウェハの製造プロセスを示す．Smart-Cut 法は張り合せ法の一つである．まず，Si ウェハを 2 枚 (図 2.5(a)) 用意し，1 枚の表面に酸化膜 (SiO2 ) を形成し，その表面に水素イオンを打ち込む (図 2.5(b))．これをもう 1
枚の Si ウェハと熱処理により接合させる (図 2.5(c))．水素イオンを注入されたウェ
ハは水素脆化現象が起きることで注入された面が剥がれれやすくなる [7]．その後，洗浄・研磨することで SOI ウェハが完成する (図 2.5(d))．貼り合せ法と Smart-Cut法では，SOI 層と支持基板の成膜に使用するウェハが異なるため，それぞれのウェ
ハの比抵抗を選択できる．X 線 SOI 検出器では SOI 層に使用するウェハは比抵抗の低いウェハを選択し，支持基板を形成するウェハは比抵抗の高いウェハを使用して

11

SiO2

Si wafer A
SiO2

Si wafer B(a) 2 枚の酸化膜付きウェハ

Si wafer A
Si wafer B(b) 張り合せ熱処理

Grinding & Polishing

BOX(SiO2)

Si wafer B(c) 研削と研磨によるウェハの薄膜化
図 2.3: 貼り合せ法

Oxygen Ion

BOX(SiO2)

Si wafer

Si wafer(a) 酸素イオンの打ち込み(b) 熱処理による BOX 層の形成
図 2.4: SIMOX 法

12

いる．Smart-Cut 法は，SIMOX 法と比べて，品質がよく価格が安い．また，剥がしたウェハを再利用できるといった利点がある．

H+

Si wafer A

Si wafer A

Si wafer B

SiO2(a) 2 枚の Si ウェハ(b) 酸化膜の蒸着と水素イオンの注入

Reuse

Si waf

Si wafer A

er A

SiO2

BOX(SiO2)

Si wafer B

Si wafer B(c) 熱処理による張り合わせ(d) カッティング

図 2.5: Smart-Cut 法

単結晶シリコンウェハの精製方法として，チョクラルスキー法 (CZ 法) とフローティ
ングゾーン法 (FZ 法) が一般的である．

CZ 法
CZ 法では，石英のるつぼの中でシリコンを溶融させ，種結晶を先端に付けた回転
棒をるつぼに入れ，回転させながらゆっくりと引き上げることで，単結晶のインゴットを精製している．インゴットの直径は引き上げるスピードで調節できるため，CZ
法は大径口のウェハ製造に向いている．通常は要求濃度の不純物を加えることで，n型や p 型を生成することができるが，CZ 法で生成したシリコンの中には，石英のるつぼから溶融する酸素を主とする望まない不純物が 1018 cm−3 のオーダーで入る

13

ため，SOI ピクセル検出部で用いるための高抵抗のウェハ生成には向かいていない．

FZ 法
1 kΩ · cm 以上の比抵抗のシリコンウェハ生成には，FZ 法が適している．FZ 法では，アルゴン等の不活性ガスを充満できる石英管の中で，種結晶の上に高純度の多結晶シリコン棒を積み上げる．種結晶と接している多結晶シリコン棒を高周波ヒーターで溶かし，ゆっくりと上部へヒーターを移動させることで順次溶かす．こうして種結晶と同じ配向の単結晶シリコンが精製される．

FZ 法には，再結晶の際に不純物が除外されやすいため，濃度のコントロールが比較的容易であり，基板の多数キャリアを決定できるといった利点がある．しかし，CZ 法を用いて生成されたシリコンよりも機械的に脆いという欠点がある．高温での熱プロセスや水素イオンの注入が行われる SOI ウェハ製造プロセスにおいては，
局所的に大きな応力が加わり，SOI 基板化前には見られなかった大きなスリップ歪が発生する．ラピスセミコンダクタ（株）と SOITEC 社の企業努力により，SOI 基
板製造パラメータやプロセスの改良により，スリップ歪の発生を抑制できている (図2.6)[3]．

図 2.6: FZ 基板ウェハの歪 [3]142.2.3X 線 SOI ピクセル検出器

SOIPIX とは，KEK 測定器開発室のグループが開発した X 線 SOI ピクセル検出器である．SOIPIX では，一般的な SOI デバイスでは使用することのない支持基板の部分を検出部として利用しており，検出部と読み出し回路部が一体型のモノリシックピクセル検出器となっている．支持基板の部分には BPW(Buried P-well) または BNW(Buried N-well)と呼ばれる P 層 (N 層) が形成されている．この BPW，BNW を形成する技術を KEK と

OKI セミコンダクタ株式会社 (現在はラピスセミコンダクタ株式会社) が開発した．
SOIPIX の構造を図 2.7 に示す．製造プロセスには 0.2 µm CMOS FD-SOI プロセスを使用している．SOIPIX は前述した Smart-Cut 法を用いて製造されたウェハで作製されている．検出部には高比抵抗 Si ウェハ，SOI 層には低比抵抗 Si ウェハが用いられている．検
出部と SOI 層は BOX 層によって電気的に分離されており，検出部と読み出し回路間は金属ビアを介して接続されている．前述した SOI-CMOS デバイスを用いることによる利点も含めて，以下に X 線 SOI ピクセル検出器の利点を示す．

図 2.7: SOIPIX

高速性・低消費電力

BOX 層によって検出部と読み出し回路部が電気的に分離されているため，寄生容量を大幅に低減することができ，高速な読み出しが可能となる．また，検出部と読み出し回路部が電気的に分離されていることによりリーク電流が減少し，消費電力を抑えることが出来る．電力の限られている人工衛星あるいは大規模の高エネル
ギー実験において，電源系と冷却系の負担が減るという点がかなり有利である．

15

高集積性
各トランジスタ素子間に酸化膜があることで各素子の距離を近づけることができ，回路面積を小さくすることができる．また，イベント駆動回路などの複雑な信号処
理回路を各ピクセルに実装することができる．
薄型化
従来の CMOS ハイブリッド検出器 [4] のような Bump-bonding 部を必要としない
ため，薄い検出器の作製が可能となる．薄型化は検出部以外における X 線エネルギーの吸収や多重散乱の抑制，寄生容量の低減などに繋がる．
温度耐性

SOI-CMOS デバイスは高温状態でのしきい値の変化が小さく，高温環境下でも動作する．宇宙空間のような特殊な環境化での使用に適している．

X 線 SOI ピクセル検出器では，裏面に電圧 (バックバイアス電圧) をかけて厚い空乏層を得ることで広いエネルギー帯域の X 線を検出し，読み出し回路によって高速な読み出しを可能にしている．次節に pn 接合と空乏層，光電吸収について述べる．

2.2.4

pn 接合と空乏層

p 型半導体と n 型半導体を接合させた pn 接合を考える．図 2.8 は pn 接合の概念図である．p 型側ではホール，n 型側では電子の濃度が高いため，接合面を通じてそれぞれのキャリアが反対側に拡散する．その後，p 型ではアクセプター，n 型ではドナーが取り残されることで，pn 接合間に電位差が生じる．この電位差により拡散方向とは逆の方向にドリフト電流が発生し，最終的に拡散とドリフトが釣り合った平衡状態となる．この時，接合面付近にはキャリア密度が非常に低い空乏層が形成される．拡散とドリフトが平衡状態にあるときの pn 接合間の電位差を内蔵電位 Vbi とする．

Hole

Depletion layer

N-typeDiffusion-------}

P-typeElectron

Diffusion
Drift

図 2.8: pn 接合と空乏層の形成

16平衡状態の pn 接合に，よりキャリアの拡散が進む方向，つまり n 型の電位が高くなるように逆バイアス電圧を印加すると，pn 接合間の電位勾配がさらにきつくなり，空乏層が広がる．逆バイアスを VR ，アクセプター濃度を NA , ドナー濃度を ND とすると，P型，N 型半導体中の空乏層厚 xp ，xn はそれぞれ，√
2ϵs (Vbi + VR )xp =qNA (1 + NA /ND )√2ϵs (Vbi + VR )xn =qND (1 + ND /NA )

(2.1)

(2.2)

となり，全空乏層圧 Wdep は√
2ϵs (Vbi + VR )q

Wdep = xp + xn =(NA + ND
NA ND

)
(2.3)

となる．ϵs はシリコンの誘電率であり，1.05 × 10−12 F/cm である．例として，NA >> NDのようにアクセプター濃度とドナー濃度が大きく異なる場合を考える．この時の空乏層厚

Wdep は√Wdep ≃2ϵs (Vbi + VR )
qND

(2.4)

と表すことができる．さらに N 型半導体の比抵抗 ρ は

ρ=1qµe ND(2.5)

であるため，Wdep を比抵抗 ρ を用いて表すとWdep =√
2ϵs µe ρ(Vbi + VR )ND(2.6)となる．µe は電子の移動度である．空乏層は逆バイアス電圧および比抵抗の平方根に比例することがわかる．ゆえに，同じ逆バイアス電圧でより厚い空乏層を得るためには，比抵抗が大きいものが必要である．X 線 SOI ピクセル検出器ではより低い逆バイアス電圧で厚い空乏層を得るために，比抵抗の高い SOI ウェハを用いてデバイスの開発を行っている．

2.2.5

光電吸収

X 線が検出器に入射されると光電吸収によって X 線光子は原子に吸収され，余剰エ
ネルギーが電子に供給される．余剰エネルギーが供給された電子は原子から電離されれ，この電離によって発生した自由電子は，

Ee = E − Eb
17

(2.7)

のエネルギーを得る．ただし，E は入射光子のエネルギー，Eb は電子が元いた軌道における束縛エネルギーである．
電子が弾き飛ばされた後の内殻には正孔が生じる．この正孔は他の外殻から電子が遷移することで満たされる．その際，落ち込んだ準位差に応じた特性 X 線または外殻電子 (オージェ電子) が放出される．特性 X 線とオージェ電子のどちらが放出されるかは競合過程であり，ある確率 (蛍光収率) で特性 X 線として放出する．また，光電吸収の反応断面積は，入射光子のエネルギー E の〜-3.5 乗，原子番号 Z の 4-5 乗に比例する．

SOI ピクセル検出器においては，センサ部の空乏層が有感部となる．空乏層に入射された X 線は，光電吸収により Si 原子の内殻電子をたたき出す．この電子によって周囲の電子が電離し，電子・正孔対を作る．Si の蛍光収率は 5 ％程度と小さいので，ほとんどの場合，内核電子の束縛エネルギー分のエネルギーを持つオージェ電子を放出し，さらに電子・正孔対を作る．このようにして生成される電子・正孔対は入射エネルギーに比例した個数だけとなる．エネルギー E の X 線が入射されたとすると，平均電離エネルギー W(シリコンは 3.65 eV) を用いて，生成される対の個数は E/W 個となる．例えば，6 keV の X
線エネルギーによって生成される電子数は 6000 eV /3.65 eV = 1644 e− となる．

K=14

図 2.9: X 線エネルギーと物質の種類に応じて支配的となる相互作用

X 線と物質による相互作用には光電吸収の他にコンプトン散乱や対生成などがあるが，原子番号 Z = 14 の Si の場合，〜30 keV 付近までは光電吸収が支配的である (図 2.9)．図

2.9 の左右の実線はそれぞれ全断面積のうち光電吸収および対生成の割合が半分を占める領域を示している．

18

2.2.6

表面照射型と裏面照射型

表面照射型
表面照射型は回路層側 (表面) から X 線を照射する方式である．表面照射型のピクセル検出器では，回路層 (〜8 µm) で吸収された X 線は検出されないため，軟 X 線に対する感度は低下する．
裏面照射型
裏面照射型はセンサー層側 (裏面) から、X 線を照射する方式をとる．BISOI ピク
セル検出器はＸ線が入射される面に回路層がないため，FISOI ピクセル検出器より
軟 X 線感度は高くなる．また，軟 X 線の感度を向上させるためには，裏面の不感層が薄い検出器が必要となる．この裏面構造は裏面処理を行うプロセスに依存し，不純物をドープしたあと，アニーリングを工夫することで改善が図られている．

2.2.7

電荷収集

2.2.5 節で述べたように,X 線が空乏層で吸収されると電子・正孔対を生成する．N 型半導体の場合，生成された正孔雲は，センサー層にかけられた正の電圧でできた電場によって，検出部の方向にドリフトしながら自らの熱運動によっても拡散する．以下にそれぞれの運動について述べる．

ドリフト
まず，センサー部における電場を求める．検出器表面から裏面方向を正方向に z
軸とし，BOX 層とセンサー層の境界を Z = 0 とする．空乏層が Zd まで広がっているとすると，空乏層表面には，

Qs = qND Zd(2.8)の電荷が誘起される．ただし，ND はドナー濃度，q は電荷素量である．この時，Z軸の正方向に電位 ϕ(Z) が発生する．この ϕ(Z) は，Si の誘電率を ϵ とすると，∂ 2 ϵϕ(Z)= −qND∂x2(2.9)となり，ポアソン方程式を満たす．境界条件として，Z = Zd で電場が 0，Z = 0 での電位を 0 とすると，電位 ϕ(Z) と電場 EZ はそれぞれ．

ϕ(Z) = −qND = −19qND
Z(Z − 2Xd )2ϵ(2.10)

EZ = −qND
(Zd − Z)ϵ(2.11)と表すことができる．ϕ(Zd ) はバックバイアス VR で表すことができ，空乏層 Zd は，√
2ϵVR
Zd = −(2.12)
qNDと表すことが出来る．
この時，正孔雲は電場 EZ に沿ってドリフトする．正孔の移動度を µp とすると，ドリフト速度 ν は電場 EZ を用いて表すと

ν = µp EZ(2.13)となる．したがって，X 線が Z で光電吸収された時，正孔雲がセンスノードまでドリフトする時間 t は, 次式と表すことができる．

t=

ϵ
Zd
ln
µp qND Zd − Z(2.14)

熱拡散
空乏層内で正孔雲の発生によって，局所的にキャリアが過剰になるため，周囲との濃度差を緩和するために正孔雲は熱運動によって拡散する．この過程は拡散方程式に従っており，正孔の密度を ρp とすると，dρp= D∆ρpdt(2.15)と書ける．ここで，D は拡散係数であり．ボルツマン定数を kB とすると，

D=

kB T
µp
q

(2.16)と表すことができる．したがって，Z 軸に垂直な面での拡散は式 (2.16) を解いて，()
1
r2(2.17)
ρp = √
exp −4Dt(4πDt )3となり，ガウス分布になる．r は Z 軸に垂直な面内の電荷を中心とする動径方向の距離を表している．以上より，検出部に到達するときの正孔雲の広がり σ は，√√ϵZd
σ = 2Dt = 2D
ln
(2.18)µp qND Zd−Zとなる．また式 (2.16) を用いて式 (2.18) は
√
Zd
ϵkB T
ln
σ = ZdqVR
Zd − Z20(2.19)

と表すことができる．
バックバイアス電圧を十分にかけて完全空乏化しているとすると，空乏層厚はセンサー層厚 W(≃ Wdep ) 程度まで広がっている．式 (2.9) に境界条件として，Z = 0で電位が 0 かつ，Z = W で電位は VR という条件で同様に σ を求めると，
v
u
ϵVR
1
u 2ϵkB T
2 W + qND W
t
σ=
ln 1
ϵVR
q 2 ND
2 W + qN W − Z(2.20)

Dとなる．
正孔雲の平均的な大きさ
式 (2.19) と式 (2.20) はともにある場所 Z でＸ線が吸収された時の正孔曇の大きさを示す．しかし，Ｘ線が吸収されるのは確率過程であるため，あるエネルギーの X
線における正孔雲の大きさを考える際には様々な深さで光電吸収されて生じた正孔雲の平均的な大きさが指標となる．ここでは，裏面から入射された X 線に対して考える．減衰長が α，センサー層厚が W のとき，Z から Z + dz の間で吸収される確率 P (Z ) は)(
exp − Wα−Z
P (Z ) =αと表せる．したがって，正孔雲の平均的な大きさ rα は，()∫ Wdep∫ WdepσP (Z )dz
σ exp − Wα−Z dz
00rα = ∫ W
= ∫W
(
)
dep
dep
P (Z )dz
exp − Wα−Z dz
00(2.21)(2.22)と表すことができる．ただし，Wdep は空乏層厚，σ は Z で吸収されたときの正孔雲の大きさである．

2.2.8

バックゲート効果

一般的な MOS トランジスタでは，ソースとバルクを接続して同電位で回路を構成している．ソース-バルク間に電圧が加わると，しきい値が変化する．例えば，nMOS の場
合，ソースに対してバルクへ負電圧 (VSB > 0) を印加すると，ゲート・バルク間の電圧が上がり，空乏層界面の電荷 Qdep が増加し，VT H が上昇する．これをバックゲート効果と呼ぶ，バックゲート効果は一種の基板バイアス効果である．

√√
VT H = VT H0 + γ( |2ΦF + VSB | − 2ΦF )ここで，γ は基板バイアス効果係数であり，次式で表すことができる．
√
2qϵsi Nsub
γ=
Cox

21

(2.23)(2.24)

SOI ピクセル検出器の性能指標に関する基礎的考察

2.3

SOI ピクセル検出器の性能指標として変換ゲイン，読み出しノイズ，エネルギー分解能，
検出効率がある．これらは検出した X 線のエネルギーの特定や入射された X 線に対して，
読み出すことができる範囲を表す指標となっており，検出器の性能を評価するために重要となっている．

2.3.1

変換ゲイン

本研究では変換ゲインを X 線が作用して生成した電子 1 つあたりに対して，どれく
らい電圧値に変換されたかを示す指標として定義している. 入射された X 線のエネルギーによって生成された電子 (q) に対して，得られた出力電圧 (Vout ) から変換ゲイン (Gc )wo
求めることができる．

Gc =

2.3.2

Vout
q

(2.25)

読み出しノイズ

暗電流
空乏層内では，X 線による光電吸収以外にも熱的に発生する電子または正孔があり，暗電流と呼ばれている．暗電流は蓄積時間に比例する上に温度依存性をもつ性質がある．発生原因によって温度依存性は異なるが，例えば拡散電流による暗電流であれば，20◦ C で約 1 桁増加し，空乏層内の発生中心などによる暗電流であれば

8-10◦ C の上昇に対して約 2 倍の発生がある．主にセンサー層と BOX 層の境界にあたる Si-SiO2 間において多く発生すると考えられ，このノイズの影響を低減する必要がある．一般的なイメージセンサでは Si-SiO2 界面でのノイズを発生を抑制する
ために埋め込みフォトダイオードの構造を用いている．
暗電流ショットノイズは, フォトダイオードで発生する信号電荷群や転送部で発生する暗電流の不規則な揺らぎによるノイズで，光ショットノイズと同様に，暗電流によって発生した平均電子数の平方根がショットノイズの電子数となる. したがって，√
暗電流のノイズ電子数を Ndark とした場合，ショットノイズは Ndark となる． 暗電流の発生を抑えることで暗電流ショットノイズの低減に繋がる．
熱ノイズ
熱ノイズは，ジョンソン・ノイズまたはナイキスト・ノイズとも呼ばれている．

MOSFET のチャンネル領域を抵抗 R と見なした時，熱電子のランダム運動によっ22

て電流は平均値より少なかったり多かったりするので，熱ノイズとなる．単位周波
数帯域あたりの熱ノイズの量は V 2 R = 4kT R[V 2 /Hz] と表せ，周波数 f に依存しな(white noise)．図 2.8 のような MOSFET にコンデンサ C が繋いている場合，C に溜まる熱ノイズは全周波数帯域で積分すると，

kTC

δV 2 thermal =[V 2 ](2.26)と表せる [10]．この熱ノイズは，MOSFET と周りの抵抗値に依存せず，温度と電荷容量で決まるため，kT/C ノイズとも呼ばれる．
フリッカノイズ
一般的な MOSFET では，ボディと酸化膜の界面において，シリコン結晶と酸化膜結晶の格子定数の違いにより，Si 原子が格子を作られず，未結合ボンドが発生す
る．この未結合ボンドのチャネル内の電子を捕捉または放出するために，ドレイン
電流がランダムで減少または増加する．これをフリッカノイズと呼ぶ．単位周波数あたりのフリッカノイズのパワーは，

δV 2 f =1
K×
Cox W L f

[V 2 /Hz](2.27)と表せられる．Cox は単位面積あたりのゲート容量，K はフリッカノイズ係数と呼ばれる製造プロセスに依存する量である．フリッカノイズは周波数と反比例するので 1/f ノイズとも呼ばれる．

2.3.3

エネルギー分解能

2.2.5 節で述べたように，電子・正孔対は入射 X 線のエネルギーに比例した量生成する．つまり，X 線を測定した際にできる輝線の広がりは，生成されるキャリアの統計的な揺らぎによって生じる．キャリアの数の統計的ゆらぎはポアソン分布と比べて有意に小さいことが知られており，ポアソン分布からのずれは物質に固有のファノ因子 F で表される．
シリコンではファノ因子は 0.1 程度である．また，実際には，輝線の広がりは読み出す回
路の電子ノイズ σR [e− ] にも依存する．したがって，実質的な標準偏差 σ は√E
σ= F+ σR 2W(2.28)と表すことができる．これより，輝線の広がり (∆E) を半値全幅 (Full Width at Half

Maximum:FWHM) で評価すれば，√√∆E = 2 2 ln 2W
23FE+ σR 2W(2.29)

となる．冷却環境や読み出し回路を工夫することより σR は数 e− 抑えられ，分解能は向
上する．

2.3.4

検出効率

検出効率とは，SOI ピクセル検出器に入射してきた X 線のうち，X 線として検出することができた割合を示す．各エネルギーにおける検出効率は，低エネルギー X 線においては空乏層に入射するまでの不感層厚に，高エネルギーＸ線においては空乏層厚に依存す
る．空乏層に入射された X 線がＸ線イベントとして読み出せるとすると，理想的な検出効
率 Q[%] は，( ∫QE = exp −

) (
(
))
Wdep
1
dl × 1 − exp −µ(E, l)µSi E(2.30)と表すことができる．ここで，µ は空乏層に至るまでの不感層における減衰長，l は空乏層に至るまでに光子がたどった軌跡に沿った長さ，µSi における減衰長，Wdep は空乏層厚
である．

2.3.5

XRPIX シリーズ

XRPIX とは京都大学が中心となって，KEK，宮崎大学，東京理科大学とともに開発を行ってきた X 線天文用の SOI ピクセル検出器である．KEK が開発した SOIPIX の技術をベースとし，X 線天文用のためのイベント駆動の機能や，変換ゲイン，低ノイズを実現するための CSA(Charge Sensitive Amplifier) をピクセル回路に組み込む工夫がされ，性能が向上してきている．これまでに XRPIX1，XRPIX2，XRPIX2b，XRPIX3b が報告されている．XRPIX3b では読み出しノイズが 35 e− ，6 keV で 320 eV(FWHM) のエネル
ギー分解能を実現している．図 2.10 にこれまでの XRPIX シリーズの読み出しノイズと変換ゲインの評価結果を示す．

24

Readout Noise [e-rms]

XRPIX1XRPIX2b-B

102

XRPIX2b-C
XRPIX3b-CSA

XRPIX3b-SF
XRPIX2b-A
XRPIX2b-D

10

Requirement

Goal

1

1

10

102

Conversion Gain [μV/e-]

図 2.10: XRPIX シリーズにおける変換ゲインと読み出しノイズの関係 [8]

2.4

まとめ

本章では，SOI ピクセル検出器の構造に関する基礎的考察として，まず，SOI-CMOS の構造を紹介し，バルク CMOS と比較して SOI デバイスの利点について述べた．次に SOI
ウェハの製造方法を説明し，X 線 SOI ピクセル検出器に適したウェハについて述べた．SOI
ピクセル検出器のベース技術となっている SOIPIX を紹介し，X 線 SOI ピクセル検出器の利点について述べた．次に，SOI ピクセルの検出部となっている pn 接合について述べ，空乏化させるためのバイアス電圧について示した．さらに，X 線を検出するメカニズムとして，光電吸収について述べ，X 線エネルギーと物質による相互作用について示した．加えて，電荷収集と SOI ピクセル検出器の課題の一つとなっているバックゲート効果についても述べた．
次に，SOI ピクセル検出器の性能指標に関する基礎的考察として，変換ゲイン，読み出しノイズ (暗電流，熱ノイズ，フリッカノイズについて)，エネルギー分解能，検出効率について示した．また，SOIPIX の技術をベースに X 線天文用としてイベント駆動の機能を実現したピクセル検出器である XRPIX について紹介した．

25

参考文献
[1] 福田保裕，伊藤秀二，伊藤眞宏， SOI-CMOS デバイス技術. OKI テクニカルレビュー
185 号 Vol.68 No.1，2001，pp. 100-103.
[2] Arai, Y.; Miyoshi, T.; Unno, Y.; Tsuboyama, T.; Terada, S.; Ikegami, Y.; Ichimiya,R.; et al. Development of SOI pixel process technology. Nuclear Instruments andMethods in Physics Research Section A: Accelerators, Spectrometers, Detectors andAssociated Equipment, Vol. 636, Issue 1, 2011.
[3] Okihara, M. ; Kasai, H. ; Miura, N. ; Kuriyama, N. ; Nagatomo, Y. ; Hatsui,
T. ; Omodani, M. ; Miyoshi, T. ; Arai, Y. Progress of FD-SOI technology formonolithic pixel detectors. 2012 IEEE Nuclear Science Symposium and Medical
Imaging Conference (NSS/MIC), 2012 , pp. 471- 474.
[4] Griﬃth C.V.; Falcon A.D.; Prieskorn Z.R.; Burrows D.N. Speedster-EXD: a new
evet-driven hybrid CMOS x-ray detector. Journal of Astronomical Telescopes, Instruments, and Systems, Vol.2(1), 2016.
[5] SZE S.M.; KWOK K.NG. Physics of Semiconductor Devices. Wiley-Interscience,
Edition 3, ISBN-10:0471143235, 2006.
[6] Edited by Junichi Nakamura, Image Sensors and Signal Processing for Digital Still
Camera, CRC Press Taylor ＆ Francis Group. 2005.
[7] Wittkowe A., Auberon-Herve A., Maleville C. SMART-CUT(R) technology for SOI:
A new high volume application for ion implantation. Ion Implantation Technology,
2000. pp. 269-272.
[8] Takeda A.; Tsuru T.G.; Tanaka T.; Uchida H.; Matsumura H.; Arai Y.; Nishioka Y.;
et al. Improvement of spectroscopic performance using a charge-sensitive amplifier
circuit for an X-ray astronomical SOI pixel detector. Journal of Instrumentation
Vol.10, 2015.

26

第3章

埋込ダイオードを有する SOI ピクセル
構造
3.1

はじめに

本章では従来のピクセル構造について述べ，SOIPIX-PDD と呼んでいる埋込み p-wellを用いたピクセル構造を紹介する．まず，SOIPIX-PDD の基礎的的構造の検討として，n型基板を用いた埋込ダイオード構造を有する SOIPIX-PDDn の設計とシミュレーション結果を示す．次に試作したチップの評価結果について述べ，SOIPIX-PDDn の考察を行う．次に，低ノイズで高エネルギー分解能かつ SOI 回路部の安定動作を実現するための多重ウェル構造を用いたピクセル構造である SOIPIX-PDDp を提案する．提案する SOIPIX-PDDpの構造と各層の役割について詳しく述べる．また，SOIPIX-PDDp の設計として，ピクセル
構造とシミュレーション結果を示し考察する．最後に，SOIPIX-PDDn と SOIPIX-PDDp
についてまとめる．

3.2

従来方式のピクセル構造

従来のピクセル構造を示す．このピクセル構造は SOIPIX，XRPIX シリーズで用いられている．このピクセル構造では，基板を n 型としており，X 線検出のための検出部として BPW(Buried p-Well) を利用している．この場合，キャリアはホールとなる．ピクセル間の分光性能を高めるためにチャネルストップとして BNW をピクセル境界に配置している．裏面に電圧（バックバイアス電圧:VBB ）をかけ，比抵抗の高いセンサー層を空乏化させることでＸ線を検出している [1][2]．このピクセル構造では表面側から空乏化される. 従来のピクセル構造ではピクセル回路の安定動作と電荷収集効率，変換ゲインの向上，暗電流の低減などの課題が残されている．(図 3.1) に SOIPIX と XRPIX に用いられている従来のピクセル構造を示す．
従来のピクセル構造では，センサー層を空乏化させるためにバックバイアス電圧を加えており，この電圧が BOX 層を介して SOI 層のトランジスタのバルク（ボディ）に影響することでバックゲート効果を引き起こすといった問題がある．SOIPIX や XRPIX では，読27

み出し回路の下のセンサー層に BPW を打ち込み，バックゲート界面 (センサー層と BOX
層界面) の電位の変化を抑え，バックゲート効果を抑制している (図 2.7)．しかし，検出部においては BPW をセンシングノードとして利用しているため，ピクセル回路に対して
バックゲート効果を抑制することができていない．センシングノードとしている BPW の範囲上にピクセル回路を収めることでバックゲート効果を抑制できるが，BPW と SOI 層のピクセル回路とのカップリングによりノイズの増加やオフセットを引き起こす可能性がある．
バックゲート効果を低減しつつ，BPW と SOI 層のピクセル回路間のカップリング容量を低減するための手法として，ネステッドウェル構造が提案されている (図 3.2)．ネステッ
ドウェル構造は BPW の中に BNW を埋め込み，BNW によってバックゲート表面の電位を固定している．BPW をセンシングノードとして利用している．しかし，これはセンシ
ングノードの容量がかなり大きくなってしまうといった欠点がある．

SOIPIX では，暗電流の発生やキャリアトラップによる電荷損失の原因が Si-SiO2 界
面 (バックゲート表面) の界面準位によるものだと考えられている．暗電流低減のために，

BPW のサイズを大きくすることやネステッドウェル構造を用いることは有効ではあるが，センシングノードの容量が大きくなる．また，電荷収集効率を改善するためには，BPWのサイズを大きくすることが有効だが，同様に，センシングノードの容量を大きくなるた
め，変換ゲインとノイズとのトレードオフとなる．

SOI layer

SOI Pixel Circuits

BOX(Burid Oxide)

GND
VBB

p+

BPW(Buried p-Well)n+

BNW(Buried n-Well)n--n+ and Al
図 3.1: SOIPIX28

図 3.2: ネステッドウェル構造 [3]3.3

埋め込みダイオードを有する n 型 SOI ピクセルの構造 (SOIPIX-

PDDn)
SOIPIX の基本的なメリットを維持しつつ，課題となっているバックゲート効果，暗電流，電荷損失を低減するために，我々は SOIPIX-PDDn と呼ぶピクセル構造を提案する．

SOIPIX-PDDn の構造を図 3.3 に示す．
SOIPIX-PDDn では，SOI 層へのバックゲート効果を提言するためにバックゲート表
面に BPW を形成している．センサー層には N 型の高比抵抗基板を用いており，センシ
ング部には n+ と 2 つの異なる BNW1 と BNW2 を形成している．裏面には裏面プロセス
によって p+ 層を形成している．センシングノードは，BOX 層中に形成されたビアで SOI層の回路に接続されている．バックゲート表面を BPW を用いてピンニングすることにより，SOI 層の回路をセンサー層と分離することができ，バックゲート効果を低減できる．
また，この BPW は暗電流を低減するためのピンニング層としても機能している．ピクセ
ル中での電荷収集は，空乏化によって形成された電位分布によって行われる． BNW2 はより電荷収集効率を高めるために横方向電界を生成している．また，BNW2 は BPW のホールに対するポテンシャルバリアを増加させる．これにより，BPW へのパンチスルー，

BPW からのホールの注入を防止しつつ，裏面の p+ 領域に負の電圧を印加することによって，SOIPIX-PDDn 全面を空乏状態で使用できる (BPW 層のみ中性領域が残る)． BNW1と BNW2 を完全に空乏化することにより，センシングノードの容量 (n+/BPW 接合のみ)を小さくすることができ，高い変換ゲインを実現できる．

29

Z1

Z1

Pixel
Z2

Z3

BOX

Z4

SOI layer

SOI Pixel Circuits

VBB2

X2

GND

X2’

X1

n+

p(BPW1)n(BNW1)

p+

VBB

X1’

n(BNW2)n--Z1’ Z2’

Z3’

p+

Z4’

Z1’

図 3.3: SOIPIX-PDDn の構造（n-sub）

図 3.4 は，設計した表面空乏型多重埋込みウェル SOI ピクセルのレイアウトパターンである．ピクセルサイズは 40 µm×40 µm とした．BPW1 に電位を印加するために画素の
境界に p+ 層を形成している．それぞれのレイヤーの半径について，BPW1(八角形，ネガ
ティブトーン) は 3 µm，BNW1(八角形，ポジティブトーン) は 3 µm， BNW2(八角形，
正のトーン) は 10 µm である．センサ層は n 型基板を用いており，厚さは 200 µm とした．

3.3.1

シミュレーション結果

SOIPIX-PDDn の電位分布を確認するために SPECTRA(リンク・リサーチ (株)) を用いてシミュレーションを行った．シミュレーションを実行するにあたり，それぞれのレイヤーに印加する電圧は次のように設定した．センシングノードは 3 V，バックゲート表面（p+ ，および BP W ）は-2 V，裏面 p+（VBB ）は-120 V とした．図 3.5 は，図 3.3 の Z1 − Z1 ′ ，

Z2 − Z2 ′ ，Z3 − Z3 ′ ，Z4 − Z4 ′ の垂直方向の電位分布を示している．センサー層全体が裏面から表面にかけて完全に空乏化されている．図 3.5(b) は，バックゲート表面 (Z=0 µm)から深さ 50 µm までの電位分布を拡大したものである．Z4 − Z4 ′ では，センサー層の深い部分内で発生したキャリアがセンシングノードの n+ に直接転送できる電位分布が得られている． Z1 − Z1 ′ ，Z2 − Z2 ′ ，Z3 − Z3 ′ において，バックゲート表面では BPW への印
加電圧（=-2 V）に対してフェルミポテンシャルの-0.4 V が加わった-2.4 V に固定されて

30

40μm

40μm

BNW2
p+

BNW1
BPW1

n+

3μm

10μm

0.8μm

図 3.4: ピクセルレイアウト (SOIPIX-PDDn)

おり (図 3.5(b))，BPW からの正孔の注入を防ぐための電位障壁を形成できていることが確認できる．Z2 − Z2 ′ ，Z3 − Z3 ′ ，Z4 − Z4 ′ について，センサー層の深い内部で生成されたキャリアは，表面近くまでドリフトされ，センシングノード (n+ ) に収集されるような電位分布となっている．
図 3.6 は，X1 − X1 ′ ，X2 − X2 ′ における水平方向の電位分布である． X2 − X2 ′ の電位分布では，バックゲート表面（BPW）が-2.4 V に固定されていることを示している．

X1 − X1 ′ の電位分布では，センサー層で生成された電子がセンシングノード (n+ ) に収集されるような横方向の電界が形成されることが確認できる．
図 3.7 は，表面付近の電位分布（Z =0〜30 µm）の 2 次元プロット (X-Z) の鳥瞰図である．センサー層の深い内部で生成されたキャリアは，表面近くまでドリフトされ，センシ
ングノード (n+ ) に収集されるような電位分布となっていることが確認できる．

3.3.2

センサ構成

SOIPIX-PDDn の動作を実証するために，図 3.8 に示されているような実験用チップを実装した．チップサイズは 3.9 mm×3.9 mm であり，BPW や BNW のサイズを変更した

25 種類のテストピクセルアレイが含まれている．1 つのピクセルアレイは 5×5 のピクセ
ルアレイとなっており，各ピクセルサイズは 40 µm×40 µm である．ピクセルアレイのうち，1 つのピクセルのみを読み取ることができる．製造プロセスは 0.2 µm SOI CMOS プ
ロセスを用いた．基板の厚さは 150 µm である．

31

Z Coordinate(um)
100
150
-8.0

-80
-60

Potential(V)-100
Z4-Z4’,Z3-Z3’,Z2-Z2’,Z1-Z1’

-40
-20
0

10.0

Z Coordinate(um)20.0 30.0 40.0

-6.0
-4.0
-2.0
0.0
2.0

(a) Z =0〜200 µm

Z1-Z1’
Z2-Z2’
Z3-Z3’
Z4-Z4’(b) Z =0〜50 µm
図 3.5: 垂直方向の電位分布

Potential(V)

Potential(V)

-120

50

-4.0
-3.0
-2.0
-1.0
0.0
1.0
2.0
3.0

X Coordinate(um)
20.0
30.0

10.0
X2-X2’

X1-X1’

図 3.6: 水平方向の電位分布3225 Z C
.0 oo
Electron 20.0 rdin
15 ate.0
10 (um
.0 )
5.
0
0.
0
-4

.0
-3
.2
-2
.4
-1
.6
-0
.8
0.
0
0.8
1.
6
2.
4
3.
2

Potential (V)Potential barrier
by BNW2High potential
in detector

0.0
10

.0

20
.0

um

te (
ina

)

.0

30

d
oor

XC

図 3.7: 2 次元プロット (X-Z) の鳥瞰図SOIPIX-PDDn の性能を評価するため，各ピクセルにピクセル回路として，図 3.9 に示すようなソースフォロワとリセットトランジスタを組み込んでいる．これは 3Tr 型ピクセルであり，低ノイズの読み出しとリセットノイズをキャンセルするために，CDS (Correlated

Double Sampling) の読み出し方法を使用した（図 3.10）．まず，T0 のステップでリセッ
トレベル（VRESET ）を N 回読み出した後，X 線または光を受光し，その後，信号レベル（VSIGN AL ）を N 回読み出す．それぞれのレベルの平均の差をとることにより，リセット
ノイズをキャンセルでき，ソースフォロアアンプの熱雑音を低減できる．

3.3.3

リニアリティと変換ゲイン，読み出しノイズの評価

図 3.11 は，バックバイアス電圧（VBB ）を-10 V, -20 V, -40 V とした場合のリニアリティの測定結果である．リニアリティの測定では，輝度箱 (Kyoritsu，LB-8611A) を用いて測定を行っており，白色光を使用した．光はチップの裏面側から照射している．-10 V(= VBB )の場合，線形性が得られているが，-20 V(= VBB ) よりも低い電圧では，感度が変わっていない．これは，センサー層が-20 V(= VBB ) で完全に空乏化されていることを示している．この条件は，シミュレーションで用いた印加電圧-120 V と異なる．その理由として

33

図 3.8: SOIPIX-PDDn 試作チップのレイアウト

Reset

VP
VBB2

Vbias

CD
VBB
PDD

Pixel Circuits
図 3.9: ピクセル回路

34

Vout

図 3.10: 読み出しタイミング

は，実際の基板の抵抗率が異なっていることが原因だと考えられる．
図 3.12 は，変換ゲインの測定結果を示している．変換ゲインの測定には，フォトンショッ
トノイズが用いられる．2 つの曲線の交点から，変換ゲインは 30 µV /e− であった．
図 3.13 は読み出しノイズの測定結果である．25 ℃の場合，大きな暗電流が支配的となっており，温度が下がると，読み出しノイズも減少している．しかし，-25 ℃以下では読み出しノイズは減少していない．これはリセットトランジスタからのリークなどが考えられる．ノイズフロアを取ると，-25 ℃で 0.24 mVrms である．このノイズは入力換算で 8 e−に相当する．

Fully depleted

図 3.11: リニアリティ(SOIPIX-PDDn)

35

Vsig

Conversion gain
30μV/e-Vn

図 3.12: 変換ゲイン (SOIPIX-PDDn)

Dark current components is dominant.

0.24mV

図 3.13: 読み出しノイズ (SOIPIX-PDDn)

36

3.3.4

リーク電流の評価

このチップは裏面に p+ がインプラントされているため，裏面に印加した電圧がダイシ
ング後のチップの端を通ってチップ表面へ電流が流れ，完全空乏化ができなくなる恐れがある．そのための工夫として，チップの周辺にリング構造を形成した図 3.14．チップの外側には裏面と同じ p+ でリング構造を作り，内側には BNW を配置している．チップの外側の p+ に裏面と同じ電圧を印加し，同電位とすることで，チップの端を通ってのリーク電流が流れないようにしている．
図 3.15 は裏面からのリーク電流の測定結果である．IBNW は裏面からリングの内側の

BNW へのリーク電流，IBACK は裏面からリングの外側の p+ へのリーク電流である．-80
V より低い電圧になると，急激にリーク電流が増加している．完全空乏化電圧である-20
V では，60 µA のリーク電流が発生している．

図 3.14: リング構造 (SOIPIX-PDDn)

37

VBB [V]図 3.15: 裏面からのリーク電流 (SOIPIX-PDDn)

3.3.5

X 線スペクトル測定

SOIPIX-PDDn の X 線スペクトル特性を得るために，図 3.16 に示すように，241 Am の線源をチップの裏面側に取り付けられており，線源からチップまでの距離はソケットの都合上，1 cm 程度である．
図 3.17 に SOIPIX-PDDn の試作チップで得られた 241 Am スペクトルを示す．図 3.17
では，ダークレベルのピークが見えており，オフセットがあることが確認できる．また，

X 線を感知できているが，241 Am スペクトルのピークが得られていない．これは他のピク
セルとのチャージシェアにより，X 線によって生成された電荷の一部検出しかできていな
いことが原因だと考えられる．この試作チップでは隣接するピクセルの信号を読み出すことができない構成となっている．そのため，チャージシェアが起こった場合，入射されたX 線のエネルギーを特定できない．241 Am スペクトルのピークを得るためには，特定のピクセルだけでなく，隣接するピクセルの信号も読み出し，チャージシェアの有無を判定する必要がある．

3.3.6

SOIPIX-PDDn の基礎的考察まとめ

本節では，SOIPIX-PDDn を提案した．SOIPIX-PDDn では，バックゲート表面に BPWを形成しており，ピンニングすることでバックゲート効果を抑制し，暗電流を低減する [4]．

BNW を多重に打ち込み，空乏化させることでセンシングノードの容量を小さくし，ピク
38

図 3.16: 241Am スペクトル測定環境

図 3.17: 241 Am スペクトル測定結果

39

セルそのものの変換ゲインを高めている．また，横方向の電界分布を形成することによって高電荷収集効率が可能となる．
評価実験では，リニアリティと読み出しノイズの測定から，変換ゲイン 30 µV /e− で 8e− の読み出しノイズを実証した．
改善点としては，BNW2 を BPW 層の下全面に配置することでパンチスルーの耐性をより高めることができると考えられる．また，SOIPIX-PDDn の試作では裏面側から空乏化するタイプを用いたが，表面側から空乏化するタイプを用いて表面側から X 線を入射した方が X 線検出の効率を高めることができる．加えて，241 Am スペクトルのピークを得るためには，隣接するピクセルの信号を読み出しチャージシェアの有無を判定する必要がある．
次節では，SOIPIX-PDDn の問題点を改善した SOIPIX-PDDp を提案する．

3.4

SOIPIX-PDDp の概要

図 3.18 に SOIPIX-PDDp の概念図を示す．X 線イメージングでは，厚い空乏層を得るために，センサー層の裏面にバックバイアス電圧 (VBB ) を印加している．SOIPIX-PDDp
では，バックゲート効果を抑制するために，バックゲート表面の全面にわたって BPW の層を形成し，固定電圧 VBB2 を印加している．BPW の層は，センシングノードと SOI 層のピクセル回路間のシールド層として働き，カップリングによる付随的なノイズやオフセットの発生を防ぐ．中性領域として高濃度で形成された BPW は，CCD や CMOS イメージセンサの pinned フォトダイオードのように働くため，BOX 層の下の Si-SiO2 界面における暗電流の発生を低減するのに有効である [5]．

BPW の下に形成されている BNW は，空乏化されており，埋込みチャネルとして機能している．図 3.18 の X1 − X1 ′ の電位分布で示すように，横方向の電界が形成されており，センサー層で生成された電荷はセンシングノード (n+ ) に収集される．これにより，センシングノードの容量を小さくしつつ，電荷収集効率の向上が可能となる．従来の SOIPIXで問題となっていた，センシングノードの容量の低減と Si-SiO2 界面でのキャリアトラッ
プによる電荷損失は，埋込みチャネル構造によって解決できる．

SOIPIX-PDDp を設計する上で重要な問題は，図 3.18 の Z1 − Z1 ′ の電位分布で示す
ようにホールに対して十分なポテンシャル障壁 ϕb を形成し，BPW から裏面の p+ 層へのリーク電流を最小にすることである．まず，SOIPIX-PDDp の有効性を考察するために，

SOIPIX-PDDp の基礎的な TEG ピクセルを設計し，試作・評価を行った．この内容については 3.4 節に記述する．
図 3.18 に示す SOIPIX-PDDp では，横方向の電界を有するチャネルを生成するために

40

単一の BNW を使用しているが，ピクセルサイズが非常に大きい場合，この BNW によって生成される横方向の電場のみで，要求されている 1 MHz 以上の X 線イベントレートを満たすための電荷収集の時間が不十分である可能性がある．1 ピクセル全体にわたって十分に大きな横方向の電界を作り出すために，多重埋込みウェル構造についても検討を行った．これについては 3.5 節で述べる．

41

42
図 3.18: 埋込ダイオード SOI ピクセルの概念図

3.5

表面空乏型多重埋込みウェル SOI ピクセル

1 MHz 以上の X 線イベントレート取得を実現するためには，1 ピクセル全体にわたって十分に大きな横方向の電界を作り出す必要がある．図 3.19 に PPD ベースの多重埋込み
ウェルを有するピクセル構造を示す．このピクセル構造では，バックゲート効果を抑制するために，バックゲート表面の全面にわたって BPW1 の層を形成している．センサー層で生成された電荷はセンシングノード (n+ ) に収集されるが，このピクセル構造では，横方向の電界を作り出すために，BNW2，BPW2 を用いている．また，ホールに対する高い
ポテンシャル障壁を作り出すために，BNW3 を形成している．
多重埋込みウェルの電位分布を確認するために SPECTRA を用いてシミュレーションを行った．本節では，このシミュレーション結果について説明する．
図 3.20 は，設計した表面空乏型多重埋込みウェル SOI ピクセルのレイアウトパターンで
Z1

Z1

Pixel
Z2

Z3

Z4

SOI layer

BOX

SOI Pixel Circuits

VBB2

X2

GND

X2’

X1

n+
n(BNW1)n(BNW2)p(BPW1)p(BPW2)

p+

VBB

X1’

n(BNW3)

p--

Z1’

Z2 ’

Z3’

p+

Z4’

Z1’

図 3.19: 埋込みダイオード SOI ピクセル（p-sub）

ある．ピクセルサイズは 36 µm × 36 µm とした．BPW1 に電位を印加するために画素の境界に p+ 層を形成している．それぞれのレイヤーの半径について，BPW1(八角形，ネ
ガティブトーン) は 2.7 µm，BPW2(八角形，ネガティブトーンは 9 µm，BNW1(八角形，
ポジティブトーン) は 1.5 µm， BNW2(八角形，正のトーン) は 13.5 µm である．BNW3
は，図 3.19 にも示すように，すべての画素領域（36 µm × 36 µm）をカバーしている．センサ層は p 型基板を用いており，厚さは 200 µm とした．

43

36μm

BNW2

36μm

BPW2
p+

n+
BNW1

BPW1

1.5μm
2.7μm
9μm
13.5μm0.8μm

図 3.20: ピクセルレイアウト

3.5.1

シミュレーション結果

シミュレーションを実行するにあたり，それぞれのレイヤーに印加する電圧は以下のように設定した．センシングノード (n+ ) は 3 V，バックゲート表面 (p+ ，および BPW1)は-4 V(= VBB2 )，基板裏面 p+ (Vback ) は-15 V(= VBB ) とした．
図 3.21(a) と図 3.21(b) は，図 3.19 の Z1 − Z1 ′ ，Z2 − Z2 ′ ，Z3 − Z3 ′ ，Z4 − Z4 ′ の垂直方
向の電位分布を示している．図 3.21(a) では，センサー層の領域 (裏面 p+ (Vback ) を除く)が空乏化できていることが確認できる．図 3.21(b) は，バックゲート表面 (Z=0 µm) から
深さ 10 µm までの電位分布を拡大したものである． Z4 − Z4 ′ では，センサー層の深い部分内で発生したキャリアがセンシングノードの n+ に直接転送できる電位分布が得られている． Z1 − Z1 ′ ，Z2 − Z2 ′ ，Z3 − Z3 ′ において，バックゲート表面では BPW1 への印加
電圧（= -4 V）に対してフェルミポテンシャルの-0.4 V が加わった-4.4 V に固定されており (図 3.21(b))，BPW1 からの正孔の注入を防ぐための電位障壁は十分に大きい（2 V 以上）ことが確認できる．Z2 − Z2 ′ ，Z3 − Z3 ′ ，Z4 − Z4 ′ について，シリコンの深い内部で生成されたキャリアは，表面近くまでドリフトされ，センシングノード (n+ ) に収集されるような電位分布となっている．
図 3.22 は，X1 − X1 ′ ，X2 − X2 ′ における水平方向の電位分布である． X2 − X2 ′ の電位分布では，バックゲート表面（BPW1）が-4.4 V に固定されていることを示している．

44

X1 − X1 ′ の電位分布では，センサー層で生成された電子がセンシングノード (n+ ) に収集されるような横方向の電界が形成されることが確認できる．
図 3.23 は，バックゲート表面付近の 2 次元電位プロット (Z=0〜10 µm) である．シミュ
Z Coordinate(um)
150
200
-5.0
-15.0 Z -Z ’,Z -Z ’,Z -Z ’,Z -Z ’
4
4
3
3
2
2
1
1
-4.0
-3.0
-10.0
-2.0
-1.0
0.0
-5.0
1.0
2.0
0.0
3.0
100

Z Coordinate(um)
1.0 2.0 3.0 4.0 5.0 6.0 7.0 8.0 9.0

Potential(V)

Potential(V)50(a) Z = 0〜200µm

Z1-Z1’
Z2-Z2’
Z3-Z3’
Z4-Z4’(b) Z = 0〜10µm

図 3.21: 垂直方向の電位分布-6.0Potential(V)-4.0

X Coordinate(um)
20.0
30.0

10.0
X2-X2’-2.0
0.0
X1-X1’

2.0

図 3.22: 水平方向の電位分布

レーションから得られた 2 次元電位プロットでは，センサー層で生成された全ての電子は，空乏化されたセンシングノード (n+ ) に集められる電位分布が形成できていることが確認でき，高い電荷収集効率を実現できることを示している．

45

0.0

0.0

X Coordinate (um)
20.0
30.0

10.0

2.0
3.0
4.0
5.0
6.0
7.0
8.0
9.0
(a) 2 次元プロット (X-Y)

Electron 25 Z C

Potential barrier

10.0

20.0

30.0

ate
rdin
o
o
C

0.0

High potential
in detector

X

.0 oo
20 r
.0 d i15 na.0 t
10 e (
.0 u
5. m)
0
0.
0
-5
-4 .0
-3 .1
.
-2 2
.
-1. 3
4
-0
.5
0.
4
1.
3
2.
2
3.
1

Potential (V)Z Coordinate (um)

1.0

)
(um

(b) 2 次元プロット (X-Z) の鳥瞰図
図 3.23: 2 次元プロットと鳥瞰図

46

-5.0V
-4.5V
-4.0V
-3.5V
-3.0V
-2.5V
-2.0V
-1.5V
-1.0V
-0.5V
0.0V
0.5V
1.0V
1.5V
2.0V
2.5V

3.5.2ピクセルの変換ゲイン

センシングノード (n+ ) の静電容量 CD は，フェルミレベルを維持的に変化させ，蓄積された電子の変化によって推定することができる．静電容量 CD は，次式で与えられる [6]．

CD =

Qsig
∆VN f ermi

(3.1)

ここで，Qsig は擬似的に蓄積した電子数である．図 3.24 のシミュレーション結果から，静電容量 CD = (q∆Nsig )/∆VN f ermi = (1.602 × 10−19 × 19900)/1.0 ≃ 3.2 fF と推定できる．

Potential(V)

-6.0

10.0

X Coordinate(μm)
20.0
30.0

VNfermi:2V
VNfermi:3V

19900e-

-4.0
-2.0
0.0
2.0

CD:3.2fF
図 3.24: フェルミレベルを擬似的に変化させたシミュレーション

3.6

まとめ

本章では，従来のピクセル構造について述べ，SOIPIX-PDDn と呼ばれる埋込み p-wellを用いた n 型基板のピクセル構造を紹介した．SOIPIX-PDDn のピクセル構造と設計 · シ
ミュレーション結果を示し，試作したチップの評価結果について述べた．また，評価結果
から，X 線スペクトルの取得に必要な機能について考察した．
次に，低ノイズで高エネルギー分解能かつ SOI 回路部の安定動作を実現するための PPD構造を用いた p 型基板のピクセル構造である SOIPIX-PDDp を提案した．36 µm×36 µmの PDD 構造を有する SOI ピクセルの設計を行った．シミュレーションにより，バックゲー
ト表面はピンニングされており，中性化された BPW からの正孔の注入を防ぐポテンシャ
ルバリアを形成しながら，センシングノードに電苛が収集できる電位分布となっていることを確認した．多重埋込み構造にすることで電荷収集効率を高めることができる．フェ
ルミレベルを擬似的に変化させたシミュレーションから，センシングノードの静電容量は3.2fF であることを確認した．
47

参考文献
[1] Arai, Y.; Miyoshi, T.; Unno, Y.; Tsuboyama, T.; Terada, S.; Ikegami, Y.; Ichimiya,R.; et al. Development of SOI pixel process technology. Nuclear Instruments andMethods in Physics Research Section A: Accelerators, Spectrometers, Detectors andAssociated Equipment, Vol. 636, Issue 1, 2011.
[2] Arai, Y.; Miyoshi, T.; Unno, Y.; Tsuboyama, T.; Terada, S.; Ikegami, Y.; Kohriki,T.; et al. Development of SOI monolithic pixel detectors. Nuclear Instruments andMethods in Physics Research Section A: Accelerators, Spectrometers, Detectors andAssociated Equipment, Vol. 623, Issue 1, 2010.
[3] Okihara, M. ; Kasai, H. ; Miura, N. ; Kuriyama, N. ; Nagatomo, Y. ; Hatsui,
T. ; Omodani, M. ; Miyoshi, T. ; Arai, Y. Progress of FD-SOI technology formonolithic pixel detectors. 2012 IEEE Nuclear Science Symposium and Medical
Imaging Conference (NSS/MIC), 2012, pp. 471- 474.
[4] Kamehama, H.; Shrestha, S.; Yasutomi, K.; Kagawa, K.; Takeda, A.; Tsuru, T.G.;
Arai, Y.; Kawahito, S. Fully Depleted SOI Pixel Photo Detectors with Backgate
Surface Potential Pinning. In proceedings of the IEEE International Image Sensor
Workshop, Vaals, The Netherlands, 2015.
[5] Teranishi, N.; Kohno, A.; Ishihara, Y.; Arai K. No image lag photodiode structurein the interline CCD image sensor. Tech. Dig., Int. Electron Device Meeting, 1982,
pp. 324-327.
[6] Edited by Junichi Nakamura. Image Sensors and Signal Processing for Digital Still
Camera, CRC Press Taylor ＆ Francis Group. 2005, pp.81-83.

48

第4章

CSA を用いたピクセル回路の低ノイ
ズ化
4.1

はじめに

第 3 章で提案した SOIPIX-PDDp の基本性能を評価するためのピクセル読み出し回路について述べる．まず，低ノイズ，高変換ゲインを実現するための CSA 回路を示し，ノイズの見積もりを行う．次にシミュレーション結果を示し，ダイナミックレンジについて記述する．本章ではイベント駆動回路についても少し触れる

4.2

CSA を用いたピクセル回路の検討

図 4.1 は，提案する SOIPIX-PDDp のモデルを含む CSA (Charge-Sensitive Amplifier)と周辺回路を含んだ読み出し等価回路．図 4.1(a) に示すように，SOIPIX-PDDp は D1 ，D2の 2 つのダイオードとセンシングノード (n+ ) の浮遊容量 CD でモデル化できる．SOPIX-

PDDp と CSA 回路の変換ゲイン (電子 1 個に対する電圧変化) は次式で求められる．
Gc = q

GAM P
CD + CI + CF B · GAM P(4.1)

ここで，CI は内蔵アンプ (図 4.1(b)) の入力容量であり，CF B は CSA のフィードバック容量，GAM P は内蔵アンプのオープンループゲイン，q は電荷素量，である．か GAM P ≫ 1とすると，式 (4.1) は次式のように近似できる．

Gc =

q
GAM P

(4.2)

これは，内蔵アンプのゲインが十分に高ければ，変換ゲインは CF B のみで決まることを表している．したがって，CF B を小さく設計することができれば，高感度の CSA が実現できることになる．

CSA を用いたピクセル回路の動作タイミングを図 4.2 に示す．提案する CSA 回路ではダイナミックレンジを広げるためにリセットトランジスタに pMOS を用いている．リセッ
トスイッチがオフされた後，リセットトランジスタからチャージインジェクションが発生

49

CSA Amplifier
VP

AV33

VX

AMP.

VBB2
CD

MP1
W/L:1μ/1μVPbias1

MP2
W/L:1μ/1μVx

CFB (1.5fF)

VBB
PDD

VP

W/L:0.7μm/0.7μm

VNbias1

MN1
W/L:1μ/12μ

VNbias2

MN2
W/L:1μ/12μ

Reset

GND

(a) SOIPIX-PDDp のモデルを含む CSA 回路の等価回路(b) 内蔵アンプ

Peripheral Circuits
Pixel CSA Circuits

STORE
VX

VBB2

Cs
CD
VBB

PDD

SF

ΦR

PIXOUT
RSTsamp.

CFB (1.5fF)

ΦRR

SIGsamp.
ΦH

ΦRR

Reset
RSTOUTSIGOUT(c) 読み出し回路
図 4.1: CSA を用いたピクセル回路と周辺回路を含んだ読み出し等価回路

50する．リセットトランジスタによるチャージインジェクションは，リセットトランジスタのサイズやリセットトランジスタに印加する Low レベルの設定によって制御できる．
リセット動作後，CSA 回路の出力 (VX ) がサンプルホールド容量 CS にサンプリングされ，図 4.2 に示す蓄積時間 (1 msec) の間，センサー層 (および CSA) が X 線の注入を待機している．X 線照射後，CSA 回路の出力 (VX ) を再び CS にサンプリングしている．周辺回路にはスイッチトキャパシタ CDS 回路 (図 4.1(c)) を用いており，CSA のリセットノ
イズをキャンセルする CDS (Correlated Double Sampling) 動作を行うことが可能である．

CDS 動作を行うために，CS にサンプリングされた CSA 回路の出力のリセットレベルとシグナルレベルは，それぞれ周辺回路の CDS 回路で読み出される．

X-Ray Injection
X-Ray
Reset
Vx

Charge Injection

X-Ray Energy Level

Accumulation time (1msec)
STORE
PIXOUT
Reset Level Sampling

Signal Level Sampling

図 4.2: ピクセル CSA 回路の動作タイミング

容量が非常に小さいキャパシタンス CF B で高い変換利得を得ることは，ピクセル内のソースフォロワ回路や周辺読み出し回路，出力バッファアンプ，A/D コンバータなどのCSA 後に加わるノイズを低減するのに有効となる． CSA のノイズは，SOIPIX-PDDp のセンシングノードの容量と内蔵アンプの入力トランジスタの容量によるものが支配的となる．図 4.3 にピクセル CSA 回路の等価回路を示す．

51

CD

図 4.3: ピクセル CSA 回路の等価回路

図 4.3 から設計した CSA(図 4.1) の入力換算ノイズを求めると，おおよそ次式のように
なる．

√
Nn =

√
2

GC

=

Nf
1 ξA kB T+
β F CS
βF 2

(
)
TCDS
ϵ + lnτCSA(4.3)

ここで，ξA は内蔵アンプの過剰熱ノイズ係数であり，TCDS は CSA のリセットノイズキャ
ンセルに用いられる CDS 動作の 2 つのサンプル時間の差，Nf は内蔵アンプの入力トラン
ジスタのフリッカノイズ係数，ϵ はオイラー定数 (0.577...)，kB はボルツマン定数，T は絶対温度である．また，βf は CSA のフィードバック定数であり，次式となる．

βf =

CF B
CF B + CD + CI

(4.4)

また，τCDS は CSA の応答時間を決定する時定数であり，次式のようになる．

τCSA =CS
gmA βF(4.5)

ここで，gmA は内蔵アンプのトランスコンダクタンスである [1][?]．式 (4.3) のルート内の第 1 項と第 2 項はそれぞれ，熱ノイズとフリッカノイズ (1/f ノイズ) を表している．式(4.3) におけるこれらのノイズは CF B と CD の比率である βF に大きく依存していることを示している．内臓アンプの入力容量 CI は，入力トランジスタ (図 4.1(b)) のサイズ (チャネル長 L とチャネル幅 W) に反比例する．また，他のトランジスタ (MP2，MN2，MN3)がこれらのノイズに影響しないと考えると，ノイズフリッカ雑音係数 Nf も MP1 のサイズ (LW) に反比例する．ゆえに，式 (4.3) で表されているように，CD や CF B および他のパラメータに依存している入力換算ノイズを最小限に抑えるためには，MP1 のサイズの52

最適化が重要となる．
図 4.4 は，CD と MP1(LW) を変化させた場合の入力換算ノイズの計算結果である．この計算では，CF B = 1.5 [f F ]，TCDS = 1 [ms]，τCSA = 0.2 µs，CS = 240 [f F ] の値を使用しており，他のパラメータは 0.2 µm FD-SOI テクノロジーの PDK から得た値をしようした．3.5.2 節で示した SOIPIX-PDDp のシミュレーション結果から，CD は 3.2 fF とした． 図 4.4 において，最もノイズが低かったのは 4.1 e− rms のノイズレベルであり，その時のトランジスタサイズは (W L = 0.36 µm2 ) であった．しかし，実際のトランジスタのフリッカ雑音がこの計算で使用したものよりも大きくなった場合，ノイズは著しく増加す
る．より大きなトランジスタサイズを使用すると，フリッカーノイズを押さえることができ，ノイズの増加に対して強くなる． 以上のことから，CSA の設計では，MP1 に W L =1.0 µm2 を使用した，予想されるノイズレベルは 4.5 e− rms である．

4.2.1

CSA を用いたピクセル回路のシミュレーション結果設計した CSA を用いたピクセル回路のシミュレーションを行った (図 4.5)．図 4.2 では蓄積時間を 1 msec としたが，シミュレーション時間を短縮するために 100 µsec でシミュ
レーションを行った．リセットトランジスタの LOW レベルは 0.5 V としている．また，

X 線のイベントは 30 keV が照射された場合を想定した．内蔵アンプの動作点は，アンプ

L=1μm
W=1μm

図 4.4: CD と MP1(LW) を変化させた場合の入力換算ノイズ (計算値)53

の出力のチャージインジェクションによって比較的低い 0.9 V にシフトされていることが確認できた．

図 4.5: CSA を用いたピクセル回路のシミュレーション結果

4.2.2

ダイナミックレンジの推定

図 4.6 は入力エネルギーと CF B を変化させた場合の出力電圧のシミュレーション結果である．このシミュレーションでは，電流源を用いて瞬時的な電流をセンシングノードに与えることで X 線イベントを擬似的に再現している．電流の大きさによって再現するエネルギーが異なる．CF B が 0.5 fF または 1 fF の場合，エネルギーが引いところで線形性を得られていない部分があるが，エネルギーが高いところで線形性が得られている．CF B
が 1.5 fF の場合，線形領域が広く，その範囲は 0.1 keV - 37 keV である．

54

Linear region：0.1keV-37keV@1.5fF

Out of range of
CSA Amp.

図 4.6: ダイナミックレンジ (シミュレーション)

4.3

イベント駆動回路について

SOIPIX-PDDp を用いた CSA 回路は，図 4.7 で示しているように，ピクセル内にコンパレータ組み込み，イベント駆動型ピクセル回路として使用することができる．本論文では，SOIPIX-PDD の基本的な特性を評価するため，イベント駆動型を用いたピクセル回路については詳しくは述べない．

4.4

まとめ

本章では，SOIPIX-PDDp の基本性能を評価するために CSA を用いたピクセル読み出
し回路を示した．CSA ピクセル読み出し回路では，内蔵アンプのゲインが十分に高ければ，
変換ゲインは CF B のみで決まり，CF B を小さく設計することができれば，高感度の CSAが実現できる．しかし，CSA のノイズはセンシングノードの容量と内臓アンプの設計が支配的となる．そのため，内蔵アンプのトランジスタサイズの最適化を行った．また，設計したピクセル読み出し回路の動作をシミュレーションで確認した．さらに，ダイナミッ
クレンジについてのシミュレーションについても示した．シミュレーション結果から，0.1

keV - 37 keV のエネルギー帯域が実現できることを示した．

55

Event Detection part(1.8V)

EVENT_H

CMOS SW with dummy

COMP1

COMP2

△

△

C2

C1

EVENT_V

Charge sesitive amp. part(3.3V)

STORE

VBB
PDD

SF

CS

CD

VCDS_RST
CCDS

Vx
VBB2

S Q
R
EN
RT
EN

CFB(1.5fF)

VCDS_RSTVB_CDS_RST

Reset

図 4.7: イベント駆動回路

56

VCDS_VTH_RST

VB_VTHPIXOUT参考文献[1] Kawahito, S.; Seo, M.W. Noise Reduction Eﬀect of Multiple-Sampling-Based
Signal-Reduction Circuits for Ultra-Low Noise CMOS Image Sensors. Sensors 2016,
No.116, 2016, pp.1-19.
[2] Kawahito, S.; Ito, S. Noise calculation model and analysis of high-gain readout
circuits for CMOS image sensors. Proc. SPIE Electronic Imaging 2008, vol.6816,
2008.

57

第5章

埋込ダイオード構造と CSA 回路を有する SOI ピクセル検出器の性能評価
5.1

はじめに

第 3 章で提案した SOIPIX-PDDp と第 4 章で示した CSA 回路を組み込んだチップを試作した．本章では，まず，試作したチップのダイアグラムについて説明する．SOIPIX-PDDpの基本性能の評価実験として，リニアリティ，暗電流，読み出しノイズ，X 線スペクトルの測定を行った．この結果についてそれぞれ示し，考察する．

5.2

検出器の構成SOIPIX-PDDp のピクセル性能を評価するための試作チップは表 5.1 の通り，0.2µm

SOI プロセスを用いて製造されている．図 5.1 は，センサーチップのチップ顕微鏡写真である．この試作チップは，図 5.2 に示すように，8(V ) × 7(H) のピクセルアレイと読み出し回路を有しており，6 × 6 = 36 種類 (ピクセル TEG:18 種類，ピクセル回路 TEG:18 種類) のピクセルアレイが組み込まれている．ピクセルサイズは 36 µm×36 µm であり，チップサイズは 4.45 mm×4.45 mm である．

18 種類のピクセル回路 TEG の中には，4.3 節で示したイベント駆動回路を含んでいるものもあるが，本論文では SOIPIX-PDDp の基本的な特性に焦点をあてて議論する．

表 5.1: 製造プロセス

製造プロセスセンサー基板厚
ウェハタイプセンサー基板比抵抗0.2 µm SOI CMOS プロセス & 検出器プロセス
200 µm
FZ-p (Floating Zone, p-type)> 25 kΩ · cm

58

図 5.1: チップ写真

59

Pixel Array(8x7Array, 36Types)

Row-Decorder (6bit)

R0
R1
R2
R3
R4
R5

Pixel Array
(8x7)

PGA
S/H RSTsamp.

SIGsamp.

ΦRR

VCOM
ΦR

(x7)

・・・・・・・・

Column-Decorder (6bit)

VC

RSTOUT

VCOM(x7)

・・・・・・・・

C0 C1 C2 C3 C4 C5SIGOUTUGA

ΦRR
VC

ΦH1 ・・・・・・・・ΦH7
Decorder (3bit)
C0 C1 C2

図 5.2: チップダイアグラム

60

ΦR

SOIPIX-PDDp 評価実験

5.3

以下に示すそれぞれの評価実験では 3.5 節で示したピクセル構造を使用しており，かつ，第 4 章で示したピクセル CSA 回路を用いた 8×7 ピクセルアレイを使用している．評
価実験では，PDD 構造を用いた SOI ピクセル検出器の基本特性として，リニアリティ，暗電流，読み出しノイズ，X 線スペクトル (55 F e，241 Am) を測定した．以下に示す測定結果は，バックバイアス電圧（VBB ）を-60 V，バックゲートバイアス電圧（VBB2 ）を-2 Vと設定したものである．図 5.8 に示すように，読み出しノイズレベルが平均値となるピク
セル（x = 2，y = 5）を選択し，それぞれの特性評価にはそのピクセルを用いてを行って
いる．

5.3.1

リニアリティと変換ゲイン

図 5.3 は，バックバイアス電圧（VBB ）を-10 V と-60 V とした場合のリニアリティの測定結果である．リニアリティの測定では，輝度箱 (Kyoritsu，LB-8611A) を用いて測定を行っており，白色光を使用した．光はチップの裏面側から照射している．高比抵抗（25 kΩ cm）でセンサー層が 200 µm である場合，|VBB | が 14.4 V 以上の時に完全に空乏化す
る． VBB が-10 V の場合はリニアリティと感度が悪くなっている．この原因としては，基板の空乏化が不完全であるためだと考えられる．VBB を-60 V とした場合，完全に空乏化できていると考えられ，0.6 V までの出力範囲で良好なリニアリティが得られている．
変換利得の測定には，フォトンショットノイズが用いられる [1]．図 5.4 は，出力信号の傾きを 1 とした時のノイズを示している．出力信号電圧とショットノイズ電圧の交差点から，変換ゲインは 70 µV /e− であった．

61

図 5.3: VBB が-10 V と-60 V の時のリニアリティ測定結果 (SOIPIX-PDDp)

Output Signal

Noise

Conversion gain:70μV/e-

図 5.4: 変換ゲインの推定 (SOIPIX-PDDp)

62

5.3.2暗電流

図 5.5 は，SOIPIX-PDDp の暗電流の温度依存性を表している．比較のために従来のSOI ピクセル検出器 (XRPIX3b)[3] の暗電流を併せて示す．周囲温度約 25 ℃の場合を比較すると，SOIPIX-PDDp は従来の SOI ピクセルより 100 倍小さい暗電流密度となっていることが確認できる．この結果は，バックゲート表面に形成された中性状態の BPW 層
が Si-SiO2 界面の欠陥をホールで充填していることにより暗電流が低減できていると考えられ，PDD 構造の有効性を示している．図 5.5 のアレニウスプロットの 3.6/1000 [1/K]未満の温度範囲 (5 ℃以上) では，暗電流の活性化エネルギーがシリコンのバンドギャップ（=1.12 eV）の半分である 0.56 eV であり，支配的な暗電流成分が依然としてセンサー層での SRH (Shockley-Read-Hall) による暗電流であることを示している．アレニウスプロッ
トの 3.6/1000 [1/K] より大きい温度範囲（5 ℃未満）では，温度依存性が飽和する傾向があり，-35 ℃では 56 [pA/cm2 ] である．この飽和する理由については，現時点では明らかではないが，センシングノードをリセットするために使用している pMOS トランジスタ
からのリーク電流が考えられる．これは，MOS トランジスタのリーク電流の主な要因であるトラップアシストバンド間トンネリング現象が温度依存性が小さいためである．

図 5.5: 暗電流密度の温度依存性

図 5.6 と図 5.7 は，それぞれ 25 ℃と-35 ℃で測定した場合の暗電流密度の分布である．

63

平均値と標準偏差はそれぞれ， -35 ℃の場合，56 [pA/cm2 ] と 6.3 [pA/cm2 ]（=平均値の12.6 %），25 ℃の場合，1200 [pA/cm2] と 51.6 [pA/cm2](平均値の 4.3 %）であった．

図 5.6: 25 ℃の場合の暗電流密度マップ (SOIPIX-PDDp)

図 5.7: -35 ℃の場合の暗電流密度マップ (SOIPIX-PDDp)

64

5.3.3

読み出しノイズ図 5.8 は，8×7 ピクセルにおける入力換算読み出しノイズの測定結果を表している．ノ
イズの平均値は 11.0 e− rms であり，最小と最大のノイズはそれぞれ 8.6 e− rms ，14.3 e− rmsであった．従来の SOI ピクセル検出器 (XRPIX3b)[3](読み出しノイズは 35 e− rms ) と比較
すると，SOIPIX-PDDp では読み出しノイズを 3 分の 1 程度低減できている．
設計パラメータ（CF B =1.5 [f F ]，TCDS =1 [ms]，τCSA =0.2 µs，CS = 240[f F ]）を用いて式 (4.3) で計算した読み出しノイズは， 4.5 e− rms (変換ゲインは 107 µV /e− ) であり，測定結果は想定した値よりも大きくなった．リニアリティの測定で得られた変換ゲイン (図 5.4) は，70 µV /e− であり，式 (4.2) から逆算すると CF B = 2.3[f F ] となる．これ
を式 (4.3) で再度計算すると，読み出しノイズは 5.8 e− rms となる．いずれにしろ，測定で得られた読み出しノイズは，想定した読み出しノイズよりも大きい．この原因としては，

CD の増加，寄生容量による CF B の増加，電源と GND および基板を介した電源ノイズの影響が考えられる．

図 5.8: 読み出しノイズ (SOIPIX-PDDp)

65

5.3.4X 線スペクトル

SOIPIX-PDDp の性能を評価するため，X 線のエネルギースペクトル測定では，8 × 7
ピクセルアレイのうち，読み出しノイズレベルが平均値となるピクセル（x = 2，y = 5）についてのシングルピクセルイベントのエネルギースペクトルを測定した．図 5.9 は 241 Amの線源を試作チップの表面側に取り付けている様子である．SOIPIX-PDDp の X 線スペク
トル測定では，X 線を表面側から照射しており，裏面側から照射している図 3.16 に比べ，ソケットの厚みがないため，チップと線源の距離が近く，X 線のイベントレートを稼ぐことができる．ピクセル（x = 2，y = 5）を中心とした 3×3 のピクセルアレイを選択し，隣接している 8 つのピクセルは，マルチピクセルイベントを判定 · 除外するために使用している．マルチピクセルイベントの判定 · 除外を行うためには，出力信号が一定のしきい値より大きいかどうかを調べ，ピクセル（x = 2，y = 5）がイベントを有する場合，かつ隣接している 8 ピクセルのすべての信号がしきい値 (スプリットしきい値) よりも小さい場合にのみ，シングルイベントとして判定し，エネルギーレベルとしてカウントした [2]．

図 5.9: 241 Am スペクトル測定環境 (SOIPIX-PDDp)

66

241 Am のスペクトル

図 5.10 に SOIPIX-PDD で得られた 241 Am のシングルピクセルイベントの X 線
スペクトルを示す． この測定では，2 V のアナログレンジで 14 ビット A/D コン

13.95keV

17.74keV

FWHM:280eV

20.8keV26.3keV59.5keV

図 5.10: 241 Am スペクトル (SOIPIX-PDDp)

バータを使用しており，1ADU は 122 µV であり，70 µV /e− の変換ゲインで 1 bin
は 6.36 eV となる．平均電離エネルギー W は 3.65 eV である．この測定では，ピクセル（x = 2，y = 5）について，図 5.8 の黄色で示している隣接する 8 ピクセルを用いてシングルピクセルイベントの評価を行っている．また，この測定では，イベントのしきい値を 10 ADU（=65 eV ），マルチピクセルの判定しきい値を 10 ADU（=65 eV ），スペクトルのエネルギービンを 1.3 ADU（= 8.5 eV ）と設定した．
図 5.10 から，SOIPIX-PDDp で得られたエネルギー分解能は FWHM:280 eV（2.01％）@13.95 keV であった．従来の SOI ピクセル検出器 (XRPIX1b) で得られた 241 Amのシングルピクセルイベントの X 線スペクトルを図 5.11 に示す．SOIPIX-PDDp で得られたエネルギー分解能 (FWHM:280 eV（2.01 ％）@13.95 keV) と従来の SOI ピ
クセル検出器 (FWHM:1500 eV（10.8 ％）@13.95 keV) で与えられたエネルギー分

67図 5.11: 241 Am スペクトル (XRPIX1)[2]

解能を比較すると，エネルギー分解能を 5 倍以上改善できている．また，もう 1 つの良い効果としては，各エネルギースペクトルにける低エネルギー側へのテールが小さいという点があげられる [2][3]．これは，提案した SOIPIX-PDDp は電荷収集効率を改善できており，電荷の損失が少ないということを示している．
図 5.8 の読み出しノイズ測定において，ピクセル（x = 2，y = 5）の読み出しノイズは 11.0 e− であった．これを式（2.28）に代入すると，∆E =200 eV （1.43 ％）@13.95 keV となる．このことから，読み出しノイズ以外にエネルギー分解能を低下させる要因があると考えられる．図 5.10 の測定では，放射線源 (241 AM ) を図 5.9 のように，チップ表面側から照射している．SOIPIX-PDDp 検出器の中性化している

BPW 層において再結合が起こり，電荷が損失している可能性も考えられる．図 5.12は X 線スペクトルから得られたエネルギーの線形性を表している．図 5.4 で得られたように，変換ゲインは 70 µV /e− を示しており，241 Am の 13.95 keV，17.74 keV，20.8 keV，26.3 keV に対する出力信号とほぼ一致している．試作した SOIPIX-PDDp
検出器は図 5.3 に示すように 0.6 V までのリニアリティを持っているため，出力電圧が 1.14 V(変換ゲイン:70 µV /e− の場合) となる 59.5 keV のスペクトルはレンジ
外となる．

68

µV
/e
70
ai
n=
G
on
si
er
nv
Co
図 5.12: X 線エネルギーと出力電圧 (SOIPIX-PDDp)
55 F e のスペクトル

図 5.13 に，SOIPIX-PDDp で得られた 55 F e のシングルピクセルイベントの X 線ス
ペクトルを示す．図 5.13 の測定では，これまでに使用したものとは異なるチップを使用しており，ピクセル（x = 2，y = 5）を用いている． また，VBB と VBB2 への印加電圧は，それぞれ-60 V および-2.7 V である． 図 5.14 に比較のため，従来のSOI ピクセル検出器 (XRPIX3b) で得られた 241 Am のシングルピクセルイベントのX 線スペクトルを示す．SOIXPIX-PDDp では FWHM:200 eV（3.6 ％）@5.9 keVと非常に良好な高いエネルギー分解能が得られており，テールも小さく M n − Kα（5.6 keV）と M n − Kβ （6.4 keV）が明確に区別できている．従来の SOI ピクセ
ル検出器 (XRPIX3b) で得られたエネルギー分解能 (FWHM:320 eV（5.4 ％）@5.9

keV) それよりも優れている．

69

5.9keV

FWHM:200eV

図 5.13: 55 F e スペクトル (SOIPIX-PDDp)

図 5.14: 55 F e スペクトル (XRPIX3b)[3]705.3.5SOIPIX-PDDp 評価実験まとめ

表 5.2 に従来の SOIPIX(XRPIX シリーズ) と SOIPIX-PDDp の性能比較を示す．従来の SOIPIX 検出器と比較すると，SOIPIX-PDDp を用いることで，読み出しノイズと暗電流が大幅に低減でき，これによって X 線エネルギー分解能が大幅に改善されている．表

5.2 には示していないが，SOIPIX-PDDp では，電荷収集効率が高いため，X 線スペクト
ルでのテールが小さいという点も利点の一つである．
表 5.2: SOIPIX-PDD 性能比較

パラメータ

XRPIX1[2]XRPIX2b-A[3]XRPIX3b-CSA[3]SOIPIX-PDDp

変換ゲイン [µV /e− ]

3.56
129
N/A

7.0
68
N/A

17.8
35
120@25 ℃

70
11.0
1.2@20 ℃

N/A

N/A

320(5.4 ％)200(3.6 ％)1500(10.8 ％)〜15001

N/A

280 (2.0 ％)読み出しノイズ [e−rms ]暗電流 [nA/cm2 ]エネルギー分解能 [eV]
(FWHM@5.9keV)
エネルギー分解能 [eV]
(FWHM@13.95keV)

5.4

まとめ

SOIPIX-PDDp の基本性能を評価するために，SOIPIX-PDDp と CSA ピクセル読み出し回路を組み込んだチップを試作した．本章では，試作したチップのダイアグラムについて述べた．SOIPIX-PDD の基本性能の評価実験として，リニアリティ，暗電流，読み出しノイズ，X 線スペクトルの測定を行い，70 µV/e− の変換ゲインで 11 e− の読み出しノイズ，FWHM:280 eV（2.01 ％）@13.95 keV，FWHM:200 eV（3.6 ％）@5.9 keV の測定
結果が得られた．このことから，SOPIX-PDDp を用いることで低ノイズ，高エネルギー分解能が得られることを実証した．

1

エネルギー分解能の数値は報告されていないが，[3] で得られた 241 Am の X 線スペクトルのグラフから
推定した．

71

参考文献
[1] Edited by Junichi Nakamura, Image Sensors and Signal Processing for Digital Still
Camera, CRC Press Taylor ＆ Francis Group. 2005, pp.81-83.
[2] Ryu, S.G.; Tsuru, T.G.; Nakashima, S.; Takeda, A.; Arai, Y.; Miyoshi, T.; Ichimiya,R.; et al. First performance evaluation of an X-ray SOI pixel sensor for imaging
spectroscopy and intra-pixel trigger. IEEE Trans. Nucl. Sci., 2011.
[3] Takeda, A.; Arai, Y.; Ryu, S.G.; Nakashima, S.; Tsuru, T.G.; Imamura, T.;
Ohmoto, T.; Iwata, A.; et al. Design and evaluation of an SOI pixel sensor for
trigger-driven X-ray readout. IEEE Transaction on Nuclear Science, Vol. 60, No. 2,
2013, pp.586-591.

72

第6章

結言
本論文は，埋込ダイオード構造 (PDD 構造) を有する X 線天文用 SOI ピクセル検出器に関する研究である．X 線天文学において，次世代の X 線検出器として，高エネルギー
分解能，高空間分解能，高時間分解能，高エネルギー帯域が要求されている．現在の X
線天文学では，X 線 CCD 検出器が主流となっているが，CCD 検出器は高エネルギー分
解能と高空間分解能を実現できているが，時間分解能とエネルギー帯域が課題となっている．その解決策として，我々は CMOS ベースの SOI ピクセル検出器の開発に取り組んでいる．本論文ではより高性能な SOI ピクセル検出器を実現するため，PDD 構造を用いた新たなピクセル検出器（SOIPIX-PDD）を提案した．SOIPIX-PDDp は，電荷収集効率を高めながらセンシングノードの静電容量を小さくすることができ，バックゲート表面をピンニングすることにより，暗電流を低減できる．SOIPIX-PDDp の基本性能を評価するために，SOIPIX-PDDp と CSA ピクセル読み出し回路を組み込んだチップを試作した．SOIPIX-PDDp の基本性能の評価実験として，リニアリティ，暗電流，読み出しノイズ，X 線スペクトルの測定を行い，70 µV/e− の変換ゲインで 11 e− の読み出しノイズ，

FWHM:280 eV（2.01 ％）@13.95 keV，FWHM:200 eV（3.6 ％）@5.9 keV の測定結果が得られた．このことから，SOIPIX-PDDp を用いることで低ノイズ，高エネルギー分解能が得られることを実証した．
目標としていた次世代 X 線天文用検出器の要求性能に対して，ピクセルサイズの要求性
能は 30-60 µm ピッチ (900-3600 µm2 ) であるが，設計した SOIPIX-PDDp は 36 µm× 36µm (1296 µm2 ) である．本研究は SOIPIX-PDDp の基本性能の評価を行っており，チップの大面積化は行っていないが，前述した評価結果から，大面積化の可能性を示すことができた．エネルギー帯域についてもおおよそ要求性能を満たすことができている．エネル
ギー分解能と読み出しノイズについては要求性能を満たすことはできなかったが，要求性能に近い値を得ることができた．時間分解能については本研究で検討していないが，提案した SOIPIX-PDDp はイベント駆動回路と組み合わせることができることから，要求性能を満たすことができると考えている．エネルギー分解能をより高めるためには，読み出しノイズの更なる低ノイズ化と読み出しノイズ以外のエネルギー分解能を低減させている要因の特定，その改善が今後の課題としてあげられる．

73

論文目録
A 学位論文申請資格に関わる論文
1) H. Kamehama, S. Kawahito, S. Shrestha, S. Nakanishi, K. Yasutomi, A.
Takeda, T.G. Tsuru, Y. Arai,

A Low-Noise X-ray Astronomical SOI Pixel

Detector Using a Pinned Depleted Diode Structure , Sensors 2018, 18(1),27, January 2018.
B 学位論文内容に関わる論文
1) A. Takeda, T.G. Tsuru, T. Tanaka, H. Uchida, H. Matsumura, Y. Arai, K.
Mori, Y. Nishioka, R. Takenaka, T. Kohmura, S. Nakashima, S. Kawahito, K.
Kagawa, K. Yasutomi, H. Kamehama, S. Shrestha,

Improvement of spec-

troscopic performance using a charge-sensitive amplifier circuit for an X-ray
astronomical SOI pixel detector , Journal of Instrumentation (JINST), 10,
C06005, pp.1-10, June 2015.
2) A. Takeda, T.G. Tsuru, T. Tanaka, H. Matsumura, Y. Arai, K. Mori, Y.
Nishioka, R. Takenaka, T. Kohmura, S. Nakashima, S. Kawahito, K. Kagawa,K. Yasutomi, H. Kamehama,S. Shrestha, Development and Evaluation of an
Event-Driven SOI Pixel Detector for X-Ray Astronomy , PoS(TIPP2014)138,
pp.1-8, June 2014.
C その他の論文
1) S. Shrestha, H. Kamehama, K. Yasutomi, K. Kagawa, N. Teranishi, A. Takeda,
T.G. Tsuru, Y. Arai, S. Kawahito,

Event-Driven Dual-Gain Fully-Depleted

SOI Based X-Ray Detector for High Energy Particle Imaging , In proceedings of the IEEE International Image Sensor Workshop(IISW), pp.370-373,
June 2017.
2) S. Shrestha, H. Kamehama, S. Kawahito, K. Yasutomi, K. Kagawa, A. Takeda,
T.G. Tsuru, Y. Arai, A low-noise wide-dynamic-range event-driven detector
using SOI pixel technology for high-energy particle imaging , Proc. SPIE
9593, August 26, 2015.
743) H. Kamehama, S. Shrestha, K. Yasutomi, K. Kagawa, A. Takeda, T.G. Tsuru,
Y. Arai, S. Kawahito,

Fully Depleted SOI Pixel Photo Detectors with Back-gate Surface Potential Pinning , In proceedings of the IEEE International
Image Sensor Workshop(IISW), pp.66-69, June 2015.
4) H. Kamehama, S. Shrestha, K. Yasutomi, K. Kagawa, A. Takeda,T.G. Tsuru,
Y. Arai, S. Kawahito,

Fully Depleted SOI Pixel Photo Detectors with Back-gate Surface Potential Pinning , AISISS 2014.
5) H. Kamehama, K. Yasutomi, K. Kagawa, S. Kawahito, Thermal Analysis of
an Image Sensor Cooling Module , Proc. the 3rd Korean-Japanese Student
Workshop, 2013.
6) H. Kamehama, K. Yasutomi, K. Kagawa, S. Kawahito,

Thermal Analysis

of a Image Sensor Module with Cooling Only for Pixel Area Using Thremal
Separation Structure , EDAPS2013.
口頭発表など1) Miyamichi, A. Ono, H. Kamehama, K. Kagawa, K. Yasutomi, S. Kawahito,
Optical color filter from visible to near-infrared range based on surface plasmon resonance , The 19th Takayanagi Kenjiro Memorial Symposium, 2017.
2) Miyamichi, A. Ono, H. Kamehama, K. Kagawa, K. Yasutomi, S. Kawahito,
Plasmonic Color Filter from Visible to Near-Infrared Range for Image Sensor, The 11th Asia-Pacific Conference on Near-field Opics (APNFO11), 2017.
3) 亀濱博紀，Sumeet Shrestha, 安富啓太，香川景一郎，武田彩希，鶴剛，新井康夫，川人祥二， バックゲート表面電位固定構造を用いた完全空乏化 SOI ピク
セル検出器の性能評価 ， 映像情報メディア学会情報センシング研究会 9 月研究会, IST2015, Sep. 2015.

4) S. Shrestha, H. Kamehama, S. Kawahito, K. Yasutomi, K. Kagawa, A. Takda,
T.G. Tsuru, Y. Arai,

A Low-Noise Wide-Dynamic-Range Event-Driven De-

tector Using SOI Pixel Technology for High-Energy Particle Imaging , SPIE
Optical Engineering + Applications, 2015.
5) S. Shrestha, H. Kamehama, S. Kawahito, K. Yasutomi, K. Kagawa, A. Takda,
T.G. Tsuru, Y. Arai,A SOI-Based Low Noise and Dynamic Range Event-

Driven Detector for X-Ray Imaging , International Workshop on SOI Pixel
Detector, 2015.
756) 川人祥二，亀濱博紀，Sumeet Shrestha, 安富啓太，香川景一朗，池辺将之，新井康夫， SOI ピクセルイメージセンサと科学計測応用 ，映像情報メディア学会情報センシング研究会 3 月研究会, IST2014, Mar. 2014.

76謝辞
本論文は、静岡大学大学院自然科学系教育部，ナノビジョン工学専攻，電子工学研究所
イメージングデバイス分野における研究の成果です．
本研究の実施の機会を与えて戴き，直接の御指導と本論文審査において数々の御尽力を賜りました静岡大学電子工学研究所川人祥二教授に深く感謝いたします．修士から 7 年間，熱心なご指導と恵まれた研究環境のもとで充実した研究生活を送れたことは，私の財産となりました．
本研究をまとめるにあたり，本論文審査の労を賜りました静岡大学電子工学研究所早川泰弘教授，猪川洋教授，香川景一郎准教授に厚く感謝致します．
日々の研究において，数々の御助言，御指導頂いた寺西信一特任教授，袴田正志特任教授，安富啓太助教に厚く感謝いたします．
本研究を遂行するにあたり，共同研究の多くの方々に大変お世話になりました．SOIPIX
検出器の開発に関して，有益な議論や設計に携わっていただいた高エネルギー加速器研究機構新井康夫氏，ラピスセミコンダクタ株式会社沖原将生氏，ラピスセミコンダクタ宮城
株式会社葛西大樹氏，京都大学鶴剛教授，宮崎大学武田彩希助教に深く感謝致します．
日頃より，研究に限らずサポートして頂いた本学電子工学研究所高澤大志技官，福田道雄氏をはじめとする本学電子工学研究所川人研究室研究補助職員諸氏ならびに，Min-

woong Seo 特任准教授，Kamel Mars 特任助教，Sumeet Shrestha 氏，望月風太氏，白川雄也氏，中西駿太氏をはじめとする静岡大学電子工学研究所イメージングデバイス分野川人研究室諸氏に厚く感謝致します.
いつも，私をいつも応援し，心の支えとなってくれた神谷沙紀氏に心より感謝いたします．
最後に，私の大学院進学を快諾し，常に励まし，支えてくれた両親・兄弟に心より感謝致します．

77

付録 A 章SOIPIX-PDDp のシミュレーション
プログラム
第 3 章にて記述した SOIPIX-PDDp のシミュレーションプログラムを以下に示す．このシミュレーションでは ascii ファイルとドーピングプロファイルを読み込んでシミュレー
ションを行っているが，ascii ファイルについては図 3.20 で示したため，割愛する．また，
ドーピングプロファイルについては，ラピスセミコンダクタ（株）のコンフィデンシャル
情報であるため，記載していない．

$
$

date
: 2016/5/15
C r e a t e d b y : H. K a m e h a m a

$
$

TITLE

LAPIS-SOI Project

definedefinedefinen a m e= p r o f i l e C H A R A C T E R=./ p r o f i l e _ L A P I S S O I _ N S U B _ v e r4.0/
f i l e={ $ p r o f i l e} i n c l u d e. t x t
f i l e= p a r a. d e fdefinedefinedefinen a m e= T y p e v a l u e=1
n a m e= f i l e n a m e c h a r=../ A S C I I/ S P _ P I X _ B A S E{%1.0 f: @ T y p e}. a s c i in a m e= c e l l n a m e c h a r= P I X _ B A S E{%1.0 f: @ T y p e}

d e f i n e n a m e= N F E R M I _ P D
d e f i n e n a m e= V F Dv a l u e=3.3
v a l u e=3.3$------------------- Structure parameters -------------------------$
d e f i n e n a m e= Z S U B v a l u e=200
d e f i n e n a m e= M U _ B N W v a l u e=0.01
d e f i n e n a m e= M U _ B N6 v a l u e=1
d e f i n e n a m e= M U _ B N5 v a l u e=1
d e f i n e n a m e= M U _ N S v a l u e=0.0000001
d e f i n e n a m e= M U _ B P W v a l u e=1
d e f i n e n a m e= M U _ B P6 v a l u e=1# d e f i n e n a m e= M U _ B P2 v a l u e= @ M U _ B N5
d e f i n e n a m e= M U _ P S v a l u e=1
d e f i n e n a m e= X J B N W v a l u e=0
d e f i n e n a m e= X J B N6 v a l u e=078

definedefinedefinedefinedefinen a m e= X J B P W
n a m e= X J B N5
n a m e= X J B P6
n a m e= X J N S
n a m e= X J P S

v a l u e=0v a l u e=0.15
v a l u e=0v a l u e=0v a l u e=0

d e f i n e n a m e= V O L v a l u e= -15
definedefinedefinedefinen a m e= V S O I v a l u e=0
n a m e= V N F E R v a l u e=(3 2)n a m e= V P F E R v a l u e= -4
n a m e= V S U B v a l u e= @ V O L$------------------- Calculated parameters -------------------------$
d e f i n e n a m e= Z M A X v a l u e={ @ Z S U B+2}
$ -----------------------------------------------------------------$S A V E T Y P E= D A T A F I L E= B P S P I X _ B P6 _ B N6 n a s i _ s i m _ V b a c k{%1.0 f: @ V O L}. d a t$------------------Simulation Setting-----------------$
SUBS
#SUBS

T Y P E= P C O N C= @ P S U B V= @ V S U B
T Y P E= N C O N C= @ N S U B V= @ V S U BCONVERGENCEC A=0 V E R R O R=1 E -6 F E R R O R=1 E -6 A B O R T=10 F C=1500 F P R I N T= N
C O N S T A N T T E M P= @ T E M P E O X=3.9 E I N=4.2
MODEL$

M O B= P A U G= Y
T R A P= N

S R H= Y B G N= Y$-----------------------Light-----------------$$ L I G H T L A M B D A=555 P O W E R= P U L S E(0 1.5 E -5 1 E -9 1 E -7 1 E -7 33 E -3 40 E -3)$
X m i n=1.6 X m a x=4.7 Y m i n=2.9 Y m a x=5.9$ L I G H T L A M B D A=555 P O W E R=1.5 E -5 M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 133 , 2)$------------------d e f i n e n a m e= X m a x _ l a y
d e f i n e n a m e= Y m a x _ l a y

Max Gridv a l u e= @ X M A X
v a l u e= @ Y M A X$------------------$$$ X axis $$$GRID
R A T E=1 , X m i n=0

Grid$$$ Y axis $$$GRID
R A T E=1 , Y m i n=0$$$ Z axis $$$GRID
R A T E=1
GRID
R A T E=1
GRID
R A T E=1
GRID
R A T E=1-----------------$-----------------$

X m a x= @ X M A X S P A C E={ @ X M A X* @ X G R I D*2}

Y m a x= @ Y M A X

Z M I N= -0.3
Z M I N=0Z M I N=4Z M I N={ @ Z S U B}

S P A C E={ @ Y M A X* @ Y G R I D*2}

Z M A X=0
S P A C E=5
Z M A X=4
S P A C E=50
Z M A X= @ Z S U B
S P A C E=50
Z M A X= @ Z M A X
S P A C E=2$---------------------- Structure Description -----------------$S T R U C T X B O U N D= R , Y B O U N D= R , X m a x= @ X M A X , Y m a x= @ Y M A X , Z m a x= @ Z M A X , Z m i n= -0.3### P - e p i , s u b s ###79

$ DOPE$$$ BNW $$$DOPE
N A M E= B N W
T Y P E= N M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 54)
P R O F= F R E E
F I L E={ $ p r o f i l e} B N W. d e f C B= @ C B _ B N W Z P L U S= @ X J B N W
L D= @ L D _ B N W M U= @ M U _ B N W$ $ $ B N6 $ $ $DOPE
N A M E= B N6
T Y P E= N M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 6)
P R O F= F R E E
F I L E={ $ p r o f i l e} B N4. d e f C B= @ C B _ B N4 Z P L U S= @ X J B N6
L D= @ L D _ B N4 M U= @ M U _ B N6
$ $ $ B N5 $ $ $DOPE
N A M E= B N5
T Y P E= N M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 53)
P R O F= F R E E
F I L E={ $ p r o f i l e} B N5. d e f C B= @ C B _ B N5 Z P L U S= @ X J B N5
L D= @ L D _ B N5 M U= @ M U _ B N5$$$ NS $$$DOPE
N A M E= N S
T Y P E= N M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 39)
P R O F= F R E E
F I L E={ $ p r o f i l e} N S. d e f C B= @ C B _ N S Z P L U S= @ X J N S
L D= @ L D _ N S M U= @ M U _ N S$$$ BPW $$$DOPE
N A M E= B P W
T Y P E= P M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 31)
P R O F= F R E E
F I L E={ $ p r o f i l e} B P W. d e f C B= @ C B _ B P W Z P L U S= @ X J B P W
L D= @ L D _ B P W M U= @ M U _ B P W$ $ $ B P6 $ $ $DOPE
N A M E= B P6
T Y P E= P M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 120)
P R O F= F R E E
F I L E={ $ p r o f i l e} B P6. d e f C B= @ C B _ B P6 Z P L U S= @ X J B P6
L D= @ L D _ B P6 M U= @ M U _ B P6$$$ PS $$$DOPE
N A M E= P S
T Y P E= P M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 33)
P R O F= F R E E
F I L E={ $ p r o f i l e} P S. d e f C B= @ C B _ P S Z P L U S= @ X J P S
L D= @ L D _ P S M U= @ M U _ P S$$$ Backside $$$DOPE
N A M E= B A C K P S
T Y P E= P X M I=0 X M A= @ X M A X Y M I=0 Y M A= @ Y M A X Z M A X= @ Z S U B
P R O F= F R E E
F I L E={ $ p r o f i l e} P S. d e f C B= @ C B _ P S Z P L U S= @ X J P S
L D= @ L D _ P S M U= @ M U _ P S A X I S= - Z
REGIONREGIONM A T E R I A L= O X I D E Z M I N={ @ Z S U B} Z M A X={ @ Z M A X} X M I=0 X M A= @ X M A X
Y M I=0 Y M A= @ Y M A X N A M E= B A C K
M A T E R I A L= O X I D E Z M I N=0.3 Z M A X=0 X M I=0 X M A= @ X M A X
Y M I=0 Y M A= @ Y M A X N A M E= B O X$-----------------------ELEC
#VPS
ELEC
#VNS
ELEC

Electrodes Description -----------------$N A M E= S U B S X M A= @ X M A X Y M A X= @ X M A X Z M I= @ Z S U B Z M A= @ Z S U B V= @ V S U B

N A M E= V P S
V= @ V P F E R

M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 18) Z M I N= -0.3 Z M A=0

N A M E= V N S M A S K= F I L E( $ f i l e n a m e , $ c e l l n a m e , 19) Z M I= -0.3 Z M A=0
V= @ V N F E R$------------------Fermi level -----------------$$ N-Fermi Level
N F E R M I X m i n=0 X m a x= @ X M A X Y m i n=0 Y m a x= @ Y M A X Z m i n=0 Z m a x= @ Z M A X V= @ V N F E R$ P-Fermi Level
P F E R M I X m i n=0 X m a x= @ X M A X Y m i n=0 Y m a x= @ Y M A X Z m i n=0 Z m a x=1.2 V= @ V P F E R
P F E R M I X m i n=0 X m a x= @ X M A X Y m i n=0 Y m a x= @ Y M A X Z m i n=1.2 Z m a x= @ Z M A X V= @ V S U B

80

E X T R A C T F I L E= J T D A T A _ V P F E R{%1.1 f: @ V P F E R} _ V N F E R{%1.1 f: @ V N F E R}. e l e
P A R A= T I M E
N A M E= T I M E
P A R A= E L E C X M I=15.3 X M A=20.7 Y M I=15.3 Y M A=20.7 Z M I=0 Z M A=5 N A M E=" C _ F D"
P A R A= V M A X X M I=15.3 X M A=20.7 Y M I=15.3 Y M A=20.7 Z M I=0 Z M A=5 N A M E=" V _ F D"
END

81

付録 B 章X 線シングルイベント解析プログラム
第 5 章に記述した X 線照射実験 (241 Am,55 F e) で用いたシングルイベント解析プログラムを以下に示す．このプログラムは MATLAB で実行した．本論文の第 5 章では 3×3 のピク
セル (x = 1, 2, 3, y = 4, 5, 6) を対象に (x = 2y = 5) のピクセルについてシングルイベントの解析を行っているが，本プログラムでは，各ピクセル (x = 2, 3, 4, 5, 6, y = 2, 3, 4, 5, 6, 7)
それぞれのシングルイベントの解析を行うことが可能である．

% Remove items from workspace, freeing up system memory
clear
clc
f o r P I X = 14: -12:2%--------------------------PIX select------------------------------i f P I X >= 1 && P I X <=5
X = ( P I X -1)*10;
e l s e i f P I X >= 6 && P I X <= 10
X = (( P I X -1)*10)+30;
e l s e i f P I X >= 11 && P I X <= 15
X = (( P I X -1)*10)+60;
e l s e i f P I X >= 16 && P I X <= 20
X = (( P I X -1)*10)+90;
e l s e i f P I X >= 21 && P I X <= 25
X = (( P I X -1)*10)+120;
e l s e i f P I X >= 26 && P I X <= 30
X = (( P I X -1)*10)+150;
elseend%------------------------------------------------------------------%--------------------------PIX Dark select-------------------------i f P I X >= 1 && P I X <=5
Y = P I X;
e l s e i f P I X >= 6 && P I X <= 10
Y = P I X+3;
e l s e i f P I X >= 11 && P I X <= 15
Y = P I X+6;
e l s e i f P I X >= 16 && P I X <= 20
Y = P I X+9;e l s e i f P I X >= 21 && P I X <= 25
Y = P I X+12;
e l s e i f P I X >= 26 && P I X <= 30
Y = P I X+15;
else
end%-------------------------------------------------------------------

82

% N t i m e s = 1300;
N o _ o f _ F r a m e = 500;
D a r k d a t a = z e r o s(1 ,9);o u t d a t a _ d i r = [ ’/ F A S2552/ h o m e2/ u s e r s/ u s2011/ h k a m e/ M A T L A B/20171113/ ’]D a r k d a t a _ d i r e c t o r y = [ ’/ F A S2552/ h o m e2/ u s e r s/ u s2011/ h k a m e/ M A T L A B/ d a t e/ ’];% D a r k f i l e _ n a m e = [];D a r k f i l e _ n a m e = [ D a r k d a t a _ d i r e c t o r y ’D A R K _ T -35 _ V B -10 _ V B P W2 p8. c s v ’];
D A R K = c s v r e a d( D a r k f i l e _ n a m e);t D A R K = t r a n s p o s e( D A R K);% D a r k d a t a = t r a n s p o s e( D A R K);
D a r k d a t a = t D A R K([1+ Y:3+ Y ,9+ Y:11+ Y ,17+ Y:19+ Y] ,:);e v e n t d a t a1 = z e r o s(1 ,9);e v e n t d a t a2 = z e r o s(1 ,9);E V d a t a1= z e r o s(1 ,9);E V d a t a2= z e r o s(1 ,9);M E V d a t a1= z e r o s(1 ,9);M E V d a t a2= z e r o s(1 ,9);a l l E V d a t a= z e r o s(1 ,9);C D S d a t a = z e r o s(2 ,9);c d s _ o u t p u t1 = z e r o s(1 ,9);c d s _ o u t p u t2 = z e r o s(1 ,9);X r a y T h =10;
X r a y T h2 =10;
C o u t1=0;
C o u t2=0;
C E V C o u t=1;
D E V C o u t=0;
E V F l a g1 = 0;
E V F l a g2 = 0;
C E V d a t a = 0;
E n g y S u m = 0;
S E V E N T = [0 0 0 0 1 0 0 0 0];% DEFINE DATA directory
V B= -15
f o r f = 1:1:300
i f f == 1
N s t a r t = 1;
N t i m e s = 100;e l s e i f f >= 2
N s t a r t = (100*( f -1))+1;
N t i m e s = 100* f;else
end
f o r N f i l e= N s t a r t:1: N t i m e s%
c o u t2= c o u t2+1;
f o r f o = 0: N o _ o f _ F r a m e -1
d a t a _ d i r e c t o r y = [ ’/ d a t a _ d i r e c t o r y/ D( ’ n u m2 s t r( N f i l e , ’%01 g ’) ’)/ ’];T E M P _ M A T R I X = z e r o s(4 ,640);
f i l e _ n a m e = [ d a t a _ d i r e c t o r y n u m2 s t r( f o , ’%08 g ’) ’. r a w ’];
R a w = f o p e n( f i l e _ n a m e , ’ r ’);
R a w d a t a = f r e a d( R a w ,[2560 ,1] , ’ u i n t32 ’);%32 b i t
W R A W T X T = R a w d a t a([11+ X:40+ X ,91+ X:120+ X ,171+ X:200+ X ,651+ X:680+ X ,731+ X:760+ X ,811+ X:840+ X ,1291+ X:1320+ X ,1371+ X:1400+ X ,1451+ X:1480+ X ,1931+ X:1960+ X ,2011+ X:2040+ X ,2091+ X:2120+ X] ,:); % P I X2 -3

83

T E M P _ M A T R I X = r e s h a p e( W R A W T X T ,10 ,36) ’;M d a t a = m e a n( T E M P _ M A T R I X ,2);
R E M A T R = r e s h a p e( M d a t a ,9 ,4);
M A T R = t r a n s p o s e ( R E M A T R);
s i g n a l1 = M A T R(2 ,:);
r e s e t1 = M A T R(1 ,:);
s i g n a l2 = M A T R(4 ,:);
r e s e t2 = M A T R(3 ,:);
i(9)=[0];f o r i=[1:9]c d s _ o u t p u t1( i)= ( s i g n a l1( i) - r e s e t1( i));c d s _ o u t p u t2( i)= ( s i g n a l2( i) - r e s e t2( i));end
i f m a x( c d s _ o u t p u t1) > X r a y T h
M A S K1 = c d s _ o u t p u t1 > X r a y T h2;
i f M A S K1 == S E V E N T;
M E V d a t a1 = t i m e s( M A S K1 , c d s _ o u t p u t1);
i f C o u t1 == 0
E V d a t a1 = M E V d a t a1;
C o u t1 = C o u t1 + 1;
E V F l a g1 = 1;e l s e i f C o u t1 >=1
E V d a t a1 = v e r t c a t( E V d a t a1 , M E V d a t a1);
C o u t1 = C o u t1 + 1;
else
end
e l s e i f s u m( M A S K1) > 2
D E V C o u t = D E V C o u t + 1;
else
end
else
end
i f m a x( c d s _ o u t p u t2) > X r a y T h
M A S K2 = c d s _ o u t p u t2 > X r a y T h2;
i f M A S K2 == S E V E N T;
M E V d a t a2 = t i m e s( M A S K2 , c d s _ o u t p u t2);i f C o u t2 == 0
E V d a t a2 = M E V d a t a2;
C o u t2 = C o u t2 + 1;
E V F l a g2 = 1;e l s e i f C o u t2 >=1
E V d a t a2 = v e r t c a t( E V d a t a2 , M E V d a t a2);
C o u t2 = C o u t2 + 1;
else
end
e l s e i f s u m( M A S K2) > 2
D E V C o u t = D E V C o u t + 1;
else
end
else
end
f c l o s e( ’ a l l ’);end% o u t p u t d a t a = h o r z c a t( o u t p u t _ v a l u e , o u t p u t _ v a l u e)84

i f ( E V F l a g1 == 1) && ( E V F l a g2 ==1)
C E V d a t a = v e r t c a t( E V d a t a1 , E V d a t a2);e l s e i f ( E V F l a g1 == 1) && ( E V F l a g2 ==0)
C E V d a t a = E V d a t a1;
e l s e i f ( E V F l a g1 == 0) && ( E V F l a g2 ==1)
C E V d a t a = E V d a t a2;
else
end
i f ( C E V C o u t >= 2) && (( E V F l a g1 == 1) | ( E V F l a g2 ==1))
a l l E V d a t a = v e r t c a t( a l l E V d a t a , C E V d a t a);e l s e i f ( C E V C o u t== 1) && (( E V F l a g1 == 1) | ( E V F l a g2 ==1))
a l l E V d a t a = C E V d a t a;
C E V C o u t = C E V C o u t + 1;
end%

M E V d a t a1= z e r o s(1 ,9);M E V d a t a2= z e r o s(1 ,9);E V F l a g1 = 0;
E V F l a g2 = 0;
C E V d a t a = 0;f c l o s e( ’ a l l ’);endf%
S T D d a t a = s t d( a l l d a t a);%
M e a n d a t a = m e a n( a l l d a t a);
A L L d a t a = v e r t c a t( E V d a t a1 , E V d a t a2);%
L S B S u m = s u m( A L L d a t a ,2);c s v _ f i l e = [ o u t d a t a _ d i r ’F i l e - n a m e. c s v ’]c s v w r i t e( c s v _ f i l e , A L L d a t a);f c l o s e( ’ a l l ’);E V d a t a1= z e r o s(1 ,9);E V d a t a2= z e r o s(1 ,9);A L L d a t a= z e r o s(1 ,9);end
end85