次世代広帯域 X 線撮像分光衛星に向けた
X 線 SOI ピクセル検出器多層化システムの開発
京都大学大学院 理学研究科 物理学第二教室 宇宙線研究室
立花 克裕
2018 年 1 月 25 日

Abstract
超巨大ブラックホールや超新星残骸など宇宙の多くの天体は 0.5 keV から 10 keV またはそれ以上の、広い帯域にわたって X 線を放射している。したがってその性質を解明するには広帯域での X 線観測が要である。∼10 keV 以上の帯域では非 X 線バックグラウンド(NXB) が支配的となるため、検出器の周りをアクティブシールドで取り囲み、時間分解能の高い素子による反同時計数法で NXB を除去する必要がある。これまでに Si と CdTe
両面ストリップ検出器を積層したハイブリッド構造の検出器が実現されている (e.g.,「ひとみ」HXI (Hard X-ray Imager) ) が、5 keV 以下の検出が難しい。そこで我々は X 線 SOI
ピクセル検出器「XRPIX」を多層化するシステムを提案する。
XRPIX は SOI (Silicon On Insulator) 技術を用いた検出部・読み出し回路一体型の検出器である。各ピクセルにイベントトリガー機能を備えることで、<10 µs の時間分解能を実現する。また裏面照射型とすることで ∼0.5 keV から感度をもち、広帯域撮像分光が可能となる。さらに、複数の層が反応したイベントを読み出すコンプトンカメラとしても利用でき、コンプトン散乱する際の散乱異方性から、コンプトンイベントを再構成することでX 線偏光観測も期待される。
焦点位置は１箇所しかないため、焦点ボケを防ぐためには全ての検出器を近づけて積層する必要がある。そこで我々は 24.6 mm×15.3 mm の大面積素子「XRPIX5b」を開発し、多層化システムのプロトタイプとして制御基板、フレキシブルプリント基板 (FPC)、チップ実装用基板を設計した。汎用読み出し基板にコネクタを用いてチップ制御基板を積層し、FPC でチップ実装用基板と 1 対 1 に接続する。各制御基板に 1 つの FPGA を搭載し、複数の素子を並列に制御することが可能である。汎用読み出し基板の FPGA が全素子を統括し、各素子のイベント情報から読み出す領域を決定し、PC へのデータ送信を行う。
最大 8 層の積層が可能で、チップ間距離は最小で 9 mm である。また汎用読み出し基板のNIM 入出力を用いることで、シンチレータなど外部の検出器と同時・反同時計数をとることも可能である。シミュレーションを行い複数の FPGA が設計通りの動作をしていることを確認した。さらに多層化システムと設計したロジックによる読み出しで X 線スペク
トルの取得に成功し、システムの動作実証ができた。

i

目次
第1章
1.1

はじめに
X 線天文学 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.1 超新星残骸 G306.3−0.9 . . . . . . . . . . . . . . . . . . . . . . . . .
従来の観測装置の問題点と次世代広帯域撮像分光衛星の開発 . . . . . . . .

1
1
1
3

第2章
2.1
2.2
2.3

広帯域 X 線撮像分光衛星「FORCE」
FORCE 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
広帯域ハイブリッド X 線撮像装置 . . . . . . . . . . . . . . . . . . . . . . .
X 線偏光観測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.1 コンプトン散乱型偏光計 . . . . . . . . . . . . . . . . . . . . . . . .
2.3.2 天体からの偏光 X 線 . . . . . . . . . . . . . . . . . . . . . . . . . .

6
6
6
7
7
10

第3章
3.1

X 線 SOI ピクセル検出器「XRPIX」
SOI ピクセル検出器の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.1.1 バックゲート効果抑制のための BPW . . . . . . . . . . . . . . . . .
X 線 SOI ピクセル検出器 「XRPIX」 . . . . . . . . . . . . . . . . . . . . .
3.2.1 XRPIX5b 素子の仕様 . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.2 XRPIX5b の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
XRPIX の制御と読み出しの手順 . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1 イベント駆動読み出し . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.2 フレーム読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ピクセル回路とアナログ読み出し回路 . . . . . . . . . . . . . . . . . . . . .
3.4.1 トリガー回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2 ピクセルアナログ回路と周辺読み出し回路 . . . . . . . . . . . . . .
周辺回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1 イベント情報の出力 . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.2 ヒットパターン読み出し回路 . . . . . . . . . . . . . . . . . . . . .
3.5.3 バッドピクセルマスク . . . . . . . . . . . . . . . . . . . . . . . . .

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21

SOI ピクセル検出器多層化システム
多層化システムの設計の検討 . . . . . . . . . . . . . . . . . . . . . . . . . .
多層化システムの構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.1 チップボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.2 サブボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.2.3 フレキシブルプリント回路基板 . . . . . . . . . . . . . . . . . . . .

24
24
24
25
25
28

1.2

3.2

3.3

3.4

3.5

第4章
4.1
4.2

ii

4.3

4.4
第5章
5.1
5.2

5.3
5.4
第6章

4.2.4 メインボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
データ取得方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.1 データ取得の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.2 FPGA 間の信号線 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.3 ステートダイアグラム . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.4 タイミングチャート . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.5 モジュール構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3.6 データ量の概算と不感時間 . . . . . . . . . . . . . . . . . . . . . . .
データ取得ロジックのシミュレーション検証 . . . . . . . . . . . . . . . . .

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47

多層化システムの実証と性能評価
実験のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
設計基板の動作実証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.1 サブボードの単体動作試験 . . . . . . . . . . . . . . . . . . . . . . .
5.2.2 全系の接続によるフレーム読み出し試験 . . . . . . . . . . . . . . .
5.2.3 イベント駆動読み出し . . . . . . . . . . . . . . . . . . . . . . . . .
多層化システム用ファームウエアを用いた読み出し . . . . . . . . . . . . .
今後の展望 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

50
50
50
52
52
54
55
58

まとめ

59

iii

図目次
1.1
1.2
1.3
1.4
1.5

超新星残骸 G306.3−0.9 の X 線イメージ . . . . . . . . . . . . . . . . . . . .
超新星残骸 G306.3−0.9 の X 線スペクトルとフィッティング結果 . . . . . .
すざく/XIS で取得した非 X 線バックグラウンドのスペクトル . . . . . . .
ひとみ搭載の硬 X 線撮像検出器 HXI . . . . . . . . . . . . . . . . . . . . . .
両面 Si ストリップ検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2
3
4
5
5

2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8

次世代 X 線天文衛星 FORCE のイメージ . . . . . . . . . . . . . . . . . . .
反同時計数法による NXB 除去の概念図 . . . . . . . . . . . . . . . . . . . .
ハイブリッド構造の概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . .
FORCE の検出感度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
読み出しシステムの構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
コンプトン散乱の概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
シンクロトロン放射のビーミング効果 . . . . . . . . . . . . . . . . . . . . .
散乱による偏光 X 線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6
7
7
8
8
9
11
11

3.1 SOI ピクセル検出器の構造図 . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 BPW の有無による MOSFET の特性変化 . . . . . . . . . . . . . . . . . . .
3.3 XRPIX5b のチップ写真 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 XRPIX5b のブロック機能図 . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5 イベント駆動読み出しのフローチャート . . . . . . . . . . . . . . . . . . .
3.6 XRPIX5b のピクセル回路とアナログ信号読み出し回路 . . . . . . . . . . .
3.7 XRPIX5b のアナログ読み出し回路の模式図 . . . . . . . . . . . . . . . . . .
3.8 波高値読み出しのタイミングチャート . . . . . . . . . . . . . . . . . . . . .
3.9 パターン情報の出力の模式図 . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10 ヒットパターン回路の 1 ユニット . . . . . . . . . . . . . . . . . . . . . . .
3.11 ヒットパターン読み出しの模式図 . . . . . . . . . . . . . . . . . . . . . . .
3.12 ヒットパターン読み出しのタイミングチャート . . . . . . . . . . . . . . .
3.13 パターンマスク書き込みのタイミングチャート . . . . . . . . . . . . . . .
3.14 ラインマスク書き込みのタイミングチャート . . . . . . . . . . . . . . . . .

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22
22
23
23

多層化システムの概略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
システムのブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
チップボードの表面の写真 . . . . . . . . . . . . . . . . . . . . . . . . . . .
チップボードの裏面側の写真 . . . . . . . . . . . . . . . . . . . . . . . . . .
サブボードの写真 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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27
27
28

4.1
4.2
4.3
4.4
4.5

iv
4.6 フレキシブルプリント回路基板の写真 . . . . . . . . . . . . . . . . . . . . .
4.7 両面 FPC の仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.8 両面 FPC の断面図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.9 S /H とクロストークの関係 . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.10 FPC の信号線の割り振り . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.11 SEABAS ボードの写真 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.12 入力/出力バッファープリミティブ . . . . . . . . . . . . . . . . . . . . . . .
4.13 イベント駆動でのステートダイアグラム . . . . . . . . . . . . . . . . . . .
4.14 フレーム読み出しでのステートダイアグラム . . . . . . . . . . . . . . . . .
4.15 各ステートでの信号線の役割と方向 . . . . . . . . . . . . . . . . . . . . . .
4.16 波高値データ取得のタイミングチャート . . . . . . . . . . . . . . . . . . .
4.17 読み出し領域指示のタイミングチャート . . . . . . . . . . . . . . . . . . .
4.18 メイン FPGA のモジュール構成 . . . . . . . . . . . . . . . . . . . . . . . .
4.19 サブ FPGA のモジュール構成 . . . . . . . . . . . . . . . . . . . . . . . . . .
4.20 テストベンチの概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.21 フレーム読み出しのシミュレーション結果 . . . . . . . . . . . . . . . . . .
4.22 イベント駆動読み出しのシミュレーション結果 . . . . . . . . . . . . . . .

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29
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49

実験のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
フレーム読み出しによる生イメージ . . . . . . . . . . . . . . . . . . . . . .
イベントセレクションの関係図 . . . . . . . . . . . . . . . . . . . . . . . .
241
Am と 57Co のスペクトル . . . . . . . . . . . . . . . . . . . . . . . . . . .
イベント駆動読み出しの実験の様子とカウントマップ . . . . . . . . . . . .
イベント駆動読み出しの波高値ヒストグラム . . . . . . . . . . . . . . . . .
波高値データ送信ステートのオシロスコープの画像 . . . . . . . . . . . . .
241
Am のスペクトルの比較 . . . . . . . . . . . . . . . . . . . . . . . . . . .

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56
57
57

5.1
5.2
5.3
5.4
5.5
5.6
5.7
5.8

v

表目次
1.1

ひとみ HXT+HXI の基本性能 . . . . . . . . . . . . . . . . . . . . . . . . . .

4

4.1

XRPIX5 単体試験での電流値 . . . . . . . . . . . . . . . . . . . . . . . . . .

31

1

第1章

はじめに

1.1 X 線天文学
1962 年に B. Rossi と R. Giacconi によって X 線天体が発見されて以来 50 年以上にわたって、気球やロケット、人工衛星を用いた観測によって X 線天文学は急速に発展した。1970
年に世界初の X 線天文衛星 Uhulu が打ち上げられて以来、長期間観測できる X 線天文衛
星は X 線天文学の要となっている。今日まで数々の X 線天文衛星が打ち上げられ、数万におよぶ X 線天体が見つかっている。
これまで様々な天体からの X 線放射が観測され、その背景にある物理過程が研究されてきた。宇宙に存在するほとんどの天体が X 線を放射しており、本修士論文ではそれら全てを紹介することはできない。そこで私が日本の X 線天文衛星すざくを用いて研究を行った、超新星残骸 G306.3−0.9 を例に紹介する [1]。

1.1.1

超新星残骸 G306.3−0.9

重力崩壊や核燃焼によって超新星爆発が起こり、星間空間に飛び散った星の構成物質(イジェクタ) は星間物質と衝突することで衝撃波を形成する。衝撃波は星間物質やイジェ
クタを加熱し、超高温のプラズマを形成し X 線で明るく輝く。このような超新星爆発の痕跡が超新星残骸 (Supernova Remnant: SNR) である。SNR からの X 線を観測することで、プラズマ温度や元素組成、電離度を測ることができ、爆発機構を探る重要な手がかりとなる。
超新星残骸 G306.3−0.9 は、2011 年に Swift の銀河面サーベイで新たに見つかった SNRであり [2]、Chandra による 5 ks の追観測で数 pc のサイズから年齢が数千年と推定された [3]。さらに XMM-Newton によって強い Fe-Kα 輝線が発見され、Ia 型 SNR であることが示唆されている [4]。近年の Ia 型 SNR の観測によると、中心で合成される Fe は Si, S な
ど外層の中間質量元素 (Intermediate Mass Element: IME) よりも電離度が低い傾向にある。
これは希薄な環境で元素の階層構造を保ったまま爆発し、逆行衝撃波が元素を外側から加熱したと解釈される (e.g., [5]) 。一方、先行研究では Fe と IME を同じ電離状態で説明している [4][6]。そこで我々は、Fe-K 帯域でバックグラウンドが低く分光性能の良い、X
線天文衛星すざくの X 線撮像分光器 (X-ray Imaging Spectrometer: XIS[7]) のデータ解析を行った。
図 1.1 に、すざく/XIS によって得られた G306.3−0.9 の X 線イメージを示した。白実線
内をソース領域、白点線で囲まれた領域をバックグラウンド領域として、解析を行った。
図 1.2 に G306.3−0.9 のバックグラウンドを差し引いた後の X 線スペクトルとフィッティ
ング結果を示す。まず先行研究と同様に、衝撃波加熱された星間物質 (図中黒線) による

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Publications of the Astronomical Society of Japan

2

Galactic latitude (degree)–0.75(a) 0.50-5.50 keV(b) 5.50-8.00 keV(c) 6.32-6.62 keV

–0.80
–0.85
–0.90
–0.95
–1.00
306.40 306.35 306.30 306.25 306.20

306.40 306.35 306.30 306.25 306.20

306.40 306.35 306.30 306.25 306.20

Galactic longitude (degree)

Galactic longitude (degree)

Galactic longitude (degree)

Fig. 1. Band-limited images with XIS 0+1+3 in the logarithmic scale: (a) 0.50–5.50 keV, (b) 5.50–8.00 keV, and (c) 6.32–6.62 keV tracing Fe Kα. The overlaid

図 1.1: XIS0+1+3 による超新星残骸 G306.3−0.9 の X 線イメージ [1]。(a) 0.5–5.5 keV、(b) 5.5–
ellipses are the source (solid) and background (dashed) extraction regions. The vignetting effect was corrected after the NXB subtraction.

8.0 keV、(c) 6.32–6.62 keV (Fe-Kα バンド) のイメージである。白実線内をソース領域、白点線で囲まれた領域をバックグラウンド領域として解析した。
resolutions of XRTs are 1′ .9–2′ .3 in the half-power diameter (HPD) with almost no dependence onr
Fo

X-ray energies and off-axis angles within ∼ 10%. The total effective area of the operational three
電離平衡プラズマと、逆行衝撃波によって加熱されたイジェクタの電離進行プラズマ(図2
中赤線
ットを行った1.2at左an)。すると、
Fe-Kα
sensors)isの二成分でフィ
480 cm at 8 keV.
The low-Earth(図orbit
altitude of ≈550
km輝線の中心値がモデルがenables the low and stable
データに比べて高エネルギー側にずれ、N 字型の残差が残った。これは、Fe が IME より
background environment.
も低電離であることを示唆する。そこで、新たに Fe を表す電離進行プラズマを加えたと
The XIS was operated with the full-window and normal-clocking mode. The spaced-row
ころ (右図青実線) 、Fe-Kα 輝線の再現に成功した。また、フィッティングから求まった Fe
charge injection was applied to mitigate the degradations in the energy gain and resolution. The dataの電離度 (log τFe = 10.24 ± 0.03 cm−3 s) は IME の電離度 (log τIME = 11.17 ± 0.07 cm−3 s) よreduction was done with the software package HEASoft version 6.22 and the pipeline processing verりも一桁低く、温度が高いことがわかった。このことから、G306.3−0.9 においても Fe がsion 3.0. With this processing, the latest and final Suzaku calibration database released on 2016 April
その他の元素に比べて中心に集中する階層構造を保っていることが示唆される。プラズマ
01 was applied to register energies of X-ray events using the method described by Uchiyama et al.
の電離状態の違いは輝線エネルギーの微妙な差で現れるので、その正確な測定にはエネル(2009) and Sawada et al. (2012). We removed eventsXduring
the South Atlantic Anomaly passages,
ギー分解能の良い検出器が必要である。当時の線観測装置のうち、最も分光性能の高い
すざくで観測したことにより、IMEdaytimeの電離状態の差を初めて示すことができた。まthe Earth elevation angles below 5◦ ,Fe
theと
Earth
elevation angles below 20◦ . The exposure after
た、
0.7–10.0iskeVットを行ったことで、軟X 線帯域で顕著な銀河系内の星間the reduction
190の帯域でフィ
ks. We eliminatedevents of flickering pixels
with noisy pixel maps1 . We further22
吸収量cm−2 ) を正確に見積もることができ、
G306.3−0.9の年齢を ∼for8500
removed((1.2–1.3)×10
their adjacent neighbors
as these also contributed to degrading
spectral performancethe
年と求めることができた。
present data. These maskings reduced the event numbers to 85%, 45%, and 89% for XIS 0, 1, and 3,
図 1.1(a)、(c) のように、Fe-Kα バンドを放射している領域は全バンドでの放射よりも中respectively.
心集中しているように見える。しかし、すざくの角度分解能 (∼2 分角) による制限から領Response files were generated by xisrmfgen and xissimarfgen (Ishisaki et al. 2007) and Non–
域に分けた解析はできなかった。また、∼ 7.1 keV に Fe-Kβ 輝線の兆候が見られたが、こ
X-ray Background1.2(NXB)
events were retrievedby xisnxbgen (Tawaet al.
2008)
with the same
verのバンドでは第節で後述する非X 線バックグラウンド
(Non
X-ray
Background:
NXB)
sionの影響が顕著になり、有意な検出はできなかった。
of the calibration database. In the calculation of the effectivearea,
an extended
source with
[8]
Fe-Kβ とFe-Kαの輝線強度比を領
uniform X-ray brightness was
assumed. Losses of effective area due to the removal of the noisy
域ごとに求めることで、Fe イジェクタの性質についてより迫ることができると期待される。そのためには、空間分解能が高く、NXB
pixels and the neighbors were taken into accountby を低く抑えられる検出器が必要となる。まthe method provided by the XIS team1 .
た SNR は二成分またはそれ以上のプラズマからの放射や非熱的放射が存在するため、広帯域観測を行いそれぞれの成分の寄与を正確に見積もる必要がある。
1
See ⟨https://heasarc.gsfc.nasa.gov/docs/suzaku/analysis/xisnxbnew.html⟩.

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55
56
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58
59
60

第 1 章 はじめに

5
https://mc.manuscriptcentral.com/pasj

iew
ev

rR

Fo

9
10
11
12 of Japanlications of the Astronomical Society
13
14
1.2. 従来の観測装置の問題点と次世代広帯域撮像分光衛星の開発
3
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
図 1.2: 超新星残骸
G306.3−0.9 の X 線スペクトルとフィッティング結果 [1]。それぞれ上段がバッ
34
クグラウンドを差し引いた後のスペクトルとモデル、下段がモデルとデータの残差を表す。上段
35 帯域の拡大図を示す。(左) 電離平衡プラズマモデル (黒実線) +電離進行プラズマモ
右上は Fe-Kα36
デル (赤実線)。(右) 左図に Fe を表す電離進行プラズマモデル (青実線) を加えたもの。Fe-Kα 輝線
37が再現されていることがわかる。
38
39
40
41
42
43
44
第 1.1 節で紹介したように、ブラックホールや超新星残骸は0.5 keV から 10 keV また
45
はそれ以上の広い帯域にわたって
X 線を放射している。したがってその性質を解明する
46
47
Fig. 3. Background-subtracted spectra (black crosses
FI and gray onesBI) with (Charge-Coupled
the best-fit models (histograms). Individualには広帯域での X 線観測が必要である。すざく/XIS forのような
X 線forCCD
48
different ejecta modelling:singleejecta models
and b) andmulti-τ ejecta models (c–e). The single ejecta models are those with th
Device) は、優れた分光性能(140 eV
FWHM@6(a keV)と空間分解秒角を実現するピクセ
49(a) and SE17-like ones (b). X
The線天文衛星の主力検出器である。しかし
multi-τ ejecta models assume different Fe-dominant ejecta conditions:
single-τFe ejecta (c), contin
50 µm) を実現し、現在のルサイズ (24CCDは図51
shock condition (d), and discrete-τ Fe ejecta characterized by two-τ components (e). The black dashed and dotted
1.3 に示すように、∼a plane-parallel
5 keV 以上の帯域では衛星軌道上を飛び交う宇宙線粒子起源の
NXB
52
components and show apec for ISM and Gaussian for the Fe-L line, respectively. The solid curves with red, blue, and light blue areの影響が顕著になる。したがって
10 keV 以上の帯域の観測は困難であり、第 1.1 節で述
53
and show Ejecta 1, 2, and 3, respectively (table 1). The insets show closed-up view of the FI spectra in the Fe-K band.
54
べたように Fe-K 輝線周辺の信号雑音比が悪く、Fe-Kβ 輝線の検出は非常に明るい天体に
55
限られる。
56
NXB による影響を抑え、5–80 keV の帯域で撮像分光に成功したのが2016 年 2 月に打57958
ち上げられたひとみ衛星の硬 X 線撮像検出器 (Hard X-ray Imager: HXI) である [10]。HXI
https://mc.manuscriptcentral.com/pasj
59の外観を図
601.4、基本性能を表 1.1 に示す。ミラーの焦点面に 4 層の厚さ 0.5 mm の Si 両面

w
vie
Re

ly
On

or

1.2 従来の観測装置の問題点と次世代広帯域撮像分光衛星の
開発

ly
On

ストリップ検出器と 1 層の厚さ 0.75 mm の CdTe 両面ストリップ検出器を積層し、周りをBGO アクティブシールドで取り囲んでいる。両面ストリップ検出器は、それぞれ検出器
and b) and multi-τ ejecta models (c–e). The single ejecta models are those with the CO16-like parametersの上面と下面に垂直に配置されたストリップで発生した電荷を読み出すことで、反応位置
dels assume different Fe-dominant ejecta conditions: single-τ Fe ejecta (c), continuous-τ Fe ejecta underとエネルギーを測定することができる
図common1.5)。読み出しに用いられている LSI は、波高τ Fe ejecta characterized by two-τcomponents (e). The black dashed and dotted curves are (the
値が設定した閾値を超えると、トリガー出力する。このトリガー出力とシールドからの信n for the Fe-L line, respectively.
The solid curves with red, blue, and light blue are the ejecta components
号の間で反同時計数をとることで、
NXB を除去することができる。さらに検出器を積層The insets show closed-up viewof the FI spectra in the Fe-K band.
することで、30 keV 以下を Si 検出器、20–80 keV までを原子番号の大きい CdTe 検出器で検出し、5–80 keV の広帯域観測を実現した。しかし、ストリップ検出器は長いストリッ
9プ構造による大きな容量によって、ノイズ性能が制限されてしまう。そのため、5 keV 以

sses for FI and gray ones for BI) with the best-fit models (histograms). Individual panels show results ofhttps://mc.manuscriptcentral.com/pasjこれらは主に X 線望遠鏡と検出器の画素サイズに依存して決まる。現行の Chandra は空間分解能が 0.5 秒角、XMM-Newton は 12 秒角と非常に優れた空間分解能であったが、 低
い NXB を同時に満たすことができていないため Ni の精密撮像を行うことができていない。以上から、NXB を効率良く抑えることのできる検出器を開発し、高空間分解能の X
線望遠鏡を搭載した衛星に搭載することによって、我々の目的を達成することが初めて可4
第 1 章 はじめに能となる。

影響が顕著なバンド

図 1.3: すざく
NXB のスペクトル[9]。∼ 5 keV以上の帯域でNXB の影響が顕著
図/XIS
1.5:で取得した
Suzaku 搭載の
X 線 CCD で取得した
NXBのスペクトル。
になる。
表 1.1: ひとみ HXT+HXI の基本性能 [12]。
エネルギー帯域
エネルギー分解能 (FWHM)
視野
空間分解能 (HPD)
有効面積
時間精度

5–80 keV
900 eV@14 keV, 1500 eV@60 keV
9.1 × 9.1 分角
102′′
338 cm2 @30 keV
10 µs

下の帯域では X 線イベントの検出が難しい。超新星残骸やブラックホールは 0.5 keV から
10 keV 以上の広い帯域にわたって X 線放射しているため、その性質を正確に見積もることは難しい。また空間分解能は 102′′ (HPD) であり、領域ごとの解析は見かけが大きい天体でなければ難しい。またバックグラウンドの混入により、ガスや塵に埋もれた活動銀河
核を含む暗い遠方の天体の探査が困難である。
そこで我々の研究室では次世代広帯域撮像分光衛星「FORCE」計画を推進している。これは 10 秒角の優れた空間分解能と、前に述べた問題を解決する検出器を搭載することで0.5–80 keV を広帯域撮像分光観測を実現する計画である。第 2 章で FORCE について紹介する。

1.2. 従来の観測装置の問題点と次世代広帯域撮像分光衛星の開発

4.3

HXI 用両面 Si ストリップ検出器

4.3.1

片面および両面ストリップ検出器

5

シリコンストリップ検出器 (Silicon Strip Detector:SSD) は n 型シリコンウェハーの上にスト
リップ状の p+ 型シリコンを pn 接合した検出器である。各ストリップは独立な pn 接合ダイオードとなるため、独立に電気信号を読み出すことができる。放射線が SSD に入射し、電子正孔対が発生すると内意部の電場によって、正孔は最も近傍の p+ 半導体のストリップに、電子は逆側の n+ 半導体へと引き寄せられる。どのストリップが信号を出したかによって入射粒子の反応位置が一次元で分かることになる。
両面 Si ストリップ検出器は図 4.4 のように、n+ 側にも p+ 側と垂直になるようにストリップ
構造を持ち、入射粒子の反応位置の 2 次元情報を得ることができる。DSSD のメリットは、位Figure10. ひとみ搭載の硬(left) Conceptual
drawing
of30theImager. Each DSSD
置分解能に加え、応答が早く、不感時間もnsecHardとプラスチックシンチレータにと同じくら
図 1.4:
X 線撮像検出器
HXI[11]。焦点面に
4X-ray層の Si 両面ストリップ検出器と1 層 has a sizof 0.5
resulting in 2 mmBGO
in total
thickness, the same as that of the PIN detectの mm,
CdTe 検出器を積層し、周りをアクティブシールドで取り囲んでいる。
い短いことである。またメッシュ状にストリップを配置することで、ニ次元ピクセル検出器にA CdTestrip detector has a size of 3.2⇥3.2 cm2 and a thickness of 0.75 mm. A sta
比べ、はるかに少ない読み出しチャンネル数で、ニ次元分解能が得られることもメリットであcross-strip
is mounted
in a well-type BGO(right) Photograph of Hる。図 4.4detectorsの DSSD では、
Al 電極とストリップの間にはSiO2 shield.
による表面処理が施され、これがコンデンサーとして働くことでノイズとなるリーク電流を防いでいる。また n 側のストリップ間には p+ ストップによるストリップ間の電気的な分離が施されている。

In the Si/CdTe Compton camera, events involving the incident gamma-ray bei
and fully absorbed in the CdTe detectors are used for Compton imaging. The
calculated by solving the Compton kinematics with information concerning depositions recorded in the detectors. In principle, each layer could act notalso as an absorber part. A very compact, high-angular resolution (finenessby fabricating semiconductor imaging elements made of Si and CdTe, which
position resolution, high-energy resolution, and high-temporal resolution. As s
the detector consists of 32 layers of 0.6 mm thick Si pad detectors and eight layewith a thickness of 0.75 mm. The sides are also surrounded by two layers of C

図4.4:
1.5: 両面シリコンストリップ検出器
両面inside
Si ストリップ検出器[13]。
The camera is then mounted
the bottomof a well-type active shield (F図of employing a narrow FOV is that the direction of incident -rays is const
If the Compton cone, which corresponds to the direction of incident gamma
FOV, we can reject the event as background. Most of the background cancondition.51 The opening angle provided by the BGO shield is ⇠10 degree
PCuSn collimator restricts the field of view of the telescope to 300 for photon

6

第2章

広帯域 X 線撮像分光衛星「FORCE」

Soft X-ray Performance o
2.1 FORCE 概要

y Astronomical SOI Pixel S
我々の研究室は次世代広帯域 X 線撮像分光衛星「FORCE (Forcusing On Relativistic universe and Cosmic Evolution)」計画を推進している (図 2.1)。ブラックホールや超新星残骸は 0.5 keV から 10 keV 以上の広い帯域にわたって X 線を放射しており、FORCE では
0.5–80 keV の広帯域 X 線を、10 秒角の優れた空間分解能で観測することが目的である。

Sodai Harada (Kyoto Univ.)

2.2 広帯域ハイブリッド X 線撮像装置

naka, H. Uchida, H. Matsumura, M. Itou, K. Tacori, Y. Nishioka, N. Takebayashi, S. YokoyamaK), S. Kawahito, K. Kagawa, K. Yasutomi, S. Shlege), T. Kohmura, K. Hagino, K. Tamasawa, K
広帯域で観測を行うために検出器に求められる性能は、CCD と同程度のエネルギー分解
能とノイズ性能をもちながら、1 kHz 程度のレートで信号を出すシールドとの反同時計数を行うために十分な時間分解能を有する素子である。これを可能にするのが SOI (Silicon-OnInsulator) 技術を用いた、X 線 SOI ピクセル検出器である。X 線 CCD とは異なり、CMOS
LSI プロセスによって製造されるため、各ピクセルに読み出し回路とトリガー回路を搭載することができる。トリガー出力により X 線が到来した時刻を知ることができ、< 10 µs の時間分解能が達成できる。ひとみ/HXI と同様に、SOI ピクセル検出器と CdTe ストリップ
検出器を積層し、周りをアクティブシールドで取り囲む (図 2.2)。シールドと反同時計数をとることで影響を抑えることができる。SOI ピクセル検出器を「透過型」とし、0.5–20 keVまでの低エネルギー X 線を 1 枚もしくは複数の SOI ピクセル検出器で、20–80 keV の高エネルギー X 線を CdTe ストリップ検出器で検出することで広帯域撮像分光を実現する。
このような透過型の検出部を導入することで、広い範囲のエネルギーをコンパクトな検出器素子でカバーすることが可能となり、アクティブシールドと組み合わせて低バックグ

escription

X-ray Silicon“XRPIXʼʼ, fortes (e.g., FORCE).

tandardnomy satellites.
uch as a poor

Figure1: Focusing On Relativistic
図 2.1: 次世代 X 線天文衛星 FORCE のイメージ。
universe and Cosmic Evolution(FORCE satellite)

X-ray SOIPIX with Active Shield
X-ray SOIPIX with
Active Shield
X-ray

The thickness of thdetect X-rays withessential.
We already have aresolution of XRPIX
300 eV). To improv
XRPIX6E. XRPIX6b
Depleted Diode) st
conference). We re2.3. X 線偏光観測½IPHSJZMIw

X-ray
hard soft7< 20 keV > 20 keV

cosmic ray(NXB,BG)

SOIPIX

1EMR7IRWSV

actiZIWLMIPH

4 mm
CdTe 750 µm

・ERXMGSMRGMHIRGI 2<&rINIGXMSR

32 mm

・LMXTEXXIVRWIPIGXMSR 2<&rINIGXMSR

44 mm

・dirIGXTMxIPEGGIWW <Vay rIEHSYX

図 2.3: ハイブリッド構造の概念図。

図 1.6: 反同時計数法による NXB の除去の概念図。黒破線は NXB 除去後期待されるスペ
図 2.2: 反同時計数法による NXB 除去の概念図。
クトル

ラウンドの検出器がコンパクトに実現される (図 2.3)。図 2.4 に、厚さ 260 µm の SOI ピク
セル検出器 1 層と厚さ 750 µm の CdTe 検出器 1 層を積層した場合の検出感度を示す。SOI
ピクセル検出器については、第 3 章で詳しく述べる。
このシステムの実現には、SOI ピクセル検出器と CdTe ストリップ検出器を並列で制御し、アクティブシールドとの反同時計数をとる制御システムが必要となる。SOI ピクセル検出器または CdTe 検出器と、アクティブシールドが同時にトリガーを出した場合は NXB
イベントだと思われるため、そのイベントは捨てる。また、複数の SOI ピクセル検出器
や CdTe 検出器で同時にトリガーが出た場合は、X 線がある層でコンプトン散乱し、他の層と反応した可能性がある。入射 X 線のエネルギーを正確に見積もるためには、反応があった全ての層から読み出しを行い、解析する必要がある。そこで図 2.5 のように読み出しシステムを構成する。SOI ピクセル検出器と CdTe 検出器、アクティブシールドをそれ
ぞれ FPGA を用いて並列に制御し、アナログ読み出しを別々に行う。同時計数・反同時計
数をとることで、読み出すか否かを決定する。本研究では FORCE の読み出しシステムの構築を目標とし、SOI ピクセル検出器側のプロトタイプとして複数の SOI ピクセル検出器の多層化システムの開発を推進した。

2.3 X 線偏光観測
多層化システムにおいて、入射 X 線がある層でコンプトン散乱し、他の層で吸収されたイベントを多数観測することで、X 線偏光観測にも応用が可能である [16]。本章ではコンプトン散乱を利用した X 線偏光観測と、天体からの偏光 X 線について紹介する。

2.3.1

コンプトン散乱型偏光計

コンプトン散乱の断面積は入射 X 線の偏光方向に依存する。図 2.6 に示すように、入射した X 線光子がコンプトン散乱によって入射方向から角度 θ の方向へ散乱された場合を考える。このとき入射 X 線光子のエネルギーの一部を電子が受け取って、ある方向に散ドバンド性能

導体検出器の硬 X 線感度は空乏層の厚みで決まる。これまでの開発で SOIPIX では 260µm、CdTe はµm の空乏層が実現されており、
80keV X 線に対する量子効率は55%で検出可能である（図3.16）。こ8
第 2 章 広帯域 X 線撮像分光衛星「FORCE」

ベース仕様とする。さらなる感度上昇を目指し、SOIPIX の空乏層の厚み 500µm をゴール仕様とする。

XRPIX (SiO2= 1.0um + Si=260.0um) + CFRP (C=1000.0um) + CdTe (750.0um)
QE_SiO21um_Si260um_C1000um_CdTe750um_v1.qdp

0.8

1方、軟 X 線側は SOIPIX を裏面照射型として使用することで高い感度を得る。また、デブリ対策や放射

0.4

QE

0.6

SOIPIX
260μm

0.2

SOIPIX &OBL/OBF 1μm

CFRP CdTe-Strip
Package 750μm
1000μm0(Baseline)
1

10
X−ray Energy [keV]100

図 2.4: FORCE の検出感度。厚さ260 検出感度（ベース仕様）µm の SOI ピクセル検出器 1 層と厚さ 750 µm の CdTe 検出
図 3.16:器 1 層の場合 [17]。

性の点からも裏面照射型が望ましい。SOIPIX は可視光にも感度を持つため、裏面に光学遮断層を施す
3.3. 広帯域ハイブリッドＸ線撮像装置 (WHXI)

S
h
i
e
l
d
(MXS)

SOIPIX FE

CdTe

センサー筐体のすぐそばに置く

AE
HV

FPGA
Shield

AE

FPGA

HV

SOIPIX/
CdTe

AE

FE

45

SpW

SpW

SpW

DE

HV
FPGA

センサー筐体

SpW

HV

図
[17]。
図 2.5:
3.19:読み出しシステムの構成
読み出しシステムの構成

3.3.3 現在得られている性能
ファインピッチ CdTe 両面ストリップ検出器
表 3.14 に現在得られている CdTe 両面ストリップ検出器 (DSD: Ddouble-Sided Strip Detector) 素子の性能を

2.3. X 線偏光観測9乱される。この過程により運動エネルギーを得た電子を反跳電子と呼ぶ。散乱 X 線のエ
ネルギーと散乱角の関係式は以下の式で表される [20]。

E=

E0
E0
1 + 1+m
2 (1 − cos θ)
0c

(2.1)

ここで、E0 は入射 X 線のエネルギー、E は散乱 X 線のエネルギー、m0 c2 は電子の静止エネルギー (511 keV) 、θ は入射 X 線の進行方向と散乱 X 線の進行方向のなす角である。散乱 X 線の原子 1 個あたりの散乱微分断面積 dσ/dΩ は、Klein-Nishina の式
[
]2 [
][
]
ϵ02 (1 − cos θ)2dσ
1
1 + cos2 θ
2
= Zre
1+
(2.2)
dΩ
1 + ϵ0 (1 − cos θ)
2(1 + cos2 θ)[1 + ϵ0 (1 − cos θ)]
で与えられる [20]。ここで、ϵ0 ∼ E0 /m0 c2 である。式 2.2 を書き換えると、[]
re2 E 2 E0
dσ
E
2
2
=Z
+
− sin θ cos ϕdΩ
2 E02 EE0

(2.3)

となる。ここで、ϕ は入射 X 線の電場ベクトルと散乱 X 線の進行方向の x-y 平面への射影との間の角である。式 2.3 より、散乱確率は ϕ が 90◦ 、270◦ のときに最大となり、0◦ 、180◦のときに最小となる。つまり、散乱 X 線は入射 X 線の偏光方向に対して垂直な方向に散乱されやすい。

scattered X-ray✓

E
incident X-ray

図 2.6: コンプトン散乱の概念図。

モジュレーションファクター
偏光計の偏光検出能力の指標の一つとして、モジュレーションファクター Q というパラメータが用いられる。モジュレーションファクターは 100%偏光した X 線を観測したと

第2章

10

広帯域 X 線撮像分光衛星「FORCE」

きの変調と定義され、次の式で表される。

dσ(ϕ = 90◦ ) − dσ(ϕ = 0◦ )Q =dσ(ϕ = 90◦ ) + dσ(ϕ = 0◦ )sin2 θ
=ϵ −1 + ϵ − sin2 θ

(2.4)
(2.5)

観測された X 線源の偏光度 Π はモジュレーションファクター Q を用いて、次の式で求められる。
1 N(90◦ ) − N(0◦ )(2.6)
Π=
Q N(90◦ ) + N(0◦ )ここで、N(ϕ) は ϕ 方向におけるカウントレートである。

MDP (Minimum Detectable Polarization)
ある検出器を用いて X 線源を一定時間観測する際に、nσ の有意度で検出するために必要な X 線源の最小偏光度を MDP (Minimum Detectable Polarization) と呼ぶ。MDP は次の式で表される。
√
nF s ϵA + B
MDP =
(2.7)
F s Qϵ A
T
ここで、F s は観測する X 線源のフラックス (counts sec−1 )、B はバックグラウンドのフラックス (counts sec−1 )、ϵ は検出効率、A は検出器の面積 (cm2 ) である。コンプトン散乱型偏光計の検出効率 ϵ は、入射 X 線が散乱体でコンプトン散乱される確率と、散乱 X 線が吸収体で光電吸収される確率をかけあわせたものである。

2.3.2

天体からの偏光 X 線

磁場による偏光高エネルギーの電子が磁場中を運動するとき、シンクロトロン放射を発する。電子は磁場に対して垂直に加速度を受けるので、シンクロトロン放射は磁場に垂直な方向に偏光する。
単独の電子の運動を考える。電子の速度が光速と比べて十分小さい非相対論的な場合、電子は加速度方向を軸とした双極子放射を行う。電子の速度が光速に近づくと双極子放射に相対論的効果が加わり、図 2.7 のように電子の進行方向に偏った放射となる (ビーミン
グ効果)。このとき、観測者が電子の運動面内にいる場合は直線偏光が、運動面外にいる
場合は楕円偏光が観測される [14]。
実際の天体においては多数の電子がほぼ一様なピッチ角分布をもって存在している。このとき楕円偏光成分は電子の運動面の上下で打ち消され、磁場に垂直な直線偏光成分だけが残る。このとき観測される偏光度はP(ω) =P⊥ (ω) − P∥ (ω)
P⊥ (ω) + P∥ (ω)(2.8)

2.3. X 線偏光観測

AGNの統一モデルの描像
AGNの統一モデルの描像(20160511大村さんコロキ)

電波の強弱はBHの回転速さにも1型2型は、広輝線領域が見える

3. 電波軸に近い観測方向により、電測!

波が強いAGNとして観測される。

わ
ら
)
か

2. セイファート銀河（電波銀河）の

!

11

と
こ
かる

"

1. セイファートとクェーサーの違い

り、一見多様に見えるAGNの本質的な違いが小さく、統一されるものであ

AGNの統一モデル

少数の物理的なパラメーターの違い、観測方向などの見かけ上の違いによ!

2. 構造に関する情報 (散乱による偏光)

X線偏光観測からわかること

11

11

る偏
によ
乱

光

よる(Wilson et al.1995)

かどうかの観測方向の違い

は、中心光源の光度に関るというモデル。

観
光 散
デル
偏 報(
モ
一
ਤ
1.2:
γϯΫϩτϩϯ์ࣹͷϏʔϛϯάޮՌɻ線
図 2.7: シンクロトロン放射のビーミング効果[21]。の統
情
X
GN
する

よ
に
い
あ
違
で
の
の
上
も
け
る
か
れ
見
さ
どの 統一
な
、
向
く
方
さ
測
小
観
が
、
い
い
違
違
な
の
的
ー
質
タ
本
ー
の
ラメ AGN
パ
な
える
的
い
見
理
違
に
物
の
様
の
。
ー
多
数
サ
見
少
デル
ー
一
の
モ
ェ
、
）
像
う
ク
り
河
い
と
銀
像 描 キ)
度
と
ト
波
える
描の
光
る
ー
電
ロ
見
のル
の
ァ
（
コ
が
ル
源
デ
フ
河
デ
域 い
光
電
銀
モモ
領
さん
セイ 中心
、
ト
一一
線 の違
り
ー
村
1.
統
輝
。
、
よ
ァ
の統
広 方向
は
大
に
フ
Nの
、
れる
向
11
AGN
セイ 2型は 観測 測方
測さ にも
AG 605
の
2.
観
て観 速さ
1型 うか
い
1
し
転
近
0
ど
に GNと の回 5)
か
(2
軸
A
波
BH 199電
強い 弱は t al.
3.
波が の強 on e
波
ils
電
(W
よる

A

source散乱体

無偏光ి࣓೾͕ࣗ༝ిࢠʹরࣹ͞ΕΔͱɺࣗ༝ిࢠ͸ి࣓೾ͷి৔ϕΫτϧͷํ޲ʹ
造
体
構
乱
散
ৼಈ͢Δɻ͜ͷͱ͖ɺৼಈ͢Δిࢠͷ଎౓͕ޫ଎ʹൺ΂ͯे෼খ͍͞৔߹ɺೖࣹ
2.無偏光ͨ͠ి࣓೾ͱಉ͡ৼಈ਺ͷి࣓೾͕૒‫ࣹ์ࢠۃ‬ͷ‫ݪ‬ཧͰ์ࣹ͞ΕΔɻ͜ͷΑ͏ͳ光
偏偏光無ࣗ༝ిࢠʹΑΔి࣓೾ͷࢄཚΛτϜιϯࢄཚͱΑͿɻeurc
ਤ 1.3 ͷΑ͏ʹ X ઢ͕ೖࣹͨ͠৔߹ɺτϜιϯࢄཚͷඍ෼அ໘ੵ͸ҎԼͷࣜͰsoද͞ΕΔ [3]ɻ

dσブラックホールT= re 2 sin2 Θ(1.5)
dΩ͜͜Ͱɺre ͸‫ݹ‬యిࢠ൒‫ܘ‬Λද͠ɺre = e2 /m0 c2 Ͱ͋ΔɻΘ ͸ೖࣹ X ઢͷి৔ϕ
2.8: 散乱による偏光 X 線。
Ϋτϧͷํ޲ͱࢄཚ図X ઢͷਐߦํ޲ͷͳ֯͢Ͱ͋Δɻ
·ͨɺແภޫͷ X ઢ͕ೖࣹͨ͠৔߹͸ɺ
降着円盤

2

dσT
2 1 + cos θ
= reP
(1.6)
で表される。ここで、ω は X 線の周波数、はそれぞれ磁場に垂直、平行な成分の放
⊥, P
dΩ
2∥
−p
射強度である。粒子の分布が(N(E)dE =XCEdE) であれば、これを積分すると
ͱͳΔɻ͜͜Ͱɺpower-lawθ ͸ೖࣹ X ઢͷਐߦํ޲ͱࢄཚ
ઢͷਐߦํ޲ͷͳ֯͢Ͱ͋Δɻ
τϜιϯࢄཚͰ͸ɺೖࣹ X ઢͷภޫํ޲ʹਨ௚ͳํ޲ʹΑΓࢄཚ͞Ε΍͍͢ͷ
ͰɺX ઢͷภޫ‫ݕ‬ग़ʹར༻͞ΕΔɻ
p+1

P=

1.1.6

ίϯϓτϯࢄཚ

p + 73(2.9)

ίϯϓτϯࢄཚ͸ X ઢޫࢠͱࣗ༝ిࢠͱͷিಥʹΑΔࢄཚ‫ݱ‬৅Ͱ͋Δɻਤ 1.4 ʹとなる。
ࣔ͢Α͏ʹɺೖࣹͨ͠ X ઢޫࢠ͸ɺίϯϓτϯࢄཚʹΑͬͯೖࣹํ޲͔Β֯౓ θ
超新星残骸からの非熱的 X 線放射成分はシンクロトロン放射であると考えられている。
4
1 つの超新星残骸で空間分解して偏光観測できれば磁場の方向や整列具合、電子の密度を知ることができる。かに星雲に関しては X 線偏光が検出されており、放射機構がシンク
ロトロン放射であることが確かめられている [15]。
銀河団からの硬 X 線成分や、活動銀河核からの連続成分に関しても、偏光観測によってシンクロトロン放射に由来するのか、由来する場合は磁場の方向や整列具合について知ることができる。

散乱による偏光
放射源の天体からの放射が無偏光であっても、周囲に存在する物質による散乱によって観測者には偏光した放射に見えることがある。例えば、ブラックホールの構造については未だわかっていないことが多く、観測結果を説明するモデルが複数提唱されている。図2.8 に示すように、ブラックホール近傍で発生した X 線が降着円盤によって散乱される場
合、降着円盤を見込む角度によって偏光・無偏光が観測される。

12

第 3 章 X 線 SOI ピクセル検出器「XRPIX」
3.1 SOI ピクセル検出器の構造
SOI (Silicon On Insulator) 基板とは、シリコン基板と表面シリコン層の間に埋め込み酸化膜 (BOX 層) を挿入した構造の基板である。この SOI 基板を利用して、基板として高抵抗率のシリコンを、表面層に低抵抗率のシリコンを形成し、一体化させたものが SOI ピ
クセル検出器である。裏面にバックバイアス電圧をかけることで高抵抗率シリコンを空乏化させてセンサー層とし、低抵抗率のシリコン層に CMOS 回路を搭載することで、検出部と読み出し回路部を一体化した検出器として利用することができる [22][23]。SOI ピク
セル検出器の模式図を図 3.1 に示す。SOI ピクセル検出器は厚い空乏層を得ることで広いエネルギー帯域の X 線を検出し、高速の CMOS 回路による高度な信号処理と低消費電力を可能にする。

Back side

Back Bias Voltage
n type Si substrate(full depleted)

1 pixel size

Buried p-well

p+ (sense-node)

Front side

図 3.1: SOI ピクセル検出器の構造図。

3.1.1

バックゲート効果抑制のための BPW

SOI ピクセル検出器では、センサー部となる基板を空乏化させるために高いバックバイ
アス電圧を印加する。回路層の MOS トランジスタはゲート電極の電圧によってトランジ
スタのチャネル領域を制御することで、スイッチとして使用される。しかし、基板にバッ

3.2. X 線 SOI ピクセル検出器 「XRPIX」

13

クバイアス電圧がかかると、トランジスタ下部のセンサー層の電圧によってもトランジス
タのチャネル領域が制御される。つまり、印加するバックバイアス電圧によって、トラン
ジスタの閾値電圧が変化する。これをバックゲート効果と呼ぶ。
SOIPIXでは図のようResearch A 636
Y. Arai et al. / Nuclear Instruments
andMethods3.1
in Physicsに、CMOS 回路の下のセンサー層表面部に Buried p-Well (BPW) と呼ばれる薄い P 層を形
The main specifi
form 層を設けることで電位を固定することで、バックゲート効果を抑制してtransistors. Then the BOX layer is opened to implant p+ and成している。BPW
Table
1. The processn+dopanttothehandlewafer.
Aftertheimplantation,
annealing
いる。BPW が有る場合と無い場合の MOSFET の特性の変化の比較を図 3.2 に示す。BPW
transistors. There aand contact via formation through the BOX are done. Then,が無い場合は裏面電圧によってトランジスタの特性が変化しているのに対して、
BPW がbody-floating, bodyconventional backend processes are followed.
有る場合はトランジスタ特性に変化がないことがわかる。
(MIM) capacitors, ddiodes and several k
To reduce the dev
on a mask. We subm

Fig. 6. Backside voltage dependence of an NMOS Id–Vgs curve (a) without BPW

図 3.2: BPW の有無による
MOSFETの特性変化[24]。横軸はゲート・ソース間電圧、縦軸はドレFig. 8. Photogrand (b) with BPW
connected
to 0 V.
イン・ソース電流。(a) は BPW 無しの場合、(b) は BPW 有りの場合。BPW が有る場合はバックバ
イアス電圧によってトランジスタ特性に変化がない。

3.2 X 線 SOI ピクセル検出器 「XRPIX」
XRPIX シリーズは京都大学が主導し、KEK、宮崎大学、静岡大学、東京理科大学と共同で開発している X 線用の SOIPIX である。XRPIX の最大の特徴は、各ピクセルに読み出し回路とトリガー回路を実装していることである。これにより、X 線が入射したピクセ
ルからトリガーを出力し、そのピクセル周辺のみを選択的に読み出すことで、X 線 CCDに迫るエネルギー分解能を持ちながら、< 10 µs の時間分解能と > 1 kHz のスループットを実現する [25]。
コンプトンイベントを効率よく取得するためには、大きな面積の検出器を積層する必要がある。そこで我々は XRPIX シリーズ初の大面積素子 XRPIX5b を開発した。以下では
XRPIX5b の仕様について紹介する。

第3章

14

X 線 SOI ピクセル検出器「XRPIX」

大面積素子「XRPIX5b」
DECODER&
TRIGGER PROCESSOR

15.3 mm6

XRPIX3b13.8 mmセンサー面積 1 1 mm2

これまでの回路をベースに大面積素子を開発

XRPIX5b608 x 384 pixel array1 Pixel : 36 µm × 36 µm

S/H Cap.

24.6 mm

OUT BUF

PGA

21.9 mm

Bias Gen.

DECODER & TRIGGER
PROCESSOR

図 3.3: XRPIX5b のチップ写真。

3.2.1 XRPIX5b 素子の仕様
XRPIX5b は XRPIX シリーズ初の大面積素子である (図 3.3)。チップの製造はラピスセミ
コンダクタ (株) の FD-SOI 0.2 µm ピクセルプロセスで行った。チップのサイズは 24.6 mm
× 15.3 mm (有感領域 21.9 mm × 13.8 mm)、ピクセルサイズは 36 µm × 36 µm であり、全部で 608 × 384 個のピクセルがある。検出部のウェハはシリコンの結晶生成法の異なる二種類があり、Czochralski 法を用いた、抵抗率が 0.7 kΩ cm の CZ ウェハと、Floating zone法を用いている抵抗率が 1 kΩ cm 以上の FZ ウェハがある。抵抗率の大きい FZ ウェハを用いることで、低いバックバイアス電圧値で厚い空乏層を得ることが期待できる。今回の多層化システムでは n 型の FZ ウェハの素子を用いた。

3.2.2 XRPIX5b の機能
XRPIX5b のブロック機能図を図 3.4 に示す。ピクセルアレイ周辺には、ヒットパターン
回路とアドレスデコーダがそれぞれ Row、Column 側にある。あるピクセルでトリガーが出力された場合、その情報がヒットパターン回路に射影され、外部にヒットタイミング、
ヒットパターン情報、ヒットアドレスを出力する。その後外部から入力されたアドレスをデコードし、アナログ信号の読み出しを行う。アナログ信号は Column 側に列数だけ用意されたアンプによって読み出される。信号レベルのサンプル・ホールド回路が 8 行分あり、同時に行方向の 8 ピクセルの信号レベルとリセットレベルを順にキャパシタに記憶させた
後、差動出力が可能である。8 行のうち 1 行を外部からデコーダを通して指定し、1 行ず
つ差動信号をバッファーを通して外部に出力する。アナログ信号読み出し回路とヒットパ
ターン回路については、それぞれ第 3.4 項と第 3.5 項で詳しく説明する。

-

3.2. X 線 SOI ピクセル検出器 「XRPIX」

ROW ADDRESS

15608 line

21.888 mm

PIXEL ARRAY
608 line

ADDRESS DECODER

TRIGGER PROCESSORHIT ADDRESS, PATTERN INFORMATION,
TRIGGER, ...
EVENT INFORMATION

10 bit13.824 mm(608 x 384)

384 line

384 line

COLUMN AMP. (PGA)

BIAS GEN384 line
8 lineDECODER

3 bit

SAMPLE&HOLD

8 lineSWITCH MATRIX
384 line

8 COLUMN SELECTOR

8 set

SIG

PED

384 line
9 bit

BIAS GENADDRESS DECODER

COLUMN ADDRESSOUTPUT
BUFFER
TRIGGER PROCESSORHIT ADDRESS, PATTERN INFORMATION,
TRIGGER, ...
EVENT INFORMATION

SIG

PED

TAKEDA - 2016.10.11 TUE図 3.4: XRPIX5b のブロック機能図。

2

第3章

16

X 線 SOI ピクセル検出器「XRPIX」

3.3 XRPIX の制御と読み出しの手順
XRPIX は FPGA (Field-Programmable Gate Allay) を用いて制御および PC へのデータ通信を行う。アナログ信号読み出し方法として、一定の露光時間のうちにトリガー出力があった場合、トリガーを出したピクセルとその周辺ピクセルを読み出す「イベント駆動読
み出し」と、信号の有無に関わらず、一定時間露光、読み出し、リセットのサイクルを繰り返す「フレーム読み出し」の二つのオペレーションを用いている。本節では、この二つのオペレーションの手順について説明する。

3.3.1

イベント駆動読み出し

XRPIX5b のイベント駆動での読み出しの手順を説明する。X 線が入射してからのイベ
ント駆動読み出しのフローチャートを図 3.5 に示す。まず、ピクセル回路の比較器にリセットをかけ、露光を開始する。設定した露光時間内にイベントがなければ、再びリセットをかけ、露光することを繰り返す。露光時間内にトリガー出力があれば、以下の流れでアナログ信号の読み出しを行う。
(i) あるピクセルに X 線が入射し光電吸収などにより電荷が発生する。
(ii) 信号レベルが設定した閾値を超えるとピクセル内の比較器回路のロジックが反転し、
Row、Column 方向の射影が出力される。
(iii) 全ラインのトリガー信号の OR がタイミング信号として出力される。
(iv) タイミング信号を外部の FPGA が検出すると、DAQ を開始してからの時間と露光開始してからの時間をそれぞれ記録する。ヒットパターン回路にラッチをかけ、イベ
ント情報 (マルチヒット・マルチパターン、3.5.1 参照) を記録する。
(v) ヒットしたピクセルのパターンの High ビット側と Low ビット側のアドレスを順にスキャンし、エンコードして記録する。
(vi) FPGA で読み出すイベントと判定された場合、読み出すべき領域のピクセルのアド
レスをデコーダで指定しアナログ信号を読み出す。読み出さない場合はリセットし、露光を再開する。
(vii) ピクセルから出力されたアナログ信号を外部の ADC でデジタル値に変換し、FPGA
内の FIFO につめる。アナログ信号読み出し後、ピクセル回路をリセットし、露光を再開する。
(viii) 得られた信号のデジタル値をネットワーク経由で PC へ転送しデータとして保存する。
今回はトリガー出力があったヒットパターン (3.5.2 参照) の重心ピクセルの周り 8 × 8 ピ
クセルのアナログ信号を読み出す。これは X 線により発生した電荷が複数のピクセルにまたがるチャージシェアリングイベントを補正するためである。

Event-driven Readout

3.4. ピクセル回路とアナログ読み出し回路

XRPIX

(ii)
(i) X-ray

Row ADDR. ENCODER(ii)

Trigger Detection (OR)XRPIX

PATTERN PROCESSOR

Row ADDR. DECODER(vi) ROW_ADDR(v) HIT_ROW_ADDRColumn ADDR. ENCODER(iii) TRIG_OUT
Trigger Detection (OR)(iv) HIT_INFOPATTERN PROCESSOR

DAQ-PC(viii)FPGA

Ethernet(vii) ANALOG_OUT
Analog Signal

Hit Information- multi hit ?
- multi pattern ?
Hit Pattern
output the address
value by encoder

Column ADDR. DECODER
Column Amp. / SH / OUTBUF≈(v) HIT_COL_ADDR
Digital Data(vi) COL_ADDR

17

ADC

PIXEL2016 @ Sestri Levante, Italy - A. Takeda - 8th Sep. 20169

図 3.5: イベント駆動読み出しのフローチャート。

3.3.2

フレーム読み出し

フレーム読み出しでは、リセットの後露光を開始し、設定した露光時間が経過すると指定したピクセル領域のアナログ信号を読み出すというサイクルを繰り返す。多層化システ
ムでは、複数の層で同時・反同時計数をとる場合には、ヒットタイミングのわかるイベン
ト駆動読み出しが基本となる。システムの試験をする上では、単純なフレーム読み出しで動作の確認を行う。

3.4 ピクセル回路とアナログ読み出し回路
XRPIX5b のピクセル回路およびアナログ信号読み出し回路を図 3.6 に示す。ピクセル
回路は X 線の入射を判定するトリガー部と、X 線により発生した電荷を電圧値に変換す
るアナログ読み出し部に分けることができる。アナログ信号は、Column アンプを通って信号レベルとリセットレベルの差動で読み出される。以下ではトリガー部とアナログ読み出し回路の動作について説明する。

3.4.1

トリガー回路XRPIX は X 線が入射したタイミングを判定するために、トリガー機能を各ピクセルに持たせている。トリガー信号はヒットタイミング信号とヒットパターン信号の二種類から

第3章

18

TRIG̲OUT̲COL

Pixel Circuit
RST̲COMP1

X 線 SOI ピクセル検出器「XRPIX」

TRIG̲OUT̲ROWRST̲COMP2BAD PIXEL MASK
S

TRIG

R
S Q

Readout Circuit

R

Comparator

RST̲TRIGD

GND

VDD 18VB̲SFROW READPD
GND

SIGNALCOL Amp.
with CDSSFVCOM

CDS Cap.

RST̲VTH

Feedback Cap.

Sense-nodeSample Cap.

RST̲PD

Diode

Protection

STORE

RST̲CDS

VB̲CSA

VCDS

ΦR
Vc
VTH

COL̲READΦSSΦRR OUT BUF.

CSIG

SIG
ΦH

ΦSR

PED
ΦRR

CPED

Vc

Diﬀerential
Output

図 3.6: XRPIX5b のピクセル回路と読み出し回路。緑線はアナログ信号の経路、赤線はトリガー
信号の経路を表す。

なる。ヒットタイミング信号は、各ピクセルで基準値電圧を超えたかを判定し、それを全ての OR で外部に出力する。すなわちどれか一つのピクセルがヒットすると出力される。
各ピクセルに備わっているトリガー回路を図 3.6 の青点線の領域に示す。XRPIX5b のトリガー回路は 2 つの反転増幅器 (インバーターチョッパー型コンパレータ) で構成される。信
号レベルのリセット時に図 3.6 の VTH に与える電圧を変えることで、トリガー出力の閾値電圧を任意に設定することができる。大面積化に伴い比較器の後段に SR ラッチを備えることで、比較器のリセット時に下流の読み出し回路で貫通電流が生じないようにしている。またバッドピクセルマスク回路を備えており、ノイズの高いピクセルがトリガーを出力しないように、1 ピクセル毎にマスクをかけることができる。

3.4.2

ピクセルアナログ回路と周辺読み出し回路

アナログ読み出し回路の模式図を図 3.7 に示す、収集した電荷はピクセル回路内のサンプルキャパシタにためられる。読むべき Row アドレスを指定し、Column 方向にある
アンプを通してその電圧レベルを信号用キャパシタ CS IG にためる。XRPIX5b では PGA(Programmable Gain Amplifier) を実装し、Column アンプのキャパシタ (図 3.6 の ϕR ) の値を変えることで増幅率を 1 倍、4 倍、19 倍から選ぶことができる。その後、ピクセル回路にリセットをかけ、そのレベル (リセットレベル) を同様にペデスタル用キャパシタ CPEDにためる。最後に Column アドレスを指定して差動出力し、電圧レベルの差を読み出す。
これを隣り合う 8 つの Column について同時に行うことができる。読み出しのタイミング

3.5. 周辺回路

191

XRPIX4の信号読み出し回路
New peripheral
on-chip readout circuits of XRPIX4~

イベント中心Takeda(Kyoto)

RA (center)

PIXEL ARRAY

シールド配線

PGA & Column CDS

...

...

~ ~

PGA & Col. CDS は各カラム毎にある．

col. out line[0]col.
line[0]SIG

CA (center)

PED

PED

PAD
PAD

SIG

S/H[7]SIG

PED

S/H[0]

Output Buffer
Sampling / Holdcol.
line[7]col. out line[7]Switch Matrix
Column Selector•XRPIX4 : new peripheral on-chip readout circuits
8 x 8 pixelsをユニットとして読み出す．
8x8 pixels as unit.
•＊Readout•Programable Gain Amp. and Column CDS
output
あと少し調整予定…
•Differential
回路にバグがあった...
•Unfortunately, bugs were found in the readout circuits.

日本物理学会 2015年秋季大会 @ 大阪市立大学 - 武田 彩希 - 2015.09.25 : 25aSJ-9

make correction in the next devices.

8

図 3.7: XRPIX5b のアナログ読み出し回路の模式図。
チャートを図 3.8 に示す。

3.5 周辺回路
3.5.1

イベント情報の出力

XRPIX5b は Row 側, Column 側にそれぞれ「マルチヒット出力」と「マルチパターン出
力」のふたつのイベント情報を出力することができる。イベント情報の出力の模式図を図3.9 に示す。図の橙色は閾値電圧を超えたピクセルを表す。マルチヒット出力は閾値を超えたピクセルが複数あれば High を, 1 ピクセルのみであれば Low を出力する。マルチパ
ターン出力は、閾値を超えた連続したピクセルの集まり (これをパターンと呼ぶ) が複数あれば High を, 1 パターンのみであれば Low を出力する。これらはトリガーが出力されてから数十 ns の間に値が定まるので、後述するヒットパターン読み出しをする前にどのようなイベントであるかおおよそ推測することができる。例えば、連続して何ピクセルにもまたがるヒットがあった場合は、荷電粒子によるイベント、つまりバックグラウンドだと判断して、アナログ信号を読まずに捨てることができる。

Timing Chart Formatter"RA" =X"FIX_RA 3"============================================================X"FIX_RA - 2"========="CA"=X"FIX_CA"======================================================================"EN_DEC_RA"______~~~~~~~______________________________________________________~~~~~"EN_DEC_CA" _~~~~~~~~~~~~~~~~~~ ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ~~~~~~~~~~~~~~~~~

第3章

20

X 線 SOI ピクセル検出器「XRPIX」

Grid:
RA

FIX_RA - 3

CA

FIX_RA - 2

FIX_CA

EN_DEC_RA
EN_DEC_CA
PHI_R
PHI_SS
PHI_SR
PHI_RR
EN_PHI_H_SEL
PHI_H_SEL[2:0]

000

001

010

011

100

101

110

111

000

RST_CDS
RST_MODE
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Need description?

図 3.8: 波高値読み出しのタイミングチャート。スケールは正しくない。
SVG Source<svg xmlns="http://www.w3.org/2000/svg"
xmlns:xlink="http://www.w3.org/1999/xlink"
width="798.2px" height="338px" viewBox="-10 -10 614 260" version="1.1">

PNG Image

(b)

(a)
Row

Pixel Allay

Row

Pixel Allay

ColumnColumnRow（a）Column(b)
Row

Columnマルチヒット

Low

High

High

High

マルチパターン

Low

Low

High

Low

図 3.9: パターン情報の出力の模式図。

3.5. 周辺回路

3.5.2

21

ヒットパターン読み出し回路

XRPIX5b の周辺読み出し回路には Row 側と Column 側にそれぞれヒットパターン回路があり、あるピクセルが閾値を超えるとそのピクセルの行と列の位置情報が射影される。
これまでの素子ではヒットパターンをシフトレジスタで順に読み出しヒットしたアドレスを同定していたが、シリアルレジスタの読み出しに時間がかかるため、今回の大面積化に伴い XRPIX5b はヒットパターン回路の外側にエンコーダを組み込んだ。得られたヒットパターンをエンコードすることで即座にヒットしたアドレスを知る事ができる。ヒットパ
ターン回路の 1 ユニットを図 3.10 に示す。このユニットが Row, Column それぞれピクセ
ル数だけ並んでいる。図中 PIN は一つ前のピクセルの POUT に接続されており、最後段の POUT はチップからの出力として FPGA に接続されている。複数のピクセルでヒットがあった場合、任意のパターンの Low/High Bit の端のアドレス (Low Edge, High Edge) を交互にエンコーディングすることでパターンを得る。ヒットパターン読み出しの模式図を
図 3.11、ヒットパターン読み出しのタイミングチャートを図 3.12 に示す。ヒットパター
ン読み出しの手順は以下の通りになる。
(i) まず最もハイビット側のパターンの High Edge アドレスがエンコードされる (High Edge0)。
(ii) SEL ENC DATA を High にすることで、同じパターンの Low Edge アドレスが出力される (Low Edge 0)。
(iii) シリアルクロック (SCLK PTSC) を入力し SEL ENC DATA を Low にすることで、次のパターンの High Edge アドレスがエンコードされ出力される (High Edge 1)。
(iv) 再び SEL ENC DATA を High にする。同じパターンの Low Edge アドレスが出力される (Low Edge 1)。
(v) POUT が Low になるまで以上を繰り返す。
得られるアドレスを記録することでヒットパターンを再構成することができる。すべてのアドレスを見終えると最後段の POUT が Low になり、ヒットパターン読み出しは完了
する。

3.5.3

バッドピクセルマスク

半導体プロセスの過程で生じる格子欠陥や傷によって、他のピクセルに比べて暗電流が大きいピクセルが存在する。これらをバッドピクセルと呼ぶ。バッドピクセルは X 線の入射がない場合でも信号レベルが大きいので偽のトリガーを出力してしまい、本当のX 線イベントが取得できない。特に、ピクセル数が多くなるほどバッドピクセルの数は増える。したがって XRPIX のようなイベント駆動素子では、バッドピクセルによるトリガー出力を外部に出力しないようにマスクすることが必要となる。3.4.1 で述べたように、
XRPIX5b では 1 ピクセルごとにマスクをかける「パターンマスク」回路と、ある行または列からのトリガー出力をオフにする「ラインマスク」回路の二種類を備えている。ソフト
ウェアでマスクをかけたいピクセルやラインをパラメータとして指定することができる。

第3章

22

X 線 SOI ピクセル検出器「XRPIX」

IN

PIN : Priority Mask Input
ピクセルアレイ
POUT : Priority Mask Output
OUT : Pattern Output (to ENCODER / 8 bit output)
IN : Edge Pattern Input (from Edge Detection)
EN : Enable
CLK : Scan Clock

D

Q

CK

Q

IN
L
INIT
TRIG IN H
CLK IN H
TRIG IN H
CLK IN H
NO TRIG L
CLK IN L
NO TRIG L
CLK IN L

PIN
L
L
L
H
H
L
L
H
H

D
L
H
H
L
L
L
L
L
L

パターンスキャン回路

Low Edge 2High Edge 2

Q OUT POUT CLK
L
L
L
L
H
H
H
L
L
H
L
L
L
L
H
L
L
L
L
L
L
H
L
L
L
L
H

Low Edge 1
High Edge 1

CLK
POUT

OUT

PIN
* include Low Bit Priority Mask

TITLE:PATTERN SCAN UNITPROJECT:XRPIX

Low Edge 0
FILE NAME:DRAWN:

A.TAKEDAFIGURE ID:

REVISION: 02

MEMO:

SHEET:High Edge 0

2014.07.10 THU

スキャン方向図 3.10: ヒットパターン回路の 1 ユニット。IN には行または列からのトリガー信号が入力される。
PIN は前段の POUT と、POUT は後段の PIN と接 図 3.11: ヒットパターン読み出しの模式図。CLK続される。
を与えるごとにヒットパターンの端のビットアド
レスが順に出力される。

CLK
SEL_ENC_DATASCLK_PTSC
EN_ENC
TRIG_OUT
ENC_ASRT_RA
ENC_ASRT_CA
ENC_RA[9:0]

?

RA_H2

RA_L2

RA_H1

RA_L1

ENC_CA[8:0]

?

CA_H1

CA_L1

CA_H0

CA_L0

RA_H0

POUT_ROW
POUT_COL

図 3.12: ヒットパターン読み出しのタイミングチャート。

RA_L0
?

?

3.5. 周辺回路

23

TimingChart Formatter
パターンマスク
図 3.6 の比較器回路後段の SR ラッチに負の値を常に入力することで、それ以降の回路@w_transient 2
はトリガー出力の値によらずLow が出力される。図 3.13 にパターンマスク書き込みの@w_caption
90
タイミングチャートを示す。
SCLK MASK を High にすることで、SIN MASK COL の値"SCLK_MASK"_____~~~~____~~:"...":~____~~~~______"SIN_MASK_COL"
がシフトレジスタに順番に書き込まれる。ピクセル数だけ入力が終わると、書き込みた_X="MASK_COL_0"======X="MASK_COL_1"====:"...":=X="MASK_COL_383"
い Row アドレスを DEC RA で指定し、デコーダのイネーブル (EN DEC RA) を High に======______
する。指定された
Row アドレスの SR ラッチにマスクパターンが書き込まれる。例えば"DEC_RA"===============:"...":=========X="MASKRA"===X(CA, RA)=(99,155)というピクセルにマスクをかけたい場合、MASK COL 99 を High に"EN_DEC_RA"_______________:"...":___________~~~_

し、MASK RA に 155 を入力すればよい。マスクをかけたい Row アドレス数だけ繰り返すことで、1 ピクセルごとにマスクをかけることができる。
Grid:
SCLK_MASK
SIN_MASK_COL...
MASK_COL_0

MASK_COL_1...

DEC_RA...

EN_DEC_RA...

MASK_COL_383
MASK RA

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図 3.13: パターンマスク書き込みのタイミングチャート。Column 方向にピクセル数だけマスクパ
Need description?
Save as SVG

ターンをシリアルで入力し、デコーダでマスクをかけたい Row アドレス (図中 MASK RA) を指定する。MASK COL **は 1 か 0 の 1 bit の信号。

SVG Source<svg xmlns="http://www.w3.org/2000/svg"
ラインマスク
xmlns:xlink="http://www.w3.org/1999/xlink"
width="642.2px" height="117px" viewBox="-10 -10 494 90" version="1.1">

周辺回路のヒットパターン回路前段の D フリップフロップに値を書き込み、後段へのトリガー出力を無効にする。ある行または列のすべてのピクセルからのトリガー出力を
PNG
Image
マスクすることができる。図3.14 にラインマスク書き込みのタイミングチャートを示す。
パターンマスクの場合と同様、Row, Column ごとにピクセル数だけマスクパターンをシリアルで入力し、シフトレジスタに書き込む。XRPIX5b では Row, Column 方向でピクセル数が異なるため、まずは Row 方向の入力を開始し、225 クロック目で Column 方向の入力を開始する。
RST_X_MASK...

SCLK_MASK
SIN_MASK_ROW
SIN_MASK_COL

MASK_ROW_0

...

...

...

MASK_ROW_1 ...

MASK_ROW_223 MASK_ROW_224 ...

...

MASK_COL_0...

MASK_ROW_603
MASK_COL_383

図 3.14: ラインマスク書き込みのタイミングチャート。クロック (図中 SCLK MASK) を与えて、
Row、Column ごとにピクセル数だけマスクパターンをシリアルで入力する。MASK ROW **、MASK COL **は 1 か 0 の 1 bit の信号。XRPIX5b では Row, Column 方向でピクセル数が異なるため、初めに Row 方向の入力を開始し後から Column 方向の入力を開始する。

24

第 4 章 SOI ピクセル検出器多層化シス
テム
我々は SOI ピクセル検出器を多層化するために、新たに多層化システムを設計した。本章ではシステムの設計にあたって考慮した点について述べ、その構成やデータ取得方法について説明する。

4.1 多層化システムの設計の検討
SOI ピクセル検出器を多層化するにあたり、次のような条件を満たすことを念頭に設計を行った。
• 複数のチップを並列かつ独立に制御が可能であること。
• 複数の SOI ピクセル検出器間や、外部の検出器と同時計数・反同時計数がとれること。
• 焦点ボケを防ぐために多層化したチップ間の距離ができるだけ近いこと。
• 将来新しいチップを設計した際、最小限の開発で対応が可能であること。
そこで我々は多層化システムとして、新たにチップボード、サブボード、およびそれらを 1 対 1 接続するフレキシブルプリント基板 (FPC) を設計した。システムの概略図を図4.1 に、ブロック図を図 4.2 に示す。サブボードに搭載された FPGA (以下ではサブ FPGAと呼ぶ) が対応するチップボードの XRPIX の制御と読み出しを行う。サブボードは SOI
ピクセル検出器用汎用読み出し基板 (メインボード) にコネクタで積層する。メインボー
ドの FPGA (以下ではメイン FPGA と呼ぶ) が各層の制御やデータ読み出し、データ通信を統括し、PC へのデータ送信を行う。メインボードは NIM 入出力端子をもち、外部の検出器からのタイミング情報を取得することも可能である。

4.2 多層化システムの構成
本節では多層化システムを構成する要素であるチップボード、サブボード、フレキシブ
ルプリント基板、メインボードについて説明する。

多層化基板｜全体構成

4.2. 多層化システムの構成

FPC

検出器
XRPIX
XRPIX

5〜10 mm間隔程度を目指す．
サブボード（実装パーツによる）Side View

25
現状のコネクタであれば11 mm間隔
汎用読み出し基板（基板厚2 mm含む）汎用読み出しボード(SEABAS)
SEABAS

224 mmTop
Top View
View＊図が古いため実際とは~

チップボードチップボード360mm
各素子はチップボードに実装．
メインFPGA (Vertex4)
メインFPGAサブFPGA
サブFPGA メインFPGA
全チップを統括する．同期クロックの生成
DIP SWでアドレスを設定し，トリガ情報から読み出すエリアを判断し，
図 4.1: 多層化システムの概略図。
チップセレクト機能を実装．
サブFPGAに指示を出す．

サブFPGA (Artix7)素子の制御を行う．トリガ (イベント)情報・それぞれのチップをできるだけ近い距離で積層するために、チップを実装する基板にはアナログ信号データをSEABASへ送る．
背の低い部品のみを使う必要がある。そこで図 4.4 のような基板を設計した。縦 77 mm、横 90 mm、厚みは最大で 6 mm である。チップは回路層を上側にして基板に表面実装され、チップを透過した X 線、もしくはチップでコンプトン散乱した X 線が基板で吸収さ

4.2.1

チップボード多層化基板 FPGA 打ち合わせ @ 東大 - 武田 彩希 - 2017.03.30 THU
れないようにチップの裏面側には全面に穴をあけている。チップボードに実装する部品
は電源系のコネクタ、バイパスコンデンサ、アナログ信号用のアンプのみである。チップの入出力 PAD はワイヤーボンディングで基板と接続され、コネクタから FPC を通してサ
ブボードと接続される。チップに印加するバックバイアス電圧は FPC の耐圧が 50 V のため、別にケーブルを用意し直接基板にハンダ付けして印可する。

4.2.2

サブボード

サブボードの写真を図 4.5 に示す。サブボードは制御するチップボード 1 枚につき 1 枚用いる。サブボードの役割は 1 対 1 対応するチップの制御とチップボードへの電源供給、およびメインボードへのデータ転送である。サブ FPGA はメイン FPGA のステートに応じて素子の制御やデータの転送を行う。チップ毎に独立に制御が可能なので、全体として複数のチップから並行してアナログ信号を取得することができる。アナログ・デジタル変換
回路 (ADC) が素子からのアナログ信号用とチップボードの温度計用の二種類があり、デジタル値に変換しサブ FPGA に記録する。アナログ信号用の ADC の分解能は 1 V/12 bitと 2 V/12 bit から選ぶことができる。デジタル・アナログ変換回路 (DAC) は計算機で指定した素子のピクセルのリセット電圧レベルなどをアナログ値に変換し素子に印加する。
DAC の分解能は 3.3 V/12 bit である。64 端子の基板対基板コネクタを用いてメインボード
および他のサブボードとスタックする形で接続する。64 端子のうち 16 端子をグラウンド

第4章

26

SOI ピクセル検出器多層化システム

Chip Board
HV

DAC

+1.8V

+1.0V

TPS7A47+6V-15V

LM26420

LMZ14203

+6V

+3.3V

serial_data

data_clk

data_bus[11:0]

flag

layer_assign

state[7:0]sync_clk

DIP̲SW+12V

TPS7A3301

LAYER_ID[3:0]

Ext_IO[9:0]

Sub FPGA (Artix 7)

TPS7A47

+15V

-12V

+3.3V

DAC_SYNCDAC_SCLK

DAC_D

DAC_SYNCDAC_SCLK

ASIC_D[91:0]

ADC_PDWN

ADC_CLKADC_D[11:0]

ADC
ADC_PDWN

ADC_CLKDAC

AOUT_PED

DAC_D

ADC

EX_DAC[1:0]

Ampliﬁer

AOUT_SIG

ADC_D[11:0]

XRPIX5b
EX_DAC[3:0]

analog output
AOUT_P
AOUT_S

ADC_P

ADC_S

temp.

Sub Board
Main Board
LED[7:0]
NIM_OUT[1:0]

Main FPGA (Virtex 4)

NIM_IN[1:0]

50 MHz clock

Oscillator

SiTCP FPGAPC
図 4.2: システムのブロック図。各ブロックをつなぐパラレルのデータライン (赤矢印) と 1 bit のシグナルライン (黒矢印) 、および電源系を示した。

4.2. 多層化システムの構成

27

30 mm

アナログ出力アンプ

FPCコネクタ

37 mm

77 mm

XRPIX5b96 mm

図 4.3: チップボードの表面の写真。

図 4.4: チップボードの裏面側の写真。チップが実装された裏側は全面に穴が空いている。可視光遮断のためにアルミ成膜した XRPIX5b の裏面が見える。

Stack XRPIX サブボード
第4章

28

積層用コネクタ
サブFPGA

FPCコネクタDAC

SOI ピクセル検出器多層化システム

レイヤーID用SW

ADC

図 4.5: サブボードの写真。
の接続に使用し、39 端子をメインボードの FPGA との接続に使用する。その内訳については 4.3.1 節で詳しく述べる。

4.2.3

フレキシブルプリント回路基板

サブボードとチップボードの接続のために二種類のフレキシブルプリント回路基板 (FPC)を設計した。FPC の写真を図 4.6 に示す。サブボードとチップボードの対応する信号線を
1 対 1 につなぐ。必要な信号線は XRPIX の 2 系統の電源+3.3 V と+1.8 V、デジタル・ア
ナログそれぞれのグラウンド、XRPIX の制御信号 92 本、XRPIX の定電圧源 6 本、定電流
源 4 本、XRPIX からのアナログ信号 2 本、XRPIX の温度モニタリング用の信号 2 本の、最低でも 110 本が必要になる。今回は片側 74 端子の FPC を二種類設計した。1 つの FPCにつき片側 74 端子ずつあり、全長は 360 mm、幅は 37.5 mm である。両面 FPC を採用し、上面の銅箔の配線の数カ所を下面の銅箔と接続する。下面の銅箔は全体を接続させグラウ
ンド・プレーンとし、ノイズの影響を抑えている。
プリントパターンに電圧が加わり電流が流れると、その周辺に電場や磁場が発生する。
隣り合うプリントパターンが近いと、発生した電場や磁場によって隣接した配線の信号が結合する。この現象はクロストークと呼ばれる。デジタル信号が変位する瞬間はある傾きをもったアナログ信号に近い波形であるためノイズの影響を受けやすく、閾値付近で値がDec.1.2017 Copyright 2017 HIROSE ELECTRIC CO., LTD. All Rights Reserved.

4.2. 多層化システムの構成

29

図 4.6: フレキシブルプリント回路基板の写真。
2. 両面FPCの場合

FPC : Flexible Printed Circuit
材料名
カバーレイフィルム

材質
ポリイミド

1mil

カバー接着剤

厚み
（μm）
（25）
（25）

表面処理

ニッケル下地1〜5μm+金めっき 0.2μm

3

スルーホール銅

Cu

15

銅箔

Cu

ベース接着剤

熱硬化接着剤

ベースフィルム

ポリイミド

ベース接着剤

熱硬化接着剤

銅箔

Cu

カバー接着剤

熱硬化接着剤

カバーレイフィルム

ポリイミド

補材接着剤

熱硬化接着剤

補強フィルムポリイミド※両面FPCの場合は、
FPC折り曲げによるロック外れ防止のため、裏面の銅箔はなくしてください。

18

1／2oz

18
1mil

25

1／2oz

（18）

18
25
1mil

25

4mil

100

50

合計

297

図 4.7: 両面 FPC の仕様。ヒロセ電機 FH28 シリーズカタログ [28] より。

大きく変動することで意図しない誤動作や遅延が発生する可能性がある。またチップからの出力アナログ信号にノイズが乗ると、その分だけ分光性能は下がってしまう。したがって今回のように高速な信号を数十 cm の配線で送る場合、クロストークの影響を考慮して設計する必要がある。クロストークの原因となるのは配線間の相互インダクタンスと相互キャパシタンスである。以下では、デジタル配線間のクロストーク、およびデジタル・ア
ナログ配線間のクロストークの二つについて検討する。

デジタル配線間のクロストーク
今回はヒロセ電機の FH28 シリーズのコネクタに適合する両面 FPC を製造した [28]。両面 FPC の断面図を図 4.7 に示す。Cu 配線の抵抗率は 0.0171 Ω mm2 /m、絶縁体として使用するポリイミドの誘電率 ϵox = 3.2 × 8.855 × 10−14 F/cm である。図 4.8 のように、配線の胴体幅を W 、配線高さを T 、配線間距離を S 、絶縁層厚を H とすると、単位長さあたりの

第4章

30

SOI ピクセル検出器多層化システム


上面配線







絶縁体

下面グラウンドプレーン

図 4.8: 両面 FPC の断面図。
配線容量は

[
(W )
( T )0.222
(W )
(T )
( W )0.222 ] ( S )−1.34
C3= 1.15+ 2.8+ 2 0.03+ 0.83− 0.07
ϵox
H
H
H
H
H
H

(4.1)

で近似される [26]。これは 0.3 < W/H 、T/H < 10、0.5 < S /H < 10 で誤差 10%以内で成立する。線路間のインピーダンス Zdi f f は、単独のインピーダンスを Z0 とすると、

K M = 1 − 0.48e−0.96×S /H(4.2)

Zdi f f = 2Z0 K M(4.3)となる [29]。K M が小さいほど線路間の結合が強くクロストークの大きい線路である。クロ
ストークのない受端での振幅に対する、クロストーク分の振幅の比 X は次のようになる。

X = 0.5 ×

K M − 1/K M
K M + 1/K M(4.4)

図 4.9 はすべての信号源と負荷インピーダンスを 50 Ω、すべての特性インピーダンスを50 Ω とした場合の S /H とクロストークの関係である。今回の FPC の場合 H = 50 µm なので、クロストークを 5%以下にする場合、間隔 S はおよそ 100 µm 以上あればよい。
デジタル・アナログ配線間のクロストーク
次にデジタル配線とアナログ配線のクロストークによる影響を考える。デジタル信号が0 V と 3.3 V の間を変化するときに、アナログ信号が受ける影響を見積もる。図 4.9 より
S /H > 10 のとき、つまり S > 500 µm のときクロストークとアナログ信号との比は 10−5以下になる。回路ゲインを 30 µV/e− とすると、アナログ配線への影響は 30 µV となり、1電子程度となる。XRPIX の読み出しノイズがおよそ 10 電子であるとすると、クロストー
クによる影響は無視できる。以上を踏まえて今回の設計では、W=300 µm、S =200 µm とし、アナログ配線とデジタル配線は 3 ピッチ (1500 µm) 以上離した。

4.2. 多層化システムの構成

31

cross talk [dB]

f(x)
−20
−40
−60
−80
−100
−120
−140
−160
−180
2

4

6

8

10

12

14

16

18

20
S/H

図 4.9: S /H とクロストークの関係。
表 4.1: XRPIX5 単体試験での電流値。
データ取得前 データ取得中

1.8 V
3.3 V

61.8 mA
21.8 mA

58.4 mA
20.5 mA

表 4.1 はこれまでの単体試験で 1 枚の XRPIX の性能評価を行った際の電源系電流測定結果である。全長 360 mm の FPC の場合、W=300 µm、S =200 µm、抵抗率を 0.0171 Ωmm2 /mとすると、配線一本あたりの抵抗値 R = 1.14 Ω となる。FPC で起きる電圧降下が 1%以下となるように、1.8 V の配線を 10 本、3.3 V の配線を 8 本用意した。FPC の信号線の割り振りを図 4.10 に示す。

4.2.4

メインボード

すべてのサブボードの統括および PC へのデータ通信は、SOI ピクセル検出器の素子によらない汎用読み出しボード SEABAS (Soi EvAluation BoArd with Sitcp) [27] を用いる (図4.11)。SEABAS ボードには、ネットワークでのデータ転送用の SiTCP FPGA と User FPGAの二つの FPGA が搭載されている。SiTCP FPGA は User FPGA から出される出力信号をイーサネットケーブルで転送できる形式に変換し、また計算機からイーサネットケーブ
ルで送られてくるパラメータ情報などを User FPGA に書き込む役割を果たす。読み出し
ボードと計算機をイーサネットケーブルで接続することで、簡単にデータ取得を行うことができる。使用する素子に合わせてユーザーが User FPGA でデジタル回路を組み変える
ことで素子の制御を行う。64 端子の基板対基板コネクタが 4 つあり、通常の単体試験ではここに素子によって異なるサブボードを接続し、User FPGA からの制御信号およびチップからの出力をやり取りする。今回はこの 4 つのコネクタのうち 2 つを用いてサブボード

第4章

32
5

3

FPC1

CN8A

C

P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
P14
P15
P16
P17
P18
P19
P20
P21
P22
P23
P24
P25
P26
P27
P28
P29
P30
P31
P32
P33
P34
P35
P36
P37

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37

2

1

ASIC_D[0-91]

ASIC_D[0-91]

D

SOI ピクセル検出器多層化システム

4

P38
P39
P40
P41
P42
P43
P44
P45
P46
P47
P48
P49
P50
P51
P52
P53
P54
P55
P56
P57
P58
P59
P60
P61
P62
P63
P64
P65
P66
P67
P68
P69
P70
P71
P72
P73
P74

DAC0
TEST_ECA
VCOM
VTH
VCDS
IB_COL_AMP
IB_PIX_CSA
IB_PIX_SF
Vc
IB_OBUF
ASIC_D44
ASIC_D43
ASIC_D42
ASIC_D41
ASIC_D40
ASIC_D39
ASIC_D38
ASIC_D37
ASIC_D36
ASIC_D35
ASIC_D34
ASIC_D33
ASIC_D32
ASIC_D31
ASIC_D30
ASIC_D29
ASIC_D28
ASIC_D27
ASIC_D26
ASIC_D25
ASIC_D24
ASIC_D23
ASIC_D22

FH28D-74S-0.5SH(05)

CN9A
ASIC_D21
ASIC_D20
ASIC_D19
ASIC_D18
ASIC_D17
ASIC_D16
ASIC_D15
ASIC_D14
ASIC_D13
ASIC_D12
ASIC_D11

38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37

P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
P14
P15
P16
P17
P18
P19
P20
P21
P22
P23
P24
P25
P26
P27
P28
P29
P30
P31
P32
P33
P34
P35
P36
P37

ASIC_D10
ASIC_D9
ASIC_D8
ASIC_D7
ASIC_D6
ASIC_D5
ASIC_D4
ASIC_D3
ASIC_D2
ASIC_D1
ASIC_D0
ADC_N
ADC_P
AOUT_PEDAOUT_SIG
AD-120
AD+120FH28D-74S-0.5SH(05)

DGND

S33
S18

FPC2

CN8B

CN9B

ASIC_D91
ASIC_D90
ASIC_D89
ASIC_D88
ASIC_D87
ASIC_D86
ASIC_D85
ASIC_D84
ASIC_D83
ASIC_D82
ASIC_D81
ASIC_D80
ASIC_D79

FH28D-74S-0.5SH(05)

DGND

P38
P39
P40
P41
P42
P43
P44
P45
P46
P47
P48
P49
P50
P51
P52
P53
P54
P55
P56
P57
P58
P59
P60
P61
P62
P63
P64
P65
P66
P67
P68
P69
P70
P71
P72
P73
P74

ASIC_D67
ASIC_D66
ASIC_D65
ASIC_D64
ASIC_D63
ASIC_D62
ASIC_D61
ASIC_D60
ASIC_D59
ASIC_D58
ASIC_D57
ASIC_D56
ASIC_D55
ASIC_D54
ASIC_D53
ASIC_D52
ASIC_D51
ASIC_D50
ASIC_D49
ASIC_D48
ASIC_D47
ASIC_D46
ASIC_D45

FH28D-74S-0.5SH(05)

DGND

DGND

B

ASIC_D78
ASIC_D77
ASIC_D76
ASIC_D75
ASIC_D74
ASIC_D73
ASIC_D72
ASIC_D71
ASIC_D70
ASIC_D69
ASIC_D68

38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74

AGND
S33

S18

AD+120AD-120

図 4.10: FPC の信号線の割り振り。左右の点線四角がそれぞれ二種類の FPC を表す。ある間隔ご
C11

C12

10u

100u

C13

10u

C14

100u

C15

10u

C16

100u

C17

10u

C18

100u

C19

10u

C20

100u

C21

10u

C22

C23

100u

C24

C25

とにグラウンド端子を用意し、グラウンドプレーンに接続している。

A

C26

10u/25V 100u/25V 10u/25V 100u/25V

C27

C28

C29

C30

10u/25V 100u/25V 10u/25V 100u/25Vを積層し、サブボード上のサブ FPGA の制御およびデータ取得を行う。また NIM 端子が入力・出力それぞれ 2 端子ずつあり、シンチレータなど外部の検出器と同時・反同時計数をとることも可能である。
Title
Size
A4

4.3 データ取得方法
5

4

Date:
3

CONNECTOR: XRPIX
Document Number
XRPIX STACK Sub-Board

Thursday, August 03, 2017

2

多層化システムの設計にあたり、最も重要かつ複雑になるのが FPGA によるチップの制
御およびデータ通信である。今回のように、複数の FPGA で制御を行う場合はそのロジッ
クは複雑になり、思わぬ動作を引き起こす可能性がある。確実な動作を保証するために、ロジックを組むに当たって以下の 3 点に留意した。

1. マスタースレーブ
メイン FPGA をマスター、サブ FPGA をスレーブとして扱う。メイン FPGA がサブ
FPGA に対して様々な指示を行い、それに従ってサブ FPGA はチップの制御・デー
タ転送などを行う。メイン FPGA が全ての状況を把握することで、確実な動作を保証する。
2. ステートマシンに基づく設計
データ収集ロジックはある特定の入力に対して出力を出す、という単純なものではなく、過去の入力と出力の状態と順序で決まっている。したがって、あるブロックに対して「状態 (ステート)」をいくつか定義し、ある信号によってそのステートが遷移するというスタイルの設計を行った。また、Verilog HDL 言語ではステートマ
シンを用いて記述することで可読性が増すという利点もある。

4

Sheet
1

of

18

4.3. データ取得方法

33

NIM入出力コネクタ
User FPGASiTCP FPGA

Ethernet

図 4.11: SEABAS ボードの写真。
これらの考えに基づいて、データ取得ロジックを開発した。以下では、データ取得の流れと各 FPGA の機能と役割について説明する。

4.3.1

データ取得の流れ

本節では多層化システムでのイベント駆動読み出し、フレーム読み出しの二種類のモードでのデータ取得の流れを説明する。

イベント駆動読み出し
イベント駆動読み出しでは XRPIX から取得するデータは、トリガータイミング情報、
イベント情報 (マルチヒット、マルチパターン)、ヒットパターン情報、波高値情報の 4 種類であり、この順で取得を行う。それぞれのデータごとに、該当する全ての層からメイン
FPGA に集め、集めた情報を基にさらにデータ読み出しを行うかをメイン FPGA が判断する。メイン FPGA に情報を集めることで、X 線によるコンプトンイベントなのか、NXB
イベントであるのかなど、イベントの種類を推測し読み出しを行うか判断が可能となる。
具体的な流れは以下の通り。

(i) メイン FPGA がサブ FPGA に対してピクセル回路のリセットを指示し、サブ FPGAが対応する XRPIX のピクセル回路のリセットを同期して行う。
(ii) リセットが完了すれば、メイン FPGA がサブ FPGA に対して露光開始を指示し、サブ FPGA が対応する XRPIX の露光を開始する。

34

第4章

SOI ピクセル検出器多層化システム(iii) 一定時間どの層からもトリガー出力がない場合は (i) に戻る。ある層でトリガーが出力された場合、サブ FPGA はそのタイミング信号をメイン FPGA に送信し、メイン
FPGA が時刻を記録し PC に転送する。メイン FPGA はどの層がトリガーを出力したか、シンチレータなどの外部の検出器のトリガー出力があるかを判断し、読み出
しに進むかそのイベントを捨てるか判断する。トリガーを出力した層のサブ FPGA
はメイン FPGA が判断する前に、イベント情報・ヒットパターン情報の取得を始め、FIFO にデータをつめておく。これは他の検出器のトリガー信号に遅れがある場合でも、デッドタイムを極力減らすためである。
(iv) (iii) で読み出すと判断した場合、サブ FPGA からメイン FPGA にイベント情報の転送を行う。サブ FPGA が XRPIX からイベント情報の取得が完了したことをメイン
FPGA に伝え、メイン FPGA がサブ FPGA にイベント情報の転送を指示する。これを繰り返し、すべてのサブ FPGA からイベント情報を取得する。メイン FPGA が受け取ったイベント情報から、読み出さないイベントと判断すれば (i) に戻る。読み出すと判断すれば、(v) に移る。
(v) サブ FPGA からメイン FPGA にヒットパターン情報の転送を行う。イベント情報の場合と同様に、サブ FPGA が XRPIX からヒットパターン情報の取得が完了したことをメイン FPGA に伝え、メイン FPGA がサブ FPGA にヒットパターン情報転送を指示する。これを繰り返し、トリガーを出したすべてのサブ FPGA からヒットパター
ン情報を取得する。メイン FPGA が受け取ったヒットパターン情報から、読み出さないイベントと判断すれば (i) に戻る。読み出すと判断すれば、(vi) に移る。
(vi) サブ FPGA から受け取ったヒットパターン情報をもとに、メイン FPGA がどの層のどこの領域の波高値を読み出すか決定する。本論文ではヒットパターンの中心アド
レスの周り 8×8 ピクセルを読み出す。メイン FPGA は読み出す層のサブ FPGA を指定し、対応する読み出し領域を指示することを繰り返す。
(vii) 読み出し領域を受け取ったサブ FPGA はそれぞれ XRPIX からその領域からアナロ
グ読み出しを行う。サブ FPGA が指定された全ピクセルからアナログ読み出しが完了したことをメイン FPGA に伝え、メイン FPGA がサブ FPGA に波高値データの送信を指示する。これを繰り返し、読み出し指示を行ったすべてのサブ FPGA から波
高値データの取得が完了すれば、(i) に戻る。
フレーム読み出し
複数の層での同時計数や、外部の検出器と反同時計数をとるためには、ヒットタイミン
グの分かるイベント駆動読み出しをするのが基本となる。しかし素子やシステムの評価・試験をする上で、一定時間露光したあと特定の領域の波高値を読み出すフレーム読み出しをすることも可能であるように設計を行った。リセットから露光まではイベント駆動読み出しと同様の流れである (i, ii)。露光終了以降の読み出しの流れについては、以下の通り。

(iii) 露光開始から一定時間経過すると、メイン FPGA が PC で指定した読み出し領域を、対応するサブ FPGA に転送する。

4.3. データ取得方法

35(iv) 読み出し領域を受け取ったサブ FPGA はそれぞれ XRPIX のその領域からアナログ
読み出しを行う。サブ FPGA がアナログ読み出しが完了したことをメイン FPGA に伝え、メイン FPGA がサブ FPGA に波高値データの送信を指示する。これを繰り返し、読み出し指示を行ったすべてのサブ FPGA から波高値データの取得が完了すれば、(i) に戻る。
つまり、メイン FPGA がイベント情報とヒットパターン情報の取得をスキップして、PCから指定した読み出し領域をサブ FPGA にわたすことでフレーム読み出しを実現した。サ
ブ FPGA のコードを変更せずに、メイン FPGA にモード切り替え機能をもたせることで対応することができる。

4.3.2 FPGA 間の信号線
前節で検討した読み出し方法を実現するために、FPGA 間の通信において必要になる機能は以下の通りである。

• 全 FPGA の同期動作• ステートの管理• データ通信用の信号線• データ通信の Busy 信号、Request 信号
以上の機能を実現するために、メイン FPGA とサブ FPGA 間の信号線を 39 本用意した。
今回の設計では最大 8 層までの多層化が可能である。その内訳は以下の通りである。
メイン FPGA ⇒ サブ FPGA 方向の信号線
・同期クロック線 (1 本)
同期動作用のクロック線。全サブ FPGA への共通信号。
・ステート線 (8 本)
メイン FPGA のステートを出力する信号線。サブ FPGA はステート線の値によってチップの制御やデータ転送を行う。
・レイヤー指示線 (8 本)
各サブ FPGA に 1 本ずつ与えられる専用線で、最大 8 枚のサブボードとメインボー
ドを 1 対 1 で接続する。ステートに応じて機能が変わる。大きく分けて 2 つの用途があり、1 つはデータ取得が完了したサブ FPGA に対してデータ送信指示、もう 1
つはメイン FPGA から送信されるデータがどのサブ FPGA のものであるかの指示である。
・シリアルデータ線 (1 本)
パラメータなど、低速でよいデータ送受信用シリアル線。

IOBUF36ධຊ䝞 䝑 䝣 䜯 䞊䛚 䜘 䜃䜰 䜽 䝔 䜱 䝤 High 䝖 䝷 䜲 䝇 䝔䞊 䝖 䝢 䞁䛜䛒 䜛 䝖 䝷 䜲 䝇 䝔䞊 䝖 ฟຊ䝞 䝑 䝣 䜯 䞊䛾୧᪉䜢 ᚲせ 䛸 䛩 䜛 ཮᪉ྥಙྕ䛻䛿䚸 IOBUF 䝥 䝸 䝭 䝔 䜱 䝤䛜ᚲせ䛷䛩䚹 ᅗ 1-24 䛻䚸 7 䝅 䝸 䞊䝈
FPGA 䛾୍⯡ⓗ䛺 IOBUF 䜢♧ 䛧 䜎䛩䚹 T 䝢 䞁 䜢䝑 䜽 High䜛 䛸 ฟຊ䝞 䝑 䝣 䜯 䞊䛜↓ຠ䛻
第䝻4䝆章
SOI 䛻䛩
ピクセル検出器多層化システム
䛺 䜚 䜎䛩䚹
X-Ref Target - Figure 1-24

IOBUF
T
3-state input
I (Input)from FPGA

IO
to/from device pad

O (Output)
to FPGA
ug471_c1_20_041112

ᅗ 1-24 FPGA: ධຊ/ฟຊ䝞䝑䝣䜯䞊 䝥 䝸/出力バッファープリミティブ䝭 䝔 䜱 䝤 (IOBUF)
図 4.12: サブボードに使用する(Artix7)の入力(IOBUF)。

Artix-7 シリーズ FPGA Select IO リソースユーザーガイドより [30]。

・データクロック線 (1 本)䝅 䝸 䞊䝈 FPGA SelectIO 䝸 䝋 䞊䝇 䝴䞊䝄䞊 䜺 䜲 䝗japan.xilinx.com
35
サブボードからメインボードへのイベント情報、ヒットアドレス情報および波高値
UG471 (v1.4) 2014 ᖺ 5 ᭶ 13 ᪥

データの転送用クロック線。
サブ FPGA ⇒ メイン FPGA 方向の信号線
・フラグ線 (8 本)
各サブ FPGA に 1 本ずつ与えられる専用線で、サブボードとメインボードを 1 対 1で接続する。ステートに応じて機能が変わる。トリガー出力や、データ取得状況のモニター、データイネーブルに使用する。
メイン FPGA ⇔ サブ FPGA 双方向の信号線
・バスデータ線 (12 本)
12 bit のパラレルでデータ転送に用いる。ステートによって以下のように送るデー
タが変わる。

• (サブ ⇒ メイン) イベント情報、ヒットパターン、波高値データ。
• (メイン ⇒ サブ) パラメータ、マスク情報、読み出し領域。
ステートやデータ読み出し状況によってバスデータ線を使用する FPGA が変わる。
例えば、ある FPGA が High レベルを出力している際に、別の FPGA が Low レベルを出力してしまうと、出力間が短絡してしまう。そこで Artix-7 の IOBUF プリミティ
ブを使用する (図 4.12)。IOBUF とは、Artix-7 で用意されている双方向バッファーである。図 4.12 の 3-state input (T ピン) を High にすると、出力バッファーがハイイン
ピーダンス状態になり、FPGA からの出力が無効になる。ロジックを作成するときは、ある FPGA がバスデータ線に出力を開始する前に、他の FPGA の出力がハイイ
ンピーダンス状態になっていることを確認する必要がある。

4.3. データ取得方法

4.3.3

37

ステートダイアグラム

図 4.13 に示すステートダイアグラムは、メイン FPGA のイベント駆動での状態遷移図である。サブ FPGA のステートもメイン FPGA と同じであり、ステート線によってメイン FPGA のステートに追従する。読み出しの流れと、それぞれのステートでの役割は以下の通り。

STANDBY
スタンバイ状態。PC の DAQ ソフトが Run 状態であれば RESET に移る。また DAQ
ソフトがパラメータ設定状態であれば SET PARA に移る。
RESET
ピクセル回路のキャパシタとコンパレータのリセットを行う。通常のオペレーショ
ンでは全てのサブ FPGA が同期して制御を行う。フラグ線はリセットビジー信号とアサインする。全サブ FPGA のリセットが完了すると EXPOSURE に進む。
EXPOSURE
露光開始してイベント待ちの状態。フラグ線はトリガー信号とアサインする。一定
時間イベントがなければ STANDBY に戻る。どこかのレイヤーでイベントがあった
場合は TX INFO に移る。ソフトウエアで指定したモードによって、複数のレイヤーで同時イベントがない場合などは、読まずに STANDBY に戻ることもできる。
TX INFOマルチヒット・マルチパターン情報をサブ FPGA からメイン FPGA に送信する。全
サブ FPGA から送信が完了すれば、RX ADDR に移る。
RX ADDR
トリガーのあった層のサブ FPGA が XRPIX からヒットパターンを読み出し、FIFOにつめる。フラグ線はヒットパターン読み出しが完了すると High になる。それが確認されると、CHANGE BUS に進む。トリガーを出した全てのレイヤーのヒットパ
ターンの送信が終わっていれば、SET AREA に進む。
CHANGE BUS
ある FPGA がデータ送信する前に、他のサブ FPGA がバスデータ線への出力をハイ
インピーダンスにしていることを確認するステート。具体的には、フラグ線と 3-state
線の反転信号をアサインし、メイン FPGA が接続されている全サブ FPGA のフラグ
線が Low であれば、次の送信ステートに移る。
TX ADDR
メイン FPGA が、ヒットパターンの読み出しを終えた層のうち、まだメイン FPGA
への送信を終えていないサブ FPGA をレイヤー指示線で指定し、そのサブ FPGA がバスデータ線でヒットパターン情報の送信を行う。データ送信が終わると RX ADDRに戻り、次のレイヤーのヒットパターン送信に移る。

38

第4章

SOI ピクセル検出器多層化システム

SET AREA
サブ FPGA から受け取ったヒットパターンをもとに、メイン FPGA が波高値を読み出すレイヤーとアドレスを決定し、サブ FPGA に送信する。読み出す領域の決定基
準はアプリケーションによってソフトウエアから変更可能であるが、今回の実験ではヒットパターンの High Edge と Low Edge の中心アドレスを計算する。
RX DATASET AREA ステートで指定された領域の波高値をサブ FPGA が ADC を用いて XRPIXから読み出す。フラグ線は波高値読み出しが完了すると High になる。それが確認されると、CHANGE BUS に進む。読み出し指示を行った全てのレイヤーの波高値の送信が終わっていれば STANDBY に戻り、リセットされる。
TX DATA
メイン FPGA があるサブ FPGA をレイヤー指示線で指定し、そのサブ FPGA がバス
データ線で波高値データの送信を行う。データ送信が終わると RX DATA に戻り、次のレイヤーの波高値データ送信に移る。
SET PARA
PC のソフトウエアで指定したパラメータは SiTCP 通信でメイン FPGA 内のレジス
タアレイに保持される。そのパラメータのうちサブ FPGA が保持する必要があるものを送信する。具体的には、キャパシタのリセット時間やサンプル・ホールド時間、
バッドピクセルマスク情報、および DAC 出力の電圧値などである。
MASKWRITE
各サブ FPGA がメイン FPGA から受け取ったマスク情報をもとに、チップにマスク
書き込みを行うのを待つステート。マスク書き込みが完了すればフラグ線を High にする。
FORCE 計画では、アクティブシールドに信号がなく、複数の XRPIX および CdTe 検出
器での同時イベントがあった場合、コンプトンイベントの可能性があるため検出器からイ
ベントデータを取得し保存する。XRPIX とアクティブシールドとの同時イベントは無条件に NXB と判定し、そのイベントは読まない。最終的にはこれらを組み合わせる。
フレーム読み出しは、メイン FPGA のイベント駆動読み出しのステートの流れを変更することで可能であり、ソフトウエアからどちらのモードか指定することで選ぶことができる。 フレーム読み出しでのステートダイアグラムを図 4.14 に示す。各ステートでの役
割はイベント駆動と同じである。SET AREA ステートでの読み出し領域は、PC からユーザーが設定することが可能である。各ステートでのレイヤー指示線、フラグ線、バスデー
タ線の役割と方向は図 4.15 の通りである。

4.3. データ取得方法

SET̲PARAMASKWRITE

39

STANDBY
DAQ: RunRESETEXPOSURE

triggerno trig.

TX̲INFOCHANGE̲BUS

RX̲ADDR
TX̲ADDR
SET̲AREACHANGE̲BUS

RX̲DATATX̲DATA

図 4.13: イベント駆動でのステートダイアグラム。

第4章

40

SOI ピクセル検出器多層化システム

STANDBY

SET̲PARA

DAQ: RunRESETEXPOSURE
SET̲AREARX̲DATACHANGE̲BUS
TX̲DATA

図 4.14: フレーム読み出しでのステートダイアグラム。

1

ステート線
STANDBY

レイヤー指示線

フラグ線

2

RESET

Reset Busy3

EXPOSURE

Trigger

4

TX̲INFO

5

RX̲ADDR

Rx Busy

6

CHANGE̲BUS

3-state

7

TX̲ADDR

8

CHANGE̲BUS

9SET̲AREA

10RX̲DATA

11

CHANGE̲BUS

12

TX̲DATA

サブからメインTx Request

バスデータ線

event info.

hit pattern

Tx Request
3-stateRead Layer

Read Area
Rx Busy
3-statepulse heightTx Request

メインからサブ

図 4.15: 各ステートでの信号線の役割と方向。

4.3. データ取得方法

4.3.4

41

タイミングチャート

サブ FPGA ⇒ メイン FPGA 方向のデータ通信
サブ FPGA ⇒ メイン FPGA 方向のデータ通信の例として、波高値データの読み出しから送信までの FPGA 間のやり取りを説明する。これは図 4.13 の RX DATA ステートから
TX DATA ステートに対応する。簡単のために、レイヤーが 2 枚のときのタイミングチャー
トを図 4.16 に示す。まず RX DATA ステートで各サブ FPGA はそれぞれ指示された読み
出し領域の波高値データを読み出す。読み出しが完了するとフラグ線を High にする。それを確認するとメイン FPGA のステートは CHANGE BUS に移る。このステートではサブ FPGA はフラグ線をバスデータ線の 3-state の NOT に接続することで、各サブ FPGA の
3-state の状況をメイン FPGA でモニタできるようにする。全てのフラグ線が Low である
ことを確認すると、メイン FPGA のステートは TX DATA に移る。XRPIX からのデータ
読み出しを完了したサブ FPGA の内から一つを選択し、クロックの立ち下がりで 8 本のレイヤー指示線のうちそのサブ FPGA に対応する線を High にする。指示されたサブ FPGAは次のクロックの立ち上がりで波高値データの送信を開始する。メイン FPGA はクロックの立ち下がりで送られてきたデータを FIFO (First In, First Out) に書き込む。 送るデータの初めと終わりにはヘッダーとフッターを送り、データの始まりと終わりを明確にする。
このようにデータの送受信を半クロックずつずらすことで、微妙なタイミングのずれによるデータの間違いがないようにしている。
データ送信が終われば RX DATA ステートに戻り、他のレイヤーの読み出しを待つ。これを繰り返すことで全てのレイヤーからデータ送受信が完了する。イベント情報送信、ヒッ
トパターン送信においても、基本的な流れは同じである。
メイン FPGA ⇒ サブ FPGA 方向のデータ通信
メイン FPGA ⇒ サブ FPGA 方向のデータ通信の例として、読み出し領域の指示 (図 4.13
での SET AREA ステート) での FPGA 間のやり取りを説明する。SET AREA ステートでは、メイン FPGA がサブ FPGA から受け取ったヒットパターンを基に、読み出し領域を決定する。あるレイヤーの読み出し領域が決定すれば、クロックの立ち上がりで 8 本のレイヤー指示線のうち読み出し領域指示を行うサブ FPGA に対応するラインを High にしデータ送信を開始する。サブ FPGA はクロックの立ち下がりでデータを FIFO に書き込む。
データを送り終わればレイヤー指示線を Low に落とし、データの終わりを知らせる。そして、同様に次のレイヤーにデータ送信を行う。全ての読み出しレイヤーにデータを送り終
われば、次の波高値読み出しステートに移る。レイヤーが 2 枚のときのタイミングチャー
トを図 4.17 に示す。

4.3.5

モジュール構成

制御システムの機能は多岐にわたるので、単純な一つのロジックで記述することはできない。そこで機能を「モジュール」と呼ばれる小単位に分け、より小規模なロジックの組
み合わせによって全体の回路を構成する。この様な設計手法を構造化設計という。上位モ

第4章

42

SOI ピクセル検出器多層化システム

CHANGE̲BUS
メイン

CLK

...

state[7:0]

RX_DATAlayer assign[7:0]0

TX_DATA...

RX_DATA

00000001...

000000010

レイヤー1に送信指示

サブ1

stt_sub[7:0]

RX_DATATX_DATA

Data Bus[11:0]

レイヤー2

...

Flag

TX_DATA

RX_DATATX_DATA

RX_DATATX_DATA...
D0

読み出し完了

D1

D2

...

Dn

波高値データ...

Bus tristate
サブ2

stt_sub[7:0]

RX_DATATX_DATA

...

Flag

...

Data Bus[11:0]...

Bus tristate

読み出し完了

...

D0

D1

波高値データ

図 4.16: 波高値データの読み出しから送信までのタイミングチャート。上から順にメイン FPGA、
サブ FPGA1、サブ FPGA2 の信号線。オレンジ色点線はステートの変わり目を表す。state[7:0] はス
テート線、layer assign[7:0] はレイヤー指示線、Flag は各サブ FPGA に接続されたフラグ線、Data
Bus[11:0] はバスデータ線、Bus tristate はバスデータ線の 3-state 線である。

メイン

CLK

...

state[7:0]...
レイヤー1に送信
00000001...

layer assign[7:0]
Data Bus[11:0]

00000000
D0

D1

D2

...

...
SET_READ_AREA
レイヤー2に送信
000000010
Dn

0

D0

D1

D2

...

RX_DATA...
...

Bus tristate

読み出し領域...

stt_sub[7:0]

...

Flag

...

...

Bus tristate

...

...

stt_sub[7:0]

...

Flag

...

...

Bus tristate

...

...

00000000Dm

読み出し領域...

サブ1

SET_READ_AREA...

RX_DATA

サブ2

SET_READ_AREA...

図 4.17: 読み出し領域指示のタイミングチャート。

RX_DATA

4.3. データ取得方法

43

ジュールが必要に応じて下位モジュールを呼び出し、特定の制御を行う。下位モジュールはある制御が終わるまでビジー信号を上位モジュールに送ることで、確実な動作を保証する。このモジュール間通信を行うことで全機能を実現した。これにより、モジュールの組
み合わせの変更によるモードの切り替え、シミュレーション等での検証が容易になる、可読性が増すといった利点がある。本節ではメイン FPGA とサブ FPGA のロジックを構成するモジュールについて説明する。

メイン FPGA
メイン FPGA のモジュール構成と主な信号線を図 4.18 に示す。それぞれのモジュールの役割は以下の通り。

STACK XRPIX MAIN
トップモジュールで、サブ FPGA や SiTCP FPGA など外部への入出力を記述している。また下位モジュールどうしの接続を行う。
SUB FPGA CTRL
このモジュールと下位モジュールでサブ FPGA の制御を行う。フラグ線や下位モジュールのビジー信号によってステート線を遷移させる。
SCAN
サブ FPGA からのイベントデータ取得、およびサブ FPGA への読み出し領域指示を行う。
REQ LAYER
サブ FPGA のデータ取得待ちステートの際に、8 本のフラグ線をモニターし取得完了した層のうちから一層を選ぶ。XRPIX のパターンスキャン回路を応用している。
DATA JUDGE
サブ FPGA から取得した情報 (トリガータイミング、イベント情報、ヒットパターン) から、そのイベントを読み出すか否かを判断するモジュール。
CALC AREA
DATA JUDGE モジュールで波高値を読み出すと判断した場合、読み出す層とその領域を計算する。
REGFILE
幅 10 bit のレジスタアレイで、層の数だけ用意している。サブ FPGA から取得した
イベント情報、ヒットパターン情報を格納し、読み出しの判断や読み出し領域を決定する際に使用する。
SET PARA
PC から受け取ったパラメータのうち、サブ FPGA に渡すパラメータの送信を行う。
ピクセルのリセット時間や DAC の値、マスク情報がこれにあたる。

第4章

44

SOI ピクセル検出器多層化システム

Din

serial_data

TX_WD[7:0]

SiTCP FPGA
data_clk

data_bus[11:0]

flag

layer_assign

state[7:0]sync_clk

Sub FPGA

Din

inaddrindataoutaddroutdata

fifo_out

fifo_wefifo_in

data_bus

event_info

SET_PARA FIFO
read_area

judge

event_info

judge_req

flag

layer

data_bus

req

data_bus

data_bus

flag

state

layer_assign

busy

rx_reqasg_req

SCAN
asg_busy

Dout

TxEn

DATA_TX SIO_REG SIO_SLAVE

SUB_FPGA_CTRL
tx_reqTxDataparameter

data_bus

flag

state

layer_assign

STACK_XRPIX_MAIN

read_area

event_info

cal_req

REQ_LAYER DATA_JUDGE REGFILECALC_AREA

Main FPGA

図 4.18: メイン FPGA のモジュール構成とそれらをつなぐ主な信号線。トップモジュールのSTACK XRPIX MAIN で外部へ入出力と、下位モジュールの接続を行う。PC へのデータの送信は DATA TX、受信は SIO SLAVE、SIO REG が行う。サブ FPGA の制御は SUB FPGA CTRL 以
下のモジュールで行う。

DATA TX
サブ FPGA から受け取ったデータを FIFO を経由して PC に送信する。SiTCP でのデータ通信の都合から、16 bit のデータを 8 bit ずつに分けて送信している。
SIO SLAVE
PC から SiTCP 経由でシリアルで送られてきたパラメータを、データ部とアドレス
部にパラレルに変換する。
SIO REGSIO SLAVE でパラレルに変換されたパラメータを、アドレスごとにレジスタアレイに格納する。必要に応じてアドレスを指定することで格納されたパラメータを取り出す。

4.3. データ取得方法

45

サブ FPGA
サブ FPGA のモジュール構成と主な信号線を図 4.19 に示す。それぞれのモジュールの役割は以下の通り。

STACK XRPIX SUB
トップモジュールで、XRPIX やメイン FPGA など外部への入出力を記述している。
また下位モジュールどうしの接続を行う。
ADC
波高値を読み出したタイミングで ADC の値をサンプリングし、メイン FPGA に転送する FIFO につめる。

DAC
メイン FPGA から受け取ったパラメータをもとに DAC を制御し XRPIX に定電圧を印加する。

SOIPIX CTRL
メイン FPGA のステート線の値によって、XRPIX の制御を行う。SOIPIX CTRL 以
下の下位モジュールは、それぞれの名前と同じステートで SOIPIX CTRL から req 信号を受け、特定の制御を行う。制御が終わるまではビジー信号を High にする。
LAYER ID
レイヤー ID 用の DIP SW の値によって、このサブ FPGA が条件判定に使うべきレ
イヤー指示線と、出力すべきフラグ線を選ぶ。
SET PARA
メイン FPGA から送られるパラメータを受け取り、レジスタに書き込む。
DATA TXXRPIX から取得したデータを FIFO を経由してメイン FPGA に送る。データ転送ス
テートかつこの FPGA に対応するレイヤー指示線が High のときに、FIFO の読み出
しがイネーブルになりバスデータ線に出力する。

4.3.6

データ量の概算と不感時間

1 イベントあたりに、イベント中心の周り 8 × 8 ピクセルの波高値を読み出すとする。
その場合の、多層化システムのデータ量と不感時間の概算を行う。読み出しデータは各
FPGA 内の FIFO を経由し、リセット・露光中も転送を行う。
・メイン FPGA ⇒ PC
100 Mbps の SiTCP では理論値の 9 割程度の速度を出すことができる。つまり、11.25
MB/sec のデータを送信することが可能である。ヘッダーなどの情報を考慮しなけ
れば、1 イベントあたりのデータ量は 8 × 8 × 2 byte/pix=128 byte/frame となる。しrx_busy

data_bus

judge

SCAN

rx_busyarea

rx_reqjudge_req

RESET EXPO
data_bus

TxDataflag_sig

state
asg

store_l_req

m

m
as
as

k_
re
q
k_
b
us

RX_DATAy

MASKWRITE
fifo_out

SOIPIX_CTRL
Dout

asg

TxDataTxEnparameter

data_bus

req

flag

serial_data

data_clk

data_bus[11:0]

flag

layer_assign

state[7:0]sync_clk

LAYER_ID[3:0]

ASIC[91:0]

DAC_SYNCDIP̲SW

fifo_reSTACK_XRPIX_SUB

layer_assign

DAC_D
DAC_SCLKXRPIX5basg

LAYER_ID

parameter

data_bus

TxDataASIC_D

flag_sig

asg

state

DAC_SYNCDAC_SCLK

第4章

fifo_wefifo_in

ADC DAC

event_info

eq

ADC_PDWN

DAC

txinfo_busy

txinfo_req

yus

ADC_PDWN
DAC_D

ADC_CLKADC_D[11:0]

ADC

expo_req

t_
b

rs

t_
r

rs

ADC_D
ADC_CLK46
SOI ピクセル検出器多層化システム

Main FPGALAYER_ID SET_PARA DATA_TX

FIFO

TX_INFO RX_ADDR SET_AREA

Sub FPGA

図 4.19: サブ FPGA のモジュール構成とそれらをつなぐ主な信号線。トップモジュールのSTACK XRPIX SUB で外部へ入出力と、下位モジュールの接続を行う。メイン FPGA へのデータの送信は DATA TX、パラメータの受信は SET PARA が行う。サブ FPGA の制御は SOIPIX CTRL
以下のモジュールで行う。

4.4. データ取得ロジックのシミュレーション検証

47

たがって 11.25 MB/sec でデータを転送する場合の読み出し可能なイベント数は、
11.25 MB/sec / 128 byte/event = 87890 event/sec となる。よってこの経路でのスルー
プットは ∼87.8k event/sec となる。
・サブ FPGA ⇒ メイン FPGA
あるレイヤーから 8 × 8 ピクセルのデータを読み出す場合、サブ FPGA からメイン
FPGA へ 1 byte を 100 ns のクロックで転送する時間は、8 × 8 × 2 byte/pix×100 ns=
12.8 µs/frame となる。よってこの経路でのスループットは ∼ 78.1k event/sec となる。
・XRPIX5b ⇒ サブ FPGA
露光時間 10 µs でトリガー出力した場合を考える。XRPIX5b の通常のオペレーショ
ンにおいて、グローバルリセット時間は 30 µs、イベント判定と読み出し領域指定が ∼ 1 µs、1 行の読み出し時間が 10 µs とすると、1 event 読み出しに必要な時間は、
30 µs+10 µs+10 µs×8 行=120 µs/event となる。したがって、この経路でのデータ転送能力は ∼ 8.3k event/sec となり、サブ FPGA より下流のデータ転送能力の 10%程度である。
以上より、システム全体のデータ転送能力は XRPIX5b からの信号読み出しの ∼ 8.3k event/secとなる。これは NXB の到来頻度 1 kHz の 8 倍であり、NXB による影響を受けずに読み出しが可能である。

4.4 データ取得ロジックのシミュレーション検証
今回の多層化システムのように、複数の FPGA を用いたロジックは複雑になる。そこで PC 上で設計したロジックを仮想的に動作させ、シミュレーションによる検証を行った。
シミュレーションでの検証が完了しても、実機ではハードウエア的な要因 (信号の遅延、
波形のなまり等) によって、必ずしも完全な動作が保証されるわけではない。しかし、シミュレーションによる検証は以下のようなメリットがある。

• 今回の設計では、バスデータ線はステートによって異なる FPGA で駆動する。ある
FPGA がバスデータ線を駆動している間は、他の FPGA は出力をハイインピーダン
ス状態にしておく必要がある。しかしロジックにバグがあり、例えばある FPGA でHigh、他の FPGA で Low を同時に出力してしまうと、FPGA 間に大きな電流が流れ
FPGA が破壊される可能性がある。したがって実機で動作させる前にシミュレーショ
ンによる検証をし、問題がないことを確認する必要がある。
• 1 つの XRPIX につき制御信号は 92 本と多い。多層化システムでは各層の制御信号に加えて FPGA 間の信号線があり、信号線の数は非常に多くなる。そのため、オシロスコープ等を用いて実機の信号線を一つ一つ確認することは困難である。シミュ
レーションでは、PC 画面上で全ての信号線の動作を並列に確認することができる。
• 実機による検証の場合、記述したコードから論理合成、配置配線および FPGA に書き込むデータファイルの生成と、少しの変更でも反映に非常に時間がかかる。開発

第4章

48

SOI ピクセル検出器多層化システム

outputinput

outputSub̲FPGA0

sync̲clk
state[7:0]
layer̲assign0
ﬂag0
data̲bus[11:0]
data̲clk!

Main̲FPGA

serial̲data!

Sub̲FPGA1

input

output

(PC)

input

!

layer̲assign1
ﬂag1…

(XRPIX) (XRPIX)TEST̲BENCH

図 4.20: テストベンチの概念図。メイン FPGA とサブ FPGA を仮想的に接続する。PC およびXRPIX から想定される入力信号を与え、その出力を確認する。

の初期段階では、シミュレーションを行うことで、検証にかかる時間を短縮できる。
また、全体のシステムが完成する前の一部の回路から検証が可能である。
シミュレーションでは、テストベンチと呼ばれるテスト環境を PC 上に作る。開発する回路は外部と通信するための信号線をもっている。そこで、テストベンチを作成し、想定される入力信号を回路に与え、出力を確認する。今回作成したテストベンチの概念図を図4.20 に示す。メイン FPGA とサブ FPGA をモジュールとして、テストベンチ上で仮想的な配線で接続する。シミュレーションでは FPGA 間の信号線を外部出力として、動作確認ができるようにした。PC および XRPIX から想定される入力信号を適切なタイミングで与え、出力を確認した。今回は Xilinx 社の FPGA 開発ツール Vivado に付属しているシミュ
レータを用いた。
フレーム読み出しおよびイベント駆動読み出しのそれぞれの方法で、検証と修正を行
い、複数の層で設計通りに制御信号を出力することに成功した。2 層の場合の、フレーム
読み出しおよびイベント駆動読み出しによるシミュレーション結果の全体像をそれぞれ図4.21、図 4.22 に示す。なお、検証しやすくするためにリセット時間などのパラメータは実機での値とは異なるものを用いているため、タイムスケールは正しくない。また、バス
データ線はメイン FPGA 駆動のものとサブ FPGA 駆動のもので分けて表示している。

4.4. データ取得ロジックのシミュレーション検証

SET̲PARA

49

SET̲AREATX̲DATARESET&EXPOSURE

SET̲AREARESET&EXPOSURE

RX̲DATARX̲DATA

図 4.21: 2 層でのフレーム読み出しのシミュレーションの全体像。橙色と水色でメイン FPGA のステートを示している。信号線の末尾の数字はサブ FPGA の ID 番号。

SET̲PARAMASKWRITE

STANDBY ~ TX̲ADDR

RX̲DATA

レイヤー0のみヒット

TX̲DATA ~ TX̲ADDR

RX̲DATA

レイヤー0と1が同時ヒット

図 4.22: 2 層でのイベント駆動読み出しのシミュレーションの全体像。橙色と水色でメイン FPGAのステートを示している。信号線の末尾の数字はサブ FPGA の ID 番号。

50

第5章

多層化システムの実証と性能評価

今回新たに設計したシステムを用いて XRPIX の制御を行い、システムと多層化用ロジッ
クの検証を行った。本章ではフレーム読み出しおよびイベント駆動読み出しでのシステムの動作実証と、私が設計した多層化用ファームウエアを用いた読み出しについて述べる。

5.1 実験のセットアップ
データ取得のセットアップを図 5.1 に示す。恒温槽内にチップボードを入れ、FPC で恒温槽外のサブボードと接続する。メインボードを Ethernet ケーブル経由で PC と接続し、PC 上では DAQ (Data AcQuisition system) Software を使用し、データを取得する。DAQ
Software は ROOT ライブラリ (C++) を用いて開発されたもので、露光時間やリセット時
間、マスク情報、DAC で XRPIX に印加する定電圧値などのパラメータを FPGA に送ると同時に、転送されてくるデータをファイルに保存する役割を担う。以下で各部位について
説明する。

恒温槽
半導体検出器は暗電流によるノイズの影響を減らすために素子を冷やしておく必要がある。そこで恒温槽を用いて、素子を設定した温度に冷却して実験を行った。今回用いた恒温槽はエスペック社の SU-662 である [31]。−60◦ C から 150◦ C まで設定可能である。
電源系

SEABAS およびサブボードへの電源供給は KENWOOD PWR36-1、PW18-1T、PW183AD 多出力直流安定化電源を用いた [32]。また素子のバックバイアス電圧印加用には、
KEITHLEY2410 ソースメータを用いた [33]。このソースメータは 1100V まで印加可能であり、素子に流れる電流を 0.01 nA の精度で計測することが可能である。

5.2 設計基板の動作実証
今回の多層化システムの構築にあたり、チップボード、サブボードおよび FPC のハードウエア設計と、複数の層から読み出しを行う FPGA のロジックの開発を行った。その両方ともが新開発であり、これらを同時に検証しデバッグを行うことは困難である。したがって、まずハードウエアの検証を行うために下記のような方法をとった。サブ FPGA にこ5.2. 設計基板の動作実証

51

X線源

チップボードサブボード

メインボードソースメータ

図 5.1: 実験のセットアップ。チップボードを恒温槽の中に入れ、FPC で外のサブボードと接続
する。

第5章

52

多層化システムの実証と性能評価

Raw Data Image
8

2500

7
2450
6
2400

RA

5
2350

4
3

2300

2

2250

1

2200

0
0

1

2

3

4

5

6

7

8

CA

図 5.2: フレーム読み出しによる生イメージ。
れまで XRPIX5b の単体試験用ロジックを読み込ませチップの制御を行う。このロジック
はこれまでの XRPIX5b の単体試験で使用されており、十分な実績がある。メイン FPGA
をスルーさせてサブ FPGA が直接 SiTCP と通信を行うことで、単体試験と同様に XRPIXの制御を行うことできる。そこで初めにハードウェアの動作実証を目的に、動作実績のある単体試験用ロジックで XRPIX からのデータ取得を行った。

5.2.1

サブボードの単体動作試験

XRPIX からのデータ取得の前に、サブボードの動作確認を行った。まず電源系を投入し、内部で安定した電源がかかっていることを確認した。PC からファームウエアを PROMに書き込み、電源再投入時に PROM からファームウエアが FPGA へと書き込まれることを確認した。フレーム読み出しの場合は、トリガーの有無に関わらず一定時間で FPGA が同じ制御を繰り返すため、チップを接続せずに正しく制御信号が動いているか確認できる。メインボードを接続し、PC からフレーム読み出し指示を行い、制御信号が正しく動作していること、PC で指示した通りに電圧が DAC で出力されていることを確認した。

5.2.2

全系の接続によるフレーム読み出し試験

サブボードの動作を実証することができたので、次にチップボードとサブボードを FPCで接続し、フレーム読み出しを行った。XRPIX から正しく信号が読み出せているか確か
めるために、X 線源を用いて素子に X 線を照射しスペクトルを取得した。今回は 241Amと 57Co の二種類の X 線源を使用した。 241Am は 13.9 keV、17.7 keV、20.8 keV の特性 X
線を、 57Co は 6.4 keV、7.1 keV、14.4 keV の特性 X 線を放出する。この二種類の X 線源からの特性 X 線を XRPIX に照射し、フレームデータの取得に成功した (図 5.2)。さらに、
X 線性能を確認するためにフレームデータの解析を行った。以下ではデータ解析法について説明する。

4.5. XRPIX2b-LA における軟 X 線裏面照射実験

31

5.2. 設計基板の動作実証

53

イベント閾値を越え、周囲8ピクセルより出力が大きいピクセル
スプリット閾値を越えたピクセル

single pixel
event

double pixel
event

イベント中心を見つける

tripple pixel
event

other pixelevent

図 5.3: イベントセレクションの関係図 [9]。
波高値の算出図 4.6: イベントセレクションの関係図。

X 線が入射していない場合でも、ピクセルのリセット電圧や暗電流、ボードに搭載してントと判定する。ダブルピクセルイベントの出力は、中心のピクセルと、スプリッ
ト閾値を超えたピクセルの出力を足し合わせたものとする。以降、複数のピクセルいるアンプや
ADC のオフセットを反映して、ある ADU 値を出力する。これを「ペデスにまたがったチャージシェアリングイベントの出力は中心のピクセルと、スプリッ
タル」と呼ぶ。
X 線が入射した場合はこのペデスタルからどれだけの差があるかで波高値
ト閾値を超えたピクセルの出力を足し合わせたものである。
情報がわかり、X 線のエネルギーを求めることができる。
フレーム読み出しでの波高値の求め方について説明する。あるフレームにおいて、各ピ(iv) トリプルピクセルイベントの判定
クセルごとに前後
50 フレームの平均値を求め、その値をペデスタルとする。これにより、
イベント中心に隣り合う
4 つのピクセルのうちふたつが、スプリット閾値を超える
ペデスタルのピクセルごとのばらつきの補正に加えて、ペデスタルの時間変化の補正をしようなイベントを「トリプルピクセルイベント」と定義する。これは、図 4.6 のよ
うな中心ピクセルとスプリット閾値を超えたピクセルの配置になるイベントの回転ていることになる。以上のことを踏まえて、波高値は以下の式で算出することとする。
対称も、トリプルピクセルイベントに含まれる。

f +50
1 ∑
PHi j ( f ) = RawDatai j ( f ) −RawDatai j ( f ′ )(v) その他のイベントの判定
101 f ′ = f −50(5.1)

以上以外のイベントとして、図 4.6 のような中心ピクセルとスプリット閾値を超えたピクセルの配置になるイベントを「その他のイベント」と定義した。図示したよPH は波高値、RawData は取得した生データ、添字の i、j はそれぞれ Column Address と
うに中心ピクセル含め 4 つのピクセルにまたがるイベントまでを抽出した。

Row Address、 f はフレーム数を表す。

4.5 XRPIX2b-LA における軟 X 線裏面照射実験
イベントセレクション
4.5.1 のようなピクセル検出器の場合、空乏層で発生した電荷が収集される過程で広取得データについて
XRPIX
がり、複数のピクセルにまたがって検出されるチャージシェアリング
(マルチピクセルイ
軟 X 線性能評価のために多色蛍光 X 線較正システムを用いて X 線を裏面側から照射した。
ベント) が存在する。チャージシェアリングイベントは、複数の読み出しノードから電荷
XRPIX2bでは Al-K (1.5 keV) は読み出すことができないため照射していない。XRPIX2bが回収されるので、入射した X 線のエネルギーを正しく測定するには、解析時にそれらの PH を足し合わせる必要がある。今回の実験では X 線イベントの検出とチャージシェア
リングの補正を行うために以下のような手順で「イベントセレクション」を行った。(図
5.3)

第5章

54

多層化システムの実証と性能評価(i) イベントの抽出あるピクセルに注目する。出力値が周囲の 8 ピクセルよりも大きく、かつあらかじめ設定したイベント閾値 (今回の実験では読み出しノイズの 15 倍の値) よりも大き
いとき、X 線による「イベント」と判定する。
(ii) シングルピクセルイベントの判定
周囲 8 ピクセルの出力値が全て、あらかじめ設定したスプリット閾値 (今回の実験では読み出しノイズの 3 倍) よりも小さいとき、これを「シングルピクセルイベント」と定義する。これは X 線により作られた電荷が一つのピクセルに収まったイベントだと考えられる。中心のピクセルの出力がシングルピクセルイベントの出力とする。
(iii) ダブルピクセルイベントの判定
抽出したイベントに隣り合う 4 つのピクセルの出力のうちひとつのみが、あらかじめ設定したスプリット閾値を超えるようなイベントを「ダブルピクセルイベント」と定義する。これは電荷が 2 つのピクセルにまたがったチャージシェアリングイベ
ントと判定する。ダブルピクセルイベントの出力は、中心ピクセルと、スプリット
閾値を超えたピクセルの出力を足し合わせるものとする。以降、複数のピクセルにまたがったチャージシェアリングイベントの出力は中心ピクセルと、スプリット閾
値を超えたピクセルの出力を足し合わせたものである。
(iv) トリプルピクセルイベントの判定
イベント中心に隣り合う 4 つのピクセルのうちふたつが、スプリット閾値を超えるようなイベントを「トリプルピクセルイベント」と定義する。これは図 5.3 のような中心ピクセルとスプリット閾値を超えたピクセルの配置になるイベントの回転対
称も、トリプルピクセルイベントに含まれる。
(v) その他のイベントの判定
上記以外のイベントとして、図 5.3 のような中心ピクセルとスプリット閾値を超えたピクセルの配置になるイベントを「その他のイベント」と定義した。図 5.3 のよ
うに中心ピクセルを含め 4 つのピクセルにまたがるイベントまでを抽出した。
以上の解析方法で、241Am と 57Co からの特性 X 線を XRPIX に照射した。データ取得条
件はバックバイアス 10 V、室温で、 (RA, CA)=(155, 155) のピクセルの周りの 8×8 ピクセ
ルから 100 万フレーム取得した。図 5.4 はそれぞれ 241Am と 57Co のシングルイベントのスペクトルである。それぞれの線源の特性 X 線のエネルギーに対応するスペクトルを得ることに成功した。このことから、サブボードから FPC を通して XRPIX に設計通り正し
く電源や制御信号が入力され、アナログ信号の読み出しができていると言える。

5.2.3

イベント駆動読み出し

次に XRPIX からデコードされたアドレスが正しく出力されるか、マスク書き込みができるかを確認するため、イベント駆動読み出しを行った。図 5.5 の左図のように素子の一部を定規で隠し、上に X 線源を置いて実験を行った。図 5.5 の右図はトリガーを出したピ5.3. 多層化システム用ファームウエアを用いた読み出し
h_onepix_event
241

Am

634
246.5
62.18

Co

13.9 keV

3525
30
20

16

25

14

10

12
8
10
68

15
10

8

4

10

6

5

4

18
12
16
1014

2015

17.7 keV

12

6.4 keVCounts/bin
Counts/bin

18h_onepix_event
h_twopix_event

Entries
Entries 437
1074
Mean
Mean 118.1
256.4
RMS
RMS
39.41
68.32

Counts/bin
Counts/bin

Entries
Mean
RMS

22

Counts/bin

h_onepix_event
h_twopix_event
57
h_onepix_event

24

20

55

4

14.4 keV

2

5

2
0
0

100

200

300

400

500

600

700

800

00
00

Channel[ADU]6

100
100 200
200 300
300 400
400 500
500 600
600 700
700 800
800

2

00
00

Channel[ADU]
Channel[ADU]h_fivepix_event
h_fivepix_event
h_xray_event
図 5.4: 241Am (左) と 57Co (右) のスペクトル。
h_fivepix_event
h_xray_event

Entries
Mean
RMS

20
292.2
62.94

1
60

Entries
Entries 2963
2
Mean
Mean
213
259
RMS
RMS
68.98
12

0.4

Counts/bin
Counts/bin

Counts/bin

クセルのカウントマップである。定規で隠れている部分のカウントが他に比べて少ない。
このことから、素子からアドレスが正しく出力され、記録できていることがわかる。また、
0.8
0.850
マスク書き込みの信号線も正しく素子に入力できていることを確認した。図 5.6 に 109Cd
40を照射した時のイベント駆動読み出しによる波高値のヒストグラムを示す。
XRPIX5b で
0.6
0.6
はイベント駆動読み出しで信号レベルがトリガー閾値電圧付近に張り付くことがわかって30
おり [34]、本実験でも同様の現象が確認された。
0.4

20
0.2

0.2

50
60

4050

Counts/bin
Counts/bin

h_fivepix_event

1

40
30
30

20
20

10
5.3 多層化システム用ファームウエアを用いた読み出し

10
10

00
第005.2 100
節で、設計したハードウエアが正しく動作することを実証することができた。そ200 300 400 500 600 700 800
0 0 100
100 200
200 300
300 400
400 500
500 600
600 700
700 800
800
Channel[ADU]
Channel[ADU]
Channel[ADU]
こで、今回設計した多層化システム用ファームウエアを用いてフレーム読み出しを行った。動作クロックを 12.5 MHz で制御を行い、フレーム読み出しに成功した。また、サブボードのDAC の出力が PC で設定した値が出力されていることを確認した。このことか
Analysis Parameter
Analysis Parameter
ら、PC からメイン FPGA に送信したパラメータを、メイン FPGA からサブ FPGA に正し
PH Frame Number = 999013
PH Frame Number = 996111
く受け渡すことができているといえる。
Event
Number
= 3170
Event Number
= 764
図 5.7
に波高値データの送信におけるFPGA 間の信号のやり取りを、オシロスコープで
one_pix ratio = 0.213972
モニターした結果を示す。シアンが接続した層に対応するレイヤー指示線、マゼンタがフReadout Noise= 5.434901 [ADU]
Readout Noise= 5.357807 [ADU]
ratio = 0.362470
DATA ステートでのみ
High になる。
ラグ線である。黄色はステート線の第 2 bit で、RXtwo_pix
Readout Noise (error) = 0.003697 [ADU]
Readout Noise (error) = 0.003520 [ADU]RX DATA ステートでサブ FPGA は XRPIX から波高値を読み出し、完了すればフラグ線を
three_pix ratio = 0.196085
High にする。するとメイン
FPGA がステートを
TXPedestal
DATA ステートに変え、レイヤー指示
Pedestal Peak
= 0.372256
[ADU]
Peak
= 0.301991 [ADU]
four_pix ratio = 0.220722
線で対応するサブ
FPGA に波高値データの転送指示を行っている。ロジックの設計通りに
Pedestal Peak (error) = 0.001801 [ADU]
Pedestal Peak (error) = 0.001721 [ADU]
読み出しとデータ転送を行っていることが確認できる。フレームレートは1.37 ms/frame
other_pix ratio = 0.006750
Event Threshold= 54.349008 [ADU]
Event Threshold= 53.578070 [ADU]であり、リセット時間や露光時間を考慮して予想されるフレームレートは ∼1.3 ms/frameと、極めて一致した結果が得られた。ヘッダー、読み出し領域、Split Threshold= 16.304702 [ADU]
Split Threshold 8×8= ピクセルの波高値
16.073421 [ADU]

00
00

on

tw

thr

fou

oth

第5章

56

多層化システムの実証と性能評価

Count Map
600

500

RA
RA

400

300

200

100

0
0

50

100

150

200

250

300

350

CA
CA

図 5.5: イベント駆動読み出しの実験の様子 (左) とカウントマップ (右)。定規で素子の一部を隠し、その上に線源を置いた。定規で隠した下部分のカウント数が少ないことがわかる。

Counts/bin

All PH Histogram
10

4

10

3

102

10

1
0

500

1000

1500

2000

Channel [ADU]

図 5.6: イベント駆動読み出しの波高値ヒストグラム。

5.3. 多層化システム用ファームウエアを用いた読み出し

57

RX̲DATA & STANDBYRX̲DATATX̲DATARESET

state[2]波高値データの送信指示

layer̲assign[0]波高値の取得完了

Reset Busyﬂag[0]

図 5.7: 波高値データ送信ステートのオシロスコープの画像。黄色はステート線の第 2 bit、シアンとマゼンタはそれぞれ接続した層の ID0 に対応するレイヤー指示線、フラグ線の第 0 bit である。
h_onepix_event

h_onepix_event

90
300
80
h_onepix_event
Entries
1487
Mean
194.1
RMS
43.93

60

250

Counts/bin

Counts/bin

70

50
40
30

200

150

100

20
50
10
0
0

100

200

300

400

500

Channel[ADU]

600

0
0

100

200

300

400

500

600

Channel[ADU]

図 5.8: 多層化システムで取得した 241Am のスペクトル (左) と単体試験で得られたスペクトル (右)。
シングルイベントのみを表示している。

データが順番に安定して、連続に得られたと言える。
しかし動作クロック 25 MHz で読み出しを行うと、ある時にメイン FPGA が TX DATA
ステートで止まってしまい、連続した読み出しができなかった。この原因は FPGA 間の信号が配線を伝わる間に遅延し、予期せぬステートに入ってしまっているためではないかと考えられる。今後、遅延の影響を詳しく調査し、ロジックを修正することで 25 MHz での動作を目指す。
恒温槽で −60◦ C に冷やし、バックバイアス 50 V のフレーム読み出しで得られた 241Amのシングルピクセルイベントのスペクトルを図 5.8 の左図に示す。図 5.8 の右図は単体試
験用のシステムで取得した 241Am のスペクトルである。本実験で得られたスペクトルは、単体試験の場合に比べてエネルギー分解能が悪化しており、ゲインも低い。チップからのアナログ信号が ADC でデジタル値に変換される前に FPC を伝わる間に影響を受けている可能性があるのかもしれないが、原因については未だ突き止められておらず、今後の課題
である。

58

第5章

多層化システムの実証と性能評価

5.4 今後の展望新たに設計したチップボード、FPC、サブボードおよび多層化システム用ファームウエ
アを用いて、フレーム読み出しを行い、X 線の検出に成功した。しかし、動作クロック
25 MHz で読み出しを行うと、ある時にループに入ってしまいその後はデータ取得ができなくなってしまう。これは FPGA 間の信号の遅延が原因だと考えられ、今後ロジックを修
正し 25 MHz の動作を目指す。メイン FPGA とサブ FPGA 間の一対一での通信を確立した
後、複数の層で並列制御を行い、一対多でのデータ通信による同時計数・反同時計数を用
いた読み出しを行う。また、単体試験用のシステムで読み出しを行った場合と比較して分光性能やゲインの低下が見られたが、この原因についても調査を行い、改善を目指す。

59

第6章

まとめ

我々は、次世代広帯域撮像分光衛星「FORCE」搭載に向けて、SOI ピクセル検出器を多層化し並列に制御するシステムのプロトタイプを開発した。新たにチップボード、サブボード、フレキシブルプリント基板を設計し、複数の素子を並列に制御し、それらを統括する FPGA のロジックを開発した。本研究では以下の内容を達成した。

• ロジックのシミュレーションを行い、複数の層を模擬した信号を与えて設計通りの動作を行うことを確認した。
• 多層化システムを用いて XRPIX からフレーム読み出し、イベント駆動読み出しの二種類で読み出しを行い、X 線の検出に成功した。
• 多層化システム用ファームウエアを用いて複数の FPGA によるフレーム読み出しに成功した。
以上を受けて、今後は以下のことを進める。

• FPGA 間の信号の遅延等によるロジックの不安定性を取り除き、より高速なクロッ
クでの読み出しを行う。
• 複数の素子を制御し、同時計数・反同時計数を用いた読み出しを行う。
• 単体試験と比較し分光性能やゲインの低下の原因を追求し、改善する。

61

謝辞
本論文の作成には、本当に多くの方々にお世話になりました。この論文を完成させることができたのは皆様の支えがあったからこそで、感謝の気持ちでいっぱいです。
指導教官である鶴先生には研究をする上での心構えや考え方について、親身にご指導いただきました。特に研究の進め方や、文章やプレゼンでの論理の組み立て方は大変勉強になり、今後の私の糧にしたいと思います。田中さんには、私が行き詰まったときにいつも進むべき方向を示していただきました。内田さんは、超新星残骸の解析で多くのことを教えていただき、宇宙物理学の面白さを知りました。武田さんは、私の質問にいつも笑顔で優しく教えてくださりました。小林さんは研究のみならず多くのことを教えてくださりました。松村さんは、うまく行かない時に冗談を言って励ましてくださりました。同期の林くんには公私問わず色々と相談にのって助けてもらいました。尾近くんとは旅行の話で盛り上がりました。X 線グループの後輩の井戸垣くんには笑わせてもらい、原田くんには癒され、奥野くんのおかげでおいしいコーヒーが飲めました。ガンマ線グループの皆さんとは他愛もない話で気を休めることができました。
共同研究者の東大の小貫さん、島添さん、上ノ町さん、中田くんにも大変お世話になりました。その他名前を挙げたらきりがないほど多くの方々の協力のおかげでこの論文が成り立っていると思います。お世話になった皆様に心から感謝します。

62

参考文献
[1] M. Sawada, et al., 2017, in prep.
[2] J. M. Miller, et al., 2011, The Astronomer’s Telegram, 3415.
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