修士論文

高エネルギー物理学実験のための SOI 技術を用いた

PIXOR 半導体検出器の基礎的研究∼ Basic study of the PIXOR semiconductor detector
for the high energy physics experiments based on the SOI technology ∼東北大学大学院理学研究科
物理学専攻
篠田

直幸

平成 25 年

概要
我々が研究開発を行っている SOI(Silicon On Insulator) 検出器である PIXOR(PIXel OR) は高エネルギー
加速器実験に新たな可能性を与える次世代の半導体検出器である。
高エネルギー加速器実験とは粒子を光速近くにまで加速させて衝突させる事により、宇宙生成初期の高エネ
ルギー状態を作り出し未知の物理現象の解明を行う実験である。加速させた粒子同士を衝突させて、様々な粒子を生成しそれらの崩壊過程を再現することで起こった現象を知るのだが、その際に生成粒子の崩壊点の測定は粒子の同定を行う重要な要素の 1 つである。様々な検出器が用いられる加速器実験においてビー
ム衝突地点最近傍に設置されている崩壊点検出器がその役割を果たしている。
近年では稀崩壊現象の観測等のため、ルミノシティを上げることで統計量を増やそうとしている。しかし、それに伴い短時間で生じる複数 Hit を出来るだけ確保するためのバッファを設けざるを得ず、崩壊点検出器に要求される高い位置分解能にはその性能に限界が見えつつある。その現状を打破するものが私が開発を行っている SOI 検出器：PIXOR である。

SOI とは産業界では既に主流となっている、支持基盤層と回路層とが絶縁層により区切られている素子である。そして、SOI を用いた放射線検出器の開発が 2005 年から KEK の測定器開発室の SOIPIX グループ [1]にて開発がなされており、私はそこで研究を行っている。
現在、東北大学で開発を行っている PIXOR は、センサー部で生じた電荷を 2 分割するというこれまでにない画期的な構造を備えており、従来の崩壊点検出器よりもピクセルサイズを小さく保ちつつ高機能な処理
回路機能を搭載できる半導体検出器である。私は試作機 PIXOR1 と、より実機仕様へと近づけた PIXOR2の基礎的研究を行った。PIXOR1 ではアナログ回路 ∼ デジタル回路の一連の動作を確認する大面積 TEGにおいて Hit を検出する各 CH のノイズレベル測定の試験環境を整えた。また、新たに導入された Double

SOI ウェハーの基礎特性評価を行い、これまで課題とされていた応答波形・ゲインの Vback 依存性が解決されたことを示した。そして PIXOR1 が正常に動作するための Middle Si 層に印加できる電圧値には、現状制限があることも明らかにした。また PIXOR2 の評価では実機仕様へと近づけた回路構成における課題を指摘するとともに、搭載されているデジタル回路の一部は 50MHz の動作 CLK でも正常動作することを確認し、42.33MHz で動作する BelleII 実験でも十分に使用可能であることを示した。

目次
第 1 章 半導体の基礎と応用
半導体のエネルギーバンド構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1
1
1

1.2

1.1.2 N 型半導体、P 型半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MOSFET の動作特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2
2

1.3

1.2.1 MOSFET の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.2 MOSFET の電流電圧特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
半導体検出器への応用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

245半導体センサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5
5

1.1

半導体の性質 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1.1.1

1.3.1
1.3.2

半導体検出器の種類：ストリップ型、ピクセル型 . . . . . . . . . . . . . . . . . . .

第 2 章 SOI 検出器

SOI 技術 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

8
8Bulk CMOS と SOI CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
シリコンウェハーの製造法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

89

2.1.3 SOI ウェハーの製造法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.1.4 Double SOI ウェハープロセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SOI ピクセル検出器の開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

9911

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
モノリシック型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11
12
12

2.3

2.2.4 SOI ピクセル検出器の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SOI 検出器の課題とその解決 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

13
13

2.4

SOIPIX グループ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

14

2.1

2.1.1
2.1.2

2.2

2.2.1
2.2.2
2.2.3

ハイブリッド型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 3 章 高エネルギー実験 Belle II への応用

3.1
3.2

16
16

KEKB 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Super KEKB 加速器へのアップグレード . . . . . . . . . . . . . . . . . . . . . . . .
ビームサイズの縮小化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

17
18
18

Belle II 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1 PXD+SVD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

19
20

3.3.2
3.3.3

22
23

3.2.1
3.2.2
3.2.3
3.3

16

Belle II 実験概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEKB 加速器と Super KEKB 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

CDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
TOP カウンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

i

ii

3.3.4
3.3.5
3.4

ARICH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ECL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

24
24

3.3.6 KLM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SOI 検出器の崩壊点検出器としての応用 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

26
27

第 4 章 高エネルギー加速器実験への導入を目指した SOI 検出器 PIXOR の開発

4.1

ピクセル型、ストリップ型半導体検出器のメリット・デメリット . . . . . . . . . . . . . . .

29
29

4.2
4.3
4.4

PIXOR 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
試作機の開発 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
読み出し回路構成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

30
31
31

アナログ回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
デジタル回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

32
32

SOI チップの評価方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Circuit On Sensor と Circuit Oﬀ Sensor 構造 . . . . . . . . . . . . . . . . . . . . . . . . . .

33
34

4.4.1
4.4.2
4.5
4.6

第 5 章 PIXOR1 性能評価試験

5.1
5.2

試作機 PIXOR1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

PIXOR1 試験 TEG 内容詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2.1
5.2.2

5.3

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

37
38

5.2.3 大面積 TEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
これまでの研究成果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.3.1 アナログ回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

39
40
40

デジタル回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ここまでの課題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

41
41

PIXOR1 大面積 TEG 評価試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.1 大面積 TEG 試験概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.4.2 PIXOR1 Discriminator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

42
42
42

5.3.2
5.3.3
5.4

5.5

アナログ TEG

36
36
37

デジタル TEG

5.4.3
5.4.4

逆 S-Curve. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ノイズレベル測定のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . .

44
45

5.4.5
5.4.6
5.4.7

ノイズレベル測定結果と課題

解決策とその結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

46
47
47

5.4.8 解決策に対する考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Double SOI PIXOR1 性能評価試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

49
50

5.5.1
5.5.2
5.5.3

Single SOI における課題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
測定項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
試験のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

50
51
52

5.5.4
5.5.5

テストパルス応答試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Vback 依存性測定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

54
54

5.5.6
5.5.7

Middle Si への印加電圧による測定ゲインの比較 . . . . . . . . . . . . . . . . . . . .
90
Sr を用いた β 線応答確認試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

55
56. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

課題の分類と考察 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

iii

5.6

5.5.8 測定結果に対する考察と今後の展望 . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR1 性能評価試験まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 6 章 PIXOR2 性能評価試験

6.1

PIXOR2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

59
59

PIXOR 処理構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アナログ回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

60
62

6.1.3 デジタル回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR2 試験用 TEG 詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.2.1 アナログ TEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

63
65
65

6.1.1
6.1.2
6.2

6.2.2
6.2.3
6.3

6.4

6.5

56
57

デジタル TEG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
大面積 TEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

65
65

PIXOR2 アナログ TEG 性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.1 測定項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.3.2 測定のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

67
68
68

6.3.3 テストパルス応答波形の Vback 依存性測定結果 . . . . . . . . . . . . . . . . . . . .
PIXOR2 デジタル TEG 性能評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6974

デジタル TEG 試験概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6.4.1
6.4.2
6.4.3

SYNC(TEG141) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

74
74
75

6.4.4
6.4.5

SEQ(TEG142) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HTC + TRC(TEG143) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

77
80

6.4.6
6.4.7
6.4.8

PIXOR1CH(TEG141) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SPQR(TEG144) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SPAR(TEG145) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

83
86
88

6.4.9 PIXORSP(TEG146) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR2 性能評価試験まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

91
93

動作確認方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

第 7 章 まとめ

94

付 録A

96
96
97

A.1 サイリスタ構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A.2 センサー側インプラント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

A.3 PIXOR1 における PIXOR 処理構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
A.4 アナログ信号の発振 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
A.5 TEG3X のセンサー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
謝辞

101

図目次

1.1
1.2
1.3

絶縁体、半導体、導体のエネルギーバンド構造 . . . . . . . . . . . . . . . . . . . . . . . . .

N 型半導体、P 型半導体の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
N 型半導体と P 型半導体のバンド構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

2
3
3

1.4
1.5

MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
半導体のセンサーとしての応用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

4
6

1.6

ストリップ型検出器とピクセル型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

6

2.1

Bulk CMOS と SOI CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

8

2.2
2.3

SOI ウェハー製造の流れ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Double SOI ウェハーの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

10
11

2.4
2.5
2.6

SOI 検出器 [1] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハイブリッド型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SOI 検出器のメリット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

11
12
13

2.7
2.8

TID 効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
センサークロストーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

14
14

3.1
3.2

Belle 検出器（下）と BelleII 検出器（上） . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEKB 加速器と SuperKEKB 加速器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

17
18

3.3
3.4
3.5

ナノ・ビームスキームの概念図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

BelleII 検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PXD+SVD のジオメトリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

19
19
20

3.6
3.7

PXD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DEPFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

21
21

3.8 SVD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.9 DSSD（左）と APV25 のブロック図（右） . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10 CDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

22
22
23

3.11 TOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.12 TOP に使われる石英（上）と光検出器：MCP-PMT（下） . . . . . . . . . . . . . . . . . .

23
24

3.13 ARICH の検出原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.14 シリカエアロゲル輻射体と HAPD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

25
25

4.1
4.2
4.3

PIXOR 構造のコンセプト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR1 1Channel のブロック図 [5] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXORSP のブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

30
31
32

4.4

PIXOR1CH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

33

iv

v

4.5
4.6

SOI チップ評価に用いる SEABAS と SubBoard . . . . . . . . . . . . . . . . . . . . . . . .
Circuit On Sensor 構造と Circuit Oﬀ Sensor 構造 . . . . . . . . . . . . . . . . . . . . . . .

34
34

5.1
5.2

PIXOR1 レイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アナログ TEG の入出力信号線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

36
38

5.3
5.4

PIXOR1 アナログ TEG:TEG2X,3X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR1 デジタル TEG:TEG4X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

38
39

5.5
5.6
5.7

大面積 TEG の入出力信号線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

39
40
40

5.8
5.9

PIXOR1 大面積 TEG レイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Cd 線源を用いた Shaper 出力観測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

109

デジタル回路の動作結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
アナログ ∼ デジタル回路一連の動作結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

41
42

5.10 PIXOR1 の Discriminator 回路図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.11 逆 S-Curve . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.12 CSR 値を変化させた際の Discriminator の応答 . . . . . . . . . . . . . . . . . . . . . . . . .

43
44
44

5.13 大面積 TEG 試験のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14 逆 S-Curve の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

45
46

5.15 ノイズレベル測定に現れた課題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.16 測定対象 CH のみ Discriminator を動作させた結果 . . . . . . . . . . . . . . . . . . . . . .
5.17 供給電源を分離した場合の逆 S-Curve の結果 . . . . . . . . . . . . . . . . . . . . . . . . . .

46
48
49

5.18 Shaper 出力の Vback 増加に伴うパルス幅の増加 . . . . . . . . . . . . . . . . . . . . . . . .
5.19 Single SOI 構造における Circuit On Sensor 構造応答波形 . . . . . . . . . . . . . . . . . . .

50
51

5.20 TEG3X の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.21 テストパルス応答例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.22 TEG31 試験の測定環境 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

51
52
53

5.23 X 方向 CH の応答波形 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.24 Y 方向 CH の応答波形 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

54
54

5.25 ゲインの Vback 依存性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.26 XCH の Pre-Amp + Shaper ゲインの Vmid 依存性測定 . . . . . . . . . . . . . . . . . . . .
5.27 YCH の Pre-Amp + Shaper ゲインの Vmid 依存性測定 . . . . . . . . . . . . . . . . . . . .

55
55
56

5.28 90 Sr による β 線応答波形 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.29 Vback の出力波形への影響 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

56
57

6.1
6.2

PIXOR2 全体のレイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR2 センサー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

59
60

6.3
6.4
6.5

2DIODE センサー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2PREAMP センサー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR2 2DIODE 構造におけるシミュレーション波形 . . . . . . . . . . . . . . . . . . . .

61
61
62

6.6
6.7

PIXOR2 2PREAMP 構造におけるシミュレーション波形 . . . . . . . . . . . . . . . . . . .
SPQR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

62
64

6.8
6.9

SPAR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR2 アナログ TEG：TEG13X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

64
65

vi

6.10 PIXOR2 デジタル TEG：TEG14X . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.11 PIXOR2 大面積 TEG：Circuit Oﬀ Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . .

66
66

6.12 PIXOR2 大面積 TEG：Cercuit On Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.13 アナログ TEG 試験のセットアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

67
69

6.14 XCH の Pre-Amp テストパルス応答波形の Vback 依存例 . . . . . . . . . . . . . . . . . . .
6.15 YCH の Pre-Amp テストパルス応答波形の Vback 依存例 . . . . . . . . . . . . . . . . . . .
6.16 XCH の Shaper テストパルス応答波形の Vback 依存 . . . . . . . . . . . . . . . . . . . . .

69
70
70

6.17 Shaper のテストパルス応答波形の Vback 依存 . . . . . . . . . . . . . . . . . . . . . . . . .
6.18 XCH の Pre-Amp ゲイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

70
71

6.19 YCH の Pre-Amp ゲイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.20 XCH の Shaper ゲイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.21 YCH の Shaper ゲイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

71
71
72

6.22 X 方向 CH のゲイン比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.23 Y 方向 CH のゲイン比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

72
72

6.24 デジタル TEG 試験方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.25 動作 CLK が 25MHz における SYNC の動作結果 . . . . . . . . . . . . . . . . . . . . . . . .
6.26 動作 CLK が 50MHz における SYNC の動作結果 . . . . . . . . . . . . . . . . . . . . . . . .

74
75
76

6.27 動作 CLK が 25MHz における SEQ の動作結果 . . . . . . . . . . . . . . . . . . . . . . . . .
6.28 動作 CLK が 50MHz における SEQ の動作結果 . . . . . . . . . . . . . . . . . . . . . . . . .

78
79

6.29 動作 CLK が 25MHz における HTC+TRC の動作結果 . . . . . . . . . . . . . . . . . . . . .
6.30 動作 CLK が 50MHz における HTC+TRC の動作結果 . . . . . . . . . . . . . . . . . . . . .
6.31 動作 CLK が 25MHz における PIXOR1CH の動作結果 . . . . . . . . . . . . . . . . . . . .

81
82
84

6.32 動作 CLK が 50MHz における PIXOR1CH の動作結果 . . . . . . . . . . . . . . . . . . . .
6.33 動作 CLK が 50MHz における SPQR の動作結果：入力信号を黒（制御系）、青（Hit 入力）

85で出力信号を緑で記している . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.34 SPAR のシミュレーション結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.35 動作 CLK が 25MHz における SPAR の動作結果 . . . . . . . . . . . . . . . . . . . . . . . .

87
88
89

6.36 動作 CLK が 50MHz における PIXORSP の動作結果 . . . . . . . . . . . . . . . . . . . . .

92

A.1 サイリスタ構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

96

A.2 センサー側インプラント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
A.3 PIXOR1 に搭載されている PIXOR 処理構造 . . . . . . . . . . . . . . . . . . . . . . . . . .

97
98

A.4 PIXOR1 Double SOI で見られた発振波形 . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
A.5 クロストーク抑制確認センサー構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

表目次

1.1

ピクセル型のストリップ型に対するメリット・デメリット. . . . . . . . . . . . . . . . . .

62.1

0.2µm SOI ピクセルプロセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

15

3.1
3.2

KEKB と SuperKEKB のビームパラメータの比較 . . . . . . . . . . . . . . . . . . . . . . .
崩壊点検出器に対する SOI 検出器の性能 . . . . . . . . . . . . . . . . . . . . . . . . . . . .

16
27

4.1

ピクセル型・ストリップ型半導体検出器のメリット・デメリット . . . . . . . . . . . . . . .

29

5.1
5.2

PIXOR1 の基本情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR1 試験 TEG まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

37
37

5.3
5.4
5.5

PIXOR1 研究成果まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR1 大面積 TEG 試験時のバイアス電流値設定 . . . . . . . . . . . . . . . . . . . . . .
考えられる原因とそれに対する対策 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

41
46
47

5.6
5.7

対策前後の各現象の割合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

48
49

対策前後の各現象の割合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

5.8
5.9

試験に用いたパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

Double SOI PIXOR1 のバイアス電流値設定 . . . . . . . . . . . . . . . . . . . . . . . . . .

52
53

6.1
6.2
6.3

PIXOR2 の基本情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIXOR1 からの主な変更点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pre-amp+shaper のパラメータ : 16 OR - 2DIODE . . . . . . . . . . . . . . . . . . . . . .

60
60
63

6.4
6.5

Pre-amp+shaper のパラメータ : 16 OR - 2PREAMP . . . . . . . . . . . . . . . . . . . . .
PIXOR2 チェック TEG まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

63
67

6.7
6.6
6.8

試験に用いたパラメータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

PIXOR2 アナログ試験時のバイアス電流設定値 . . . . . . . . . . . . . . . . . . . . . . . .
SYNC における入出力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

68
68
75

6.9 SEQ における入出力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.10 HTC+TRC における入出力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

77
80

6.11 TEG141:PIXOR1CH における入出力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.12 TEG144:SPQR における入出力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6.13 TEG145:SPAR における入出力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

83
86
88

6.14 TEG146:PIXORSP における入出力ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . .

91

vii

第 1 章 半導体の基礎と応用
半導体検出器は 1960 年代から発達し始め、原子核実験における荷電粒子の検出や高いエネルギー分解能を誇るエネルギー測定検出器として用いられており、近年の高エネルギー物理学実験においては精度よく荷電粒子の通過位置を測定するために必要不可欠な検出器である。
この章では、まず 1.1 節で半導体の基本的な性質を述べ、1.2 節にてトランジスタの動作特性を、そして 1.3
節で半導体の応用である半導体検出器について述べる。

1.1

半導体の性質半導体は文字通り導体と絶縁体の中間の性質を持っている物質である（参考文献 [2, 3]）。

1.1.1

半導体のエネルギーバンド構造

半導体は結晶構造をしている物質であり、その結晶を構成している多数の原子核が作るポテンシャルにより、エネルギーバンド構造が形成される。導体、絶縁体そして半導体のエネルギーバンド図を図 1.1 に示す。これらの図において、低いエネルギー側のバンドは価電子帯と呼ばれ、共有結合に使用される最外殻電子に対応している。また高いエネルギー側のバンドは伝導帯と呼ばれ、このエネルギー帯に存在する電子が物質の電気的な導電性に寄与する。これら 2 つの領域はバンドギャップで区切られており、この幅によって物質が導体、絶縁体、そして半導体のいずれかであるかが分別される。絶縁体のバンドギャップ幅は ∼ 5

eV であり、半導体は ∼ 1 eV の幅を持つ。
物質中の電子は価電子帯を満たせるだけの数が存在しており、伝導帯に電子が存在せずかつ価電子帯が一杯であると、絶縁体では自力で価電子帯から伝導帯へ移動することが出来ないため導電性を示すことが出来ない。導体は価電子帯は電子で満たされてるものの、伝導帯に自由に移動できる電子が存在するために導電性を持っている。また、半導体はバンドギャップ幅が非常に小さいため、熱励起によって価電子帯の電子がこのバンド幅を超えられるだけのエネルギーを獲得することにより、導電性を示すことが可能になる。

1

1.2 MOSFET の動作特性

2

伝導体

伝導体

伝導体

Eg ~5eVEg ~1eV

価電子帯

価電子帯

価電子帯

絶縁体

半導体

導体

図 1.1: 絶縁体、半導体、導体のエネルギーバンド構造

N 型半導体、P 型半導体

1.1.2

半導体には電流の担い手であるキャリアの種類によって、N 型半導体と P 型半導体とに区別され、世の中に出回っているトランジスタやダイオードなどの半導体素子はこれらの組み合わせにより出来ている。これらはドープする不純物の原子の違いにより生じ、ここではドープされる物質として最外殻に 4 つの価電子を持つシリコンを例にとって説明する。

N 型半導体は価電子 4 つのシリコンに対し、価電子を 5 つ持つ原子 (P, As, Sb, Bi) を、P 型半導体では価電子を 3 つ持つ原子 (B, Al, Ga, In) をドープすることでそれぞれ生成される。N 型半導体と P 型半導体の構造を図 1.2 に示す。不純物をドープすることによりシリコンは導電性を持つようになる。N 型半導体ではシリコンと共有結合対を作ることが出来ず余っている電子が、P 型半導体では電子が 1 つ不足しているため正孔が、それぞれキャリアとなる。また、不純物をドープすることはバンドギャップに新しいエネルギー準位を追加することになる。N 型半導体ではバンドギャップ内の伝導体に近い位置に新たなエネルギー準位が形成され、そのエネルギーを持つ電子は熱励起などによりわずかなエネルギーを獲得するだけで伝導体へと遷移出来、導電帯内を電子が動き回れるようになるために導電性を持つようになる。P 型半導体ではキャリアとなる正孔は価電子帯に近い位置に新たにエネルギー準位を形成する。すると、熱励起により価電子帯の電子はこの新たに形成されたエネルギー準位にトラップされるため価電子帯には正孔が生じ、これが価電子帯内を動き回ることで導電性を持つようになる。N 型半導体、P 型半導体のエネルギーバンド構造を図 1.3 に示す。

1.2

MOSFET の動作特性

この節では、アナログ回路、デジタル回路の構成要素である MOSFET について簡単に説明する（参考文
献 [4]）。

1.2.1

MOSFET の構造

MOSFET(Metal Oxide Semiconductor Field Eﬀect Transistor) は金属、酸化膜、半導体から成る電界効
果型トランジスタである。MOSFET の構造とトランジスタに電流が流れる際の模式図をそれぞれ図 1.4 の(a) と (b) に示す。N(P) 型半導体基板上に p+ (n+ ) 領域（ソースとドレイン）があり、その上にゲート酸化膜、ポリシリコン、そしてそして金属電極（ゲート）から構成されている。ゲートに電圧を印加することで

1.2 MOSFET の動作特性

3

共有結合対

Si

Si

Si

Si

Si

Si

Si

B

Si

Si

Si

Si

電子
P

Si

Si

正孔
Si

Si

Si

N 型半導体P 型半導体

図 1.2: 左：N 型半導体、右：P 型半導体

電子

伝導体

Eg ~0.05eV

伝導体
アクセプター準位

ドナー準位

正孔

価電子帯

価電子帯

N 型半導体P 型半導体

図 1.3: N 型半導体と P 型半導体のバンド構造

1.2 MOSFET の動作特性

4

ゲート酸化膜下に電子を誘起し、電流の通り道であるチャネルが形成されることにでドレイン・ソース間に電流が流れる。ここで p+ (n+ ) は基板部分の P(N) 型半導体に比べて、濃度が大きいことを意味している。
ソース、ドレインが n+ である物を NMOS、 p+ であるものを PMOS と呼ぶ。また NMOS と PMOS ではソースとドレイン間に流れる電流の担い手が異なっており、それぞれ電子・正孔であるため、電圧・電流の極性は反対になる。
Vds

Vg

0V

ホール

ゲート
ソース

ドレイン

SiO2

n+

電流
+ + + + +

n+

n+

p-

(a) NMOS の構造- - - - -

n+

p-

チャネル

(b) MOSFET の動作原理

図 1.4: MOSFET

1.2.2

MOSFET の電流電圧特性

MOSFET はゲート電極に印加する電圧値によるドレイン電流の流れ方により、弱反転領域と強反転領域とに分けることが出来る。
弱反転領域
ゲート電圧が閾値 VT 以下の時にこの状態になり、この条件下ではシリコンとゲート酸化膜界面に電荷が誘起されないためにドレイン電流はほとんど流れない。しかし、ボルツマン統計に従うエネルギーの高い電子が熱運動によりシリコン・ゲート酸化膜界面を超えてドレイン側に流れ出ることにより、わずかに電流は流れている。まとめると、弱反転領域での電流 ID は以下の式で表される。

ID = β exp{γ(VGS − VT )}(1.1)

ここで β は移動度 µ 、トランジスタのチャネル幅 W、チャネル長 L、ゲート酸化膜の単位面積のキャパシ
タンス Cox 用いて β = W
L µCox で表せられ、γ は比例定数を、 VGS はゲート電圧、 VT はトランジスタに電流が流れ始める閾値電圧を表す。
強反転領域
ゲート電圧が閾値以上になると、シリコンとゲート酸化膜界面には VGS − VT に比例した量の電子が生じることで、ドレイン・ソース間に電流が流れるようになる。この時のゲート電圧によって、非飽和特性領域と飽和特性領域の 2 つに分けられる。
非飽和特性領域
低ドレイン電圧の状態であるドレイン・ソース間電圧 VDS が VDS < VGS − VT を満たす場合は、 ド

1.3 半導体検出器への応用

5

レイン・ソース間に流れる電流はドレイン電圧に依存しており、電流特性は次の式で表される。

1
ID = β exp{(VGS − VT ) − VDS }VDS
2

(1.2)

しかし、この領域では MOSFET の増幅動作が期待できないため、実際の環境では次の飽和特性領域
にて動作され、ほとんどの場合この電圧の範囲内で動作を行う。
飽和特性領域

VDS > VGS − VT の電圧領域において、ドレイン電圧は次の式で表される。
ID =β(VGS − VT )2 (1 + λVDS )
2

(1.3)

ここで λ はチャネル長の逆数に比例した値であり、 β は式 (1.1) と同じである。

1.3

半導体検出器への応用

半導体検出器は大きく分けて、センサー部と読み出し回路に分かれている。読み出しの一連の流れとしては、荷電粒子の通過によりセンサー部で生じた電子・ホールペアを電場によりドリフトさせ、それを信号検出端子で収集して読み出し回路部に送り、信号として処理するというものである。

1.3.1

半導体センサー半導体検出器のセンサー部の基本的な構造は、N 型半導体と P 型半導体によるダイオード構造である。
これらを結合させると互いのキャリアの違いにより、接合面を通じて N 型半導体中の電子が P 型半導体へ、P 型半導体の正孔が N 型半導体へ移動する拡散が生じる。そのため、接合面付近にて再結合が起こり、接合面付近では電位差が生じて電子と正孔はそれ以上動くことが出来なくなってしまう。その結果、電流の担い手であるキャリアが全く存在しない空乏層が形成される。この空乏層が半導体検出器のセンサーとして利用される。だが、この自発的な拡散によって得られる空乏層は薄く、荷電粒子の通過により得られる電子・正孔対の数は少ない。そのために、実際には接合面に対して逆バイアス電圧を印加することで空乏層を厚くする。これは、N 型半導体側に P 型半導体に対して正の電圧を印加することで可能になる。P 型半導体における大多数のキャリアである正孔が接合面付近から電極側に引きつけられ、また N 型半導体側でも同様に大多数のキャリアである電子が電極付近に引きつけられることで、接合面付近にはキャリアが存在しない領域が増加することで空乏層はより厚くなる。空乏層の形成の様子を図 1.5 に示す。ここで+V と-V はそれぞれ P 型半導体側に対して正の、N 型半導体側に対して負の電圧を印加していることを意味している。

1.3.2

半導体検出器の種類：ストリップ型、ピクセル型

荷電粒子の通過位置を測定するためにはセンサーを細分化することが要求されるが、その方法にはストリップ型とピクセル型の 2 つがある。

1 つ目のストリップ型はセンサーを短冊状に細く分割し、1 次元方向に並べることで粒子の通過位置を 1 次
元的に測定する方法である。2 次元的に位置情報を知りたい場合はこれらを互いに垂直に重ねて、Hit 情報のあったそれぞれのストリップセンサーが互いに交わった箇所をある平面内における粒子の通過位置とす1.3 半導体検出器への応用

6

-V

h+
h+
h+
h+
h+
h+

-

eeeeee-

+

-

+
+
+
+
+

P 型半導体+V

N 型半導体空乏層領域

図 1.5: 半導体のセンサーとしての応用る。
またピクセル型は文字通りセンサーを複数のピクセル状に分割したものである。この場合はどのピクセルが反応したかを知ることにより荷電粒子の通過位置を測定することが出来る。ストリップ型、ピクセル型検出器の模式図を図 1.6 に示す。
以下の表 1.1 にピクセル型のメリットを簡潔にまとめた。各項目の詳細に関しては、5 章においてより詳しく説明することとする。
表 1.1: ピクセル型のストリップ型に対するメリット・デメリット
メリット
デメリット

1. ゴーストヒットが発生しない
2. 占有率が非常に小さい
1. 位置分解能に制限がかかる（1 ピクセル上に 1 つの回路が搭載されている場合）

2. データの読み出し量が多い

処理回路

p+

センサーストリップ

n-

処理回路

p+

ピクセルセンサーn-(a) ストリップ型(b) ピクセル型

図 1.6: ストリップ型検出器とピクセル型検出器 [5]1.3 半導体検出器への応用

7

我々はこれらストリップ型、ピクセル型両方のメリットを得るために PIXOR(PIXel OR) という新たな信号読み出し形式を備えた半導体検出器の開発を行っている。第 5 章以降で PIXOR の性能評価結果について述べていく。

第2章

SOI 検出器

Silicon On Insulator(SOI) 技術は、回路部シリコン層と支持基板部シリコン層との間に絶縁層である BOX
層 (Buried OXide) を埋め込むことで回路層の各トランジスタを完全に分離するものである。この技術は既に産業界では主流となっており、SOI 技術を用いた検出器は、半導体検出器として合理的な構造を持っている。この章では、まず 2.1 節で SOI 技術全般について述べ、その後 2.2 節で SOI ピクセル検出器の開発について述べる。

2.1

SOI 技術2.1.1

Bulk CMOS と SOI CMOS

Bulk CMOS と SOI CMOS とのその大きな違いは各トランジスタ (NMOS、PMOS) 素子の分離にある。
Bulk CMOS では Si 基板中に P-well と N-well 構造を形成した後にそれぞれに NMOS、PMOS トランジス
タを形成することで素子の分離を行っている。一方、SOI CMOS において各素子は絶縁層である BOX 層により完全に分離されている図 2.1。そのため、SOI CMOS では寄生容量が小さくなるために素子の高速動作が可能になり、またリーク電流も小さくなるため低消費電力を達成することが出来る。また、SOI CMOS はトランジスタ層の厚さが数 10nm と薄いために単一の放射線の入射により生じる Single Event Eﬀect(SEE)と呼ばれるメモリエラーにも耐性がある。更に極低温においても動作が可能である。

NMOS

PMOS

Gate

Gate

Source

Drain

n+

n+

NMOS
Gate
Drain

Source

Drain

p+

PMOS

n+

p+

Gate
Source

p-

n+

Drain
p+

Source

n-

p+

BOX 層

pn-

n-

Vback

Vback
(a) Bulk CMOS(b) SOI CMOS

図 2.1: Bulk CMOS と SOI CMOS

8

2.1 SOI 技術

2.1.2

9

シリコンウェハーの製造法

単結晶シリコンウェハーの一般的な精製方法として、Czochralski 法 (CZ 法) と Floating zone 法 (FZ 法)の 2 つがある（参考文献 [8]）。

CZ 法
CZ 法は種となるシリコンを不純物と溶融しているシリコンが入っている SiO2 製のるつぼに浸し、そこから徐々に引き上げて行くことにより単結晶シリコンを製造する方法である。この製造方法では、種となるシ
リコンを引き上げる速度によりウェハーの口径が決定されるため、大口径化しやすい点がメリットである。
しかし、るつぼ表面から生じる酸素原子が不純物として含まれてしまうため基板抵抗は低くなり、シリコンの基板抵抗が 10 Ω 以上が必要とされる製品には使用されない。

FZ 法
FZ 法は不活性ガス、または真空中にて高純度の多結晶シリコン棒と種となるシリコンを重ね、高周波のヒーターを照射しその境界を徐々に融解させ、融解部分を上昇させていくことで単結晶シリコンを製造するものである。特徴としては融解させつつ上部へ引き上げていくため、単結晶シリコンが同じ向きに揃う
点と、融解する際に結晶中の不純物を外に出す事が出来るために、高純度で高比抵抗 (∼ 1kΩ cm) のシリコ
ンウェハーを製造することが可能である。FZ 法により作成されたシリコンウェハーをセンサーとして用いることで、より低い印加電圧で大きな空乏領域を獲得することが出来る。

2.1.3

SOI ウェハーの製造法

我々SOI グループは、フランスの SOITEC 社の Smart Cut 法を用いて製造された SOI ウェハーを使用している。Smart Cut 法による SOI ウェハー製造の流れを図 2.2 に示す。
まず、1 枚のシリコンウェハー A を熱酸化し、表面に酸化膜を形成する。その後水素イオンを注入し、もう1 つのシリコンウェハー B と貼り合わせる。水素イオンを注入した部分は剥がれ易くなっているため、ウェハー A をその位置で分離させる。最後に洗浄・研磨することで SOI ウェハーが完成する。分離したウェハー
A は再び利用することが可能である。我々はセンサー部に高比抵抗の、回路部には低比抵抗のシリコンウェ
ハーを用いるため、この製造方法を用いている。

2.1.4

Double SOI ウェハープロセス

2012 年からは新たに Double SOI プロセスが使用可能となった。そのプロセス、Double SOI ウェハーの断面図を図 2.3 に示す。
これは、通常の SOI ウェハー製造プロセスを 2 度行うことに相当しており、製造された SOI ウェハーと熱
酸化して酸化膜を形成したシリコンウェハーに水素イオンを注入し、SOI ウェハーと張り合わせる。そして、水素イオンを注入した部分で剥がすことで Double SOI ウェハーが完成となる。Double SOI ウェハーの用途については 2.3 節にて詳しく説明する。

2.1 SOI 技術

10

図 2.2: SOI ウェハー製造の流れ

2.2 SOI ピクセル検出器の開発

11

Si基板と張り合わせ

46.7nm158.7nm

再びSiを熱酸化


84nm
156nm

&

Siを熱酸化し、水素をインプラント%

ポリシリコン
Si
BOX1
Middle Si
BOX1
支持基板

回路層

&

Double SOI 基板の完成

センサー層

Single SOI 基板(a) Double SOI ウェハーのプロセス(b) Double SOI ウェハーの断面図

図 2.3: Double SOI ウェハーの概要

2.2

SOI ピクセル検出器の開発

2.2.1

概要

SOI 検出器は、産業界においては既にプロセッサー等に使用されていた SOI 基板の支持基盤層をセンサー層として利用した半導体検出器である。SOI 検出器の模式図を図 2.4 に示す。SOI 検出器の大きな特徴は、

図 2.4: SOI 検出器 [1]センサーと読み出し回路が SiO2 層：BOX 層で区切られていることである。これにより、1 枚のウェハー上にセンサーと読み出し回路が一体化した検出器を作ることが可能になる。SOI 検出器の信号検出の仕組み
は、下部のセンサー層で生成した電荷を電場によりドリフトさせてセンサー端子で回収し、金属ビアを通して上部読み出し回路へと信号を伝えて処理を行う、というものである。

2.2 SOI ピクセル検出器の開発

2.2.2

12

ハイブリッド型検出器

ハイブリッド型検出器はセンサー層と処理回路層とを個別に作成し、それらを大きさが数 10 µm のサイズの金属バンプで圧着することにより接続した検出器である。LHC における ATLAS 実験の内部飛跡検出器にも使用されており、センサー層・回路層の作成技術やそれらの圧着技術が現在最も成熟している検出器 [8] である。
しかし、圧着に耐え得るだけのセンサー層と回路層の厚さが必要となるために物質量が増加してしまう。更に、ピクセルやストリップのピッチが最小でも金属バンプのサイズ以上になるために位置分解能が制限されてしまうこと、センサー・処理回路層と金属バンプとの間に寄生容量が形成されてしまい、信号の読み出し速度が低下してしまうというデメリットがある。

図 2.5: ハイブリッド型検出器

2.2.3

モノリシック型検出器

モノリシック型検出器はセンサー層と処理回路層が一体化した検出器であり、一度のプロセスで作成可能なため低コストになると共に、これまでハイブリッド型で必要とされていたセンサー層と回路層とを接続するバンプボンディング技術が不要となる。これまでハイブリッド型では制限されていた金属バンプのサイズによる位置分解能の制限が無くなるとともに、ウェハー同士の圧着が必要とならなくなったためセンサー・回路層の厚さが薄くなり物質量の低下、そしてピクセルと金属バンプ間の寄生容量が減ることにより、非常に高い S/N を達成することが可能になる。
我々が開発を行っている SOI 検出器もモノリシック型検出器であり、回路層とセンサー層で異なる抵抗率のシリコンウェハーを用いることが出来る。回路層は低抵抗のシリコン基板でなければ形成しにくいため、

Bulk CMOS センサーでは低抵抗な基板しか使用出来ず、厚い空乏層を得ることが出来ない。しかし、SOI検出器では高抵抗のシリコン基板を選択出来るため、厚い空乏層を形成することが可能となる。
既にモノリシック型検出器である SOI 検出器の模式図を図 2.4 で示しているので、ここではハイブリッド型検出器の模式図を図 2.5 に示す。

2.3 SOI 検出器の課題とその解決

2.2.4

13

SOI ピクセル検出器の利点

これまでに述べたように、SOI 検出器は (1) 回路層とセンサー層とが一体化したモノリシック型検出器である、(2) 回路層とセンサー層とが BOX 層により分離されている SOI CMOS 構造を取っている、という特徴を持つ。これらの特徴から、SOI 検出器は図 2.6 に上げたメリットを得る。センサー層と回路層とを一メリット
1. 物質量・コストの低下

特徴
モノリシック型

2. 高速動作3. 位置分解能の向上

4. 低消費電力
SOI CMOS 構造
5. 素子の高集積化

図 2.6: SOI 検出器のメリット
度に作成することが出来ること、金属バンプによる圧着を行わないことから、回路層・センサー層を薄くすることが出来るために 1. が得られる。同様に金属バンプを用いていないことから、寄生容量の大幅に減少
により 2. が、ピクセルサイズの制限が緩和されることにより 3. がそれぞれ得られる。また、リーク電流が減少するために動作電圧を低くすることが可能になるために 4. が、各トランジスタ素子が BOX 層により区切られていることからラッチアップ耐性（A.1）があるために 5. が、それぞれ可能になる。
またこの他にも、他のモノリシック検出器に比べ高抵抗な基板を使用できるために厚い空乏層を得られる
と共に、動作可能な温度帯域が広い、そしてセンサーからの信号を各ピクセル毎に処理出来る、というメ
リットがあげられる。

2.3

SOI 検出器の課題とその解決

SOI 検出器は放射線照射環境下での利用が主であるために放射線耐性が非常に求められるが、従来の SOI検出器には TID(Total Ionizing Dose) 効果、そしてセンサークロストークが実機仕様に向けた課題であった。以下これらの課題に対する解決策は、いずれも 2.1.4 節で述べた Double SOI ウェハーを用いることによる解決が期待されている。

TID 効果とは、荷電粒子の照射により絶縁層にホールが蓄積することでトランジスタの閾値変動を起こす現象である。ホールと同時に電離によって生じる電子はホールとの移動度の違いによりすぐに絶縁層からいなくなってしまうために影響しない。しかし、留まったホールはトランジスタと BOX 層の界面に電子を誘起し、電流の通り道であるバックチャネルを形成する。そこで絶縁層に新たに Middle Si 層を導入して、負電圧を印加することでトランジスタ下面にあるホールによる電場の影響を相殺し TID 効果の解決を目指す。

2.4 SOIPIX グループ

14

センサークロストークは、回路における電圧変化がセンサー端子に電流を生じさせるという、センサー・回路間の干渉である。これは Middle Si に任意の電圧を印加することでクロストークを防ぐことが出来、回路には電流が流れなくなる。TID 効果とセンサークロストークの Middle Si を用いた解決の模式図をそれぞれ図 2.7 と図 2.8 に示す。
ホール
- 電子

+

電流が流れる-Vmid- + + + + +++ + + + + +

+ +

+

+ +

+

+

+ + + + +

Si

Vback

Vback
(a) TID 効果(b) Middle Si による解決

図 2.7: TID 効果

Vmid

寄生容量

Vback
(a) センサークロストークの発生

Vback(b) Middle Si による解決

図 2.8: センサークロストーク

2.4

SOIPIX グループ

KEK の SOI グループは 2005 年に測定器開発室のプロジェクトの一環として R&D がスタートした。その後、年 2 回のラピスセミコンダクター株式会社 [9] 所有の全空乏化型 0.2µm SOI CMOS プロセスを用いた様々な共同研究機関が一つのウェハーにおいてそれぞれ相乗りしてチップを作成する、MPW(Multi Project

Wafer) Run を行うことで研究開発を進めている。これまでは CZ 法による N 型の SOI 基板を用いていたが、最近では FZ 法による高抵抗な N 型 SOI 基板も利用可能になり低いセンサーバイアス電圧でも全空乏化を起こすことが可能になっている。2012 年からは放射線耐性を目的とした Doube SOI 基板も利用出来るようになり、SOI 検出器の実用化へ向けた開発体制は進んでいる。また、2014 年始めには P 型の Double

2.4 SOIPIX グループ

15

SOI ウェハーが利用可能になる。P 基板ではキャリアが正孔からより移動度の大きな電子へと変わるため、電荷収集速度の向上が見込まれる。SOI ピクセルプロセスを表 2.1 に示す。

Process

0.2µm Low-Leakage Fully-Depleted SOI CMOS
1 Poly, 5 Metal layers
MIM Capacitor, DMOS
Core(I/O)Voltage = 1.8(3.3)V

SOI wafer

Diameter:200mmϕ, 720µm
Top SI:Cz ∼18 Ωcm, P 基板, ∼40nm thick
BOX 層 200nm
Handle wafer : Cz(n) ∼700Ωcm, FZ(n)∼ k Ωcm, FZ(p)∼ 25k Ωcm

裏面処理

Mechanical Grind, Chemical Etching, Back Side Implant,
Laser Annealling and AL plating
表 2.1: 0.2µm SOI ピクセルプロセス

第 3 章 高エネルギー実験 Belle II への応用
我々は SOI 検出器の高エネルギー実験への応用として、Belle II の崩壊点検出器の SVD 最内層を目指している。まず、3.1 節で Belle II 実験について、3.2 節にて KEKB 加速器と SuperKEKB 加速器、3.3 節でBelle II 検出器について簡単にその特徴を紹介する。最後に、3.4 節で SOI 検出器と崩壊点検出器の関係について述べる。

3.1

Belle II 実験概要

BelleII 実験は 2010 年にデータ取得を終えた Belle 実験のアップグレード実験である。電子、陽電子をそれぞれ 7GeV、4GeV のエネルギーで衝突させ、大量の B 中間子を生成する SuperKEKB 加速器と生成した B 中間子の崩壊過程を記録する BelleII 検出器から成っている。Belle 実験では生成した大量の B 中間子の崩壊過程を記録することで CP 対称性の非保存を証明することが出来た。しかし、統計量がまだ十分では無かったために観測結果に対して新物理の寄与を有意に示すことが出来ないものもあった。そこで Belle II
実験ではルミノシティを 40 倍に上げることで、B 中間子の単位時間当たりの生成量を上げて統計量を多くする。それにより稀にしか起こらない現象も精度よく観測することが可能になる。しかしこれに伴い、ビー
ム由来のバックグラウンドやデータサイズが大きくなるため、検出器のアップグレードが必須となる。表3.1 に KEKB 加速器と SuperKEKB 加速器の主なパラメータの比較を、図 3.1 に Belle 検出器と Belle II 検
出器を比較したものを載せる。

表 3.1: KEKB と SuperKEKB のビームパラメータの比較

3.2

KEKB Achieved

SuperKEKB

Energy(GeV) (LER/HER)ξyβy∗ (mm)

3.5/8.0
0.129/0.090
5.9/5.9

4.0/7.0
0.090/0.088
0.27/0.41

I(A)Luminosity (1034 cm−2 s−1 )1.64/1.19
2.11

3.60/2.62
80

KEKB 加速器と Super KEKB 加速器

この節では BelleII 実験の前身である Belle 実験で使用されていた KEKB 加速器について簡単に述べた
後、その BelleII 実験においてアップグレードされた Super KEKB 加速器での変更点について述べたいと

16

3.2 KEKB 加速器と Super KEKB 加速器

17

r

e-

e+

図 3.1: Belle 検出器（下）と BelleII 検出器（上）
思う。

3.2.1

KEKB 加速器

KEKB 加速器は円周が 3km のリングと線形加速器から成る電子・陽電子非対称衝突型加速器である。まず、線形加速器部分において電子、陽電子が生成されそれぞれ 8.0GeV、3.5GeV まで加速される。その後、
電子・陽電子はそれぞれ電子リング (HER:High Energy Ring)、陽電子リング (LER:Low Energy Ring) へと入射され円形リングを周回することでビームサイズを徐々に小さくし、Belle 検出器が設置されている衝突点 (Interaction Region) にて衝突し多量の B 中間子を生成していた。
加速器の性能を表す指標に単位時間・単位面積当たりの衝突回数を表す、以下の式で表されるルミノシティ
がある。

L=

Ne+ Ne− fRL
4πσx∗ σy∗(3.1)

ここで N± はそれぞれビーム粒子の集まり（バンチ）当たりの e± の数、 f は 1 秒当たりのバンチの交差
頻度を表し、 σx,y はそれぞれビームの進行方向に対する水平・垂直方向のビームサイズであり、この要求からビーム形状は進行方向に長く扁平な形をしている。また RL はビームを衝突させる方法に依存する係数を表す。KEKB 加速器は 10 年の稼働期間の中で、瞬間ルミノシティ 2.11 × 1034 cm−2 s−1 と積分ルミノ
シティ 1040f b−1 と、共に世界記録を達成している。KEKB 加速器と SuperKEKB 加速器の全体像を図 3.2に示す。

3.2 KEKB 加速器と Super KEKB 加速器

陽電子リング

18

BelleII検出器

Belle 検出器

電子リング

ダンピングリング(a) KEKB 加速器(b) SuperKEKB 加速器

図 3.2: KEKB 加速器と SuperKEKB 加速器

3.2.2

Super KEKB 加速器へのアップグレード

SuperKEKB 加速器では 50ab−1 もの積分ルミノシティを目標としており、その達成に向けてルミノシ
ティを 40 倍にすることを目指している。統計量を上げる方法としては、(1) 加速器の稼働期間を長くする、(2) ルミノシティを高くする、と主に 2 つの手段があるが、(1) では期間が長くなり過ぎてしまうために (2)による統計量増加を狙う。
式 (3.1) から分かるように、ルミノシティを大きくするには、• バンチ内の電子・陽電子の数を増やす• ビームサイズを小さくするのいずれかが必要になる。表 3.1 にあるように、SuperKEKB 加速器では電子・陽電子ビームの電流値をそれぞれおよそ 2 倍に上げており、これが粒子数の増加に寄与している。また、衝突地点におけるビームサイ
ズを小さくするためにナノ・ビームスキームを新たに採用している。

3.2.3

ビームサイズの縮小化

ルミノシティは衝突地点でのビームの進行方向に対する垂直方向のサイズが小さければ小さいほど大きくなる。これを達成するために、まず陽電子を周回リングへ入射する前に新たにダンピングリングを導入することで陽電子のビームサイズを小さくしている。そして衝突地点におけるビーム同士の衝突を、(1) よりビームサイズを小さくする、(2) ビーム同士の衝突の際の交差角を大きくすることで、20 倍ものルミノシ
ティ増加に寄与する。衝突地点のみでビームを絞ろうとすると、ビームは有限の長さをもっているために衝
突点の両側でビームが膨れてしまう「砂時計効果」が生じ、膨れた部分同士でも相互作用してしまうためにルミノシティ増加に寄与しなくなってしまう。そこで SuperKEKB では衝突の際に大きな交差角を持たせることで、砂時計効果によって膨れたビーム領域での相互作用を避けてルミノシティを増加させる。
この衝突方式では進行方向 6mm、水平方向 10µm、垂直方向 50 ∼ 60nm の極めて小さなバンチ同士を大きな交差角度で衝突させることでビームが交差する長さを短くすることが出来るため、ビームを非常に細くまで絞ることが可能になる。

3.3 Belle II 検出器

19

図 3.3 にナノ・ビーム方式の概念図を載せる。この図において d はバンチが重なっている部分の長さを、2ϕはバンチ同士の交差角を表している。

図 3.3: ナノ・ビームスキームの概念図

3.3

Belle II 検出器

BelleII 検出器は測定項目が異なる複数の検出器から構成された円柱形の検出器であり、円柱の側面：バ
レル部分と、円柱のフタ：エンドキャップ部分から構成されている。検出器の構成としては崩壊点検出器（PXD、SVD）、飛跡検出器（CDC）、粒子識別検出器（ARICH、TOP カウンター）、電磁カロリメーター(ECL)、 KL と µ 識別検出器 (KLM) から成る。これらは粒子の通過位置やエネルギー、運動量などの物
理量を測定することで、生じた物理イベントの再構成を行う際の情報を提供する。以下、各測定器について詳しく説明していく。この説明は、BelleII Technical Design Report [11] を参考にしており、現時点では変更の可能性もある。

BelleII 検出器の様子を図 3.4 に示す。
KL , µ 検出器
(KLM)

7GeV
e飛跡検出器
4GeV

(CDC)

e+

崩壊点検出器
電磁カロリメーター（PXD + SVD）

(ECL)

PID
(TOP + ARICH)

図 3.4: BelleII 検出器

3.3 Belle II 検出器

3.3.1

20

PXD+SVDPXD は PiXel Detector、SVD は Silicon Vertex Detector の略称であり、これらをまとめて本論文では崩壊点検出器と呼ぶことにする。これら崩壊点検出器は、ビームパイプ近傍に全 6 層搭載されており、内側2 層が PXD、外側 4 層が SVD となっている。崩壊点検出器の配置を図 3.5 に示す。Belle 実験の 30 倍 [11]もある多量のバックグラウンド環境下において占有率を抑えながら精度よく粒子の崩壊点位置測定を行うことを目的としている。以下、PXD と SVD それぞれについて説明する。

e-:7GeV

衝突点

e+:4GeV

図 3.5: PXD+SVD のジオメトリ

PXD
PXD の全体像を図 3.6 に示す。BelleII 実験では衝突点から 1.4cm と 2.2cm の距離の所に PXD として、
DEPFET(DEPleated Field Eﬀect Transistor) を導入する。DEPFET はセンサー厚が 75µm と薄く多重散乱の影響は小さい。また放射線耐性にも優れているため、低運動量の粒子を測定出来、多量の放射線が生じる BelleII 実験に適している。DEPFET のセンサー構造を図 3.7（左）に示す。DEPFET は N 型半導体基板内に PMOS が埋め込まれた構造をしている。その読み出しは、荷電粒子の通過により生じた電子がInternal Gate に蓄積され、トランジスタのドレイン・ソース間に電流を流して信号を検出するという仕組みである。また、信号読み出しの形式として Rolling Shutter Mode を用いている。これは格子状に並んでいる DEPFET ピクセルを、列毎に外部から指定して読み出す方式である。これにより、読み出し時の消費電力は非常に小さくなると共に全列を読み出すのに要する時間も短くなる。図 3.7（右）にこの読み出しの様子を示す。

3.3 Belle II 検出器

21

図 3.6: PXD
荷電粒子の通過したピクセル

信号の読み出し電流

電子が蓄積する75µm

指定したピクセルの読み出し(a) DEPFET のセンサー構造(b) Rollig Shutter Mode

図 3.7:SVD
SVD の役割は主に、SVD のヒット位置情報を用いた PXD のバックグラウンド除去や、PXD の外で崩壊する Ks 中間子の崩壊点の測定などがある。BelleII SVD の全体像を図 3.8 に示す。

SVD はストリップ状のアルミニウム電極を n+ 型と p+ 型のストリップ状の半導体を互いに直行するように配置した、DSSD(Double Sided Si-strip Detector) をセンサーとして採用している検出器である。それぞれの反応があったストリップの交差点を求めることで 2 次元的に粒子の通過位置を測定することが可能である。また、センサーからの信号を読み出すチップとして APV25 を採用している。これは LHC 実験の CMS
検出器で採用されているものである。全 128 もの読み出し ch を搭載し、各 ch は 192cell のアナログパイプ
ラインを備えているため、連続したヒットに対しても情報を損失することなく保持することが出来る。SVDの最内層と最外層の位置は Belle 実験に比べてそれぞれ、衝突地点から 3.8cm、と 14cm と大きくなっているが、これらはビームパイプ付近のバックグラウンド、3.3.2 節にて説明する CDC 最内層のバックグラウ
ンドが非常に高いことからより大きくすることでその影響を緩和するためである。DSSD のセンサー構造と APV25 の回路構成をそれぞれ図 3.9(a)、(b) に示す。

3.3 Belle II 検出器22

図 3.8: SVD

読み出し ch の選択処理回路

192cell アナログバッファ(a) DSSD(b) APV25 のブロック図

図 3.9: DSSD（左）と APV25 のブロック図（右）

3.3.2

CDC

CDC(Central Drift Chamber) の主な役割は、荷電粒子の飛跡の検出と 1.5T の磁場をかけることでその曲率半径から粒子の運動量を測定すること、そしてエネルギー損失を表す dE/dx を測定して荷電粒子の粒子識別を行うことである。CDC は前身の Belle 実験にて大きな問題もなく稼働し続けたため、BelleII 実験
でも Belle 実験にて使用された CDC の構造の大部分を引き継いだ形となっている。

CDC はガス検出器であるために多重散乱の効果を少なくすることが出来る。また、良いエネルギー分解能を得るためにヘリウムとエタンをそれぞれ 50%で構成されたガスを使用し、高電圧を印加するセンスワイ
ヤーとそれを囲むように位置する、0V を印加されたフィールドワイヤーから成るドリフトセルが多数配置されて構成されている。またこれらは、z 軸に対して平行な Axial wire と、斜めに位置する Stereo wire に別れており、これらによって z 軸方向の位置を測定することが出来る。検出原理は荷電粒子が CDC 内のガスをイオン化し、生じた電子はセンスワイヤー近傍にて高電圧により加速され、ガス分子をイオン化する。
このイオン化が連続することで雪崩増幅を起こしセンスワイヤーに電子が収集され、粒子の通過位置と落としたエネルギーを測定するというものである。

BelleII 実験において CDC は、ビームパイプ付近のバックグラウンドを避けるために内径が大きくなり、バ3.3 Belle II 検出器

23

レル部分の PID 検出器 (TOP カウンター) がコンパクトになったために外径が大きくなっている。また、内側の層により小さなセルを導入することで占有率を低くすることが可能になる。図 3.10 に CDC の全体像と CDC 内部のセル構造を示す。
Small cell

Small cell chmber

センスワイヤー

Normal cellr

フィールドワイヤー

18mm
10mm
10~20mm

6~8mm

1.5T
Small cell

Normal cell
Stereo wire
Axial wire(a) CDC の構造(b) CDC のセル構造

図 3.10: CDC

3.3.3

TOP カウンター

TOP(Time Of Propagation) カウンターは BelleII 実験にて新たに導入された PID 検出器の一つであり、チェレンコフ光を発生する石英輻射体と発生した光を検出する光検出器で構成され、CDC の周囲を覆うよ
うに全部で 16 個設置される予定である。チェレンコフ光は屈折率： n の物質中（石英は n = 1.01 ∼ 1.028）における速度 β に対して、 cos θ = 1/nβ の角度をもって放出される。TOP の主な役割は K と π の分離である。検出原理は荷電粒子の通過により輻射体にてチェレンコフ光を発生し、石英内で反射を繰り返しつつ石英の末端部に到達する。反射光は K と π でその到達時間が異なるため、この時間差と末端部に到達した光子の位置と時間情報を光検出器である MCP-PMT によりリングイメージとして再構成し、その違いから K と π を区別する。図 3.11 に TOP カウンターの模式図と TOP カウンターの全体像を、図 3.12に TOP カウンターを構成するクォーツと光検出器である MCP-PMT を示す。
TOPカウンター×16

石英輻射体~2700mmZ

光検出器(a) TOP カウンターの構造(b) TOP カウンター全体像

図 3.11: TOP

3.3 Belle II 検出器24

図 3.12: TOP に使われる石英（上）と光検出器：MCP-PMT（下）

3.3.4

ARICH

ARICH(Aerogel Ring-Imaging CHerenkov) は TOP カウンターと同じく K と π の粒子識別を行う検出器であり、BelleII 検出器のエンドキャップ部分において K と π の識別を広い運動領域に亘って行うことが出来る。ARICH は K と π の識別能力を上げるために屈折率の異なる 2 種類 ( n1 = 1.046, n2 = 1.056 )のシリカエアロゲルと光検出器で構成されている。輻射体を荷電粒子が通過するとチェレンコフ光を発する
が、粒子の違いにより光検出器上に投影されるチェレンコフリングの角度の違いを測定することで粒子識別を行う。光検出器としては HAPD(Hybrid Avalanche Photo Diode) が用いられている。光検出器内に入射した光子は HAPD 内にて光電陰極から光電子を生成し、それが高電場により加速されピクセル上の APD
センサーに入射することで光子検出を行う。ARICH の検出原理を図 3.13 に、ARICH の輻射体であるシリ
カエアロゲル、光検出器である HAPD を図 3.14 にそれぞれ示す。

3.3.5

ECL

Electromagnetic CaLorimitor(ECL) は、BelleII 検出器のバレル部分とエンドキャップ部分に存在し、8736
個の CsI(TI) の結晶から構成されている。飛んできた光子や電子が ECL に入射すると電磁シャワーを形成
し、シンチレーション光を出す。信号の読み出しは CsI(TI) に設置されているフォトダイオードで行う。光量から入射粒子のエネルギーを測定することでルミノシティの算出、トリガー信号の生成を行う役割を果たす。BelleII 実験では、CsI(TI) 結晶の時定数が ∼ 1µm と長いため、パイルアップによるエネルギー分解

3.3 Belle II 検出器

25

チェレンコフ光図 3.13: ARICH の検出原理

シリカエアロジェル(a) シリカエアロジェル輻射体(b) HAPD (Hybrid Avalanche Photo Diode)

図 3.14: シリカエアロゲル輻射体と HAPD

3.3 Belle II 検出器

26

能の悪化が懸念されている。また、エンドキャップ部分ではビームパイプ付近にあるためにバレル部分に比べバックグラウンドが非常に大きいので、長期間の照射によりフォトダイオードの暗電流が増加してしまう。そのため、BelleII 実験においてバレル部分では信号波形習得のためのサンプリング数を増加し波形解析を行うことで信号の重なりを分離する。また、アップグレード計画ではエンドキャップ部分においては結晶を CsI(TI) からより時定数の短い (∼ 10nsec)Pure CsI を採用することでパイルアップを防ぐことを検討している。Pure CSI は発光量が小さいために新たな光検出器を導入することも検討中である。

3.3.6

KLM

KLM(KLong Muon detector) は BelleII 検出器の最も外側に設置されている検出器であり、 KL 中間子と µ 粒子の検出を行う。我々が測定対象としている B 中間子の多くの崩壊過程にて KL と µ 粒子は生成されるため、これらを高い検出効率でかつ、高い精度で識別を行うことは重要である。 KLM は鉄とRPC(Resistive Plate Chamber) のサンドウィッチ構造をしており、鉄は CDC 内にかけれられている磁場を一定にすると共に、 KL を鉄と相互作用させることによりハドロンシャワーを生じさせて検出する役割をもつ。RPC はガス検出器としての働きをしており、フロンとアルゴンの混合気体に対してガラス電極に高電圧を印加し、そこに入射した荷電粒子がガス分子をイオン化して生じた電子を読み出すことで荷電粒子の検出を行う。BelleII 実験ではエンドキャップ部分とバレル部分の内側 2 層の RPC はその不感時間の長さと、ビームパイプ付近から来るバックグラウンドの影響により検出効率が大幅に低下してしまう。そのために、シンチレーターと MPPC に置き換えることでその改善を防ぐ。

3.4 SOI 検出器の崩壊点検出器としての応用

3.4

27

SOI 検出器の崩壊点検出器としての応用

崩壊点検出器はビーム衝突地点近傍に設置されるために、「単位面積当たりのヒット数が多くなる」、「非常に高い放射線環境下にさらされる」、などの制約が課せられるために一般的に以下の要求項目が掲げられている。それぞれに対し、SOI 検出器を応用した場合は 2.2.4 節で述べた特徴から十分その要求項目を満たすことが期待されている。表 3.2 に崩壊点検出器の要求項目と SOI 検出器の性能をまとめた。

表 3.2: 崩壊点検出器に対する SOI 検出器の性能
要求項目

SOI の性能(a)

高い位置分解能⃝(b)

高速読み出し

⃝

(c)

低物質量

⃝

(d)

放射線耐性

△→〇

(a) 高い位置分解能
崩壊点検出器はビーム衝突地点からの生成粒子の崩壊点までの距離を正確に測定する検出器であり、生成粒子の違いによる崩壊点までの距離を精度よく識別する性能が求められている。BelleII 実験では、ビーム
衝突地点と崩壊点まで位置精度を 20 µm の精度で測定することを目標としている。
位置分解能を上げることはピクセルサイズを小さくすることに対応するが、SOI 検出器はモノリシック型であるために ∼ 4µm と高い位置分解能を達成できる [12]。しかし、SOI 検出器でセンサー上に回路が搭載されている Circuit On Sensor 構造を取っている場合は、そのピクセルサイズには搭載する回路面積によりある程度の制限を受ける。

(b) 高速読み出し
近年の高エネルギー加速器実験では稀崩壊現象の探索などのためにルミノシティを上げて実験を行っているが、ルミノシティを上げることは単位時間当たりのバックグラウンド数が増加することを意味している。
これに対し、検出器の読み出しがイベントの生成速度に追いつかずに不感時間が生じる場合は、データの損失を招いてしまう。SOI 検出器はそのセンサーと回路部が一体化した構造のためにセンサー寄生容量が小さいことと、必要なデータのみを読み出すために転送量が少ないということから、高速な読み出し処理が可能になる。

(c) 低物質量
崩壊点検出器は衝突地点の最近傍に位置する検出器であり、その後段には飛跡検出器やカロリメーターなどの物理量を測定する複数の検出器が存在する。そのために前段の検出器にて粒子が物質と相互作用して生成粒子の情報を損失させない必要がある。SOI 検出器はその寄生容量の小ささから薄い有感層でも十分高い S/N を達成することが可能であるため、従来よりも物質量を低下することが出来る。

(d) 放射線耐性
崩壊点検出器は衝突点近傍に位置しているため、ビーム由来のバックグラウンドが非常に大きい環境下に3.4 SOI 検出器の崩壊点検出器としての応用

28

さらされる。そのため、長期的な放射線の照射にも耐えられなければならない。Belle II 実験の崩壊点検出
器には 3 年間で ∼10Mrad もの照射に耐えられる必要がある。現在の SOI 検出器の放射線耐性は十分とは言えないが、Double SOI ウェハーが一昨年から使用可能になったことから、この耐放射線の目標は達成されると期待したい。

第 4 章 高エネルギー加速器実験への導入を目指した SOI 検出器 PIXOR の開発
PIXOR(PIXel OR) [5] は SOI グループで初めて高エネルギー加速器実験への応用を目指して開発された
SOI 検出器である。我々は開発の目標として、BelleII 実験の崩壊点検出器である SVD 最内層への導入を掲
げ、その要求値を満たすように設計・開発を行った。

4.1

ピクセル型、ストリップ型半導体検出器のメリット・デメリット

始めに本節ではピクセル型とストリップ型半導体検出器のメリット・デメリットについて説明し、これらを踏まえて新たに考案された PIXOR 構造の紹介へと繋げる。表 4.1 にこれらのメリット・デメリットをまとめた。各項目についてそれぞれ詳しく理由を述べたいと思う。
表 4.1: ピクセル型・ストリップ型半導体検出器のメリット・デメリット
ピクセル型

ストリップ型(a)

ゴーストヒット発生

なし

あり

(b)

占有率

小さい

大きい

(c)

位置分解能

粗い

細かい

(d)

不感時間

長い

短い

(a) ゴーストヒット発生
ピクセル型の場合は荷電粒子の入射したピクセルしか反応しないため、実際に粒子の通過していない位置
であたかも反応があったかのようなゴーストヒットは生じない。しかしストリップ型においては、同時に2 つ以上の荷電粒子が入射する場合ではゴーストヒットが生じてしまう。例えば x 方向、y 方向にそれぞれ座標が x1 、x2 、y1 、y2 のストリップが計 4 本あるとする。この時、ストリップの交点は (x1 , y1 )、(x1 , y2 )、(x2 , y1 )、(x2 , y2 ) の 4 箇所が出来る。ここで、この交点のいずれか 1 つに入射した場合は交点を形成しているストリップの座標が読み出されるのだが、 (x1 , y1 )、(x2 , y2 ) の位置に入射した場合は 4 本のストリッ
プが全て反応してしまうために、 (x1 , y2 )、(x2 , y1 ) にゴーストヒットが生じてしまう。

(b) 占有率
占有率とは同じ有感面積で比較した際の全チャンネル (CH) 数に対する荷電粒子の入射により反応した CHの割合であり、これは有感面積に対する CH 数が多いほど小さくなる。CH 数が n × n のピクセル型と x 方
向と y 方向に n 本ずつの計 2n のストリップ型とでは 1CH 辺りの占有率は 1/n 倍になり、ピクセル型の29

4.2 PIXOR 構造

30

方が小さくなる。

(c) 位置分解能
位置分解能について、SOI 検出器のようなピクセル型の Circuit On Sensor 構造の場合はセンサー上に搭載される回路の大きさによりピクセルサイズは制限されてしまう。しかし、ストリップ型では通常、読み出
し回路はセンサー外にあるためピクセルの Circuit On Sensor に比べ制限を受けない。

(d) 不感時間
不感時間については、ピクセル型において CCD の様に複数ピクセルの読み出しを 1 つの読み出し回路でまとめて行う場合は不感時間が長くなるが、ピクセル 1 つ 1 つにそれぞれ読み出し回路が搭載されている
場合は不感時間は短くなる。不感時間が生じている読み出しの間には、入射してきた荷電粒子の情報は読み出されない。一方、ストリップ型では各 CH に 1 つの読み出し回路が備わっているため不感時間は短い。

4.2

PIXOR 構造高いトリガーレート下で実験を行う高エネルギー加速器実験において、不感時間の増加はデータの損失に繋がる。高エネルギー加速器実験では Hit 信号の判断はイベント時刻から数 µsec 遅れて、外部から生成されるトリガー信号との比較により行う。トリガーが生成されるまでの間もデータを習得し続けなければ、不感時間が生じてしまう。そこで、トリガーが生成されるまでに生じるデータを保持するためのバッファを回路に設けることで不感時間の増加に対応している。しかし、これは回路面積の増加に繋がり Circuit On

Sensor 型のピクセル型崩壊点検出器にとって致命的な、位置分解能の低下を招いてしまう。
この点を改善するものが画期的な信号処理構造の PIXOR(PIXel OR) 構造である。PIXOR 構造のコンセ
プト図を図 4.1 に示す。通常ピクセル型検出器ではピクセル 1 つ 1 つを処理単位系としているが、PIXORSuperPixel

処理回路
Psub

+
−
+
−

図 4.1: PIXOR 構造のコンセプト [5]xy4.3 試作機の開発

31

では Super Pixel と呼んでいる n × n 個のピクセルの集合体を 1 つの処理単位系としている。PIXOR 構造
ではあるピクセルで生じた電荷を (x, y) の 2 方向へダイオードを用いることで分割し、その後各列、各行において配線の OR を取り Super Pixel 内の処理回路で処理を行う。図 4.1 では処理回路（黄色い三角）はSuper Pixel 外部に位置しているが、実際には Super Pixel 内部に設置している。また、実際に実験に用いる際にはこの Super Pixel を複数配置した 1 枚のチップをラダー状に複数枚並べる予定である。
この読み出し方法を採用することにより、回路面積の増加を解消することが出来る。通常、n × n 個のピクセルがあり、Circuit On Sensor 構造を実現しようとすると n2 個もの処理回路が必要になる。しかし、これに PIXOR 構造を採用すると 2n 個にまで減らすことが出来、ピクセルサイズを小さく、またはより複雑な回路機能を実現することが可能になる。

4.3

試作機の開発我々は 4.2 節で述べたコンセプトを基に、2012 年 3 月に最初の試作機である PIXOR1 を、2012 年 8 月には PIXOR1 のデジタル回路機能を増強した PIXOR2 を制作した。また、2014 年 1 月には現段階で実機仕様に最も近い PIXOR2 の面積を大型化した PIXOR3 が到着予定である。本論文では、5 章と 6 章にてそれぞれ PIXOR1、PIXOR2 の性能評価結果について述べていく。

4.4

読み出し回路構成

ここでは試作機 PIXOR1、PIXOR2 に共通して搭載されている 1CH(Channel) の読み出し回路である

PIXOR1CH について説明する。そのブロック図を図 4.2 に示す。
< PIXOR1 Channel >クロックに同期

ダウンカウンタ

トリガーと比較

バイナリ化

start/reset

カウンタの制御

アナログ回路デジタル回路図 4.2: PIXOR1 1Channel のブロック図 [5]
現時点で実機仕様に近い PIXOR2 の読み出し回路のブロック図は図 4.3 に示す構成となっており、その最小構成単位であるものが PIXOR1CH である。PIXOR1CH は大きく分けてアナログ回路部とデジタル回
路部の 2 つに分けられる。アナログ回路は Pre-Amp、Shaper、Discriminator で構成され、デジタル回路
は SYNChronizer、 SEQuencer、Hit Time Counter、TRigger Compare で構成されている。

4.4 読み出し回路構成

4.4.1

32

アナログ回路PIXOR のアナログ回路部では、センサーから得られた信号を Pre-Amp と Shaper により増幅・波形整形を行い、ある閾値を設定した Discriminator でアナログ信号からデジタル値への変換を行っている。これらの回路は、以前に SOI グループで開発されていた計数型 SOI 検出器である CPIXTEG1 [6] の回路に Shaperを追加し、回路の修正を行った CPIXTEG2 と同じ回路構成である。

4.4.2

デジタル回路デジタル回路部では主に、アナログ回路から送られてきた Hit 信号をヒット判定を行うトリガーが外部から発行されるまでの Trigger latency 時間分信号を格納し、トリガーとのタイミング比較を行う働きを担っている。PIXOR2 にて新たに、PIXOR1CH の Hit 情報をまとめる回路機能である PIXORSP が搭載されているが、これは 6 章にて詳しく説明を行う。PIXOR1CH のデジタル回路部分のブロック図を図 4.4 に示し、PIXOR1CH を構成する各回路の説明を行う。

PIXORSP
#0

SPQR

SPAR

PIXOR1CH#1

Hit アドレス値の出力

PIXOR1CH#31
PIXOR1CH

PIXOR1 で試験可能
PIXOR2 で試験可能

図 4.3: PIXORSP のブロック図SYNChronizer(SYNC)
デジタル回路の最初に位置している回路である。Discriminator により出力されたデジタル値を DFF(D 型：

flip flop) を用いてラッチし、デジタル信号を 1CLK に整形すると共にデジタル回路の内部 CLK に同期させる機能を持つ。
SEQuencer(SEQ)
Trigger latency をカウントするカウンタの制御を行う。CH 内の全てのカウンタが使用中の際に、後段で信号が入ってきた場合はその信号を破棄する役割も果たす。PIXOR2 では PIXOR1 と異なりカウンタが 2 つ4.5 SOI チップの評価方法

33

図 4.4: PIXOR1CH搭載されているため、同時に最大 2Hit を検出することが可能になっており、Dead time が少なくなる。これまで 1Hit の検出に要していた時間で 2Hit を検出出来るようになった。また、2 つあるどのカウンタを使用するかの命令も SEQ が行う。

Hit Time Counter(HTC)
Trigger Latency 時間分、入力信号を格納するためのカウンタ部分である。カウンタはバイナリのダウンカ
ウンタになっており、Hit が来ないときは常に Trigger Latency 時間を読み続ける。そして、Hit が生じると Trigger Latency 時間分のカウントダウンが始まる。カウンタの値が 0 になった時刻で外部トリガーとの比較を行う。Trigger Latency は外部から任意に設定可能であり、最大で 42.33MHz の動作で 512CLK 分(9bit) 信号を保持することが可能である。PIXOR1 では 1 つ、PIXOR2 では連続した Hit 情報も格納するために 2 つのカウンターが搭載されている。

TRigger Compare(TRC)
カウンタの値と外部トリガー信号との比較を行い、Hit 信号の判定を行うと同時にカウンタのリセット信号も出力する。カウンタの出力値が 0 となるタイミングを、出力値が 2 の時点で判断する。つまり、この時点でイネーブル信号が生成され、この信号と外部トリガー信号との一致をみる事であるイベント時刻における Hit 信号であると認識する。

4.5

SOI チップの評価方法

SOI チップの評価を行うために我々は汎用読み出しボードである SEABAS(Soi EvAluation BoArd with
Sitcp) と各 SOI チップ専用の評価ボードである SubBoard を用いている。PIXOR を評価する際に利用する
SEABAS、SubBoard を図 4.5 に示す。
SubBoard には各 SOI チップに合わせた入出力線やチップ内部へ供給するバイアス電流を生成するための可
変抵抗、また外部からセンサー裏面などに電圧を印加するためのコネクタが搭載されている。また、SEABASには 2 つの FPGA(User FPGA, SiTCP FPGA) が備え付けられている。SiTCP FPGA は User FPGA と外部からの入力信号とのデータのやり取りを Ethernet ケーブルを用いての仲介を行うもので、User FPGA4.6 Circuit On Sensor と Circuit Oﬀ Sensor 構造

34にはチップユーザーが SOI チップを動かすためのデジタル回路をハードウェア記述言語を用いて作成した回
路が書き込まれている。また、SOI チップで利用可能な CLK は User FPGA にて生成しており、25MHz、50MHz、そしてレジスタへの値書き込みなどを行うスローコントロール用として 500kHz の動作 CLK を利用することが出来る。
SOI チップからのデータを PC へ転送する際には、SiTCP を介して TCP/IP で通信を行っている。

User FPGA SiTCP
PIXOR
制御 PC

Sub Board

SEABAS

図 4.5: SOI チップ評価に用いる SEABAS と SubBoard

4.6

Circuit On Sensor と Circuit Oﬀ Sensor 構造

センサー部と回路部の接続方法には図 4.6 に示すように、センサー上に回路が搭載されている Circuit On
Sensor 構造と、センサー上に回路が搭載されていない Circuit Oﬀ Sensor 構造の 2 つがある。PIXOR1、
PIXOR2 にはこれら 2 つの構造が搭載されている。

Circuit Off Sensor
センサー

処理回路

Circuit On Sensor
センサー + 処理回路

絶縁層

n-

BPW
Vback

図 4.6: Circuit On Sensor 構造と Circuit Oﬀ Sensor 構造

4.6 Circuit On Sensor と Circuit Oﬀ Sensor 構造

35

回路面積を稼ぐためには Circuit On Sensor 構造が理想的であるが、SOI 検出器では回路・センサー間が近接しているためにその電気的影響を受けやすいデメリットがある。一方、Circuit Oﬀ Sensor 構造では回路・センサー間の距離が離れているためにその電気的影響は受けにくい。

第5章

5.1

PIXOR1 性能評価試験

試作機 PIXOR1 概要

PIXOR1 は 2012 年の 2 月に納品されたチップである。PIXOR1 に搭載されているアナログ回路とデジタ
ル回路、そしてこれら一連の動作確認を行える 3 種類の TEG(Test Element Group) が搭載されている（それぞれ、アナログ TEG、デジタル TEG、大面積 TEG）。以下、図 5.1 に PIXOR1 のレイアウト図を、表5.1 に PIXOR1 の基本情報を示す。

大面積TEG0.75mm6mm

アナログTEG

デジタルTEG6mm
図 5.1: PIXOR1 レイアウト36

5.2 PIXOR1 試験 TEG 内容詳細

37

表 5.1: PIXOR1 の基本情報
チップサイズ6mm 角（有感領域は 4.5mm 角）

ピクセルサイズ25 µm(ϕ) × 40µm(z)Super Pixel 数

アナログ TEG : 7、大面積 TEG : 22

ピクセル数（Super Pixel あたり） アナログ TEG : 4×4 (=16) 、大面積 TEG : 16×16 (=256)

PIXOR1 試験 TEG 内容詳細

5.2

試作機 PIXOR1 にはアナログ回路部の試験を行うためのアナログ TEG として TEG2X と 3X が、SYNC∼ TRC を含むデジタル回路部の試験を行うための TEG として TEG4X、そしてこれらを併せたアナログ
回路とデジタル回路の一連の動作を確認する大面積 TEG として TEG0X と TEG1X が搭載されている。
表 5.2 に PIXOR1 に搭載されている試験 TEG をまとめた。
表 5.2: PIXOR1 試験 TEG まとめ

TEG 名

TEG 品種On/Oﬀ Sensor

対応する回路アナログ TEG

TEG2X
TEG3X

Oﬀ
On

Pre-Amp, Shaper
Pre-Amp, Shaper

デジタル TEG

TEG4X

Oﬀ

デジタル回路（センサー部と独立）

大面積 TEGTEG0X, TEG1X

0X(Oﬀ), 1X(On)Pre-Amp, Shaper, Discriminator, デジタル回路

5.2.1

アナログ TEG

アナログ TEG での目的は、PIXOR 処理後のアナログ信号が X/Y 方向で正しく 2 分割されているか、を確認することである。

TEG2X, 3X の 2 つはそれぞれ 4 × 4 個のピクセルで構成され、ダイオードにて 2 分割された 4 ピクセルからの信号を X/Y の各行・各列で OR を取った 4OR の PIXOR 構造をしている。TEG2X は Circuit Oﬀ

Sensor 構造であり、3 種類の PIXOR 構造が搭載されている。それぞれの構造により 2 分割されたアナログ
波形を Shaper の出力としてモニターすることが可能である (A.3 参照)。また、TEG3X はセンサー電極に通常よりも大きなサイズの BPW(Buried P Well)(A.2 参照) を導入した、Circuit On Sensor 型の TEG である。センサー層の上に回路層が載っている構造をしており、センサー・回路間に電気的干渉が生じることで発生するクロストークの抑制を目的としている。今回は Double SOI プロセスを利用することでクロストーク抑制が評価可能になった、TEG3X の評価結果について述べる。TEG2X,3X の入出力信号模式図、
レイアウト図をそれぞれ図 5.2 図 5.3 に示す。

5.2 PIXOR1 試験 TEG 内容詳細

38

入力・バイアス電圧
テストパルス (TIN), Vback , Vmid
制御信号・電流CH 選択、バイアス電流

TIN

Vback Vmid

X/Y 方向 Shaper 出力

CH #アナログ TEG
バイアス電流図 5.2: アナログ TEG の入出力信号線センサー + 回路部
Circuit On Sensor構造

Circuit Off Sensor構造

回路部

センサー部

図 5.3: PIXOR1 アナログ TEG:TEG2X,3X

5.2.2

デジタル TEG

デジタル TEG での目的は、PIXOR1CH を構成している各デジタル回路の正常動作を確認することである。
デジタル TEG は 4 つの TEG から構成 (TEG41, 42, 43, 44) されており、PIXOR1 のデジタル回路を構成している SYNC, SEQ, HTC, TRC の試験をそれぞれ個別に行うことが出来る。デジタル TEG はセンサー部・アナログ回路部とは繋がっておらず、デジタル回路単体での動作確認を行う。

PIXOR1 のデジタル TEG である TEG4X のレイアウトを図 5.4 に示す。

5.2 PIXOR1 試験 TEG 内容詳細

39

TEG44

TEG43

TEG42

TEG41

図 5.4: PIXOR1 デジタル TEG:TEG4X

5.2.3

大面積 TEG

大面積 TEG での目的は、まずアナログ ∼ デジタル回路の一連の動作を確認することであり、続いて各CH の Discriminator の閾値の適切な設定を行った後、MIP1 シグナルを観測し、その検出効率を測定することである。大面積 TEG では 16OR (16 × 16 ピクセル) の PIXOR 構造を採用している。センサー構造はアナログ TEG と同様に 4 種が搭載されており、それぞれに対して Circuit On Sensor と Circuit Oﬀ Sensor
が存在し、計 22 個の Super Pixel が搭載されている。またアナログ TEG、デジタル TEG には搭載されていない Discriminator が大面積 TEG にて初めて導入されている。
大面積 TEG の入力信号模式図、レイアウト図をそれぞれ図 5.5、図 5.6 に示す。
入力・バイアス電圧
テストパルス (TIN), Vback , Vmid

制御信号・電流CH 選択 , バイアス電流 ,Trigger Latency

TIN

Vback Vmid

CH #大面積 TEG
バイアス電流X/Y 方向 TRG_Hit 出力
X 方向 Hit #Y 方向 Hit #Trigger Latency

図 5.5: 大面積 TEG の入出力信号線

1 Minimum Ionizing Particle : β = v/c ≈ 0.96 の一定速度で飛んでいる高エネルギー粒子。この時に粒子が物質中で失うエネ
ルギー損失は最小となり、MIP がシリコン層を通過すると厚さ 300µm あたり、 23, 000e− のもの電子数が生じる。

5.3 これまでの研究成果

40

Super

Circuit Off

Pixel

Sensor
回路部

センサー部

センサー部

回路部

Circuit On
Sensor

図 5.6: PIXOR1 大面積 TEG レイアウト

5.3

これまでの研究成果

この節では、これまでの PIXOR1 の研究成果について述べる。

5.3.1

アナログ回路PIXOR の重要な機能の一つである、PIXOR 処理構造による Single SOI の TEG2X における 109 Cd 線
源信号の観測結果を図 5.7 に示す。
109

Cd は 88keV の X 線を放出し、シリコン中で 6000 電子・正孔対を生成する。これは、MIP が 75 µm のシリコン層を通過した際に生成する電子・正孔対の数に相当するものである。
図 5.7 から分かるように、X 方向と Y 方向で出力される Shaper 出力は同じ波高値を示しており、PIXOR
処理構造を含むアナログ回路が正常に動作していることが分かる。

図 5.7: 109 Cd 線源を用いた Shaper 出力観測 [7]5.3 これまでの研究成果

5.3.2

41

デジタル回路図 5.8 に PIXOR1 のデジタル回路の動作結果を載せる。ここで評価したものは、5.2.2 節で説明した 4 種のデジタル回路の一連の動作結果である。

PIXOR1 のデジタル回路では、回路に Hit 信号が入力されてから Trigger Latency 時間後にトリガーが生成され、その後 Hit 信号が出力されているかを確認することを目的としている。図 5.8 より、デジタル回路内部に同期された SYNC HIT 入力後、6CLK の Trigger Latency 時間のカウントが始まる。5CLK 経過後にトリガーが生成され、その次の CLK（カウント値が 0。6CLK 経過後）においてトリガーに一致した Hit
情報が正しく出力されていることが確認出来る。この結果から PIXOR1 のデジタル回路単体もアナログ回路と同様に、正常動作を行っているということが言える。

6CLK
Trigger Latency

図 5.8: デジタル回路の動作結果

5.3.3

ここまでの課題

これまでの研究成果は以上であるが、以下の表 5.3 に示す項目が、課題もしくは未評価となっている。
表 5.3: PIXOR1 研究成果まとめ
評価 TEG

On/Oﬀ

状態

アナログ

Oﬀ
On

△

デジタル

Oﬀ

〇

大面積

On/Oﬀ

未

×

セクション

備考
テストパルス応答波形に Vback 依存性アリ§5.5

テストパルスに応答なし

Oﬀ のみの測定§5.4

まずは Discriminator の評価から行う

5.4 PIXOR1 大面積 TEG 評価試験

42

デジタル TEG では Oﬀ センサーしか試験を行っていないが、回路単体での評価を目的としているため、センサーと接続されている On センサーでの試験は行う必要が無い。
次節から上で言及した課題、未評価の項目に関する試験結果について述べたいと思う。

5.4

PIXOR1 大面積 TEG 評価試験

大面積 TEG 評価試験では以下の項目の試験を行うことを目的としている。

1. アナログ ∼ デジタル回路の一連の動作確認
2. Discriminator の動作確認
3. MIP の検出効率測定
本試験では、大面積 TEG の Oﬀ センサーを用いて 1、2 の評価を行った。2 の評価中に Discriminator が異常な振る舞いを示したため、その問題解決に取り組み、問題の大部分に対して解決を行うことが出来た。

5.4.1

大面積 TEG 試験概要

アナログ ∼ デジタル回路における一連の動作結果を図 5.9 に示す。アナログ回路部にテストパルスを入

図 5.9: アナログ ∼ デジタル回路一連の動作結果 [7]
力し、あるタイミングでトリガーを入力するとデジタル回路部より Hit 信号が出力されていることが分かる。このことから、アナログ ∼ デジタル回路を通じた PIXOR1 の動作を確認することが出来た。この時、Discriminator にはテストパルスの入力電圧値よりも低い値に閾値を外部から設定してある。
次節にて、Discriminator の閾値設定方法について詳しく説明を行う。

5.4.2

PIXOR1 Discriminator

PIXOR1 に搭載されている Discriminator の回路図を図 5.10 に示す。
Discriminator は Hit 判定を行うものであり、主な入力線として 4 ビットの CSR(Controll Shift Register) 値

5.4 PIXOR1 大面積 TEG 評価試験

43と、Shaper 出力である VIN、そして閾値 Vth の 3 つがある。外部から設定された閾値よりも Shaper の出
力信号が大きいと Hit 判定を行う。VIN と Vth の入力の先にはそれぞれトランジスタがついており、VINと Vth の値によって流れるトランジスタの電流を比較することで Discriminator はデジタル値 1 と 0 を出力している。
各 Discriminaotr は回路毎に個性が存在し、外部から閾値を与えた際の各 CH の応答は同じではない。そのため、各 CH の応答を一律にするために 4 ビットの CSR が備えられている。この CSR 値はそれぞれ流れる電流量の異なる 4 つの PMOS トランジスタの On/Oﬀ に関与している入力値であり、0 ∼ 15 の 16 段階に亘って Shaper 出力信号に電流を上乗せすることで、各 CH の応答をそろえる働きを行う。

図 5.10: PIXOR1 の Discriminator 回路図

5.4 PIXOR1 大面積 TEG 評価試験

5.4.3

44

逆 S-Curve

Discriminator の評価を行う際に逆 S-Curve を用いる。逆 S-Curve の一例を図 5.11 に示す。縦軸がその閾値における Hit 判定確率を、横軸は外部から印加する閾値 (mV) を表している。また、Shaepr 出力のベースラインが 500mV 付近に設定されているために、500mV を超えた辺りから Hit と判定する確率は 0 に近づいていく。

Hit判定確率σµ閾値(mV)

図 5.11: 逆 S-Curve
逆 S-Curve とは相補誤差関数:Erfc(x) を用いて 1-Erfc(x) という式で表される。Erfc(x) はガウス関数を積分したものであり、以下の式で表される。

2
Erf c(x) = √π∫ ∞exp−t dt
2

(5.1)

x

√
である。
ここで、 t = x−µ2σ

逆 S-Curve は CSR 値を大きくしていくと図 5.12 に示すように、1 を出力する閾値の上限が大きくなり、右側へシフトしていく。これは、CSR 値を大きくしていくことで Discriminator に流れ込む電流値が増加し、これまではノイズとして検出されなかったものが検出されるようになったためである。

図 5.12: CSR 値を変化させた際の Discriminator の応答
最終的には逆 S-Curve を用いて Hit 判定確率をフィットし、ペデスタル値 µ とその幅 σ を求め、その CHに閾値として µ + 5σ を設定する。

5.4 PIXOR1 大面積 TEG 評価試験

5.4.4

45

ノイズレベル測定のセットアップ

Discriminator の動作確認として各 CH のノイズレベル測定を行った。ノイズレベル測定の環境を図 5.13に示す。各 CH のノイズレベルを、外部から入力電圧を入れない状態での Hit 判定確率を測定することで評
パルスジェネレーター
Agilent 33250A
データ、制御信号の流れ

NIM/TTL 変換モジュール

トリガー

閾値、測定 CH の指定
PC

Vth

TRG

CSR

PIXOR1SEABAS + SubBoard

Vback

KEITHLEY2612A

ヒット判定した数を転送
Vback 電圧印加機器

図 5.13: 大面積 TEG 試験のセットアップ
価した。ある閾値に対して 1000 回のノイズ測定試行を行い、(Hit 判定確率) = (Hit 判定数)/1000 にて評価した。測定の流れとしてはまず PC にて測定したい CH を選択し、ある閾値を設定する。その閾値に対して外部にてパルスジェネレーター Agilent 33250A からトリガーを生成し、PIXOR1 に 1000 回入れる。すると PIXOR1 は閾値を超えたノイズを拾い、それがトリガーのタイミングと一致するとそのノイズをヒットと判定する。この測定を 1000 回行い、1000 回中ヒットと判定した数を PC へ転送するという流れであり、これを測定したい全閾値、全 CH 分行う。
続いて、PIXOR1 の動作設定を行った。大面積 TEG はアナログ回路 ∼ デジタル回路の一連の動作確認を行う TEG であるが、まずアナログ回路に含まれる Pre-Amp や Shaper を動作可能な状態にするためのバ
イアス電流値の設定を行う必要がある。ここで動作可能な状態とは PIXOR1 をレイアウトした株式会社エイアールテック [10] による推奨値に設定された状態を指している。バイアス電流値の調整には SubBoardに搭載されている可変抵抗を用いて調整を行う。生成された各バイアス電流値は、チップ内部にて各回路を制御する電圧値を生成する。表 5.4 の上 2 つがアナログバッファ、CUR IN DISCR が Discriminator、

CUR IN FB2/CORE2、CUR IN FB1/CORE1 がそれぞれ Shaper、Pre-Amp の制御をそれぞれ行う。

5.4 PIXOR1 大面積 TEG 評価試験

46

信号名

推奨値 (µA)

CUR IN AOBUF0 1

7

CUR IN AOBUF236

CUR IN DISCR2CUR IN FB216CUR IN CORE22

CUR IN FB12

CUR IN CORE12

表 5.4: PIXOR1 大面積 TEG 試験時のバイアス電流値設定以降の測定はこの推奨値のもとで行った。

5.4.5

ノイズレベル測定結果と課題

ノイズレベル測定を行う際、測定 CH の Discriminator が正常に動作すれば図 5.14(a) のような綺麗な逆S-Curve を描く。しかし測定の中で図 5.14(b) に示すような分布を示す CH が非常に多いことが分かった。
このような CH は正常に MIP シグナルを測定出来ない可能性がある。そこで、この原因の追究を行った。

(a) 正常な逆 S-Curve(b) 正常な挙動を示さない逆 S-Curve

図 5.14: 逆 S-Curve の例
今回、ノイズレベル測定に現れる課題を大きく図 5.15 に示す 2 つに分類した。

カウント値が1000の点(a) うねり(b) カウント 1000

図 5.15: ノイズレベル測定に現れた課題

1 つは閾値を上げていき、(a) カウント数が減少していく途中で突然のカウント数増加が見られるもの。2
つ目は (b) ノイズがのらない程の閾値を設定した際にカウント数が 1000 付近にプロットが現れる、というものである。測定当初は (a) が全体の 54 % 、(b) が 4 % 程確認されており、それ以外では正常な動作が確5.4 PIXOR1 大面積 TEG 評価試験

47

認されたものが 37 % 、曲線を全く描けていない CH が 5 % であった。これ以降では (a) の現象を「うねり」と呼び、(b) の現象を特に「カウント 1000」と呼ぶことにする。

5.4.6

課題の分類と考察

逆 S-Curve に「うねり」、「カウント 1000」が生じる原因として、次の 2 つを考えた。

1. 測定対象 CH 以外の Discriminaor からの干渉
2. アナログ/デジタルの干渉(1) に関しては測定の際のセットアップを変更することで解決が可能である。
各 CH のノイズレベルを測定する際には他の CH からの干渉が無い、ということが条件になっている。そのため測定時には測定対象外の CH の Discriminator が動作しないように設定しておく必要がある。そこで測定対象となる CH にのみ 4 ビットの値である CSR = 15 をセットし、それ以外には 0 をセットする。CSRとは各 CH の閾値調節を個別に行う際に Discriminator に設定する 4bit のデジタル値である。この CSR 値
をノイズレベル測定結果に応じて各 CH 毎に設定することで個性のある各 CH の閾値を一様に設定することが出来るのである。ノイズレベル測定時には Discriminator を動作可能な状態にするのだが、その条件がCSR = 15 である。図 5.10 に Discriminator の回路図を示す。この回路図から分かるように、設定する CSR
値は信号が反転し、PMOS トランジスタに行き着く。測定対象外の Dsicriminator には 0 を送ることでここのトランジスタが動作状態になるのを防いでいるのである。

(2) のアナログ/デジタルの干渉とは、外部電源にわずかな電圧の変動があった場合にはこの変動がノイズとしてアナログ回路に影響を与え、正常な逆 S-Curve には見られないうねり、カウント 1000 という現象として現れていると考えた。この解決策としては、PIXOR1 に供給するアナログ電源とデジタル電源を別にすることで解決されると思われる。以下の表 5.5 に考えられる原因とそれに対する対策をまとめた。
表 5.5: 考えられる原因とそれに対する対策考えられる原因

解決策

対策前

他 CH からの干渉

測定対象を CSR = 15、それ以外を CSR = 0

全て CSR = 15

電源をアナログとデジタルで分離する

電源が共通

アナログ/デジタルの干渉

アナログとデジタル電源の分離は次の様に行っている。
・アナログ電源

KEITHLEY 2612A SYSTEM SourceMeter

・デジタル電源SEABAS から供給されるものを利用

5.4.7

解決策とその結果

ここでは、上で述べたビット反転、「うねり」、「カウント 1000」の (1)、(2) に対する具体的な解決策と、その実験結果について述べる。

5.4 PIXOR1 大面積 TEG 評価試験

48

測定対象 CH 以外の Discriminaor からの干渉
ここでは測定対象 CH の Discriminator のみを動作させる場合と対象外の CH の Discriminator をも動作可能な状態にした場合の逆 S-Curve の比較を行う。測定対象 CH には CSR = 4’d15 を、それ以外には CSR= 4’d0 を流し込むことで Discriminator の動作制御を行った。図 5.16 に測定条件を改善した逆 S-Curve と改善前のものを載せる。この図から分かるように測定 CH のみ Discriminator を動作させるだけでうねりが消失していることから、CSR 値を測定対象 CH にのみ設定しなければ対象外の CH の Discriminator が動作可能な状態になり対象 CH への予期せぬ干渉が起こってしまうことが判明した。対策前後の各現象が見られた割合を表 5.6 に示す。このことからも、これまでのうねりの大多数は他の CH からの干渉が原因で生じており対策を講じて解決がなされたということが出来るが、カウント 1000 については解決に至っておらず、その割合は大幅に増加していた。また、このうねりの消失に関しては再現性が確認されている。

(a) SP1 YCH3 改善前(b) SP1 YCH3 改善後(c) SP7 YCH1 改善前(d) SP7 YCH1 改善後

図 5.16: 測定対象 CH のみ Discriminator を動作させた結果

表 5.6: 対策前後の各現象の割合
取り組み

うねり

カウント 1000

全 CH を動作させる

32.3%

1%

1CH のみを動作

7%20%

アナログ/デジタルの干渉
PIXOR1 ではアナログ電源とデジタル電源は個別に供給出来る構造になっている。そこで、SubBoard 上
ではこれまでアナログ・デジタル電源に対する電源端子が 1 つであったのに対し、上に示した 2 つの電源から供給出来るように 2 箇所の電源端子を設けた。電源を分離したことがうねり消失に寄与していることを示すために、アナログ電源とデジタル電源とをショートさせた場合でも測定を行い比較を行った。更に再5.4 PIXOR1 大面積 TEG 評価試験

49

現性を見るために時間を空けて再度測定を行った。また、他 CH からの干渉の影響を除くために、上で述
べた測定対象 CH のみが動作する設定のもとで測定を行った。これらの結果を図 5.17 に、対策前後の各現象が見られた割合を表 5.7 に示す。

(a) 電源を分離した場合(b) 電源を分離した場合（時間を空けて再測定）

うねりが見られる(c) 電源を共通にした場合

図 5.17: 供給電源を分離した場合の逆 S-Curve の結果

表 5.7: 対策前後の各現象の割合
取り組み

うねり

カウント 1000

アナログ・デジタルの電源共通

12.5%

14.6%

電源の分離

1.5%

9.4%

うねりが現れていない CH でその再現性を見た。逆 S-Curve の形状に変化は見られなかったが、新たにカウント 1000 が生じていることから、カウント 1000 現象については再現性が確認されていない（(a), (b)）。
電源を分離したものとショートさせたものとではショートした場合にうねりが現れ、分離している場合では現れていないことが分かる（(c)）。

5.4.8

解決策に対する考察

逆 S-Curve 測定の際に確認した「うねり」と「カウント 1000」という課題に対して、「他 CH の Discrim-

inator からの干渉を防ぐ」、そして「外部電源をアナログ回路電源とデジタル回路電源に分離する」の 2 つの解決策を行った。
これらの対策で、うねりは対策の前後でその数を約 1/5 にまで減らすことが出来たが、カウント 1000 に関してはその効果ははっきりと確認することが出来なかった。今回見られた 2 つの現象に関しては、チップの5.5 Double SOI PIXOR1 性能評価試験

50

レイアウトから見直す事で原因を特定することが出来ると考えている。現在その納入を待っている PIXOR3では、電源ラインを太くすることで安定した供給を可能にし、クロストークの影響を受けやすいと懸念される配線についてはその配線層を遠ざけるなどの対策が施されているので、これを用いた試験を行うこと
でより厳密に問題箇所の究明が出来る。

5.5

Double SOI PIXOR1 性能評価試験

Double SOI を用いた PIXOR1 の評価試験では以下の項目の試験を行うことを目的としている。
1. 応答波形のセンサーバイアス (Vback) 依存性解消
2. Circuit On Sensor 構造での応答波形確認
Single SOI PIXOR1 ではテストパルス応答波形が Vback に依存していること、Circuit On Sensor 構造では応答波形が確認出来ていない、という問題があった。今回は Double SOI 構造を用いた PIXOR1 にて上記項目の課題解決を行った。Double SOI を用いての評価は SOI グループで初めての結果である。

5.5.1

Single SOI における課題

本節では Single SOI PIXOR1 で見られた課題について述べる。Single SOI 評価時には、テストパルス応
答波形 (Shaper 出力) の Vback 依存性、Circuit On Sensor 構造における発振が見られた。

Shaper 出力の Vback 依存性センサーに印加する電圧 (Vback) を変化させた際の Shaper 出力を測定した結果が図 5.18 である。Vback= 30V 以上ではそれより低い Vback の波形と比較して、パルス幅が拡がっていることが分かる。パルス幅の拡がりは不感時間の増加を招くため、対策が必要である。この原因としては、信号を 2 分割するダイオー
ドが高電界により影響を受けていることが考えられる。Double SOI 構造を用いることで高電界を Middle

Si により遮蔽出来、ダイオードへの悪影響を避けることが出来ると考えられる。

パルス幅が増加している

図 5.18: Shaper 出力の Vback 増加に伴うパルス幅の増加

Circuit On Sensor 構造での発振
Single SOI PIXOR1 の Circuit On Sensor 構造におけるテストパルス応答波形を図 5.19 に示す。Vback =5.5 Double SOI PIXOR1 性能評価試験

51

0V では応答波形に発振が見られ、Vback を上げていくと応答していないことが分かる。Circuit On Sensor
構造では回路とセンサーが近接しているため寄生容量が形成され、回路・センサー間クロストークが生じていることがテストパルス応答が見られない原因であると考えられる。Double SOI 構造を用いることで回路・センサー間の寄生容量を抑制し、応答波形の観測を目指す。

図 5.19: Single SOI 構造における Circuit On Sensor 構造応答波形

5.5.2

測定項目

ここでは Double SOI PIXOR1 の試験 TEG、試験内容について述べる。
試験 TEG 構造
今回試験を行った TEG は TEG31 という、PIXOR1 に搭載されているクロストーク測定用単体 TEG 部：

TEG3X の一つである。TEG32 と TEG33 では Middle Si に印加される電圧値が固定されており、それぞれ
GND、floating になっているが、TEG31 では任意の電圧値を印加することが出来る。5.2.1 節でも述べたように TEG3X はそれぞれ 4×4 のピクセル構造をしており、各 TEG には X 方向、Y 方向における PIXOR1CH
回路 (XCH, YCH) にそれぞれ CH 名として、TEG31 : 16 ∼ 19、TEG32 : 20 ∼ 23、TEG33 : 24 ∼ 27 の番号が割り振られている。そのピクセル領域内の配置を図 5.20 に示す。
TEG33
TEG32
TEG31

TEG3X の構造
4×4 の Super Pixel

Y20

X23

Y21

X22

X21

Y22

X20

Y23

4×4 ピクセル内の回路配置
Pre-Amp + Shaper を含む回路

図 5.20: TEG3X の構造
試験内容

Circuit On Sensor 構造において、テストパルス応答波形の Vback 依存性を、応答波形の変化とゲインを測定することにより調べた。ゲインを以下の計算式より求めている。また、ここでいうゲインとは Pre-Amp

5.5 Double SOI PIXOR1 性能評価試験

52と Shaper を含めたアナログ回路全体のゲインの事である。

Gain =Vamp
Qin(V /e− )(5.2)

ここで、 Vamp (V) はテストパルスに対する応答波形の振幅、Qin (e− ) は入力テストパルスの振幅 Vin (V)を電子数の単位で表したものであり、Qin = Vin × 4(f F )/(1.6 × 10−19 )(e− ) と表される。

テストパルス応答波形の例を図 5.21 に示す。

Vin
VVamp

テストパルス

応答波形

図 5.21: テストパルス応答例
そして、Vmid を変化させた際のゲインの Vback 応答も測定を行った。
また、 90 Sr(3.7MBq) を用いた β 線の観測も行った。 90 Sr はエネルギーが 0.546MeV と 2.3MeV の β 線を放出する放射線源である。

5.5.3

試験のセットアップ

Vback 依存性測定のセットアップ
パルスジェネレータから生成したテストパルスを Pre-Amp に入力し、それに対する Shaper 出力の応答波
形を Vback を変化させて測定した。試験を行った際のパラメータを表 5.8 に、測定環境を図 5.22 に示す。
表 5.8: 試験に用いたパラメータ
入力電圧 (TIN)

100mV

Vback

0V, 3V, 5V, 10V, 30V, 50V, 100V

Vmid

-0.2V, -0.1V, 0V, 0.1V, 0.2V

5.5 Double SOI PIXOR1 性能評価試験

53

オシロスコープ
Tektronix TDS3034C

SEABAS 用電源

Vback, Vmid 用電源
KEITHLEY 2612A

パルスジェネレーター
Agilent 33250A

SubBoard + SEABAS

図 5.22: TEG31 試験の測定環境

Vback 依存性測定では Vmid = 0.2V を、Vmid 依存性測定においては表 5.8 に記載した範囲での電圧を印加している。これは、Middle Si にはある一定値以上の電圧を印加すると数 ∼ 10µ A もの電流が Middle
Si に流れることが判明した 2 ためである。入力テストパルス波高値である 100mV は入力電子数に換算すると、 2.500e− である。3また、 β 線の応答波形確認時には、上記のセットアップからパルスジェネレーターを除き、Vback = 50V、Middle Si 層には 0.2V の電圧を印加した状態で β 線の観測を行った。
バイアス電流値の設定

Double SOI ウェハーの PIXOR1 の試験を行った際に設定したバイアス電流値を表 5.9 に示す。
信号名

設定値 (µA)

推奨値 (µA)

CUR IN AOBUF0 1

9.92

7

CUR IN AOBUF2

32.93

36

CUR IN FB2

16.35

16

CUR IN CORE2

2.12

2

CUR IN FB1

2.43

2

CUR IN CORE1

1.9

2

表 5.9: Double SOI PIXOR1 のバイアス電流値設定
大面積 TEG の試験と同様にまずバイアス電流値の推奨値への設定を行った。Single SOI ウェハーにおける同様の測定を行う際のバイアス電流値は、表 5.4 に記されている推奨値へと設定すればチップは正常動作を示した。しかし、Double SOI ウェハーの場合は表 5.9 からも分かるように、回路内部で生じた信号をチップ外部へと伝達する際のアナログバッファ回路部の動作を制御する CUR IN AOBUF0 1、CUR IN AOBUF 2の 2 つが推奨値よりも大きくずれていることが分かる。試験時には Middle Si へ正の電圧 ( ∼ 0.2V) を印加
2 Middle Si に電圧を印加している、VB SOI2 端子には保護ダイオードが入っており、ある範囲の電圧 ( V mid ≤ −0.5, 3.8 ≤ V mid) では大電流が流れてしまう。
3 これは、テストパルス入力部に 4fF（計算値）の容量を持つ DMOS が設置されており、式 Q (e− ) = V (V ) × 4(f F )/(1.6 ×inin
10−19 ) から計算できる。

5.5 Double SOI PIXOR1 性能評価試験

54

しているが、Middle Si が回路に近接しているために回路の動作特性が Middle Si の電圧に影響を受けていると考えられる。

テストパルス応答試験

5.5.4

測定の結果、Double SOI の Circuit On Sensor 構造にてテストパルスの応答を確認することが出来た。詳しい評価内容については次節以降で述べたいと思う。また、以降の評価では自由に Middle Si への印
加電圧を変更出来る TEG31 に関する測定結果である。

Vback 依存性測定

5.5.5

応答波形の Vback 依存性測定

X 方向 CH、Y 方向 CH におけるテストパルスの応答波形をそれぞれ図 5.23、図 5.24 に示す。X 方向 CH
において、一部無応答の CH があるもののそれ以外では全ての Vback において安定した応答波形を出力していることが分かる。今回の測定では、同じ CH であってもチップの違いにより応答を示すものとそうでない CH が存在していた。また、各 CH 毎に安定した波形を出力するための Vmid が異なっている、ということも確認された。

TestPulse Waveform { TIN=100mV(2500e-), TEG31, X CH=17 }1.6

Vout (V)

Vout (V)TestPulse Waveform { TIN=100mV(2500e-), TEG31, X CH=16 }VBACK= 0V
VBACK= 3V

1.4

VBACK= 5V

1.6

VBACK= 0V
VBACK= 3V

1.4

VBACK= 5V

VBACK= 10V

VBACK= 10V

VBACK= 30V

1.2

VBACK= 100V

1VBACK= 30V

1.2

VBACK= 50V

VBACK= 50V
VBACK= 100V

1

0.8

0.8

0.6

0.6

0.4

0.4

0.2

0.2
×10

-6

0

-1.5

-1

-0.5

0

0.5

1

1.5

2

2.5
TIME (s)

×10

-6

0

-1.5

-1

-0.5

(a) X16CH

0

0.5

1

1.5

2

2.5
TIME (s)(b) X17CH

図 5.23: X 方向 CH の応答波形
TestPulse Waveform { TIN=100mV(2500e-), TEG31, Y CH=17 }1.6

Vout (V)

Vout (V)TestPulse Waveform { TIN=100mV(2500e-), TEG31, Y CH=16 }VBACK= 0V
VBACK= 3V

1.4

VBACK= 5V

1.6

VBACK= 0V
VBACK= 3V

1.4

VBACK= 5V

VBACK= 10V

VBACK= 10V

VBACK= 30V

1.2

VBACK= 50V
VBACK= 100V

1VBACK= 30V

1.2

VBACK= 50V
VBACK= 100V

1

0.8

0.8

0.6

0.6

0.4

0.4

0.2

0.2
×10

-6

0

-1.5

-1

-0.5

0

0.5

1

1.5

2

2.5
TIME (s)-1.5-1(a) Y16CH

測定結果を図 5.25 に示す。

-0.5

0

0.5

1

(b) Y17CH

図 5.24: Y 方向 CH の応答波形
ゲイン測定

×10

-6

0

1.5

2

2.5
TIME (s)5.5 Double SOI PIXOR1 性能評価試験

55

XCH においてはテストパルスに対する応答が見られなかった CH を除いて安定したゲインが得られている。
YCH については、Vback = 100V においてゲインの低下が見られている。YCH のテストパルス応答波形からも分かるように YCH では波形が乱れていたため、この測定ゲインは必ずしも YCH の真の値ではない。

X CH16500

X CH17
X CH18
X CH19Gain (uV/e)

Gain-Vback { CH:16,17,18,19 }Gain (uV/e)

Gain-Vback { CH:16,17,18,19 }Y CH16500

Y CH18
Y CH19

400

400

300

300

200

200

100

100

0
0

20

40

60

80

Y CH170
0

100
Vback (V)2040(a) XCH ゲイン

60

80

100
Vback (V)(b) YCH ゲイン

図 5.25: ゲインの Vback 依存性

Middle Si への印加電圧による測定ゲインの比較

5.5.6

Middle Si への印加電圧の違いによりゲインにどのような影響があるかを測定した。
これまでと同様、Vback = 0V, 3V, 5V, 10V, 30V, 50V, 100V を印加し、それぞれにおいて Vmid = -0.2V,-0.1V, 0V, 0.1V, 0.2V を印加している。図 5.26 と図 5.27 に XCH と YCH における測定結果を示す。
Vmid == 0.1
Vmid == 0

GAIN (uV/e-)

Vmid == 0.2
Vmid == 0.2

400

GAIN-VBACK NO8 {CH:19, XY:0}

Vmid == -0.1

Vmid == -0.2
Vmid == -0.2

350

Vmid == 0.2

Vmid == 0.1

Vmid == -0.1
Vmid == -0.1

Vmid == -0.2
Vmid == -0.2

350
300

250

250

200

200

150

150

100

100

50

Vmid == 0.1
Vmid == 0

Vmid == 0.2
400

300

0

Vmid == 0

Vmid == 0.1

Vmid == -0.1
GAIN (uV/e-)

Vmid == 0

GAIN-VBACK NO8 {CH:16, XY:0}

50
0

20

40

60

(a) XCH1680

100
VBACK (V)

0

0

20

40

60

(b) XCH19

図 5.26: XCH の Pre-Amp + Shaper ゲインの Vmid 依存性測定

80

100
VBACK (V)

5.5 Double SOI PIXOR1 性能評価試験

Vmid == 0.1
Vmid == 0

GAIN (uV/e-)

Vmid == 0.2

Vmid == 0.2

400

Vmid == -0.1

Vmid == -0.2
Vmid == -0.2

350

Vmid == 0.2

400

Vmid == 0.1

Vmid == -0.1
Vmid == -0.1

Vmid == -0.2
Vmid == -0.2

350
300

250

250

200

200

150

150

100

100

50

Vmid == 0.1
Vmid == 0

Vmid == 0.2

3000Vmid == 0

GAIN-VBACK NO8 {CH:17, XY:1}

Vmid == 0.1

Vmid == -0.1
GAIN (uV/e-)

Vmid == 0

GAIN-VBACK NO8 {CH:16, XY:1}

56

50
0

20

40

60

80

100
VBACK (V)

0

0

20

(a) YCH16

40

60

80

100
VBACK (V)(b) YCH17

図 5.27: YCH の Pre-Amp + Shaper ゲインの Vmid 依存性測定
ゲイン測定を行った結果、図 5.26 の (a)、 (d) に見られるように、全てではないものの Vmid を正の方向に印加した方がゲインは安定していることが分かる。これより、Double SOI ウェハー使用時は通常、正の電圧を印加する必要があると考えられる。

5.5.7
90

90

Sr を用いた β 線応答確認試験

Sr 線源を用いた際の Shaper 出力波形を図 5.28 に示す。

Double SOI を用いた PIXOR1 においても、Shaper 出力は X/Y 方向で等しい波高値を出力しており、PIXOR
処理構造の正常動作を確認することが出来た。

図 5.28: 90 Sr による β 線応答波形

5.5.8

測定結果に対する考察と今後の展望

テストパルス応答試験

Double SOI ウェハーにて Circuit On Sensor 構造のテストパルス応答波形を確認することが出来、Single
SOI PIXOR1 にて課題であったセンサー・回路間クロストークを抑制することが出来た。

5.6 PIXOR1 性能評価試験まとめ

57

Vback 依存性測定試験
Double SOI ウェハーによる Vback 依存性測定にて、懸念されていた応答波形のパルス幅増加とゲインの低下は全ての CH ではないもののその改善が見られ、測定した Vback において安定していた。以前の Single

SOI ウェハー使用時には、高い Vback 印加時におけるパルス幅の増加、そしてテストパルス応答が見られないという結果が得られていた。
Single SOI ウェハー

Double SOI ウェハー

Vback

Vback

図 5.29: Vback の出力波形への影響
これらの測定結果の違いとして、Single SOI ウェハーに高い Vback を印加すると高電場によりダイオー
ドが影響を受けその出力に影響があると考えられるが、Double SOI ウェハーでは図 5.29 に示すように、電場の影響を Middle Si が緩和したことにより高い Vback でも安定した出力を得られたと考えることが出来る。この確認を行うためにも、ダイオードに印加する電圧を変化させて、その応答を確認する TEG 作成が必要であると考えられる。
また、Y 方向では図 5.24 の (a) に見られるように、一部その応答波形が不安定なものが見られた。応答波
形に発振の一部が見られるのは、設定したバイアス電流が測定 CH の正常動作を行わせるのに最適ではな
かった、ということが考えられる（A.4 を参照）。

Vmid 依存性測定試験
ゲインの Vmid 依存に関しては、Double SOI ウェハーにおいて Middle Si に電圧を印加することが、Single

SOI ウェハーにおける Vback の印加に相当しているということが考えられる。PIXOR 構造に用いられているダイオードにはある閾値があり、一定値以上の電圧が印加されなければ電流を流さない。ダイオードのセンサー部における電圧は floating であるため、Single SOI ウェハー使用時にはある一定以上の Vback を印加することでダイオードの電圧が安定になり、Shaper の出力が安定したという事例があった。このことが Double SOI ウェハー使用時には Middle Si の印加電圧に当てはまり、正の電圧を印加してダイオードに流れる電流を安定化させることが、ゲインの安定化に繋がったと考えられる。
90

Sr を用いた β 線応答確認試験
β 線源を用いての、Double SOI における Circuit On Sensor 構造での応答波形確認は世界初である。ただ、90

Sr は生成電離数が大きいため、今後は生成電離数が一定の X 線源を使っての波形観測を行う必要がある。

また、実機に近い 16OR での応答波形の確認も必須である。

5.6

PIXOR1 性能評価試験まとめ

この章では試作機 PIXOR1 の大面積 TEG と Double SOI を用いたアナログ TEG の性能評価について述べた。

5.6 PIXOR1 性能評価試験まとめ

58「大面積 TEG 性能評価試験」では MIP 観測のための、適切な閾値を設定するためのノイズレベル測定を行った。測定の際に評価に用いる逆 S-Curve にうねり、ビット反転といった問題が現れたが、他 CH からの

Discriminator の干渉を抑える、電源のアナログ・デジタル分離を行うことでほぼ解決することが出来た。
ビット反転に関しては、これら 2 つでは解決することが出来なかったので、SPICE によるシミュレーショ
ンを行い問題個所を洗い出す必要がある。
「Double SOI 性能評価試験」では、Single SOI PIXOR1 で見られたゲイン、応答波形に対する Vback 依
存性の対策を施した Double SOI PIXOR1 の評価を行った。結果として、測定した全ての Vback に亘って安定したゲインを測定することが出来た。また、実際に β 線源である 90 Sr を用いて X/Y 方向共に波高値の等しい応答波形を確認することが出来た。この Double SOI ウェハーを用いた Circuit On Sensor 型での線源応答確認は、初めての結果である。しかし、安定した出力をするのに要する Vmid の値が測定 CH や
チップによって異なるという測定結果が得られた。

第6章

PIXOR2 性能評価試験

PIXOR2 は PIXOR1 の改良型であり、主な変更点としては新たなセンサー電極の導入、アナログ回路
部分におけるモニター箇所の増設、そしてデジタル回路機能が大幅に増強された点である。このように、

PIXOR2 は PIXOR1 に比べてより実機搭載を想定して作成された検出器である。

6.1

PIXOR2PIXOR2 は 2012 年 11 月に納品されたチップである。PIXOR1 と同様にアナログ回路部とデジタル回路部を試験するためのアナログ TEG とデジタル TEG、そしてこれら一連の動作を確認するための大面積 TEGが搭載されている。PIXOR2 のレイアウトを図 6.1 に、基本情報を表 6.1 に、また PIXOR1 との主な変更箇所を表 6.2 に示す。

アナログTEG0.75mm6mm

大面積TEG
デジタルTEG6mm
図 6.1: PIXOR2 全体のレイアウト596.1 PIXOR2

60

表 6.1: PIXOR2 の基本情報
チップサイズ6mm 角（有感領域は 4.5mm 角）

ピクセルサイズ

35 µm(ϕ) × 70µm(z)Super Pixel 数

4 （アナログ TEG : 2DIODE × 2, 2PREAMP × 2 ）
10 （大面積 TEG : 2DIODE × 10）
16 × 16(= 256 ピクセル)

ピクセル数（Super Pixel あたり）

表 6.2: PIXOR1 からの主な変更点

6.1.1

変更点

PIXOR1PIXOR2

ピクセルサイズ25 µm(ϕ) × 40µm(z)35 µm(ϕ) × 70µm(z)OR 数

4OR(4 × 4 ピクセル)

16OR(16 × 16 ピクセル)

モニタ端子（アナログ TEG）

Shaper のみ

Pre-Amp, Shaper, Discriminator

デジタル回路試験対象

PIXOR1CH のみ

Super Pixel 単位で試験可能

PIXOR 処理構造

PIXOR2 に搭載されているセンサー構造として、2DIODE と 2PREAMP がある。
2DIODE はセンサーからの信号を 2 分割するためにダイオードを用いたもので、2PREAMP はダイオード
で 2 分割した信号をそれぞれ増幅するためにプリアンプを設置した構造を取っている。それぞれの模式図を図 6.2 に、センサー構造のレイアウトをそれぞれ図 6.3 と図 6.4 に示す。
X 方向

X 方向
Y 方向

Y 方向
プリアンプ

ダイオード

(a) 2DIODE 構造(b) 2PREAMP 構造

図 6.2: PIXOR2 センサー構造

2DIODE は試作機 PIXOR1 にて期待通りの動作を確認出来たタイプであるが、PIXOR2 では電流を 2 分割するダイオードを回路面積を稼ぐために、より小型サイズのものに変更してある。2PREAMP は PIXOR2

6.1 PIXOR2

61

BPW

3µm

センサーノード
4µm
DIODE構造

図 6.3: 2DIODE センサー構造

4µm

3µm

70µm

図 6.4: 2PREAMP センサー構造

6.1 PIXOR2

62

にて初めて搭載された PIXOR 構造である。PIXOR2 の特徴では 16OR 構造を採用しているために入力容量が増加し、ノイズが大きく出てしまうことを懸念したために導入した構造である。

6.1.2

アナログ回路PIXOR2 のアナログ回路構成は PIXOR1 と同じく、以前に以前に SOI グループで開発されていた計数型
SOI 検出器である CPIXTEG1 [6] の回路に Shaper を追加し、回路の修正を行った CPIXTEG2 と同じ回路構成である。そのため回路の説明はここでは割愛させて頂く。
センサー構造に 2DIODE と 2PREAMP を用いた際のアナログ回路におけるシミュレーション波形をそれぞれ図 6.5 と図 6.6 に示す。オレンジのラインはモニタ経路に寄生容量が無い場合の、赤、青のラインはそれぞれ 350fF の寄生容量がある場合で内部電流値の違いによる波形を表している。回路のパラメータを表

6.3、表 6.4 に記載する。これらに記載されている波形・値は、株式会社エイアールテック [10] より提供された Hspice シミュレーションの結果であり、実機にて試験を行った際に予想されうる出力波形を表している。

図 6.5: PIXOR2 2DIODE 構造におけるシミュレーション波形

図 6.6: PIXOR2 2PREAMP 構造におけるシミュレーション波形

6.1 PIXOR2

63

表 6.3: Pre-amp+shaper のパラメータ : 16 OR - 2DIODE
アナログ ゲイン∼ 7.8 (µV /e− )peaking time

∼ 1194.5 (ns)

入力換算雑音419 (e− )表 6.4: Pre-amp+shaper のパラメータ : 16 OR - 2PREAMP
アナログ ゲイン∼ 21.3 (µV /e− )peaking time

∼ 1771.9 (ns)

入力換算雑音363 (e− )2DIODE 構造を採用していた PIXOR1 のアナログブロックゲインは ∼ 62.3(µV /e− ) であった。これとPIXOR2 の 2DIODE 構造とを比較してみると、16OR にした PIXOR2 ではおよそ 1/10 に減少している。
これはピクセルサイズが大きくなったこと、OR 数が増えたことによる寄生容量の増加が原因であると考えられる。このことから、2DIODE 構造でのゲイン測定を行うと共に、2PREAMP 構造でのどの程度ゲインが回復しているかを確認することは必須である。

6.1.3

デジタル回路PIXOR2 にて新たに導入されたデジタル回路が、Super Pixel 内にて各 CH 内の Hit を読み出す機能を備えている PIXORSP である（図 4.3 を参照）。

Super Pixel 内において PIXOR1CH からの各 Hit 信号をまとめてチップ外部へ出力する機能をもつ、Super
Pixel Queue Registor (SPQR) と Super Pixel ARbiter (SPAR) について説明する。SPQR と SPAR のブロック図をそれぞれ図 6.7 と図 6.8 に示す。
SPQR
1 トリガー分のイベントの読み出し処理の最中に、最大 4 トリガー分の Hit 情報を格納することが出来る、
計 4× 32(CH) = 128 個のメモリを持つ 4 段の FIFO(Fast In Fast Out) である。書き込みに関しては、トリガー信号により Hit 信号を内部に書き込むと同時に、次の Hit 信号のために書き込み列のシフトを行う。
また読み出しについては、外部から入力される TRG SHIFT 信号により SPQR からの Hit 情報の出力を行うと同時に、読み出し列のシフトを行う。

SPAR
SPQR からの Hit 信号を内部レジスタに取り込み、Hit したアドレス値をアドレスの順に 1CLK ずつ読み出す部分である。これは PIXOR の特徴の 1 つである、高速読み出しを担う部分である。Hit 情報は一旦
SPAR 内部のレジスタに格納され、外部からの読み出し許可信号により格納された Hit 信号の読み出しを開始する。1 つの Super Pixel 内に CH 数は 16OR の場合は 32CH 個あるが、全て読み出す場合は動作 CLK6.1 PIXOR264

図 6.7: SPQR

図 6.8: SPAR
が 40MHz(BelleII 実験における動作周波数) の場合 25(nsec) × 32 = 800(nsec) 要する。しかし PIXOR では占有率が低く、1 つの SP 内にて数 Hit しか検出しない見込みであるため、大幅な読み出し時間短縮が可能になる。

6.2 PIXOR2 試験用 TEG 詳細

65

6.2

PIXOR2 試験用 TEG 詳細

6.2.1

アナログ TEG

アナログ TEG では PIXOR1 と同様に、PIXOR 処理後のアナログ信号が均等に 2 分割されているかを確認することを目的としている。

PIXOR2 にはアナログ回路評価用 TEG として TEG13X がある。センサー構造として 2DIODE、2PREAMPの 2 つが 16 × 16 のピクセルで構成されており、それぞれ Circuit On/Oﬀ Sensor 構造のものが搭載されている。主な特徴としては PIXOR1 ではモニター端子が Shaper 出力 1 種類のみであったが、PIXOR2 では Pre-Amp、Shaper、Discriminator の 3 つを同時にモニタ出来、回路特性を詳細に測定することが可能となっている。また、X 方向チャネルと Y 方向チャネルの波形を同時にモニタすることも出来るため、ある回路における動作が別の回路に影響を与える回路-回路間のクロストークも測定が出来るようになっている。PIXOR2 のアナログ TEG である TEG13X のレイアウトを図 6.9 に示す。
モニタCHの選択、テストパルス入力CHを選択する制御ブロック

2PREAMP構造

Circuit Off Sensor

Circuit On Sensor

2DIODE構造

図 6.9: PIXOR2 アナログ TEG：TEG13X

6.2.2

デジタル TEG

デジタル TEG は大きく分けて 6 つの部分から成り (TEG141, 142, 143, 144, 145, 146)、外部から入力信
号を入れてそれに対する応答を見ることで期待通りの動作を行っているかを検証する目的の TEG である。
センサー部・アナログ回路部とは繋がっておらず、デジタル回路単体のみでの動作確認を行う。PIXOR2 のデジタル TEG である TEG14X のレイアウトを図 6.10 に示す。

6.2.3

大面積 TEG

大面積 TEG では、アナログ回路 ∼ デジタル回路を通じた一連の回路の動作を確認する。16OR の構成になっており、2DIODE と 2PREAMP のセンサー構造のそれぞれに対して Circuit On Sensor, Circuit Oﬀ

Sensor のものが搭載されている。
試験の流れとしては PIXOR1 のものと同じで、まず閾値スキャンを行い大面積 TEG に搭載されている各

6.2 PIXOR2 試験用 TEG 詳細

66

TEG146

TEG145

TEG144

TEG141, 142, 143

図 6.10: PIXOR2 デジタル TEG：TEG14X

CH それぞれに対してシグナルを検出出来て、かつノイズレベルより十分高い位置に閾値を設定する。その後、MIP 信号による Hit 信号検出を行う。図 6.11 と図 6.12 にそれぞれ、Circuit Oﬀ Sensor, Circuit On

Sensor タイプの TEG のレイアウトを示す。

回路部

センサー部

図 6.11: PIXOR2 大面積 TEG：Circuit Oﬀ Sensor

6.3 PIXOR2 アナログ TEG 性能評価

67

Super Pixel 構造

図 6.12: PIXOR2 大面積 TEG：Cercuit On Sensor
下の表 6.5 に PIXOR2 に搭載されているチェック TEG をまとめた。
表 6.5: PIXOR2 チェック TEG まとめ

TEG Name
アナログ TEG(TEG13X)

Comment
2 種の PIXOR 構造 (2DIODE, 2PREAMP)
それぞれ Circuit On/Oﬀ Sensor 構造搭載

デジタル TEG(TEG14X)

TEG141 : SYNC, PIXOR1CH 試験用
TEG142 : SEQ 試験用
TEG143 : HTC, TRC 試験用
TEG144 : SPQR 試験用
TEG145 : SPAR 試験用
TEG146 : PIXORSP 試験用

大面積 TEGPIXOR 構造は 2DIODE のみ
Circuit On/Oﬀ Sensor 構造に SP が 5 つずつ搭載

6.3

PIXOR2 アナログ TEG 性能評価

先にも述べたように、PIXOR2 では 16OR の構造を新しく導入した。PIXOR1 で導入していた 4OR との比較を行うために、2DIODE 構造を用いた Vback による Pre-Amp、Shaper の応答波形の変化やゲインを測定した。

6.3 PIXOR2 アナログ TEG 性能評価

68

表 6.7: 試験に用いたパラメータ
入力電圧 (TIN)

Vback

6.3.1

200mV
0V, 3V, 5V, 10V, 20V

測定項目

Single SOI PIXOR2 での Circuit Oﬀ Sensor 構造における Pre-Amp と Shaper のテストパルス応答波形の Vback 依存性を応答波形の変化、そして Pre-Amp とアナログブロックのゲインを測定することにより評価した。ゲインは式 5.2 を用いて計算している。

6.3.2

測定のセットアップ

バイアス電流設定

PIXOR2 アナログ TEG 測定を以下のバイアス電流値にて行った（表 6.6）。下の表における設定値は、よりゲインが大きく出るように設定された値である。
信号名

設定値 (µA)

推奨値 (µA)

CUR IN AOBUF0 1

7.1

7

CUR IN AOBUF23636

CUR IN DISCR

1.8

2

CUR IN FB2

4.1

2

CUR IN CORE2

2.1

2

CUR IN FB1

1.7

1

CUR IN CORE1

1.9

2

表 6.6: PIXOR2 アナログ試験時のバイアス電流設定値
調整後の電流値はいずれもほぼ推奨値と同じ値であった。これ以降の測定においては、このバイアス設定
電圧値で行っている。
測定環境
アナログ TEG 試験の測定パラメータを表 6.7 に、セットアップを図 6.13 に示す。

6.3 PIXOR2 アナログ TEG 性能評価

69

PC

オシロスコープ
Tektronix TDS3034C

測定 CH の選択
SEABAS + SubBoard

パルスジェネレーター
Agilent 33250A

TIN

PIXOR2
KEITHLEY2612A

Vback, VL_FB_AMP_N
電圧印加機器 (Vback)

図 6.13: アナログ TEG 試験のセットアップ

PC では対象となる CH の選択を行う。測定では任意波形を生成するためのパルスジェネレーターとしてAgilent 33250A を、Vback 用電源として KEITHLEY 2612A SYSTEM Sourcemeter を用いた。上記の外部バイアス電流生成後に内部にて生成されているバイアス電圧値をモニタしたところ推奨値からのずれが見られた。そこで、Pre-Amp の制御に関わる VL FB AMP N に対し、外部から同じく KEITHLEY 2612B
SYSTEM Sourcemeter から印加し、正常動作を行うとされる電圧値に設定を行った。テストパルス応答波
形をオシロスコープ：Tektronix TDS3034C を用いて測定を行った。

テストパルス応答波形の Vback 依存性測定結果

6.3.3

高エネルギー加速器実験においては、センサー裏面に高電圧を印加して完全に空乏化して荷電粒子の検出を行っている。そこでこの節では高いセンサー電圧 (Vback) を印加した際のアナログ回路の特性について述べる。

Pre-Amp 応答結果
図 6.14、図 6.15 に Pre-Amp のテストパルス応答結果を示す。Vback が 20V までの範囲内ではほぼその応答波形に変化がないことが分かる。しかし、Vback = 20V となると、CH によってその応答に違いが見られており、全く応答しなくなるもの、変わらず応答している CH が見られた。
TestPulse Waveform { TIN=200mV(5000e-), EXT=270, X CH=15 }VBACK= 0V
VBACK= 3V

1.6

VBACK= 5V

1.4

VBACK= 10V

1.2

Vout (V)

Vout (V)TestPulse Waveform { TIN=200mV(5000e-), EXT=270, X CH=0 }VBACK= 0V

1.6

VBACK= 3V

1.4

VBACK= 5V
VBACK= 10V

1.2
VBACK= 20V

VBACK= 20V

1

1

0.8

0.8

0.6

0.6

0.4

0.4

0.2
0

0.2
-0.01

0

0.01

(a) XCH0

0.02

0.03
TIME (s)

· 10

-3

0

-0.01

0

0.01

(b) XCH15

図 6.14: XCH の Pre-Amp テストパルス応答波形の Vback 依存例

0.02

0.03
TIME (s)· 10-3

6.3 PIXOR2 アナログ TEG 性能評価

70

VBACK= 0V

VBACK= 5V

1.4

VBACK= 0V

TestPulse Waveform { TIN=200mV(5000e-), EXT=270, Y CH=5 }VBACK= 3V

1.6

Vout (V)

Vout (V)TestPulse Waveform { TIN=200mV(5000e-), EXT=270, Y CH=3 }VBACK= 3V

1.6

VBACK= 5V

1.4

VBACK= 10V

VBACK= 10V

1.2

1.2
VBACK= 20V

VBACK= 20V

1

1

0.8

0.8

0.6

0.6

0.4

0.4

0.2
0

0.2
-0.01

0

0.01

0.02

0.03
TIME (s)

· 10

-3

0

-0.01

0

(a) YCH3

0.01

0.02

0.03
TIME (s)· 10-3(b) YCH5

図 6.15: YCH の Pre-Amp テストパルス応答波形の Vback 依存例

Shaper 応答結果
図 6.16、図 6.17 に Shaper のテストパルス応答結果を示す。Pre-Amp のそれと異なり、非常に小さい応答結果となっている。
TestPulse Waveform { TIN=200mV(5000e-), EXT=270, X CH=15 }VBACK= 0V

1.6

Vout (V)

Vout (V)TestPulse Waveform { TIN=200mV(5000e-), EXT=270, X CH=0 }VBACK= 3V

VBACK= 3V

1.4

VBACK= 5V

VBACK= 10V

1.2

VBACK= 10V

VBACK= 20V

1

1.4

VBACK= 5V

1.2
1
0.8

VBACK= 20V

0.8

0.6

0.6

0.4

0.4

0.2
0

VBACK= 0V

1.6

0.2
-0.01

0

0.01

0.02

0.03
TIME (s)

· 10

-3

0

-0.01

0

(a) XCH0

0.01

0.02

0.03
TIME (s)

· 10

-3

· 10

-3

(b) XCH15

図 6.16: XCH の Shaper テストパルス応答波形の Vback 依存

TestPulse Waveform { TIN=200mV(5000e-), EXT=270, Y CH=5 }VBACK= 0V

1.6

Vout (V)

Vout (V)TestPulse Waveform { TIN=200mV(5000e-), EXT=270, Y CH=3 }VBACK= 3V

1.4

VBACK= 5V

1.2

VBACK= 10V
VBACK= 20V

1
0.8

VBACK= 3V

1.4

VBACK= 5V

1.2

VBACK= 10V

1

VBACK= 20V

0.8

0.6

0.6

0.4

0.4

0.2
0

VBACK= 0V

1.6

0.2
-0.01

0

0.01

(a) YCH3

0.02

0.03
TIME (s)

· 10

-3

0

-0.01

0

0.01

0.02

0.03
TIME (s)(b) YCH5

図 6.17: Shaper のテストパルス応答波形の Vback 依存
アナログ回路部ゲイン測定結果
Pre-Amp、Shaper の各 X/YCH におけるゲインを求めて CH 間の個性を比較するために CH 同時プロットを行った。Pre-Amp、Shaper の各 X/YCH におけるゲインをそれぞれ図 6.18、図 6.19 と、図 6.20、図6.21 に示す。

(a)Pre-Amp ゲイン

6.3 PIXOR2 アナログ TEG 性能評価

71

図 6.18、図 6.19 から分かるようにゲインが Vback = 10V 付近までは上昇しているがそれ以降になると低下していることが分かる。

50

CH == 0CH == 2

CH == 4

CH == 6

CH == 8

CH == 10

CH == 12

CH == 1440

GAIN-VBACK EXT=270 {XY:0}
GAIN (uV/e-)GAIN (uV/e-)

GAIN-VBACK EXT=270 {XY:0}

50

30

20

20

10

10

0

10

20

30

40

0

50
VBACK (V)CH == 3

CH == 5

CH == 7

CH == 9CH == 11

CH == 13

CH == 15

40

30

0

CH == 1

0

10

20

30

40

50
VBACK (V)

図 6.18: XCH の Pre-Amp ゲイン

50

CH == 0CH == 2

CH == 4

CH == 6

CH == 8

CH == 10

CH == 12

CH == 1440

GAIN-VBACK EXT=270 {XY:1}
GAIN (uV/e-)GAIN (uV/e-)

GAIN-VBACK EXT=270 {XY:1}

50

30

20

20

10

10

0

10

20

30

40

0

50
VBACK (V)CH == 3

CH == 5

CH == 7

CH == 9CH == 11

CH == 13

CH == 15

40

30

0

CH == 1

0

10

20

30

40

50
VBACK (V)

図 6.19: YCH の Pre-Amp ゲイン(b)Shaper ゲイン
図 6.20、図 6.21 では Shaper ゲインが測定 Vback の範囲においてほぼ一定の値を示しているが、∼ 10(µV /e− ) と大変小さな値である。これは表 6.3 にもあるようにシミュレーション段階からゲインの小ささは予想されていたが、その通りの結果となった。

50

CH == 0CH == 2

CH == 4

CH == 6

CH == 8

CH == 10

CH == 12

CH == 1440

GAIN-VBACK EXT=270 {XY:0}
GAIN (uV/e-)GAIN (uV/e-)

GAIN-VBACK EXT=270 {XY:0}

50

30

20

20

10

10

0

10

20

30

40

50
VBACK (V)CH == 3

CH == 5

CH == 7

CH == 9CH == 11

CH == 13

CH == 15

40

30

0

CH == 10010

図 6.20: XCH の Shaper ゲイン

20

30

40

50
VBACK (V)

6.3 PIXOR2 アナログ TEG 性能評価

50

CH == 0CH == 2

CH == 4

CH == 6

CH == 8

CH == 10

CH == 12

CH == 1440

GAIN-VBACK EXT=270 {XY:1}
GAIN (uV/e-)GAIN (uV/e-)

GAIN-VBACK EXT=270 {XY:1}

72

50

30

20

20

10

10

0

10

20

30

40

0

50
VBACK (V)CH == 3

CH == 5

CH == 7

CH == 9CH == 11

CH == 13

CH == 15

40

30

0

CH == 1

0

10

20

30

40

50
VBACK (V)

図 6.21: YCH の Shaper ゲイン(c) チップ間の個体差測定（チップ#:1,6,8）
図 6.22、図 6.23 から分かるようにチップによって多少のゲインのバラつきはあるものの、ほぼ同じ振る舞いをしていることが分かる。これから、今回測定されたゲインに関しては PIXOR2 の性能を示しているということが出来る。また、図 6.19 にもあるように Y 方向の Pre-Amp ゲインでは Vback
が 0V においてはゲインが小さいことが分かる。
Chip# == 1
Chip# == 6
Chip# == 850

40GAIN-VBACK EXT=270 {XY:0, CH:4}
GAIN (uV/e-)GAIN (uV/e-)

GAIN-VBACK EXT=270 {XY:0, CH:0}

40

30

30

20

20

10

10

0

0

10

20

30

40

0

50
VBACK (V)

Chip# == 1
Chip# == 6
Chip# == 8

50

0

10

20

(a)

30

40

50
VBACK (V)(b)

図 6.22: X 方向 CH の Pre-Amp ゲイン比較

Chip# == 1
Chip# == 6
Chip# == 850

40GAIN-VBACK EXT=270 {XY:1, CH:5}
GAIN (uV/e-)GAIN (uV/e-)

GAIN-VBACK EXT=270 {XY:1, CH:1}

40

30

30

20

20

10

10

0

0

10

20

30

40

50
VBACK (V)

Chip# == 1
Chip# == 6
Chip# == 8

50

0

0

10

20

(a)

30

(b)

図 6.23: Y 方向 CH の Pre-Amp ゲイン比較

これまでの応答波形、ゲインの測定結果から以下の 2 つが課題であることが分かる。

• 応答波形・ゲインの Vback 依存• Shaper 出力が小さい

40

50
VBACK (V)

6.3 PIXOR2 アナログ TEG 性能評価

73

Vback 依存性
Vback の増加に伴う応答波形の出力低下は、高電場を印加したことにより PIXOR 処理構造を行うダイオー
ドが影響を受けていることが考えられる。ダイオードは回路層が Vback の影響を受けないよう配置してある BPW の外に位置しているために、高電場の影響を受けたものと思われる。この応答波形の Vback 依存
は PIXOR1 でも見られており、Double SOI ウェハーを使用することで解決がなされたので、Double SOI
ウェハーを用いることで解決されると思われる。

Shaper 出力の低下
Shaper 出力の低下には PIXOR1 からの構造変化に伴う、寄生容量の増加が原因であると考えられる。
PIXOR2 ではそのピクセルサイズが PIXOR1 の 2.45 倍になっており、その面積増加分だけ寄生容量が増加したものと思われる。また、OR 数の変化も原因の 1 つであると思われる。PIXOR1 から PIXOR2 では 4OR→16OR となったために、配線が長くなり配線容量が増加したものと思われるからである。しかし、Circuit On Sensor 構造のものではセンサー上に回路が搭載されているので、今回測定した Circuit Oﬀ

Sensor と比較し、センサーから回路までの配線が短くなる（図 4.6）。そのため、寄生容量は減少し出力波形の回復が見込まれる。

6.4 PIXOR2 デジタル TEG 性能評価

74

6.4

PIXOR2 デジタル TEG 性能評価

6.4.1

デジタル TEG 試験概要

デジタル TEG は PIXOR2 の読み出し回路を各構成回路毎にチェックを行うための TEG であり、TEG141∼TEG146の 6 種類がある。TEG141∼TEG143 では信号を X/Y に分割して OR を取った後の回路機能をチェックする

TEG であり、SYNC、SEQ、HTC+TRC、そして PIXOR1CH の動作を試験することが出来る。TEG144∼TEG146
では 16×16 個の Super Pixel 内における 32CH からのデータの処理を行う回路機能のチェックを行うことが出来る TEG となっており、SPQR、SPAR、そして PIXOR1SP の動作が試験可能である。

6.4.2

動作確認方法図 6.24 に PIXOR2 デジタル TEG の試験方法を示す。各 TEG には入力信号とそれに対する出力信号があり、個別の応答を確認することが出来る。PC にてデジタル回路の動作 CLK やどの TEG を試験するかのイネーブル信号を決定し、それら入力信号のタイミング制御等は FPGA を用いて行われる。また、各デジタル TEG への入力信号としてはテキストファイル上に記した任意の 1 と 0 の並びを読み込ませている。
出力信号をオシロスコープや、PC にてデータを取得し解析することで期待通りの動作をしているかを確認
する。
入力 1

入力 2

入力 3

入力 4

入力 5

PIXOR1CH

入力 6

PIXOR1SP

TEG141 TEG142 TEG143

TEG144 TEG145 TEG146

出力 6

HTC
SYNC

出力 1

SEQ

出力 2

+TRC

出力 3

SPQR

SPAR

出力 4

出力 5

PIXORSP図 6.24: デジタル TEG 試験方法
以降の節から、各デジタル回路の試験について述べる。
各節は、「試験目的」、「入出力ピン」、「動作結果」、「考察」から構成されている。また、掲載しているオシロスコープの波形は、ある一つの信号を基準にして撮った画像を複数枚張り合わせたものである。共通の信号を基準にして撮った画像なので、どれも同じタイミング・スケールになっている。

6.4 PIXOR2 デジタル TEG 性能評価

6.4.3

75

SYNC(TEG141)

この TEG ではデジタル回路の初段にある SYNC の動作を確認する。
試験目的
この TEG で確認したい項目は、• 2CLK 以上の入力信号 (DIS HIT) を 1CLK に整形して出力• MASK 機能による入力信号 (DIS HIT) の除去の 2 点である。
入出力ピン
SYNC で用いる入出力ピンを表 6.8 に示す。

PIN Name

I/O

Comment

DIS HIT

Input

Discriminator 出力

MASK

Input

このタイミングでの DIS HIT は受け入れない

SYNC HIT

Output

SYNChronizer 出力

表 6.8: SYNChronizer における入出力ピン

試験結果
SYNC の動作 CLK が 25MHz、50MHz における試験結果をそれぞれ図 6.25、図 6.26 に示す。

図 6.25: 動作 CLK が 25MHz における SYNC の動作結果

6.4 PIXOR2 デジタル TEG 性能評価

76

図 6.26: 動作 CLK が 50MHz における SYNC の動作結果
動作 CLK25MHz、50MHz のいずれにおいても SYNC にて確認したい項目を満たしており、正常動作が行われている。

6.4 PIXOR2 デジタル TEG 性能評価

6.4.4

77

SEQ(TEG142)

SEQ は、その後段にある 2 つの 9bit カウンタを制御する回路である。
SEQ からの出力信号である LOAD1,2 により制御を行い、LOAD1,2 が High（以降、”H”と記載）を出力している間、カウンタは Trigger latency の初期値を読み込み続け、Low（以降、”L”と記載）になるとカウン
トダウンを行うという仕組みである。
試験目的
この TEG で確認したい項目は、• カウンタのリセット信号である CNT RST1,2 = H により、LOAD1/2 がそれぞれリセットされて L→ H になっていること• SYNC HIT = H の入力により適切にカウンタが使用されていること• カウンタが 2 つとも使用されている場合は、入ってきた Hit 信号は使わないことの 3 点である。
入出力ピンSEQ で用いる入出力ピンを表 6.9 に示す。
PIN Name

I/O

Comment

SYNC HITInput

SYNChronizer 出力

LOAD1

OutputH ⇒ カウンタ 1 が Trigger Latency を読み込むL ⇒ カウンタ 1 がカウントダウン開始

LOAD2

OutputH ⇒ カウンタ 2 が Trigger Latency を読み込むL ⇒ カウンタ 2 がカウントダウン開始

CNT RST1

Input

カウンタ 1 のリセット

CNT RST2

Input

カウンタ 2 のリセット

表 6.9: SEQ における入出力ピン

試験結果

SEQ の動作 CLK が 25MHz、50MHz における試験結果をそれぞれ図 6.27、図 6.28 に示す。

6.4 PIXOR2 デジタル TEG 性能評価

図 6.27: 動作 CLK が 25MHz における SEQ の動作結果

786.4 PIXOR2 デジタル TEG 性能評価

79

図 6.28: 動作 CLK が 50MHz における SEQ の動作結果

TEG142 の試験時には PIXOR2 へ信号を入力する際に FPGA 内にて、必ず動作 CLK の立下りでラッチ
してチップへ送る設定にしてあり、その結果入力信号は CLK の立下りで遷移する。
結果として、CLK25MHz、50MHz でも期待通りの動作を行わせることが出来た。

6.4 PIXOR2 デジタル TEG 性能評価

6.4.5

80

HTC + TRC(TEG143)

この TEG は外部から設定される TRG LATE[8:0] をダウンカウンタ内部に取り込み、LOAD1,2 信号によるカウントダウンを行う HTC、そしてカウント値が 1 でカウンタのリセット信号 CNT RST を出力し、その次の CLK で TRGHIT の出力を行う TRC で構成されている。
試験目的
この TEG で確認したい項目は、• TRG LATE = H のタイミングでの CNT RST = H を出力していること• CNT RST と TRG が一致した次の CLK での TRGHIT = H を出力していることの 2 点である。
入出力ピン

HTC + TRC で用いる入出力ピンを表 6.10 に示す。
PIN Name

I/O

Comment

LOAD1

Input

H ⇒ カウンタ 1 が Trigger Latency を読み込み
L ⇒ カウンタ 1 がカウントダウン開始

LOAD2

Input

H ⇒ カウンタ 2 が Trigger Latency を読み込み
L ⇒ カウンタ 2 がカウントダウン開始

CNT RST1

Output

カウンタ 1 リセット

CNT RST2

Output

カウンタ 2 リセット

TRG LATE[8:0]Input

Trigger Latency 時間

EN LATEInput

TRG LATE をチップ内部に取り込む設定信号

TRG

Input

欲しいイベントの選択信号

TRGHIT

Outputトリガー信号に一致した Hit 信号

表 6.10: HTC+TRC における入出力ピン

試験結果

HTC + TRC の動作 CLK が 25MHz、50MHz における試験結果をそれぞれ図 6.29、図 6.30 に示す。

6.4 PIXOR2 デジタル TEG 性能評価

81

カウンタの値 6 5 4 3 2 1 0

カウンタ1使用開始

カウンタ2使用開始

図 6.29: 動作 CLK が 25MHz における HTC+TRC の動作結果

6.4 PIXOR2 デジタル TEG 性能評価

82

カウンタ値

6 5 4 3 2 1 0

CLK
CNT_RST1

CNT_RST2

40nsec

カウンタ1使用開始

LOAD1

LOAD2
カウンタ2使用開始

RST

TRG
TRG_HIT

図 6.30: 動作 CLK が 50MHz における HTC+TRC の動作結果

LOAD1,2 = L となった次の CLK からカウントダウンが始まり、カウンタの値が 1 で CNT RST1 = H、そして 0 となったタイミングで TRG HIT = H と、動作 CLK が 25MHz、50MHz の両方において期待通りの動作をしている。

6.4 PIXOR2 デジタル TEG 性能評価

6.4.6

83

PIXOR1CH(TEG141)

PIXOR1CH はこれまで説明してきた、SYNC、SEQ、そして HTC + TRC の一連の動作を確認出来る
TEG である。
試験目的
これまでの各回路試験における目的と同じであるが、再びここでまとめる。

• 2CLK 以上の入力信号 (DIS HIT) を 1CLK に整形して出力していること (SYNC)• MASK 機能による入力信号 (DIS HIT) の除去 (SYNC)• CNT RST1,2 = H により、LOAD1/2 がそれぞれリセットされて、H になっていること (SEQ)• SYNC HIT = H の入力により適切にカウンタが使用されていること (SEQ)• カウンタが 2 つとも使用されている場合は、入ってきた Hit 信号を使用していないこと (SEQ)• TRG LATE = H のタイミングでの CNT RST = H を出力していること (HTC + TRC)
• CNT RST と TRG が一致した次の CLK での TRGHIT = H を出力していること (HTC + TRC)の確認である。
入出力ピン

PIXOR1CH で用いる入出力ピンを表 6.11 に示す。
PIN Name

I/O

Comment

DIS HIT

Input

Discriminator 出力

MASK

Input

このタイミングでの DIS HIT は除外する

TRG

Input

トリガー信号

SYNC HIT

Output

SYNChronizer 出力（モニター用）

CNT RST1

Output

カウンタ 1 のリセット（モニター用）

CNT RST2

Output

カウンタ 2 のリセット（モニター用）

LOAD1

Output

カウンタ 1 使用（モニター用）

LOAD2

Output

カウンタ 2 使用（モニター用）

TRG HIT

OutputPIXOR1CH 出力

表 6.11: TEG141:PIXOR1CH における入出力ピン

試験結果

PIXOR1CH の動作 CLK が 25MHz、50MHz における試験結果をそれぞれ図 6.31、図 6.32 に示す。

6.4 PIXOR2 デジタル TEG 性能評価

84

CLK
DIS_HIT
200nsec
MASK
TRG

TRG_HIT

CNT_RST1
CNT_RST2

LOAD1

Trigger Latency

LOAD2
SYNC_HIT
RST

図 6.31: 動作 CLK が 25MHz における PIXOR1CH の動作結果

6.4 PIXOR2 デジタル TEG 性能評価

85

CLK

100nsec

DIS_HITTRG

TRG_HIT
CNT_RST1
CNT_RST2
Trigger Latency

LOAD1

6CLK

LOAD2
SYNC_HIT
RST

図 6.32: 動作 CLK が 50MHz における PIXOR1CH の動作結果
最初の DIS HIT = H の入力から TRG HIT = H までの流れを示した。動作 CLK が 25MHz、50MHz い
ずれにおいても期待通りに動作していることを確認出来た。

6.4 PIXOR2 デジタル TEG 性能評価

6.4.7

86

SPQR(TEG144)

TEG144 では、各 PIXOR1CH からの Hit を最大 4 トリガー分保管できる FIFO の役割を果たす SPQRの試験を行う。
基本的な役割としては、TRG = H となるとメモリへの Hit 情報の書き込みと書き込みポインタの移動を行う。また TRG SHIFT = H でデータの読み出しを行うと同時に読み出しポインタを 1 つ先に移動する、という働きである。
試験目的• 入力されたデータが入力順番に出力される (FIFO)• 4 トリガー分の Hit が保管されると RAM FULL = H が出力される• TRG SHIFT = H により、上記の RAM FULL = L になることの確認である。
入出力ピン

SPQR で用いる入出力ピンを表 6.12 に示す。
PIN Name

I/O

Comment

TRGHIT[15:0]

Input

トリガー信号に一致した Hit 信号

TRG SHIFT

Input

次のトリガー情報の読み出し許可信号

TRG

Input

欲しいイベントの選択信号

RAM OUT[15:0]

Output内部で貯められた Hit 情報の Out

RAM FULL

Output内部の読み出し待機用メモリが全て使用 ⇒ High

表 6.12: TEG144:SPQR における入出力ピン

試験結果

SPQR の動作 CLK が 50MHz における試験結果を図 6.32 に示す。

87
6.4 PIXOR2 デジタル TEG 性能評価

4

8

10

12

14
既に3つのメモリが使用されている状態で、TRGが来ているのでRAM̲FULL信号がHighになる

6

Timing Diagram of SPQR : PIXOR2 Digital
CLK

RST
TRG

2

FIFOに格納後、TRG̲SHIFTがHighになっているために読み出しが即座に行われる

0
0

TRG_SHIFT

TRG_HIT8

TRG_HIT7

10

TRG_HIT6

TRG_HIT5

TRG_HIT420

TRG_HIT3

TRG_HIT2

TRG_HIT1

TRG_HIT030

RAM_OUT840

RAM_OUT5

RAM_OUT4

RAM_OUT350

RAM_OUT2

RAM_OUT1

RAM_OUT060

RAM_FULL

Pulse Height

16

18

20
22
Time (CLK)
再び読み出しが始まるために、
RAM̲FULL信号はLowになる

図 6.33: 動作 CLK が 50MHz における SPQR の動作結果：入力信号を黒（制御系）、青（Hit 入力）で出力信号を緑で記している

目的は満たされており、また 25MHz での動作も確認している。この TEG144 以降では、同時にモニタすべき CH 数が多かったために PC によるデータ習得を行い、習得した値を同時にプロットしている。

6.4 PIXOR2 デジタル TEG 性能評価

6.4.8

88

SPAR(TEG145)

TEG145 では SPAR の試験を行う。
SPAR は SPQR から出力された RAM OUT[15:0] を一旦格納し、1CLK 毎に各トリガーでの Hit 情報を読み出して、それを Hit アドレスとして出力する動作を行う回路である。
試験目的• 読み出し許可信号である SP GRANT = H により、アドレス順に Hit 情報が読み出されていることの確認である。
入出力ピン
SPAR で用いる入出力ピンを表 6.13 に示す。

PIN Name

I/O

Comment

TRG SHIFT

Input

次のトリガー情報の読み出し許可信号

SP GRANT

Input

Super Pixel からの読み出し許可信号

RAM OUT[15:0]

Input

SPQR で貯められた Hit 情報の Out

RO REQ

Output

読み出し中のトリガーで他の Hit 情報アリ ⇒ HighXEN

Output

X 方向の Hit アドレスが読み出し中 ⇒ HighXADDR[3:0]Output

X 方向の Hit アドレス

NSP GRANT

Output次の Super Pixel からの読み出し許可信号

表 6.13: TEG145:SPAR における入出力ピン

試験結果

SPAR の Verilog シミュレーションでの結果を図 6.34 に、動作 CLK が 25MHz での動作結果を図 6.35 に示す。
Super Pixel Arbiter
Baseline = 0

Cursor = 0

TimeA = 0Baseline = 00Cursor-Baseline = 0
CLK1

NSP_GRANTx

RAM_OUT[31:0]'h00000000

RO_REQx

RST

0SP_GRANT0

TRG_SHIFT0XADDR[3:0]

'hx

XEN

x

YADDR[3:0]

'hx

YEN

x

00000000

100,000ps

200,000ps

300,000ps

00000000

400,000ps

500,000ps

00000000

600000000

5CLK
0

0

3

1

2

0

1

0

2

3

4

5

8

0

2

1

0

6

0

5

4

3

2

8

0

図 6.34: SPAR のシミュレーション結果

6.4 PIXOR2 デジタル TEG 性能評価

89

Input

CLK

80nsecRST

RAM_OUT[0]RAM_OUT[1]RAM_OUT[0]RAM_OUT[3]RAM_OUT[4]RAM_OUT[5]RAM_OUT[6]RAM_OUT[8]SP_GRANT
RST

Output

TRG_SHIFT

RO_REQ

3.5CLK
NSP_GRANTXEN
XADDR[0]半 CLK のみ High に
XADDR[1]XADDR[2]XADDR[3]図 6.35: 動作 CLK が 25MHz における SPAR の動作結果

6.4 PIXOR2 デジタル TEG 性能評価

90

シミュレーションと比較すると分かるように、出力信号線の 1 つである RO REQ の最初に High となっている時間が 5CLK であるのに対し、実機での結果では 3.5CLK となっている。また、出力信号線の変化
が CLK の立下り、立上りの両方で起こっていることが確認出来た。PIXOR2 内部では CLK の立上りにて動作する設定になっているため、立下りで変化が現れるのは期待通りの動作結果ではない。Output における白点線で囲んでいる箇所が CLK の立下りで動作している箇所である。
このような動作結果が生じた原因の一つとしては、入力信号を CLK の立下りで送っていることが考えられる。そのため、入力信号と同じタイミングで変化する出力信号の場合は、立上りでなく立下りで変化してしまうのである（シミュレーションでは入力信号は CLK の立上りで入力している）。しかし、実機では入力信号を CLK の立上りで送った場合には、SPAR の応答が全く確認されなかった。

6.4 PIXOR2 デジタル TEG 性能評価

6.4.9

91

PIXORSP(TEG146)

この TEG では、これまで部分的に評価を行ってきたデジタル回路の全ての回路機能の動作を確認することが出来る。
試験目的• DIS HIT のアドレスに対して、そのアドレスが順番に出力されていることの確認である。
入出力ピンPIXORSP で用いる入出力ピンを表 6.14 に示す。
PIN Name

I/O

Comment

MASK

Input

このタイミングでの DIS HIT を受け入れない

TRG SHIFT

Input

次のトリガー情報の読み出し許可信号

TRG

Input

欲しいイベントの選択信号

SP GRANT

Input

Super Pixel からの読み出し許可信号

DIS HIT[15:0]

Input

Discriminator からの Hit 判定信号

TRG LATE[8:0]Input

Trigger Latency 時間

RO REQ

Output

読み出し中のトリガーで他の Hit 情報アリ ⇒ HighXEN

Output

X 方向の Hit アドレスが読み出し中 ⇒ HighXADDR[3:0]Output

X 方向の Hit アドレス

NSP GRANT

Output次の Super Pixel からの読み出し許可信号

RAM FULL

Output内部の読み出し待機用メモリが全て使用 ⇒ High

表 6.14: TEG146:PIXORSP における入出力ピン

試験結果
動作 CLK が 50MHz での動作結果を図 6.36 に示す。ここでは、入力信号の内、変化のある信号線のみを記載している。
入力信号のあった DIS HIT 信号に対して、読み出しが行われている XEN = H の間に 1CLK ずつアドレス順に出力されていることが分かる。オレンジの枠で囲んである、DIS HIT[0] ∼ DIS HIT[3] の出力を確認
すると、XEN = H になっている最初の 4CLK において順番に XADDR[3:0] が 0、1、2、3 と出力されていることが分かる。その他の DIS HIT に関しても同様にアドレスの順番通りに出力がなされていることが確認出来る。
最後の入力である DIS HIT[10] のアドレスが出力されていないのは、最後の DIS HIT が入力される際には PSQR のメモリが既に 3 つ使用されており、メモリが満杯になるのを防ぐためである。この時、最後のDIS HIT の情報は捨てられる。50MHz での PIXORSP の正常動作を確認出来たため、Belle II 実験でも十分に使用可能であるということが出来る。

6.4 PIXOR2 デジタル TEG 性能評価

92

Input
CLK

RST

SP_GRANTTRG
TRG_SHIFTDIS_HIT[0]DIS_HIT[1]DIS_HIT[2]DIS_HIT[3]DIS_HIT[4]DIS_HIT[5]DIS_HIT[6]DIS_HIT[7]DIS_HIT[8]DIS_HIT[9]DIS_HIT[10]Output100nsec

RAM_FULL
RAM_FULLNSP_GRANTNSP_GRANTRO_REQ
XEN

2CLK

4CLK

XADDR[0]XADDR[1]XADDR[2]XADDR[3]Hit アドレス

0

1

2

3

図 6.36: 動作 CLK が 50MHz における PIXORSP の動作結果

6.5 PIXOR2 性能評価試験まとめ

6.5

93

PIXOR2 性能評価試験まとめ

この章では試作機 PIXOR1 からそのモニター箇所、デジタル回路機能において大幅な改良を行った PIXOR2の性能評価結果について述べた。
「アナログ TEG 性能評価」では OR 数を 16 にした Super Pixel における、2DIODE 構造の Pre-Amp、

Shaper のテストパルス応答波形を測定した。そして、OR 数の変化やピクセルサイズの増加に伴う寄生容量が増加したことによる出力波形の低下が見られることを確認した。
「デジタル TEG 性能評価」では、現時点で最も実機仕様に近いデジタル回路の 25MHz と 50MHz における動作確認を行った。その結果、デジタル回路全体の動作確認が出来る PIXORP では期待通りの動作結果を得たが、その構成回路の一つである SPAR にて、期待通りの動作結果が得られないという結果を得た。
今回の結果を受けてアナログ回路における OR 数やピクセルサイズのパラメータを再度、シミュレーショ
ンにて検証し最適な値を出すと共に、デジタル回路においては動作 CLK を小さくするなどして、SPAR が期待通りの動作をしなかった原因を探る必要がある。また、これらの結果はアナログ、デジタル回路単体での結果であるので、一連の動作を試験することが出来る大面積 TEG の評価を行い、現時点における全体の課題をまとめることが求められる。

第 7 章 まとめ
高エネルギー加速器実験への応用を目指した SOI ピクセル検出器である、PIXOR1 とその改良型である
PIXOR2 の性能評価を行った。

PIXOR1 の性能評価
PIXOR1 に搭載されているアナログ回路とデジタル回路の一連の動作を確認するために、大面積 TEG の試験を行った。また、放射線耐性向上を目的とした Double SOI ウェハーを使用した PIXOR1 のアナログ回路の評価を行うことで、これまで課題とされていたセンサー・回路間のクロストークを評価した。

• 大面積 TEG の試験では各 CH に適切な閾値を設定するためノイズレベル測定が必要であるが、そこでうねりが確認された。測定時の対象とする CH の Discriminator のみを動作可能状態にするとともに、PIXOR1 に供給するアナログ電源とデジタル電源とを分離することでうねりの消失を確認し、正確なノイズレベル測定を可能にする環境を整えた。

• Double SOI ウェハーを用いたことで、センサー・回路間のクロストークの抑制が出来、Circuit On
Sensor 構造にてテストパルスと β 線の応答波形を世界で初めて観測した。また、Vback を上げた際でもゲイン・パルス幅が一定であることを確かめ、高いセンサーバイアスを印加する高エネルギー加速器実験での使用が可能であることを示した。

PIXOR2 の性能評価
試作機 PIXOR1 よりもデジタル回路の機能を増強した回路が搭載されており、またアナログ回路においても PIXOR の処理単位系である Super Pixel を 16×16(=256) の構成とした、より実機仕様へ向けた SOI
検出器の基礎特性評価を行った。

• PIXOR の構造を最大限に生かすために Super Pixel の構成を 16×16 の 16OR として、搭載回路の面積増加を目指した。しかし、この構造では寄生容量が増加したことによる Pre-Amp、Shaper 出力のゲイン低下を確認した。
• 現在、実機仕様に最も近いデジタル回路機能の動作確認を個別に行った。インストールを目指す Belle
II 実験での動作 CLK である 42.33MHz に対し、PIXOR2 のデジタル回路の中で TEG141 ∼ TEG144、そして搭載されているデジタル回路全ての試験を行う TEG146 においては 25MHz、50MHz のいずれにおいても正常動作を確認し、Belle II 実験でも使用可能であることを示した。
しかし、TEG145 に関してはシミュレーションと異なる結果を得た。これはシミュレーションと異なり入力信号を CLK の立下りで入力していることが、最終的な出力結果に違いをもたらしたと考えられる。
今後の課題と展望
以下に今後の課題と展望を述べる。
今回、正常動作が確認できなかった SPAR については、動作 CLK を遅くするなどして再試験を行い原因

94

95

箇所の特定を行う。また、PIXOR2 に関してはアナログ回路、デジタル回路個別の評価が進んで来ている
ため、• PIXOR2 の大面積 TEG による MIP を用いた性能評価を行うことにより、現段階での PIXOR2 全体の評価を行いたい。
また、今回の性能評価でアナログ回路におけるゲインが低いという結果を得たので、• シミュレーションによるピクセルサイズ、OR 数の最適化を行うことが必要である。
更に、並行してデジタル回路については更なる開発を行いたい。具体的には、• 制御信号の生成、複数の Super Pixel からの読み出されたデータ保管を行う Chip Periphery（周辺回路）の開発• 高速信号（数 10MHz）の長距離伝送を可能にするための LVDS の開発を行うことが、より実機搭載に向けて必要であると考える。
これらの評価・開発を行いつつ、PIXOR を複数枚並べてビームテストを行い、粒子の飛跡を再構成出来ることが BelleII 実験インストールへ向けた最初の目標と考えている。

付 録A

A.1

サイリスタ構造

図 A.1 左のように、サイリスタ構造は PNPN と並べた半導体デバイスであり、スイッチ・整流を行う素子である。
動作原理について、サイリスタ構造は 2 つのバイポーラトランジスタに分けることができる。ゲートからカソードへ電流が流れた場合、npn 型トランジスタ (Tr1) が ON 状態になる。すると、pnp 型トランジスタ(Tr2) でベース電流が流れるため、Tr2 は ON 状態となり、結果としてアノード／カソード間が導通する。
この導通状態はゲート電流を止めても、アノードから Tr1 のベース電流が供給されるため、解除ができず、
アノード／カソードの電圧を変更することでしか OFF にできない。図 A.1 のように、サイリスタ構造は 2つの MOSFET 間に形成され、Bulk CMOS では寄生デバイスとなる。

ゲート (G)
カソード
(K)

n

n

p

アノード
(A)

p

n

p

A

p

n

p
G

K

n

Vdd (A)

Vss (K)n+n+p well

p+

p+
n-

G
A

Tr1
K

Tr2
Bulk CMOS に形成された寄生サイリスタ構造

サイリスタ構造

図 A.1: サイリスタ構造
このサイリスタ構造からラッチアップ現象が起こる。
ラッチアップ現象とは、電源間：Vdd-Vss の導通現象である。例えば、NMOS 側 (P well のついている方)が ON の状態になると、P well / n+に電流が生じる。この P well の電流はサイリスタのゲート電流に対応するため、結果として n+ / p well / n-の npn 型トランジスタが ON になり、サイリスタの導通状態になる。この導通現象の持続から、CMOS デバイスの正常動作を妨害するばかりか、故障の原因にもなる。
一方、SOI CMOS ではトランジスタ素子が分離されていることからサイリスタ構造が存在しないため、大きな利点となる。

96A.2 センサー側インプラント

A.2

97

センサー側インプラント

半導体デバイスはシリコンウェハーに不純物イオンを照射することで N/P 型半導体を形成する。本論文
では、これをインプラントと呼ぶ。現在までに使用可能となっているインプラントの種類を図 A.2 に示す。

NMOS

BNW

PMOS

BPW
Psub

Nsub
n-

図 A.2: センサー側インプラント

Psub/Nsub
この 2 種類は主にセンサー端子となり、SOI 検出器ではこのインプラントに金属ビアを通してセンサーで生じた信号を上部の回路層へ送り処理を行っている。これらがピクセル状に並べばピクセル型検出器に、ス
トリップ状であればストリップ型検出器になる。また、Psub は P 型半導体、Nsub は N 型半導体から成る
センサー端子であり、作成の際には上部の Si/SiO 2 を除いてインプラント行うため、「このインプラント
上部には回路素子を置くことが出来ない」。

BPW/BNW
この 2 種類はセンサー端子の延長端子として用いられ、Psub、Nsub よりもインプラント濃度が薄い。
BPW(Buried P Well) は P 型半導体、BNW(Buried N Well) は N 型半導体であり、上部の回路層を残したまま形成することが可能である。

A.3 PIXOR1 における PIXOR 処理構造

A.3

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PIXOR1 における PIXOR 処理構造

センサーからの信号を 2 分割する PIXOR 構造を実現するためには、次の 2 つのことが要求されている。
「センサーからの信号を 2 分割できる」、「2 分割した後の線が互いに絶縁されている」である。2 分割した
後に信号線をそのまま各列・各行でつなぐと Super Pixe 全体が導通してしまうため、分割後の線は絶縁されなければならない。これらの要求を満たすものとして、PIXOR1 の TEG2X には図 A.3 に示す、3 つのPIXOR 構造が搭載されている。これらは、N 型基板を想定した上でのインプラント種類である。

… x 方向… y 方向…
…

… x 方向… y 方向…
…

… x 方向… y 方向

…
…

ダイオード

BOX

BOX

BPW

Psub

BPW

BOX
Nsub

BPW

n-Si

n-Si

(a) 2-diode(b) 2Nsub BPW

Psub

n-Si

(c) 2Psub

図 A.3: PIXOR1 に搭載されている PIXOR 処理構造

2-diode1 つのセンサー端子から入ってきた信号をダイオードを 2 つ使用することで 2 方向に分離するものである。分離後はダイオードにより互いに絶縁されているが、ダイオード容量を通した 2 方向の線の結合が欠点となる。

2Nsub BPW
センサー側にダイオードを 2 つ用いることで信号を 2 分割しているもので、寄生ダイオード構造である。Nsub の周りを BPW で覆うことにより 2 つのダイオード (BPW/Psub) を形成する。電荷を BPWにより回収し、ダイオード特性により Nsub 端子へと電荷を伝えるものである。シミュレーションに
おいて、電荷が回収されると同時に Nsub とセンサー裏面が導通していたことが不安視されている。

2Psub
センサー端子を 1 ピクセル内に 2 つ用いることで、各センサーからの信号をそれぞれ X/Y 方向の信号とするものである。欠点として、片方のセンサー端子へ電荷が回収された場合は 1 方向のみの情報しか得られず、データの損失を招くことになる。

A.4 アナログ信号の発振

A.4

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アナログ信号の発振

Double SOI ウェハーを用いた、PIXOR1 の測定を行った当初は図 A.4 のような発振波形が見られていた。
これは、Single SOI ウェハーで PIXOR1 の正常波形が見られたバイアス電流値（仕様書における推奨値）に設定した場合の波形である。この後 5.5 節で述べた通り、Double SOI ウェハー使用時の適切なバイアス
電流値を探して、それに設定することで正常波形を観測することが出来た。

500mV~10µsec

図 A.4: PIXOR1 Double SOI で見られた発振波形
このように測定 CH におけるバイアス電流値が適切な値でなければ、応答波形に一部発振が見られるよ
うになると考えられる。

A.5 TEG3X のセンサー構造

A.5

100

TEG3X のセンサー構造

センサー構造図 A.5 に TEG3X のセンサー構造を示す。この TEG では Double SOI の有無によるクロストークの影響をモニタしたいため、BPW のサイズを通常よりも大きくしている ( 3µm × 4µm → 16µm × 30µm)。この構造ではセンサー・回路間に生じる寄生容量が多くなるため、Double SOI によるクロストーク抑制を観測しやすい構造になっている。

センサー電極

16µm

30µm
3µm

BPW

4µm

図 A.5: クロストーク抑制確認センサー構造

謝辞
本研究を進めるにあたり、多くの方々の御指導・御協力を頂きました。
私が学部 4 年生の際に研究テーマとして SOI を紹介して下さった山本先生、検出器開発ミーティングにて
様々なアドバイスをして下さり、また修士論文の添削もして下さった石川先生には大変感謝しております。

PIXOR の考案者であります、博士課程 2 年の小野さんへの感謝の言葉は一言では言い表せません。プログ
ラミングや FPGA の設計の際のデバッグに遅くまで付き合って頂いたこと、SOI や半導体の魅力を教えて頂いたことなど、全てがこれまで、そしてこれからも私のかけがえのない財産です。
高エネルギー加速器研究機構の方々にも御礼を申し上げます。

SOI グループの新井先生にはお忙しい中直接御指導して頂き、また多くの研究の場を提供して下さったことには大変感謝しております。三好さんには度々SOI 定例ミーティングで丁寧なアドバイスを頂き、総研大の武田さん、東京大学の関口さんには研究を進めるにあたり様々なご協力を頂きました。これまでに多くの方々の御協力があったことで本研究を進めることが出来たことを、心から感謝しております。
素粒子実験研究室の秘書の小林さんには、出張の際の手続きや必要備品の購入の際には大変お世話になりました。また、私が充実した研究生活を送ることが出来たのも個性豊かな同期、そして先輩の方々のおかげです。そして、東北大学サークル AobaT.C. の同期、後輩にはよく話し相手になってもらい、とても精神的な支えになりました。
最後になりますが、これまで精神的、経済的に私を支えてくれた両親、家族に心から感謝致します。

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参考文献
[1] SOI pixel グループ,
http://rd.kek.jp/project/soi/[2] William R. Leo, 「Techniques for Nuclear and Particle Physics Experiments A How-to Approach」,
Springer-Verlag[3] GLENN F. KNOLL, 「Radiation Detection and Measurement」, THIRD EDITION, WILEY[4] 谷口研二, 「CMOS アナログ回路入門」, CQ 出版社[5] 小野善将, 修士論文「高エネルギー実験のための SOI 技術を用いた PIXOR(PIXel OR) 半導体検出器の開発」, 東北大学, 2012 年[6] 内田潤, 修士論文「SOI 技術を用いた計数型 Pixel 検出器の性能評価」, 大阪大学, 2011 年[7] Y. Ono et al, Nuclear Instruments and Methods in Physics Research A 731 (2013) 266-269[8] Rossi, Fischer, Rohe, Wermes, 「Pixel Detectors From Fundamentals to Application」, Springer[9] ラピスセミコンダクター株式会社, http://www.lapis-semi.com/jp/[10] 株式会社エイアールテック, http://www.a-r-tec.jp/[11] BelleII Technical Design Report, https://belle2.cc.kek.jp/ twiki/pub/Organization/B2TDR/B2TDR.pdf[12] 葛山浩教, 修士論文「積分型 SOI pixel 検出器による高エネルギービーム飛跡再構成実験」, 東北大学,
2012 年

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