筑波大学大学院博士前期課程

数理物質科学研究科修士論文

MGy 放射線耐性を持つ
2 層埋込酸化膜構造 SOI ピクセル検出器の開発研究

青柳

航

物理学専攻

2017 年 2 月

筑波大学大学院博士前期課程

数理物質科学研究科修士論文

MGy 放射線耐性を持つ
2 層埋込酸化膜構造 SOI ピクセル検出器の開発研究

青柳

航

物理学専攻

指導教員

金

信弘

印

概要

SOI ピクセル検出器は SOI(Silicon-On-Insulator) 積層ウェハー技術を用いて，シリコン支
持基板に SiO2 の酸化膜を埋め込んだシリコンセンサーである．支持基板をセンサー層シリコンとし，CMOS プロセス用標準抵抗率シリコン基板の読み出し回路を一体型にした構造をしており，個々のトランジスタは絶縁層で完全に分離されている．これによって小面積ピクセル化，物質量の低下，コストの低下，読み出しの高速化・消費電力の低減・高い S/N 比を実現できる．
このように SOI ピクセル検出器は様々な利点を有しているが，今後実用化する上で課題としてあげられるのが放射線による TID 効果 (Total Ionizing Dose) である．放射線によって酸化膜中に正孔が蓄積しトランジスタの特性を変えてしまうことがわかっている．
この効果の補償として埋込酸化膜を２層にし，その間に電位を調整できる中間シリコン層（ミドルシリコン層）を作る 2 層 SOI 構造を導入した．このミドルシリコン層に電位を与えることで酸化膜の正の電荷を打ち消しトランジスタの TID 耐性を高める事ができる．
本研究ではトランジスタの電気的特性を系統的に測定できるテストサンプルを用いてガンマ線 (100kGy) 照射中の各端子にかけるバイアス電圧条件を変えて TID 補償の依存性検証した．さらに高放射線耐性を目的に LDD 濃度を上げたテストサンプルを用いて 2MGyまでの放射線に対する TID 補償を検証した．
またこれら検証の結果をふまえて LDD 濃度変更と中間 SOI2 層のバイアス制御方法の変更によって高放射線耐性を目指した SOI ピクセル検出器 FPIX3 を設計し，ガンマ線照射後の動作検証を行い結果を評価した．

目次

第 1 章 序論
1.1 半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.1 エネルギーバンド構造 . . . . . . . . . . . . . . . . . . . . . . . . .
1.1.2 p 型半導体と n 型半導体 . . . . . . . . . . . . . . . . . . . . . . . .
1.1.3 pn 接合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 半導体デバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.1 MOSFET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.2 半導体検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2.3 半導体検出器の高エネルギー分野における応用 . . . . . . . . . . . .

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第 2 章 SOI 検出器
2.1 概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2 SOI ピクセル検出器の利点 . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.1 SOI-CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.2 モノリシック型 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3 SOI ピクセル検出器の課題と実用化に向けて . . . . . . . . . . . . . . . . .
2.3.1 バックゲート効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.3.2 センサー・回路クロストーク . . . . . . . . . . . . . . . . . . . . .
2.3.3 TID 効果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4 2 層 SOI 構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5 高エネルギー物理実験における放射線量 . . . . . . . . . . . . . . . . . . .

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第 3 章 照射中バイアス依存性
3.1 TrTEG8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 TrTEG8 の測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2.1 閾値電圧 Vth ・トランスコンダクタンス gm . . . . . . . . . . . . . .
3.3 照射試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 測定結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.1 照射中 Vsoi2 による依存性 . . . . . . . . . . . . . . . . . . . . . . .
3.4.2 バイアス条件による依存性 . . . . . . . . . . . . . . . . . . . . . . .

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第4章
4.1
4.2
4.3

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LDD 濃度変更による放射線耐性向上
PMOS におけるゲートエッジ特性変動 . . . . . . . . . . . . . . . . . . . .
PTEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PTEG の測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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4.4
4.5

照射試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
測定結果 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5.1 Vth 変動と TID 補償 . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5.2 gm 変動と TID 補償 . . . . . . . . . . . . . . . . . . . . . . . . . .

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第5章
5.1
5.2
5.3
5.4
5.5

DSOI ピクセル検出器 FPIX3 の設計と評価
FPIX2 の現状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FPIX3 の設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DAQ システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
照射試験 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
放射線耐性評価 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.5.1 IV 特性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.5.2 ミドルシリコン電圧の決定方法 . . . . . . . . . . . . . . . . . . . .
赤外線レーザー応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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5.6

第 6 章 結論63

図目次

1.1 抵抗率 [Ω・m] [4] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 エネルギーバンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 電子-正孔対生成再結合過程 . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.4 n 型半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.5 p 型半導体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.6 pn 接合と逆バイアス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.7 MOSFET 模式図 (NMOS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.8 MOSFET 動作原理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.9 ストリップ型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.10 ピクセル型検出器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.11 LHC 加速器と 4 つの衝突点 [7] . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.12 ATLAS[8] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.13 SCT の構造 [8] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.14 ILC 加速器 [9] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
SOI ピクセル検出器の模式図 [6] . . . . . . . . . . . . . . . . . . . . . . . .
BulkCMOS と SOI-CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . .
ハイブリッド型とモノリシック型 . . . . . . . . . . . . . . . . . . . . . . .
TID 効果の概略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 層 SOI：2 つの BOX 層 (厚さ 158.7nm,156.0nm) に挟まれた中間 Si 層を独立して電極として用いる (Lapis Semiconductor 社提供) . . . . . . . . . .
高エネルギー物理実験における放射線量 . . . . . . . . . . . . . . . . . . .

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17

3.1 TrTEG8layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.2 NMOS 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3 測定環境の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4 測定概略図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5 リレー回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6 閾値電圧 Vth の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7 伝達コンダクタンス gm の定義 . . . . . . . . . . . . . . . . . . . . . . . . .
3.8 照射室内のサンプルの位置 . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.9 大きなリーク電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.10 トランジスタがオン・オフしない . . . . . . . . . . . . . . . . . . . . . . .
3.11 ガンマ線 100kGy 照射後の Vth 変動と TID 補償 . . . . . . . . . . . . . . .
3.12 ガンマ線 100kGy 照射後の Vth 変動の分布 . . . . . . . . . . . . . . . . . .

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21
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24
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2.1
2.2
2.3
2.4
2.5
2.6

iii

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3.13 照射中 Vsoi2 による BOX 層の正孔分布の違い . . . . . . . . . . . . . . . . 28
3.14 照射後の gm 変動の分布 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.15 バイアス条件による 100kGy 照射による Vth 変動の分布の違い . . . . . . . 29
4.1 照射量に対する Vth の変動と TID 補償 [14] . . . . . . . . . . . . . . . . . .
4.2 PMOS 模式図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.3 PTEG チップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.4 NMOS・Vth のばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.5 NMOS・gm のばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.6 PMOS・Vth のばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.7 PMOS・gm のばらつき . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.8 PTEG 照射の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.9 PTEG 照射配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.10 TrTEG6・PTEG の Vth 変動と TID 補償 . . . . . . . . . . . . . . . . . . .
4.11 TrTEG6・PTEG の gm 変動と TID 補償 . . . . . . . . . . . . . . . . . . .

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FPIX2 の IR 応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ガンマ線 500kGy 照射した FPIX2 の RSTV 特性 . . . . . . . . . . . . . . .
FPIX2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
NMOS・PMOS のミドルシリコン層 . . . . . . . . . . . . . . . . . . . . .
FPIX2(左) と FPIX3(右) の 1 ピクセルのレイアウト，FPIX3 では 2 つのNMOS(赤丸で囲った青と緑の構造物) と 4 つの PMOS(赤丸で囲っていな
いもの) とを個別の SOI2 層で覆っている． . . . . . . . . . . . . . . . . . .
5.6 FPIX2(左) と FPIX3(右) のデコーダー領域のレイアウト . . . . . . . . . .
5.7 FPIX3 の全レイアウト . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.8 FPIX3 のピクセルレイアウトとピクセル回路 . . . . . . . . . . . . . . . . .
5.9 FPIX3 用サブボード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.10 SEABAS2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.11 DAQ プログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.12 照射中設置位置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.13 設置後の様子 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.14 200kGy 照射した FPIX3 の IV 特性 . . . . . . . . . . . . . . . . . . . . . .
5.15 500kGy 照射した FPIX3 の IV 特性 . . . . . . . . . . . . . . . . . . . . . .
5.16 1MGy 照射した FPIX3 の IV 特性 . . . . . . . . . . . . . . . . . . . . . . .
5.17 I/O 領域の保護ダイオード . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.18 I/O 領域の Vsoi2 による VHB・VLBIN の変動：200kGy . . . . . . . . . .
5.19 I/O 領域の Vsoi2 による VHB・VLBIN の変動：500kGy . . . . . . . . . .
5.20 I/O 領域の Vsoi2 による VHB・VLBIN の変動：1MGy . . . . . . . . . . .
5.21 NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：
200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.22 PMOS の Vsoi2 を− 15V にした時の NMOS の Vsoi2 による平均 ADC の変動：200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

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5.3
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42
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53

5.23 NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：
500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.24 PMOS の Vsoi2 を-30V にした時の NMOS の Vsoi2 による平均 ADC の変
動：500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.25 NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：
1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.26 PMOS の Vsoi2 を-30V にした時の NMOS の Vsoi2 による平均 ADC の変
動：1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.27 NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による RSTV 特性の変動：200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.28 PMOS の Vsoi2 を− 8V にした時の NMOS の Vsoi2 による RSTV 特性の変動：200kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.29 NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による RSTV 特性の変動：500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.30 PMOS の Vsoi2 を− 10V にした時の NMOS の Vsoi2 による RSTV 特性の変動：500kGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.31 NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による RSTV 特性の変動：1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.32 PMOS の Vsoi2 を− 11V にした時の NMOS の Vsoi2 による RSTV 特性の変動：1MGy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.33 Vsoi2-pixN = 0，Vsoi2-pixP = 0 の IR 応答：1MGy . . . . . . . . . . . .
5.34 Vsoi2-pixN = -10，Vsoi2-pixP = -9 の IR 応答：1MGy . . . . . . . . . . .
5.35 Vsoi2-pixN = -8，Vsoi2-pixP = -11 の IR 応答：1MGy . . . . . . . . . . .
5.36 Vsoi2-pixN = -10，Vsoi2-pixP = -11 の IR 応答：1MGy . . . . . . . . . .
5.37 Vsoi2-pixN = -12，Vsoi2-pixP = -11 の IR 応答：1MGy . . . . . . . . . .
5.38 Vsoi2-pixN = -10，Vsoi2-pixP = -13 の IR 応答：1MGy . . . . . . . . . .
5.39 照射前の IR 応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.40 1MGy 照射前の IR 応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.41 500kGy 照射前の IR 応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.42 200kGy 照射前の IR 応答 . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.43 赤外線レーザー応答の逆バイアス電圧依存性 (11 × 11)：200kGy . . . . . .
5.44 赤外線レーザー応答の逆バイアス電圧依存性 (3 × 3)：200kGy . . . . . . .
5.45 赤外線レーザー応答の逆バイアス電圧依存性 (11 × 11)：500kGy . . . . . .
5.46 赤外線レーザー応答の逆バイアス電圧依存性 (3 × 3)：500kGy . . . . . . .
5.47 赤外線レーザー応答の逆バイアス電圧依存性 (11 × 11)：1MGy . . . . . . .
5.48 赤外線レーザー応答の逆バイアス電圧依存性 (3 × 3)：1MGy . . . . . . . .

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58
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59
59
59
59
60
60
61
61
62
62

表目次

3.1
3.2
3.3
3.4
3.5
3.6
3.7

TrTEG8・NMOS トランジスタのパラメータ . . . . . . . . . . . . . . . . .
PMOS トランジスタのパラメータ . . . . . . . . . . . . . . . . . . . . . . .
設定電圧 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
設定電圧 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
NMOS 照射中設定電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PMOS 照射中設定電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
第 2 照射室の線量率 [R/h] 分布 . . . . . . . . . . . . . . . . . . . . . . . .

4.1
4.2
4.3

PTEG・NMOS トランジスタのパラメータ . . . . . . . . . . . . . . . . . . 33
PTEG・PMOS トランジスタのパラメータ . . . . . . . . . . . . . . . . . . 33
第 2 照射室の線量率 [R/h] 分布 . . . . . . . . . . . . . . . . . . . . . . . . 35

5.1
5.2
5.3
5.4

照射量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
各照射量に対する I/O 領域での適正な Vsoi2 . . . . . . . . . . . . . . . . .
各照射量に対するデコーダー領域での適正な Vsoi2 . . . . . . . . . . . . .
各照射量に対するピクセル領域での適正な Vsoi2 . . . . . . . . . . . . . . .

vi

19
20
23
23
25
25
25

46
50
52
56

第 1 章 序論

1.1

半導体

1.1.1

エネルギーバンド構造

シリコンや金属のような結晶構造を有する固体物質は固有のエネルギーバンド構造を形成している．量子力学によって原子核を取り巻く電子は離散的なエネルギー準位を取ることが示されている．しかし原子が規則的に並び結晶構造を形成している場合には，ポテン
シャルエネルギーが近接の原子との重ね合わせになるため，連続的なエネルギー準位の幅ができる．これをエネルギーバンド構造という．バンド構造において電子が存在できるエ
ネルギー帯を許容帯，電子が存在できない帯を禁制帯という．また絶対零度下で価電子によって完全に満たされた許容帯を価電子帯，価電子帯よりもひとつ高く，温度とともに電子が部分的に存在する許容帯を伝導帯という．伝導帯に存在する電子は同じ許容帯中の隣接原子の準位に移動することができるため電気伝導性が生じる．

図 1.1: 抵抗率 [Ω・m] [4]

この電気伝導性によって導体，半導体，絶縁体を大別することができる（図 1.1）．明確には定義できないが抵抗率が 10−6 Ω・ｍ から 107 Ω・ｍ 程度のものが半導体とされ，それよりも低いものが導体，高いものが絶縁体とされる．図 1.2a のように導体は価電子帯と伝導帯の間に禁制帯が存在しないため電子が簡単に伝導帯に励起し電気伝導性を持つ．
それに対し絶縁体は禁制帯の幅が大きく（Eg〜6eV)，熱的エネルギーでは電子が伝導帯に励起しないため電気伝導性を持たない．半導体は禁制帯の幅が小さい (Eg〜1eV) ため
熱的エネルギーでもわずかな電子が伝導帯に励起し，外部電場をかけると小さな電流が見られる．

1図 1.2: エネルギーバンド

一般的な半導体物質にはシリコンやゲルマニウムがある．300K でのエネルギーギャッ
プはそれぞれ 1.1eV, 0.7eV である．ゲルマニウムは比較的エネルギーギャップが小さく
常温でリーク電流が大きくなってしまうため，冷却しながら使用しなければならないという欠点がある．それに対しシリコンは常温でもよく動作するため様々なデバイスで応用さ
れる．

1.1.2

p 型半導体と n 型半導体

伝導帯

擬似自由粒子熱や光による励起

再結合

電子
擬似自由粒子正孔
価電子帯

図 1.3: 電子-正孔対生成再結合過程

不純物を加えていない半導体のことを真性半導体という．一般に絶対零度における真性2半導体では電子が価電子帯を完全に満たしている．絶対零度から高い温度になると，その熱エネルギーを得た電子が価電子帯から伝導帯に励起する．この励起によって価電子帯に空いた電子の孔を正孔という．励起した伝導帯の電子と価電子帯の正孔は擬似自由粒子としてふるまい，電場に従って半導体中を移動し電流として観測されるため，電子と正孔をまとめてキャリアという（図 1.3）．この電子-正孔対の生成過程には熱以外にも光などの
外部エネルギーを受けて生成される場合もある．最終的に励起した電子は外部の回路に接続されていないと熱や光を放出しながら価電子帯に脱励起し正孔と再結合する．真性半導体では電子と正孔の数は等しくなる熱平衡状態下にあり，キャリア密度も低い．そのため真性半導体は電子デバイスとしての用途は限定される．
このキャリア密度の低さを解決するため，真性半導体に不純物をドープして一方のキャリア密度を高めたものを不純物半導体（外因性半導体）といい，電子の数が正孔よりも多いものを n 型，正孔の数が電子よりも多いものを p 型という．
n 型半導体は 4 価の真性シリコン半導体にリン (P) のような 5 価の原子をドープすることで作られる．このドープした 5 価原子をドナーという．4 価の原子に対して 5 価の原子は余分な外殻電子を持っており，この余分な電子はリン原子の束縛が弱いため容易に伝導帯に供出される．このときのエネルギーバンドを示したのが図 1.4 である．ドナーをドープすると伝導帯よりわずかに低いドナー準位と呼ばれる新たなエネルギー準位が作られ，このドナー準位の電子はわずかなエネルギーでも伝導帯に励起できることを示している．
したがって n 型半導体の主なキャリアは電子である．

Si

Si

Si

Si

Si

Si

P

Si

Si

Si

Si

Si

自由電子

伝導帯

ドナー準位

Si

ケイ素

P

リン

励起

価電子帯

価電子

図 1.4: n 型半導体

それに対し p 型半導体は 4 価の真性シリコン半導体にホウ素 (B) のような 3 価の原子をドープすることで作られる．このドープした 3 価の原子をアクセプターという．4 価の原子に対して 3 価の原子は外殻電子が足りないため，安定な 8 個の外殻電子を持つためには
近隣の共有結合から電子が供給され，そこに正孔ができる．このときのエネルギーバンドを示したのが図 1.5 である．アクセプターをドープすると価電子帯よりもわずかに高いア
クセプター準位と呼ばれる新たなエネルギー準位が作られ，わずかなエネルギーで価電子帯の電子がアクセプター準位に励起し，価電子帯に正孔ができることを示している．したがって p 型半導体の主なキャリアは正孔である．

3

Si

Si

Si

Si

Si

Si

B

Si

伝導帯

励起

アクセプター準位

Si

Si

Si

価電子帯

Si
正孔

Si

ケイ素

B

ホウ素

価電子

図 1.5: p 型半導体

1.1.3

pn 接合
V

p型半導体

-

+
+
+
+
+
+
+
+
+

n型半導体

p型半導体

-

+
+
+
+
+
+
+
+
+

n型半導体

空乏層

伝導帯

伝導帯

V

フェルミ準位

価電子帯

価電子帯

図 1.6: pn 接合と逆バイアス

トランジスタやダイオードのような電子デバイスに使われる半導体は，単一の半導体ではなく複数の半導体を接合させて使われている．p 型半導体と n 半導体を接合したものをpn 接合という（図 1.6）．pn 接合面付近ではキャリア密度の急激な変化が存在する．そのため n 型側の電子は接合面を通過し p 型半導体へ拡散していく．電子が抜けてしまうため
n 型側のドナー原子は正イオン化する．接合面を通過した電子は p 型の正孔と再結合する
ためアクセプター原子は負にイオン化する．逆に正孔も p 型側から接合面を通過し n 型側の電子と再結合する．この拡散現象が進むと n 型側の正にイオン化したドナー原子と p 型
側の負にイオン化したアクセプター原子の間の内部電界が次第に大きくなり，やがて p 型と n 型のフェルミ準位が一致する状態でキャリア密度勾配と電気的ポテンシャルのつり合4いで拡散現象が平衡状態となる．ここで拡散現象が止まり，接合面近傍のキャリアが存在しない領域を空乏層という．この pn 接合の内部電界の逆方向に逆バイアス電圧をかけると内部電界を弱めて空乏層の厚さを広げる方向に平衡状態をシフトできる．
この空乏層に荷電粒子が入射し，空乏層内でエネルギーを落とすと電子正孔対を生成し内部電界にしたがって各々逆方向にドリフトする．この電荷の移動により電荷が電極に誘起されることで電気信号として検出できる．この過程がシリコン検出器で用いられている．

1.2

半導体デバイス

シリコン半導体はダイオードやトランジスタなど電子工学の分野で幅広く用いられている．これはシリコンが不純物をドープすることで様々な電気伝導性を実現でき，キャリ
アを電子あるいは正孔にするという選択ができるため，目的の特性のデバイスを作成できるためである．トランジスタは主に増幅あるいはスイッチとして動作させるデバイスである．本研究ではトランジスタの１つである MOSFET(Metal Oxide Semiconductor Field
Eﬀect Transistor) を用いた．

1.2.1

MOSFET

MOSFET の構造は図 1.7 である．シリコン半導体基板 (ボディ) にソース電極とドレイン電極を埋め込み，ボディシリコンとゲート電極を隔てるように酸化層 GOX(Gate OXide)を設けている．ゲート電極に電圧を付加することで GOX 下の領域のキャリア密度を制御できる．ソースドレインと同じ型のキャリアを GOX 下に誘因した状態ででソースドレイ
ン間に電圧をかけると電荷が GOX 下の層を通って流れる．ゲート電圧を変化させこの層(反転層う) の厚さを変えることで電流量を制御し，また空乏領域をつくることで電流を止めることができる．これが MOSFET の動作である．ボディが p 型，ソース電極ドレイン
電極が n 型になっているものを NMOS，逆にボディが n 型，ソース電極ドレイン電極が p型になっているものを PMOS という．この２種類の MOS が存在するが，ここでは NMOSの動作原理（図 1.8）について述べる．

Gate
GOX
Source
N

Body
P

Drain
N

図 1.7: MOSFET 模式図 (NMOS)

5

Vg

Vg

Vd

---

Vg

Vd

+++

Vd

+++++

電流

電子
正孔

蓄積領域

空乏領域

反転領域

図 1.8: MOSFET 動作原理

まずゲート電極に負の電圧をかけた場合，GOX 層近傍の p 型シリコンは電気的に誘引されて正孔が集まってくる．この時ソースドレイン間は絶縁され，ソースドレイン間に電圧をかけても電流は流れない (蓄積領域)．ここからゲート電圧を上げていき正の電圧になると GOX 層近傍の p 型シリコンは電気的な反発で正孔が離れていきキャリアの存在しない空乏層が生じる．(空乏領域)．さらに電圧をあげていくと空乏層が広がり，GOX 層近傍の p 型シリコンのフェルミ準位が真性シリコンのフェルミ準位より大きくなることでGOX 層近傍の p 型シリコンが見かけ上 n 型に反転する (反転層)．この反転層がソースド
レイン間まで十分に広がることでソース電極とドレイン電極に電気的な通り道 (チャネル)が形成されソースドレイン間の電圧にしたがって電流が流れる (反転領域)．この電流が流れ始める時の電圧を閾値電圧という．この閾値電圧を Vth ，チャネル幅 W とし，p 型のボ
ディに誘起される電荷量 Q を，ゲート電圧 Vg ，GOX 層の電気容量 Cox を用いて次のように表せる．

Q = W Cox (Vg − Vth − V (x))(1.1)

ここで V (x) はチャネル長 x に対するチャネル内の電圧降下である．電子の移動度を µe とするとドレイン電流 Id は速さ v = µe E の電荷 Q の流れを表す．ここでチャネル間電場はE = dV (x)/dx と表せることを用いるとドレイン電流は次のように表せる．

Id = −µe QE = −µe W Cox (Vg − Vth − V (x))

dV (x)dx(1.2)

次に (1.2) 式を積分する．チャネルがソースドレイン間に十分に形成された (チャネル長 L)

6とすると 0 ≤ x ≤ L，0 ≤ V (x) ≤ Vd であるのでW
Id = µe Cox
L(V2(Vg − Vth ) Vd − d
2

)

(1.3)

また増幅機能を表す量として伝達コンダクタンス gm は次で与えられる．

gm =

W
∂Id
=
µe Cox Vd∂Vg V =const.
L

(1.4)

d

PMOS においても，構造が p 型と n 型を入れ替えたのみであるので主な動作原理は同じである．ただしキャリアが正孔であるためソースドレインの電位を反転させ，ゲート電圧を負にする必要がある．また電子と正孔では移動度が異なるため NMOS と PMOS はやや異なる特性を持つ．

1.2.2

半導体検出器

半導体の空乏層領域に荷電粒子が入射した際，荷電粒子はエネルギーを落としながらその軌跡に沿って電子-正孔対を生成する．生成した電子-正孔対は電極にかかっている逆バ
イアス電圧に従ってそれそれ逆方向にドリフトする．半導体検出器はこれらの電荷を収集し信号を増幅させて読み出す．電離箱のようなガス検出器と原理は同じであるが，シリコンなどの半導体はガスと比べて電子-正孔対の生成に必要なエネルギーが低く，センサー部を薄くできるためエネルギー分解能が高い．CMOS 技術を用いて微細加工も用意で位置分解能も高い．このため高エネルギー分野において半導体検出器は重要な役割を担っている．
半導体検出器は主センサー部の電極の形状によって二つにわけられる．線状の電極を等間隔に配置したストリップ型検出器と点状の電極を格子状に配置したピクセル型検出器である．
ストリップ型検出器は，LHC の ATLAS 実験で用いられた SCT など高エネルギー分野で多く用いられてきた半導体検出器である．図 1.9 が n 型センサー基板に p+の電極を並べたストリップ型検出器の概略図である．この pn 接合に対して逆バイアスをかけること
で空乏層が広がる．荷電粒子が空乏層内に入射することで生成された電子-正孔対を電極から検出し読みだすことで位置情報が得られる．ただしストリップ型検出器が一つだけでは一次元の位置情報しか読み出せないため，一般にもう一つストリップ型検出器を角度を変えて配置し 2 層にすることで 2 次元の情報を得ることができる．ストリップ型検出器の最大の利点は大面積化をしても読み出し回路のチャンネル数を抑えることができエレクト
ロニクスや機械的な構造の複雑さを低減できることである．しかし入射粒子が多くなってくると複数の電極で信号を同時に検出する確率が増え，粒子の通過位置を一意的に決めることができないという欠点がある．
ピクセル型検出器も電極からセンサー層に向けて空乏層が広がり生成した電子正孔対を収集する構造であるがストリップ型検出器とは違い電極が格子状に配置されている (図1.10)．個々の電極に読み出し回路を設けているので多量の入射粒子がセンサーを通過した

7

電極(p+)

センサー層(n)図 1.9: ストリップ型検出器

際に，センサー電極がそれそれ独立して二次元の位置情報を読みだすことができるため信号の重なりが起きづらい．また，ストリップ型検出器よりも優れている点として電極サイ
ズが小さいためノイズが少なく S/N 比が良く，設計によっては低物質量化が可能である．
電極(p+)

センサー層(n)図 1.10: ピクセル型検出器

8

1.2.3

半導体検出器の高エネルギー分野における応用

LHC(Large Habron Collider)
LHC(大型ハドロン衝突型加速器) は欧州素粒子研究所 (CERN) に建設され，2008 年 9月から稼働を始めた世界最大の加速器である．陽子陽子を衝突させる加速器であり全周約27km のシンクロトロン加速器である．現在は従来の重心系エネルギー 8TeV から 13TeVにアップグレードされ，将来的には設計値の 14TeV に増強される．

図 1.11: LHC 加速器と 4 つの衝突点 [7]

LHC には ATLAS，ALICE，CMS，LHCb の 4 つの検出器が配置されている．ここでは ATLAS について述べていく．ATLAS(A Toroidal LHC ApparatuS) はヒッグス粒子やダークマターを構成する粒子の探索研究を目的とした汎用型検出器である．ATLAS はい
くつかの検出器が層状に設置され，粒子の飛跡，運動量，エネルギーを測定することができる．その内最内層の 2ヶ所に半導体検出器が使われている．
SCT(Semi Conductor Tracker) は ATLAS に設置されたシリコン半導体マイクロスト
リップ型飛跡検出器である．n 型半導体基板にストリップ状の p 型電極を埋め込んで作成されている．ストリップ間隔は 80µm でモジュール (幅約 6cm) 当たり 768 本の読み出しス
トリップを備えている．二次元の位置情報を得るために同形状のストリップ面を 40mrad
角度を変えて二層にしている．
ATLAS にはさらにピクセル型半導体検出器が配置されている．ピクセル電極は SCT のストリップ間隔よりも狭く，より高精度に位置情報を読み出せるため，SCT よりも内側に配置されている．このピクセル検出器は読み出し回路層とセンサー層の二つの基板のそれ
ぞれの電極を金属バンプによって接着するハイブリッド型ピクセル検出器になっている．
これによって高い耐放射線を備えているがバンプボンディングによる高コストや金属バン
プによる位置分解能の限界がある．

9図 1.12: ATLAS[8]図 1.13: SCT の構造 [8]10ILC(International Linear Collider)
ILC は国際協力によって設計開発が進んでいる現在構想中の線形加速器である．全長が30km あり，重心系エネルギー 500GeV の電子陽電子衝突を 1 秒間に 14000 回行うことができる．将来的に重心系エネルギーを 1TeV にまでアップグレードする計画である．現在
ILC に設置される検出器には ILD と SiD の二つの検出器がある．

図 1.14: ILC 加速器 [9]11第 2 章 SOI 検出器

2.1

概要

84nm
158.7nm
46.7nm156.0nm260μm

図 2.1: SOI ピクセル検出器の模式図 [6]

SOI(Silicon On Insulator) 技術は 2005 年に KEK 測定器開発室と筑波大などの研究グ
ループと立ち上げ，最近は科学研究費助成事業の新学術領域研究「３次元半導体検出器で切り拓く新たな量子イメージングの展開」（平成 25〜29 年度）で開発を進めている．SOI
ピクセル検出器はセンサーとして高抵抗率シリコンを用い，その支持基板の上に酸化シリ
コン (SiO2) の絶縁膜 BOX(Buried OXide) を介して，絶縁膜上にトランジスタを埋め込んだ構造をしている．個々のトランジスタは絶縁層で完全に分離されており，金属ビアを通して絶縁層を貫通してセンサーとトランジスタ電極をつなげている．センサー電極は pn接合されてセンサー基板側に空乏層が形成されており，バックバイアス電圧をかけること
でさらに空乏層を広げる．その空乏層に荷電粒子が入射し電子正孔対を生成すると電場に従ってセンサー電極に電子正孔対が収集されシグナルとして検出される．どのセンサー電極が読み出されるかで荷電粒子の通過した位置を特定できる．

2.2

SOI ピクセル検出器の利点

2.2.1

SOI-CMOS

従来の CMOS プロセスである BulkCMOS はウェル層にトランジスタを設けており，個々のトランジスタはトランジスタ間の pn 接合における空乏層によって絶縁されている．そ

12

NMOS

n

PMOS

n

p

NMOS

p

n

p

PMOS

n

p

n

p

n
酸化膜

p

bulk CMOS

SOI-CMOS

図 2.2: BulkCMOS と SOI-CMOSのため完全な電気的な分離ができず入出力端子に最大定格電圧を超えて加えられる，又は大電流が流れると制御電圧とは関係なしに異常電流が流れ続けるラッチアップ現象が起きる．これによってトランジスタの破壊や劣化，デバイスが使用できなくなることがある．
それに対し，SOI-CMOS は個々のトランジスタが酸化膜によって完全に電気的に分離されている．このことにより以下の利点がある．

• トランジスタ間の寄生構造がないことによるラッチアップ効果に対する耐性• トランジスタ間の寄生容量が少なくリーク電流が低いことによる処理の高速化・低消費電力化・高集積化• ウェル構造の接合部におけるリーク電流が低いことや浮遊容量が小さいことによる
温度耐性• SEE(Single Event Eﬀect) 効果に対する耐性
SEE 効果とは BulkCMOS のようなバルクシリコン部分にα線のような重粒子線が入射することで高密度の電離を引き起こし，ラッチアップや回路損傷などを起こしてしまう現象である．SOI-CMOS はバルクシリコンではなく酸化膜でトランジスタが分離されている
ため SEE 効果の影響はない．

2.2.2

モノリシック型

ATLAS 検出器のピクセル検出器のような従来の半導体ピクセル型検出器はセンサー部と読み出し回路が金属バンプによって接合されたハイブリッド型であった．それに対し SOI
ピクセル検出器は酸化膜を挟んでセンサー部と読み出し回路が一体になったモノリシック型検出器になっている．このことによる利点を以下に述べる．
• 金属バンプ (約 20um 径) によるピクセル面積の制限がないことによる小面積ピクセ
ル化• 金属バンプの接合がなく個別の回路基板が不要であることによる物質量の低下，コ
ストの低下

13

読み出し回路
金属ビア

金属バンプ
酸化膜

センサー層

センサー層
センサー電極図 2.3: ハイブリッド型とモノリシック型• 金属バンプの寄生容量がないことによる読み出しの高速化・消費電力の低減・高い
S/N 比
また，センサー部の基板と読み出し回路の基板は貼り合わせ法によるものなのでそれぞれ異なる抵抗率のシリコンを使用でき，適した基板の選択が可能となっている．主にセンサー部では抵抗率の高い基板 (数百〜数千 Ωcm)，読み出し回路では抵抗率の低い基板 (数Ωcm) を使用している．

2.3

SOI ピクセル検出器の課題と実用化に向けて

このように SOI ピクセル検出器は様々な利点を有しているが，実用化にはいくつかの課題があった．

2.3.1

バックゲート効果

SOI ピクセル検出器はセンサー部と読み出し回路が一体型になっている．そのためセンサー部に加えたバックバイアス電圧 (逆バイアス電圧) の影響によってトランジスタの特性を変えてしまう．これをバックゲート効果という．この課題の解決として，n 型支持基板に対しては BOX 層直下に p 型不純物を埋め込んだ BPW(Buried P-Well) を導入した．この BPW から端子を出して電圧制御が行う，または読み出しの p+電極に接合し電位を固定する構造にしてある．これによりバックゲート効果の抑制に成功している．

2.3.2

センサー・回路クロストーク

酸化膜 200nm 程度を挟んでセンサー部と読み出し回路が近接していることによって，その間で電気的な干渉が生じる．これをクロストークという．さらに高集積化によって隣接

14

ピクセル間においてもクロストークが生じる．こういったクロストークは精密な位置測定を行う粒子検出器において弊害となりうる．これらを抑制するための回路設計が必要とな
る．ピクセル電極と読み出し回路とのクロストークは後述する．2 層 SOI 構造により低減できることが判明している．

2.3.3

TID 効果粒子検出器は放射線下でも動作することが必須の条件であり，特に LHC や ILC への応用を考える上では高い放射線下で動作することは重要である．SOI ピクセル検出器においてもこういった放射線に対する耐性を備えている必要がある．放射線耐性を評価する上で2 つの要因を考える．
一つは前述した SEE 効果である．従来の Bulk CMOS は重荷電粒子によって引き起こされる大電流が流れることで絶縁破壊やラッチアップ現象が生じる．それに対し SOI ビク
セル検出器は検出部と読み出し回路が酸化膜によって分離されることで，この大電流は流れない設計となっており，絶縁破壊は起きにくく個々のトランジスタも完全分離されているためラッチアップも起きづらい．このため SOI ピクセル検出器は SEE 効果による影響は小さい．
もう一つが TID(Total Ionizing Dose) 効果と呼ばれるものである．放射線が入射した際に，シリコン層だけでなく酸化膜 (BOX，GOX) においても電子正孔対が生成されてしまう．絶縁体での正孔は電子より移動度がはるかに小さいため生成された電子が電場に従って酸化膜を抜けても正孔は酸化膜に取り残されることになる．これによって酸化膜は正に帯電しトランジスタに対して電気的な影響を与えてしまう．SOI ピクセル検出器のトラン
ジスタは酸化膜に囲まれているため，この TID 効果の影響が大きい．これも 2 層 SOI 構
造により低減させることに成功した．
放射線

-

+
+

+

正に帯電

酸化膜
センサー層

図 2.4: TID 効果の概略図

2.4

2 層 SOI 構造

前節で述べたように SOI ピクセル検出器は TID 効果による影響が大きく，これに対する解決が必要になる．本論文では埋め込み酸化膜を２層にし，その間に電位を調整できる

15

中間シリコン層（ミドルシリコン層）を作る２層 SOI 構造を導入した．このミドルシリコ
ン層に負の電位を与えることで酸化膜に残った正孔による正の帯電効果を補償しトランジ
スタの TID 耐性を高める事ができる．またミドルシリコン層がバックゲート効果を抑制
し BPW の役割を果たす事およびピクセル電極と回路とのクロストークの低減が判明している．

図 2.5: 2 層 SOI：2 つの BOX 層 (厚さ 158.7nm,156.0nm) に挟まれた中間 Si 層を独立して電極として用いる (Lapis Semiconductor 社提供)

2.5

高エネルギー物理実験における放射線量

図 2.6 は高エネルギー実験における主要な検出器が受ける放射線量を示している．LHCの ATLAS では年間 158kGy，ILC の ILD では年間 1kGy，Super-KEKB の BelleII では
年間 30kGy が見込まれている．さらにルミノシティを上げた HL-LHC の場合，最内層ピクセル検出器で 1.6MGy（外側二層で 0.2MGy），増強後の ILC で 100kGy と予想されており今後のルミノシティやエネルギーを上げた加速器における検出器の受ける放射線量の上昇に対応する必要がある．先行研究で評価が進んでいる FPIX2 では 100kGy〜までの動作を確認している．

16

図 2.6: 高エネルギー物理実験における放射線量17

第 3 章 照射中バイアス依存性

3.1

TrTEG8

図 3.1: TrTEG8layout

TrTEG(Transistor Test Element Group) とはパラメータの異なる SOI トランジスタを一枚のチップ上に組み込み外部に出した端子から直接電圧を加える事でトランジスタの電気的特性を測定できるテストサンプルである．検出器としての機能はないが一度に様々なパラメータのトランジスタを測定することができ系統的に特性評価することが可能になっている．
本章で用いた TrTEG8 は新学術領域研究の MPW(Multi Project Wafer) でプロセスされたテストサンプルである．図 3.1 は TrTEG8 のチップレイアウトを示している．TrTEG8には 24 組ずつの NMOS と PMOS が組み込まれており，図 3.1 のチップレイアウト上では周辺部分に配置されている．中央部分は INTPIX の読み出し回路があるが本研究では使18用しない．各トランジスタは以下の表 4.1，表 4.2 に記す．
表 4.1 の core/io は GOX 層の厚さの違いであり，core は 4nm，I/O は 7nm になっている．GOX 層の厚さの違いによってゲート電圧の最大が変わってくる．
トランジスタの不純物の濃度を調整する事で閾値電圧 Vth を調整でき，lowVth は normalVth よりも低い閾値電圧になっている．
body connecting は Body シリコンをソースシリコンに結線しているかどうかを表す．
body-tie は外部から電圧を印加するトランジスタである．
L，W は図 3.2 に示したトランジスタのゲート部の大きさを表し，m はトランジスタの並列数である．トランジスタを m 個並べた時の W の実効値は Weﬀective = W ・m となる．
これらの数値で閾値電圧 Vth を決定する電流値を定める．
表 3.1: TrTEG8・NMOS トランジスタのパラメータ
トランジスタ core/io

N1
N2
N3
N4
N5
N6
N7
N8
N9
N10
N11
N12
N13
N14
N15
N16
N17
N18
N19
N20
N21
N22
N23
N24

3.2

core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
io
io
io
io
io
io

vth bodyconnecting L[µm] W[µ] mnormalbody-tie
1.0
0.2 10normalbody-tie
2.5
0.2 4
normalbody-tie
10.0
0.2 1
normalbody-tie
1.0
0.4 10normalbody-tie
0.25
0.4 4
normalbody-tie
10.0
0.4 1
normalbody-tie
1.0
1.0 10normalbody-tie
0.25
1.0 4
normalbody-tie
10.0
1.0 1
low
body-tie
1.0
0.35 10lowbody-tie
0.25
0.35 4lowbody-tie
10.0
0.35 1lowbody-tie
1.0
0.5 10low
body-tie
0.25
0.5 4
low
body-tie
10.0
0.5 1
low
body-tie
1.0
1.0 10low
body-tie
0.25
1.0 4
low
body-tie
10.0
1.0 1
normalbody-tie
1.0
0.35 10normalbody-tie
2.5
0.35 4normalbody-tie
10.0
0.35 1
normalbody-tie
1.0
1.0 10normalbody-tie
0.25
1.0 4
normalbody-tie
10.0
1.0 1

TrTEG8 の測定

TrTEG8 の各トランジスタの測定には半導体パラメータアナライザ（Keysight B1500A）を用いた．全 48 個のトランジスタを高速に IV 測定できるように各トランジスタの端子をリレー回路に接続した．リレー回路によるスイッチングで各トランジスタを切り替えながら連続的に測定できるようにした．測定環境の様子と概略図をそれぞれ図 3.3，図 3.4 に示す．トランジスタのソース電圧 Vs ，ドレイン電圧 Vd ，ゲート電圧 Vg ，ミドルシリコン
層の端子電圧 Vsoi2 は半導体パラメータアナライザの 4 端子から出力した．ボディ端子は19表 3.2: PMOS トランジスタのパラメータ
トランジスタ core/io

P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
P14
P15
P16
P17
P18
P19
P20
P21
P22
P23
P24

core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
core
io
io
io
io
io
io

vth bodyconnecting L[µm] W[µ] mnormalbody-tie
1.0
0.2 10normalbody-tie
2.5
0.2 4
normalbody-tie
10.0
0.2 1
normalbody-tie
1.0
0.4 10normalbody-tie
0.25
0.4 4
normalbody-tie
10.0
0.4 1
normalbody-tie
1.0
1.0 10normalbody-tie
0.25
1.0 4
normalbody-tie
10.0
1.0 1
low
body-tie
1.0
0.35 10lowbody-tie
0.25
0.35 4lowbody-tie
10.0
0.35 1lowbody-tie
1.0
0.5 10low
body-tie
0.25
0.5 4
low
body-tie
10.0
0.5 1
low
body-tie
1.0
1.0 10low
body-tie
0.25
1.0 4
low
body-tie
10.0
1.0 1
normalbody-tie
1.0
0.35 10normalbody-tie
2.5
0.35 4normalbody-tie
10.0
0.35 1
normalbody-tie
1.0
1.0 10normalbody-tie
0.25
1.0 4
normalbody-tie
10.0
1.0 1

Gate

W

L

GOX
Source
N

Body
P

Drain
N

L:チャネル長
W:チャネル幅
m:トランジスタの並列数

図 3.2: NMOS 模式図20

ソースメータ（Keithey 2401）を用いてソース電圧と等しい電圧を出力した．BPW 端子(Vbpw ) は GND に繋ぎ、バックバイアス電圧 Vback は floating にした．測定の際には各ト
ランジスタ端子の電圧を表 3.4 のように 2 通り設定し，Vsoi2 を 0∼-5V まで 1V ステップ
で変化させて Id -Vg 特性を測定した．Vg は 0.06V ステップの測定に設定した．

図 3.3: 測定環境の様子

半導体パラメータアナライザー
SMU1 SMU2 SMU3

SMU4

Vg
Vs

Gate
Vd
Drain

SourceVsoi2
ミドルシリコン層
酸化膜
BPW

センサー層

Vbpw

Vback

図 3.4: 測定概略図

21

実際にはトランジス
タと半導体パラメー
タアナライザの間にリレー回路を挟んでスイッチングの制御をしている

図 3.5: リレー回路

3.2.1

閾値電圧 Vth ・トランスコンダクタンス gm

得られた IV 特性からトランジスタの特徴を決める 2 つのパラメータを評価する.
閾値電圧 Vth
第 1 章の式 1.3 を近似的に扱いドレイン電流 Id が

W ×m
[µA]
(3.1)
L
となる Vg を閾値電圧 Vth と定義した．L，W，ｍは表のパラメータであり，それぞれチャネル長，チャネル幅，トランジスタの並列数を表す．
また，放射線照射後の Vth の変動の割合を以下の式で定義する．
Id = 0.1 ×

dVth = Vth irrad − Vth preirrad
Vth irrad は照射後の閾値電圧，Vth preirrad は照射前の閾値電圧を表す．
22

(3.2)

表 3.3: 設定電圧 1
端子
ソース
ドレイン
ゲート
ボディ
ミドルシリコンBPWNMOS 設定電圧 [V] PMOS 設定電圧 [V]
0.0
1.8
1.8
0.0
-1.0〜2.0
3.0〜-0.2
0.0
1.8
0.0〜-5.0
0.0〜-5.0
GND
GND

表 3.4: 設定電圧 2
端子
ソース
ドレイン
ゲート
ボディ
ミドルシリコンBPWNMOS 設定電圧 [V] PMOS 設定電圧 [V]
0.0
0.1
0.1
0.0
-1.0〜2.0
1.1〜-1.9
0.0
0.1
0.0〜-5.0
0.0〜-5.0
GND
GND

伝達コンダクタンス gm
入力されたゲート電圧 Vd によって流れるドレイン電流 Id の増幅率を表す伝達コンダク
タンス (transconductance)gm はドレイン電流の変化をゲート電圧の変化で割ることで求
められる．

gm =

∂Id
[S]
∂Vg V =const.

(3.3)

d

ゲート電圧が十分に大きい時 Id -Vg 特性は一次関数で近似することができるため，Id -Vg 曲
線の傾きの最大値を gm とした．Vth と同様に放射線照射後の gm の変動の割合を以下の式で定義する．

gm irrad − gm preirrad
dgm=
gm
gm preirrad(3.4)

gm irrad は照射後の閾値電圧，gm preirrad は照射前の閾値電圧を表す．

3.3

照射試験

8 サンプルの TrTEG8 に対してガンマ線照射をした．照射実験は 2016 年 8 月 31 日から 2016 年 9 月 1 日にかけて群馬県高崎市の国立研究開発法人量子科学技術研究開発機構(QST)・高崎量子応用研究所内にあるコバルト 60 照射施設のコバルト 60 第 1 照射棟第二照射室にて行った．この照射棟は線源であるコバルト 60 を半地下式のプールに格納して
23

Id

Vth

図 3.6: 閾値電圧 Vth の定義

図 3.7: 伝達コンダクタンス gm の定義

いる照射施設になっている．照射の際には制御室からの遠隔操作によって，線源をプール
から上の照射室の決まった位置に持ち上げる．吸収線量の強度は線源からの距離によって調整する．
照射実験を行った際の各 TrTEG サンプルの位置は図 3.8 に示した．8 サンプルとも
5kGy/h になる位置に設置し 20 時間照射して吸収線量が 100kGy になるようにした．本研
究では照射中にサンプルの各端子に電圧を印加しており，印加した電圧はサンプルによって異なる．各サンプルをそれぞれ d1∼d8 とし，照射中の設定電圧は表 3.5，表 3.6 に示す．
照射実験後は照射前と同じように各トランジスタの Id -Vg 特性を測定し，前述のパラメー
タについて評価した．

図 3.8: 照射室内のサンプルの位置24表 3.5: NMOS 照射中設定電圧
条件 ソース電圧 [V] ドレイン電圧 [V] ゲート電圧 [V] ミドルシリコン電圧 [V]

d1
d2
d3
d4
d5
d6
d7
d8

0.0
0.0
1.8
1.8
0.0
0.0
0.0
0.0

0.0
0.0
1.8
1.8
1.8
1.8
1.8
1.8

0.0
0.0
0.0
0.0
0.0
0.0
1.8
1.8

0.0
-5.0
0.0
-5.0
0.0
-5.0
0.0
0.0

表 3.6: PMOS 照射中設定電圧
条件 ソース電圧 [V] ドレイン電圧 [V] ゲート電圧 [V] ミドルシリコン電圧 [V]

d1
d2
d3
d4
d5
d6
d7

0.0
0.0
1.8
1.8
1.8
1.8
1.8

0.0
0.0
1.8
1.8
0.0
0.0
0.0

0.0
0.0
0.0
0.0
0.0
0.0
-1.8

0.0
-5.0
0.0
-5.0
0.0
-5.0
-5.0

表 3.7: 第 2 照射室の線量率 [R/h] 分布
線源中心からの距離 [cm] (0，30，…，120，は線源に沿った方向，5，10，…，300 は垂直方向) 測定点の床からの高さ 22.5cm

5
10
20
30
60
90
130
170
200
250
300

0
30
60
90
120
1.14E+6 1.15E+6 1.19E+6 1.15E+6 8.04E+5
9.55E+5 9.82E+5 1.02E+6 9.14E+5 6.29E+5
7.06E+5 7.28E+5 6.88E+5 6.41E+5 4.56E+5
5.34E+5 5.54E+5 5.39E+5 4.83E+5 3.56E+5
2.91E+5 2.88E+5 2.76E+5 2.44E+5 1.93E+5
1.81E+5 1.79E+5 1.68E+5 1.52E+5 1.26E+5
1.08E+5 1.08E+5 1.01E+5 9.08E+4 8.14E+4
7.01E+4 7.07E+4 6.67E+4 6.26E+4 5.64E+4
5.33E+4 5.25E+4 5.14E+4 4.85E+4 4.43E+4
3.50E+4 3.61E+4 3.39E+4 3.37E+4 3.09E+4
2.63E+4 2.58E+4 2.55E+4 2.46E+4 2.30E+4

25

3.4

測定結果

今回の TrTEG7 の測定では照射前の段階で壊れているトランジスタのいくつかは以下に示すような Id-Vg 特性が得られ，これらのトランジスタに関しては，前章で述べた閾値
電圧 Vth と伝達コンダクタンス gm の評価を正しく行えないため，本論文では詳しい解析をしないものとする．

大きなリーク電流
ゲート電圧 Vg=0V でのドレイン電流 Id が 10− 7 A 以上のものは Id-Vg 曲線が歪んでしまい正確な Vth を評価できない (図 3.9)．

トランジスタがオン・オフしない
正常な Id-Vg 曲線が得られないため Vth と gm が得られない (図 3.10)．

図 3.9: 大きなリーク電流

3.4.1

図 3.10: トランジスタがオン・オフしない

照射中 Vsoi2 による依存性

Vth 変動図 3.11 は L=0.25um,W=0.35um,m=4 のトランジスタの Vth 変動と TID 補償の様子である．測定中 Vsoi2 を上げていくことで照射によって変動した Vth が照射前の Vth に戻っており TID 補償が確認できる．バイアス条件やトランジスタのパラメータにかかわらず
TID 補償が確認できた．
また照射中 Vsoi2=0V よりも照射中 Vsoi2=-5V の方が Vth の変動が小さい．
図 3.12 のヒストグラムは各トランジスタの照射前と照射後の Vth の差の分布を表している．照射中 soi2=0V よりも照射中 Vsoi2=-5V の方が全トランジスタの平均 Vth の差26

図 3.11: ガンマ線 100kGy 照射後の Vth 変動と TID 補償が小さい．照射中に SOI2 層 (n 型) に負の電圧を印加することで BOX 層の正孔が逃げやすくなったため，BOX 層でのホールの電荷量が少なくなり Vth 変動が小さくなったと考えられる (図 3.13)．
PMOS において NMOS よりも照射中 Vsoi2=0V と照射中 Vsoi2=-5V の平均 Vth が大きく変わらない (図 3.12)．これは PMOS では LDD 効果 (詳細は次章) によるゲート酸化膜での TID 損傷が顕著なため Vsoi2 による BOX 側の効果は限定的なためであると考えられる．
NMOS の分布が 2 つのピークになっているがこれは 3.4.2 節にて説明する．

図 3.12: ガンマ線 100kGy 照射後の Vth 変動の分布27

図 3.13: 照射中 Vsoi2 による BOX 層の正孔分布の違い

gm 変動
図 3.14 のヒストグラムは各トランジスタの照射前と照射後の gm 変動の割合の分布を表している．NMOS・PMOS ともに照射中 Vsoi2 による gm 変動の割合の違いは小さい．これはトランジスタが ON 状態になっているゲート電圧領域で評価しているため，SOI2 層の正孔よりもゲート電圧の影響が大きいからと考えられる．

図 3.14: 照射後の gm 変動の分布

28

3.4.2

バイアス条件による依存性

図 3.15 のヒストグラムは照射中 Vsoi2=0V おける各トランジスタの照射前と照射後のVth の差の分布 (図 3.12 の赤のヒストグラムに相当) を表している．赤のヒストグラムはバイアス条件 d1,d5(バイアスなし，1 端子に 1.8V バイアス) の分布，青のヒストグラムはバイアス条件 d3,d7(2 端子に 1.8V バイアス) の分布を表している．
NMOS において 2 つの山はバイアス条件によるものである．より多くの端子に 1.8V
印加した場合に Vth の変動が小さい事がわかった．また Vsoi2 依存性よりもバイアス条件
による依存性が大きい．これは放射線によるトランジスタの特性変動は BOX 層全体からの影響だけでなく GOX やトランジスタ近傍の電場分布の影響も存在する可能性を示唆す
るが，より具体的な効果については検証する余地がある．
PMOS はバイアス条件による大きな違いは見られない．これも前項と同様に LDD 効果によるゲート酸化膜での TID 損傷が顕著なため Vsoi2 による BOX 側の効果は限定的なためであると考えられる．

図 3.15: バイアス条件による 100kGy 照射による Vth 変動の分布の違い

29

第 4 章 LDD 濃度変更による放射線耐性向上

4.1

PMOS におけるゲートエッジ特性変動

先行研究から NMOS および PMOS における TID 補償に必要なミドルシリコン電圧が異なっていることがわかっている．図 4.1 は NMOS，PMOS における照射量に対する Vthの変動とミドルシリコン電圧を印加した時の TID 補償の様子を表している．

図 4.1: 照射量に対する Vth の変動と TID 補償 [14]特に PMOS は高放射線量になってくると Vth の変動が大きくなり TID 補償に必要なミドルシリコン電圧も大きくなっており，高放射線量にたいして劣化しやすいことがわかる．
この原因として判明したのが LDD(Lightly Doped Drain) 領域のゲートエッジ部の特性変動である．
LDD とは，ドレイン近傍の急峻な電界によって加速されたホットキャリアと呼ばれる電子が酸化膜を絶縁破壊することを防ぐため，ドレイン-ボディ間に導入されている不純物濃度が低い領域のことである．これによってドレイン近傍の急峻な電界を緩和しホット
キャリアの発生を抑えることができるとともに暗電流を抑えることができ低しきい値が可能となる．
図 4.2 は PMOS トランジスタの模式図である．荷電粒子が入射するとゲート酸化膜（サイドウォールスペーサ）にホールがトラップされる．LDD のゲートエッジ部分は不純物
濃度の低さから正に帯電したゲート酸化膜の影響を受けやすくトランジスタの特性を変動

30図 4.2: PMOS 模式図31

させてしまう．この影響を抑える方法として LDD の不純物濃度を適正に上げることが考えられる．
本章では LDD の不純物濃度を上げる事による SOI プロセスによるトランジスタの放射線耐性の向上が目的である．

4.2

PTEG

本章で検証した PTEG は PMOS の LDD の不純物濃度を従来の TrTEG の 10 倍に上げたトランジスタ TEG となっている．1 つのチップで約 600 個のトランジスタを有しているが現在の測定環境ではすべてのトランジスタの特性を測定することができないため
NMOS・PMOS それぞれ 18 個のトランジスタに対してワイヤーボンディングを行い照射実験をした．この時のにワイヤーボンディングしたトランジスタのパラメータは表の通りである．

図 4.3: PTEG チップ

4.3

PTEG の測定

PTEG トランジスタの測定は前章と同じ測定環境で行った．PTEG はミドルシリコン
層がないため BPW に負の電圧を印加することで TID 補償を検証した．照射前の各チップのばらつきは図 4.4-図 4.7 で示した．
したがってチップ間のばらつきは数％以内となっており小さいことがわかる．

32

表 4.1: PTEG・NMOS トランジスタのパラメータ
トランジスタ core/io

N1
N2
N3
N4
N5
N6
N7
N8
N9
N10
N11
N12
N13
N14
N15
N16
N17
N18

core
core
core
core
core
core
core
core
core
io
io
io
io
io
io
io
io
io

vth bodyconnecting L[µm] W[µ] mnormalbf
0.2
0.44 1
normalbf
0.2
1
1
normalbf
0.2
51
normalbf
0.2
10 1
normalbf
0.2
100 1
normalbf
0.18
10 1
normalbf
0.22
10 1
normalbf
1.0
10 1
normal
bf
10.0
10 1
high
st
0.35
5
1
high
st
0.33
0.4 1
high
st
0.38
0.4 1
high
st
1
0.4 1
high
st
5
0.4 1
high
st
1
1
1
high
st
0.33
10 1
high
st
0.38
10 1
high
st
1
10 1

表 4.2: PTEG・PMOS トランジスタのパラメータ
トランジスタ core/io

P1
P2
P3
P4
P5
P6
P7
P8
P9
P10
P11
P12
P13
P14
P15
P16
P17
P18

core
core
core
core
core
core
core
core
core
io
io
io
io
io
io
io
io
io

vth bodyconnecting L[µm] W[µ] mnormalbf
0.2
0.55 1
normalbf
0.2
1
1
normalbf
0.2
51
normalbf
0.2
10 1
normalbf
0.2
100 1
normalbf
0.18
10 1
normalbf
0.22
10 1
normalbf
1.0
10 1
normal
bf
10.0
10 1
high
st
0.35
5
1
high
st
0.33
0.5 1
high
st
0.38
0.5 1
high
st
1
0.5 1
high
st
5
0.5 1
high
st
1
1
1
high
st
0.33
10 1
high
st
0.38
10 1
high
st
1
10 1

33

図 4.4: NMOS・Vth のばらつき

図 4.5: NMOS・gm のばらつき

図 4.6: PMOS・Vth のばらつき

図 4.7: PMOS・gm のばらつき

34

4.4

照射試験

照射試験は高崎量子応用研究所のコバルト 60 第 1 照射棟第二照射室で行った．照射量は 50kGy，100kGy，200kGy，500kGy，1MGy，2MGy である．前章と同様に線源からの距離と照射時間によって照射量を調整した．照射中の線源と各チップの位置は図 4.9 に示した．照射中はすべての端子を接地した．50kGy は 16 時間照射，その他は 304 時間照射した．

図 4.8: PTEG 照射の様子

表 4.3: 第 2 照射室の線量率 [R/h] 分布
線源中心からの距離 [cm] 測定点の高さ 22.5cm

5
10
20
30
60
90
130
170
200
250
300

0
30
60
90
120
1.14E+6 1.15E+6 1.19E+6 1.15E+6 8.04E+5
9.55E+5 9.82E+5 1.02E+6 9.14E+5 6.29E+5
7.06E+5 7.28E+5 6.88E+5 6.41E+5 4.56E+5
5.34E+5 5.54E+5 5.39E+5 4.83E+5 3.56E+5
2.91E+5 2.88E+5 2.76E+5 2.44E+5 1.93E+5
1.81E+5 1.79E+5 1.68E+5 1.52E+5 1.26E+5
1.08E+5 1.08E+5 1.01E+5 9.08E+4 8.14E+4
7.01E+4 7.07E+4 6.67E+4 6.26E+4 5.64E+4
5.33E+4 5.25E+4 5.14E+4 4.85E+4 4.43E+4
3.50E+4 3.61E+4 3.39E+4 3.37E+4 3.09E+4
2.63E+4 2.58E+4 2.55E+4 2.46E+4 2.30E+435

図 4.9: PTEG 照射配置

4.5

測定結果

昨年度までの研究 [14] において従来の LDD 不純物濃度である TrTEG6 を用いて同様の照射実験を行っており，本節ではその TrTEG6 と PTEG の PMOS の測定結果を比較しLDD 不純物濃度変更による放射線耐性を検証する．以降 TrTEG6 と PTEG で同じパラメータのトランジスタ（L=0.2um,W=5um）で比較する．

4.5.1

Vth 変動と TID 補償

図 4.10 は TrTEG6 と PTEG で同じパラメータのトランジスタの Vth の変動と TID 補償の比較である．横軸に照射量，縦軸は照射前から照射後の Vth の差をとっている．従来の LDD 不純物濃度である TrTEG6 は高放射線量になるほど Vth が大きく変動してしまうのに対し LDD 不純物濃度を上げた PTEG は高放射線量になっても TrTEG6 ほど Vth が大きく変動しない．以上から LDD 不純物濃度を上げる事によって高放射線量による Vthの変動を抑えることができる．
また TrTEG6 に比べ PTEG は SOI2 電圧を印加しても TID 補償が小さい．これは PTEG
では BPW に対して負の電圧を印加しているため，2 重 SOI の BOX 厚 150nm に対して
BPW の BOX 厚 200nm とトランジスタから距離が離れているの一因としてが BPW による TID 補償が小さいと考えられる．

36

図 4.10: TrTEG6・PTEG の Vth 変動と TID 補償

4.5.2

gm 変動と TID 補償

図 4.11: TrTEG6・PTEG の gm 変動と TID 補償

図 4.11 は TrTEG6 と PTEG で同じパラメータのトランジスタの gm の変動と TID 補償の比較である．横軸に照射量，縦軸は照射前から照射後の gm の変化の割合をとっている．従来の LDD 不純物濃度である TrTEG6 は 100kGy を超えると gm が 80%以上劣化するのに対して LDD 不純物濃度をあげた PTEG は gm の変動が 1MGy までは 30%以内に37

抑えることができた．以上から LDD 不純物濃度を上げる事によって高放射線量による gmの変動を抑えることができ，1MGy を超えても十分に機能することが期待される．
したがって LDD 不純物濃度を上げる事によって SOI トランジスタの放射線耐性を向上
できることを示した．

38

第 5 章 DSOI ピクセル検出器 FPIX3 の設計と評価
5.1

FPIX2 の現状

FPIX(Fine PIXel detector) は，ILC といった高エネルギー加速器実験での素粒子精密測定に要求される高精細ピクセル検出器として開発を進めている．2014 年 10 月にデザイン (MX1786) された FPIX2 は高精細 (8um × 8um ピクセル)・高速読み出し (5MHz)・高い TID 放射線耐性を実現するピクセル検出器となっている．8um のピクセルサイズは SOI
ピクセル検出器の中でも最も精細なピクセルとなっている．
高い TID 放射線耐性を実現するために FPIX2 ではピクセル領域，読み出し回路 (デコーダー) 領域，出力バッファ(I/O) 領域で異なる VSOI2 を印加できるようにデザインされている．各領域で異なるパラメータのトランジスタが存在しているため，これらのトランジ
スタの TID 補償に適切な VSOI2 も異なっている．したがって各領域で適切な VSOI2 を印加することによって回路全体での適切な TID 補償をすることが期待できる．

図 5.1: FPIX2 の IR 応答

コバルト 60 ガンマ線 500kGy 照射した FPIX2 に各領域で適切な VSOI2 を印加することで赤色レーザーの応答がみられ回路全体の TID 補償が確認できた．

39

Charge[ADU]

RSTV:FPIX2_DSOI11_500kGy

preirrad4000

VSOI2(i/o,pix,dec)=(-12.5,-15,-29)

3500

VSOI2(i/o,pix,dec)=(0,0,0)

3000
2500
2000
1500
1000
500
0
0

200 400 600 800 1000 1200 1400 1600 1800
RSTV[mV]
図 5.2: ガンマ線 500kGy 照射した FPIX2 の RSTV 特性

図 5.3: FPIX2

40

5.2

FPIX3 の設計

高エネルギー物理実験では今後，さらに高エネルギーで高ルミノシティの環境になっていく中で検出器もより放射線耐性の高いものが要求される．FPIX3 は FPIX2 よりも高い
放射線耐性を持ち，MGy 放射線環境下での動作を実現する検出器として設計した．以下の 2 点で，この高い放射線耐性の実現を目指す．

• LDD 不純物濃度変更によるトランジスタ単体の放射線耐性の向上• NMOS 及び PMOS のミドルシリコン電圧の個別制御による回路全体の TID 損傷
回復
1 つ目は前章より PMOS トランジスタにおいて LDD 不純物濃度を上げることによって放射線耐性の向上を確認できた．LDD 不純物濃度の変更は Si ウェハーに検出器をプロセスする中で調整できる．FPIX3 がプロセスされている MX2040 では LDD 不純物濃度を従来の 6 倍に上げている．
2 つ目は NMOS 及び PMOS で TID 損傷を回復するのに適正なミドルシリコン電圧が異なっていることが分かっており，それぞれ個別のミドルシリコン層に電圧を印加してFPIX2 よりも完全な回路全体の TID 損傷回復をすることを目指す．NMOS 及び PMOS
で異なるミドルシリコン電圧を印加するにはそれぞれ異なるミドルシリコン層を形成する必要がある (図 5.4)．FPIX3 ではピクセル領域とデコーダー領域の NMOS 及び PMOS で
個別のミドルシリコン層を形成した．図 5.5 は FPIX2 と FPIX3 の 1 ピクセルのレイアウ
ト，図はデコーダー領域のレイアウトである．NMOS を覆うミドルシリコン層と PMOS
を覆うミドルシリコン層は一定の距離 (1.4um) を離す必要がある．そのためピクセルサイ
ズは 9um 角となっており全ピクセル数は 112pixel × 112pixel である．1 ブロックに 16 ピ
クセルで 7 ブロックを並行読み出しができる．

図 5.4: NMOS・PMOS のミドルシリコン層41

図 5.5: FPIX2(左) と FPIX3(右) の 1 ピクセルのレイアウト，FPIX3 では 2 つの NMOS(赤丸で囲った青と緑の構造物) と 4 つの PMOS(赤丸で囲っていないもの) とを個別の SOI2層で覆っている．

図 5.6: FPIX2(左) と FPIX3(右) のデコーダー領域のレイアウト42図 5.7: FPIX3 の全レイアウト43図 5.8: FPIX3 のピクセルレイアウトとピクセル回路

5.3

DAQ システム

FPIX3 の読み出しはローリングシャッター方式によって行っている．これはピクセルサ
イズを小さくするためにピクセル回路内にストレージキャパシタを作っておらず順次ピク
セルの読み出しをする必要があるためである．図 5.8 のピクセル回路の P3 トランジスタのゲート電圧はその行のピクセルの読み出しが終わり次の行の読み出しが行われている時にオフセット値にリセットされる．そのピクセルが次に読み出されるのはすべての行の読
み出しが終わり一周した時である．各ピクセルでの電荷収集のタイミング少しずつ異なっているが積分時間はすべての行の読み出しが終わる時間で一定になっている．
DAQ 環境は FPIX2 での DAQ 環境を併用している．積分時間は各ピクセルで読み出しを行い ADC 変換をする時間である Scan Time によって決まる．したがって各々のピクセ
ルの積分時間は 16×127×ScanTime である．今回の測定では Scan Time を 280us に設定
している．
FPIX3 ではサブボード (図 5.9) と SEABAS2(図 5.10) を用いて 7 ブロック並行読み出しを行っている．サブボードは逆バイアス電圧や各ミドルシリコン電圧等を外部から印加をする端子群やセンサー内の制御信号をモニターする端子がある．センサーからの信号はこのサブボードから SEABAS2 に読み出される．SEABAS2 は 2 つの FPGA と 16 個の ADCを持っており，これによってセンサーの合計 7 つのアナログ信号出力端子の並列読み出しが可能となっている．センサーからのアナログ信号は ADC でデジタル信号に変換された
後イーサネットを介して PC の DAQ プログラム (図) に送られる．

5.4

照射試験

QST・高崎量子応用研究所のコバルト第 1 棟第 2 照射室にてコバルト 60 によるガンマ線照射行った．照射量は 200kGy，500kGy，1MGy をあてた．照射中は室温で，FPIX3 の全端子を GND に接続した．照射中の位置は図 5.12 の通りに設置した．

44

図 5.9: FPIX3 用サブボード

図 5.10: SEABAS245

図 5.11: DAQ プログラム

図 5.12: 照射中設置位置

表 5.1: 照射量
ガンマ線照射日 照射量 [kGy] 照射時間 [hours]
2017. 1. 6-11. 200. 500. 1000.
100

46

図 5.13: 設置後の様子

5.5

放射線耐性評価

5.5.1

IV 特性

各照射量の FPIX3 の照射前及び照射後の IV 特性は図 5.14-図 5.16 になった．

図 5.14: 200kGy 照射した FPIX3 の IV 特性

47

図 5.15: 500kGy 照射した FPIX3 の IV 特性

図 5.16: 1MGy 照射した FPIX3 の IV 特性

48

5.5.2

ミドルシリコン電圧の決定方法

FPIX3 は I/O 領域，デコーダー領域の NMOS，デコーダー領域の PMOS，ピクセル領
域の NMOS，ピクセル領域の PMOS の 5 つのミドルシリコン層に対して異なる Vsoi2 を印加することができる．FPIX3 の回路全体に TID 損傷を受けているため，それぞれの領域で適切な Vsoi2 を決めなければならない．センサーで誘起された電荷はピクセル回路で積分され，デコーダーでピクセルのアドレス指定をした後にその積分された信号が I/O 部
を経て外部へ出力される．したがって Vsoi2 の決定には外部から順番に I/O 領域，デコー
ダー領域，ピクセル領域で決定した．

Vsoi2-I/O の決定
I/O 領域には NMOS 及び POMS のダイオード接続による保護トランジスタを設けている (図 5.17)．照射後，正に帯電した BOX 層の影響でしきい値電圧が低下し PMOS は OFF状態のままであるが NMOS は ON 状態になる．外部に出力される電圧は Vss となり I/O
領域は正常に動作しなくなる．ここで Vsoi2 に負の電圧を印加すると BOX 層からの影響を打ち消し，しきい値電圧が上昇するため NMOS は OFF 状態になる．しかし，Vsoi2 の電圧を下げすぎてしまうと PMOS が ON 状態となるため，外部に出力される電圧は Vddとなりこれもまた I/O 領域は正常に動作しない．したがって NMOS 及び PMOS がともにOFF 状態になる Vsoi2 を決定する必要がある．

図 5.17: I/O 領域の保護ダイオード

I/O 領域の適切な Vsoi2 を調べる際には，デコーダー領域とピクセル領域の Vsoi2 は
GND に接続した．I/O 領域の Vsoi2 を変えながら VHB・VLBIN の出力電圧を，サブボー
ド上のモニター用端子を用いて測定した．VHB・VLBIN はデコーダー領域の回路で生成されるが，この段階ではデコーダー領域には適正な Vsoi2 を印加していないため，VHB・49

VLBIN の値自体は考慮しない．図 5.18 −図がそれぞれ 200kGy，500kGy，1MGy の I/O
領域の Vsoi2 による出力信号の変動である．
各グラフにおいてプラトーな領域が I/O 領域が正常に動作している Vsoi2 であると考えられる．プラトーな領域うち 3 つの測定点の平均値の± 10 ％に入る電圧を I/O 領域での適正な Vsoi2 とする．表 5.2 が各照射量に対する I/O 領域での適正な Vsoi2 である．
表 5.2: 各照射量に対する I/O 領域での適正な Vsoi2
照射量 [kGy] Vsoi2-I/O[V]200kGy-3 -12500kGy-4 -141MGy-5 -18

図 5.18: I/O 領域の Vsoi2 による VHB・VLBIN の変動：200kGy

50

図 5.19: I/O 領域の Vsoi2 による VHB・VLBIN の変動：500kGy

図 5.20: I/O 領域の Vsoi2 による VHB・VLBIN の変動：1MGy

51

Vsoi2-decoder の決定
デコーダー領域は読みだすピクセルのアドレスを指定する回路と読み出し回路に必要な電圧を作る回路がある．アドレスの指定はデジタル的なスイッチの ON/OFF によるもの
であり I/O 領域の Vsoi2 のように正常に動作する Vsoi2 の範囲はある程度広いと考えられる．実際に光応答を確認するためには RSTV 特性が十分にダイナミックレンジをもっている必要がある．
したがって RSTV=100mV の時の平均 ADC が最小になる電圧をデコーダー領域の適正な Vsoi2 とした．VDET は-60V，I/O 領域の Vsoi2 は-6V，ピクセル領域の Vsoi2 は GNDとした．デコーダー領域のミドルシリコン層は NMOS と PMOS で分かれているため，先にNMOS の Vsoi2(Vsoi2-decN) を 0V に固定して PMOS の Vsoi2(Vsoi2-decP) を決定した
あと，PMOS の Vsoi2 をその値に固定して NMOS の Vsoi2 を決定した．図 5.21，図 5.23，
図 5.25 は NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動である．ここでデコーダー領域における PMOS の適正な Vsoi2 を 200kGy では 15V，500kGy
では 30V，1MGy では 30V とした．次に図 5.22，図 5.24，図 5.26 が PMOS の Vsoi2 を固定した時の NMOS の Vsoi2 による平均 ADC の変動である．以上からデコーダー領域の
適正な Vsoi2 を表 5.3 にまとめた．
表 5.3: 各照射量に対するデコーダー領域での適正な Vsoi2
照射量 [kGy] Vsoi2-decN[V] Vsoi2-decP[V]200kGy-16-15500kGy
-20
-30
1MGy
-26
-30

52

図 5.21: NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：
200kGy

図 5.22: PMOS の Vsoi2 を− 15V にした時の NMOS の Vsoi2 による平均 ADC の変動：
200kGy53

図 5.23: NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：
500kGy

図 5.24: PMOS の Vsoi2 を-30V にした時の NMOS の Vsoi2 による平均 ADC の変動：
500kGy54

図 5.25: NMOS の Vsoi2 を 0V にした時の PMOS の Vsoi2 による平均 ADC の変動：1MGy

図 5.26: PMOS の Vsoi2 を-30V にした時の NMOS の Vsoi2 による平均 ADC の変動：
1MGy

55

Vsoi2-pixel の決定
ピクセル領域の Vsoi2 の決定にはピクセル回路特性 (RSTV 特性) と赤色レーザーによる
光応答によって決めた．VDET は-60V，I/O 領域の Vsoi2 は-6V，デコーダー領域の Vsoi2は表の通りに設定した．ピクセル領域もミドルシリコン層は NMOS と PMOS で分かれているため，先に NMOS の Vsoi2(Vsoi2-pixN) を 0V に固定して PMOS の Vsoi2(Vsoi2-pixP)を決定したあと，NMOS の Vsoi2 を決定した．図 5.27，図 5.29，図 5.31 は NMOS の Vsoi2
を 0V にした時の PMOS の Vsoi2 による RSTV 特性の変動である．ここで各照射量に対するピクセル領域における PMOS の適正な Vsoi2 を-8V，-10V，-11V とする．図 5.28，図5.30，図 5.32 は PMOS の Vsoi2 を固定した時の NMOS の Vsoi2 による RSTV 特性の変動である．以上からピクセル領域の適正な Vsoi2 を表 5.4 にまとめた．また図 5.33-図 5.38
は Vsoi2 を変えた時の赤外線レーザー (IR) の応答である．
表 5.4: 各照射量に対するピクセル領域での適正な Vsoi2
照射量 [kGy] Vsoi2-pixN[V] Vsoi2-pixP[V]200kGy-9-8500kGy
-9
-10
1MGy
-10
-11

RSTV:FPIX3_double_VPIXSOI2N=0V_bias60V

RSTV:FPIX3_double_VPIXSOI2P=-8V_bias60V
VPIXSOI2P=0V
VPIXSOI2P=-5V

4500

VPIXSOI2P=0V

ADC[ADU]

ADC[ADU]

VPIXSOI2P=-8V
VPIXSOI2P=-9V

4000

VPIXSOI2P=-7V
VPIXSOI2P=-8V

VPIXSOI2P=-15V

3500

3000

3000

2500

2500

2000

2000

1500

1500

1000

1000

500

500

400

600

800

0
0

1000 1200 1400 1600 1800
RSTV[mV]VPIXSOI2P=-9V
VPIXSOI2P=-10V

3500

200

VPIXSOI2P=-6V

4000

VPIXSOI2P=-10V
VPIXSOI2P=-11V
VPIXSOI2P=-12V
VPIXSOI2P=-15V

00

VPIXSOI2P=-5V

4500

VPIXSOI2P=-6V
VPIXSOI2P=-7V

200

400

600

800

1000 1200 1400 1600 1800
RSTV[mV]

図 5.27: NMOS の Vsoi2 を 0V にした時の 図 5.28: PMOS の Vsoi2 を− 8V にした時のPMOS の Vsoi2 による RSTV 特性の変動：NMOS の Vsoi2 による RSTV 特性の変動：
200kGy200kGy56

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXN=0V

4000

VSOIPIXN=0V
VSOIPIXN=-3V

4500

VSOIPIXP=-6V
VSOIPIXP=-7V

ADC[ADU]

ADC[ADU]

4500

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXP=-10V
VSOIPIXP=0V
VSOIPIXP=-5V

VSOIPIXP=-8V
VSOIPIXP=-9V

VSOIPIXN=-5V
VSOIPIXN=-7V
VSOIPIXN=-8V

4000

VSOIPIXP=-10V
VSOIPIXP=-11V
VSOIPIXP=-12V
VSOIPIXP=-15V

3500

VSOIPIXN=-9V
VSOIPIXN=-10V
VSOIPIXN=-15V

3500

3000

3000

2500

2500

2000

2000

1500

1500

1000

1000

500

500

0
0 200 400 600 80010001200140016001800
RSTV[mV]

00 200 400 600 80010001200140016001800
RSTV[mV]

図 5.29: NMOS の Vsoi2 を 0V にした時の 図 5.30: PMOS の Vsoi2 を− 10V にした時PMOS の Vsoi2 による RSTV 特性の変動：の NMOS の Vsoi2 による RSTV 特性の変動：
500kGy500kGy

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXN=0V

4000

RSTV:FPIX3_No5_500kGy_bias60V_VSOIPIXP=-11V
VSOIPIXP=0V
VSOIPIXP=-5V

VSOIPIXN=0V
VSOIPIXN=-3V

4500

VSOIPIXP=-6V
VSOIPIXP=-7V

ADC[ADU]

ADC[ADU]

4500

VSOIPIXP=-8V
VSOIPIXP=-9V

VSOIPIXN=-5V
VSOIPIXN=-7V
VSOIPIXN=-8V
VSOIPIXN=-9V

4000

VSOIPIXP=-10V
VSOIPIXP=-11V
VSOIPIXP=-12V
VSOIPIXP=-15V

VSOIPIXN=-15V

3000

3000

2500

2500

2000

2000

1500

1500

1000

1000

500

500

0
0 200 400 600 80010001200140016001800
RSTV[mV]

VSOIPIXN=-10V
VSOIPIXN=-11V

3500

3500

0
0

200

400

600

800

1000 1200 1400 1600 1800
RSTV[mV]

図 5.31: NMOS の Vsoi2 を 0V にした時の 図 5.32: PMOS の Vsoi2 を− 11V にした時PMOS の Vsoi2 による RSTV 特性の変動：の NMOS の Vsoi2 による RSTV 特性の変動：
1MGy
1MGy

57

図 5.33: Vsoi2-pixN = 0，Vsoi2-pixP = 0 の 図 5.34: Vsoi2-pixN = -10，Vsoi2-pixP = -9
IR 応答：1MGyの IR 応答：1MGy

図 5.35: Vsoi2-pixN = -8，Vsoi2-pixP = -11 図 5.36: Vsoi2-pixN = -10，Vsoi2-pixP =の IR 応答：1MGy-11 の IR 応答：1MGy

図 5.37: Vsoi2-pixN = -12，Vsoi2-pixP = 図 5.38: Vsoi2-pixN = -10，Vsoi2-pixP =-11 の IR 応答：1MGy-13 の IR 応答：1MGy

58

5.6

赤外線レーザー応答

適正な Vsoi2 を印加した時の赤外線レーザーに対する信号応答の逆バイアス電圧依存性を測定した．Vsoi2 を表 5.3，5.4，RSTV を 1400mV に設定し，2000 イベントに対してピ
クセルごとにペデスタルを差し引いた．図 5.43，図 5.45，図 5.47 はレーザーを入射したピクセルを中心に 11 × 11，図 5.44，図 5.46，図 5.48 は 3 × 3 ピクセルの出力 ADC の和である．
1MGy と 500kGy において照射後の出力が照射前の出力と同程度となっており，適正な
Vsoi2 を印加することによって TID 損傷による回路特性の変動を十分に回復することができた．
200kGy の出力が落ちてしまったのは RSTV 特性の傾きが緩やかになってしまったためであり Vsoi2 の再検討が必要である．

図 5.39: 照射前の IR 応答

図 5.40: 1MGy 照射前の IR 応答

図 5.41: 500kGy 照射前の IR 応答

図 5.42: 200kGy 照射前の IR 応答

59

図 5.43: 赤外線レーザー応答の逆バイアス電圧依存性 (11 × 11)：200kGy

図 5.44: 赤外線レーザー応答の逆バイアス電圧依存性 (3 × 3)：200kGy

60

図 5.45: 赤外線レーザー応答の逆バイアス電圧依存性 (11 × 11)：500kGy

図 5.46: 赤外線レーザー応答の逆バイアス電圧依存性 (3 × 3)：500kGy

61

図 5.47: 赤外線レーザー応答の逆バイアス電圧依存性 (11 × 11)：1MGy

図 5.48: 赤外線レーザー応答の逆バイアス電圧依存性 (3 × 3)：1MGy62

第 6 章 結論
KEK 測定器開発室と共同で進めている科学研究費助成事業の新学術領域研究「３次元半導体検出器で切り拓く新たな量子イメージングの展開」（平成 25〜29 年度）のもとで，
高エネルギー分野への応用にむけた SOI ピクセル検出器の研究開発をしている．
トランジスタ TEG である TrTEG8 をもちいてガンマ線 (100kGy) 照射中の各端子にかけるバイアス電圧条件を変えて TID 補償の依存性検証した．照射中にバイアスを印加したトランジスタの TID 補償の違いが確認できた．NMOS において照射中 Vsoi2=0V よりも照射中 Vsoi2=-5V の方が全トランジスタの平均 Vth の差が小さい．SOI2 層 (n 型) に負の電圧を印加することで BOX 層の正孔が逃げやすくなったため，BOX 層でのホールの電荷量が少なくなり Vth 変動が小さくなったと考えられる．また放射線によるトランジスタの特性変動は BOX 層全体からの影響だけでなく GOX やトランジスタ近傍の電場分布の影響も存在する可能性を示唆した．
高放射線耐性を目的に LDD 濃度を上げたテストサンプル PTEG を用いて 2MGy までの放射線に対する TID 補償を検証した．PMOS において従来の LDD 濃度水準のテストサン
プルは 100kGy(1Mrad) を超えるとトランスコンダクタンスが 80% 以上劣化するのに対して LDD 濃度変更したテストサンプルはトランスコンダクタンスの変動が 1MGy(10Mrad)までは 30% 以内に抑える事がわかった．
LDD 不純物濃度変更及び NMOS・PMOS のミドルシリコン電圧の個別制御によって高い放射線耐性を有する SOI ピクセル検出器として FPIX3 を設計した．ガンマ線 ( 1MGy)照射実験を行い動作検証と IR 応答をみた．1MGy と 500kGy において照射後の出力が照射前の出力と同程度となっており，適正な Vsoi2 を印加することによって TID 損傷による回路特性の変動を十分に回復することができた．1MGy を超える SOI ピクセル検出器の実現は世界で初めてである．

63

謝辞

本論文は多くの方々の手助けと指導を頂いて完成することが出来ました．協力いただいた皆様に心から感謝いたします．
本研究で直接指揮をとって頂いた原和彦先生には様々な場面でお世話になりました．二人で一緒に照射で高崎に行くことも何度もありました．中には迷惑をかけてしまったこともありましたが原先生との思い出は今後忘れることはないと思います．
高エネルギー加速器研究機構の SOI グループの皆様には KEK でのミーティングや金沢の研究会でお世話になりました．特に新井康夫先生，三好敏喜先生，倉知郁生先生には，
まだ SOI の知識が乏しい私に親身に指導をしてくださったり相談に乗ってくださりました．私はこれで SOI を離れてしまいますが今後 SOI の発展をお祈りしています．
指導教員である金信弘先生はこの修論の添削をしてもらったりと違う研究グループですが親身に面倒を見ていただきました．また素粒子実験室の受川史彦先生，武内勇司先生，
佐藤構二先生にはことあるごとに研究の指導をしていただきました．本当にありがとうご
ざいます．
素粒子実験研究室 SOI グループとして一緒に研究をしていた関川くんと後輩の遠藤くんとはわからないところを一緒に話したり研究会や学会等で楽しい時間を過ごせました．
また本多俊介先輩も FPIX3 の設計を進めていく上でお世話になった先輩です．分からないところを教えていただいたり，アドバイスを頂いたりととても頼りになりました．
素粒子実験室の先輩の方々，同期の方々は普段から話相手になっていただいたり一緒に食事に行っていただいたりとこの大学院 2 年間は一番充実した日々を過ごせたように思います．これからも変わらない付き合いをお願いできればと思います．

最後に陰ながら私を支えていただいた家族とここまで読んでくださった読者の皆様に心から感謝しつつ，筆を置きたいと思います．これからも多くの方々のお世話になると思いますがよろしくお願いします．

64

参考文献

[1] William R.Leo, ”Techniques for Nuclear and Particle Physics Experiment” ,Spiringer-Varlag (1987).
[2] Behzad Razavi, 「アナログ CNOS 集積回路の設計 基礎編」(黒田忠宏監訳), 丸善出
版 (2003).
[3] B.L. アンダーソン，R.L. アンダーソン，「半導体デバイスの基礎 上」，シュプリン
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[4] 柳井久義，菅野卓雄，「電子通信学会編 半導体電子工学」，コロナ社 (1964).
[5] 徳山巍，「エレクトロニクス技術全書

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[6] SOIPIX collaboration group: KEK, JAXA/ISAS, U. of Tsukuba, U. of Osaka, Tohoku U.,Kyoto U., Kyoto U. of Education, RIKEN, U. of Hawaii, SLAC, LBNL, U.
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[12] 瀬賀智子，「埋め込み p 型ウェル構造を持つ SOI ピクセル検出器の放射線耐性」，筑波大学数理物質科学研究科修士論文 (2010).
[13] 小野喜将，「高エネルギー実験のための SOI 技術を用いた PIXOR(PiXel OR) 半導体検出器の開発」，東北大学大学院理学研究科物理学専攻修士論文 (2010).
[14] 本多俊介，「2 層埋込酸化膜構造をもつ SOI ピクセル検出器の TID 放射線耐性の評価」，
筑波大学物理学類卒業論文 (2013)．
[15] 飛田尚志，「2 層埋込酸化膜構造をもつ SOI 素子の放射線蓄積による損傷の評価」，筑波大学物理学類卒業論文 (2014)．
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[16] 本多俊介，「2 層埋込酸化膜構造をもつ SOI ピクセル検出器の基礎特性および放射線耐性の研究」，筑波大学数理物質科学研究科修士論文 (2015)．
[17] 関川大介，「SOI ピクセル検出器による荷電粒子検出」，筑波大学物理学類卒業論文(2015)．
[18] 飛田尚志，「二層埋込酸化膜構造を持つ SOI ピクセル検出器回路の放射線損傷の補償」，
筑波大学数理物質科学研究科修士論文 (2016)．
[19] 浅野麻莉，「高エネルギー実験のための２層埋込酸化膜構造を持つ SOI ピクセル検出器の開発研究」，筑波大学数理物質科学研究科修士論文 (2016)．