平成 19 年度プログレスレポート(SOI Pixel 検出器開発グループ)
2007.3.31(4.9 revised)[メンバー]KEK 素核研: 新井康夫（代表）、海野義信、寺田進、池上陽一、坪山透、羽澄昌史、
田島治、後田裕、高力孝
新潟大学：川崎健夫
筑波大学：原和彦, 三宅秀樹
東京工業大学：石野宏和
JAXA 宇宙科学研究本部：池田博一
Univ. of Hawaii : Gary Varner, Elena Martin,
Stanford Linear Accelerator Center : Hiro Tajima[レビューワ]
杉本康博 (KEK)、竹谷篤（理研）、（廣瀬和之(JAXA)）

1. まとめ平成 18 年度の活動は大きくまとめると次の 3 点があげられる。
(1) 昨年度初めて試作を行なった SOI (Silicon-On-Insulator) Pixel/Strip/Frontend Electronics の試験。電気的な試験を終えた後、レーザー光による画像の取得(図 1)、β 線への応答の測定と進み、ほぼ目的とする成果を上げる事が出来た。
(2) SOI Pixel の技術を拡大させる為に、多くの国内外の会議で発表を行なった (表 1)。成果のいくつかは論文にまとめた（表 2）。
(3) 上記発表を通じ多くのユーザーに呼びかけ、KEK 主導の初めての MPW(Multi Project
Wafer)を行なった。これには LBL, FNAL を始めとする国外からの設計も含め 17 設計が集まり成功させる事が出来た(表 3、図 2)
この他にも、TCAD のシミュレーションや、チップの薄化に向けた試験等も行なった。また、SOI の放射線耐性を測定する為のサイクロトロンの陽子ビームを使った放射線試験も行なうことが出来た。
また、３月６日には KEK において、第１回の SOI Detector R&D Workshop を開催し、５０名以上の参加を得た。これにはビデオ会議システムを通じて、Hawaii Univ. , LBL, FNAL, BNLからの参加を得、発表もしてもらった。また、沖電気からも８名の方に来ていただき、２件の発表をしていただいた。Workshop のプログラムを
表 4 に示す。また発表のスライドは http://kds.kek.jp/conferenceDisplay.py?confId=8 (アカウント'kek'/'!kek#japan')からダウンロードすることが出来る。この中から、活動内容のまとめとして、新井の発表のスライドを後ろに Appendix として付ける。

-1-

会議名
物理学会
SNIC06
FEE2006
STD6
Vertex 2006
LECC
IEEE NSS
物理学会
ViennaConference
Instrumentation
物理学会

表 1 SOI Pixel についての会議での主な発表
場所
開催日
発表者
2006. 3/27-30
愛媛大学
新井(KEK)
SLAC
4/3-6
新井(KEK)
Perugia
5/15-19
池田（JAXA)
Carmel
9/11-15
新井(KEK)、池上(KEK)
池田(JAXA)Perugia
9/25-29
坪山(KEK)
Valencia
9/25-29
石野（東工大）San Diego
10/29-11/4
新井(KEK)
Hawaii10/29-11/4
石野（東工大）, 三宅（阪大）
羽澄（KEK)on Vienna
2007.2/19-24
坪山（KEK)
首都大学東京3/25-28

新井(KEK)、望月(筑波大）

表 2。発表論文(1) "First Results of 0.15um CMOS SOI Pixel Detector", Y. Arai, M. Hazumi, Y. Ikegami, T.
Kohriki, O. Tajima, S. Terada, T. Tsuboyama, Y. Unno, H. Ushiroda, H. Ikeda, K. Hara, H. Ishino,
T. Kawasaki, E. Martin, G. Varner, H. Tajima, M. Ohno, K. Fukuda, H. Komatsubara, J. Ida, SNIC
Symposium, Stanford, California, 3-6 April 2006, SLAC-PUB-12079, KEK preprint, 2006-34,
SLAC Electronic Conference Proceedings Archive (SLAC-R-842, eConf: C0604032) PSN-0016.
http://www.slac.stanford.edu/econf/C0604032/papers/0016.PDF(2) "Development of a CMOS SOI Pixel Detector", Y. Arai, M. Hazumi, Y. Ikegami, T. Kohriki, O.
Tajima, S. Terada T. Tsuboyama, Y. Unno, Y. Ushiroda, H. Ikeda, K. Hara, H. Ishino, T. Kawasaki,
H. Miyake, E. Martin, G. Varner, H. Tajima M. Ohno, K. Fukuda, H. Komatsubara, J. Ida,
Proceedings of 12th Workshop on Electronics for LHC and Future Experiments (LECC 2006),
25-29 September 2006, Valencia SPAIN.
(3) "R & D of a pixel sensor based on 0.15 μm fully depleted SOI technology", Toru Tsuboyama,
Yasuo Arai, Koichi Fukuda, Kazuhiko Hara, Hirokazu Hayashi, Masashi Hazumi, Jiro Ida, Hirokazu
Ikeda, Yoichi Ikegami, Hirokazu Ishino, Takeo Kawasaki, Takashi Kohriki, Hirotaka Komatsubara,
Elena Martin, Hideki Miyake, Ai Mochizuki, Morifumi Ohno, Yuuji Saegusa, Hiro Tajima, Osamu
Tajima, Tomiaki Takahashi, Susumu Terada, Yoshinobu Unno, Yutaka Ushiroda and Gary Varner.
Sep. 2006, Perugia, Italy, Vertex 2006, submitted to Nucl. Instr. and Meth. A.
(4) "Monolithic Pixel Detector in a 0.15µm SOI Technology", Y. Arai, M. Hazumi, Y. Ikegami, T.
Kohriki, O. Tajima, S. Terada, T. Tsuboyama, Y. Unno, H. Ushiroda, H. Ikeda, K. Hara, H. Ishino,
T. Kawasaki, E. Martin, G. Varner, H. Tajima, M. Ohno, K. Fukuda, H. Komatsubara, J. Ida, H.
Hayashi, IEEE Nuclear Sci. Symposium, San Diego, Oct. 29 - Nov. 4, 2006, Conference Record.
(5) "Evaluation of OKI SOI Technology", Y. Ikegami et al., presented at the 6th Hiroshima
symposium of Development and Application of semiconductor tracking devices, Sep. 11-15, 2006,
Carmel, California, U.S.A., and submitted for publication in Nucl. Instr. Meth.
(6) "R&D of a pixel sensor based on 0.15 μmfully depleted SOI technology", Toru Tsuboyama,
Yasuo Arai, Koichi Fukuda, Kazuhiko Hara, Hirokazu Hayashi, Masashi Hazumi, Jiro Ida, Hirokazu
Ikeda, Yoichi Ikegami, Hirokazu Ishino, Takeo Kawasaki, Takashi Kohriki, Hirotaka Komatsubara,
Elena Martin, Hideki Miyake, Ai Mochizuki, Morifumi Ohno, Yuuji Saegusa, Hiro Tajima, Osamu
Tajima, Tomiaki Takahashi, Susumu Terada, Yoshinobu Unno, Yutaka Ushiroda and Gary Varner,
submitted to Nucl. Instr. and Meth A.

-2-

図 1。最初の SOIPIX によるイメージ撮影。

表 3。第 1 回 MPW ラン設計チップ
Top Cell Name

Chip size

Affiliation

Designer(s)VARPIXEL

2.4 mmOsaka Univ.

H. Miyake

TOPPIXN

2.4 mmKEK

Y. Arai

OKI06122.4 mmTokyo Univ.

H. Takahashi, K. Shimazoe, Fuiwara

Achip

2.4 mmLBL

P. Denes

OKI_TOP

2.4 mmFNAL(BNL)

G. Deptuch

ATEG

2.4 mm

JAXA/ISAS

H. Ikeda

BTEG

2.4 mm

JAXA/ISAS

H. Ikeda

CTEG

2.4 mm

JAXA/ISAS

H. Ikeda

isas_set0612

2.4 mm

JAXA/ISAS

D. Kobayashi

RADFET1

2.4 mmKEK

T. Tsuboyama

HawaiiNSUBSTRATE

5.0 mmUniv. of Hawaii

E. Martin, G. VarnerdetectorPOLY

5.0 mmKEK

T. Tsuboyama

TOP_PIXELSTRIP

5.0 mmKEK

Y. Ikegami, Y. Arai

TOP_8PREAMP

5.0 mmKEK

Y. Ikegami

TOPTEG2

5.0 mmKEK

Y. Arai

TOPINTPIX

5.0 mmKEK

Y. Arai

TOPCOUNT

10.2 mmKEK

Y. Arai-3-図 2。12 月に設計を終えた計数型ピクセル検出器(10mm 角）。

表 4。第１回 SOI Detector R&D Workshop プログラム(2007.3.6)--------------------------------------------------------------------------------------------------------------------------First SOI Detector R&D Workshop (Tuesday 06 March 2007)(KEK(Bldg. 3 Seminar Hall))
Session 1
10:00 Opening Remark (Takahiko Kondo (KEK, Head Physics Division II) )10:10 SOI Detector R&D : Past & Future (Yasuo ARAI (KEK) )10:40 Oki Fully Depleted SOI Technology for Ultra Low Power Applications (Jiro Ida (OKI ElectricIndustru Co. Ltd.) )11:20 SOI Strip Test & Design (Toru Tsuboyama (KEK) )11:50 Front-end circuit design in FD-SOI (Hirokazu Ikeda (JAXA/ISAS) )Session 2
13:30 SOI Pixel Design : Univ. of Hawaii (video) (Elena Martin (Univ. of Hawaii) )13:55 SOI Pixel Design : LBL (video) (Peter Denes (LBL) )14:15 SOI Pixel Design : FNAL/BNL (video) (Grzegorz Deptuth (BNL(FNAL)) )14:35 Design of High Voltage MOS Transistor using TCAD (Hirokazu Hayashi (OKI ElectricIndustru Co. Ltd.) )14:55 SOI Detector Simulation by ENEXSS (Masashi Hazumi (KEK) )Session 3
15:40 SOI Pixel Design : X-ray Counting Pixel (Yasuo Arai (KEK) )16:00 SOI Radiation Damage Test & Chip Design (Youichi Ikegami (KEK) )16:25 Discussion : Future Collaboration (Yasuo Arai (KEK) )16:45 Summary (Junji Haba (KEK) )---------------------------------------------------------------------------------------------------------------------------4-

2. 来年度計画
当初 3 年間でスタートした計画も、平成 19 年度で 3 年目を迎える。平成 19 年度は、今年度試作したチップの検証をし SOI 検出器の理解を深めると共に、3 年間のまとめとして、さらに実用化、高性能化に近づけたチップを試作し、当初の目的を達成する。主な内容を以下に示す。

2.1. 1st MPWラン チップの試験
今年度試作した多くの TEG チップに対して、電気特性試験、レーザー光/X 線試験、耐放射線性試験等を行う予定である。さらに、上記試験が順調に行った場合には、放射光やテス
トビームを用いた検出器試験も検討する。

2.2. 第2回MPWラン
来年度も今年度に引き続き、より多くのユーザーを集め、MPW(Multi Project Wafer, 相乗りチップ）を行なう予定である。しかしながら、沖電気の 0.15um プロセスが八王子事業所から宮城に移転する為、次回プロセスは１２月頃となる。また、事業所が変わるため、今までよりも設計／製作の自由度が狭まる恐れが有るが、この点に関して現在沖電気と協議中である。

2.3. 薄型化
今年度試験的に ATLAS Si センサーと SOI Pixel チップの薄化(~100um)を行なった。薄化に伴ってチップのそりやリーク電流の増加が観測されているので、来年度も引き続きこの課題に取り組む。

2.4. TCAD Simulation
3 次元 TCAD(ENEXSS)の講習会等を開きながら、よりユーザーを増やし、チップ設計に反映出来るようなプロセス/デバイスシミュレーションを行なう。また、シミュレーションに放射線による電荷生成等の効果の取り込み、GEANT 等の他のシミュレーターとのインターフェースの開発も行ないたい。
以上-5-Appendix:

SOI Detector R&D: Past & Future
1st SOI Detector R&D Workshop
KEK, Mar. 6, 2007
Yasuo Arai (KEK)KEK Detector Technology Project : [SOIPIX Group, http://rd.kek.jp/project/soi/]
Y. Arai, Y. Ikegami, H. Ushiroda, Y. Unno, O. Tajima, T. Tsuboyama, S. Terada,
M. Hazumi, T. Kohriki, H. IkedaA, K. HaraB, H. IshinoC, T. KawasakiD, H. MiyakeB,
K. HanagakiH, Gary VarnerE, Elena MartinE, Hiro TajimaF,
Y. HayashiG, M. OhnoG, K. FukudaG, H. KomatsubaraG, J. IdaG
KEK, JAXAA, U. TsukubaB, TITC, Niigata U.D, U. HawaiiE, SLACF,OKI Elec. Ind.
Co.G, Osaka Univ.H
2007.3.6 yasuo.arai@kek.jp

1

OUTLINE
1. History
2. SOI Pixel Process
3. FY05 MPW Run
4. FY06 MPW Run
5. Summary

2007.3.6 yasuo.arai@kek.jp2

Two Years ago... Unno san said (Detector W.S.@KEK, April 2005)

SOI Monolitic Detector!
2007.3.6 yasuo.arai@kek.jp

3History'05.4: Detector R&D workshop @KEK. Express interests
on SOI Pixel.
5: Create SOIPIX group, and propose SOI Pixel R&D
to KEK Detector Technology Project (Generic R&D).
6: Negotiate with OKI Electric Industry Co. Ltd.
7: Start SOI detector R&D with OKI.
10: First TEG designs submitted for 0.15µm SOICMOS process.
'06.1: Characteristics of substrate p-n junctions
were measured successfully.
ENEXSS TCAD simulator was introduced.
3: Process of the 1st TEG chips was finished.
2007.3.6 yasuo.arai@kek.jp

4History(2)'06.4-7: Response to Laser light was measured in strip
TEG.
First Picture was taken with 32x32 SOI Pixel.
Good response to Sr90 !-ray was confirmed.
4-10: Presentation at conferences (SNIC06, STD6,
Vertex, LECC, NSS, JSP ...)
12: 2nd TEG Submissions by
Multi Project Wafer (MPW)
run with 17 designs.
'07.3 : 2nd TEG process is almost
finished. --> Test now!
2007.3.6 yasuo.arai@kek.jp

5Feature of SOI--> Ida san's Talk
Full Dielectric Isolation :Latchup Free, Small Area
! Low Junction Capacitance :High Speed, Low Power! No Well junction, Thin Film :Low Leakage, Low Vth Shift (~300 ºC)! Small Active Volume :High Soft Error Immunity!

2007.3.6 yasuo.arai@kek.jp

6

SOI Wafer Fabrication!UNIBONDTM, SOITEC"

microbubbles
hydrophilic
bonding~500oC

CMOS(Low R)

Sensor(High R)
2007.3.6 yasuo.arai@kek.jp

7

Features of SOI Monolithic Pixel detector!

Bonded Wafer (High Resistive Substrate + Low Resistive Top Si).

!

Standard CMOS Electronics (NMOS, PMOS, MIM Cap etc. can be used).

!

Monolithic Detector, No Bump Bonds (Lower cost, Thin Device).

!

High density (Smaller Pixel Size is possible).

!

Small capacitance of the sense node (High gain V=Q/C)!

Industrial standard technology (Cost benefit and Scalability)

Explore possibility of SOI
detector for future experiments(ILC, SLHC, Super-Belle etc.)
and other applications(Medical, Material etc.)
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8

SOI Pixel Process
Process

0.15µm Fully-Depleted SOI CMOS process,1 Poly, 5 Metal layers (OKI Electric Industry Co. Ltd.).

SOI wafer

Wafer Diameter: 150 mm",Top Si : Cz, ~18 #-cm, p-type, ~40 nm thickBuried Oxide: 200 nm thickHandle wafer: Cz!>1k #-cm (n-type), 650 µm thick (SOITEC)

Backside

Thinned to 350 µm, and plated with Al (200 nm).

p+/n+ Implant andContact formation

2007.3.6 yasuo.arai@kek.jp

9

Metal contact & p+ implantAl

2007.3.6 yasuo.arai@kek.jp

10

n+ - backp-n junction I-V characteristics

p+ - back""Good Diode
Characteristic
Substrate is n type.
~700 #-cm(~6 x 1012 cm-3)

2007.3.6 yasuo.arai@kek.jp

11

FY05 MPW run

6"" MPW wafer
2.5 mm (chip)

20 µm(pixel)2007.3.6 yasuo.arai@kek.jp

12Pixel TEG

CMOS Active Pixel
Sensor Type
20 µm x 20 µm
32 x 32 pixels

2007.3.6 yasuo.arai@kek.jp

13

Pixel Layout
Window for Light
Illumination(5.4 x 5.4 um2)

p+ junction

Storage Capacitance(100 fF)
2007.3.6 yasuo.arai@kek.jp

14

Pixel I-V characterisitic

Vbreak ~ 100 V

Hot Spot observed with infrared
cameraI = 40 µA, T = 1 min

Corner of the bias ring

# Smooth the corner at next submission.
(only 45o allowed by design rule in previous run. next +30o and 60o)

2007.3.6 yasuo.arai@kek.jp

Laser Image

15

Plastic Mask

32x32 image view with 670nm
Laser and plastic mask

Vdet = 10 V Laser (670 nm)
Exposure Time = 7 µs
2007.3.6 yasuo.arai@kek.jp

16

!-ray (90Sr) Signals

V= 10 Vdet
Q 0.6 fC
Vsense = "= 70mV Wdepletion ~ 44 µm
C
8 fF

Q ~ 3500 e (0.6 fC)
Expected signal
amplitude wasobserved for !ray.

!

2007.3.6 yasuo.arai@kek.jp

Back Gate Effect17

Threshold Variation

Back Gate

Substrate Voltage act as Back Gate,and change transistor threshold.

Signal disappears at 16VConsistent with SPICE simulation.
2007.3.6 yasuo.arai@kek.jp

18

TCAD Simulations
ENEXSS :3D TCAD Simulator
Back Gate effect can be
reduced by placing p+
implant near transistors.
NMOS

D = (80, 5, 2 µm)
BOX (200 nm)(5 µm wide p+, 1 x 1020 cm-3)
Bulk: n- (~6 x 1012 cm-3)

Backbias (0-100 V)

350µm
Diode Electric Field

2007.3.6 yasuo.arai@kek.jp

19

Chip Thinning

Moriya, Ibaraki(near Tsukuba)

CMP : Chemical Mechanical Polishing--> ~30 µm thick2007.3.6 yasuo.arai@kek.jp

20

Before Thinning 290 µm thick

ATLAS Si StripThinning Test#$%&&%'()*+,%',-'.+/0*12'%3%45627%82+,952.-

After Thinning 100 µm thick2007.3.6 yasuo.arai@kek.jp

21

FY06 SOI MPW Run:17 designs were submitted on
Dec. 5, 2006
2.4 mm x 2.4 mm --- 10 chips
5.0 mm x 5.0 mm --- ;6 chips
10.2 mm x 10.2mm --- ;1 chipOki
(TEG1)

Hawaii
(KEK)

Strip
(KEK)

KEK
(TEGs)

=><
Pixel
(KEK)

Preamp(KEK)

Oki(TEG3)Oki(TEG2)

Photon Counting<Pixel (KEK)

JAXA

StripPix
(KEK)

?@A
BCD
Tr TEG
(KEK)

LBL
FNAL

20.8 mm2007.3.6 yasuo.arai@kek.jp22Top Cell Name

Chip size

Affiliation

Designer(s)VARPIXEL

2.4 mmOsaka Univ.

H. Miyake

TOPPIXN

2.4 mmKEK

Y. Arai

OKI06122.4 mmTokyo Univ.

H. Takahashi, K. Shimazoe, Fuiwara

Achip

2.4 mmLBL

P. Denes

OKI_TOP

2.4 mmFNAL(BNL)

G. Deptuch

ATEG

2.4 mm

JAXA/ISAS

H. Ikeda

BTEG

2.4 mm

JAXA/ISAS

H. Ikeda

CTEG

2.4 mm

JAXA/ISAS

H. Ikeda

isas_set0612

2.4 mm

JAXA/ISAS

D. Kobayashi

RADFET1

2.4 mmKEK

T. Tsuboyama

HawaiiNSUBSTRATE

5.0 mmU. of Hawaii

E. Martin, G. VarnerdetectorPOLY

5.0 mmKEK

T. Tsuboyama

TOP_PIXELSTRIP

5.0 mmKEK

Y. Ikegami, Y. Arai

TOP_8PREAMP

5.0 mmKEK

Y. Ikegami

TOPTEG2

5.0 mmKEK

Y. Arai

TOPINTPIX

5.0 mmKEK

Y. Arai

10.2 mmKEK

Y. Arai

TOPCOUNT
2007.3.6
yasuo.arai@kek.jp

Todays Talks!

23

Future Issues• Wafer Thinning--> Less material. Super-B, ILC...
• 3D Circuit--> Higher density.
• Prepare Radiation Hard Cell Library--> for Super-B, SLHC, Satellite ...
• More sophisticated structure (Avalanche ...) in
SOI substrate ?
• Go to much fine process < 0.15 µm ?
• Larger Detector (Stitching?)• Cost saving2007.3.6 yasuo.arai@kek.jp24Summary• Since the SOI Detector R&D started, it will be
2 years shortly.
• At First MPW run(FY05), possibility of SOI pixel isconfirmed.
• At Second MPW run(FY06), 17 designs had been
submitted including designs by foreign lab.
• We are planning Third MPW run in this Autumn.
• We welcome more people to join this interesting
technology.

2007.3.6 yasuo.arai@kek.jp25