SOIPixel検出器の開発（中間報告）• Introduction• 現在までの経過• 問題点と対策• TEG開発状況• まとめ[参加メンバー]
KEK:海野義信、寺田進、池上陽一、坪山透、羽澄昌史、田島治、後田裕、新井康夫
新潟大学：川崎健夫
筑波大学：原和彦
東京工業大学：石野宏和
広島大学：大杉節
JAXA：池田博一
U.ofHawaii:G.Varner,M.Barbero,J.Kennedy,L.Ruckman,K.Uchida,C.Yang
SLAC:HiroTajima

2005.10.4

新井康夫 測定器開発中間報告会@KEK1

1. Introduction
開発目標
SOI(Silicon-On-Insulator)技術を用いた 高性能Monolithic PixelDetectorの開発。
特徴• センサー部と回路部で異なる抵抗値SiWaferを使用し、完全空乏化による高い電荷収集効率と複雑なCMOS回路を同時に実現する。
• トランジスターが完全に分離されているのでリーク電流が少なく、放射線に強く、高温でも動作する。
• センサーとの接続部の浮遊容量が少なくS/Nが良い。
• 最先端プロセスにより、高い位置分解能（~µm)が得られる。
• 高速、低消費電力、高機能。
• 将来のLSIの主流であり、技術的発展の可能性が大きい。
• 先端プロセスによるSOIPixel検出器は世界初となる。

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新井康夫 測定器開発中間報告会@KEK2

SOIプロセス

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新井康夫 測定器開発中間報告会@KEK

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SOIウエハーの作り方: Smart Cut (UNIBOND) by SOITEC

Low-R

Hi-R
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新井康夫 測定器開発中間報告会@KEK43µm Process!

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新井康夫 測定器開発中間報告会@KEK

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2.現在までの経過
５月： SOIプロセスメーカーを調査
６月： SOI 0.15µm プロセスによる開発検討に合意。
7月~： プロセス開発項目を協議 --> BOX (Burried Oxide) への穴あけ、
n+, p+ Implant, 裏面処理等について詰める。
TCADによるプロセスシミュレーションを開始
回路設計、レイアウト設計中 --> 10月１４日 TEG Submit予定。

基板コンタクトエレクトロニクス部
SOI
SiO2
BOXp+センサー部 （高抵抗wafer)Al

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新井康夫 測定器開発中間報告会@KEK

pixeln+250~350um

pixel
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TCAD Simulation --> Tsuboyama, (Hazumi) Talkn+ guard ring

Simulation
Model

p+ stopn+ pixelp substrate2005.10.4

新井康夫 測定器開発中間報告会@KEK

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3. 問題点と対策• n+, p+ implant部形成--> マスクを増やさないように、SOI Tr Source/Drainと同時に行う。
• 薄膜化--> プロセス時のウエハー厚は650um。プロセス終了後250~350umに削る。
• 裏面処理--> Implantが困難の為 AL蒸着のみとする。
• Thermal Donor形成
初期ウエハーのタイプ未定。TD generationによりp or n不定。
--> p-wafer, n-wafer両タイプのチップを製造• 表面リーク
p-stop, Guard Ringを設ける。
• Back Gate電圧によるSOI Trの動作不良--> トランジスターを I/O部を含めてすべて、 Guard Ring内に移動。
• 酸化膜耐圧
SiO2耐圧は ~10MV/cm。検出器に500Vかけると、Metal 1との間に5MV/cm。 --> Metal 1 をFloatingにする?
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新井康夫 測定器開発中間報告会@KEK8

SOI Pixel Process step flow
① After Gate stack formation (with extension and sidewall formations)
SOI
Box

650um

Handling wafer② Box Window photo lithography and etching

Handling wafer③ S/D Implantation followed by S/D annealing and Salicidation
p+n+p+n+Handling wafer④ 1st ILD filling and CMP planarization (after Salicide formation)

Handling wafer
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新井康夫 測定器開発中間報告会@KEK

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⑤ Contact etching

p+n+p+n+p+n+Handling wafer⑥ Contact plug filling and 1st Metal formation

Handling wafer

650um⑦ 3 ~ 5Metal formation followed by Backside polishing and Al coating

Handling waferAl
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新井康夫 測定器開発中間報告会@KEK

pixel

250~350um

pixel
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Thermal Donor Generation in high resistivity wafer• SOITEC高抵抗ウエハーは、p型(未保証）, >1k Ohm•cm, Cz(Czockralski) Si wafer.
• Cz waferは酸素濃度が比較的高く、熱処理によりThermal Donarが生成されることがある。
• これにより、p型Siが熱処理後n型Siとなる可能性がある。
• --> 対策：p/nどちらになってもダイオードとなるよう、極性を変えたものを２種作る。
• RD50の陽子ビーム照射実験では、 TDを生成したwaferはDepletionVoltageの変化が小さく、放射線に強いことが示唆されている。

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新井康夫 測定器開発中間報告会@KEK11

TD generation on High Resistivity Wafer
J. Harkonen et. al., “Proton irradiation results of p+/n-/n+ Cz-Si detectors
processed on p-type boron-doped substrates with thermal donor-induced spacecharge sign inversion”, NIM in Press.

n-typep-type2005.10.4

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Space Charge Sign Inversion(SCSI)

Depletion Voltage

放射線の照射によりn-typeSiがp-type Siに変化し、Depletion Voltageが増加していく

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SCSI

TD Generated
変化が少ない新井康夫 測定器開発中間報告会@KEK

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Effect of Back Gate Voltage
BOXはゲート酸化膜の 100倍近い厚さがあるが、Trの動作はSubstrateの電圧の影響を受ける。

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新井康夫 測定器開発中間報告会@KEK

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2005.10.4

新井康夫 測定器開発中間報告会@KEK

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Detector Edge Side View

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TEG Design status
Nick NameServicedeadline

VDECTEG1

VDEC

10/7ContentsPrincipal
Designer

Preamp, TOT, Comparator, Active Feedback, etc.

Ikeda

Completed! --> Ikeda Talk
RadTEG1p

shuttle10/14

RadTEG1n
PixTEG1p

shuttle10/14

HawaiTEG1n32x32 Pixel Array

Arai

Several cells (Adr decoder, Buffer ...) arecompleted.
shuttle

10/14

StripTEG1n
HawaiTEG1p

Arai

Several cells (Tr TEG, Ring Osc.) are completed.

PixTEG1n
StripTEG1p

Pixel TEG, Tr TEG, Ring Oscillator etc.

shuttle10/14

Short Strip Sensor Prototype (TCAD Verification）

Hazumi--> Hazumi, Tsuboyama Talk

TsuboyamImaging Hard X-ray Compton Polarimeter SOISensor

Varner--> Gary, Elena

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VDECTEG1

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Pixel TEG

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新井康夫 測定器開発中間報告会@KEK

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IHXCP(Imaging Hard X-Ray Compton Polarimeter)
U of Hawaii
SLAC

Pixel Size
Pixel Array (Detector) Size
Noise
Global Trigger Rate
Single Pixel Rate
Trigger Threshold
Trigger Latency
PowerTotal Array PowerADC precision
2005.10.4200 x 200 µm
2.1 x 2.1 cm<=10 e500 Hz
10? mili-Hz
0.5 keV1-2 µs200 µW/pixel2W
12 bits

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IHXCP TEG

4x4 array
IHXCP
pixelsDigitizing

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新井康夫 測定器開発中間報告会@KEK

Trigger/
Encoding

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まとめ• SOI Pixel検出器の開発がスタートした。
• 2.5mm角 回路TEG 1種、センサーTEG 4種 x 2タイプの設計を行っている。
• 将来のコストのことも考え、出来るだけ少ないプロセス変更により、実現出来るように努力している。
• Thermal Donor、 Back Gate等々、予想外の様々な問題が出てきているが、ひとつひとつ解決の道を探っている。
• TEGチップは来年３月完成予定。(乞う、ご期待！）2005.10.4

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