東京エレクトロン IR Day
2021年10月12日

将来予想等に関する記述
 将来見通しについて
本資料に記述されている当社の事業計画、将来予測などは、当社が作成時点で入手可能な情報に基づいて判断したものであり、経済情勢、半導体/FPD市況、販売競争の激化、急速な技術革新への当社の対応力、安全・品質管理、知的財産権に関するリスク、新型コロナウイルスの影響など、さまざまな外部
要因・内部要因の変化により、実際の業績、成果はこれら見通しと大きく異なる結果となる可能性があります。
 数字の処理について記載された金額は単位未満を切り捨て処理、比率は1円単位の金額で計算した結果を四捨五入処理しているため、内訳の計が合計と一致しない場合があります。
 為替リスクについて
当社の主力製品である半導体製造装置およびFPD製造装置の輸出売上は、原則円建てでおこなわれます。
一部にドル建ての決済もありますが、受注時に個別に先物為替予約を付し、為替変動リスクをヘッジしています。したがって、収益への為替レート変動による影響は極めて軽微です。
FPD：フラットパネルディスプレイ

CORP IR / October 12, 2021

2

プログラム1.

ご挨拶

14:30 - 14:35

2.

プレゼンテーション

14:35 - 16:45– 真のグローバルエクセレントカンパニーを目指して– 環境への取り組み強化に向けたサプライチェーンイニシアティブ– 技術動向とTELの事業機会＜休憩10分＞– 最先端EUVレジストプロセス技術の課題とソリューション
– エッチングにおける最新の技術課題と取り組み– 次世代の成膜技術におけるTELのアプローチ

3.

質疑応答

CORP IR / October 12, 2021

16:45 - 17:30

3

真のグローバルエクセレントカンパニーを目指して
2021年10月12日

河合 利樹
代表取締役社長・CEO昨今の世界情勢

新型コロナウイルス
気候変動による自然災害の多発
地政学・人権問題

人々の生活に大きな影響
CORP IR / October 12, 2021

5

新しい時代の形へ

IoT AR/VR/MR AI
5G CLOUD
情報通信で不可欠な半導体の重要性が際立つ
CORP IR / October 12, 2021

6

未来への潮流

デジタル（ICT/DX） × グリーン（脱炭素）
ICT: Information and Communication Technology 情報通信技術
DX: Digital Transformation デジタルによる社会、ビジネスモデル等の変革

どのような状況でも経済活動が止まらない
強くしなやかな社会の構築に向け、世界は今、
ICT、DXを強力に実装するとともに、脱炭素社会の実現を目指す
CORP IR / October 12, 2021

7

データ社会の市場構造
全産業のスマート化

スマートモビリティ

半導体

スマートシティスマート工場

スマート農業

スマート医療ICT産業

動画/音楽配信・モバイルアプリ・
クラウドサービス・移動体通信サービス等

デジタルインフラ

データセンター・5Gネットワーク・モバイル端末等

半導体”産業および社会のコメ”

半導体製造装置

半導体は社会システムの根幹にある重要なインフラ
CORP IR / October 12, 20218

半導体市場展望
兆米ドル

1兆ドル

1.2
1.0
モノ(電子機器)コト(サービス)

0.8
0.6

4,404億ドル(2020年)

データセンター0.4

スマートフォン

0.2

PC

産業向けサービス
消費者向けサービス

0.0
1990

CORP IR / October 12, 2021

2000

2010

2020

今後10年で倍以上に成長

2030

出所: 1990~2020 (WSTS),
2021~2030 (IBS, April 2021）

9WFE*市場
億米ドル

1,000
800
600

ICT・DX・
脱炭素

400
200
0

1990

2000

2010

2020

2030

出所：VLSI Research (1990~2020)

ICT・DX・脱炭素で求められる技術革新が市場を牽引
CORP IR / October 12, 2021

* WFE：半導体製造装置前工程（Wafer fab equipment）。ウェーハレベルパッケージング用の装置を含んでいます。

10

WFE市場のトレンド（イメージ）モノ
新たなテクノロジーの登場と需給により
市場が変動

モノ＋コト
高水準かつ段階的な市場成長が継続

市場変化の背景
1. モノからモノ＋コトへ

2. アプリケーションの多様化

市場規模

3. 半導体の技術革新の継続
4. マーケットのビジビリティ向上
過去

現在

将来

WFE市場は新たな成長フェーズへ
CORP IR / October 12, 202111

半導体・そして製造装置市場への期待
当社の果たすべき役割と責任は未来に向けて一段と高まる

CORP IR / October 12, 2021

12

基本理念

最先端の技術と確かなサービスで、夢のある社会の発展に貢献します

CORP IR / October 12, 202113

基本理念の実践（共有価値の創造）

装置メーカーとしての専門性を生かして価値創出の源泉である社員をはじめとするTELのあらゆる経営資源を活用し、半導体の技術革新の追求を通じ“デジタル化とグリーン化の両立”に貢献することで中長期的な利益の拡大と継続的な企業価値の向上を実現し、会社を取り巻くすべての人々をHappyにする
CORP IR / October 12, 2021

14

統合報告書を2021年8月に発行

中長期的な利益の拡大と継続的な企業価値の向上を実現するための当社の取り組みについてご報告

CORP IR / October 12, 2021

15

マテリアリティ（重要分野）

製品
競争力
唯一無二の
戦略的パートナーとなる

顧客対応力

強いnext-generation
productsを創出する

生産性向上

経営効率向上の
継続的な追求経営基盤
CORP IR / October 12, 202116

強みを生かす主要製品と世界シェア

No.1

Only One
４連続工程に装置をもつ

成膜

塗布/現像 エッチング

洗浄シェア世界１、2位の製品群

1位 2位 2位 1位 1位 1位 2位 1位
塗布/現像 洗浄 プラズマ ガスケミカル 拡散炉 バッチ
エッチング エッチング
成膜

メタル プローバ
成膜

年間装置出荷台数100%
EUV露光用
塗布/現像装置シェア

CORP IR / October 12, 2021

No.1
塗布/現像

EUV露光

世界装置出荷台数

約4,000台

世界装置出荷台数 業界最大の

78,000台

17積極的な研究開発投資
研究開発費の推移
 半導体の技術革新を牽引する製品ラインアップの保有
 お客さまとの複数世代における技術ロードマップ・アライメント
 技術サポートを通じた既存ラインと次期ライン双方に対する
最適ソリューションの提案

4,000億円

3,000億円

 ヒット率の高い製品開発を実現する
FY'17 FY'18 FY'19 FY'20 FY'21 FY'22 FY'23 FY'24 FY'25

予想

当社だからできる世の中にない技術を創造し、
デジタル×グリーンの両立に貢献
CORP IR / October 12, 2021

18

事業拡大に備えた体制の構築

東北工場 新生産棟

山梨工場 新生産棟

宮城工場

2020年7月 稼動開始

2020年8月 稼動開始

2021年5月 用地取得

急激に高まる半導体需要に対応して安定的な供給を支える
CORP IR / October 12, 2021

19

強固なサプライチェーンの構築
サプライチェーンマネジメント

宮城技術革新センター (2021年9月竣工）

STQA: Supplier Total Quality Assessment
CSR・BCPアセスメント
紛争鉱物や環境法規制などに関する調査パートナー企業とのコラボレーションにより業界の継続的な成長を支える
CORP IR / October 12, 2021

20

E

S

G

バリューチェーンにおけるサステナビリティの取り組み
CORP IR / October 12, 2021

21

グローバル・イニシアティブ
SDGs(持続可能な開発目標)

国際的なイニシアティブへの参画

事業を通じた取り組みをマテリアリティ
ごとに明確にし、グループ全体に展開

国連グローバル・コンパクトに署名、Responsible
Business Alliance (RBA)に参画、Task Force on Climaterelated Financial Disclosures (TCFD)に賛同

当社のESGに関する外部評価
世界各国の評価機関より高い評価を獲得
東京エレクトロンはSDGsを支援しています

CORP IR / October 12, 2021

東京エレクトロン株式会社のMSCI指数への組み入れ、およびMSCIのロゴ、商標、
サービスマークまたは指数名の使用は、MSCIまたはその関係者による東京エレク
トロン株式会社の後援、推薦またはプロモーションではありません。MSCI指数は
MSCIの独占的財産です。MSCI指数の名前およびロゴはMSCIまたはその関係会社の商標またはサービスマークです。

22

地球環境へのアプローチ
半導体の技術革新

製品と事業活動

サプライチェーン

高性能化と低消費電力化に貢献

2030年に向けた中期環境目標

サプライチェーン全体でデジタル×グリーン を両立

CO2排出量削減
製品

事業所

30%

削減

ウェーハ1枚当たり（2018年比）

70%

削減

総排出量（2018年比）

再生可能エネルギー
使用比率 100%

Environmental Co-Creation by Material, Process andSubcomponent Solutions

Best Products・Best Technical Serviceの提供

環境性能

脱炭素社会の実現に向けて、当社事業およびサプライチェーン全体で取り組みを強化
CORP IR / October 12, 2021

23

安全：World Class Safety
TCIR（労働時間20万時間当たりの人身事故発生率）TCIR: total case incident rate
Need
Improvement

2.5

半導体材料メーカー平均
半導体メーカー平均

2.0

半導体装置メーカー平均
Good Safety
Program

半導体メーカーA社

1.5

半導体メーカーB社
Strong Safety
ProgramWorld Class
Safety

1.0

同業C社
同業D社

FY’21当社実績

0.5

0.27
0.0
'07

'08

'09

'10

'11

'12

'13

'14

'15

'16

'17

'18

'19

出所：U.S. BUREAU OF LABOR STATISTICSや各社の公表値（当社以外は暦年値を使用）目指すのはゼロ・インシデント
CORP IR / October 12, 2021

24

企業の成長は 人
社員は価値創出の源泉
行動規範としてのTEL Values

やる気重視経営

ダイバーシティ＆ インクルージョン

事業

3G
Global・Generation・Gender

CORP IR / October 12, 2021

25

行動規範としてのTEL Values
Ownership

Pride

Challenge

私たちは、自らが誇りをもてる
高い価値をもった製品・サービスを提供します。

私たちは、世界No.1を目指し、
新しいこと、人のやらないことにチャレンジ
します。

私たちは、
私たちは、
オーナーシップをもって、 お互いを認め合い、
考え抜き、やり抜き、
チームワークを大切にやり遂げます。
します。

最先端の技術製品を最高

変化をチャンスと捉え、常に問題意識をもち、オープンに意見を交わし、 法令と社会のルールをの品質・技術サービスと柔軟かつ積極的に行動し課題には情熱と責任感を風通しの良い職場をつく遵守します。

ともに提供し、お客さまます。

もって取り組みます。

ります。

安全と健康および地球環の真の満足を追求します。 失敗に対して寛容である

意思決定を早くし、良いビジネスパートナーとお境への配慮を最優先に考利益は製品・サービスのとともに、そのプロセスと考えることはすばやく

互いに信頼し、成長できえます。

価値の大きさを示す尺度と結果から学ぶことを重実行します。

る関係を築きます。

地域社会から高く評価さであると考え、それを大

視します。

誇り

切にします。

CORP IR / October 12, 2021

チャレンジ

オーナーシップ

Teamwork
チームワークAwareness
自覚

私たちは、社会の一員としての自覚をもち、責任のある行動をします。

れる会社であるよう心が
けます。

26

人権について事業展開

社員

18の国と地域・76拠点 約15,000人

お取引先

約1,000社

サプライチェーン全体で高い倫理観に基づく人権尊重の考え方を大切にし、夢のある社会の発展に貢献
CORP IR / October 12, 2021

27

企業価値のさらなる向上に向けて攻め
ワールドクラスの営業利益率とROE
30%以上達成
製品
競争力
顧客
対応力
CORP IR / October 12, 2021

生産性
向上

＆

守り
攻め
安全
 品質
 法令遵守 エンゲージメント
 リスクマネジメント& セキュリティ


事業

ESG

経営のサステナビリティに必要不可欠28

半導体・FPD＝未 来
世の中にない技術を創造
挑戦と進化を続ける
CORP IR / October 12, 2021

29

真のグローバルエクセレントカンパニーを目指して
CORP IR / October 12, 202130

環境への取り組み強化に向けたサプライチェーンイニシアティブ
2021年10月12日
瀬川 澄江
Corporate Innovation本部

本部長代理

環境にフォーカスしたサプライチェーンイニシアティブ

Environmental Co-Creation by Material, Process and Subcomponent Solutions

無限大

色の変遷

資源やエネルギーの持続可能な利用、および永続的なステークホルダーとの関係性

企業活動を通じたパートナー企業との共創により環境負荷低減に向けた変革が進む様子

デジタルとグリーンが両立する社会の実現のための重要な取り組み
CORP IR / October 12, 2021

32

設立背景①：気候変動が起因のさまざまな異変

世界各地で多発する未曽有の災害と社会的な環境意識の高まり
CORP IR / October 12, 2021

33

設立背景②：環境国際条約および環境法規制動向
年々増加する環境法規制への対応
カーボンニュートラル
宣言
EU REACH
RoHS/WEEE
京都議定書

パリ協定

ストックホルム条約
モントリオール議定書発効
大気浄化法

マスキー法 (自動車排ガス規制)

公害対策基本法

1950

1970

排ガス規制法自然環境保全法

1980

キガリ改正

環境基本法

1990

2000

2010

2020

事業活動の持続性確保のためプロアクティブな対応が必要
CORP IR / October 12, 2021

34

設立背景③：業界のリーディングカンパニーとしての責務
Digital (ICT / DX)×Green (decarbonized)

TELはサステナブルな社会へと業界全体を力強く牽引します
CORP IR / October 12, 2021

35

E-COMPASSのMission / Vision / Value

Mission

マイクロエレクトロニクス産業界としてのグリーンパフォーマンスの向上を
サプライチェーン全体で協働・推進し、地球の環境負荷低減を目指す

Vision

サプライチェーン全体で最先端の環境対応技術に取り組み、
人と自然の共生する持続可能で豊かな未来を共創する

Value

グリーンパフォーマンスの高いマイクロエレクトロニクス製造技術、装置技術、法規制対応、事業運営の環境負荷低減を提供する

役割

ありたい姿

価値・判断基準

デジタルとグリーンの両立に向けた社会への追求
最先端の技術と確かなサービスで、夢のある社会の発展に貢献します
CORP IR / October 12, 2021

36

E-COMPASSの活動
活動内容
パートナーシップ強化

環境有害物質フリー装置

プロアクティブな装置環境技術開発

効果
業界全体でのサステナビリティの追求

環境配慮型製品の提供

環境技術による
製造技術革新の加速

サプライチェーン全体での環境負荷低減と環境技術革新を推進
CORP IR / October 12, 2021

37

活動①：CO2排出量削減に関するパートナーシップの強化購入した製品・サービス
資本財

409kt

186kt

5,813kt

スコープ3 上流 自社以外の排出スコープ1,2 自社の排出

スコープ3 下流 自社以外の排出211kt

販売した製品の使用

5,668kt

157

162kt

燃料とエネルギー関係活動

電力使用と熱購入による
間接排出
スコープ2
kt

14kt

輸送・流通 (下流)
燃料・ガス使用による
直接排出
スコープ1
kt

29

その他 22kt

上流

143kt

販売した製品の廃棄後の処理

2kt

下流
TELバリューチェーン全体のCO2排出量

半導体産業界としてのグリーンパフォーマンスの向上を
サプライチェーン全体で協働・推進し、地球の環境負荷低減を実現する
CORP IR / October 12, 2021

38

事例：調達物流における環境負荷低減への取り組み
トラックから鉄道輸送への切り替え

梱包材使用量削減への取り組み

当社工場(宮城県、熊本県) ⇔ パートナー企業(関西圏)

段ボール削減数：約1.4万個/年
CO2排出量削減：10.6t-CO2/年

162t-CO2の削減効果①エアキャップ使用量削減
エアキャッププラスチックトレイ

シーラ梱包

宮城

②段ボール使用量削減
使い捨て
段ボール箱

熊本

折り畳みコンテナ

専用プラスチック
段ボール箱

専用網コンテナ

2013年3月期より
関西地区のパートナー企業からの出荷より開始
今期は九州エリアからの出荷で拡大する計画

輸送切り替え・梱包改革によりサプライチェーン全体でのCO2排出量削減
CORP IR / October 12, 202139

活動②：環境有害物質フリー装置
安心して長く使用いただける製品を提供することで、ステークホルダーとの信頼関係を築く

環境負荷を最少化した製品を提供するサプライチェーンの構築
CORP IR / October 12, 202140

事例：将来動向の把握と代替方法の確立
環境および人体への悪影響が懸念されている物質をプロアクティブに把握し、パートナー企業と代替化の方法を模索し、環境負荷低減を図る
将来的な
規制の把握

環境への影響が懸念されている物質の把握

代替化方法
の検討

パートナー企業との技術協力

排出物削減への取り組みサプライヤーとの共創- 先進的なEUおよびUSの政策/規制動向を参考に、
プロアクティブに対応

環境有害物質フリー装置へ- 環境有害物質フリー材料の評価・採用- 技術的イノベーションによる代替化- 資源を最大限に活用し、有害物質の環境への排出を最小限にする方法を模索

将来動向の把握と技術革新により、環境負荷低減を推進
CORP IR / October 12, 2021

41

活動③：プロアクティブな装置環境技術開発
性能および安全仕様に加え、環境負荷を低減する環境性能を標準仕様とし、装置性能および付加価値向上を推進
環境仕様の標準化

エネルギー

性能

安全

多分野における技術革新の加速

環境

水資源

化学物質

装置環境技術をあらたな競争力として技術革新を加速
CORP IR / October 12, 2021

42

宮城技術革新センター
次世代の生産技術革新へ向けて 技術革新センターの稼動

 TEL製品の「性能・品質・リードタイム」をを向上する革新的ものづくり技術の開発を牽引 「パートナー企業との共創」を促進する場所としてコラボレーションを促進 未来を見据えた「環境技術開発」を加速

パートナー企業との共創により製造装置としてのさらなる進化を加速
CORP IR / October 12, 2021

43

さらなるパートナーシップを求めて
基本理念“最先端の技術と確かなサービスで、夢のある社会の発展に貢献します”
サプライチェーン全体でデジタル×グリーンを両立

Environmental Co-Creation by Material, Process andSubcomponent Solutions

Best Products・Best Technical Serviceの提供
環境性能パートナー企業やシーズとなる技術を幅広く求めてグローバルに活動を加速
CORP IR / October 12, 2021

44

技術動向とTELの事業機会
2021年10月12日

関口 章久
Corporate Innovation本部
本部長補佐、アライアンス戦略室長

TELは、東京エレクトロン株式会社の日本およびその他の国における登録商標または商標です概要
 マーケット、半導体市場、データ処理・増加の構図– Warm up– Accelerating Data Creation through data launching platforms, communication & Analytical Intelligence(AI, Quantum)

 今後のデバイス進化およびR&Dの傾向– System Integration– Device design, technology co-optimization and hybrid devices

 ロジック・メモリ・CISにおける技術の現状と方向性– Continuation of scaling but with higher technical hurdles– Alternative innovative solutions needed but evolution of current tool lineup can cover the needs

 まとめ
CORP IR / October 12, 2021

46

マーケット、半導体市場、データ処理・増幅の構図

CORP IR / October 12, 202147

自動車の進化CC BY-SA 4.Source:
ModelTMitch https://en.wikipedia.org/wiki/File:1925_Ford_Model_T_touring.jpg

Ford-Model Tの利点は半導体なしでも機能すること
CORP IR / October 12, 2021

48

自動車の技術プラットフォームとしての進化
Semiconductors• Logic: CPU, GPU, controller, AI• Memory: NAND, DRAM
• Sensors: CIS, radar, vision, LIDAR• Power: convertors, regulators, generators• Communication: 5G• Displays: projectors, panels
Material• Body: lighter composite, recyclable
Communication and Decision Making• Local vs. networked

自動運転車はすでに技術プラットフォームの中核
CORP IR / October 12, 2021

49

通信ネットワークの進化

Acceleration
of 5G

自動運転車の普及には5G（クラウド）とEdge（ローカル）データ処理が不可欠
CORP IR / October 12, 2021

50

サーバーとアクセレレーターの進化

Source: Shutterstock

増え続ける情報の処理にはクラウドの進化も不可欠
CORP IR / October 12, 2021

51

車載半導体WorkingmemoryAI & Data
processing

StoragememoryImage
sensing
プラットフォーム（PF）のニーズはシステム進化を促す

CORP IR / October 12, 202152

スマートフォンに搭載される先端半導体の数々

WorkingmemoryAI & Data
processing

StoragememoryImage
sensing
スマートフォンは依然としてポータブル＆モバイルPFの代表格

CORP IR / October 12, 2021

53

人のインターネット

WorkingmemoryAI & Data
processing

StoragememoryImage
sensing

人もセンサー・CPU・通信システムを搭載した技術プラットフォーム
CORP IR / October 12, 2021

54

動物のインターネット？…Bio logging技術

WorkingmemoryAI & Data
processing

StoragememoryImage
sensing
コロナ禍・ペットブームの副産物

CORP IR / October 12, 2021

55

今後のデバイス進化およびR&Dの傾向

CORP IR / October 12, 2021

56

以前お見せした今後10年のトレンド
Customization
AI System

Moore’s Law
Logic
DRAM
NAND

ServerNetwork

Hyper-Mass
IoT Devices
Sensors

多様化するアプリケーションへの対応
CORP IR / October 12, 2021

57

今後10年のロードマップ
Customization
SDTCO*2
AI System

Moore’s Law
PPACx*1

Extending scaling
Logic
DRAM
NAND

*1 PPACx: Power performance area cost, x*2 SDTCO: System design technology co-optimization

ServerNetwork

Hyper-Mass
LegacyIoT Devices
Sensors

多様化するアプリケーションに盛り込まれるSDGs対応技術の開発
CORP IR / October 12, 2021

58

システムインテグレーションの進化
Logic: More transistors

2D shrink

DTCO

New structure

BEOL: More layers including memory
Accelerator
Cores

On-chip
SRAM

BEOL memory*
Low latency, Random access,(non-volatile)

CORP IR / October 12, 2021

Memory: More bytes of DRAM, NAND

2D shrink

New structure

More stack

System Integration: More options

Off-chip DRAM

*eDRAM, MRAM,
RRAM, FeRAM etc.

59

システムインテグレーションの進化：ロジック
2D shrink

New structure

ShrinkDTCOContact PlugContact Over Active Gate
Standard Gate Contact

微細化、デザイン・技術の最適化、構造進化・3次元化
CORP IR / October 12, 2021

60

システムインテグレーションの進化：メモリ
2D shrinkMore stackShrinkNew structure

微細化、新構造メモリ、3次元積層へ
CORP IR / October 12, 2021

61

システムインテグレーションの進化：BEOL

Accelerator
Cores

On-chip
SRAM

Off-chip DRAM

BEOL memory*
Low latency, Random access,(non-volatile)*eDRAM, MRAM, RRAM, FeRAM etc.

メモリ素子組み込み配線層の多層化
CORP IR / October 12, 2021

62

半導体デバイス：BEOLメモリ開発の方向性

Current
Soft Magnet

Tunnel Barrier

eDRAM

Top Electrode
Phase Change Material
Oxide
Isolation

Swiching
Switching
RegionregionTop Electrode
Metal
Oxide

Drain

SourceOxygen Ion

ChannelFilament
OxygenVacancy

Ferroelectric Layer

Pinned Magnet

Bottom Electrode

Bottom Electrode

Bottom Gate

STT-MRAM

PCM

RRAM

FeRAM

さまざまなメモリが開発され、用途によって使い分けられる
CORP IR / October 12, 2021

63

デバイスの多機能化：Neural Processing Unit
*Neural Processing unit

Prime

GPU

CPU

GPU

Efficiency

NPU*

Performance

System throughput / Watt

CPU

NPU

4G/5G Modem

ISP 5.0

LPDDR 4X

UFS 3.0

HiFi Audio

4K HDR Video

Security Engine

Taskse.g., Leading edge mobile SoC

最適化された機能ブロックの拡張による性能向上、微細化・低電力化
CORP IR / October 12, 2021

64

システムインテグレーションの進化：増えるオプション
Source: TEL想定

DeviceCIS

3D NAND

Stacking

Sensor+ DRAM
+ Logic

Cell + Peri

HBM
(w/ Bump)

W-W

W-W

D-W

Fusion(Permanent)

Fusion(Permanent)

Cu to Cu
HybridCu to Cu
Hybrid3μm

4μm

BonderType
Wafer THK

DRAM

Logic

HBM
(Bump-less)

Cell + Peri
W-W

Temporary(Bonding /De-bonding)
10μm

Backside PDN

Logic + SRAM
Cell

Logic + I/O + RF

W-W

W-W/D-W

D-W

Fusion(Permanent)

Fusion(Permanent)

Cu to Cu Hybrid
3μm

2μm

3D Hybrid

Temporary &FusionCu to Cu
HybridOx to Ox1μm

2μm~1μm

2μm

R&D

R&D

R&D

Bump

+

DRAM Cell
Bump-less

Structure
Peri. CMOS wafer

Source: H. Tsugawa,Sony (IEDM2017)

Status

HVM

R&D~MP

Source: Sakui, TIT(CICC2019)

Source: Sakui, TIT(CICC2019)

HVM

R&D

R&D

システムインテグレーション手法もPPACxで最適化される
CORP IR / October 12, 2021

65

今後10年のロードマップ
Customization
SDTCO
AI System

Moore’s Law
PPACx

Extending scaling
Logic
DRAM
NAND

ServerNetwork

Hyper-Mass
LegacyIoT Devices
Sensors

多様化するアプリケーションに盛り込まれるSDGs対応技術の開発
CORP IR / October 12, 2021

66

環境KPIと技術ノード進化の相関
Observations






Performance is still improving node-over-nodebut at a reduced rate (delay)
Area scaling is being achieved but slowing beyond IN7(~ Foundry 5nm)
Technology node still drives reduction in manufacturing
energy per device
Cost of manufacturing is still declining
Water usage is still declining

ConclusionAdvancing technology nodes contributes towards SDGs
But slowing pace of reduction implies that further innovationis needed
Working on advanced node devices contributes to SDGs

Graph courtesy of imec

先端技術開発はSDGsに直結
CORP IR / October 12, 2021

67

主要デバイスの開発傾向

CORP IR / October 12, 2021

68

半導体デバイス：開発の方向
Logic

構造変化を伴う微細化による・トランジスタ当たりのコスト低減
・低消費電力化
・高速化

NAND

DRAM

高積層化による

微細化による

微細化による・ビット当たりのコスト低減

・ビット当たりのコスト低減
・低消費電力化
・高速化

・多画素化
・高速化

新構造による・ビット当たりのコスト低減

CORP IR / October 12, 2021

CIS

新構造、新材料による
・高画質化

69

Logicトレンドとビジネス機会

CORP IR / October 12, 202170

スマートフォン搭載CPUの進化
Product Year

2014

2020

Tech. Node

20nm

5nm

Transistor

Last Gen. Planar

4th Gen. FinFET

Adv. Litho

ArFi

EUV

Die Size

89mm2

88mm2

Transistor#

2B

CPU Cores#

2

GPU Cores#

4

NPU Cores#

N/A

L2/L3 Cache

5MB

×5.9

11.8B
6

New architecture
Many cores
New function

4

16
×5.6

28MB
Source: Wikipedia

トランジスタ構造・材料・リソグラフィーの進化とともに集積度向上はトランジスタ数増加、機能拡張などで対応
CORP IR / October 12, 2021

71

GPU (演算アクセレレーター) の進化
Product Year

2016

2020

Tech. Node

16nm

7nm

Transistor

1st Gen. FinFET+

3rd Gen. FinFET

Adv. Litho

ArFi

ArFi

Die Size

610mm2826mm2

Transistor#

15.3B

FP32 Cores#

3584

×3.5

54.2B
6912

New architecture
Many cores
New function

FP64 Cores#

1792

INT32 Cores#

N/A

L2/L3 Cache

5.440MB

3456
6912

×11.3

61.696MB
Source: Wikipedia

HPCにおいてもトランジスタ数増加、機能拡張傾向が見られ集積度の向上も求められる
CORP IR / October 12, 2021

72

Logic集積密度の進化
Pitch shrink
Key enablers

Shrink

EUV patterning
Small area gap fillingHigh selective etch
Pattern collapse free drying

微細化にはさらなるリソグラフィー、エッチング、成膜、洗浄技術の進化が必須
CORP IR / October 12, 2021

73

Logic集積密度の進化
Design Technology Co-optimization: DTCO
① Cell height scaling: Fin depopulation, Metal track# reduction

Key enablers

ShrinkNarrow, straight etch
Loading free recess etch
Fin capping to prevent oxidation
Low resistance silicide, metal② Cell width scaling: Single Diffusion Break, Contact Over Active Gate etc.
Contact PlugContact Over Active Gate
Standard Gate ContactKey enablers

Small hole, trench etch
Low stress gap fillingMulti-color films for etch
High selective etch

DTCOに関してもさらなるプロセス技術の進化が求められる
CORP IR / October 12, 2021

74

Logic技術ロードマップ*Assume new knob will be created in each node**Single Diffusion Break, ***Self Align Gate Contact

Year of HVM(20k/month)

2018

2020

2022

2024

2026

2028

2030

Node

N7

N5

N3

N2

N1.4

N1

N0.7

3~2 Fin

2 Fin

2~1 Fin

GAA NS

Forksheet

CFET

2nd Gen. CFET

Poly pitch (PP)

56

48

45

42

39

36

33

Min. MP [nm]

40

28

22

20

18

16

12

Cell height (CH)240 (2Fin)

210 (2Fin)

176 (2Fin)

120 (NS)

90 (NS)

64 (CFET)

48 (CFET)

Density (a.u.)
PP x CH x DTCO*

1

1.73(vs. N7)

1.53(vs. N5)

1.81(vs. N3)

1.65(vs. N2)

1.75(vs. N1.4)

1.67(vs. N1.0)

Heterogeneous
channel2D material

DeviceScaling booster

EUV
SDB**
High m channel

SAGC***
Dipole eWF

Backside PDN

Source: iedm 2020[1], IRDS2020 with TEL’s update[1] imec, S. B. Samavedam et al.

“Pitch scaling”、“DTCO”、“Scaling Booster”とともに、1.6~1.8x のLogic密度向上を目指す
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75

GAAナノシートデバイス (Gate All Around Nanosheet)Lay down

FinFET

Nanosheet

Patterning defined Fin width: 3s 1.1nm*

Si EPI thickness defined sheet thickness: 3s 0.4nm**Source: SC Song (Qualcomm) et al. VLSI 2019

Nanosheet化でチャネル幅の制御性向上、積層化によるチャネル幅増  低リーク、高オン電流
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76

GAAデバイスプロセスフロー
FinFETGAA FET

Source: TEL

複雑なGAA構造をつくり上げるのにTEL装置は不可欠
CORP IR / October 12, 202177

2nm GAA テクノロジー

Cross section TEM of 2nm GAA device courtesy of IBM Research

複雑なGAA構造をつくり上げるのにTEL装置は不可欠
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78

GAA関連プロセスモジュール
Mold stack & Etch

Inner spacer
Gate spacer

Nanosheet release

Replacement gate

Inner spacer

Si/SiGe

Sac film

STI liner
・SiGe/Si: Defect free, Uniform EPI・Trench etch: Vertical profile
・STI liner: Prevent oxidation
・STI OX: Low temp.
・STI recess: Loading less・Fin recess: Vertical profile
・Indent etch: Loading less・Inner spacer dep.: Low-k (k<5)
・Inner spacer etch: High selective

・Full channel etch: High selective

・Reliability Si etch: High selective
・Advanced drying: Collapse free・Sac film: Conformal
・WFM/Dipole film: Conformal
・WFM/Dipole etch: High selective
Source: TEL

Nanosheetのクリティカルモジュールに対する新たなソリューションを提供
CORP IR / October 12, 2021

79

GAA関連プロセスモジュール
Mold stack & Etch

Inner spacer

Nanosheet release

Replacement gate

R. Ritzenthaler (imec) et al., iedm 2018

N. Loubet (IBM) et al., iedm 2019

N. Loubet (IBM) et al., iedm 2019

Source: TEL・SiGe/Si: Defect free, Uniform EPI・Trench etch: Vertical profile
・STI liner: Prevent oxidation
・STI OX: Low temp.
・STI recess: Loading less・Fin recess: Vertical profile
・Indent etch: Loading less・Inner spacer dep.: Low-k (k<5)
・Inner spacer etch: High selective

・Full channel etch: High selective

・Reliability Si etch: High selective
・Advanced drying: Collapse free・Sac film: Conformal
・WFM/Dipole film: Conformal
・WFM/Dipole etch: High selective

特にSi/SiGeトレンチの酸化抑制、高選択・高制御SiGeエッチング、
パターン倒壊防止が重要
CORP IR / October 12, 2021

80

微細化：EUV露光技術チャレンジ
PerformanceLine : LER, Pinching, Bridge

Stochastic noise

Pinching

ArF

EUV

ArF

EUV

BridgeHole : L-CDU, Kissing, Missing• The number of EUV photons is only 1/14 compared to ArF at the same dose.
• Photon absorption of EUV resist is lower than that of ArF resist.
• These cause large edge roughness, resulting in one of the sources ofpattern defects.

Kissing

Missing

Source: S. Morikita, et al., Tokyo Electron Miyagi(DPS2018)

高生産性、高制御、低欠陥の実現にはレジストスタックとエッチングの共最適化が必要
CORP IR / October 12, 2021

81

グローバル開発拠点(2021年6月1日現在)

米国

韓国
TEL Magnetic Solutions (アイルランド)
imec (ベルギー)
CEA-Leti (フランス)

TEL Manufacturing andEngineering of America

TEL Technology
Center, America

TEL Technology
Center Korea

CNSE (米国)
BRIDG (米国)

日本
東京エレクトロン テクノロジーソリューションズ
東京エレクトロン九州
東京エレクトロン宮城

IME(シンガポール)

東京エレクトロン開発拠点

コンソーシアム

CORP IR / October 12, 2021

産業技術総合研究所

台湾

TEL Technology
Center, Taiwan
82

EUV SADPを使った15nmピッチのL/S構造
Demonstrated on TEL tools

Litho Pitch: 30nm
CDSEM CG6300
512*512/250k

Lithography

Trilayer + Plasma
Treatment

Tone Inversion

MandrelSEMP

CD: 14.7nm
LER: 2.25nm

CD: 16.1nm
LER: 2.0nm

CD: 15.6nm
LER: 1.89nm

CD: 10.6nm
LER: 1.71nm

CD: 7.7nm
LER: 1.57nm-11%Source: Eric Liu et al., TEL Technology Center,
America SPIE 2021 Advance Lithography

-24%
-30%

業界をリードする15nmピッチのL/Sパターンを実現
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83

後工程：ウェーハボンディングとThinning技術 for CFET
CFET
Upside down(Top tier wafer)

Wafer bonding Wafer thinning Top transistor
process

低歪ウェーハ張り合わせ技術と基板の薄膜化技術がスケーリングブースター技術に必要となる
CORP IR / October 12, 2021

84

後工程：ウェーハボンディングとThinning技術 for BSPDN
Backside PDN
BEOL(Front side)

Wafer bonding

Upside down

BEOL
(Back side)

Wafer thinning

低歪ウェーハ張り合わせ技術と基板の薄膜化技術がスケーリングブースター技術に必要となる
CORP IR / October 12, 2021

85

後工程の進化：ボンディング

3Dインテグレーションがデバイスのハイブリッド化を促進
CORP IR / October 12, 2021

86

DRAMトレンドとビジネス機会

CORP IR / October 12, 2021

87

DRAM構造とプロセスフロー

Source: TEL

高アスペクト比構造は高度なパターニング技術を要する
CORP IR / October 12, 202188

スマートフォン用DRAMの進化
Product Year

2014

2020

Tech. Node

25nm

1ynm

DDR

LPDDR3LPDDR4X

Data Rate

1.333Gbpps

4.266Gbpps

Capacity

1GB(4Gb ×2)

×4 or 6

4GB or 6GB(8Gb or 12Gb×4)
Source: Wikipedia

DRAM

DRAM

Logic

Logic

Package substrate

Integrated Fan-Out

Flip Chip Package on Package

取り扱うデータの増大に伴い、搭載容量が増大し、高速化が進んだ
集積度の向上、PKGの進化
CORP IR / October 12, 2021

89

GPU (演算アクセレレーター) とHBM DRAM
Product Year

2016

2020

Capacity

16GB HBM2

×5(HBM2×4)

80GB HBM2e(HBM2e×6)
Source: Wikipedia

HBM

GPU

HBM
Si Interposer• RDL• Passive devices

Package substrate

Cu micro-bump

C4 bump

HPCにおいても取り扱うデータの増大に伴い、容量増大、高速化が進んだ
ここでも集積度の向上、PKGの進化は必須
CORP IR / October 12, 2021

90

DRAM技術ロードマップ
Source: TEL想定

Year of HVM(20k/month)2020

F* [nm]

16

2021

2022
15~14

2023
13~12

2024

2025
12~11

2026

2027~28≦10<102029~30

6F2
Cap

3D

Cell / Peri.
layoutBL*Feature size: STI hp along WL = STI hp / COS(21o)Patterning

193i SAQP, DP (+ EUV)

Pillar cap. A.R.

>40

Capacitor

ZAZ CIP

>45

>50

>55

M. Popovici (imec) et al. IEDM 2018
Schematic by TEL>60

Alternative: STO etc. TiN
Ru
STO
Ru
TiN

Poly SiON
Peri. CMOS

High-k Metal Gate
FinFET

CORP IR / October 12, 2021

91

3D DRAMのおける Key Modules
Stack formation

CMOS wafer bonding to enable CbA
CbA

Cell Transistor formation
Capacitor formation

多数のオプションを評価中
CORP IR / October 12, 2021

92

NANDトレンドとビジネス機会

CORP IR / October 12, 2021

93

3D NAND Bit Densityの進化

Source: TEL

デバイスフットプリント削減はロジックをメモリの下に搭載することで実現
CORP IR / October 12, 2021

94

NAND技術ロードマップ
Source: TEL想定

Year of HVM(20k/month)

2020

Stack

128L

16x~19xL(176)

22x~25xL(240)

28x~32xL(304)

35x~4xxL(368)

41x~45xL
(440)

5xxL
(512)

1 or 222

2

2 or 33

3 or 4

Vertical pitch 50~55nm

45~55nm40~50nm35~45nm35~45nm35~45nm35~40nm

7~8mm

8.5~10.5mm

10~12.5mm

11~14mm

13.5~17mm

16~20.5mm

18.5~21mm(~1.6x/3years)
Tier

Memoryheight

2021

2022

2023

Poly Si grain CIP

Channel

2024

2025

2026

2027

2028

2029

incl. MILC Si

WL metal

W

W

W

Mo

Mo

Mo

Mo

#of memory
holes b/w slits

9

9

9~24

14~24

19 or 24

19 or 24

19 or 24

Peri. CMOS

Under arrayor Next array

Under array

Under arrayor Bonding

Under arrayor Bonding

Under arrayor Bonding

Under arrayor Bonding

Under arrayor Bonding(In general)

2030

VerticalPitch#of memory holes b/w slits
CORP IR / October 12, 2021

Tier

Vertical pitch95

3D NAND技術チャレンジと解決策
HARC

Replacement gate: WL

Channel Si

Peri. CMCO bonding

Cell
Bonding
CMOS

Current

Potential

・HARC etch: Pluralization of each・SiN wet etch: High selective
process (multi-level contact/slit/channel, ・Advanced drying: Collapse freeetc.)
・Mo CVD: Low R WL metal

・CVD Si CIP: Large grain size

・Cu hybrid bonding EPI like

Source: TEL

NANDデバイスのさらなる高付加価値化にはプロセス技術進化が不可欠
CORP IR / October 12, 2021

96

CISトレンドとビジネス機会

CORP IR / October 12, 2021

97

AIを搭載しセンサ機能を拡張したCIS
Image sensor

Applications

AI

×

=

デバイスのハイブリッド化が進みさらなる付加価値を生み出す
CORP IR / October 12, 2021

98

CIS 技術チャレンジと解決策
Wafer bonding:
3D stacked BSI

Deep Trench Isolation:
Pixel scaling

Capacitor:
Global Shutter

Cu Hybrid Bonding

H. Kim (Samsung) et al. ISSCC 2020 Data edit by TEL

・Wafer level Cu to Cu hybrid bonding

・Si deep trench etch: High A.R. etch

・Poly Si gap-fill: Depo-Etch-Depo for void free fill

Jae-kyu Lee (Samsung) et al. ISSCC 2020

Schematic by TEL・Capacitor etch

・Dielectric deposition
・Metal deposition

ボンディング技術のみならずエッチング、成膜技術も重要性を増す
CORP IR / October 12, 2021

99

まとめ

CORP IR / October 12, 2021

100

高まる半導体製造装置の付加価値
月産10万枚当たりWFE投資額（Greenfield、当社予測）
DRAM

Logic

3D NAND

~$21B

~$9B

~$9B

1Y

1Z

1a

1b

9X

12X

17X

2XX

7nm

5nm

3nm

2nm

新たなアプリケーションの登場と技術難易度の高まりが、半導体製造装置メーカーの事業機会を拡大
CORP IR / October 12, 2021

101

まとめ
 市場要求は複雑になってきている これらニーズに応えるため、多機能化を含めデバイスの進化が加速している 多機能化の多くは既存プロセス・装置技術でカバーできるが技術進化も不可欠 また環境(SDGs)を念頭に技術開発を進める必要がある
 先端デバイス開発は直接SDGsへとつながる
 TELではプロセス開発をWorldwideで展開し、社内外でのGlobal Collaboration
を通して最先端デバイス開発を強力に推し進めている この後続く事業部の発表では具体的な事例を挙げる
CORP IR / October 12, 2021

102

最先端EUVレジストプロセス技術の課題とソリューション
2021年10月12日

秋山 啓一
執行役員、CTSPS BUGMEUV向け塗布現像装置 CLEAN TRACK™ LITHIUS Pro™ Z EUV2012 LITHIUS Pro™ Zリリース（累計＞1600台出荷）

EUV CAR/MOR対応新機能を順次リリース

高信頼性
100%のEUVインライン市場シェア

高生産性
EUV露光機の性能を最大限発揮

高汎用性
LITHIUS Pro™ Z EUV
累計 > 100台出荷

化学増幅型レジスト(CAR)に加え、メタルオキサイドレジスト(MOR)や下層膜にも対応

さまざまな光源の露光機向けに長年の量産実績のあるLITHIUS Pro™ Z プラットフォームで、EUV露光機向けにも高信頼性、高生産性を担保。次世代EUV向け高汎用性も実現
CORP IR / October 12, 2021

104

ロジック技術のロードマップとEUVリソグラフィー技術の推移
量産時期

2020

2022

2024

2026

2028

2030

ノード

5 nm

3 nm

2 nm

1.4 nm1 nm

0.7 nm2 Fin

2~1 Fin

GAA NS

Forksheet

CFET

2nd Gen. CFET

最小メタルパターン
ピッチ [nm]

28

22

20

18

16

12

EUVパターニング
技術

EUV MP

EUV MP

EUV MP

EUV MP高NA EUVEUV MP高NA EUV MP

EUV MP高NA EUV MP

レジスト

CAR

CAR (＋MOR)

CAR (＋MOR)

CAR＋MORCAR＋MORCAR＋MOR

デバイス

CAR：化学増幅型レジスト、MOR：メタルオキサイドレジスト、MP：マルチパターニング

塗布現像装置で、MORや高NA EUVなど
将来EUVリソグラフィー技術へ向けて汎用性拡大対応中CORP IR / October 12, 2021

105

ロジックデバイスのEUV CAR/MOR適用レイヤー比率の推移予測

100%

MOR

50%

CAR

0%
2 nm

1.4 nm

1 nm

ロジックデバイス世代

0.7 nm

NA0.55 MOR
NA0.33 MOR
NA0.55 CAR
NA0.33 CAR

MOR：メタルオキサイドレジスト
CAR：化学増幅型レジスト

TEL予測

ロジックデバイスで、世代が進むにつれて徐々にMORの比率が上昇するが、引き続きCAR比率も高い。当社の塗布現像装置はMORもCARも1台で対応できる高汎用性を実現。
高NA (NA0.55) リソグラフィーの適用比率も上昇していく見込みで、対応技術を開発中
CORP IR / October 12, 2021

106

EUVリソグラフィープロセスのロードマップと課題
ラインピッチ(nm)

34

32

30

28

26

24

22

20

ホールピッチ(nm)

42

40

38

36

34

32

30

22

EUV露光装置
レジスト技術の推移

RLSトレードオフ

0.33 NA EUV

0.55 NA EUV (高NA EUV：高解像度化)

化学増幅型レジスト (CAR)
メタルオキサイドレジスト (MOR)

EUVばらつき欠陥の課題

レジスト必要膜厚確保の課題

感度（S）

マイクロブリッジ

断線

エッチング後の レジストライン レジストピラー
レジストダメージ
倒壊
倒壊

寸法ばらつき（L：ラインエッジラフネス）

解像度（R）

ホール欠損

ホールつながり

レジスト
薄膜化の課題

ホール底のレジスト残渣

レジスト厚膜化の課題

P. De Bisschop, Proc. SPIE, 10957-10 (2019)

CORP IR / October 12, 2021

107

EUVリソグラフィープロセスのロードマップと課題
ラインピッチ(nm)

34

32

30

28

26

24

22

20

ホールピッチ(nm)

42

40

38

36

34

32

30

22

EUV露光装置
レジスト技術の推移

RLSトレードオフ

0.33 NA EUV

0.55 NA EUV (高NA EUV：高解像度化)

化学増幅型レジスト (CAR)
メタルオキサイドレジスト (MOR)

EUVばらつき欠陥の課題

レジスト必要膜厚確保の課題

感度（S）

マイクロブリッジ

断線

エッチング後の レジストライン レジストピラー
レジストダメージ
倒壊
倒壊

寸法ばらつき（L：ラインエッジラフネス）

解像度（R）

ホール欠損

ホールつながり

レジスト
薄膜化の課題

ホール底のレジスト残渣

レジスト厚膜化の課題

P. De Bisschop, Proc. SPIE, 10957-10 (2019)

CORP IR / October 12, 2021

108

CARの量産技術課題のソリューション例：

ウェット現像の微細レジストラインパターン倒壊防止技術
レジスト塗布膜厚 38 nm で、 28 nmピッチ14 nmライン形成例
EUV露光量レジスト倒壊従来の現像後リンスプロセスレジスト寸法 (nm)

14.0

13.4

12.5

11.7

レジスト倒壊なし

新規現像後
リンスプロセスレジスト寸法（nm)

14.0

13.1

12.4

11.8

新技術で、
パターンサイズ11.8 nmでもレジスト倒壊を防止

現像後の新リンス技術で、高アスペクト比のCARのパターン倒壊抑止し、広い量産プロセス余裕度を実現
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109

CARの量産技術課題のソリューション例：
リソグラフィーとエッチング技術最適化による微細ホール形成
ホール残渣の課題

36 nmピッチ18 nmホール
密集コンタクトホールパターニング
リソグラフィー後エッチング後46 nmピッチ23 nmホール
13 nm コンタクトホールパターニング
リソグラフィー後エッチング後ホール残渣のエッチングによる除去

Source: imec

ホールサイズ 18 nm

Source: imec

ホールサイズ 20 nm

サイズ拡大

Source: TEL

ホールサイズ 23 nm

Source: TEL

ホールサイズ 13 nm

サイズ縮小

EUVリソグラフィープロセス技術とエッチング技術の連携した最適化で、レジスト現像残渣の課題を解決
CORP IR / October 12, 2021

110

EUVリソグラフィープロセスのロードマップと課題
ラインピッチ(nm)

34

32

30

28

26

24

22

20

ホールピッチ(nm)

42

40

38

36

34

32

30

22

EUV露光装置
レジスト技術の推移

RLSトレードオフ

0.33 NA EUV

0.55 NA EUV (高NA EUV：高解像度化)

化学増幅型レジスト (CAR)
メタルオキサイドレジスト (MOR)

EUVばらつき欠陥の課題

レジスト必要膜厚確保の課題

感度（S）

マイクロブリッジ

断線

エッチング後の レジストライン レジストピラー
レジストダメージ
倒壊
倒壊

寸法ばらつき（L：ラインエッジラフネス）

解像度（R）

ホール欠損

ホールつながり

レジスト
薄膜化の課題

ホール底のレジスト残渣

レジスト厚膜化の課題

P. De Bisschop, Proc. SPIE, 10957-10 (2019)

CORP IR / October 12, 2021

111

MORの量産技術課題のソリューション例：

MOR用に新規に開発した露光後ベーク (PEB) オーブンの導入
新規PEBオーブンで高精度のレジスト寸法制御

EUV 露光量 (mJ/cm2)

60

54.3

50
40

40.5

25%EUV露光量削減

30
20
10

2.4

2.4

ライン幅ばらつき維持

0

5
4.5
4
38%露光量削減
3.5
3
33.4
2.5
2.6
2
1.5
1
0.5
0

ライン幅ばらつき (nm)

32 nmピッチ16 nmライン
PEBプロセスによる高感度化

新規PEBオーブンでメタルコンタミ対策+0.50nm-0.50nmPEB条件

EUV高感度化 > 20% (<40 mJ/cm2)

ウェーハ内レジスト寸法均一性~0.2 nm

低メタルコンタミ <1E10個/cm2

新開発のMOR対応露光後ベーク (PEB) オーブンで、量産向けのプロセスを実現
CORP IR / October 12, 2021

112

MORの量産技術課題のソリューション例：
新開発のウェット現像技術

DRAM向け36 nmピッチ18 nm ピラー (リソグラフィー後)レジスト膜厚：22 nm

従来現像技術でレジスト倒壊

ローカル
寸法均一性 (3 σ)= 1.52 nm

従来型
ウェット
現像技術
Source: TEL

Source: TEL

CD 18.0 nm
EUV露光量 99.5 mJ/cm2

16.8 nm93.5 mJ/cm2

Source: TEL

15.1 nm86.0 mJ/cm2

ローカル
寸法均一性 (3 σ)= 1.47 nm

新ウェット現像技術で、レジスト倒壊抑制

新開発の
ウェット
現像技術
Source: TEL

Source: TEL

CD 18.0 nm
EUV露光量 75.5 mJ/cm2

16.7 nm69.5 mJ/cm2

Source: TEL

15.2 nm66.5 mJ/cm2

新ウェット現像技術でレジスト倒壊防止とともに、25%のEUV露光量削減と寸法ばらつき低減を実現
CORP IR / October 12, 2021

113

MORの量産技術課題のソリューション例：
エッチングを含むモジュールソリューション構築
エッチング後ラフネス
30 nmピッチ15 nm ライン

電特データ
30 nmピッチ15 nm ライン配線パターン

エッチング後ブリッジ欠陥
32 nmピッチ16 nm ライン

1 mm length macro

Line CD=13.4 nm1
Single Bridge2
Large Bridge

Line CD=15.7 nm

Line CD=15.1 nm

3

4

5
FM

Blocked pattern/ Multi bridge
Dark FM
オープンパターン歩留まり=
レジストブリッジ起因欠陥検出
ショートパターン歩留まり=レジストライン断線起因欠陥検出

EUVドーズ振り
Source: TEL

Source: TEL
Source: TEL

エッチング後LWR <1.8 nm（imec標準SEMレシピ）

ブリッジ欠陥密度DD: < 0.1 /cm2

テストパターンでほぼ100%歩留まり

MORで、デバイス量産レベルの低欠陥、低ラフネス、高歩留まりを実現
CORP IR / October 12, 2021

114

MORウェットレジスト工程とドライレジスト工程のコストの比較
レジストプロセスコスト比較
3倍のコスト差

ドライ現像後ウェーハ
メタルコンタミ
除去プロセス

ドライ現像
露光後ベークCVD後ウェーハ
メタルコンタミ
除去プロセス

レジスト塗布、ベーク、現像MORウェットレジスト工程：
ウェット塗布＋ウェット現像

ドライ成膜・ドライ現像
プロセスのCoOは、ウェット塗布現像よりおよそ3倍高い
TEL予測

CVD成膜

ドライレジスト工程：
CVD成膜＋ドライ現像

MORウェットレジスト工程は、ドライレジスト工程 (CVD＋ドライ現像) に比較して、コスト、TAT、引き置き時間管理、装置のフットプリント、電力消費の点で優位
これらのコストや運用上のメリットだけでなく、性能面でもすでにウェット工程で優位なデータ
CORP IR / October 12, 2021

115

EUVリソグラフィープロセスのロードマップと課題
ラインピッチ(nm)

34

32

30

28

26

24

22

20

ホールピッチ(nm)

42

40

38

36

34

32

30

22

EUV露光装置
レジスト技術の推移

RLSトレードオフ

0.33 NA EUV

0.55
EUV
(高NA
EUV：高解像度化）
0.55
NANA
EUV
(高NA
EUV：高解像度化)

化学増幅型レジスト (CAR)
メタルオキサイドレジスト (MOR)

EUVばらつき欠陥の課題

レジスト必要膜厚確保の課題

感度（S）

マイクロブリッジ

断線

エッチング後の レジストライン レジストピラー
レジストダメージ
倒壊
倒壊

寸法ばらつき（L：ラインエッジラフネス）

解像度（R）

ホール欠損

ホールつながり

レジスト
薄膜化の課題

ホール底のレジスト残渣

レジスト厚膜化の課題

P. De Bisschop, Proc. SPIE, 10957-10 (2019)

CORP IR / October 12, 2021

116

高NA EUVの世代への準備：課題をパートナーと連携して解決

高NA EUV露光機に塗布現像装置をインライン化
imec、ASMLと連携して高NA世代の微細パターン形成技術を構築予定

https://www.tel.co.jp/news/topics/2021/20210608_001.html
CORP IR / October 12, 2021

117

高NA EUVの世代への準備：MOR微細パターン形成実証例
リソグラフィー後24 nmピッチ12 nm ライン
リソグラフィー後
レジスト膜厚20 nm
レジスト

エッチング後エッチング後

EUV露光
パターン

中間層膜
下層膜
酸化膜
TiN
酸化膜

Source: imec

Source: imec

CD (nm)

12.7

12.1

LER (nm)

2.13

1.56

LWR (nm)

2.88

1.94
imec標準SEMレシピで計測、NA0.33での実証

ウェット現像で、12 nmラインパターンでも倒壊なく、
2 nm 以下のラフネス (LER/LWR) を実現
CORP IR / October 12, 2021

118

まとめ
 EUV化学増幅型レジスト (CAR) の微細化に対応した新技術をリソグラフィー
だけでなくエッチング技術との相乗効果
で実現
 メタルオキサイドレジスト (MOR)
レジストの量産向け技術を導入。
高性能・低コストのプロセスを実現。
CARもMORも同一装置で処理可能

 高NA EUV露光技術に向けて、パートナーと連携し、将来世代のデバイス量産へ向けた最先端塗布現像プロセス
ソリューションを提供
CORP IR / October 12, 2021

CLEAN TRACK™ LITHIUS Pro™ Z EUV

119

エッチングにおける最新の技術課題と取り組み
2021年10月12日

和久井 勇
執行役員、ES BUGM

エッチング装置における戦略
 HARC*工程– 3D NAND (多段コンタクト、ワードライン分離)、DRAM (キャパシタ)：
加工性能と生産性で差別化を継続– 3D NAND (チャネル)：
精細な加工制御性と生産性で差別化できる新規装置を投入

多段
ｺﾝﾀｸﾄ

 パターニング工程– DRAM：加工制御と一括エッチングによるお客さまの生産コスト低減で差別化– ロジック：エッチングと成膜の融合技術で差別化

ﾜｰﾄﾞﾗｲﾝ分離(ｽﾘｯﾄ)

チャネル
等方性エッチング 配線/コンタクト工程– ロジックで培った知見をDRAMへ展開

 ガスケミカルエッチング工程

多層配線
キャパシタ

– プラズマアシスト技術で新たな市場を創出* HARC: High aspect ratio contact
CORP IR / October 12, 2021

Nanosheet image:Courtesy of IBM
出典: N. Loubet, et al., Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET

121

メモリにおける事業機会
3D NAND

Aspect ratio 70:1

DRAM
多層配線

多段
コンタクト
コンタクト

2nd
tier

階段
（ステアケース）

キャパシタ

1st
tier

素子分離
ワードライン分離（スリット）

ビットライン
埋め込みゲート

チャネル（メモリホール）

直径100ナノメートル

NAND/DRAMにおいて拡大するドライエッチングの事業機会に対応
・高アスペクト比化に対応したエッチング性能
・お客さまの生産性改善への寄与
CORP IR / October 12, 2021122

メモリにおける積層化
NAND

DRAM

10 μm

New structure
Totalデバイス高さ

8 μm

6 μm
4 μm

2 μm
0 μm
2D

3x

当社推定

4x

6x

積層数

9x

1xx

次世代以降

3次元積層化の継続によりエッチング市場は拡大
CORP IR / October 12, 2021123

高アスペクト比絶縁膜エッチングの課題
DRAM

a
b
c

3D NAND

キャパシタ

チャネル

スリット

多段コンタクト
Mask etch rate:
a=b=c

Selectivity to maskA
Necking / Clogging

B
BowingDielectric etch rate:
A>B>C
Bottom CD

C

Etch time

Selectivity: A/a > B/b > C/cDistortion / Bending

Selectivity to metal layer

Depth loadingCDvariation

CORP IR / October 12, 2021124

高アスペクト比エッチングへの対応
90°

θ

イオン

TEL技術の効果：
 高アスペクト比エッチングにおける正確な加工制御

90°

θ

+

+

マスク

 Depth Loading低減によるエッチングレート向上
θ

エッチング膜深部までイオンが入射

TEL独自のイオン垂直化技術により高アスペクト加工を実現
CORP IR / October 12, 2021

125

生産性向上への対応
EpisodeTM ULの特徴：
 フレキシブルなレイアウト– 4個から12個までフレキシブルに搭載チャンバーを選択可能

 省スペース– チャンバー当たりのフットプリントを大幅に削減

 スマートツール– ビッグデータ解析による
自律プロセス制御
FLEXIBLE LAYOUTSPACE SAVING

SMART TOOL

新プラットフォーム導入 (メモリ、ロジック共通) により生産性向上に寄与
CORP IR / October 12, 2021

126

ロジックにおける事業機会

多層配線

FinFET

GAA*1 Nanosheet

Self-aligned Contact

コンタクト

ゲート
フィン

素子分離

*1 GAA: Gate all around*2 SAMP: Self-aligned multiple patterning*3 PDN: Power delivery network

SAMP*2

Backside PDN*3

微細化が進むことによるデバイス構造の変化やEUVリソグラフィーに対応
CORP IR / October 12, 2021

127

EUVリソグラフィーにおけるエッチング
EUVリソ後のパターン

EUVにおけるエッチングの課題：

Pinching

BridgeKissing

Missing ArFに比べて欠陥やばらつきが大きい 極めて薄く、プラズマ耐性が弱い

Source: S. Morikita, et al., Tokyo Electron Miyagi (DPS2018)

ドライエッチングのEUVレジストへの影響

エッチング技術による補完が重要となる
CORP IR / October 12, 2021

128

EUVリソグラフィーへの対応

成膜とエッチングの組み合わせによるばらつき改善

TELの取り組み
 成膜とエッチングのプロセスを繰り返す
ことで、リソ後の寸法ばらつきを改善

cycle

After etch

Initial レジスト上の成膜を残すことでマスク選択性を向上 imec、ASML社との連携も活用し、高NA世代も見据えたパターニング
ソリューションを実現していく

レジスト上の成膜・加工による選択性改善
Post lithography

Post depo-treatment

成膜とエッチングの組み合わせによるばらつき・加工選択性改善
CORP IR / October 12, 2021

129

GAA Nano Sheet構造への取り組み
Si/SiGe cavity etch

SiGe Release

Nano Sheetプロセスの課題：
 パターン形状（矩形）の均一性
 パターン表面のラフネス・残渣
SiGe

TELの取り組み：ガスケミカルエッチング
 高いエッチング選択性
 高い均一性 残渣除去・ラフネス低減
Source: N. Loubet, et al., IBM, TEL Technology Center, America (IEDM2019)

ガスケミカルエッチングのメリットを生かして先端プロセスへ貢献
CORP IR / October 12, 2021

130

開発・生産能力の向上
宮城技術革新センターを2021年9月22日竣工
 パートナー企業とのラボエリア
 オープンイノベーションエリア

 顧客トレーニングセンター

東京エレクトロン宮城

宮城技術革新センター

パートナー企業との共創により、革新的な技術の創出と生産性向上を推進
CORP IR / October 12, 2021

131

宮城技術革新センターの役割
ダントツの 製品とサービス をお客さまへ提供し続けるために
FIL

PIL

TC

Futuretech Incubation Lab

Production Innovatech Lab

Training Center

革新的装置技術の創出~高効率化、低環境負荷技術、低LT化技術 etc.~

世界最高水準のトレーニングを提供~DX技術と機械組立を融合した次世代装置づくり~~お客さま、自社の現場力を高める~
生産技術の革新

工場全体の「ものづくり技術の革新」を推進
CORP IR / October 12, 2021

132

まとめ
 3D NAND・パターニングに牽引され、エッチング装置市場は継続した高水準な投資を見込む
 デバイスの変化と顧客ニーズに対応し、メモリとロジック両市場において技術革新を継続 今後のさらなる市場拡大に向けた開発・生産能力の向上へ取り組む

CORP IR / October 12, 2021

133

次世代の成膜技術におけるTELのアプローチ
2021年10月12日

石田 博之
執行役員、TFF BUGM

Nano Sheet FET 向け極薄膜の絶縁膜工程
高アスペクト比の狭空間への埋め込みの課題への対応
絶縁膜の特性

Nano Sheet 向け極薄膜の絶縁膜工程

SiC

SiN
比誘電率

7.0

BN

Gate spacer
SiBCN

3.9

SiO2

SiBN
低

誘電率

SiCN
SiBN

ソース/ドレインとゲート間の絶縁、不純物注入の制御など

BN, BCN

SiN
1.4

Inner spacer

2.0

屈折率

Sheetを等間隔で支える
Dielectric isolation

Si channelから基板SiliconへのLeak電流低減

Nano Sheet形成に必要な高品質かつ極薄絶縁膜をバッチ炉で提供する
CORP IR / October 12, 2021135

絶縁膜のアプリケーションマップ：狭空間埋め込み、極薄膜
400 °C

300 °C

プラズマを使った枚葉成膜技術
（評価中）

成膜
エッチ
成膜
連続プロセス
活用事例

SiN(k ~ 7.5)

500 °C

600 °CTELINDY PLUSTM IRadTM
成膜とEtchの複合プロセス
TEL/TEL

High

低誘電率
材料
(k < 4.5)

成膜抑制技術
の活用事例

極低誘電率
材料
(k < 3.0)

H2 radical

Low

プラズマを
使った
枚葉成膜技術（評価中）

TELINDY PLUSTM IRadTM
膜厚・膜質・カバレッジ
インテグレーション対応

20 nm

TELINDY PLUSTM IRadTM
新規材料の採用（評価中）

高品質極薄絶縁膜の対応ラインアップを拡充中
CORP IR / October 12, 2021

136

セミバッチALDを用いた狭空間埋め込み
複数段積層3D NANDの課題への対応

Bowing（ボトルネック形状）

Void（埋め込み不良）

Plasma ALD SiO2成膜抑制とALDの連続化により完全シームフリーを実現

セミバッチALDによる複数プロセスの連続化により高い生産性と埋込性を両立
CORP IR / October 12, 2021

137

微細化を促進するシリコン成膜：新しいアプローチ
Fin形成時のエロージョンの課題をバッチプロセスでコスト効率良く解決
Fin形成

STI形成

犠牲膜をエピ成長

薬液によるエロージョンの発生

STI形成

設計通りの幅を実現

Finのエロージョンを解決する
新しいプロセス機会

前洗浄を組み込むことでバッチで新たなプロセス対応を実現
CORP IR / October 12, 2021

138

微細化を促進するシリコン (Si/SiGe) 成膜：低コストへの挑戦
複数ある積層Epiの高コストの課題をバッチプロセスで解決を試みる

Logic Nano Sheet：SiGe/Si 積層Epi
Logic Backside PDN：エッチストップ用SiGe Epi もしくは Boron doped Si Epi
Future DRAM：SiGe/Si 積層Epi

量産実績ができた前洗浄込みのバッチプロセスの展開を目指す
CORP IR / October 12, 2021

139

デバイスの信頼性向上のための重水素アニール
電気的特性と信頼性の劣化耐性をお客さまと協業し生産性のよいバッチ炉の処理で改善
改質のメカニズム

D2

D2

HD
HD

Blocking Oxide
N-D
Charge Trap

N-D
N-D

N-D
Tunnel Oxide

N-H
N-

N-

N-D
N-D
N-H
N-D N-H
N-H

N-H
N-

N-

N-H

トンネル酸化膜中のN-H結合は書き込み/消去の電気的ストレスにより劣化する
N-H結合をN-D結合に置き換えることで電気的特性の劣化への耐性を改善する

D2処理に適したプロセス条件を実現するシステムを超大型バッチで構築中
CORP IR / October 12, 2021

140

プラズマによる表面改質技術
低温度のプラズマ処理により膜質改善し加工精度やデバイスの信頼性向上に貢献
適用事例

薬液耐性の改善結果

SPAiによる改質
Wet etching amounts (A)3000

Filling SiO2

wo anneal

2500

2000

SPA anneal
1500
1000
500

SPA w RF bias
anneal0流動性CVDプロセスで形成された絶縁膜の不純物を熱酸化プロセスで除去

0

5

10
15
20
25
Wet etching time (min)3035

熱耐性の低い半導体素子の採用により、低温で膜質の改善が必要

低電子温度、高密度ラジカルの供給による膜質の改善
CORP IR / October 12, 2021

141

紫外光による表面改質技術
紫外光を活用した酸化プロセスで界面/表面を高密度化し極薄膜の膜質改善に貢献
膜質改善、界面制御性の改善事例

UVRFのプロセス

TEM観察結果

GIXR測定結果

UV Process

RF Process

目的：極薄酸化膜形成
プロセス：UV lamp + O2 gas flow

目的：酸化膜の窒化プロセス：Radical Flow + N2 gas flow

Gas: O2UV Lamp: ON

劣化層
（表面）

界面

SiO2層

Si層

UV O2

HfSiO
thickness

2.3 nm

2.3 nmIL SiO2
thickness

0.9 nm

0.6 nmTEM
HfSiO
IL SiO2

Gas: N2

O* O* O*DHF last

N* N* N* N*

Si sub.

RFG: ON
SiO2
Si

SiON
Si

〇 Thermal Ox 10A〇 Thermal Ox 8A● UV O2 16A

極薄膜の制御性、高い膜質によりゲート絶縁膜などへの適用評価が進む
CORP IR / October 12, 2021

142

ハードマスクのモジュールソリューション
BUと製品をまたぐ連携によりLCDU*改善実現を目指す*LCDU：Local CD Uniformity

膜質
材質

組成比

ストレス

結晶性

Conv.

温度

ｴｯﾁﾝｸﾞ性能

剥離・除去性能

BowingLoading

ChemistryIon Energy
Temperature
Frequency
Pulse

CIP1

CIP2 New HM

Mold Etch
Bevel Strip

New Hard Mask

選択比

Bending

EXIMTM

薬液耐性
比誘電率
密着性

最適解の追求!

LCDU

Film Property

Chemical

Selectivity
Tactras™ Vigus™

DamageChemicalTemperature

SchemeSiO2
TEL/TELCELLESTATM-i

1,500 nm-thick
CORP IR / October 12, 2021

143

まとめ
 次世代のデバイスでは成膜技術に求められるものがますます多様化する 高難易度でありながらコスト面での解決が常に要求される
 TELは複数製品・技術から常に性能・コストの両立最適解を目指す
 前処理、エッチ、改質トリートメントを成膜に組み合わせ技術解を提供する
 BUをまたぐ製品間相互連携も今後拡大していく

CORP IR / October 12, 2021

144

本資料の取扱上の注意
情報管理責任者による承諾なしに第三者への開示はできません。
東京エレクトロン

CORP IR / October 12, 2021

145

CORP IR / October 12, 2021

146