平成  年度
修士学位論文 による自己タイミング型
パイプライン回路の構成法

             

別役

宣奉

指導教員

岩田

誠

 年  月  日
高知工科大学大学院 工学研究科 基盤工学専攻
情報システム工学コース

要 旨

 による自己タイミング型
パイプライン回路の構成法
別役

宣奉

半導体集積化技術の革新的発展を受けて、現在 （  

実現への期待が高まっている。しかしながら、現状のノイマン型処理方式では、クロック同期信号の配線が原因となり、高速化、集積化、省電力化の障害となることは明らかである。この問題を根本的に解決する手段が自己タイミング型パイプライン機構である。この方法は、配線を局所化でき、処理に本質的に必要な回路モジュールのみでしか電力を消費しないため省電力化が可能になると同時に、スループットの飛躍的向上も可能になるという優れた特徴を有している。
本論文では、この自己タイミング型パイプライン機構を前提とした  実現の観点から、効果的な２つの手法を提案する。 つ目は処理機能に応じたデータ転送制御回路の最適な適用法について、２つ目は      を自己タイミング型パイプライン機

構の機能モジュール回路に適用する事である。１ではパイプライン内のデータ流量の変動が少ない機能モジュールに適用可能な高速回路構成を提案した。 では  シミュレータの解析によってその親和性の高さを明らかにした。
キーワード

自己タイミング型パイプライン機構、データ転送制御回路、、            $   %    

        !      !  ""  "   "#

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"            !   " !"  !    " #"     !     "    "     #    "  !         !   '  $       .!%"     #   !      !"'  $         Æ   " / 

" # " "    !   "   "      !"'" $#    "  ! $      "   

& $ 

目次
第章

序論



第章

自己タイミング型パイプライン機構



'

緒言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '0'

自己タイミング型パイプライン機構の構成' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '0

'1

自己タイミング型パイプライン機構の特質' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '2

'0

結言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '3

データ転送制御回路

1'

緒言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '4

1'

データ転送制御回路の機能的考察' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '41'' データ転送制御の基本理念 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

4

1''

5!"" Ｃ素子 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

6

1''1

実用化における 5!"" Ｃ素子の問題点 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

1''0 実用化レベルのデータ転送制御回路の  例 ' ' ' ' ' ' ' ' ' ' ' ' ' '

1

1''7

885 用データ転送制御回路 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

2

第章

1'1

各データ転送制御回路の比較' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

4

1'0

結言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '9高速化データ転送回路とその適応領域



0'

緒言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '



0'

提案回路

' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '



0'1

結言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '0

適応領域の検証と性能評価



第章

第章

  

目次

7'緒言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

7

7'

提案回路の適応領域' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '7  における適応領域 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '77''   における適応領域 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '3

結果の考察 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

3

7''
7''1
7'1

性能評価

' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

4

7'0

結言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

4

第章



 





2'

緒言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

6

2'

 の利点 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

6

2'1

 の問題点 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

1

2'0

 の効率的な利用法 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

11

2'7

結言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '10

自己タイミング型パイプライン機構への



第章

の適用

3'

緒言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

17

3'

 による回路構成法 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '173'' パイプライン構成と信号のプリチャージ ' ' ' ' ' ' ' ' ' ' ' ' ' ' '173'' パイプライン並列性の比較 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '12

 適用の提案 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '16

提案手法の性能への考察 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '09

3'1' ノイマン型パイプラインへの  利用 ' ' ' ' ' ' ' ' ' ' ' ' ' ' '09

結言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

0

評価



緒言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

01

3''1
3'1

3'0
第章

4'

  

目次

4'

評価回路と評価方法

4'1

評価結果

4'0
第章

' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '01' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '00

結言 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

00

結論



謝辞



参考文献



付録 



 ロードマップ  パラメータ





図目次
' 自己タイミング型パイプライン機構の構成図 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '7

' 自己タイミング型パイプライン機構の動作図 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '7

1' 5!"" Ｃ素子 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '91' 実用レベルデータ転送制御回路の  例 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '0

1'1 実用レベルデータ転送制御回路の入出力状態遷移図 ' ' ' ' ' ' ' ' ' ' ' ' '7

1'0 885 用データ転送制御回路 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '3

1'7 885 用データ転送制御回路の入出力状態遷移図 ' ' ' ' ' ' ' ' ' ' ' ' ' '40' データ転送制御回路   ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

0' データ転送制御回路   ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '1

0'1 データ転送制御回路   の入出力状態遷移図 ' ' ' ' ' ' ' ' ' ' ' ' ' '

0

2'

5& 及び 5& ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '62'  による :&; 回路 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '192'1 ))8 ゲートによる :&; 回路 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '1

2'0 閾値電圧の劣化 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '1

2'7  回路へのバッファの挿入 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '1

2'2 最適論理とバッファ挿入のトレードオフ ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '113' パイプライン ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '173' ノイマン型システムの基本構成要素 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '13

3'1 パイプライン並列度の比較 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '144' 過度解析用評価回路 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '01  

表目次
' ノイマン型プロセッサと 885 の比較 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '21' データ転送制御回路における基本論理の１例 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '6

1' 5!"" Ｃ素子のデータ転送状態表 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '

1'1 1 種類のデータ転送制御回路の比較 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '67' 性能比較表 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '42'  利用による利点と問題点 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '114' ; ロードマップに基づく  回路評価 ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' ' '00  

第章

序論
近年、半導体技術の発達によって集積化プロセッサの性能は著しく向上している。しかし、極限集積化時代に突入すればノイマン型処理方式の根本的原理である集中制御による逐次処理そのものが高性能化の阻害要因になることが指摘されている。その理由としては¯ ノイマン型処理方式ではシステム全体を制御するためのクロック信号をバス配線によって配信している。そのためシステム全体にわたるクロックスキュー（歪み）をクロック周期に対して完全に押え込む必要がある。そのためには 十分に長いクロック周期を用いる。 高電圧を用いる。などの要件が必要となってくる。 の問題ではクロック信号の高速化が阻害され の問題では省電力化が阻害される。

¯ 素子の比例縮小によってトランジスタの動作速度は向上するが配線遅延時間は向上しない。そのためバスを介したデータ通信速度は相対的に遅くなる。さらにチップサイズが増大する傾向にあるためバス配線長が長くなり、さらにデータ通信速度が遅くなる。

¯ ノイマン型のアーキテクチャにおいても機能モジュールの並列化やパイプライン化による処理スループット向上がはかられているが、集中制御による逐次処理を前提としたオ
ブジェクトコードの場合、複数の機能モジュールや深いパイプライン段を活性化するだけの並列度が得られず、性能向上に限界が生じる。
ここに挙げた問題点はすべてノイマン型処理方式の根源的な部分から派生しており従来のシステム実現手段のまま解決することは非常に困難である。
そこで、これらの問題点を原理的に解決可能な理想的なシステム実現手段として自己タイ
ミング型パイプライン機構が提案されている。<=<1=。２章で詳しく述べるが、この方式では



配線を局所化することができる。それによってクロックスキューやデータ転送速度に関する問題点を解消する。さらに、この方式では処理に本質的に必要な機能モジュールのみを駆動させるため、データ流量に比例した電力消費を実現している。この事は、ノイマン型処理方式に比して格段に省電力である事を意味している。自己タイミング型パイプライン機構に対して制御駆動を用いたプロセッサ設計も提案されているが <7=、自己タイミング型パイプラ
イン機構と非常に親和性の高い処理方式であるデータ駆動方式（処理に必要なデータが機能
モジュールに揃う事によって駆動する方式）を用いれば、この方式を前提としたオブジェク
トコードを与える事によって複数の機能モジュールや深いパイプライン段に対して充分な並列度を得られる。これにより、飛躍的なスループットの向上をはかることができる。。そこで、次世代へ向けてた全く新しいシステ構築手法として、すでに自己同期型型パイプライン
機構をハードウェア全体に採用し、データ駆動型処理を前提としたオブジェクトコードを与える事により、極省電力、超並列処理を実現したデータ駆動型ＶＬＳＩシステムが実用化されている。
一方、革新的な素子微細化技術の発展は所謂、複合化集積システム  への期待を高まらせている。 とはメモリ部、インタフェース部、プロセッシング部等システムを構成する全ての機能回路群を  チップに集積化して利用しようという試みである。この  を実現させることによって飛躍的なコスト削減、機能拡張を実現できる。しかし、 の実
現には極消費電力、超集積化等の条件が必要なり、現在の主流であるノイマン型アーキテク
チャでは実現が非常に困難である。よって本研究は、上記で述べた自己タイミング型アーキ
テクチャをチップ全体に採用した  の実現を目的としている。そのため、本稿では、自己タイミング型アーキテクチャの有する優位な特性を保持したまま、さらなる省電力化、集積化、高速化を実現する  つの手法について報告する。
１つ目の手法は、自己タイミング型アーキテクチャを用いた回路群において最重要な機能回路であるデータ転送制御回路を最適化し、利用する手法である。自己タイミング型アーキ
テクチャを徹底的に採用する事によって実現される  では、チップの利用用途によって様々な機能回路が搭載される。この際データ転送制御回路を機能回路毎に最適に設計する事により、低コスト化、及び高性能化を図る事が出来る、２つめの手法は自己タイミング型パイプラインにおける演算モジュール回路に対して

      を適用し、その双方向性論理構造を利用し、5& による
ゲートロジックよりも最適に論理が構成可能である事を示した後、自己タイミング型パイプ
ライン構造と非常に親和性の高い論理構成法である事を提案する。
本論文では２章において、自己タイミング型パイプライン機構の基本的構成及び動作について述べる。３章においては自己タイミング型パイプライン機構において最重要な機能回路であるデータ転送制御回路の動作特性について明らかにする。

0 章ではインタフェース部用に設計したデータ転送制御回路を示し、自己タイミング型回路群に対して最適にデータ転送制御回路を適応する有効性について述べる。加えて、５章では、４章で設計した回路が、どの程度のデータ流量の揺らぎならば正常に動作するかを明確に示し、その後 885 データ転送制御回路と比して回路そのものの潜在性能について、その優位性を述べる。

2 章では、 における利点及び問題点について詳しくの述べ、3 章において自己タイミ
ング型パイプライン機構と  が非常に親和性が高い事について述べる。そして、4 章において  シミュレータによる解析結果により、 利用の有効性を確認した事を報告する。
最後に結論として、6 章において自己タイミング型パイプライン機構の優位な特性を損なわず、提案した手法が省電力化、集積化、高速化を実現し、将来に渡って有効である事を述
べる。



第

章

自己タイミング型パイプライン機構

 緒言この章では、ノイマン型処理方式に根源的に内在する問題点を原理的に解決可能な理想的方式である自己タイミング型パイプライン機構について、その構成および特質を詳しく述べる。

 自己タイミング型パイプライン機構の構成
自己タイミング型パイプライン機構の基本構成は図 ' に示すように、パイプライン間で転送されるデータを保持するデータラッチ 8 （フリップフロップの接続と考えることができる）、データ処理回路Ｐ 、ならびに、8 の開閉をハンドシェーク方式によって制御する
データ転送制御回路  から構成される。
自己タイミングパイプライン機構の基本的な処理の流れとしては、図 ' の左側に示すように 8 が有意なデータを保持していない場合データラッチ 8 > の状態に関係なく

8 # より 8 にデータが転送される。また、図 ' の右側に示すように 8 に有意なデータが保持されており、かつ 8 > に有意なデータが保持されている場合には 8 は
データの転送を待機する。このことによってパイプライン中の任意の場所でデータ流が一時的に停止状態になったとしても、停止場所より後段のデータラッチにデータが順に詰められる事になり、停止が後段のデータ流に影響しない性質をもっている。上記したような自己タ
イミング型パイプラインにおけるデータ転送制御は実質的にはデ ータラッチに接続された' 自己タイミング型パイプライン機構の構成

DL1

1

P1

P2

DL3

DL2

Send2

Send1

2
Ack-1

3
Ack2

図  自己タイミング型パイプライン機構の構成図

DLi-1

DLi

DLi

DLi+1

data

emp

data

data

図  自己タイミング型パイプライン機構の動作図

データ転送制御回路によって行われている。データ転送制御回路は要求信号（  パルス）と応答信号（+ パルス）がデータ処理回路Ｐ の処理遅延時間と完全な同期を行ったうえで動作し、それに伴ってデータラッチに開閉信号を発生する。このことからデータ転送制御
回路は自己タイミング型パイプライン機構において最も重要な要素回路である。

'1 自己タイミング型パイプライン機構の特質

 自己タイミング型パイプライン機構の特質
前節において自己タイミング型パイプライン機構の構成および動作を明確にした。これをうけて本節ではノイマン型処理方式と比して有利な特質について述べる。
ノイマン型処理方式

885

制御方式

同期型制御

非同期型制御

駆動方式

制御駆動

データ駆動

配線長

冗長

局所化

集積化

困難

容易

クロックスキュー

高性能化に支障有り

支障無し

電力

高

低

並列化、パイプライン化

困難

容易

汎用性

高

低

表  ノイマン型プロセッサと  の比較

ノイマン型処理方式ではバス配線によってシステムクロックを配信し、システム全体を同期させて駆動している。これに対して自己タイミングパイプライン機構では自己転送制御
回路の相互通信によって駆動している。したがって、自己タイミング型パイプライン機構ではバス配線を必要としない。このため配線の局所化が可能となりクロックスキューの発生確率が格段に低い。加えて、ノイマン型処理方式はクロックによって一斉にすべての機能モ
ジュールを駆動させるのに対して、自己タイミング型パイプライン機構は、現状態で処理に必要な機能モジュールのみを駆動させるため平均の消費電力が格段に低い。さらにはデータ駆動処理方式を採用することにより、この方式を前提としたオブジェクトコードを与える事
によって、複数の機能モジュールや深いパイプライン段を活性化させる並列度を得る事が容易となり、スループット性能の格段の向上が見込める。
ノイマン型処理方式を用いた一般的なプロセッサと自己タイミング型パイプライン機構を'0 結言
用いたプロセッサである 885 についての比較を表 ' に示す。

 結言本章において詳しく述べたように、自己タイミング型パイプライン機構はノイマン型処理
方式が根源的に抱える問題を理想的に解決しうるシステムである。反面、データ流量が疎であったり、並列化、パイプライン化が根本的に困難な仕様を持つシステムでは自己タイミン
グ型パイプライン機構の優位性が保てなくなり、汎用性が低いという問題点を有している。
しかし、画像処理、ルータなど比較的データ流量が多く処理の並列化、パイプライン化に期待を持てる分野においては、専用プロセッサとして格段に高い性能を示す潜在能力を有しており、次世代の高速データ処理の主役を担うシステムであるといえる。



第

章

データ転送制御回路

 緒言２' ２で述べたように、自己タイミング型パイプライン機構のデータ制御はデータラッチに接続されたデータ転送制御回路によって行われている。自己タイミング型パイプライン機構が提案された当初の最も古典的な回路は 5!"" Ｃ素子と呼ばれる回路であった <0=。その後、データ転送制御回路の実用化に際して、システムの要求仕様に応じた機能を持つように拡張すべく様々な疑似Ｃ素子が考案された <=。本章では、データ転送制御回路が保持しておくべき機能について詳しく述べ、その後 885 に採用されているデータ転送制御回路について検証を加える。

 データ転送制御回路の機能的考察
 データ転送制御の基本理念
データ転送制御回路は回路間のハンドシェークによってデータラッチの開閉を制御している。具体的には入力信号として後段からの転送要求信号（ #
号（+#と前段からの転送許可信があり、出力信号として前段への転送要求信号（ #! と後段への転送要

求信号（+#! がある。全ての信号は１ビットデータであり、データラッチへの開閉信号は  #! 信号と同論理もしくは逆論理とするため特に議論の対象としない。
データ転送制御回路の基本理念は前段からの転送許可信号と後段からの転送要求信号が入力（遷移）された時前段への転送要求信号および後段への転送許可信号を出力（遷移）す

1' データ転送制御回路の機能的考察
る。つまり２入力の信号遷移を受けて２出力を信号遷移させるような回路である。表 1' に
データ転送制御回路における基本的論理の１例を示す。

 #

9

9





+#

9



9



 #!

9

"

"



+#!

9

"

"



表  データ転送制御回路における基本論理の１例

  Ｃ素子
図 1' に示したのはデータ転送制御回路の祖である 5!"" Ｃ素子である。5!"" Ｃ素子
はデータ転送制御回路の基本的理念に沿った機能を有している。ここでは、5!"" Ｃ素子の機能を通してデータ転送制御回路の基本的機能について検証する。基本的機能は４つの5& トランジスタによって構成されている。図 1' からも明らかなように転送要求入力
信号  #と転送許可入力信号 +#及び転送許可出力信号 +#が同論理の時、転送要求出力信号  #!が同時に遷移する構造となっている。ここでデータ転送をわかりやすくするために 5!"" Ｃ素子における信号状態について意味的前提条件を示す。

¯ データラッチを起動する信号は転送要求出力信号  #! と同意である。よってデータのデータラッチへの入出力は転送要求信号   の入出力と同意と考えてよい。

¯ 転送要求信号   では、信号が  である時、転送要求状態であり、9 である時、転送待機状態である。

¯ 転送許可信号 + では、信号が  である時、転送許可状態であり、9 である時、転送禁止状態である。

¯ データ転送回路の種類によっては信号レベルの意味付けが上記の前提条件と異なる場合も存在するが、データ転送における信号の相対的関係は変わらない。

1' データ転送制御回路の機能的考察

VDD

Send inSend out
Ack inAck out

図  Ｃ素子

これにより 5!"" Ｃ素子におけるデータ転送の状態は表 1' のように表す事ができる。
続いて表に示す各状態について詳細に説明する。
．データ転送制御回路はリセット時において接続されているデータラッチに有意なデータが保持されていない状態にならなければならない。よってリセット時には下記のような状態となる必要性がある。

¯ データ転送要求入力信号  #

は要求待機状態である。5!"" Ｃ素子では 9¯ データ転送要求出力信号  #! は要求待機状態である。5!"" Ｃ素子では 9¯ データ転送許可入力信号 +#は許可状態である。5!"" Ｃ素子では ¯ データ転送許可出力信号 +#! は許可状態である。5!"" Ｃ素子では  1' データ転送制御回路の機能的考察
初期状態ではデータの投入、すなわちデータ転送要求入力信号  #の遷移を待っている状態となる 表 1' では状態番号  。

状態番号





1

0

 #

9

9





+#



9

9



 #!

" リセット時 9

9

"



+#!" リセット時 



"

9

状態

初期状態

要求信号及び

許可信号待ち

データ転送状態

要求信号待ち

許可信号待ち

前出力を保持許可信号及び

前出力を保持禁止信号及び

出力

要求待機信号を発信

表  要求信号を発信

Ｃ素子のデータ転送状態表．初期状態からデータがデータラッチに投入される事を考える。この時データの投入と同時にデータ転送要求入力信号が要求状態に遷移する 5!"" Ｃ素子では 9 →  。これをうけてデータ転送要求出力信号  #! が要求状態に遷移 前段のデータラッチにデー
タを投入）し、データ転送許可出力信号 +#! が禁止状態に遷移する 表 1' では状態
番号 0 。この状態遷移によってデータの転送が行われる。
．データがデータラッチに投入された時にデータ転送許可入力信号 +#態であった場合を考える。この時、データ転送要求入力信号  #が禁止状が要求状態に遷移するが、 出力は前状態を保持し遷移しない 表 1' では状態番号 1 。つまりデータの投入を待機しており、この後データ転送許可入力信号 +#が許可状態になったと同時にデータを投入する。
．データを前段に投入した後、データ転送許可入力信号 +#タ転送要求入力信号  #が禁止状態となりデー

が待機状態となると、データ転送許可出力信号 +#! が  

1' データ転送制御回路の機能的考察
許可状態に復帰しデータ転送要求出力信号  #! が待機状態となる 表 1' では状態
番号  。その後データ転送許可出力信号 +#! が許可状態に復帰すると初期状態となる。
データ転送制御回路の最も基本的なデータ転送の流れは、上記の状態遷移より
→ →

→

&;

のサイクルによって行われる。

 実用化における  Ｃ素子の問題点
1'' に示したように 5!"" Ｃ素子はデータ転送制御回路の基本理念に基づいた機能を有しているため、データ転送制御回路の動作が非常に分かりやすく、データ転送制御回路の基礎を理解するのには最適である。しかし、次のような理由により、自己タイミング型パイ
プライン機構を実用化するには、致命的な問題点を有している。

' の図 ' の右側に示したように自己タイミングパイプライン機構では、前段のデータ
ラッチにデータが保持されている間データの転送を待機しなければならない。そのためには
次のような  つの要件がデータ転送制御回路に求められる。

' データ転送許可入力信号 +#が禁止状態の時データ転送要求入力信号  #!は転送待機状態でなければならない。

' データ転送要求入力信号（ #が要求状態の時データ転送許可出力信号は禁止状

態でなければならない。

 の要件は前段のデータラッチにデータが保持されている時データ転送を待機するということであり、 の要件は自段のデータラッチにデータが保持されている時は後段のデータラッ
チに対してデータ転送禁止の信号を与えるということである。

5!"" Ｃ素子では、１の要件は満たしているが、 の要件は部分的に満たしているに過ぎない。1'' の表で説明すると自段のデータラッチにデータが保持されている状態は状態番
号 1 と 0 である。0 の場合にはデータ転送許可出力信号 +#! は禁止となっているため要件を満たしているが、1 は前状態と同じ出力状態になっているためデータ転送許  

1' データ転送制御回路の機能的考察
可出力信号 +#! は前状態に依存する。つまり、前状態が 0 ならば問題はないが、前状態が  であると、自段にデータを保持しているにも関わらずデータ転送許可出力信号が許可状態となってしまう。
つまり、想定される状況としては、自己タイミング型パイプライン機構において、データ
ラッチに挟まれた各データ処理回路の遅延時間に格差があった場合、データがデータラッチに順に詰められる状況が起こり得る。この時、5!"" Ｃ素子では、前段にデータが保持されており、かつ$ 自段にデータが保持されていても後段へのデータ転送許可出力信号が許可となっているのでデータが投入され続ける。しかし、自段のデータラッチにはデータがすでに保持されているため、結局、データが消失することになる。
このことより、5!"" Ｃ素子が安定に動作するのは、完全に安定したデータ流量が保証されている時のみ、ということになる。これは、データラッチ間の各処理回路がまったく同等の遅延時間でなければならない事を示し、かつ、パイプライン中のデータ流に対して操作を加える事ができない事を示す。実際にはこのようなシステムは存在しないので実用化が非常に困難である。この問題を解決し、データ転送制御回路を実用化できるレベルまで改良す
るには、入出力の前状態によって、１種類の入力状態に対して２種類の出力状態を持つような状態遷移をするシステムが必要となる。このようなシステムは順序回路であり、記憶素子が必要であることが即座に想像できる。



実用化レベルのデータ転送制御回路の  例実用化レベルのデータ転送制御回路は、最低 1''1 で示した問題を解決されてなければならない。つまり、' の図 ' で示した２つの動作を完全に実現できる必要がある。図 1' に示すのは実用化レベルに改良されたデータ転送制御回路の一例である。このデータ転送制御
回路は ))8 ゲートのクロス配線によって構成された ; フリップフロップと単独の  入力 ))8 ゲートによって構成されている。このデータ転送制御回路の動作は次の様なものであるが$ 注意しなければならないのは、5!"" のＣ素子とは、データ転送要求信号  の論理が逆になっている所である。すなわち、9 で要求状態、 で要求待機状態である。

  

1' データ転送制御回路の機能的考察

Send in

To

MR

T

R

D

Data

Latch

Send out

Ack inAck out

図  実用レベルデータ転送制御回路の  例

' 初期状態では 5!"" Ｃ素子と同じ意味的状態となって いる。データ転送要求信号  は待機状態でデータ転送許可信号 + は許可状態である。
' 初期状態からデータ転送要求入力信号  #が要求状態になると、 入力 ))8の入力が $ となり、データ転送要求出力信号（ #! が要求状態となる。 入力))8 の出力は ; フリップフロップの入力 ; にフィードバックされているので、一定のゲート遅延後、データ転送要求出力信号（ #! は自動的に要求待機状態に戻る。一方データ転送許可出力 +#! はデータ転送要求入力信号  #が要求状態になると同時に禁止状態となり後段のデータ転送を禁止する。その後、データ転送要
求入力信号  #

が、自動的に要求待機状態になると、許可状態となり後段のデー

タ転送を禁止する。

1' 前段のデータラッチにデータが保持されていて自段にデータが保持されていない場合、
つまり、データ転送要求入力信号  #
出力信号 +#は要求待機状態であり、データ転送許可

が禁止状態であるような場合である。この時、データ転送許可出力

+#! は許可状態なので後段からデータが投入される可能性がある。このような状
況の時、データ転送要求入力信号  #  

が要求状態になると、 入力 ))8 の出1' データ転送制御回路の機能的考察
力は変わらないのでデータ転送要求出力信号  #! は待機状態のままである。一方、データ転送許可出力信号 +#! は禁止状態となる。つまり、自段にデータを保持した後、後段に禁止信号を発信している。

 は初期状態の説明である。 は通常のデータ転送の様子の説明である。1 は 1''1 で取りあ
げた、5!"" Ｃ素子の実用化の問題点を解決している事の説明である。
図 1'1 は図 1' に示したデータ転送制御回路の入力と出力の関係を示している。

a
(1 1)

1 1

Send in Ack in
Send out Ack out

b
(0 1)

g
(1 0)

(1 1)
(0 0)

e

f

c
(0 1)
0 0

1 0
d

図  実用レベルデータ転送制御回路の入出力状態遷移図

図 1'1 は入力に対して出力がどう変化するかを示している。通常のデータ転送は  →  →のサイクルで行われ、データが順に詰めていく時は  の変化が後段に順に伝播していき、
先頭のデータ転送制御回路に  の変化がおこるとデータが順に流れ出すシステムである。このデータ転送制御回路では出力状態 9$ はデータを保持している間データ転送許可出力信号が許可状態となる事を示しており、これはデータ転送制御回路の基本理念に反するため、存在しないように回路構成されている。よってこの回路は自己タイミングパイプライン機構が要求する機能を完全に満たしている事になる。

  

1' データ転送制御回路の機能的考察
しかし、システムの仕様によってはデータ転送要求入力信号  #

やデータ転送許可

信号が様々なタイミングで到着することが考えられる。それを踏まえて、図 1' の回路を検証すると、構成されているゲートの性質から  入力が誤作動を起こすタイミングの範囲で到着する事が考えられる。図 1' を使用して具体的に説明すると次の  つとなる。

' データ転送は  入力 ))8 の出力によって決定されている。この回路ではデータ転送中に一定時間  入力 ))8 の入力が  に揃う。この間にデータ転送許可入力信号

+#が禁止状態（信号レベル 9 になるとデータ転送要求信号   のパルス幅が短くなって誤作動を起こす可能性がある。

' ; フリップフロップの  入力である ; と  # が両方信号レベル 9 になると ; フ
リップフロップが禁止状態となり、出力に発振 連続的にパルスが発生する事 が起こり、その事によって誤動作が起きる。具体的にはデータ転送中の ; が信号レベル 9 になっている間に次のデータ転送要求入力信号  #が要求状態になる、等が考えられる。
図 1' の回路は、理論上は自己タイミングパイプライン機構の機能を完全に満たしているが、非常に複雑なデータ到着間隔に対しては誤作動を起こすタイミングの領域が存在する。
よって、データの分岐や合流といった複雑なタイミング、つまりはデータ流を要求されるよ
うなシステムには使用できない。したがって現在実際のシステムには採用されていない。しかし、逆の発想をすれば、データ流量が比較的安定であるようなシステムでは応用が可能である、というのが今回の論文の主張するところであるがそれについては、0 章、7 章において詳しく述べる。

 用データ転送制御回路

現在、実際にデータ駆動型マルチプロセッサ 885 に採用されているデータ転送制御回路を図 1'0 に示す。1''0 で述べたように複雑なタイミングを要求されるシステムではどのようなタイミングでも正常に動作する自己転送制御回路が要求される。885 の内部では  

1' データ転送制御回路の機能的考察
データの分岐や合流が頻繁に行われるため、データ転送制御回路に要求される機能は非常に高度なものである。そのため図 1'0 のデータ転送制御回路は複雑な入力のタイミングに柔軟に対応できる構成となっている。

SR-FF2

To Data Latch

SR-FF1

Send_out
DD
Ack_inD

図 

Delay Element 用データ転送制御回路

885 用データ転送制御回路は、これまで述べてきたような自己タイミング型パイプラ
イン機構に必要な機能は完全に有している。また  つのフリップフロップ ;#??$;#??
によって、データ転送要求入力信号  #とデータ転送許可入力信号 +#の到着タイミングのずれによって起こる誤動作を完全に押え込んでいる。このことから、885
用データ転送制御回路はあらゆるシステムに対して適用可能であり、機能的には完成された
データ転送制御回路である。
図 1'7 に示したのは、データ転送要求信号の要求、待機をそれぞれ、9$ とし、データ転送許可信号の許可、禁止をそれぞれ、$9 とした時の入力  #

$+#

と出力＜

 #!$+#! ＞の状態遷移を表したものである。この図によれば即座に 885 用
データ転送制御回路の具体的な信号遷移が理解できるであろう。
本研究の最終目標は、データ転送制御回路としての機能を完成させた 885 用データ転送制御回路に注目し、この回路に比して、省電力で同等の機能を有しかつ、トランジスタ数

  

1'1 各データ転送制御回路の比較が少なく、高速に動作するデータ転送制御回路を開発することである。しかし、トランジス
タを削減すると機能が保証できなくなるという困難な問題を含んでいるため、今回の論文では、そこまでの研究成果は報告できない。しかし、以後、引き続き研究を行う予定である。
(1,0)

(1,1)

<1,1>

(0,0)

Q1
(0,1)

(0,1)

(1,0)

(1,0)

(1,1)

<1,0>

<0,1>
Q3

Q2
()
(0,0)
(1,0)

(0,1)
<0,0>
Q4

(0,1)
図 

(1,1)

 用データ転送制御回路の入出力状態遷移図

 各データ転送制御回路の比較
これまで、自己タイミング型パイプライン機構においてのデータ転送制御回路の機能について、5!"" Ｃ素子、実用化レベルデータ転送制御回路の  例、885 用データ転送制御回路のそれぞれ 1 種類の回路を例に述べてきた。この節では大局的な観点から 1 種類のデー
タ転送制御回路を比較する。

  

1'1 各データ転送制御回路の比較
まず、実用化の観点から比較すると、5!"" Ｃ素子はデータをデータラッチに順に詰めておく事ができないので、実用化することは非常に困難である。実用化レベルデータ転送制
御回路の  例は誤動作を起こす入力タイミングが存在するため複雑なシステムへの適用は難しい。しかし、データ流量が比較的安定なシステムには適用可能と考えられ、そのような要求仕様のシステムでは実用可能である。885 用データ転送制御回路は機能的に完成しており、どのようなシステムでも実用可能である。
次に、消費電力はトランジスタ数に依存するため、それぞれを比較すると、5!"" Ｃ素子では極小、実用化レベルデータ転送制御回路の  例では中程度、885 用データ転送制
御回路は大となる。
次に、データ転送回路自体の性能は回路の素子遅延に依存するため、それぞれを比較すると、5!"" Ｃ素子では高速、実用化レベルデータ転送制御回路の  例では中速、885 用
データ転送制御回路は低速となる。
次に、製造コストであるが、これもトランジスタ数に依存するため、それぞれを比較すると、5!"" Ｃ素子では低、実用化レベルデータ転送制御回路の  例では中、885 用デー
タ転送制御回路は高となる。
これらの比較を表に示す。

5!"" Ｃ素子

実用化レベルデータ転送制御

885 用データ転送

制御回路の  例

制御回路

実用性

×

△

○

消費電力

低

中

高

回路性能

高

中

低

製造コスト

小

中

大

表 

 種類のデータ転送制御回路の比較

この事から、実用化の面を除けば、トランジスタ数が少ない事は他の全ての面において非常に大きなメリットとなることがわかる。

  

1'0 結言 結言本章では、1 種類のデータ転送制御回路について検証を加えた。その事により、5!"" Ｃ
素子は実用化の面であまりにも不完全であり使用できないが、実用化レベルデータ転送制御
回路の  例はデータ流量が安定なシステムでは、上手く活用できる可能性があり、上手く活用できれば 885 用データ転送制御回路よりも高性能を実現できるであろう事が判明した。次章において本論文の提案内容でもあるデータ流量が比較的安定なシステムにおいての最適なデータ転送制御回路の適用について述べる。

 

第

章

高速化データ転送回路とその適応領域

 緒言近年、光ファイバー通信等、超高速通信が行われるようになってきた。しかし光ファイ
バー自体の通信速度は非常に高速であるが、データ処理システムとのインタフェース部分の処理速度が低速であるため光ファイバーの性能を十分に反映できない事態が起こっている。
このインタフェース部分に自己タイミング型パイプライン機構を基にしたシステムを使用したと仮定すると、光ファイバー通信のインタフェース部分での要求仕様から、次のような事がいえる。

' 光ファイバーから流れてくるデータは１ビットシリアルであるため、データ処理システ
ムのインタフェース部分では、データラッチ間のデータ処理時間よりも、むしろデータ
転送制御回路の回路遅延が処理性能を決定するような場合が想定される。

' 流れてくるデータ流量は、ほぼ一定であるため、複雑なタイミング仕様をデータ転送制
御回路に設ける必要がない。
この事から 1 章で示した、実用化レベルデータ転送回路の  例のようなデータ転送制御回路が適用可能であり、885 用データ転送制御回路と比較しても格段に性能の優位性を認める事ができるはずである。

  

0' 提案回路
本章では、上記のような前提条件の基、885 用データ転送制御回路よりもトランジス
タ数が少なく高速転送が可能な  つの回路を提案し、その回路構成及び、動作、加えてデー
タ流量に対する回路の適応領域について述べる。

 提案回路
 つめの提案回路は 1 章において、実用レベルデータ転送制御回路として取り扱った回路である。この回路は、885 用データ転送制御回路の改良前の回路である。以下この回路を   とする。この回路の詳しい動作については$ すでに 1 章において綿密に述べてある。もう一つの回路との比較のために図 0' に改めて示す。  についての動作はすでにSend in

To

MR

R

T

D

Data

Latch

Send out

Ack inAck out

図  データ転送制御回路  

1 章において述べたので、この回路が適応できるデータ流量について述べる。
ここで、データ流量とは、データ転送制御回路のデータ転送要求入力信号  #が要求状態になってから次の要求状態になるまでの時間によって決まると定義する。
データ転送要求入力信号  #が要求状態から待機状態になるまでの時間は十分短いとすると、誤動作が起こるタイミングは 1 章で述べた  つの場合のみであり、これ以外のタ  

0' 提案回路
イミングでデータが到着した場合は正常に動作する事が分かった。
図 0' は今回の提案用に、  の回路にデータ転送許可入力信号 +#のタイミン

グのずれを吸収する配線を追加した新たなデータ転送制御回路である。以下   とする。

  の回路は配線を追加した事によって、回路の適応領域を拡大したものである。加えて、フリップフロップの  入力状態が禁止 9$9 になったとしても、出力が不安定にはなるが、  の回路のように発振現象は起こさない。このため回路としての安全性が増しているのは明らかである。どのように適応領域が広がっているのかは 7 章において詳しく述べる。

  との回路の動作の変更点は、以下の点である。
'   がデータ転送要求入力信号の要求信号の入力で前段へのデータ投入を駆動するのに対して、  は待機信号の入力でデータ投入を駆動する。

'   が必ずデータ投入後に後段への許可信号を発信するのに対して、  はデー
タ投入中に許可信号を発信することができる。

Send in

To
MR

R

T

D

Data Latch

Send out

Ack inAck out

図  データ転送制御回路    ではデータ転送要求入力信号  #の要求状態と要求待機状態の間の時間が十分短くないと正常に動作しなかったが、 の要件によって、  にはその制約がない。し  

0'1 結言
たがって   では  に遅延を挿入し自由にパルス幅を調整できる利点がある。しかし、今回は非常に高速に投入されるデータを前提にしているため、本論文では  の遅延は考えず、最小のパルス幅によって回路の適応領域および性能について分析する。

 の要件は、遅延素子の適応を最適に行う事によって、性能を高めることができることを示している。  の入出力状態遷移を図 0'1 示す。
(1 0)
(1 1)
1 1

(0 0)
(0 1)
Send out Ack out(1 0)

Send in Ack in
(1 1)

1 0

0 1

図  データ転送制御回路   の入出力状態遷移図

ここで、  が誤動作を起こす原因は   とまったく同じである。つまり、フリッ
プフロップへの禁止入力による誤動作と +#の入力タイミングによるパルス幅の変化である。

 結言本章では、次世代の高速通信等に対応すべく$ データ流量が安定ならば前節で示した  つの回路が 885 用データ転送制御回路に比して性能、コスト、電力について遥かに優位性を示す事を主張するものである。この事を前提に 7 章において性能評価、および、回路の適応領域について分析する。

  

第章

適応領域の検証と性能評価

 緒言本章では 0 章において提案した  つの回路に関してその適応領域とデータ転送制御回路自体の潜在性能について分析した結果を示す。潜在性能においては 885 用データ転送制御
回路を比較の対象とする。
準備として、)& の素子遅延時間をα$ 入力 ))8 の素子遅延時間をβ$1 入力 ))8の素子遅延時間をγ$0 入力 ))8 の素子遅延時間をσとする。
明らかに、これらの素子遅延時間の間にはα＜β＜γ＜σの関係が成立する。

 提案回路の適応領域  における適応領域
本節では、緒言で定義した素子遅延時間を用いてデータ転送制御回路   の適応領域について分析する。
ここで、適応領域とは回路が誤動作を起こさないデータ投入間隔であると定義する。
上記に基づき、誤動作を起こし得る状況を次のように定義する。

' フリップフロップにおける  入力が 9$9 状態となる。
'  入力 ))8 の入力が $ のときデータ転送許可入力信号 +#が入力される。

  

の禁止信号 9

7' 提案回路の適応領域
ここでデータ投入間隔とはデータ転送要求入力信号の要求 9 →待機  →要求 9 間の信号遷移時間の事である。  の回路においては要求 9 →待機  間の信号遷移時間は、回路のフィードバック遅延によって決定する。よって定数α＋β＋γである。待機  →要
求 9 間の信号遷移時間はシステムによって変化する時間なので、これを変数Δ @ とおくと、データ投入間隔  は、

 ＝α > β > γ > Δ となる。
次にフリップフロップの  入力が 9$9 にならない様なデータ投入間隔について分析する。
あるデータが投入されてからそのデータの影響によって図 0' の ; が 9 になっている時間
はデータ投入から考えて、α＋  β＋γから  α＋ 1 β＋  γの間である。つまりこの時間間隔の間には次のデータを投入する事ができない。よって条件

 ＞  α＋ 1 β＋  γが成立する時上記定義  の誤動作は抑制される。
次に上記定義  の誤動作が起こらないデータ投入間隔について考える。データ投入から考えて、そのデータの影響によって、データ転送入力信号が禁止になるまでの時間は 8"
変数時間 図 0' の 8 の遅延で任意に設定可能 を 8 と置くと  α＋ 1 β＋γ＋ 8 である。
一方、データ投入から考えて、 入力 ))8 の入力が $ となっている時間間隔はα＋β＋γから  α＋  β＋  γまでである。このことから、8" 条件

 ＞ γーβを得る事ができる。ここで 8 の時間が十分に長く次のデータ投入の影響で誤動作が起きる
場合を考える。次のデータの影響によって、 入力 ))8 の入力が $ となっている時間
間隔はデータ投入間隔  を使うと  ＝α>β>γ>Δ @ なので  α＋  β＋  γ＋Δ @ か
ら 1 α＋ 1 β＋ 1 γ＋Δ @ の間である。この時間領域と  α＋ 1 β＋γ＋ 8 が交わると誤動作を起こす事になる。よって

 α＋  β＋  γ＋Δ  ＜  α＋ 1 β＋γ＋  ＜ 1 α＋ 1 β＋ 1 γ＋Δ   

7' 提案回路の適応領域
したがって

 ーαー  γ＜Δ  ＜  ＋βーγ
これより

 ＋βーγ＜  ＜  ＋α＋  βとなり、8 と  の間にこの関係がある時誤動作を起こす。結論としては、データ投入間隔 が ＞  α＋ 1 β＋  γ
であり、かつ 8 と  の間に ＋βーγ＜  ＜  ＋α＋  βの関係が成立しない時正常に動作する。

  における適応領域  においても   とまったく同様の前提条件、手法で適応領域を示すため、詳細な導出仮定は省く。
結論として、  では、データ投入間隔  が

 ＞α＋ 7 γであり、かつ 8 と  の間に ＋βーα＜  ＜  ＋α＋β＋γの関係が成立しない時正常に動作する。

 結果の考察 、  共に導出された式はデータ投入間隔と任意に設定できる遅延素子との関係を表している。 つの回路をシステムに適用させるには、システムのデータ投入間隔の平均値に対して導出された式を基に遅延素子を設定すればよく、データ流量が安定であれば、安全に動作させることができる。

  

7'1 性能評価

 性能評価
本節では  $ $885 用データ転送制御回路について回路のもつ潜在性能について比較検討する。ここでの性能とは、スループット性能、パイプライン効率、トランジス
タ数の事である。
スループット性能とは単位時間当たり幾つのデータを処理できるかを示すものであり、自己タイミング型パイプライン機構においてはデータ投入間隔の逆数となる。パイプライン効率とはデータがデータラッチに入ってから出ていくまでの時間と出ていってから入ってくるまでの時間の比率であり、これが高いほどパイプラインが効率良く機能していることにな
る。表 7' にそれぞれの性能を示す。この表からも明らかなように、 $  は、ス

 数

スループット

稼働率

885

1

α＋  β＋  γ＋２σ



＜ 

 

9


 α＋  β＋  γ

＝ 

 




 α＋  β＋  γ＞ 

表  性能比較表

ループット性能、パイプライン効率、トランジスタ数全てにおいて 885 用データ転送制
御回路に比して高い潜在性能を持っているといえる。

 結言本章においては「比較的安定した、データ流量であれば、本論文が提案した２つの回路が885 用データ転送制御回路に比して高性能である。」という主張の信頼性の高さを素子遅延時間をパラメタとして、パイプラインのスループット、稼働率を導出することにより、定
量的に明らかにした。

  

第章

     緒言      は歴史的には 5& 論理よりも古くに利用されたが、消費電力が大きくその頃の技術水準においては小型計算機向きではなかった。そこで、

5&$)5& をカップリングして利用する 5& へと論理構成法が以降し、現在にいたっている。しかし、 は、設計によっては 5& よりも、省電力、高集積、高速な回路を構成し得る。よって現在まで様々な研究も行われてきている。本章ではこの  について、その利点及び欠点について述べる。

  の利点
 は )5& もしくは 5& を独立に利用する論理構成法である。周知ではあるが図2' に 5& 及び 5& を示す。

MOS

pMOS
図 

 及び   

2'  の利点
5& トランジスタはゲート入力が A  レベルになると導通し、ソースからドレインに信号が伝達されるスイッチとして動作する。逆に

5& トランジスタはゲート入力が9 の時導通する。 は個々のトランジスタを独立に使用し、ソース、ドレインよりの入力が可能であり、双方向性の素子といえる。対して 5& 論理は必ず5&$ 5&をカップリングして使用する。この際入力はゲート入力のみであり、この事は 5& 論理
が一方向性の素子である事を示している。現在 5& 論理は一方向性のゲートへと論理高次化され、回路設計法が確立している。この事は回路設計を容易にしたが、その反面で回路規模の縮小における最小単位を冗長に押し上げた。図 2' に示したのは  による :&;回路である。この回路はトランジスタ 0 個によって構成されている。対して図 2' で示した

A

B
図   による  回路のは ))8 ゲートで設計された :&; 回路である。通常 5& 論理を用いた論理設計
では基本ゲートを ))8、)&; とする。これはゲートをトランジスタ 0 個で構成できるためである。5& を用いた論理では、)8$&; 等一般によく用いられる論理を利用するとトランジスタ数が冗長になる場合が多い。つまり、図 2' の回路は 5& 論理では最適に設計された論理であり、実際のプロセッサにもこの回路が用いられている。しかし、この回路のトランジスタ数は 2 個であり、 で構成した場合の４倍の回路規模である。これは、5& 論理回路がその一方向性を保持するために、最適な論理構造を放棄した事を 

2'1  の問題点意味する。つまり、現在 5& 論理設計によって広く採用されている論理回路に対して、

 を適用する事により、双方向性の論理構造を利用し、最適に論理を構成できる事を意味する。回路規模の縮小は省電力化、高速化をも可能にする。現在まで行われている研究報
告では一般に  を適用する事により、回路規模を以上削減できるとの報告がある。結論として  を適用する事により、その双方向性の素子特性を最大限に利用し、素子数削減を行い、その事により省電力化、高速化も同時に行えるという大きな利点が存在する。

図   ゲートによる  回路  の問題点
前節で述べたように  は、論理を最適に構成可能であるという大きな利点を有しているが、 5&$ 5& の縦列接続によって構成されるため、 5& では A  レベルの信号
が、 5& では  レベルの信号がそれぞれ閾値電圧分劣化するという欠点がある。これは回路中のトランジスタの縦列接続数が長くなると、信号の伝達が正確に判定されない場合が想定され、後段のトランジスタ程スイッチング速度が相対的に遅くなるという問題点がある。図 2'0 に  シミュレータによって5& 一段における A  レベルの信号劣化特性を過度解析したものを示す。解析結果は 9'1! のプロセス（ゲート長）、電源電圧 '(、閾値電圧 9'16( によって解析したものであり、各パラメータは ; のロードマップに基  

2'1  の問題点づくものである。図より閾値分の電圧低下の様子がよく分かる。上記の様な理由のため、一図 

閾値電圧の劣化

般に  では、信号強度の保証及びスイッチング速度の向上を目的として一定段数の論理の縦列接続毎にバッファを挿入する必要がある。バッファを挿入する。図 2'7 にバッファ挿入図を示す。バッファを挿入する事により、信号は電源電圧、もしくは、接地に信号レベル（電圧）がプリチャージされる。しかしバッファ挿入には以下の問題点がある。

PTL
図 

PTL
 回路へのバッファの挿入¯

バッファ挿入により回路規模が増大する。

¯

信号を一定段数毎にプリチャージするため消費電力が相対的に増大する。

¯

大規模な回路においては最適なバッファ挿入位置の判定が非常に難しく、現在 5&
ゲート回路で行われている回路の自動生成等の技術の弊害となり、絶対的な設計の困難を招く。

  

2'0  の効率的な利用法
つまり、バッファの挿入は信号強度を保証し、スイッチング速度を向上させるが、回路規模を冗長にし、省電力化を妨げ、加えて、設計をも非常に困難にする。この事は、 による回路実現において、非常に大きな問題点である。

  の効率的な利用法
2' 節、2'1 節で解説した  の利点、問題点についてまとめたものが表 2' である。表
原因

素子数

消費電力

性能

利点

最適な論理構成

減少

削減

高速化

問題点

バッファの挿入

増加

増大

現状保持

表   利用による利点と問題点から明らかなように  の有する双方向性論理による最適な論理構成による利点と閾値電
圧分の信号劣化によるバッファの挿入の問題点は、完全にトレードオフの関係になっている。この事は、 を利用する際の理想的な状態とはバッファの挿入ができるだけ少ない状態である事を示している。

図 

最適論理とバッファ挿入のトレードオフ

つまり、 の最も効率的な利用法とは双方向性論理を用いて最適に論理を構成し、素子数を削減を目指し、かつバッファの挿入を最小限に抑える事である。

  

2'7 結言 結言本章では、現在主流となっている 5& によるゲートレベルの設計に比して  を採用した際の利点及び問題点を明らかにした。本章で述べたように、論理の最適化とバッファ
挿入とのトレードオフによってその有効性は決定される。現在までの研究では、様々な手法
により、特定の回路において  を用い、ゲート設計よりも省電力、高集積、高速化が行える事が報告されているが、特定の回路にカスタマイズされた特殊な設計法を用いた場合であり、汎用的とは必ずしもいえず、設計の複雑性は依然として存在する。これに対し、本稿では自己タイミング型アーキテクチャを前提とした場合、汎用的にバッファの挿入を最小限に抑えられる事を提案するがこの事については次章で詳しく述べる。

  

第章

自己タイミング型パイプライン機構
への の適用 緒言
本章では、自己タイミングパイプライン機構の演算モジュール回路に対して  を適用する事を提案し、その有効性について述べる。

  による回路構成法
 パイプライン構成と信号のプリチャージ
一般的なパイプライン構成を図 3' に示す。

一般的なパイプラインは独立な機能毎に演図  パイプライン

算モジュール回路を分割し、段間にデータラッチを挿入することにより構成する。各演算モ

  

3'  による回路構成法
ジュール回路を通過したデータはデータラッチに保持され次のデータの投入を可能にする。
よって各機能モジュールは並列に動作する事が可能となる。つまり、各演算モジュール回路の動作遅延を同等と過程すると、パイプラインには段関数と同数のデータが存在可能であり、データの出力間隔は演算モジュール回路の動作遅延時間と等価となる。この出力間隔を
一般にスループットよびプロセッサの性能判断では最も重要なパラメータである。理想的には機能を無限に分割すれば、無限微小時間間隔のスループットとなるが、実際にはアーキテ
クチャ制約や機能分割の限界等があり、実現不可能である。しかし、現在プロセッサの高速化においてパイプライン並列処理は最も有効な手段として認識されている。 章で述べたよ
うに自己タイミング型パイプライン機構はアーキテクチャ制約をほぼ完全に取り除き、自然な機能分割による超並列化を可能としている。
一方パイプライン構造における演算モジュール回路に  を適用する事を仮定すると、
データラッチがバッファと全く同じ役割、つまり信号のプリチャージを行うため、パイプラ
イン段間における演算モジュール回路の  縦列接続数が問題となる。今回の提案はこの点に着目し、自己タイミング型アーキテクチャと  の親和性を利用したものである。

 パイプライン並列性の比較
ノイマン型処理システムではアーキテクチャレベルの制約によって、パイプライン並列化が非常に困難である。その理由を以下に段階的に示す。なお図 3' にはノイマン型処理シス
テムにおける最も基本的な構成要素を示す。

¯

データを格納する ;5 は線形アドレスであり、逐次呼び出し、書き込みの機能をもっている。この事によりプログラム格納部に記憶されるプログラムは、逐次的にデー
タを呼び出す逐次代入文で記述されている。これは ;5 という線形アドレスをもつ
ハードウェア制約によってプログラムの形態が決められた事を意味する。

¯

上記で述べた逐次処理（逐次データアクセス）のシステムではプログラム実行中に他のプログラムを実行させたい場合（割り込み）データアクセス機構及び、パイプライン

  

3'  による回路構成法
段間に複雑な制御（スケジューリング）を行う必要がある。

¯

このスケジューリングのために、ソフトウェアはより複雑、頻雑になるばかりではな
く、パイプライン段を深くする程に段間制御の複雑さは指数的に増大するという問題点がある。このため、ノイマン型処理システムでは将来的な性能向上の過程でパイプライ
ン段を深くする方向には以降し得ない。

PM

ALU

SDRAM

PM:
図  ノイマン型システムの基本構成要素

対してデータ駆動を採用した自己タイミング型パイプライン機構では、マッチングメモリと呼ばれるデータマッチングによる呼び出し、書き込み機構を持つメモリをハードウェア的に実装している。これにより、自然な図的プログラムの利用を可能とし（逆もまた真であるが）、プログラムカウンタのない、つまりスケジューリングの必要の無いシステムが構築されている。この事はソフトウェアを画期的に明快にしただけでなく、パイプラインの段間制
御の必要性を排除し、自然な機能分割のみの制約によってパイプラインを深くできる事を意味している。
次に実際にどの程度パイプライン深度に差異が存在するかについて述べる。図９はノイマ
ン型パイプラインと自己タイミング型パイプライン機構を比較したものである。上記の理論からも明らかなように、等価機能を有するシステムを構築した場合、自己タイミング型パイ  

3'  による回路構成法
プライン機構はノイマン型パイプラインに比して深いパイプライン構成を実現する。現在、実際に実用化されているシステムでは、パイプライン段数比 B7 程度である。

d1
L

DL P DL 1 P DL

P DL

clock

d2

-

DL P DL L P DL
2DL図  パイプライン並列度の比較

次に、より一般的議論をすると、
Ｎ１＜Ｎ２であるから必然的に、
ｄ１＞ｄ２である。 は演算モジュール回路における縦列接続距離を表している。
次に将来的な性能向上に対する観測を行うと、ノイマン型パイプラインは段間制御の複雑性からパイプライン構造を深くせずビット幅を拡張する方向で性能向上を図ると考えられ  

3'  による回路構成法
る。すなわちＬ１＜Ｌ（Ｗｉｌｌ）
であるから、演算モジュール回路の縦列接続距離は、
ｄ１≦ｄ（Ｗｉｌｌ）となる事が予想される。自己タイミング型パイプライン機構は自然な機能分割によってパイプライン構造をより深くする事により、将来の性能向上を図ると予想される。すなわち
Ｎ２＞Ｎ（Ｗｉｌｌであるから、演算モジュールの縦列接続距離は、ｄ（Ｗｉｌｌ）≦ｄ２となる事が予想される。つまり、将来的に自己タイミング型アパイプライン機構とノイマン型パイプラインにおける演算モジュール回路における縦列接続距離の差分は、益々広がる傾
向にある。



 適用の提案2 章で述べた様に、 の問題点はバッファの挿入による弊害であり、トランジスタの縦列接続数が多くなる事によって引き起こされる信号劣化の問題が起因となり、素子数
増加、消費電力の増大を引き起こす。さらに、大規模回路では最適にバッファ挿入位置を決める事が困難であり、設計を複雑化する問題点がある。従って効率的な  の利用法とはバッファの挿入を最小限に抑え、バッファ挿入位置を容易に判断する事であり、理想的にはバッファ挿入の必要の無い回路構成である。
一方 3'' で明らかにした様に自己タイミング型パイプライン機構はノイマン型パイプラ
インに比して段間の演算モジュール回路の縦列接続距離が非常に短く、その傾向は将来増大すると予想される。
これらの事を総合すると自己タイミング型パイプラインがノイマン型パイプラインよりも 適用に格段に適していることは、明らかである。よって、筆者は自己タイミング型パ  

3'1 提案手法の性能への考察
イプライン機構の演算モジュールへの  の適用を提案し、この事によって、さらなる省電力化、集積化、高速化が可能である事を主張する。理由を纏めると以下となる。

¯

自己タイミング型パイプライン機構は演算モジュール回路の縦列接続距離が非常に短
いため、バッファの挿入を最小限の抑える事が出来、将来的にさらに短くなる可能性があるため、全くバッファ挿入の必要のないシステムを実現可能である。

¯

自然な機能分割によるパイプライン化及び演算モジュール回路の短さから、機能単位で少数のバッファ挿入が行え、設計が非常に容易になる。

 提案手法の性能への考察 ノイマン型パイプラインへの  利用
ノイマン型パイプラインにおける消費電力、動作速度、チップ面積について、5& 回
路、及び、 で等価なシステムを構築した場合について検証する。

消費電力は 5&回路の場合クロック周波数をｆ、スイッチング確率を 、負荷容量を  電源電圧を (、トランジスタ数を )、その他配線での電力消費、データラッチでの電力消費などを C とすると近似的に

 ＝ｆ×  ×  ×  £  ×  ＋（１）と表す事ができる。 では、まず素子遅延時間が短いため動作速度を等価と仮定すると電源電圧を ( 削減できる。トランジスタ数は最適論理構成とバッファ挿入とのトレードオ
フであるが、ここでは、) 削減できると仮定する。素子削減に伴う配線数の低下により配線電力を C 削減できる。しかし、パストランジスタロジックでは閾値電圧に起因する信号劣化が問題となり、5& に比して電源電圧を削減することが難しい。このため電源電圧( が増加する。( は回路の縦列距離が長いほど増大し、閾値電圧が高いほど増大する。このため変数  を導入するとパストランジスタロジックにおける消費電力は近似的に、

 ＝ｆ×  ×  ×（ −   ＋（ ×  ））£  ×（ −  ）＋（ ― （２ 3'0 結言と表す事ができる。近年、低閾値 )5& を用いる事によって  の値を低くする技術や効率のよい設計法で ) １の値を大きくする事により（１）＞（２）の回路が実現されている。

動作速度は素子数の削減、素子遅延の削減により高速な動作速度が実現される。チップ面積は素子数の削減、それに伴う配線数の低下により、小面積なチップを構築する事が出来る。。!  自己タイミング型パイプライン機構への  利用 3'1' の評価式  より、自己タイミング型パイプラインに  を適用した際の消費電力について考察する。まず、 では回路の縦列距離が長いとバッファの挿入を多段に必要とするため、電源電圧を削減する事が難しくなる。しかし、自己タイミング型パイプライン機構の演算モジュール
回路は非常に短いので、変数  を効率よく下げることが出来るよって新たに変数  を導入する。さらにバッファの数をノイマン型に比して減らせるため ) の値をさらに増大させる事が出来る。よって ) を導入し、

とする。削減される。素子数が増加すると配線数がさらに削減されるため、C を導入し、

とする。最後に自己タイミング型パイプライン機構が根源的に有する、配線の局所化、柔軟なデータ転送によるデータラッチ開閉電力の削減などによる電力削減分を C ３とすると近似的に

 ＝ｆ×  ×  ×（ −   ＋（（ ― ）×  ））£ ×（ −  ２）＋（ ―

２―

３）
（1）

と表される 1 式は明らかに  式より大幅に小さい値となる。本節では消費電力を例にとり自己タイミング型パイプライン機構に  を適用する際の親和性について考察した。

 結言
本章では  の特性を分析した結果、自己タイミング型パイプラインと非常に親和性が高い事を発見し、提案した。加えて、将来的な性能向上に対する動向を分析し、将来益々有効な技術である確信を得た。この事は将来的にバッファを全く必要としない  回路が利

  

3'0 結言用可能である事を示唆している。さらには、消費電力を例に取り、自己タイミング型パイプ
ライン機構とノイマン型パイプラインの対比により、親和性の高さを考察結果より示した。
この章で提案した  の適用を用いる事により、自己タイミング型アーキテクチャによる  の実現に向けて、省電力化、集積化を格段に図れると筆者は考えている。次章において、 における縦列接続数における信号劣化に対する評価を行い、筆者の主張の信頼性をさらに明確にする。

  

第章

評価! 緒言本章では、自己タイミング型パイプライン機構における段間の機能モジュール回路を 化した際の有効性を示すと共に、将来的にさらにこの手法が有効となる事を明らかにするために、 による過度解析を行った結果を報告する。

! 評価回路と評価方法
 による過度解析には、図 4' にしめす評価回路を使用した。評価回路はインバータの  段接続によるバッファによって5& の縦列接続による 5&   を挟み込む構成となっている。この回路における5&   接続段数を変化させ出力バッファにおける信号限界遷移を測定した。測定には ; のロードマップに基づく各プロセス（ゲート図  過度解析用評価回路長）におけるトランジスタパラメータを使用した。

  

4'1 評価結果! 評価結果
評価結果を表 4' 示す。表から判るようにプロセス技術の進展によって連続接続可能な
表   ロードマップに基づく  回路評価

ゲート長

9'4!

9'1!

9'9!

9'93!

9'917!



'7(

'(

9'6(

9'2(

9'1(

 

9'0(

9'16(

9'114(

9'4(

9'1(

パス長

6 段

 段

 段

 段

 段

 のパス長は増加する傾向にある。自己タイミング型パイプラインが自然な機能分割により、副作用無くパイプラインを構成できる性質を持つ事から、将来的にバッファ素子を必要としない理想的な  回路を機能モジュール回路として利用できる可能性を確認した。

! 結言過度解析結果結果から将来的に縦列接続できるトランジスタは増加する傾向にあることが分かり、この事は自己タイミング型パイプライン機構への  の適用が将来に渡って、有効な技術である事を如実に裏付けている。

  

第章

結論
素子微細化技術の革新的発展を背景として、自己タイミング型アーキテクチャを徹底的に採用した  の実現を目指し、本論文では以下の  つの手法を提案した。

' 機能回路に応じたデータ転送制御回路の最適化
' 自己タイミング型パイプライン機構における演算モジュール回路への  適用
これらの手法は、自己タイミング型アーキテクチャが持つ根源的な優位性を全く損なわず、
さらなる、高集積化、省電力化、高速化を実現するものであり、 の実現に大きな役割を果たすと考えている。具体的な成果としては、インタフェース部用データ転送制御回路を提案し、その有効性を明らかにした。続いて  の縦列接続距離における信号限界遷移点を測定し、自己タイミング型パイプライン機構への  の適用が将来に渡って有効である事を明らかにした。
将来的な観点から、筆者は自己タイミング型アーキテクチャの持つ自律的データ転送特性に対して特に興味を持っている。現在の自己タイミング型アーキテクチャでのデータ転送は
データ転送制御回路によって、擬似的にデータ流を模倣しているに過ぎない。これに対して、データ固有の値によってデータ流を制御する事により、演算によってパイプライン中のデータ流を変化させられると筆者は考えている。既に、優先処理を行う自己タイミング型
アーキテクチャによって構成されたキューでは、この考え方が採用されている。このようなデータ転送主体型システムにおいては、一般に演算処理モジュール回路が非常に微小である。この事は今回提案した２つの提案が最も効率よく作用する。その理由は、  

' 演算モジュール回路が微小なため、 を適用した際バッファの挿入が必要ない。
' 演算モジュール回路が微小なためデータ転送制御回路のコストが支配的であると同時に、性能が等価的に反映される。
データ転送主体型のシステムは、チップ上のパイプライン経路に対して重み付けを行う作業と見る事が出来、その考え方は、遺伝的アルゴリズムや、ニューラルネットといった不確的要素を含む処理に対して有効だと考えている。このような処理を行うシステムを、本論文で提案した  つの手法及びデータ流制御機構により  化する事が筆者の当面の目標である。
最後に現在の計算機システムの多くは、ノイマン型処理方式を基本として成立している。しかし、時代は次々と高速化、多機能化の要求を突き付け、すでに、配線はチップの大部分を覆い、凄まじい熱を発生し、苦しみながら動作しているように見える。その様子に警鐘をならす技術者は多い。したがって、次世代、次次世代の計算機システムを考える時、全く新しいアーキテクチャを採用し、問題を根本から解決しなければならない。その意味で本研究の前提となっている自己タイミング型パイプライン機構、データ駆動処理はハードウェア的には配線長の問題を極小化し、複雑になり続けるソフトウェアシステムを明快なものにし、かつスケジューリング思想が存在しないため、並列処理による超高速なスループットを達成する。この事は判然とした事実であり、将来的に訪れるであろう計算機の混沌の時代に必ずや助けとなる技術だと確信している。よって、これからも積極的に研究、実用化していかなけ
ればならない。

  

謝辞
本研究に於いて指導教員として懇切なる御指導、御鞭撻を賜った尊敬する岩田 誠教授に心より感謝の意を表します。
寺田 浩詔 教授には副査として、また副指導教員として、日頃から暖かく見守って頂き、また貴重な御助言を賜りまして心より感謝の意を表します。
坂本 明雄 教授には副査を務めて頂き、また日頃から暖かく見守って頂き、深く感謝の意を表します。
本研究を進めるに当たり、適切な御助言、御示唆をして頂いた大森 洋一助手に感謝の意を表します。
情報システム工学科の諸先生方には研究に止まらず様々な御助言、ご指導を頂きました。
ここに感謝の意を表します。
日本テレコム株式会社の林 秀樹氏には本研究を進める上で適切な御助言を頂き深く感謝致します。大学院修士課程 岩田研究室の橋本 正和氏$ 森川 大智氏には同期として研究のみ
ならず、様々な面で本当にお世話になりました。感謝致します。大学院修士課程 岩田研究室の小倉 通寛氏 並びに学部生の大石 祐子氏には、同じ研究グループとして至らない所を随分助けて頂きました。心からお礼申し上げます。大学院修士課程 岩田研究室の 三宮 秀二氏$
志摩 浩氏$ 中村 勲二氏には様々な面で本当にお世話になりました。お礼申し上げます。最後になりましたが、岩田研究室学部生の皆さん並びに情報システム工学科秘書室を初めとする関係者の方々に心より感謝の意を表します。

  

参考文献<= A'$ '5 $ 5'$ D885EB " #  ! #!"   D$ '    $ 43 $"  # '4#62 666 '<= 村松剛司$ 畠山 耕一$ 宮田 宗一$D自己同期型転送制御回路D$ 公開特許平 0#674 66 '<1= 岩田 誠$ 宮田 宗一$ 寺田 浩詔$D自己タイミングスーパパイプライン型データ駆動型プ
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;J$("'7$)'2$

72#713 669 '<2= 李副烈$ 瀧和夫' パストランジスタ論理に基づく低消費電力方式 電子情報通信学会技術研究報告(867#7$("'67$)'6$<3= A + A $ '67#62$667'+ A $ 5+ $   A + $ D " #   "   "    "#H C  "$D

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