静電気学会誌，37, 4（2013）173-178

J. Inst. Electrostat. Jpn.

論

文

システムレベルにおけるESDストレスのシミュレーション手法の検討
吉田 孝博 ，増井 典明＊, 1＊（2012年9月13日受付；2013年2月28日受理）

A Study on the System-level ESD Stress Simulation Method＊, 1＊

Takahiro YOSHIDA , Noriaki MASUI(Received September 13, 2012; Accepted February 28, 2013)
It is desirable to simulate electrostatic discharge (ESD) tolerance and immunity of electronics and semiconductor devices inadvance because this pre-test method will achieve shortening of the development period and reduction of development cost.
In this paper, we proposed and examined the simulation method for system-level ESD using ESD source model, transmission
line model, and ESD protection circuit model on the existent circuit simulator. In this experiment, we targeted the voltage
waveforms at input signal pin of the D-F/F IC on the test PCB when the ESD stress is injected to the signal line on the PCB.
We acquired the ESD source model of an ESD-gun which reflects real ESD characteristics and the electrical transmission line
model using s-parameters measured by vector network analyzer. In addition, we tested the ESD stress simulation by
combining these models in the RF electrical circuit simulator.
From the comparison of the measured and simulated voltage waveforms, we found that shape, peak voltage, and duration of
ESD stress＇s voltage waveform at the integrated circuit (IC) input pin were successfully simulated by these modeling andsimulation method. From these results, it is found that the proposed simulation method can simulate system-level ESD stress
if the characteristics of the ESD protection circuit can measure.

1．はじめに周辺回路（ ESD 保護回路など）も併せてシミュレーショ

近年，半導体デバイスや電子機器の高集積化，低動作ンが可能な手法 など，「デバイスレベルでのシミュレー電圧化が進むなかで，帯電した人体の指先や人体が握っ4）ション手法」が研究され，実用化されている．

た金属ツール等からの静電気放電（ ESD：Electrostatic

一 方， 電 子 機 器 内 部 の プ リ ン ト 基 板（ PCB：Printdischarge ）による破壊や誤動作が問題となっている．一方，Circuit Board ）に半導体デバイスが実装された状態で，電子機器の ESD 耐性の評価方法としては，国際標準規格電子機器に加わった ESD によって，PCB 上の半導体デIEC-61000-4-2 で定められた静電気試験器（ ESD ガン）バイスに最終的に加わる ESD ストレス（電圧波形や電による試験法流波形など）がシミュレートできれば，事前にシステムの様に，評価対象となる電子機器等の試

1, 2）作機を用意して事後的に耐性評価する方法が主流であり，レベルの ESD 耐性を評価することが可能となる．

開発期間の長期化やコスト増となる問題がある．そこで，そこで本研究では，電子機器の開発プロセスで利用可能設計時間短縮および試作コスト削減のために，ESD ストなシステムレベルにおける ESD ストレスのシミュレーショレスのシミュレーション技術が必要不可欠であり，近年ンを，電子回路の設計・開発で用いている高周波電子回路

では，ESD が半導体デバイスに印加された際のデバイスシミュレータ上で行える手法の確立を目指し，実際に ESD

内部における ESD ストレスの算出手法 や，デバイスとストレスを印加した際の実測波形とシミュレーション結果

3）とを比較しながらシミュレーション手法を検討している．
本稿は，平成 24 年度静電気学会全国大会におけるスペシャルセッションに関連して論文募集を行い，査読審査を経て採択された論文である．
キーワード：静電気放電，システムレベル ESD，回路シミュレーション，ESD ストレス，ESD ガン＊
東京理科大学 工学部 電気工学科（〒125-8585 東京都葛飾区新宿 6-3-1）
Department of Electrical Engineering, Tokyo University ofScience, 6-3-1, Niijyuku, Katsushikaku, Tokyo 125-8585,
Japan1
yoshida@ee.kagu.tus.ac.jp

なお，ESD による障害の原因としては主に，放電電流の直接的流入による誤動作や破壊等の「直接 ESD 」と，ESD に伴い発生する放射電磁ノイズによって間接的に誤作動等の影響を及ぼす「間接 ESD 」がある

5）とされるが，システムレベルでデバイスに加わる ESD ストレスは，印加される ESD の特性（ ESD ガン，帯電した人体，金属など）や印加箇所（電子機器の筐体，コネクタの信号ピンなど），そして PCB への伝搬経路（直接 ESD，間接 ESD など），PCB の線路の特性や回路構成，ESD 保174（22）

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護素子・保護回路等の非線形成分など，多様な要素が複レベル ESD のシミュレーションを実現するために，本手雑に関係しているものであると考えられる．そのため，

法では，特徴的，代表的な ESD に対して各々の放電源モ

最終的にはこれら全要素を考慮することが望まれるが，デルをあらかじめ用意しておく方式を想定している．

本報告では第 1 段階の検討として，より強い ESD ストレ

本報告では，ESD ガンの実測波形を元に，先行研究で開スがデバイスに加わる可能性が高い「直接 ESD 」を検討発した，ESD の実測波形から放電源の等価回路の定数を決対象とし，D フリップフロップ IC（ D-F/F IC ）が実装さ定する方法 を用いて，放電源モデルを作成した．なお，れた PCB の信号ラインに対して，ESD ガンから ESD を

この定数決定法を用いれば，先行研究で実測した種々の放印加した場合について，実測とシミュレーションを行い，電電流波形 に対する放電源モデルが同様に用意できる．

IC の入力ピンにおける ESD ストレスの電圧波形を比較

伝送線路モデルは，機器の端子等から製品内部に侵入しすることでシミュレーション精度を検証した．

6）

7）

た ESD ストレスが PCB 上のパターンを伝搬してデバイスに到達するまでの伝送線路の特性を s パラメータでモデル

2．シミュレーション方法と実験条件化したものである．なお，s パラメータは高周波電子回路システムレベルにおいて，対象となる電子機器に加わや高周波電子部品の特性を表すために使用される回路網パった ESD ストレスは，伝送路や伝搬経路の特性が乗じラメータであり，回路網の通過・反射電力特性を表現する．

られて歪んだり，減衰したり，さらには ESD 保護素子

本シミュレーション手法を電子機器の開発現場で使用するなどの非線形な要素で大きく変化するため，最終的に電際には，この伝送線路モデルを，評価対象の PCB のパタ子デバイスに到達する ESD ストレスは，放電源の波形ーンの CAD データから高周波電磁界シミュレータを用いとは異なっている．そのため，電子デバイスに到達するて用意することを想定しているが，本研究室に高周波電磁ESD ストレスをシミュレートするためには，放電源モ界シミュレータが無いため，本報告では，ベクトルネット

デルに加えて，評価対象の電子機器の伝送線路や ESDワークアナライザ（ VNA：Vector Network Analyzer ）で s

保護回路等をシミュレーションに反映させる必要があるパラメータを実測することで伝送線路モデルを用意した．

ため，本研究では，図 1 に示す様に，高周波回路シミュ

本報告では，シミュレーションおよび実測の対象として，レータ上に，放電源の等価回路モデル（以降，放電源モ

本研究室で ESD による誤作動を計測するために開発した，デルと呼ぶ）と，伝送線路モデル，半導体デバイス内部

D-F/F IC ならびに 51 Ω でプルダウンされた入力信号ライの ESD 保護回路の等価回路モデルを用意して，SPICE

ン，DC3.3 V のレギュレータ，クロックジェネレータから系のソルバーを用いて ESD 印加時にデバイスに到達す構成されるディジタル回路の誤作動評価基板を用いた．そる ESD ストレスの電圧・電流波形のシミュレーションの誤作動評価基板の信号入力部から IC 直前までの伝送線を行う構成の手法を考案し，試行した．なお，本手法に路の特性を伝送線路モデルとしてモデリングした．

は，SPICE 系のソルバーに，s パラメータを扱える機能と，タイムドメイン波形解析機能が必要である．

次に，半導体デバイス内部の ESD 保護回路の等価回路モデルについては，現段階では，精度の高い実測モデ

ここで，放電源モデルは，現実に発生する ESD ストレルが用意できていないため，本報告では第一段階として，ス（放電電流波形・放電電圧波形）を模擬的に発生できIC の代替として 30 Ω の抵抗を用いた場合と，一般的なる等価回路である．なお，現実で発生する ESD は，各要IC 内部の ESD 保護回路の等価回路構成を元にこの定数因（帯電電位，放電開始ギャップ長，電極形状，帯電物を調整した場合との 2 通りで試行した．なお，この抵抗の特性，接近速度など）で放電特性が異なり，放電電流値（30 Ω ）は，誤作動評価基板において IC を各抵抗値

波形形状も様々となるため，実環境を想定したシステムの炭素皮膜抵抗と置き換え，ESD ガンからの ESD 印加時の放電電流値が IC 実装時の放電電流値と近くなる時の抵抗値を求めて決定した．

3．放電源モデルの作成
本報告では，放電源として IEC61000-4-2 準拠の ESDガン（ノイズ研究所 ESS-2002EX・TC-815R ）を用いたので，ESD ガンの放電源モデルを用意する必要がある．
図 1 シミュレーション手法の構成
Fig. 1 Structure of the simulation method.

ESD で実際に発生する放電電流を模擬できる放電源モデルの等価回路は，先行研究にて開発した定数決定法

6）

システムレベルにおけるESDストレスのシミュレーション手法の検討（吉田孝博ら）

175（23）を用いることで作製できる．これは，放電電流波形の第一ピーク，第二ピーク，振動成分をそれぞれ RLC 直列回路の過渡現象として扱い，各ピークの電流値，出現時間（振動成分の場合は周期）から各成分の RLC 直列回路の定数を決定し，決定した RLC 直列回路を並列接続することで等価回路を完成させる手法である．この等価回路の定数決定法の詳細は，文献 を参照されたい．
6）

3.1 モデリング対象のESDガンの出力波形の測定
ESD ガンから出力される放電電流波形を測定する為に，電流波形観測用ターゲット（抵抗器）を取り付けた接地アルミニウム板（0.7 m 角）に ESD（ +2 kV ）を接触放電で印 加し 測 定 を 行 った．電 流 波 形 観 測 用ターゲットはIEC61000-4-2 ed2.0（2009）準拠のノイズ研究所 06-00067Aを用い，オシロスコープ（ Tektronix DPO7254，帯域 2.5GHz ）へ 6 dB の同軸アッテネータを介して接続した．
この方法により測定した，印加電圧 +2 kV の ESD ガンの電流波形を図 2（ a ）に示す．また，IEC61000-4-2の規格波形を図 2（ b ）に示す．図 2 より，実測波形では第一ピークが 1 ns ほどで立ち上がる非常に急峻なピークであり，その後に振動成分，第二ピークが出現し緩やかに振動しながら約 200 ns で減衰していることが分かる．また，実測波形には振動成分が加わって少々波形は歪んでいるものの，IEC61000-4-2 の厳しさレベル 1（2kV ） で定義された第 1 ピーク電流値，放電開始後 301）

ns・60 ns での電流値について比較すると，第 1 ピーク

図 2 ESD ガンの実測波形と IEC 規格波形
Fig. 2 Measured discharge current waveform of the ESD-gun andthe IEC61000-4-2 standard waveform.て，ESD ガンの等価回路を設計した．

電流値は IEC 規格が 7.5 A ± 10% に対して実測波形は

本 研究で用いた高周波回路シミュレータは，Agilent

7.1 A，放電開始後 30 ns では規格が 4 A ± 30% に対してTechnologies 社製 Genesys である．回路シミュレータ上で実測波形は 3.9 A，放電開始後 60 ns では規格が 2 A ±ESD ガンの等価回路を作成する際には，測定系の影響を30% に対して実測は 2.4 A となり，適合していた．

低減した，より精度の高い放電源モデルを得るために，図3.2 ESDガンの等価回路

3 に示す様に，波形測定に用いたターゲットやアッテネー

図 2 に示した実測波形の各ピーク値や出現時間，振動成分の振幅や周期から，等価回路の定数決定法

3）を用いタ，オシロスコープの内部抵抗を反映した形で等価回路の定数を調整し，最終的に図 3 の放電 SW より右側の測定系

図 3 ESD ガンの等価回路を求める際のシミュレーション構成と ESD ガンの放電源モデル
Fig. 3 ESD source model for the contact discharge of the ESD-gun and whole circuit for its calculation.

176（24）

静電気学会誌 第37巻 第 4 号（2013）と，高電圧電源を除くことで放電源モデルを作成した．
図 3 の回路は，シミュレーション開始前に，放電源の等価回路に高電圧が印加され，等価回路内のコンデンサが充電される．その後，シミュレーション開始と同時に電源切断 SW によって放電源の等価回路が電源から切り離され，その直後に放電用 SW がオンとなり放電が開始される構成とした．図 3 の RLC 直列回路は左側から第一ピーク成分，中央 2 組の RLC 直列回路が振動成分，そして一番右側が第二ピーク成分である．図 4 と表 1 に，シミュレーション結果と実測値を比較した結果を示す．
図 4 と表 1 より，第 1 ピーク電流値，第 2 ピーク電流値および 100 ns での電流値は再現できたが，第 1 ピーク直後の振動成分の振幅や波形形状については，RLC 定数のチューニングが難しく，振動成分の過渡域の再現には課題が残った．なお，文献

6）に示した ESD ガンの放電源モデルと比較して今回は，印加電圧に加えて実測波形の測定方法，ならびに LCR 値のチューニング時に用いるシミュレーションの回路構成を改良したため，放電源モデルの定数や構成は異なっている．

4．伝送線路モデルの作成
前述の誤作動評価基板の伝送線路の S パラメータの測定は，誤作動評価基板上のモデリング対象の伝送線路部分の両端に SMA コネクタをはんだ付けし，SMA 同軸ケー図 4 ESD ガンの実測波形と放電源モデルのシミュレート波形
Fig. 4 Measured and simulated discharge current waveform of theESD-gun.
表 1 実測値とシミュレート結果との比較
Table 1 Comparison of the measured and simulated results

第一ピーク
第二ピーク
100ns での電流値［ A ］ 電流値［ A ］ 電流値［ A ］

ブルを用いて VNA（ Agilent Technologies E5071C ）を用い，
100 kHz から 8.5 GHz までの周波数において行った．図 5 に，
VNA にて測定した誤作動評価基板の入力信号ラインの Sパラメータから得られる通過特性（S21）のグラフを示す．
図 5 より，本報告で用いた PCB の伝送線路は，2 GHz 以

実測値

7.14.60.7

シミュ
レート値

7.04.70.7

下では 3.5 dB の減衰量でおおよそフラットな周波数特性を持ち，2 GHz 以上の高い周波数帯では急激に減衰することが分かる．

5．ESDストレスのシミュレーション
本章では，高周波回路シミュレータ Genesys 上で，前述の放電源モデルと伝送線路モデルを用いて誤作動評価
基板の入力信号ラインに ESD を印加した際に IC の入力ピンに到達する ESD ストレスの電圧波形をシミュレートし，実測した波形と比較した．
なお，デバイスの ESD 保護回路モデルに，IC の代替として 30 Ω の抵抗を用いた場合を 5.1 節に，一般的な

図 5 誤作動評価基板の伝送線路の周波数特性
Fig. 5 Frequency response of the transmission line.

IC 内部の ESD 保護回路の等価回路構成を元にこの定数を調整して用いた場合を 5.2 節に示す．

として 30 Ω の抵抗を用いた場合のシミュレーション時の5.1 ESD保護回路を抵抗で置き換えた場合回路構成を示す．図 7 に，ESD ガンの印加電圧が +300 V

図 6 に，デバイスの ESD 保護回路のモデルに IC の代替の場合に，IC に印加される ESD ストレスを高電圧差動プ

システムレベルにおけるESDストレスのシミュレーション手法の検討（吉田孝博ら）

177（25）

図 6 シミュレーション時の回路構成
Fig. 6 Circuit structure for the ESD stress simulation on the circuit simulator.

なお，今回の計測箇所において差動プローブの作動入力電圧内に収めるために，ESD ガンの印加電圧を +300
V で実験を行ったが，+2 kV でモデリングした放電源モデルが通用する結果となった．これは，ESD ガンの接触放電は気中放電とは異なり，電圧が変化しても放電電流波形形状がある程度類似していたためと考えられる．

5.2 ESD保護回路として等価回路を用いた場合
図 8 に，デバイスの ESD 保護回路の等価回路を，ダイオードとインダクタとキャパシタで構成された一般的な等価回路構成を用いた回路構成を示す．なお，この ESD 保護回路の等価回路中の L 成分，C 成分の値は，今回用いた IC における具体的な値が不明なため，シミュレート波形が実測波形に近づくように，シミュレータ上で事後的に定数を調整した．
図 9 に，ESD ガンの印加電圧が +400 V の場合に IC に印加される ESD ストレスの，高電圧差動プローブによる実測電圧波形と，図 8 によるシミュレーション電圧波形を示す．
図 7 実測波形とシミュレート波形との比較
Fig. 7 Comparison of the measured and simulated
voltage waveform.

図 9 より，急峻な第一ピーク（約 35 V ）がまず発生し，その後 50 ns ほど振動した後に IC 内部の ESD 保護回路が働いて約 2.1V にクリッピングされ，約 250 ns の間，ESD ストレスによる電圧が持続する特徴を持つ電圧波形が，シミュローブ（ Tektronix TDP-1000，帯域 1 GHz，差動入力電圧± 42 V ）を用いて実測した電圧波形と，シミュレーションで得られた電圧波形を示す．

レーションで再現できていることが分かる．
これらの結果より，IC 内部の ESD 保護回路の等価回路の定数を適切に設定できれば，ESD ストレスのシミ

図 7 より，電圧波形の概形に加えて，急峻な第一ピークュレーション精度が確保できると言える．しかし，今回の電圧値（約 25 V ）や，緩やかな第二ピークの電圧値（約は事後的に定数を調整しているため，今後は実際の半導10 V ），信号の持続時間（約 200 ns ）もほぼ再現できており，体デバイスの ESD 保護回路のモデリング手法を検討す

当条件ではシミュレーションが成功したといえる．なお，ることが必要である．

第 1 ピーク直後の振動成分はシミュレート波形が大きくなっており，放電源モデルの誤差が最終的な結果にも影響し6．まとめていると考えられる．

本研究では，高周波回路シミュレータ上で，ESD 印加時

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静電気学会誌 第37巻 第 4 号（2013）

図 8 IC 内部の ESD 保護回路を考慮したシミュレーション時の回路構成
Fig. 8 Circuit structure for the ESD stress simulation with the equivalent circuit of ESD protection circuit.

ン手法の確立に向けて，デバイス内部の保護回路の ESD
印加時の特性のモデリング方法の検討や，電磁界シミュレータを用いて得た伝送線路の s パラメータによるシミュレーションの検討が挙げられる．
謝辞
この研究の一部は，平成 21〜22 年度の（株）半導体理工学研究センター（ STARC ）の御支援によるもので，ここに感謝の意を表します．また，本研究に熱心に従事されました平成 23 年度卒業研究生の廣瀬元氏に感謝の意を表します．
参考文献
1） 静電気学会：静電気ハンドブック，p.251-253，オーム社（1998）
2）（株）ノイズ研究所：静電気試験法マニュアル（ IEC 規格
図 9 実測波形とシミュレート波形との比較
Fig. 9 Comparison of the measured and simulated
voltage waveform.

版 2008/2009），（株）
ノイズ研究所（2008）3） N. Chang, Y. Liao, et.al: Efficient multi-domain ESD analysis
and verification for large SoC designs. 33rd Electrical
Overstress/Electrostatic Discharge Symposium（2011）にデバイスに到達する ESD ストレスの電圧波形のシミュ

4） 林

洋一，福田浩一，馬場俊祐，黒田俊一，福田保裕：

レーションを試み，実際に誤作動評価基板に ESD ストレ半導体デバイス・回路混合（ Mixed-Mode ）シミュレースを印加した際の実測波形とシミュレーション結果とを比ションを用いた ESD 保護設計．EMC, 18［12］（2006）38-45

較した．その結果，放電源モデルと伝送線路モデル，なら5） M. Honda: EMI power analysis of transient fields from fixed

びにデバイス内部の ESD 保護回路モデルを組み合わせる

gap ESD. Industry Applications Conference, 1（2002）284-289

手法により，電圧波形形状やピーク電圧値，信号の持続時

6） 廣瀬

元，吉田孝博，増井典明：各種放電源からの静電間に加えて，IC 内部の ESD 保護回路によるクリッピング

気放電の等価回路の定数決定法．静電気学会誌 , 36（2012）

波形の概形が再現でき，ESD ストレスのシミュレーション14が実現できる可能性が高いことが確認できた．
今後の課題としては，ESD ストレスのシミュレーショ

7） 小村淳己，吉田孝博，増井典明：各種放電源からの ESD特性の比較．静電気学会誌，36（2012）8