Proceedings of the 1st Annual Meeting of Particle Accelerator Society of Japanand the 29th Linear Accelerator Meeting in Japan (August 4 - 6, 2004, Funabashi Japan)

J-PARC Linac Low Level RF Control
S. AnamiA), E. KadokuraA), S. MichizonoA), S. YamaguchiA), E. ChishiroB), T. KobayashiB), H. SuzukiB)A)
KEK, 1-1 Oho, Tsukuba, Ibaraki, 305-0801
B)
JAERI, 2-4 Shirakata-Shirane, Tokai, Naka, Ibaraki, 319-1195
Abstract
Low-level RF (LLRF) systems for J-PARC Linac generate RF and clock signals, drive klystrons, and stabilize
accelerating fields in cavities. The LLRF system is controlled by a programmable logic controller (PLC). PLC control
functions are ON/OFF operation interlocked with a protection system, parameter setting for accelerating voltage andfeedback PID, and monitor of status and analog data. The PLC is communicated through Ethernet with a touch panel
for local operation and with a VME/OPI for remote operation. We describe the LLRF system control using the PLC.

J-PARCリニアック低電力高周波システムの制御
低電力高周波システムは、それぞれのクライストロン（及び固体増幅器）に対応し、図 1 に示すような構成となっている。その高周波制御としての基本機能は、先ず、リニアック最上流部から送られてくる 12MHz の 光 基 準 信 号 を 元 に 加 速 周 波 数 信 号（324MHz）及びディジタル FB に必要となる各種周波数信号（12MHz、48MHz、312MHz）を発生させ[2]、ディジタル FB 回路の PID（比例･積分･微分、但し微分は使用してない）コントローラによって振幅･位相を制御し、その RF 信号を 40W アンプで増幅して、2.5MW クライストロンを励振している。
また、このシステムには、空洞を含む全体ループのディジタル FB の他に、40W アンプ及びクライストロンからなるローカルなアナログ FB がある。このアナログ FB は、クライストロン増幅器を線形なものとするためのもので、その帯域幅を外ループのディジタル FB に比べ十分広いものにし、お互いが干渉しないようにしている。

１．はじめにJ-PARC 181-MeV 陽子リニアックの高周波源は、20 台のクライストロン増幅器と 4 台の固体増幅器で構成され、それぞれの高周波制御システムによって空洞加速電圧の振幅及び位相を±1%、±1°の精度に安定化されている。高周波源の安定化の要となるのはフィードバック（FB）制御部であり、我々の努力の多くが注がれている[1]。しかし、システムの制御と言う観点から見るならば、この FB 制御部
はあくまでも 1 つの役目を担う 1 組み込みユニットであり、全ての構成機器を統括的に制御しているのは PLC（Programmable Logic Controller）であると言える。この PLC では、操作･設定･監視などと共に自動復帰や自動コンディショニングと言った機能も備えていなければならない。

２．低電力高周波システムの構成
EPICS LAN

PLC LANPLC LANEPICS CTRL System

LLRF PLC

VM E/IOC

Timing Signals
12 MHz CLK

Ethernet X 2
FA-Bus X 1
FA-Link X 1
P C Link X 1 (2CH)
RS-232C X 2
D/I X 1, D/O X 1
AD X1, DA X 1

FA-M3 F3SP53

PC Link

NIM/
Timing

RS-232C

FA-Link
FA-Link

D/IArcDetector

FastInterlock
cPCI/Digital FB

I/O

O/E
RF &CLK

J5 BUS
324 MHz

DSP
I/Q M
DAC

12 MHz48 MHz

312 MHz

FPGA
ADC

VSWR
Meter

RS-232C

CPUc
PC
I
DSP

14-bits 8-CH
DATA

D I/O, RS-232C

P ulse Gate

Pulse M

20 dB

Trombone
Phase Shifter

Analog FB

A

20 dB+

図1

Tuner
PLC
M Driver・Circ ArcArc・T ank1 Arc
・T ank2 Arc

Tank1・Kly Pf, Pr・T ank2 Pf, Pr

Tank1Pf Pr・T ank1 Vc, Tank2 VcKlystro nArc

Circulator

3dB

Tank1
Vc

Arc

Tank2

Arc

Kly
Pf Pr-I/Q D I/Q D

Kly Pf
To Beam Monitor

低電力高周波システムの構成ブロック図
296

Tuner M・T ank1 Pf, Pr

CT RL from PLC

PID

324 MHz Ref

40 W

Tank
PLC

・Kly Arc

I/Q M

BU
S

12 MHz Tank1, 2 Vc
Tank1, 2 Pf

Kly-PS
PLC

Touch
Panel

Tank2
Pf Pr

Tank2
Vc

Tuner M

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３．低電力高周波システムの制御構成

3.2 Touch Panel (TP)

低電力高周波システムを制御機能の観点から図 1を見ると、制御の中心に PLC があり、全ての構成機器がこの PLC に接続されている。以下にこれら機器の制御的な機能について述べる。

TP は 現 場 用 GUI を 提 供 す る も の で あ り 、ON/OFF やパラメータ設定、各種の監視など、制御に必要な全ての機能を備えている。また、加速電圧の振幅や位相、空洞の真空度など重要なデータは、トレンドグラフに表示され、それぞれの安定度を時間的な推移で視覚的に捉えることが出来る。

3.1 PLC

3.3 EPICS VME/IOC
図 1 には示してないが、低電力高周波システム用の PLC には、CPU モジュールを持つ親機と CPU を
VME/IOC は Linac 全体制御が提供する EPICS 系
持たず親機の拡張（FA）バス上に接続される子機への I/O インターフェースであり、EPICS LAN 上にとがある。親機は 4 システムに 1 台の割合である。
ある EPICS/OPI によって PLC が遠隔操作される。
本来は VME ボードに直接機器を接続する形態であ
図 1 は PLC が親機の場合を示している。子機と親るが、Ethernet モジュールを経由した PLC レジスタ機との違いは、子機には PLC の LAN へ接続及び他への Read/Write によって制御される。本システムでの PLC とのリンクがないことの 2 点であるが、他唯一I/O に直接接続されているのは更新頻度の高いは全て同様なシステム構成となっている。前節まで
VSWR
Meter からの 8CH データのみである（図 1）。と同様に、以下は親機 PLC を持つシステムについて述べる。
3.4 Compact PCI System
PLC のモジュール構成は図 1 に示す通りであるが、 ディジタル FB を担う cPCI システムのモジュー
これを機能面で見ると、図 2 のように表すことが出ル別構成を図 3 に示す。本来の cPCI システムバス
来る。先ず、PLC への操作･設定･監視のアクセスとJ1、J2 を使用しているのは CPU 及び DSP ボードのしては、遠隔用に VME/IOC があり、現場用としてみであり、他のモジュールは、J3 と J5 をユーザバ
Touch Panel（TP）がある。両者は TP にある切換えスとして使用しているが、単に cPCI 規格の箱を利用しているのに過ぎない。
SW によりどちらかの一方のみが選択される。各機使用する CPU ボードは、PentiumM/1.6GHz を搭器からのインターロック、ステータス、アナログ載したアバールデータ社の ACP-128-1 を予定していデータなどの入力信号は、それぞれ専用のモジュール、或いは通信モジュールから PLC へ取り込まれ、 る。2 幅の前面パネルには、ここで用いる 2 つのラダープログラム上のステートマシンを遷移させる。 Ethernet ポートや Com ポートの他、各種入出力デバイスポートが装備されており、現場でのデバッグこれらの結果として制御出力があり、実際の動作をやモニタを容易なものにしている。
各機器へ与える事になる。この様に PLC への入出
DSP ボードには、TMS320C6701 を 4 個搭載した力媒体を無視して、機能面だけで見ると、実に整然
Spectrum Signal 社の Barcelona を採用している。ことした、ごく通常の構成となる。のボードは、夫々の DSP 外部メモリバスに直通した PEM と呼ばれる I/O インターフェースを持ち、
PLC
Remote CTRL
装着されるメザニンカードとの間で高速データ転送
Operation
VME/IOC（400BM/s）を可能にしている。J1、J2 とは別に、
Local CTRL
Setting
J3には各 DSP のシリアルポート及び割り込みライ
MonitorTouch Panelンを当て、J5 にはユーザバスとしてメザニンカード
Interlock
Fast Interlock用コネクタ（JN4）へ通じる経路を与えている。
PPS
この DSP ボードのメザニンカードとなるカスタ
Other Hardwar
ム FPGA ボードには、Xilinx 社の XCV600E（FGStatus/In
Kyl-PS PLC676）を 2 個、ADC、DAC それぞれ 4 個を搭載し、Tank PLC
全ての PEM ポート（60 ピンコネクタ×8）と JN4Tuner PLCとを配線し、出来るだけ拡張性の高いものとしていcPCI/CTRLる。この FPGA ボードは、入力として 4 つの ADC
Data/IncPCI/CPUが、出力として 4 つの DAC があり、途中で FPGAVSWR Meterが信号処置とプロセス処理をしているとみる事が出
Water Temp来る。4 入出力それぞれの接続は、隣接する MIX &Tank Vac
I/Q M との間を同軸ケーブルで直接配線している。
尚、FPGA のコンフィギュレーション用 EEPROM
Pulse Mod
Control/Outの書き換えは、通常の JTAG ポートに加え、CPU ホOperation
Kly Input S/W
ストから PCI バス、DSP、PEM、FPGA を経由してSetting
Analog PID
行えるようにもなっている。
Trombone
Control I/O ボードは、PLC や NIM/Timing から J5
バスへの中継であり、ほとんどの信号はFPGA へ送図2 PLCの機能接続図297

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Ethernet 1
Ethernet 2
COM 1
Display/Key-Board/Mouse

CPU ACP-128-1

PentiumM/1.6GHz
Slot 1J1J2EPICS LAN
PLC LANPLC PC Link 2

J5
CPU Reset

ControlTrig/Gate
SerialCTRL I/OSlot 2

J1J2

DSP

Barcelona

J3J5J3J5DSP1

DSP2

DSP3

DSP4

PEMPEMPEM

PEM

FPGA1
ADC1JN4FPGA2ADC2DAC1

PLC D/I, D/O
NIM/Timing
PLC PC Link 1

ADC3DAC3DAC2ADC4DAC4Slot 3

J5

MIX & I/Q M

I/Q M

324 MHz

I/Q M

Tank 1 Vc
Tank 2 Vc
Tank 1 Pf
Tank 2 Pf

Slot 4

J5

RF & CLK
324 MHz
312 MHz48 MHz CLKSlot 5

図3O/E
12 MHz48 MHz
312 MHz324 MHz

12 MHz CLK
12 MHz CLK
48 MHz CLK
312 MHz324 MHzcPCI のモジュール構成図

PLC を経由したのでは余りにも遅くなるため、検出器（Arc Detector 及び VSWR Meter）からの信号で直接ハードウェアにインターロックを掛ける FastInterlock 回路を設けている。この回路の論理和出力によって、Pulse Modulator のゲートを閉じ、クライストロン出力の RF を 1μs 以下の高速で遮断する。
Arc Detector の入力は 4 回路（クライストロン窓、サーキュレータ、及びタンク 1、2 の入力窓）あり、夫々光ファイバーによって送られてくるアーク信号を光で受けている。この様に直接光入力としているのは、高速応答時のノイズ誤動作を避ける為である。
VSWR メータは、入力として進行波（Pf）及び反射波（Pr）のペアが 3 回路（クライストロン出力及びタンク 1、2 の入力）あり、その値はこれら入力の検波波形をディジタイズし、論理素子や FPGA で演算した値である。このため 5μs 程度の遅れは避け難く、場合によっては致命的な遅れにもなりうる。
そのため、反射波電力の大きさをアナログでコンパレートし、その過大反射電力でも動作するようにしている。また、この VSWR メータはパワーメータの機能も備え、先の Pf、Pr に加えタンク 1、2 の空洞 電 圧 （ Vc ） も 計 測 し て い る 。 こ の 計 測 値 は 、2MHz サンプルの 32 点平均を FPGA で算出した 12ビット長の値である。最大 50 Hz の繰り返しでも取りこぼしなくデータを残すために、VME/IOC の128 ビットディジタル入力モジュールへデータを送っている。一方、PLC へは 5 Hz 程度に間引かれた値が、シリアル通信で送られる。
Fast Interlock では、放電時のアークや VSWR からの入力の他、外部からの高速 RF 遮断（MPS からの「RF OUT Enable」信号）などの入力も備えている。
これらは何れも RF を高速に遮断する Fast Interlock
そのものの機能であるが、この他に高周波源の正常を外部（MPS）へ高速に知らせる「RF ACC OK」信号の出力機能も有している。この信号は、全ての高周波源機器が正常に動作し、ビーム加速に対してレディ状態である事を意味し、Fast Interlock からの出力の他、cPCI での FB が正常、タンク 1、2 の空洞電圧が正常値にあるなどの条件も加わっている。

られる。この他、FPGA から Fast Interlock への OK信号の伝達もある。また、J3 を経由した DSP とPLC とのシリアル通信の経路も中継している。この通信は、FPGA に読み込まれた空洞の位相情報を元に DSP が同調ずれを算出し、空洞を自動的に同調させるための専用回線である。
以上は何れも CPU ホストを経由しない制御回線に つ い て で あ る が 、 以 下 の 3 回 線 （ COM 及 びEthernet 2 回戦）は CPU 上の OS（Linux）のサービ
ス に よ る 通 信 で あ る 。 こ の 内 COM ポ ー ト は 、フィードバックシステムとして必要な全信号（操作･設定･監視）を PLC との間で交信する重要なものである。ただ、波形の監視データについては、そのデータ量から COM ポートから PLC への転送と言う訳に行かず、Ethernet による EPICS への送り出しとなっている。但し、OS に EPICS を組み込んで４．現在の状況
CA (Channel Access) サーバとするための開発が未低電力高周波システムは、2 台の試作機が 60 MeV着手であるため、先ずは本システムを FTP サーバ
リニアックで DTL-1 とテストベンチのステーションとして機能させる予定である。
で使用されており、実機用の全数は平成 17 年春のもう一方の Ethernet ポートは PLC LAN に接続されているが、これは PLC との通信のためではなく、 納入、据付予定である。現稼動中の PLC プログラムは全面的に書き換える予定で、開発を進めている。
この LAN 上にある cPCI 用 PC サーバとの通信のためである。このサーバによって、OS のネットワー
クブート、DSP の実行ファイルや FPGA のコンフィ
参考文献
グレーションファイルのダウンロードなど、システ[1] S. Michizono, et al., “Digital RF Control System forムの立ち上がりから定常動作に至るまでに必要な全400-MeV Proton Linac of JAERI/KEK Joint Project”,環境が提供される。
Proc of Linear Accelerator Conference 2002, 2002
[2] T. Kobayashi, et al., “RF and Timing Reference
3.5 Fast Interlock、Arc Detector及びVSWR Meter
Distribution System for J-PARC Linac”, in this
クライストロン出力の大電力高周波が放電や異常meeting反射した場合、高周波窓やサーキュレータを保護するために、高速に高周波を遮断する必要がある。
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