Proceedings of the 2nd Annual Meeting of Particle Accelerator Society of Japanand the 30th Linear Accelerator Meeting in Japan (July 20 - 22, 2005, Tosu Japan)

Low Level RF System in KEK-STF
Toshihiro Matsumoto1, Shinichiro Michizono, Yoshiharu Yano, Hiroaki Katagiri, Shigeki Fukuda
High Energy Accelerator Research Organization (KEK)
1-1 Oho, Tsukuba, Ibaraki, 305-0801
Abstract
At the electron linac of KEK-STF (Superconducting RF Test Facility), an accelerating electric field of ±0.1% in
amplitude and ±0.1degree in phase is required for Low-Level RF (LLRF) system. Digital feedback (FB) system isadopted for flexibility of the FB and feedforward (FF) algorism implementation to accomplish these requirements. Inorder to carry out the efficient testing of the control system, rf system modelling with MATLAB/Simulink library isutilized for the investigation of the control method and cavity simulator using a FPGA board has been developed.

KEK‑STFの低電力励振系の構成
１．はじめに

２．LLRF系の構成

The International Technology Recommendation
図1にSTFでのLLRF系制御の全体図を示す。STFのPanel (ITRP) は 、 International Linear Collider
LLRF系は、JPARCで開発されたLLRF系[3]を基本とし(ILC)に超伝導技術を選択した。KEKでは2004年よりて開発を進めており、PLC、タッチパネル、コンパILC開発への寄与のため、Superconducting RF Test
クトPCI(cPCI)等から成る。これらLLRFの構成要素
Facility (KEK‑STF)計画[1,2]を始めており、現在は19inch標準ラック内に取り付けられ、LLRF系全体KEKの陽子リニアック棟で建設を進めている。STFは、 はPLCを介して制御される。
cPCI J3 & J5 Bus
基本周波数1.3GHz、パルス幅1.5ms、繰り返し5HzのControl I/O運転で、PhaseⅠ(2005年〜06年)、PhaseⅡ(2007年
serial〜09年)が計画されている。PhaseⅠでは8台の超伝導空洞で高加速電場の実証試験を行う。更にILCは64-bit Bus
高品質ビームの実現のため、1msの加速電場の平坦DSP部で±0.1%の振幅安定度、±0.1度の位相安定度を64-bit Bus(Barcelona)要求している。これらの安定度を実現するために、
serialデジタル制御系を用いた低電力高周波(Low‑LevelFPGA
Radio Frequency, LLRF)系の採用をした。その理由としては、デジタル信号処理によりフィードバック
IQ modulator(FB)、フィードフォワード(FF)アルゴリズムに柔軟性が生じること、また近年のデジタル機器の高速度化によって、RFパルス幅(〜1ms)に対してFB、FFのMixer
デジタル信号処理が1μs以下で実現可能となってきているためである。
CNT Pulse, Interrupt
.....

J5

Control Signal

J3

Control Pulse
Interrupt

Tuner Control

DC Power

J1
DC

CNT Pulse, Interrupt

J5

JN4

J3

Tuner Control

I/O

ADC/FPGA/DAC

I/Q signal

To Amp.(NIM)

From RF&CLK

40MHz

10 MHzFrom Cavity(1300 MHz)

Optical Ref. Signal(1300 MHz)To IQ modulator

TouchPanel

LLRF PLCArc

PCLinkTiming

RS‑232C

1300MHz
Ref

D/I

Arc
Detector

FastInterlockcPCI

RF & CLK

40MHz

Kly Arc
Circ Arc
Tank1 Arc

Tank8
Tank8
Pf Pr

Tank8 Arc

VSWR
Meter

CPU

1300MHz

DSP

Pulse Gate

Pulse M

DAC
FPGA
ADC
10MHz

1310MHzDSP BUS(PEM)

Tank Vc
Tank Pf

Arc

I/Q M

20dB

PID

CTRL from PLC

400W

Circulator

ArcArcKlystron

Tank1
Kly
Pf Pr

Circ
Pf Pr

Tank1
Pf Pr

I/Q D I/Q D

1300MHz

図11

Tank8Vc

Kly Pf,Pr
Circ Pf,Pr

Trombone
Phase Shifter

Analog FB
20dB

低電力高周波(LLRF)系の概略図

Tank1
Vc

図2

Tuner

I/O

I/Q M

RF & CLK
1300 MHz
Sine Wave
1300 MHz Ref
1310 MHz LO
1310 MHz Clock
40 MHz (Sampling)

PLC LAN

TimingSignals

1310 MHz

Tuner

デジタル制御系の構成図

デジタル制御系は、カスタムFPGAボードを取り付けたDSPボード、IOボードといったcPCIに組み込まれるデジタル部とIQ変調器、RF&CLKユニット及び空洞のモニター信号をダウンコンバートするMixerユニットといったアナログ部より構成される(図2)。
RF＆CLKユニットでは1300MHzの高周波を入力に用いて、ビーム加速用周波数(1300MHz)とPLLにより同

E-mail: toshihiro.matsumoto@kek.jp-305-

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期した2つのクロック信号(40MHz、1310MHz)を出力する。40MHzはADC、DACのサンプリングとFPGAのクロック、1310MHzはMixerユニットのLO信号となる。
RF&CLKユニットで作られた1300MHzのCWの高周波は、IQ変調器によってRFパルスとなった後、固体増幅器、クライストロン(旧Thomson(Thales)製 TH2104A)で増幅され、超伝導空洞へ供給される。
クライストロンからのRF出力により放電や異常反射が生じた場合、高周波窓、サーキュレーター、カプラー、超伝導空洞を保護するためにインターロッ
ク回路を設けている。出力モニターやカプラー等に図4 デジタルFB系の概略図設置されたArc Detectorから異常を知らせる信号はILCの要求である振幅および位相安定度の±0.1%、直接インターロック回路に取り込まれ、ここからパ±0.1度を実現するためには、デジタルFBを用いるルス変調器のゲートを閉じる仕組みになっている。
だけではなく、アナログ部の素子(Mixer、IQ変調
これによりRF出力を数μs以下で遮断することが可器)やモニターケーブルの温度依存性を考慮する必能となる。
要があり、RF&CLKのクロック安定度も求められる。
超伝導空洞を通過後のRF信号は、方向性結合器をRF＆CLKやMixerについては、水冷を用いて温度制御経由してMixerユニットへの入力(RF)信号となる。
を行い、出力の安定化を図ることを検討している。
Mixerユニットでは、空洞の波形と位相の情報を反クロックの安定度については、位相ノイズの評価と映した10MHzの中間周波数(IF)信号が出力され、カ測定を行う予定である。
スタムFPGAボードへの入力信号となる。
2005年秋には、デジタル制御系を除いたLLRF系の各要素が完成し、これらを用いて2005年末よりカプラーの大電力試験が行われる予定である。デジタル
制御系の各要素については、2005年中の完成を目指す。その後の半年でデジタル制御系のソフト開発を行い、2006年末からの超伝導空洞の高電界試験に備える。
.O\VWURQ$PS

RF&CLK 0+],4 PRG 0+],4GLJLWDO IHHGEDFN V\VWHP 0+]I/Q readtablecalibration
a -bb a 1$',)  0+]

ADC

I
Q

I
Q

FDY

ADC

I
Q

IQ

FDY

ADC

I
Q

I
Q

FDY

ADC

FDY

ADC

I
Q

I
Q

FDY

ADC

I
Q

I
Q

FDY

ADC

I
Q

ADC

I
Q

Mixer

FDY

FF_I table

Rotation
Calibrationab
cd+-++DAC

I,[Pgain]limit[Pgain]

+++

I
Q

Q

DAC
AD9764

4

FF_Q table

Q_set table

I
Q

calibration
a -bb a 8

 0+]

FDY

I_set table

DigitalFilterIQ

FDY

FDYFDY

I
Q

LPF

FDY

FDY

FDY

FDY

FDY

Ethernet

External HOST

CPU board

PLC

I/O board

JTAG

PROM

DSP board
Spectrum Barcelona(4x C6701)

SMA
40 MHzTrig

2x Rocket IO

FPGA board

図3

カスタムFPGAボードの概略図

３．LLRF系のモデリング

カスタムFPGAボードはXilinx製のVirtexⅡPro30、10 個 の 14‑bit ADC(AD6644) 、 2 個 の 14‑bit DAC(AD9764)を搭載する予定である(図3)。8個のADCは各空洞からのIF信号の受け口となり、残りの2個はクライストロンのRF出力波形とクライストロンへの反射波形を取り込むために用いられる。
FPGAで行われるデジタル信号処理については図4に示す。J‑PARCと同様のFB、FFアルゴリズム[4]を用いるが、STFでは、FFと比例制御によるFBのアルゴリズムで行う予定である。FB、FFのデジタル信号処理が行われた信号は、DACによってI/Q信号となりIQ変調器へ入力される。
図5 Simulink上でのモデル
FPGAの制御はDSPボードの高速I/Oポート(PEM)を超伝導空洞の特性を含めた高周波系の性能につい介して行われる。DSPボードはTMS320C6701を4個搭て、MATLAB/Simulinkを用いて調べた[5]。このモデ載したSpectrum Signal社のBarcelonaを採用する。
ルは、共振空洞系(LCR回路)の微分方程式を線形状DSPのリアルタイム処理を用いることで、外部パル態空間の一次式へ変換、それを逐次的に解いてゆく
スと同期してFPGAを制御し、リアルタイムでのデーことにより空洞内の加速電圧を求めるものである。
タ収集を可能にしている。DSPボードはcPCIのCPU
このモデリングは、ローレンツ力による空洞の離調ボード上のホストプログラムにより制御される。
[6]とビームローディングの効果を含んだ場合も解くことも可能である。図5にSimulink上でのモデルの配置図を示す。

-306-Proceedings of the 2nd Annual Meeting of Particle Accelerator Society of Japanand the 30th Linear Accelerator Meeting in Japan (July 20 - 22, 2005, Tosu Japan)

Cavity Simulator(Xilinx Xtreme DSP KitⅡ)

35.3
1μs

FPGA(Virtex-Ⅱ)

Beam
Table

3μs

35.25

5μs

I

35.2

ADC

Q

35.15

ADC

B[1;0]

v[1;0]

Electrical Mode

dv/dt = A*v+ B
B [0;1] (v[n+ 1]=A d*v[n]+B d)

0.15%

Rotati on
Matrix

DACΔw

vv

35.1

v[0;1]

M echanical ModeΔw = C*w+D*vv

35.05

IF（10MHz)

35.0

34.95

34.85

34.8490500510520530

FB GainTable

DAC＋×+-DAC＋×+

FF Table

540

I-Set Point
Table

FF Table

34.9

FB GainTable

Q
R ot at ion
MatrixADC

I

Q-Set Point
Table

Time[μs]
FPGA(VirtexⅡpro30)

図6異なるFB遅延時間におけるビーム入射時での加速電圧のオーバーシュート

Digital Feedback System - Controller

図7

空洞シミュレーターを用いたデジタルFB系試験の概略図

図6は、現在開発中である超伝導空洞(r/Q=1016Ω、Ql=2.2×106 、目標加速電界35MV/m[6])を用いた場
５．まとめ合でのビーム入射開始直後の加速電圧のオーバー
2006年末に始まる8台の超伝導空洞を用いた実証
シュートを、FBの遅延時間の違い(1μs、3μs、5μ試験(KEK‑STF PhaseⅠ)に向けてLLRF系の開発を進s)で示したものである。このシミュレーションではめている。ILCの仕様で要求されている加速電場のFBゲインは50、RFパルスの立ち上がり後500μsで平平坦部で振幅安定度±0.1%、位相安定度±0.1度を均ビーム電流10.83mAのビームが入射という条件で実現するために、LLRF系ではFPGA、DSPを用いてデある。但し、ローレンツ力によって空洞の共振周波
ジタルFBの採用を決め、現在開発中である。
数がシフトしてゆく効果は含めていない。±0.1%程
MATLAB/Simulink を 用 い た RF モ デ リ ン グ に よ り
度の加速電圧の安定度を実現するためには、FBによLLRF系に要求されるパラメーターの調査中である。
る遅延時間（デジタル信号処理とケーブル長を含また、FPGAを用いた空洞シミュレーターの開発を進む）を1μs程度に抑える必要があることがわかる。
めており、今後これらを用いてLLRF系の効率的な開STFでのデジタルFB系では、FPGAを用いることによ発を行う予定である。
り、この要求を満たすことが可能であると考えている。

参考文献
４．FPGAを用いた空洞シミュレーターの開発[1] H. Hayano, et al., “Superconducting RF Test Facility (STF)for ILC”, in this meeting[2] S. Fukuda, et al., “RF Source Development ofSuperconducting RF Test Facility (STF) in KEK”, in this
大電力試験の前にLLRF制御系の性能評価試験を行
meeting
うために、FPGAを用いた超伝導空洞シミュレーター
[3] S. Anami, et al., “J-PARC Linac Low Level RF Control”,[6]の開発を進めている。空洞シミュレーターには、
Proc. 29th Linear Accelerator Meeting in Japan,
14‑bit ADC(AD6644)と 14‑bit DAC(AD9772A)を それ297(Funabashi, 2004).
ぞれ2個、及びFPGA(Xilinx VirtexⅡ)を組み込んだ[4] S. Michizono, et al., “Digital Feedback System for J-PARC
LINAC RF SOURCE”, Proc. of LINAC 2004, Lübeck,
Xilinx社のDSP Development KitⅡを用いる予定で
Germany (2004)742.
ある。ADCから入力した模擬のクライストロンRF出[5] A. Vardanyan, et al., “An Analysis Tool for RF Control for
力のI/Q信号に対して、FPGAにより空洞の電気的モSuperconducting Cavities”, EPAC’02, Paris, France
デルの方程式を離散的に解いてゆくことで空洞の加(2002)1673.
[6] M. Liepe, et al., “Pulsed Superconductivity Acceleration”,
速電圧を求め、DACにより10MHzのIF信号として出力
LINAC2000, Monterey, California, USA (2000)678.
するものである(図7)。この空洞シミュレーターを[7] S. Noguchi, et al., “Development of STF Base-line
用いることにより、リアルタイムのLLRF制御系の試Superconducting Cavity System”, in this meeting.
験ができて、効率的な開発や最適な制御方法の調査[8] Krzysztof T. Pozniak, et al., “DSP Integrated, Parameterized,
FPGA Based Cavity Simulator & Controller for VUV-FEL
が可能となる。
SC Cavity SIMCON Version 2.1. rev. 1, 02.2005”, TESLA
Report 2005-02.

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