Technical Notes

各種差動クロックドライバーの特徴と終端方法
OUT-23-1736
１. はじめに高速で雑音耐性の高いクロック伝送を実現するために、差動形式のクロックが広く用いられています。セイコーエプソン（以下、エプソン）を初め、クロックメーカーからは、さまざまな形式の差動クロック商品が提供されており、システムの要求に合わせて適切な選択を行う必要があります。エプソンでは、標準的な形式である LV-PECL，LVDS，HCSL の 3 方式の差動クロック製品を提供してきましたが、このたび、独自開発した WA-LVDS を新たにラインナップに追加しました。本テクニカルノートでは、標準的な 3 方式のクロックの特徴、および、それらと比較した
WA-LVDS の特徴を解説します。

2. 各差動クロックの概要①

LV-PECL

LV-PECL は “Low Voltage Positive Emitter Coupled Logic” を意味します。”Emitter” と付いていることから判るように、バイポーラトランジスタで構成される出力方式です。古い規格である ECL が負電源を必要としたことから、それと区別して正電源動作であることを示す“Positive” が付加されました。さらに 3.3 V 以下の電源電圧で動作する製品が開発された際に “Low Voltage” と付加されています。現
在では、3.3 V 動作が一般的となっていますので、“PECL” といえば “LV-PECL” を指すことが一般的です。
後述するように、出力トランジスタが遮断することなく常時オン状態で動作する方式であるため、高速動作に適しています。また、比較的大振幅なため、位相雑音が少なく、耐ノイズ性にも優れます。

②LVDS

LVDS は “Low Voltage Differential Signaling” を意味します。文字通り、低振幅であることが特徴の方式です。National
Semiconductor 社（のちに Texas Instruments 社が買収）が中心となって開発された伝送方式ですが、1994 年には、
ANSI/TIA/EIA で標準規格化されており、今日では非常に多くの電子機器で利用されています。
典型的な振幅レベルは 0.35 V (Typ.) であり、振幅を抑えることで、小電流と高速動作の両立が図られています。低振幅であるために消費電流も少なくて済むことが大きなメリットです。ただし、位相雑音の点ではやや不利を被ります。また、受信回路側で振幅を所望レベルまで拡大するために相応の電力を要することと、その際に位相雑音の劣化が生じがちであることに留意が必要です。

1Technical Notes③HCSL

HCSL は “High-speed Current Steering Logic” を意味します。この名称は、電流を正負の出力端子に交互に切り替えて出力する回路方式に由来しています。PCI-Express 規格の中で提唱された方式で、今でも主要な用途となっています。エプソンが提供する HCSL 製品の出力波形は、クロックエッジを過度に急峻とせず、適度なエッジレートが得られるように調整されています。これは、PCI-Express 用途で使われるクロック周波数が 100 MHz であり、その周波数に対してエッジレートが適切であることが求められているためです。このため、振幅レベルは
LV-PECL とほぼ同等ですが、位相雑音は LV-PECL より不利となります。

④WA-LVDS

近年は、LSI 設計者によって様々な仕様のクロック受信回路が設計されるようになり、上記のような標準的な差動クロックでは対応できないことも増えてきました。そこで、もっとフレキシブルに使うことができ、特性も優れる差動クロックを提供したいとの考えのもとに、Wide-AmplitudeLVDS（略称：WA-LVDS）をリリースしました。
WA-LVDS の負荷形態は、最もシンプルな LVDS の場合と同様であり、なおかつ、オフセット電圧レベルと振幅は、それぞれ 4 段階、10 段階の中から選択可能です（詳細は後述）。これにより、多くの場合、余計な部品を用意することなく、ご使用の LSI にクロックを直接接続できます。もちろん、キャパシタを介して AC 結合することも可能です。差動振幅を高めると、消費電流は増加しますが、位相雑音は低減します。このため、低消費指向のシステムにも低ノイズ指向のシステムにも対応します。LVDS と比較して PSNR（Power Supply Noise Rejection）が高いことも、本方式のメリットです。

3. 差動クロックの分類

一般にはあまり知られていませんが、差動クロックは、電流出力型と電圧出力型の 2 種類に大別されます。電流出力型は、負荷抵抗に規定の電流を流すことで、所望のクロック振幅を得るものです。クロックの電圧振幅は負荷抵抗の精度にも依存します。一方、電圧出力型は、規定の電圧を負荷に出力するものです。電圧振幅は、負荷抵抗の精度にはそれほど大きく依存しません。
また、負荷抵抗に流れる電流の観点から分類すると、電流が純交流のものと直流成分を含むものの 2 種類に分けることができます。直流成分を含む方式は、必然的に、余計な電流消費が上乗せされます。
これらの組み合わせで、差動クロックは 4 種類に分類することができます。下表にその分類を示します。新しく開発された WA-LVDS は電圧出力型で、負荷抵抗に流れる電流は純交流です。これは、差動クロックとして理想的な組み合わせです。

表 1 差動クロックの分類
電圧出力型

電流出力型

純交流

WA-LVDS

LVDS

交流＋直流LV-PECL

HCSL

注記 1：

一部製品には、LV-PECL を電流出力型で疑似的に実現したものもあります。

注記 2：

Renesas 社（旧 IDT 社）の LP-HCSL（Low-Power HCSL）は HCSL の一種ですが、上表では LV-PECL と同じ分類に属します。

2Technical Notes
4. 出力電圧と電流

既存の 3 方式（LV-PECL, LVDS, HCSL）について、出力電圧の違いを見てみましょう。図 1 をご覧ください。
まず特徴的なのは、LV-PECL です。LV-PECL の出力電圧は、電源電圧 VCC を基準に定義されます。したがって、電源電圧によって出力電圧値が変わります。H レベル出力電圧 VOH と L レベル出力電圧 VOL は図中に示された通りの仕様で、振幅は VCC によらず 0.7625 V(Typ.) です。
LVDS は、オフセット電圧 VOS が 1.25 V と規定されており、電源電圧には依りません。差動振幅 VOD は 0.35 V であり、3 方式の中では際立って小さな値であることが判ります。
最後の HCSL は、L レベルが０ V であることが特徴的です。仕様では、差動交差電圧 VCR が 0.4 V と規定されています。H レベルは明確な規定がないことが多いですが、必然的に 0.8 V 程度で設計されます。つまり、LV-PECL とほぼ同レベルの振幅です。

図 1 差動クロックの出力電圧比較

次に出力電流について見てみます。ここでいう出力電流とは、図１の出力電圧を形成するために、ドライバの出力端子から負荷側へ流出（あるいは負荷から流入）する電流を意味します。図 2 を参照してください。

3

Technical Notes

LV-PECL の出力電圧は電源電圧に依存していましたが、出力電流については電源電圧に依らず同一となります。これは、LV-PECL の終端電位も電源電圧基準の仕様となっているためです。LV-PECL は、L レベルを出力する際にも 5.7 mA を出力します。これは、消費電流の観点では大きなデメリットとなります。
LVDS が特徴的であるのは、先に説明したように、出力電流が純交流であることです。純交流であるために無駄な電流を必要とせず、なおかつ最大出力電流は 3.5 mA に抑えられていますので、低消費電力用途に適した方式といえます。また、クロック信号をキャパシタで AC 結合することが可能です。
HCSL は、L レベル出力時には電流を出力しません。このため、出力電圧振幅は LV-PECL と同程度ですが、出力電流は低く抑えられます。

図 2 差動クロックの出力電流比較

5. 各差動クロックの動作と終端方法

それでは、各方式の回路動作や負荷の接続方法について、詳しく説明していきます。

①

LV-PECL

LV-PECL の典型的な終端方法を図 3 に示します。50 Ω負荷は、グランドではなく、VCC − 2 V に終端する仕様となっています。VCC − 2 Vの電位はユーザーが作り出さなければなりません。このため、クロック受信回路はやや複雑となります。

4Technical Notes

図 3 LV-PECL の終端

H レベル出力側、L レベル出力側、それぞれの負荷に流れる電流は図 2 に示しましたが、その値は次のように計算されます。

𝐼𝑂𝐻 =𝑉𝐶𝐶 − 0.9525 − (𝑉𝐶𝐶 − 2)
= 20.95mA
50

𝐼𝑂𝐿 =

𝑉𝐶𝐶 − 1.715 − (𝑉𝐶𝐶 − 2)
= 5.7mA
50

これより、両出力端子からは、合計 26.65 ｍA の電流が出力されます。
終端のためだけに VCC − 2 V の定電圧源を準備することは現実的ではありませんので、代替手法が用いられます。図 4 は Y 終端と呼ばれるもので、26.65 mA の電流を抵抗に流して、VCC − 2 V に相当する電圧を作り出す手法です。抵抗値 RT は、図中に記したように、VCC に応じて設定する必要があります。VCC = 3.3 V であれば RT ＝ 49 Ω、VCC = 2.5 V であれば RT ＝ 19 Ωとなります。終端ノードを理想的な AC グランドに近づけるため、RT と並列にキャパシタを接続することもあります。

図 4 LV-PECL の終端（Ｙ終端）5Technical Notes

図 4 の RT を 2 本の抵抗（2RT）に分割して、それぞれを負荷抵抗（50 Ω）と一体化させることで、抵抗を 2 本で済ませる手法も見受けられます。その手法を図 5 に示します。抵抗値は、VCC = 3.3 V であれば 148 Ω、VCC = 2.5 V であれば 88 Ωとなります。出力電流の総和は図 4 と同様の結果となりますが、それぞれの出力端子から流れ出る電流値は異なりますし、それに起因して電圧値にも若干のずれが生じます。また、50 Ωで AC グランドに終端される回路になっていませんので、伝送線路の先にこの終端を行うことはできません。クロックドライバーと受信回路が近接しているときのみ可能な手法です。エプソンでは、この手法での特性保証はしておりませんので、ご了承ください。

図 5 LV-PECL の終端（簡易方式）

最後に、テブナン（Thevenin）終端と呼ばれる手法を紹介します。これは、抵抗器を 4 本必要としますが、もっとも素直な手法と考えられます。図 6 左図のように、2 つの抵抗器 R1 と R2 で電圧 VCC を分圧して、その中点ノードを取り出したとします。このとき、テブナンの定理を用いてこの回路を等価変換すると、同右図が得られます。等価的に、VCC − 2 V と 50 Ωが作り出されていることが判ります。この回路を図 3 の負荷回路に適用すると、図 7 になります。これが、テブナン終端と呼ばれるものです。この手法を用いる場合、VCC 電源の出力インピーダンスは R1の値に対して十分に低く保つ必要があります。また、VCC 電位がノイジーであると、その影響がクロック波形にも及ぶ可能性があります。その点にも注意が必要です。

図 6 テブナンの定理を用いた等価的な終端回路生成

6Technical Notes

図 7 LV-PECL の終端（テブナン終端）

次に、LV-PECL ドライバの内部回路構成を図 8 に示します。出力段は、コレクタ接地のオープンエミッタ出力です。ベース電位に追随してエミッタ電位が変わることから、一般的にはエミッタフォロア（Emitter Follower）と呼ばれる回路になります。電流 I を MOS スイッチで切り替えることによって、バイポーラトランジスタのベース端子には、VCC または VCC − 0.8 V のいずれかの電圧が交互に印加されます。

図 8 LV-PECL ドライバ回路

LV-PECL の出力電圧と電流が、どのように決定されるのか、図 9 を参照して説明します。バイポーラトランジスタを流れる電流 IBJT と負荷抵抗を流れる電流 IL を、それぞれ出力電圧 VOUT をパラメータとしてグラフに表しています。両者が吊り合う点で、出力電圧と電流が定まります。
ベース電圧 VB が VCC に等しい場合、IBJT はグラフの赤線となります。IBJT と IL が吊り合うのは、VOUT が VCC − 0.9525 V のときで、そのときの電流値は 20.95 mA でなければなりません。そのような特性が満足されるように、バイポーラトランジスタのサイズを調整することで、LV-PECL の H レベル仕様が満足されます。このトランジスタのベース電圧を VCC − 0.8 V まで引き下げると、IBJT は青線となります。このとき、IBJT と IL が吊り合うのは VOUT が VCC − 1.715 V のときで、そのときの電流値は 5.7 mA となります。こうして、LV-PECL の L レベル仕様が満足されます。

7Technical Notes

もし、負荷が 50 Ωからずれていると、IL のグラフ（黒線）の傾きが増減します。しかし、その場合でも出力電圧の変化量はわずかであることが理解できると思います。このことから、LV-PECL は電圧出力型の回路であると言えます。なお、エプソンの近年の製品は、バイポーラトランジ
スタの代わりに MOS トランジスタを用いて LV-PECL 回路を実現しています。図 8 とは異なる独自の回路構成を用いていますが、ここでは説明を省略します。
VOH，VOL が小数点以下 3~4 桁の細かい数値で規定されていることに違和感があるかも知れません。おそらく最初に世に出た回路の特性に倣って仕様が定められたからだと思われます。この数値は、メーカーや製品によって多少の違いが見られますので、製品を選ぶ際にはデータシートを確認してください。

図 9 LV-PECL の出力電圧・電流の決まり方

図 10 電流出力型の疑似 LV-PECL ドライバ

8

Technical Notes

LV-PECL 製品の中には、図 10 のような電流出力型の回路を採用しているものもあります。負荷が 50 Ωであれば電圧型と同じ結果が得られますが、図 5 の簡易方式の終端は適用できません。この回路は、エミッタフォロアの回路と比べて寄生インダクタンスの影響を受けやすく、波形にリンギングが重畳しがちです。エプソンでは、SAW 発振器の一部にこのような回路を使っているものがありましたが、現在はすべて電圧出力型に統一されています。

②LVDS

LVDS の終端方法を図 11 に示します。LVDS は出力電流が純交流ですので、50 Ω負荷の接続先が、同左図のようにフローティングノードとなります。このノードは 1.25 V で一定なため、等価的に AC グランドとなります。1.25 V の電圧はドライバ側で設定されますので、受信側にバイアス電圧を設ける必要はありません。コモンモードノイズを除去するために、終端先にキャパシタを接続して、より強固な AC グランドとすることもできます。通常はその必然性はなく、同右図のように 2 本の 50 Ω抵抗を 100 Ω抵抗 1 本に置き換えて、差動 100 Ω終端とします。

図 11 LVDS の終端

図 12 LVDS の終端（AC 結合）

9Technical Notes

LVDS の出力電流は純交流であるため、図 12 のようにキャパシタを介して AC 結合で使うことができます。キャパシタの挿入位置は伝送線路の送信側、受信側、どちらでも構いません。このとき、受信側にはバイアス電圧 Vb を用意する必要があります。Vb の値は、受信回路の仕様に合わせて任意に設定することができます。Vb は十分にインピーダンスの低い電圧源として 50 Ω終端を保証するか、あるいは逆に十分に高いインピーダンスとして差動 100 Ω終端を保証する必要があります。図 7 に示したテブナン終端を使うこともできます。なお、クロックの波形シンメトリ（デューティサイクル）が 50 %からずれている場合は、出力電流に直流成分が現れてきます。その際、AC 結合用のキャパシタに電荷が溜まってしまい、波形に変化が生じることがあり得ます。影響度合いは製品の設計によりますので、十分に確認した上で採用してください。

図 13 LVDS ドライバ回路

LVDS ドライバの内部回路構成を図 13 に示します。3.5 ｍA の定電流源と、4 つの MOS スイッチ、および抵抗器から成り立ちます。抵抗器は能動素子を用いた可変抵抗です。同図の中央と右図に電流経路の切り替わり動作を示しています。この 2 つの状態を交互に繰り返すことで、負荷に交流電流を流しています。グランド側の抵抗器には常時 3.5 mA が流れますので、抵抗値を調整することでオフセット電圧 VOS が変わります。LVDS ドライバには、VOS が 1.25 V となるように機能する CMFB（Common Mode Feedback）回路が付加されています。
CMFB 回路には、出力の実波形をモニターするもの、IC 内部のレプリカ回路で VOS を推測するもの、および、両者のハイブリッドタイプが存在します。

③HCSL

HCSL の終端方法を図 14 に示します。同図左は受信側で終端する例を示しています。シンプルで解かりやすく、問題も少ない終端方法です。High レベル出力側の負荷には HCSL ドライバから 16 mA の電流が供給されて、0.8 V の振幅が発生します。一方、Low レベル出力側の負荷への電流供給は遮断されて、電圧はグランドレベルとなります。

10Technical NotesPCI-Express の規格には、図 14 の右図のような使い方が示されています。終端抵抗がドライバ側に設けられており、ドライバから出力される電流は、50 Ω負荷と受信回路側に 2 分されて流れます。受信端では波形が全反射して振幅が 2 倍となり、0.8 V の波形が形成されます。
反射して送信側に戻った波形は 50 Ωで吸収されますが、HCSL ドライバが接続されているために、インピーダンスはやや 50 Ωよりも低めとなっています。この影響を軽減するために、ドライバの出力端に 33 Ωの抵抗を挿入しています。ただ、このように対処したとしても、完全なインピーダンスマッチングを確保することが難しく、一部の波形は送信端で再反射してしまいます。したがって、受信端での波形は伝送線路の電気長によっても変化します。その点を念頭において設計してください。クロックメーカーから提供される IBIS モデルを用いることで、波形をシミュレーションすることができます。

図 14 HCSL の終端

図 14 は差動 100 Ωでのクロック伝送を示していますが、それとは異なり、差動 85 Ωが利用されることもあります。この目的としては、伝送線路の間隔を狭めて基板の小サイズ化を図ること、あるいは、基板厚みを薄くすることなどが挙げられます。この場合は、終端抵抗は 50 Ωの代わりに 42.5 Ωとなり、ドライバの出力には 33 Ωの代わりに 27 Ωを接続することが推奨されます。電圧振幅は同一としなければならないため、(100/85)倍の出力電流が必要です。

図 15 HCSL ドライバ回路

11Technical Notes
HCSL ドライバの内部回路構成を図 15 に示します。16 ｍA の定電流を MOS スイッチで 2 つの出力端子に交互に流す簡単な構成となっています。図 10 の回路とよく似ており、5.7 mA の無駄な定電流回路を取り除いたものが、この回路に相当します。
定電流源の AC インピーダンスは理想的には∞、MOS スイッチの AC インピーダンスは理想的には 0（オン状態）または∞（オフ状態）ですので、図 14 右の接続の場合に、HCSL ドライバはインピーダンスミスマッチの原因とはならないはずです。しかしながら、現実的には寄生容量を初めとして、理想状態を崩す因子が存在するため、インピーダンスミスマッチは不可避となります。

④WA-LVDS

WA-LVDS の終端方法は、LVDS と全く同一ですので図 11, 12 を参照してください。LVDS では負荷を AC 結合とした場合、波形シンメトリ（デューティサイクル）が 50 %からずれると直流成分の電流が発生してしまい、キャパシタに電荷が溜まる懸念がありました。WA-LVDS
は電圧出力型のため、そのような懸念が少ないことが長所です。

LVDS はオフセット電圧（VOS）が 1.25 V、差動出力電圧（VOD）が 0.35 V で固定でしたが、WA-LVDS では、下表のように、それぞれ 4 段階、5 段階の中から選択することが可能です。選択できる値は電源電圧 VCC に依ります。AC 結合をする場合、VOS は VCC/2 に近い値を選択してください。

表 2 WA-LVDS の VOS 設定
VOS

VCC
1.8V

2.5V

3.3V

1.65 V－－○

1.5 V－－○

1.25 V－○○

0.9 V○○○

表 3 WA-LVDS の VOD 設定
VOD

VCC
1.8 V

2.5 V

3.3 V－○○－○○

0.4 V－○○

0.35 V

○

○

○

0.8 V
この間
0.05 Vステップ

WA-LVDS ドライバの内部回路構成を図 16 に示します。VCC 側に N 型の MOS トランジスタ、グランド側に P 型の MOS トランジスタが接続されており、ソース端子が出力となっています。これは、LV-PECL ドライバのエミッタフォロア回路と同様で、ソースフォロア回路と呼ばれる構成です。出力電圧レベルはゲート端子に入力される IN+と IN−の電位に依存します。所望の VOS と VOD に一致するよう、独自の回路で入力振幅の電位制御を行っています。図 16 の中央と右図に電流経路の切り替わり動作を示していますが、その挙動は LVDS と同一です。

12Technical Notes

図 16 WA-LVDS ドライバ回路

WA-LVDS の出力電圧と電流が、どのように決定されるのか、図 17 を参照して説明します。N 型 MOS トランジスタを流れる電流 IDN、100 Ωの負荷抵抗を流れる電流 IL、P 型 MOS トランジスタを流れる電流 IDP のすべてが吊り合う点で、出力電圧と電流が定まります。

図 17 WA-LVDS の出力電圧・電流の決まり方

13

Technical Notes

図 17 右のグラフは、VOS = 1.25 V，VOD = 0.8 V の波形を出力する状態を示しています。IDN と IDP は、それぞれの MOS トランジスタのゲート－ソース間電圧に依存します。ソース電圧が変わるとすべての電流が変化します。IDN と IDP に同一の電流（図では 8 mA）が流れる
VSN と VSP を仮定したときに、その VSN と VSP の差分が、電流値の 100 倍（図では 0.8 V）となれば、IL も同じ電流値となって回路が平衡します。
MOS トランジスタのゲート電圧 VGN と VGP を適宜調整すれば、上記の平衡点を任意に設定できるため、所望のオフセット電圧 VOS と差動出力電圧 VOD に合わせ込むことが可能です。WA-LVDS 用の IC は、内部にそのための調整機構を有しています。

6. 出力振幅と出力電流，ジッタの関係

今回取り上げた 4 方式について、出力振幅と出力電流の関係を比較してみます。図 18 をご覧ください。
WA-LVDS（青●）は差動出力電圧 VOD を 10 段階で切替え可能なため、10 個のプロットがあります。波形の形成方法が LVDS と同様ですので、VOD が 0.35 V のときは LVDS と一致します。振幅を増やすごとに電流は増加しますが、VOD = 0.8 V まで増やしても、出力電流は 8 mA で済んでいます。これは、出力電流が純交流であるためです。
一方、HCSL は、振幅が同じ 0.8 V であっても、倍の 16 mA を要しています。LV-PECL は、振幅がやや小さいにも関わらず、26.65 mAもの電流が必要です。このように並べて比較すると、WA-LVDS がいかに効率的な方式であるかがお判りいただけるかと思います。

図 18 各方式の振幅と出力電流の関係

14Technical Notes

WA-LVDS の位相ジッタを実測した例を図 19 に掲げておきます。差動振幅 VOD を増加させると位相ジッタが低下する様子が確認できます。
すなわち、消費電流に設計制約がなければ、差動振幅 VOD を高めに設定することが良好な回路特性を得るためにベターな選択となります。

図 19 WA-LVDS の位相ジッタ実測例

7. おわりに

LV-PECL，LVDS，HCSL の 3 方式、および新しく開発された WA-LVDS について、特徴と使用方法を説明しました。エプソンでは、今後、WA-LVDS を搭載した製品ラインナップの拡充を予定しております。本テクニカルノートに記載の内容について、ご不明点がありましたら、下記までお問い合わせください。

【お問い合わせ先】

日本語

https://www5.epsondevice.com/ja/contact/

中国語

https://www5.epsondevice.com/cn/contact/

英語https://www5.epsondevice.com/en/contact/

15