シリコンパワー半導体の高効率化に関する研究
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URL

附田 正則
2013
Study on High Efficiency of Silicon Power
Semiconductors
平成25年度
17104甲工第350号
http://hdl.handle.net/10228/5261

Academic Year 2013 DISSERTATION

シリコンパワー半導体の高効率化に関する研究
Study on high efficiency of silicon power semiconductors

附田

九州工業大学

工学府

正則

電気電子工学専攻,

福岡県北九州市戸畑区仙水町 1-1

概要
高効率エアコンやハイブリッド自動車に用いられるパワー半導体はエネルギーの高効率利用に資する技術として重要視され、拡大する需要に対応するとともに更なる高効率化に向けた技術開発が行われてきた。今後、世界レベルで拡大する需要に応えながら更なる高効率化を達成するには、量産性に優れたシリコン技術をベースに新しい提案を行うことが次世代デバイス開発の一つの柱になる。その一方で、現在用いられているシ
リコンパワー半導体は材料物性に起因する性能限界により飛躍的な性能改善は困難と考えられており、新しい着想に基づくデバイス研究が求められてきた。
半導体デバイス研究では、CMOS をはじめとするユニポーラ動作に主眼が置かれてきたが、本研究ではバイポーラ動作に注目し、シリコンパワー半導体の飛躍的な性能改善を理論的に試みた。その結果、家電、HEV や電力用途に多く用いられる耐圧 600V 以上のシリコンパワー半導体の理論性能は従来考えられているよりも遥かに高いことが判明し、理論性能を実現する新たなデバイス構造を提案した。本研究の成果により、量産性と高効率化を両立する次世代パワー半導体の実現が可能であることが示された。
第 1 章では、パワーエレクトロニクスの省エネに対する効果とパワー半導体の役割を示した。またパワー半導体の種類と応用例をまとめ、本研究テーマ選択の背景に言及した。
第２章では、これまでシリコンパワー半導体の性能限界推定に用いられてきたユニポ
ーラ動作モデルに代え新たにバイポーラ動作モデルを構築し、シリコンパワー半導体の大幅な高効率化が理論的に可能であることを初めて示した。今回構築したバイポーラ動作モデルでは極限まで素子の主要部分を短く（薄型化）し、内部に蓄積される電子およびホールの分布も従来の U 字型分布に変えて平坦な分布を仮定した。また、第 1 章で示した理想のパワー半導体を用いた場合、従来のパワー半導体では発生しなかった低周波
ノイズと高周波ノイズの 2 種類のノイズへの対策が特に必要であることを明らかにした。
第３章では、パワー半導体起因で発生するノイズのメカニズムを分析し、ノイズの発生を実験波形などから判定する方法を提案した。低周波型ノイズの発生は、素子主要部の蓄積キャリアが完全に排出される瞬間に発生する大きな電流変化（高い di/dt）に起因することを明らかにし、この発生を実験波形などから予測する新たな判定法を構築した。
第４章では、ダイナミック・アバランシェ現象に注目し、数値解析によりノイズ発生
メカニズムを総合的に解明した。このような解析で用いる過渡現象のシミュレーション
は長時間の計算が必要であり、網羅的に解析することが不可能であった。今回、新たに「疑似定常法」と呼ぶ解析法を考案することで解析時間を大幅に短縮し、ノイズ発生のメカニズムを総合的に解析することが可能となった。本方法により、ノイズ発生のメカ
ニズムは瞬間的なアバランシェ現象と、アバランシェ現象により発生した電子およびホールの素子内蓄積、さらに蓄積した電子とホールの排出の 3 つの過程を経ていることが分かり、それぞれの過程が電流密度により大きく変化することも判明した。
第５章では、S パラメータによる安定係数をダイナミック・アバランシェ現象によるノイズの判定法として初めて導入した。本方法は、デバイスの耐圧シミュレーションと同時にノイズが予測できるため、簡単でありながら非常に強力な設計ツールとなる。また入力端子と出力端子間の反射係数と透過係数を分析し、ノイズ発生のメカニズムが 2端子素子と 3 端子素子で共通することも明らかにした。この結果は、パワーMOSFET な
ど 3 端子素子のノイズ発生が制御端子へのフィードバックが原因であるとした従来の考え方を完全に否定するものとなった。
第６章では、第３章から第５章で提案したノイズ判定法および解明したメカニズムに基づき、第 1 章で示した理論性能に迫る新たなデバイス構造を提案した。具体的には蓄積キャリアの排出をコントロールするためにデバイス構造の一部に“二次元構造”を導入することを提案した。
第７章では、高効率化とノイズ抑制を両立する実現可能なパワー半導体構造を提案し、埋め込み層や SOI を用いた横型二次元構造により性能限界に肉薄しつつノイズも大幅に抑制されることが判明した。本構造は、二次元プロセスの導入が容易で IC 化も可能であるなど、高効率化に加えて量産性の向上と多機能化にも有利であると考えられる。
本研究では、パワーエレクトロニクス機器に莫大な数用いられている耐圧 600V 以上のシリコンパワー半導体の理論性能が従来考えられているよりも遥かに高いことを明らかにし、理論性能に迫る新たなデバイス構造を提案した。本研究で提案した構造はIGBT（Insulated Gate Bipolar Transistor）などへの適用が可能であり、シリコン技術をベースとした量産性の高い次世代パワー半導体の実現に大きく貢献した。

目次
パワーエレクトロニクスの高効率化 ...................................................................... 1

第１章
１．１

パワーエレクトロニクスとパワー半導体 ........................................................... 1

１．２

パワー半導体による電力スイッチ ...................................................................... 3

１．３

パワー半導体構造の種類と応用 .......................................................................... 5

１．４

パワー半導体材料による高性能化 ...................................................................... 6

１．５

本研究の目的 ...................................................................................................... 7
パワー半導体の新しい理論性能と理論性能追求の課題.......................................... 9

第２章
２．１

パワー半導体の新しい理論性能 .......................................................................... 9

２．２

TCAD シミュレーションによる理論性能の確認 .............................................. 18２．３

理論性能の追求によるノイズの発生................................................................. 21

２．４

ノイズの分類 .................................................................................................... 23
ダイナミック・パンチスルーによる低周波ノイズ ............................................... 25

第３章

ノイズ発生のメカニズム .................................................................................. 25

３．１

３．１．１

IGBT の場合 .......................................................................................... 25

３．１．２

PiN ダイオードの場合 ........................................................................... 27

ノイズ発生の判定法.......................................................................................... 29

３．２

３．２．１

IGBT の場合 .......................................................................................... 29

３．２．２

PiN ダイオードの場合 ........................................................................... 32

３．３

PiN ダイオードの特殊性を利用した振動抑制コンセプト ................................ 35

３．４

セルフ・クランプを用いたノイズ抑制による損失の増加 ................................ 37

３．４．１

セルフ・クランプのメカニズム ............................................................. 37

３．４．２

セルフ・クランプの判定法 .................................................................... 38

ダイナミック・アバランシェによる高周波ノイズ ............................................... 41

第４章
４．１

疑似定常法によるノイズメカニズムの分析 ...................................................... 41

４．２

PiN ダイオード構造のノイズ継続メカニズムと周波数モデル ......................... 44

４．３

スイッチングデバイスへの周波数モデルの応用 ............................................... 47

４．４

数学モデルによる高周波ノイズ減衰の判定法 .................................................. 49
S パラメータによるパワー半導体のノイズ発生判定............................................ 51

第５章
５．１

パワー半導体の S パラメータ抽出 .................................................................... 51５．２

安定係数を用いたパワーMOSFET のノイズ判定 ............................................ 56

５．３

パワーMOSFET と PiN ダイオードのノイズ考察 ........................................... 58
シリコンパワー半導体の新しい設計アプローチ .................................................. 59

第６章
６．１

ノイズ抑制により高効率化を目指した従来アプローチの限界 ......................... 59

６．２

波形振動を抑制する新しい設計アプローチ ...................................................... 61

第７章

シリコンパワー半導体の高効率化を可能にする新構造........................................ 62

７．１

二次元構造による IGBT の新構造 .................................................................... 62

７．２

二次元 SOI 構造による PiN ダイオードの新構造............................................. 65

第８章

結論 ...................................................................................................................... 70

謝辞 .................................................................................................................................... 72
参考文献 ............................................................................................................................. 73
表一覧 ................................................................................................................................. 77
図一覧 ................................................................................................................................. 77
研究業績目録 ...................................................................................................................... 80
付録 .................................................................................................................................... 83
付録１

電力用半導体とその開発動向 ........................................................................... 83

付録１－１

電力用半導体の歴史と動向 .................................................................... 83

付録１－２

ＩＧＢＴの高性能化 ............................................................................... 87

付録２

論文および国際会議で提案されているパワー半導体の波形振動抑制構造 ....... 91

付録３

新構造によるアバランシェ振動の抑制効果 .................................................... 100

第１章

パワーエレクトロニクスの高効率化

１．１

パワーエレクトロニクスの応用範囲と効果

低炭素社会実現に向けて、エネルギーの高効率利用を可能にする電力の役割が期待されている。国内でも電力によるエネルギー消費の割合は増加しており、2013 年に資源エネルギー庁から出された報告によれば、2010 年には約 25%に達している。しかし、
CO2 ガス放出を 2050 年までに 50%削減するには電力化率を 50%にまで拡大する必要があると言われており、現在よりも遥かに多くのパワーエレクトロニクスが使われる高度電力社会が到来することが予測されると同時に、このような社会を早く実現することが急務である。
パワーエレクトロニクスの応用分野は広く、パソコンや携帯電話などの IT 機器や、
エアコン、冷蔵庫、電磁調理器などの家電、そして電気自動車／ハイブリッド自動車や新幹線などの移動手段にも用いられている(図 1)。さらに産業用の大型装置、送電系統、
また近年盛んに研究され家庭用や大型プラントとして普及率が伸びている太陽光発電
や風力発電など再生可能エネルギーの電力変換にも使われている。
パワーエレクトロニクスは小型化が進んでいる。例えば小型化の１つの指標であるパワー密度（単位体積当たりの出力）は年々高くなっており、小型化が進んでいることが分かる。１９７０年以降インバータやコンバータの高パワー密度化は１５年で１０倍のペースで進んできており、1970 年当時は 0.01W/cm3 であったパワー密度が、2000 年には 100 倍の 1W/cm3 を達成している(図 2) [1]。また、小型化により量産性向上や低コスト化も年々進んでいるものと考えられる。
パワーエレクトロニクスはパワー半導体が可能にした高効率電力変換技術である[2] [3] [4] [5]（付録１）。パワーエレクトロニクスが普及する以前の代表的な電力変換技術にはシリーズレギュレータやトランスなどがある。しかし、シリーズレギュレータ
は電圧変換によるエネルギー制御が可能であるが、トランジスタなどの素子を負荷と直列に入れて降圧させるため直列に挿入された素子での損失が発生した。またトランスを用いた電力変換は原理的には損失を発生させずに電圧を変換できるが、交流のみしか扱えず、また周波数が変換できないなどの問題があった。これらのような以前の電力変換技術と異なり、パワーエレクトロニクスでは原理的には損失を発生させずに直流と交流が扱うことができ、周波数、電圧および電流の変換・制御が可能である。

1

図 1

パワーエレクトロニクス（パワエレ）の応用分野

Output power density(W/cm3）

Future SiC matrix converter
Future SiC matrix2 converter (48W/cm3)(48W/cm )Designedby Prof.
Takahashi(Prof.
Takahashi
designed)

100
高パワー密度化が１５年で１桁上昇
10

Thyristor valve(Toshiba)
On board power supply(NTT)

◎
◎
◎
0.01
1970

Packaged power supply(NTT)

◎
1980

1990

2000

2010

2020

Year

Dr. Ohashi, IEEJ. Vol.102, 2002
図 2

＋

○
△ △
1
○
＋
×
Inverters(Toshiba)＋
×
Motor drive for Air-conditioner
Unit power supply(NTT)× ●●(IPDU:Toshiba)
0.1
◎ ×
● ●
●
×

パワーエレクトロニクスの高パワー密度化（ [1]をもとに再構成）

2

１．２

パワー半導体による電力スイッチ利用による高効率化

パワー半導体は，大規模集積回路（LSI：Large Scale Integration）と同様にスイッチの役割をする。しかし用途が異なり、LSI はインターネット情報や画像データを高速に処理するのに対し、パワー半導体は電気エネルギーを高速に無駄なく変換し消費電力を抑える。代表的なパワーエレクトロニクス機器であるインバータやコンバータは、複数個のパワー半導体を制御することにより装置に適合した出力電力に変換している(図3)。
一例として、
インバータでは正弦波信号と三角波の比較により発生する PWM（Pulsewidth modulation）波形でパワー半導体の導通時間を制御し直流電圧から交流電流に変換する。
パワー半導体を高速にチョッパ制御することにより必要最小限の電気エネルギーを取り込めるため、その後のキャパシタやインダクタなどの受動部品による平滑化を効果的に用い原理的には効率 100％が実現できる。損失の発生がない効率 100％の高速スイッチを用いた場合、電力変換器の中で大きな体積を占める放熱機構が不要になると同時に受動部品が高速化に比例して小さくなる。これによりパワエレ機器の圧倒的な小型化が期待でき、更に応用範囲が拡大する。
パワー半導体のスイッチングを用いた電力変換では原理的には損失を発生しないが、実際には寄生抵抗などにより損失が発生する(図 4)。損失は導通時の電圧と電流の積で表される導通損失と、スイッチング時の電圧と電流の積で表されるスイッチング損失に大別され、導通損失低減により放熱機構の小型化が可能となり、スイッチング損失低減
により受動部品と放熱機構の小型化が可能になる。パワー半導体の損失は熱となり消費されパワーエレクトロニクス機器の効率を下げるため、電力の変換効率とパワー密度の観点からスイッチング損失と導通損失の低減が求められている。

3

図 3

パワエレ：パワー半導体が実現する高効率電力変換技術

図 4

パワー半導体の損失発生要因

4

１．３

パワー半導体構造の種類と応用

インバータやコンバータなどの電力変換器は、スイッチング素子とダイオードという機能の異なるパワー半導体を組み合わせて構成する。スイッチング素子は電流の導通と遮断をゲート端子からの信号により制御し、ダイオードは一方向からのみ導通するという特徴をもつ。
システムから要求される変換電力とスイッチング周波数に応じて、パワー半導体は選択される。一般的にユニポーラ素子の方がスイッチングの高速化は可能であるが、キャ
リア蓄積されるバイポーラ素子よりも低損失化が難しいため、変換容量が小さく駆動周
波数が高い用途に用いられる。また同じバイポーラ素子でも、構造に起因するキャリアの蓄積量の違いにより適用される変換容量と周波数が異なる。
現在主流のスイッチング素子の中で、最も変換容量が小さく周波数が高い用途に用いられるのがユニポーラ素子であるパワーMOSFET（Metal-oxide-semiconductor
field-effect transistor）である。変換容量は数１０VA から１０kVA、周波数は数 kHz
から１MHz 程度であり、ノート PC の AC アダプタや携帯電話および自動車の電装用
途などに用いられている。
近年製品化された p/n ピラー構造を持つ SJ（Superjunction）-MOSFET はパワーMOSFET の一種であるが、パワーMOSFET の導通損失限界を越えたオン抵抗の低減が可能であるため、家電など大容量用途のパワーMOSFET と小容
量用途のバイポーラ・デバイスの応用範囲で市場を拡大している。パワーMOSFET（SJ-MOSFET）の次に変換容量が大きいのはバイポーラ素子である IGBT／IEGT である。変換容量が数１０kVA から数 MVA、周波数は１kHz から数十 kHz 程度までであり、家電からハイブリッド自動車および新幹線のモーター駆動用インバータなどがこの範囲にあたる。IGBT より変換容量が大きい領域ではキャリア蓄積量が多い GTO や
GCT が用いられている。変換容量は１００kVA から数１０MVA、周波数は１００Hz
から数 kHz で、鉄鋼圧延の用途などがこの応用範囲である(図 5) [6]。

5

図 5

１．４

パワー半導体の種類と応用例（ [6]をもとに再構成）

パワー半導体材料による高性能化

高性能化に有利な材料の特徴を活かし、ワイドバンドギャップ半導体材料によるパワー半導体の高性能化が進んでいる(図 6) [4]。シリコンよりも高い絶縁破壊強度をもつ
SiC（シリコンカーバイド）や GaN（ガリウムナイトライド）によるパワー半導体は、
ユニポーラ型パワー半導体のドリフト層を薄型化することが可能となり、シリコンのユ
ニポーラ型パワー半導体よりも低オン抵抗化が可能となる。シリコンパワー半導体は、高いプロセス技術を生かしスーパージャンクション構造などの新構造で低オン抵抗化を進めているが、現在の最高性能はワイドバンドギャップ・パワー半導体の方が高い。
今後、製造インフラの整備とウェーハの大口径化による増産が可能となり、さらにはMOS ゲート化とスイッチング素子のノーマリオフ化が可能になれば、ワイドバンドギャップ・パワー半導体の普及が加速すると考えられる。

6

Si unipolar limit

Specific On‐resistance RonA (mcm2)

SiC‐UMOS limit

Si IGBT limit

100
10
1

GaN unipolar limit
0.1

SiC unipolar limit

0.01

GaN‐HEMT limit
0.001

10

100

1000

10000

Breakdown Voltage BV (V)
図 6

１．５

最近のパワー半導体の高性能化（ [4]をもとに再構成）

本研究の目的近年、持続可能社会づくりおよび低炭素化への取り組みなどから、エネルギーの有効利用が可能であるパワーエレクトロニクスの需要が高まっている。ハイブリッド自動車
や電気自動車用インバータおよびコンバータを例に挙げると、年間売り上げが平均で約２０％ずつ拡大すると予想されており、それに伴いパワー半導体の世界市場も急激に拡大すると考えられる [7]。
パワー半導体の世界市場は２０１１年から２０２０年までの５年間で約１．５倍に拡大すると予想されており、２０２０年には３兆円に達する勢いである。この急激な市場拡大に対して、パワー半導体の製造インフラが整備されており基板の供給も可能である
シリコンパワー半導体で需要に応える期間が今後１０年以上続くと予想される（図 7）[8]。
本研究では、省エネおよびエネルギー有効利用の促進に向け、製造インフラと基板供給の面で急拡大する市場に対応可能であり、今後１０年以上は圧倒的なシェアをもつと予想されているシリコンパワー半導体の高効率化および低損失化を目的としている。日本の産業競争力強化においても、圧倒的に大きな市場をもつシリコンパワー半導体の進化が必須
と考える。

7

3.5

世界市場（兆円）

3
2.5
2

GaN
SiC
シリコン

1.5
1
0.5
0
2011 年（実績） 2015 年（予測） 2020 年（予測）図 7

パワー半導体の世界市場（ [8]をもとに再構成）

8

第２章

パワー半導体の新しい理論性能と理論性能追求の課題

２．１

パワー半導体の新しい理論性能

現在用いられているシリコンパワー半導体は、材料物性に起因する性能限界により飛躍的な性能改善は困難と考えられており(図 6)、新しい着想に基づくデバイスの実現が求められてきた。特にオン抵抗を FOM にした指標では、パワーMOSFET などユニポーラ型パワー半導体の性能は最大電界強度から決まる耐圧とのトレードオフ関係により決まり高性能化に理論的な限界がある。
SJ-MOSFET は、パワーMOSFET と同じユニポーラ素子でありながら、材料物性に起因する性能限界を越えた高性能化が可能なデバイスである。周期的な p/n ピラー構造
により耐圧に関係なくオン抵抗を小さくできるのが特徴であり、ピラー幅を狭くするほどオン抵抗の低減が可能になる。ピラー形成プロセスの進歩に伴い、スーパージャンク
ション MOSFET のオン抵抗は低減している(図 8)。
IGBT などバイポーラ型パワーデバイスは導通時に電子とホールを蓄積するため、ユ
ニポーラ型パワーデバイスと比べてさらにオン抵抗の低減が可能である。特にビルトイ
ン電圧による損失の比率が小さい高電圧領域においてオン抵抗低減のメリットが大きい。バイポーラ型パワー半導体の最大キャリア蓄積量はオージェの再結合モデルで決定されるため、理論的には最大キャリア蓄積量までさらにオン抵抗の低減が可能である。
また、全電流を電子の拡散電流で流す狭メサトレンチ構造を用いたＩＧＢＴも提案され

Si-MOSFET
Si-SJMOSFET

オン抵抗 (mcm2)

100

Si-IGBT

10
Future IGBT Prediction

1

SiC-MOSFET（ベンチマーク）
0.1
10000

1000
100
導通損失の低下
耐圧 (V)

図 8

シリコンパワー半導体のオン抵抗9規格化したスイッチング時間 (ns)SiC-SBD（ベンチマーク）
60

VB≧600V
Si-PiNダイオード

40

20
低損失化
0
0

0.5

1.0

1.5

2.0

2.5

3.0

導通時の電圧降下 (V)
図 9

シリコンパワー半導体のスイッチング時間と導通時の電圧降下

極限までの薄型化
EC

フラットキャリア化・高注入エミッタ・キャリアライフタイム・キラー照射

0
WB

EC

Qstr

・低注入エミッタ・ライフタイム制御なし

0

完全フラット電界により実現

図 10

シリコンパワー半導体高性能化のアプローチ

10

ており、飛躍的なオン抵抗の低減が可能である [9]。これらの原理によりキャリア蓄積量を限界まで高めた数千ボルト級ＩＧＢＴのオン抵抗は、SiC のユニポーラ素子と同等まで低抵抗化可能である。
これまで述べたように、バイポーラ型パワー半導体はキャリア蓄積により材料限界を越えたオン抵抗の低減が可能である。しかしキャリア蓄積によりユニポーラ型半導体よりもスイッチング時間が長くなる欠点が生じる。定格電圧６００Ｖで現在最高性能のＰ
ｉＮダイオードは、３００A の時に電圧降下が１．７Ｖ、スイッチング時間が３０から４０ｎｓである(図 9)。シリコン材料では PiN ダイオード以外にはこの定格電圧で３００A を流せるダイオードが存在しないためＳｉＣ－ＳＢＤをベンチマークにすると、材料物性と導通原理の違いによるスイッチングスピードの遅さが明確に示される。
本研究では、導通損失の低減に有利なバイポーラ型パワー半導体の動作に着目し、シリコンパワー半導体の飛躍的な性能改善を理論的に試みた。今回用いたコンセプトは、
ハードパンチスルーによる「極限までの薄型化」と低注入エミッタによりライフタイム
キラーを用いない「フラットキャリア化」である(図 10 ) [10]。極限までの薄型化は蓄積キャリア量を低減するため導通損失とスイッチング損失を小さくし、フラットキャリ
ア化は導通損失低減に対して寄与の小さな余剰キャリアを減らすためスイッチング損
失を小さくする。
低注入エミッタの設計法は、エミッタを浅く低濃度にして逆注入電流を大きくすることである。これにより i-層中のエミッタ付近に蓄積している余剰なキャリアを少なくすることができる(図 11)。従来の高注入Ｐエミッタ層中の電子電流は以下で表される。

n02
n2
 i
n1  n p 0(n 2  ni2 )
N
NA
dn
 qDn
 qDn A qDn 0J n  qDn
Ln
Ln
N A Ln (1)dx
次に低注入Ｐエミッタ層中の電子電流の式を示す。

J n  qDn

n2n1
 qDn 0llN A (2)

ここで、Jn は電子電流、q は素電荷、Dn は拡散係数、Ln は拡散長、n1 はエミッタと i-層境界での電子密度、np0 はエミッタ内での電子密度、ni は真性キャリア密度、NA はエミッタ中の不純物密度、l はエミッタ長を示す。従来の深い拡散層による高注入エミッタ層は、電子
電流 Jn を増やすために P エミッタの不純物濃度である NA を薄くするしか方法がないが、オーミック・コンタクトを取るために必要とされる表面濃度の下限があり低注入化11図 11 高注入エミッタと低注入エミッタのエミッタ付近のキャリア分布（ [29]を元に再構成）が難しい。浅い拡散層による低注入エミッタ構造に変更すると P エミッタ幅が拡散長 Ln よ
り短くなるので l が小さくなることと ni の項が消えることにより電子電流を増やすことができ、オーミック・コンタクトを取りながら電子電流を大きくすることが可能である。

「極限までの薄型化」と「フラットキャリア化」のコンセプトに基づくバイポーラ型
パワー半導体の理論性能を計算する。スイッチング素子では、スイッチングで排出す電
荷量を順方向電流で割る(Q/I)ことにより、ミラー効果を除いたスイッチング時間の概算値となる。ＰｉＮダイオードの場合も同じ計算式により逆回復時間の概算値となる。
○PiN ダイオードと IGBT の理論性能
・式の仮定① 高抵抗層中の不純物濃度より十分高い電子とホールが蓄積され、電荷中性条件により電子とホールの密度はほぼ同じである② 高抵抗層(i 層中)はフラット・キャリア・プロファイルとしドリフト電流のみである。
・計算式の導出
高抵抗層中では、オン時には電子とホールが蓄積されて双方が電流を流すキャリアとなる。仮定②より高抵抗層中の電流密度 J はJ  q   n   p   n  E

12

(3)

で表される。ここでn は電子移動度、μp はホール移動度、n は蓄積されている電子およびホールの密度とする(仮定①)。また蓄積されている電荷量 Qstr は、Qstr  q  A  LNB  n(4)となる。ここで、LNB は高抵抗層の長さ、A はデバイス面積である。一方、高抵抗層
中のキャリア密度は一定なので、ドリフト電流を流す内部の電界も一定であり、EVF  Vbuilt 

(5)

LNB

となる。ここで VF は PiN ダイオードの順方向電圧降下を示す。上の 2 つの式(4),(5)を、電流密度の式(3)に代入し、

I F  A  J   n   p  

Qstr  VF  Vbuilt 
L2 NB

(6)

となる。LNB は耐圧から決まるが、最短の場合は、

LNB 

VB
Ecrit

(7)

となる。ダイオードの場合は、再結合を考慮せず高抵抗層に蓄積された電荷が全て逆回復時(導通状態から逆バイアスに移行する過渡状態)に排出されると仮定し、

2

L2NB
Q RR
VB


 n   p V F  Vbuilt   n   p V F  Vbuilt E 2 crit
IF

(8)

となる。
IGBT の場合、内部のキャリアが排出されている間も P エミッタからのホールの注入が起きている。P エミッタのターンオフ期間での注入効率をγとすると、

13 1 

Qoff  Qstr  
1  (9)となる。たとえばγ＝0.5 の場合、P エミッタ側に排出される電子により、P エミッタから同じ量のホールが注入されるため、排出電荷は蓄積電荷の 2 倍になる。フラット・キャリア・プロファイルの場合、P エミッタの注入効率は 0.25 程度だが、ターンオフのテール期間には注入効率が上昇するため、ここではγ＝0.5 が妥当な値と考えられる。以上により IGBT の場合は以下のようになる。

2

Q RR
VB

IC
 n   p VCE  Vbuilt 1   E 2 crit(10)

ビルトイン電圧は、P/N の両方のエミッタを考慮し、以下の式(11)になる。

Vbuilt  2

kT n
ln
q ni

(11)

但し、ni は真性キャリア密度、k はボルツマン定数、T は絶対温度である。蓄積キャリアが 1x1016 /cm2 では、室温で Vbuilt は約 0.7 V 程度となる。蓄積キャリアが 1 桁増えるたびに室温では約 52 mV 上昇する。
・式の限界
チャンネル抵抗や基板抵抗は考慮していない。シリコンの場合、精度を上げるためには考慮する必要あるが概算値では適用可能。SiC の PiN ダイオード、IGBT では基板抵抗とチャンネル抵抗の値を VF や VCE に反映する必要がある。
現状のパワー半導体（データシート）の値および現状のバイポーラ・パワー半導体モデルの理論性能を比較すると、２倍の高速化と損失半減が同時に達成され、十分に高効率化の余地が残されていることが判明した(図 12)。特に導通損失の小さな領域では、
ＳｉＣショットキーバリアダイオードとほぼ同等の性能まで接近することも分かった。
家電、HEV や電力用途に多く用いられる耐圧 600V 以上のシリコンパワー半導体の理論性能は従来考えられているよりも遥かに高いことが理論的に示された。
これまで述べたモデルはバイポーラ型デバイスを念頭に置き構築したモデルであるが、以下に示すようにシリコンからワイドバンドギャップまで全ての半導体材料で理論14性能が計算できる(図 13)。

SiC-SBDの
理論性能

図 12

60

規格化されたスイッチング時間 (ns)

新しいモデルによる極限性能VB  600V

40
現状のSi-PiNの現状
20
SiC-SBD
の現状
0
0

0.5

1.0 1.52.0
電圧降下 (V)

2.5

3.0

バイポーラ動作モデルにより計算したシリコンパワー半導体の性能○MOSFET と SBD の理論性能
・式の仮定
シリコン MOSFET では、① ドリフト電流のみ流れている② ドリフト層が全て空乏化するという仮定から式を構築している。
・計算式の導出
MOSFET ドリフト層中のドリフト電流密度 J は、電界 E、電子密度 n、素電荷 q、電子の移動度μn を用いて、J  q  n  n  E(12)で表される。
オフ状態で排出される電荷量は次のように空乏層内の電荷を積分することで得られ15る。

Qoff 

 q  ndv  L q  nds

depleteCross_ section

Depletion_ region(13)

空乏層の長さを Ldeplete とする。スーパージャンクション構造にも対応するように積分形式で表している。
ここで、②から、

Ldeplete  Ldrift(14)と仮定する。オン状態での電界 VDS/Ldrift から計算して得られる電流は、

I D  n

 q  nds

Cross _ sec tion

Qoff  V DS
V DS
 n
LdriftL2drift(15)となる。Ron=VDS/ID の関係を上の式に用いると、次の式になる。

Qoff  Ron 

L2driftn(16)

Ldrift は耐圧設計によって決まるが、

Ldrift  

VB
Ecrit

(17)

で計算する。通常の DMOSFET ではα＝2 弱、矩形の電界分布を採用すると理論的にはα＝1 となる。ここではα＝1 で計算する。この結果、Qoff  Ron 

VB22 n  E crit
16

(18)

となる。オームの法則からこの式を変形して、

Qoff
ID



VB2
2
 n  Ecrit
 VDS

(19)

となる。以上の式はスーパージャンクション MOSFET にも対応する。
SBD の場合も上記の式でスイッチングスピードが計算できる。SBD の VF は上記の VDS に SBD の閾値(たとえば 0.9 V)を加えた次の式で計算できる。

Qoff
ID



VB2
2
 n  Ecrit VF  Vth 

(20)

・式の限界
チャンネル抵抗や基板抵抗は考慮していない。基板抵抗やチャンネル抵抗がドリフト層の抵抗に比べて無視できない SiC 素子では理想的な場合の値となり、実際のスイッチ
ング時間より大幅に短くなる。
(3)GaN-power HEMT
・式の仮定
二次元ガス密度を 1x1013cm-2 とし N2DEG という記号で表す。二次元ガスがターンオフの際に吐き出される電荷によりターンオフ電流が流れるものとする。活性化された二次元ガスの存在する面積のデバイス全面積に対する比をとすると、Qoff  A  q  N 2 DEG  (21)

Qoff/ID は、

Qoff
ID



q  N 2 DEG    Ron A
VDS

17

(22)

２．２

TCAD シミュレーションによる理論性能の確認

シリコンパワー半導体の高性能化可能性の確認のため、筆者らはシリコンＰｉＮダイ
オードに薄型化プロセスを適用した場合の特性を TCAD でシミュレーションした。具
体的には「極限までの薄型化」と「フラットキャリア化」アプローチの実現に求められ

図 13

パワー半導体の新しい理論性能（ [10]をもとに再構成）る構造である「薄型デバイス」、「低注入エミッタ」、および「薄層終端構造」をプロセ
ス面および特性面から検討した(図 14)。
パワー半導体は、通常は電源電圧の約２倍の耐圧で設計するので、耐圧６００Ｖのパワー半導体では高抵抗層の比抵抗を考慮すると４０ｕｍ程度の基板厚が求められる。この点に関しては既に Infineon から基板厚４０ｕｍのＩＧＢＴが ISPSD2011 で報告されており実デバイスが実現されている [11]。低注入エミッタに関しても、６００Ｖ耐圧を確保するのに最低限必要な表面濃度と拡散深さによる低注入エミッタの実デバイスでの形成が報告されており、これについてもプロセスおよび特性上の問題はない [12]。
薄層終端構造は、CMOS プロセスを使った低注入エミッタとの同時形成を考え、エミッ
タ深さと同程度の０．５ｕｍ以下への薄層化が求められる。これまでサブミクロンオー
ダーでの終端構造では高耐圧化が難しいと考えられており検証されていなかったが[13]、薄型の終端構造についてＴＣＡＤシミュレーションしたところ、従来の数十本のリング構造に対し１０倍の数百本形成することで０．５ｕｍ以下に薄層化しても従来の
18

数ｕｍ深さのリングと同等の耐圧が確保できることが判明した [14]。
プロセスおよび特性面から薄型化とフラットキャリア化実現の見込みが得られたた
め、ＴＣＡＤによりインバータを模擬した外部回路を接続した特性を計算した。ＴＣＡ
Ｄシミュレーションにより電界とキャリア分布を分析し、バイポーラ型デバイス高性能化のコンセプトが達成されていることを確認した(図 15)。高性能化された PiN ダイオ

図 14

シリコンパワー半導体高性能化のアプローチ実現に必要とされる仕様（ [11][12] [14]参照）

19

図 15

理論性能モデルの高性能化アプローチの確認（TCAD シミュレーション）

図 16シリコン PiN ダイオードの高性能化（TCAD シミュレーション）

20

ードの損失はバイポーラ動作モデルで予測された理論限界とほぼ一致し、外部回路を接続した TCAD シミュレーションにおいてもバイポーラ・デバイス高性能化の可能性を得た(図 16) [15]。
２．３理論性能の追求によるノイズの発生

TCAD シミュレーションの結果、薄型化によりパワー半導体の低損失化が進むことが判明した（図 16）。しかし同時に、このコンセプトによる波形振動の発生という課題が明らかになった。Ｉ層厚が１００μｍの PiN ダイオードでは導通時の電圧降下や逆回復損失は大きいがノイズは発生しない。しかしこのＩ層厚からさらに薄型化し９０μｍにすると、低損失化される一方で低周波ノイズが発生する。そしてさらに薄型化すると低周波ノイズに加えて高周波ノイズも発生する。この例は PiN ダイオードの例である
が、IGBT などのスイッチング素子でも低濃度層の厚みが薄くなるほどノイズを起こし易く、パワー半導体低損失化の課題となることが判明した（表 1）。
パワー半導体はベース層（低濃度層）の薄型化により大幅な高効率化が期待できるが、波形振動の発生とトレードオフになっていることが判明した。ノイズ以外にも宇宙線破
壊や短絡破壊など薄型化により発生しやすくなる課題があるが、特にノイズは高耐圧パワー半導体を薄型化する過程で最初に発生し、パワーエレクトロニクス装置を誤動作させる深刻な問題である。また短絡破壊や宇宙線による破壊は解析式や確率を利用した設

21

リバース
リカバリ
損失

1.85V

11.7C 2.44mJ

100m

10.5C 2.19mJ

90m

9.7C

1.97mJ

80m

9.3C

1.89mJ

70m

40m

6.7C

1.64mJ

22

-100

500

-200
電流

50ns/div

1000

100
0

0

-100
-200

500
50ns/div 1000

100
0

0

-100
-200

500
1000

100
0

0

-100
-200

500
1000

100
0

0

-100
-200

500
1000
50ns/div

リバースリカバリ
電圧 (V)

1.13V

0

リバースリカバリ
電圧 (V)

1.47V

0

リバースリカバリ
電圧 (V)

1.59V

電圧
100

リバースリカバリ
電圧 (V)

1.71V

リバースリカバリ
電流密度(A/cm2)N

リバースリカバリ
電流密度(A/cm2)

リバースリカバリ波形

リバースリカバリ
電流密度(A/cm2)

リバース
リカバリ
電荷

リバースリカバリ
電圧 (V)

P

順電圧
降下

リバースリカバリ
電流密度(A/cm2)ダイオード
構造

薄型化により発生する波形振動（シミュレーション）

リバースリカバリ
電流密度(A/cm2)

表 1

計法が提案されているが [16] [17] [18]、波形振動にはそのような設計法はない。本研
究では、先に述べた他の信頼性問題のようにデバイス設計法による波形振動の抑制についても提案する。
２．４

ノイズの分類

ノイズは、スイッチング素子およびダイオードなどのパワー半導体の種類や、バイポ
ーラ・デバイスおよびユニポーラ・デバイスなどの動作原理を問わず、全てのパワー半導体でターンオフ（逆回復）時やアバランシェ試験時および回路異常（アバランシェ）時に発生する（表 2） [19] [20] [21] [22]。
低周波ノイズは正弦波に近く、電圧と電流がそれぞれ電源電圧と０Ａを中心に振動する。１０MHｚから１００MHz までが典型的な振動周波数であり(図 17) [23]、パワー半導体のターンオフ（逆回復）時に発生する。アバランシェ現象によるノイズは鋸刃状の電圧波形と階段状の電流波形が特徴であり、ＬＣ共振による振動周波数に比べて１桁高い１００MHz から１GHz が典型的な振動周波数である。
表 2

LC 共振とアバランシェ現象による波形振動例（ [19] [20] [21] [22]参照）

23

1010

PETT oscillations

Above
100kHz:108

Mainlyelectromagnetic
waves

Diode turn-off
oscillations

f [Hz]

106

IGBT turn-off
oscillations

Up to
30 kHz:Transit-time
oscillations

LCoscillations

104

Mainlyvia wires

Dynamic
IMPATT
oscillations

Power devices
Harmonics

102
Converters

100
図 17

パワーエレクトロニクス機器から発生するノイズの種類と周波数（ [23]をもとに再構成）

24

第３章

ダイナミック・パンチスルーによる低周波ノイズ

３．１

ノイズ発生のメカニズム

３．１．１

IGBT の場合

IGBT の振動発生メカニズムを TCAD シミュレーションで分析し(図 18)、電界分布とキャリア分布から次のようなことが分かった。一つ目は電界分布がポワソン方程式に従うということであり、二つ目が高抵抗層から蓄積キャリアが完全に無くなる瞬間に波形振動が発生することである。
振動を発生しない場合を次に述べる。ターンオフ前の導通状態ではベース層内にキャリアが蓄積しており（図 19,T1）、ゲートにターンオフ信号が入りチャネルが閉じると電子注入が止まり空乏層の伸びとともに電圧が上昇する（T2）。ターンオフ直前のサー
ジ電圧が発生している状態では空乏層が N バッファ層近くまで伸びた状態となるが、パンチスルーせずにターンオフが終了する（T3）。このようにターンオフ過程で空乏層端がＮバッファ層にパンチスルーしない場合では、波形振動など急激な波形変化を起こさずにターンオフする。
次に波形振動が起こる場合について説明する。ターンオフ動作中にゲート電圧が閾値に達すると、
N ベース層への電子注入が止まりベース層中を空乏層は伸び始める（図 20，
T1 から T2） [21]。電子注入が止まってもコレクタからはＬ負荷により強制的にホールが注入されるので、Ｎベース層内をホールが通過している状態で空乏層はコレクタ側

図 18

IGBT で振動が発生する場合のベース層内の電界分布とキャリア分布

25

図 19

図 20

IGBT のターンオフ波形振動が発生しない場合

ダイナミック・パンチスルーによる IGBT の波形振動発生に向かって伸び続ける。その後、空乏層が N バッファ層に到達し N ベース層中の蓄積26

キャリアが完全に排出されると、高い di/dt によりサージ電圧が発生し波形振動が始まる（T3）。この蓄積キャリアが完全に排出される現象を本論文では“ダイナミック・パ
ンチスルー”と呼ぶ。ダイナミック・パンチスルーが発生した後は LC 共振により電圧
波形、電流波形ともに激しく振動する。に達すると、N ベース層への電子注入が止まり
ベース層中を空乏層は伸び始める（図 20， T1 から T2） [21]。電子注入が止まってもコレクタからはＬ負荷により強制的にホールが注入されるので、Ｎベース層内をホールが通過している状態で空乏層はコレクタ側に向かって伸び続ける。その後、空乏層がN バッファ層に到達し N ベース層中の蓄積キャリアが完全に排出されると、高い di/dt
によりサージ電圧が発生し波形振動が始まる（T3）。この蓄積キャリアが完全に排出される現象を本論文では“ダイナミック・パンチスルー”と呼ぶ。ダイナミック・パンチ
スルーが発生した後は LC 共振により電圧波形、電流波形ともに激しく振動する。
３．１．２

PiN ダイオードの場合

PiN ダイオードの振動発生メカニズムを TCAD シミュレーションで分析した結果、基本的に IGBT と同じであることが判明した。つまり電界分布がポワソン方程式に従い、高抵抗層から蓄積キャリアが完全に無くなる瞬間に波形振動が発生する。ただし PiN
ダイオードは主接合側のアノード側に加えカソード側からも空乏層が伸びる特徴をもP

i-layer

VoltageN

Carrier

Ecrit
T1

T2

Current
T1

T2
Time →

Carrier

Ecrit

T3

T3 Ecrit

0
図 21

WI

PiN ダイオードのターンオフ波形振動が発生しない場合

27

P

i-layerN

Voltage

PiN diode
Carrier

Ecrit
T1

Current
T1

T2 T3
Time →

T2

T3

Carrier

Ecrit

Ecrit

0
図 22

WP

WI

ダイナミック・パンチスルーによる PiN ダイオードの波形振動発生っている。次に分析から判明した振動発生のメカニズムを詳述する。
波形振動を発生しない場合を以下に述べる。IGBT などスイッチング素子がターンオ
ンするとダイオードを流れる電流がスイッチング素子に転流を始める（図 21，T1 からT2）。Ｌ負荷により強制的にエミッタからホールが注入される IGBT とは異なり、PiN
ダイオードに蓄積しているホールと電子はそれぞれアノード側とカソード側から排出され、I 層中のキャリアの減少に応じてダイオードの両側から I 層の中央部に向けて空乏層が伸びる。この逆回復動作中に蓄積キャリアが完全に排出されない場合は、ダイナ
ミック・パンチスルーを起こさず波形振動など急激な波形変化はない。
次に波形振動が起こる状態について説明する。IGBT などスイッチング素子がターンオンするとダイオードの電流がスイッチング素子に転流を始め、逆回復電流が流れ始めた後に空乏層が両側からＩ層中央に向かって伸び始める（図 22，T1 から T2） [19]。
その後逆回復電流が流れている状態で蓄積キャリアが完全に排出されると、両側から伸びる空乏層が I 層内で繋がり高い di/dt によるサージ電圧と波形振動が発生する（T３）。
この現象も蓄積キャリアが完全に排出される現象であるため、本論文中では IGBT と同様に“ダイナミック・パンチスルー”と呼ぶ。

28

３．２

ノイズ発生の判定法

３．２．１

IGBT の場合

これまで述べたターンオフ時の内部現象からダイナミック・パンチスルーが起こる条
件を解析的に計算する。IGBT のチャネルが閉じると空乏層が伸び、Ｎベース層中の空乏層をホールのみが流れる。この状態をポアソン方程式に当てはめると以下の式(23)が得られる。電界の傾きはホール電流と高抵抗基板のドーピング濃度による電荷密度で決
定される。

dV CE
x  q N B  N h 
 
 dx

dx
W dl

(23)

ここで VCE、x、WB、q、NB、Nh、はそれぞれエミッタ－コレクタ間電圧、空乏層内の位置、空乏層厚、素電荷、ベース濃度、空乏層中のホール密度、シリコンの誘電率を表す。
ゲートがオフされた後の空乏層中の電流は飽和速度でホールが移動している状態であるため、空乏層中の電流は全てホール電流と考えられる。

I C  q  Nh  Sh  A(24)

ここで IC、VSh、A はそれぞれコレクタ電流、ホールの飽和速度、IGBT チップの有効面積を示す。
式(24)を式(23)に代入し積分すると、式(25)のコレクタ－エミッタ間電圧とコレクタ電流の関係が得られる。

 2   VCE
I C   Sh  A  
q
N


B
2
 Wdl


(25)

ダイナミック・パンチスルーが発生するのは空乏層幅がベース厚（WB）に到達した瞬間なので、Wdl に WB を代入し式(26)のダイナミック・パンチスルーが発生する電流と電圧の関係式が得られる。

29

 2   VCE
I C   Sh  A  
q
N


B
2
W
B



(26)

この式(26)より、波形振動が発生するコレクタ電流はコレクタ－エミッタ間電圧に比例することが予測される。
実際に１２００V 系 IGBT を用いてインバータを模擬した回路でダブルパルスによる L 負荷スイッチング試験を行い(図 23)、ターンオフ電流が異なる３条件で波形を取得し電流－電圧軌跡と式(26)から計算される値を同じグラフ上にプロットした(図 24)。
その結果、ターンオフ電流が比較的低い３０A と９０A の場合は波形振動がみられなか
ったが、ターンオフ電流が１５０A の場合は２５Ａ－９４０Ｖの条件で１０００Ｖ近くに達するサージ電圧と振動が発生した。電流と電圧の値はダイナミック・パンチスルー
条件と一致しており、振動条件の妥当性が確認された。
さらにターンオフ電流、寄生インダクタンス、そしてゲート抵抗を変えて測定し、得られた電流－電圧軌跡とダイナミック・パンチスルー条件をプロットした（図 25）。ターンオフ時の回路条件を変えてターンオフ軌跡を変化させても振動が発生する条件はダイナミック・パンチスルー条件と一致し、回路条件によらず振動発生条件が使えることが確認できた。

寄生インダクタンス

L負荷

PiNダイオード
コンデンサ

電源

IGBT

図 23

インバータ回路を模擬したパワー半導体のスイッチング測定回路

30

図 24

実験による IGBT のターンオフ波形と対応する電流－電圧軌跡（実験）図 25

寄生インダクタンスとゲート抵抗変化した場合のターンオフ波形と対応する電流－電圧軌跡（実験）31３．２．２

PiN ダイオードの場合

PiN ダイオードの“ダイナミック・パンチスルー”条件を、空乏層内のホール電流と電子電流を考慮しポワソン方程式から解析的に計算する。アノード側の空乏層内をホールが流れている状態はポアソン方程式より式(27)で表される。

x  q  N h  N I 
VA
 
 dx

dx W A(27)

VA、WA、NI はそれぞれ、アノード側の空乏層に印加されている電圧、アノード側空乏層の到達位置、I 層濃度を表す。
逆回復中のアノード側空乏層を流れる電流は全てホール電流と仮定できるので、空乏層中の電流は式(28)のようになる。

I h  q  h  Nh  A(28)

ここで Ih、Vh はアノード側空乏層を流れるホール電流とホールのドリフト速度である。
式(28)を式(27)に代入し積分すると、式(29)のアノード側の電圧と電流の関係が得ら
れる。

VA 

2

WA  Ih  q  N I 
2    h  A(29)

次に PiN ダイオードの特徴である、カソード側から伸びる空乏層について電圧と電流の関係を求める。カソード側の空乏層を流れる電子電流は式(30)で表される。

I e  q  e  Ne  A(30)

Ie、Ve、Ne はそれぞれ電子電流、電子のドリフト速度、電子密度を表す。アノード側の計算と同じようにポアソン方程式に式(30)を代入し積分すると、式(31)のカソード側の電圧と電流の関係が得られる。

32

2

WI  WK   I e

V 
K

2 


   A  q  N I 
 e


(31)

VK、WI、WK はそれぞれカソード側の電界による電圧、I 層厚、カソード側の空乏層の到達位置である。
ダイナミック・パンチスルーの時、アノード側とカソード側の空乏層は同じ位置に達しており、式(32)の条件が得られる。

WP  WA  WK

(32)

WP はダイナミック・パンチスルー位置を示す。
また半導体を通過する電流も同じ値であるので式(33)で表される。

I D  Ih  Ie

(33)

ID はダイオード電流である。
空乏層を通過するドリフト速度は電子とホールで異なり電界にも依存するが、ホールと電子はそれぞれ１０５Ｖ／ｃｍと１０４Ｖ／ｃｍでほぼ飽和ドリフト速度に達するので、ダイナミック・パンチスルー時の飽和速度ｖｓはどちらもほぼ同じ１０７ｃｍ／ｓであると考えられる。このことから式(34)のように仮定できる。

 S  h  e(34)以上の仮定を用いてアノード側電圧 VA とカソード側電圧 VK を加えると、式(35)のダ
イオードのダイナミック・パンチスルーの関係式が得られる。

2    V A  q  N I  W P  W I  W P 
ID  S  A
2
2
W P  W I  W P 
2

2



(35)

ここで ID はダイオードの電流である。ただし電流が式(36)の関係にあるとカソード側から空乏層が伸びず、IGBT と同じダイナミック・パンチスルー条件の式(26)で計算され33る。

I D  S  q  N I  A(36)

ダイオードの場合はダイナミック・パンチスルー位置が I 層端から中央方向に移動するので、ダイナミック・パンチスルー条件が IGBT より高電流側にシフトすることが式(35)から示される。
IGBT でも用いたインバータを模擬した回路により PiN ダイオードのダイナミッ
ク・パンチスルー条件を確認した（図 23）。ゲート抵抗を変えて逆回復波形を測定した
結果、全ての条件において１７００V 程度でダイナミック・パンチスルーしており、最大電圧はゲート抵抗が小さいほど大きくなることが分かった。電流－電圧軌跡を用いた解析式からは、カソード端からアノード側に I 層厚の１２％移動した位置でダイナミッ
ク・パンチスルーしていることが予想される(図 26)。ダイナミック・パンチスルー条
件が直線上に載るのは、導通時の電流が一定であるためキャリアプロファイルが大きく変化せず、アノード側とカソード側の空乏層が伸びる比率に変化がないためだと思われ
る。

図 26

PiN ダイオードのサージ電圧とダイナミック・パンチスルーの発生条件

34

３．３

PiN ダイオードの特殊性を利用した振動抑制コンセプト

式(35)より、ダイナミック・パンチスルー位置がカソード側に移動するほどダイナミ
ック・パンチスルー時の電流が小さくなり、di/dt も小さくなりノイズが小さくなることが予想される。そのため導通状態のキャリア密度の最適化、つまりアノード側のキャリア密度に対してカソード側のキャリア密度を高くすることで、カソード側からの空乏層の伸びを抑制しノイズ低減を狙う。ただし単にカソード側のキャリア注入量を増加す
ると大電流時の損失が大きくなるので、大電流時はカソード側からのキャリア注入が抑制されるメカニズムも検討する。
上記のメカニズムを具体化する PiN ダイオード構造として、カソード側エミッタ層の電流経路を酸化膜で削減した二次元構造をもつ PiN ダイオードを提案する(図 27)。
本新構造はカソード側の電流経路を狭くすることで大電流時の抵抗を上げ、カソード側
注入効率の自動的な変化により小電流時の波形振動抑制と大電流時の逆回復損失低減を両立させる。すなわち振動現象が問題となる電流密度が小さい時はカソード側のキャリア密度を上げ振動を抑制し、電流密度が高い時はカソード側のキャリア密度を小さくし逆回復損失を小さくする。
シミュレーションにより本新構造の特性を確認した(図 28)。電流が小さい時のキャリア分布は従来構造よりもアノード側のキャリア密度が小さくカソード側のキャリア密度が高い。それによりダイナミック・パンチスルー位置が I 層厚の１０％程度カソー

図 27

提案する PiN ダイオードの新構造とカソードからの注入効率変化

35

図 28

導通電流が大きいときの PiN ダイオードのキャリア分布と電界分布

図 29提案した PiN ダイオード新構造による電圧振動と逆回復電流の変化

36

表 3

シミュレーションによる提案した PiN ダイオード構造の主要特性

ド側に移動し、電源電圧に対するサージ電圧を従来構造に対して約５０％小さくする(図 29)。電流が大きい場合は I 層内のキャリア密度が従来構造の半分程度になり、逆回復損失を大きく減らすことができる（表 3）。
３．４

セルフ・クランプを用いたノイズ抑制による損失の増加

３．４．１

セルフ・クランプのメカニズム

IGBT と PiN ダイオードともに、ターンオフ（逆回復）時に安全動作領域内を越えないようにセルフ・クランプ設計でサージ電圧を抑える方法がある。この方法はベース層
または I 層の濃度を上げ意図的にアバランシェ現象を起こし、di/dt を小さくしてサー
ジ電圧を抑制するものである [24]。サージ電圧を抑制する本構造は、空乏層の伸びも抑制するので振動が小さくなる利点がある一方でスイッチング損失が増加する欠点もある。
IGBT のセルフ・クランプは次のような原理で波形振動を抑制する（図 30）。ターン
オフ中にゲート電圧が閾値に達し、電子注入が止まるとベース層中を空乏層が伸び始め
る（T１，T２）。ここまではこれまで述べた IGBT や PiN ダイオードが振動を発生する前の状態と同じであり、高抵抗層内部の電界分布はポワソン方程式に従う。その後、空乏層が N バッファに到達するより先にアバランシェの臨界電界に到達すると（T３）、
アバランシェ現象により電子－ホールペアが生じベース層に流れる電子電流によりコ
37

レクタ－エミッタ間電圧の上昇が抑えられる。本論文ではターンオフ中に最大電界が臨
界電界に到達する現象を“ダイナミック・アバランシェ”と呼ぶ。ダイナミック・アバ
ランシェ現象が発生するとターンオフ時間が長くなるために損失も大きくなる。
３．４．２

セルフ・クランプの判定法

振動発生条件のモデル化と同様にポワソン方程式を用いてダイナミック・アバランシ
ェの発生条件を計算する。アバランシェを発生する場合の空乏層厚は式(37)の関係にな
る。

Wdl 

2  VCE
E crit(37)

ここで Ecrit はアバランシェに到達する臨界電界を示す。
式(37)を式(25)に代入すると以下のダイナミック・アバランシェの電流・電圧条件が得られる。

   ECrit 2 q  N B 
I C   S  A  
 2 VCE(38)

ただし次の式(39)で示されるような小電流ではダイナミック・パンチスルーが先に発生し振動を起こす。

   E Crit
 N B I C   S  A  
 q W B(39)

ここで ECrit はアバランシェ現象が生じる臨界電界である。ダイナミック・アバランシェが発生する条件は、コレクタ電流がコレクタ－エミッタ間電圧に反比例する。なお
PiN ダイオードはカソード側でも空乏層が伸びるため式(31)のカソード側空乏層による電圧の分 IGBT のアバランシェ発生条件よりも高電圧側に移動する。
１２００V 系 IGBT を用いて、ターンオフ電流を５０Ａから３６５Ａまで変えながらダイナミック・パンチスルーが発生しない範囲でターンオフ損失を測定した（図 31）。
本測定条件では２３５A（条件 B）からダイナミック・アバランシェ条件に突入していると予測される。そのため波形 A（１５０A）に比べて波形 B（IC=２３５A）と波形 C
38

（３６５A）の dv/dt が小さく、セルフ・クランプされていることが分かる。この電流－電圧軌跡を取得した波形から計算したターンオフ損失はターンオフ電流が２１５Aから急激に増加しており、ダイナミック・アバランシェ条件に入っていることが分かる（図 32）。ターンオフの電流―電圧軌跡はターンオフ電流が２１５A でダイナミック・
アバランシェ条件の境界を通過しており、それより大電流になるとダイナミック・アバ
ランシェ条件に入る。本測定によりダイナミック・アバランシェ条件の妥当性とセル
フ・クランプによるターンオフ損失の増加が確認できた。

図 30

セルフ・クランプによるダイナミック・アバランシェ

39

IGBT ターンオフ時の電流－電圧軌跡と対応する電圧波形（実験）

mJ

図 31

２－１０

図 32

ダイナミック・アバランシェによる IGBT ターンオフ損失の増加（実験）

40

第４章

ダイナミック・アバランシェによる高周波ノイズ

４．１

疑似定常法によるノイズメカニズムの分析

アバランシェ現象による振動波形はパワーデバイスに強制的に流れる逆電流が原因で発生する。この原理を利用し、電流源を用いた方法で PiN ダイオードの波形振動を再現させることが可能である(図 33)。周波数、振幅、そして波形形状まで再現するこの方法を本論文では疑似定常法と呼ぶ（図 34）。
導通電流（順方向電流）の大きさは、アバランシェ現象による振動波形に全く影響しない（図 35）。この理由は、アバランシェ現象による振動は導通時の蓄積キャリアが完
全に引き出された後に発生するためである。キャリアライフタイムを変えても波形はほぼ同一である（図 36）。
以下にこの疑似定常法の利点をまとめる。
① シミュレーション時間の短縮化
直流電流が逆回復電流の役割をし、数周期分の振動シミュレーションのみで逆回復中に発生する振動と同一の波形を再現できる。通常の逆回復シミュレーションに比べて時間が大幅に短縮し、多くの異なる条件をシミュレーションすることが可能になる。
② 条件設定の簡素化
逆回復シミュレーションは寄生インダクタンスやスイッチング速度で電流値が変化するため、目標とする電流値で分析するためには複数のパラメータを経験的に組み合わせる必要があった。この方法では目的とする電流値を直接設定できるため、短時間での条件設定が可能となる。
③ 振動現象の単純化
電流値が刻々と変化している状態で波形振動や内部現象を分析するのは非常に複雑である。本方法では一定電流により、振動現象が単純化され解析が容易になる。

41

図 33

アバランシェ状態を再現する電流源だけを用いた疑似定常法

図 34

疑似定常法による逆回復波形の再現

42Reverse voltage (V)

0
‐200
‐400
‐600
‐800

JF =300A/cm 2, =10s
J F =600A/cm2, =10s‐1000

Reverse current density (A/cm2 )

‐1200

図 35

1ns/div‐80‐90

JF =600A/cm2 , =10s

‐100
‐110

JF =300A/cm2 ,  =10s‐120

1ns/div

疑似定常法による順方向電流を変えた場合の逆回復波形の再現

Reverse voltage (V)

0
‐200
‐400
‐600
‐800
‐1000

JF =300A/cm2 , =10s
JF =300A/cm2,  =1s

Reverse current density (A/cm2)

‐1200

図 36

1ns/div‐80

J F =300A/cm2,  =1s

‐90
‐100
‐110

JF =300A/cm2 , =10s‐120

1ns/div

疑似定常法によるベース層のライフタイム変えた場合の逆回復波形の再現

43

４．２

PiN ダイオード構造のノイズ継続メカニズムと周波数モデル

逆回復波形でアバランシェ現象による振動が発生した１００A/cm2 の場合の振動を疑似定常法により再現させた。再現された波形は、急激な電圧降下の後に２つの異なる
dv/dt を持つ鋸の刃のような特殊な電圧波形である(図 37)。この電圧波形と伝導電流および変位電流、そして半導体内部の電界とキャリア分布から振動を分析した(図 38)。
波形の最大電圧（ポイントａ）に到達した直後にアバランシェ現象が起こり、瞬間的に１６００A/cm2 の大きな伝導電流が I 層に流れ、接合容量から放電されたキャリアがＩ層中に蓄えられる（ポイントｃ）。その後の低い dv/dt の期間では、空乏層の伸びにより蓄えられたキャリアが I 層から排出される。このキャリアが排出される現象はダイ
オードの逆回復時に蓄積キャリアが引き出される現象と同様である。アバランシェ現象
で生じた蓄積キャリアが完全に引き出された後は（ポイントｄ）、高い dv/dt を伴いながら再び接合容量の充電が始まる（ポイントｅ）。
分析と調査の結果、この振動はアバランシェ現象による振動の一種で TRAPATT（Trapped Plasma Avalanche Triggered Transit）振動と呼ばれるものであることが判明した。この振動の特徴はアノード側とカソード側のアバランシェ現象により I 層内にホールと電子が同時に存在し、電荷中性状態になることでキャリアが I 層内に蓄積（トラップ）されることである。
次にこの TRAPATT 振動の周波数をモデル化する。急激な電圧降下後に発生する蓄積キャリアの総量はアバランシェ現象により発生する接合容量からの放電に相当する電荷であり、その総量は蓄えられた電荷Ecrit と一致する。そのため低い dv/dt の期間
はEcrit/J に等しい。J は振動の際の逆電流である。高い dv/dt の期間は変位電流しか流れないので、この期間もEcrit/J に等しい。急激な電圧降下が生じる０．１n 秒程度の短い時間を無視すれば１周期に要する時間は 2Ecrit/J になり、振動周波数は次の式(40)で表される。

f J
2    E crit(40)

ここで f は振動周波数である。この式から振動周波数が逆電流に比例することと他の条件に依存しないことが予想される。
ダイオードの I 層幅と逆電流密度を変えた場合のアバランシェ現象による振動を疑
似定常法でシミュレーションした。２０m から１６０m までの５条件の I 層幅を用
い、
逆電流の電流密度は１０A/cm2 から１００００A/cm2 の範囲で変化させた（図 39）。
比較の結果、１００A/cm2 から１０００A/cm2 の範囲では振動周波数モデルとアバランシェ現象による振動の周波数は一致しており、本モデルの妥当性が確認できた。同じ電44流密度の範囲では I 層幅を変えても振動周波数が同じであり、振動周波数が電流密度以外の回路条件に依存しないことも確認できた。
逆電流の電流密度が高い１０００A/cm2 以上の場合では I 層幅に関係なく振動周波数の飽和がみられる。高電流密度領域の飽和振動周波数は次の式(41)で表すように、キャリアの飽和速度 Vs（~107cm/s）を I 層厚で割った値と完全に一致する（図 40）。

f sat 

S

(41)

Wi

ここで fsat、Wi はそれぞれ飽和振動周波数と I 層の厚みである。高電流密度においては
１０００A/cm2 以下の場合と異なり振動周波数は I 層厚にのみ依存する。
１００A/cm2 以下のときは、アバランシェ現象によるキャリアの発生量が少なく接合容量からの放電が少ないため、波形振動の振幅が小さくなり式(40)より高周波側に振動周波数が移動する。式(40)はこれまで高周波デバイスでは報告されておらず、電流密度

Reverse voltage(V)が比較的低いパワー半導体独自のモデルである。

a

-1000

J=100
A/cm2
-500

e
b
d
c

Current density at P-ilayer junction (A/cm2)0

Conduction current

2000
1000

0

-1000

-2000
Displacement current

図 37

a

5ns/div

疑似定常法による PiN ダイオード振動時の電圧、電流変化

45

図 38

波形振動時の内部キャリアと電界の様子

図 39

アバランシェによる振動の振動周波数

46

図 40

４．３

ベース厚に反比例する飽和振動周波数

スイッチングデバイスへの周波数モデルの応用

パワーMOSFET や IGBT は MOS ゲート構造があるため、単位体積当たりの主接合
面積がダイオードに比べて小さくなる。接合容量の減少が振動周波数モデルに与える影響を考えると、接合容量の減少分に応じて発生電荷が少なくなり PiN ダイオードの振動周波数モデルよりも周波数が高くなることが予測される。
この予測を確認するため、PiN ダイオード構造と同じベース厚とベース濃度を用い、主接合の面積をチップ面積の５０％としたパワーMOSFET の振動周波数をシミュレー
ションした。この際ゲート電極に電圧は印加せず、ゲートとエミッタ間に５０Ωの抵抗を挿入した。シミュレーションの結果から、ベース厚に関係なくダイオードの約２倍の周波数で振動することが判明し、接合容量の面積比を考慮するだけで PiN ダイオードの振動周波数モデルがスイッチング素子まで適用できることが判明した（図 41）。飽和
振動周波数はベース厚のみで決まるため、パワーMOSFET は PiN ダイオードと全く同じ周波数であった（図 42）。
スイッチングデバイスのアバランシェ現象による振動周波数は、主接合の面積を考慮するだけで PiN ダイオードと全く同じモデルが適用できることから、接合容量の充放電がパワー半導体全てに共通する振動メカニズムである可能性が高い。

47

i層厚
b

a i-layerN

a:b=1:2J：PiNダイオードの周波数モデル2  Ecrit

振動周波数 (GHz)

P

10

i層厚

J
  Ecrit

Wi=20 m
40m
80m
60 m

1

160m

0.1
10

図 41

100

1000

逆電流密度 J (A/cm2)

10000

パワーMOSFET への振動周波数モデルの適用

大電流領域における飽和周波数 fsat (GHz)

10

1

vsat
Wi

0.1
10

100

1000

i層厚 Wi (m)

図 42

PiN ダイオードと同じモデルで計算されるパワーMOSFET の飽和振動周波数

48

４．４

数学モデルによる高周波ノイズ減衰の判定法

疑似定常法により振動メカニズムを研究する過程で、一定の電流密度以上になると波形振動が減衰し最終的に振動が消滅することが判明した。I 層厚を変えて振動が消滅する電流密度をシミュレーションしたところ、以下の式で表される最大連続周波数以上では減衰が始まることが分かった（図 43） [25]。

fd 

S
2W I

(42)

ここで fd は最大連続振動周波数を表す。
４．３の周波数モデルおよび最大連続振動周波数の関係から、次のように振動が減衰する電流密度が得られる。

f  fdJ S
2    E crit 2W IJ

 S    EC
WI

49

(43)

(44)

(45)

Oscillation frequency (GHz)

10

fd 

1

0.1
10

fd 

S
2Wi

S
2Wi

ノイズ減衰領域（シミュレーション）
Wi=40m

100

1000

10000

Reverse current density J (A/cm2)
図 43

アバランシェ振動による振動の継続と減衰

50

第５章

S パラメータによるパワー半導体のノイズ発生判定

５．１

パワー半導体の S パラメータ抽出

これまでパワー半導体の振動分析は主に波形分析により行われてきた。しかし波形振動は電流値や電流の時間変化（di/dt）などにより変化するため全ての条件を系統的に分析するのは難しい。そのためマイクロ波デバイスの評価に利用されている AC 解析のシ
ミュレーションを試みた。AC 解析はパワーMOSFET や IGBT のような三端子素子の入力側と出力側の相互作用を分析することも可能であり、特にシミュレーションでは波形シミュレーションに比べて短時間化できる利点もある。
AC 解析の結果は S パラメータに変換した [27]。従来はトランジスタなどの３端子デバイスの特性を評価するために、H、Y、および Z などさまざまなパラメータが使われてきた。これらはいずれも入・出力各ポートの回路変数である全電圧と全電流とを関係づけるパラメータである。これらのパラメータ間の違いは、独立変数と従属変数のとり方の違いであり、各パラメータはこれら変数を関連付ける定数に他ならない。これらのパラメータは端子間の短絡条件と解放条件が基本であるが、高周波ノイズ（波形振動）のような高い周波数になると短絡条件と解放条件を得るのが難しい。これらの問題を克服するための新しい表示法が S パラメータである。
S パラメータは伝送線路系において定義されるものである。信号源の内部インピーダ
ンスを ZS とし、負荷のインピーダンスを ZL とすると、ZS、SL が伝送線路の特性インピーダンス Z0 に等しくない場合には、一般には進行波である入射波と反射波が存在し、入射波と反射波によって伝送線路上に電圧定在波が発生する。伝送線路上のある点での全電圧 Vt は、その点での入射波と反射波の電圧の和になる。すなわち入射波の電圧をEi、反射波の電圧を Er とするとEt  Ei  Er

(46)

一方、伝送線路上の全電流 It は、入射電圧と反射電圧の差を線路の特性インピーダン
ス Z0 で割ってIt 

Ei  Er
Z0

(47)

となる。
もう一つの重要な概念に反射係数Γがある。これは負荷インピーダンスと線路の特性
インピーダンスの整合の度合いを表すもので

51



Z L  Z0Z L  Z0(48)と定義される。このΓは、一般医は複素数で、振幅を P、位相角をΘとすると

  Pe j(49)とも表される。負荷インピーダンス ZL を伝送線路の特性インピーダンス Z0 に等しく選ぶと反射係数は０になる。すなわち

Z L  Z0

(50)

0

(51)

ならば

となる。
インピーダンスを伝送線路の特性インピーダンスで正規化すると式(48)の分母分子を Z0 で割って

ZL
1
Z0

ZL
1
Z0

(52)

ZL
 ZL
Z0

(53)

ZL 1
ZL  1(54)

ここであらためて

とすると



となる。
52

ここで伝送線路中に２ポート・ネットワークを挿入した場合を考えると、互いに関連し合った２組の振興波が存在する。これらの４つの進行波を H パラメータの式に代入
し式変形すると、入射する進行波電力および反射する進行波電力を関係づける S パラメータが得られる。
本研究では始めにアバランシェ現象による波形振動と同じ状態を高電圧・大電流で再現させ、ドリフト層の濃度を変えた４種類のパワーMOSFET の S パラメータをシミュ
レータで抽出した（図 44） [26]。１００MHｚから１０GHｚまでの周波数範囲でデータ取得ポイントは２千点である。アバランシェ試験においての振動を解析した論文を参考にアバランシェ電流を６０A/cm2 一定とした [22]。同じ６０A/cm2 の場合でも高濃度化により耐圧は低くなるので、ドリフト層の濃度ごとに電圧を変えながら AC 解析をした。
パワーMOSFET から抽出された S パラメータから、出力端子間（ドレイン－ソース間）の反射係数 S22 において１GHz 前後に不安定領域があることが分かり（図 45）、
パワーMOSFET ドリフト層の低濃度化で S22 の不安定性が増すことも判明した。S22 と異なり入力端子間（ゲート－ソース間）の反射係数 S11 はドリフト層の濃度に影響されず不安定領域が見られない。出力端子間から入力端子間への透過係数 S12 と入力端子間から出力端子間への透過係数 S21 の影響は最大でも０、０３と非常に小さく（図 46）、
ベース濃度を変えても透過係数の数値はほぼ同じであった。これらの S パラメータから、

図 44

アバランシェ振動発生時の条件による S パラメータの抽出

53出力端子間の反射が振動原因の支配的要因であると考えられる。

S11
Ndrift=3x1014, 5x1014,
1x1015, 3x1015 cm-3

Z0=0.01

1.00GHz

Ndrift=3x1014 cm-3

S22

5x1014 cm-3
1.20GHz1x1015 cm-3

1.02GHz3x1015 cm-3
1.46GHz
Gate

Drain
Drift
layer

S11

S22

Z0=50

Source

図 45

ドリフト層の濃度を変化させた時の S パラメータ（周波数範囲は１００MHz から１０GHz）

54

0.10

0.05

S21
0.00
-0.10

-0.05

0.00

S12

0.05

0.10

-0.05

-0.10

図 46

S パラメータから計算されたパワーMOSFET の透過係数（ベース濃度：３×１０１４ｃｍ－３）

55

５．２

安定係数を用いたパワーMOSFET のノイズ判定

S パラメータから安定係数（K ファクター）を計算し、ドリフト層濃度の異なる４種
類のパワーMOSFET の安定／不安定周波数を判定した（図 47）。安定係数 K は次の式(55)で計算される [27]。この式から求められる数値が１より大きければ絶対安定である。

K 

1  S 112

 S 222

 S 11  S 22  S 12  S 21

2  S 12  S 21

2

(55)

パワーMOSFET の N ベースが低濃度化されるほど１GHz から３GHｚの周波数で不安定性が高くなり、S22 と同一の傾向がみられた。ドリフト層濃度が３ｘ１０１５cm-3 の高濃度条件では全ての周波数領域で安定と判定される。
疑似定常法を使った TCAD シミュレーションにより、AC 解析と同じ電流密度での波形振動を再現させ安定係数を判定した。その結果、アバランシェ現象による波形振動は
ドリフト層の高濃度化で安定し、安定係数の予測と一致していることが分かった（図48）。例えばドリフト層濃度が３ｘ１０１４ｃｍ－３と低い場合には、出力端子間には連続した電圧振動が発生している。それに対して、濃度が１ｘ１０１５ｃｍ－３と高い場合には減衰により振動が消滅した。アバランシェ現象による振動波形の傾向と

図 47

S パラメータから計算された安定係数（K ファクター）

56

800

N drift  3 1014 cm 3

15

600

10

400

5

200

0

Drain vololtage (V)Gate voltage (V)2005ns/div

800

N drift  1 1015 cm 3

15

600

10

400

5

200

0

Drain vololtage (V)Gate voltage (V)2005ns/div

図 48

N ベースの濃度変化で現れる連続振動と減衰振動

PiN-diodeRead-diode
図 49

リードダイオード構造による安定化

57周波数は安定係数による診断と一致することが確認された。
一例として、P+層と N－層の間に高濃度 N 層があり、意図的にアバランシェ現象を発生させることで安定動作をするリードダイオードにもこの反射係数による判定法を試した（図 49） [28]。その結果、通常の PiN ダイオードに比較して反射係数が小さく、１．１GHz 以下では安定と判断される円の中に特性が移動した。AC 解析による振動安定性の判定はリードダイオードのような特殊な構造にも適用可能であることが判
明した。
５．３

パワーMOSFET と PiN ダイオードのノイズ考察

パワー半導体の種類および MOS ゲートの有無による振動メカニズムの違いについて、
パワーMOSFET と PiN ダイオードの AC 解析結果を使って考察する。アバランシェ現象による振動に影響を与える電流値、ベース厚、そしてベース濃度はパワーMOSFETと同じ値を PiN ダイオードに用いた。
出力側の反射係数 S22 を比較した結果、PiN ダイオードとパワーMOSFET はほぼ一致していることが判明した（図 50）。この結果から、アバランシェ現象による振動にパワー半導体の種類が関係せず、振動メカニズムは全て同じである可能性が高い。疑似定
常法による振動波形も形状、周波数ともほぼ同じであった。

図 50

パワーMOSFET と PiN ダイオードの S パラとアバランシェ振動

58

第６章

シリコンパワー半導体の新しい設計アプローチ

６．１

ノイズ抑制により高効率化を目指した従来アプローチの限界

第２章で示した通り、シリコン PiN ダイオードの理論性能は現在製品化されている
SiC-SBD の性能に肉薄するほど高く [29]、今後もシリコンパワー半導体の大幅な高性能化が狙えることを示唆している。しかしシリコンパワー半導体の高性能化を進める上で、EMI ノイズが大きな障害になっており、第３章から第５章で波形振動のメカニズ
ムおよび振動発生のクライテリアを考察した。
パワー半導体の高性能化に必要なベース層の薄型化と低濃度化は振動クライテリア
を低電圧化する。これのより波形振動は発生しやすくなるが、一定の厚さまでは第３章から第５章までに示したベース厚の最適設計法により振動が抑制される。しかし一定の厚さよりも薄型化するとターンオフ条件によらず必ず LC 共振による振動が発生することも判明し（式(26)、図 51）、ダイナミックアバランシェ振動も深刻化させることが分かった（図 52、図 53）。
これらのクライテリアから判明する高性能化限界を越えるために、ベース層の一部を高濃度化する構造も提案されているが、耐圧確保のために高濃度化に限界があることと、一定濃度以上ではアバランシェによる損失増加が始まることから高性能化には限界がある（式(38)）。他にキャリア再注入により振動を抑制する構造も提案されているが、セルフ・クランプによる振動抑制と同様にキャリアの再注入により損失が発生するため高性能化に逆行する（付録２）。

図 51

高性能化によるダイナミック・パンチスルー条件の低電圧側への移動

59

250

400

最大電圧 (V)200

IC (A)

150
100
50

300

200A
100A

200

50A
20A

100

0

ターンオフ電流＝10A

‐50

0

0
200

400

600

800

0

1000

80

150

Si-PiNダイオードの理論性能

0

0

-100
-200

1000

1.5

500

電流（A)

50ns/div 1500

導通時の電圧降下 （V）
0

0

-100

500
1000

V (V)

J (A/cm2)

100

50ns/div

0
0

500

1000

WI=70m

0
500

1000

1500

2000

WI=40m100

アバランシェ
振動条件

50
0
0

500

1000

電圧（V)

高性能化によるダイナミック・パンチスルー条件とアバランシェ振動条件の低電圧側への移動

60

2000

50

‐50

図 53

1500

100

‐500
150

WI=40m-200

ダイナミック・
パンチスルー
条件

50

150

100

2.0 2.5 3.0

WI=90m

100‐50

WI=70m

0
0.5 1.050050ns/div 1000

V (V)

20

100
200

0

電流（A)

WI=90m
70m
40m

0

電流（A)

40

J (A/cm2)

VB  600V

J (A/cm2)

ダイオードの性能
60

100
V (V)

規格化したスイッチング時間 （ns）

60

ダイナミック・パンチスルー電流と誘導起電力による最大電圧の関係

WI=90m

040

ダイナミック・パンチスルー電流 (A)VCE (V)

図 52

20

1500

2000

６．２

波形振動を抑制する新しい設計アプローチ

高性能化のためには波形振動のトリガであるダイナミック・パンチスルーが原理的に避けられない。そのため「一次元構造」による従来アプローチに代えて、ターンオフ時のキャリア制御を容易にする「二次元構造」によるアプローチを提案する。この新しいアプローチでダイナミック・パンチスルーを制御し、ダイナミック・パンチスルー電流の低減による LC 振動とアバランシェ振動の抑制を目指す。具体的には、高効率化および高性能化のために薄型・低濃度ベース層を用い、波形振動を抑制する部分を付加的に設けることが考えられる。

61

第７章

シリコンパワー半導体の高効率化を可能にする新構造

７．１

二次元構造による IGBT の新構造

新しいアプローチである二次元構造を用いた IGBT として、埋め込み層によるバッフ
ァ層を導入した設計を提案する(図 54)。これまで述べてきたように、高性能化に対してダイナミック・パンチスルーが避けられないため、埋め込み層の間から緩やかにキャリアを排出させ振動を抑制することが狙いである。
デバイスシミュレーションにより本新構造のターンオフ波形を計算した結果、ダイナ
ミック・パンチスルーの制御（遅延）により、従来構造に比べて LC 振動が抑制されることが判明した（図 55）。両構造ともダイナミック・パンチスルーを起こしているが、従来構造はターンオフが終了する直前に発生するのに対し、新構造ではターンオフが終了した後にダイナミック・パンチスルーが発生している。今回のシミュレーション条件
ではアバランシェ振動条件に達しなかったが、疑似定常法によりアバランシェ振動の抑制効果も併せ持つことが判明した（付録３）本構造は、スーパージャンクション構造を形成する場合と同様に、多段インプラ＋エピにより形成することが可能である。スーパージャンクション構造では複数回のエピおよびイオン注入を繰り返しピラーを形成するが、本構造は２回のエピと１回のイオン注
入で形成可能でありスーパージャンクション構造よりもプロセスが容易である(図 56)。

図 54

埋め込み層による二次元構造を用いた IGBT の新構造

62

図 55

埋め込み層によるダイナミック・パンチスルーの制御

図 56

埋め込み層の形成プロセス例

63本構造では、埋め込み層と N バッファ層間の蓄積キャリアにより di/dt を小さくし振動を抑制するので、埋め込み層の深さが最も重要な設計ポイントである。埋め込み層がコレクタから離れるほど di/dt が小さく振動が低減されるが、空乏層の伸びが抑えられるため耐圧低下とのトレードオフ関係による設計の最適化が必要である。di/dt と耐圧は以下の仮定により解析式で計算される（図 57）。
①埋め込み層と N バッファ層間の蓄積キャリア濃度が埋め込み層位置によらず一定。
②コレクタからのホール注入終了後に、N バッファ層と埋め込み層間の蓄積キャリアが減少。
③直線的な電流減少。
④ターンオフ終了と同時に N バッファ層に空乏層が到達。
⑤キャリアライフタイムよりも逆回復時間が大幅に短い（再結合を無視できる）。
di/dt と寄生インダクタンスの積、および直流電圧から求められる最大サージ電圧は、埋め込み層がエミッタに近いときはほとんど変化がなく、コレクタに近づくと指数関数的に高くなる。一方耐圧は直線に対してやや飽和しながら高くなるので、耐圧に対する最大電圧の余裕はある一定の埋め込み層深さで最大となり、このポイントが最適な設計
値となる。

図 57

埋め込み層を用いた IGBT の設計ガイドライン

64

７．２

二次元 SOI 構造による PiN ダイオードの新構造

二次元構造を用いた構造として、SOI 構造に凹凸 BOX 層を用いた横型ダイオードを提案する(図 58)。凹凸形状は三角状とし、凹凸の段差はピークからピークで２m、シリコン（SOI）の平均厚は従来 SOI 構造と同じにした。本提案の SOI 構造は、凹凸 BOX層の谷間に残留される蓄積キャリアによりダイナミック・パンチスルーの抑制が可能であると考えた。先に述べた IGBT のように埋め込み層を用いてダイナミック・パンチス
ルーを制御する方法は、I 層の両側からキャリアが排出される PiN ダイオードでは振動を抑制できない。
SOI 基板は 3 層構造をしており Si と SiO2 間の界面再結合によりキャリアライフタイ
ムが短くなり、拡散長も短くなるという問題点がある。SOI 基板において、SOI 層が薄い場合には Si と SiO2 境界での再結合が大きく影響をおよぼす。キャリアライフタイムと界面再結合、そして SOI（Si）層膜厚の関係式を以下に示す。

1

 eff



1

 bulk

S U  S B 
t SOI

(56)

ここで、eff は実効キャリアライフタイム、bulk はバルク内でのキャリアライフタイ
ム、SU と SB はそれぞれ SOI 層とその上に蓄積している SiO2 膜および SOI 層と BOX層との界面再結合速度、ｔSOI は SOI 層の厚さである。計算ではバルクのキャリアライ
フタイムを 10s にしているが、界面再結合に大きな影響を受け、バルクでの値より大幅にキャリアライフタイムが短くなっている。キャリアライフタイムが短くなり拡散長が短くなると、i-層中のキャリア分布がフラットキャリア分布ではなくＵ字分布になる。
本構造の提案にあたり、電流経路にあたるｉ層の拡散長が 50m であることを確認し設計した [29]。
デバイスシミュレーションにより逆回復波形を計算した結果、従来の（縦型）ダイオードや SOI ダイオードの振動に比べて最大振幅が減少し、振動の継続時間も短縮されることが確認できた(図 59)。この理由は、凹凸構造により６００V から６６０V に高耐圧化し電界ピークがアノード側に移動する分カソード側のキャリアのドリフト速度が低下しキャリアが残留するためであることが分かった。SOI に凹凸構造を設けた場合の高耐圧化のメリットは既に知られているが、振動抑制にも寄与することが今回初めて明らかになった [30] [31] [32] [33] [34] [35]。シリコン層の厚い部分と薄い部分が直角に変化する凹凸形状にしても高耐圧化されることから、三角状以外の凹凸でも振動抑制が可能であると推測される。今回のシミュレーション条件ではアバランシェ振動条件に達しなかったが、埋め込み層を用いた IGBT 同様、アバランシェ振動の抑制効果も併せ持つことが疑似定常法より判明した（付録２）65提案する SOI 構造は、通常用いられている貼り合わせでの SOI 形成プロセスに、
LOCOS プロセスやトレンチプロセスによる酸化膜凹凸の作製と CMP プロセスを組み
合 わ せ る こ と で 作 製 可 能 で あ る ( 図 60) 。 こ れ ら の プ ロ セ ス 以 外 に も 、 SIMOX（Separation by IMplanted OXygen）プロセスを応用し、マスクにより酸素イオンを選択的に注入し熱処理することでも形成できる可能性がある。
既に製品化されている縦型 PiN ダイオードの I 層厚は７０m（データシート）であり、これ以上の薄型化は振動問題により難しかったが、二次元構造によるアプローチを用いた SOI-PiN ダイオードにより I 層長（厚）が５０m でも使用可能なレベルに振動が抑制されることが判明した。新しいアプローチにより波形振動抑制と I 層厚（長）の薄型化が両立された結果、３０％のスイッチング時間の低減と２０％の導通時電圧降下の低減が可能になり、従来アプローチでは埋められなかった理論性能までのギャップを大きく縮めることができた(図 61)。
SOI を使った横型構造は新しい振動抑制アプローチの適用が容易になるメリット以外に、パワーIC 化に向いていることを生かし制御部によるモニターや保護機能などで多機能化が期待できる。また宇宙線破壊に対しても体積縮小による故障率減少の可能性があるなど、本構造は本来の振動抑制以外にも大きな高性能化の可能性をもっている。

薄いエミッタ構造

薄いエミッタ構造
SiO2
50μm

10μm

Si
SiO2

5μm

(a)

提案する SOI 構造
SiO2

Si
SiO2

(b)
図 58

従来の SOI 構造

提案する凹凸 BOX 層を用いた SOI による振動抑制構造

66

図 59

凹凸 BOX 層を用いた場合の振動抑制効果

N‐基板

N‐基板

N‐

N‐

LOCOS

酸化＋CVD酸化膜埋め込み

CMP

CMP

貼り合わせ

貼り合わせ

図 60

凹凸構造形成のプロセス例

67

図 61

SOI 構造を用いた二次元構造および低濃度化アプローチによる高性能化

この構造の振動抑制メカニズムを分析すると、凹凸酸化膜の溝の間にホールが貯まることで酸化膜部分に対するシリコン部分の電圧分担が小さくなり NPT 化することが分かった。本構造の設計ポイントである凹凸構造によるダイナミックパンチスルー制御は、ホール蓄積効果が高いとアノード側の電界が高くなり耐圧低下を招くので、振動防止効
果と耐圧のトレードオフ関係により最適設計が決まる（図 62）。

68

図 62

凹凸 SOI 構造を用いた PiN ダイオードの設計ガイドライン

69

第８章

結論

高効率エアコンやハイブリッド自動車に用いられるパワー半導体はエネルギーの高効率利用に資する技術として重要視され、拡大する需要に対応するとともに高効率化に向けた技術開発が行われてきた。今後、世界レベルで拡大する需要に応えながら更なる高効率化を達成するには、量産性に優れたシリコン技術をベースに新しい提案を行うことが次世代デバイス開発の一つの柱になる。その一方で、現在用いられているシリコン
パワー半導体は材料物性に起因する性能限界により飛躍的な性能改善は困難と考えられており、新しい着想に基づくデバイスの実現が求められてきた。
本研究では新たにバイポーラ型パワー半導体の動作に着目し、シリコンパワー半導体の飛躍的な性能改善を理論的に試みた。その結果、家電、HEV や電力用途に多く用いられる耐圧 600V 以上のシリコンパワー半導体の理論性能は従来考えられているよりも遥
かに高いことが判明し、理論性能の実現を目指した新たなデバイス構造を提案した。
第 1 章では、パワー半導体の種類と応用例をまとめ、本研究テーマ選択の背景に言及した。
第 2 章では、これまでシリコンパワー半導体の性能限界推定に用いられてきたユニポ
ーラ動作モデルに代え、新たにバイポーラ動作モデルを構築した。本モデルによる検討の結果、シリコンパワー半導体でも効率面で大幅な改善が可能であることが初めて判明した。改善に向け解決すべき課題も明らかになった。即ち、外部回路も含めた検討では著しい波形振動が発生し、制御回路などの誤動作を引き起こす可能性があることが分かった。波形振動は、バイポーラ動作に特徴的なキャリア排出現象に起因する比較的低周波なものと、アバランシェ現象に起因する比較的高周波なものと 2 種類あることも判明した。
第 3 章では、低周波波形振動のメカニズムを分析した。波形振動は、素子主要部の蓄積キャリアが完全に排出される瞬間に発生する大きな電流変化（高い di/dt）に起因することを明らかにした（論文ではダイナミック・パンチスルー現象と呼ぶ）。またダイ
ナミック・パンチスルー現象が発生するクライテリアを提案し実験およびシミュレーシ
ョンにより妥当性を確認した。
第 4 章では、ダイナミック・アバランシェ現象に注目し、この現象により著しい高周波波形振動が引き起こされることを初めて解明した。波形振動のメカニズムは瞬間的なアバランシェ現象と、素子内に蓄積された電子とホールの排出および接合容量への充電の 3 つの過程を繰り返しており、振動周波数は電流密度に比例することも判明した。な
お、今回新たに考案した「擬似定常法」というシミュレーション方法により上記の解析が可能になった。
第 5 章では、S パラメータ（散乱行列）によるダイナミック・アバランシェ波形振動のメカニズムを分析した。本方法の特徴は、パワーMOSFET や IGBT(Insulated Gate
Bipolar Transistor)などの 3 端子素子を容易に取り扱えることである。分析の結果、70

従来 UIS（Un-clumped Inductive Switching）テストなどで見られたパワーMOSFET など
3 端子素子の波形振動は、第 4 章で明らかにした主接合でのダイナミック・アバランシ
ェに起因することが初めて明らかになった。従来信じられてきた、制御端子へのフィー
ドバックが原因であるという考え方を否定する結果となった。
第 6 章では、第 3 章から第 5 章での議論を整理し、大幅な性能改善にはダイナミック・
パンチスルー現象を制御するための新しい構造が必要であることを明らかにした。
第 7 章では、スイッチング素子（IGBT）と PiN ダイオードに関して、波形振動を解決する新しい素子構造を提案した。IGBT では、N 型フローティング層を導入し、PiN ダイ
オードでは SOI（Silicon On Insulator）構造を用いており、それぞれの構造で、効率面での高性能化と波形振動の抑制が両立できることを明らかにした。
本研究では、パワーエレクトロニクス機器に莫大な数が用いられている600V～1200V
クラスのPiNダイオードやIGBTなどシリコンパワー半導体の効率面での大幅な性能改善の方法を明らかにした。

71

謝辞
本研究の遂行にあたり、懇切なるご指導と助言により常に脳細胞を揺すっていただいた
九州工業大学大学院工学研究院電気電子工学研究系教授、大村一郎先生に心より厚くお礼
申し上げます。
本論文の作製と研究発表にあたり、論文内容と発表方法について懇切なるご指導をしていただいた九州工業大学大学院工学研究院電気電子工学研究系教授、和泉亮先生、中尾基先生、松本聡先生に厚く御礼申し上げます。
博士課程での論文指導およびカリキュラム遂行にあたり、手続きなどの事務処理面で完璧なサポートをしてくださった岩堀美代さんに深く感謝申し上げます。
私と同じ日に博士課程に入学し、自身が博士号を取得した後も私の博士論文を気にかけ定期的に叱咤激励してくれた田中雅浩氏に感謝申し上げます。
九州工業大学一筋の先輩であり、書類の書き方から博士修了の日程調整まで懇切丁寧に教えていただいた九州工業大学大学院工学研究院電気電子工学研究系助教、渡邉晃彦先生にも心より感謝申し上げます。
論文作成と公聴会発表の助言を下さった、九州工業大学の金田寛先生、長谷川一徳先生に厚く感謝申し上げます。
現在所属している先進パワーデバイス信頼性研究会の座長および前職場の上司であり、本研究をまとめる上で強く背中を押していただいた、北九州市顧問、大橋弘通先生に多大な感謝を申し上げます。
現在の研究チームで指導いただいている九州大学名誉教授、二宮保先生、産業技術総合研究所、西澤伸一先生に感謝申し上げます。
唯一の同僚であり博士論文作成に対し配慮いただいた、公益財団法人国際東アジア研究センター環境エレクトロニクス研究グループの安部征哉先生に深く感謝申し上げます。
公益財団法人国際東アジア研究センターの理事長、所長、研究者の皆様、事務職・スタッフの皆様、そして北九州市新産業振興課・誘致課の皆様にもご配慮いただくことが多く
大変感謝申し上げます。
前職場の株式会社東芝でパワー半導体に関する基礎を学ばせていただいた、加藤千晴氏，
栗城稔氏，糸賀淑男氏、土門知一氏、中川明夫氏、竹内南氏、小倉常雄氏、四戸孝氏、南良博氏、山口正一氏、松下憲一氏、末代知子氏、二宮英彰氏、羽田野渉氏、崎山陽子氏、
浦野聡氏に深く感謝申し上げます。
本研究を進めるにあたり、共にパワー半導体のノイズ問題に頭を悩ませた高濱健一氏、
川神圭一朗氏、そして共に研究に切磋琢磨した大村研究室・松本研究室の OB 含む学生の皆様に深く敬意を表します。
最後に、博士論文の詰めの段階で出会い、論文完成に向けて多くのことを配慮してくれた婚約者に感謝します。

72

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76

表一覧
表 1

薄型化により発生する波形振動（シミュレーション）.............................. 22

表 2

LC 共振とアバランシェ現象による波形振動例（ [19] [20] [21] [22]参照）........................................................................................................................ 23
表 3

シミュレーションによる提案した PiN ダイオード構造の主要特性........... 37

図一覧
図 1

パワーエレクトロニクス（パワエレ）の応用分野 ....................................... 2

図 2

パワーエレクトロニクスの高パワー密度化（ [1]をもとに再構成） ........... 2

図 3

パワエレ：パワー半導体が実現する高効率電力変換技術 ............................ 4

図 4

パワー半導体の損失発生要因 ....................................................................... 4

図 5

パワー半導体の種類と応用例（ [6]をもとに再構成）................................. 6

図 6

最近のパワー半導体の高性能化（ [4]をもとに再構成） ............................. 7

図 7

パワー半導体の世界市場（ [8]をもとに再構成） ........................................ 8

図 8

シリコンパワー半導体のオン抵抗 ................................................................ 9

図 9

シリコンパワー半導体のスイッチング時間と導通時の電圧降下 ............... 10

図 10

シリコンパワー半導体高性能化のアプローチ .......................................... 10

図 11 高注入エミッタと低注入エミッタのエミッタ付近のキャリア分布 .......... 12
図 12

バイポーラ動作モデルにより計算したシリコンパワー半導体の性能 ...... 15

図 13

パワー半導体の新しい理論性能（ [10]をもとに再構成） ....................... 18

図 14

シリコンパワー半導体高性能化のアプローチ実現に必要とされる仕様（ [11] [12] [14]参照） .................................................................................. 19
図 15

理論性能モデルの高性能化アプローチの確認（TCAD シミュレーション）........................................................................................................................ 20
図 16

シリコン PiN ダイオードの高性能化（TCAD シミュレーション） ........ 20

図 17

パワーエレクトロニクス機器から発生するノイズの種類と周波数.......... 24

図 18

IGBT で振動が発生する場合のベース層内の電界分布とキャリア分布 ... 25

図 19

IGBT のターンオフ波形振動が発生しない場合 ....................................... 26

図 20

ダイナミック・パンチスルーによる IGBT の波形振動発生 .................... 26

図 21

PiN ダイオードのターンオフ波形振動が発生しない場合 ...................... 27

図 22

ダイナミック・パンチスルーによる PiN ダイオードの波形振動発生 ..... 28

図 23

インバータ回路を模擬したパワー半導体のスイッチング測定回路.......... 30

図 24

実験による IGBT のターンオフ波形と対応する電流－電圧軌跡（実験）........................................................................................................................ 31
図 25

寄生インダクタンスとゲート抵抗変化した場合のターンオフ波形と ...... 31

図 26

PiN ダイオードのサージ電圧とダイナミック・パンチスルーの発生条件
77

........................................................................................................................ 34
図 27

提案する PiN ダイオードの新構造とカソードからの注入効率変化......... 35

図 28

導通電流が大きいときの PiN ダイオードのキャリア分布と電界分布 ..... 36

図 29

提案した PiN ダイオード新構造による電圧振動と逆回復電流の変化 ..... 36

図 30

セルフ・クランプによるダイナミック・アバランシェ............................ 39

図 31

IGBT ターンオフ時の電流－電圧軌跡と対応する電圧波形（実験） ....... 40

図 32

ダイナミック・アバランシェによる IGBT ターンオフ損失の増加（実験）........................................................................................................................ 40
図 33

アバランシェ状態を再現する電流源だけを用いた疑似定常法 ................. 42

図 34

疑似定常法による逆回復波形の再現 ........................................................ 42

図 35

疑似定常法による順方向電流を変えた場合の逆回復波形の再現 ............. 43

図 36

疑似定常法によるベース層のライフタイム変えた場合の逆回復波形の再現........................................................................................................................ 43
図 37

疑似定常法による PiN ダイオード振動時の電圧、電流変化 ................... 45

図 38

波形振動時の内部キャリアと電界の様子 ................................................. 46

図 39

アバランシェによる振動の振動周波数 ..................................................... 46

図 40

ベース厚に反比例する飽和振動周波数 ..................................................... 47

図 41

パワーMOSFET への振動周波数モデルの適用........................................ 48

図 42

PiN ダイオードと同じモデルで計算されるパワーMOSFET の飽和振動周

波数 ................................................................................................................ 48
図 43

アバランシェ振動による振動の継続と減衰.............................................. 50

図 44

アバランシェ振動発生時の条件による S パラメータの抽出 .................... 53

図 45

ドリフト層の濃度を変化させた時の S パラメータ .................................. 54

図 46

S パラメータから計算されたパワーMOSFET の透過係数 ...................... 55

図 47

S パラメータから計算された安定係数（K ファクター） ........................ 56

図 48

N ベースの濃度変化で現れる連続振動と減衰振動................................... 57

図 49

リードダイオード構造による安定化 ........................................................ 57

図 50

パワーMOSFET と PiN ダイオードの S パラとアバランシェ振動 ......... 58

図 51

高性能化によるダイナミック・パンチスルー条件の低電圧側への移動 .. 59

図 52

ダイナミック・パンチスルー電流と誘導起電力による最大電圧の関係 .. 60

図 53

高性能化によるダイナミック・パンチスルー条件と ............................... 60

図 54

埋め込み層による二次元構造を用いた IGBT の新構造 ........................... 62

図 55

埋め込み層によるダイナミック・パンチスルーの制御............................ 63

図 56

埋め込み層の形成プロセス例 ................................................................... 63

図 57

埋め込み層を用いた IGBT の設計ガイドライン ...................................... 64

図 58

提案する凹凸 BOX 層を用いた SOI による振動抑制構造 ........................ 66
78

図 59

凹凸 BOX 層を用いた場合の振動抑制効果 ............................................... 67

図 60

凹凸構造形成のプロセス例 ....................................................................... 67

図 61

SOI 構造を用いた二次元構造および低濃度化アプローチによる高性能化 68

図 62

凹凸 SOI 構造を用いた PiN ダイオードの設計ガイドライン .................. 6979

研究業績目録
学術論文
1.

M. Tsukuda, K. Kawakami, K. Takahama and I. Omura “"Design for EMI"approach on power PiN diode reverse recovery”, Microelectronics Reliability 51,
pp. 1972-1975, 2011

論文・国際会議実績
1.

Masanori Tsukuda, Ichiro Omura, Yoko Sakiyama, Masakazu Yamaguchi, Ken’ichi Matsushita and Tsuneo Ogura, “Critical IGBT Design

Regarding EMI and

Switching Losses” Proceedings of International Symposium on Power
Semiconductor Devices and ICs’08, pp.185-188, 2008.
2.

Masanori Tsukuda, Yoko Sakiyama, Hideaki Ninomiya and Masakazu
Yamaguchi, “Dynamic Punch-Through Design of High-Voltage Diode forSuppression of Waveform Oscillation and Switching Loss” Proceedings ofInternational Symposium on Power Semiconductor Devices and ICs’09,
pp.128-131, 2009.

3.

Masanori. Tsukuda, Keiichiro Kawakami and Ichiro. Omura, “Scattering
Parameter Approach to Power MOSFET Design for EMI”, Proceedings ofInternational Symposium on Power Semiconductor Devices and ICs’12,
pp.181-184, 2012.

参考論文
Y. Kasho, H. Hirai, M. Tsukuda and I. Omura, “”Tiny-scale “stealth” current sensor
to probe power semiconductor device failure”, Microelectronics Reliability 51, pp.
1689-1692, 2011.
Tomoko Matsudai, Masanori Tsukuda, Shinichi Umekawa, Masahiro Tanaka andAkio Nakagawa, “New Anode Design Concept of 600V Thin Wafer PT-IGBT with
Very low Dose P-buffer and Transparent P-emitter” Journals of IEE Proc.-Circuits
Devices Syst., Vol. 151, No. 3, June 2004, pp.255-258, 2004.
H. Hirai, Y. Kasho, M. Tsukuda and I. Omura, “ Bonding Wire Current
Measurement with Tiny Film Current Sensors ” Proceedings of ISPSD ’ 12,80

pp.287-290, 2012.
K. Seto, R. Kamibaba, M. Tsukuda, I. Omura, “Universal Trench Edge Termination
Design,” Proceedings of ISPSD’12, pp.161-164, 2012.
I. Omura, M. Tsukuda, W. Saito and T. Domon “High Power Density Converter
using SiC-SBD”, Proc.of PCC–Nagoya,2007, pp.575-580,2007.(Invited)
Masanori Tsukuda, Ichiro Omura, Wataru Saito and Tomokazu Domon,“Demonstration of High Output Power Density (50 W／cc) Converter using 600 V
SJ-MOSFET and SiC-SBD”, Proceedings of 4th International Conference on
Integrated Power Systems’ 06, 2006.
Masanori Tsukuda, Ichiro Omura, Tomokazu Domon, Wataru Saito and Tsuneo
Ogura, “Demonstration of High Output Power Density (30 W／cc) Converter using
600 V SiC-SBD and Low Impedance Gate Driver” Proceedings of International
Power Electronics Conference’05, S32-4, 2005.
Tomoko Matsudai, Masanori Tsukuda, Shinichi Umekawa, Masahiro Tanaka andAkio Nakagawa, “New Anode Design Concept of 600V Thin Wafer PT-IGBT with
Very low Dose P-buffer and Transparent P-emitter” Journals of IEE Proc.-Circuits
Devices Syst., Vol. 151, No. 3, June 2004, pp.255-258, 2004.
Makoto Mizukami, Osamu Takikawa, M. Murooka, Seiji Imai, Kozo, Kinoshita,
Tetsuo Hatakeyama, M. Tsukuda, W. Saito, I. Omura and Takashi Shinohe, “A 600V
Deep-Implanted Gate Vertical JFET”, Journals of Materials Science Forum（Volumes 457 - 460） Silicon Carbide and Related Materials 2003, pp.457-460,
2003.
Tomoko Matsudai, Masanori Tsukuda, Shinichi Umekawa, Masahiro Tanaka andAkio Nakagawa, “New Anode Design Concept of 600V Thin Wafer PT-IGBT with
Very low Dose P-buffer and Transparent P-emitter” Proceedings of International
Symposium on Power Semiconductor Devices and ICs’03, pp.75-78, 2003.
Ken-ichi Matsushita, Takashi Shinohe, Masanori Tsukuda, Yoshihiro Minami,
Jun-ichi Miwa, Satoshi Yanagisawa and Hiromichi Ohashi, “4.5 kV High-Speed and81

Rugged Planar Diode with Novel Carrier Distribution Control” Proceedings ofInternational Symposium on Power Semiconductor Devices and ICs’98, pp.191-194,
1998.

82

付録
付録１

電力用半導体とその開発動向

付録１－１

電力用半導体の歴史と動向

最初の電力用半導体であるシリコン整流器（サイリスタ）がゼネラル・エレクトリック社(EG 社)から 1957 年に商品化された。これを機に代表的なパワーエレクトロニクスであるインバータ技術の研究が盛んに行われ、電力用半導体の高性能化研究が後に続いた。1970 年代にはユニポーラ・デバイスとバイポーラデバイスのそれぞれに対し、デバイス物理やデバイスの基本コンセプトに基づく多くの研究が行われ、パワー
MOSFET やゲート・ターンオフ・サイリスタ(GTO)、そして絶縁ゲート型トランジス
タ(IGBT)など、現在主流となっている多くの電力用半導体が開発された。1990 年以降、電力用半導体はさらに高性能化が進み、特にパワーMOSFET や IGBT は、家電、情報

図付 1-1

電力用半導体構造とキャリア分布の概念図 [2]83通信技術(ICT）、自動車、産業用機器および電力設備など多くのパワーエレクトロニク
ス用途で使用されるようになった。図付 1-1 に電力用半導体の構造とキャリア分布を示す。
電力用半導体は電力変換容量ごとに最適なスイッチングデバイスの種類が異なる。中容量領域で適用される IGBT は、MOS ゲートによりスイッチングの高速化とゲートド
ライバの小型化を可能にし、大きな進歩をもたらした。その結果、バイポーラトランジ
スタは短期間で IGBT に置き換えられた。
MOS ゲートを用いた 4.5kV クラスの高耐圧・大容量デバイスの研究開発は 1990 年
代初頭に始まった（図付 1-2）
。この研究ターゲットは GTO を置き換えるのに十分な性能をもつ新しい MOS ゲートデバイスを開発することである。キャリア蓄積効果により今ではこの高耐圧・大容量クラスで主流となった IGBT(IEGT)は、P エミッタからのみ
キャリアが注入するため原理的に電圧降下が大きく、当初は新デバイスの候補と考えられていなかった。
当初新デバイスの候補として提案されていたのは MCT や EST であった。MCT はターンオフの際にエミッタとベースを短絡させる MOS ゲートをもち、EST はサイリスタの N エミッタに直列に MOS チャネルをもつ。実際に作製された MCT と EST は P エ
ミッタと N エミッタからのキャリア注入により低い電圧降下を実証したが、ターンオ
フ能力の不足と破壊現象により GTO を置き換えるデバイスはならなかった。
パワー半導体の低損失化は電力変換器の高効率化に向けて常に重要だが、効率は徐々図付 1-2高耐圧・大電力電力用半導体の種類と負荷容量の変遷 [5]84図付 1-3

電力変換器のパワー密度上昇 [5]に 100％に近づいており、近いうちに開発目標の設定が難しくなる。そのため、効率に代わり単位体積当たりの出力電力であるパワー密度がパワーエレクトロニクスの開発目標として使われてきている。図付 1-3 に示すように、パワー密度はこの 40 年間で約3 桁上昇しており、この期間に電力変換器の体積は 1/1000 になった。これは主にパワー半導体の低損失化と高速化が可能にした冷却機構とインダクタやキャパシタなどの受動部品の小型化により達成された。
最新の電力用半導体の研究結果および動向予測を以下にまとめる。これを基にしたロードマップを図付 1-4 に示す。
1.

シリコン電力用半導体はパワーMOSFET や IGBT の理論性能に対しまだ高性能化の余地がある。

2.

シリコン・スイッチングデバイスとシリコンカーバイド・還流ダイオードの組み合
わせが、シリコンカーバイド市場を広げるだけではなくシリコンデバイス開発にも重要なステップとなる。

3.

耐圧が 1000V を越える領域では、シリコン IGBT はシリコンカーバイド MOSFETに代わり、シリコンカーバイド IGBT が 10kV 以上の用途で可能性を持ってくる。

4.

ガリウムナイトライド電力用半導体がシリコンパワーIC に代わり、より高速なス
イッチング用途で使われる。

5.

特殊な性質を持つダイヤモンドが特に高電圧用途の新しいパワーデバイスに向け85

て潜在能力を持っている。
6.

ICT 用途のパワーIC に対し、極限 CMOS が潜在能力を持ってくる。

図付 1-4

先進パワー半導体のロードマップ [5]86付録１－２ＩＧＢＴの高性能化

IGBT はゲート端子に電圧を印加し制御するスイッチングトランジスタであり、高耐圧パワーMOSFET を越える優れた電流導通能力を活かし HEV やコンバータに用いられている。デバイス動作と構造はパワーMOSFET と似ているが、IGBT は伝導度変調
により導通損失の低減が可能である。また IGBT はパワーMOSFET 並みの早いターン
オン速度も持ち、バイポーラトランジスタよりも早いスイッチング速度とバイポーラト
ランジスタと同等の低オン電圧を併せ持つ。
1980 年代半ばに IGBT が最初に製品化されて以来、半導体業界はデバイス性能と作製コスト削減の面で技術的に大きな進歩を遂げた。図付 1-5 はこれまで上昇し続けている IGBT の電流密度と主要なブレークスルー技術である。電流密度は 1990 年から２倍以上高くなり、チップの実効面積を半分にしても同じ電力をスイッチングできるようになった。この性能向上は、主に IGBT セル構造の最適化、トレンチゲート構造の導入、N ベース、N バッファ、そして P エミッタ構造を含む縦型 IGBT 構造の最適化によるものである。
ラッチアップ耐量を持つ IGBT が開発され製品化が可能になったのは 1980 年代半ばであった。その IGBT は表面にプレーナ DMOS 構造があり、縦型パンチスルー（PT）
構造であった。そして 1980 年代後半にノンパンチスルー（NPT）構造が提案されまし

図付 1-5

IGBT の電流密度上昇と主要なブレークスルー技術 [3]87た。インテリジェントパワーモジュール（IPM）はゲートドライバと IGBT の保護回路の集積化が可能になった 1990 年頃に開発されました。1990 年代初頭、低圧パワー
MOSFET の劇的なオン電圧の低減を牽引したトレンチゲート技術は IGBT にも導入され、IGBT でも MOS チャネル抵抗と JFET 抵抗を大きく低減した。
IGBT 用のトレンチゲート構造は深くて広い間隔を持ち、P ベースに逆注入されるホールを減少させ大幅にエミッタ側の電子の注入効率を高める（図付 1-6）。これにより
MOS チャネル抵抗が僅かに増加するが、それ大幅に上回る N ベース抵抗の低減効果があり特に高耐圧 IGBT には非常に有利に働く。トレンチ間隔を広げる以外には、P ベースと N ベースの境界に N 型層を形成し、ホールの逆注入電流を抑制して電子注入を増加させる方法もある。これらの２つのキャリア蓄積量増加のアプローチは、PiN ダイオードのような最適蓄積キャリア分布を実現するために最近の IGBT に広く適用されている。このトレンチゲート技術に加えて、薄型基板技術によりさらに劇的に IGBT が高性能化された。
最初に製品化された IGBT はパンチスルーIGBT（PT-IGBT）構造であり、適切な濃度の N バッファと低濃度エピタキシャル層による N ベースは、IGBT のコレクタ（または内蔵 PNP トランジスタのエミッタ）となる高濃度 P 型基板の上に形成される。パンチスルーIGBT の低濃度 N 型層は順方向導通特性向上のため薄型であるが、N バッ
ファ中の空間電荷により高電圧が印加されている場合でも、主 PN 接合の空乏層が高濃
度 P 基板に到達しない。
PT-IGBT は短い N ベースと高濃度 P 型基板からの高いホール注入効率により低い導図付 1-6

トレンチゲート構造による IGBT の高性能化 [3]88通損失を実現する。しかしながら高濃度 P 型基板からの高いホール注入効率は高濃度 P
型基板近くに大量の蓄積キャリアを存在させ、テール電流と大きなスイッチング損失を発生させる。このため、キャリアのライフタイム制御技術を用い、蓄積キャリアを再結合により減らしターンオフ時間を制御する。キャリアライフタイム制御技術はスイッチ
ング損失を低減するが、N ベースの蓄積キャリアが減ることにより導通損失が上昇し、抵抗の温度係数が負になることにより電流集中の可能性が高まる。
ノンパンチスルーIGBT（NPT-IGBT）はエピタキシャル基板によるパンチスルー
IGBT に代わるアプローチとして提案された。ノンパンチスルー構造は長い N ベースが特徴であり、これにより N バッファが不要である。フローティングゾーン（FZ）法による基板に作製され、基板コストが大幅に削減される。
NPT-IGBT は P エミッタのホール注入効率が裏面へのイオン注入で制御でき、キャリアライフタイム制御が不要である。浅い低濃度 P エミッタは、ターンオフ特性を向上させ抵抗の温度係数に対しても有利に働くが、長い N ベースにより導通損失は大きくなる。
短い N ベースと浅い低濃度 P エミッタが特徴である薄型基板 PT-IGBT は、最新のIGBT プロセスにより作製が可能になった。この薄型基板 PT-IGBT は従来の PT-IGBTと違い、NPT-IGBT のように浅い低濃度 P エミッタによりキャリアライフタイム制御を用いないことである。薄型基板 NPT 構造のコンセプトは、GCT や N ベース厚が 400

図付 1-7

薄型基板技術による IGBT の高性能化 [3]89ミクロン程度の高耐圧 IGBT で最初に実証された。しかし 600V から 1200V 耐圧 IGBTの理想ウェーハ厚は 100 ミクロン未満であり以前は実現が難しかった。
薄型基板プロセスの飛躍的進歩は 1996 年に報告され、その後の 600V から 1200V の薄ウェーハ PT-IGBT 開発取り組みのきっかけになった。
薄型基板 PT-IGBT は PT-IGBTと NPT-IGBT 利点を組み合わせることで、導通損失、ターンオフ速度、そして抵抗の温度係数の全てにおいて理想的な特性に近づいた。図付 1-7 に PT-IGBT と NPT-IGBT、そして薄型基板 PT-IGBT のデバイス構造と電圧印加時の電界、そして導通時の蓄積キャリア分布を示す。
IGBT は高性能化と共に省エネへの期待から生産性も求められている。提案されている新しいスケーリング側による浅い PN 接合の IGBT は、高電流密度化と損失低減、そして浅い PN 接合により作製プロセスの単純化が可能である。この新しい設計コンセプ
トは将来の IGBT の方向性を示しており、IGBT のスケーリング側と P エミッタ濃度の最適化により従来構造よりもキャリアが高注入化し高性能化が可能である [14]。例えば k=10 の場合、V-I 特性が 1000A/cm2 で 1.4V まで向上する。

90

付録２

論文および国際会議で提案されているパワー半導体の波形振動抑制構造

本論文中で提案した構造とこれまで国際会議や論文などで発表された特殊な構造による EMI ノイズ対策を波形振動の抑制原理ごとに系統化してまとめる。パワー半導体の種類ごとにみた振動に関する論文数は、IGBT に比較して PiN ダイオードが多い。この理由は制御端子のある IGBT と異なり PiN ダイオードの最大逆回復電流が制御できないことに加えて、空乏層が低濃度層の両側から伸びることから IGBT よりも低い電圧で振動を起こし易いことによるものと考えられる。
EMI ノイズを抑制するパワー半導体設計は IGBT と PiN ダイオードで共通するものと PiN ダイオードにだけ見られるものがある。共通する設計は、蓄積キャリアを残留させる設計とキャリアを注入する設計であり、この設計によりダイナミック・パンチス
ルーを防止する。PiN ダイオードのみに見られる設計は蓄積キャリアプロファイルの最適化であり、これによりカソード側の空乏層の伸びを抑えて波形振動を抑制する。またキャリアを注入させる設計には、ホールまたは電子を利用し、蓄積キャリアプロファイ
ルの最適化には、アノード側を低濃度化する設計とカソード側を高濃度化する設計がある（図付 2-1）。
次に提案されている波形振動を抑制する IGBT 設計を紹介する（表付 2-1 から表付2-4）。蓄積キャリアの残留によりダイナミック・パンチスルーによる波形振動を抑制している例は、２００２年に ABB から提案された低濃度で深い N バッファ構造を持つ
Soft

paunchthrough(SPT) と ２ ０ ０ ６ 年 に 東 芝 か ら 提 案 さ れ たStored-Charge-Controlled Over-Voltage Protection Concept (SCC-concept)、および２００８年に東芝から提案された N ベース内に局所的に高濃度 N 層を埋め込む構造である [36] [37] [21]。ホール注入により波形振動を抑制している例は、２００９年に ABBから提案された Bi-mode Insulated Gate Transistor (BIGT)構造である [38]。本構造はIGBT と PiN ダイオードの一体化により IGBT モジュールの小型化を狙ったものであるが、電圧が高くなると RC-IGBT（逆導通 IGBT）のコレクタ側からホールが注入される。電子注入とキャリア残留の両方を使っている構造は２００４年に ABB から提案された Switching-Self-clamping-Mode (SSCM) and soft punch through (SPT)であり、キャリア残留の例で紹介した SPT 構造に加えてダイナミック・アバランシェ現象による電子注入の効果も利用している [39]。
次は波形振動を抑制する PiN ダイオード設計を振動抑制分類に従い紹介する（表付
2-5 から表付 2-14）。蓄積キャリアの残留によりダイナミック・パンチスルーによる波形振動を抑制している例は、２００４年に富士電機から提案された I 層中央付近を高濃度化する Middle Broad Buffer Layer (MBBL)構造と２００７年に Infineon から提案された emitter controlled (EmCon) technology である [40] [41]。EmCon は SPT と似た構造でありどちらの方法も空乏層の伸びを抑制する。電子注入による方法には１９９５
年に紹介された P 層と I 層の間に高濃度 N 層を設けた Read-type pin-diode がある [28]。
91高濃度 N 層を設けることで、N 接合でアバランシェが発生し、I 層内に電子が注入される。ホール注入による方法には、２０００年に三菱電機から提案されたカソード電極に接するように局所的に P 層を設けた構造と２００６年に Infineon などから提案されたカソード電極から離して局所的に P 層を設けた Controlled Injection of Backside Holes(CIBH)がある [42] [43]。いずれの構造もダイオードにかかる電圧が高くなるとホールを注入する。電子注入とキャリア残留による方法は IGBT と全く同じ構造で ABB から提案されている [39]。アノード側の低キャリア密度化による方法は、１９９１年に日立から提案された soft and fast recovery diode (SFD)と２００１年にトヨタから提案された Ultra Small Qrr (USQ-Diode)がある。どちらの構造も通常濃度の P 層に加えて低高度 P 層を併用してホール注入を抑えている [44] [45]。カソード側の高キャリア密度化には２００９年に東芝から提案されたカソード側 N 層の電流経路を酸化膜で削減した構造がある [19]。この構造の特徴は振動抑制構造と逆回復時の低損失化を両立していることである。アノード側の低キャリア密度化とカソード側の高キャリア密度化の両方を使っているのが、１９９９年に ABB などから提案された複数回のプロトン照射によりライフタイムをコントロールしている Multi-Energy Proton Lifetime

ControlTechnique である [46]。
波形振動抑制ベース層の高濃度化

IGBTの波形振動抑制

キャリアの注入

電子注入
ホール注入

蓄積キャリアの残留

PiNダイオードの波形振動抑制

I層の高濃度化
キャリアの注入

電子注入
ホール注入

蓄積キャリアの残留

アノード側の低プロファイル化カソード側の高プロファイル化

図付 2－１

特殊な構造による EMI ノイズ対策

92

表付 2－１

EMI ノイズを抑制するための特殊な IGBT 構造例 1 [36]振動防止方法の ベース層の高濃度化
分類
発表年

2002

論文題目

Extending the Boundary Limits of High Voltage IGBTs andDiodes to above 8kV
M. Rahimo, A. Kopta, S. Eicher, N. Kaminski, F. Bauer, U.

著者

Schiapbach, S. Linder
研究機関／会社

ABB

コンセプト名Soft paunch through (SPT)

内容

深い低濃度層の形成

代表図

表付 2－2

EMI ノイズを抑制するための特殊な IGBT 構造例 2 [39]振動防止方法の ベース層の高濃度化とキャリア（電子）注入
分類
発表年

2004

論文題目

Switching-Self-Clamping-Mode “SSCM”, a breakthrough in
SOA performance for high voltage IGBTs and Diodes

著者

M. Rahimo, A. Kopta, S. Eicher, U. Schlapbach, S. Linder

研究機関／会社

ABB

コンセプト名Switching-Self-clamping-Mode (SSCM) and soft punch through
(SPT)

内容

アバランシェ現象の利用と深い低濃度バッファ層の形成

代表図

93

表付 2－3

EMI ノイズを抑制するための特殊な IGBT 構造例 3 [38]振動防止方法の キャリア（電子）注入
分類
発表年

2009

論文題目

The Bi-mode Insulated Gate Transistor (BIGT) A Potential
Technology for Higher Power Applications
M. Rahimo, A. Kopta, U. Schlapbach, J. Vobecky, R. Schnell, S.

著者

Klaka
研究機関／会社

ABB

コンセプト名Bi-mode Insulated Gate Transistor (BIGT)

内容

コレクタ層を部分的に削除

代表図表付 2－4

EMI ノイズを抑制するための特殊な IGBT 構造例 4 [37]振動防止方法の 蓄積キャリアの残留
分類
発表年

2006

論文題目

A New Stored-Charge-Controlled Over-Voltage Protection
Concept for Wide RBSOA in High-Voltage Trench-IEGTs

著者

T. Ogura, K.

Sugiyama, I. Omura, M. Yamaguchi, S. Teramae,

N. Yamano, S. Iesaka
研究機関／会社

Toshiba

コンセプト名Stored-Charge-Controlled Over-Voltage Protection Concept(SCC-concept)

内容

コレクタ側の蓄積キャリアを残留

代表図

94

表付 2－5

EMI ノイズを抑制するための特殊なダイオード構造例 1 [40]振動防止方法の I 層の高濃度化
分類
発表年

2004

論文題目

MBBL Diode : A Novel Soft Recovery Diode

著者

M. Nemoto, T. Naito, A. Nishiura, K. Ueno

研究機関／会社

Fuji Electric

コンセプト名Middle Broad Buffer Layer (MBBL)

内容I 層中央付近を高濃度化

代表図表付 2－6

EMI ノイズを抑制するための特殊なダイオード構造例 2 [41]振動防止方法の I 層の高濃度化
分類
発表年

2007

論文題目

1200V Emcon4 freewheeling diode a soft alternative

著者

F. Hille, M. Bassler, H. Schulze, E. Falck, H.P. Felsl, A.
Schieber, A. Mauder

研究機関／会社

Infineon Technologies AG

コンセプト名Emitter controlled (EmCon) technology

内容

深い低濃度バッファ層

代表図

95

表付 2－7

EMI ノイズを抑制するための特殊なダイオード構造例 3 [28]振動防止方法の キャリア（電子）注入
分類
発表年

1995

論文題目

How to avoid TRAPATT Oscillation at the Reverse-Recovery ofPower Diodes

著者

K. T. Kaschani, R. Sittig

研究機関／会社

Institut far Elektrsphysilr

コンセプト名

Read-type pin-diode内容P 層と I 層の間に高濃度 N 層を形成

代表図

表付 2－8EMI ノイズを抑制するための特殊なダイオード構造例 4 [42]振動防止方法の キャリア（ホール）注入
分類
発表年

2000

論文題目

A

Newly

Structured

High

Voltage

Diode

Highlighting

Oscillation Free Function In Recovery Process
著者

K. Satoh, K. Morishita, Y. Yamaguchi, N. Hirano, H. Iwamoto,A. Kawakami

研究機関／会社

Mitsubishi Electric

コンセプト名なし

内容

カソード側に P 層追加

代表図

96

表付 2－9

EMI ノイズを抑制するための特殊なダイオード構造例 5 [43]振動防止方法の キャリア（ホール）注入
分類
発表年

2006

論文題目

A Novel Diode Structure with Controlled Injection of Backside
Holes (CIBH)

著者

M. Chen, J. Lutz, M. Domeijl, H. P. Felsl, H-J. Schulze

研究機関／会社

Chemnitz University, Infineon

コンセプト名Controlled Injection of Backside Holes (CIBH)

内容

カソード側の電極に接しない部分に P 層を形成

代表図

表付 2－10

EMI ノイズを抑制するための特殊なダイオード構造例 6 [39]振動防止方法の 高濃度化とキャリア（電子）注入
分類
発表年

2004

論文題目

Switching-Self-Clamping-Mode “SSCM”, a breakthrough in
SOA performance for high voltage IGBTs and Diodes

著者

M. Rahimo, A. Kopta, S. Eicher, U. Schlapbach, S. Linder

研究機関／会社

ABB

コンセプト名Switching-Self-Clamping-Mode (SSCM) and soft punch through
(SPT)

内容

アバランシェ現象の利用と深い低濃度バッファ層の形成

代表図

97

表付 2－11

EMI ノイズを抑制するための特殊なダイオード構造例 7 [44]振動防止方法の 蓄積キャリアの残留（アノード側の低プロファイル化）
分類
発表年

1991

論文題目

A NOVEL SOFT AND FAST RECOVERY DIODE (SFD) WITH
THIN P-LAYER FORMED BY AIS ELECTRODE

著者

M. Mori, Y. Yasuda, N. Sakurai, Y. Sugawara

研究機関／会社

Hitachi

コンセプト名Soft and fast recovery diode

内容

高濃度 P 層と浅い P 層の形成

(SFD)

代表図

表付 2－12

EMI ノイズを抑制するための特殊なダイオード構造例 8 [45]振動防止方法の 蓄積キャリアの残留（アノード側の低プロファイル化）
分類
発表年

2001

論文題目

A Fast & Soft Recovery Diode with Ultra Small Qrr(USQ-Diode) Using Local Lifetime Control by He Ion
Irradiation

著者

K. Nishiwaki, T. Kushida, A. Kawahashi

研究機関／会社

Toyota motor corporation

コンセプト名Ultra Small Qrr (USQ-Diode)

内容低濃度 P 層の中に高濃度 P 層を形成

代表図

98

表付 2－13

EMI ノイズを抑制するための特殊なダイオード構造例 9 [19]振動防止方法の 蓄積キャリアの残留（カソード側の高プロファイル化）
分類
発表年

2009

論文題目

Dynamic Punch-Through Design of High-Voltage Diode forSuppression of Waveform Oscillation and Switching Loss

著者

M. Tsukuda, Y. Sakiyama, H. Ninomiya, M. Yamaguch

研究機関／会社

Toshiba

コンセプト名なし

内容

カソード側のエミッタを酸化膜で削減

代表図

表付 2－14

EMI ノイズを抑制するための特殊なダイオード構造例 10 [46]振動防止方法の 蓄積キャリアの残留（カソード側の高プロファイル化）
分類
発表年

1999

論文題目

4.5kV-Fast-Diodes with Expanded SOA Using a Multi-Energy
Proton Lifetime

Control Technique

著者

0. Humbel, N. Galster, F. Bauer, W. Fichtner

研究機関／会社

ABB, ETH

コンセプト名Multi-Energy Proton Lifetime Control Technique内容

電子線とプロトン照射によるキャリア密度の最適化

代表図

99

付録３

新構造によるアバランシェ振動の抑制効果

第７章で提案した新構造では、ダイナミック・パンチスルーの制御によりアバランシェ
振動条件に到達しなかった。寄生インダクタンスなどの回路条件によりアバランシェ振動
条件に達する場合も考えられるため、疑似定常法によりアバランシェ振動に対する新構造の効果を分析し提案した新構造はいずれもアバランシェ振動が発生し難いことが判明した（図付 3-1）。これはダイナミック・パンチスルー制御によりキャリアが残留しやすくなり、飽和振動周波数が低くなることから振動が減衰するためだと考えられる。新構造はアバラ
ンシェ振動の抑制にも効果があることが明らかになった。

図付 3-1

二次元新構造によるアバランシェ振動の抑制効果

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