2016 1/19 CiRfSE workshop @ Univ. of Tsukuba
SOI極低温増幅器一体型STJ検出器

SOI-STJ4 評価
筑波大学 素粒子実験研究室
M2 先崎 蓮2016/1/19

CIRFSE WORKSHOP 20161

極低温増幅器の導入
崩壊光探索のためSTJ検出器開発を行っているが、遠赤外光1光子検出には至っていない
 冷凍機内(3K以下)の、検出器すぐそばに前置増幅器を設置し信号増幅

300mK

3K

60K

極低温増幅器に対する要求
 3K以下で動作
 STJ検出器の信号を増幅可(電圧読出しの場合、信号幅はほとんどSTJのRCで決まる)
 冷凍機容量を駆動可能
 低消費電力(冷凍機の冷却能力: 100𝝁W @300mK, 0.7W@4.2K)

2016/1/19

CIRFSE WORKSHOP 20162

FD-SOI-MOSFET
極低温でも動作可能なトランジスタ
Fully Depleted - Silicon On Insulator MOSFET SiO2 絶縁膜上にMOSFETを形成
 寄生容量が小さい
 漏れ電流が小さく、低消費電力

2016/1/19

 チャネル層が薄く、全空乏化
 キャリアが低温下で浮遊層に溜まる
浮遊帯効果を抑制
 3K以下でも動作

CIRFSE WORKSHOP 20163

極低温でのFD-SOI-MOSFETのふるまい
FD-SOI-MOSFET: 極低温では特性が変化する 閾値電圧の上昇
 移動度上昇による電流値の増加

室温
3K

室温
3K

 性能の劣化はなく、特性変化を考慮すれば極低温でも十分使用できる
2016/1/19

CIRFSE WORKSHOP 2016

4

SOI増幅回路一体型STJ検出器(SOI-STJ)
SOI回路基板上にNb/Al-STJ検出器を直接形成した増幅回路一体型の検出器

 検出器-増幅回路間の配線が不要
 S/Nの向上が期待

2016/1/19

CIRFSE WORKSHOP 2016

5

SOI-STJ 増幅回路開発の現状
SOI-STJ3増幅段

これまでの回路のデザイン
バッファ段

 電流源負荷のソース接地増幅段
 高い増幅率 後段にバッファ段
出力入力 出力インピーダンスを下げる
 高い出力容量(冷凍機配線)でも駆動可 検出器-回路間はAC接続
 それぞれ独立にバイアスを印加することが可能➡ 検出器容量を考慮すると信号が回路側へ流れない
カップリングコンデンサ

STJ検出器

回路層~数十pF~数百pF(𝟏𝟎𝟎 × 𝟏𝟎𝟎𝝁𝒎𝟐 )2016/1/19

CIRFSE WORKSHOP 20166

新しい回路デザイン
前回回路の問題点を踏まえ、新たに回路を設計した

SOI-STJ4

変更点
 カップリングコンデンサを排除
 外付けのコンデンサで対処

 キャパシタンスのフィードバック 回路側のインピーダンスを下げる

ミラー効果
入力端子

出力端子

C-A

ソース接地増幅段 + フィードバック

2016/1/19(A-1)C
バッファ段

CIRFSE WORKSHOP 20167

光応答のシミュレーション

1nF
STJのバイアス~ + 0.5mV 外付けのコンデンサで電位を浮かせる

2016/1/19

 入力端子電圧は増幅回路のバイアスで決まる

CIRFSE WORKSHOP 20168

光応答のシミュレーション
STJ検出器の回路モデル

 検出器容量: 1nF

 信号電流源: 10nA @ 1mV リーク電流源: 1nA @ 1mV
電流源は動作領域を直線で近似しモデル化

2016/1/19

CIRFSE WORKSHOP 20169 リーク電流: 1nA@1mV STJ容量: 1nF

光応答シミュレーション 結果
信号電流源
電流変化

信号電荷量 ~ 10nA × 3us ×1/2 = 15fC
~ 9photon(456nm,Gal=10, 𝚫=1.55meV)

STJ下部
電圧変化

~18uV
信号幅 ~0.1ms
STJのバイアス~1mV

STJ上部
電圧変化

増幅器出力電圧変化

2016/1/19

ほぼ変化なし ≤ 𝑶 𝒏𝑽~1.5mV

CIRFSE WORKSHOP 201610極低温での性能試験
 増幅段、バッファ段それぞれ独立に性能試験を行った(室温,3K)

バイアス電圧出力
入力

2016/1/19

CIRFSE WORKSHOP 201611

増幅段 性能試験(室温・冷凍機内)
 増幅率のバイアス依存性

1.8V
V2V3出力

入力0.0V V2 = 0.15V, V3 = 1.20V で~55倍 (※1MΩ read-out) シミュレーション値と比べ、V3で10%程度ずれ

2016/1/19

CIRFSE WORKSHOP 201612

増幅段 性能試験(3K) 増幅率のバイアス依存性

1.8V
V2V3出力

入力0.0V V2 = 0.4V, V3 = 1.55V で~60倍 (※1MΩ read-out) バイアスを定めれば室温時とほぼ同じ性能が得られる

2016/1/19

CIRFSE WORKSHOP 201613

増幅段 性能試験(3K)
動作バイアス点でのFETのI-V特性

 待機電圧値[V]

室温シミュレーションとTrTEG 3K測定データとの比較
ただしTrTEGデータは素子のW/Lで規格化した

1.80
0.15  0.40

1.20  1.550.59  0.76

0.59  0.76

4.5 uA 5.5 uA
0. (GND)
 消費電力 ~ 9.9uW ≤ 100uW
 最低温ステージでも動作可能

2016/1/19

 低温時も飽和領域で動作 室温時と低温時、どちらもI-Vカーブ上のほぼ同じ領域で動作
CIRFSE WORKSHOP 201614

増幅段 性能試験(3K) 待機電圧値[V]1.800.15  0.40

1.20  1.55

0.59  0.76

0.59  0.76

4.5 uA 5.5 uA
0. (GND)
 消費電力 ~ 9.9uW ≤ 100uW
 最低温ステージでも動作可能

2016/1/19

 低温時も飽和領域で動作 室温時と低温時、どちらもI-Vカーブ上のほぼ同じ領域で動作
CIRFSE WORKSHOP 201615

増幅段 性能試験(3K) 待機電圧値[V]1.800.15  0.40

1.20  1.55

0.59  0.76

0.59  0.76

4.5 uA 5.5 uA
0. (GND)
 消費電力 ~ 9.9uW ≤ 100uW
 最低温ステージでも動作可能

2016/1/19

 室温時と低温時、どちらもI-Vカーブ上のほぼ同じ領域で動作
CIRFSE WORKSHOP 201616

バッファ段 性能試験(室温・冷凍機内)
 周波数依存性

1.8V

V４

入力

出力

V50.0V シミュレーションは出力容量500pFを仮定
 V4 = 1.0V, V5 = 0.7V で ~𝑂(105 𝐻𝑧) 程度まで冷凍機容量を駆動可能
2016/1/19

CIRFSE WORKSHOP 201617

バッファ段 性能試験(3K) 周波数依存性

1.8V

V４

入力

出力V50.0V
 V4 = 1.4V, V5 = 1.00V で ~𝑂(105 𝐻𝑧) 程度まで冷凍機容量を駆動可能
 バイアスを定めれば室温時と同じ性能

2016/1/19

CIRFSE WORKSHOP 201618

増幅段 性能試験(3K) 待機電圧値[V]1.800.061 mA
 0.41 mA
1.00  1.40

0.32  0.46
0.70  1.00

0. (GND)
 消費電力 ~ 0.74mW ≥ 100uW  低温時も飽和領域で動作 最低温ステージでの動作は負荷  室温時と低温時、どちらもI-Vカーブ上のほぼ
 3Kステージで動作同じ領域で動作
2016/1/19

CIRFSE WORKSHOP 201619

増幅段 性能試験(3K) 待機電圧値[V]1.8061 uA 0.41 mA
1.00  1.40

0.32  0.46
0.70  1.00

0. (GND)
 消費電力 ~ 0.74mW ≥ 100uW  低温時も飽和領域で動作 最低温ステージでの動作は負荷  室温時と低温時、どちらもI-Vカーブ上のほぼ
 3Kステージで動作
同じ領域で動作2016/1/19

CIRFSE WORKSHOP 2016

20

まとめ
 崩壊光探索のため超伝導トンネル接合光検出器の開発研究を行っている。
しかし、遠赤外光1光子検出には至っていない 極低温前置増幅器の開発研究
 FD-SOI-MOSFETを使った増幅回路一体型STJ検出器(SOI-STJ)

 前号機の問題点を踏まえ、新たな増幅回路を設計した(SOI-STJ4)
 ソース接地増幅+フィードバック+バッファ回路
 検出器-回路間のカップリングコンデンサは排除

 SOI-STJ4の増幅段、バッファ段の低温(3K)特性を評価した
 3K以下で動作  バイアスを調節すれば室温時と同程度の性能で動作
 冷凍機容量を駆動可能  ~𝑂(105 𝐻𝑧) 程度まで冷凍機容量(~500pF)を駆動
 低消費電力  アンプ段: ~9.9uW ≤ 最低温ステージ, バッファ段: ~0.74mW≤ 3Kステージ
 STJ信号を増幅可能  シミュレーションでは信号幅0.1msを~1mV程度まで増幅

2016/1/19

CIRFSE WORKSHOP 201621

2016/1/19

CIRFSE WORKSHOP 201622

光応答シミュレーション 結果

 信号: 10nA@1mV STJ容量: 1nF

 リーク電流による出力の変化
リーク電流 1nA

STJ下部
電流変化

信号電流の変化

増幅器出力
電圧変化
リーク電流 100pA

STJ下部
電流変化
増幅器出力
電圧変化

2016/1/19

リーク電流による出力変化はなし

CIRFSE WORKSHOP 201623

光応答シミュレーション 結果
 STJ容量による出力の変化
STJ下部
電圧変化

 信号電流: 10nA @1mV リーク電流: 10nA@1mV STJ容量: 1nF, 100pF, 10pF
 容量が小さいほど信号幅は短く、電圧変化は大きくなる

STJ上部
電圧変化

2016/1/19

CIRFSE WORKSHOP 2016

増幅器出力電圧変化

24増幅段 性能試験(3K) 信号波形(Average 512)
入力

バイアス電圧：V2 = 0.15V, V3 = 1.20V

1mV
80mV

出力2msec

2016/1/19

CIRFSE WORKSHOP 201625

増幅段 性能試験(3K) 出力端子 DC電圧特性測定

 バッファ段をプローブとして使用
 バッファ段出力を測定
 バッファ段の入出力特性から、アンプ段出力電圧を逆算

2016/1/19

CIRFSE WORKSHOP 201626

増幅段 性能試験(3K) 出力端子 DC電圧特性測定 バッファ段出力

2016/1/19

CIRFSE WORKSHOP 201627

増幅段 性能試験(3K) 出力端子 DC電圧特性2016/1/19

CIRFSE WORKSHOP 201628

バッファ段 性能試験(3K) DC電圧特性

2016/1/19

CIRFSE WORKSHOP 201629

TrTEG I-V
 NMOS source-tie
𝑊
𝐼𝑑𝑠 ∝𝐿′𝐼𝑑𝑠
=

2016/1/19

CIRFSE WORKSHOP 2016

𝑊′𝐿′𝑊
𝐿𝐼𝑑𝑠

30

TrTEG I-V
 NMOS body-tie
𝑊
𝐼𝑑𝑠 ∝𝐿′𝐼𝑑𝑠
=

2016/1/19

CIRFSE WORKSHOP 2016

𝑊′𝐿′𝑊
𝐿𝐼𝑑𝑠

31

TrTEG I-V
 PMOS source-tie
𝑊
𝐼𝑑𝑠 ∝𝐿′𝐼𝑑𝑠
=

2016/1/19

CIRFSE WORKSHOP 2016

𝑊′𝐿′𝑊
𝐿𝐼𝑑𝑠

32