CiRfSE workshop
筑波大学 数理物質科学研究科
木内健司

1outline•

FD-SOIトランジスタの低温特性••

STJの容量と増幅器••

STJの容量測定

SOI前置増幅器の設計••

SPICEモデル構築

シミュレーションまとめFully-Depleted
Silicon-On-Insulator technology
GS

Dinsulation layer•

SOI-wafer
Fabricated by Lapis semiconductor 0.2um FD-SOI process•

FD-SOI FET: Low noise and low power dissipation•

The source body tie structure(ST) of the FD-SOI FET••The body is connected with the source to stabilize bodypotential

This FET shows an excellent performance at 4.2 K (*)* H. Nagata et al. AIP conference proceedings, vol.1185, pp267-270,2009•

We conﬁrmed that the FD-SOI FETs operate at 100 mK

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FD-SOI FET Id-Vg curve
Id-Vg curve of W/L=10um/0.4um at |Vds|=1.8V (saturation region)
PTEG2nMOS
12NS3 Vd=1.80V
Ids [A]Ids [A]

PTEG2pMOS
10PS3 Vd=0.00V
10-3
10-4

10-4

TEMPERATURE

10TEMPERATURE

10-5

roomset

-5

10-3

3K

roomset

-6

10

10-6

3K

10-7

10-7

10-8

10-8

10-9

10-9

10-10
10-11

10-10
-2-1.5-1-0.5

10-120Vgs [V]00.5

11.5

2Vgs [V]

PMOS、NMOS共に非常に良い特性を示している
キャリア密度の減少による閾値の上昇、移動度上昇によるgmの上昇が見られる
4FD-SOI FET Id-Vd curve
Id-Vg curve of W/L=10um/0.4um at |Vgs|=2V0.0014Ids [A]

PTEG2nMOS
12NS3 Vg=2.00V

Ids [A]

PTEG2 pMOS
10PS3 Vg=-0.20V

0.00120.00180.002

TEMPERATURE
roomset3K0.00160.001

0.00140.00120.0008TEMPERATURE

0.001

roomset0.00060.00083K

0.00060.00040.00040.00020.00020-2-1.5-1-0.50Vds [V]000.511.52Vds [V]Vds=0 V(線形領域)に於いて非線形な振る舞いを示す
The LDD 構造(FETのoﬀ leakを減らす構造)によるものであることが判明した
基本的にアナログ回路では飽和領域のみを使うので問題無い
5

The size dependence of the Id•

Measured W and L range: W=1-10um and L=0.4-5um

2.4

Nch-ST L=0.4um
Nch-ST L=1um

2.2

Nch-ST L=5um
Pch-ST L=0.4um

2

L difference L[um] VS Ids(3K)/Ids(Room) |Vds| = |Vgs| = 2.0V

Ids(3K) / Ids(room)

Ids(3K) / Ids(room)

W difference W[um] VS Ids(3K)/Ids(Room) |Vds| = |Vgs| = 2.0V

Pch-ST L=1um

Nch-ST W=1um

2.4
2.22

1.8

1.8

1.6

1.6

1.4

1.4

1.2

1.2

2468

10W [um]

Nch-ST W=10um
Pch-ST W=1um

Pch-ST L=5um

1Nch-ST W=2um

10

Pch-ST W=2um
Pch-ST W=10um

12345L [um]Id比(3K/300K)を見る限りW依存は比較的少なく、L依存が大きいことが予想される。
Lごとに異なるSIMモデルを構築して対応する予定。
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The readout circuit for STJ
3He refrigerator
STJ

Ortec 142c

STJの出力を室温の電荷積分型アンプを使用して測定した。
465nm x 4光子の入力に対する出力がノイズの3倍程度と得られた。
1光子検出には読み出し部の改善が必要である。
特に低温アンプの導入が伝送損失やアンプの雑音を下げる上で有効である。
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Capacitance of the STJ
very preliminary

STJの容量が面積のみに依存すると仮定すると、Call = CRO + CST J ⇥ Length2
CRO : Cap. of readout line
CST J : Cap. of ST J in unit area•

配線容量(0.8nF)はすでに差し引いたものをプロットした。

•2
C=34±4(fF)⇥Area(µm) と見積もられる。
STJの容量は STJ•

差し引き切れていない容量と合わせて、配線容量は 1.1 ± 0.1 nF•

20⇥20µm2の面積を持つSTJの容量はおよそ 14 ± 2 pF と予想される。

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Design of the readout circuit
3He refrigerator
0.3K

3K

FD-SOI amp@3K60KSTJBuﬀeramp

Cf
CST JCLSTJ
FD-SOI amp•

3He冷凍機には3つの温度ステージがある: 300mK, 3K and 60K•

STJは300mKステージで運転される。

•FD-SOI 前置増幅器は3Kステージで動作させる。

•

バッファ回路を60Kステージに置いて冷凍機の配線容量を駆動する•

次回MPWランで作製するアンプの目標は1.3umの単一光子検出9Candidate of op-amp
designThe telescopic cascode structure is employed
Low noise, low power dissipation and fast response

minimize 1/f noise:W/L=100u/10u

W/L=2u/0.4u
Frequency response
2u/0.4u
Precise current mirror: W/L = 1u/10u10Simulation result
8.5

output for 1nAx2us signal

output (mV )

1pF
5M⌦

STJSignal
1.6mV

Output6.9time (µs)•SPICE simulation(*) is performed with room temperature condition* Supported by VLSI Design and Education Center(VDEC), the U. Tokyo in collaboration
with Synopsys, Inc., Cadence Design Systems, Inc., and Mentor Graphics, Inc.

5M⌦•

フィードバック容量、および抵抗は1pF and•

STJのリーク電流は400pA@0.4mVを仮定した•

検出器の容量、読み出し配線の容量はそれぞれ50pF•1nA x 2us = 2fC (600nm single photon) の電荷入力に対して1.6mVの出力が得られた

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まとめ•

Nb/Al-STJとSOIアンプの統合を目指す。
•八木: FETの特性評価とSPICEモデル構築用I-V測定•

先崎: SOI-STJ4の評価•

森内: STJの容量測定と評価系の構築•

木内: 次期SOIアンプの設計•

SOI-FETは低温で非常に良い特性を示し、SPICEモデルの構築が完了した。

•アンプ部はシミュレーション上は1.3uの単一光子を測定可能であることを確認した。
ただし、アンプ前(STJ+配線)の容量を50pFにする必要がある。

•アンプの周辺回路の設計を行うと共に、種々の改善を模索中。
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