LVDS Application and Data
Handbook

High-Performance Linear ProductsTechnical Staff

Literature Number: JAJD001
WAS SLLD010
November 2004

SLLD009 翻訳版

目

次

第1章 データ伝送の基礎 ................................................................................................................1-1
伝送ラインとその特性 ..............................................................................................................................................1-2
シングルエンド対差動 ..............................................................................................................................................1-3
ポイント･ツー･ポイント、マルチドロップ、およびマルチポイント･バス .............................................................1-5
規格化の利点.............................................................................................................................................................1-6
644対644a対LVDM対M-LVDS ..................................................................................................................................1-7
LVDS/M-LVDSの要約................................................................................................................................................1-8

第2章 LVDSおよびM-LVDSのライン･デバイスの特性と特長...........................................................2-1
ドライバ出力電圧......................................................................................................................................................2-1
差動入力電圧スレッシュホールド ............................................................................................................................2-2
同相入力電圧範囲......................................................................................................................................................2-3
信号レート ................................................................................................................................................................2-4
電力消費 ....................................................................................................................................................................2-6
電源電圧 ....................................................................................................................................................................2-8
信頼性........................................................................................................................................................................2-8
内蔵終端抵抗.............................................................................................................................................................2-8
フォールトトレランスとフェィルセーフ..................................................................................................................2-9
活線挿抜（ホットプラグ）...........................................................................................................................................2-9

図
図1-1. 各種インターフェイスのおよその信号レート対伝送距離..............................................................................1-1
図1-2. イニシャル波の回路モデル ............................................................................................................................1-2
図1-3. ラインと負荷の境界 .......................................................................................................................................1-3
図1-4. 反射波の例......................................................................................................................................................1-3
図1-5. シングルエンドのインターフェイス回路構成図 ............................................................................................1-4
図1-6. 差動インターフェイス回路構成図..................................................................................................................1-4
図1-7. ポイント･ツー･ポイントのデータ･インターチェンジ回路............................................................................1-5
図1-8. マルチドロップのデータ･インターチェンジ回路 ..........................................................................................1-6
図1-9. マルチポイントのデータ･インターチェンジ回路 ..........................................................................................1-6
図1-10. TIA/EIA-644ドライバ出力試験回路 ..............................................................................................................1-7
図1-11. TIA/EIA-644-Aドライバ出力試験回路 ..........................................................................................................1-7
図1-12. 差動信号の負荷電力の比較 ..........................................................................................................................1-8
図1-13. TIA/EIA規格の電圧範囲 ................................................................................................................................1-9
図2-1. VODの定義.......................................................................................................................................................2-1
図2-2. ドライバ同相出力電圧の測定用回路 ..............................................................................................................2-1
図2-3. LVDSおよびM-LVDS差動入力信号スレッシュホールド................................................................................2-2
図2-4. 差動ライン･レシーバの同相除去試験 ............................................................................................................2-3
図2-5. TIA/EIA-644-A信号品質推奨条件....................................................................................................................2-5
図2-6. MC100LVEP111とSN65LVDS116の電力比較...............................................................................................2-6
図2-6. MC100LVEP111とSN65LVDS116の電力比較...............................................................................................2-7
図2-8. 電圧モードおよび電流モード･ドライバの、正規化電力対スピードの比較...................................................2-7
図2-9. パワーアップ/ダウン時の波形......................................................................................................................2-10

表
表2-1. 差動信号規格のノイズ電圧許容度..................................................................................................................2-4

第１章
データ伝送の基礎
データ伝送とは、その名の示す通り、データをある場所から「どこまで遠く?」とは、データの送り手と受け手間の物理的な別の場所へ移す手段のことです。それを実現する最適の伝送方

距離に関することです。この2つの主要なシステム･パラメータ式を選択するには、多くのシステム･パラメータを評価する必要に関して考察すると、考えられるソリューションをかなり絞りがあります。ここで最初に考慮すべき2つの事項は、「どれだけ込めるのが通例です。図1-1は、よく知られたいくつかのデータ

速く?」と「どこまで遠く?」です。「どれだけ速く?」とは、信号レートすなわち1秒あたりに伝送されるビット数になります。

伝送方式の速度と距離範囲について示します。

10000

CML/ECL

Signaling Rate – Mbps

LVDS

CML/ECL

1000
M–LVDS

100

485/422

LVDS
SSTL
GTLP
GTL/BTL
CMOS/TTL

M–LVDS101

485/422

0.1
0.1

1

10

100

1000

10000

Distance, Meters

図1-1. 各種インターフェイスのおよその信号レート対伝送距離
図1-1で分かるように、伝送距離が増加するにつれて信号レー

約30メートル以上かつ50Mbps以下のデータ伝送が必要な場

トは低下していきます。最長の伝送距離においては定常状態損

合、差動信号方式のTIA/EIA-422およびTIA/EIA-485を検討すべ失が重要な要素になります。その一方で、距離が増加するにつきです。これらのインターフェイスは、高差動出力、高感度レ

れて、信号レートを制限する主要な要因は時間的な変化になり

シーバ、および最大7Vのグランド･ノイズまで動作する能力のます。ケーブル帯域の限界は信号の遷移時間を劣化させ、インため、装置間を長距離で直結するのに最適です。TIA/EIA-422

ターシンボル干渉(ISI)を引き起こし、伝送距離が増加した場合

およびTIA/EIA-485は近い値の電圧を使用しますが、それらがサの最大信号レートを低下させる主要な要因になります。

ポートできるバス構成は異なります。TIA/EIA-422はマルチド

また、図1-1は次のことも示しています。すなわち、伝送距離が短く(< 0.5m)信号レートが中程度の場合、バックプレーン･ト
ランシーバ･ロジック(BTL IEEE1194.1)、ガンニング･トラン

ロップ(1ドライバと多数のレシーバ)動作に使用され、TIA/EIA485はマルチポイント伝送(多くのドライバおよびレシーバ)が可能です。

シーバ･ロジック(GTL)、およびガンニング･トランシーバ･ロ
ジック･プラス(GTLP)を含む汎用のシングルエンド･ロジック
は、インターフェイスに十分なソリューションを提供できます。
伝送距離がそれより増加すると、より高い電圧振幅や差動信号の方式がデータを転送します。

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1-1

50Mbpsより高い信号レートや低消費電力アプリケーションに2.

導線の寸法すなわち、信号線と帰線間の距離およびその周は、低電圧差動信号方式(LVDS)あるいはマルチポイント低電圧

辺の絶縁体が一定であること。伝送ラインによる解法は、

差動信号方式(M-LVDS)が魅力的なソリューションを提供しま

伝送路に沿った各微小部分が電気的に等しく、かつ微小部す。1996年に導入され、TIA/EIA-644で規定されるLVDSは、ポ分をゼロに収束させたモデルに基づいています。伝送路にイント･ツー･ポイントあるいはマルチドロップのバス方式にお沿った物理的特性に不連続性があれば、多伝送ラインモデ

いて高信号レートと低消費電力を実現します。TIA/EIA-899で規ルあるいは分布定数による解法が必要になります。

定されるM-LVDSは2002年に導入され、マルチポイントのアプ

上の2条件によって、分布容量(単位長あたり)Cと分布インダ

リケーションに上記と同様の利点を提供します。LVDSとM-

クタンスＬによって特性が決まる理想伝送ラインとして相互接

LVDSに関する上記の利点、優れた特長、およびアプリケーショ

続をモデル化できます。下記の特性には優れた近似結果が得らンが本ハンドブックの主題です。

れています。

信号レート条件がLVDSの能力を超える場合、電流モード･ロ•

理想伝送ラインには特性インピーダンスがあり、ライン

ジック(CML)すなわちエミッタ･カップルド･ロジック(ECL)およ

上のあらゆる点における電圧と電流は、Z0 = v/iで関係づ

びポジティブECL(PECL)の両ファミリが主に使用されます。

けられます。特性インピーダンスは実数(抵抗)であり、–
R0 = √L/C Ωです。

ECL/PECLデバイスは10Gbpsの信号レートも可能です。この高速性は大消費電力という犠牲のもとに実現されます。

•

理想伝送ラインの単位長あたりの遅延時間は一定であ–り、ν0 = √LC Ω 秒/長の値になります。

•

理想伝送ラインは無損失であり、ラインに沿って入力信伝送ラインとその特性
LVDSの出力電圧は一方のロジック状態から他方へ260psでス号の減衰がありません。

イッチできるので、ほとんどのアプリケーションにおいて、そのインターフェイスは分布定数回路としてモデル化しなければラインドライバが出力状態を変えると、イニシャル(最初の)なりません。このモデルは、大部分のユーザが解析に苦労する

電圧波が伝送ラインに発されます。このとき、ドライバ出力特ものです。しかし幸運なことに、ほとんどのアプリケーション

性と伝送ラインの特性インピーダンスが、電圧および電流波形のユーザは伝送ラインモデルを相互接続に適用できます。多くを決定します(図1-2参照)。

の文献が伝送ラインの特性と数式について解いていますので、
ここではその要約だけを示します。
伝送ラインモデルをLVDSデバイス間の相互接続に適用するには、満たすべき2条件が必要になります。
1.

理想伝送ラインモデルでは、イニシャル波は無限に伝播し続
けようとします。しかし、実際の回路には終端があるため、イ
ニシャル波は負荷抵抗 RLに出会います(図1-3参照)。この点において存在する全信号電力は、しばらく前に入力された電力に等しく、Pi = v2i / ROになります。負荷における電力はPL = v2L / ROで相互接続する回路の物理的寸法が信号の最短波長(最高周あり、エネルギーは一定のはずですから、v2i /RO = v2i / ROと思う波数)に比較して長いこと。バイナリ信号の最高周波数成

かもしれません。しかし、RO が RLより大きく、かつ入力電圧分は、ロジック状態間を遷移する電圧(あるいは電流)で決と負荷にかかる電圧が等しいとすると、負荷にはラインに入力

まります。そのため、立ち上がり･立ち下がり時間がドラされた以上の電力があることになります。しかし、エネルギー

イバ出力電圧の重要パラメータになります。なぜなら、回不変の法則からそれはあり得ず、電力の一定性のゆえにv2i / RO =路内で最も高速な信号変化がこのポイントで生じるからで

v2L / RL + v 2r / ROのように欠けていた項があることを意味します。

す。相互接続する回路の遅延時間が信号の10%−90%遷移

ここで、v r2 / ROは負荷によって吸収されない電力であり、伝送時間の3倍以上であれば、一般にその回路は伝送ラインとラインに反射されます。

してモデル化するのに十分長いと言えます。

t=0
RS

+
vS

ii

+
RO

vi

vi (t = 0+) = v s

R0
R0 + Rsvi–
t=0

図1-2. イニシャル波の回路モデル
1ソリューションの1つとして文献4を参照願います。

1-2

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t=0

ii

RS

+
vS

RO

+

+

vi

vL

–

–

RL

図1-3. ラインと負荷の境界

わずかな代数的処理により、エネルギー的平衡を維持するの伝送ラインが理想的で無損失ならば、どれほどケーブルが長vr RL — RO––
– になります。これはに必要なvrとviの比を表すと、–
vi = R
L + RO

くても制限が無く、入力信号を回復できることになります。し負荷の電圧反射係数と定義され、しばしばρvLと記されます。

信号レートは低下します。これは、理想伝送ラインモデルには

かし、図1-1に示すように、ケーブル長が増加するにつれて最大含まれない2次効果に起因します。表皮、近接、誘電損失、お例：図1-4は、150Ωで終端した1mのケーブルを出力抵抗100Ωのよび放散損失の各効果は、すべてラインの主要なパラメータに

2V信号源でドライブする例です。t = 0において、1ボルトのイニ影響し、信号を劣化させます。これらの効果については実験的

シャル電圧波が信号源で発生しています。これは信号源と伝送に評価するのが最善であり、本文献のアプリケーションの章でラインの特性インピーダンスの100Ωで2Vを分圧したものです。

そのガイドラインを述べています。

この電圧波はケーブルを5ns/mで伝播し、150Ωの負荷抵抗に到達します。その瞬間、vr = vi × ρvL = 0.2Vの反射が発生します。反

シングルエンド対差動

射電圧はviに加わり、RLの両端の電圧はvi + vr = vi (1 + ρvL) = 1.2Vになります。反射波は信号源に向かって戻り、信号源では反射

先に、シングルエンド方式データ伝送(BTL、GTL、GTLP、係数が0と書いてあるので、100Ωの信号源抵抗がすべての信号

TIA/EIA-232などで採用)と差動方式データ伝送(TIA/EIA-422、電力を吸収します。

TIA/EIA-485、TIA/EIA-644(LVDS)などで使用)について述べました。これらの伝送方式には長所と短所があります。

100 Ω

t=0

+
R0 = 100 Ων = 5 ns/m

2V

ii

+

+

Vi

VL

–

–

150 Ω

1m

PVL =

150 – 100= 0.2
150 + 100PVS =100 – 100=0
100 + 100

VI
1.2 V

1V

0

5

10

15

20 ns

10

15

20 ns

VL
1.2 V

0

5

図1-4. 反射波の例

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1-3

ラインのあるシリアル･コミュニケーションのような、低速PC

シングルエンド方式データ伝送

アプリケーションで見られます。
シングルエンド伝送は、情報チャネルごとに1本の信号ライン、および多数の情報チャネル用に1本の共通グランド帰線を使用しています。図1-5はシングルエンド伝送システムの電気的構成図を示します。シングルエンド･レシーバは、その入力におけるグランドを基準にしたシングル入力ライン電圧により、ロジック状態を判定します。

シングルエンド伝送の主な短所は、高信号レートあるいは長伝送距離の場合に比較的ノイズ特性が弱いことです。なぜなら、回路に結合したノイズが信号電圧に加わり、それがデータ･エラーになりやすいからです。シングルエンド回路の信号ラインは、
電界を輻射および受信するアンテナとして作用します。その一方で、回路周辺に形成された領域は磁界のアンテナになります。

シングルエンド伝送の長所は、その単純さと導入費用の安さ

図1-5に示す電圧源V Nは、この高周波電磁界結合を表します。

です。シングルエンドのシステムは、1信号あたり1ラインだけ

シングルエンドのインターフェイス回路は、一般に他の回路とが必要になります。それゆえ、ケーブルとコネクタの費用が信帰線を共有します。そのため、グランド電流の変化が作り出す号レートや伝送距離よりも重要な場合に理想的です。このトレーVGで表されるグランド雑音電圧成分もあります。このノイズは

ドオフは、パラレル･プリンタ･ポートや多くのハンドシェーク･

一般に低周波(例えば主電源からの60Hz)です。

DriverReceiver

VN

Signal Line

–+

+

+

VO

VI = VO + VN +VG

VG

–

–

+–

Signal Return

図1-5. シングルエンドのインターフェイス回路構成図

この伝送モードには、シングルエンドと比較していくつかの差動方式データ伝送

重要な長所があります。図1-6では、差動入力電圧VIDに起因す
差動伝送は各情報チャネルに信号ラインのペア(対)を使用する基本的な長所が見られます。ノイズ源のVNとVGは、シングル

ることで、シングルエンド方式の多くの短所に対処しています。

エンド回路の場合と同様に入力信号のV IAとV IBに加わります。

図1-6は差動伝送システムの電気的構成図を示します。差動ドラ

しかし、その2入力電圧の差をとると、必要な信号からコモン･

イバは相補出力のペアを使用して、伝送すべき状態を出力しま

ノイズ項が相殺されます。これを差動レシーバは実現するととす。差動レシーバはグランドとの比較ではなく、信号ペア間のもに、小さな差動入力電圧スレッシュホールドで大きなSN比を

電位差を検出して、その出力状態を設定します。

得ています。

Driver––VN
VN

Receiver

+
VID

+

VOA

VIA

VOB

VIA = VOA +VN +VG
VIB = VOB +VN +VG
VIA –VIB = VOA –VOB = VID

VIB

+

VG

–
Signal Return

図1-6. 差動インターフェイス回路構成図

1-4

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各信号ラインと結合するVNは等しいか、ほぼ等しいと推定されます。また、互いに近接した差動信号ペアは一般に同じノイポイント･ツー･ポイント、マルチドロップ、およびマルチポイント･バス

ズ源にさらされます。したがって、信号ラインを互いにより線にすると、この長所が活用できます。このようにして、電界へ

それぞれの電気的なインターフェイス設計は異なりますが、の露出を同程度にできます。同時に、より合わせによってでき

インターフェイス問題はいくつかの共通のトポロジーあるいはる近傍のループの極性が逆になり、磁界との結合による起電力

アーキテクチャーに分類できます。共通の媒体によって物理的を相殺できます。

に相互接続されたドライバとレシーバの数量がアーキテクチャー

ノイズ耐性に加えて、差動回路が輻射するノイズはシングル
エンド回路よりもかなり少なくなります。これは主として、各信号ペアのラインにおける相補電流が、相互に発生した電界を相殺することによります。また、信号帰線を巡回する同相電流を決定し、使用可能なインターフェイス方式を制限し、ライン回路に関する必要条件を与えます。

ポイント･ツー･ポイント
ポイント･ツー･ポイント･インターフェイスは、2本のみの伝が少ないため伝導ノイズも低くなります。
差動信号システムは、コストおよびチップとハードウエア接続上の複雑さが増し、シングルエンド･インターフェイスの場合のおよそ2倍になります。しかし、信号レートと回路数が増加するにつれ、シングルエンド方式を機能させるためにグランド線を追加することに比べれば、この2倍ということは短所でなくなります。したがって、10Mbps以上あるいは0.5mやそれ以上の距離では、差動方式でないデータ･インターフェイスはほとんど見られません。

送媒体の接続で構成されます。この構成では、1個のドライバと1個のレシーバによるシンプレックス接続(単方向伝送)、ある
いは両端でトランシーバが動作する半2重(双方向伝送)が可能です。ポイント･ツー･ポイント接続は、性能の観点から最適の構成が可能です。ポイント･ツー･ポイント接続は、メインライン
上での分岐および他の不連続性がなく、可能な範囲での最高のサンプリングレートが得られます。図1-7は、差動ポイント･ツー･
ポイント単方向接続および半2重接続を示します。

Rt

DriverReceiver

Point-to-Point Simplex

DriverRt

Rt

Receiver

Point-to-Point Half Duplex
DriverReceiver

図1-7. ポイント･ツー･ポイントのデータ･インターチェンジ回路

マルチドロップ合ラインの最遠端にあります。ポイント･ツー･ポイントと同様に、マルチドロップは単方向伝送になります。マルチドロップ

マルチドロップあるいは分散型単方向ディストリビューショによる通信は、1個のマスターが複数のスレーブに同じ情報を

ン･バスは、次に一般的な相互接続のアプローチです。マルチド同時伝達する必要がある場合に一般的です。図1-8は差動マルチ

ロップ･バスは、1個のドライバと複数のレシーバが主伝送ライ

ドロップ接続を示します。

ンで接続している構成です。そのライン終端は、ほとんどの場

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1-5

Rt

DriverReceiver

Receiver

Receiver

Receiver

図1-8. マルチドロップのデータ･インターチェンジ回路
ステーションの物理的な位置によっては、他のシステム･トポ

マルチポイント

ロジーも必要です。しかし、伝送ラインモデルを採用したなら最後に述べるアーキテクチャーはマルチポイント通信です。

ば、これら3種類の基本的な相互接続およびリピータ(中継器)やこれはマルチプレックスとも呼ばれます。マルチポイント･バス

コンセントレータ(集中器)を用いて構築し、ひとつの伝送ライ

は、共通伝送ラインに接続する3個以上のステーションあるいンのセグメントに接続するステーション間の電気的パスをクリー

はノードで構成され、その中の2ノードが通信を確立します。

ンに維持しなければなりません。これらのハイブリッド構造のこのライン回路の電気的な必要条件はポイント･ツー･ポイント

データ･フロー処理は複雑であり、本ハンドブックの範囲を超え

半2重接続と同じですが、リスン･オンリー、トーク･オンリー、ています。

およびトーク･アンド･リスン･ステーションの数の融通がききます。図1-9はマルチポイント接続を示します。

Rt

Rt

DriverReceiver

DriverReceiver
Receiveror Driver

Receiveror Driver

Receiveror Driver

図1-9. マルチポイントのデータ･インターチェンジ回路

規格化の利点

規格化しないと、ねじ、ナット、電球、タイヤ、およびコン
ピュータ部品のような共通品目が極端に高価になり、その代用

データ伝送とは、その名の示す通り、データをある場所から品を探し出すのはより困難になります。規格化しない場合のコ

別の場所へ移すことです。これを実現するには、送り手と受け

ストアップと代用品探しがどれだけ困難になるか、その単純な手が次の項目に関して合意しなければなりません。すなわち、例が蛇口のバルブ･ステムです。ローカル･ビルディング･センター

伝送レートの名目値、情報−ビットマップ･パターン、通信プロ

や上下水道供給会社には非常に多くの製品があり、まったく同一

トコル、およびバスのロジック状態を表すのに使用する電気的のものを探すのは高い費用がかかり、しばしばギャンブルでさ状態とパルス･コードです。これら(他にも)の合意は、公式ある

えあります。

いは非公式のいずれかのインターフェイス規格でなされ、階層の深さに関する必要条件を定義します。本ハンドブックはイン
ターフェイスの最下層(電気的特性)についてのみ取り扱います。

本文書は電気的なインターフェイスの分野について取り扱います。この分野では異なる業者により生産されたシステムが、規格化によって相互運用可能になっています。コンピュータお

規格化は異なる製造業者による装置や部品の相互運用を可能

よび通信の分野は規格に基づいています。民生市場におけるにし、単独の製造業者に依存しないですみます。また、多数のIBM互換のパーソナル･コンピュータの爆発的な成長は、公的に製造業者間の競争を活発にします。複数の納入業者が同一規格入手可能な電気的および機械的インターフェイス規格が多数あのビジネスで競争すると、革新的な設計と生産効率が競争の重るためと分かります。他の多数の個人向けコンピュータ･システ

要な要素になります。その結果、一層の高品質と入手しやすい

ムは商業的に失敗しました。それらのメーカーがインターフェ

低価格の量産品という利点が得られます。

イスを公表しなかったり、そのシステムが既存のよく知られた規格と互換性がなかったからです。

1-6

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べたように、マルチドロップ･アプリケーションには複数のレ

644対644a対LVDM対M-LVDS

シーバと1個のドライバがあります。)644レシーバのリーク電規格化団体はLVDS(TIA/EIA-644で定義)を考案し、ポイント･

流20µAという条件は、1個のレシーバだけが接続されている場

ツー･ポイントのシンプレックス･インターフェイスで、ドライ

合、ドライバ出力電圧にわずかな影響しか与えません。しかし、バとレシーバが接続された汎用目的の電気的層仕様を提供しま

ドライバに接続されるレシーバ数が増えるにつれて、この影響した。この規格はレシーバの入力リーク電流が20µAより小であはもっと顕著になります。そこで、TIA/EIA-644-Aと指定されるることを要求しており、これがレシーバの入力インピーダンス

LVDSの改訂版は、マルチドロップ構成で使用されるLVDSデバの必要条件になります。図1-10はドライバの試験回路です。

イスのドライバ条件を規格化しています。ドライバ出力に要求644に準拠するデバイスは、ポイント･ツー･ポイント通信にされる全負荷試験により、644-A準拠デバイスを特定します。

て急速かつ広範に受け入れられましたが、644規格はマルチド

図1-11は、644-A試験回路を示します。これによって、マルチロップ動作に必要なドライバ特性を定量化していません(先に述ドロップ構成における32個のレシーバ接続を保証します。

VOD

Input

RL = 100

図1-10. TIA/EIA-644ドライバ出力試験回路

半2重のポイント･ツー･ポイントあるいはマルチポイントの
バス対、単方向ポイント･ツー･ポイントあるいはマルチドロッ
プのバス間のドライバに関する明確な相違は、出力がスイッチするときのドライバへの負荷です。ライン端から伝送する場合、
他ドライバからの反射防止に使用する終端抵抗に並列な特性イ

いはポイント･ツー･ポイント接続でのノイズ･マージンを高めるのにも有効です。
これらの固有のソリューションは必ずしも互換性があるわけでなく、厳しいマルチポイント･インターフェイスデバイスの必要条件に対処したものではありませんでした。それに答えて、ンピーダンスR0の伝送ラインがドライバの負荷になります。しTIAの技術委員会はTIA/EIA-899を開発し、マルチポイント環境

たがって、適正に終端されていれば終端抵抗値はR0になり、等でのLVDSの利点を規格化しました。TIA/EIAはマルチポイント

価負荷はR0 / 2となります。バスの中央にあるドライバの負荷は

LVDSあるいはM-LVDSとしてよく知られたこの規格を承認し、並列の2本の伝送ラインであり、時間とともに変化するR0の負

2002年の初期に発行しました。TIはこの規格の開発に参加し、荷です。また、反射防止にはラインの両端にR0 / 2の終端抵抗がそれに完全に準拠した製品を開発しました。

必要なので、定常状態の負荷もR0 / 2になります。

TIA/EIA-644-AのLVDSおよびTIA/EIA-899は、ともにANSI公

マルチポイントのLVDSのようなドライバへの必要性が急速認の国際規格であり、より高レベルの規格がデータ･インターフに現れ、TIとナショナル･セミコンダクタが固有のソリューショ

ェイスの電気的層について両者を参照しています。この高レベンを提供しました。TIはドライバのLVDMファミリを提供しま

ル規格は、機械的およびプロトコルの必要条件を取り扱っていした。これは、出力電流が2倍である以外は644LVDS規格に準ます。

拠しています。これらLVDMドライバは、マルチドロップあるA
Steady State
Logic Input(1 or 0)3.74 k
G

100

VT

B

3.74 k+VTEST
0 to 2.4 V

C= Measured Parameter

図1-11. TIA/EIA-644-Aドライバ出力試験回路

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1-7

間も可能です。ここで、この規格がバスとのインターフェイス

LVDS/M-LVDSの要約

での特性について定義しており、ライン･デバイスについてでは
LVDSの最も魅力的な特長には、その高信号レート、低消費ないことに注意願います。もし規格の準拠が必要なければ、ラ

電力、および電磁的互換性があります。以下に続く節はこれら

イン･デバイスは260psより高速の遷移時間およびより高信号レーの利点の要約です。また、2章の「LVDSおよびM-LVDSライン

トをサポートできます。

回路特性と特長」ではより詳細な説明を行います。

ある特定のライン･デバイスについて最低の信号レートを見積もる場合、設計者は最大出力遷移時間を使用すべきです。例え

信号レート

ばSN65LVDS31の場合、20%から80%で定義された最大差動出

単位時間あたりの状態変化数をインターフェイスの信号レー

力遷移時間は600psです。立ち上がり時間と単位インターバル

トと定義します。状態変化間の単位インターバル時間tUIを知れに30%の関係を使用すると、単位インターバル600ps/0.3 =ば、単位インターバルの逆数として信号レートを求めることが2000psすなわち500Mbpsの信号レートの規格を、このドライバできます。

がサポートできると分かります。この30%ルールは保守的であTIA/EIA-644-AおよびTIA/EIA-899は、ドライバ出力の遷移時

り、ユーザは適切なタイミング配分によりもっと高い信号レー

間が単位インターバルの30%以下であり、その下限がそれぞれトが得られます。

260psおよび1nsであることを要求しています。また、レシーバ

電力

入力での遷移時間が単位インターバルの50%以下であることを推奨しています。このドライバ出力の立ち上がり時間と、レシー名前が意味するように、LVDSは低電圧信号規格です。LVDS

バ入力の立ち上がり時間との時間差は、接続媒体を通しての信号の出力ドライバは、100Ω負荷に対して標準値で350mVを提供

劣化を許容しています。

します。これは負荷に約1.2mWを供給することになります。図

規格により要求されるドライバの遷移時間と、推奨のレシー

1-12はLVDSと他の差動信号技術の負荷電力を比較し、LVDSがバ入力立ち上がり時間とを結合して、LVDSは理論的最大信号

他の信号アプローチの1.5%から50%であることを示していま

レートの1.923Gbps、M-LVDSは500Mbpsをサポートしています。一般に、低負荷電力はインターフェイス全体の低電力と強す。またこの規格では、より低い信号レートとなる長い遷移時

い相関があります。

CML

2.5

8.1

Signaling Method

PECL

485

80

62.5

422

M–LVDS

5

LVDS

1.2
Load Power – mW

図1-12. 差動信号の負荷電力の比較

1-8

LVDS Application and Data Handbook

SLLD010—November 2004

号はそれを除去できます。図1-13は、異なるTIA/EIA規格のイン電磁的適合性ターフェイスの電圧範囲を示します。この図にECL、CML、あ
差動信号のため、LVDSは電磁的ノイズの中で動作できるとるいはその他の非公式な規格を含めようとすると、単一仕様が同時に、自身のノイズ輻射を最小にします。また、外部から結なく類似したデバイスの仕様書のファミリであるため、含める合した同相ノイズが差動レシーバの入力範囲内の場合、差動信のが困難あるいは不可能です。これは興味深い着眼点です。

15

12

485
10

10

12

10

422

5

899

3.8
2.4
0
V

B– V

–1.4
–15

–10

–7

5

–5

10
10

12

15

644
–5
–7
–10

–15
V

A– V

図1-13. TIA/EIA規格の電圧範囲

参考文献
1．TIA/EIA-644：低電圧差動信号(LVDS)インターフェイス･デバイスの電気的特性 1996年
2．TIA/EIA-899：マルチポイント低電圧差動信号(M-LVDS)の電気的特性
3．Hayt, William H.著 Engineering Electromagnetics マクグローヒル社 1974年 407-424

SLLD010—November 2004

LVDS Application and Data Handbook

1-9

第2章
LVDSおよびM-LVDSのライン･デバイスの特性と特長
本章は第1章に示した導入の題材を基にして、ライン･デバイスの特長とそのシステム性能への影響に関する洞察を読者に提格に特有の必要条件を、全体の性能に影響する規格化されていない特性とともに説明します。

供しようと思います。また本章は、TIA/EIA-644-Aおよび-899規

RL

+
VOD

VOD
0V

–

VOD

図2-1. VODの定義

間に常にあることを意味します。不平衡は、相補ドライバ出力

ドライバ出力電圧

回路または負荷の電気的特性の相違か、あるいは出力スイッチ
ドライバの主要な機能は、1あるいは2本の伝送ラインに電磁

ング遅延時間の相違の結果として発生します。スイッチングの波を送出することです。先に説明したように、これは抵抗(小抵

不平衡期間に発生する同相成分は高周波であり、かつ容易に放抗値)の両端に電圧を発生するのと等価です。ほとんどのデバイ射されるため、後者の件は特に重要です。

ス仕様で差動出力電圧はVODと表記され、反転出力を基準にしています。最小および最大出力電圧はともに重要なパラメータであり、最小出力電圧はインターフェイスの最小ノイズ･マージンを規定し、最大出力電圧はバスに接続されたデバイスの入力
電圧範囲を規定します。

その点に関して重要な差動ドライバのパラメータは、同相出
力電圧VOC(時にはVOSとも記す)です。これは2つの相補出力電圧の代数的な平均値です。このドライバ特性は図2-2に示すように、ラインの両端に接続した2個の等しい抵抗間のノードを直接測定します。この同相出力は定常状態VOC(SS)とピーク･ツー･

TIA/EIA-644-Aドライバは100Ωの両端に247mVから454mVのピークVOC(PP)のパラメータに分解できます。このときの輻射ノ

V OD を発生しなければならず、899ドライバはさらに大きな

イズの基本波周波数は、V OC(SS)について0.5 / t UI Hz、および480mVから650mVの電圧を、より小さな負荷の50Ωで必要にな

VOC(PP)について3 / tUI Hzおよびそれ以上になります。

ります。この相違の理由は、先に述べたポイント･ツー･ポイン
トに対するマルチポイント環境の余分なノイズ要因によります。

VOC(PP)パラメータが小さいほど、インターフェイスのノイズ
輻射特性は小さくなります。TIA/EIA-644およびTIA/EIA-899は、

基本機能以外に、相補出力の対称性がラインからのノイズ輻

ともにそのドライバのVOC(PP)が150mV以下であることを要求し射に関する重要な特性のひとつになります。すなわち、信号ペています。データ･ラインのノイズ輻射能力を比較する場合、

アの各導体を流れる電流は、理想的には等しく方向が反対です。

VOC(PP)はシングルエンド信号の電圧振幅と直接比較が可能であ

しかし、一般に理想状態を実現するのは非常に高価になります。

るため、この点に関するシングルエンド信号に対する差動の優したがって、ある程度の不平衡と呼ばれる不均等がその2電流位性が明瞭になります。

R1
Input
Input

VOC(PP)

R2

VOC(ss)VOC
VOC

R1 = R2

図2-2. ドライバ同相出力電圧の測定用回路

2-1

LVDS Application and Data Handbook

SLLD010—November 2004

ノイズ･マージンは最悪ケースで147mVになります。このマー

差動入力電圧スレッシュホールド

ジンは小さい値に思えるかもしれませんが、十分に平衡した差伝送ラインへの入力信号はドライバの出力電圧になり、差動レシーバはドライバから入ってきたものを検出しなければなり

動伝送システムでは、干渉があってもほとんど差動ノイズを引き起こしません。

ません。最初に考察すべきレシーバのパラメータは、差動入力
電圧のスレッシュホールド(しきい値)VITです。これは、レシー
バの出力状態を切り換えるのに必要な電圧を定義します。規定
された最大および最小VITがスレッシュホールドに関するリミッ
トになります。それより高い･低いという差電圧は、レシーバ出力が適正なロジック状態を示す保証になります。

TIA/EIA-899の場合、400mVの差動ノイズ･マージンを得るために、高いドライバ出力電圧の最小値に加えて、レシーバはタ
イプ1レシーバでVITの最大値50mVおよび最小値–50mVでなけ
ればなりません。また、TIA/EIA-899のタイプ2レシーバは、VITの最大値を150mVおよび最小値を50mVに規定しています。このタイプ2レシーバのVITオフセットにより、0Vの差電圧が適正

TIA/EIA-644-A規格は、全動作範囲および入力同相電圧範囲になバス状態になります。これはワイド･ロジック信号やフェイ

おいてVITの最大値100mVおよび最小値–100mVを規定していま

ル･セーフ対策に有効です。図2-3は入力電圧スレッシュホール

す。したがって、最小ドライバ出力電圧が247mVなので、差動ドを図形で要約したものです。

LVDS

M-LVDSType 1

M-LVDSType 2
2.4 V

VID
High

High

High

150 mV
50 mV

100 mV

0V–100 mV–50 mV
Low

Low

Low

–2.4 V
Transition Region

図2-3. LVDSおよびM-LVDS差動入力信号スレッシュホールド
最大および最小スレッシュホールド間の差動入力電圧は遷移

しかし幸いなことに、高周波におけるゲインは、デバイスが領域にあり、レシーバの出力状態が不定になります。このとき入力信号に載ったノイズに反応しない点まで低下します。そのの出力は、ハイ、ロー、あるいはその両状態の途中になります。

経験的な目安は、入力遷移領域(VIT(MAX) – VIT(MIN))を10×tT以下

遷移時の出力動作の時間的な変化は、レシーバの帯域と入力電で横切ることです。ここで、tTはレシーバ出力が20%から80%圧の時間的な変動に依存します。

に変化する遷移時間です。例えば、出力遷移時間が1nsのレシーバ

ここで、LVDSライン･レシーバが約100,000倍のゲインを持では、入力信号が遷移領域を10ns以下で横切るようにします。

つ差動アンプであると考えます。するとVITは、出力がハイと

設計上この入力遷移時間を保証できない場合、内部帰還回路に

ローの中点にあるときの入力電圧になります。そして、ヒステリシスのためのフィードバックがなければ、入力電圧がスレッ
シュホールドよりわずか数十µV上あるいは下にあるだけで、出よる入力電圧ヒステリシスを持つレシーバを推奨します。TIには25mVのヒステリシスを持つLVDSおよびM-LVDSレシーバがあります。

力はハイあるいはロー状態にスイッチします。システムにはこの差動ノイズが多くありがちで、もしそれがスレッシュホール
ドに近い場合、レシーバ出力の発振の原因になります2。

2

この条件については、本章の後にある「フォールト許容度およびフェイルセーフ･レシーバ」の節を参照願います。

SLLD010—November 2004

LVDS Application and Data Handbook2-2

ます。ただし、一般に差動信号も比例して減衰します。このアッ同相入力電圧範囲

テネータには能動帰還回路を使用して、受信した同相電圧を検第1章の図1-6とその関連説明を参照すると、ノイズは両信号出および部分的に補償し、差動信号成分より同相成分をより多ラインに共通であり、それが除去されるから差動信号は良く機く減衰できます。また、このアッテネータは応答時間が有限で能するとあります。しかし、他の全デバイスと同様に、差動レあり、そのため周波数が増加すると減衰量が低下します。

シーバが除去できるノイズの大きさと周波数には限度があります。したがって、一般にVICRと記述されるレシーバの同相入力
電圧範囲を規定する必要があります。インターフェイス･デバ
イスの同相入力電圧範囲は、可能な半導体技術、信号レート、
ケーブル･インピーダンス、伝送距離の目標、および環境に関連する他の要素、という非常に多くの要素を考慮した折衷を表受動フィルタ終端回路も、レシーバ入力端子から見える同相
ノイズを差動信号よりも減衰できます。中点にコンデンサを接続した分圧終端抵抗に接続した同相チョークあるいはバランが、
しばしばこのフィルタ実装に使用されます。
レシーバ同相入力電圧は、両入力の電圧VIAおよびVIBの平均値です。第1章の図1-6からこれら2電圧を加算して2で割ると、します。
完全な平衡差動伝送ラインでのEMIの影響は、2本の導体の各々に等しい純粋な同相電圧の誘起になります。この誘起同相
電圧の大きさは、いくつかの要素の関数になります。すなわち、定義式より下記の同相電圧の表現になります。

V IC =V OA + VN + V OB + VN + VG
VIA + VIB=
2
2

ノイズ源の強度、方向、および近接度、さらにあらゆるシール
ド効果、および伝送システムの同相インピーダンス特性です。
EMIにより誘起される同相電圧の性質を正確に予測するのは困

これを整理すると、難ですが、常にある一定の量が存在すると考えるべきです。
グランドの電位差は、もうひとつの主要な同相ノイズ電圧源

ここで、です3。それはEMIや電力分配システム、あるいはローカル電源のグランド帰路電流によって発生します。同相電圧によって誘起されるグランド電位のシフトの大きさを予測するのは、これ

V IC =V OA + VOB
2

VOA + VOB
2

+ V N + VG

= V OC なので、

VIC = VOC + VN + VGになります。

もまた非常に困難です。設計者は各種の設置に配慮し、優れた

この式は、レシーバの同相入力電圧範囲がノイズの項と同様設計およびレイアウト手法を用い、これらの問題を低減あるいに、ドライバのVOCを含むことを意味しています。また、VICがは除去する必要があります。

時間変化する成分と同様に、時間的に定常状態(DC)の成分を含同相除去は完全な差動レシーバに固有の特長であり、オペア

むと認識することが重要です。

ンプのような他の差動デバイスとまったく同様です。差動アン

差動ライン･レシーバの出力状態は2つしかないので、TIはそ

プやレシーバが除去できる同相電圧の程度は、いくつかの要素の同相除去対周波数をGO/NO-GO試験として判定しています。

の関数になります。可能なかぎり理想に近い平衡を保証するに

差動アンプに適用される同相除去比(CMRR)のようなパラメー

は、レシーバ･デバイスとその接続に関する電気的および機構的

タには、差動ライン･レシーバの内部回路のノードにおける意味

設計を注意深く行う必要があります。設計者はアッテネータ(減しかありません。その代わり弊社は、定常状態(DC)のVITの最衰器)を使用して、デバイス入力から見える同相電圧を低減でき

大･最小値(LVDSの場合、100mVおよび–100mV)および同相試

VDC

図2-4. 差動ライン･レシーバの同相除去試験
3

同相ノイズ電圧およびLVDSに関する情報は、他にもいくつかのTIアプリケーション･レポートにあります。
「同相ノイズの統計的調査(SLLA057)」、「次世代レシーバの厳しい環境におけるLVDS(SLLA061)」、および「ノイズ問題の解決(SLLA073)」。

2-3

LVDS Application and Data Handbook

SLLD010—November 2004験パルスを図2-4に示すように両入力に印加して、差動ライン･

表2-1は、種々の差動信号デバイスの同相ノイズ電圧に対するレシーバの同相除去を評価しています。この同相試験パルスは許容度を示します。また、広いV ICR のLVDSレシーバである

VICRを横切るので、そのときレシーバ出力の状態が変化しない

SN65LVDS33の紹介もしています。TIのLVDSファミリ製品にことを検証します。この試験はパルス･エッジで発生する高調波

は、TIA/EIA-644-Aで規定されたVICRの最小値を超える、広い同により、同相成分の周波数応答を測定します。またこの試験で

相入力電圧範囲のレシーバがいくつかあります。V ICR が広いは、デバイスの意図した最小単位インターバルの20%以下の遷LVDSは、標準LVDSには本来厳しいであろう環境でも使用でき

移時間を一般に指定します。例えば、500psの遷移時間にするます。これらのデバイスの多くは、よく知られたレシーバとピとギガHz帯までの高調波を供給します。

ン互換性があります。

表2-1. 差動信号規格のノイズ電圧許容度

STANDARD

MAXIMUM
RECEIVERINPUT
VOLTAGEMINIMUM
RECEIVERINPUT
VOLTAGERECEIVERCOMMON-MODE
INPUT VOLTAGERANGE

MAXIMUM DRIVERCOMMON-MODE
OUTPUT VOLTAGE

MINIMUM DRIVERCOMMON-MODE
OUTPUT VOLTAGE

MAXIMUM
COMMON-MODE
NOISE VOLTAGE

VOC(MAX)

VOC(MIN)

VN + VG=
MIN(VI(MAX) –VOC(MAX),
VOC(MIN) – VI(MIN))
0.37

Generic

VI(MAX)VI(MIN)

VICR=
VI(MAX)–VI(MIN)

ECL4

–0.88

–1.81

0.93

–1.25

–1.417

PECL

4.12

3.19

0.93

3.75

3.583

0.37

LVPECL5

2.42

1.355

1.065

2.005

1.73

0.375

TIA/EIA-644-A

2.4

0

2.4

1.375

1.125

1.025

TIA/EIA-899

3.8

–1.4

5.2

2.1

0.3

1.7

SN65LVDS33
with M-LVDS
Driver

5

–4

9

2.1

0.3

2.9

SN65LVDS33
with LVDS Driver

5

–4

9

1.375

1.125

3.625

TIA/EIA-485-A

12

–7

19

3

–1

6

TIA/EIA-422-B

10

–10

20

3

–3

7

信号レート

なパラメータです。2個の連続した状態変化を伝送すると、回路に沿って電圧および電流パルスの最初と最後を形成します。

ライン･ドライバあるいはレシーバの基本機能は、離れた場所

誰もが想像する通り、信号チェーンの他端で適正に受信できるでのロジック状態変化の再生です。信号レートすなわちデータ

ようにするには、パルス期間がとり得る最小限界があります。

信号レートは、単なる単位時間当たりの状態変化の数です。また、信号レートはデータ、クロック、あるいはハンドシェーク
信号での区別はなく、バスのアーキテクチャーやプロトコルに依存しません。それは、単に1ビットの伝送あるいは受信のレートについて述べたものです。したがって、ビット/秒(bps)という単位が使用されます(これはバイナリ伝送システムにおけるボーという名称にとって代わりました)。
信号レートは、ライン･ドライバ、接続媒体、およびライン･回路の最小パルス期間すなわち最大信号レートを規定あるいは記述する、信号品質の基準がなければなりません。多くの仕様が、パルス期間に対する状態間の遷移に要する時間の量で、このバイナリ･データ･パルスの品質について述べています。
TIA/EIA-644とTIA/EIA-899および他の仕様は、この基準を定義しています。これらの規格は、パルス期間を単位インターバル
すなわちtUIとして定義し、最大遷移時間をtUIの少数として定義
しています。図2-5にTIA/EIA-644-Aの信号品質基準を示します。

レシーバというデータ交換回路の帯域条件を設定する際に重要

4100Eシリーズ、高性能ECLデータ、モトローラ、DL140/D、1995年
MC100EP16 データシート、オン･セミコンダクタ、2001年4月

5

SLLD010—November 2004

LVDS Application and Data Handbook

2-4

+

+
VX

+

–

VY

Transmission Media

VZ
–

–
tUI
VX
0.3 tUI

0.3 tUI
80%

VY

50%
20%
tUI
0.5 tUI

0.5 tUI

80%
50%
20%

VZ
tUI
Time

図2-5. TIA/EIA-644-A信号品質推奨条件

伝送ラインの他端で信号遷移時間が0.5 tUIに達すると、ひとなセットアップ･タイムあるいはホールド･タイムを足したり引つのインターフェイス回路の最小パルス期間すなわち最大信号

いたりします。この変動を総称してジッタと呼び、いくつかのレートを達成したことになります。しかし、ライン･デバイスのライン･デバイスの信号源から発生します。

信号レート能力を評価する場合、たいてい無損失ラインを想定

理想的には、ライン･ドライバあるいはレシーバは、その入力し、ドライバとレシーバの両方に0.3 tUIを適用します。(遷移時で状態変化が発生してからある一定の時間後に、その出力で状間の0.5 tUIまでの減衰が伝送媒体での損失を考慮し、ライン･デ態を変化します。しかし実際には、温度、電源電圧、製造プロ

バイスを考慮していないからです。)このことは、ライン･デバ

セス、先行ビットの順序、およびノイズにより遅延時間は変動

イスの信号レート能力が、その出力の立ち上がり･立ち下がり時します。これらの要素はすべて、状態がサンプリングおよびそ間で決まると言えることを意味します。また、この条件で良いの先の処理に適正になるタイミングに影響します。したがって、近似結果が得られています。

インターフェイス設計者は伝送システムのタイミングの予定内

注 記
図2-5は、全体の信号振幅を測定した遷移時間を示し、レシーで、各要素に時間を配分しなければなりません。これらの変動に関する評価と規定に使用される方法は数少ないですが、ここでは一般的な観察と結論について述べます。

バのスレッシュホールドに関連したものではありません。例え

最高速インターフェイス･デバイスでは、普通、タイミング情

ば0.5 tUIの遷移時間でも、最小パルス期間で定常状態(DC)レベ

報をデータ内あるいは分離した並列デバイスで符号化し、デールを取り込めます。

タとともに送ります。このタイミング情報(クロック)を伝送す

信号レートはデータ･パルスの実際の波形を基準にすると、サる方法では、どのタイプのライン･デバイスのジッタにタイミン

ンプリングの瞬間に対してバス状態が適正になる場合を無視す

グを配分すべきか決めます。一般的に、クロック符号化データることになります。サンプリング時間が安定であり続けると仮では高周波ジッタ成分だけが重要であり、並列クロックのアプ

定すると、バス状態の変化時間の変動は、サンプリングに必要

ローチではすべてのジッタ成分が配分の対象になります。

2-5

LVDS Application and Data Handbook

SLLD010—November 2004

温度や製造プロセスによる遅延時間のバラツキは、周波数的のように示すことができます。すなわち、ランダム･ジッタのパには非常に小さく、デバイスの仕様書に遅延時間のリミット値

ラメータの設定、多数チャネルのライン･デバイスについて各種が指定されています。ほとんどのデバイスは等しい温度と電源動作の組み合わせにおけるジッタのピーク･ツー･ピーク値の比電圧で動作するので、製造プロセス変動のみを評価するデバイ

較を表示、遅延時間対同相あるいは差動入力電圧のグラフ化な

ス間スキューtSK(PP)と呼ばれる別のパラメータを仕様書は指定どです。

しています。このパラメータは、別個にパッケージされたライ

電力消費

ン･デバイスが、推奨動作範囲で同じ電源電圧および温度において動作する場合の遅延時間です。これに関連するパラメータが高信号レートとローパワーは、しばしばデータ･ライン･イ

出力スキューすなわちtSK(O)です。これは、同一のライン･デバ

ンターフェイスにおいて相互に排他的な特長になります。信

イスIC内にある2個の回路間の遅延時間差です。モノリシック･号レートが増加するにつれ、電圧を生成するためより多くのデバイスでは2回路は同じ製造プロセスで作られ、その遅延時電流が必要になり、回路インピーダンスは低下する傾向にあ間は非常に整合がとれています。

ります。電力は電圧と電流の積なので、電力レベルを維持あ

伝送前に発生した状態変化やビットは、ライン･デバイス内のるいは低減するには、動作電圧の低下が必要になります。こ

最初の動作点および遅延時間に影響します。この影響について、

れがLVDSおよびM-LVDSライン･デバイスの開発の背後にあ

仕様書はしばしば2つのパラメータを指定しています。まず、る動機です。

パルス･スキューすなわちtSK(P)は、定常状態の入力状態からハ

電源および信号電圧を低減する利点が明らかになる一方で、イからローおよびローからハイへ遷移する遅延時間の単なる差

提案者はグランドに対する低インピーダンスのパスがない完全です。これはパターン依存性がある遅延時間変動の最大値を表

な差動ライン終端を使用して、同相電力を最小化するようにします。次に、tSK(P)の部分集合である決定論的ジッタすなわち

LVDSおよびM-LVDSの両規格を設計しました。これは、LVDStSK(P)です。これは擬似ランダム･ビット順序による遅延時間変とECLデバイスを比較すると最も明瞭になります。図2-6のグラ動を測定したものであり、このジッタ成分の統計的記述についての中間動作点を含みます。このジッタは周波数(信号レートか、
それ以上)的に大きく影響します。

フは、10出力ECLリピータと16出力LVDSリピータの電力対信号レート特性の比較を示します6。LVDSが1.6倍の出力数にもかかわらず、LVDSデバイスが大体半分の電力消費であると分か

最後に、ノイズによるジッタの影響をライン･デバイスについります。ただし、ほとんどのECL/PECLデバイスは、現在入手て評価し、その仕様を設定するのは困難です。したがって、実可能なLVDSデバイスより高速で動作します。したがって、際のインターフェイスとその環境で評価するのが最善です。仕ECL/PECLの余分な電力が正当化される状況は、ある程度残っ

様書は、ノイズ起因のジッタをデバイスの一般特性の節で以下ています。

MEASURED POWER
1400
MC100LVEP111 – 2.5 V

Power Supply Load – mW

1200
1000
800

MC100LVEP111 – 3.3 V

600
SN65LVDS116 – 3.3 V
400
200
0
50 100 150 200 250 300 350 400 450 500 550 600
Singaling Rate – Mbps

図2-6. MC100LVEP111とSN65LVDS116の電力比較
6

SLLA103「LVPECLとLVDSの消費電力の比較」テキサス･インスツルメンツ株式会社、2001

SLLD010—November 2004

LVDS Application and Data Handbook

2-6

LVDSおよびM-LVDSドライバは、高インピーダンス(負荷に増加する信号レートに対して、より安定した電力消費になりま

対して)出力を共通に使用することで、この電力の浪費をさらにす。これを説明するため、図2-8にMAX3485(3.3VのRS-485)お低減しています。図2-7を参照すると、信号源抵抗(RS)が増加す

よびSN65MLVD200(M-LVDSドライバ)の正規化した電力消費をるにつれ、IOは負荷抵抗の変化に敏感でなくなります。これに示します7。ここで、次の2点に注目することが重要です。定常

はRLの変動ばかりでなく、もっと重要な瞬間的な内部の短絡が状態でMAX3485が142mWを消費するのに、SN65MLVD200は含まれます。この短絡は、トランジスタが図2-7の理想スイッチ

わずか54mWしか消費しません。また、SN65MLVD200の信号に置き換わると、RSとグランド間で発生します。

レートは200Mbpsまで伸びます。

比較的低い出力インピーダンスのドライバ(ほとんどのRS422とRS485ドライバ)と比較すると、高インピーダンス出力は

RS
IO
+
RL

図2-6. MC100LVEP111とSN65LVDS116の電力比較

1.4

Normalized Power

1.3

MAX3485

1.2

1.1
SN65MLVD200
1

0.9

0.8
0

5

10
15
Signaling Rate – Mbps20

図2-8. 電圧モードおよび電流モード･ドライバの、正規化電力対スピードの比較

7

SLLA106「TIA/EIA-485とM-LVDSの消費電力および動作速度の比較」テキサス･インスツルメンツ株式会社、2001

2-7

LVDS Application and Data Handbook

SLLD010—November 2004

電源電圧

上記のノイズモデルの高度な仕様はいずれも、デバイスが基
板や筺体に取り付けられる際に、どれだけの過渡ノイズを許容

LVDSおよびM-LVDS規格は約3.3V電源システム向けに設計さできるかを表すものです。デバイス仕様書では、しばしばバス･

れましたが、インターフェイス･デバイスの電源電圧を指定してピン(伝送ラインに接続するピン)のESD許容度を電源ピンと分いません。インターフェイス設計者がインターフェイス規格を離して規定しています。これは、バス･ピンが取り付け後に最も満たせば、LVDSおよびM-LVDSデバイスは大抵の電圧で動作可

ESDに敏感だからです。残念ながら、デバイスの取り付けは能です。5VのLVDSデバイスや、SN65LVDS1050のように2.5V

ESD特性と最も関係があります。そのため、システムレベルのまで動作するデバイスもあります。

仕様に沿ったESDに関する要求は、すべてESD試験条件の仕様

信頼性に完全に含まれなければなりません。
TIが提供するLVDSデバイスには、そのバス･ピンにHBMで推奨動作条件内で動作するのであれば、インターフェイス･デ

15kVのESD保護回路がついています。この優れたESD特性は、バイスは他のシリコンで作られたデバイスと同様の信頼性が得

TIでは使用されているが、他社にはほとんど無い先進のアナロられます。しかし、長い伝送ラインに結合した過渡的なノイズ、

グ用シリコン･プロセス9による直接の成果です。

あるいはコネクタ･ピン経由の静電気にさらすと、インターフェ
イス･デバイスは破壊されることがあります。

内蔵終端抵抗設計者はインターフェイス･デバイスの一般的なアプリケーシ

伝送ラインの反射信号を低減するには適切な終端が必要です。

ョンにおけるノイズをランダムなものとみなす必要があります

反射信号はデータ･エラーの増加に結びつくため、伝送システム

が、製造者はノイズ源をある種の再現性のあるタイプにモデル

規格では非常に注意深く終端条件を定義しています。EIA/TIA-

化し、集積回路レベルでの許容度を規定します。以下はいくつ

644-Aでは、ライン終端インピーダンスとレシーバを組合せたかの一般的なモデルに関する概要です8。

「終端レシーバ」負荷を定義しています。また、この規格はライ

人体モデル HBM ：HBMは、人体が蓄積した静電気をデバイ

ン終端インピーダンスがない場合のレシーバ特性についても定ス経由でグランドへ放電する作用をシミュレートし、100pFの

義しています。終端レシーバの差動入力インピーダンスは、

コンデンサと1500Ωの抵抗で構成する直列のRC回路を使用し90Ωから132Ωの間すなわち111Ω±19%であることと定義してい

ます。

ます。

機械モデル MM ：MMは、機械が蓄積した静電気をデバイス

EIA/TIA-644-Aでは、ライン終端インピーダンスが終端レシー経由でグランドへ放電する作用をシミュレートします。また、

バの一部として、終端レシーバから物理的にどれだけの位置に

MMは200pFのコンデンサと、標準値で1Ω以下の抵抗からなるあるべきか特に述べていません。しかし、スタブ(分岐)や反射

直列のRC回路で構成されています。その出力波形は、一般にが無いようにとの注意書きが、いくつか明記されています。ラ

ピーク電流と与えられた放電電圧の発振周波数で表されます。

イン終端の理想的な位置は、レシーバに可能なかぎり近づける

デバイス帯電モデル CDM ：CDMは製造装置や製造工程で発生する充放電をシミュレートします。CDMによる静電破壊は、製造時の金属同士の接触で発生する可能性があります。よくある
例のひとつに、デバイスが出荷チューブ内をすべり落ち、金属表面と接触する場合があります。CDMは以下のような可能性をことです。そうすると、スタブ長がほとんどゼロになります。
TIはいくつかのLVDSレシーバに終端抵抗を集積化しました。それによって、エンド･ユーザが外付け部品を購入して取りつける必要がなくなるだけでなく、スタブ長が理想的にほぼゼロになります。

とり扱っています。すなわち、まず、電荷がリードフレームや終端抵抗をレシーバ･デバイス内に集積化するのは、ASICにパッケージに常にあり(例えば、出荷時から)、次にピンを通し使用するような標準的なデジタル向けシリコン･プロセスでは基てグランドへ放電し、このとき放電パスにおける静電気に弱い

本的に不可能です。その理由は、その種のプロセスのほとんどデバイスを破壊するというものです。寄生インピーダンスとデが、この規格の許容条件を満たす抵抗性素子を作りこむのが不バイスの容量が放電電流を制限します。CDM試験は、パッケー可能だからです。TIの終端化レシーバの製造に使用する先進アジを規定の電圧まで充電し、次にその電圧をパッケージの対象

ナログ向けプロセスには、必要な安定した抵抗性素子を提供す

リードを通して放電させるという、2つの部分で構成されている独自の工程が追加されています。

ます。TIは電界誘導CDM(FCDM)シミュレータを使用して、CDM試験を実施しています。

8

SSY010「静電気放電(ESD)」TI、2000
SLLA065「LVDSに関するLinBiCMOSおよびCMOSプロセス技術の比較」テキサス･インスツルメンツ株式会社、2001

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SLLD010—November 2004

LVDS Application and Data Handbook

2-8

TIの内部的に終端化したLVDSレシーバの使用による潜在的な

TIA/EIA-899のM-LVDS規格で規定されるタイプ2レシーバは、省コストには、購買および在庫コストが含まれます。また、製他の手段によるフェイルセーフ応答を提供しています。この規造、品質管理(QC)、および保守点検(R&M)さらに余分なプリン

格では、タイプ2レシーバが差動入力電圧スレッシュホールド

ト基板面積もあります。この基板面積の節約は、複数の並列信のオフセットを0Vから持ち、ラインが短絡(差動電圧が0V)して号パスがある状況において特に顕著になります。TIには8あるいいる場合でも、レシーバが正しいバス状態すなわち正しいレシは16チャネルのLVDSレシーバのファミリがあり、その両方にーバ出力状態を与えることを要求しています。このスレッシュ

内部終端有り/無しがあります。これらのデバイスは、その各々ホールドのオフセットにより、スレッシュホールドが0V付近でに関する8あるいは16の終端回路の節約にくわえて、プリントあるタイプ1レシーバよりもノイズ･マージンが低減し、パルス基板の配線レイアウトおよび信号品質を維持するためのスタブ

分布(ジッタ)は拡大します。そこで、回路設計者はタイプ2レシの排除が容易になります。

ーバをタイプ1レシーバに並列に接続すると、入力信号の損失

フォールトトレランスとフェィルセーフ

を検出し、タイプ1レシーバ出力をゲートすることができます。
TIはSN65LVDS33のレシーバ･ファミリーに、より洗練されフォールト条件は、規格の中で記述はされているが、必ずしたフォールト検出とフェイルセーフ技術を導入しました。そのも規定されていない特性分野のひとつです。それには、ドライ

設計では新回路を追加して、差動入力電圧を監視しています。

バがパワーオフ、レシーバが接続されていない、および伝送ラ

すなわち、差動入力電圧が遷移領域に600ns以上とどまると、インが開放あるいは短絡であるという状態が含まれます。これ

フェイルセーフ回路が出力をハイ状態に強制します。このシスらの条件は、すべて差動入力電圧をレシーバの遷移領域10まで

テムにより、ドライバのオフや切断、または伝送ラインの短絡低下させ、出力状態を不定にします。
「フェイルセーフ」は、こという場合に生じる入力信号の損失条件を検出します11。

れらのフォールト条件下でレシーバの動作を定義します。フェイルセーフを対策していないと、ランダムノイズを適正なデー

活線挿抜(ホットプラグ)

タあるいはレシーバの発振として検出することになります。これは、アプリケーションによっては重大なシステム応答問題になります。

活線挿抜、ホットプラグ、およびホットスワップとはすべて、
バス全体の電源を停止することなく、デバイスを共通データバ
スへ挿入したり、そこから取り外したりすることです。こうし経験を積んだデバイス設計者は、数多くのレシーバ設計技術

た各語は情報源により、特性や絶縁の程度に関して異なる意味

を用いて上記の異なるフォールト条件下でも予期できる応答の合いを帯びています。本文書では活線挿抜という語を、バスとレシーバを提供します。遷移領域内での差動入力電圧についての接続に関する挿入･抜取りおよび接続されたデバイスへのパは、レシーバ出力段からの少量の正帰還により、正方向の入力

ワー･サイクリングという一般的な意味で用いています。活線

スレッシュホールドを負方向の入力スレッシュホールドより高挿抜に関する設計範囲は、デバイス設計とともにパワーマネー

くし、応答時のヒステリシスが作れます。この機能により、ヒジメントも含み、システム･アーキテクチャーから部品選定に至ステリシス値より低い差動ノイズに対して、レシーバ出力の発る全階層の設計に影響します。

振を防止します。このフェイルセーフ機能は、出力を予め決めておいた状態にするのではなく、入力が遷移領域に入る前の最後の出力状態を維持します。LVDSおよびM-LVDSレシーバは、感度の高いスレッシュホールドと高信号レートのため、大きなヒステリシス電圧を作るのは不可能であり、またその必要もありません。レシーバの仕様書では、一般に電気的特性の表内で
入力ヒステリシス電圧を規定しています。

電気的層における活線挿抜に関する2つの主要な問題は、デバイス破壊とデータコラプションです。ライン･デバイス挿入時に、バスとデバイスとの間に大きな電位差があると破壊が起こり得ます。活線挿抜対策の設計がなされた装置の大部分は、信号ピンよりも先にグランドピンが接続して電位が等しくなるよ
うに保証しています。しかし、それでも高インピーダンスのデバイスは内部に静電気を蓄積している場合があり、ユーザはデフォールト条件がレシーバ入力間の高抵抗あるいは開放状態

バイスのESD構造によって静電気を放電しなければなりませの場合(例えばケーブルの切断)、TI製のほとんどの差動レシーん。したがって、高ESD特性が有利になります。バス上で他のバは、開放フェイルセーフ機能を提供します。この手法は、レドライバと競合しても、規格によって出力電流が制限されていシーバ入力がどこにも接続されていない場合、内部の高抵抗をるため、LVDSあるいはM-LVDSデバイスは破壊されません。

レシーバ入力に接続し、それを内部の適当な電圧でバイアスします。仕様書ではこのフェイルセーフ機能について、特長リス
ト、ファンクション･テーブル、さらに入力の等価回路図で規定しています。

バスに接続したノードのパワーサイクリングによってバス信号が乱されないように、その間はライン･ドライバ/レシーバともにバスに対して高インピーダンスである必要があります。電源電圧が0V時のレシーバ入力電流規格、およびライン･ドライ

10

本章の「差動入力電圧スレッシュホールド」節を参照。
SN65LVDS33の優れたフェイルセーフ機能に関する詳細はSLLA082Aにあります。

11

2-9

LVDS Application and Data Handbook

SLLD010—November 2004

バのパワーアップ/ダウン時のグリッチ･フリー特性をご覧くだ

図2-9の左図は、グリッチ･フリーでないドライバの出力に見さい。パワーアップ/ダウン時にグリッチ･フリーなドライバは、られるパワーアップ/ダウン時のグリッチを示します。右図は、電源電圧があるスレッシュホールド以下ではドライバの入力条

パワーサイクリング時に単調な出力遷移を示すSN65LVDS050

件にかかわらず、その出力がオフかつ高インピーダンスを維持です。

するように設計されています。この設計によって、低動作電圧時のロジックあるいは電源シーケンスの両方について、ドライ
バ入力を安定化しています。しばしば、この特長はデータシー
トの冒頭の箇条書きとしてのみ表記されます。もし規定するな
らば、ドライバ出力電流の試験条件として表されます。

図2-9. パワーアップ/ダウン時の波形

SLLD010—November 2004

LVDS Application and Data Handbook

2-10

ご注意
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及びTexas Instruments Incorporated（TIJの親会社、以下
TIJおよびTexas Instruments Incorporatedを総称してTIといいます）は、
その製品及びサービスを任意に修正し、改善、改良、その他の変更をし、もしくは製品の製造中止またはサービスの提供を中止する権利を留保します。従いまして、
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お客様とTIとの間に取引契約が締結されている場合は、当該契約条件に基づき、また当該取引契約が締結されていない場合は、ご注文の受諾の際に提示されるTIの標準契約約款に従って販売されます。
TIは、そのハードウェア製品が、TIの標準保証条件に従い販
売時の仕様に対応した性能を有していること、またはお客様とTIとの間で合意された保証条件に従い合意された仕様に対応した性能を有していることを保証します。検査およびその他の品質管理技法は、TIが当該保証を支援するのに必要とみなす範囲で行
なわれております。各デバイスの全てのパラメーターに関する固有の検査は、政府がそれ等の実行を義務づけている場合を除き、必ずしも行なわれておりません。
TIは、製品のアプリケーションに関する支援もしくはお客様の製品の設計について責任を負うことはありません。TI製部品を使用しているお客様の製品及びそのアプリケーションについての責任はお客様にあります。TI製部品を使用したお客様の製品及びア
プリケーションについて想定されうる危険を最小のものとするため、適切な設計上および操作上の安全対策は、必ずお客様にてお取り下さい。

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そのような変更された情報や複製については何の義務も責任も負いません。
TIの製品もしくはサービスについてTIにより示された数値、特性、条件その他のパラメーターと異なる、
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そのような説明については何の義務も責任もありません。
なお、
日本テキサス・インスツルメンツ株式会社半導体集積回路
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http://www.tij.co.jp/jsc/docs/stdterms.htm
Copyright  2004, Texas Instruments Incorporated
日本語版 日本テキサス・インスツルメンツ株式会社

弊 社 半 導 体 製 品 の 取り扱 い・保 管につ い て
半導体製品は、取り扱い、保管･輸送環境、基板実装条件によっては、お客様での実装前後に破壊/劣化、または故障を起こすことがあります。
弊社半導体製品のお取り扱い、ご使用にあたっては下記の点を遵守して下さい。
1. 静電気● 素手で半導体製品単体を触らないこと。どうしても触る必要がある場合は、リストストラップ等で人体からアースをとり、導電性手袋等をして取り扱うこと。
● 弊社出荷梱包単位（外装から取り出された内装及び個装）
又は製品単品で取り扱いを行う場合は、接地された導電性のテーブル上で（導電性マットにアースをとったもの等）、アースをした作業者が行うこと。また、コンテ
ナ等も、導電性のものを使うこと。
● マウンタやはんだ付け設備等、半導体の実装に関わる全ての装置類は、静電気の帯電を防止する措置を施すこと。
● 前記のリストストラップ・導電性手袋・テーブル表面
及び実装装置類の接地等の静電気帯電防止措置は、常に管理されその機能が確認されていること。
2. 温･湿度環境● 温度：0〜40℃、相対湿度：40〜85％で保管・輸送
及び取り扱いを行うこと。（但し、結露しないこと。）● 直射日光があたる状態で保管・輸送しないこと。
防湿梱包● 防湿梱包品は、開封後は個別推奨保管環境及び期間に従い基板実装すること。
4. 機械的衝撃● 梱包品（外装、内装、個装）
及び製品単品を落下させたり、衝撃を与えないこと。
5. 熱衝撃● はんだ付け時は、最低限260℃以上の高温状態に、10秒以上さらさないこと。（個別推奨条件がある時はそれに従うこと。
）
6. 汚染● はんだ付け性を損なう、又はアルミ配線腐食の原因となるような汚染物質（硫黄、塩素等ハロゲン）のある環
境で保管・輸送しないこと。
● はんだ付け後は十分にフラックスの洗浄を行うこと。
（不純物含有率が一定以下に保証された無洗浄タイプのフラックスは除く。）
3.

以上

2001.11