20mW消費電力、2.3〜5.5V、50MHzコンプリートDDS
AD9834の電力しか消費しないため、AD9834は厳しい電源条件が求められるアプリケーションに最適です。

特長
狭帯域SFDR＞72dB
2.3〜5.5V電源
50MHzリファレンス・クロック、0〜25MHz出力

AD9834では、位相変調と周波数変調が可能です。周波数レジ
スタは28ビットで、50MHzのクロック・レートで0.2Hzの分解能を実現します。また、1MHzのクロック・レートでは、
0.004Hzの分解能に調整できます。周波数と位相の変調は、シ

サイン波出力／三角波出力内蔵コンパレータ
3線式SPI®インターフェース
拡張温度範囲：−40〜＋105℃
パワーダウン・オプション
3Vで20mWの消費電力
20ピンTSSOPパッケージ

リアル・インターフェースを通じてレジスタにロードしたり、ソフトウェアやFSELECT/PSELECTピンを使用してレジスタをトグルすることによって変化します。

AD9834への書き込みには、3線式シリアル・インターフェース
を使用します。このシリアル・インターフェースは、最高40MHz のクロック・レートで動作し、規格のDSP やマイクロ

アプリケーションコントローラに対応しています。

周波数励振／波形生成
周波数位相の同調／変調
低消費電力のRF／通信システム
液体と気体の流量測定
センサー・アプリケーション ― 接近、動き、欠陥の検出
テスト機器、医療機器

デバイスは2.3〜5.5Vの電源で動作します。アナログ部とデジ
タル部はそれぞれ独立し、異なる電源を使用することができます。たとえば、AVDDが5V、DVDDが3Vで動作可能です。

AD9834には、パワーダウン・モードの外部制御を可能にする
パワーダウン・ピン（SLEEP）があります。使用していないデバイス部分をパワーダウンすることで、消費電流を最小限に抑えることができます。たとえば、クロック出力を生成するときに、DACをパワーダウンすることが可能です。

概要
AD9834 は、高性能なサイン波／三角波出力を生成できる50MHzの低消費電力DDSデバイスです。内蔵コンパレータによって、クロック生成用に方形波も生成できます。3Vで20mW

AD9834は、20ピンのTSSOPパッケージを採用しています。

機能ブロック図
AVDD

AGND

DGND

DVDD

CAP/2.5V

REFOUT

レギュレータ
MCLK

VCC
2.5V

内蔵
リファレンス
フルスケール
制御

FSELECT
28ビットFREQ0
レジスタ∑

位相アキュムレータ（28ビット）

MUX
28ビットFREQ1
レジスタ

12

FS ADJUST

SIN
ROM

10ビット
DAC

MUX

COMP

IOUT
IOUTB

MSB
12ビットPHASE0レジスタ
12ビットPHASE1レジスタ

MUX

MUX

2分周

16ビット・
コントロール・レジスタ

MUX

SIGN BIT OUT

シリアル・インターフェースとコントロール・ロジック

コンパレータ

VIN

AD9834
FSYNC

SCLK

SDATA

REV. 0

PSELECT

RESET

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいは利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を暗示的または明示的に許諾するものでもありません。記載の商標および登録商標は、それぞれの企業が所有するものです。
※日本語データシートはREVISIONが古い場合があります。最新の内容については、英語版をご参照ください。

社／ 〒105-6891 東京都港区海岸1-16-1 ニューピア竹芝サウスタワービル
電話03（5402）8200
大阪営業所／ 〒532-0003 大阪府大阪市淀川区宮原3-5-36 新大阪MTビル2号
電話06（6350）6868（代）本

アナログ・デバイセズ株式会社

SLEEP

AD9834 ― 仕様1（特に指定のない限り、 VDD ＝ 2.3 〜 5.5V 、 AGND ＝ DGND ＝ 0V 、 T A＝ T MIN〜 T MAX、
RSET＝6.8kΩ、IOUTとIOUTBに対してRLOAD＝200Ω）

パラメータ

Min

Typ

Max

単位

50

MSPS
mA
V
mV
V

テスト条件／備考

DAC信号仕様
10

分解能
更新レート
IOUTフルスケール2
VOUT最大VOUT最小出力適合性3
DC精度
積分非直線性
微分非直線性

ビット

3.0
0.6
30
0.8
±1
±0.5

LSB
LSB

DDS仕様
ダイナミック仕様
S/N比
全高調波歪みスプリアスフリー・ダイナミックレンジ（SFDR）
広帯域（0〜ナイキスト）
狭帯域（±200kHz）
クロック・フィードスルー
ウェイクアップ時間

55

fMCLK＝50MHz、fOUT＝fMCLK/4096
fMCLK＝50MHz、fOUT＝fMCLK/4096

−56
−67

dBc
dBc
dBc
ms

fMCLK＝50MHz、fOUT＝fMCLK/50
fMCLK＝50MHz、fOUT＝fMCLK/50

1

V p-p
pF
MHz
MΩ
µA

内部的にAC結合

ns
ps rms

15pFの負荷を使用
3MHzのサイン波0.6V p-p

−60
−78
−50

10
4
5
10

出力バッファ
出力立ち上がり／立ち下がり時間
出力ジッター

ロジック入力VINH、ハイレベル入力電圧

dB
dBc

−56

1

コンパレータ
入力電圧範囲
入力容量
入力高域カットオフ周波数
入力DC抵抗入力リーク電流リファレンス
内蔵リファレンス
REFOUT出力インピーダンス4
リファレンスTC

60
−66

12
120
1.12

1.18
1
100

1.24

1.7
2.0
2.8

VINL、ローレベル入力電圧

0.6
0.7
0.8
10

IINH/IINL、入力電流
CIN、入力容量

3

V
kΩ
ppm/℃
V
V
V
V
V
V
µA
pF

fMCLK＝50MHz、fOUT＝fMCLK/4096

電源

AVDD
DVDD
IAA5
IDD5
IAA＋IDD5
低消費電力スリープ・モード

2.3〜2.7V電源
2.7〜3.6V電源
4.5〜5.5V電源
2.3〜2.7V電源
2.7〜3.6V電源
4.5〜5.5V電源

2.3
2.3
3.8
2.0
5.8
0.5

5.5
5.5
5
3
8

V
V
mA
mA
mA
mA

IDDコード依存。特性2を参照。
DACパワーダウン、MCLK動作中

注
1
動作温度範囲：Bバージョン：−40〜＋105℃、一般的な仕様は25℃です。
2
準拠のために、指定の負荷200Ωで、IOUTフルスケールが4mAを超えてはいけません。
3
設計により保証。
4
REFOUTがソース電流のときに適用。REFOUTがシンク電流のときはインピーダンスが高くなります。
5
デジタル入力がスタティックであり、0VまたはDVDDに等しい状態で測定。
仕様は予告なく変更されることがあります。

―2―

REV. 0AD9834
100nF

RSET
6.8kΩ

10nF

CAP/2.5V
レギュレータ

12

図1.

COMP

フルスケール制御

内蔵リファレンス

SIN
ROM

AD9834AVDD

FS ADJUSTREFOUT

10nF

IOUT

10ビットDACR LOAD200Ω

20pF

仕様のテストに用いたテスト回路

タイミング特性1（特に指定のない限り、DVDD＝2.3〜5.5V、AGND＝DGND＝0V）

1

パラメータ

TMIN〜TMAXでの限界

単位

テスト条件／備考t1

20

ns（min）

MCLK周期

t2

8

ns（min）

MCLKハイレベル継続時間

t3

8ns（min）

MCLKローレベル継続時間

t4

25

ns（min）

SCLK周期

t5

10

ns（min）

SCLKハイレベル継続時間

t6

10

ns（min）

SCLKローレベル継続時間

t7

5

ns（min）

FSYNC〜SCLK立ち下がりエッジのセットアップ・タイム

t8（min）

10

ns（min）

FSYNC〜SCLKのホールド・タイム

t8（max）

t4−5

ns（max）

t9

5

ns（min）

データ・セットアップ・タイムt10

3

ns（min）

データ・ホールド・タイムt11

8ns（min）

MCLK立ち上がりエッジ前のFSELECT、PSELECTセットアップ・タイム

t11A

8

ns（min）

MCLK立ち上がりエッジ後のFSELECT、PSELECTセットアップ・タイム

t12

5ns（min）

SCLKハイレベル〜FSYNC立ち下がりエッジのセットアップ・タイム

出荷テストではなく、設計により保証。

t1
MCLK

t2
t3

図2.

マスター・クロック

t11

t11A

MCLK

FSELECT,
PSELECT

有効データ

有効データ

図3.

制御タイミング

t5

t12

有効データ

t4

SCLK

t7

t6

t8

FSYNC

t10
t9
SDATA

D15

D14

D2

図4.

REV. 0

D1

シリアル・タイミング

―3―

D0

D15

D14

AD9834
絶対最大定格*ピン配置（特に指定のない限り、TA＝25℃）
AVDD〜AGND . . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3〜＋6V
DVDD〜DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3〜＋6V
AVDD〜DVDD . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3〜＋0.3V
AGND〜DGND . . . . . . . . . . . . . . . . . . . . . . . . . . −0.3〜＋0.3V

CAP/2.5V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.75V
デジタルI/O電圧〜DGND . . . . . . . . . . . −0.3V〜DVDD＋0.3V
アナログI/O電圧〜AGND . . . . . . . . . . . −0.3V〜AVDD＋0.3V
動作温度範囲
工業用（Bバージョン）. . . . . . . . . . . . . . . . . . −40〜＋105℃
保管温度範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . −65〜＋150℃
最大ジャンクション温度 . . . . . . . . . . . . . . . . . . . . . . . . . . 150℃
TSSOPパッケージ
θJA熱抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143℃/W
θJC熱抵抗 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45℃/W
ピン温度、ハンダ付け（10秒） . . . . . . . . . . . . . . . . . . . . . 300℃
IRリフロー、ピーク温度 . . . . . . . . . . . . . . . . . . . . . . . . 220℃

FS ADJUST

1

20 IOUTBREFOUT

2

19 IOUT

COMP

3

AVDD

4

AD9834DVDD

5

CAP/2.5V

6

DGND

7

16 SIGN BIT OUT
上面図
（実寸では
15 FSYNC
ありません）
14 SCLK

MCLK

813 SDATAFSELECT

912 SLEEPPSELECT 10

11 RESET

18 AGND
17 VIN* 上記の絶対最大定格を超えるストレスを加えると、デバイスに恒久的な損傷を与えることがあります。この規定はストレス定格のみを指定するものであり、この仕様の動作セクションに記載する規定値以上でのデバイス動作を定めたものではありません。長時間デバイスを絶対最大定格状態にすると、デバイスの信頼性に影響を与えることがあります。

オーダー・ガイド
モデル

温度範囲

パッケージ

パッケージ・オプション

AD9834BRU−40〜＋105℃

20ピンTSSOP（薄型シュリンク・スモール・

RU-20

EVAL-AD9834EB

アウトライン・パッケージ）
評価ボード

注意
ESD（静電放電）の影響を受けやすいデバイスです。人体や試験機器には4000Vもの高圧の静電気が容易に蓄積され、検知されないまま放電されます。AD9834は当社独自のESD保護回路を内蔵してはいますが、デバイスが高エネルギーの静電放電を被った場合、回復不能の損傷を生じる可能性があります。したがって、性能劣化や機能低下を防止するため、ESDに対する適切な予防措置を講じることをお勧めします。

―4―

WARNING!
ESD SENSITIVE DEVICE

REV. 0AD9834
ピン機能の説明
ピン番号

記号

機能

アナログ信号とリファレンス

1

FS ADJUST

フルスケール調整制御 このピンと AGND との間に抵抗（ R SET）が接続されます。これによって、フルスケールDAC電流の大きさが決まります。RSETとフルスケール電流との関係は次のとおりです。

IOUTFULL SCALE＝18×VREFOUT / RSETVREFOUT＝1.20Vノミナル、RSET＝6.8kΩ標準
2

REFOUT

リファレンス出力

AD9834の内部1.20Vリファレンスは、このピンから使用できます。

3

COMP

DACバイアス・ピン このピンは、DACバイアス電圧のデカップリングに使用します。

17

VIN

コンパレータへの入力 コンパレータを使用すれば、サイン波DAC出力から方形波を生成できます。
ジッターを改善するために、DAC出力を適切にフィルタ処理してから、コンパレータに印加してください。コントロール・レジスタのビットOPBITENとSIGNPIBを 1 に設定すると、コンパレー
タ入力がVINに接続されます。

19、20

IOUT、IOUTB

電流出力 これは高インピーダンスの電流源です。IOUTとAGNDの間に、公称値200Ωの負荷抵抗を接続してください。IOUTBは、なるべく200Ωの外部負荷抵抗を介してAGNDに接続してください。ただし、直接 AGND に接続することもできます。クロック・フィードスルーを防止するには、
AGNDへの20pFコンデンサもお勧めします。

4

AVDD

アナログ部用の正電源 AVDDの値は2.3〜5.5Vが可能です。AVDDとAGNDの間に、0.1µFのデカップリング・コンデンサを接続してください。

5

DVDD

デジタル部用の正電源 DVDDの値は2.3〜5.5Vが可能です。DVDDとDGNDの間に、0.1µFのデカップリング・コンデンサを接続してください。

6

CAP/2.5V

デジタル回路は2.5V電源で動作します。内蔵レギュレータを使用して、DVDDから2.5Vを生成する
ことができます（DVDDが2.7Vを超える場合）。レギュレータには、CAP/2.5VからDGNDに接続する 100nF （ typ 値）のデカップリング・コンデンサが必要です。 DVDD が 2.7V 以下の場合は、
CAP/2.5VをDVDDに短絡してください。

7

DGND

デジタル・グラウンド

18

AGND

アナログ・グラウンド

電源

デジタル・インターフェースと制御

8

MCLK

デジタル・クロック入力 DDS出力周波数は、MCLKの周波数を2進数で除した数として表されます。
出力周波数の精度と位相ノイズは、このクロックで決まります。

9

FSELECT

周波数選択入力 FSELECT で、位相アキュムレータで使用する周波数レジスタ（ FREQ0 または
FREQ1）を決めます。使用する周波数レジスタを選択するには、ピンFSELECTまたはビットFSEL
を使用します。ビットFSELを使用して周波数レジスタを選択する場合は、このピン（FSELECT ）をCMOSのハイレベルまたはローレベルに接続してください。

10

PSELECT

位相選択入力 PSELECTで、位相アキュムレータ出力に加算される位相レジスタ（PHASE0またはPHASE1）を決めます。使用する位相レジスタを選択するには、ピンPSELECTまたはビットPSEL
を使用します。ビットPSELで位相レジスタを制御する場合は、このピン（PSELECT）をCMOSの

11

RESET

アクティブ・ハイ・デジタル入力 RESETは、適切な内部レジスタをゼロにリセットします。これは、ミッドスケールのアナログ出力に対応します。RESETは、アドレス可能などのレジスタにも影響を与えません。

12

SLEEP

アクティブ・ハイ・デジタル入力 このピンがハイレベルのとき、DACがパワーダウンします。このピンの機能は、制御ビットSLEEP12と同じです。

13

SDATA

シリアル・データ入力 16ビットのシリアル・データワードがここに入力されます。

14

SCLK

シリアル・クロック入力
す。

15

FSYNC

アクティブ・ローのコントロール入力 これは入力データ用のフレーム同期信号です。 FSYNC がローレベルになると、内部ロジックに、新しいワードがデバイスにロードされていることが通知されます。

16

SIGN BIT OUT

ロジック出力 このピンからコンパレータ出力か、 NCO からの MSB が出力されます。コントロー
ル・レジスタのビット OPBITEN を 1 に設定すると、この出力ピンがイネーブルになります。
ビットSIGNPIBで、このピンへの出力をコンパレータ出力にするか、NCOからのMSBにするかを決めます。

ハイレベルまたはローレベルに接続してください。

REV. 0

データは、SCLKの各立ち下がりエッジでAD9834にクロック入力されま―5―

AD9834 ― 代表的な性能特性
2.54.0
TA = 25°C–60
5V

TA = 25°C

5V

3.5

AVDD = DVDD = 3V
TA = 25°C

–65

2.0
3.0
3V

1.5

1.0

SFDR（dBc）

IDD（mA）

IDD（mA）

3V
2.5
2.0
1.5

–70

–75
SFDR dB MCLK/7–80

SFDR dB MCLK/50

1.0
0.5

–85

0.5
0

5

15

25
35
MCLK周波数（MHz）

0
100

45

特性1. 代表的な消費電流とMCLK周波数の関係

1k

10k

100k
1M
fOUT（Hz）

10M

–90
0

100M

特性2. fMCLK＝50MHzでの代表的なIDDとfOUTの関係

AVDD = DVDD = 3V
TA = 25°C

2030
40
MCLK周波数（MHz）

50

特性3. 狭帯域SFDRとMCLK周波数の関係

0

–60

–65

10

–40
AVDD = DVDD = 3V
TA = 25°C–10

TA = 25°C
AVDD = DVDD = 3V
FOUT = MCLK/4096–45
50MHzクロック–75
SFDR dB MCLK/7

SFDR dB MCLK/50–30

S/N比（dB）

SFDR（dBc）

SFDR（dBc）

–20

–70

–40
30MHzクロック

–50

–50
–55

–60

–80
–60

–85
–90

–65

–70

0

5

10 15 20

25 30 35 40

–80
0.001

45 50

–70
0.01

MCLK周波数（MHz）

特性4. 広帯域SFDRとMCLK周波数の関係

0.1
1.0
fOUT/fMCLK

10

1.0

100

特性5. さまざまなMCLK周波数での広帯域SFDRとfOUT/fMCLKの関係

上限

1.225

AVDD = DVDD = 5V
TA = 25°C

–110

2.3V
800
750

5.5V
700
650
600

–120

1.200
dBc/Hz850
VREFOUT（V）

ウェイクアップ時間（µs）

50

–100

950
900

25

特性6. S/N比とMCLK周波数の
関係

1.250

1000

5.0
10
12.5
MCLK周波数（MHz）

1.175

–130

下限

1.150

–140

1.125

–150

550
500
–40

25

105

1.100
–40

25

温度（℃）

特性7. ウェイクアップ時間と
温度の関係

温度（℃）

特性8.

VREFOUTと温度の関係

―6―

105

–160
100

1k

10k
周波数（Hz）

100K 200K

特性9. fOUT＝2MHz、
MCLK＝50MHzのときの出力位相ノイズ

REV. 0

0

0

–10

–10

–20

–20

–20

–30

–30

–30

–40

–40

–40

–50

dB

0
–10

dB

dB

AD9834

–50

–50

–60

–60

–60

–70

–70

–70

–80

–80

–80

–90

–90

–90

–100
0
RWB 100–1000
RWB 1K–1000
RWB 1KVWB 30周波数（Hz）

100k
ST 100 SEC

特性10. fMCLK＝10MHz、
fOUT＝2.4kHz、周波数
ワード＝000FBA9VWB 300

5M
ST 50 SEC

周波数（Hz）

特性11. fMCLK＝10MHz、
fOUT＝1.43MHz＝fMCLK/7、周波数ワード＝特性12. fMCLK＝10MHz、
fOUT＝3.33MHz＝fMCLK/3、周波数ワード＝

0

0

–10

–10

–20

–20

–20

–30

–30

–30

–40

–40

–40
dB

0

dB

dB

5555555

–10

–50

–50

–60

–60

–60

–70

–70

–70

–80

–80

–80

–90

–90

–90

–100

–100

–100

VWB 30160k
ST 200 SEC

0RWB 100

VWB 300

1.6M
ST 200 SEC

0RWB 1KVWB 300

25M
ST 200 SEC

周波数（Hz）

周波数（Hz）

周波数（Hz）

特性13. fMCLK＝50MHz、
fOUT＝12kHz、周波数
ワード＝000FBA9

特性14. fMCLK＝50MHz、
fOUT＝120kHz、周波数
ワード＝009D496

特性15. fMCLK＝50MHz、
fOUT＝1.2MHz、周波数
ワード＝0624DD3

0

0

–10

–10

–20

–20

–20

–30

–30

–30

–40

–40

–40

–50

dB

0
–10

dB

dB

0
RWB 100

5M
ST 50 SEC

周波数（Hz）

2492492–50

VWB 300

–50

–50

–60

–60

–60

–70

–70

–70

–80

–80

–80

–90

–90

–90

–100
0
RWB 1K–100–100

VWB 300
周波数（Hz）

25M
ST 200 SEC

特性16. fMCLK＝50MHz、
fOUT＝4.8MHz、周波数
ワード＝189374C

0
RWB 1KVWB 300
周波数（Hz）

特性17. fMCLK＝50MHz、
fOUT＝7.143MHz＝fMCLK/7、周波数ワード＝2492492

REV. 025M
ST 200 SEC―7―

0RWB 1KVWB 300

25M
ST 200 SEC

周波数（Hz）

特性18. fMCLK＝50MHz、
fOUT＝16.667MHz＝fMCLK/3、周波数ワード＝5555555

AD9834
用語集

振幅+1

積分非直線性
6π

伝達関数の両端を結ぶ直線からの任意のコードの最大偏差をいいます。伝達関数の両端は、最初のコード遷移（000...00から000...01）よりも0.5LSB下の点であるゼロ・スケールと、最後のコード遷移（111...10から111...11）よりも0.5LSB上の点であるフル・スケールです。誤差はLSBで表されます。

0

4π

2π

–1
2π

位相

図5.

サイン波

4π

6π

2p

微分非直線性DAC 内の2 つの隣接するコード間における1LSB 変化の測定値0と理想値の差をいいます。指定された微分非直線性の最大値
が±1LSBであれば、単調性が保証されます。

出力コンプライアンス
仕様を満たすために、DACの出力で生成できる最大電圧をいい

サイン波の位相が直線であることが分かっていて、リファレン
ス間隔（クロック周期）が与えられていれば、その周期に対する相回転を次のように求めることができます。

ます。出力コンプライアンスに指定された値よりも大きい電圧が生成されると、AD9834は、データシートに記載された仕様を満たせないことがあります。

∆Phase＝ω∆tωについて解くと、次のようになります。

スプリアスフリー・ダイナミック・レンジ
DDSデバイスの出力側には、対象となる周波数のほかに、基本

ω＝∆Phase/∆t＝2πf周波数の高調波と、これらの周波数のイメージが存在します。
スプリアスフリー・ダイナミック・レンジ（SFDR）とは、対象となる帯域に存在する最大のスプリアスまたは高調波をいいます。広帯域SFDRでは、 0 〜ナイキスト帯域幅における基本周波数の振幅から見て最大の高調波またはスプリアスの振幅が与えられます。狭帯域 SFDR では、基本周波数について±
200kHzの帯域幅で最大のスプリアスまたは高調波の減衰量が与えられます。

fについて解き、リファレンス・クロック周波数をリファレンス
周期（1/fMCLK＝∆t）に換えると、次のようになります。
f＝∆Phase×fMCLK/2π
AD9834は、この簡単な式に基づいて出力を生成します。数値
制御発振器＋位相変調器、SIN ROM、DACという3つの主要なサブサーキットによって、簡単なDDSチップでこの式を実装できます。

全高調波歪み次のセクションで、これらのサブサーキットについて説明します。

全高調波歪み（THD）は、高調波のrms値合計と基本波のrms値との比です。AD9834の場合、THDは次のように定義されま
す。

回路の説明

――
――
V ＋V ＋V ＋V ＋V

√

2

2

3

2

4

2

5

2

AD9834は、完全統合型のダイレクト・デジタル・シンセシス（DDS）チップです。最高25MHzまでのデジタル作成されたサ
イン波を提供するために、リファレンス・クロックが1 つ、低精度抵抗が1つ、デカップリング・コンデンサが8つ必要です。
RF信号を生成するほか、簡単な変調方式から複雑な変調方式まで広範囲にわたり完全な対応ができます。これらの変調方式は完全にデジタル領域で実現されているため、DSP技法を使用して複雑な変調アルゴリズムを正確かつ簡単に実現できます。

2

6

THD＝20 log ―――――――――――V1

ここで、V1は基本波のrms振幅値であり、V2、V3、V4、V5、V6
は、2〜6次高調波のrms振幅です。

S/N比（SNR）
S/N 比は、測定された出力信号の rms 値と、ナイキスト周波数
より下の全スペクトル成分の rms 値合計との比です。 S/N 比の値はdBで表されます。

クロック・フィードスルー
MCLK入力からアナログ出力までフィードスルーがあります。
クロック・フィードスルーとは、AD9834の出力スペクトル内の基本周波数を基準にしたMCLK信号の大きさをいいます。

動作原理
サイン波は、一般に、振幅形状a(t) = sin (ωt)とみなされます。
ただし、これは非直線であり、ひとつひとつ作らない限り、簡単に生成できません。これに対して、角度情報は本質的に直線です。つまり、位相角は単位時間ごとに一定の角度だけ回転します。角速度は、ω＝2πfという従来から使用されている割合で信号の周波数に依存します。

AD9834の内部回路は、数値制御発振器（NCO）、周波数／位
相変調器、SIN ROM、DAC、コンパレータ、レギュレータという主要な要素で構成されています。

数値制御発振器＋位相変調器
これは、周波数選択レジスタ2つ、位相アキュムレータ1つ、位
相オフセット・レジスタ2つ、位相オフセット加算器1つで構成されます。 NCO の主要コンポーネントは、 28 ビットの位相ア
キュムレータです。連続時間信号の位相範囲は0〜2πです。この範囲外では、サイン波関数が周期的に反復します。デジタル処理系も同様です。アキュムレータが、この範囲の位相数値を
マルチビットのデジタル・ワードにそのままスケーリングします。 AD9834 の位相アキュムレータは、 28 ビットです。したがって、AD9834では、2π＝228となります。また、∆Phase項
も次の範囲の数値にスケーリングされます。

0＜∆Phase＜228−1
前述の式にこれらを代入すると、次のようになります。

f＝∆Phase×fMCLK/228―8―

REV. 0AD9834
位相アキュムレータへの入力には、 FREQ0 レジスタまたは
FREQ1レジスタのいずれかを選択でき、FSELECTピンまたは
FSELビットで制御します。NCOは本質的に連続した位相信号を生成するので、周波数を切り替えるときの出力の不連続性を回避できます。

〜5.5Vの値が可能で、互いに独立しています。たとえば、アナログ部を5V、デジタル部を3Vで動作させることができ、その逆も可能です。

AD9834 の内部デジタル部は 2.5V で動作します。内蔵レギュ
レータは、 DVDD で印加された電圧を 2.5V まで下げます。
AD9834 のデジタル・インターフェース（シリアル・ポート）もDVDDで動作します。これらのデジタル信号は、2.5V互換となるようにAD9834内でレベル・シフトされます。

NCO に続いて、位相オフセットを加算すれば、 12 ビットの位相レジスタを使用して位相変調を行うことができます。これらの位相レジスタの1つの内容が、NCOの最上位ビットに加算されます。AD9834には2つの位相レジスタがあり、これらのレジ
スタの分解能は2π/4096です。

AD9834 の DVDD ピンの印加電圧が 2.7V 以下の場合は、ピンCAP/2.5VとDVDDを接続して内蔵レギュレータをバイパスし

SIN ROMてください。

NCOからの出力を有用なものにするには、位相情報からサイン機能の説明

波値に変換する必要があります。位相情報が振幅に直接的に対応するため、 SIN ROM は、デジタル位相情報をルックアッ
プ・テーブルへのアドレスとして使用し、位相情報を振幅に変換します。 NCO は 28 ビットの位相アキュムレータを内蔵していますが、 NCO の出力は 12 ビットに切り捨てられます。位相
アキュムレータのフル分解能を使用することは、228エントリのルックアップ・テーブルが必要となるため実用的でなく、またその必要もありません。ただ、適切な位相分解能があって、切り捨てによる誤差が 10 ビット DAC の分解能より小さくなりさ
えすれば十分です。このため、SIN ROMには、10ビットDAC
より2ビット大きい位相分解能を備えています。

シリアル・インターフェース
AD9834 の標準 3 線式シリアル・インターフェースは、 SPI 、QSPITM、MICROWIRETM、DSPインターフェース規格と互換性があります。
データは、シリアル・クロック入力 SCLK の制御により、 16
ビット・ワードでデバイスにロードされます。この動作のタイ
ミング図を図4に示します。

FSYNC入力は、フレーム同期およびチップ・イネーブルとして機能するレベル・トリガ入力です。データをデバイスに転送できるのは、 FSYNC がローレベルのときだけです。シリア
ル・データ転送を開始するには、 FSYNC から SCLK 立ち下がりエッジまでの最小セットアップ・タイム t 7 を守りながら、
FSYNCをローレベルにしてください。FSYNCがローレベルになった後、SCLKの立ち下がりエッジで16クロック・パルスの間、シリアル・データがデバイスの入力シフト・レジスタにシ
フトインされます。 SCLK 立ち下がりエッジから FSYNC 立ち
上がりエッジまでの最小時間t8を守りながら、SCLKの16番目の立ち下がりエッジの後でFSYNC をハイレベルにすることができます。あるいは、 16 SCLK パルスの倍数の間 FSYNC を
ローレベルに保持してから、データ転送の最後にハイレベルにすることも可能です。このように、FSYNC がローレベルに保持されている間に、16ビット・ワードの連続したストリームをロードできます。FSYNCは、ロードされた最後のワードの16番目のSCLK立ち下がりエッジの後にならないとハイレベルになりません。

SIN ROMをイネーブルにするには、コントロール・レジスタのビット MODE と OPBITEN を使用します。詳細については、
表XIVを参照してください。

D/Aコンバータ
AD9834は、広範囲の負荷を駆動できる高インピーダンス電流
源の 10 ビット DAC を内蔵しています。フルスケールの出力電流を 1 本の外部抵抗（ R SET）を使用して調整し、最適な電力条
件と外部負荷条件を実現できます。

DACは、シングルエンド動作または差動動作用に構成できます。
同等の外部抵抗を使用してIOUTとIOUTBをAGNDに接続すれば、コンプリメンタリー出力電圧を生成できます。負荷抵抗は任意の値にすることができますが、その両端に生成されるフルスケール電圧が電圧コンプライアンス範囲を超えないようにする必要があります。フルスケール電流はRSETによって制御できるので、RSETの調整によって負荷抵抗の変動に対するバランスをとることができます。

コンパレータAD9834を使用して、合成されたデジタル・クロック信号を生成できます。それには、内蔵セルフバイアス式コンパレータを使用して、DACのサイン波信号を方形波に変換します。DACからの出力を外部的にフィルタ処理してから、コンパレータ入力に印加することができます。コンパレータのリファレンスは、
V INに印加される信号の時間平均です。コンパレータは、およ
そ100mV p-p〜1V p-pの範囲の信号を受け付けることができます。コンパレータの入力は AC 結合されるので、ゼロ・クロス
検出器として正しく動作するには、一般に3MHzの最小入力周
波数が必要です。コンパレータの出力は、0V 〜DVDD までの振幅を持つ方形波になります。

SCLKは連続にすることができます。あるいは、SCLKを書き込み操作と次の書き込み操作の間でアイドル・ハイまたはアイ
ドル・ローにできますが、 FSYNC がローレベルになるとき（t12）、SCLKはハイレベルでなければなりません。

コンパレータをイネーブルにするには、コントロール・レジス
タのビットSIGNPIBとOPBITENに 1 を設定します。詳細
については、表XIIIを参照してください。

レギュレータAD9834では、アナログ部とデジタル部の電源が別になっています。 AVDD がアナログ部に必要な電源を提供し、 DVDD がデジタル部に電源を提供します。これらの電源はいずれも 2.3

REV. 0AD9834のパワーアップ
図8のフローチャートに、AD9834の動作ルーチンを示します。
AD9834がパワーアップされるとき、デバイスはリセットする必要があります。これによって、ミッドスケールのアナログ出力を提供できるように適切な内部レジスタを 0 にリセットします。AD9834の初期化時にスプリアスDAC出力が生じない
ように、デバイスが出力する準備ができるまで、 RESET ビット／ピンを 1 に設定してください。RESETでは、位相レジ
スタ、周波数レジスタ、コントロール・レジスタはリセットされません。これらのレジスタには無効なデータが含まれるため、ユーザーが既知の値を設定してください。次に、 RESET ビット／ピンに 0 を設定して出力の生成を開始します。RESETに 0 が設定されてから 8 MCLK サイクル後に、データがDAC出力に現れます。

レイテンシ
各動作にはレイテンシが伴います。ピンFSELECTとPSELECTの値が変化すると、選択されたレジスタに制御が移されるまで―9―

AD9834にパイプライン遅延が生じます。タイミング仕様 t 11と t 11Aが満たされている場合（図3を参照）、FSELECTとPSELECTには8MCLKサイクルのレイテンシがあります。タイミング仕様t11とt11Aが満たされない場合、レイテンシは1 MCLKサイクルだけ増加します。

コントロール・レジスタ
AD9834には、ユーザーの必要に応じてAD9834をセットアッ
プする 16 ビットのコントロール・レジスタが内蔵されています。 MODE 以外のすべての制御ビットは、 MCLK の内部負同様に、それぞれの非同期書き込み操作にもレイテンシが伴います。選択した周波数／位相レジスタに新しいワードがロードされた場合は、アナログ出力が変化するまでに8〜9 MCLKサ
イクルの遅延があります。（この遅延は、データがデスティ
ネーション・レジスタにロードされるときのMCLK立ち上がり
エッジの位置に依存するため、1 MCLKサイクルの不確実性が伴います）。

表 II に、コントロール・レジスタの個々のビットを示します。
AD9834のさまざまな機能と出力オプションについては、表II

エッジでサンプリングされます。

の後のセクションで詳しく説明します。
コントロール・レジスタの内容が変更されることをAD9834に知らせるには、下に示すように、D15とD14を 0 に設定する必要があります。
表I.

RESET機能とSLEEP機能の負遷移は、MCLKの内部立ち下がりエッジでサンプリングされます。したがって、これらにもレイテンシが伴います。

D15

D14

0

0

コントロール・レジスタ

D13

D0
制御ビット

SLEEP12SLEEP1
SIN
ROM

IOUT

0

（低消費電力）10ビットDAC

MUX

位相アキュムレータ（28ビット）

IOUTB

1
MSB

MODE + OPBITEN
0
MUX

コンパレータ

2分周

VIN

1

1

MUX

デジタル出力（イネーブル）SIGN BIT OUT

0
SIGN/PIBOPBITEN

DB15 DB14 DB13 DB12 DB11 DB10 DB9
DB8
DB7
DB6
DB5
DB4
DB3 DB2 DB1 DB00
B28 HLB FSEL PSEL PIN/SW RESET SLEEP1 SLEEP12 OPBITEN SIGN/PIB DIV2 0 MODE
0
0

図6.
表II.

制御ビットの機能

コントロール・レジスタ内のビットの説明

ビット

名前

機能

D13

B28

完全なワードをいずれかの周波数レジスタにロードするには、2つの書き込み操作が必要です。

B28＝1では、2つの連続した書き込みで完全なワードを周波数レジスタにロードできます。最初の書き込みには周波数ワードの14 LSBsが含まれ、次の書き込みには14 MSBsが含まれます。各16ビット・ワードの最初の2ビットでワードがロードされる周波数レジスタを定義するため、2つの連続書き込みでこれを同じものにしてください。適切なアドレスについては、表VIを参照してください。周波数レジスタへの書き込みは両方のワードがロードされてから行われるため、レジスタでは中間値を保持しません。完全な28ビット書き込
みの例を表VIIに示します。
B28＝0の場合、28ビットの周波数レジスタは2つの14ビット・レジスタとして動作し、一方には14 MSBs、
他方には14 LSBsが含まれます。つまり、周波数ワードの14 MSBsは14 LSBsとは独立に変更することができ、その逆も可能です。14 MSBsまたは14 LSBsを変更するには、適切な周波数アドレスに対して書き込みを1つ行います。制御ビットD12（HLB）は、変更されるビットが14 MSBsか14 LSBsかをAD9834に通知します。
D12

HLB

この制御ビットによって、ユーザーは、周波数レジスタのMSBsまたはLSBsを連続的にロードしながら、残りの 14 ビットを無視することができます。これは、完全な 28 ビット分解能が必要でない場合に便利です。
HLBは、D13（B28）と組み合わせて使用します。この制御ビットは、ロードしている14ビットを、アドレ
ス指定された周波数レジスタの 14 MSBs に転送するか 14 LSBs に転送するかを示します。周波数ワードのMSBsとLSBsを別々に変更するには、D13（B28）に 0 を設定する必要があります。D13（B28）＝1の場
合、この制御ビットは無視されます。

HLB＝1で、アドレス指定された周波数レジスタの14 MSBsに書き込みできます。
HLB＝0で、アドレス指定された周波数レジスタの14 LSBsに書き込みできます。
D11

FSEL

FSELビットは、位相アキュムレータで使用するレジスタ（FREQ0またはFREQ1）を定義します。周波数レ
ジスタの選択については、表IVを参照してください。
― 10 ―

REV. 0AD9834
表II.

コントロール・レジスタ内のビットの説明（続き）

ビット

名前

機能

D10

PSEL

D9

PIN/SW

D8

RESET

D7

SLEEP1D6SLEEP12

D5

OPBITEN

D4

SIGNPIB

D3

DIV2

D2
D1

MODE

D0

予約済み

PSELビットは、位相アキュムレータの出力にデータを加算するレジスタ（PHASE0またはPHASE1）を定義します。位相レジスタの選択については、表Vを参照してください。
周波数レジスタと位相レジスタを選択し、内部レジスタをリセットし、DACをパワーダウンする機能は、ソフトウェアまたはハードウェアを使用して実装できます。PIN/SWで、これらの機能に対する制御のソースを選択します。
PIN/SW＝1で、適切な制御ピンによって機能を制御します。
PIN/SW＝0で、適切な制御ビットによって機能を制御します。
RESET＝1で、内部レジスタを 0 にリセットします（ミッドスケールのアナログ出力に対応）。
RESET＝0で、RESETをディスエーブルにします。この機能については、表XIを参照してください。
SLEEP1＝1で、内部MCLKクロックをディスエーブルにします。NCOがもう累算しないので、DAC出力はその現在値のままです。
SLEEP1＝0で、MCLKはイネーブルになります。この機能については、表XIIを参照してください。
SLEEP12＝1で、内蔵DACをパワーダウンします。これは、AD9834を使用してDACデータのMSBを出力するときに便利です。
SLEEP12＝0で、DACはアクティブです。この機能については、表XIIを参照してください。
このビットの機能は、ピンSIGN BIT OUTに出力があるかどうかを制御することです。ユーザーがピンSIGNBIT OUTを使用しない場合は、このビットを 0 のままにしてください。
OPBITEN＝1で、ピンSIGN BIT OUTをイネーブルにします。
OPBITEN＝0では、SIGN BIT OUT出力バッファが高インピーダンス状態に置かれるため、SIGN BIT OUT
ピンからの出力はありません。
このビットの機能は、ピンSIGN BIT OUTに出力する内容を制御することです。
SIGNPIB＝1では、内蔵コンパレータがSIGN BIT OUTに接続されます。DACからのサイン波出力をフィルタ処理した後、波形をコンパレータに印加して方形波を生成できます。これについては、表XIIIを参照してください。
SIGNPIB ＝0 では、DAC データのMSB （またはMSB/2 ）がピンSIGN BIT OUT に接続されます。ビット
DIV2で、MSBを出力するかMSB/2を出力するかを制御します。
DIV2は、SIGNPIBやOPBITENと組み合わせて使用します。これについては、表XIIIを参照してください。
DIV2＝1で、デジタル出力がSIGN BIT OUTピンに直接出力されます。
DIV2＝0で、デジタル出力／2がSIGN BIT OUTピンに直接出力されます。
このビットは、常に 0 に設定する必要があります。
このビットの機能は、IOUT/IOUTBピンに出力する内容を制御することです。制御ビットOPBITEN＝1の場
合は、このビットを 0 に設定してください。
MODE＝1で、SIN ROMをバイパスし、DACから三角波出力が得られます。
MODE＝0で、SIN ROMを使用して位相情報を振幅情報に変換し、サイン波信号の出力が得られます（表XIVを参照）。
このビットは、常に 0 に設定する必要があります。

予約済み

周波数レジスタと位相レジスタ
AD9834には、2つの周波数レジスタと2つの位相レジスタがあります。これらを表IIIで説明します。
表III.

2π/4096×PHASEREG

サイズ

説明

FREQ0

28ビット

FREQ1

28ビット

周波数レジスタ 0 。FSELビットま
たは FSELECT ピン＝ 0 で、このレジスタが出力周波数を MCLK 周波数の分数として定義します。
周波数レジスタ 1 。FSELビットま
たは FSELECT ピン＝ 1 で、このレジスタが出力周波数を MCLK 周波数の分数として定義します。
位相オフセット・レジスタ 0 。
PSELビットまたはPSELECTピン＝0
で、このレジスタの内容が位相アキュ
ムレータの出力に加算されます。
位相オフセット・レジスタ 1 。
PSELビットまたはPSELECTピン＝1
で、このレジスタの内容が位相アキュ
ムレータの出力に加算されます。

PHASE1

REV. 0

12ビット

12ビット

fMCLK/228×FREQREG
ここで、FREQREGは、選択した周波数レジスタにロードされる値です。この信号は、次の値だけ位相シフトされます。

周波数／位相レジスタ

レジスタ

PHASE0AD9834からのアナログ出力は次のとおりです。

ここで、PHASEREG は、選択した位相レジスタに含まれる値です。望ましくない出力を防止するには、選択した出力周波数とリファレンス・クロック周波数の関係に注意する必要があります。
周波数レジスタと位相レジスタへのアクセスは、

FSELECT/PSELECTピンとFSEL/PSEL制御ビットで制御します。制御ビットPIN/SW＝1ではピンで機能を制御し、PIN/SW＝0ではビットで機能を制御します。これについては、
表IV とV に示します。FSEL/PSEL ビットを使用している場合
は、ピンをなるべくCMOSロジック・ハイまたはローに保持してください。周波数／位相レジスタの制御は、ピンからビットに交換できます。

― 11 ―

AD9834
表IV.

可能です。コントロール・レジスタ内のビットHLB（D12）で、どちらの14ビットが変更されているかを識別します。この例を
表VIIIとIXに示します。

周波数レジスタの選択

FSELECTFSEL

PIN/SW

選択されるレジスタ

0
1
X
X

X
X
0
1

1
1
0
0

FREQ0 REG
FREQ1 REG
FREQ0 REG
FREQ1 REG

表VIII.

FREQ1レジスタの14 LSBsに3FFFを書き込む

SDATA入力

入力ワードの結果

0000 0000 0000 0000

制御ワードの書き込み（D15、D14＝00）、B28（D13）＝0、HLB（D12）＝0、つまりLSB
FREQ1レジスタの書き込み（D15、D14＝10）、14 LSBs＝3FFF

表V. 位相レジスタの選択

PSELECTPSEL

PIN/SW

選択されるレジスタ

0
1
X
X

X
X
0
1

1
1
0
0

PHASE0 REG
PHASE1 REG
PHASE0 REG
PHASE1 REG

1011 1111 1111 1111

表IX.

FSELECTピンとPSELECTピンは、MCLKの内部立ち下がり
エッジでサンプリングされます。MCLKの立ち下がりエッジの

FREQ0レジスタの14 MSBsに00FFを書き込む

SDATA入力

入力ワードの結果

0001 0000 0000 0000

制御ワードの書き込み（D15、D14＝00）、B28（D13）＝0、HLB（D12）＝1、つまりMSB
FREQ0レジスタの書き込み（D15、D14＝01）、14 MSBs＝00FF

時間ウィンドウ内では、これらのピンのデータを変更しないことをお勧めします（タイミングについては図3を参照）。立ち下
がりエッジの発生時にFSELECT/PSELECTが値を変更した場
合、他の周波数／位相レジスタに制御が移るタイミングについて、1 MCLKサイクルの不確実性が伴います。

位相レジスタへの書き込み

図9 と10 のフローチャートに、AD9834 の周波数レジスタと位相レジスタの選択と書き込みの手順を示します。

位相レジスタに書き込むとき、ビットD15とD14は11に設定されます。ビットD13は、どの位相レジスタがロードされているかを識別します。

0100 0000 1111 1111

周波数レジスタへの書き込み

表X. 位相レジスタのビット

周波数レジスタに書き込むとき、ビットD15とD14で周波数レ
ジスタのアドレスを与えます。
表VI.

D15

D14

0
1

1
0

周波数レジスタのビット

D13

FREQ0レジスタにFFFC000を書き込む

SDATA入力

入力ワードの結果

0010 0000 0000 0000

制御ワードの書き込み（D15、D14＝00）、B28（D13）＝1、HLB（D12）＝X
FREQ0レジスタの書き込み（D15、D14＝01）、14 LSBs＝0000
FREQ0レジスタの書き込み（D15、D14＝01）、14 MSBs＝3FFF

0111 1111 1111 1111

D13

D12

D11

D0

1
1

1
1

0
1

X
X

MSB 12 PHASE0ビット LSB
MSB 12 PHASE1ビット LSBRESET機能

14 FREQ0レジスタ・ビット
14 FREQ1レジスタ・ビット

0100 0000 0000 0000

D14

D0

ユーザーが周波数レジスタの内容全体を変更したい場合には、周波数レジスタが28ビット幅であるため、同じアドレスに連続した書き込みを2 つ実行する必要があります。最初の書き込みには 14 LSBs 、 2 番目の書き込みには 14 MSBs が含まれます。
この動作モードでは、制御ビットB28（D13）を 1 に設定してください。28ビット書き込みの例を表VIIに示します。
表VII.

D15

RESET 機能では、ミッドスケールのアナログ出力を提供する
ために、適切な内部レジスタを 0 にリセットします。
RESET では、位相レジスタ、周波数レジスタ、コントロー
ル・レジスタはリセットしません。
AD9834をパワーアップするとき、デバイスをリセットしてください。AD9834をリセットするには、RESETピン／ビットを1 に設定します。デバイスをリセット状態から抜け出させるには、ピン／ビットを 0 に設定します。RESET に 0 を設定してから7 MCLKサイクル後に、信号がDAC出力に現れます。

RESET機能は、RESETピンとRESET制御ビットで制御します。
制御ビット PIN/SW ＝ 0 では RESET ビットが機能を制御し、PIN/SW＝1ではピンが機能を制御します。
表XI.

アプリケーションによっては、周波数レジスタの全28ビットを変更する必要がないこともあります。粗同調にすれば14 MSBs
だけを変更し、微同調では 14 LSBs だけを変更します。制御
ビット B28 （ D13 ）を 0 に設定すれば、 28 ビットの周波数レジスタが2つの14ビット・レジスタとして動作し、1つには14MSBs 、もう 1 つには 14 LSBs が含まれます。つまり、周波数
ワードの14 MSBsを14 LSBsとは独立して変更でき、その逆も

RESETの適用

RESET

RESET

ピン

ビット

PIN/SW

結果

0
1
X
X

X
X
0
1

1
1
0
0

リセットの適用なし
内部レジスタのリセット
リセットの適用なし
内部レジスタのリセット

RESETピンをアサートすると、その効果がすぐに出力に現れ、このピンの0から1への遷移がサンプリングされなくなります。
RESETの負の遷移の方は、MCLKの内部立ち下がりエッジでサンプリングされます。

― 12 ―

REV. 0AD9834SLEEP機能
消費電力を最小限に抑えるため、AD9834で使用していない部
分をパワーダウンすることが可能です。これにはSLEEP機能を使用します。パワーダウンできるチップ部分は、内部クロックとDACです。DACは、ハードウェアかソフトウェアでパワーダウンできます。SLEEP機能に必要なピン／ビットを表XIIに
示します。
表XII.

NCOのMSB
AD9834は、NCOのMSBを出力できます。SIGNPIB（D4）制御ビットを 0 に設定すると、SIGN BIT OUTピンからDAC
データのMSBが得られます。これは、粗なクロック・ソースとして便利です。この方形波を2 分周してから出力することもできます。コントロール・レジスタのビット DIV2 （ D3 ）で、SIGN BIT OUTピンからのこの出力の周波数を制御します。
表XIII.

SLEEP機能の適用

OPBITEN MODE SIGNPIB DIV2SLEEP SLEEP1 SLEEP12 PIN/SW
ピン

ビット

ビット

ビット

0
1
X
X
X

X
X
0
0
1

X
X
0
1
0

1
1
0
0
0

X

1

1

0

SIGN BIT OUT

結果

ビット

ビット ビット

ビット ピン

パワーダウンなし

0
1
1
1
1
1

X
0
0
0
0
1

X
0
1
0
1
X

DACがパワーダウン
パワーダウンなし

DACがパワーダウン
内部クロックがディスエーブル
DAC がパワーダウ
ンし、内部クロックがディスエーブル

X
0
0
1
1
X

高インピーダンス
DACデータMSB/2
DACデータMSB
予約済み
コンパレータ出力
予約済み

IOUT/IOUTBピン
AD9834からのアナログ出力は、IOUT/IOUTBピンで利用できます。これには、サイン波出力と三角波出力があります。

DACのパワーダウン
これは、DAC データのMSB だけを出力するためにAD9834 を使用する場合に便利です。この場合、DACは必要ないので、パワーダウンして消費電力を減らすことができます。
内部クロックのディスエーブル
AD9834の内部クロックがディスエーブルにされると、NCOが累算しないので、DAC出力はその現在値のままになります。新しい周波数ワード、位相ワード、および制御ワードは、
SLEEP1制御ビットがアクティブのときに、デバイスに書き込みできます。同期クロックはまだアクティブなので、選択した周波数レジスタと位相レジスタをピンまたは制御ビットを使用
して変更することもできます。SLEEP1ビットを 0 に設定す
ると、MCLKがイネーブルになります。SLEEP1がアクティブのときにレジスタに行われた変更は、一定のレイテンシの後で出力に現れます。

サイン波出力SIN ROMを使用して、周波数レジスタと位相レジスタからの位相情報を振幅情報に変換すると、出力でサイン波信号が得られます。IOUT/IOUTBピンからサイン波出力を得るには、ビットMODE（D1）＝0に設定します。
三角波出力
SIN ROMをバイパスして、NCOからの切り捨てられたデジタ
ル出力をDACに送信できます。この場合、出力はサイン波でな
く、DACは10ビットの直線三角波を生成します。
IOUT/IOUTBピンから三角波出力を得るには、ビットMODE（D1）＝1に設定します。
なお、これらのピンを使用するときは、SLEEPピン／SLEEP12ビットが 0 （DACがイネーブル）でなければなりません。

SLEEPピンをアサートすると、その効果がすぐに出力に現れ、このピンの0から1への遷移はサンプリングされなくなります。
SLEEP の負の遷移の方は、MCLK の内部立ち下がりエッジでサンプリングされます。

SIGN BIT OUTピン
AD9834 は、チップからさまざまな出力を提供します。SIGNBIT OUTピンからは、デジタル出力が得られます。出力は、コンパレータ出力か DAC データの MSB になります。 SIGN BIT
OUTピンを制御するビットを表XIIIに示します。
このピンを使用するには、まずイネーブルにする必要があります。ピンのイネーブル／ディスエーブルは、コントロール・レ
ジスタのビットOPBITEN（D5）で制御します。OPBITEN＝1で、このピンはイネーブルです。なお、OPBITEN＝1の場合には、コントロール・レジスタのMODEビット（D1）を 0 に設定してください。
コンパレータ出力
AD9834には内蔵コンパレータがあります。このコンパレータ
をSIGN BIT OUTピンに接続するには、SIGNPIB（D4）制御ビットを 1 に設定する必要があります。DACからのサイン
波出力をフィルタ処理した後、コンパレータに波形を印加すれば、方形波を生成できます。

REV. 0SIGN BIT OUTからのさまざまな出力― 13 ―表XIV.

IOUT/IOUTBからのさまざまな出力

OPBITENビット

MODEビット

IOUT/IOUTBピン

0
0
1
1

0
1
0
1

サイン波
三角波
サイン波
予約済み

VOUT MAX

VOUT MIN

2π

図7.

三角波出力

4π

6π

AD9834
リームがFSELECTピンに供給されると、AD9834は2つの値の間でキャリア周波数を変調します。

アプリケーション
さまざまな出力オプションが利用できるため、多種多様なアプ
リケーションに合わせてAD9834を構成することができます。

AD9834には2つの位相レジスタがあり、PSKを実行できます。

AD9834 に適した領域の 1 つは、変調アプリケーションです。
AD9834を使用すれば、FSKなどの簡単な変調を実行できるだ
けでなく、GMSKやQPSKなどのもっと複雑な変調方式も実現

位相シフト・キーイングによって、キャリア周波数を位相シフ
トし、変調器に入力するビット・ストリームに関連する量だけ位相を変更します。

できます。

AD9834 は、信号発生器アプリケーションにも適しています。

FSK アプリケーションでは、AD9834 の2 つの周波数レジスタに異なる値をロードします。周波数の 1 つはスペース周波数、
もう1 つはマーク周波数になります。デジタル・データ・スト

内蔵コンパレータがあるため、方形波の生成に使用できます。

AD9834 は消費電流が少ないため、アプリケーションの中でローカル発振器として使用することにも適しています。

データ書き込み
図10を参照データ・ソースの選択
図11を参照初期化
下の図9を参照

8/9 MCLKサイクルの待機
図2のタイミング図を参照

DAC出力
VOUT＝VREFOUT×18×RLOAD/RSET×(1＋(SIN(2π(FREQREG×FMCLK×t/228＋PHASEREG/212))))はい位相を変更?
いいえ
はいFSEL/FSELECTを変更?

はい

いいえ

いいえ
はい

周波数を変更?

PSEL/PSELECTを変更?

はいいいえ
位相レジスタを変更?
はい

DAC出力をSINからRAMPに変更?

周波数レジスタを変更?
はい

いいえ
はい
コントロール・レジスタの書き込み

SIGN BIT OUTピンでの出力を変更?
いいえ

図8.

初期化と操作のフローチャート― 14 ―

REV. 0AD9834
初期化

RESETの適用
制御ビットを使用

ピンを使用（コントロール・レジスタの書き込み）（コントロール・レジスタの書き込み）RESET＝1
PIN/SW＝0

PIN/SW＝1

RESETピン＝1に設定

周波数レジスタと位相レジスタへの書き込み
FREQ0レジスタ＝FOUT0/fMCLK×228
FREQ1レジスタ＝FOUT1/fMCLK×228
PHASE0とPHASE1レジスタ＝(PHASESHIFT×212)/2π（図10を参照）RESET＝0に設定
周波数レジスタの選択
位相レジスタの選択

制御ビットを使用

ピンを使用（コントロール・レジスタの書き込み）（ピンに信号を印加）RESETビット＝0
FSEL＝選択した周波数レジスタ
PSEL＝選択した位相レジスタ
PIN/SW＝0RESETピン＝0
FSELECT＝選択した周波数レジスタ
PSELECT＝選択した位相レジスタ

図9.

初期化

データの書き込み

フル28ビット・ワードを
周波数レジスタに書き込むか?

いいえ

14 MSBsまたはLSBsを
周波数レジスタに書き込むか?

B28（D13）＝1

位相レジスタに書き込むか?

はいはい（コントロール・レジスタの書き込み）いいえ

はい（コントロール・レジスタの書き込み）
B28（D13）＝0
HLB（D12）＝0/1（16ビットの書き込み）

2つの連続した
16ビット・ワードの書き込み

D15、D14＝ 11
D13＝ 0/1（位相レジスタを選択）
D12＝X
D11... D0＝ 位相データ

16ビット・ワードの書き込み（たとえば、表VIIIとIXを参照）（たとえば、表VIIを参照）

はい

別のフル28ビットを周波数レジスタに書き込むか?

14 MSBsまたはLSBsを
周波数レジスタに書き込むか?
いいえ

いいえ

図10.

REV. 0

データの書き込み― 15 ―

別の位相レジスタに書き込むか?
はい
いいえ

はい

AD9834
コンパレータが正しく動作するには、優れたレイアウト対策が必要です。レイアウトでは、グラウンド面を使用してアイソ
レーションを強化することによって、VINとSIGN BIT OUTピンの間の寄生容量を最小限に抑える必要があります。たとえば、多層ボードでは、VIN信号を最上層に接続し、SIGN BIT OUT
を最下層に接続すれば、電源面とグラウンド面の間でアイソ
レーションが実現できます。

データ・ソースの選択

FSELECTピンとPSELECTピンを使用?

はいFSELECTとPSELECTを設定

いいえ

マイクロプロセッサへのインターフェース（コントロール・レジスタの書き込み）
PIN/SW＝0
FSELビットを設定
PSELビットを設定

図11.

AD9834には標準のシリアル・インターフェースがあり、複数（コントロール・レジスタの書き込み）
PIN/SW＝1

データ・ソースの選択

グラウンドとレイアウト
AD9834を実装するプリント回路ボードは、アナログ部とデジタル部を分離して、ボード内でそれぞれをまとめて配置するように設計してください。こうすれば、簡単に分離できるグラウ
ンド面を使用できるようになります。最適な絶縁が得られるため、グラウンド面には最小のエッチング技術を使用することが一番です。デジタルとアナログのグラウンド面は、一個所のみで接続します。AD9834がAGND〜DGND接続を必要とする唯一のデバイスになる場合には、グラウンド面は、 AD9834 のAGND ピンと DGND ピンで接続してください。 AGND 〜
DGND接続を必要とするデバイスが複数あるシステムでAD9834を使用する場合は、AD9834のできるだけ近くに星形
グラウンド・ポイントを配置し、その一個所だけで接続するよ
うにしてください。
チップにノイズが混入する可能性があるため、AD9834の下に
デジタル・ラインを通さないようにしてください。アナログ・
グラウンド面は、ノイズの混入を回避するため、AD9834の下を通します。 AD9834 への電源ラインには、低インピーダン
ス・パスを実現して、電源ラインへのグリッチの影響を減らす
ため、できるだけ大きなパターンを使用します。クロックなどの速いスイッチング信号はデジタル・グラウンドで絶縁して、ボードの他の部分にノイズが広がらないようにします。デジタ
ル信号とアナログ信号のクロスオーバーは避けてください。
ボードの反対側のトレースは、互いに直角になるようにします。
これによって、ボードを通るフィードスルーの影響が低減します。マイクロストリップ技術は格段に優れていますが、両面ボードでは利用できないこともあります。この方式では、ボードのコンポーネント側が必ずグラウンド面に置かれ、信号はハンダ側に置かれます。
優れたデカップリングを行うことが大切です。AD9834のアナ
ログ電源とデジタル電源は独立しており、別々のピンを使用することによって、デバイスのアナログ部とデジタル部の間のカップリングを最小限に抑えています。アナログ電源とデジタ
ル電源はすべて、0.1µFセラミック・コンデンサと並列に配置した10µFタンタル・コンデンサを使用して、それぞれ、
AGND と DGND に対しデカップリングします。デカップリン
グ・コンデンサから最高の性能を引き出すには、できるだけデバイスの近く、理想的にはデバイスの対面に配置します。共通の電源を使用してAD9834のAVDD電源とDVDD電源を供給するシステムでは、システムのAVDD電源を使用することをお勧めします。この電源に対しては、 AD9834 の AVDD ピンと
AGNDの間に推奨アナログ電源デカップリング・コンデンサ、DVDD ピンと DGND の間に推奨デジタル電源デカップリン
グ・コンデンサをそれぞれ接続してください。

のマイクロプロセッサと直接インターフェースをとることができます。デバイスは、外部シリアル・クロックを使用して、データ／制御情報をデバイスに書き込みます。シリアル・ク
ロックの最大周波数は 40MHz です。シリアル・クロックは、連続させたり、書き込み操作と書き込み操作の間にアイドル・ハイまたはローにすることができます。AD9834にデータ／制御情報が書き込まれると、 FSYNC がローレベルになり、 16
ビットのデータがAD9834に書き込まれている間はローレベルに保持されます。FSYNC 信号は、AD9834 にロードされる16ビットの情報をフレーミングします。

AD9834とADSP-21xxとのインターフェース
図12に、AD9834とADSP-21xxのシリアル・インターフェースを示します。 ADSP-21xx は、 SPORT 送信オルタネート・フ
レーミング・モード（ TFSW ＝ 1 ）で動作するように設定してください。ADSP-21xxは、SPORTコントロール・レジスタを通じてプログラムされます。次のように構成してください。
・内部クロック動作（ISCLK＝1）
・アクティブ・ロー・フレーミング（INVTFS＝1）
・16ビット・ワード長（SLEN＝15）・内部フレーム同期信号（ITFS＝1）
・書き込みごとにフレーム同期を生成（TFSR＝1）

SPORTをイネーブルにしてからTxレジスタにワードを書き込
むと、伝送が開始されます。シリアル・クロックの各立ち上がりエッジでデータがクロック出力され、SCLK立ち下がりエッ
ジでAD9834にクロック入力されます。
ADSP-2101/
ADSP-2103*

AD9834*

TFS

FSYNC

DT

SDATA

SCLK

SCLK

*分かりやすくするために他のピンは省略してあります

図12. ADSP-2101/ADSP-2103とAD9834のインターフェース

AD9834と68HC11/68L11のインターフェース
図13に、AD9834と68HC11/68L11マイクロコントローラのシ
リアル・インターフェースを示します。マイクロコントローラ
は、SPCR内のビットMSTRを 1 に設定してマスターとして構成されています。これによってSCKにシリアル・クロックが提供され、 MOSI 出力がシリアル・データ・ライン SDATA を駆動します。マイクロコントローラには専用のフレーム同期ピ
ンがないため、 FSYNC 信号はポート・ライン（ PC7 ）から取ります。インターフェースが正しく動作するためのセットアップ条件は、次のとおりです。

― 16 ―

・書き込み操作と書き込み操作の間、SCKをアイドル・ハイにする（CPOL＝0）・SCKの立ち下がりエッジでデータを有効にする（CPHA＝1）

REV. 0AD9834
データが AD9834 に送信されているときに、 FSYNC ラインがローレベルになります（ PC7 ）。 68HC11/68L11 からのシリア
ル・データは8 ビット・バイトで送信され、送信サイクルでクロックの8つの立ち下がりエッジだけが発生します。データは、
MSBファーストで送信されます。データをAD9834にロードするために、最初の 8 ビットが転送されてから PC7 がローレベルに保持され、AD9834に2番目のシリアル書き込み操作が実行されます。FSYNCを再びハイレベルにするのは、2番目の8ビットが転送された後です。
68HC11/68L11*

AD9834とDSP56002のインターフェース
図15に、AD9834とDSP56002とのインターフェースを示します。DSP56002は、ゲーテッド内部クロック（SYN＝0、
GCK ＝ 1 、 SCKD ＝ 1 ）でノーマル・モードの非同期動作用に構成されています。フレーム同期ピンは内部で生成され（ SC2 ＝ 1 ）、転送は 16 ビット幅で（ WL1 ＝ 1 、 WL0 ＝ 0 ）、フレーム同期信号で16ビットをフレーミングします（FSL＝0）。
フレーム同期信号はピンSC2で使用できますが、AD9834に印加する前に反転する必要があります。DSP56000/DSP56001へのインターフェースは、DSP56002の場合と同様です。

AD9834*
DSP56002*

AD9834*

PC7

FSYNC

MOSI

SDATA

SC2

FSYNC

SCK

SCLK

STD

SDATA

SCK

SCLK

*分かりやすくするために他のピンは省略してあります

図13.

*分かりやすくするために他のピンは省略してあります

68HC11/68L11とAD9834のインターフェース

図15.

AD9834と80C51/80L51のインターフェース
図14に、AD9834と80C51/80L51マイクロコントローラとのシ
リアル・インターフェースを示します。マイクロコントローラ
はモード 0 で操作します。これによって、80C51/80L51の
TXDがAD9834のSCLKを駆動し、RXDがシリアル・データ・
ラインSDATAを駆動します。ポート上のビット・プログラマ
ブル・ピン（図ではP3.3を使用）からFSYNC信号が再び得られます。データをAD9834に送信するときは、P3.3がローレベ
ルになります。80C51/80L51はデータを8ビット・バイトで送信するので、各サイクルで発生するのは SCLK の 8 つの立ち下
がりエッジだけです。残りの8ビットをAD9834にロードするた
めに、最初の8 ビットが送信されてからP3.3 がローレベルに保持され、2番目の書き込み操作が開始されてデータの2番目のバイトが送信されます。P3.3は、2番目の書き込み操作の終了後、ハイレベルになります。 2 つの書き込み操作の間では、 SCLK
をアイドル・ハイにしてください。 80C51/80L51 は、シリア
ル・データを LSB ファーストのフォーマットで出力します。
AD9834はMSBファーストを受け付ける（4 MSBsは制御情報、
次の4ビットはアドレス、8 LSBsはデスティネーション・レジ
スタに書き込むときのデータ）ため、80C51/80L51の送信ルー
チンでは、このことを考慮に入れて、MSBが最初に出力される
ようにビットを並べ替える必要があります。
80C51/80L51*

AD9834*

P3.3

FSYNC

RXD

SDATA

TXD

SCLK

*分かりやすくするために他のピンは省略してあります

図14.

80C51/80L51とAD9834のインターフェース

DSP56002とAD9834のインターフェース

AD9834評価ボード
AD9834評価ボードを使用すれば、設計者はわずかな作業で高性能なAD9834 DDS変調器を評価することができます。
デバイスがユーザーの波形合成条件に適合することを証明するためにユーザーに必要なものは、この評価ボードのほかに、電源、IBM互換PC、スペクトル・アナライザだけです。

DDS評価キットには、設定とテストが済んでいるAD9834プリ
ント回路ボードが組み込まれています。評価ボードは、IBM互換PCのパラレル・ポートに接続します。評価ボードに付属のソフトウェアによって、ユーザーはAD9834を簡単にプログラムすることができます。評価ボードの回路図を図15に示します。
ソフトウェアは、Microsoft WIN95TM、WIN98TM、Windows
METM、またはWindows 2000 NTTMをインストールした任意のIBM互換PCで動作します。

AD9834評価ボードの使い方
AD9834評価キットは、AD9834の評価を簡単にするために設計されたテスト・システムです。評価ボードにはアプリケー
ション・ノートも添付され、評価ボードの操作に関する詳細な情報を提供します。

プロトタイピング領域
評価ボードには、ユーザーが評価テスト・セットに回路を追加するための領域があります。出力用にカスタム・アナログ・フィルタを組み込んだり、最終アプリケーションで使用するバッファやオペアンプを追加したりできます。

XOと外部クロック
AD9834は、最高50MHzのマスター・クロックで動作します。
評価ボードには 50MHz の発振器が含まれています。この発振器は除去することも可能です。必要な場合、外部CMOSクロッ
クをデバイスに接続できます。

電源
AD9834評価ボードへの電源は、ピン接続を通じて外部から提供する必要があります。グラウンド・ループを低減するために、
電源リードにひねりを加えてください。

REV. 0― 17 ―

AD9834
1
2

SCLK
3 SDATA
4
FSYNC
5
6
7
8
9
10
11
12
13
14
RESET
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36

C13
0.01µF

DVDD

AVDD

C1
0.1µF

C2
0.1µF

LK4
DVDD
AVDD

C14
0.01µF 6
CAP

C6
0.1µF
J1

5

4

DVDD

AVDD

1

SCLK
SDATA
FSYNC
RESET

2

18

4

COMP

14 SCLK
13 SDATA

16

6

14

15

8

12

11

REFOUT

FSYNC

SLEEP

RESET
FS ADJUST

U2
R1
100kΩ

PSELECT

C4
0.1µF
12
1

10

PSELECT
IOUT

LK2

9
FSELECT

R4
6.8kΩ

LK5

C15

IOUTB

LK1

FSELECT

2

U1
AD9834

R2
10kΩ

C3
10nF

3

VIN

IOUTB

20
IOUT

19
R7
17 300Ω

R5
200Ω

R6
200Ω

C12

C11

C16
SW

DVDD
IOUT

MCLK

LK3
R3
50Ω

8 MCLK
DGND

DVDD
C5
0.1µF

14
DVDD

U3

7

16

SBOUT

DVDD
AGND
18

C8
10µF

C7
0.1µF

J2

J3

AVDD

C9
0.1µF

C10
10µF

8

OUT
DGND
7

図16.

集積回路
U3
U1
U2

評価ボードのレイアウト

OSC XTAL 50MHz
AD9834BRU
74HCT244

コンデンサ
C1、C2、C5、C6、C7、C9、C14
C3、C4、C13
C8、C10
C11、C12、C15、C16

追加のデカップリング・コンデンサ用のオプション

抵抗
R1、R2
R3
R4
R5、R6
R7

10kΩ抵抗50Ω抵抗6.8kΩ抵抗200Ω抵抗300Ω抵抗リンク
LK1、LK2、LK5
LK3、LK43ピンのSilヘッダー
2ピンのSilヘッダー

スイッチ
SW

エンド・スタッカブル・スイッチ（SDC双投）

ソケット
PSEL1、FSEL1、CLK1
IOUT、IOUTB、SBOUT

超小型BNC
コネクタ

コネクタ
J1
J2、J3

36ピンのエッジ・コネクタ
PCBマウントの端子ブロック

100nFセラミック・コンデンサ
10nFセラミック・コンデンサ
10µFタンタル・コンデンサ― 18 ―

REV. 0AD9834
外形寸法
20ピン薄型シュリンク・スモール・アウトライン・パッケージ［TSSOP］（RU-20）
寸法はミリメートルで表示
6.60
6.50
6.40

20

11

4.50
4.40
4.30
1

6.40 BSC

10

ピン1

0.65
BSC
0.15
0.05

平坦性
0.10

1.20
（最大）

0.20
0.09
0.30
0.19

実装面
JEDEC規格MO-153ACに準拠

REV. 0― 19 ―

8°
0°

0.75
0.60
0.45

― 20 ―

REV. 0PRINTED IN JAPAN

C02705-0-2/03(0)