【別添資料3】プレゼン資料様式

新材料による革新的強誘電体メモリの創製
東京工業大学 工学院 電気電子系
准教授 大見 俊一郎
2021年11月2日

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不揮発性メモリの比較と強誘電体メモリ
不揮発性メモリ
あらゆる電子システムにおける情報記録素子として必要不可欠
フラッシュメモリ

新規メモリ◆ 動作電圧高：～20 V◆ 動作速度低◆ 書き換え寿命短

Floating Gate: 70 - 100 nm

微細化困難
３次元集積化積層限界

FeRAM
強誘電体メモリ◆ 低電圧動作◆ 高速動作◆ 高書き換え回数[1] S. Kudoh, S. Ohmi, DRC (2018). [2]仁田山、信学会知識ベース (2011). [3] JR東日本, http://www.jreast.co.jp/.

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強誘電体メモリの構成
強誘電体◆ 自発分極（残留分極）◆ 抗電界以上の電界印加で分極反転
1transistor/1capacitor型（1T1C/2T2C）

1transistor型(1T）

分極P“0”

抗電界電界E“1”

MOSFET

強誘電体コンデンサ◆ 破壊読出し◆ 集積度低MFSFET◆ 非破壊読出し◆ 高集積化・Suica、RF-IDタグ
・1958年に提案
・16-64 Mbit
・実用化されていない
強誘電体薄膜のSi基板上へ直接形成

MW

MFSFET: Metal/Ferroelectrics/Si
Field-Effect Transistor
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従来の強誘電体材料

NEDO「強誘電体メモリの研究開発」（東京工業大学 他10社）(研究代表者 石原宏教授、1999-2003）により実用化に貢献

課題：薄膜化困難、Si基板上への形成困難(Bi, Pb等の拡散)[1] 富士通ホームページ (2007).

4強誘電性酸化ハフニウム（Fe-HfO2）
Si上強誘電性Si添加HfO2・非晶質HfO2：
高誘電率ゲート絶縁膜として実用化
・10 nm級極薄膜化
微細化(28 nm）

斜方晶（準安定相）

強誘電性HfO2
・MFSFETの実現
・微細化、高集積化

10 nm

不揮発性メモリの高速化・低消費電力化を実現[1] S.Bὄscke et al.,IEDM (2011). [2] M. H. Park et.al. J. Mater. Chem. C (2017). [3] J. Müller et al., IEDM (2013).

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Fe-HfO2薄膜のインパクト

MFSFET・ロードマップのセル構造は1T/1C・2022年以降セル構造の変更が必要
・MFSFETにより微細化・高集積化を実現[1] IRDS URL: https://irds.ieee.org/editions

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Fe-HfO2の課題
Crystallization Temperature (arb. units)

Zr、Siなどを添加し準安定相に結晶化させるため、高温熱処理が必要

低誘電率界面層の形成

1000oC for Si:HfO2

10 nm

Ion Radius Mismatch with dopant

ノンドープFe-HfO2Si

低誘電率界面層→ 減分極電界によるメモリ特性の劣化
添加元素→ しきい値電圧のばらつき▪ 低温プロセス▪ しきい値電圧ばらつき低減[1] T. Schenk, Formation of Ferroelectricity in Hafnium Oxide Based Thin Films, Books on Demand (2017).
[2] T. S. Bὄscke et al., IEDM11-550 (2011).

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ノンドープFe-HfO2反応性スパッタ法における酸素流量比の制御によりSi基板上への形成を実現
ノンドープFe-HfO2(5 nm, 500oC)

菱面体晶系（準安定相）
Pt

HfO2
SiO2Si20 nm[1] J.W. Shin, S. Ohmi et al, DRC, 29 (2021).
[2] S. Ohmi et al, IEEE TED, 68, 2427 (2021).
[3] J.-D. Luo et al, IEEE EDL, 42, 1151 (2021)

菱面体晶系の結晶がSi基板上で歪を生じることにより強誘電性が発現
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窒化ハフニウム（HfNx）に関する先行研究
HfNxの断面TEM像

HfNxの結晶構造x=1

立方晶系(NaCl型)

x = 1.165

Hf/N

HfN

菱面晶系

非対称構造

界面層なし

歪を導入することにより強誘電性を発現する可能性[1] S. Ohmi et. al, DRC2019 (2019). [2] C. Hu et. al, Scripta Materialia 108, pp.141-146 (2015).

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HfNxを用いたMFSダイオードの作製プロセス
使用基板：p-Si(100), p+-Si(100)p or p+-Si(100)

基板洗浄(SPM, DHF)×2
ECRスパッタ法(室温堆積)

In-situ◆ HfN1.15堆積(10 nm)➢ Ar/N2=8/8 sccm, microwave/RF=500/400 W◆ HfN0.5堆積(20 nm)➢ Ar/N2=10/0.2 sccm, microwave/RF=500/400 W

HfN0.5
HfN1.15p or p+-Si(100)

PMA or PDA (RTA)➢ N2 1 SLM, 400-500oC/5 minAl
HfN0.5
HfN1.15

p+-Si(100)XRD

Al上部電極堆積
パターニング (50×50 mm2)
Al下部電極堆積

Al

P-V測定

PDA : Post Deposition Annealing
PMA: Post Metallization Annealing[1] Z. Gu et. al, Acta Materialia 90, pp.59-68 (2015). [2] N. Atthi et. al, SDM2015-82 (2015).

10Si(100)基板上に形成したHfNx薄膜の結晶性
c-Hf3N4(200)
HfN1.15

d-HfNx(111)
HfNIntensity [arb. units]p-Si(100)

PDA: 500oC/5 minc-Hf3N4 : 立方晶系(Th3P4型)

PDA: 400oC/5 min

HfN

d-HfNx : 菱面体晶系

強誘電性発現の可能性
HfN1.15は、400oC/5 minでアニールすると菱面体晶系で結晶化[1] C. Hu et. al, Scripta Materialia 108, pp.141-146 (2015). [2] Z. Gu et. al, Acta Materialia 90.
[3] S. Ohmi et al, IEEE JEDS (2021). [under review]11

HfNx薄膜の分極-電圧特性
P-V特性
PMA: 400oC/5 min
50×50 mm2Al
HfN0.52Vc = 7.6 V

HfN1.15

2Pr = 24.0 mC/cm2

100 kHz

p+-Si(100)Al➢ 強誘電性のヒステリシス➢ HfO2より残留分極が大きい(HfO2: 2Pr = 8.2 mC/cm2[7])2Pr : 残留分極量
2Vc: 抗電圧

400oC/5 minでアニールしたHfN1.15薄膜が強誘電性を発現[1] S. Ohmi et al, IEEE JEDS (2021). [under review]12

HfNx薄膜の分極-電圧特性Al

Amplitude: ±6 V
Pulse width: 5 ms

HfN0.5
HfN1.1550×50 mm2
100 kHz

疲労により劣化

p+-Si(100)
Al

リーク増大

➢ 109回のスイッチングへの耐性➢ インプリント現象なし[1] S. Ohmi et al, IEEE JEDS (2021). [under review]

13疲労特性評価前後のスイッチング電流
ダブルパルス測定
疲労前Al

疲労後

HfN0.5
HfN1.15

p+-Si(100)Al

PS = 13.4 mC/cm2

PMA: 400oC/5 min
50×50 mm2
Amplitude: 10 V

PS = 8.1 mC/cm2

Fresh1010 Cycles➢ 109回パルス印加後に分極量低下[1] S. Ohmi et al, IEEE JEDS (2021). [under review]14疲労特性評価前後のリーク電流

Al
HfN0.5

HfN1.15

p+-Si(100)AlPMA: 400oC/5 min
50×50 mm2

➢ 109回パルス印加後にリーク電流増大[1] S. Ohmi et al, IEEE JEDS (2021). [under review]

15強誘電性HfNx（Fe-HfNx）薄膜の特徴• Fe-HfO2の問題点であった、低誘電率界面層の形成を抑制でき、Si基板上への強誘電体薄膜の直接形成に成功した。
• 低誘電率界面層の形成を抑制できたため、保持特性などを向上することが可能となった。

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想定される用途• 保持特性、疲労特性を向上した1T型強誘電体メモリに適用することで高集積化、低消費電力化のメリットが大きいと考えられる。
• 達成された強誘電性に着目すると、人工知能回路用のアナログメモリへの応用に展開することも可能と思われる。

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実用化に向けた課題• 現在、膜厚10 nmでの強誘電性まで開発済み。
しかし、10 nm以下への薄膜化が未解決である。また、抗電界が3.8 MV/cmと大きい点が課題である。
• 今後、薄膜化と結晶性の向上について実験データを取得し、強誘電体メモリを低電圧動作化していく場合の条件設定を行っていく。
• 実用化に向けて、しきい値電圧制御の精度を20 mVまで向上できるよう技術を確立する必要もあり。
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企業への期待• 未解決の薄膜化と結晶性の向上については、スパッタ形成プロセスと熱処理プロセスにより克服できると考えている。
• デバイスの集積化、薄膜形成および評価技術を持つ、企業との共同研究を希望。
• また、不揮発性メモリを開発中の企業、新規薄膜材料分野への展開を考えている企業には、本技術の導入が有効と思われる。

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本技術に関する知的財産権• 発明の名称 ：強誘電性薄膜の形成方法、それを備える半導体装置• 出願番号 ：特願2021-039611• 出願人：東京工業大学• 発明者：大見俊一郎20

産学連携の経歴• 2015年-2017年 素材関連のA社と共同研究実施• 2021年-2022年 装置関連のB社と共同研究実施

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お問い合わせ先
東京工業大学
研究・産学連携本部
ＴＥＬ ０３－５７３４－２４４５
ＦＡＸ ０３－５７３４－２４８２
e-mail sangaku＠sangaku.titech.ac.jp22