（２）ＭＥＭＳ－半導体横方向配線技術の研究開発（２）－１．ＭＥＭＳー半導体横方向配線技術の研究開発（東北大学）
１．研究の概要344

２．成果の詳細
MEMS と LSI を高密度に一体化実装する新しい低温積層高密度一体化実装技術を開発することを目的として研究開発を行った。研究開発の内容は、1)セルフアセンブリー機能を利用してフレキシブル配線基板上に LSI チップや MEMS チップを高精度で一括実装する技術と、2)フレキシブル配線基板上に狭ピッチのマイクロバンプを高密度に形成する技術、3)基板上に搭載したチップに高密度のチップ乗り越え配線を形成する技術、4)それらのチップ上に抵抗やコンデンサ、インダクタ、コイルなどの受動素子を形成する技術、5) 以上の技術を統合したテストモジュールの試作、から成る。試作するテストモジュールの構成例を
図 1 に示す。このようなテストモジュールを図 2 に示すように、大型基板上で一括作製する技術を開発する。以下に、それぞれの技術についての研究開発内容と成果について報告する。

図 1 セルフアセンブリ技術を用いた MEMS－ＬＳＩチップの一括実装

図 2 大型基板を用いた MEMS－ＬＳＩモジュールの一括製造

２－１．研究開発内容

1)セルフアセンブリー機能を用いたＭＥＭＳ－ＬＳＩ一括実装技術
液体の表面張力を利用して、たくさんのＭＥＭＳチップやＬＳＩチップをシリコンインターポーザーやフレキシブル配線基板表面に高精度一括実装する技術を開発した。図 3 に示すように、シリコンインターポーザーやフレキシブル配線基板に親水性の領域をたくさん設けておき、そこに裏面または表面を親水性にしたチップを水溶液や液体有機樹脂を介して自己整合的に張り合わせる。このようなチップ一括実装を行うための装置も開発した。
図 4 に開発した装置の写真を示す。この装置を用いると、図 5 に示すように、多数の良品チップ (KGD: Know Good Die)を一括してピックアップし、大まかな位置合わせを行った後、チップリリースすることによって、高い精度で張り合わせすることができる。図 6 および
図 7 に、2 インチウェーハおよび 8 インチウェーハ上でセルフアセンブリーを行っている時
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の様子を写真で示す。図 6 では、3mm 角のシリコンチップ 28 個をピックアッププレートにより一括ピックアップして、2 インチウェーハ上に形成した接合領域（親水性領域）に高精度で張り合わせを行っている。セルフアセンブリーによるチップ一括位置合わせ時間は 1秒以下である。図 7 では、5mm 角のシリコンチップを 500 個以上同時にピックアップして、8 インチウェーハ上に形成した接合領域（親水性領域）に高精度で張り合わせている。図 6および図 7 のセルフアセンブリー実験は、保持基板としてシリコンウェーハを用いているが、親水性領域、疎水性領域を形成できれば、図 8 に示すように、ポリイミド基板など他の材料から成る基板上でもセルフアセンブリーによる一括実装は可能である。また、液滴としては水溶液だけでなく、図 9 に示すように、有機材料溶液でもセルフアセンブリーが可能である。
セルフアセンブリーによる一括実装のチップ・アラインメント精度を評価した結果を図10～図 12 に示す。図に示すように、アラインメント精度は、チップサイズ、液量、表面粗さ、基板傾斜角、初期ずれなどに依存するが、実験した範囲では、シリコン基板を用いた場合で 0.5～1μm、フレキシブル基板を用いた場合で 1～1.5μm のアラインメント精度を得た。図 13 は、シリコン基板を用いた場合のチップ・アラインメント精度分布の測定結果である（測定数：100）。図からわかるように、平均値で 0.429μm、90% 歩留まりで 1μm というアラインメント精度が得られた。また、接合強度に関しても、図 14 のシェア強度テス
トからわかるように、評価装置の最大荷重限界以上の大きな接合強度が得られた。更に、セルフアセンブリーによる MEMS チップの一括実装の可能性を検討するために、図 15 に示すような平坦でない形状を有するチップのセルフアセンブリー実験も行った。図 15 のチップは、高い Q 値を実現するために、インダクタ直下のシリコン基板を除去し、空洞(キャビティ)を形成した構造となっている。チップあたりのキャビティの数は、1～9 個まで変えている。図 16 に、アラインメント精度のキャビティ数依存性を示す。アラインメント精度はキャビティ数(キャビティ・サイズ)によって若干変化しているが、キャビティ付きチップでもセルフアセンブリーによる一括実装が可能であることが確認できた。図 17 は、セルフアセンブリー一括実装技術により、シリコン基板に張り合わせたキャビティ付きチップの張り合わせ強度の測定結果である。張り合わせ強度をシェア強度で評価しているが、キャビティ数(キャビティ・サイズ)によらず、シェア強度はすべて張り合わせ強度測定装置の測定限界(5000kgf)以上であった。図 18 に、MEMS チップをセルフアセンブリーによりフレキシブル配線基板に実装した時の写真を示す。MEMS チップとして厚さ約 1mm のフォースセンサチップを用いている。また、セルフアセンブリーには液状有機樹脂を用いた。図から、ガラス基板を有する厚いフォースセンサチップが、良好な位置合わせ精度で基板に張り合わされている様子がわかる。図 19 は、セルフアセンブリーによりフレキシブル配線基板に実装したフォースセンサチップの特性測定結果である。セルフアセンブリーによる実装後にも、良好な特性が維持されている。

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図 3 液体の表面張力を利用したセルフアセンブリーによるチップ一括実装

図 4 8 インチウェーハ用セルフアセンブリー装置

図 5 セルフアセンブリーによるチップ一括実装工程

図 6 2 インチウェーハを用いたセルフアセンブリーによるチップ一括実装

Si 基板にセルフアセ ポリイミド基板にセルフンブリーしたチップ アセンブリーしたチップ

図 8 Si 基板、ポリイミド基板を用いた
セルフアセンブリー
図 7 8 インチウェーハを用いたセルフアセンブリーによるチップ一括実装

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図 10 アラインメント精度のチップサイズ依存性（Si 基板）

図 9 有機材料溶液を用いたセルフアセンブリーによるチップ実装

図 11 アラインメント精度の液量依存性（Si 基板）

図 12 アラインメント精度の液量依存性（ポリイミド基板）

図 13 チップ・アラインメント精度分布（Si 基板）348

図 14 シェア強度の液量依存性（ポリイミド基板）

図 16 アラインメント精度のキャビティ数依存性（Si 基板）

図 15 セルフアセンブリーによる空洞(キャビティ)付チップの一括実装

図 17 シェア強度のキャビティ数依存性

図 18 セルフアセンブリーによりフレキシブル配線基板に実装したフォースセン
サチップの写真（フォースセンサチップは立命大学・杉山教授からの供給）

図 19 セルフアセンブリーによりフレキシブル配線基板に実装したフォースセンサチップの特性測定結果

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2)フレキシブル配線基板上への高密度マイクロバンプ形成技術
図 20 に示すような平坦化リフトオフ法を用いて、フレキシブル配線基板上に狭ピッチで高密度のマイクロバンプを形成した。平坦化リフトオフ法を用いると、マイクロバンプを下地の配線や電極と接続するためのビアの寸法と同じ寸法のマイクロバンプを形成できるので、狭ピッチで高密度のマイクロバンプを形成できる。マイクロバンプ形成のためのホトレジスト・パターンを高速に形成するために、図 21 に示すようなインプリント技術も開発した。図 22 に、平坦化リフトオフ法およびインプリント技術を用いて形成したマイクロバンプ・パターンの写真を示す。バンプ・サイズは 5μm×5μm で、バンプ間隔は、15μm, 25μm, 30μm, 50μm である。Al 配線パターン上に良好にマイクロバンプが形成されていることがわかる。このようなマイクロバンプが形成されたチップをセルフアセンブリ一括実装により張り合わせることを検討した。図 23 に、マイクロバンプが形成されたフレキシブル基板に、マイクロバンプ付チップをセルフアセンブリーにより実装する様子を写真で示す。図 23 では、フレキシブル基板上のマイクロバンプとチップ上のマイクロバンプがセルフアセンブリーにより位置あわせされる様子を観察するために、チップは石英チップにマイクロバンプを形成したものを用いている。写真から、マイクロバンプ付チップを用いても、セルフアセンブリーにより位置あわせが可能であることがわかる。図 24 に、マイクロバンプが形成されたシリコン基板に、マイクロバンプ付シリコンチップをセルフアセンブリーにより実装する様子を赤外顕微鏡により観察した結果を示す。写真から、マイクロバンプどうしが約 2μm のアラインメント精度で位置あわせされている様子がわかる。図25 に、マイクロバンプが形成されたフレキシブル基板に、マイクロバンプ付チップをセルフアセンブリーにより実装することによって作製したマイクロバンプ・ディジーチェーンの電気的特性を示す。マイクロバンプ・ディジーチェーンは、マイクロバンプどうしをセルフアセンブリーにより位置合わせを行った後、温度を約 230℃まで上げて In/Au を溶着することによって作製した。溶着の際に押し付け機械的圧力は加えていない。張り合わせの後の位置合わせずれは 2μm 以下となっており、良好な位置合わせ精度が得られている。また、図からわかるように、作製したマイクロバンプ・ディジーチェーンで良好な電気的特性が得られている。

350

図 20 平坦化リフトオフ法による金属マイクロバンプの形成方法

図 21 インプリント技術によるマイクロバンプパターンの形成

図 22 作製した In/Au マイクロバンプ・パターンの顕微鏡写真

図 23 セルフアセンブリーによるマイクロバンプ付チップの張り合わせ

図 24 マイクロバンプ・パターンの赤外顕微鏡写真

図 25 作製したマイクロバンプ・ディジー
チェーンの電気的特性
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3)チップ乗り越え配線形成技術
セルフアセンブリー技術を用いてフレキシブル配線基板に実装したＭＥＭＳチップやＬＳＩチップを乗り越えて高密度に横方向配線する技術の開発を行った。厚さ 100μm 以下のチップに関しては、セルフアセンブリーにより一括実装した後、Cu メッキによりチップ乗り越え配線を形成した。また、厚さ 300μm 以上の MEMS チップに関しては、シリコン貫通配線 (TSV: Through Silicon Via) 付きシリコンキャップを MEMS チップに被せることによって乗り越え配線を形成した。厚さ 100μm 以下のチップに乗り越え配線を形成する場合
は、図 26 に示すように、セルフアセンブリーによりチップをフレキシブル配線基板に一括実装した後に、全面に 0.2μm～1μm の厚さのシリコン酸化膜を 300℃以下の低温で堆積する。この場合、厚さ 100μm のチップの垂直側面に高い被覆率で、シリコン酸化膜やシリコン窒化膜を低温で均一に堆積することが重要になる。その後、Cu メッキによりチップ乗り越え配線を形成する。セルフアセンブリー技術を用いてフレキシブル基板に実装したシリコンチップ上に乗り越え配線を形成した時の SEM 観察写真を図 27 に示す。図から、厚さ100μm のチップの垂直側面を乗り越えて Cu 配線が形成されている様子がわかる。しかし、図の表面写真からわかるように、配線幅が小さくなるとチップ段差部で配線の細りが発生して断線が生じるため、最小線幅を 30μm 以下にまで縮小することはできなかった。そこで、チップ段差部にポリイミド樹脂で傾斜部分（テーパー）を形成し、チップ段差部での配線の細りを少なくすることを試みた。図 28 は、チップ段差部にポリイミド・テーパー部を有するチップ乗り越え配線の SEM 観察写真である。図からわかるように、チップ段差部にポリイミド・テーパー部を設けることによって、配線幅約 10μm の細い乗り越え配線を形成することが可能となった。このような乗り越え配線の電気的特性を乗り越え配線抵抗測定用 TEG チップを試作して評価した。図 29 に、試作した TEG チップの写真を示す。乗り越え配線抵抗測定結果を図 30、図 31 に示す。図 30 は、乗り越え配線の配線幅依存性、
図 31 は、それぞれ違った配線幅を有する乗り越え配線の累積分布である。図の結果から、良好な特性を有する乗り越え配線が歩留まり良く形成されていることがわかる。
MEMS チップへの乗り越え配線は、図 32 に示すようなシリコン貫通配線 (TSV: ThroughSilicon Via) 付きシリコンキャップを MEMS チップに被せることにより形成した。TSV 付きシリコンキャップは、TSV 部分がキャップ側面に露出するタイプ（Ａタイプ）と TSV がシリコンキャップ内部に設けられたタイプ（Ｂタイプ）の 2 種類作製した。シリコンキャップには、MEMS チップを収納するためのキャビティが設けられており、MEMS チップのボンディングパッドとシリコンキャップの TSV はビームリード電極で接続される。図 33 に、作製した TSV 付きシリコンキャップをフレキシブル配線基板に実装した写真を示す。
写真からわかるように、シリコンキャップには MEMS チップを収納するためのキャビティが形成されている。また、キャビティに張り出すようにビームリード電極が形成されており、このビームリード電極は、シリコンキャップに設けられた Cu TSV に接続されている。
この Cu TSV の裏面側は、フレキシブル配線基板に形成された Al パッドおよび Al 配線に352電気的に接続されている。作製した TSV 付きシリコンキャップの厚さは約 350μm である
ため、350μm よりも厚い MEMS チップに乗り越え配線を形成する場合は、この TSV 付きシリコンキャップを複数積層する。

図 27 チップ垂直段差部へ形成した乗り越え配線の SEM 観察写真
図 26 乗り越え配線形成工程

図 28 テーパー付きチップ段差部へ形成した乗り越え配線の SEM 観察写真

図 29 乗り越え配線を形成した TEG
チップの写真図 30 乗り越え配線の配線幅依存性

図 31 乗り越え配線の抵抗分布353

図 32 MEMS チップ乗り越え配線用 TSV 付きシリコンキャップの構造

図 33 作製した TSV 付きシリコン
キャップの写真4)チップ上への受動素子形成技術
フレキシブル配線基板にコンデンサ、インダクタ、コイルなどの受動素子を実装する技術を開発した。Cu 配線間に、磁気ナノドットを充填したシリコン酸化膜（磁気ナノドット膜：MND 膜）を挿入することによって、自己インダクタンスや相互インダクタンスの値を大きくすることを試みた。また、インダクタやコイルを形成する部分のシリコン基板を除去してキャビティ構造とすることにより、インダクタやコイルの周波数特性や Q 値を改善することを試みた。コンデンサは高誘電率 (High-K) 絶縁膜と金属電極を用いて形成した。
図 34 に、磁気ナノドット膜（MND 膜）を有するインダクタの作製工程を示す。図に示
すように、インダクタは Cu メッキとダマシン法を用いて作製した。磁気ナノドット膜（MND膜）は、粒径 4～6nm の Co ナノドットを SiO2 膜に充填することによって形成した。ドット密度は 5～10×1012 cm-2 である。このような磁気ナノドット膜（MND 膜）を多層に積層した絶縁膜の中にダマシン法を用いて Cu インダクタを形成した。図 35 に、試作したインダクタの SEM 断面観察写真を示す。写真から、磁気ナノドット膜（MND 膜）を多層に積層した絶縁膜の中にインダクタを構成する Cu 配線が形成されている様子がわかる。図 36 は、試作したインダクタの周波数特性測定結果である。コイルの巻数を 5.5、9.5、11.5 と変化させている。比較のために、図では、ナノドット膜（MND 膜）有り、無しの両方の場合の結果を示している。図からわかるように、Cu 配線間に磁気ナノドット膜を挿入することによってインダクタンス値を約 20%増加させることができた。次に、インダクタやコイルを形成する部分のシリコン基板にキャビティを形成して、インダクタの周波数特性を改善することを試みた。試作したキャビティ付きインダクタの構造と顕微鏡写真を図 37 に示す。図からわかるように、インダクタが形成されている部分のシリコン基板が除去されてキャビティ構造となっているため、その部分は透明となっている。図 38、図 39 に、インダクタンス値と Q 値の周波数特性を示す。図 38 からわかるように、インダクタ下にキャビティを形354成することによってインダクタの周波数特性が大幅に改善されている。また、図 39 から明らかなように、キャビティを形成することによって Q 値も大幅に増加している。図 40 に、作製したコンデンサの断面構造を示す。コンデンサは高誘電率 (High-K) 絶縁膜であるHfON 膜を用いて作製した。図 41 は作製したコンデンサの容量－電圧特性である。図では、パラメータとしてキャパシタ電極の面積を変えている。この結果から、Ta-HfON-Al 構造の容量値として 5～6 nF/mm2 という値が得られた。また、HfON 膜の比誘電率として 8～10という値が得られた。図 42 は作製したコンデンサの周波数特性である。図から、良好な周波数特性が得られていることがわかる。

図 34 磁気ナノドット膜（MND 膜）を有するインダクタの作製工程

図 35 磁気ナノドット膜（MND 膜）を有するインダクタの断面構造

図 36 磁気ナノドット膜（MND 膜）を有するインダクタの周波数特性355

図 37 キャビティ付きインダクタの構造と顕微鏡写真

図 39 キャビティ付きインダクタの Q 値の周波数特性

図 38 キャビティ付きインダクタの周波数特性

図 41 作製したコンデンサの容量－電圧特性

図 40 キャ作製したコンデンサの断面構造

図 42 作製したコンデンサの容量の周波数特性3565)テストモジュールの作製
以上の技術を用いて、ＭＥＭＳチップやＬＳＩチップおよび抵抗やコンデンサ、インダクタなどの受動素子を搭載したテストモジュールを作製した。まず最初に、LSI テストチップとインダクタチップ、コンデンサチップを搭載したテストモジュールを作製した。テストモジュールの全体構成を図 43 に示す。LSI テストチップには、新たに設計した通信用 ASK変調用チップと ASK 信号処理チップを用いた。作製したテストモジュールの顕微鏡写真を
図 44、図 45 に示す。写真から、セルフアセンブリー技術を用いたチップの一括実装により、４種類のテストチップがフレキシブル配線基板に高い位置合わせ精度で張り合わされるとともに、これらのチップを乗り越えて良好に配線が形成されている様子がわかる。図 46 に、カスケード接続された ASK 変調用チップ、ASK 信号処理チップからの出力波形を示す。良好な出力波形が得られていることから、ASK 変調用チップと ASK 信号処理チップが乗り越え配線を介して良好に接続されていることが確認できた。次に、MEMS チップと LSI テストチップ、インダクタチップ、コンデンサチップを搭載したテストモジュールを作製した。
まず、セルフアセンブリー技術を用いて LSI テストチップ、インダクタチップ、コンデンサチップをフレキシブル配線基板に一括実装して乗り越え配線を形成し、その後で基板にMEMS チップを実装した。MEMS チップの実装は、セルフアセンブリー技術を用いて MEMSチップをフレキシブル配線基板に張り合わせた後、その上に TSV 付きシリコンキャップを被せることによって行った。図 47 に、MEMS チップをセルフアセンブリーによりフレキシブル配線基板に実装した後の写真を示す。MEMS チップとして、チップ厚は約 400μm の圧力センサーチップを用いた。写真から明らかなように、フレキシブル配線基板には、シリコンキャップの TSV と電気的接続を行うための Al パッドおよび Al 配線が形成されている。
図 48 に、フレキシブル配線基板に実装した圧力センサーチップに、TSV 付きシリコンキャップを被せた後の顕微鏡写真を示す。図 49 は図 48 の拡大写真である。シリコンキャップに設けられたキャビティから、キャビティ内に収納された圧力センサーチップの表面が覗き見えている。また、シリコンキャップに設けられたビームリード電極と圧力センサーチップのボンディングパッドが接続されている様子もわかる。シリコンキャップ側面には、Cu-TSV の内部側面が露出している。このように、TSV 付きシリコンキャップを用いたMEMS チップの乗り越え配線では、MEMS チップのボンディングパッド、ビームリード電極、Cu-TSV、基板 Al パッド、基板 Al 配線を介して乗り越え配線が形成されている。このような TSV 付きシリコンキャップを用いて乗り越え配線を形成した圧力センサーチップの特性測定結果を図 50 に示す。図では、周囲環境の温度を変化させることによって、圧力センサーチップ内部の圧力測定用キャビティの内部圧力を変化させている。図から、温度を変化させて内部圧力を変化させることにより、出力電圧が変化していることがわかる。図51、図 52 は、MEMS チップと LSI テストチップ、インダクタチップ、コンデンサチップを搭載したテストモジュールの全体写真である。写真から、それぞれのチップが乗り越え配線で良好に接続されている様子がわかる。なお、チップ厚さが約 400μm 以上の MEMS チ
357

ップに乗り越え配線を形成する場合は、TSV 付きシリコンキャップを複数積層することによって形成する。図 53 では、厚さ約 1mm のフォースセンサチップに、TSV 付きシリコンキャップを３層積層することによって乗り越え配線を形成している。

図 43 テストモジュールの全体構成

図 44 テストモジュールの表面写真

図 46 乗り越え配線で接続された ASK チップからの出力波形

図 45 テストモジュールの鳥瞰写真

図 47 セルフアセンブリーによりフレキシブル配線基板に実装した MEMS チップの顕微鏡写真358

図 48 TSV 付きシリコンキャップを被せた
後の MEMS チップの顕微鏡写真

図 49 TSV 付きシリコンキャップを被せた
後の MEMS チップの顕微鏡写真（拡大）図 50 T TSV 付きシリコンキャップを有する圧力センサーチップの特性測定結果

図 51 MEMS チップを搭載したテストモジュールの全体写真

図 52 MEMS チップを搭載したテストモジュールの全体写真

図 53 3 層積層 TSV 付きシリコンキャップを被せた後の MEMS チップの顕微鏡写真359

２－２． 目的に照らした達成状況（共同研究、再委託研究による成果を含む）
本研究では、MEMS と LSI を高密度に一体化実装する新しい低温積層高密度一体化実装技術を開発することを目的として、1)セルフアセンブリー機能を利用してフレキシブル配線基板上に LSI チップや MEMS チップを高精度で一括実装する技術と、2)フレキシブル配線基板上に狭ピッチのマイクロバンプを高密度に形成する技術、3)基板上に搭載したチップに高密度のチップ乗り越え配線を形成する技術、4)それらのチップ上に抵抗やコンデンサ、インダクタ、コイルなどの受動素子を形成する技術の確立を行うとともに、これらの技術を用いて、5)テストモジュールの作製を行うことを目指して研究を行ってきた。以下に、それぞれの検討項目について、当初の達成目標と達成状況について要約する。
1)セルフアセンブリー機能を用いたＭＥＭＳ－ＬＳＩ一括実装技術
達成目標：2 インチウェーハ、8 インチウェーハを用いた MEMS チップおよび LSI チップのセルフアセンブリーによる一括実装において、±１μｍの位置合わせ、張り合わせ精度を達成する。また、MEMS チップ、LRC チップのセルフアセンブリーも実現する。
達成状況：2 インチウェーハ、8 インチウェーハを用いて、セルフアセンブリーによるチップ位置あわせ、張り合わせ精度のチップサイズ依存性、液体溶液量依存性、表面状態依存性等を詳細に検討するとともに、条件の最適化と装置の改良を行うことによって、チップの位置合わせ、張り合わせ精度±１μｍを達成した。また、MEMs チップ、LRC チップのセルフアセンブリー張合せに関しても位置合せ精度±１μｍを達成する見通しを得た。
更に、当初予定に無かった 12 インチウェーハを用いたセルフアセンブリー装置の基礎検討も行った。結果として、当初の目標を越える達成度を実現。
2)フレキシブル配線基板上への高密度マイクロバンプ形成技術
達成目標：8 インチウェーハ基板上へ、寸法 5μm×5μm、厚さ 2μm、間隔 10μm の高密度微細マイクロバンプを形成する技術を確立する。
達成状況：インプリント技術と平坦化リフトオフ技術を用いて、8 インチウェーハ基板上に、寸法 5μm×5μm、厚さ 2μm、間隔 10μm の高密度微細マイクロバンプを形成する技術を確立した。また、セルフアセンブリー技術を用いて、寸法 5μm×5μm、厚さ 2μm、間隔 10μm のマイクロバンプ付きチップを高精度でフレキシブル配線基板に張り合わせることを可能とした。当初の目標を越える達成度を実現。
3)チップ乗り越え配線形成技術
達成目標：厚さ 100μm のチップと配線基板を電気的に接続するチップ乗り越え配線（配線幅: 10μm、配線間隔; 10μm)を形成する技術を確立する。また、TSV 付シリコンキャップを用いた MEMS チップ（チップ厚さ: 400μm 以上）への乗り越え配線形成技術を確立する。
360

達成状況：チップ段差部にポリイミドのテーパー部を設けることにより、厚さ 100μmのチップと配線基板を電気的に接続するチップ乗り越え配線（配線幅:10μm)を歩留まり良く形成することに成功した。また、MEMS チップ（厚さ: 400μm 以上)への乗り越え配線形成のための TSV 付 Si キャップ形成技術も確立した。この技術を用いて、厚さ 1mm の MEMSチップに乗り越え配線を形成することにも成功した。当初の目標を越える達成度を実現。
4)チップ上への受動素子形成技術
達成目標：透磁率の大きな磁性ナノ粒子充填シリコン酸化膜を用いたインダクタ、コイルを形成し、30%のインダクタンスの増加を実現する。また、高誘電率 (High-K) 絶縁膜を用いたコンデンサを作製する。
達成状況：粒径 4～6nm、ドット密度 5～10×1012 cm-2 の Co ナノドットを充填した SiO2膜に、ダマシン法を用いて Cu インダクタを形成することによって、インダクタンス値を約 20%増加させることができることを確認した。積層するナノドット膜の積層数を増やすことによって 30%以上のインダクタンス値の増加も実現できる見通しを得た。インダクタやコイルを形成する部分のシリコン基板にキャビティを形成することによって、インダクタの共振周波数、Q 値を 3 倍以上増大できることも確認した。Ta-HfON-Al 構造の容量値
として 5～6 nF/mm2 という値が得られた。また、高誘電率膜として比誘電率 8～10 のHfON 膜を用いて、5～6 nF/mm2 の容量値を得た。当初の目標通りの達成度を実現。
5)テストモジュールの作製
達成目標：MEMS チップと LSI チップ、インダクタチップ、キャパシタチップを一体化したテストモジュールを作製する。
達成状況：MEMS チップと LSI チップ、インダクタチップ、キャパシタチップを搭載したテストモジュールを試作し、基本特性を測定することに成功した。LSI チップには、新たに設計した通信用 ASK 変調用チップと ASK 信号処理チップを用いた。また、MEMS チップとしては、圧力センサーチップ、フォースセンサーチップを用いた。セルフアセンブリー技術を用いて LSI テストチップ、インダクタチップ、コンデンサチップをフレキシブル配線基板に一括実装して乗り越え配線を形成し、その後で基板に MEMS チップを実装した。
MEMS チップの実装は、セルフアセンブリー技術を用いて MEMS チップをフレキシブル配線基板に張り合わせた後、その上に TSV 付きシリコンキャップを被せることによって行った。当初の目標通りの達成度を実現。
以上のように、結果として、当初の目標通りかそれ以上の目標達成度を実現できた。セルフアセンブリーを用いたチップ一括実装技術の確立にあたっては、12 インチウェーハ用のアセンブリー装置開発で企業と共同研究を行ったことが、研究の進捗を加速した。また、装置の実用化に対する見通しも得られた。実際のデバイスへの乗り越え配線の適用でも、企業といろいろ情報交換を行ったことで、研究が進捗した。
361

２－３．開発成果のまとめ
研究項目

目標成果

達成度

セルフアセン 高密度な低温積層一体化実装技 ①常温で 400μm 厚、1mm 厚 MEMS
ブリーを用い 術を確立する

チップの合わせ精度±１μｍ、

基 たＭＥＭＳ－
本 ＬＳＩ一括実計 装技術
画100μm 厚の半導体チップで同±0.5μｍ◎③8 インチウェハ用セルフアセンブリー装置開発④8 インチウェハに 500 個以上のチップを一括接合．

高密度マイク ①バンプ寸法：５μm□、厚さ 2 ①インプリント技術により 8 イロバンプ形成 μm、間隔 10μm

ンチウェハ上にマイクロバン②セルフアセンブリーによるマ プを一括形成．5μm□、厚さ 2
イクロバンプ接合(合わせ精度± μm、間隔 10μm１μｍ)○②合わせ精度±１μｍで10,000 対のマイクロバンプを一括接合．寸法 5μm×5μm

チップ乗り越 ①厚さ 400μm 以上の MEMS への乗 ① TSV 付 Si キャップを用いて、自 え配線形成
主目
標り越え配線形成

400μm 厚、1mm 厚の MEMS チッ②100μm 厚の半導体チップへの プに乗越え配線形成△

乗り越え配線形成（配線幅: 10 ②100μm 厚の半導体チップへμm、配線間隔; 10μm)

Cu 乗越え配線形成（配線幅: 10μm、配線間隔; 15μm) ．

チップ上への ①磁性ナノ粒子充填シリコン酸 ①Co 磁気ナノドット膜と Cu ダ受動素子形成 化膜と埋め込み Cu 配線を用いた マシン法を用いてキャビティインダクタ形成 (インダクタン 付インダクタ作製．(インダクス値増大： 30%)△

タンス値増大：約 20%)

②High-K 膜を用いたキャパシタ ②HfO2 膜を用いてキャパシタ形成

作製形成．

テストモジュ MEMS、LSI、インダクタ、キャパ MEMS、LSI、インダクタ、キャール作製

シタ各チップを一体化したテス パシタ各チップを搭載したテトモジュールの試作○

ストモジュールを試作し、基本特性を確認．

達成度

×：目標未達成、△：条件付で目標達成、○：目標達成、◎：目標を大幅に上回る成果

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３．実用化・事業化の見通し（１）成果の実用化可能性
セルフアセンブリー技術を用いて、8インチウェハ上へのMEMS-LSI 多チップ一括接合を実現（世界初）した。＊ 本研究開発成果であるセルフアセンブリー装置、乗り越え配線技術は実用化の可能性が高い。また、これらの技術と3次元積層化技術を組み合わせると更なる実用化の可能性をもった技術の開発が可能となる。
＊MRS (Material Research Society, 米国)にて Invited Paper Award受賞 (2008)

実用化に向けた今後の取り組み①設備メーカーと共同で 12 インチウェハ要セルフアセンブリー装置の製品化推進．
②プロジェクト参加企業と乗り越え配線技術の実用化を目指した共同研究開発開始．
③ＭＥＭＳ－半導体横方向配線技術と 3 次元積層化技術を組み合わせた高密度ヘテロイ
ンテグレーション技術の開発．
（課題）
ＭＥＭＳ－半導体横方向配線技術を用いたマルチチップモジュールの性能改善効果の明確化と応用、用途の探索．
（対応）
企業との共同研究を進めると同時に他の大型研究プロジェクトに参加し、具体的な応用を想定したマルチチップ・システムモジュールの開発を目指す．
（２）波及効果
ＭＥＭＳチップやＬＳＩチップ、光デバイス、受動素子などの異種デバイス、電子部品を高密度に一体化する新しい低温積層高密度一体化実装技術を確立できた。この成果により、新しい高付加価値電気・機械システムの実現が可能となるため、環境・福祉・社会産業、情報通信・情報家電産業、ロボット・自動車産業等の産業分野への大きな波及効果が期待できる。

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