SEU と MCU、SET パルス幅を同時に測定可能なソフトエラー評価回路
推薦者: 京都大学大学院 情報学研究科 小野寺秀俊
Email: onodera@i.kyoto-u.ac.jp,

TEL: 075-753-5314

学生氏名: 古田 潤
概要 近年 LSI の微細化によりソフトエラーによる信頼性の低下が問題となっている。本稿ではフリップ
フロップの SEU(Single Event Upset) と MCU(Multiple Cell Upset) の発生率と、バッファチェインにおける SET パルスのパルス幅を同時に測定可能な回路構造を提案する。提案回路に白色中性子ビームを照射することで加速試験を行い、SEU と MCU の発生率、SET パルス幅を測定し、ソフトエラーが信頼性に与える影響を定量的に測定した。その結果、MCU 発生率は SEU の約 8%程度であり、三重化フリップフロップのエラー耐性を通常のフリップフロップの 12 倍程度に低下させることが分かった。SET パルス幅はパルス幅が小さいほど発生率が高く、タップセルを密に配置することで SET パルス幅を低減できることが判明した。

1

はじめに

2

ソフトエラー評価回路

プロセスの微細化に伴い LSI の信頼性は悪化し、ソフトエラーに代表される一過性のエラーや、 2.1 従来回路と提案回路の概要
NBTI(Negative Bias Temperature Instability) に代
FF での SEU の測定には一般的にシフトレジスタ表される経年劣化による LSI の誤動作が問題となり 構造が用いられる [1, 2]。粒子線照射中はクロック信つつある。一過性のエラーを引き起こすソフトエラー 号を High または Low に固定することで FF のデーは粒子線が LSI 基板に衝突する事で生じる。粒子線 タを保持し、照射後にクロック信号を適用することの衝突により電子正孔対が生じ、その内の少数キャリ で SEU の発生した FF を取得することができる。一アがドリフトや拡散によってトランジスタのドレイ 方で SET パルス幅の測定回路では図 1 の上のようにン領域に集められる。それによりトランジスタの出力 インバータ等の論理ゲートのチェイン出構成されるが反転し、LSI が一時的に誤動作する。ソフトエラー 被測定回路と、パルス幅を測定する回路が直列に接は 1 つの記憶素子のデータを反転する SEU (Single 続された回路が用いられる [3, 4]。しかし SET パルEvent Upset)、複数の記憶素子のデータを反転する スがチェインを通過する間にそのパルス幅が線形にMCU(Multiple Cell Upset)、論理回路の出力に一過 変化することが報告されている [5, 6, 7]。SET パルス性のパルスを発生する SET(Single Event Transient) の発生個所によってチェインの通過段数が変化するの 3 つに分類される。
ため、SET の発生個所によってチェイン通過によるソフトエラー率の測定には粒子線をチップに照射 パルス幅の変動量が異なる。測定結果のパルス幅はする加速試験が一般的に用いられる。SRAM におけ SET パルスの発生個所に強く依存する結果となり、る SEU、MCU 発生率の測定結果は非常に多く報告 従来回路では SET パルス幅が正確に測定できない。
されている。一方、フリップフロップにおける SEUSET パルス幅を正確に測定するために図 1 下の回と MCU 発生率、組み合わせ回路の SET パルスの測 路を提案する。提案回路では被測定回路であるバッ定結果は少なく、特に MCU 発生率に関しては全く ファチェインに平行して測定回路を接続している。従報告されていない。また SET パルスの測定結果では 来回路の問題点であるチェイン通過によるパルス幅パルス幅の測定精度に関して問題があることが指摘 の変動を SET パルスの測定に用いており、SET パルされており、正確なパルス幅測定が求められている。 スのパルス幅がバッファチェイン通過によって線形
本稿ではバッファで生じた SET のパルス幅分布 減少するように設計している。SET が消滅するまでを高い精度で測定すると同時にフリップフロップの に通過するバッファ段数がパルス幅に比例するため、SEU、MCU 発生率も測定可能な新しい回路構造を 通過した段数を測定することでパルス幅が測定でき提案する。大阪大学核物理研究センターの白色中性 る。測定回路はフリップフロップで構成されており、子ビームを用いた加速試験によるソフトエラーの測 SET パルスが通過したバッファ段数を測定して SET定結果について報告し、SEU と MCU、SET が FF パルス幅を測定するだけでなく、フリップフロップのエラー率に与える影響を定量的に示す。
で生じる SEU や MCU も同時に測定可能である。

1

IN(a) Conventional Circuit

OUT
0.5x

SET pulse width
Target circut
measurement circuit(inv. chain)measure output pulse width

OUT

0.5x

WIN

(b) Proposed Circuit
shrink

1xdriseTarget circuit (buffer chain)

dfall
W+ W
= W + (dfall - drise)

図 2: チェイン通過によるパルス幅変動。

SET pulse width measurement circuit

240FFsmeasure # of propagated buffers(= SET pulse width)

CLK_IN350rows

FF

図 1: 従来の SET パルス幅測定回路 [3]。

FFFFFFFFOUT

CLK_OUT

2.2

チェイン通過によるパルス幅変動現象

IN

図 2 に示すようにバッファチェイン通過によるパルス幅の変動 ∆W は立ち下がり遅延時間 dfall と立ち上がり遅延時間 drise の違いによって生じる。バッファ1 段当たりの dfall と drise は以下のように近似できる。
)(0.5CgCg+(1)
dfall ≈ k
0.5gmpgmn)(0.5CgCg+(2)drise ≈ k
0.5gmngmp

図 3: 提案する SET パルス幅測定回路。

ルス幅縮小現象によって線形減少するため、生じたSET パルスの幅によってシフトする FF の個数が決定される。図 4 に示すような縦縞模様に FF の保持データを初期化すると、SET パルスによってシフトした FF の個数は容易に判定可能であるため、提案回路によって SET パルス幅を高い精度で測定する事が可能となる。測定回路はシフトレジスタ構造であるため、SEU と MCU も同時に測定することができる。バッファチェイン上の SET パルスが SEU と同時に生じた場合でも、SET パルスは FF の保持データを書き換えずにシフトさせるだけであるため、SEUが消滅することがなく、SET と SEU の両方を測定できる。
以下に提案回路の特徴をまとめる。

gmp , gmn はそれぞれ pMOS と nMOS のトランスコンダクタンスであり、Cg は駆動力 1x インバータのゲート容量である。式 (1) と式 (2) により ∆W は式(3) のように計算できる。
()
311∆W = dfall − drise = kCg−
(3)2
gmpgmn
チェイン通過によるパルス幅の変動は pMOS とnMOS のトランスコンダクタンスの差によって決定される。よってバッファの pMOS と nMOS のサイズ比を変更することで 1 段当たりのパルス幅の変動量を調節することができる。

2.3

1. パルス幅伸縮現象による測定結果の誤差がなく、高精度な測定が可能。
2. 遅延時間ではなく、パルス幅縮小現象を用いてパルス幅を測定するため、1ps 以下の測定分解能が実現可能。
3. 測定分解能をフリップフロップの初期化方法によって任意の値に変更できる。
4. 10ns を越える SET パルスも測定が可能である
ため、実測による分解能の評価が容易。
5. SET パルス幅と同時にフリップフロップでのSEU、MCU 発生率も測定。

提案ソフトエラー評価回路提案ソフトエラー測定回路の回路構造を図 3 に示す。測定回路にはシフトレジスタ構造を用い、各バッファの出力をフリップフロップのクロック入力に接続している。SET パルスがバッファチェインで生じると、SET が生じたバッファ以降の FF は SET パル 提案回路の欠点として回路の面積が大きいことが挙スによって値がシフトする。生じた SET パルスはパ げられるが、提案回路ではフリップフロップの SEU、

2FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF
FF

FF

FF

FF

FF

FF

___
CLK

CLK

CLK

FF

FF

store 1FF
FF

store 0

OUT

6X

IN

___
CLK

FF
IN

6.5X
___
CLK

QM

QS

8X

CLK

OUT

CLK

1X

CLK

4.5X

CLK

1X
___
CLK

Master Latch

Slave Latch

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

CLK
FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

SET pulse

図 6: FF の構造。
OUT

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FFFF

FF

FF

FF

FF

FF

FF

FF

FF

FF

Neutron Flux (n/MeV/cm2/sec)

FF

IN
FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

FF

disappear

図 4: SET パルス幅測定のための初期化例。

Tap
FF

FF

FF

FF

FF

Tap.63mm

FF

2mm

buf.

buf.

buf.

buf.

buf.

buf.

84,000bit
Proposed Circuit

Tap

Tap

Tap

Tap

1e-04

RCNP (normalized)
1e-05

Tokyo

1e-06
1e-07
1e-08

110

100

1000

Neutron Energy (MeV)

1.1mm

77,000bit
Proposed Circuit

Tap

1e-03

図 7: 中性子のエネルギースペクトル。

Tap
4mm

ソフトエラー率の評価は大阪大学の核物理研究センターの白色中性子ビームをチップに照射する加速
図 5: 試作したチップの顕微鏡写真。
試験を用いて行った。加速係数は約 3.7×108 である。
図 7 に白色中性子ビームと地上における中性子のエネルギースペクトルを示す。白色中性子ビームは地MCU 発生率も同時に測定できるため、SET の測定上でのエネルギー分布とほぼ同一の分布を持つこと回路と SEU の測定回路を別々に試作するより面積がが分かる。
小さくなる。また測定分解能は低下するが、フリッ測定には短時間でより多くの測定を行うために、5プフロップの挿入間隔をバッファ1 段から複数段ごと段積層した DUT ボードを用いて 18 チップ同時に測に変更することで面積を抑えることができる。
定を行った。測定時には FF の保持データを 5 分ごFF は 20bit
3 加速試験によるソフトエラー率 とに読み出して測定結果を得た。全てのの縦縞模様になるように、各行の FF の保持データの評価方法を 20 段ごとに変更して初期化した。40 段以上の FFをシフト可能なパルス幅の SET パルスは、High と加速試験を用いてソフトエラーを実測するためにLow の境界が 2 個所以上連続してずらすため、SEU
図 5 に示すチップを試作した。設計には e-shuttle のとの区別が可能となる。
65 nm プロセスを用いた。2.1 mm×4.2 mm のツインウェル構造のチップの 1.3 mm×1.1 mm の領域に、4 ソフトエラー率の測定結果161,000 個の FF とバッファによって構成された提案回路を試作した。図 5 に示したようにチップ上部と下 4.1 バッファチェインにおけるパルス幅縮部でタップセルの挿入間隔が異なり、上部 84,000 段
小現象の測定結果
では 28 µm ごとにタップセルを挿入し、下部 77,000
加速試験による SET パルス幅分布測定結果を示す
段では 5 µm ごとに挿入した。FF には図 6 に示す構造を使用した。クロック信号が High の場合ではマス 前に、バッファチェインにおけるパルス幅の縮小現ターラッチがデータを保持し、Low の場合ではスレ 象によるパルスの増減量を測定し、提案する SET パイブラッチが保持する構造となっている。

3160000

tap-cell interval = 5 µm

表 1: フリップフロップの SEU と MCU、バッファにおける SET の発生率。単位は [n/Mbit/h]。
SEU MCU SET
34226.8 18.0

140000# of FFs

12000010000080000 tap-cellinterval = 28 µm
60000

240 buffers & FFs

40000
20000
005101520253035404550SEU

図 8: バッファチェインにおけるパルス幅縮小現象の測定結果。

350 rows

Input Pulse Width[ns]

SEU
SET

ルス幅測定回路の測定分解能を評価した結果について示す。評価方法は以下に示す方法で行った。

• 全ての FF を縦縞模様になるように各行の FF の
図 9: ソフトエラーの測定結果例。
保持データを 20 段ごとに変更して初期化する。
• 図 3 の CLK IN に外部から任意の幅の矩形波を入力する。
4.3 SET パルス幅測定結果• FF の保持データを読出し、入力したパルスによって値がシフトした FF の段数を取得する。
図 10 に加速試験によって測定した SET パルス幅の分布を示す。図 8 から求めたチップ毎の縮小量と SET
この測定により各入力パルス幅が、バッファチェイパルスによってシフトしたフリップフロップの段数
ンにおけるパルス幅の縮小現象によって消滅する段を乗算して求めた。SET パルスが終端の CLK OUT数を実測によって評価できる。
まで到達した場合では SET パルス幅が測定不能であ
図 8 に 3 チップの測定結果を示す。入力パルス幅るため、図 10 では除いている。SET パルスのパルスとシフトした FF の個数は比例の関係にあり、バッ幅分布はパルス幅が小さいほど発生率が高く、指数ファチェインにおけるパルス幅の縮小現象を利用し関数敵に減少していることが分かる。タップセルをた図 3 の SET パルス幅測定回路は正しく SET パル
密に配置することでパルス幅の大きい SET パルスがスが測定できると言える。しかしパルス幅の変動量減少し、350ps 以上の SET パルスの発生数は 22 かはチップ毎に傾きが大きく異なり、またタップセルら 2 と大きく減少している。粒子線の衝突による基の挿入間隔によっても異なる。1 段のバッファを通板電位の上昇によって寄生バイポーラが ON となり、過するごとに減少するパルス幅は 0.16–1.0 ps/buﬀer
電荷が供給されることで SET パルスのパルス幅が増となった。この縮小両の違いはチップ間ばらつきに加していることが推測される。SET パルスによるエ
よって pMOS と nMOS のトランスコンダクタンスラーを低減するためにはタップセル密度を高くするがチップ毎に異なるためと推測される。
ことが効果的である。

4.2

各ソフトエラーの発生率

4.4

フリップフロップの SEU、MCU 発

図 9 に提案回路でソフトエラーを測定した結果の生率例を示す。SET によるフリップフロップの反転と、保持データの値とクロック信号の値による SEU、SEU による反転が容易に区別できることが分かる。
MCU発生率の違いを表 2 に示す。保持データは図 6
また SEU と MCU、SET の発生率を表 1 に示す。フのノード
QM、QS の値とした。保持データの値によリップフロップでも MCU の発生を確認し、その発り大きくSEU の発生数が異なり、MCU に関しては生率は SEU の約 8% となった。MCU の対策なしでは三重化フリップフロップのソフトエラー耐性は通 保持データが 0 の場合では全く発生していない。SEU
常のフリップフロップのわずか 13 倍程度となる。フ の発生数が多いのは QM、QS が 1 の場合であり、こリップフロップでも MCU の対策は必須となると言 の場合ではどちらもトライステートインバータの出力が 1 となっている。トライステートインバータはえる。

4

を用いて、SEU と SET の発生率と SET パルス幅の測定を行った。SET パルスはパルス幅が小さいほど発生率が高く、パルス幅が増加に伴い指数関数で発生率が減少する結果となった。タップセルを密に配置することで SET パルス幅を低減でき、350 ps 以上のパルス幅の SET は 22 から 2 と約 9%となった。
また MCU 発生率は SEU の約 8%程度であり、三重化フリップフロップのエラー耐性を通常のフリップフロップの 12 倍程度に低下させることが分かった。
三重化フリップフロップのような冗長化回路を設計する場合では MCU を考慮した設計が重要となる。

Number of SETs (Log)50
tap-cell interval = 28 µm
tap-cell interval = 5 µm

1010200400600

8001000

1200

SET Pulse Width [ps]6

謝辞

図 10: SET パルスのパルス幅分布。

本研究の一部は、経済産業省から STARC に委託された「次世代回路アーキテクチャ技術開発事業」により実施した。チップ試作は東京大学大規模集積シ表 2: 保持データによる SEU、MCU 発生率の違い。 ステム設計教育研究センターを通し 株式会社半導体
QM と QS は図 6 のノード電位を示す。
理工学研究センター、(株) イー・シャトルおよび富士通株式会社の協力で行われた。
クロック 保持データ
SEUMCU(n/Mb/h) (n/Mb/h) 発表文献
CLK = 1
QM = 0541
88[1] J. Furuta et al., IRPS2011, 2011/04.
(Master)
QM = 12220[2]J. Furuta et al., ASP-DAC2011, 2011/01.
CLK = 0QS = 0493
19[3]古田 潤 他, DA シンポジウム, 2010/09.
(Slave)QS = 11120[4] J. Furuta et al., SELSE6, 2010/03.

参考文献

駆動力が非常に弱いため容易に反転する。一方で反転した値が駆動力の強いインバータによって即座に [1] T. Heijmen et. al. In IEEE International Reliability Physics Symposium Proceedings, pp. 204
トライステートインバータの入力に伝播し、フリッ–211, march 2006.
プフロップが完全に反転するのに必要な時間が短い。
そのため QM、QS が 1 の場合には SEU、MCU が発[2] H. Fukui et. al. In Symposium on VLSI Tech生しやすいと推測される。MCU の発生率ではクロッnology, pp. 222 – 223, 14-16 2005.
クによっても大きく異なり、4 倍程度の差がある。フ
リップフロップのマスターラッチ間の距離とスレイ [3] B. Narasimham et. al. IEEE Transactions on
ブラッチ間の距離がそれぞれ 0.73 µm、1.06 µm とDevice and Materials Reliability, Vol. 9, No. 2,なっている。スレイブラッチ間の方が離れて配置さpp. 325 –333, june 2009.
れているため、粒子線の衝突が 2 つのスレイブラッチに影響を与える確率が低くなり、MCU 発生率が低 [4] Y. Yanagawa et. al. IEEE Transactions on Nuclear Science, Vol. 53, No. 6, pp. 3575 –3578,
下したと推測される。
dec. 2006.

5まとめ[5] V. Ferlet-Cavrois et. al. IEEE Transactions on
Nuclear Science, Vol. 54, No. 6, pp. 2338 –2346,
本稿ではバッファチェインにおけるパルス幅の縮dec. 2007.
小現象を利用して SET パルスのパルス幅を測定し、かつフリップフロップの SEU と MCU 発生率も同時 [6] M.J. Gadlage et. al. IEEE Transactions on Deに測定可能なソフトエラー評価回路を提案した。従vice and Materials Reliability, Vol. 10, No. 1,来回路ではチェイン通過によるパルス幅の変動によっ
pp. 157 –163, march 2010.て測定精度が低下していたが、提案回路ではパルス幅の変動を測定に利用することで 1ps 以下の構文皆 [7] L.W. Massengill et. al. IEEE Transactions on
Nuclear Science, Vol. 55, No. 6, pp. 2861 –2871,納を実現した。
dec. 2008.
提案回路に白色中性子ビームを照射する加速試験

5