ユニーク性を改善した RG-DTM PUF
推薦者: 立命館大学 理工学部 電子情報デザイン学科 藤野毅
Email: fujino@se.ritsumei.ac.jp TEL: 077-561-5150

学生氏名: 古橋康太
らアービター回路までの 2 つの経路を選択し，1. 背景
近年，IC チップはサイドチャネルアタックなアービター回路では，選択された 2 経路間のうどの攻撃により，秘密情報を窃取され偽造･複製ちどちらの信号が先に到達したかを判別して 1される恐れが指摘されている．そのため，重要もしくは 0 をレスポンスとして出力する．

な情報を扱う LSI では非正規な手段による機密アービターPUF は生成する ID の出現確率に情報へのアクセスを防ぐ耐タンパ性や偽装･複偏りを持つという問題を持つ．これにより，生製を防止する技術が必要とされている．

成される ID が予測されて攻撃されてしまう．

Physical Unclonable Functions (PUFs)はこれまた，ユニーク性が低下し異なるチップでも同らを LSI 上に実現する技術として注目されていじ ID が出現する確率が高くなってしまう．

る．PUF は入力信号（チャレンジ）に応じてデ

そこで，我々は ID の出現確率を均一にしてバイス固有の物理情報を抽出し，出力信号（レユニーク性を向上させるために，二経路間の遅スポンス）に変換するチャレンジ＆レスポンス

延時間差を測定しレスポンスへ変換する方式のデバイスである．LSI に実装する PUF

RG-DTM PUF を提案した．そして，0.18μmは，電荷の偏りやトランジスタサイズ，閾値電CMOS プロセスを用いて RG-DTM PUF の設圧の変化などの製造ばらつきをレスポンスへ変計，試作，評価を行った．

換する．製造ばらつきはデバイス毎にランダム研究･開発の概要に生じ，かつ人工的に制御することが困難なので PUF が生成するレスポンスは予測すること利用分野特徴ができず，偽装・複製が困難となる．また複数ビットのレスポンスを生成することでそのデバイス固有の ID や秘密鍵として用いることができる．
我々は製造ばらつきにより生じる遅延時間差ばらつきを利用するアービターPUF に注目した．この PUF は図 1 に示すように等負荷，等配線となるように設計，レイアウトされるセレクタチェーンとアービター回路から構成される。
セレクタチェーンはチャレンジに応じて IN かChallenge
N[bit]C0

C1CN-1111000・・・

t000111

2. RG-DTM PUF
2.1. レスポンス生成法
製造ばらつきにより生じるセレクタチェーン最終段での遅延時間差分布が正規分布だとする．
図 2 に従来型アービターPUF のレスポンス生成法とモンテカルロ・シュミレーションより導出したセレクタ 3 段の PUF から生成した 8 ビット長 ID の出現確率分布を示す．従来型は遅N stage

図 1 アービターPUF の構造

Arbiter Circuit

INN

性能試作ラン

セキュリティ，認証
遅延時間差検出によるユニーク性の向上
誤認証率 6.1×10-53%
ローム 0.18m，平成 22 年度第 2 回

Response
0 or 1

延時間差の正負からレスポンスを決定しているが，この方法では生成される ID の出現確率に偏りが生じてしまいユニーク性が低下し攻撃される恐れがある．そこで提案している RG-DTM

遅延時間差を検出する機能を付加したアービ

布を複数区間に分割し，測定した遅延時間差かター回路を図 5 に示す．センスアンプを用いたらレスポンスを決定する．図 3 の右図は従来型

アービター回路の出力に可変容量を接続して構と同様にモンテカルロ・シミュレーションを用成した．可変容量にはゲート幅の異なる

いて RG-DTM PUF の 8 ビット長 ID の出現確

PMOS4 つで構成した．左右 2 つの 4 ビット入率分布を求めた結果である．図 2 と比較して力信号（L0 ~ L3 と R0 ~ R3）を制御すること

RG-DTM 方式は全 ID が出現し，出現確率も均で容量負荷を線形に変更し，出力信号が切り替一化されていることが分かる．

わる遅延時間差にオフセット時間を設ける．ア10遅延時間差分布

Tービター回路の IN1 と IN2 間に生じている遅14121086420出現IDの偏り

延時間差を測定するには，図 6 に示すようにオフセット時間を順次変更していくと，生じている遅延時間差をオフセットが越えたときにアー0153045607590105120135150165180195210225240
255

0

レスポンス

出現確率[%]

方式では図 3 の左図に示すように遅延時間差分ID

ビター回路の出力信号が反転し，そのときの入力信号からレスポンスを生成する．

図 2 従来のアービターPUF のレスポンス生成方

レスポンス... 1 0 1 0 1 0 1 0 ...

T

14121086420OUT1OUT2

出現IDの均一化
L3,L2,L1,L0

R3,R2,R1,R0IN2IN1

W 2W 4W 8W
01530456075901051201351501651801952102252402550
遅延時間差分布

出現確率[%]

法(左)と 8 ビット長 ID の出現確率分布(右)ID

L3,L2,L1,L0or
R3,R2,R1,R0

L0 L1 L2 L3orR0 R1 R2 R3

図 3 RG-DTM PUF のレスポンス生成方法と(左)図 5 遅延時間差検出を行うアービター回路

8 ビット長 ID の出現確率分布(右)Response=1
Response=02.2. 回路構成
RG-DTM PUF の回路構成は，図 1 に示す従Output 1
Output 0
Changeoffset size

来型とほぼ同じで，セレクタチェーンと遅延時間差を検出する機能を付加したアービター回路から構成される．セレクタチェーンを構成する
セレクタ回路は図 4 のように，クロックドイン
バータとインバータ・バッファで構成した．

OffsetOffset0T

Delay-Timedifference0
Response=0

図 6 遅延時間差の検出方法

CiCiIN1IN11IN20

OUT

2.3. シミュレーション
OUT

モンテカルロ・シミュレーションを用いてセレクタチェーンが生成する遅延時間差の分布をIN2評価した．セレクタを形成する全ての MOS のゲート長が独立にばらつくと仮定し，ゲート長

図 4 セレクタの回路構成

L に平均 Lave=210nm，3L=21nm(10%)の正規T

分布に従うばらつきを与えてシミュレーション用いて試作した．チップサイズは 2.5 ㎜×2.5を行った．セレクタ段数 1 段，4 段，8 段の遅㎜，電源電圧は 1.8V である．レイアウトを図 9

延時間差の分布を図 7 に示す．段数の増加に伴に示す．試作チップにはセレクタの段数が 8 段，い分布が広がっているため大きな遅延時間差が16 段，32 段，64 段，128 段の 5 種類の RG-DTM生じやすいことが分かる．また，段数が N 倍にPUF を実装した．

なると標準偏差が N 倍に増加していることから分散の加法性が成立していることが分かる．

図 9 試作チップレイアウト
図 7 セレクタの段数と遅延時間差分布
セレクタ 1 段の回路とアービター回路の面積
アービター回路の可変容量は，4 ビットの入はそれぞれ 13.4m20.8m，26.4m21.3m

力信号により 8 段から 128 段の遅延時間差を分となった．セレクタ 8 段の RG-DTM PUF の面割できるよう 6ps 単位で最大±90ps のオフセ積は 134.3m21.3m となり，従来型のアービット時間を設定できるように設計した．図 8 はターPUF より 8.6%増加した．この値は可変容オフセット時間をシミュレーションした結果で量によるものなので，セレクタ段数の増加に伴ある．オフセット時間を線形に変更でき，約 6ps

い従来型との差は小さくなる．

で最大±93ps とほぼ設計通りに設定できるこ
3.2. セレクタの遅延時間差評価とを確認した．

遅延時間差のオフセット機能を用いて，セレTime offset [ps]オフセット時間
[ps]

10075

クタチェーンの 2 経路間に生じている遅延時間50差を測定し分布を求めた．セレクタ段数 8 段，2532 段，128 段の回路についてチップ 20 個それ0-25

ぞれに 256 種類のチャレンジを入力して 5120-50サンプルを得た．結果を図 10 に示す．段数の-75-100増加に伴って分布が広がっていることから生じ
15105L3, L2, L1, L0で制御

1 01

51015ている遅延時間差も段数が多いほど大きくなり

R3, R2, R1,R0で制御やすいことが分かる．それぞれの分布の標準偏図 8 アービター回路のオフセット量差は 8 段のとき 14.48ps，32 段のとき 25.56ps，128 段のとき 43.00ps となっており，セレクタ3. チップ試作とばらつき評価

段数が N 倍になれば，約 N 倍に増加している

3.1. テストチップ試作

ことが確認でき，シミュレーションと同様に分RG-DTM PUF を 0.18μm CMOS プロセスを散の加法性が成り立っていることを確認した．

再現性については RG-DTM PUF は従来型よ25%8段り少し悪化していることが分かる．しかし，生32段20%成された ID を他チップの ID と誤認識してしま

出現頻度

64段15%

う確率は再現性のグラフとユニーク性のグラフが重なった面積から算出でき，RG-DTM PUF

10%は従来型より大幅に誤認識する確率を低下させ5%ていることが分かる．実際，誤認率を結果より導出すると，従来型が 2.6×10-3%，RG-DTM

0%‐96 ‐84 ‐72 ‐60 ‐48 ‐36 ‐24 ‐1201224364860728496

遅延時間差[ps]PUF は 6.1×10-53%となり大幅に改善している．

図 10 セレクタ段数と遅延時間差

10080

4. RG-DTM PUF 評価
PUF の評価としてはユニーク性と再現性が一般的に用いられる．RG-DTM PUF のユニー
ク性と再現性の評価を 20 枚のチップを用いて行った．ユニーク性は他チップから生成されたID とどの程度異なっているかを表し，再現性は従来型再現性
遅延時間検出型ユニーク性

70

出現確率[％]

4.1. ユニーク性と再現性

従来型ユニーク性

同一チップから生成したIDのハミングディスタンス分布
（再現性）

90

遅延時間検出型再現性

60
50

ユニーク性の分布と再現性の分布が重なる領域が同一チップとして誤認証される確率

40
30
20

異なるチップ間のIDのハミングディスタンス分布（ユニーク性）10

出現IDを均一化することで分布が狭くなりユニーク性向上

0018 32 46 60 74 88 102 116 130 144 158 172 186 200 214 228 244

ハミングディスタンス[bit]図 11 測定結果

同一チップに同じチャレンジを与えたときにどれだけ安定して同じ ID を生成できるかを表す．
ユニーク性は 20 枚のチップそれぞれから 256

5. まとめ

ビット長の ID を生成しチップ間のハミングデアービターPUF からユニーク性を改善したィスタンスを計算して導出し，分布を取ったと

RG-DTM PUF を提案してきた．この PUF をきに中心（128 ビット付近）に狭く分布するほ0.18μm CMOS プロセスを用いて試作，評価をど同じ ID を生成しにくくユニーク性が高い．

行った．セレクタチェーンが生じている遅延時再現性は同一チップに同一チャレンジを 100 回間差はセレクタ段数が N 倍になれば，約 N 倍与えて生成した 256 ビットの ID 間でのハミンに増加しており分散の加法性が成立しているこ

グディスタンスから導出し，0 ビットが常に安とを確認した．また PUF としての性能評価を定していることを示す．

行った結果，RG-DTM PUF では全 ID を均等

ユニーク性と再現性を従来型と比較した結果に出現することにより，従来型より大幅にユニを図 11 に示す．ユニーク性のグラフが従来型ーク性を向上した．再現性は悪化したものの，より狭く分布していることから RG-DTM PUF

誤認率は従来型の 2.6×10-3%と比較して，6.1のユニーク性が向上していることが分かる．分×10-53%と大幅に改善した．

布の平均は両方とも 128 ビット，標準偏差は従

今後は環境変化の影響を評価していく．

来型が約 31 ビット，RG-DTM PUF が約 8 ビットとなった．全 ID の出現確率が均等で予測発表文献することが困難な理想的な PUF が生成する分[1] Kota Furuhashi, Mitsuru Shiozaki, AkitakaFukushima, Takahiko Murayama, Takeshi Fujino,“The Arbiter-PUF with High Uniqueness utilizing
Novel
Arbiter
CircuitwithDelay-Time
Measurement,” ISCAS2011, pp.2325-2328, May 2011

布は平均 128 ビット，標準偏差 8 ビットとなることから，RG-DTM PUF は全 ID を均一な確率で生成でき，攻撃されにくいと考えられる．