モジュラーマルチレベル変換器におけるキャパシタの劣化に基づくキャパシタ電流制御
安田匠＊，伊東淳一(長岡技術科学大学)，長谷川一徳（九州工業大学）

Capacitor Current Control for Modular Multilevel Converter Based on Capacitor Degradation
Takumi Yasuda, Jun-ichi Itoh (Nagaoka University of Technology),
Kazunori Hasegawa (Kyushu Institute of Technology)

１．まえがきiarm ,u v

Vdc
2

モジュラーマルチレベル変換器（以下，MMC）は，セルを直列に接続することで構成され，高圧大容量用途の電力変換に適する(1)。MMC は多数のキャパシタを有するため，MMC の信頼性向上のためにキャパシタの信頼性を向上する必要がある。著者らは過去に，MMC のセルキャパシタの劣化を電気的パラメータからモニタリングする手法を提案(2)

した 。この手法を活用することで，劣化セルキャパシタの負担を軽減する等の制御に応用できる。

Vdc

cell ijUpper armarm ,u

L=5 mH(0.09p.u.)igVc,ijLLower armvg

Vdc
2Ccell l1varm ,lcell l4iarm ,lvcell,ij
DC link voltage: 520 V
Grid voltage: 125 V, 50 Hz
Nominal capacitor voltage: 130 V
Rated power: 1.75 kW
Carrier frequency: 20 kHz
C: 1.36 mF

Fig. 1. Single-phase MMC for experiment. The upper arm consists of 4 chopper
cells as well as the lower arm.
Start

そこで本報告では，ＭＭＣにおいてキャパシタの劣化をバランスする制御を提案する。提案制御では，キャパシタのSelect cel l

劣化状態に基づいて，セルキャパシタ電流を調整すること

Measure capaci tor voltage, arm current , andswit chi ng function

で，劣化を抑制する。提案手法によって，MMC の信頼性が(Capacitor current) = (Switching function) * (Arm current)向上することを確認したため，報告する。

FFT and calculate impedance

２．提案キャパシタ劣化バランス制御

Cal cul ate capacitance and ESR＜2・1＞キャパシタの劣化

キャパシタの簡易等価回路

は，静電容量と ESR の和で表される。キャパシタが劣化すると，静電容量が減少し，ESR が増加する(3)。静電容量が減少すると，電圧リップルが増加し，過電圧や過変調を引き起こす。また，ESR が増加すると回路損失が増加するだけでCapacitance or ESR exceeds threshol d?
YesFailure detection
Fig. 2. Flowchart of Capacitance and ESR estimation .
Start

Input: Arm voltage reference varm*, arm current
iarm, and capacitor voltage Vc,ij
Cal cul ate ΔVc,ij from Eq. (1)なく，キャパシタ内部の熱が増加するため，更に劣化を加速Yesする。提案手法では，劣化したキャパシタに流入する電流を減少させる。その結果，ESR に起因した損失が減少し，キャパシタの内部温度を抑制することで，劣化を抑制できる。
＜2・2＞キャパシタの劣化モニタリング

著者らは過去に，キャパシタの劣化診断手法として，キャパシタ電圧と電No

Sort ΔVc,ij in ascending orderiarm > 0 ?

NoSort ΔVc,ij in descending order

Insert first non = floor[varm*/Vc*] cells in sorted results
Duty ratio of (non+1)-th cell in sorted results is (varm* nonVc*)/Vc*

図 2 に文献(2)で提案されている静電容量と ESR の推定手法

EndFig. 3. Flowchart of proposed capacitor stress balancing control with sortingalgorithm.

を示す。キャパシタ電圧と電流を周波数解析し，キャパシタシタ電圧リップルを調整することで，キャパシタのリップのインピーダンスを推定する。推定したインピーダンスの周波数特性に対して，カーブフィッティングを行うことにル電流を減少させる。図 3 において(1)式は以下に示される。
Vc,ij = wijVc,ij − wijVc* + (1 − wij )Vc,avg,i(1)よって，静電容量と ESR が推定できる。静電容量と ESR がただし， wij は劣化を表す重み係数（0 ≤ wij ≤ 1）
，Vc,ij は検既知となることで，後述の劣化を制御する手法が利用でき出したキャパシタ電圧，Vc*はキャパシタ電圧指令値，Vc,avg,iる。

はアーム内平均キャパシタ電圧である。式(1)の第 2 項はキ流から静電容量と ESR を推定する手法を提案している(2)。



図 3 に提案制御のフローチャートを

ャパシタ電圧指令値に相当する。ソーティングアルゴリズ示す。本報告では，MMC のコンデンサ電圧バランス制御とムでは，次サンプリング周期における(1)式のアーム内総和して，ソーティングアルゴリズム(4)を用いる。提案制御は推が最小となるようにスイッチングパターンを選択する。な定したキャパシタパラメータに基づいてセルごとにキャパお，本制御はアーム電圧を指令値 varm*に一致させる必要が＜2・3＞提案制御

ある点において自由度が制約されるため，キャパシタ電圧偏差 ΔVc,ij をゼロにできない。重み係数 wij を 1 に近づけることによって，キャパシタ電圧 Vc,ij が指令値 Vc*となるよう130に制御され，リップルが減少する。一方で，wij を 0 に近づ110けることで，Vc,ij はリップルを有するキャパシタ電圧平均値Vc,avg,i に近づくため，リップルは増加する。その結果，wij を増加させることで，キャパシタ電流および電流に起因する損失を低下できる。提案制御では，劣化したキャパシタにおいて wij を増加させることによって損失を低減し，温度上昇を防止することで更なる劣化を抑制できる。

Capacitor voltage of cells [V]Cell-l2 (ripple: 14.2%)

150

20 [ms]Cell-l1 (ripple: 14.2%)(a) Without proposed method. Capacitor currents of cell-l1 and cell-l2 are both 3.48 A.

Capacitor voltage of cells [V]Cell-l2 (ripple: 15.4%)

150

130
Cell-l1 (ripple: 11.2%)

110(b) With proposed method. Weighting factor for cell-l2 wl2 is 0.5. Capacitor currents of celll1 and cell-l2 are 2.89 A and 3.63 A, respectively.

Capacitor voltage of cells [V]Cell-l2 (ripple: 15.9%)

150

130

0.5, 1 とした場合のキャパシタ電圧の実験結果である。実験条件は図 1 に示す。セル 2–4 の重み係数はゼロとした。重
み係数 wl1 を増加させることで，キャパシタ電圧リップルが減少している。キャパシタ電流は従来法(wl1 = 0)と wl1 = 1 とした場合で，26.4%減少している。一方で，wl1 が増加することでセル 2 のキャパシタ電圧リップルが増加している。セル 2 のキャパシタ電流は，wl1 を 0 から 1 とすることで 5.13%増加している。つまり，セル 1 では損失の低減に伴い劣化を抑制する一方で，セル 2 では損失増加に伴う劣化促進が推測できる。実験結果より，wij によってセルキャパシタの損失分担を変化させ，劣化速度を連続的に調整できる。
図 5 は wl1 = 1 とした場合の交流電流の定常波形である。
交流電流ひずみ率（THD）は図 3(a)–(c)の条件でそれぞれ1.18%，1.48%および 1.39%となり，提案手法によってひずみ率の極端な悪化は見られない。

４．信頼性評価
提案手法の評価を行うため，MMC の信頼性解析を行った。

Cell-l1 (ripple: 9.4%)

110

20 [ms](c) With proposed method. Weighting factor for cell-l2 wl2 is 1. Capacitor current of cell-l1
and cell-l2 are 2.57 A and 3.67 A, respectively.

Fig. 4. Experimental results of capacitor voltage with and without proposed
method.

Grid voltage [V]

300
0300

Grid current [A] (THD: 1.39%)

1520 [ms]015
Fig. 5. Experimental results of steady-state operation of grid voltage and current
when weighting factor wl2 = 1 in cell l2.

1.0
Proposed

0.50.0Conventional
0200
Time [year]

400(a) Number of cells per arm and redundant
cells are 28 and 5 assuming 22 kV grid
application.

Reliability [-]

図 4 に，下アームのセル 1 の重み係数 wl1 をそれぞれ 0,Reliability [-]３．実験結果20 [ms]1.0

Conventional

0.50.0

Proposed050
Time [year]

100(b) Number of cells per arm and redundant
cells are 40 and 5 assuming 33 kV grid
application.

Fig. 6. Reliability of MMC with and without proposed degradation balancing
control. Nominal value of the failure rate of switching devices and capacitors
are set to fixed value of 0.0008 and 0.001752 occur/year, respectively (5). Rated
cell capacitor voltage is assumed to be 1.6 kV.

従来方式では，劣化によって ESR の異なるセルキャパシタ

び 40，冗長セルは両者で 5 としている。図 6(a)におけるに同じ電流が流すため，損失は ESR に比例して変化する。

Mean-Time-To-Failure（MTTF）は従来および提案方式でそれその結果，定常時にキャパシタに ESR に比例した温度上昇

ぞれ 84.8 年と 73.8 年であり，提案方式によって寿命が 14.9%が発生する。キャパシタの寿命はアレニウスの法則に従う改善している。一方で，図 6(b)における MTTF は従来と提ため，ESR の増加に応じて寿命が変動する 。一方で提案方

案法で 38.0 年および 45.4 年であり，提案法により 19.3%寿式では ESR のアンバランスに対し，キャパシタ損失がセル命が改善している。MMC のセル数が増加することで提案法間で等しくなるようにキャパシタ電流を調整したと仮定すの効果が顕著となるため，提案法は多数のセルを有するる。本報告では簡単化のため，スイッチング素子とキャパシMMC に適した方式である。

(3)

タのみの故障率を考慮する。素子が故障すると，セルが動作今後は，推定したキャパシタパラメータに対して，MMC不能となる。アーム内の故障セル数が冗長セル数を超過し，の信頼性を最大化する重み係数 wij の決定方法を検討する。

アームが電流制御に必要な電圧を出力できなくなった場合，MMC を故障と判定する。
図 6 に MMC の信頼性解析結果を示す。半数ずつのセルキャパシタに±33%の ESR の変動が発生したと仮定し，損失がアンバランスしているものとする。その結果，アレニウス則よりキャパシタの故障率が 1/2 および 2 倍となったとしている(4)。図 6(a)と(b)はそれぞれアーム内セル数を 28 およ

文 献(1) A. Dekka, et al., IEEE J. Emerg. Sel. Top. Power Electron., vol. 5,
no. 4, pp. 1631-1656 (2017)(2) T. Yasuda, et al., IEEJ J. Ind. Appl., vol. 12, no. 5, pp. 953-960 (2023)(3) H. Wang et al., IEEE Trans. Ind Appl., vol. 50, no. 5, pp. 3569-3578(2014)(4) P. Montero-Robina, et al., IEEE Trans. Power Electron., vol. 37, no.
2, pp. 1700-1710 (2022)(5) J. Guo, et al., IEEE Trans. Power Deliv., vol. 33, no. 5, pp. 2087-2096(2018)