卒業論文

光 信 号 を 用 い た 同 期式回路のクロック分配法と低クロックスキュー受光回路の検討
平成 12 年 2 月 23 日

指導教官

鈴木正國 教授
北川章夫助教授
秋田純一助手深山正幸助手

提出者

中村公亮

目次

はじめに ……………………………………………………………1第1章

1.1

はじめに……………………………………………………………11.2

本論文の構成………………………………………………………2

光信号を用いたクロック分配方法…………………………………3

第2章

2.1

光信号を用いたクロック分配方法の原理………………………32.2

受光回路……………………………………………………………62.2.1

受光部の検討…………………………………………………62.2.2

求められる性能………………………………………………82.2.3回路構成………………………………………………………92.3
第3章

光源…………………………………………………………………19

受光回路のシミュレーション結果…………………………………223.1

シミュレーション結果……………………………………………223.2

製造工程でのばらつきの影響……………………………………253.3

光強度分布のばらつきの影響……………………………………26

第4章

まとめ…………………………………………………………………27
謝辞…………………………………………………………………28
参考文献……………………………………………………………29

第1章 はじめに

1.1

はじめに

近年、集積回路技術において動作周波数の向上や微細加工が進歩してきた。
それにより小指の爪ほどの大きさにも満たないチップに、何百万、何千万とゆう数のトランジスタを集積する LSI や VLSI が登場した。これらは我々のライフスタイルや産業形態に計り知れないほど影響を与えている。日本で「産業の米」、欧米で「産業の原油」と呼ばれるように、他のテクノロジーの追随を許さないものがある。
しかしその一方、配線長の増大や配線の複雑化にともなう配線抵抗などによって信号遅延の影響が起こり、その影響によって発生するクロックスキューが問題となっている。図 1 にクロックスキューの概要を示す。
このクロックスキューがデータ信号の遅延時間より大きくなると、同期式回路が正常に動作しなくなる。このことが今後の更なる動作周波数の向上を妨げる要因となる。その現在の対策法としては配線長を等しくする H-Tree 法(図 2参照)があるが、これには負荷容量の見積もりが必要でありクロックスキューの低減にも限界がある。
クロックスキュー

クロック信号

図1 クロックスキュー概略図

2 H-Tree法の概略図

1.2

本研究の構成現在、同期式回路へのクロック分配に電気信号を用いているため信号遅延が大きく、これがクロックスキューとなる。それに比べて光の伝搬速度は非常に速いので、クロック分配に光信号を用いることにより、分配による信号遅延はかなり低減できると考えられる。
そこで本研究は光信号を用いてクロックスキューを低減するクロック分配方法と、そのクロック受光部のための低クロックスキュー受光回路を検討する。
本論文の構成として、第 2 章では光信号を用いたクロック分配方法と題し、その原理、及びこの方法で発生するクロックスキュー、この方法のメリットを述べ、またこの方法を用いるうえでその構成要素となる受光回路や光源について検討する。第 3 章は第 2 章で検討した受光回路を HSPICE でシミュレーションした結果及び考察、第 4 章で本研究を通してのまとめを書く。

第 2章

光信号を用いたクロック分配方法

光信号をクロック分配に用いることによりクロックスキューが低減できると考えられる。これはクロック分配による信号遅延を伝播速度が非常に速い光を用いることで低減できると考えられるからである。
光信号を用いたクロック分配方法には、構成要素として光信号を用いてクロックパルスを照射する光源、その得られた光信号を電気信号に変換し、後に接続する回路を駆動するのに十分な電圧まで増幅する受光回路がある。この章では光信号を用いたクロック分配法の原理、受光回路、光源の順に検討する。

2.1

光信号を用いたクロック分配方法の原理

光源とパルス発生器チップ受光回路

図

3 光信号を用いたクロック分配方法の概要図

光信号を用いたクロック分配方法の概要図を図 3 に示す。
構成要素として、クロックパルス発生器を取り付けた光源と、光源の光を受けて後に接続する回路を駆動するのに十分な出力電圧を得る受光回路がある。
分配方法としてまずパルス発生器で変調した光信号をクロックパルスとして照射する。そして光源から発せられた光信号を受光回路の受光部が受ける。
そこで光信号は電気信号に変換され、そして変換された受光回路の増幅部で後に続く回路の閾値をまたぐ出力電圧に増幅される。これにより光を照射しないときを論理的に 0 、光を照射したときは 1 となり、後に接続する回路にクロックを分配することができることとなる。
ここで次に、このクロック分配法で考えられるクロックスキューについて検討する。クロックスキューとして考えられるのは、光源の真下にある受光回路と一番遠くにある受光回路への光信号の到達時間の差によるものと、受光回路のタイミング特性のずれによるものが考えられる。このときチップ上にある各受光回路を同時に動作させれば、クロックスキューは光信号の到達時間の差のみとなる。この場合のクロックスキューの値を図 4 を用いてクロックスキューを算出する。

lh

4 光信号の到達時間の差についての計算図

図光信号の到達時間の差が最大となるのは、チップの端にある受光回路とチップの中央にある受光回路との差となる。このときの到達時間の差を Tmaxとすると、Tmax =lc−

hc… (1)とあらわされる。チップと光源の距離(h)を 1[cm]とすると 1cm 角チップの場合、Tmax は 7.5[ps]となる。クロック周波数を 1[GHz]とすると、この場合クロックスキューの割合は 0.75%となる。これより光信号を用いることにより大幅にクロックスキューを低減することができると考えられる。また式(1)より l が大きいほど、チップの面積が小さいほど Tmax は小さくなることがわかる。
またこのクロック分配法の他のメリットとしては単相クロックの場合、光源 1 つで回路全体にクロックを分配することができることがあげられる。

2.2 受光回路
受光回路は大きく分けて 2 つの構成要素からなる。まず光源からの光信号を電気信号に変換する受光部、そしてその得られた電気信号を後に接続する回路を駆動するのに十分な出力電圧まで増幅する増幅部である。この節では受光部、求められる受光回路の性能、受光回路の回路構成の順で検討をする。

2.2.1

受光部の検討

光信号を電気信号に変換する基本的な受光素子としてフォトダイオードがあげられる。図 5 にフォトダイオードの断面図と動作原理を示す。
ホール
電子

ドリフト

光励起

光励起
再結合

光励起
光励起

光励起

ドリフト
再結合

n層

空乏層

p層

入射光n層
空乏層p層
図 5 フォトダイオードの概略図と動作原理

フォトダイオードは、逆バイアスされた pn 接合ダイオードの逆方向電流が光照射によって変化することを利用したものである。光は p 層、空乏層、n 層で吸収され、伝導電子とホールが発生する。空乏層で発生したキャリアは電界に引かれて p 層、n 層に向かって流れる。また、n 層で発生したホールは拡散でその領域内を流れて空乏層に入り、そこでドリフトして p 層に流れ込む。一方、p層で発生した電子は同じような経過をたどって n 層に流れ込む。これにより光電流が流れる。このとき光は空乏層で大部分が吸収される。
また吸収層を大きくとるものとして、p 層と n 層の間に i 層( 真性半導体 )を持った p-i-n フォトダイオードがある。特徴としては光吸収層として働く空乏層が大きく、大きな光電流が得られること、空乏層容量が小さく高速動作に適していることである。よって微小電流を増幅し、かつ高速動作を必要とする本研
究では、受光回路の受光部には p-i-n フォトダイオードの方が適切である。p-i-nフォトダイオードの断面図を図 6 に示す。

入射光反射防止膜

陽極

絶縁膜

p層

i層層n層
陰極
図6

p-i-n フォトダイオードの断面図

しかし現在、大規模集積システム設計教育研究センター(VDEC)に協賛しているベンダーの CMOS プロセスでは p-i-n フォトダイオードを作ることができない。よってフォトダイオードに比較的大きな逆バイアスをかけることのより、空乏層を広げて光吸収層を大きくし、空乏層容量を小さくすることで p-i-n フォトダイオードの代わりとなるのではないかと考えられる

2.2.2求められる性能求められる受光回路の性能としては 2.1 節のクロックスキューのところでも述べたが、各受光回路を同時に動作させるということがまずあげられる。受光回路が同時に動作しない原因として同じ大きさのトランジスタを作ろうとした場合でも、製造工程のばらつきで本来必要としている大きさとは異なるトランジスタができてしまうことが考えられる。この大きさのばらつきはトランジスタの面積に比例せずほぼ一定のであるので、この影響は面積の小さいトランジスタをつくろうとすればするほど、影響が大きくなることとなる。だが受光回路の性質上トランジスタの面積は小さくしなければならない。よってこの製造工程のばらつきに対応する受光回路が必要となる。
もう１つの求められる性能としては、光源から得られる微小な電流を後に接続する回路を駆動するのに十分なほどの電圧値まで増幅することができることである。これは光があたっているときを論理的に”1”、あたってないときを”0”とするように増幅することで、後に接続する回路にクロックを分配できるようになる。

回路構成

2.2.3

以前検討していた回路を図 7 に示す。増幅器にはカレントミラーを使用した。
また図 8 はフォトダイオードの等価回路である。

Vdd=5V
光m3
出力端子

I1

m1m2

図7

以前検討した受光回路

I2

図8

フォトダイオードの等価回路

m1 に流れる電流を I1 と m2 と m3 に流れる電流を I2 とする。m1 と m3 のゲート・ソース間電圧が等しいのでW1I1 = K01(VGS−Vth1)2L1…(2）W2I2 = K02(VGS−Vth2)2 … (3)L2となる。ただし K01 と K02 は単位トランスコンダクタンスであり、キャリアの移動度をμ1 とμ2、ゲート酸化膜容量を Cox1 と Cox2 とすると

K01 =
K02 =μ1Cox12μ2Cox22となる。ここで式(2),(3)において
K01 = K02
Vth1 = Vth2が成り立つとすると Ib は
I2 =W2 L1･･Ia1 …(4)L2 W1

よって適切なゲート幅、ゲート長を選ぶことにより、m2 と m3 に光電流より大きな電流を流すことができる。
そこで光が照射されたときと、光が照射されないときの m2 と m3 の電圧降下の差を大きくすることにより、端子 b より大きな出力電圧を得る。
しかし図 4 の回路では生成される光電流が小さいために、光が”on”状態と”off”状態の時に出力端子で得られる電圧値の差が小さくなる。よって CMOS インバータで波形整形、増幅を行うと増幅が急峻になるため、製造工程による素子パラメータのばらつきや光強度分布ばらつきには対応できない。

そこで図 9 に示す受光回路を検討した。

Vdd = 5V

光端子 a1m1m6m4端子 c端子 a2m2端子 a3m3端子 bm5m7m8端子 dm10端子 em12m9m11m13

VBS = 3V

図9出力端子 f

改良した受光回路

図 9 の回路の原理として、まず m1 から m3 までの n 形 MOS トランジスタが、能動負荷として端子 a1 に電圧 Va1 を与える。そして得られた電位を m4 と m5からなるソースフォロアをバッファとしてもちいる。これは VBS を制御することで、素子パラメータや光強度分布のばらつきに対応するためである。その後 n形 MOS トランジスタのインバータを 4 段用いて徐々に増幅する。

初めに m1,m2,m3 から構成される能動負荷について考察する。

Id1
Id2

端子 a1 (Va1)m1

端子 a (Va)

端子 a2 (Va2)m2

端子 a3 (Va3)

Id3

m3

*端子 a1 と端子 a は同一端子である

図 10 能動負荷

各トランジスタのドレイン・ソース電流を Id、ゲート・ソース電圧を VGS、閾
値電圧を Vth、ゲート幅を W、ゲート長を L、単位トランスコンダクタンス係数を K0、各端子電圧を Va1、Va2、Va3、Va とすると Id は、
W1
Id1 = K0a1
(VGS1−Vth1)2
L1…(5)W2(V −Vth2)2
Id2 = K0a2
L2 GS2…(6)W3(VGS3−Vth3)2
Id3 = K0a3
L3…(7)となる。また
Ia = Ib = Ic…(8)VGS1 = Va1 – Va2…(9)VGS2 = Va2 – Va3 …(10)
VGS3 = Va3 …(11)が成り立つ。そして以下のように分けて Va を求める。

(1)

光を照射したとき
このときはIa = Ib = Ic ≠ 0…(12)となるので、式(5)から式(12)より
Ia
W1K0
L1

VGS1 =Ia
W2K0
L2

VGS2 =Ia
W3K0
L3

VGS3 =…(13)…(14)…(15)となる。またここで単位トランスコンダクタンスは全て等しいものとした。
式(13)から式(15)より Va は
Va = VGS1 + VGS2 + VGS3=Ia
･ K0

(16)となる。

1W1L1+1W2L2+1W3 
L3 + Vth1 + Vth2 + Vth3…

(2)光を照射しないとき

このときはIa = Ib = Ic = 0…(17)となるので式(5)から式(11)、そして式(17)より
VBS1 = Vth1…(18)
VBS2 = Vth2 …(19)
VBS3 = Vth3 …(20)となる。よって Va は
Va = VGS1 + VGS2 + VGS3 = Vth1 + Vth1 + Vth1…(21)となる。
よって式(17)と式(21)より端子 a での振幅の幅ΔVa は

ΔVa =Ia･K0


1W1L1+1W2L2となるので、m1,m2,m3 のトランジスタのきな振幅が得られることがわかる。

+1W3L3…(22)Wを小さく設定することで、より大L

次に m4 と m5 からなるソースフォロアについて考察する。

Vdd = 5V

端子 a (Va)m4

Id4
端子 b (Vb)

Id5m5

VBS = 3V

図 11 ソースフォロワ

m3、m4 でのドレイン電流 Id はW4
Id4 = K04
(V −Vb−Vth4)2
L4 aW5Id5 = K05
(V −Vth5)2
L5 BS…(23)…(24)となる。ここで
K04 = K05 = K0
Vth4 =

Vth6 = Vthとすると、この 2 つのトランジスタに流れる電流は等しいので

W4K0(V -V -V )2
L4 a b th⇔

W5= K0(V -V )2
L5 BS thW4･(Va-Vb-Vth) =L4W5･(VBS-Vth) …(25)
L5となる。式(3-3)より Vb はW5L5Vb = Va − Vth −= Va +

W4L4･(VBS − Vth)W5L5
− 1 ･Vth −W4
L4

W5L5W4L4･VBS…(26)となる。ソースフォロワの入出力特性を図 9 に示す。

3 W4/L4=8/1.2
W5/L5=1.8/8出力電圧)V( 2100
入力電圧(V)5

図 12 ソースフォロワの入出力特性

最後に n 形 MOS トランジスタのインバータを用いた増幅器について考察する。

Vdd = 5V
Id6m6
端子 c (Vc)
端子 b(Vb)m7

図 13Id7n 形 MOS トランジスタのインバータ

m6、m7 が飽和領域で動作しているものとする。そのとき各トランジスタにながれる電流 Id はW6
Id6 = K06
(V −Vc−Vth6)2L6 dd
W7
Id7 = K07
(V −Vth6)2
L7 bV…(27)

…(28)

V

となり c と d が等しければ、また Id6 と Id7 には
Id6 = Id7が成り立つので、
W6K06(Vdd−Vc−Vth6)2L6⇔

W7= K07(Vb−Vth6)2
L7W6･(Vdd−Vc−Vth6) =L6

W7･(Vb−Vth6) …(29)L7よって式(29)より Vc はW7
L7Vc = Vdd − Vth −

W6
L6

W7L7



= Vdd +･(Vb − Vth)
− 1 ･Vth −W6
L6

W7L7W6L6･Vb…(30)傾き切片

W6W7を大きく、を小さくすれば増幅が急峻になり、逆なL7L6となる。式(31)よりらば増幅が緩やかになることがわかる。下に n 形 MOS トランジスタのインバータの入出力特性を示す。

4出力電圧)V(W6/L6=3/5.3
W7/L7=6/2

32
100
入力電圧

図 14(V)5n 形 MOS トランジスタのインバータの入出力特性

2.3 光源

光源に求められる性能として、クロック周波数に対応できることがあげられる。発光素子には発光ダイオードと半導体レーザなどがあるが、光信号をクロックとして用いることを考えると、応答速度が数 MHz から GHz オーダーと速い半導体レーザを用いるのが適当と考えられる。図 15 にダブルへテロ接合レーザの概要図を示す。
レーザ光基板n 形クラッド層

p 形クラッド層
ホール電子a)断面層構造

(−)

(+)
活性層P
光とじ込め効果b)光強度分布

図 15 ダブルへテロ接合レーザの概要図とその光強度分布

レーザ発振の原理として、励起を増やしていくと誘導放出の割合が増す。すなわち、光の増幅利得が増幅する。増幅媒体は、ダブルへテロ接合の狭いバンド・ギャップ層である。広いバンド・ギャップ層をもつ n 形および p 形クラック層から、それぞれ電子およびホールが注入され、活性層内に閉じ込められる。
よってわずかな電流で高い注入キャリア密度、すなわち高い利得が得られる。
光源のもうひとつの求められる性能として、チップ上の決められた位置にある受光回路に、適切な光電流を供給することがあげられる。しかし光源から照射された光は、ある広がり角をもって照射される。ここで、光源とチップの距離を L、光源の幅を D、光の波長をλとするとL＞＞

D2λが成り立つときフラウンホーファ回折が適用できる。いま光源の電界分布をg(x0,y0)をA (定数)…

|x0|ǥ

a2,￨y0￨ǥb2

g(x0,y0) =0…

上記以外とすると、フラウンホーファ回折の振幅分布を E(x1,y1)は

πax1
πby1
 sin
sin
22x1 +y1  λL  λL E(x1,y1) = AabK0･exp−jK ･･2L 
πax1
πby1

λL
λL…(31)となる。このとき光強度分布 I は I = |E|2 となるので式(31)より

πax1πby1
 ･sinc2
 λL  λL 

I = a2b2A2K02･sinc2…(32)

これより広がり角はΔθx =λLa,Δθy =λLb…(33)となる。

式(33)より求められた広がり角を低減するための方法として、光源にレンズを取り付けるという方法があげられる。レンズを取り付けることにより広がり角を抑え、チップ上の決められた位置にある受光部近傍だけに光を照射し、適切な光電流を供給できると考えられる。

第3章

受光回路のシミュレーション結果

今回検討した受光回路について HSPICE を用いてシミュレーションを行った。
また製造工程での影響による素子パラメータのばらつきや、光源の光強度分布のばらつきによる影響を考慮したときのシミュレーションも行った。

3.1

シミュレーション結果＊パラメータは

Vdd = 5V
ip

W / L として図中に示す

Cm4

m18.0/1.2

1.8/2.0m2
m3
1.8/1.3

1.8/1.3

m8

m63.0/5.3

2.0/3.0

m7

m96.0/2.0 6.0/1.0

m5 VBS = 3Vm10

m12 出力端子m115.0/2.5

3.0/6.0 3.0/5.0
9.0/3.0m131.8/8.0

図

16 受光回路の等価回路

今回検討した受光回路の等価回路を図 16 に示す。フォトダイオードの光電流の電流値を 0.5[μA]、周波数を 50[MHz]、空乏層容量を 1.57[fF]とした。また

各トランジスタのゲート幅、ゲート長を図 12 中に示す。
上記の条件でシミュレーションした結果を図 17 に示す。

]A
[ 0.5入力光電流 μ周期= 20[ns]04

出力電圧]V[ 321波形整形後の出力電圧]V[50時間[ns]図17 受光回路の過渡応答特性

図 16 におけるトランジスタのパラメータの設定法について述べる。受光回路には高速動作が求められるため、ゲート幅やゲート長をできるだけ小さくしなければならない。しかし後述するように製造工程でのばらつきに対応するにはある程度これらを大きくしなければならない。よってこれらのことをもとにゲート幅、ゲート長の最小の値より順にシミュレーションすることにより最適の値を設定した。
シミュレーションの結果から図 16 の出力端子から 1.9[V]の振幅を得ることがでいていることがわかる。またこの得られた出力電圧を矩形整形するためにCMOS インバータを用いて波形整形をおこなったものが図 17(下)の特性となる。
この図と入力光電流の特性図をくらべると、入力光電流に比べてトランジスタのスイッチング時間がある分多少遅延が発生しているが、光信号の ”on” 状態、”off”状態に対応した出力電圧を得られていることがわかる。本研究では受光回路によって生じるクロックシュキューを検討しているので、光入力電流より送れていても全ての回路が同時に動作すればよい。よって、光を照射したときを論理的に”1”、照射しないときを”0”とすることにより後に接続する回路にクロックを分配できることがわかる。

3.2

製造工程でのばらつきの影響

集積回路上で素子を実現するプロセスの加工精度の限界が、素子の特性を偏差させる要因となっている。これは MOS トランジスタのゲート幅、ゲート長などの誤差の主な原因となっている。このような誤差は、加工精度の限界に起因するため、ゲート長やゲート幅には依存しない。誤差の値はばらつくものの、ある一定の範囲にあると考えられるので、ゲート幅やゲート長を大きくすることにより相対的な誤差を減らすことができる。しかし MOS トランジスタのサイズが大きくなるとトランジスタの容量が大きくなってしまうので、微小な信号で充放電を行うには時間がかかってしまう。よって受光回路は製造工程でのばらつきの影響がなく、かつサイズを小さくしなければならない。
そこで今回、受光回路に外部端子を備えたソースフォロアを用いた。素子パラメータのずれを、外部端子を適切な値に設定することで低減する。
図 18 にゲート幅、ゲート長を 0.01[um]ずらしたときの特性を示す。また図18 の a)は波形整形後の出力電圧の立ち上がり特性、b)は立下り特性である。

ずれなし+0.01[um]時間]V[

波形整形後の出力電圧

波形整形後の出力電圧]V[130[ps]時間a) 立ち上がり特性b) 立下り特性
図 18 製造工程でのばらつきにおける出力電圧のタイミング特性
図 18 よりタイミング特性のずれは 130[ps]であることがわかる。今回光電流の周波数を 50[MHz]としたので、ずれの割合は 0.65%である。よって今回設計した受光回路は製造工程でのばらつきの影響に対応できるものであった。

3.3

光強度分布のばらつきの影響2 章でも述べたように、光源からの光は広がり角をもっていて、光強度分布がばらつくことが考えられる。図 19 に光強度分布のばらつきの影響による出力電圧のタイミング特性を示す。光電流を 0.41[μA]としたときのソースフォロワの外部端子 VBS を 2.65[V]、光電流を 0.4[μA]としたときの VBS を 2.61[V]と設定した。また図 19 の a)は波形整形後の出力電圧の立ち上がり特性、b)は立下り特性である。

5]V5[ 140 [ps]0.5[μA]
0.41[μA]
0.4[μA]
0110 [ps]波形整形後の出力電圧

波形整形後の出力電圧]V[0時間[ns]a) 立ち上がり特性
図時間[ns]b) 立ち下がり特性

19 光強度分布のばらつきにおける出力電圧のタイミング特性

図 19 より光強度分布の影響によるタイミング特性のずれを 100[ps]程度とする場合、光強度分布のずれがもたらす光電流の値を 0.41[μA]以上とすることが必要である。光強度分布はガウス分布になることが知られている。よって光電流が 0.41[μA]以上となる光強度を用いることが必要である。

第4章

まとめ

本研究では、光信号を用いた同期式回路のクロック分配法と、その低クロックスキュー受光回路について検討した。また受光回路については HSPICE を用いてシミュレーションを行った。これらの結果から、今回検討した受光回路は光信号の”オン”状態、”オフ”状態に対応した電圧値が得られることがわかった。
また製造工程でのばらつきによる影響による素子パラメータのずれを 0.01[um]と仮定したとき、今回検討した受光回路はこれに対応するものであった。光強度分布のばらつきに対応するには、光電流のばらつきを 0.41[μA]以上にすることが求められることがわかった。
2 章の仮定でも用いた、1cm 角チップから 1cm の高さにある光源により光信号をクロックパルスとして照射したとすると、クロックスキューは 100[ps]程度となる。よって光信号を用いたクロック分配法を用いることにより、クロックスキューを大幅に低減できると考えられる。

謝辞

本研究を行うにあたり、指導教官としてご指導いただきました故 鈴木 正國
教授、北川 章夫 助教授、秋田 純一 助手、深山正幸助手に深く感謝いたします。私生活面、研究室行事などでお世話になった柿本芳雄技官に深く感謝いたします。
共同研究者として研究、及び学生生活においてご指導、ご協力いただいた、博士過程前期 1 回生の藤田隼人さんに深く感謝いたします。また研究、及び学生生活においてご指導、ご協力いただいた、博士過程前期 2 回生の小川明宏さん、高瀬信二さん、中橋憲彦さん、早川史人さん、博士過程前期 1 回生の今井豊さん、数馬晋吾さん、藤田隼人さん、水野浩樹さん、渡辺 晃さんに深く感謝いたします。そして、研究室生活をよりよく、有意義なものにしていただいた、笠井稔彦くん、佐々木勝光くん、大門慎治くん、高松直樹くん、辻川隆俊
くん、遠山治くん、蓮達弘くん、水木誠くんに深く感謝いたします。
最後に昨年 12 月 24 日に逝去された故 鈴木 正國 教授には研究面や私生活面で、ご指導、ご協力いただきました。ここで深く感謝するとともに、ご冥福をお祈りします。
どうもありがとうございました。

参考文献
(1)

高木茂孝

(2)

電子情報通信学会

(3)

岸野正剛

MOS アナログ電子回路著

著

編

半導体デバイス
半導体デバイスの基礎