チップスケール原子時計（CSAC）を応用した映像と振動の自律型時刻同期計測システム
An Autonomous Time Synchronized Sensing System for Video and Vibration
Using a Chip Scale Atomic Clock (CSAC)○倉田 成人*1
Narito Kurata＊1*1 筑波技術大学産業技術学部教授

博士(工学)

Professor, Faculty of Industrial Technology, Tsukuba University of Technology, Ph.D.
キーワード：チップスケール原子時計; デジタルセンサ; 時刻同期; 構造ヘルスモニタリング; 地震観測
Keywords: chip scale atomic clock; camera; time synchronization; structural health monitoring; earthquake observation.

1. はじめにアナログ信号にノイズが混入するリスクは残る。そこで、橋梁、高速道路などの社会インフラや高層ビルなどのセンサ装置に搭載する加速度センサをデジタル型として、建築物の経年劣化が進み、これらの維持管理のための点ノイズに対するリスクを解消した。さらに、本論文では、検の自動化は重要な社会課題である。また、日本は地震センサ装置にカメラセンサを接続可能とし、異種デジタ等の災害が多いため、災害直後の構造物の損傷検知や被ルセンサプラットフォームの開発を行った。本研究では、災状況の把握が求められる。こうした異常検知の自動化

デジタルセンシングプラットフォームと、CSAC によりには、センサ群によるデータ収集と分析が有効であるが、センサデータに超高精度な時刻情報を付与するメカニズ

複数のセンサで計測したデータ群を分析し、構造物の構ムとシステム構成について詳細を示す。さらに、カメラ

造安全性評価を行うためには、センサ間の時刻同期を確センサの時刻同期性能を確認するために行った実験結果保しなければならない。筆者らは、無線センサネットワについて報告する。

ーク技術を応用して、地震観測と構造モニタリング用のセンサを開発し、超高層ビルで性能を実証した 1)。この2. デジタルセンシングプラットフォームと回路構成システムでは、センサ間で無線パケットを送受信するこ

一般的なセンサ装置は、CPU、センサ、メモリ、ネッとで時刻同期を実現した 1)。しかし、無線センサネット

トワーク・インタフェース等から構成され、CPU には水ワーク技術では、複数のビルや、橋梁などの長大構造物、晶発振器が使われている。こうしたセンサ装置に CSAC広域な都市空間を対象とすることは不可能である。一方、を搭載して、CPU の時刻情報を補正し、計測を行おうといろいろな場所に設置したセンサが、自律的に正確な時

すると、CSAC の計時精度が高すぎるために遅延が生じ刻情報を保持できれば、この問題を解決することができてしまう。そこで、CSAC による時刻情報を、直接、セる。GPS 信号を使う方法は屋外では有効であるが、ビルンサの計測データにハードウェア的に付与するため、専の中や地下、橋梁の下部、トンネルなどでは利用できな用 の 集 積 回 路 で あ る Field-Programmable Gate Arrayい。そこで、超高精度な時計であるチップスケール原子（FPGA）を装備するメカニズムを考案した。これにより時計（CSAC）を利用して、自律的に正確な時刻情報をセンサ装置の CPU は過度の負荷を受けず、FPGA により保持するセンサ装置を開発した 2)。また、開発したセン

時刻情報を付与された計測データをメモリに保存し、ネサ装置を地震観測に応用するため、地震の発生を検知し、ットワーク経由でデータを収集することが可能となる。

地震のイベントのデータを保存するロジックを実装し、また、FPGA はプログラマブルであるため、CSAC の時振動台実験でその機能を確認した 3)。さらに開発したセ

刻情報を扱うだけでなく、計測データを利用した異常検ンサ装置を実建物や実橋梁に設置して、地震観測と構造知等のロジックを組み込むことができる。本論文では、健全性評価に応用した 4)。しかしながら、開発したセンデジタル型加速度センサとカメラセンサの出力に、サ装置に搭載したのはアナログ型 MEMS 加速度センサ

CSAC による正確なタイムスタンプを付与するメカニズであり、微小振動まで精度よく計測することは難しく、ムを開発した。

日本建築学会情報システム技術委員会
第 44 回情報･システム･利用･技術シンポジウム論文集， 511-514 ， 2021 年 12 月，京都
Proceedings of the 44th Symposium on Computer Technology of Information ，Systems and Applications ， AIJ ， 511-514 ， Dec. ， 2021 ， Kyoto－ 511 －

2.1 システム構成を入力することで、マスターとスレーブが同期する。ま

本研究で開発したセンサ装置は、図 1 に示すように、た、CSAC の同期周期の設定や位相値のリセットを行う

GPS 時刻（GPST）と CSAC を同期させ、安定したリフ命令や信号選択命令は、信号処理ボードからコネクタをァレンス信号を供給する発振器ボード、デジタル型加速通じて実行される。このボードから出力される 10MHz度センサ及び外部アナログセンサ入力インターフェースと 1pps が、本システムのクロックソースとなる。

を搭載したセンサボード、CPU 及び FPGA を搭載した信号処理ボード、画像を撮影するカメラで構成されている。

GPSAntenna

発振器ボードから、高精度な 10MHz のリファレンス・Connector

クロックと 1 PPS（Pulse Per Second）信号が供給され、GPSLEA-M8T

タイムスタンプやデータ取得のトリガ信号が FPGA で生Timepulse成される。センサボードには、デジタル加速度センサとStatus
modeNMEA
SynchronizedsignalSignalselection

外部アナログセンサ入力インターフェースが搭載されてSignalprocessingboard

CSACいる。外部アナログセンサ入力インターフェースには、

1 PPS,10 MHz

任意のアナログ型センサを接続することが可能である。

Selection

Connecter

デジタル型加速度センサは、トリガ信号に応じたデータを UART（Universal Asynchronous Receiver/Transmitter）にSignal processing board

External 1PPS inputて出力する。外部アナログセンサ入力インターフェース

図 2 発振器ボードの構成に接続されたセンサのデータは、トリガ信号に応じてA/D コンバータにより変換され、16bit のシリアル値で出2.3 センサボード力される。カメラセンサはトリガ信号に応じてシャッタセンサボードの構成を図 3 に示す。センサボードには、ーを切ることができ、RGB 値で出力される。取得したデデジタル型加速度センサと外部アナログセンサ入力インータは、接続されているストレージ(SSD)に保存される。

ターフェースが搭載されている。デジタル型加速度セン

センサ装置の操作は、有線 LAN、Wi-Fi、または USB 経サのデータは、トリガのタイミングでサンプリングする

由で行われる。

ことができる。外部アナログセンサ入力インターフェー

Signal processing board

Oscillator board

スは、デジタル型加速度センサとの比較用に、アナログ型加速度センサを接続することを想定し、3 チャンネル

CPUSSD用意されている。計測の目的に応じて、アナログ型加速

10MHz
1 PPS
CSAC

GPSとができる。また、外部アナログセンサインターフェー

FPGA

LAN/Wi-Fi

度センサ以外に、任意のアナログ型センサを接続するこスから入力された信号は、A/D コンバータにより変換さSensor board
CameraDigitalAccelerometer

Camera data

Sensor data

External analog
sensor inputinterface

れ、16bit のシリアル値で出力されるが、信号を 2 系統に分岐し、そのうちの１系統を 64 倍に増幅することで、16bit の分解能を持つ A/D コンバータでも 22bit 相当の分解能を得られるようになっている。デジタル型加速度センサのデータは UART で、外部アナログセンサ入力イン

図 1 システム構成

ターフェースに接続したセンサのデータは SPI（SerialPeripheral Interface）で、信号処理ボードへ出力される。

2.2 発振器ボード
発振器ボードの構成を図 2 に示す。発振器ボードは、
GPS モジュールから出力される 1 PPS または外部から入Acceleration value

力した 1 PPS と、CSAC を同期させる機能をもつ。複数台のセンサ装置間で時刻同期を行う場合は、すべてのセSettings, Trigger

External
signalーブ”とする。センサ装置がマスターの場合は、GPS 信号を受信し、GPS モジュールから得られる 1 PPS を CSAC

coraseAMP

ンサ装置を”マスター”とするか、あるいは１台のセンサ装置を”マスター”として、他のセンサ装置を”スレConnector

Digital
AccelerometerExternal
signalfinecorase
A/DAMP

External
signalA/D

corase, finedigital value

corase, finedigital value

Connector

Signalprocessing
board

Triggerfinecorasecorase, finedigital value

A/D
AMP

Connector

Trigger

fineConnector
Triggerへ入力することで、GPS と CSAC が同期する。センサ装置がスレーブの場合は、マスターから出力される 1 PPS

報告 H91

図 3 センサボードの構成－ 512 －

2.4 信号処理ボード

移に合わせて画像が取得できれば、トリガに同期した画信号処理ボードの構成を図 4 に示す。信号処理ボード

像を取得していると考えられる。LED 制御用 FPGA は、には、表１に示す FPGA が搭載されている。表１に示さ

トリガ信号のクロックのタイミングで、LED の点灯を制れているように、CPU の OS として ubuntu が搭載され、御するように構成されている。図 6 に示すように、5×5

FPGA は Cyclone V が搭載されており、1 GB の SDRAMのマトリクス LED で、トリガ信号の立ち上がりに合わせが使用可能である。USB OTG（USB On-The-Go）が搭載て左上から右下に向かって１つずつ、点灯が切り替わっされており、拡張機器である SSD や Wi-Fi アンテナなどていく。図 7 に示すように、カメラセンサを固定してマを接続することができる。また、samba 機能により LAN

トリクス LED を撮影する。図 8 は、カメラセンサでの撮経由で内蔵データを取得、閲覧することができ、SSH影の結果を示している。左上から右下にかけて時間が経（Secure Shell）により設定や測定の開始などの操作を行過している。画像中の LED はひとつずつ遷移しているたうことができる。また、USBSlave 機能を有しているため、め、LED 制御用 FPGA に入力されている信号に応じて、LAN が使用できない場合でも、USB 経由で操作を行うこ画像が取得できている。図 8 に示す通り、50 Hz のトリとができる。CPU は主に、上記の機能の他に、時刻の設ガ（20ms ごとのトリガ）に同期して、連続して画像を取定や取得したデータのソート、フォーマット変換、及び得することができていることが確認された。

ファイリングを行う。FPGA は発振器から得たクロック
表 1 カメラセンサの仕様をもとに、内部の RTC（real-time clock）の調整やトリガ信号の生成を行う。また、各種センサやカメラのデータModel取得ブロックを構成している。

Power Supply

OmniVision OV5642
core: 1.5VDC ± 5%, analog:
2.6-3.0 V, I/O: 1.7-3.0 V
operating: -30 ℃ to +70 ℃
stable image: 0 ℃ to +50 ℃
YUV(422/420)/YCbCr422,
RGB565/555/444,
CCIR656,
8-bit
compression
data,
8/10-bit raw RGB data
6-27 MHz

Temperature Range
SSD

USB-HUB

Host PC

Wi-Fi

Output Formats (8-bit)
Input Clock Frequency

LAN

USBOTG

Connector

USBSlave

Connector

SoC FPGAData
CPUSensor board(Digital accelerometer)

Connector

Maximum Image Transfer
Rate

FPGA

Acceleration data
UART1

Shutter
External
analogsensor

NMEA

UART2

Matrix LED

RGB
10MHz ,1PPS

rolling shutter
5 megapixel (2592x1944): 15 fps
1080p (1920x1080): 30 fps
720p (1280x720):60fps
VGA (640x480): 60 fps
QVGA (320x240): 120 fps

Connector

Control

LED control
FPGA

CLK

Oscillator board

CameraTrigger 50 Hz

図 4 信号処理ボードの構成

Shooting

2.5 カメラセンサ
カメラセンサの仕様を表 1 に示す。カメラセンサとしTrigger 50 Hz

Cameraて、CMOS カメラモジュールである OmniVision OV5642

Image data

SensorDeviceを採用した。小型かつ低消費電力であり，デジタルデータ（YUV422）出力対応であること，低照度環境にも優れていること、外部トリガを入力することでトリガのタ

図 5 カメラデータ実験システム構成

イミングで画像を取得することができる。
3. カメラセンサの時刻同期性能確認実験
カメラセンサの時刻同期機能に関する性能確認実験を行った。実験システム構成を図 5 に示す。信号処理ボードで生成されるトリガ信号を、カメラセンサと LED コントロールの FPGA に同時に送信する。カメラセンサのシャッターと LED の点灯が同期するため、LED 点灯の遷報告 H91

図 6 マトリクス LED

図 7 撮影の様子－ 513 －

図 8 実験結果の連続撮影画像
4. まとめ
本論文では、チップスケール原子時計（CSAC）を応［参考文献］用して、自律的に高精度な時刻情報を保持するデジタルセンシングプラットフォームに関する研究について報告した。まず、デジタル型センサを基本とするシステムとCSAC による自律型時刻同期について述べ、CSAC によりセンサデータに超高精度な時刻情報を付与するメカニズムとセンサ装置の開発について詳細を示した。カメラ
センサによる出力に、内蔵デジタル型加速度センサの出力と同じタイムスタンプを付与する機能を追加した。さらに、カメラセンサの時刻同期性能を確認するために行った実験結果について報告した。今後は、開発したデジタルセンシングプラットフォームを実構造物に適用し、正確な時刻情報を保持した加速度及び映像データを取得する予定である。
謝辞
本研究は JSPS 科研費 19K04963 の助成を受けた。

報告 H91

1） N. Kurata, M. Suzuki, S. Saruwatari, and H. Morikawa,“Application of Ubiquitous Structural Monitoring System byWireless Sensor Networks to Actual High-rise Building,” Proc.
the 5th World Conference on Structural Control and Monitoring(5WCSCM), Paper No. 013, pp. 1-9, 2010.
2） N. Kurata, “An Autonomous Time Synchronization Sensor
Device Using a Chip Scale Atomic Clock for Earthquake
Observation and Structural Health Monitoring”, The EighthInternational Conference on Sensor Device Technologies andApplications (SENSORDEVICES 2017), pp.31-36, 2017.
3） N. Kurata, “Improvement and Application of Sensor Device
Capable of Autonomously Keeping Accurate Time Informationfor Buildings and Civil Infrastructures,” The Ninth
International Conference on Sensor Device Technologies andApplications (SENSORDEVICES 2018), pp. 114-120, 2018.
4） N. Kurata, “A Sensing System with High Accurate Time
Synchronization for Earthquake Observation and Structural
Health Monitoring of Structures,” The 17th World Conferenceon Earthquake Engineering (17WCEE), Paper No. 9a-0008, pp.
1-9, 2021.

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