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SiC MOSFET

ゲート駆動回路の基礎とデザインガイドライン
SiC MOSFET は、ゲート-ソース間に一定の電圧を印加することで導通状態を制御できるため、スイッチングデバイスとして各種スイッチング電源に使われています。スイッチングデバイスとして重要なことは、導通損失の低減に加えスイッチング損失の低減や EMC ノイズの極小化などがあり、ゲート-ソース間電圧の印加方法を工夫することで実現しています。SiC MOSFET の特性を十分に引き出す使い方を検討するためには、まずはゲー
ト-ソース間に電圧を印加した時に起こる基本的な動作（状態遷移）を理解しておく必要があります。そこで、本アプリケーションノートではゲートソース間に電圧を印加した時、SiC MOSFET で起こる状態遷移をまとめ、性能を十分に引き出すためのゲート駆動回路設計ガイドラインとして、設計の一助になることを目的としています。

目次
1. SiC MOSFET について ................................................................................................................................ 2
近年のスイッチングデバイスに関するニーズとパワーデバイスの適用範囲から、SiC MOSFET の重要性について説明します。
また、SiC MOSFET の構造や容量特性について言及し、ゲートの入力容量に充電する動作を説明します。
2. ゲート駆動に関連するトラブル ......................................................................................................................... 4
SiC MOSFET のスイッチング時に発生する損失やドレイン-ソース間電圧サージ、セルフターンオンなどに関して説明します。
3.ゲートドライバの役割 ..................................................................................................................................... 8駆動電圧の生成や、絶縁保護機能など、ゲートドライバの持つ能力を説明します。
4.ゲート駆動回路のデザインガイドライン ................................................................................................................. 9
SiC MOSFET の特性を生かすためのゲートドライバ IC の選定方針や、消費電力の計算方法を紹介します。
5.ゲート駆動回路の設計例 .............................................................................................................................. 14
ROHM のデバイスを用いて、具体的にゲート駆動回路の設計例を説明します。
6.まとめ ..................................................................................................................................................... 17© 2023 ROHM Co., Ltd.

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1. SiC MOSFET について
1.1 SiC MOSFET の重要性
近年、自動車をはじめ身の回りの様々なモノの電動化が急速に進んでおり、より高効率な電力の制御が技術的な課題となっています。
電力制御は一般的に電流をターンオン／ターンオフすることで電源から負荷への電力供給量を調節したり、直流を交流に変換したりするなど、電力の形態を変化させる事です。このターンオン／ターンオフを担うスイッチングデバイスとしてパワーデバイスが用いられています。Figure 1 はスイッチング周波数と負荷容量の適用範囲を示しています。
近年では、省エネ化や機器の小型化へのニーズが高まっています。ス
イッチング周波数を高周波化することで受動部品であるインダクタやキFigure 2-(a). プレーナ型構造
・プレーナ構造ャパシタを小型化できます。高周波化すると、その分スイッチング損失は増えます。高周波化と省エネを両立させるには、スイッチング特性の良い SiC MOSFET が最も適用範囲が広く、重要性が増しています。

Figure 2-(b). トレンチ型構造

Figure 2-(a)に示すとおり、ゲートがウエハの表面に形成されます。
そのため、チャネルが横向きに形成されるため、一つのセルサイズが大きくなってしまいます。
・トレンチ構造
Figure 2-(b)に示すとおり、トレンチ構造はウエハの表面からドレイン方向に溝を掘り、ゲート電極を埋め込んでいます。この構造ではチャネルが垂直に形成されているため、セルの微細化が可能となっています。
そのため、セルをプレーナ構造より多く並べることができ、オン抵抗を低減することができます。
1.3 寄生容量特性
SiC MOSFET にはソース電極、ゲート電極、ドレイン電極があり、これらの電極の組み合わせで、寄生の静電容量が発生します。ソース

Figure 1. パワーデバイスの適用範囲

電極とゲート電極間の容量を CGS、ドレイン電極とゲート電極間の容量を CGD、ソース電極とドレイン電極間の容量を CDS とします。CGD は

1.2 SiC MOSFET の基本的構造

ゲート酸化膜を誘電体として形成される静電容量によって決まり、CGS

SiC MOSFET は Figure 2 の構造となっています。ドレイン-ソース

はゲート-ソース間で形成される静電容量 CO と P チャネルおよび N チ

間にドレインを正極性とした電圧(VDS)を印加、さらにゲート-ソース間

ャネルと酸化膜を誘電体として形成される CP、CN＋の合計で決まりまにゲートを正極性とした電圧(VGS)を印加することで P 型半導体領域す(CGS=CO+CP+CN+)。また、CDS はドレイン-ソース間の接合容量に電子が引き寄せられ、n 型のチャネル(反転層)が形成されます。このです。(Figure 3)

チャネルを通り、ドレインからソースへ電流が流れます。この仕組みにより、MOSFET は電圧によるスイッチング制御、n 型チャネルによる高速性、縦型構造による高耐圧を実現しています。
SiC MOSFET はゲート構造やドリフト層の構造によってプレーナ構造(Figure 2-(a))とトレンチ構造(Figure 2-(b))に大別されます。

Figure 3. 寄生容量等価回路© 2023 ROHM Co., Ltd.

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単一セル構造でゲート酸化膜が縦方向に深いトレンチ構造の方が、(Ⅲ). 帰還容量 : Crss = CGD

基 本 的 に 寄 生 容 量 が 大 き い 傾 向 で す 。 但 し 、 ROHM の SiC

Crss は、スイッチング速度に影響します。Crss が大きい場合は、ドレイン

MOSFET は、プロセス技術の進化によりトレンチ構造のオン抵抗を低-ソース電圧のターンオン、ターンオフ時間が長くなります。

減できる特徴を活かし、チップサイズが小さくなることでチップ全体の寄

また、Coss, Crss はドレイン-ソース間電圧 VDS に対して依存性を持っ生容量を低減しています。

ています。Figure 5 に示すとおり VDS を大きくしていくと、容量値は小Figure 4 は ROHM 第 2 世代プレーナ構造 SiC MOSFET と第さくなる傾向にあります。

4 世代トレンチ構造 SiC MOSFET のゲート容量比較です。第 4 世
代ではトレンチ構造でありながらもセルの微細化によりプレーナ構造よりも小さい寄生容量を実現しております。

Figure 5. ROHM SiC MOSFET 寄生容量特性例

Figure 4-(a). CGD 比較(ROHM プレーナ vs トレンチ)
測定条件:VGS=0V,VDS=800V,Tj=25℃

1.4 ゲート充電特性
Figure 6 にゲート充電特性の例を示します。SiC MOSFET のゲート充電特性は、駆動電流や駆動損失を決定するパラメータです。
大きく 3 つの期間に分けられます。

Figure 4-(b). CGS 比較(ROHM プレーナ vs トレンチ)
測定条件:VGS=0V,VDS=800V,Tj=25℃
これらの寄生容量は一般的に MOSFET のデータシートに(Ⅰ)/入力容量(Ciss), (Ⅱ)/出力容量(Coss), (Ⅲ)/帰還容量(Crss)の 3 つのパラメータで示されています。これらは、スイッチング特性に影響を与える重要なパラメータです。
(Ⅰ). 入力容量 : Ciss = CGD+CGS
MOSFET をターンオン／ターンオフするためには、Ciss を充電／放電する必要があり、遅延時間に影響します。Ciss を充電するために必要な電荷量が Qg です。
(Ⅱ). 出力容量 : Coss = CDS + CGD
Coss はターンオフ特性に影響します。Coss が大きい場合は、ターンオフ
時に Coss を充電するために要する時間が長くなるため、ターンオフ時間

Figure 6. ゲート充電特性とドレイン-ソース電圧・電流が長くなります。
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Period.１

数(fSW)の積がデバイスの電力損失 PLOSS になります。

ゲート電圧が上昇し、ミラー電圧に到達するまでの期間です。ゲート
ソース間容量 CGS へ充電されてゲート電圧が上昇します。VGS(th)を𝑃LOSS = (𝐸on + 𝐸off + 𝐸COND ) × 𝑓SW ⋯ (1)

超えてからドレイン-ソース間に電流が流れ始めます。また、ドレイン電流の増加後、ドレイン-ソース電圧(VDS)が下がります。
Period.２
VDS が変化し、ゲート-ドレイン容量 CGD が放電されます。この期間はミラー期間と呼ばれ、ゲート-ソース電圧は上昇しません。また、この時のゲート電圧はプラトー電圧と呼ばれます。
Period.３
CGD の電圧が CGS の電圧と同じになるとスイッチング動作は完了し、
ドレイン-ソース間電圧が変化しなくなり、再び CGS と CGD への充電が始まりゲート電圧が上昇を始めます。
ドレイン-ソース電圧の変化を速くするには、CGD の小さいデバイスを選ぶか、ミラー期間を短くするため、CGD へ放電する電流を大きくします。

Figure 8. デバイスの損失波形

2.ゲート駆動に関連するトラブル

電力損失を削減するためには、スイッチング周波数を低くすることも方法のひとつですが、スイッチング周波数を高くするメリットを選択していゲート駆動回路を設計する上で、同期整流方式 BOOST 回路

る場合、ゲート駆動回路で対策します。Figure 9 はゲート抵抗の大(Figure 7) を用いて、SiC MOSFET をスイッチングする際に発生すきさとターンオン損失(Eon)、ターンオフ損失(Eoff)の関係を示したグラフ

るトラブル事例を説明します。

で、Figure 10 はゲート抵抗(RG_EXT)とスイッチング速度(dV/dt)の関係を示したグラフです。Figure 9 から、RG_EXT を小さくするとターン
オン、ターンオフともに損失が低下することが分かります。これは Figure
10 に示すように RG_EXT を下げて、スイッチング速度(dV/dt)を速くすることにより VDS の変化時間を短くしたことが要因です。

Figure 9. RG_EXT vs. ESW
Figure 7. 同期整流方式 BOOST 回路
2.1 デバイスの発熱／電力損失が大きい
インダクタ負荷を駆動するデバイスに発生する電力損失(PLOSS)は、
Figure 8 のようにスイッチングのターンオン／ターンオフ時に、電圧・電流の重なりによって発生するスイッチング損失(Eon／Eoff)とターンオン
時に流れる電流とデバイスのオン抵抗で決まる導通損失(ECOND)があります。スイッチング毎に発生するため、式(1)のようにスイッチング周波© 2023 ROHM Co., Ltd.

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Figure 10. RG_EXT vs. dV/dt
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2.2 ドレイン-ソース電圧(VDS)のサージ電圧が大きい
Low Side の MOSFET をターンオフする時に出力電圧(VOUT)までドレイン-ソース電圧 VDS が上昇しますが、電流経路のインダクタンス
成分が原因で、サージ電圧が発生します。
VDS サージ電圧を低減する方法として、ドレイン-ソース間にスナバ回路を設ける方法もありますが、ゲート駆動回路ができる対策としては、
外付けゲート抵抗値 RG_EXT を大きくすることでスイッチング速度を下げる方法もあります。Figure 11 はゲート抵抗(RG_EXT)とドレイン-ソー
ス電圧のサージの変化を示します。

Figure 12. ゲート-ソース電圧の挙動を示した等価回路図（LS 側ターンオン時）

Figure 11. VDS サージ波形- RG_EXT 特性

2.3 ゲート-ソース電圧(VGS)の「正側の電圧上昇」や「負サージ電圧」が発生する
VDS および ID の変化に着目しがちですが、それらが変化することによるゲート-ソース電圧(VGS-HS)への影響も考慮する必要があります。ア
プリケーションノート「ブリッジ構成におけるゲート-ソース電圧の振る舞い」*1 で詳しく説明していますが、本アプリケーションノートでも改めて説明します。
Low Side 側(以降 LS)のターンオン時の挙動を等価回路図(Figure 12)と波形(Figure 13)で示します。LS ターンオン時はまずID が変化します。LS の ID は増加傾向、High Side(以降 HS)の ID

Figure 13. ゲート-ソース電圧の挙動を示した波形(LS 側ターンオン時)

は減少方向となるため、事象(Ⅰ)により、Figure 12(Ⅰ)で示す極性で起電が発生します。この起電による電流はソース側を正として CGSHS に充電するため、HS では VGS-HS がマイナス側に引っ張られ、「負サージ」として見えます。ID の変化が終了すると LS 側の VDS の電位が減少します。Figure 13(Ⅱ)のように流れ、HS、LS それぞれ「正側に電圧上昇」が VGS-HS で起きます。そのため、本来オフしているはずのHS 側は VGS-HS の持ち上がり程度次第ではターンオン動作を始めてしまい（セルフターンオン）、LS 側のターンオン動作と重なり上下
MOSFET の同時ターンオンが発生し、貫通電流が流れます。CGS への充電電流はターンオン動作が完了するまで流れ続け、LG_HS に蓄えられますが、VSW の変化が完了した時点で消滅し、LG_HS が Figure12(Ⅲ)のように起電します。この起電により、再び「負サージ」として見えます。
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次に LS 側ターンオフ時の動作について説明します。LS 側のターンオフ時の挙動を等価回路図(Figure 14)と波形(Figure15)で示します。
ターンオン時と同じく、各事象に(Ⅳ)、(Ⅴ)、(Ⅵ)の附番をしています。ターンオン時と比べ、VDS と ID の変化順序が変わってくるのみで基本的な動作は同じとなり以下の対応になります。
ターンオフ

ターンオン

事象(Ⅳ) → 事象(Ⅱ)
事象(Ⅴ) → 事象(Ⅲ)
事象(Ⅵ) → 事象(Ⅰ)
HS 側の VGS「負サージ」が事象(Ⅳ)になります。

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事象(Ⅵ)による VGS の持ち上がりについてはすでにターンオフ

ゲート抵抗(RG_HS)が大きい方ほど、ゲート電圧の電圧上昇が大きく終了寸前であり、HS 側がターンオン動作に入っていたとしてもなり(Figure 16-(a))、駆動側(LS)のゲート抵抗(RG_LS)を小さくし、LS 側はターンオフしておりほとんど問題になりません。

スイッチングを速くする方が、ゲート電圧の電圧上昇が大きくなります(Figure 16-(b))。

Figure 16-(a). 還流側ゲート抵抗と還流側ゲート電圧上昇
Figure 14. ゲートソース電圧の挙動を示した等価回路図（LS 側ターンオフ時）

Figure 16-(b). 駆動側ゲート抵抗と還流側ゲート電圧上昇
セルフターンオンが発生した場合、Figure 17 に示すように、LS 側のドレイン-ソース電流には、以下の 4 つの電流が観測されます。
➀通常のターンオン電流②HS 側ダイオードのリカバリ電流

Figure 15. ゲートソース電圧の挙動を示した波形③セルフターンオンによる貫通電流（LS 側ターンオフ時）④Coss 充電電流
よって、セルフターンオンが発生しているかを判定することは非常に困難

2.4 正側の電圧上昇によるセルフターンオン（誤点弧）の発生です。また、評価している波形はデバイスの内部抵抗の影響も含まれターンオン時（事象Ⅱ）において、正側の電圧上昇によりゲート電圧がゲートスレッショルド電圧 VGS(th)を上回ることで、意図しないターンているため、単純にゲート波形が VGS(th)を超えたかどうかで判定することも良い判断基準ではありません。

オンをしてしまうと、セルフターンオンが発生してしまいます。正側の電圧上昇は、LS 側のスイッチング速度とゲート抵抗(RG_HS)に関連があり、LS 側のスイッチング速度が遅く、HS 側のゲート抵抗(RG_HS)が小さい
方がセルフターンオン発生しにくくなります。Figure 16 は、駆動側(LS)がターンオン時の、還流側(HS)のゲート-ソース間電圧波形です。
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Figure 19 に示すとおり、スイッチング損失で比較するとターンオン
時のリカバリ損失 ERR（※セルフターンオンと思われる電流波形を含む）
が RG_HS=22Ωの方が若干増加していますが、ターンオン損失(Eon)とターンオフ損失(Eoff)は、ほぼ増減はなく、セルフターンオンの影響は小さいと言えます。
常温でセルフターンオンの疑いがあるときは、VGS(th)が低くなる高温時でのスイッチング損失で判定する方法や、負バイアスを引いた時と0V でターンオフした時の損失で大きな差がないことを比較することで確認することができます。

Figure 17. セルフターンオン時の LS 電流
Figure 18 は、還流側のゲート抵抗(RG_HS)を 1Ωと 22Ωにした場合の波形比較です。RG_HS が 22Ωの時、大きなゲート電圧の上昇が発生し、VGS(th)を約 10ns 間超えています。この時、セルフターンオ
ンにより電流が増えたことにより、還流側の VDS の傾きが小さくなり、ピFigure 19. 還流側ゲート抵抗を変えたスイッチング損失比較ークが低下していることが分かります。また、駆動側のドレイン-ソース電流は増加します。

2.5 負サージ電圧の発生
ゲート抵抗とゲート負電圧設定による駆動側ターンオフ時の還流側
ゲート波形を Figure 20 に示します。ゲート負電圧によるゲート負サージの影響はないことが確認できます。ゲート抵抗が大きい方が、負サージの影響が小さくなる傾向があります。

Figure 20. ゲート抵抗とゲート負サージ

Figure 18. セルフターンオンの疑いがある波形(還流側)© 2023 ROHM Co., Ltd.

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3.ゲートドライバの役割
ゲート駆動回路を設計する上でまず、ゲートドライバの役割を理解する必要がありますので、その主な役割を以下に示します。
3.1 パワーデバイスの駆動電圧を出力する
パワーデバイスの推奨駆動電圧は、デバイスやメーカーによって異なります。ROHM の SiC MOSFET の場合、正のゲート-ソース電圧は15~18V(VGH)、負のゲート-ソース電圧は 0V(VGL)を推奨していま

Figure 22. “レベルシフト”型ゲート駆動回路図例

す 。 主 に ゲ ー ト 信 号 の 発 生 源 で あ る マ イ コ ン (MCU) は 、
5V/3.3V(DVDD)の CMOS 出力であり、パワーデバイスを最適に駆動するには、15V 以上で駆動することがゲートドライバの役割のひと

3.4 制御回路とパワー回路を絶縁する

つになります。Figure 21 にパワーデバイスの駆動電圧を出力することを目的としたローサイド型ゲートドライバの回路図を示します。

パワーデバイスを使用するアプリケーションにおいては、主回路のバ
ス電圧は数百ボルト以上の電圧を扱い、数十 A 以上の電流がパワーデバイスのドレイン-ソース間に流れます。制御系とパワー系のシステム間が非絶縁の場合、万が一漏電し、製品自体の絶縁対策が十分では無かった場合や、システムに何らかの故障が生じ電子部品が破損した際、ユーザーが感電する恐れがあります。Figure 23に絶縁型ゲート駆動回路図の一例を示します。このように、絶縁能力があるゲートドライバ IC を使用することで、ユーザーが感電するリ
スクを下げます。

Figure 21. “ローサイド型”ゲートドライバの回路図概要
3.2 パワーデバイスを高速にスイッチングできるように駆動するゲート信号の発生源であるマイコン(MCU)は、一般的に電流能力は 0.1A 以下と少なく、パワーデバイスを直接駆動することはできません。MOSFET の入力容量を 5nF とし、マイコンがもつ I／O ポートの出力インピーダンスの一例として 500Ωとすると、時定数 t は以下の値になります。

Figure 23. “絶縁型”ゲート駆動回路図例

𝑡 = 𝐶𝑅 = 5𝑛 × 500 = 2.5 [µ𝑠]ゲートのターンオン／ターンオフの速度が非常に遅くなりスイッチング損
失が大きくなります。パワーデバイスを最適に駆動するためには、高速に駆動することも、ゲートドライバの役割のひとつになります。
3.3 制御回路からレベルシフトする
Figure 22 にレベルシフトの役割をもつゲート駆動回路例を示します。ゲート信号の発生源であるマイコン(MCU)の GND 電位とパ
ワーデバイスのソース電位(VS_HS,VS_LS)は異なることがほとんどであり、最適なゲート-ソース間電圧を印加するには、MCU の信号からレベルシフトする必要があり、これもゲートドライバの重要な役割のひとつになります。

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4.ゲート駆動回路のデザインガイドライン
ゲート駆動回路はゲートドライバやその周辺回路で構成されていますが、ゲートドライバは一般的に IC 化されています。デバイスの最適化を行うために、Figure 24 に示す、ゲートドライバ IC の選定、ゲート抵抗の選定、ゲート駆動電圧・電流駆動能力の設計、保護回路の設計が必要です。ゲートドライバ回路の基本的な設計項目を以下に示します。
Figure 25. “2ch”ゲートドライバ IC を用いた回路図例
また、ゲートドライバ IC の絶縁方式はフォトカプラ方式、磁気方式、容量方式の 3 種類あります。
✓

フォトカプラ方式：発光素子(Light emitting)と受光素子(Receiving)で構成されており、フォトカプラに入力された電流
信号は、内部素子により光信号に変換され、発光側から受光側に信号を伝送することができます。(Figure 26)

Figure 24. ゲート駆動回路の設計要素
Figure 26. フォトカプラ絶縁

4.1 ゲートドライバ IC の選定
ゲートドライバ IC には 1ch(ローサイド)／2ch(ローサイド＋ハイサイ✓

磁気方式：入力側と出力側にコイルを用い、絶縁されたコイル間で信号を受け渡す方式です。(Figure 27)ド)駆動タイプ、絶縁タイプ／非絶縁タイプなど使用用途に合わせた選定が必要になります。Table 1 では駆動条件におけるゲートドライバ
IC の種類を紹介します。Figure25 で 2ch 出力ゲートドライバ IC 使用時の設計回路例を示します。
Table 1. ゲートドライバの種類と機能
機能

ゲートドライバ IC の種類

Figure 27. 磁気方式絶縁

ローサイド

レベルシフト

絶縁型

ローサイド駆動有有有ハイサイド駆動無有有

出力側(Receiver)の絶縁を実現しており、絶縁されたコンデン

絶縁

無

無

有

サ間で AC 信号を受け渡しする方式です。(Figure 28)✓

容量方式：SiO2 キャパシタを用い、入力側(Transmitter)とFigure 28. 容量方式絶縁
Figure 29 のようにフォトカプラ方式は安価であるものの、LED や封© 2023 ROHM Co., Ltd.

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止樹脂の経年劣化により磁気方式や容量方式と比較すると寿命がえないように注意する必要があります。印加されたゲート電圧が絶対短く、通信速度が遅いデメリットがあります。磁気方式、容量方式はデ

最大定格以下に保たれていても、ゲートのインダクタンスと容量によりリ

ジタルアイソレータと呼ばれ、オンチップで作成できるために高集積であンギング電圧が発生し、これが酸化膜層の破壊につながる電圧に達す

り長寿命です。製品設計においては特に高信頼性、長寿命が重要る事があります。

視され、近年では磁気方式や容量方式が多く採用されています。
また、絶縁ゲートドライバを選定する要素の一つとしてコモンモード過渡耐性(CMTI)を考慮する必要があります。これは、スイッチング時にゲートドライバ IC の入出力間に大きな dV/dt が発生する場合でも安定した動作ができる指標です。SiC MOSFET を駆動する場合、スイッ
チング時のドレイン-ソース間電圧の dV/dt は 40~90V/ns の速さとなります。フォトカプラ方式では CMTI が 50V/ns に対し、磁気方式、容量方式は 100V/ns であるため、SiC MOSFET などを実装する、
高速スイッチングを想定したアプリケーションでは磁気方式又は容量方式の選択を推奨します。本アプリケーションノートでは磁気方式で、絶縁タイプ、1ch 出力 ROHM 製ゲートドライバ IC(BM61S41RFV)を選択しています。
Figure 30. VGS とオン抵抗の関係
4.3 ゲートドライバの駆動電流能力の検討
ゲート駆動回路設計を進め、使用するスイッチングデバイス、ゲート
抵抗、ゲート駆動電圧が決定すると、それらの定数で実際に所望の時間でターンオン／ターンオフできる駆動能力になっているか検討する必要があります。
大電流のモジュールやデバイスを並列に接続した場合、入力容量
Ciss が増加し、スイッチング時間が増加してしまうため、Figure 31 のように NPN バイポーラトランジスタと PNP バイポーラトランジスタを組み合わせてプッシュプル回路を設計します。プッシュプル回路ではゲートド
ライバ IC がターンオン時は NPN バイポーラトランジスタがオンになり VGHFigure 29. ゲートドライバ IC の絶縁方式の特性比較

から電流が供給され、ターンオフ時は PNP バイポーラトランジスタを介して電流をシンクします。このように、ゲートドライバ IC の駆動電流能4.2 ゲート駆動電圧の決定

力が不十分な場合は、十分な電流供給能力のある電源から補いま

SiC MOSFET のゲート駆動電圧を設定する際はデータシートに記す。

載されている推奨駆動電圧を参考にしてください。推奨ゲート駆動電
圧 は デ バ イ ス の 構 造 や 材 質 に よ っ て 異 な り ま す 。 一 般 的 に SiC
MOSFET のゲート駆動電圧は 15V~20V なので、Si-MOSFET から SiC MOSFET への置き換えの際は注意が必要です。
Figure 30 に ROHM の第 4 世代 SiC MOSFET と Si-MOSFETのゲート-ソース間電圧 VGS=15V の時のオン抵抗を 1 としたグラフを示します。グラフから分かるように、Si-MOSFET のゲート-ソース間電圧は 10~15V 間であればオン抵抗はほぼ変わりません。しかし、SiC
MOSFET は 15V 以下で駆動すると急激にオン抵抗が増加してしまいます。よって、ROHM の第 4 世代 SiC MOSFET の駆動の際は、

Figure 31. プッシュプル回路

十分に低いオン抵抗を得るためにゲート-ソース間電圧を 15V 以上で駆動することが推奨されます。
また、ゲート駆動電圧はゲート-ソース間電圧の絶対最大定格を超© 2023 ROHM Co., Ltd.

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4.4 ゲート駆動回路の消費電力
ゲート駆動回路で消費する電力について説明します。Figure 32にゲートドライバ IC を用いたゲート駆動回路例を示します。

Figure 34. ゲート駆動回路の消費電力内訳
容量成分に充電される時に抵抗に消費される電力 PRES は式(3)にFigure 32. ゲート駆動回路例

なります。

ゲートをターンオンするためには、入力容量 Ciss(CGS+CGD)や、ゲー
ト-ソース間のコンデンサ(CEXT)に充電する必要があります。また、
ターンオフするには、充電された電荷を放電する必要があります。充電

𝑃RES = 𝐼CHG ２ × (𝑅P + 𝑅EXT ) + 𝐼G 2 × 𝑅INT ⋯ (3)ターンオン時に容量成分に充電されるエネルギーは式(4)になります。

する電流(ICHG)、放電する電流(IDisCHG)、ゲートドライバ IC の消費
電流(ICC)として、Figure 33 に Figure 32 のターンオン／ターンオフ

𝑃CHG =

時の等価回路を示します。

1× (𝑄𝑔 × 𝑉G + 𝐶EXT × 𝑉G 2 ) × 𝑓SW ⋯ (4)2ゲート駆動回路の消費電力 PGDR はターンオンの際、容量成分へ充Qg ゲート総電荷量

電する過程で RP、REXT、RINT において発生する損失 PRES(➀)、ター

VGH ターンオンゲート電圧

ンオフ時に容量成分が放電する際に RINT、REXT、RN において発生す

VGL ターンオフゲート電圧

る消費電力 PDisCHG(②)、ゲートドライバ IC で消費される電力

ターンオン／ターンオフ電圧 VG は式(5)になります。

PIC(③)の総和なので、式(2)で表すことができます。

𝑉G = 𝑉GH + |𝑉GL | ⋯ (5)𝑃GDR = 𝑃RES + 𝑃DisCHG + 𝑃IC ⋯ (2)PDisCHG は、ターンオン時に充電した電力 PCHG をターンオフ時に消費す

Figure 34 に消費電力の内訳を示します。PCHG で発生する損失
は、容量成分に蓄えられるエネルギーと等しいことが分かります。

るため、式(6)が成り立ちます。
𝑃DisCHG = 𝑃CHG ⋯ (6)ゲートドライバから充電される平均電流 ICHG は、式(7)となります。

𝐼CHG =𝑃CHG 1= × (𝑄𝑔 + 𝐶EXT × 𝑉G ) × 𝑓SW ⋯ (7)𝑉G
2

また、デバイスのゲートに充電される平均電流 IG は、式(8)になります。

𝐼G =1
× 𝑄𝑔 × 𝑓SW ⋯ (8)2ゲートドライバ IC へ供給される電流を ICC とすると PIC は式(9)になります。
𝑃IC = 𝑉G × 𝐼CC ⋯ (9)Figure 33. ゲート駆動回路ターンオン／ターンオフ等価回路© 2023 ROHM Co., Ltd.

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4.5 ゲート駆動回路のピーク電流

4.7 ゲート抵抗の選定

ゲート駆動回路のピーク電流 ICHG_PEAK は、ゲートドライバが瞬時

ゲート抵抗の値を決定する場合は、様々な要因から最適値を選択に理想的にターンオンすると式(10)になります。

します。Figure 36 にゲート抵抗の大小における回路への影響を示します。

𝐼CHG_PEAK =𝑉G
𝑅P + 𝑅EXT + 𝑅INT

⋯ (10)

実際には、ゲートドライバにもターンオン時間が発生します。Figure
35 は、ゲート電源 VG が 15V で、全てのゲート抵抗が 10Ωの条件のゲート電流のシミュレーション結果になります。ゲートドライバが瞬時(tRISE=0ns) に タ ー ン オ ン し た 場 合 (IDEAL) と 、 遅 延 が 発 生(tRISE=20ns)した場合(REAL)のゲート電流の波形を示します。理
想的(IDEAL)にターンオンした場合は、式(9)が成り立ちますが、遅延が発生(REAL)した場合は、ピーク電流が低くなります。ピーク電流を正確に算出することは難しいですが、式(9)がピーク電流の最大値であるといえます。
Figure 36. ゲート抵抗が回路に与える影響
ゲート抵抗の値を小さくすると、スイッチング速度の高速化により電力損失を減らすことができますが、サージ電圧の増加や EMI などのリスクが発生するため、適切なゲート抵抗に調整する必要があります。
また Figure 37 のようにダイオードを用いることでターンオンとターンオ
フ時で異なる大きさのゲート抵抗を使うように設計することができます。
VDS サージに余裕がある場合はターンオフが速くなるようにターンオフ時のゲート抵抗の値を小さくすることができます。しかし、回路が複雑になることから、信頼性や故障時のアクシデントも含めて、安全設計やフェールセーフ性も考慮して設計してください。

Figure 35. ターンオン時間とゲート電流の関係

Figure 37. ダイオードを用いたゲート抵抗の実装例

4.6 ゲートドライブ IC の消費電力

ゲート抵抗の変化でスイッチング速度が変化すると、スイッチング損失

ゲートドライバ IC の消費電力 PDRV は、ゲートドライバ IC のドラに影響します。VDS サージ対策に大きすぎるゲート抵抗を使用するとタイブ段の電源側のオン抵抗を Rp、GND 側のオン抵抗を RN とするーンオン、ターンオフのスイッチング速度が低下し、スイッチング損失が増と式(11)になります。

加します。損失は熱になり、デバイスの温度が増加すると Figure 38

𝑃DRV = 𝐼CHG 2 × 𝑅P × 𝐷𝑢𝑡𝑦 + 𝐼CHG 2 × 𝑅N × (1 − 𝐷𝑢𝑡𝑦)+𝐼CC × 𝑉G ⋯ (11)のようにドレイン-ソース間のオン抵抗も上昇します。そこから損失が増え、またオン抵抗も上昇していくサイクルに陥り、破壊につながる恐れがあります。そのため、損失にも注意しつつ最適なゲート抵抗の値を選定する必要があります。

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この時、ゲート-ソース間に Figure 39 のように容量 CEXT を追加すると、ゲート-ソース間電圧 VGS は式(13)になります。
𝑉GS ≈

𝐶GD
𝑉 ⋯ (13)𝐶EXT +𝐶GS +𝐶GD DS

よって、ゲートソース間電圧 VGS を小さくすることができ、セルフターンオ
ンのリスクを抑えることができます。しかし、CEXT が大きいと損失も増加するので、適切な容量の選定が必要です。
②

正サージクランプダイオード(D1)
VGH-ゲート間にダイオード D1 を実装することで電圧が VGH でクラン

プされ、正サージが抑えられます。また、D1 は数十 ns のパルスを吸収し、できるだけ低電圧でクランプする必要があるためショットキーバリアダ
Figure 38. ROHM SiC MOSFET のオン抵抗と温度の関係

イオード(SBD)の使用を推奨します。

4.8 保護回路の設計③

負サージクランプダイオード(D2)アプリケーションノート「ゲート-ソース電圧のサージ抑制方法」*2 でゲート-VGL 間のダイオード(D2)により、負側のサージが発生した際

詳しく説明していますが、SiC MOSFET を使用するアプリケーションでは VGL にクランプされます。D2 も、D1 と同様ショットキーバリアダイオー

はスイッチング時の電圧や電流の変化が、デバイス自身のパッケージイド(SBD)の使用を推奨します。

ンダクタンスや周辺回路の配線インダクタンスの影響を無視できないほど高速動作をしています。特にゲート-ソース間電圧には予期せぬ正あ④

ミラークランプ(MC)回路(Q1)

るいは負のサージが発生するなど、様々な問題が発生します。Figure

デバイスがターンオフ状態でミラークランプ用 MOSFET をターンオン

39 にゲート-ソース間のサージや、トラブル回避のための保護回路例をすることで VGS を 0V に接続し、ゲート電位の持ちあがりを抑制します。

示します。

(Figure 40)ミラークランプ回路を備えるためには、ミラークランプ用
MOSFET を駆動するための制御信号が必要となります。制御信号はターンオフ時に VGS をモニタリングしながら駆動タイミングを見出す必要があり、一般的にはゲートドライバ IC に備わっていることが多いです。本
アプリケーションノートで選定したゲートドライバ IC(BM61S41RFVC)は、ミラークランプ回路内蔵型 IC となります。

Figure 39. 保護回路設計例①

ゲート-ソース間容量(CEXT)
SiC MOSFET のスイッチング周波数が高く、スイッチング速度が速い

場合、ゲート-ドレイン間容量 CGD に流れる電流は、ゲート-ソース間
容量 CGS にすべて流れていると仮定すると、MOSFET のゲート-ソース

Figure 40. ミラークランプ回路内蔵型 IC の回路例

間電圧 VGS は式(12)のようにゲート-ドレイン間容量 CGD とゲート-ソース間容量 CGS の分圧となります。
𝑉GS ≈

𝐶GD
𝑉 ⋯ (12)
𝐶GS +𝐶GD DS⑤

低電圧検出回路(UVLO)
ゲート駆動回路の電源電圧(VGH)が十分に電圧上昇していない状態で、MOSFET をオンするとオン抵抗が高く、発熱や破壊につながる場合があります。電源電圧をモニタし、低電圧を検出すると、ゲート© 2023 ROHM Co., Ltd.

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Application Noteをオンしない制御回路が搭載されているゲートドライバ IC があります。
本アプリケーションノートで例として挙げているゲートドライバ

𝑃CHG =

IC(BM61S41RFV)は UVLO 機能が実装されています。
⑥

1× (𝑄𝑔 × 𝑉G + 𝐶EXT × 𝑉G 2 ) × 𝑓SW
2= 0.5 × (170𝑛 × 18 + 100𝑝 × 182 ) × 50𝑘= 77 [𝑚𝑊]

ゲート-ソース間抵抗(R1)
ゲート電源がオフの時にゲート電位を固定するためにゲート-ソース

間に抵抗を接続します。

ターンオフ時に容量成分から放電されるエネルギーによる消費電力
PDisCHG は式(4)から、𝑃DisCHG = 𝑃CHG = 77 [𝑚𝑊]

5.ゲート駆動回路の設計例

ゲートに充電される平均電流 ICHG は式(7)から以下の値になります。

5.1 ROHM SiC MOSFET SCT4018KR

𝐼CHG =

ゲート駆動回路の設計条件は以下になります。ゲートドライバ IC は、

𝑃CHG 1= × (𝑄𝑔 + 𝐶EXT × 𝑉G ) × 𝑓SW
𝑉G2= 0.5 × (170𝑛 + 100𝑝 × 18) × 50𝑘

ミラークランプ機能付き 1ch 絶縁タイプで SiC MOS を高速駆動する= 4.3 [𝑚𝐴]のに適している ROHM の BM61S41RFV-C を使用します。
ゲート電圧は、ターンオン電圧(VGH)を 18V、ターンオフ電圧(VGL)を

デバイスのゲートに充電される平均電流 IG は、式(8)から以下の値に0V とします。ゲート抵抗(REXT)は、仮に 4.7Ωとします。

なります。

𝐼G =

1
1
× 𝑄𝑔 × 𝑓SW = × 170𝑛 × 50𝑘 = 4.3 [𝑚𝐴]22

実際にデバイスを動作させてみて、Figure 36 に示すゲート抵抗の要因から最適なゲート抵抗を検討します。VDS のサージ波形を確認します。Figure 42 にゲート抵抗 REXT と VDS サージの特性を示します。
Figure 42 のターンオンのグラフの VDS サージは還流側のサージ、ター
充放電されるゲート電圧 VG は、式(5)から計算します。

ンオフのグラフは駆動側の VDS サージです。Figure 43 にゲート抵抗
REXT とスイッチング損失の特性を示します。

𝑉G = 𝑉GH + |𝑉GL | = 18 + |0| = 18[𝑉]
ゲート駆動範囲での Total Gate Charge(Qg)は、Figure 41 から+18V の Qg は 170nC と読み取ることができます。
𝑄𝑔 = +𝑄𝑔 + |−𝑄𝑔 | = 170𝑛 + 0 = 170𝑛 [𝐶]Figure 42. REXT vs. VDS Surge Voltage

Figure 41. ROHM SiC MOSFET SCT4018KR Qg vs. VGS
スイッチング時に容量成分に充電される電力 PCHG は式(4)から算出します。

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Figure 43. REXT vs. Switching Loss

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絶対最大定格 1,200V に対し、ディレーティング 80%とすると、ゲー

電流 5.14A、パルス時間(t/2)16.2ns で計算します。

ト抵抗の値を調整し VDS サージを 960V 以下に抑える必要があります。ゲート抵抗が小さい時、スイッチング損失は小さくなりますが、VDS
サージを 960V 以下にするためには、ターンオン時約 4Ω以上、ターン
オフ時約 2Ω以上のゲート抵抗を選択する必要があります。
ターンオフ時のゲート抵抗が小さいため、Figure 44 の回路図で、4.7
Ωの抵抗を選択しています。
Figure 45. 時定数をもつ矩形波のパルス換算
𝐷𝑢𝑡𝑦 = 𝑡 × 𝑓𝑆𝑊 × 2 = 33.4𝑛 × 50𝑘 × 2 = 0.0033
Figure 46 から抵抗器の連続パルス限界電力は、概算で 13W と
読みとりました。
Figure 44. 選択したゲート抵抗
ターンオンで容量成分が充電される際に抵抗で発生する消費電力
PRES は式(3)から以下の値になります。
𝑃RES = 𝐼CHG 2 × (𝑅P + 𝑅EXT ) + 𝐼G 2 × 𝑅INT
= (4.3𝑚)2 × (0.67 + 4.7) + (4.3𝑚)2 × 1= 0.117 [𝑚𝑊]
ゲートドライバ IC の消費電力は式(8)から
𝑃IC = 𝑉G × 𝐼CC= 18 × 0.7𝑚
= 12.6 [𝑚𝑊]
ゲート駆動回路の消費電力 PGDR は式(2)から以下の結果となります。

Figure 46. 連続パルス限界電力

𝑃GDR = 𝑃RES + 𝑃DisCHG + 𝑃IC

抵抗器のパルス定格電圧は以下の式から計算します。

= 0.117𝑚 + 77𝑚 + 12.6𝑚= 90 [𝑚𝑊]

𝑉R_MAX = √𝑃max × 𝑅 = √13 × 4.7 = 7.81 [𝑉]

ゲート駆動回路のピーク電流 ICHG_PEAK は、式(10)から計算します。

ゲート抵抗に発生するピーク電圧 VR_PEAK は以下になります。

ゲートドライバ IC のデータシートから、ゲートドライバ IC の充電側トランジスタの出力抵抗 RP の Min 値は 0.3Ω、放電側トランジスタの出

𝑉R_PEAK =力抵抗 RN の Min 値は 0.15Ωであるため、最大のピーク電流は、放𝐼CHG_PEAK
5.14
×𝑅 =× 4.7 = 12.09 [𝑉]22

パルス定格電圧 VR_MAX=7.81V を超えてしまっているので、ゲート抵電時で計算します。

抗を 4.7Ωの２直列２並列にすることにします。VR_MAX と VR_PEAK は
𝐼CHG_PEAK ==𝑉G𝑅𝑁 + 𝑅G_EXT + R G_INT
18= 5.14 [𝐴]
4.7
0.15 ++12

以下のように計算されます。
𝑉R_PEAK =𝐼CHG_PEAK
5.14
×𝑅 =× 4.7 = 6.04 [𝑉]44

パルス定格電圧 VR_MAX=7.81V を下回ることができました。
ゲート駆動回路の消費電力は、90mW となり、ゲート駆動回路の放電時間 tDisCHG は、時定数の式から計算します。

電源は、90 mW 以上の定格電力で、最大 5.14 A/33 ns 幅の急
𝑄𝑔 + 𝐶EXT × 𝑉G 170𝑛 + 100𝑝 × 18
𝑡DisCHG === 33.4[𝑛𝑠]ICHG_PEAK
5.14

峻負荷変動に影響のない電源設計が必要になります。

Figure 45 のように時定数をもつ矩形波をパルス換算すると、ピーク

ら以下の値となります。

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ゲートドライバ IC の消費電力 PDRV は、Duty50%とすると式(11)か

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𝑃R_EXT = 𝐼CHG 2 × 𝑅EXT = (8.6𝑚)2 × 4.7

𝑃DRV = 𝐼CHG 2 × 𝑅P × 𝐷𝑢𝑡𝑦 + 𝐼CHG 2 × 𝑅N × (1 − 𝐷𝑢𝑡𝑦)= 0.325 [𝑚𝑊]

+𝐼CC × 𝑉G

ROHM 耐サージ抵抗：ESR10 を選択した場合、定格電力は= (4.3𝑚)2 × 0.67 × 0.5 + (4.3𝑚)2 × 0.45 × (1 − 0.5)250mW であり、平均電力は問題ありません。但し、パルス電力によ+ 0.7𝑚 × 18

り実際にはパルス電力により瞬間的な発熱が蓄積されているので、熱= 12 [𝑚𝑊]
パッケージパワーPd は熱抵抗 180℃/W より、Pd=694mW であるた

測定評価を実施し判断してください。

め、ゲートドライバ IC の発熱は問題ないことが確認できました。

Figure 44 のターンオフ用ダイオード(DG)は、40V/1A 品を選定してゲート抵抗(REXT)の消費電力 PR_EXT は、います。
Figure 47 に 設 計 例 で 検 討 し た ROHM SiC MOSFETSCT4018KR 実装時のゲート駆動回路図の例を示します。

Figure 47. SCT4018KR ゲート回路図例© 2023 ROHM Co., Ltd.

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6.まとめ
SiC MOSFET への置き換えなどによりスイッチングが高速になり、ドレイン-ソース電圧のサージやセルフターンオンなどのトラブルが発生する
リスクが高まっています。ゲート駆動回路の設計を十分に検討することでトラブルを回避し、SiC MOSFET の能力を最大限引き出すことにつながります。
このアプリケーションノートで紹介したゲート駆動回路のデザインガイド
ラインや保護回路の設計例が、ゲート駆動回路設計の一助になることを期待しています。
参考資料*1 「ブリッジ構成におけるゲート-ソース電圧の振る舞い」
アプリケーションノート（No. 60AN134J Rev.002）
ローム株式会社,2020 年 4 月*2 「ゲート-ソース電圧のサージ抑制方法」
アプリケーションノート（No. 62AN009J Rev.002）
ローム株式会社,2020 年 4 月© 2023 ROHM Co., Ltd.

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