9.

極低電圧動作による低エネルギー LSI
Low Energy LSI with Extremely Low Voltage Operation

高宮真篠原尋史 桜井貴康

LSI の極低電圧化は LSI の低エネルギー化に有効であるだけでなく，センサネットや健康分野等の極低電力アプリケーションを拡大する上での技術的推進力となる重要技術である．LSI の極低電圧動作は従来とはけた違いのばらつきを伴うため，LSI 設計者に挑戦的な課題を突きつけている．本稿では，論理回路を中心に LSI を構成する各回路の極低電圧化の課題と最新動向を整理し，新しい応用分野の方向性と将来展望を示す．
キーワード：LSI，極低電圧，低エネルギー，低消費電力，ばらつき

．はじめに地球環境の保全のために CO 2 削減が求められており，電子機器においても消費電力の削減が必要とされている．しかし，情報処理と通信の量は年々，指数関数的に増加しているため，データセンターやネットワークの消費電力は急激に増加している．LSI として CO 2 削減に貢献するアプローチとして「グリーン of IT」と「グリーン by IT」の二つが考えられる．いずれの場合においても LSI の低消費電力化は重要課題である．CMOS回路の動作電力は電源電圧の二乗に比例するので，LSIの低消費電力化には LSI の電源電圧を下げることが最も有効である．
しかし，電源電圧の低電圧化は容易ではない．図 1 にLSI の電源電圧の年次推移を示す．実績値と 1999 年版と 2009 年版国際半導体技術ロードマップ (1)による予測値を併せて示す．本稿では電源電圧 0.5 V 以下を「極低電圧」と定義する．1995 年から 2001 年の期間は，2.5

図  LSI の電源電圧の年次推移
実績値と NOOO 年版と PQQO 年版の ITRS（国際半導体技術ロードマップ）での予測値を併せて示す．電源電圧 Q.T V 以下を極低電圧と定義する．PQQN 年以降現在まで実際の低電圧化は N.N〜N.P V 付近で停滞している．また，NOOO 年版と PQQO 年版の ITRS を比較すると，低電圧化のペースは大幅に鈍化している．

V から 1.2 V へ順調に低電圧化が進んだ．1999 年版のロードマップではこのトレンドを外挿して，2014 年にし，実際には 2001 年以降現在まで低電圧化は 1.1〜1.20.3 V まで低電圧化が進むことが予測されていた．しかV 付近で停滞している．これを裏付けるように，最新の 2009 年版のロードマップでは低電圧化のペースは大高宮 真 正員 東京大学大規模集積システム設計教育研究センター
篠原尋史 正員 (株)半導体理工学研究センター極低電力研究開発部
桜井貴康 正員：フェロー 東京大学生産技術研究所
Makoto TAKAMIYA, Member (VLSI Design and Education Center, The
University of Tokyo, 153-8505 Japan), Hirofumi SHINOHARA, Member (ELPR&D Department, Semiconductor Technology Academic Research Center,Tokyo, 153-8505 Japan), and Takayasu SAKURAI, Fellow (Institute of Industrial
Science, The University of Tokyo, Tokyo, 153-8505 Japan).

電子情報通信学会誌 Vol.93 No.11 pp.943-947 2010 年 11 月
©電子情報通信学会 2010

幅に鈍化し，2024 年の電源電圧は 0.6 V であると予測されている．しかし，電源電圧一定で LSI の微細化を進めると消費電力密度が増大しトランジスタの信頼性が劣化するため，今後は低電圧化をより積極的に推進する必要がある．
そこで，本稿では， . で極低電圧 LSI の意義と波及エレクトロニクスの多様化を支える新デバイス技術─2020 年を見据えて─特集

9.

極低電圧動作による低エネルギー LSI943

図CMOS リングオシレータの消費電力，遅延，エネルギーの電源電圧依存性のシミュレーション結果
縦軸は N.P V におけるそれぞれの値で規格化している．例えば，電源電圧を N.P V から Q.T V に下げると，エネルギーを約 N けた低減することができる．

効果を述べ，. で極低電圧 LSI の設計上の課題を述べる．次に . で極低電圧 LSI 設計技術の最新動向を述べ，
. でまとめを行う．

．極低電圧 LSI の意義と波及効果
2001 年以降，低電圧化が停滞している理由は，漏れ電流増大を回避するためにトランジスタのしきい値電圧を下げておらず，しきい値電圧一定で電源電圧を下げると回路遅延が急激に増加するからである．
しかし，最近は以下の二つの理由により，LSI の極低電圧動作が注目されている．
①

極低電圧で LSI のエネルギーが減少する．

②

センサネット・健康等の極低電力・低速のアプリ

ケーションへの期待に伴い極低電圧動作 LSI への図  極低電圧論理 LSI の論文(અ)〜(D)におけるクロック周波数の電源電圧依存性極低電圧動作をさせることにより，エネルギー最小動作やセンサネット・健康等の極低電力・低速のアプリケーション向けに低漏れ電流動作を実現している．

ニーズが高まる．
するが，遅延が約 2 けた増加なので，消費電力と遅延を①について説明すると，「グリーン of IT」における掛け算したエネルギーは約 1 けた減少する．電源電圧をLSI の性能指標として，「性能当りの消費電力」，すなわ下げすぎると漏れ電力によりエネルギーが増加するた

ち，消費電力と遅延を掛け算した「エネルギー」が近め，この場合では 0.3 V でエネルギーが最小となる．極年，重要視されている．図 2 に CMOS リングオシレー

低電圧化による性能劣化を，コアを多数個並べて並列処（用語）の消費電力，遅延，エネルギーの電源電圧依存理で補った ｢低電圧メニーコアプロセッサ｣ が論理 LSIのシミュレーション結果を示す．縦軸は 1.2 V におけるの分野では最近特に注目されており，例えばインテルかそれぞれの値で規格化している．例えば，電源電圧をら 0.7〜1.34 V，48 コアプロセッサ (2)が報告されている．

1.2 V から 0.35 V に下げると，消費電力が約 3 けた減少

前 記 の ①，② を ね ら っ た 極 低 電 圧 論 理 LSI の 論タ

文 (3)〜(10)におけるクロック周波数の電源電圧依存性を図■ 用語解3 に示す．図 3 の全体の傾向としては，微細化とともに説リングオシレータ
奇数個の NOT ゲートをリング状に結合した構成を持つ発振回路．論理回路のゲート遅延を測定する際に，よく用いられる．

■944

クロック周波数は高速化している．図 2 から推測される
とおり，電源電圧を下げるとクロック周波数が急激に低電源電圧を 1.2 V から 85 mV下する．
最も極端な例 (7)では，に下げると，クロック周波数が 890 MHz から 240 Hz に
電子情報通信学会誌 Vol. 93, No. 11, 2010

下がり 6 けた以上も変化している．この特性を利用しが求められる．センサネットや健康応用ではマイクロて，要求クロック周波数に応じて電源電圧を変化させるワットクラスの極低電力が求められるため，sub-V TH 動

ことにより要求性能に応じた低電力化を実現する非常に作（V TH より低い電源電圧での動作）が求められる．

広い範囲での動的電源電圧制御（DVS : Dynamic Volt-

LSI はこれまでに，据え置き機器からモバイル機器へとage Scaling）も可能となる．

市場を広げてきた．今後，LSI の市場は超多数個の無線

このような非常に幅広いクロック周波数と，LSI のアセンサノードを用いるセンサネットや健康応用へ広がろプリケーションを関連付けるために，図 4 に LSI の 3

うとしている．この LSI の市場拡大の流れは低電圧化

種のアプリケーションで求められる 1 チップの消費電力の流れとまさに一致している．とクロック周波数の関係を示す．据え置き機器では高性能が求められるため，従来どおりの super-V TH 動作

．極低電圧 LSI の設計上の課題（トランジスタのしきい値電圧（V TH）より高い電源電圧での動作）が求められる．モバイル機器では中程度の極低電圧 LSI を実現する上で最大の課題は回路性能性能とミリワットクラスの消費電力が求められるため，の大きなばらつきである．極低電圧において回路性能がnear-V TH 動作（V TH とほぼ等しい電源電圧での動作）

大きくばらつく理由を以下で説明する．図 5(a)に n 形
MOS トランジスタのドレーン電流のゲート電圧（V GS）依存を示す．右軸はリニアスケール，左軸はログスケー
ルでドレーン電流を表している．トランジスタはゲートとドレーンを短絡している．プロセスばらつきと温度変動を考慮するため，V TH と温度を「高速条件」，「標準条件」，「低速条件」の 3 通りに変化させた．高速条件はドレーン電流が最大となるばらつき条件であるため，回路が 最 も 高 速 に 動 作 す る 条 件 で あ る こ と を 意 味 す る．
super-V TH 領域の 1.2 V ではドレーン電流がゲート電圧にリニアに依存するので，標準条件を基準としたドレーン電流ばらつきは約 ±10% である．これに対して，0.3V 以下の sub-V TH 領域ではドレーン電流がゲート電圧の指数関数に依存するので，ドレーン電流が約 ±1 けた

図  LSI の  種のアプリケーションで求められる  チップの消費電力とクロック周波数の関係据え置き機器からモバイル機器を経由してセンサネットや健康応用への LSI の市場拡大の流れは低電圧化の流れと一致している．

以上ばらつく．
ドレーン電流は回路遅延に反比例するため，ドレーン電流ばらつきは回路遅延ばらつきに直結する．図 5(b)に 3 通りのばらつき条件における論理ゲート遅延の電源

図  極低電圧 LSI におけるばらつき問題(a)n 形 MOS トランジスタのドレーン電流のゲート電圧（V GS）依存．トランジスタはゲートとドレーンを短絡している．プロセスばらつきと温度変動を考慮するため，トランジスタのしきい値電圧（V TH）と温度を，V TH が低めで高温（NNQ℃）の極低電圧での「高速条件」，V TH が設計中心で室温（PT℃）の「標準条件」，V TH が高めで低温（−ÍQ℃）の極低電圧での「低速条件」の  通りに変化させた．(b) 通りのばらつき条件における論理ゲート遅延の電源電圧依存のシミュレーション結果．
エレクトロニクスの多様化を支える新デバイス技術─2020 年を見据えて─特集

9.

極低電圧動作による低エネルギー LSI945

図 g 極低電圧 LSI の設計技術の最新動向
無線センサノード向けを想定した極低電圧 LSI の設計技術を回路ブロック別に示す．セン
サ出力のアナログ信号を A-D 変換器でディジタル化し，論理回路と SRAM でデータ処理を行い，処理結果を無線回路で送信する．LSI
外部から供給された N V 以上の電圧を電源回路が Q.T V 以下の極低電圧に変換し，各回路に供給する．

電圧依存のシミュレーション結果を示す．電源電圧を論理回路では電源電圧の下限値を下げることができる

1.2 V から 0.2 V に下げると，高速条件では遅延が約 2極低電圧動作対応のプリミティブセル設計が必要となけた増大するのに対して，低速条件では遅延が 5 けた以る．また，. で述べた巨大な回路性能ばらつきに対応上も増大している．図 5(a)と同様に，1.2 V では遅延がしたタイミング設計手法が必要となる．

約 ±20% ばらつくのに対して，0.2 V では遅延が ±1 け

メモリ回路としては SRAM に対象を絞って説明する．

た以上ばらつく．通常，論理回路は最悪条件である低速

通常，SRAM セルはトランジスタ 6 個で構成される．

条件で動作するように設計する．しかし，0.2 V の低速

しかし，極低電圧におけるデータ読出しと書込みのト

条件で設計すると，標準条件で動作する LSI は遅延レードオフを解決するために，トランジスタの個数を例マージンが約 1 けた過剰，高速条件で動作する LSI は

えば 8 個に増やした 8 トランジスタ SRAM セルがよく

遅延マージンが約 3 けた過剰であることを意味し，LSI使われる．データ読出しや書込みの動作マージンを拡大

本来の性能を全く生かせない状態となり好ましくない．

するために，SRAM のチップ間のばらつきに応じて上記のばらつきは LSI チップ間のばらつきであるが，ビット線電位やワード線電位を最適に制御する「読出し個々のトランジスタのランダムな V TH ばらつきに起因／書込みアシスト回路」技術も重要である．トランジスする回路の機能不良も注目すべき課題である．例えば，タのランダムばらつきに起因する SRAM セル内の非対論理回路では，論理ゲート規模の増大に伴い，論理ゲー称性に起因する極低電圧での機能不良は最も深刻な問題

トが正常に機能できる電源電圧の下限値が増加する (11)．

である．この非対称性の削減方法として，「電気ストレこれは論理回路が大規模化するほど電源電圧を下げられス印加による製造後補正」技術が提案され (12), (13)，注目ないことを意味しているため，深刻な問題である．した

されている．

がって，これらの巨大な回路性能ばらつきと回路の機能

A-D 変換器と無線回路の極低電圧向けの設計技術を不良に対処することが，極低電圧 LSI を設計する上で一言で表すと，「アナログ回路のディジタル化」である．

最大の課題となる．

A-D 変換器では，代表的なアナログ回路であるオペアンプをコンパレータ（電圧比較回路）で置き換えること

．極低電圧 LSI 設計技術の最新動向が極低電圧動作に有効である．例えば，パイプライン形
A-D 変換器を逐次比較形 A-D 変換器に置き換えること極低電圧 LSI の課題に対処するための極低電圧 LSIが考えられる．アナログ回路のばらつきをディジタルの設計技術について述べる．図 6 は無線センサノード向キャリブレーションで補正する「ディジタルアシスト技けを想定した極低電圧 LSI の設計技術を回路ブロック術」も A-D 変換器の設計で注目を集めており，極低電別に示す．

圧動作では特に重要な技術である．

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電子情報通信学会誌 Vol. 93, No. 11, 2010

無線回路では，アナログ回路を用いた連続時間型の信号処理を，サンプリング回路を用いた離散時間型の信号処理で置き換えることが極低電圧動作に有効である．例()

えば，アナログフィルタをサンプリングフィルタに置き換えることが考えられる．
電源回路では，一般に出力電流が減少すると電力変換()効率が劣化する．しかし， . で述べた動的電源電圧制御を行うと，図 2 に示すように出力電流が 3 けた以上変化する．これは，従来の電源回路で扱う出力電流範囲と比較すると非常に幅広い．そこで，幅広い出力電流範囲において高効率を維持するためには，出力電流に応じて( )( )制御方法を変化させる方法が有効である．例えば，出力電流が大きい場合は PWM（Pulse Width Modulation，パルス幅変調）制御を，出力電流が小さい場合は PFM（Pulse Frequency Modulation，パルス周波数変調）制御を用いることが考えられる．

．まとめ

()

(10)

(11)

LSI の極低電圧化は LSI の低エネルギー化と LSI の適用アプリケーションの拡大に寄与する重要技術である．

(12)

LSI の極低電圧動作は従来とはけた違いのばらつきを伴うが，「ばらついても動作する回路を設計すること」は，昔から LSI 回路設計者に要求されている「回路設計の王道」である．したがって，極低電圧 LSI 設計では回路設計の王道をより突き詰める必要がある．これまでに，モバイル機器向けの低電力回路設計の分野では，数(13)ultra-low voltage motion estimation accelerator in 65 nm CMOS,”IEEE International Solid-State Circuits Conference, pp. 316-317, Feb.
2008.
Y. Pu, J. P. de Gyvez, H. Corporaal, and Y. Ha, “An ultra-low-energy/
frame multi-standard JPEG co-processor in 65 nm CMOS with sub/near-threshold power supply,” IEEE International Solid-State Circuits
Conference, pp. 146-147, Feb. 2009.
B. Zhai, L. Nazhandali, J. Olson, A. Reeves, M. Minuth, R. Helfand, S.
Pant, D. Blaauw, and T. Austin, “A 2.60 pJ/Inst subthreshold sensor
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M. Hwang, A. Raychowdhury, K. Kim, and K. Roy, “A 85 mV 40 nW
process-tolerant subthreshold 8x8 FIR filter in 130 nm technology,”IEEE Symposium on VLSI Circuits, pp. 154-155, June 2007.
G. Chen, M. Fojtik, D. Kim, D. Fick, J. Park, M. Seok, M. Chen, Z.
Foo, D. Sylvester, and D. Blaauw, “Millimeter-scale nearly perpetualsensor system with stacked battery and solar cells,” IEEE International
Solid-State Circuits Conference, pp. 288-289, Feb. 2010.
A. Wang and A. Chandrakasan, “A 180 mV FFT processor using
subthreshold circuit techniques,” IEEE International Solid-State
Circuits Conference, pp. 292-293, Feb. 2004.
M. Seok, S. Hanson, Y. Lin, Z. Foo, D. Kim, Y. Lee, N. Liu, D.
Sylvester, and D. Blaauw, “The Phoenix processor : a 30 pW platform
for sensor applications,” IEEE Symposium on VLSI Circuits, pp. 188189, June 2008.
T. Yasufuku, T. Niiyama, Z. Piao, K. Ishida, M. Murakata, M.
Takamiya, and T. Sakurai, “Difficulty of power supply voltage scalingin large scale subthreshold logic circuits,” IEICE Trans. Electron., vol.
E93-C, no. 3, pp. 332-339, March 2010.
M. Suzuki, T. Saraya, K. Shimizu, T. Sakurai, and T. Hiramoto,” Postfabrication self-convergence scheme for suppressing variability inSRAM cells and logic transistors,” IEEE Symposium on VLSITechnology, pp. 148-149, June 2009.
K. Miyaji, S. Tanakamaru, K. Honda, S. Miyano, and K. Takeuchi,“70% read margin enhancement by Vth mismatch self-repair in 6TSRAM with asymmetric pass gate transistor by zero additional cost,
post-process, local electron injection,” IEEE Symposium on VLSICircuits, pp. 41-42, June 2010.

多くの重要技術が日本から提案されてきた．今後，極低電圧 LSI 設計でも重要技術が日本から創出されることを期待したい．
謝 辞 こ の 成 果 の 一 部 は，独 立 行 政 法 人 新 エ ネ ル
ギー・産業技術総合開発機構（NEDO）の業務委託である極低電力回路・システム技術開発プロジェクトから得られた．
文献() International Technology Roadmap for Semiconductors, http://
www.itrs.net/() J. Howard, S. Dighe, Y. Hoskote, S. Vangal, D. Finan, G. Ruhl, D.
Jenkins, H. Wilson, N. Borkar, G. Schrom, F. Pailet, S. Jain, T. Jacob,S. Yada, S. Marella, P. Salihundam, V. Erraguntla, M. Konow, M.
Riepen, G. Droege, J. Lindemann, M. Gries, T. Apel, K. Henriss, T.L.Larsen, S. Steibl, S. Borkar, V. De, R. V. D. Wijngaart, and T. Mattson,“A 48-core IA-32 message-passing processor with DVFS in 45 nm
CMOS,” IEEE International Solid-State Circuits Conference, pp. 108109, Feb. 2010.
() A. Agarwal, S.K. Mathew, S. Hsu, M. Anders, H. Kaul, F. Sheikh, R.
Ramanarayanan, S. Srinivasan, R. Krishnamurthy, and S. Borkar, “A
320 mV-to-1.2 V on-die fine-grained reconfigurable fabric for DSP/media accelerators in 32 nm CMOS,” IEEE International Solid-State
Circuits Conference, pp. 328-329, Feb. 2010.
() H. Kaul, M. Anders, S. Mathew, S. Hsu, A. Agarwal, R.
Krishnamurthy, and S. Borkar, “A 320 mV 56 μW 411 GOPS/Watt

エレクトロニクスの多様化を支える新デバイス技術─2020 年を見据えて─特集（平成 22 年 6 月 9 日受付
たかみやまこと

しのはらひろふみ平成 22 年 6 月 25 日最終受付）

高宮 真 （正員）
平 7 東大・工・電子卒．平 12 同大学院博士課程了．同年 NEC 入社．平 17 東大大規模集積システム設計教育研究センター（VDEC）准教授．極低電圧の論理回路／無線通信回路／電源回路の設計，有機トランジスタを用いた大面積エレクトロニクス等の研究に従事．博士（工学）．
篠原 尋史（正員）昭 51 京大・工・電子卒．昭 53 同大学院修士課程了．平 20 同大学院博士課程了．昭 53 三菱
電機株式会社入社．以来，SRAM，論理基本回路の研究に従事．平 15(株)ルネサステクノロ
ジ．平 21(株)半導体理工学研究センター出向．
現在，同社極低電力研究開発部長．博士（情報学）．共著書「メモリデバイス・イメージセン
サ」（SRAM）．
さくら いたかやす

桜 井 貴康（正員：フェロー）
昭 56 東大大学院工学系研究科博士課程了．
工博．同年東芝入社．平 8 東大生産技術研究所
教授．高速・低消費電力 LSI 設計や大面積エレクトロニクス等の研究に従事．平 21 年度本会エレクトロニクスソサイエティ賞，平 20 年度本会業績賞各受賞．IEEE フェロー．

9. 極低電圧動作による低エネルギー LSI947