東京エレクトロン アニュアルレポート 2018

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半導体の進化を支える技術革新

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半導体の進化を支える技術革新

半導体の進化を支える技術革新

歩留まりが低下する原因となってしまいます。これら 3 つの課題

造が導入されました。今後 5 ナノメートル世代以降では、ナノワ半導体製造における挑戦の歴史イヤ構造へと進化していく見込みです。メモリデバイスについて微細化が直面する技術障壁は、微細化に伴ってさらに深刻なものになると予想されており、5 ナノメートル世代以降に進むには対策が不可欠です。

も、DRAM ではキャパシタやトランジスタの構造を 3 次元にする
インテルの創業者の一人、ゴードン・ムーア氏が 1965 年にことで微細化が継続され、NAND フラッシュメモリは全体の構造

今、半導体製造における微細化は新たな壁に直面しています。

ムーアの法則（Mooreʼs law）を提唱し、その 6 年後にインテルを平面から 3 次元の 3D NAND へと移行することで微細化の限まず、近年の課題となっているのが露光装置の解像能力です。

から世界初のマイクロプロセッサ（4004 マイクロプロセッサ）が。
界を超えました（図 3）

従来は露光装置の光源の波長を短くすることで解像度を上げ微製造技術におけるブレイクスルー発売されました。それから約半世紀、半導体は技術革新を繰りこのように新しい設計、材料の組み合わせや製造手法を生み細化を継続してきましたが、現在量産現場で最も使用されてい返しながら、単位面積当たりの集積度を高め大容量・高速かつ出していくことで半導体は進化を続け、今やその製造技術は物る最短の波長は 193 ナノメートルと、前述のフィンの幅の 20 倍

これらの課題に対し、製造技術において様々なブレイクス低消費電力という性能向上を実現してきました。

質の最小単位である原子レベルへと到達しています。世界初の近い長さです。屈折率の大きい液体の中で露光を行う液浸リソルーが生まれ始めています。すでに量産技術として確立してい図 1 は、2000 年以降のロジックデバイスの進化を示していま

プロセッサが 10 ミクロン世代の技術で製造され 1 チップ上に約グラフィ技術を用いることで解像度を向上させていますが、十分る代表的な例の一つが、成膜・リソグラフィ・エッチング・洗浄す。初期の平面型ポリゲートでは、チャネルの移動度を向上させ2,300 個のトランジスタが搭載されていたのに対し、最新の量ではありません。などのプロセス技術を駆使することで露光装置の解像能力を補るために歪シリコンの技術が導入されました。その後、微細化に産世代である 14 ナノメートル世代の製品では 1 チップ上に 10 億加えて、パターニングにおけるフォトマスクとウェーハの位置填するマルチパターニング技術です。前述のリソグラフィとエッ伴って発生する漏れ電流を抑制するために高誘電体・メタル個を優に超える数のトランジスタが搭載されています。ゲート長合わせにも課題があります。最新のロジック・DRAM デバイス

チングを繰り返し行う「リソ・エッチ」という手法や、リソグラフィゲートの技術が導入されました。また、優れたパターニングを求はおよそ 20 ナノメートル、チャネルにあたるフィンの幅はおよそ

では、トランジスタのような論理回路を構成する素子が小さいだ

後に成膜とエッチングを繰り返す「 自己整合型 」という手法をめ、回路のデザインが 2 次元（ 2D レイアウト）から、より単純な8 ナノメートルにまで縮小されました。今後は、1 世代進むごとにけでなく、素子が複雑に配置されています。露光の位置がたっ用いることで、リソグラフィの解像能力の数倍密度が高いパター1 次元（ 1 Dレイアウト）の組み合わせへと変更されました（図 2）。

数ナノメートル、すなわち原子十数個レベルの幅で寸法を微細化た原子十数個分ずれてしまうだけで、密集した素子が正確に配ンを形成することができるようになりました。この技術は今後の45 ナノメートル世代からさらに微細化が進むと、リソグラフィのしていくこととなり、その製造においては原子レベルでばらつき線されず、加工精度の低下につながります。

世代でも応用されていく見込みです。それに加え、露光の位置解像能力を補填するマルチパターニングといった製造技術が開を制御することが求められていきます。

発されたのに加え、短チャネル効果を抑制するために FinFET 構

図 1：ロジックデバイスのトランジスタ構造の進化

平面型ポリゲート
構造イメージ図

平面型メタルゲート
FinFET（45 ナノメートル世代〜） （22 ナノメートル世代〜）

ナノワイヤ（ 5 ナノメートル世代〜）

さらに量産現場においては、確率的に必ず発生するばらつきずれの許容値を大きくする SAB（Self-aligned block）という技の問題も顕在化しています。リソグラフィとエッチングを一度し術も開発されています。材料のエッチング選択比の違いを利用か行わない工程では問題ないエラーでも、同一レイヤでリソグすることで、露光装置の性能向上に頼ることなく、必要な材料にラフィとエッチングを複数回繰り返す工程ではそれが累積し、のみ加工を施すことができるようになると期待されています。

図 2：ロジックデバイスの回路デザインの進化

図 3：NAND フラッシュメモリの進化

2D レイアウト
1 ユニットセル（SEM 像）1 D レイアウト
1 ユニットセル（SEM 像）プレーナ NAND
フラッシュ（〜 15 ナノメートル世代）

断面（SEM 像）3D NAND
フラッシュ
T. Ghani, et al.,
IEDM 2003

K. Mistry, et al.,
IEDM 2007

C. Auth, et al.,VLSI tech. 2012

R. Coquand et al.,VLSI tech. 2013

トランジスタに用いる材料や構造を変化させることでデバイスが進化
原子レベルの製造技術が求められている

原子 1 つに相当デバイスを真上から見たイメージ図

SEM 像 出典：Kelin J. Kuhn, IEDM 2007

デザインがより単純な 1 D レイアウトに変更することで、微細化が継続

集積度向上の方法が、平面の微細化から縦方向の積層へと変化東京エレクトロン アニュアルレポート 2018

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これらのパターニング手法の実現には、ALE（Atomic layerニットプロセスの製造技術のいっそうの錬磨が欠かせません。加の重要性もますます高まっていきます。当社は幅広いプロセス装etch）や ALD（Atomic layer deposition）と呼ばれるエッチングえて、各々のユニットプロセスのベストパフォーマンスの組み合わ置群を持つ強みを生かして、インテグレーション技術のソリュー、洗浄薬液におよび成膜を原子層レベルで制御する技術や（図 4）

せが必ずしも最大の歩留まりを達成するわけではないため、今後ションを積極的に開発・提供し始めています。

よってパターンが倒壊してしまうことを防ぐ乾燥技術など、各ユはユニットプロセス間の相互最適を図るインテグレーション技術

図 4：原子層エッチング（ALE）と原子層成膜（ALD）微細化の先へ

また、パターニング技術に加えて EUV という新たな露光光源の半導体の微細化は原子レベルに到達し、徐々に物理限界へと実用化が迫りつつあります。とりわけ前述のリソ・エッチを行う工近づいています。しかし物理限界を迎えようとも、半導体の性能程では、EUV を用いて同一レイヤのマスク数を減らすことで、合わ向上は止まりません。微細化とは異なる方式で、技術革新が進んでいきます。

ALE

ALDせずれが低減し、ひいては歩留まりの向上につながると期待されガスをウェーハ表面に吸着させ、ガスを排気した後表面にガスをウェーハ表面に吸着させ、ガスを排気した後表面に残った吸着物を反応させることで原子層分のエッチングを行残った吸着物を反応させることで原子層分の成膜を行う。こ

。当社は露光装置メーカーやコンソーシアムと協業ています（図 5）

メモリデバイスにおいては、2011 年に微細化可能な強誘電体う。このプロセスを必要な回数分繰り返す。のプロセスを必要な回数分繰り返す。

しながらEUV に対応したコータ/ デベロッパの開発を進め、その材料が報告された * ことで、強誘電体メモリ（FeRAM）が新型メ進捗をリソグラフィの世界最大の学会である SPIE Advancedモリの材料として期待されています。ロジックデバイスにおいてLithography で毎年報告することを通して、半導体業界におけるは、非ノイマン型という新たなアーキテクチャ（設計方式）を採用

EUV の量産採用に向けて尽力しています。このようなパターニンした脳型コンピュータや、量子力学的な現象を利用した量子コグ技術とEUV を組み合わせることで、5 ナノメートル世代以降へンピュータの研究が始まっています。脳型コンピュータは従来のの微細化への道が切り開かれつつあります。

デバイスよりも電気信号を送るためのエネルギーが小さく済む

図 5：リソ・エッチマルチパターニング工程におけるEUVリソグラフィの利点ため、デバイスの電力消費を低減すると見込まれており、ウェア

Purge

Surfacemodification(a)
Next cycle

AI(CH3) 3 pulse(b)Ligandexposure
Reaction

ALEt
2

H2 O pulse

Repeatcycle
N times

Thermal/Purge
Release

Purge
(d)

(c)

Colin T. Carver, et al., ECS J. Solid State Sci. Technol.
2015 volume 4, issue 6, N5005-N5009; doi: 10.1149/2.0021506jss

ラブルや IoT 向けの小型電子機器へ適用できると考えられています。量子コンピュータは、大量の情報を複雑に計算することに従来の多重露光：リソ・エッチ x n 回

Säynätjoki 8 May 2012, SPIE Newsroom.
DOI: 10.1117/2.1201204.004218

長けており、データセンターのような電子機器向けへの採用が2

1

露光プロセスごとに期待されています。

位置ずれ発生・Column 0 1

歩留まり低下1

3て初めて実用化されます。当社は微細化を継続する手法だけでn=3 の場合

マルチパターニング技術の種類
マルチパターニング技術には、大別して、同じレイヤでリソグラフィしたラインを切るためのカットやスペースを埋めるためのブロックとエッチングを繰り返し行う「リソ・エッチ 」という手法と、リソグラなどの、マスクのピッチ（間隔）を小さくするのに適しています。一フィ後に成膜とエッチングを繰り返す「自己整合型 」という手法が方、自己整合型マルチパターニングは、ラインとスペースの繰り返あります。リソ・エッチ手法では、露光装置の解像能力にリソ・エッしパターンのピッチを小さくするのに適しています。1 回行うと通常チを繰り返した回数分を掛け合わせた解像能力に相当するパターのリソグラフィの 2 倍、2 回行うと4 倍の解像能力に相当するパターニングを行うことができます。トランジスタと配線をつなぐコンタクニングを行うことができ、それぞれダブルパターニング（SADP）、ク

トや配線間をつなぐビア、自己整合型マルチパターニングで形成

アドラプルパターニング（SAQP）と呼ばれています。

なく、このように長期目線で求められる技術にも目を向け、単独EUV による 1 回露光： リソ・エッチ x 1 回での研究開発活動に加えて世界各国のコンソーシアムやアカデ

11

これらの新しいデバイスは、現在の半導体製造技術を応用し

1

位置ずれ解消・歩留まり向上

1

ミア、他の装置・材料メーカーと協業できるエコシステムを築き始めています。当社は、新たな製造技術の創出を通して、半導体のさらなる発展に貢献していきます。
* TS Böscke, et al., “Ferroelectricity in hafnium oxide thin films”,
Applied Physics Letters 99, 102903 (2011)

Column 02

リソ・エッチマルチパターニング：エッチングと成膜の使用は限定的

脳型コンピュータのしくみ
リソグラフィ1

コンタクトハードマスクエッチング 1

リソグラフィ2

コンタクトハードマスクエッチング 2

リソグラフィ3

コンタクトハードマスクエッチング 3

自己整合型マルチパターニング（SAMP）：エッチングと成膜を多数使用
1pp
2 SADP

脳型コンピュータは、チップの中に人間の神経細胞ニューロンを人工的に模倣して作りこむものです。人工的に作ったニューロンをシナプス学習させることでシナプスが形成され、ニューロン同士がつなが1p
4

SAQP

り、やがてニューラルネットワークが形成されます。従来の半導体デバイスと比べて省電力であるのに加え、不具合が起きた際にはニューロンチップ内に大量にあるニューロンのうちどれかが代わりに演算を芯材 A エッチング

側壁成膜 1

側壁エッチバック 1

ハードマスクエッチング

芯材 B エッチング

側壁成膜 2

側壁エッチバック2行うため、信頼性も高いと期待されています。

ニューラルネットワークのイメージ