Phase Locked Loop回路を用いたTDCの開発
名古屋大学 高エネルギー物理学研究室
M1 小野木 宏太, 臼井 主紀

ATLASミューオン検出器
25m14m

LHC加速器陽子ー陽子衝突
重心エネルギー 8TeV
ルミノシティ 1034 cm-2s-1
バンチ間隔 25ns (50ns)

ATLASのミューオン検出器(Thin Gap Chamber)

ミューオントリガー発行 -> TOFの影響+ケーブル長(7枚でcoincidenceをとる)(最大25nsの検出のばらつきが発生)

0.35プロセス(酸化膜 : 7nm, Rohm Co.)のASICを用いた遅延回路を使用
1

ATLASを用いた遅延回路
DLL
Input

Output

0131
Vcon

PLL

0131
インバーターペアの数により遅延時間が線形的に変化

Ring Oscillator
Phase
Reference Detector
Clock(20MHz)

Chargepump

Vcon

Low passfilter

Input
OutputPLL : Reference clockの周波数とRing Oscillatorの周波数を同期(Vconにより制御)

例 : NPLL~32段の時
刻み幅 = 0.76[ns]DLL : PLLで決定したVconにより１段あたりの刻み幅を決定-> 任意に遅延したInput波形をOutput

2

アップグレードに向けて遅延回路の開発
Phase 2 トリガーアップグレード
input(40MHz)0.25プロセスの遅延回路を開発(酸化膜 : 5nm, UMC Co.)

DLL

OutputVcon

遅延時間[ns](2022年、ルミノシティ: 5倍)

結果- 25[ns]以上の遅延時間- 1[ns]以下の刻み幅
Vcon[V]3

いないことから 10kGy を照射することにする。それをある程度現実的な時間内に照射できる強度を持った線源が必要である。今回は名古屋大学コバルト 60 照射室のガンマ線源を用いることにした*12 。
コバルト 60 照射室は円筒状に配置された線源からの距離で強度を調整できるようになっており、最大で1.5kGy/h 程度の強度で照射することが可能である。コバルト 60 照射室の写真を図 4.1 に載せた。図 4.1 中央に見える円筒状のものの内部に、円柱状の 60 C o の線源が 36 本並べられている。この構成によって全方位で0.25プロセス遅延回路の放射線耐性の照射試験が可能であるが、36 本の線源は全て同じ強度でないため、線源からの距離が同じでも高さや円周上のどの位置で照射するかによって 10% 程度の誤差が生じることがわかっている。今回は照射量を多めにあてることでそれに対処した。

36本の円柱状の60Coγ線照射実験
半減期 : 5.27year
β崩壊後 -> γ崩壊(1.17MeV, 1.33MeV)
図 4.1Output

DLL
PLL

遅延時間[ns]

線源 : コバルト60input(40MHz)
Referenceclock(20MHz)

コバルト 60 照射室内部の写真

計10kGy(1kGy/h)照射する
前後で遅延回路の動作を比較4.2
TEG ASIC

まずトランジスタへの TID の影響を見るために TEG ASIC の放射線試験を行う。トランジスタへのバイア
ス電圧はかけないものと、一番多く影響が出るかけ方のものを測定した。例えば NMOS で一番影響の出るバイアス電圧のかけ方は、ゲート電圧のみ 2.5V、残りのドレイン、ソース、バックゲートは 0V というかけ方になる。まずは NMOS の W=10um、L=2um のトランジスタにおいて、バイアスの影響を比較した。
（図 4.2)
黒がバイアス有り、赤がバイアス無しである。
これによって、バイアスの有無で明らかに振る舞いに違いがあることがわかる。ここから PP の放射線試験の際は、実際にかけるバイアスをかけて試験することにする。次にそれぞれのトランジスタにバイアスをかけ*12 60 C o は半減期 5.27 年で、まず β状態の 60 N i になる。

崩壊をして第 2 励起状態の 60 N i になる。その後 1.17MeV、1.33MeV の γ 線を放出して基底*ATLASの耐放射線基準値-> 1.1kGy/10years

41

結果
10kGyの放射線耐性
Vcon[V]

4

Jitterの測定

Input
OutputJitter[ps]更に刻み幅を小さくにする -> TDCの開発可能問題点 : Jitter

Input(1MHz)
Referenceclock(40MHz)

DLL

Output

PLL

立ち上がり時の時間方向のゆらぎ =Jitter

結果 -> 100ps以内(Reference-clock : 40MHz時)

遅延時間とReference clockに関係

遅延時間[ns]

Jitterを理解し、Jitterを減少させるために、コモンノイズに強い差動回路をPLLで製作する。
5

Jitter削減を目指した回路製作
PLLシングルエンド回路(0.5プロセス)
Output- インバーターペア8段(16段)

017(15)

Vcon

Ring Oscillator
ReferenceClockPhase
Detector

Low passfilter

Chargepump

PLL差動回路(0.5プロセス)- インバーターペア8段

シングルエンド回路Output

In
Vcon
Inb

Reference
Clock01
Ring Oscillator
Phase
ChargeDetectorpump

7
Low passfilter

差動回路

目的

これまでのシングルエンド回路と差動回路を0.5プロセスで制作し、比較をすることでノイズ低減によるJitterの削減を評価する。

6遅延時間[ns]Delay[ns]シングルエンド回路のリングオシレータ
動作確認
Graph
14
1210

Oscilloscope

RingOscillator

任意の出力波形を基準に取り,そこから相対的なインバーターペアの数による遅延時間を計測

8
シングルエンド86

予測値 : 0.47ns/Inverter
実験値 : 0.46ns/Inverter

4

シングルエンド16

予測値 : 0.50ns/Inverter
実験値 : 0.51ns/Inverter

2005

1015202530

Number インバータの数
of Inverter-pair7シングルエンド回路のPLL動作確認
Oscillo
scope
RingVconOscillator
Charge Low Pass
Phase
Detector pump
Filter
ReferencereferenceClock(縦: 1.0V/div)

200ns/div

output(縦: 2.0V/div)

clock(50MHz)
出力波形の確認結果- Reference clockと同期した出力波形が確認不可。
- Reference clockの周波数を5~75MHzまで変更して同様に行ったが, 変化なし.
- Vconをプローブで確認すると常に0Vで変動しない。
8発振周波数[MHz]Frequency [MHz]

Vcon値に依存したリングオシレータの発振周波数測定
8070

Phase
Detector

Ring
Oscillator
Charge Low Pass
pump
FilterOscillos
cope
電圧供給
(外部)

60
504030
シングルエンド8段
8段(シミュレーション)

201000

シングルエンド16段
16段(シミュレーション)

123456

Vcon [V]
電圧供給(外部)[V]9Delay [ns]遅延時間[ns]

差動回路のリングオシレータ動作確認
3.5

Oscillo
scope

Ring
Oscillator

32.521.51

予測値 : 0.49ns/Inverter
実験値 : 0.48ns/Inverter

0.5001234567

Number of step
インバータの数

10遅延時間[ns]Delay[ns]差動回路のPLL動作確認
7654

Ring
Oscillator
ChargePhasepump
Detector

Reference clock
Reference clock(96MHz, 1.0V/div)
Output(96MHz, 2.0/div)

Oscillos
cope

Vcon

Low Pass
Filterdelay32
予測値 : 0.65ns/Inverter
実験値 : 0.67ns/Inverter

1001234567

Numberof Inverter 11インバータの数差動回路のJitterの測定
Jitter [ps] Jiiter[ps]Graph80σ=Jitetr

7541.0〜80.7 [ps]立ち上がり 50%

7065

Outputの立ち上がり

6055504541.0~80.7[ps]0.25プロセスと同等のjitterを達成したと予測可能。

4093949596979899

100

frequency [MHz] 発振周波数[MHz]12まとめと現在の研究状況
0.25プロセス遅延回路-

1[ns]以下の刻み幅
10kGyの放射線耐性

PLLシングルエンド(0.5プロセス)-

リングオシレーターによる発振を確認
PLL動作時の出力波形確認不可

Phase Detector, Charge Pump,
Low Pass Filterに原因があると推測

PLL差動回路(0.5プロセス)-

リングオシレーターによる発振を確認
PLL動作時の出力波形を確認

0.25プロセスと同等の1[ns]以内の刻み幅, 100[ps]以内のjitterを達成

現在の研究状況
この結果を参考にして、現在0.18プロセスのTDCの開発に取り組んでいる。

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