イントロダクション
効率・力率・ノイズの改善/キーパーツの見直し

いまこそ電源回路から見直そう
編集部
いま，あらゆる分野でエネルギーの使用効率が見直されています．
エレクトロニクス技術者の仕事というと，これまで
はお客の求める仕様に応じた機能を実現し，信頼性の高いシステムを作り上げることが主題でした．しかし近年のエレクトロニクス機器では，加えて，エネルギ
ーをより上手に効率良く使うシステムにすることが強く求められています．また，常にエネルギー効率を考えることが，技術者としての重要なセンスとなってきています．
本書では電気・電子機器において省エネルギーのかなめ
要 となる電源回路…とくにスイッチング電源回路の，より効率的な設計法について，最新技術を広く詳しく紹介することにしました．

■ 理想のスイッチングは損失ゼロ
図 1 に，スイッチング電源のしくみを示すためのもっとも基本的な回路例を示します．理想スイッチによって，理想的な抵抗負荷をスイッチングする回路です．
理想スイッチとは ON 時のオン抵抗が 0 Ωで，OFF 時

電圧：小
電圧：中

IL

電圧：大
SW

HS

ON/OFFの時間比で電圧が変化する

L

VD

VL
LS

VS

RL

C

ッチングのパルス幅を広げて出力電圧を上げるように，逆に出力の負荷が軽くなって電圧が上がりそうなときは，スイッチングのパルス幅を狭めて出力電圧を下げるようにフィードバック制御するもので，一般にPWM …パルス幅変調と呼ばれる方式が多く使われています．フィードバック制御〜 PWM は，ほとんど制
御用 IC が担当します．制御用 IC の消費電力も理想的にはゼロであることが期待されています．

■ 電源回路技術を支える半導体スイッチの進歩
電源回路ではスイッチ素子がどれだけ理想素子に近づくかが大きなポイントですが，スイッチング電源用ということに限ればパワー MOSFET（以下，本書ではパワー MOS と呼ぶ）の格段の進歩で，オン抵抗にいたっては数 mΩオーダのパワー MOS が登場するま
でになりました．つまり，パワー MOS の導通損失
Pon については，Ron ＝ 10 mΩとすると 10 A をスイッチングしたとしても，Pon ＝ I 2 ・ Ron ＝ 100 × 10 mΩ＝ 1 Wとなり，TO − 220 程度のパッケージであれば少し生
暖かくなる程度の発熱で終わります．
パワー MOS はスイッチング速度も高速化されてきました．しかし，パワー MOS のスイッチング損失は少しやっかいです．高速スイッチングをしなければあまり問題ないのですが，高速スイッチは高速に使われSWの動作
ハイ側スイッチHSとロー側ス
イッチLSは別々のスイッチ．
HSとLSの同時ONが発生してしまう

ます．写真 1 は，パワー MOS をスイッチングさせた
ときのドレイン電圧 V DS とドレイン電流 I D，加えてVDS と ID の乗算値…スイッチング損失について波形を観測したものです．ターン ON/ターン OFF 時に大きな電力を消費していることがわかります．

〈図 1〉スイッチング電源の基本的なしくみ

4ん．
スイッチング電源における電圧安定化のしくみは，
図 1 において出力電圧の変化を観測し，たとえば出力の負荷が重くなって電圧が低下しそうなときは，スイ平滑された連続電圧が得られる
PWM

フィードバックのオフ抵抗は無限大，スイッチが ON するための時間…ターン ON 時間も，OFF するためのターン OFF 時
間もゼロというものです．すると，スイッチ ON 時に
流れる電流 IL は電源電圧VL と負荷抵抗 RL だけで決まり，消費する電力はすべて負荷抵抗 RL が背負い込んで，スイッチング損失というものはまったく生じませイントロダクション

いまこそ電源回路から見直そうVDS-ソース間電ドレイン-ソース間電圧
ドレインドレイン
ソース間電圧圧（VDS ）

VDS

ID（a）電流共振

ID（b）電圧共振〈図 2〉共振型電源の動作
スイッチング損失（VDS ID ）スイッチング損失

ドレイン電流（ ID ）ドレイン電流

VDS
パルス・
ジェネレ
ータ

VDD（25V）ID

IRFB16N60L（インターナショナル
レクティファイアー）による）LLC 型共振コンバータ，さらにユニークな発

RL

50Ω

CBP

1μ

50Ω

力損失もノイズも生じないという考え方です．
本書では，構成が簡単な擬似共振によるフライバッ
ク・コンバータと，薄型テレビなどの需要に支えられ発展している最新の（PFC コンバータとの組み合わせ
想で構成された電圧共振・正弦波によるオーディオ用
スイッチング電源を紹介しています．

■ 高調波発生と力率にも配慮しよう〈実験回路〉（1）パワー MOS によるスイッチング回路の波形〈写真 1〉■ ノイズ発生のないソフト・スイッチング
電源へ
写真 1 に示したパワー MOS のスイッチング損失が，言ってみればこれまでのスイッチング電源のボトル・ネックでもありました．パワー MOS のスイッチング
における V DS と I D の重なりです．理想は写真 1 における V DS と I D が重ならないことです．しかし，実際は波形の重なり…損失の発生が大きなノイズ発生となり，熱の発生となります．高速スイッチング素子を何も対策せずに普通に高速スイッチングさせると，大量のスイッチング・ノイズ…高周波輻射ノイズを発生するのです．スイッチング電源が昔から計測機器や医療機器などの高感度アナログ機器で嫌われてきたのは，
このスイッチング・ノイズに関する問題でした．
しかし，この V DS と I D の重なりをなくす技術も大きく進歩してきました．共振型スイッチング電源の技術発展です．
共振型スイッチング電源は LC 共振回路を利用して，図 2 に示すように，スイッチング素子における電圧スイッチングと電流スイッチングのクロスする領域
によって，ゼロ電圧スイッチング… ZVS あるいはゼ
ロ電流スイッチング… ZCS と呼ばれますが，いずれもハードな領域でのスイッチングを避け，電流波形を共振，あるいは電圧波形を共振させ，ソフトな領域でスイッチングするという方式です．電力損失の発生は（電圧VDS ×電流 ID）で生じますが，電圧あるいは電流のいずれかがゼロの領域でスイッチングさせれば，電スイッチング電源の選択あるいは実現において，一番の技術的注目点は電力の変換効率です．しかし変換効率は先達のたゆまぬ努力によって，現在では DC −DC コンバータでは 90 ％以上，AC − DC コンバータでも 90 ％に近い変換効率が実現されるようになってきました．
しかし，ここで注目しておくべき事項があります．
力率についてです．
電子機器を動かすエネルギー…電力は，発電所・変電所・柱上トランスをへて，事務所や各家庭に配られてきます．また，電力は AC …交流で送られてきて，各家庭には家屋の入口に電力量計を配して使用電力が計量され，課金されることになっています．
このとき，電力使用料金の課金対象となる電力と，電力会社が送出している電力との間には，少なくない違いがあることはご存じだと思います．電力会社が送出している電力は皮相電力と呼ばれ，電力量計が計量している電力は有効電力と呼ばれています．そして，皮相電力に対してどれだけ電力が有効に使われているかを表すのが力率と呼ばれるものです．
もし，効率 100 ％の電力変換器…スイッチング電源があったとしても，力率がたとえば 70 ％しかなければ，（電力会社から見た）電源効率は 70 ％しかないことと同じになってしまいます（電力会社は有効電力に対する課金しかしないので，電力の需要家は直接気にならないかもしれないが…）．
幸いなことに，配電線への高調波対策の一環として電源回路に高調波発生を抑制する力率改善コントローラ（PFC）を備えることが要求されてきました．若干の費用増にはなりますが，スイッチング電源のマナーとして広く普及してもらいたい技術です．

5

VCC

15

Vref
Vref

オシレータ

T

I N− 1
I N＋ 2

コンパレータ9

Vref

4
電流リミット＋5
電流リミット−シャット・ダウンGND

コレクタ1
11 エミッタ1
13
コレクタ2
14
エミッタ2
3
発振出力

Vref

Vref

基準出力

12
T

Vref

6
RT
C 7

補償

16

基準電圧

エラー・アンプ

10
8

1k

10k

（2）PWM コントローラのオリジン… SG3524 の構成〈図 4〉■ 安全性・信頼性への配慮と多機能化
図 4 はスイッチング電源用 IC のうち，ハーフ・ブ
リッジ出力型 IC のオリジンともいえる PWM コント
ローラ SG3524 の構成です．スイッチング電源を構成するための回路機能が過不足なく搭載されていることから，現在でも一部では使用されているようです．ところが，このようなデバイスも現代から見ると，不足している機能があります．それが，安全性や信頼性を確保するための機能です．
近年のデバイスで著しく改善されてきたのが，シス
テムの安全性や信頼性へ配慮した機能で，これらがスイッチング電源用 IC の中に収納され，機能が充実してきました．ほとんどのスイッチング電源コントロー
ル IC に以下の機能が搭載されています．
¡ UVLO …低電圧ロックアウト機能¡ 遅延スタート機能¡ ソフト・スタート機能¡ 過熱シャット・ダウン機能¡ 過電流シャット・ダウン機能¡ 過電圧シャット・ダウン機能¡ 軽負荷時の省エネ対応モード

信頼性重視ということは当然としても，アナログ IC…スイッチング電源コントロール IC といえども高集積化があまり苦にならない時代になったということでしょう．

■ 多機能化の行き着くところは？
電源回路に前述のような多機能が要求されてくるということは，回路のディジタル化あるいはソフトウェ
ア・プログラマブル化が進みつつあるということともけっして無関係ではなさそうです．デバイス応用技術のブレークスルーがあっという間に広く蔓延してしまうことは，過去の多くの事例が証明しています．
DSP やマイコンを利用したディジタル信号処理電源技術はまだ試用段階の気配ですが，開発環境は整ってきています．
カルチャーの異なる世界でもあるので，そろそろキャッチアップの準備にかかっても良いのではないか…ということで，ディジタル制御電源の試用についても紹介することにしました．
＊
本書が，少しでも電気・電子機器の電源回路設計に役立ち，省エネルギー等へ貢献することによる技術者として誇り，
喜びが増幅されることを願っております．

¡ 他デバイスとのスイッチング同期などです．
とくに低電圧ロックアウト機能は，必ずしも入力電圧がキリッと立ち上がらない可能性のある産業用機器
や自動車用などでは欠かせない，入力電圧が一定電圧に達するまでは出力を OFF しておく回路機能です．

6

イントロダクション

いまこそ電源回路から見直そう

B 引用文献 B（1）稲葉 保，連載「低ノイズ＆高効率パワー回路の実験」，ハード・スイッチングの弱点とその克服，トランジスタ技術，
2004 年 2 月号，CQ 出版社．
（2）ST マイクロ，SG3524 データシート．

第一部 スイッチング電源設計の基礎知識

第１章
スイッチング電源・高性能化のメイン・デバイス

パワー MOS FET の最新動向と応用のポイント
山川 功/横田 誠/来島 正一郎
Isao Yamakawa/Makoto Yokota/Shoichiro Kurushima

スイッチング電源のメイン・デバイスがバイポー
ラ・トランジスタからパワー MOS FET に転換してが優位であり，現在は中心的に使用されています．
扱う電力やスイッチング周波数により最適なパワー

二十数年にはなるでしょうか．パワー MOS FET がスイッチング素子のメインとなった理由の大きくは，マイコンやメモリなどディジタル IC のメインが半導体が分かれますが，スイッチング電源におけるス

CMOS（Complementary MOS）となって大きく発展したことと無関係ではありません．
スイッチング電源におけるメイン・デバイスがパワ
ー MOS である時代はまだ続きそうです．東芝のパワー MOS FET を例に技術動向と応用のポイントを紹介します．

イッチング素子としては高速スイッチング性能，広い
安全動作領域，簡易なドライブ回路などの特徴からパワー MOS が最適であり，広く採用されています．
● パワー MOS の開発動向
パワー MOS の開発動向はニーズによりいろいろですが，整理すると以下のようになります．
s 進む低オン抵抗化

スイッチング用パワー・デバイスのあらまし

パワー MOS の ON 状態での導通抵抗を表すオン抵
抗の削減は，動作損失を下げるためのもっとも重要な
開発テーマとして取り組まれてきました．おおむね耐● パワー・デバイスの種類と適用領域
スイッチング用パワー・デバイスは，半導体プロセスと設計技術の進展に伴い，大幅な性能改善が進んで

圧 100 V 以下の低耐圧タイプでは，トレンチ・ゲート
構造が積極的に採用され，半導体チップ表面近傍部の抵抗を大幅に削減，さらに微細加工技術のデザイン世
代ごとに低オン抵抗化が進行しています．図 1 に示す
ように，この 10 年程度で単位面積当たりのオン抵抗
は 50 %以下となっています（東芝における耐圧 40 V
系パワー MOS の例）．

います．パワー・デバイスの名のとおり，大電力を扱うことから，デバイスの性能が直接的に機器のエネル
ギー効率，消費電力などへ影響し，省エネ，CO2 削減など環境にとっても重要なデバイスとなっています．
スイッチング用パワー・デバイスは，ON/OFF 制

一方，耐圧 250 V 以上の中高耐圧パワー MOS にお御を電圧か電流か，電流キャリアが正孔または電子の1 種（ユニポーラ）か 2 種（バイポーラ）かなどにより，
表 1 に示すように大別されます．メガワット・クラス，の大電力用途に適する GTO（Gate Turn−off Thyristor）

いてもオン抵抗の低減は進行していますが，全体の抵抗に占める N-ドリフト層の抵抗分が大きく，さらなる低減は原理的に困難になってきています．そこで後〈表 1〉代表的なパワー・スイッチング素子
基本構造

電圧駆動型

ユニポーラ・タイプ

パワー MOS FET

バイポーラ・タイプ

IGBT

電流駆動型
̶
（注）

BJT ，GTO，
サイリスタ

（注）
；バイポーラ・ジャンクション・トランジスタ

述の新しいスーパージャンクション構造を採用するこ

1.2

Ron・A の低減率
（第2世代で基準化）

比較的単純な AC 制御，ソフト・スタート回路などに使用されるサイリスタなどの電流制御型デバイスの例もありますが，やはり制御の簡単なパワー MOSFET（以下，パワー MOS と呼ぶ），IGBT（Insulated Gate
Bipolar Transistor）に代表される電圧制御型デバイス

1
0.8
0.6
0.4
0.2
0

第2世代

第3世代

第4世代

次世代

〈図 1〉40 V パワー MOS の単位面積あたりのオン抵抗変化

スイッチング用パワー・デバイスのあらまし

7

とで，オン抵抗を一気に 1/3 程度まで低減することが実現しました．
s もちろん低容量化もパワー MOS をターン ON/ターン OFF させるため

中高耐圧用パワー MOS とスーパージャンクション
AC − DC コンバータは，数十〜百数十 W の携帯電話やノート PC のチャージャ/アダプタ，数百 W の出には，電極間容量成分を充放電させる必要があり，高速スイッチング，ドライブ電力の削減には，その容量成分の削減が重要です．図 2 に示すように Ron ・ Ciss，
Ron ・ Qsw などの性能指数を用いて，その低減を新世
代品開発時に実現しています．

力を必要とする薄型テレビ，パソコンやゲーム機といった家電機器，さらには数 kW の産業用機器などに必ず搭載されています．これらのセットの電源高効率化のために進歩してきた中高耐圧パワー MOS の開発動向を紹介します．

s 小型化に向けて…パッケージの改善
電子機器の小型・薄型化の動向に伴い，高密度実装
対応・低背化への要求が高まっています．小型表面実装パッケージで裏面に放熱フィンを設置し，実装基板● 中高耐圧パワー MOS の主な用途
AC ラインに接続される（絶縁型）
AC− DC コンバータ
は，ワールド・ワイド対応を見すえると，AC85 〜 265 V

面への放熱により許容損失を増加させたパッケージが．
広く普及してきました（例； SOP − Advance）
低オン抵抗化の進行とともにパッケージ外部端子とチップ間の接続方法も見直され，通常の細い金属線（ボンディング・ワイヤ）の代わりに金属板（ストラッを整流した直流電圧…最大 400 V 程度を扱うことにな
ります．力率改善（PFC:Power Factor Correction）回路や，フライバック・コンバータ，フォワード・コン
バータ，共振コンバータ，フル・ブリッジ回路といっプ）
またはリボンによる接続が使用されてきています．
SOP 系パッケージでは 1 〜 2 mΩ程度のオン抵抗改善が確認されています．この接続方法により，放熱効果，
ピーク電流耐量も改善します．

た構成の中で使われるのが一般的です．
パワー MOS の性能指標（FOM ： Figure of Merit）の一つとして， R on ・ A（単位面積あたりのオン抵抗）があります．この R on ・ A はパワー MOS の単位面積あたりのオン抵抗を現しており，小さいほうがより高性能なパワー MOS ということになります．
図 3 に 500 V 耐圧パワー MOS をモチーフに，第 1世代（π− MOS）から最新世代（π− MOS Ⅶ）までの

s 環境負荷への対応
有害物質の使用規制から外部端子に使用されるはんだの無鉛化，パッケージ材料の見直し（ハロゲン系有害物質の削除）が進んでいます．

120

500V系デザイン

100

Ron・A 比率［％］RDS（ON）×QSW の指標

VDSS ＝30V/SOP8のとき低損失化を実現

80
60
40
20
0

第2世代

第3世代

第4世代

第5世代

〈図 3〉500 V 系パワー MOS の Ron ・ A の変遷〈図 2〉低オン抵抗・低容量化のトレンド
ソース

ゲート

P

ソース

n＋

n＋
n−

第1世代 第3世代 第4世代 第5世代 第6世代 第7世代
（最新世代）

P
P

n＋

ゲート

n＋

n＋
n−
n＋

ドレイン

ドレイン

（a）スーパージャンクション構造（b）二重拡散構造〈図 4〉スーパージャンクション構造と二重拡散構造

8

第 1 章 パワー MOS FET の最新動向と応用のポイント

P

100

12％低減

80
60
40

二重拡散
MOSFET

シリコン
（Si）
限界

スーパー・
ジャンクションMOSFET

20

Ron ・A の改善度［％］

90
80
70

75％低減

60
50

100

88

40
30
20

25

10
0
0

200

400

600

V（BR）DSS ［V］

800〈表 2〉二重拡散構造の Ron ・ A の比率内訳（シミュレーション値）

Rch

100 V 600 V 1000 V

RJFET

チャネル抵抗
2.6 %
Rch

1%

0.3 %

Rdrift

JFET − n 抵抗
24 %
RJFET

18 %

14 %

ドリフト抵抗72 %Rdrift

81 %

86 %

Rsub

基本抵抗
Rsub

π-MOSⅥ

π-MOSⅦ世代

DTMOSⅡ〈図 6〉現行π− MOS VI を 100 としたときの Ron ・ A の改善度

〈図 5〉Ron ・ A −耐圧相関（シミュレーション値）

耐圧系

0

1000

1.4 % 0.1 % 0.03 %ドレイン電流密度［A/cm2］

オン抵抗 Ron・A［mΩ・cm2］

100

400
350
300
250
200

て，50 %程度改善しています．

DTMOSⅡ
TK15J60U

π-MOSⅥ
2SK3911150
100

素子オン抵抗100 % 100 % 100 %Ron ・AFOM の性能改善比率を示します．
最新世代「π− MOS Ⅶ」では，第１世代と比較しVGS ＝10V
TC ＝25℃

50
0
0

5
10
15
20
ドレイン-ソース間電圧 VDS［V］

25〈図 7〉電流密度−ドレイン−ソース間電圧 VDS 比較

フト層抵抗と比例関係にあるため，二重拡散構造における Ron ・ A の大幅な改善を見込むことは難しいとされていました．
これに対してスーパージャンクションと呼ばれる構● 新構造「スーパージャンクション構造」の出現最新世代で性能が約 2 倍まで改善してきたことになりますが，従来型パワー MOS は二重拡散構造と呼ばれ，今後大幅な性能改善を見込むことが難しくなってきました．
そこで登場してきたのが，1988 年に D. J. Coe によって（1）発明された新構造「スーパージャンクション構造」と呼ばれるものです．ここ数年で，スーパージャンクション構造を採用したパワー MOS が広く市場で流通するようになってきました．ここでは従来型パワー
MOS …二重拡散構造と新構造スーパージャンクショ
ン構造について説明します．
スーパージャンクション構造は従来の二重拡散構造に対して，図 4 に示すように，ドリフト層（n −層）内にチップに対して垂直方向に p 層/n 層を周期的に配置した構造です．
二重拡散構造パワー MOS の Ron ・ A は，表 2 に示す
ように，ドリフト抵抗全体の 80 %以上を占めており，
このドリフト抵抗を下げることが性能改善になります．しかし，MOS の耐圧はシリコン固有の臨界電界とドリフト層濃度で決定され，ドリフト層濃度がドリ

造は，p 層/n 層を周期的に配置することで，ドリフト層内の電界分布を均一にし，ドリフト長と濃度を最適化することができ，大幅に Ron ・ A を改善することができます．図 5 からわかるように，600 V 耐圧パワー
MOS でシリコン限界の Ron ・ A が 50 mΩ･cm2 であるのに対し，スーパージャンクション構造を適用することで，20 mΩ･cm2 を実現することができます．つまり，スーパージャンクション構造のパワー MOS は，
2.5 倍高性能なパワー MOS であるということができます．
● スーパージャンクション MOS の Ron ・ A
スーパージャンクション・パワー MOS の製品としての Ron ・ A の改善を図 6 に示します．スーパージャ
ンクション・パワー MOS … DTMOS Ⅱシリーズは，
現行のπ− MOS Ⅲシリーズに対して Ron ・ A が 75 %の低減，つまり 4 倍の高性能パワー MOS となっています．
また，スーパージャンクション・パワー MOS は従来のパワー MOS と比較してチップ面積が 1/4 と大幅に小さくなっているため，電流密度でも図 7 に示すように，3 〜 4 倍高電流密度の電流を流すことができます．

中高耐圧用パワー MOS とスーパージャンクション

9

〈表 3〉二重拡散型パワー MOS 2SK3911 とスーパージャンクション・パワー MOS TK15J60U の特性比較

項 目
ゲート漏れ電流
ドレインしゃ断電流

記 号
±IGSS

IDSS

ドレイン-ソース間
降伏電圧

V（BR）DSS

ゲートしきい値電圧

Vthドレイン-ソース間オン抵抗

RDS（ON）

ゲート入力電荷量

Qg

入力容量
帰還容量
出力容量

Ciss
Crss
Coss

準方向電圧
（ダイオード）

VDSF

シリーズ
製品名
定 格
測定条件
VGS ＝（注），VDS ＝0V
VDS＝600V，
VGS ＝0V

DTMOS II
TK15J60U
600V・15A/TO-3P（N）
最 小 標 準 最 大
―
―
±1
―
―
100

最 小
―
―

標 準
―
―

最 大
±10
500

単 位
μA
μA

ID ＝±10mA
VGS ＝0V

600

―

―

600

―

―

V

3.0

―

5.0

2.0

―

4.0

V

―

0.24

0.3

―

0.22

0.32

Ω

―

17

70％低減

60

―

nC

―
―
―

950
47
2300

70％低減
―
―
65％低減

4000
80
1400

―
―
―

nC
nC
nC

―

―

1.7

―

−1.7

V

VDS＝10V，ID ＝1mA
VGS ＝10V
ID ＝50％定格
VDD ＝400V，VGS ＝10V
ID ＝定格電流

VDS ＝10V
VGS ＝0V
f ＝1MHzIDR ＝定格電流
VGS ＝0V

πMOS-VI
2SK3911
600V・20A/TO-3P（N）―（注）測定条件はそれぞれ下記のとおり
TK15J60U： VGS ＝±30V
2SK3911： VGS ＝±25V
VGS：2V/div

VDD ＝400V

RL＝27Ω

17nC

DUT

IG ＝2mA（a）試験回路および試験条件

VGS：2V/div

58nC

I D：10A/div

I D：10A/div

VDS：100V/div

VDS：100V/div

Qg：10nC/div

Qg ：10nC/div（b）TK15J60U（c）2SK3911〈図 8〉ゲート入力電荷量の比較● スーパージャンクション vs 従来パワー MOS
では，V（BR）DSS ＝ 600 V，RDS（ON）＝ 0.2 Ω（標準値）の同等定格品同士で，二重拡散型とスーパージャンク
ション・パワー MOS の特性を比較してみましょう．
表 3 にその比較データを示します．
スーパージャンクション・パワー MOS の最大の特徴は，同一定格で比較すると低いゲート入力電荷量です ． 図 8 に示すように ，二 重 拡 散 構 造 と 比 較 し て
70 %程度低くなっています．そのため，スーパージ

拡散パワー MOS と比較して高くなります．そのため，高いターン OFF サージが発生する可能性があり，使用に当たっては注意が必要です．

ャンクション・パワー MOS は同一ドライブ条件下では，図 9 に示すようにスイッチング・スピードが速くなります．結果，たとえば AC − DC コンバータのPFC 部に適用した場合，スイッチング損失が低減したことで，効率としては 0.5 %程度の向上が確認できています（図 10）．
しかし，このようにスイッチング・スピードの早いデバイスは，スイッチング時の dVDS /dt が従来の二重● スーパージャンクション・パワー MOS の将来
表 4 に DTMOS Ⅱシリーズ・スーパージャンクショ
ン・パワー MOS のラインナップを示します．
中高耐圧パワー MOS の新しい構造として誕生した
スーパージャンクション・パワー MOS ですが，今後

10

第 1 章 パワー MOS FET の最新動向と応用のポイント対策としては，ゲート直列抵抗の値を変更することでターン OFF サージを低減することができます．また図 11 に示すように，ドレイン−ソース間にスナ
バ・コンデンサを追加することでも，効果的にdVDS /dt を低減することができます．

のさらなる特性改善の手法としては，p 層/n 層の横方
向周期
（ピッチ）
の微細化とドリフト層の高濃度化により，図 12 に示すように，さらに低 Ron ・ A を実現する

t ：200ns/div

t ：0.1μs/div

VDD

VGS ：10V/div

VGS：5V/div＝400V

VGS ＝＋10V/0V

VDS ：100V/div
ゲート・ドライブ条件：
RG（on）＝47Ω
RG（off）＝10Ω

dv/dt ＝5.0V/ns V ：100V/div
DS
CDS

RG

Eoff ＝12.8μJ

条件：VDD ＝400V，ID ＝2A
VGS ＝＋10V/0V
RG ＝10Ω，25℃

ID ：2A/div（a）TK15J60U

ID：2A/div（b） C ＝なし

（a）試験回路t ：200ns/div

VGS ：10V/div
dv/dt ＝4.1V/ns

VDS ：100V/div
ゲート・ドライブ条件：
RG（on）＝47Ω
RG（off）＝10Ω

dv/dt ＝3.4V/ns

Eoff ＝32μJ

Eoff ＝22μJ

ID ：2A/div（b）2SK3911（c）C ＝118pF〈表 4〉スーパージャンクション構造 DTMOS II シリーズ製品のラインナップ949392
効率 η［％］（d） C ＝235pF〈図 11〉ターン OFF 損失におけるドレイン−ソース間のスナバ・コンデンサへの依存（評価素子：スーパージャンクション・パワー MOS TK20A60T）〈図 9〉ターン OFF 波形の比較（PFC回路：360 W
出力時）

TK15J60U

91

定

格

90
89

600V・12A/0.4Ωmax

2SK3911

88
87
86
85
84
0

600V・15A/0.3Ωmax
50

100

150 200 250
出力電力［W］

300

350

400

〈図 10〉PFC 回路における変換効率の比較

600V・20A/0.19Ωmax

ことができると考えられています．
さらに将来デバイスとしては，シリコン・カーバイド（SiC）や窒化ガリウム（GaN）といったワイド・バン
ドギャップ化合物半導体があげられます．これらの素子に関しては学会で多く発表が行われており，今後ますます研究開発が進み，製品化されていくものと予想

600V・40A/0.08Ωmax

型 番
TK12A60U
TK12D60U
TK12X60U
TK12J60U
TK15A60U
TK15D60U
TK15X60U
TK15J60U
TK20A60U
TK20D60U
TK20X60U
TK20J60U
TK40J60T

パッケージ
TO-220SIS
TO-220（W）
TFP
TO-3P（N）
TO-3P（N）
TO-3P（N）
TFP
TO-3P（N）
TO-220SIS
TO-220（W）
TFP
TO-3P（N）
TO-3P（N）

しています．
TFP

同期整流用低耐圧パワー MOS● DC − DC コンバータでは同期整流が一般化
パワー MOS の特性改善および低価格化により，現在では同期整流方式の DC − DC コンバータが一般的

TO-220（W） TO-220SI S

TO-3P（N）（注）
パッケージ写真は参考のためのもので型番と一致していない

同期整流用低耐圧パワー MOS

11

オン抵抗 Ron・A［mΩ・cm2］

100
Si限界

80

二重拡散
MOSFET60

スーパー
ジャンクションMOSFET40

横方向ピッチ（広い）

20

横方向ピッチ
（狭い）

0
0

200

400
600
耐圧 V（BR）DSS ［V］

800

1000

〈図 12〉スーパージャンクション・パワー MOS の将来展望（シミュレーション値）
30

Nch , VDSS ＝30V

Qg

第3世代

10

VSS［V］QSW［nC］

第2世代

第4世代

5

Vth

3
1
1

Qgs 1

Qsw

Qdd

次世代
3

5

10

RDS（ON）［mΩ］（a）RDS（ON）-QSW

3050Qg［nC］（b）ゲート電荷量とは〈図 13〉オン抵抗−ゲート容量のトレードオフ

なものとなり，幅広く電子機器で使われています．
DC − DC コンバータに対しての下記要望事項が高まるなか，パワー MOS に対してもさらなる特性改善，小型化，低価格化が求められています．DC − DC コン
バータへの要望事項を整理すると，¡ 省エネルギー/バッテリ長時間駆動¡ 大電力対応¡ 小型化/薄型化¡ 高速応答性¡ 低ノイズ¡ 低価格化

ここでは，これら相反する要望事項に対応するパワー MOS の開発動向について，シリコン・チップの特性改善，パッケージの改善，および複合化/集積化の三つの内容について，それぞれその効果（電源に与えるメリット）を明確にしながら紹介します．
● オン抵抗−ゲート容量のトレードオフ改善
一般にパワー MOS の単位面積あたりのオン抵抗
は，MOSFET セルの集積度を上げることで低減可能ですが，反面，集積度アップはゲート容量の増大につながり，スイッチング特性の悪化を招きます．これら

12

第 1 章 パワー MOS FET の最新動向と応用のポイント

両特性は，図 13 に示すようにトレードオフの関係にあり，FOM（Figure of Merit）として指標化され，この指標でパワー MOS の特性を理解することができます．ただし，実際にはメーカあるいはプロセスによって異なる条件もしくは内容である場合もあり，比較には注意が必要です．
また，ゲート電荷量の低減はとくに軽負荷時のドラ
イブ損失の低減として効果があるだけでなく，スイッ
チング時間の短縮によりデッド・タイムが短い設定においても貫通を避けることができます．
s 効果（1）：損失の改善図 14 にノート PC などに使われている MPU コア用
VRM の回路概要とその動作波形を示しますが，素子を見直すことでトレードオフが改善されています．
¡ ハイ側パワー MOS の Rds（on）低減 ⇒ 導通損失低減
Crss 低減 ⇒ スイッチング損失低減¡ ロー側パワー MOS の Rds（on）低減 ⇒ 導通損失低減
Qg 低減 ⇒ ドライブ損失低減，デッド・タイム不足
による貫通防止s 効果（2）：コストの低減
同レベルのオン抵抗を実現する場合，評価係数
FOM が小さい製品ほどチップを小さくすることがで
き，製品コストを低減することができます．

ハイ側
パワーMOS

VCC

Ids（HS）

S

D

Vin

Vout

Ids（LS）

G

ISBD
SBD

コントロール
IC

C

MPU

ロー側
パワーMOS（a）同期整流回路

T

ton（HS）
Vgs（HS）

ton（LS）
Vgs（LS）
ハイ側パワーMOSターンON損失

ハイ側パワーMOS導通損失

Vds（HS）
ハイ側パワーMOSターンOFF損失

Ids（HS）

デッド・タイム・ダイオード損失

ロー側パワーMOSセルフ・ターンON損失

Ids（LS）
ISBD
Vds（LS＋SBD）
デッド・タイム1 ロー側パワーMOS導通損失（b）同期整流タイムチャート

デッド・タイム2〈図 14〉同期整流方式 DC − DC コンバータの基本回路と動作波形

（V，A）

Q1
ハイ側

I disp ＝C

dV
dt

L
Lx

3.0

Q2
（V）

Cgd

4.0
2.0
0
−2.0
−4.0
−6.0
−8.0

ロー側

Cgs

2.0

Cgd へ流れる
変位電流発生（4）（3）

Vgs（LS）

I ch（LS）

I bd（LS）
Vds（HS）

1.0（5）

Vds（LS）（1）（2）

Lx di /dt

0.0
−1.0

（a）シミュレーション回路（b）動作波形t（1）ハイ側パワーMOSターンON（2）大 dV /dt がロー側パワーMOSに印加（3）Cgd とCgs へ流れる変位電流発生（4）変位電流によるCgs へのチャージ（5）Vgs ＞Vth となりロー側パワーMOSのターンON（貫通電流 I ch の発生）

〈図 15〉セルフ・ターン ON の発生メカニズム● セルフ・ターン ON に貫通電流の発生

電子機器の小型・薄型化に伴い DC − DC コンバー

同期整流は高効率化のための欠かせない回路技術ですが，デバイスの高速化に伴い，図 15 に示すようなセルフ・ターン ON と呼ばれる現象を生じるケースがあります．この現象による貫通電流の発生は効率を悪化させるばかりでなく，熱暴走による素子破壊につな

タの動作周波数の高周波化が進んでいます．結果，必然的にパワー MOS のスイッチング時の dv /dt は増大がることがあるので注意が必要です．

くなってきています．

し，またデッド・タイム（ハイ側素子とロー側素子がどちらも OFF 状態である期間）も短くなる傾向にあり，このセルフ・ターン ON 現象を抑止する必要が高同期整流用低耐圧パワー MOS

13

● rg（内部ゲート抵抗）の低減
外部端子と実際のパワー MOS ゲートとの間には，
内部ゲート抵抗 r g と呼ばれる直列抵抗が，わずかですが存在します．この抵抗 rg は，パワー MOS のスイ
ッチング特性に影響を与える項目としてだけでなく，同期整流におけるロー側素子において，前述のセル
フ・ターン ON 現象に影響を与える重要特性として着目されています．素子のデータ・シート上に記載されている標準値の低減だけではなく，ばらつき範囲の改善も重要な課題となっています．たとえば東芝の低耐圧パワー MOS のうち，高速スイッチング用途向け製品については r g 低減デザインが採用されており，ばらつき範囲も小さく管理されています．

また，DC − DC コンバータにおいては，パワー MOSの rg だけでなく，ドライバ IC の出力インピーダンスも重要です．通常，オシロスコープでプローブを使用して観測している VGS 波形（図 16 の Vgs1）は，実際のパワー MOS にかかっている VGS 波形（図 16 の Vgs2）とは異なっていることを，あらかじめ認識しておく必要があります．
s 効果（1）：ハイ側素子のスイッチング損失改善¡ rg 低減 ⇒ スイッチング時間短縮 ⇒ スイッチング
損失の改善
ただし，この改善に伴いロー側素子のドレイン-ソース間に印加される dv / dt は高くなるため，セルフ・ターン ON が発生しやすくなります．また，ノイズも増大することにつながるので注意が必要です．
s 効果（2）：ロー側素子のセルフ・ターンON現象の抑止¡ rg 低減 ⇒ ロー側素子の Vgs 電位上昇抑止 ⇒ セル
フ・ターン ON 現象の抑止
図 17 に rg 低減の効果…シミュレーション波形を示します．

D
ドライバ I C

Rg

パワーMOS

rg

G

Vgs 2

Vgs 1
S

Rg ＋rgVgs 1 ＝Vgs 2 ×
Rg〈図 16〉rg によって本当のゲート電圧が見えない
3.0● ロー側パワー MOS Cgd /Cgs 比の低減
同期整流におけるロー側パワー MOS に，ゲート−
3.0

Vds（LS）

2.0

VLx

Vgs（LS）

［V，A］

［V，A］

2.0

Vds（LS）

1.0

I disp（LS）

Vgs（LS）
1.0

VLx

I disp（LS）

0.0

0.0

I bd（LS）

I ch（LS）

−1.0

−1.0

t ［s］
（a）相対内部ゲート抵抗 rg ：1

I bd（LS）

I ch（LS）
t ［s］（b）相対内部ゲート抵抗 rg ：0.5

〈図 17〉rg 低減の効果
3.0

3.0

Vds（LS）

2.0

Vgs（LS）

VLx

［V，A］

［V，A］

2.0

1.0

I disp（LS）
0.0

−1.0

1.0

Vgs（LS）

VLx

I disp（LS）

0.0

I bd（LS）

I bd（LS）

I ch（LS）

−1.0

t ［s］
（a）相対 Cgd ：1

I ch（LS）
t ［s］（b）相対 Cgd ：0.65〈図 18〉Cgd /Cgs 低減の効果

14

Vds（LS）

第 1 章 パワー MOS FET の最新動向と応用のポイント

ドレイン間容量 C gd とゲート−ソース間容量 C gs の比が小さい素子を適用することでセルフ・ターン ON 現象を抑止する効果があります．
ただし Cgd /Cgs 比が小さくても，Cgs が大きい製品の場合は，ドライブ損失の増大や Qg 大に伴う長いデッド・タイムの設定が必要となるなどのデメリットに

生インダクタンスの存在によって発生するスパイク電圧など，ドレイン−ソース間に最大定格を超える過電圧が印加され，パワー MOS がブレーク・ダウンする
モードがアバランシェ現象です．
アバランシェ状態において素子の破壊限界（温度やエネルギー， dv / dt ）を超えると，素子の破壊につながります．現在のパワー MOS では，保証項目として
データ・シート上に記載されるほどの重要項目の一つも注意が必要です．
s 効果：ロー側素子のセルフ・ターン ON 現象の抑止¡ Cgd /Cgs の低減⇒ ゲート・ミラー容量への偏移電流を低減 ⇒ Vgs 上昇を抑止 ⇒ セルフ・ターン ON 現
象の抑止
図 18 に Cgd /Cgs 低減の効果…シミュレーション波
形を示します．なお，本計算は Cgd をパラメータに効果を検証しました．

です．
デバイス・メーカは最適な素子デザインにより，ほかの特性を犠牲にすることなく耐量を向上しています．
● 最新世代パワー MOS による効率改善例
図 20 に東芝における旧世代品と最新世代品の効率比較データを示します．旧世代品に比較して，重負荷時の効率が約 3 %改善されていることがわかります．

の最適化● Vth（ゲートしきい値電圧）
ロー側素子のしきい値電圧 Vth レベルは，セルフ・ターン ON 現象の発生に影響します．もちろん Vth が高いほうがセルフ・ターン ON は発生しにくいわけです．一般に Vth とオン抵抗には比例関係があり，同一デザインであれば Vth の高いものほどオン抵抗は高くなる傾向にあります．したがって，闇雲に Vth の高い製品を選べばよいわけではありません．また，Vth は
図 19 に示すように負の温度特性をもっているので，高温条件下では Vth が低下することを考慮することが必要です．

パッケージの改善● 小型化と放熱性の向上の両立
ノート PC などに使われる MPU 用 VRM は，MPUの電力アップに伴う大電流化が進み，それに使用されるパワー MOS も大電力対応が求められています．一方でノート PC は小型・薄型化が進み，メイン基板上の電源回路も高密度実装されることとなり，大電力を扱うパワー MOS にとっての放熱条件はますます厳し
くなっています．
このような課題を解決するパッケージとして，図 21に示すように素子の内部金属フレームがドレイン端子
として裏面に露出し，放熱板としても機能するタイプのフラット・パッケージが主流になりつつあります．

● アバランシェ破壊耐量の向上

2.5
2
1.5

〈図 19〉ゲートしきい値電圧の温度特性

ロー側

90
86
84
82

12.1mΩ

5.0nC

78

TPCA8030-H 5世代

9.6mΩ

5.0nC

TPCA8019-H 5世代

3.1mΩ

15.5nCTPCA8028-H 6世代

2.3mΩ

20.0nC76740（a）使用したデバイス

TPCA8030-H（1p）＋TPCA8028-H
（1p）

88

TPCA8023-H 5世代

＠Vgs ＝4.5V ＠Vgs ＝10V5m

〈図 21〉SOP Advance パッケージ〔㈱東芝〕

Qsw（typ）

世代mm

Ron（typ）

パワーMOS
ハイ側

6m

1 ソース接地VDS ＝10V
0.5 Id ＝1mA
パルス測定
0−80 −400
40 80 120 160
周囲温度 Ta ［℃］
効率［％］

ゲートしきい値電圧 Vth ［V］

パワー MOS のインダクタンス… L 負荷スイッチン
グにおけるターン OFF 時のフライバック電圧や，寄80
TPCA8023-H（1p）＋TPCA8019-H
（1p）

5

10

15

Iout［A］

2025（b）効率の比較〈図 20〉旧世代品と最新世代品の効率比較データ

パッケージの改善

15

また，3.3 × 3.3 mm 程度の比較的小型のパッケージにも同様の構造が適用され，一般的な 5 × 6 mm のSO − 8 パッケージと同等の許容損失を実現し，機器の小型化に貢献しています．
図 22 はパワー MOS のパッケージ動向についてまとめたものですが，従来のパッケージ群より単位実装面
積あたりの許容損失が向上していることがわかります．
● パワー MOS のもっている温度特性
パワー MOS には下記に示すように温度変化を伴う特性変化があります．そのため，高放熱パッケージを● パッケージ抵抗の低減
素子（チップ）の集積度向上に伴い，パワー MOS のオン抵抗は大幅に改善されており，オン抵抗 mΩの製品が一般的になっています．しかし，さらなるオン抵抗低減のためにはチップの改良だけでなく，パッケージの低抵抗化も重要な課題です．その一例として，図24 に示すような金属リボンで内部接続する構造が主流になりつつあります．この構造は従来のボンディン
グ・ワイヤの構造に比べると，オン抵抗を約 2 mΩ程度低減することが可能です．

使用してチャネル温度を低く抑えることは，長期信頼性の維持だけでなく，素子の特性を適正なレベルにコントロールするという意味でもたいへん有効です．大● ソース・インダクタンスの低減
DC − DC コンバータの動作周波数の高周波化により，パワー MOS ではスイッチング特性の改善が重要

電力かつ小型化アプリケーションへの適用には不可欠です．
s 効果（1）：導通損失の改善
パワー MOS のオン抵抗には図 23 に示すように正ですが，パッケージ側ではソース・インダクタンスの低減が重要課題となっています．
s 効果： DC − DC コンバータの損失改善
同期整流方式 DC − DC コンバータにおいて，寄生インダクタンスのおよぼす悪影響についてシミュレー
ションした結果を紹介します．図 25 は，パッケージの寄生インダクタンスを簡易的に表現した DC − DC
コンバータのシミュレーション回路です．
シミュレーション結果として，各寄生インダクタン
スの電力変換効率への依存性をまとめたものを図 26の温度特性があり，チャネル温度を低く抑えることは（オン抵抗×流れる電流 2）による導通損失の低減につながります．
熱抵抗（放熱性）改善 ⇒ チャネル温度低減 ⇒ オン
抵抗低減 ⇒ 導通損失低減
s 効果（2）：セルフ・ターン ON の発生抑止
先に述べたように，ゲートしきい値特性には負の温度特性（図 19）があり，セルフ・ターン ON を避ける意味でもチャネル温度を低い状態で使用することは有100

ドレイン電流［A］

SOP Advance
TSSOP Advance
TSON Advance
10

PS-8
VS-8

DP

ソース接地
40 パルス測定30

Id ＝1.5A, 3A, 6A

VGS ＝4.5V

20
10
0
−80

Id ＝1.5A, 3A, 6A
VGS ＝10V
−40

0
40
80
周囲温度 Ta ［℃］

120

160

〈図 23〉オン抵抗の温度特性
TSSOP-810
実装面積［mm2］

ドレイン

100

〈図 22〉パワー MOS のパッケージ動向〔㈱東芝〕

16

50

VS-6
STP

1
1

SOP-8

図 27 に，シミュレーションで計算したハイ側パワ
ー MOS のゲート−ソース間電圧波形を示します．
パッケージの寄生ソース・インダクタンスで電圧降
ドレイン-ソース間オン抵抗
RDS（ON）［mΩ］

効です．
¡ 熱抵抗
（放熱性）改善 ⇒ チャネル温度低減 ⇒ ゲー
トしきい値電圧低下防止 ⇒ セルフ・ターン ON 発
生抑止に示します．とくにハイ側素子のソース・インダクタ
ンスの影響が大きいことがわかります．
詳しく波形を見てみましょう．
s ハイ側素子のソース・インダクタンスの影響

第 1 章 パワー MOS FET の最新動向と応用のポイント

ソース〈図 24〉アルミ・ストラップ構造
ゲート

〔㈱東芝〕

86

Lhg
Vin

コントロールIC

Llg

Q2

ロー側ソース

84
82

Lhs
LX

L

Vout

変換効率［％］

Q1

Lhd

Lld

80

ロー側ドレイン78

ハイ側ソース

76
74
72

SBD

C

70
0

R

Lls

1

2

ハイ側ドレイン条件
入力電圧：12V
出力電圧：1.36V
出力電流：20A
周 波 数：1MHz

3
4
5
インダクタンス［nH］

67〈図 26〉寄生インダクタンスの効率への影響〈図 25〉寄生インダクタンスの影響を確認する回路
6.0

Vg-LX（ドライバ出力）
4.0

［V］

3.0

〈図 27〉
ハイ側パワー MOS の寄生ソース・インダクタン
スによる VGS の電圧降下
VGS ：チップ上で観測されるゲート電圧
VG − Lx ：パッケージ端子上で観測されるゲート電圧
VLhs ：寄生インダクタンスでの電圧効果（VG − Lx − VGS）

2.0

Vgs（実際のG-S間電圧）

1.0
0.0
−1.0
−2.0
−3.0
691.0μ下が発生し，パワー MOS のゲート−ソース間電圧（ V GS ）はターン ON 時に大きくドロップしています．
その結果，ゲートに十分な電圧が供給されないため，
スイッチング時間の延長およびオン抵抗の上昇により，スイッチング損失が悪化していることが図 28 から読み取ることができます．わずか 1 nH にも満たないソース・インダクタンスですが，損失に多大な影響を与えています．

VLhs（寄生インダクタ

ンスによる電圧降下）

691.1μ時間［s］

691.2μ691.3μ下パワー MOS の同時 ON による貫通防止のために，
デッド・タイム期間が設けられます．この期間中に転流電流は，ロー側パワー MOS に並列に接続されたショットキ・バリア・ダイオード SBD を流れます．外付け SBD を接続していないときは，ロー側パワー
MOS のボディ・ダイオードを流れることになります．
ただし実際には図 30 に示すように，外付け SBD の
アノード端子とロー側パワー MOS のソース端子の間には，配線による寄生インダクタンスが転流電流の● ロー側素子のソース・インダクタンスの影響
図 25 に示したように，ロー側素子のソース・イン
ダクタンスはハイ側素子ほど効率に影響を与えていません．しかし図 29 の動作波形を見ると，ハイ側素子

SBD への流入を阻害します．そして，図 31 に示すように順電圧特性の悪いパワー MOS のボディ・ダイオ
ードに転流電流が残ってしまうことが，シミュレーシ
ョンからも明らかになっています．

のドレイン−ソース間のサージ電圧を増大させ，スイッチング損失を悪化させています．ハイ側と同じように注意が必要です．

この場合，順方向電圧は SBD よりもボディ・ダイ
オードのほうが高いため，デッド・タイム期間中の導通損失の悪化，およびリカバリ（逆回復）
損失が増大す複合化と集積化● ロー側パワー MOS ボディ・ダイオードの影響
同期整流方式 DC − DC コンバータにおいては，上ることになります．
● ロー側パワー MOS に SBD を内蔵するとこのような DC − DC コンバータの高周波化に伴い，デッド・タイム期間中の損失（リカバリ損失を含む）
改

複合化と集積化

17

500

300

消費電力

［W］

［W］

500

100

−100

消費電力

100

−100

−300

−300
40

Id

30
20

Vds

Vgs

10
0
−10

Id

30

［V，A］

40
［V，A］

300

20
10
0
−10

t ［s］

Vds

Vgs

t ［s］

（a）L ＝0.44μH（b）L ＝1.24μH〈図 28〉ハイ側パワー MOS の寄生ソース・インダクタンスの影響
500

300

消費電力

［W］

［W］

500

100

−100

消費電力

100

−100

−300

−300
40

Id

30
20

Vds

Vgs

10
0
−10

Id

30

［V，A］

40
［V，A］

300

20
10
0
−10

t ［s］

Vds

Vgs

t ［s］

（a）L ＝1.4μH（b）L ＝5.6μH〈図 29〉ロー側パワー MOS の寄生ソース・インダクタンスの影響

LALS
ショットキ・バリア・
ダイオード

電流

（a）ロー側パワーMOSがONのとき

LA

LS

電流

電流

（b）デッド・タイムのとき（c）ハイ側パワーMOSがONのとき〈図 30〉外付け SBD のときの寄生インダクタンスの悪影響
20
10
0.0

MOSFETチャネル電流
ボディ・ダイオード電流

20

MOSFETチャネル電流

10

SBD電流

0.0

SBD電流

ボディ・ダイオード電流

−10

−10

−20
691.01μ 691.04μ 691.07μ 691.10μ
時間［s］

−20
691.01μ 691.04μ 691.07μ 691.10μ
時間［s］

LS ＝ LA ＝0.5nH（a）外付けSBDの場合

LS ＝ LA ＝0.01nH（b）SBD内蔵パワーMOSの場合〈図 31〉SBD 内蔵パワー MOS の効果

18

第 1 章 パワー MOS FET の最新動向と応用のポイント