卒 業 研 究 報 告題目集積回路レイアウト設計の基礎技術

指

導

教

原

央

教授

告

者

報

白木

平成

13 年

員

正章

2月

9日

高知工科大学 電子・光システム工学科

1

概要
1.1

集積回路をレイアウト設計するには、半導体物理や半導体デバイスの構造、動作
原理、電気特性に関する知識が重要である。これらについては文献調査で知識を取得した後、MOS 集積回路の基本ゲートについてレイアウト設計を行なった。
設計基準についても調査したが、結論としては、現在多くの ASIC で用いられ、また製造技術の進歩に対しても設計基準を基本的に変えることなく対応できる
ラムダルール（比例縮小法）を用いた。

目次
1

概要

2

エネルギー帯と物性

3

4

5

2.1

半導体のエネルギー帯構造

2.2

ドナーとアクセプタ

2.3

フェルミ−ディラクの分布2.4

電子と正孔の密度

2.5

平衡状態

2.6

キャリア移動度

2.7

拡散

pn 接合
3.1

pn 接合の接触電位差3.2

空間電荷領域MOS

トランジスタ4.1

n チャネル MOS トランジスタ

4.2

p チャネル MOS トランジスタ

4.3

ドレイン電流特性

CMOS を用いたインバータ、NAND、NOR のレイアウト
5.1

設計基準

5.2

CMOS インバータの設計

5.3

CMOS 2 入力 NAND の設計

5.4

CMOS 2 入力 NOR の設計

5.5

集積回路の面積について
まとめ
謝辞
参考文献

2

エネルギー帯と物性
2.1 半導体のエネルギー帯構造

半導体のエネルギー
構造を図 2.1 に示す。価電子帯に存在する電子

伝導帯

は共有結合をしている。

EC

この結合から電子を引
き離し、結晶内で自由に動ける状態にするために必要なエネルギーが禁制帯 E g

禁制帯の幅 Eg に相当し、伝導帯に励起された状Ev

態が自由電子の状態に

価電子帯

当たる。

図2.1 半導体のエネルギー帯
n 形半導体のエネルギー帯を図 2.2に示す。ドナーのもつ 5 つの価電子のうち、周りのシリコン原子と共有結合

伝導帯

EC

伝導電子
ドナー準位

する 4 個の電子のエネルギー準位は価電子帯の中にある。残りの 1 個の電子

Egが +q に帯電したドナー原子に束縛さ禁制帯れているときの準位は、禁制帯の中で伝導帯の底から束縛エネルギーだけ下にあるエネルギー準位として表さ

Ev
価電子帯

れる。この準位をドナー準位という。
ドナー準位と伝導帯とのエネルギー
差はきわめて小さい。電子を放出した
ドナー原子は、正にイオン化している。

-1-

図2.2 n形半導体のエネルギー帯

p 形半導体のエネルギー帯は図 2.3 に示すように、

伝導帯アクセプタ準位が価電子帯ECの近くの禁制帯中にある。
アクセプタ原子は他の共有
E g 禁制帯

結合から電子を 1 個受け取
り、−q に帯電する。このアクセプタ準位

Ev−q に帯電したアクセプタ
は電子が抜けて生じた正孔

価電子帯を引き付けている。正孔を図2.3 p形半導体のエネルギー帯

アクセプタ原子から引き離すことは、電子を価電子帯からアクセプタ準位に励起することに相当する。これ

により正孔は価電子帯に作られるとともに、アクセプタ原子は負のイオンとなって残る。
不純物半導体では、不純物から生じるキャリアは 1 種類だけであり、かつ生じたキ
ャリア数は不純物原子の数にほぼ等しい。したがって、半導体の伝導形とキャリア濃度は、添加する不純物元素とその量によって制御することができる。

-2-

2.2

ドナーとアクセプタ

Ⅳ族のシリコンにⅤ族の元素（ここでリン P）を導入すると、Si 原子の位置に P 原子が置き換わり、価電子が 1 個余分になる。この電子が電気伝導に寄与する。この現象を式で示すと、

P → P + + e−となる。P はイオン化し、伝導に寄与する電子を放出する。系全体としては電気的に中性を保つことになる。
したがって、この P（リン）のような元素は電子を半導体に与えるのでドナーという。この半導体は電子が正孔より多くなり、電子が多数キャリアである。
一方、Ⅲ族のホウ素（B）をドープすると、Si 原子の位置に B が置き換わり、価電子が 1個不足する。ここには正電荷の正孔が発生すると考えられ、式では、

B → B− + =+となる。すなわち、B はイオン化するとともに正孔を発生し、これが電気伝導に寄与する。
このような元素はアクセプタと呼ばれる。この半導体では正孔が電子より多くなるので、正孔が多数キャリアとなる。

-3-

2.3

フェルミ‐ディラクの分布

E

EC

f (E ) =

1
1+ e

Ef








E− E





f 
kT

フェルミ準位Ev0

1 2
f (E )

1.0→

図2.4フェルミ-ディラクの分布

真性半導体のエネルギー準位を図 2.4 に示す。図の曲線は、電子の存在確率をその準位のエネルギーに対して描いたものである。確率が 1 の準位には、2 個の電子でつねに満たされる。確率が 1/2 であれば平均してつねに 1 個の電子がその準位を占め、また確率が 1/4 であれば平均して 1 個の電子が 1/2 の時間その準位にとどまることになる。
この確率曲線はフェルミ‐ディラクの統計で、これを関数で表すと次のようになる。

f (E ) =1( E−E f ) kT

1+ e

この確率は結晶の温度とフェルミ準位からのエネルギー差だけで決まることがわかる。

-4-

次に f ( E ) が E に対してどのような値をとるかを調べる。

T = 0 のとき、
1.

(E < E f )( E −E f ) kTe−( E − E f ) kT

=e

=0

1
=1
1+ 0

f (E ) =2.

(E > E f )( E −E f ) kTe=∞f (E ) = 0

これは、 E f 以下のエネルギー準位は満席で、 E f より上だと完全に空席になる。

T ≠0( E −E f ) kTのとき、 E が E f より 3kT 以上高ければ e e3  1 となる。

f (E) ≅
E

e f

kT

1
( E −E f )1+ e−( E −E f ) kT=ekTは定数と考えてよいから、 f ( E ) は e− E kT

子の分布は急激に減少する。

-5-

=e f
E

kT − E kTeに反比例し、エネルギーの高いところで電2.4電子と正孔の密度

電気伝導に寄与する伝導帯の電子の密度 n は状態密度 N ( E ) に存在確率を乗じたものを
電子の全エネルギー範囲にわたって積分したものであるから、∞n = ∫ f n ( E ) N ( E )dE
Ecと示される。ここで、 f n ( E ) は電子の存在確率を示す分布関数でfn ( E ) =11+ e( E − EF ) kT

 e( F

E − E ) kTとなる。状態密度 N ( E ) は

N (E) =

132
122mn ) ( E − Ec )
2 3 (
2π =
 h 
を
 2π 

となる。ここで、mn は有効質量、Ec は伝導帯の底のエネルギー、= Dirac の定数  =用いて、近似計算すると、n  Nce ( c− E − EF ) kT

ここで N c は伝導帯の実効状態密度と呼ばれている。また、価電子帯の正孔密度 p は

p=∫

Ev

−∞

f p ( E ) N ( E )dEとなる。ここで、 f p ( E ) は正孔の存在確率を示す分布関数で、電子の存在しない確率であるから

f p ( E) = 1 −11+ e( E − EF ) kT

=

1
1+ e

( EF − E ) kT

 e( E − EF ) kT
と示される。同様に正孔の状態密度を用いて近似計算すると、

p  N v e− ( EF − Ev ) kTとなる。ここで、 N v は価電子帯の実効状態度である。

-6-

2.5

平衡状態

n 形および p 形半導体では一般的に、電子密度と正孔密度の積はpn = N c N v e( v

E − Ec ) kT

= Nc N v e− Eg kTとなる。ここで禁制帯 Eg は

Eg = Ec − Evで示される。したがって、材料と温度さえ定まっていれば常に一定の値になることがわかる。
真性半導体では、電子密度 n、正孔密度を p とすると、この場合のフェルミ準位は Ei なのでn = ni = N c e ( c− E − Ei ) kT

p = ni = N v e ( i− E − Ev ) kTとなる。真性フェルミ準位 Ei はEi =Ec + Ev kT N c
−
ln
2
2
Nv

で示され、 N c は N v にほぼ等しいので、禁制帯のほぼ中央であることがわかる。また一般
的に、真性半導体の真性キャリア密度 ni を求めると、

ni = N c N v e− Eg 2 kTとなり、真性キャリア密度 ni は温度の関数であることがわかる。すなわち、 ni は低い温度
ではその値が小さく高温では大きいことがわかる。
電子密度 n、正孔密度 p は、n = ni e ( i− E − EF ) kT

p = ni e( iE − EF ) kTと表される。

-7-

2.6

キャリア移動度

電界によって加速された電子は、格子原子やイオン化した不純物原子などに散乱される。
電子は電界からエネルギーを得てそして失ってしまうということを繰り返している。電子は電界によって無限に加速されることなく、平衡状態では電界に比例する一定の速度を走行する。このときの速度はドリフト速度とよばれ、その方向は電界の向きと逆で、その大きさ v [m/s]は、電界 E [V/m]に比例し、

v = µpE
比例定数 µ [m2/Vs]を電子の移動度という。正孔に対しても同様の関係が成り立つ。電子の移動度を µ n 、正孔の移動度を µ p で表す。
固体中に電界を加えると電子に qE だけの力が働き、その加速度 a は電子の質量を mn と
して

a=

qE
mn

となる。一方、電子は格子点の原子や不純物と衝突を繰り返して、電界から得たエネルギーを失う。衝突によって速度が最高値から 0 にもどると考えると、平均速度 v は時間 τ における速度に等しく、

v=

1
qE
aτ =
τ
2
2mn

固体中の自由電子の密度を n とすると、電流密度 J n は、

J n = σ n E = nqv =σn =nq 2 Eτ
2mn

nq 2τ
2mn

となる。導電率は自由電子の密度に比例する。ドリフト速度 v は、平均速度 v でもあり、v = v = µE =qτE = µn E
mnとなり、これから

µn =

qτ
mn

となるから導電率 σ n を求めると、

σ n = nqµ nとなる。

σ = nqµ n + pqµ p

-8-

2.7

拡散

電子の密度 n に、図 2.7 に示すように x 方向に密度勾配があるときを考える。
電界はかかってない
ものとする。キャリアは密度の高いところで衝突をくりかえして、低いところへ動いていく。これが拡散という現象である。

x
今、電子の拡散の流れ
密度を Fn とすると、 Fntは密度勾配 dn

図2.７ 時間と共に拡散する様子

dx

に比例

するので

Fn = − Dndndxと示される。ここで Dn は電子の拡散係数である。
正孔についても同様で、正孔の流れ密度 Fp は拡散係数を D p とすると、

Fp = − D pdpdx

次に電界をかけた状態について考える。電子の流れ密度 Fn は電界によるドリフト成分も加わり、Fn = nvd − Dndndn
= − nµ n E − Dndxdxとなる。また正孔の流れ密度 Fp は、

Fp = pµ p E − Dpdpdxとなる。また、移動度 µ n , µ p と拡散係数 Dn , D p の間にはアインシュタインの関係式が成立する。

Dn Dp kT==
µn µ pq-9-

pn 接合33.1

pn 接合の接触電位差
pn 接合は p 形半導体と n 形半導体を金属学的に合わせたときに生じる接合である。p 形領域と n 形領域のエネルギー帯は図 3.1 のようになり、接合を通過して電子と正孔の移動が可能おこる。
伝導帯の電子は n 形
半導体中に多量に存在

E cp

するが、p 形中では少なoい。このため、濃度勾

φn +φ pEi

配による拡散により電

φp

E fp
φn

E vp

E cn
E fn

子は接合を通って n 側から p 側に移動する。
同じように、価電子帯

Ei中の正孔も p 側から n
側方向へ拡散により移

o

E vn

p typen type
図3.1 pn接合動する。この結果、境界付近で、n 側に正のドナーイオンが、p 側に負のアクセプタイオンがとり残される。これらの正負の電荷によって電子と正孔の拡散による移動を妨げる向きの接触電位差

φn + φ p が生じる。そして電子と正孔の移動がなくなると、フェルミ準位が左右で等しくなり、平衡状態になる。
p 領域と n 領域の中間の遷移領域においては、正孔密p typen type度 p および電子密度 n とは

ドナーとアクセプタ
密度 →それぞれアクセプタとドナ

Naーの密度 ( N a − N d ) およびNd( N d − N a ) より小さくなっ0

Nd − Naている。

図3.2 pn接合のドナーとアクセプタ密度- 10 -

次に遷移領域ついて考える。n 側から p 側に流れ込んだ電子は少数キャリアとなって、正孔と再結合する。この結果、境界近くの n 側では電子が不足して、ドナー原子は正のイオンとなる。同様に、p 側においても、正孔の不足により、ア
クセプタ原子は負のイオンとなる。このようにして、境界の両側では、n 側および p 側にそれぞれ正のドナーイオンおよび負のアクセプタイオンによる空間電荷領域が形成される。一般に、不純物半導体の内部の電荷密度 ρ は、ドナーイオンと正孔は正電荷、アクセプタイオンと電子は負の電荷をもっている。全電荷密度は、

ρ = q ( p + Nd − n − Na )となる。半導体内部では通常電荷中性条件が成り立ち、ρ = 0 であるが、遷移領域では n と p はきわめて小さいから ρ は 0 ではない。ドナーおよびアクセプタによる空間電荷が存在している。
電子は電位の高いほうの、n 領域側に引き付けられ、低いほうの p 領域側にはね返される。正孔はこれと反対になる。すなわち、電位はキャリアを拡散による移動と反対方向にドリフトする。したがって、電子と正孔の拡散がある大きさに達すると、空間電荷の密度が増加して電位が増大し、キャリアのドリフトが拡散と釣り合い、平衡状態になる。熱平衡のもとではキャリアの流れはなくなり、フェルミ準位は左右で等しくなっている。この結果、エネルギー帯の垂直方向のずれが生じる。このずれに相当する電位差が接触電位差であって、価電子帯の上端から測ったフェルミ準位の高さの差、 V fn −V fp に等しい。左右のエネルギー帯のずれ (φn + φ p ) は、電子および正孔がそれぞれ p 側および n 側へ拡散するのを妨げる障壁の高さを表している。φn + φ p は接触電位差、あるいは拡散電位ともという。
遷移領域は空乏領域ともよばれる。

- 11 -

3.2

空間電荷領域

空間電荷領域の発生について考える。p 形半導体ではアクセプタイオン（−電荷）と正孔（＋電荷）が、また、n 形半導体ではドナーイオン（＋電荷）と電子（−電荷）が、釣り合って電気的に中性になっている。
pn 接合付近では p 領域の正孔と n 領域の電子が互いに拡散し再結合し、p 側では負イオンのみで構成される、n 側では正イオンのみで構成される領域が新たに形成される。すなわ
ち pn 接合の付近には電気的に中性ではない空間電荷領域が発生する。この領域は、キャリ
ア密度の減少している場所でもあるので空乏層とも呼ばれている。
空間電荷層の幅を xd とし、このうち p 形領域の幅を x p 、n 形領域の幅を xn とすると、

xd = x p + xn
また、空間電荷層領域内で再結合した正孔と電子の数は等しいので、

N a x p = N d xn
次に、空間電荷密度分布、これに伴う電界、電位分布について考える。ポアソンの式を使うと

 qN d−
d V  ε Sε0=dx 2  qN a ε S ε 0(0 < x < xn )2(− x < x < 0)pとなる。

x = xn および x = − x p ではそれぞれ n および p の中性領域と接し、電界 E = −

dV
は存在し
dx

ないのでそれぞれ、dVqN= − d ( x − xn )ε Sε 0dx
dV qN a=( x + xp )dx ε S ε 0となる。
pn 接合 x = 0 では電界は等しく、かつ電界は最大になるので、この値を Emax とすると、Emax =

qN d
qN a
xn =
xp
ε Sε 0ε Sε 0

また、電位は電界分布の面積部分である。したがって、

V=

xd Emax2- 12 -

空間電荷領域の幅 xd は、

xd =2ε S ε 0 N a + N d
V
q
Na Nd

と求められる。
n 形と p 形両側の空乏層の幅を考えると、不純物密度が低い方が空乏層は大きく広がる。
pn 接合に順バイアスを加えると、電位は V − VF 、逆バイアスを加えると V + VR なので、空
乏層の幅は

xd =

2ε S ε 0 N a + N d(V − VF )q
Na Nd（順バイアス）xd =2ε S ε 0 N a + N d(V + VR )q
Na Nd（逆バイアス）となる。すなわち、 xd は順バイアスで狭くなり、逆バイアスで広くなる。
次に pn 接合の容量について考える。単位面積当たりの接合容量を CJ とすると、接合に加える電圧を変化させたときの CJ は

CJ =

dQ
dV

で定義される。ここで dQ は電圧を dV 増加させたときの単位面積当たりの電荷の変化量である。一方 dQ は、

dQ = ρ dx , dV = xd dEの関係が成立する。これらの関係を使って空乏層の容量 CJ は
CJ =

ε Sε0
xd

で示される。pn 接合容量 CJ を求めると、

CJ =qN aε S ε 0
2 (V − VF )（順バイアス）CJ =qN aε S ε 0
2 (V + VR )（逆バイアス）となる。空乏層が広がるのは逆バイアスのときで、

12=(V + VR )2
CJ qN aε S ε 0の関係が成立する。

- 13 -MOS トランジスタ
4.1

n チャネル MOS トランジスタn チャネル MOS トランジスタでは、ソース−ドレイン間の伝導がゲート電圧に制御される。n チャネル MOS トランジスタではキャリアは電子で、基板に対しての正のゲート電圧に印加すると、チャネル内の電子の数が増える。しきい値以下のゲート電圧では、チャネルはカットオフ状態にある。
MOS トランジスタのしきい値は、MOS トランジスタがターンオンする電圧である。ゲートバイアスが 0 で、カットオフ状態にあるトランジスタをエンハンス
メント形といい、ゲートバイアスが 0 でも導通するトランジスタをディプリーシ
ョン形という。
nMOS エンハンスメント形トランジスタの構造を図 4.1 に示す。
ゲート
ソース

ドレイン

チャネル

n+

n+
正孔

4

p形基板

図4.1 nMOSトランジスタ
p 形シリコン基板の中に高濃度にドープした n＋領域のソースおよびドレインがある。これら 2 つの領域の間は、チャネルと呼ばれる。チャネルは薄い酸化膜で覆われている。この酸化膜の上に、ゲート電極がある。
動作中は、ソースとドレインの間に正電圧 VDS がかけられる。ゲート電圧が正のときは、チャネルから正孔は追い払われる。ゲート電圧が十分大きいと、ゲート下の領域に電子が引き寄せられる。この状態を、p 形シリコンが反転したという。
したがって MOS トランジスタは、ゲート電圧がしきい値を越えたときに導通するスイッチとして働く。ドレイン−ソース電圧による水平方向の電界成分が、チ- 14 -

ャネル中の電子をドレイン方向に移動させる。チャネルのソース側では、ゲート
電圧全部がチャネルを反転させるのに有効である。しかしチャネルのドレイン側
では、ゲート電圧とドレイン電圧の差しか有効ではない。ドレイン電圧がまだ小さ い場合は ドレイ ン側も 反転して いる。 しかし ドレイン 電圧を 大きく して

VDS > VGS − Vth のときは、チャネルはドレイン側でピンチオフ状態になる。これを図 4.2 に表す。
ゲート

しかし、このピン

ソース

ドレイン

チオフでも、導通が起こる。電子がチャ

酸化膜

ネルを出て、ドレイ

反転層

n+

n+
空乏層

ン空乏層に飛び込
み、強い電界でドレインに飛び込む。ピ
ンチオフ状態の条
件でも、チャネル電p形基板

流はゲート電圧により制御され、ドレ

図4.2 ピンチオフ状態 V DS ≥ VGS − Vth

イン電圧にはよらなくなる。

- 15 -

4.2

p チャネル MOS トランジスタ

p チャネル MOS トランジスタは n チャネル MOS トランジスタの p、n を入れ換えて考えればよい。図 4.3 に示す。
ゲート
ドレイン

ソース
酸化膜

p+

電子

p+

n形基板

図4.3 pチャネルMOSトランジスタ

ゲートに負電圧を印加すると、チャネルの領域に正孔が引き寄せられて、チャネルが p 形に変化する。したがって nMOS の場合と同じく、ソース−ドレイン間に導通経路が形成される。この場合は、正孔がチャネル中を移動する。負のドレイン電圧で、正孔はソースからドレインに向かう。正孔は電子の抜けた穴が移動することなので電子よりも移動度が小さい。n チャネルトランジスタと p チャネ
ルトランジスタは、互いに双対である。つまり、正常な動作に必要な電圧の極性が、逆である。

- 16 -

4.3

ドレイン電流特性

MOS トランジスタには 3 種類の動作領域がある。n チャネル MOS トランジス
タを例にとると、
カットオフ領域

VGS − Vth ≤ 0

しきい値以下の領域で、この領域では、 I DS はほとんど 0 である。

I DS  0
VGS − Vth > VDS > 0

線形領域（非飽和領域）

V2 
I DS = β (VGS − Vth )VDS − DS 
2 


飽和領域

0 < VGS − Vth < VDS
I DS =

β2(VGS − Vth )2

この近似式は、チャネル中の電流が飽和しており、ドレイン電圧にはよらない。
実際には、飽和状態でのドレイン電流は、ドレイン電圧によりわずかに増える。
次式で表される。

I DS =β2(VGS − Vth ) (1 + λVDS )
2

ここで λ は、チャネル長調節要素と呼ぶ。電圧−電流特性を図 4.4 に示す。

- 17 -

ここで、 β は MOS トランジスタの利得係数である。 β は、プロセスのパラメー
タとトランジスタの寸法の両者に依存し、

β =µW ε OX
L tOX

で与えられる。ここで、 µ はでの電子の実効移動度、 ε OX はゲート絶縁体の誘電率、 tOX はゲート絶縁体の厚さ、 W はチャネル幅、 L はチャネル長である。したがって β は、不純物濃度やゲート酸化膜厚といった要素を左右するすべてのプロ
トランジスタの実際のセス項目を含んだプロセスに依存する要素 µ (ε OX tOX ) と、寸法に依存する要素 (W L ) とからなる。

- 18 -

5

CMOS を用いたインバータ、NAND、NOR のレイアウト
5.1

設計基準

Meal & Conway によって提唱され普及したラムダベースの設計基準を用いることにした。ラムダベースの設計基準とは、単一パラメータ λ に基づいて、マスク加工形状と寸法を特色付けている。すなわち、全ての加工寸法が λ に比例する数値で決められる。
したがって、プロセス技術の進歩によって λ が小さくなっても、種々の加工寸法との間の関係は基本的に不変である。
Tanner EDA 社の L-Edit はマスクレイアウトの交換ファイルのデータ形式に GDSⅡとCIF の 2 種類を用いている。
また、レイアウト作成およびファイル化については、GDSⅡ (Graphic Data SystemⅡ)に基づいて記述してある。これは設計の最終段階での VLSI レイアウトを、ただの図形として製造工程に渡しても意味がなく、レイアウトが計算機ファイル化されていないといけない。その情報を用いて VLSI 製造機械を駆動できなければならないからである。
L-Edit で作業をする際、TDB 形式のファイルを用いる。この TDB ファイルは L-Edit
独自の形式です。この中には描画したレイアウトデータだけでなく、各種セットアップが含まれる。
（ユニットの設定、描画グリッドの設定、レイヤ表示の設定、DRC の設定）
多くの設計基準があるが、代表的な設計基準を示す。まず、Si についてその使用用途を表 5.1 に表す。
表5.1 シリコンの使用用途の違い
タイプ
酸化膜(SiO2)

不純物

不純物濃度

使用用途
絶縁層

(ドナー)
リンまたはヒ素

1015 cm-3

pMOS Trの基板（CMOS回
路の基板）

ｎ＋拡散

(ドナー)
リンまたはヒ素

1020 cm-3

nMOS Trのソースとドレインｎ＋ポリシリコン(ドナー)
リンまたはヒ素

p－シリコン(アクセプタ)ホウ素

1016 cm-3

nMOS Trの基板（CMOS回路のp-ウェル）p＋拡散(アクセプタ)ホウ素1020 cm-3

pMOS Trのソースとドレインｎ－シリコンゲート- 19 -

また、層と色に関しての関係、層と寸法についての関係を、ポリシリコン(polysilicon)、アルミニウム(metal1)、拡散層(active)、N−ウェル(n-well)、p-select/ n -select、コンタク
ト孔(contact)の順に以後詳細に示す。まず、層と色の関係は表 5.2 に表す。

続いて、層と寸法についての関係を表す。

- 20 -

ポリシリコン(polysilicon)
最小ポリシリコン幅2λ

最小ポリシリコン間隔2λ最小ゲートポリシリコン幅（p,n)(3λ,2λ) 色：赤:
最小ゲートポリシリコン突出長

2λ

Plate

λ

λ

λ

λ
λ

λ

0

使用層：polisilicon

5λ

10λ

polysilicon-21-

アルミニウム(metal1)
最小アルミニウム幅

3λ 最小アルミニウム間隔

コンタクト孔への最小金属オーバーラップ

λ 色：青:

拡散層エッジまでの最小間隔

λ

3λ

Plate

λ
λ

λ

λ

λ

λ
λ

λ
λ

λ

λ

0

使用層：metal1

5λ

10λ

metal1-22-

拡散層 (active)
最小拡散層幅3λ最小拡散層間隔
色：緑:n-wellから拡散層までの間隔（p+） 5λn-wellから拡散層までの間隔(n+)

3λ

3λ

Plate

n − well

λ

n+

λ
λ

n

+

n

+

p+
λ
λ

λ

0

p+

5λ

10λ

active

使用層：active-23-

n-select / p-select
最小 n-select / p-select幅7λコンタクト孔を含む拡散層までの最小間隔λ拡散層までの最小間隔2λ

色： n-selectp-selectPlaten-select
λ
λ

λ

λ

λ

λ
λ

λ

p-select0

使用層：n-select / p-select

5λ

10λ

n-select / p-select-24-n−ウェル(n-well)
最小nーウェル幅10λ

最小nーウェル間隔(異なる電位ウェル)

8λ 色：

最小nーウェル間隔(等電位ウェル)

6λ

Plate

λ
等電位

λ

異なる電位

λ

0

使用層：n-well

5λ

10λ

n-well-25-

コンタクト(contact)
最小コンタクト領域

2λ×2λ 最小コンタクト間隔

2λゲートポリシリコンまでの最小間隔 λ 色：黒

Plate

λ

λ

λ

λ

λ

λ
λ
λ

0

使用層：contact

5λ

10λ

contact

-26-

5.2

CMOS インバータの設計
ここでは λ = 1µm を用いて、CMOS インバータのレイアウト設計をした。p,n 両チ

ャネルともゲート長 2 µm (2λ)、ゲート幅 6 µm (6λ)にした。まず、この CMOS インバータの回路のレイアウト図を図 5.1 に、回路図を図 5.2 の下部に示す。
図 5.1 では左が p チャネル MOS トランジスタ、右が n チャネル MOS トランジスタを配置し、2 つのトランジスタが向き合った形にしてある。ここで左端と右端に Vdd 、

GND 線を配線してある。中央の上部から入力をとり、下部に出力するようにポリシリ
コンとアルミニウムを配線している。
また、このレイアウト図を x―ｘ’線の断面で切りとり、その断面図を図 5.1 の下部に表す。n-well の深さは 3 µm (3λ)、ソース・ドレインの拡散層の深さは p,n 両チャネルとも 0.6 µm (0.6λ)、ゲート酸化膜は両チャネルとも 400Å(0.04λ)、フィールド酸化膜の深さは 0.6 µm (0.6λ)である。その他の深さも表 5.3 に示す。
全体の面積は [816 µm 2(16λ×51λ)]である。
図 5.2 は電源線 Vdd とアース線 GND 、入力、出力の配置は図 5.1 と同じようにしながら、トランジスタの配置をかえて設計したものである。ここでは、p チャネル MOS
トランジスタと n チャネル MOS トランジスタの 2 つが電源線とアース線に対して平行に配置していて、図 5.1 と比べると、入力端子のポリシリコンの形状が単純になっている。しかし、その分電源線 Vdd から拡散層への配線の加工形状が複雑になっている。
全体の面積は図 5.2 では[783 µm 2(27λ×29λ)]となり、図 5.1 とあまり変わりない。

- 27 -CMOSインバータ回路
16λ×51λ(816λ2 )全体のサイズ
論理図記号

OUT( A) IN

色： metal1( )A

polisiliconn-welln-selectactivep-selectcontact

Plate1

レイアウト

X

X
16λ

pチャネルMOSトランジスタ
nチャネルMOSトランジスタ
図5.1 インバータ回路
Plate 2

断面図

X

ContactContactn+Contactp+Contact Contact

Contactp+n − well

n+

n+

p+

X

L

L

0

使用層：polisilicon,metal1,active,n-select/p-select,nwell,contact

-28-

5λ

10λ

inverter1

CMOSインバータ回路2
27λ×29λ(783λ2 )全体のサイズ
論理図記号( A) IN

OUT

色： metal1( )n-welln-selectA

polisiliconactivep-selectcontact

Plate1

レイアウト

27λ

0

5λ

10λ

図5.2 拡散層がVdd,GND線に平行なインバータ回路
Plate2インバータの回路図
IN

Vdd

GND

pチャネルMOSトランジス
タnチャネルMOSトランジス
タ

図5.1 インバータ回路
OUT

使用層：polisilicon,metal1,active,n-select/p-select,nwell,contact-29-

inverter2

5.3

CMOS

2 入力 NAND の設計

ここでも λ = 1µm を用いた。p チャネル MOS トランジスタと n チャネル MOS トラン
ジスタの両方ともゲート長 2µm (2λ)、ゲート幅 6µm (6λ)とした 2 入力 NAND を設計し、図 5.3 に示す。
この図 5.3 では電源線 Vdd を上に、アース線 GND を下に配線してある。2 つの入力
線 A、B は左からはいってくる。出力は右端に取り出す配線にしてある。トランジスタの配置では、2 個の n チャネル MOS トランジスタと 2 個の p チャネル MOS トランジス
タが電源線とアース線に対して垂直に配置してある。
全体の面積は[1620 µm 2(30λ×54λ)]である。
図 5.4 は電源線 Vdd とアース線 GND 、入力、出力の配置は図 5.3 と同じようにしながら、トランジスタの配置をかえて設計したものである。ここでは、p チャネル MOS
トランジスタと n チャネル MOS トランジスタの 2 つが電源線とアース線に対して平行に配置していて、図 5.3 と比べると、入力端子のポリシリコンが上下に配線されている形状をとっていて単純になっている。しかし、その分電源線 Vdd から拡散層への配線の加工形状が複雑になっている。
全体の面積は図 5.4 では[1015 µm 2(35λ×29λ)]となり、図 5.3 より 605 µm も小さくなっている。拡散層を電源線 Vdd とアース線 GND に対して垂直にした方が、横の幅は狭くなり、たくさんのトランジスタをならべることができる、しかし、縦の幅がその分犠牲となる。一方、拡散層を電源線 Vdd とアース線 GND に対して平行にした方は、縦の幅は狭くできる。しかし、その分横の幅が大きくなりトランジスタをあまり並べられないことがわかる。

- 30 -CMOS2入力NAND回路
全体のサイズ30λ×54λ(1620λ2 )

論理記号

A

B

OUT = Ag B

論理式
色：

OUT

polisiliconn-welln-select

metal1
activep-selectcontact

Plate1

レイアウト

54λ

図5.3 拡散層がVdd,GND線に垂直な2入力NAND回路
使用層：polisilicon,metal1,active,n-select/p-select,nwell,contact

2 input NAND 10

使用層：polisilicon,metal1,active,n-select/pselect,nwell,contact

-31-

5λ

10λ

2 input NAND 1

CMOS2入力NAND回路2
全体のサイズ35λ×29λ(1015λ2 )

論理記号

A

B

OUT = Ag B

論理式
色：

OUT

metal1

polisiliconactiven-welln-selectp-selectcontact

Plate1

レイアウト

35λ

0

5λ

10λ

図5.4 2入力NAND回路
Plate2
NANDの回路図
使用層：polisilicon,metal1,active,n-select/p-select,nwell,contact

Vdd

2 input NAND 2

OUT

A

B

使用層:polisilicon,metal1,active,n-select/p-select,n-well,contact

-32-

GND
2 input NAND 2

5.4

CMOS

2 入力 NOR の設計

2 入力 NOR をレイアウトした結果を図 5.5 に示す。基本的には図 5.4 と同じである。
図 5.4 と異なるところは、p チャネル、n チャネル MOS トランジスタのアルミニウム配線、ポリシリコン配線の違いだけであり、p チャネル MOS トランジスタの方が直列に、
n チャネル MOS トランジスタの方が並列に配置されている点だけである。
全体の面積は[1085 µm 2(31λ×35λ)]でほとんど図 5.4 と同じである。

- 33 -CMOS2入力NOR回路
全体のサイズ論理図記号31λ×35λ(1085λ2 )AB

OUT = A + B

論理式
色： metal1

OUT

polisiliconactiven-welln-selectp-selectcontact

Plate1
レイアウト

35λ

0

5λ

10λ

図5.5 2入力NOR回路
Plate 2Vdd

NORの回路図

OUT
GND

A

B

使用層：polisilicon,metal1,active,n-select/p-select,nwell,contact-34-

2 input NOR

5.5集積回路の面積について
A) トランジスタの面積について
p チャネル MOS トランジスタ、n チャネルトランジスタのレイアウトを図 5.6 に示す。ここで、チャネル長 2µm 、チャネル幅 6µm とした。

p チャネル MOS トランジスタの面積を 432 µm 2(16λ×27λ)。
n チャネル MOS トランジスタの面積を 210 µm 2(21λ×10λ)である。p チャネル
MOS トランジスタの面積が大きいのは n-ウェルも含めているためである。
B) インバータの面積について
インバータの面積と p チャネル MOS トランジスタ、n チャネルトランジス
タの面積の和を比較する。
(インバータ全体の面積)(p MOS transistor 面積)＋(n MOS transistor 面積)の関係を用いて、( INVERTER)(816λ 2 )=( p type MOS Transistor ) + (n type MOS Transistor ) (16λ × 27λ ) + (21λ ×10λ )=(816λ 2 )(432λ 2 ) + (210λ 2 )816λ 2642λ 2174λ 2=1642λ 2= 1.271= 1.27=- 35 -

174
だけ余分に面積が増えていることがわかる。
642

結果、値は 1 にはならず、

これは n−ウェルと n-select との間に 3λというルールがあるからその分面積が増えると考えられる。なぜ 3λのルールが必要かというと、n−ウェルの内部と外部との電気的干渉を防ぐために必要な間隔だと思われる。
C) 2 入力 NAND の面積について
この回路の面積を n チャンネル MOS トランジスタ 2 個、p チャンネル MOS
トランジスタ 2 個の面積を比較する。
(2 入力 NAND 全体の面積)2｛(p MOS transistor 面積)＋(n MOS transistor 面積)｝の関係を用いて(2 inputs NAND )(1015λ 2 )=2 {( p type MOS Transistor ) + (n type MOS Transistor )} 2 {(432λ 2 ) + (210λ 2 )}=(1015λ 2 )2 {6 42λ 2 }1015λ 21284λ 2
= 0.790= 0.79=1015になった。これは n チャン
1284

2 入力 NAND に関しては 1 の値よりも小さくなり、

ネル MOS トランジスタが 2 個直列につながれていることにより、コンタクト分の面積が 1 個不必要となりその分面積が得をしていることがわかる。
D) 2 入力 NOR の面積について
この回路の面積も同様に n チャンネル MOS トランジスタ 2 個、p チャンネ
ル MOS トランジスタ 2 個の面積を比較する。
(2 入力 NOR 全体の面積)2｛(p MOS transistor 面積)＋(n MOS transistor 面積)｝

- 36 -

(2 inputs NOR )(1085λ 2 )=2 {( p type MOS Transistor ) + (n type MOS Transistor )} 2 {(432λ 2 ) + (210λ 2 )}=(1085λ 2 )2 {642 λ 2 }

1085
1284
= 0.845= 0.85=2 入力 NOR に関しても NAND と同様に 1 の値よりも小さく1085になる。これも p
1284

チャンネル MOS トランジスタが 2 個直列につながれていることにより、コンタクト分の面積が 1 個不必要となりその分面積が得をしていることがわかる。NAND よりも少し面積が小さいのは直列になっている p チャンネル MOS トランジスタの方には
n-ウェルがあり、ウェルも全体として小さくなったからである。結論として、設計することにより余分な面積がたくさんできてくる。

- 37 -

5.6

まとめレイアウト設計した結果、ゲート、ソース、ドレイン部のみを考えた。トランジスタより多くの面積が必要となることがわかった。なぜなら、回路図には基板との接続を考えな
くてもよかったが、レイアウトで設計するとその分のコンタクトの面積、また余裕度を多く考えなければならないからである。
また、プロセスの進歩に対応して比例縮小できるλルールの設計基準を用いて CMOS イ
ンバータ、2 入力 NAND,2 入力 NOR などの簡単な回路のレイアウト設計を行なった。
これらのわずかな経験でも、集積化により面積が縮小することがわかった。
いままでは微細化すればするほど演算速度は速くなり、消費電力も少なくなってきた。
プロセスからすると一つのウェハからとれるチップの数も多くなるという結果が得られていた。しかしこれからは微細化だけでは不十分になってきている。微細化にともない動作の信頼性の問題が生じてき、またゲート遅延だけではなく、配線遅延も考えて設計しなけ
ればならなくなってきた。今後の設計ではこのことを考慮していきたい。

- 38 -

謝辞
今回多大な協力をして下さった原
哲教授、矢野政顯教授、橘央教授には心から感謝を申し上げます。また、河津昌良助教授、綿森

道夫助教授の温かい助言にも感謝いた

します。また、周りにいる多くの研究生にも感謝の意を捧げます。この文を最後まで読んでくださった方にもお礼申し上げます。最後に、未熟な私を支えてくれた人たち全てに感謝します。
平成 13 年 2 月 9 日 白木 正章- 39 -

参考文献

1.

Neil H. E. Weste and Kamran Eshraghian , “PRINCIPLES OF CMOS VLSIDESIGN”,ADDISON-WESLEY PUBLISHING COMPANY, printed with corrections October,
1994,p144−146

2.

清水

潤治

著,

3.

岸野

正剛・小柳

光正

共著,

4.

菅野

卓雄

飯塚

哲哉編,

5.

松山

泰男・富沢

監修

半導体工学の基礎

孝著,,コロナ社，1986

VLSI デバイスの物理
CMOS

VLSI 設計入門- 40 -,丸善株式会社,1986

超 LSI の設計
,共立出版,,培風館,1989