S2 群－1 編－3 章〈ver.1/2018/3/20〉■S2 群（ナノ・量子・バイオ）－1 編（デバイスの微細化限界とその物理）

3 章 微細デバイスの諸問題【本章の構成】
本章では以下について解説する．
3-1 短チャネル効果
3-2 特性ばらつき
3-3 ノイズ3-4 信頼性

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1/(21)

S2 群－1 編－3 章〈ver.1/2018/3/20〉■S2 群－1 編－3 章

3-1 短チャネル効果（執筆者：小林正治）[2015 年 8 月 受領]

現代の高度情報化社会を支える電子デバイスには高集積回路が搭載されている．この高集積回路はシリコンチップ上に形成され，現在，億を超える数のトランジスタが集積された複雑な回路で構成されている．トランジスタとしてシリコン MOSFET が開発されて以降，S2
群 1 編 1 章で説明されたように，これまでムーアの法則と呼ばれる経済法則に促されて，半導体業界は集積回路チップの単位面積当たりのトランジスタ数を増大させるべく微細加工技術を精錬させてきた．また，トランジスタの微細化は，デナードの法則と呼ばれる物理法則
によって，動作速度の向上・低消費電力化を両立できることも裏付けられていた．
しかし，MOSFET の微細化が進められ，チャネル長が数マイクロメートルまたはそれより短くなるにつれて，長チャネル MOSFET で予測されていた特性とは異なる現象が観測されるようになる．MOSFET のチャネル長が短くなることにより静電特性に現れる諸現象をまとめて短チャネル効果と呼ぶ．ゲート長が 100 nm よりも短くなった現在，所望の集積回路動作を実現させるためには，この短チャネル効果を抑制することが微細化技術の最重要課題である．
本節では，MOSFET の短チャネル効果の諸現象とその代表的な対策方法について説明する．
3-1-1 短チャネル効果の諸現象(1) しきい値電圧低下
狭義での短チャネル効果は，ゲート長を短くしていったときの MOSFET のしきい値電圧（Vth）の低下を指す．Vth をゲート長に対してプロットしたときに見られる短チャネル領域での Vth の低下のことを Vth ロールオフと呼ぶ．この Vth の低下はそれを表す解析式
Vth  Vfb  2 B  QB / Cox（1・1）

から理解することができる．ここで Vfb, B, QB, Cox はそれぞれフラットバンド電圧，フェルミ
ポテンシャルと真性フェルミポテンシャルの差，単位面積当たりの空乏層電荷，単位面積当たりのゲート絶縁膜容量を表す．図 1･1(a)と(b)に MOSFET の断面図と，長チャネルと短チ
ャネルの場合の Vth 近傍での空乏層の境界線を表す模式図を示す．

(a)

(b)

ゲート

ドレイン

ソース

基板

ゲート
ドレイン

ソース

基板

図 1・1 長チャネル(a)と短チャネル(b)の場合の空乏層チャージシェアリングの様子

チャネル領域の空乏層をゲート，ソース，ドレインが取り合っているとみることができ，
この 2 次元的な空乏層電荷の取り合いをチャージシェアリングと呼ぶ．長チャネルではゲー
ト直下の空乏層はほとんどゲート制御によるものであるのに対して，短チャネルではソース
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2/(21)

S2 群－1 編－3 章〈ver.1/2018/3/20〉とドレイン，特に逆バイアス状態にあるドレインからの空乏層が広がり，ゲートが制御できる空乏層の大きさが相対的に減少することがわかる．このチャージシェアリングの考え方により，短チャネルでは式(1･1)右辺の第 3 項で QB/Cox が長チャネルに比べて小さくなるため
Vth が低下する．
(2)

DIBL（Drain Induced Barrier Lowering）

理想的な長チャネル MOSFET の Vth はソース近傍のシリコン基板のチャネル部のポテンシ
ャルがソースの電位に対して十分に曲がり，チャネルが反転状態になるときのゲート電圧で決まる．しかし，先に述べたように，短チャネル MOSFET の場合，ドレインからの空乏層が広がり電気力線がゲート下の領域にまで伸びてくる．その結果，図 1･2 に示すようにソース
近傍のシリコン基板のポテンシャルがドレインからの電気力線によって引き下げられ反転しやすくなり，Vth が低下する．このドレイン電圧印加による MOSFET の Vth の低下を DIBL
（DrainInduced Barrier Lowering）と呼ぶ．この現象が起こると図 1･3 の(a)に示すように Id-Vg 特性が低電圧側にシフトし，オフリーク電流が増大してしまう．また，Id-Vd 特性においても飽和電流の傾きが大きくなり，出力抵抗が減少してしまう．
障壁低下

(a)

(b)

ソース

図 1・2

ドレイン

ソース

ドレイン

低ドレイン電圧（線形）

低ドレイン電圧（線形）

高ドレイン電圧（飽和）

高ドレイン電圧（飽和）

長チャネル(a)と短チャネル(b)の場合のチャネル方向で見たバンドダイアグラム
高ドレイン電圧（飽和）DIBLによるVthの低下+サブスレショルド係数の劣化

低ドレイン電圧（線形）ドレイン電流(log10)(b)

DIBLによる
Vthの低下

(a)

ゲート電圧

図 1・3

高ドレイン電圧での短チャネル MOSFET の Id-Vg 特性(3) サブスレショルド係数の劣化
短チャネル MOSFET では図 1･3 の(b)に示すように，サブスレショルド領域の電流立ち上がり係数であるサブスレショルド係数にも劣化が見られる．この現象は図 1･1(b)に示したよ
うに，ドレインからの空乏層の広がりが顕著になり，ソースとドレイン間で MOS 界面よりも深い領域でリーク電流パスができてしまうパンチスルーが起こることが主な原因である．
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パンチスルーが起こるとサブスレショルド領域でのゲートによる電位の制御が弱くなってしまいサブスレショルド係数が劣化する．
(4) 基板バイアス係数の劣化
MOSFET には 4 つ目の端子として基板端子があり，基板電位によってシリコン基板の電位を変化させることができるため，動的に MOSFET の Vth を調整することができる．このことは回路動作において大変有用である．基板バイアスを印加すると空乏層幅を変化させること
で式(1･1)の QB が変化し，Vth が変化する．具体的には，逆バイアスで QB が大きくなり Vthが上がり，順バイアスで QB が小さくなり Vth が下がる．印加した基板バイアスに対する Vthの変化割合ΔVth/ΔVbs を表すのが基板バイアス係数である．先の Vth 低下の説明と同様に，基板バイアス係数についても，短チャネルにおいては基板電位によるチャネル領域の空乏層電荷の変化量が相対的に減少してくるため，基板バイアス係数は小さくなる．
3-1-2 短チャネル効果の対策(1) チャネルドーピング
短チャネル効果による Vth の低下を抑えるためにはチャージシェアリングの観点からはゲート制御の空乏層の面積を相対的に大きくする必要がある．この目的で有効な方法がチャネ
ルのドーピング濃度のエンジニアリングである．最もシンプルな方法は，図 1･4(a)に示すよ
うに MOSFET の活性領域の表面にドーピングを行い，基板濃度を高めて空乏層幅を短くすることである．しかし，この方法ではすべてのチャネル長において Vth が大きくなってしまう問題がある．また，S2 群 1 編 3 章 3-2 で説明されるようにチャネルの不純物濃度が高いと Vthのばらつきが大きくなってしまうという問題がある．加えて，サブスレショルド係数は
S=2.3(kT/q)(1+Cdm/Cox) で表されるため，基板濃度を上げると空乏層容量 Cdm が相対的に大きくなり，サブスレショルド係数が大きくなってしまう．最後に，チャネルの高不純物濃度化
は，イオン化不純物散乱によるキャリアの移動度劣化にもつながる．
そこで次に考えられるのが，図 1･4(b)に示すように，チャネルの表面ではなく表面から少し離れた領域の不純物濃度を高くする方法である．この不純物プロファイルはレトログレー
ドプロファイルとも呼ばれ，チャネルの表面の不純物濃度を低く保てるため Vth が上がり過ぎ
ず，かつ空乏層の伸びが高濃度領域で止まるために短チャネル効果抑制に効果的である．

不純物
濃度

(a)
N+

P

不純物
濃度

(b)
P

N+

N+

(c)

基板

N+

P

ヘイロー
インプラント(P)

N+

P

P

N+

P

N+

N

P

N

N+

エクステンション
インプラントN

基板

基板

(d)

P

基板

不純物
濃度
N+

図 1・4

N+

短チャネル効果抑制のためのドーピング手法

以上の 2 つの方法はゲートを加工する前に基板に不純物を導入することで，基板に垂直な方向に不純物濃度分布をエンジニアリングする方法であったが，横方向，つまりチャネルの方向に不純物濃度分布を持たせる方法がある．それは，図 1･4(c)に示すようにソース・ドレ
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インの形成と同様にゲートを加工した後に斜め方向からイオンインプランテーションを行い，チャネル表面より奥の領域でソースとドレインの接合付近に局所的に不純物濃度が高い領域を形成する方法であり，ヘイローまたはポケットインプラントと呼ぶ．この方法を用いることでドレインからの空乏層の伸びを抑えることできる．さらに，短チャネルになるほどこの局所的な高濃度領域が互いに交わるようになり，短チャネル MOSFET でのチャネル濃度が実効的に高くなる．そのためヘイローインプラントを適切に設計することで Vth ロールオフを補償することができ，広いゲート長の範囲で均一な Vth が得られる．
(2) ソース・ドレインの浅接合化
ソース・ドレインではシリコン基板の表面から離れたところに PN 接合を持つ．この PN接合がチャネル表面から深い領域にあるとゲート制御の及ばないところでドレインから空乏層が伸びてしまい短チャネル効果を助長してしまう．そのため先端 CMOS 技術ではソース・ドレインの PN 接合をなるべく浅く形成する．このときソース・ドレインの拡散領域全体を浅接合にすると抵抗が大きくなってしまうので，通常は図 1･4(d)に示すようにスペーサの下にエクステンションと呼ばれる浅接合を形成し，スペーサの外には深い接合を形成することで，拡散領域の抵抗をなるべく上げないよう設計がなされる．
(3) ゲート絶縁膜の薄膜化式(1･1)の右辺第 3 項を見てわかるように，Vth に影響を与えるファクタとしては，チャネ
ル領域の空乏層電荷とは独立に，ゲート絶縁膜容量 Cox がある．この Cox を大きくすることによってチャネルとゲートの容量結合を支配的にすることで短チャネル効果を抑制することができる．最もシンプルな方法はゲート絶縁膜を薄くして Cox を大きくする方法である．しかし 1～2 nm の膜厚になるとゲート酸化膜である SiO2 でのトンネルリーク電流が増大するため，膜厚のほかに絶縁膜の誘電率を高める方法もとられるようになった．はじめは窒素を添加した SiON で，最近では HfO2 などの金属酸化膜をゲート絶縁膜とするいわゆる high-絶縁膜技術が開発され，先端 CMOS 技術では使用されている．ところでポリシリコンゲートを用いる
場合，ポリシリコンは高濃度にドーピングされているが空乏化するため，実際のゲート絶縁膜容量にはポリシリコンの空乏層容量が直列で接続されている．したがって，実効的なゲー
トとチャネルの容量結合はポリシリコンの空乏層容量分弱くなる．この問題は high-技術とともに最近採用されているメタルゲート技術によって解消される．
(4)

SOI およびマルチゲート MOSFET

以上述べてきたように，プレーナ型バルク MOSFET ではドーピング濃度・プロファイルやゲート絶縁膜を制御することで短チャネル効果を抑制してきた．一方，MOSFET の更なる低消費電力が求められるようになり，電源電圧の更なる低下が不可欠となってきた．チャネル
長が 100 nm より短くなるとプレーナ型バルク MOSFET で短チャネル効果を抑えることが難
しく，一般的に Vth が高くサブスレショルド係数が大きい特性になってしまう．そこで，低電源電圧化に向けてチャネル構造をエンジニアリングする手法がとられる．まず，SOI 基板を用いてシリコン層の膜厚を薄くし，シリコン全体を空乏化させる完全空乏型 SOI（FDSOI）
MOSFET が用いられた．FDSOI MOSFET ではチャネルドーピングをせずに短チャネル効果が抑えられ，サブスレショルド係数も小さく，低消費電力動作に向いている．MOSFET のゲ
ート制御性を更に高めるために基板側にもゲートを設けたダブルゲート MOSFET や，シリコンの活性領域をフィン状に加工してゲートが上部と側面の 3 面を囲むトライゲート MOSFET，
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更にはシリコンを中空のナノワイヤに加工して，ゲートがナノワイヤを全面囲むゲートオー
ルアラウンド MOSFET といったマルチゲート MOSFET が先端 CMOS 技術に採用され始めている．詳細は S2 群 1 編 3 章 4-1 および 4-2 を参照してほしい．
■参考文献
1)
2)
3)

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岸野正剛，小柳光正：“VLSI デバイスの物理”，丸善, 1995.
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3-2 特性ばらつき（執筆者：松川貴）[2015 年 8 月受領]

3-2-1 バルクプレーナ MOSFET におけるばらつき顕在化と FinFET 導入のメリット
短チャネル効果と並んで，トランジスタの寸法の微細化とともに大きな問題となっているのが，特性ばらつきの問題である．特性ばらつきは主として，製造プロセス上の不均一性に起因するウエハ間・ウエハ内ばらつきと，ごく近接させた全く同じ寸法のトランジスタ同士であっても発生するランダムばらつきに大別される 1)．本節では，トランジスタの構成要素のランダム性に起因し，トランジスタ寸法の微細化により特に顕在化するランダムばらつきに主眼をおいて解説する．
バルクプレーナMOSFET

FinFET
G

G

Wg

DopantLg

S

D

Vt ばらつき要因:
RDF
DLg
WFV (仕事関数ばらつき)
図 2・1

S

D

金属ゲート
電極の
多結晶粒

非ドープ
チャネル

Vt ばらつき要因:
RDF
WFV
DLg/Tfin

バルクプレーナ MOSFET と FinFET の特性ばらつき要因

図 2･1 に示すようなバルクプレーナ MOSFET において，ゲート長（Lg），チャネル幅（Wg）
を縮小すると，しきい値の決定に寄与するドーパントの数は，チャネル面積（LgWg）に比例して縮小する．たとえば Lg = 65 nm，Wg = 100 nm，基板不純物濃度 1018 cm－3 の場合，ゲート下の空乏層厚 30 nm に含まれる不純物数 N は，約 200 個となる．多数個の同一設計寸法のト
ランジスタに同様に含まれるドーパント原子数はポアソン分布に従い，平均値 N に対して，
標準偏差√𝑁のばらつきを持つ．したがって，上記寸法のトランジスタにおいては，ばらつき
割合√𝑁/N は，7 %程度となり，既に無視できない程度のばらつきとなる．トランジスタ寸法
縮小に伴い，しきい値を決定づけるドーパント原子数 N の減少を反映して，トランジスタのしきい値ばらつきVt は，
 Vt  AVt（2・1）

2 LgW gに従って増加する 1)～3)．1 / LgWg の増加に対する比例係数 AVt は Pelgrom 係数として知られ 2)，
トランジスタの作製テクノロジー固有のばらつき強度の指標として広く用いられている．バ
ルクプレーナ MOSFET では，短チャネル効果を防止するためにゲート電極下には一定量の不純 物ドーピ ングが 必須で あ り， ランダム なドー パント個 数ば らつき（ Random Dopant
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Fluctuation：RDF）に起因する特性ばらつきが，トランジスタの微細化を進めるうえでの深刻な問題となってきた．
バルクプレーナ MOSFET で深刻になっていた，短チャネル効果に起因するオフリーク電流の改善のために導入された FinFET 4),5) は，チャネル中の不純物ドーピングを必要としないという特長も持ち合わせる．このため図 2･1 に示したように，バルクプレーナ MOSFET における主要な特性ばらつき原因であった RDF が，FinFET においては基本的に排除できることになる．したがって，FinFET においてはバルクプレーナ MOSFET に比べ，特性ばらつきも有効に抑制でき，実際に低ばらつき実現のメリットも報告されている 6)．
一方で，RDF を解消しても FinFET において一定の特性ばらつきは残存し，ゲート電極を構成する多結晶金属の仕事関数ばらつき（Work function variation：WFV）が残存する特性ばらつきの主要因であることが知られている 7)～9)．多結晶金属においては，結晶粒ごとに配向が異なる場合，結晶粒ごとに異なる仕事関数値を持つ．また，結晶粒の大きさは，数 nm から 10 nm 程度であり 8)，FinFET が導入された技術世代のゲート長（30 nm 以下）に比べ無視できない大きさである．結晶粒の配向，位置，大きさはランダムであり，このため RDF を排除した後にランダムばらつき要因として顕在化する．
今後も最先端 CMOS で活用される FinFET において仕事関数起因のばらつきを低減する技
術について，以下に概説する．
3-2-2 FinFET における WFV 起因ばらつきの抑制技術
ゲート電極に使用される多結晶金属の配向性は，金属膜が成長する下地の平坦性に大きく影響を受ける．特に，反応性イオンエッチング（RIE）により加工された Fin の側壁をチャネルとして活用する FinFET においては，Fin 側壁の平坦性が多結晶金属ゲートの特性に大きな影響を与えると考えられる．そこで，図 2･2 に示すように，RIE により加工された fin と，異方性ウェットエッチングによる Si(111) の平坦化現象を利用した理想的形状を持つ fin について，同じく多結晶金属である TiN をゲート電極として成膜し，FinFET の特性ばらつきを比較した 10),11)．RIE 加工による FinFET では，TiN ゲートが形成されている fin 側壁に細かい凹凸が見られるが，異方性ウェットエッチングによる FinFET では，理想的に平坦な fin 側壁上に50

RIE加工fin
傾き: 2.0
AVt=2.8 mVm

RIE加工fin40

Vt [mV]

TiNゲート電極
fin

平滑側壁fin(異方性ウェット
エッチング)

TiNゲート
Vd=50mV

30
20
10

CET=2 nmTiNゲート電極
fin

平滑側壁fin
傾き: 1.3
AVt=1.8 mVm

0
0

5

10

15

20

25

1/(LgW g)1/2 [m-1]
図 2・2
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FinFET の側壁平滑化と特性ばらつきへの影響© 電子情報通信学会 2018

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TiN ゲートが形成されている．どちらの FinFET においても，TiN 電極には明瞭な結晶粒が見られる．それぞれの FinFET について，様々な Lg, Wg の場合のしきい値のばらつき（Vt）を測定し，Pelgrom Plot としてばらつき強度の比較を行った．その結果，平滑な fin 側壁を持つ
FinFET において特性ばらつきが改善していることがわかる．この原因としては，平滑な下地上に成長した TiN 電極は，揃った配向の結晶粒で構成され，結果として結晶粒ごとの WFVが低減しているものと考えられる．このような fin 側壁平滑化による特性ばらつき低減効果
は，RIE で形成された fin に対してイオンミリングによる側壁平滑化を行った場合においても観測されている 12)．
また，金属ゲート電極における結晶粒そのものの影響を排除することも，WFV の抑制には極めて有効である．非晶質状態で熱的に安定であり，金属ゲート電極への適用可能な材料として，TaSiN が報告されている 13)．そこで，図 2･3 に示すように，TaSiN をゲート電極として FinFET に導入し，多結晶 TiN ゲートの場合と比較を行った 14)．TiN ゲート電極の場合，結晶粒が明瞭に見られ，電子線回折も多結晶を反映する回折スポットパターンを示す．一方，
TaSiN ゲート電極の場合，電極部分に結晶粒は認められず，電子線回折も非晶質を反映する
リング状の回折パターンを示すのみである．このような多結晶 TiN ゲート電極と非晶質 TaSiN
ゲート電極を有する FinFET の特性ばらつきを測定，比較した結果を図 2･4 に示す．非晶質
金属ゲートの導入によりしきい値ばらつきは顕著に減少し，ばらつき抑制効果は図 2･2 に示

非晶質TaSiNゲート

多結晶TiNゲート

TaSiN

TiN

nano-beamdiffraction

nano-beamdiffraction

20 nm

多結晶金属と非晶質金属をゲート電極に導入した FinFET の比較

Vt [mV]

図 2・3

fin

20 nm

fin

30

TiNゲート
傾き: 2.0
AVt=2.8 mVm20

Vd=50mV
CET=2 nmTaSiNゲート
傾き: 0.95
AVt=1.3 mVm

10

0
0

5

10

15

20

1/(LgW g)1/2 [m-1]
図 2・4

非晶質金属ゲート電極による FinFET のばらつき低減効果

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した fin 側壁平滑化によるものよりも大きい．このことは，WFV が結晶粒により発生し，非晶質化により結晶粒の影響排除が特性ばらつきの抑制には極めて有効であることを示している．
非晶質ゲート導入により WFV を抑制した後も残存する特性ばらつきについては，以下のように考えることができる．RDF の影響のない，非ドープチャネルを持つ FinFET の特性ば
らつきは，WFV，界面準位電荷密度（Nit）のばらつき，ゲート絶縁膜中の固定電荷密度（Nox）のばらつきに起因すると考えられ，それぞれが独立にばらつくため，以下の誤差伝搬の式で与えられる 14)．
2

 Vt2   WFV

2
q 2ToxN it  N ox
2
W g Lg ox（2・2）

第 1 項のWFV は，WFV に起因して発生するしきい値ばらつきを示す．WFV を抑制しても，第 2 項のゲート絶縁膜に関わる離散電荷（Nit, Nox）に起因する特性ばらつきが残存することがわかる．一方で第 2 項の離散電荷に起因するばらつきは，ゲート絶縁膜厚（Tox）をスケーリングすることにより低減することができる．図 2･5 に，これまで FinFET に関して報告されている AVt 値とゲート絶縁膜の値を比較する 8),10),15)～17)．AVt 値はしきい値ばらつきに相当す
る．多結晶金属に関する報告値は，ゲート絶縁膜スケーリングにより AVt 値が減少するトレンドを示す．このトレンドに対して，非晶質金属ゲート導入による WFV 抑制は，同じゲート絶縁膜厚においてばらつき低減効果を示す．したがって，WFV を抑制しつつ，ゲート絶縁膜のスケーリングを進めることにより，今後のトランジスタの更なる微細化に対応したばら

AVt [mVm]つき抑制が実現できるものと考えられる．

2.5

TiN/SiO2 [8]TiN/HfSiON [15]2.0

TiN/HfSiO[16]TiN/SiO2 [10]1.5

TaSiN/
SiO2 [12]1.0 Gate-first

WFV
MG/HfO2[17]reduction

0.5
0

1

2

3

4

Tox [nm]
図 2・5

FinFET 特性ばらつきの報告例とゲート絶縁膜厚スケーリングの影響

■参考文献
1)
2)
3)
4)
5)

竹内 潔：
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3-3 ノイズ（執筆者：渡邉孝信）[2015 年 8 月 受領]

ノイズは理想的な電気信号に重畳される余計な変動であるが，MOSFET に起因するノイズの時定数は幅広く分布し，ノイズとデバイスの経時劣化の境界ははっきりしていない．現在
大きな問題となっているランダムテレグラフノイズ（Random Telegraph Noise：RTN）1) は，時定数が数時間以上に及ぶことがあり，そのような緩慢な変動はむしろ静特性の経時変化と呼ぶほうが相応しい．近年注目されている説 2) では，バイアス温度不安定性（Bias Temperature
Instability：BTI）の微視的機構が RTN と同じ機構で説明されており，物理モデルの観点からもノイズと経時劣化は互いに密接した関係にある．
MOSFET における RTN は，図 3･1 に示すように，ゲート絶縁膜中でキャリアの捕獲と放出が繰り返されることでチャネル伝導度が不連続に変化する現象である 1)．大部分の RTN の
時定数はs 以上であり，ディジタル回路のクロック周期（～ns）と比べて遅い．つまり，同一のデバイスの特性がスイッチング動作ごとに変化して見えることになる．ゲート絶縁膜容量を CoxLW と表すと，キャリア 1 個の出入りに伴うしきい値電圧の変動幅はおよそ|ΔVth| ≈q/CoxLW で与えられ，デバイスサイズ LW が小さくなるほど顕在化する 3)．RTN はまずフラッ
シュメモリの信頼性の問題として表面化し 4)，その後 SRAM のノイズマージンを減少させる要因としてクローズアップされるようになった 5)．

図 3・1 ランダムテレグラフノイズ（RTN）

RTN は後述するように 1/f ノイズ（1/f noise）とも呼ばれる．MOSFET が発する代表的なノイズとしてほかに熱ノイズ（thermal noise）がある．熱ノイズは熱平衡状態におけるキャリアのランダムな動きに起因するノイズである．ただし，微細 MOSFET のチャネルは熱平衡状態からほど遠いため，非熱平衡雑音であるショットノイズ（shot noise）と一緒にして熱/ショットノイズ（thermal/shot noise）とも呼ばれる．

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12/(21)S2 群－1 編－3 章〈ver.1/2018/3/20〉

3-3-1 パワースペクトル密度によるノイズの分類
ノイズは一般に規則性が乏しい波形を呈すため，定常確率過程の自己相関関数で特徴づけられる．ウィーナー‐ヒンチンの定理（Wiener-Khintchine’s theorem）より，自己相関関数のフーリエ変換はパワースペクトル密度（Power Spectral Density：PSD）と関係づけられる 1)．
+∞

S(𝑓) = 2 ∫〈∆𝑥(𝑡)∆𝑥(𝑡 + 𝜏)〉𝑒 𝑖2𝜋𝑓𝜏 𝑑𝜏

（3・1）

−∞

S (f ) が PSD，すなわち単位周波数当たりの信号のパワーを表す量である．Δx(t) が電流ノイズを表すとき，PSD の単位は A2/Hz となる．電圧ノイズでは V2/Hz となる．正と負の周波数をあえて区別する場合は，式(3･1)の右辺の係数 2 を除いた式で定義される．
図 3･2 に MOSFET のノイズの PSD を示す．1/f ノイズはその名のとおり，周波数 f にほぼ反比例する PSD を持つ．低周波数領域で強度が大きいことから低周波ノイズ（Low Frequency
Noise：LFN）とも呼ばれる．熱/ショットノイズは，遮断周波数（kT/h ≈ 6 THz）以下の広い
周波数 領域に わたっ て一様 な PSD を示すノイズで，白色ノイズ（white noise）とも呼ばれ
る．1/ f ノイズと白色ノイズの PSD が等しくなる周波数をコーナー周波数（corner frequency）と呼ぶ．コーナー周波数が低いデバイスほどノイズが少ない“静かな”デバイスといえる．
微細 MOSFET のコーナー周波数は MHz～GHz の領域に位置する 6)．

図 3・2

MOSFET のノイズのパワースペクトル3-3-2 1/f ノイズと RTN
1/f ノイズはフリッカーノイズ（flicker noise）とも呼ばれ，自然界の様々な現象で見られるノイズである．MOSFET で観測される 1/f ノイズはチャネル抵抗の時間変化に起因し，図 3･2 の挿入図に示すように多くの RTN 成分の重ね合わせとみなされている 7)．
RTN の PSD はローレンツ型の関数
S(𝑓) =

2(∆𝑥)2 𝜏
4 + (2𝜋𝑓𝜏)2（3・2）で与えられる 1)． はキャリアの捕獲および放出状態の平均持続時間である．キャリアの捕
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獲および放出がトンネル過程で起こると仮定すると，はゲート酸化膜とチャネルの界面から距離に応じて指数関数的に減少する．捕獲サイトが酸化膜中に一様に分布すると仮定すると，式(3･2)の PSD の統計平均が近似的に 1/f に比例することが示される 8)．
NMOS と PMOS の 1/f ノイズを比較すると，PMOS で埋め込みチャネルが用いられた時代
では NMOS のノイズの方が大きかった．しかし，近年の微細デバイスにおいては PMOS の
RTN の方が NMOS より大きいことが報告されている 5)．
1/f ノイズの物理モデルには 2 種類ある．捕獲電荷の有無によるチャネルのキャリア数ゆらぎ（number-fluctuation）に帰するモデル 9) と，チャネル内の移動度ゆらぎ（mobility-fluctuation）に帰するモデル 10) である．両モデルの間で長年議論が続いたが，双方を支持する実験事実があることから，現在は両者の統一モデル 11) が標準となっている．
3-3-3 微細 MOSFET の RTN
微細 MOSFET では，デバイス 1 つ当たりの酸化膜捕獲電荷の数が減少するため，RTN 特
有の離散的な振幅を持つ波形が直接観測できる．そのため，ディジタル回路における低周波
ノイズの影響を議論する場合は，RTN 振幅の統計分布で評価されることが多い．
捕獲電荷の有無は，チャネル中のランダムドーパントゆらぎ（Random Dopant Fluctuation：RDF）と似た効果を引き起こす 3)．すなわち，電荷の捕獲あるいは放出によってチャネル内のポテンシャル分布が変化すると，チャネル内の電流経路に影響し，チャネル伝導度が変化する．その程度はドーパント分布に左右され，捕獲電荷の位置によってチャネル伝導度が大きく変わるケースもあれば，ほとんど変わらないケースもある．チャネルに不純物イオンが含まれない完全空乏型（Fully Depleted：FD）チャネルデバイスでは，極端に RTN 振幅が大きくなるワーストケースの出現確率が抑制され，図 3･3 に示すようにばらつきの抑制に顕著

図 3・3

バルク MOSFET および完全空乏型（FD）SOI MOSFET の RTN の比較 12)

グラフの横軸は実際に観測された RTN によるしきい値シフト（ΔVth）を示し，縦軸はそれらの観測値が正規分布に従って出現すると仮定した場合の偏差を表す．プロットが横に広がるほどばらつきが大きい．グラフの直線性は正規分布との相関を示すが，この場合は正規分布からかなり逸脱している．右図はチャネル内のポテンシャル分布の例．
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な効果がある 12)．同様の効果は FinFET における金属ゲートの仕事関数ばらつきでも観測されており 13)，金属ゲートをアモルファス化して仕事関数ばらつきを抑制すると低周波ノイズが大幅に抑制されることが報告されている．
ゲート絶縁膜に高誘電率（high-k）酸化物を用いた場合の RTN は，フォーミングガスアニ
ールで絶縁膜中の欠陥を消滅させることにより，SiON 膜と比べて大幅に抑制できることが報告されている 14)．
3-3-4 熱ノイズとショットノイズ
アナログ回路の動作周波数が高くなるにつれて 1/f ノイズの影響は小さくなり，熱/ショッ
トノイズが主なノイズ源となる．熱ノイズはジョンソン-ナイキストノイズ（Johnson-Nyquist
noise）とも呼ばれる．熱平衡状態の導体中で熱的に励起したキャリアのブラウン運動で生ずるノイズであり，電流ノイズの PSD は遮断周波数以下で（3・3）

𝑆𝐼 (𝑓) = 4𝑘𝑇/𝑅で与えられる．k はボルツマン定数，T は絶対温度，R は導体の抵抗を表す．電圧ノイズは
𝑆𝑉 (𝑓) = 4𝑘𝑇𝑅となる．
ショットノイズは定常電流が流れる非熱平衡状態において生ずるノイズで，電流を担うキ
ャリアの離散性に起因する．ショットノイズの PSD は，キャリアが測定点を通過する時間に対して十分低い周波数で（3・4）

𝑆𝐼 (𝑓) = 2𝑞𝐼と与えられる．式(3･4)によると平均電流 I→0 の極限でショットノイズは消滅することになる．このためショットノイズは，ポテンシャル障壁を乗り越えて放出される電流にのみ適用され，電界がない一様な導体中に生ずる熱ノイズとは区別すべきという考え方がある．しかし，両者はキャリアの離散性に起因するという意味で本質的に同根である．ランダウアー（Landauer）は，量子論的に定式化したショットノイズが I→0 の極限で熱ノイズと一致することを示している 15)．
MOSFET のドレイン電流の熱/ショットノイズは（3・5）

𝑆𝐼𝑑 (𝑓) = 4𝑘𝑇𝛾𝑔𝑑0

で与えられる 16),17)．gd0 はドレイン電圧 VDS = 0 のときのチャネルコンダクタンスである．
はバイアスに依存する無次元のパラメータでノイズ因子（noise factor）と呼ばれる．長チャ
ネル MOSFET では VDS = 0 で = 1 であり，式(3･3)の熱ノイズと一致する．飽和領域に近づ
くにつれて が 2/3 まで減少することが理論的に示される 16),17)．短チャネル MOSFET の熱/ショットノイズに式(3･5)を当てはめると， は 1 以上に増大することが知られている 18)．
ディジタル回路における熱/ショットノイズは，1 クロック周期の間で変動成分が相殺され得るため，RTN ほど回路動作に深刻な影響を与えないと考えられる．最近行われたシミュレーションで，1 個の捕獲電荷による RTN と熱/ショットノイズの影響が定量的に比較された
19)．1 クロック周期の間にソースからドレインに輸送される総電荷量の変動幅を指標にして両者を比較したものを図 3･4 に示す．RTN による総電荷量の変動幅はクロック周期に比例するのに対し，熱/ショットノイズはクロック周期の平方根に比例する．このため，クロック周
波数を上げていくと必ずどこかで熱/ショットノイズが RTN を上回ることになる．ただし，このクロスオーバ周波数はナノワイヤ型デバイスの場合で数 10～100 GHz 程度と見積もられ，
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ディジタル回路の当面の主要ノイズは RTN であることを示している．

（a）
図 3・4

（b）

RTN と熱/ショットノイズがディジタル回路動作に与える影響の比較 19)(a) 指標となる 1 クロック周期 TCLK 内の輸送電荷量の変動幅ΔQ の定義．ΔQRTN は RTN を引き起こす酸化膜捕獲電荷の有無による輸送電荷量の変動幅，ΔQSHOT は熱/ショットノイ
ズによる変動幅を表す．
(b) ΔQRTN とΔQSHOT の比較．ΔQRTN は TCLK に比例するのに対し，ΔQSHOT は TCLK1/2 に比例する（図は文献 19)に基づいて作成）．
■参考文献
1)
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13)
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3-4 信頼性（執筆者：竹内潔）[2015 年 8 月 受領]

利用に供している物やシステムがある期間故障することなく期待した機能を発揮し続けるようにするためにはどうすればよいかを扱う学問は信頼性工学と呼ばれる．本節では上記した「信頼性」の非常に広い対象領域のうち，特に MOS 型シリコン集積回路における主要な課題として，(1)電気ストレスによる特性変動，(2)絶縁膜破壊，(3)ソフトエラーを取り上げて解説する．シリコン集積回路の成功と広範な応用が実現した背景には高度な信頼性が保障できたという事実があり，この分野で多くの試行錯誤と知見の集積がなされている．これらは必ずしも微細化やナノサイズ化によって引き起こされるものではないが微細化の影響は受ける．微細化が信頼性に与える影響については適宜言及する．
3-4-1 電気ストレスによる特性変動
MOS 型トランジスタの端子間に電圧を印加するとトランジスタの特性は徐々に変動する．
十分高信頼に設計された集積回路においてこの変動はごくわずかであるが，設計を誤ると長時間使用後に集積回路が誤動作する恐れがある．
特性変動の原因となる代表的な現象として，(1)ホットキャリア効果と(2)NBTI（Negative Bias-Temperature Instability）がある．
ホットキャリア効果は，ソースからドレインに輸送されるキャリアが進行方向に沿った電界から高いエネルギーを得て「熱い」キャリアとなり，これにより生じた高エネルギーの電子や正孔がゲート絶縁膜に飛び込むことで生じる 1)．結果として界面準位（半導体とゲート絶縁膜が接する場所にあって化学ポテンシャルに応じて電荷を比較的速く捕獲したり放出したりする）や捕獲電荷（絶縁膜の中にあって概ね固定されている）が発生し，トランジスタのしきい値変動，電流駆動力の劣化などが生じる．
NBTI は P チャネル FET のゲート電極に負バイアスを印加してトランジスタをオン状態にすることで負方向（電流が減る方向）のしきい値変動が生じる現象である．ホットキャリア
効果と同様に界面準位や捕獲電荷が生じるとされているが，ソース-ドレイン間の横方向の電界ではなく，ゲート絶縁膜に加わる縦方向の電界によって促進される化学反応により生ずる．
ゲート絶縁膜中に窒素を含有させると劣化することが知られている．NBTI には一旦変化したトランジスタ特性が，バイアスを取り除くと回復するという著しい特徴がある．回復は非
常に短時間（μ秒以下）で進行し，かつ長時間（数日以上）にわたって継続するという性質があり，このことは NBTI 現象の測定や長期信頼性の予測を複雑化している．回復現象の説明として，界面から水素が離脱することで一旦生成された界面準位が再度水素と結合することで消滅するためとする説と，ゲート絶縁膜中に一旦捕獲された電荷が再び放出されるためとする説とがあるが，研究の進展により現在では後者が有力視される 2)．なお，N チャネル
FET のゲート電極に正バイアスを印加した場合も類似した PBTI（Positive Bias-Temperature
Instability）が存在するが，NBTI に比べて問題になりにくい．
消費電力低減と信頼性確保を目的として，トランジスタの微細化に伴って電源電圧の低減が進められた．このため微細トランジスタではホットキャリア効果の重要性が低下し，主に電圧が下げられない入出力用トランジスタなどで問題となる．一方，性能向上のためゲート絶縁膜が薄くなる結果，電源電圧を下げてもゲート絶縁膜にかかる電界は減らない．このた
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め NBTI は微細トランジスタでも主要な信頼性課題である．
ホットキャリア効果や NBTI に対する信頼性を保証するためには，実用動作条件で保証期間（例えば 10 年）後の特性変動を予測し，それを許容レベル以下（駆動電流の減少が 10 %以下など）に抑える必要がある．そのためには，実用条件よりも厳しい高電圧条件で特性変動を加速し，加速の度合いを変えた複数の測定結果をもとに保証期間後の特性変動をグラフの外挿により予測するという手法が用いられる．採用する外挿法によって予測は変化するか
ら，劣化メカニズムの理解を通じてなるべく確からしい方法を採用することが必要である．
また，外挿において NBTI の回復の影響をどのように扱うかは慎重に考慮する必要がある．
劣化を過大評価しないよう回路シミュレーションを用いて回復量の定量的見積もりを行う場
合もある．劣化の過大評価は一般に過剰な設計余裕の確保を通じて製品性能の低下を招くから極力避ける必要がある．なお，トランジスタ寸法が非常に微細になると 1 個の電荷がトランジスタ特性に与える影響が大きくなり電荷の離散性が無視できなくなる．ホットキャリア
効果も NBTI もトランジスタ中の電荷の発生が原因であるから，離散性の影響が増すと特性変動が個々のトランジスタごとにばらつくようになる．信頼性保証においてはこのことも考慮が必要となりつつある．

図 4・1

各種信頼性現象の説明

3-4-2 絶縁膜破壊
MOS 型トランジスタのゲート絶縁膜にある値（瞬時破壊耐圧）以上の電圧をかけると絶縁
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性が失われて（絶縁破壊）トランジスタが破壊してしまうが，瞬時破壊耐圧より低い電圧であってもその印加によってゲート絶縁膜に疲労が蓄積していき，ある時間が経過したところで突然絶縁破壊が生じることがある．この現象を TDDB（Time-Dependent Dielectric Breakdown）と呼ぶ．破壊の仕方には絶縁性が全くなくなってしまう強い破壊（Hard Breakdown）と，絶縁性が若干劣化する程度の弱い破壊（Soft Breakdown）とがある．絶縁膜が厚い（概ね 3 nm以上）場合は前触れなく強い破壊が観測されるが，先端集積回路で用いられる薄い絶縁膜では弱い破壊が生じる．薄い絶縁膜ではもともとトンネル電流によるゲート絶縁膜のリークが大きく，弱い破壊は時間変動する不安定なリーク電流の発生として観測される．この時点で直ちに集積回路が故障するわけではないが，この時点をもって破壊と判定することが多い．
破壊に至る時間は全く同じ条件で測定しても素子ごとに大きくばらつく．また，破壊に至る時間の確率分布はワイブル分布に従うことが知られている．その原因は以下のように説明される．ゲート絶縁膜に電界をかけ続けると膜中に偶発的に電子捕獲中心と呼ばれる欠陥が発生する．ゲート絶縁膜が十分厚い場合，捕獲中心が 1 個だけでは絶縁性にほとんど影響しないが，捕獲中心が増えていき，たまたまゲート絶縁膜の上下を飛び石状につなぐようになると，その時点で導電性が生じて破壊に至る 3)．捕獲中心が生じるタイミングや位置関係は偶然に左右されるため，破壊に至る時間がばらつく．また，ばらつきの程度はゲート絶縁膜が薄くなるほど大きくなり，あまりに薄いとついには捕獲中心が 1 個できただけで破壊が生じる．この極限ではワイブル分布は指数分布に一致する．このように，TDDB のばらつきはゲート絶縁膜の薄さに起因し，トランジスタのゲート長やゲート幅が微細でなくとも発生し，ゲート絶縁膜が薄くなるほど劣化する．
TDDB についても NBTI と同様に加速試験によって実用状態での故障発生確率を見積もる．
加速は高電圧の印加により行い，電圧 V と破壊までの時間 T の関係を外挿して実用条件で十分な寿命が得られることを確認する．用いられる V と T の関係としては，(1) 𝑇 ∝ exp(𝑎/𝑉)，(2) 𝑇 ∝ exp(−𝑏𝑉)T，(3) 𝑇 ∝ 𝑉 −𝑛 が代表的であり，どれが良いかについて長く論争が行われた．いずれを選ぶかで推定寿命が大きく変化するためであるが，ゲート絶縁膜が薄い先端集積回路では(3)が良いとされている 4)．電圧加速に加えて，実用状態での故障発生確率推定に
は面積補正（信頼性評価に用いた素子の面積と実際の製品の面積の違いを補正）も必要とな

図 4・2
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TDDB 寿命の外挿法© 電子情報通信学会 2018

20/(21)S2 群－1 編－3 章〈ver.1/2018/3/20〉

る．集積回路ではその中の 1 個のトランジスタが破壊したら全体が故障したとみなす必要があることと，トランジスタごとのばらつきが大きいことによる．トランジスタの面積が増えるほど（大きな半導体チップであるほど），またばらつきが増えるほど（ゲート絶縁膜が薄いほど）実用可能な電圧は下がる．
3-4-3 ソフトエラー
ソフトエラーとは集積回路に放射線が飛び込むことで一時的に誤動作が生じる現象である．
原因となる放射線の主なものは，パッケージに微量含まれる放射性物質から放たれるアルフ
ァ線と，宇宙空間から飛来する粒子に由来する中性子線である．帯電したヘリウム原子核であるアルファ線，または高エネルギーの中性子がシリコン原子核と衝突して生成された種々の荷電粒子がシリコン中を走行すると，多数の電子と正孔の対を発生させる．このようなキャリア発生が pn 接合部で生じると，n 型領域に電子，p 型領域に正孔が収集され，半導体領域の電位を変化させ，メモリやロジック回路を誤動作させる可能性がある．このような現象の頻度は小さいが，非常に高い信頼性が要求されるシステムや大規模なシステムにおいてはソフトエラーに対する信頼性の確保が重要課題である．
典型的なソフトエラーはメモリ（DRAM，SRAM）の記憶データが反転してしまう SEU（Single Event Upset）である．微細化を進めると収集される電荷が減ることでビット当たりの発生確率は減少傾向だが，メモリ容量の増加により集積回路あるいはシステム全体での発生確率は増大する．加えて近接する複数ビットが同時に誤動作する現象の増加に注意が必要となる．誤り訂正符号（ECC）を用いた訂正が失敗する可能性が増すためである．組合せ論
理回路中の電位が一瞬だけ変動することで誤った論理演算結果が出力される SET（Single
Event Transient）と呼ばれる現象もある．この現象は微細化とともに SEU より早く増加し，規則性があるメモリと違って冗長化による対策が難しいという問題がある．
通常よりも多量の放射線を照射することでソフトエラーについても加速試験を行うことができる．アルファ線照射は適当なアルファ線源を集積チップに近接させることでできるが，中性子線照射には加速器を用いた大掛かりな共用設備を利用する必要がある．一方，放射線量を増やすのではなく，大量のサンプルを長期間実地測定することで稀にしか起こらないソ
フトエラーを検出し，誤動作確率を定量化する方法も用いられる 5)．
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