1(57)【特許請求の範囲】【請求項１】 入力信号を所定時間ずつ順次遅延させる
複数のディレイ手段， 上記ディレイ手段のうちの少な
くとも１つから得られる信号を非線形関数によって変換する非線形関数手段，
上記ディレイ手段の他のものから得られる信号を所定係
数倍する係数手段，
上記非線形関数手段および係数手段から得られる信号を加算する加算手段，ならびに動作開始時に上記ディレイ
手段，または上記非線形関数手段および係数手段，また 10は上記加算手段に初期値を与える初期化手段を備え，
上記加算手段の出力が最前段の上記ディレイ手段にフィードバックされるように構成されている，カオス的信号発生装置。
【請求項２】 入力信号を微小時間ずつ順次遅延させる

2
複数のディレイ回路， 上記ディレイ回路のうちの少な
くとも１つから得られる信号を非線形関数によって変換する非線形関数回路，
上記ディレイ回路の他のものから得られる信号を所定係
数倍する係数回路，
上記非線形関数回路および係数回路から得られる信号を加算する加算回路，ならびに動作開始時に上記ディレイ
回路，または上記非線形関数回路および係数回路，または上記加算回路に初期値を与える初期化回路を備え，
上記加算回路の出力が最前段の上記ディレイ回路にフィードバックされるように構成されている，カオス・ディ
バイス。
【請求項３】 順次与えられる複数個の信号をその順序に保存しておき，保存されている信号のうちの少なくとも１つを非線形関(2)3数によって変換し，保存されている信号の他のものを所定係数倍し，非線形関数変換された信号および所定係数倍された信号を加算し，加算により得られた信号を最新の信号として保存しかつ保存されている信号を順次シフトする，
上記一連の処理を初期値を与えることにより開始させかつ繰返させることによりカオス的信号を得る，カオス的信号発生方法。
【請求項４】 入力信号を所定時間ずつ順次遅延させる
複数のディレイ手段， 上記ディレイ手段から得られる信号をそれぞれ所定の非線形関数によって変換する複数の非線形関数手段，
上記複数の非線形関数手段から得られる信号を加算する
加算手段，ならびに動作開始時に上記ディレイ手段または上記非線形関数手段にそれぞれ初期値を与える初期化手段を備え，
上記加算手段の出力が最前段の上記ディレイ手段にフィードバックされるように構成されている，カオス的信号発生装置。
【請求項５】 入力信号を微小時間ずつ順次遅延させる
複数のディレイ回路， 上記ディレイ回路から得られる信号をそれぞれ所定の非線形関数によって変換する複数の非線形関数回路，
上記複数の非線形関数回路から得られる信号を加算する
加算回路，ならびに動作開始時に上記ディレイ回路または上記非線形関数回路にそれぞれ初期値を与える初期化回路を備え，
上記加算回路の出力が最前段の上記ディレイ回路にフィードバックされるように構成されている，カオス・ディ
バイス。
【請求項６】 順次与えられる複数個の信号をその順序に保存しておき，保存されている信号をそれぞれ所定の非線形関数によって変換し，非線形関数変換された信号を加算し，加算により得られた信号を最新の信号として保存しかつ保存されている信号を順次シフトする，
上記一連の処理を初期値を与えることにより開始させかつ繰返させることによりカオス的信号を得る，カオス的信号発生方法。
【請求項７】 複数の入力変数信号をそれぞれ所定時間遅延させる複数のディレイ手段，
上記複数のディレイ手段から得られる複数の変数信号のうちの少なくとも１つをそれぞれ入力とし，この入力変数信号を１変数または多変数非線形関数により関数信号に変換する複数の非線形関数手段，ならびに各入力変数
信号の初期値を与える複数の初期化手段を備え，
上記非線形関数手段から得られる関数信号が対応する上記ディレイ手段にフィードバックされるように構成され

10

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50

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4ている，カオス的信号発生装置。
【請求項８】 複数の入力変数信号をそれぞれ保存しておき，保存されている複数の変数信号のうちのいくつかを複数の異なる多変数非線形関数によりそれぞれ関数信号に変換し，多変数非線形関数変換により得られた複数の関数信号を新たな入力変数信号としてそれぞれ保存する，
上記一連の処理を初期値を与えることにより開始させかつ繰返させることにより複数のカオス的信号を得る，カ
オス的信号発生方法。
【発明の詳細な説明】【０００１】【技術分野】この発明は，カオス的信号発生装置および方法ならびにカオス・ディバイスに関する。
【０００２】この明細書において信号とは，アナログ信号，２値信号，バイナリィ・ディジタル・データ等を含む概念である。
【０００３】【背景技術】数学の分野において，物理学において，コンピュータ・サイエンスにおいて，他の様々の分野においてカオス（Chaos ）の理論的，実証的研究が盛んになりつつある。カオス理論は，情報処理，セルオートマト
ン等のコンピュータ・サイエンス，気象（天気予報），
地震等の複雑な自然現象の予知，その他に応用できる可能性があるともいわれているが，未だ模索の段階にある。
【０００４】カオスに関する文献としては次のようなものがある。
【０００５】合原一幸編著「カオス−カオス理論の基礎と応用」（株）サイエンス社，1990「数理科学」1981年11月号（NO.221）および1989年５月号（NO.311）,(株）サイエンス社「Computer Today」1989年７月号（NO.32 ）および1989
年９月号（NO.33)，（株）サイエンス社【０００６】【発明の開示】この発明は，カオスの理論的および実証的研究のために必要な，さらに表示，その他に応用可能なカオス的な時間的ふるまいをする信号を発生する装置
および方法を提供するものである。
【０００７】第１の発明は非線形関数要素と線形関数要素とを含む基本的なカオス的信号発生装置（またはカオ
ス・ディバイス）および方法を提供するものである。
【０００８】第１の発明によるカオス的信号発生装置
は，入力信号を所定時間ずつ順次遅延させる複数のディ
レイ手段，上記ディレイ手段のうちの少なくとも１つから得られる信号を非線形関数によって変換する非線形関数手段，上記ディレイ手段の他のものから得られる信号を所定係数倍する係数手段，上記非線形関数手段および係数手段から得られる信号を加算する加算手段，ならび

(3)5に動作開始時に上記ディレイ手段，または上記非線形関
数手段および係数手段，または上記加算手段に初期値を与える初期化手段を備え，上記加算手段の出力が最前段の上記ディレイ手段にフィードバックされるように構成されているものである。
【０００９】このカオス的信号発生装置はハードウェア
・アーキテクチャによって，またはコンピュータ・ソフ
トウェアによって実現することができる。
【００１０】ハードウェア回路によって実現される第１の発明によるカオス・ディバイスは，入力信号を微小時間ずつ順次遅延させる複数のディレイ回路，上記ディレ
イ回路のうちの少なくとも１つから得られる信号を非線形関数によって変換する非線形関数回路，上記ディレイ
回路の他のものから得られる信号を所定係数倍する係数
回路，上記非線形関数回路および係数回路から得られる信号を加算する加算回路，ならびに動作開始時に上記ディレイ回路，または上記非線形関数回路および係数回
路，または上記加算回路に初期値を与える初期化回路を備え，上記加算回路の出力が最前段の上記ディレイ回路にフィードバックされるように構成されているものである。
【００１１】第１の発明によるカオス的信号発生方法
は，順次与えられる複数個の信号をその順序に保存しておき，保存されている信号のうちの少なくとも１つを非線形関数によって変換し，保存されている信号の他のものを所定係数倍し，非線形関数変換された信号および所
定係数倍された信号を加算し，加算により得られた信号を最新の信号として保存しかつ保存されている信号を順次シフトするものであり，これらの一連の処理が初期値を与えることにより開始されかつ繰返されることによりカオス的信号が得られる。
【００１２】第２の発明は複数の非線形関数要素を含む
より一般的なカオス的信号発生装置（またはカオス・ディバイス）および方法を提供するものである。
【００１３】第２の発明によるカオス的信号発生装置
は，入力信号を所定時間ずつ順次遅延させる複数のディ
レイ手段，上記ディレイ手段から得られる信号をそれぞれ所定の非線形関数によって変換する複数の非線形関数
手段，上記複数の非線形関数手段から得られる信号を加算する加算手段，ならびに動作開始時に上記ディレイ手
段または上記非線形関数手段にそれぞれ初期値を与える
初期化手段を備え，上記加算手段の出力が最前段の上記
ディレイ手段にフィードバックされるように構成されているものである。
【００１４】このカオス的信号発生装置も，ハードウェ
アによる回路またはプログラムされたコンピュータによって実現できる。
【００１５】特にハードウェアによって実現される第２の発明によるカオス・ディバイスは，入力信号を微小時間ずつ順次遅延させる複数のディレイ回路，上記ディレ

10

20

30

40

50

特許３２１００５４6イ回路から得られる信号をそれぞれ所定の非線形関数によって変換する複数の非線形関数回路，上記複数の非線形関数回路から得られる信号を加算する加算回路，ならびに動作開始時に上記ディレイ回路または上記非線形関
数回路にそれぞれ初期値を与える初期化回路を備え，上記加算回路の出力が最前段の上記ディレイ回路にフィードバックされるように構成されているものである。
【００１６】第２の発明によるカオス的信号発生方法
は，順次与えられる複数個の信号をその順序に保存しておき，保存されている信号をそれぞれ所定の非線形関数
によって変換し，非線形関数変換された信号を加算し，加算により得られた信号を最新の信号として保存しかつ保存されている信号を順次シフトする一連の処理を行なうものであり，この一連の処理は初期値を与えることにより開始される。そして，この一連の処理が繰返される
ことによりカオス的信号が得られる。
【００１７】第３の発明は，多変数非線形関数要素を含む一般化されたカオス的信号発生装置および方法を提供している。
【００１８】第３の発明によるカオス的信号発生装置
は，複数の入力変数信号をそれぞれ所定時間遅延させる
複数のディレイ手段，上記複数のディレイ手段から得られる複数の変数信号のうちの少なくとも１つをそれぞれ入力とし，この入力変数信号を１変数または多変数非線形関数により関数信号に変換する複数の非線形関数手段，ならびに各入力変数信号の初期値を与える複数の初期化手段を備え，上記非線形関数手段から得られる関数信号が対応する上記ディレイ手段にフィードバックされるように構成されているものである。
【００１９】このカオス的信号発生装置もまたハードウェア・アーキテクチャまたはコンピュータ・ソフトウェ
アにより実現することができる。
【００２０】第３の発明によるカオス的信号発生方法
は，複数の入力変数信号をそれぞれ保存しておき，保存されている複数の変数信号のうちのいくつかを複数の異なる多変数非線形関数によりそれぞれ関数信号に変換
し，多変数非線形関数変換により得られた複数の関数信号を新たな入力変数信号としてそれぞれ保存する一連の処理を行なうものであり，この一連の処理は初期値を与えることにより開始される。またこの一連の処理が繰返されることにより複数のカオス的信号が得られる。この発明はさらに，第１の発明によるカオス的信号発生装置
またはカオス・ディバイスにおいて用いられる線形ディレイ素子を提供している。
【００２１】この線形ディレイ素子は，入力信号を所定時間遅延させるディレイ要素，上記ディレイ要素から得られる信号を所定係数倍する係数要素，および上記ディ
レイ要素または係数要素に初期値を与える初期化要素を備えている。
【００２２】この発明は，第１および第２の発明による

(4)7
カオス的信号発生装置またはカオス・ディバイスで用いられる非線形ディレイ素子を提供している。
【００２３】この非線形ディレイ素子は，入力信号を所
定時間遅延させるディレイ要素，上記ディレイ要素から得られる信号を非線形関数によって変換する非線形関数
要素，および上記ディレイ要素の入力信号として，上記
非線形関数要素の入力信号として，または上記非線形関
数要素の出力信号として初期値を与える初期化要素を備えている。
【００２４】このような線形ディレイ素子および非線形
ディレイ素子，ならびに加算回路を組合せることにより，第１または第２の発明によるカオス的信号発生装置
またはカオス・ディバイスを構成することができる。とくに，カオス・ディバイスをＩＣ化するときにこれらのディレイ素子は有効に使用される。
【００２５】さらに，この発明は，第３の発明によるカ
オス的信号発生装置において用いられる一般的非線形ディレイ素子を提供している。
【００２６】この一般的非線形ディレイ素子は，入力変数信号を所定時間遅延させるディレイ要素，上記ディレイ要素から得られる変数信号および外部から与えられる
変数信号を多変数非線形関数によって関数信号に変換す
る多変数非線形関数要素，ならびに上記ディレイ要素または多変数非線形関数要素に初期値を与える初期化要素を備えている。
【００２７】このような一般的非線形ディレイ素子を複数個組合わせることにより，第３の発明によるカオス的
信号発生装置を容易に構築することができる。
【００２８】この発明によるカオス的信号発生装置（またはカオス・ディバイス）および方法によると，時間軸上でカオス的なふるまいをする出力信号を得ることができる。したがって，非線形関数とそのパラメータおよび初期値とに応じてカオス的出力信号がどのようなふるま
いをするか等の実証的研究，理論の検証等を行なうことができるようになる。とくにこの発明によるカオス的信号発生装置をハードウェア回路により実現した場合には，きわめて高速にカオス的信号を得ることができる。
【００２９】また，この発明によるカオス的信号発生装
置および方法によって得られるカオス的出力信号を直接的または間接的に用いることによって種々の表示を行なうことができる。この表示は非予測的であり，しかも雑音とは異なるので，見ていて飽きることがなくかつ魅力的なものとなる。
【００３０】この発明によるカオス的信号発生装置およ
び方法により得られるカオス的出力信号は上記以外に，音の発生，パターン絵の発生，色の発生，自然感にあふれた室内風の発生（たとえば，扇風機の制御，空調器の制御等），ゲーム機の制御，噴水等における水の流れの制御等々多くの応用に利用することが可能である。
【００３１】

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8【実施例の説明】非線形関数を含む差分方程式（または漸化式）の解の軌道は，パラメータおよび初期値を適当に定めることにより，カオス的ふるまいをすることが知られている。
【００３２】最も単純な差分方程式を考える。
【００３３】
ｘn+1 ＝ｆ（ｘn ）＋ａｘn‑1＝ｆ（ｘn ）＋ａｙn‥式１
ｙn+1 ＝ｘn‥式２2
ここでｆ（ｘn ）は，たとえばｂｘn
等の非線形関数を表わす。係数ａ，ｂをパラメータという。
【００３４】式１および式２の解は初期値（ｘ0 ，ｙ0 ）（ｎ＝０のときのｘ，ｙの値）を与えることにより一義的に定まる。
【００３５】一般にはｎは時間軸上にとられ，ある有限の時間Δｔ（一般には微小時間）ごとにインクレメント
されていく。
【００３６】したがって，式１および式２の解（ｘn ，ｙn ）をＸＹ直交座標上に表わすことができ，解を表わ
す点（ｘn ，ｙn ）は時間の経過にともない軌跡を描く。
【００３７】ｎを増大していったときに，解は一点に収束していくか，発散するか，周期性を示すか，または全く不規則に変化する。第４番目の全く不規則に変化する
ふるまいが一般にカオスと呼ばれている。解がどのようなふるまいをするかは，専らパラメータａ，ｆ（ｘ）の非線形性を特定するパラメータ（たとえば，上記ｂなど）および初期値（ｘ0 ，ｙ0 ）により決定される。
【００３８】図１は式１および式２を解いて一連の解を時間の経過とともに出力するカオス的信号発生装置の機能的構成を示すものである。
【００３９】このカオス的信号発生装置は，２つのディレイ要素（たとえばディレイ回路）10，11，２つの初期化要素（たとえば初期化のためのスイッチ回路）20，2
1，非線形関数要素（たとえば非線形関数回路）30，係
数要素（たとえば係数器）40および加算要素（たとえば加算回路）50から構成されている。これらの各要素にはΔｔの周期をもつクロック信号φが与えられ，このクロック信号φに同期して動作する。
【００４０】ディレイ要素10，11は，入力信号を１クロック周期Δｔ遅延させて出力するものである。
【００４１】初期化要素20，21は図２(A) に拡大して示すシンボルによって表現され，電子回路においては具体
的には図２(B) に示す切替スイッチによって実現される。
【００４２】初期値ｘ0 またはｙ0 を与えるときには切替スイッチは端子ＴC に接続され，入力端子Ｃに入力する初期値が出力端子Ｂに伝えられる。それ以降は，切替スイッチは端子ＴA に接続され，入力端子Ａの入力が出
力端子Ｂに伝達される。

(5)

特許３２１００５４

9
10【００４３】非線形関数要素30は，入力ｘn の非線形関＊ 【００４９】一般にある時点でディレイ要素10，11から数ｆ（ｘn ）を出力する。
ｘn ，ｘn‑1 （＝ｙn ）がそれぞれ出力され，非線形関【００４４】係数要素40は入力ｙn を係数ａ倍して出力
数要素30，係数要素40および加算要素50によって式１のする。
演算が行なわれ，加算要素50から次の時刻のｘの値ｘ【００４５】加算要素50はそのすべての入力の和を演算n+1が出力され，これがディレイ要素10に与えられる。
し，この加算結果をｘn+1 として出力する。
【００５０】解（ｘn ，ｙn ）を表わす出力は，ディレ【００４６】図１に示す構成は次のように動作する。
イ要素10，11の出力端子に現われるが，これは切替スイ【００４７】初期値ｘ0 ，ｙ0 が与えられると，これらッチが端子ＴA に接続された初期化要素20，21の出力との初期値ｘ0 ，ｙ0 は初期化要素20，21をそれぞれ通して外部に取出される。
り，初期値ｘ0 は非線形関数要素30およびディレイ要素 10 【００５１】図１の機能的構成は，後に示すように電子
11に，初期値ｙ0 は係数要素40にそれぞれ与えられる。
回路，またはプログラムされたコンピュータによって実非線形関数要素30からｆ（ｘ0 ）が，係数要素40からａ現される。電子回路で実現される場合には，図２(B) にｙ0 がそれぞれ出力され，加算要素50から式１にしたが示す切替スイッチおよび後述する各種スイッチは半導体って，ｘ1 ＝ｆ（ｘ0 ）＋ａｙ0 が出力される。この値
スイッチング素子によって好適に実現されよう。
ｘ1 はディレイ要素10に入力する。
【００５２】次により一般的な形態について言及する。
【００４８】１クロック周期Δｔが経過すると，ディレ【００５３】高次の微分方程式を漸化式で表わすと式３
イ要素10，11からはそれぞれｘ1 ，ｘ0 （＝ｙ1 ）が出のようになる。
力される。
＊【００５４】
ｘn+1 ＝ｆ（ｘn ）＋ａ1 ｘn‑1 ＋ａ2 ｘn‑2 ＋ａ3 ｘn‑3 ＋ａ4 ｘn‑4 ＋…＋ａi ｘn‑i ＋…
‥式３
式３を次のように変形する。
※ ※ 【００５５】
ｘn+1 ＝ｆ（ｘn ）＋ａ1 ｙn ＋ａ2 ｚn ＋ａ3 ｐn ＋ａ4 ｑn ＋… ‥式４
ｙn+1 ＝ｘn‥式５★ ｆ（ｘn ）は非線形関数，ａi （ｉ＝１，２，３，４，
ｚn+1 ＝ｙn （＝ｘn‑1 ） ‥式６…）は結合パラメータである。
ｐn+1 ＝ｚn （＝ｘn‑2 ） ‥式７【００５６】ベクトルＸn+1 （ベクトルは大文字で表わ
ｑn+1 ＝ｐn （＝ｘn‑3 ） ‥式８
す）を，
：
★
T
Ｘn+1 ＝｛ｘn+1 ，ｙn+1 ，ｚn+1 ，ｐn+1 ，ｑn+1 ，…｝‥式９と置くと，式４〜式８は次のように表現される。
☆ 【数１】【００５７】☆30

ここで，T

Ｆ（ｘn ）＝｛ｆ（ｘn ），０，０，０，０…｝
【数２】

50

‥式11

(6)

特許３２１００５４

1112T
Ｘn ＝｛ｘn ，ｙn ，ｚn ，ｐn ，ｑn ，…｝‥式13と置くと，式10は次のように簡潔に表現される。
＊ 2 ｚn ，ａ3 ｐn ，ａ4 ｑn ，…が得られるので，加算【００５８】Ｘn+1 ＝Ｆ（ｘn ）＋Ａ・Ｘn‥式14
要素50からは式４で表わされる出力ｘn+1 が得られ，こ式３，または式４〜式８，または式10，または式14で表れが最前段のディレイ要素10にフィードバックされる。
わされる漸化式の解Ｘn ＝｛ｘn ，ｙn ，ｚn ，ｐn ，【００６２】図３には図示が省略されているクロック信T
ｑn ，…｝ （式13）を求めるためのカオス的信号発生
号φの１周期Δｔごとにｎがインクレメントされながら装置の機能的構成が図３に示されている。
上記動作が行なわれるのはいうまでもない。
【００５９】この機能的構成は，多数段のディレイ要素【００６３】一組の解Ｘn ＝｛ｘn ，ｙn ，ｚn ，T
10，11，12，13，14，…と，これらのディレイ要素間に
ｐn ，ｑn ，…｝ は，ディレイ要素10，11，12，13，設けられた初期化要素20，21，22，23，24，…と，初期 10 14，…の出力に現われるが，これらは，切替スイッチが化要素20の出力を入力とする非線形関数要素30と，他の端子ＴA に接続された初期化要素20，21，22，23，24，
初期化要素21，22，23，24，…の出力をそれぞれ係数ａ…の出力として外部に取出される。
1 ，ａ2 ，ａ3 ，ａ4 ，…倍する係数要素41，42，43，【００６４】初期化要素を通して一組の初期値Ｘ0 ＝T
44，…と，非線形関数要素30および係数要素41，42，4｛ｘ0 ，ｙ0 ，ｚ0 ，ｐ0 ，ｑ0 ，…｝ を与えること
3，44，…の出力を加算する加算要素50とから構成されに代えて，ディレイ要素10または初期化要素20を通している。加算要素50の出力は最前段のディレイ要素10にて，ｘ0 ，ｘ1 ，ｘ2 ，ｘ3 ，ｘ4 ，…（または，…，
フィードバックされる。
ｘ‑4 ，ｘ‑3 ，ｘ‑2 ，ｘ‑1 ，ｘ0 ）を１クロック周期ごと【００６０】初期値Ｘ0 ＝｛ｘ0 ，ｙ0 ，ｚ0 ，ｐ0 ，に順次入力するようにしてもよい。この場合には，すべT
ｑ0 ，…｝ が初期化要素20，21，22，23，24，…を通ての初期値の入力が完了するまで加算要素50の出力をデして与えられると，非線形関数要素30，係数要素41，4 20 ィレイ要素10にフィードバックしないようにする。
2，43，44，…からそれぞれｆ（ｘ0 ），ａ1 ｙ0 ，ａ【００６５】図１および図３において，係数要素40，42 ｚ0 ，ａ3 ｐ0 ，ａ4 ｑ0 ，…が出力され，これらが1，42，43，44，…の係数ａ，ａ1 ，ａ2 ，ａ3 ，
加算要素50で加算されることにより，ｘ1 が得られる。
ａ4 ，…は外部から変えることができるようにしておく
この出力ｘ1 はディレイ要素10にフィードバックされことが好ましい。また，後述するように，非線形関数要る。
素30に設定される非線形関数の形も外部から変えること【００６１】ある時刻においては，非線形関数要素30，ができるようにするとよい。
係数要素41，42，43，44，…にそれぞれｘn ，ｙn ＝ｘ【００６６】続いて複数の非線形関数をもつより一般的
n‑1，ｚn ＝ｘn‑2 ，ｐn ＝ｘn‑3 ，ｑn ＝ｘn‑4 ，…
な漸化式について検討する。
がそれぞれ与えられ，非線形関数要素30，係数要素41，【００６７】
42，43，44，…からそれぞれｆ（ｘn ），ａ1 ｙn ，ａ＊30
ｘn+1 ＝ｆ0 （ｘn ）＋ｆ1 （ｘn‑1 ）＋ｆ2 （ｘn‑2 ）＋ｆ3 （ｘn‑3 ）＋ｆ4 （ｘn‑4 ）＋…
‥式15
式15は次のように変形できる。
※ ※ 【００６８】
ｘn+1 ＝ｆ0 （ｘn ）＋ｙn ＋ｚn ＋ｐn ＋ｑn ＋…
‥式16
ｙn ＝ｆ1 （ｘn‑1 ） ‥式17の出力ｘn+1 が最前段のディレイ要素10にフィードバッ
ｚn ＝ｆ2 （ｘn‑2 ） ‥式18クされる。非線形関数要素30，31，32，33，34，…には
ｐn ＝ｆ3 （ｘn‑3 ） ‥式19
非線形関数ｆ0 ，ｆ1 ，ｆ2 ，ｆ3 ，ｆ4 ，…がそれぞ
ｑn ＝ｆ4 （ｘn‑4 ） ‥式20れ設定されている。
：【００６９】初期値ｘ0 ，ｘ‑1 ，ｘ‑2 ，ｘ‑3 ，ｘ‑4 ，…
式15，または式16〜式20で表わされる漸化式の解ｘn ， 40 が初期化要素20，21，22，23，24，…を通して与えられまたは一組の解ｘn ，ｘn‑1 ，ｘn‑2 ，ｘn‑3 ，ると，非線形関数要素30，31，32，33，34…からそれぞ
ｘn‑4 ，…，もしくはｘn ，ｙn ，ｚn ，ｐn ，ｑn ，れｆ0 （ｘ0 ），ｙ0 ＝ｆ1 （ｘ‑1 ），ｚ0 ＝ｆ2 （ｘ…を求めるためのカオス的信号発生装置の機能的構成が‑2 ），ｐ0 ＝ｆ3 （ｘ‑3 ），ｑ0 ＝ｆ4 （ｘ‑4 ），…が
図４に示されている。この機能的構成は，多数段のディ出力され，これらが加算要素50で加算されることによ
レイ要素10，11，12，13，14，…と，これらのディレイ
り，ｘ1 が得られる。この出力ｘ1 はディレイ要素10に
要素間に設けられた初期化要素20，21，22，23，24，…
フィードバックされる。ある時刻においては，非線形関と，これらの初期化要素20，21，22，23，24の出力を入
数要素30，31，32，33，34，…にそれぞれｘn ，力とする非線形関数要素30，31，32，33，34，…と，こｘn‑1 ，ｘn‑2 ，ｘn‑3 ，ｘn‑4 ，…がそれぞれ与えら
れらの非線形関数要素30，31，32，33，34，…の出力をれ，非線形関数要素30，31，32，33，34，…からそれぞ加算する加算要素50とから構成されている。加算要素50 50 れｆ0 （ｘn ），ｙn ＝ｆ1 （ｘn‑1 ），ｚn ＝ｆ

(7)

特許３２１００５４

13
14（ｘn‑2 ），ｐn ＝ｆ3 （ｘn‑3 ），ｑn ＝ｆ4 （ｘ＊ 要素2iおよび非線形関数要素3i（i=0,1,2,3,4,…）を含n‑4），…が得られるので，加算要素50からは式15またみ，ディレイ要素1iの出力側に初期化要素2iが，初期化は式16で表わされる出力ｘn+1 が得られ，これがディレ
要素2iの出力側に非線形関数要素3iがそれぞれ接続されイ要素10にフィードバックされる。
ている。非線形ディレイ・ユニット（ＮＤ）には，ディ【００７０】図４にも図示が省略されているクロック信
レイ要素1iに与える入力ｘn‑i+1の入力端子，ディレイ号φの１周期Δｔごとにｎがインクレメントされながら要素1iの出力ｘn‑i を初期化要素2iを通して取出す出力
上記動作が行なわれるのはいうまでもない。
端子，非線形関数要素3iの出力ｆi （ｘn‑i ）を取出す【００７１】出力ｘn ，ｘn‑1 ，ｘn‑2 ，ｘn‑3 ，ｘ
修飾出力端子および，初期値ｘ0 （またはｘ‑1 ，ｘ‑2 ，
n‑4，…はそれぞれディレイ要素10，11，12，13，14，ｘ‑3 ，ｘ‑4 等）の入力端子が設けられている。
…の出力に現われるが，これらは，切替スイッチが端子 10 【００７６】要すれば，鎖線で示すように，非線形関数
ＴA に接続された初期化要素20，21，22，23，24，…の要素3iの出力側に初期化要素6i（i=1,2,3,4,…）を設
出力として外部に取出される。また，非線形関数要素3
け，かつ初期値ｆi （ｘn ）の入力端子を設ける。
0，31，32，33，34，…から出力ｆ0 （ｘn ），ｙn ＝【００７７】１個の非線形ディレイ・ユニット（ＮＤ）
ｆ1 （ｘn‑1 ），ｚn ＝ｆ2 （ｘn‑2 ），ｐn ＝ｆと，複数個の線形ディレイ・ユニット（ＬＤ）の各入出
3 （ｘn‑3），ｑn ＝ｆ4 （ｘn‑4 ），…を得ることも
力間を縦続接続し，かつ各ユニット（ＮＤ），（ＬＤ）できる。
の出力ｆi （ｘn‑i ），ａi ・ｘn‑i が加算要素50に入【００７２】初期化要素21，22，23，24，…に代えて，力するように接続し，加算要素50の出力を非線形ディレ
鎖線で示すように，非線形関数要素31，32，33，34，…
イ・ユニット（ＮＤ）にフィードバックすることによの出力側（加算要素50の対応する入力側）に初期値ｙ0
り，図３に示す回路が構成される。
＝ｆ1 （ｘ‑1 ），ｚ0 ＝ｆ2 （ｘ‑2 ），ｐ0 ＝ｆ3 （ｘ 20 【００７８】このような非線形ディレイ・ユニット（Ｎ‑3 ），ｑ0 ＝ｆ4 （ｘ‑4 ），…をそれぞれ初期化要素6Ｄ）と，複数個の線形ディレイ・ユニット（ＬＤ）と，
1，62，63，64，…を通して入力するようにすることも
加算要素50を含む加算ユニット50Ａとを１チップ上にＩできる。
Ｃ化することが可能である。このようにＩＣ化されたカ【００７３】図４においても，非線形関数要素30，31，
オス・ディバイスのチップ・レイアウトの概要が図７に32，33，34，…に設定される非線形関数は可変であるこ
示されている。このレイアウトではユニット間の結線のとが好ましい。
ための配線パターンの図示が省略されている。加算ユニ【００７４】図３に示す構成は，電子回路上いくつかのット50Ａは演算増幅器とその入力抵抗アレイとから構成
ユニットに分解して考えることができる。図３に示す構されよう。
成の単位となるユニットが図５および図６に示されてい【００７９】同じように，複数個の非線形ディレイ・ユ
る。図５の回路を線形ディレイ・ユニット（ＬＤ＝Line 30 ニット（ＮＤ）の各入出力間を縦続接続し，かつ各ユニ
ar Delay Unit ）と呼ぶ。この線形ディレイ・ユニット
ット（ＮＤ）の出力ｆi （ｘn‑i ）が加算要素50に入力（ＬＤ）は，ディレイ要素1i，初期化要素2iおよび係数するように接続し，加算要素50の出力を最前段の非線形
要素4i（i=1,2,3,4,…）を含み，ディレイ要素1iの出力
ディレイ・ユニット（ＮＤ）にフィードバックすること側に初期化要素2iが，さらに初期化要素2iの出力側に係により，図４に示す回路が構成される。
数要素4iがそれぞれ接続されている。線形ディレイ・ユ
【００８０】このような複数個の非線形ディレイ・ユニ
ニット（ＬＤ）には，ディレイ要素1iに与える入力ｘット（ＮＤ）と，加算要素50を含む加算ユニット50Ａとn‑i+1の入力端子，ディレイ要素1iの出力ｘn‑i を初期を１チップ上にＩＣ化することが可能である。このよう化要素2iを通して取出す出力端子，初期値ｘ0 （またはにＩＣ化されたカオス・ディバイスのチップ・レイアウ
ｙ0 ，ｚ0 ，ｐ0 ，ｑ0 等）の入力端子，および係数要トの概要が図８に示されている。このレイアウトでもユ素4iの出力ａi ・ｘn‑i を取出す修飾出力端子がさらに 40 ニット間の結線のため配線パターンの図示が省略されて設けられている。
いる。
【００７５】図６の回路を非線形ディレイ・ユニット【００８１】一般的な漸化式は次のように表わされる。
（ＮＤ＝Nonlinear Delay Unit）と呼ぶ。この非線形デ【００８２】
ィレイ・ユニット（ＮＤ）は，ディレイ要素1i，初期化＊
ｘn+1 ＝ｆ1 （ｘn ，ｙn ，ｚn ，ｐn ，ｑn ，…） ‥式21
ｙn+1 ＝ｆ2 （ｘn ，ｙn ，ｚn ，ｐn ，ｑn ，…） ‥式22
ｚn+1 ＝ｆ3 （ｘn ，ｙn ，ｚn ，ｐn ，ｑn ，…） ‥式23
ｐn+1 ＝ｆ4 （ｘn ，ｙn ，ｚn ，ｐn ，ｑn ，…） ‥式24
ｑn+1 ＝ｆ5 （ｘn ，ｙn ，ｚn ，ｐn ，ｑn ，…） ‥式25
‥‥‥‥
2

(8)
15
ｆ1 ，ｆ2 ，ｆ3 ，ｆ4 ，ｆ5 ，…は多変数の非線形関数である。
【００８３】式21〜式25で表わされる漸化式の一連の解を発生するカオス的信号発生装置の機能的構成が図９に示されている。式21〜式25のそれぞれについてディレイ
要素11〜15，初期化要素21〜25および多変数非線形関数
要素71〜75がそれぞれ，縦続接続されている。各多変数
非線形関数要素71〜75には，すべての初期化要素21〜25の出力が与えられる。多変数非線形関数要素の出力ｘn+1〜ｑn+1 が出力として外部に取出されるとともに，対応するディレイ要素11〜15にそれぞれフィードバック
される。多変数非線形関数要素には，必ずしもすべての初期化要素の出力を与えなくてもよい。多変数非線形関数要素として，重み付き加算と閾値関数を用いた特殊な場合がホップ・フィールド・モデルである。
【００８４】図９に示す構成は，図10に示す一般的非線
形ディレイ・ユニット（ＧＮＬＤ＝Generalized Nonlin
ear Delay Unit）を組合せることにより構築することができる。複数個の一般的非線形ディレイ・ユニット（ＧＮＬＤ）からなるカオス・ディバイスのＩＣチップ・レ
イアウトが図11に示されている。このレイアウトではユニット間の結線のための配線パターンの図示が省略されている。
【００８５】続いて上述した線形ディレイ・ユニット（ＬＤ）および非線形ディレイ・ユニット（ＮＤ）を電子回路により実現した具体例について述べる。
【００８６】図12は線形ディレイ・ユニット（ＬＤ）の具体的回路を示している。この図において，図５との対応関係を分りやすくするために，入，出力信号について
は図５に示すものと同一符号が使用されている。
【００８７】ディレイ要素は２つのコンデンサＣ1 ，Ｃ
2 と切替スイッチＳＷ1 ，ＳＷ2 とから構成されている。切替スイッチＳＷ1 ，ＳＷ2 は図13に示すようなク
ロック信号φによって切替制御される。ディレイ時間Δ
ｔはクロック信号φの１周期に等しい。係数要素はフィードバック抵抗Ｒf を含む演算増幅器Ａ11 によって実現される。係数ａi は抵抗Ｒf の値によって調整される。
初期化要素はスイッチＳＷ3 を含む。
【００８８】切替スイッチＳＷ1 が端子Ｔ2 に，切替ス
イッチＳＷ2 が端子Ｔ1 にそれぞれ接続され，スイッチ
ＳＷ3 がオンとされることにより初期値ｘ0 が入力される。この初期値ｘ0 を表わす電圧信号によって入力コン
デンサＣ1 に充電される。コンデンサＣ1 の電圧は反転
増幅器Ａ11 で−ａi 倍されて出力コンデンサＣ2 に蓄えられる。
【００８９】次に，切替スイッチＳＷ1 が端子Ｔ1 に，切替スイッチＳＷ2 が端子Ｔ2 に接続されると，入力コンデンサＣ1 には入力ｘn‑i+1を表わす電圧が蓄えられ，一方出力コンデンサＣ2 の電圧は反転増幅器Ａ12 を経て出力ａi ・ｘn‑i として出力される。

10

20

30

40

50

特許３２１００５４
16【００９０】再び切替スイッチＳＷ1 が端子Ｔ2 に，切替スイッチＳＷ2 が端子Ｔ1 に接続されると，入力コン
デンサＣ1 の電圧が−ａi 倍されて出力コンデンサＣ2に蓄えられることになる。このようにして，時間Δｔごとに入力が取込まれかつ出力が外部に取出されることになる。
【００９１】上述したように切替スイッチＳＷ1 ，ＳＷ
2 ，スイッチＳＷ3 は半導体スイッチング回路により実現されよう。スイッチＳＷ3 は手動により直接にまたは間接に操作または制御されよう。このような線形ディレ
イ・ユニット内または線形ディレイ・ユニット間には適宜バッファ回路が接続されよう。
【００９２】図14は線形ディレイ・ユニット（ＬＤ）の具体例の他の構成を示している。この図および後に言及する各図においても，図12に示すスイッチやコンデンサと同じ符号ＳＷ1 ，ＳＷ2 ，…，Ｃ1 ，Ｃ2 ，…等が使用されているが，煩雑さを避けるために便宜的に符号を重複して使用しているにすぎず，各符号は各図ごとに相互に独立である。
【００９３】図14に示す回路は，複数の（図14では３個の）コンデンサＣ1 ，Ｃ2 ，Ｃ3 と複数のスイッチＳＷ
1 〜ＳＷ8 とから構成されている。スイッチＳＷ1 〜Ｓ
Ｗ5 はクロック信号φ1 によって，スイッチＳＷ6 〜Ｓ
Ｗ8 はクロック信号φ2 によってそれぞれ制御される。
クロック信号φ1 とφ2 は図15に示すように逆位相の信号である。
【００９４】クロック信号φ1 によってスイッチＳＷ1〜ＳＷ5 がオンとされたときに，スイッチＳＷ6 〜ＳＷ
8 はオフ状態を保つ。このときに形成される回路が図16(A)に示されている。３個のコンデンサＣ1 ，Ｃ2 ，Ｃ
3 が並列に接続され，これらのコンデンサは入力電圧信号ｖin によって等しい電圧に充電される。
【００９５】次にクロック信号φ2 によってスイッチＳ
Ｗ6 〜ＳＷ8 がオンとされると，スイッチＳＷ1 〜ＳＷ
5 はオフの状態となる。このとき形成される回路が図16(B)に示されている。３個のコンデンサＣ1 ，Ｃ2 ，Ｃ
3 は直列にに接続される。したがって出力信号ｖout
は３ｖin となる。すなわち，図14に示す回路によると，入力信号ｖin が３倍されかつ時間Δｔ遅延されて出力されることになる。
【００９６】以下の説明においては，図16で示したと同
じように表現を簡略化するために入力信号ｘn‑i+1に代えて入力信号ｖin の符号を，出力信号ｘn‑i に代えて出力信号ｖout の符号をそれぞれ用いることにする。
【００９７】図14において，スイッチＳＷ2 〜ＳＷ7 を選択的にオン，オフ制御するようにすると，係数要素の係数ａi を変えることができる。
【００９８】コンデンサＣ1 〜Ｃ3 に充電するときには
図16(A) に示すようにスイッチＳＷ1 〜ＳＷ5 をオン，ＳＷ6 〜ＳＷ8 をオフとする。

(9)特許３２１００５４

17
18【００９９】次にコンデンサＣ1 〜Ｃ3 に充電された電＊ 1 〜ＳＷ8 とから構成されている。スイッチＳＷ1 〜Ｓ
荷による出力ｖout を取出すときには，スイッチＳ
Ｗ3 はクロック信号φ1 によって，スイッチＳＷ4 〜Ｓ
Ｗ6 ，ＳＷ8 をオンとし，スイッチＳＷ7 をオフのまま
Ｗ8 はクロック信号φ2 によってそれぞれ制御される。
に保つ。またスイッチＳＷ1 ，ＳＷ2 ，ＳＷ4 をオフとクロック信号φ1 とφ2 は図15に示すものと同じであし，スイッチＳＷ3 ，ＳＷ5 をオンのままに保つ。するる。
と，コンデンサＣ2 とＣ3 が並列に接続された状態に保【０１０６】クロック信号φ1 によってスイッチＳＷ1
たれ，出力ｖout は２ｖin の値を示す。これらのスイッ〜ＳＷ3 がオンとされたときに，スイッチＳＷ4 〜ＳＷ
チＳＷ1 〜ＳＷ8 の操作により，ｖout ＝ｖin の値をも
8 はオフ状態を保つ。このときに形成される回路が図18
つ出力を得ることもできる。
(A)に示されている。３個のコンデンサＣ1 ，Ｃ2 ，Ｃ【０１００】上記に代えて，ＳＷ2 およびＳＷ3 のうち 10 3 が直列に接続され，これらのコンデンサは入力電圧信のいずれか一方または両方を常時オン状態としておくこ号ｖin によって充電される。
とにより，スイッチＳＷ6 およびＳＷ7 のうちの対応す【０１０７】次にクロック信号φ2 によってスイッチＳ
るいずれか一方または両方がオンとなったときに，コン
Ｗ4 〜ＳＷ8 がオンとされると，スイッチＳＷ1 〜ＳＷ
デンサＣ1 ，Ｃ2 に充電されていた電荷は放電するの3 はオフの状態となる。このとき形成される回路が図18で，出力電圧ｖout を２ｖin またはｖin とすることがで(B)に示されている。３個のコンデンサＣ1 ，Ｃ2 ，Ｃきる。
3 は並列に接続される。したがってＣ1 ＝Ｃ2 ＝Ｃ3 と【０１０１】このように，スイッチＳＷ1 〜ＳＷ8 のオ
すれば，出力信号ｖout はｖin ／３となる。すなわち，ン，オフ制御のやり方を変えることにより所望の係数ａ
図17に示す回路によると，入力信号ｖin が１／３倍されi を得ることができる。接続するコンデンサの数を増加
かつ時間Δｔ遅延されて出力されることになる。
させることにより係数ａi の値の選択の自由度が高ま
20 【０１０８】コンデンサＣ1 ，Ｃ2 ，Ｃ3 の値の設定のる。ＩＣ基板上に多数のコンデンサとスイッチとをあら仕方によって任意の係数ａi （ａi ＜１）を得ることがかじめ設けておき，これらをマスク・プログラマブルまできる。
たはフィールド・プログラマブルに構成することにより【０１０９】たとえば，Ｃを単位容量として，Ｃ1 ＝４所望の係数ａi を得ることができるようになる。このこ
Ｃ，Ｃ2 ＝２Ｃ，Ｃ3 ＝Ｃとする。図18(A) において各とは，後述する多数のコンデンサを用いた他の具体的回
コンデンサＣ1 ，Ｃ2 ，Ｃ3 には等しい電荷が蓄積され路にもあてはまる。
る。この電荷をＱとする。また，各コンデンサＣ1 ，Ｃ【０１０２】図14においては煩雑さを避けるために初期
2 ，Ｃ3 の両端の電圧をそれぞれｖ1 ，ｖ2 ，ｖ3 とす化要素の図示が省略されているが，この初期化要素は図る。各コンデンサＣ1 ，Ｃ2 ，Ｃ3 において次式が成立12に示す考え方で付加することができる。一般に初期化つ。
要素はスイッチと，このスイッチがオンされたときに入 30 【０１１０】Ｑ＝４Ｃｖ1‥式26
力する初期値を表わす電圧を保持するコンデンサとによ
Ｑ＝２Ｃｖ2‥式27って構成することができる。このことは，後述する他の
Ｑ＝Ｃｖ3
‥式28
具体例においても全く同じである。
一方，【０１０３】図14に示す回路は，並列に接続された複数
ｖin ＝ｖ1 ＋ｖ2 ＋ｖ3‥式29のコンデンサを入力電圧によって充電し，これらを直列
これより，に接続することにより入力電圧よりも高い電圧の出力
Ｑ／Ｃ＝（４／７）ｖin ‥式30
（ａi ＞１）を取出すものである。
を得る。
【０１０４】これに対して，直列に接続された複数のコ【０１１１】一方，図18(B) において，３Ｑの電荷が３ンデンサを入力電圧によって充電し，これらを並列に接つのコンデンサＣ1 ，Ｃ2 ，Ｃ3 に再分配される。各コ
続することにより，入力電圧よりも低い電圧の出力（ａ 40 ンデンサＣ1 ，Ｃ2 ，Ｃ3 に蓄えられる電荷量はそれぞ
i ＜１）を取出すようにすることもできる。その構成のれ４Ｃｖout ，２Ｃｖout ，Ｃｖout であるから次式が一例が図17に示されている。
成立つ。
【０１０５】図17に示す回路は，複数の（図17では３個【０１１２】の）コンデンサＣ1 ，Ｃ2 ，Ｃ3 と複数のスイッチＳＷ＊
４Ｃｖout ＋２Ｃｖout ＋Ｃｖout ＝７Ｃｖout ＝３Ｑ ‥式31
式30と式31により，ｖout ＝（３／７）（Ｑ／Ｃ）＝（３／７）（４／７）ｖin＝（12／49）ｖin ‥式32を得る。
を選択的にオン，オフ制御するようにすると，係数要素【０１１３】図17においても，スイッチＳＷ2 〜ＳＷ7
50 の係数ａi を変えることができる。

(10)

特許３２１００５４

19
20【０１１４】図19はさらに他の例を示すものである。こ＊ 【０１２０】入力電圧ｖin がｖin ≦ｖD とのときはコン
こでは，入力電圧ｖin によってコンデンサＣ1 ，Ｃ2 ，デンサＣ1 にのみ充電される。ｖD ＜ｖin ≦２ｖD のと
Ｃ3 のいずれか１つ，２つまたは全部に充電し，そのきはコンデンサＣ1 とＣ2 に充電される。２ｖD ＜ｖin
後，充電されたコンデンサの電荷を３つのコンデンサに≦３ｖD のときはコンデンサＣ1 とＣ2 とＣ3 に充電さ再分配して出力電圧ｖout として取出す。
れる。３ｖD ＜ｖin になるとすべてのコンデンサＣ1 〜【０１１５】たとえば，クロック信号φ1 によってスイＣ4 に充電される。このように入力電圧ｖin の大きさにッチＳＷ1 のみをオンとする。他のスイッチＳＷ2 〜Ｓ
応じて充電されるコンデンサの数が異なる。
Ｗ6 はオフに保たれる。これにより，入力電圧ｖin によ【０１２１】次にクロック信号φによって，スイッチＳってコンデンサＣ1 に充電される。次に，クロック信号
Ｗ1 がオフ，切替スイッチＳＷ2 〜ＳＷ4 が端子Ｔ2 に
φ2 によってスイッチＳＷ4 〜ＳＷ6 をオンとする。他 10 接続，スイッチＳＷ5 がオンとされた出力電圧取出し状のスイッチＳＷ1 〜ＳＷ3 はオフの状態に保持される。
態が図22(B) に示されている。すべてのコンデンサＣ1
すると，コンデンサＣ1 に充電された電荷が他のコンデ〜Ｃ4 が並列に接続され，先に充電されたコンデンサの
ンサＣ2 とＣ3 に分配され，これにしたがって定まる電電荷がすべてのコンデンサに分配されることになる。入圧の出力ｖout が得られる。ｖout ＜ｖin ，すなわち
力電圧ｖin の大きさに応じて充電されるコンデンサの数
ａi ＜１である。
および電荷量が異なるから，入力電圧ｖin ／出力電圧ｖ【０１１６】スイッチＳＷ1 をオンとすることに代えout
特性は図23に示すようになる。この特性は非線形特て，クロック信号φ1 によってスイッチＳＷ2 をオンと性である。すなわち，図21に示す回路によると，入力電してコンデンサＣ2 に充電するようにしてもよいし，ス
圧ｖin が図23に示す非線形特性によって変換されること
イッチＳＷ3 をオンとしてコンデンサＣ3 に充電するよにより得られる出力電圧ｖout が，入力電圧ｖin の入力
うにしてもよいし，スイッチＳＷ1 〜ＳＷ3 のうちの２ 20 から周期Δｔ遅れて出力されることになる。
つをオンとして対応する２つのコンデンサに充電するよ【０１２２】図24は非線形関数要素3iを電子回路によりうにしてもよい。
具体化した一例を示すものである。この回路は，フィー【０１１７】図20は非線形ディレイ・ユニット（ＮＤ）
ドバック可変抵抗Ｒf をもつ非反転演算増幅器Ａ2 を含の具体例を示すものであり，図６との対応関係を明らかむ。入力電圧ｖin は入力抵抗を介して増幅器Ａ2 の正おにするために，入，出力信号としては図６に示すものとよび負入力端子に与えられる。増幅器Ａ2 の負入力端子
同一符号が用いられている。非線形関数要素3iの具体例
は入力抵抗を介して２つのダイオードＤ1 ，Ｄ2 （このについては後述する。
ダイオードも図21に示すものと同じ符号が使用されてい【０１１８】図21は非線形ディレイ・ユニット（ＮＤ）
るが相互に関連性はない）が並列にかつ相互に逆向きにを，コンデンサＣ1 〜Ｃ4 と，ダイオードＤ1 〜Ｄ
接続されている。一方のダイオードＤ1 のアノードには
3 と，スイッチＳＷ1 〜ＳＷ5 とから構成した具体例を
30 可変抵抗Ｒ1 を介して−Ｅ1 の電圧が，他方のダイオー示すものである。簡単のためにＣ1 ＝Ｃ2 ＝Ｃ3 ＝Ｃ4
ドＤ2 のカソードには可変抵抗Ｒ2 を介して＋Ｅ2 の電とする。
圧がそれぞれ印加されている。出力電圧ｖout は増幅器
【０１１９】クロック信号φによって，スイッチＳＷ1Ａ2 の出力端子より得られる。
がオン，切替スイッチＳＷ2 〜ＳＷ4 が端子Ｔ1 に接【０１２３】今，ダイオードの順方向降下電圧ｖD を無続，スイッチＳＷ5 がオフとされた充電状態が図22(A)視して考えると，入力電圧ｖin がに示されている。ダイオードＤ1 〜Ｄ3 の順方向降下電【数３】
圧をｖD とする。
＊

を満たす場合には，ダイオードＤ2 のみが導通状態とな※ の少なくともいずれか一方により変えることができる。
り，図24の回路は図26(A) に示すようになる。この回路【０１２４】入力電圧ｖin がは正の増幅度を持ち，その増幅度は抵抗Ｒ2 およびＲf ※
【数４】

(11)

特許３２１００５４2122の場合には，ダイオードＤ1 ，Ｄ2 はともに遮断状態と＊ より負の増幅度をもたせることができる。
なるから，図24の回路は図26(B) に示すようになる。増【０１２５】入力電圧ｖin が幅器Ａ2 のフィードバック抵抗Ｒf を適当に選ぶことに＊【数５】の場合には，ダイオードＤ1 のみが導通状態となるの※ 5 とから構成されている。ＦＥＴＱ1 に入力信号が電流で，図26(C) に示す回路が実現される。この回路もまたＩi として与えられる。出力側のスイッチト・カレント
正の増幅度をもち，その増幅度は抵抗Ｒ1 およびＲf の 10 ・ミラーはカレント・ミラーを構成するｐＭＯＳＦＥＴ
少なくともいずれか一方によって調整することができ
Ｑ3 ，Ｑ4 と，これらのＦＥＴＱ3 ，Ｑ4 のゲート間にる。
接続されたスイッチング素子としてのｐＭＯＳＦＥＴＱ【０１２６】したがって，図24に示す回路の入出力特性
6 とから構成されている。ＦＥＴＱ4 から出力信号が電は図25に図示されるように非線形性を示す。
流Ｉ0 として得られる。スイッチング素子としてのＦＥ【０１２７】上述した種々の電子回路はすべて電圧モー
ＴＱ5 ，Ｑ6 はクロック信号φ（図13参照）により制御ドで動作するものである。
される。
【０１２８】次に電流モードで動作する線形ディレイ・【０１３０】クロック信号φがＨレベルのときＦＥＴＱ
ユニット（ＬＤ）および非線形ディレイ・ユニット（Ｎ
5 はオン，ＦＥＴＱ6 はオフとなる。ＦＥＴＱ5 がオン
Ｄ）の具体例について説明する。
であるから入力側のカレント・ミラーが動作し，ＦＥＴ【０１２９】図27は電流モードで動作する線形ディレイ 20 Ｑ1 に入力電流Ｉi が与えられると，これに対応した電・ユニット（ＬＤ）の具体的回路例を示すものである。
流Ｉ2 がＦＥＴＱ2 に流れる。
この回路は２つのスイッチト・カレント・ミラーによっ【０１３１】ＦＥＴＱ1 のチャネル幅／チャネル長の比て構成されている。入力側のスイッチト・カレント・ミ（これを以下Ｗ／Ｌ比という）をＷ1 ／Ｌ1 ，ＦＥＴＱ
ラーはカレント・ミラーを構成するｎＭＯＳＦＥＴ
2 のＷ／Ｌ比をＷ2 ／Ｌ2 とすると，電流Ｉ2 は次式で
Ｑ1 ，Ｑ2 と，これらのＦＥＴＱ1 ，Ｑ2 のゲート間に与えられる。
接続されたスイッチング素子としてのｎＭＯＳＦＥＴＱ※【０１３２】
Ｉ2 ＝［（Ｗ2 ／Ｌ2 ）／（Ｗ1 ／Ｌ1 ）］Ｉi
‥式36
このとき，ＦＥＴＱ2 のゲート／ドレイン間寄生容量Ｃ★ Ｑ2 ，Ｑ3 に電流Ｉ2 が流れ続け，この時生じているＦ
GD1に電流Ｉ2 に対応するゲート電圧に等しい電圧を表
ＥＴＱ3 のゲート／ドレイン間の電圧降下に等しい電圧
わす電荷が蓄えられる。電流Ｉ2 はＦＥＴＱ3 にも流れ 30 まで，オンとなったＦＥＴＱ6 を通じてＣGD2 が充電さ
ＦＥＴＱ3 のゲート／ドレイン間には電流Ｉ2 に対応す
れ，その結果として出力側のＦＥＴＱ4 にはこれに応じる電圧降下が発生する。
た出力電流Ｉ0 が流れることになる。ＦＥＴＱ3 のＷ／【０１３３】次にクロック信号φがＬレベルになるとＦ
Ｌ比をＷ3 ／Ｌ3 ，ＦＥＴＱ4 のＷ／Ｌ比をＷ4 ／Ｌ4
ＥＴＱ5 はオフ，ＦＥＴＱ6 はオンとなる。したがってとすると，出力電流Ｉ0 は次式で与えられる。
出力側のカレント・ミラーが動作する。すなわち，容量【０１３４】ＣGD 1 に蓄えられた電荷による電圧によってＦＥＴ★
Ｉ0 ＝［（Ｗ4 ／Ｌ4 ）／（Ｗ3 ／Ｌ3 ）］Ｉ2＝［（Ｗ4 ／Ｌ4 ）／（Ｗ3 ／Ｌ3 ）］・［（ｗ2 ／Ｌ2 ）／（Ｗ1 ／Ｌ1 ）］Ｉi ＝ａi ・Ｉi‥式37
ａi ＝［（Ｗ4 ／Ｌ4 ）／（Ｗ3 ／Ｌ3 ）］・［（Ｗ2 ／Ｌ2 ）／（Ｗ1 ／Ｌ1 ）］ ‥式38
したがって，出力電流Ｉ0 は入力電流Ｉi にａi 倍されニット（ＬＤ）は，抵抗素子が３個必要であり，その形た電流値をもち，かつ入力電流Ｉi の入力時点から時間成のために大面積が必要となる。また，演算増幅器とス
Δｔ遅れた時点で出力されることになる。係数ａi は好イッチとを含むからこれをトランジスタで実現するため
ましくはＷ4 ／Ｌ4 ，Ｗ1 ／Ｌ1 で調整するとよい。
には11〜20個のトランジスタが必要である。また少なく【０１３５】このような電流モードの回路は，加算が結とも２個の容量（コンデンサ）が必要である。
線（ワイヤードサム）のみでよく，構成素子数が少なく【０１３７】これに対して図27に示す電流モードの線形ＩＣ化に適している。たとえば図12に示す電圧モードのディレイ・ユニット（ＬＤ）では抵抗素子は不要であ
線形ディレイ・ユニットと比較してみよう。
り，ＦＥＴのゲート容量を利用しているからコンデンサ【０１３６】図12に示す電圧モードの線形ディレイ・ユ 50 も不要である。図27から分るようにトランジスタは６個

(12)
23
ですむ。
【０１３８】次に図28を参照して非線形ディレイ・ユニット（ＮＤ）を電流モードで動作する回路により実現した具体例について説明する。
【０１３９】図28において図27に示すものと同一物には同一符号が付されている。図28の回路には図27の回路と比較すると，入力側のＦＥＴＱ1 が非線形機能素子ＳＣによって置きかえられている。この非線形機能素子ＳＣは非線形な電流／電圧特性をもつもので，たとえばサイ
リスタで実現でき，ＩＣに対して外付けしてもよいし， 10
ＩＣチップ内に埋込むようにすることもできる。
【０１４０】入力電流Ｉi に対して非線形変換された電圧を表わす電荷が容量ＣGD1 に蓄えられることになるので，図28の回路では，時間Δｔ後に非線形変換された出力電流Ｉ0 が得られることになる。
【０１４１】最後に上述したカオス・ディバイスの応用
例について説明する。
【０１４２】最も簡単な図１に示す構成をコンピュータ
・ソフトウェアで実現し，これによるシュミレーション
結果について説明する。
20【０１４３】式１および式２を次のように書きなおす。
【０１４４】ｘn+1 ＝ｆ（ｘn ）＋ａ2 ｙn‥式39
ｙn+1 ＝ｘn‥式40
非線形関数ｆ（ｘn ）を次式で表わす。
【０１４５】【数６】30
ここでａ1 ，ａ2 は定数（パラメータ）である。
【０１４６】式41で表わされる非線形関数ｆ（ｘ）は図29に示す曲線を描く。ここでａ1 ＝0.300 である。
【０１４７】図30から図34は式39〜式41から得られる（ｘn ，ｙn ）によって表わされる点をＸＹ座標に表現したものであり，ｎ＝１〜20000 ，すなわち初期値（ｘ0 ，ｙ0 ）を含めて20001 個の点が表わされている。
【０１４８】図30は初期値ｘ0 ＝0.000 ，ｙ0 ＝0.000，パラメータａ1 ＝0.300 ，ａ2 ＝−1.000 の条件を設定した場合に得られるパターンを表わしている。
40【０１４９】図31はパラメータ（ａ1 ＝0.300 ，ａ2 ＝−1.000 ）を固定し，初期値をｘ0 ＝5.000 ，ｙ0 ＝5.0
00 に変化させることにより得られるパターンを示す。
初期値を変えることによって，点の集合によって表わされるパターン（図柄）がかなり変化することが分る。
【０１５０】図32はパラメータ（ａ1 ＝0.300 ，ａ2 ＝−1.000 ）を固定し，初期値をさらにｘ0 ＝10.000，ｙ
0 ＝10.000に変化させた場合を示す。点の集合によって表わされる図柄はさらに変貌を遂げている。
【０１５１】図33は初期値を図30の場合と同じとし（ｘ 50

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24＝0.000 ，ｙ0 ＝0.000 ），一方のパラメータをａ1＝0.290 （ａ2 ＝−1.000 は固定）とわずかに変えた場
合に得られるパターンである。図30の場合と異なり，パ
ターンはおよそ−１≦ｘ，ｙ≦＋２の中に閉じ込められており，パラメータを少し変えただけでもパターンが大幅に変化することが分る。
【０１５２】図34は一方のパラメータをａ1 ＝1.000 にさらに変えた場合であり，初期値（ｘ0 ＝0.000 ，ｙ0＝0.000 ）および他方のパラメータ（ａ2 ＝−1.000 ）は変更していない。図柄が完全に変貌している。
【０１５３】このような点（ｘn ，ｙn ）の集合を２次元的に表示する応用例が考えられる。表示装置としては，ＣＲＴ表示装置，プラズマ・ディスプレイ，液晶表
示装置，マトリクス状に点光源を配置したもの等種々のものを用いることができる。
【０１５４】表示の仕方には次の方法がある。
【０１５５】１）パターン形成過程の表示
一定時間ごとにｎをインクレメントしながら，そのとき得られた（ｘn ，ｙn ）によって表わされる点を順次表示する。既に表示した点は消してしまっても，そのまま残してもよい。
【０１５６】この表示によって時間の経過にしたがってパターンが形成されていく様子，または点の軌跡が分る。
【０１５７】２）静止パターンの表示
所定数（たとえば上述した20001 個）の点の座標の集合
をあらかじめ求めておき，これらのすべての点を一挙に表示する。図30〜図34に示すようなパターンが表示されるであろう。
【０１５８】３）動パターンの表示２）に示す静止パターンの表示において，ｎをさらにインクレメントして新たな点を求め，この点を追加的に表示するとともに最も古い点の表示を消去する。表示されている点の数は常に一定であるが，表示されているパターンが時間の経過とともに変化していく。
【０１５９】４）初期値，パラメータの少なくとも１つを変化させる。
【０１６０】この方法は上記１）〜３）のすべてにあてはまる。
【０１６１】とくに２）の表示方法においては，図30のパターンから図31のパターンへ，または図32のパターンから図33のパターンへというように表示パターンが突然変化する。
【０１６２】このような表示は広告の背景表示として効果的であろう。上述したパターンの変化，点の軌跡は全く不規則であり予測できない。しかし雑音のような不快さもなく，見ていて飽きることがなくかつ魅力的である。
【０１６３】以上の説明は，システムのダイナミクスが差分方程式（たとえば式１）で表わされる場合について
0

(13)
25
述べてきたが，【数７】【数８】のような微分方程式で表わされる場合も同様であり，この場合はディレイ要素の代りに積分要素を用いればよい。この発明において「ディレイ要素」，「ディレイ手段」，「ディレイ回路」は，「積分要素」，「積分手段」，「積分回路」を含む概念である。
【図面の簡単な説明】【図１】１つの非線形関数要素と１つの係数要素とを含む最も簡単なカオス的信号発生装置の機能的構成を示す。
【図２】(A) は初期化要素のシンボルを，(B) は具体的回路例をそれぞれ示す。
【図３】１つの非線形関数要素と複数の係数要素とを含
むカオス的信号発生装置の機能的構成を示す。
【図４】複数の非線形関数要素を含む一般的なカオス的信号発生装置の機能的構成を示す。
【図５】線形ディレイ・ユニットの回路構成を示すブロ
ック図である。
【図６】非線形ディレイ・ユニットの回路構成を示すブ
ロック図である。
【図７】ＩＣ化されたカオス・ディバイスのレイアウトを示す。
【図８】ＩＣ化された他のカオス・ディバイスのレイア
ウトを示す。
【図９】複数の多変数非線形関数要素を含む一般的なカ
オス信号発生装置の機能的構成を示す。
【図１０】一般的非線形ディレイ・ユニットの回路構成を示すブロック図である。
【図１１】ＩＣ化されたカオス・ディバイスのレイアウ
トを示す。
【図１２】線形ディレイ・ユニットの具体的回路構成を示す回路図である。
【図１３】クロック信号を示す波形図である。
【図１４】線形ディレイ・ユニットの具体的回路構成の他の例を示す回路図である。
【図１５】クロック信号を示す波形図である。
【図１６】(A) および(B) は図14に示す回路の動作を示
す各時点の等価回路図である。

10

20

30

40

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26【図１７】線形ディレイ・ユニットの具体的回路構成のさらに他の例を示す回路図である。
【図１８】(A) および(B) は図17に示す回路の動作を示
す各時点の等価回路図である。
【図１９】線形ディレイ・ユニットの具体的回路構成のさらに他の例を示す回路図である。
【図２０】非線形ディレイ・ユニットの具体的回路構成を示す回路図である。
【図２１】非線形ディレイ・ユニットの具体的回路構成の他の例を示す回路図である。
【図２２】(A) および(B) は図21に示す回路の動作を示
す各時点の等価回路図である。
【図２３】図21に示す回路の入出力特性を示すグラフである。
【図２４】非線形関数要素の具体例を示す回路図である。
【図２５】図24に示す回路の入出力特性を示すグラフである。
【図２６】(A) ，(B) および(C) は図24に示す回路の動作を示す入力信号の各レンジごとの等価回路図である。
【図２７】線形ディレイ・ユニットの電流モードで動作する具体的回路構成を示す回路図である。
【図２８】非線形ディレイ・ユニットの電流モードで動作する具体的回路構成を示す回路図である。
【図２９】非線形関数の特性の一例を示すグラフである。
【図３０】図29に示す非線形関数を含み，図１に示す機能的構成をもつカオス的信号発生装置から得られる出力信号の描くパターンを示すものである。
【図３１】カオス的信号の描くパターンの他の例を示す。
【図３２】カオス的信号の描くパターンのさらに他の例を示す。
【図３３】カオス的信号の描くパターンのさらに他の例を示す。
【図３４】カオス的信号の描くパターンのさらに他の例を示す。
【符号の説明】
10，11，12，13，14，15，1i ディレイ要素
20，21，22，23，24，25，2i，61，62，63，64，6i 初
期化要素
30，31，32，33，34，3i 非線形関数要素
40，41，42，43，44，4i 係数要素
50 加算要素71，72，73，74，75，7i 多変数非線形関数要素

(14)

【図１】

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【図２】

【図１１】

【図８】

【図５】

【図７】

【図１０】
【図６】

(15)

【図３】

【図１３】

【図２３】

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【図４】

【図１２】

(16)

【図９】

特許３２１００５４

【図１４】

【図２１】

【図１５】

【図２０】

(17)

【図１６】

特許３２１００５４

【図１７】

【図１８】

【図１９】

(18)

特許３２１００５４

【図２２】

【図２５】

【図２８】

【図２４】

【図２７】

(19)

【図２６】

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【図２９】

【図３１】
【図３０】

(20)

【図３２】

【図３４】

特許３２１００５４【図３３】